(57)【要約】【課題】大容量の書き換えが必要なプログラムと小容量の頻繁な書き換えが必要なデータの記憶を１種類のメモリマットで両立させることができ、小型でソフト開発が容易な不揮発性半導体記憶装置を提供する。【解決手段】書き換え可能な不揮発性メモリトランジスタＴｒが行列状に配置されてメモリマットが構成され、ワード線ＬＧ１〜ＬＧ４とビット線ＬＤ１〜ＬＤ４とで各不揮発性メモリトランジスタＴｒの書き込み、読み出しおよび消去が行われる不揮発性半導体記憶装置１００であって、ワード線ＬＧ１〜ＬＧ４に連結される不揮発性メモリトランジスタＴｒが、当該不揮発性半導体記憶装置１００を制御するＯＳの使用するワードの単位に分けられて、該ワード単位毎に半導体基板３０に分割形成されたウエルからなるワード領域Ｗ１〜Ｗ４内に配置されてなる不揮発性半導体記憶装置１００とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
制御ゲート電極と浮遊ゲート電極の２つのゲート電極を有してなる書き換え可能な不揮発性メモリトランジスタが半導体基板に行列状に配置されてメモリマットが構成され、
前記メモリマットの行を構成する不揮発性メモリトランジスタの制御ゲート電極を連結するワード線と、前記メモリマットの列を構成する不揮発性メモリトランジスタのドレイン電極を連結するビット線とで、各不揮発性メモリトランジスタの書き込み、読み出しおよび消去が行われる不揮発性半導体記憶装置であって、
前記ワード線に連結される不揮発性メモリトランジスタが、
当該不揮発性半導体記憶装置を制御するＯＳの使用する標準的なビットサイズであるワードの単位に分けられて、
該ワード単位毎に前記半導体基板に分割形成されたウエルからなるワード領域内に配置されてなることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記メモリマットの一つの行に、前記ワード領域が複数個配置されてなり、
該複数個のワード領域に対して、それぞれに異なる一本のワード線が配置されてなることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記メモリマットの一つの行に、前記ワード領域が複数個配置されてなり、
該複数個のワード領域に対して、同じ一本のワード線が配置されてなることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
前記ワード領域に所定電圧を印加して、該ワード領域内に配置された不揮発性メモリトランジスタのデータをまとめて消去することを特徴とする請求項１乃至Ｔのいずれか一項に記載の不揮発性半導体記憶装置。
【請求項５】
前記不揮発性メモリトランジスタが、前記制御ゲート電極が前記浮遊ゲート電極の上方に配置されてなる、スタックゲート型の不揮発性メモリトランジスタであり、
該不揮発性メモリトランジスタの書き込みデータと消去データのしきい値電圧が、正電圧に設定されてなることを特徴とする請求項１乃至４のいずれか一項に記載の不揮発性半導体記憶装置。
【請求項６】
前記不揮発性メモリトランジスタが、前記制御ゲート電極の一部が前記浮遊ゲート電極と並んで当該不揮発性メモリトランジスタのチャネル形成領域の上方に配置されてなる、スプリットゲート型の不揮発性メモリトランジスタであることを特徴とする請求項１乃至４のいずれか一項に記載の不揮発性半導体記憶装置。
【請求項７】
前記半導体基板が、埋め込み酸化膜を有するＳＯＩ構造の半導体基板であり、
前記ワード領域が、前記埋め込み酸化膜に達する絶縁分離トレンチにより分割形成されてなることを特徴とする請求項１乃至６のいずれか一項に記載の不揮発性半導体記憶装置。
【請求項８】
前記半導体基板が、バルク単結晶シリコンからなる半導体基板であり、
前記ワード領域が、前記バルク単結晶シリコン中に形成された逆導電型領域との界面におけるＰＮ接合分離で分割形成されてなることを特徴とする請求項１乃至６のいずれか一項に記載の不揮発性半導体記憶装置。
【請求項９】
前記不揮発性半導体記憶装置が、車載用の電子装置に用いられることを特徴とする請求項１乃至８のいずれか一項に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、書き換え可能な不揮発性メモリトランジスタが半導体基板に行列状に配置され、ワード線とビット線とで各不揮発性メモリトランジスタの書き込み、読み出しおよび消去が行われる不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
制御ゲート電極と浮遊ゲート電極の２つのゲート電極を有してなる書き換え可能な不揮発性メモリトランジスタが、例えば、特開昭６１−１２７１４９号公報（特許文献１）と特許第３０８１５４３号明細書（特許文献２）に開示されている。また、このような不揮発性メモリトランジスタが半導体基板に行列状に配置されてメモリマットが構成され、該メモリマットの行を構成する不揮発性メモリトランジスタの制御ゲート電極を連結するワード線と、該メモリマットの列を構成する不揮発性メモリトランジスタのドレイン電極を連結するビット線とで、各不揮発性メモリトランジスタの書き込み、読み出しおよび消去が行われる不揮発性半導体記憶装置が、例えば、特開平９−１６２３７３号公報（特許文献３）に開示されている。
【０００３】
図６は、特許文献１と同様の不揮発性メモリトランジスタの例で、不揮発性メモリトランジスタ９０の模式的な断面構造を示す図である。
【０００４】
図６に示す不揮発性メモリトランジスタ９０は、Ｐ型半導体基板１の表面にｎ＋拡散層からなるドレイン２及びソース３と、ドレイン−ソース間の半導体表面を覆う１０［ｎｍ］の酸化膜で構成された第１のゲート絶縁膜（トンネル膜）４と、その上の浮遊ゲート電極５、酸化膜−窒化膜−酸化膜の三層構造からなる絶縁膜６、制御ゲート電極７からなる二重ゲート構造を有し、ソース及びドレインは基板１よりも不純物濃度が高いＰ型領域８でくるまれている。このように、該不揮発性メモリトランジスタ９０は、制御ゲート電極７が浮遊ゲート電極５の上方に配置されてなる、所謂、スタックゲート型の不揮発性メモリトランジスタである。
【０００５】
図７は、特許文献２と同様の不揮発性メモリトランジスタの例で、不揮発性メモリトランジスタ９１の模式的な断面図である。
【０００６】
図７の不揮発性メモリトランジスタ９１では、Ｎ導電型（Ｎ）の半導体基板１０の表層部にＰ導電型（Ｐ）のウエル１１が形成され、このＰ導電型のウエル１１内に、それぞれ不揮発性メモリトランジスタ９１のドレインとソースである、Ｎ導電型（Ｎ＋）の拡散領域１２，１３が形成されている。従って、Ｐ導電型のウエル１１の表層部におけるＮ導電型のソースとドレインの拡散領域１２，１３に挟まれた領域１１ｃは、不揮発性メモリトランジスタ９１のチャネル形成領域として機能する。また、ドレインとソースのＮ導電型（Ｎ＋）拡散領域１２，１３の周りには、Ｐ導電型（Ｐ）で不揮発性メモリトランジスタ９１のチャネル形成領域１１ｃより高濃度の拡散領域１８ａ，１８ｂが配置されている。
【０００７】
図７の不揮発性メモリトランジスタ９１は、図６に示した不揮発性メモリトランジスタ９０と異なり、制御ゲート電極１７の一部と浮遊ゲート電極１５が、チャネル形成領域１１ｃ上において並んで配置された、所謂、スプリットゲート型の不揮発性メモリトランジスタである。浮遊ゲート電極１５は、チャネル形成領域１１ｃ上の１０［ｎｍ］程度の薄いトンネル膜１４ｔ上に形成され、ドレイン１２の近傍に偏って配置されている。また、制御ゲート電極１７は、ソース１３の近傍に形成されたゲート酸化膜１４ｓ上から、浮遊ゲート電極１５上に形成された酸化膜−窒化膜−酸化膜の三層構造からなる絶縁膜（所謂、ＯＮＯ膜）１６上に渡って、チャネル形成領域１１ｃと浮遊ゲート電極１５を覆うように形成されている。
【０００８】
図８は、特許文献３に開示された好適な不揮発性半導体記憶装置９２の構成を模式的に示した図である。
【０００９】
図８に示す不揮発性半導体記憶装置９２は、所謂、フラッシュメモリと呼ばれる不揮発性半導体記憶装置で、メモリセルアレイ部（メモリマット）２０が、複数のウエル２２で分割構成されている。メモリセルアレイ２０のウエル２２を分割するのに要する領域（ウエル間の分離に要する距離）は、約１５μｍ程度である。従って、メモリセルアレイ部２０のウエルをｋ個に分割することによって増大するメモリアレイの寸法は、１５μｍ×ｋ個となる。また、メモリセルアレイ２０のウエル２２は、ワード線ＷＬ１〜ＷＬｘの配列方向にｋ個に分割されている。不揮発性半導体記憶装置９２の消去動作時には、各ウエル２２は、ウエルデコーダ２４によって選択されたウエルだけに負電圧が印加される。尚、ＤＬ０〜ＤＬｙはデータ線、ＷＤ０〜ＷＤｋはウエルデコーダ２４の出力である。
【００１０】
不揮発性半導体記憶装置９２の消去動作時には、各ウエル２２は、ウエルデコーダ２４によって選択されたウエルだけに負電圧が印加される。これにより、メモリセルアレイ２０のウエルを分割していない場合に比べて、ウエル２２に負電圧が印加されるメモリセルの数を１／ｋ個に低減することができるので、消去ディスターブ時間を１／ｋに緩和することができる。
【特許文献１】特開昭６１−１２７１４９号公報
【特許文献２】特許第３０８１５４３号明細書
【特許文献３】特開平９−１６２３７３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
現在用いられているフラッシュメモリは、図８に示した不揮発性半導体記憶装置９２のように、メモリマットを複数のワード単位からなるブロックに分割し、該ブロックをそれぞれ一つのウエル内に配置するようにして、ブロック単位毎の一括消去が行われている。これは、例えばプログラムのように大容量の情報を一括して書き換える必要があるものに適した書き換え方式であるため、通常、プログラムを記憶する場合にはフラッシュメモリがよく使われる。
【００１２】
これに対して、例えばデータ記憶のように小容量の各種データを書き換える必要があるものについては、選択トランジスタを有し、ワード単位毎の書き換えが可能なＥＥＰＲＯＭがよく使われている。従って、これまではプログラム記憶用としてフラッシュメモリとデータ記憶用としてのＥＥＰＲＯＭの２種類を準備する必要があり、例えば車載用のマイコンでは、プログラム記憶用のフラッシュメモリを内蔵し、データ記憶用のＥＥＰＲＯＭを外付けするといった構成をとっていた。このため、近年、車載用の電子装置においては、搭載面積を低減して小型化を図ると共にソフト開発を容易にするため、プログラムを記憶するフラッシュメモリとデータを記憶するＥＥＰＲＯＭの両方の機能を兼ね備えた不揮発性半導体記憶装置が望まれている。
【００１３】
そこで本発明は、書き換え可能な不揮発性メモリトランジスタが半導体基板に行列状に配置され、ワード線とビット線とで各不揮発性メモリトランジスタの書き込み、読み出しおよび消去が行われる不揮発性半導体記憶装置であって、大容量の書き換えが必要なプログラムと小容量の頻繁な書き換えが必要なデータの記憶を１種類のメモリマットで両立させることができ、小型でソフト開発が容易な不揮発性半導体記憶装置を提供することを目的としている。
【課題を解決するための手段】
【００１４】
請求項１に記載の不揮発性半導体記憶装置は、制御ゲート電極と浮遊ゲート電極の２つのゲート電極を有してなる書き換え可能な不揮発性メモリトランジスタが半導体基板に行列状に配置されてメモリマットが構成され、前記メモリマットの行を構成する不揮発性メモリトランジスタの制御ゲート電極を連結するワード線と、前記メモリマットの列を構成する不揮発性メモリトランジスタのドレイン電極を連結するビット線とで、各不揮発性メモリトランジスタの書き込み、読み出しおよび消去が行われる不揮発性半導体記憶装置であって、前記ワード線に連結される不揮発性メモリトランジスタが、当該不揮発性半導体記憶装置を制御するＯＳの使用する標準的なビットサイズであるワードの単位に分けられて、該ワード単位毎に前記半導体基板に分割形成されたウエルからなるワード領域内に配置されてなることを特徴としている。
【００１５】
上記不揮発性半導体記憶装置においては、ワード線に連結される不揮発性メモリトランジスタがワード単位毎に分けられて、該ワード単位毎に分割形成されたウエルのワード領域内に配置されている。これによって、当該不揮発性半導体記憶装置では、後述するように、特定のウエルあるいは複数のウエルを選択することで、ワード単位毎の消去も複数のワード単位を併せた一括消去も可能となる。従って、当該不揮発性半導体記憶装置は、１種類のメモリマットで、フラッシュメモリのように大容量のプログラムを一括して書き換える機能とＥＥＰＲＯＭのように小容量の各種データをワード毎に書き換える機能とを両立させることができる。また、当該不揮発性半導体記憶装置は、ＥＥＰＲＯＭのような選択トランジスタを必要としないため、小型化が可能である。
【００１６】
以上のようにして、上記不揮発性半導体記憶装置は、書き換え可能な不揮発性メモリトランジスタが半導体基板に行列状に配置され、ワード線とビット線とで各不揮発性メモリトランジスタの書き込み、読み出しおよび消去が行われる不揮発性半導体記憶装置であって、大容量の書き換えが必要なプログラムと小容量の頻繁な書き換えが必要なデータの記憶を１種類のメモリマットで両立させることができ、小型でソフト開発が容易な不揮発性半導体記憶装置とすることができる。
【００１７】
上記不揮発性半導体記憶装置は、メモリマットの占有面積を小さくするため、例えば請求項２に記載のように、前記メモリマットの一つの行に、前記ワード領域が複数個配置されてなり、該複数個のワード領域に対して、それぞれに異なる一本のワード線が配置されてなる構成とすることができる。また、メモリマットの占有面積をより小さくするため、請求項３に記載のように、前記メモリマットの一つの行に、前記ワード領域が複数個配置されてなり、該複数個のワード領域に対して、同じ一本のワード線が配置されてなる構成としてもよい。
【００１８】
上記不揮発性半導体記憶装置においては、例えば請求項４に記載のように、前記ワード領域に所定電圧を印加して、該ワード領域内に配置された不揮発性メモリトランジスタのデータをまとめて消去することができる。従って、特定のウエルあるいは複数のウエルを選択して上記所定電圧を印加することで、上記した不揮発性半導体記憶装置におけるワード単位毎の消去あるいは複数のワード単位の一括消去が、選択トランジスタ無しで可能である。
【００１９】
また、上記不揮発性半導体記憶装置において、前記不揮発性メモリトランジスタを、前記制御ゲート電極が前記浮遊ゲート電極の上方に配置されてなる、所謂、スタックゲート型の不揮発性メモリトランジスタとする場合には、負電圧のディプレッションによるリーク電流の問題を回避するため、請求項５に記載のように、該不揮発性メモリトランジスタの書き込みデータと消去データのしきい値電圧が、正電圧に設定されてなる構成とする。
【００２０】
また、上記不揮発性半導体記憶装置において、前記不揮発性メモリトランジスタを、前記制御ゲート電極の一部が前記浮遊ゲート電極と並んで当該不揮発性メモリトランジスタのチャネル形成領域の上方に配置されてなる、所謂、スプリットゲート型の不揮発性メモリトランジスタとする場合には、ディプレッションによる電流をカットすることができるため、該不揮発性メモリトランジスタの書き込みデータのしきい値電圧が正電圧に設定され、消去データのしきい値電圧が負電圧に設定されてなる構成とすることも可能である。
【００２１】
上記不揮発性半導体記憶装置において、例えば請求項７に記載のように、前記半導体基板を、埋め込み酸化膜を有するＳＯＩ構造の半導体基板として、前記ワード領域が、前記埋め込み酸化膜に達する絶縁分離トレンチにより分割形成されてなる構成とすること好ましい。この場合には、各ワード領域の分離に要する面積が前記絶縁分離トレンチの幅に限定されるため、当該不揮発性半導体記憶装置を小型化することができる。
【００２２】
また、上記不揮発性半導体記憶装置において、請求項８に記載のように、前記半導体基板を、安価なバルク単結晶シリコンからなる半導体基板とする場合には、前記ワード領域が、前記バルク単結晶シリコン中に形成された逆導電型領域との界面におけるＰＮ接合分離で分割形成されてなる構成とすることも可能である。
【００２３】
以上のようにして、上記不揮発性半導体記憶装置は、大容量の書き換えが必要なプログラムと小容量の頻繁な書き換えが必要なデータの記憶を１種類のメモリマットで両立させることができ、小型でソフト開発が容易な不揮発性半導体記憶装置であり、プログラムを記憶するフラッシュメモリとデータを記憶するＥＥＰＲＯＭの両方の機能を兼ね備えた不揮発性半導体記憶装置となっている。
【００２４】
従って、上記不揮発性半導体記憶装置は、請求項９に記載のように、搭載面積を低減して小型化を図ると共にソフト開発を容易にすることが望まれる、車載用の電子装置に用いられて好適である。
【発明を実施するための最良の形態】
【００２５】
以下、本発明を実施するための最良の形態を、図に基づいて説明する。
【００２６】
図１は、本発明に係る不揮発性半導体記憶装置の構成を模式的に示した図で、不揮発性半導体記憶装置１００の一部分を拡大して示した上面図である。
【００２７】
図１に示す不揮発性半導体記憶装置１００では、図中に一点鎖線で示した制御ゲート電極と浮遊ゲート電極の２つのゲート電極を有してなる書き換え可能な不揮発性メモリトランジスタＴｒのセルが半導体基板３０に行列状に配置されて、図中に二点鎖線で示したメモリマットが構成されている。図１の不揮発性半導体記憶装置１００における不揮発性メモリトランジスタＴｒは、図６の不揮発性メモリトランジスタ９０のような制御ゲート電極７が浮遊ゲート電極５の上方に配置されてなる、所謂、スタックゲート型の不揮発性メモリトランジスタであってもよいし、図７の不揮発性メモリトランジスタ９１のような制御ゲート電極１７の一部が浮遊ゲート電極１５と並んでチャネル形成領域１１ｃの上方に配置されてなる、所謂、スプリットゲート型の不揮発性メモリトランジスタであってもよい。図１の不揮発性半導体記憶装置１００では、メモリマットの行を構成する不揮発性メモリトランジスタＴｒの制御ゲート電極を連結するワード線ＬＧ１〜ＬＧ４と、メモリマットの列を構成する不揮発性メモリトランジスタＴｒのドレイン電極を連結するビット線ＬＤ１〜ＬＤ４とで、各不揮発性メモリトランジスタＴｒの書き込み、読み出しおよび消去が行われる。尚、図１に示す配線Ｌｓは、ソース線である。
【００２８】
図１に示す不揮発性半導体記憶装置１００は、図８に示した従来の不揮発性半導体記憶装置９２と異なり、各ワード線に連結される不揮発性メモリトランジスタＴｒが、当該不揮発性半導体記憶装置１００を制御するＯＳの使用する標準的なビットサイズであるワードの単位に分けられて、該ワード単位毎に半導体基板３０に分割形成された図中に破線で示すウエルからなるワード領域Ｗ１〜Ｗ４内に配置されている点に特徴がある。従って、図１の不揮発性半導体記憶装置１００では、図８の不揮発性半導体記憶装置９２と異なり、ワード領域Ｗ１〜Ｗ４の各ウエル内には一本のワード線ＬＧ１〜ＬＧ４が通ることとなる。尚、図１では簡単化のために各ワード領域Ｗ１〜Ｗ４に配置されている４個の不揮発性メモリトランジスタＴｒを図示しているが、各ワード領域Ｗ１〜Ｗ４に実際に配置されている不揮発性メモリトランジスタＴｒの数は、一般的なワード単位のビット数で、８，１６，３２等の個数である。また、ワード領域Ｗ１〜Ｗ４の各ウエルには、後述するデータ消去を行うための配線ＬＷ１〜ＬＷ４が接続されている。
【００２９】
以上のように、図１の不揮発性半導体記憶装置１００においては、ワード線ＬＧ１〜ＬＧ４に連結される不揮発性メモリトランジスタＴｒがワード単位毎に分けられて、該ワード単位毎に分割形成されたウエルのワード領域Ｗ１〜Ｗ４内に配置されている。これによって、当該不揮発性半導体記憶装置１００では、次に示すように、特定のウエルあるいは複数のウエルを選択することで、ワード単位毎の消去も複数のワード単位を併せた一括消去も可能となる。
【００３０】
図２（ａ）〜（ｃ）は、図１の不揮発性半導体記憶装置１００におけるバイアス条件の一例を示した図で、（ａ）はセルＣ１１へ書き込みする場合、（ｂ）はワード領域Ｗ１のみ消去する場合、（ｃ）はワード領域Ｗ１〜Ｗ４を一括消去する場合である。
【００３１】
図２（ａ）に示すように、セルＣ１１の不揮発性メモリトランジスタＴｒへのデータ書き込みは、ワード線ＬＧ１とビット線ＬＤ１に、それぞれ電圧Ｖｇ，Ｖｄを印加する。これによって、該電圧Ｖｇ，Ｖｄでホットエレクトロンを発生させ、浮遊ゲート電極に電荷を注入して電荷を蓄積させて、セルＣ１１への書き込みを行う。
【００３２】
図２（ｂ）に示すように、ワード領域Ｗ１のセルのみを消去する場合には、ワード領域Ｗ１のウエルに接続する配線ＬＷ１のみに高電圧ＶＰＰを印加する。これによって、ワード領域Ｗ１に配置されている不揮発性メモリトランジスタＴｒの浮遊ゲート電極に蓄積されている電子をＦＮトンネル効果で引き抜き、ワード領域Ｗ１のセルを消去する。
【００３３】
同様に、図２（ｃ）に示すように、ワード領域Ｗ１〜Ｗ４のセルを一括消去する場合には、ワード領域Ｗ１〜Ｗ４のウエルに接続する配線ＬＷ１〜ＬＷ４の全てに高電圧ＶＰＰを印加して、ワード領域Ｗ１〜Ｗ４の全セルを一括消去する。
【００３４】
以上のように、図１の不揮発性半導体記憶装置１００においては、ワード領域Ｗ１〜Ｗ４に所定電圧ＶＰＰを印加して、ワード領域Ｗ１〜Ｗ４内に配置された不揮発性メモリトランジスタＴｒのデータをまとめて消去することができる。このように、図１の不揮発性半導体記憶装置１００では、特定のウエルあるいは複数のウエルを選択して上記所定電圧ＶＰＰを印加することで、ワード単位毎の消去あるいは複数のワード単位の一括消去が、選択トランジスタ無しで可能である。
【００３５】
このように、図１の不揮発性半導体記憶装置１００は、１種類のメモリマットで、フラッシュメモリのように大容量のプログラムを一括して書き換える機能とＥＥＰＲＯＭのように小容量の各種データをワード毎に書き換える機能とを両立させることができる。また、図１の不揮発性半導体記憶装置１００は、ＥＥＰＲＯＭのような選択トランジスタを必要としないため、小型化が可能である。
【００３６】
以上のようにして、図１の不揮発性半導体記憶装置１００は、書き換え可能な不揮発性メモリトランジスタＴｒが半導体基板３０に行列状に配置され、ワード線ＬＧ１〜ＬＧ４とビット線ＬＤ１〜ＬＤ４とで各不揮発性メモリトランジスタＴｒの書き込み、読み出しおよび消去が行われる不揮発性半導体記憶装置であって、大容量の書き換えが必要なプログラムと小容量の頻繁な書き換えが必要なデータの記憶を１種類のメモリマットで両立させることができ、小型でソフト開発が容易な不揮発性半導体記憶装置となっている。
【００３７】
尚、図１の不揮発性半導体記憶装置１００ではウエルに所定電圧ＶＰＰを印加することでデータの消去を行っているが、ワード単位毎の消去あるいは複数のワード単位の一括消去は、この方法に限らず、例えばドレイン電極に高電圧を印加して選択的に消去するようにしてもよい。
【００３８】
図３（ａ），（ｂ）は、それぞれ、別の不揮発性半導体記憶装置１０１，１０２の構成を模式的に示した図である。
【００３９】
図３（ａ），（ｂ）に示す不揮発性半導体記憶装置１０１，１０２では、メモリマットの占有面積を小さくするため、メモリマットの一つの行に複数個のワード領域Ｗ１〜Ｗ３を配置した構成となっている。そして、図３（ａ）の不揮発性半導体記憶装置１０１では、複数個のワード領域Ｗ１〜Ｗ３に対して、それぞれに異なる一本のワード線ＬＧ１〜ＬＧ３が配置された構成となっている。また、図３（ｂ）の不揮発性半導体記憶装置１０２では、メモリマットの占有面積をより小さくするため、複数個のワード領域Ｗ１〜Ｗ３に対して、同じ一本のワード線ＬＧ１が配置された構成となっている。図３（ａ），（ｂ）に示す不揮発性半導体記憶装置１０１，１０２も、図１の不揮発性半導体記憶装置１００と同様に、特定のウエルあるいは複数のウエルを選択することでワード単位毎の消去も複数のワード単位を併せた一括消去も可能である。従って、大容量の書き換えが必要なプログラムと小容量の頻繁な書き換えが必要なデータの記憶を１種類のメモリマットで両立させることができ、小型でソフト開発が容易な不揮発性半導体記憶装置とすることができる。
【００４０】
図４（ａ），（ｂ）は、それぞれ、上記した不揮発性半導体記憶装置１００〜１０２を構成している不揮発性メモリトランジスタＴｒの読み出し電圧の設定例を示した図である。
【００４１】
前述したように、上記不揮発性半導体記憶装置１００〜１０２を構成している不揮発性メモリトランジスタＴｒは、図６の不揮発性メモリトランジスタ９０のようなスタックゲート型の不揮発性メモリトランジスタであってもよいし、図７の不揮発性メモリトランジスタ９１のようなスプリットゲート型の不揮発性メモリトランジスタであってもよい。しかしながら、上記不揮発性半導体記憶装置１００〜１０２を構成する不揮発性メモリトランジスタＴｒをスタックゲート型の不揮発性メモリトランジスタとする場合には、負電圧のディプレッションによるリーク電流の問題を回避するため、図４（ａ）のように、読み出し電圧を正電圧とし、該不揮発性メモリトランジスタの書き込みデータ“１”と消去データ“０”のしきい値電圧が共に正電圧に設定されてなる構成とする。また、上記不揮発性半導体記憶装置１００〜１０２を構成する不揮発性メモリトランジスタＴｒをスプリットゲート型の不揮発性メモリトランジスタとする場合には、ディプレッションによる電流をカットすることができるため、図４（ｂ）のように、読み出し電圧を０Ｖとして、該不揮発性メモリトランジスタの書き込みデータ“１”のしきい値電圧が正電圧に設定され、消去データ“０”のしきい値電圧が負電圧に設定されてなる構成とすることも可能である。
【００４２】
図５（ａ）〜（ｄ）は、図１と図３に示すワード領域Ｗ１〜Ｗ４の構成例として、それぞれ、各種半導体基板３０ａ〜３０ｄに形成されたワード領域Ｗａ〜Ｗｄを示した模式的な断面図である。
【００４３】
図５（ａ）では、図１と図３に示す半導体基板３０を、埋め込み酸化膜３１を有するＳＯＩ構造の半導体基板３０ａとして、ワード領域Ｗａが、埋め込み酸化膜３１に達する絶縁分離トレンチ３２により分割形成された構成としている。この場合には、各ワード領域Ｗａの分離に要する面積が絶縁分離トレンチ３２の幅に限定されるため、当該不揮発性半導体記憶装置を小型化することが可能である。
【００４４】
図５（ｂ）では、図１と図３に示す半導体基板３０を、安価なバルク単結晶シリコンからなる半導体基板３０ｂとして、ワード領域Ｗｂが、バルク単結晶シリコン中に形成された逆導電型（Ｎ＋）領域３３との界面におけるＰＮ接合分離で分割形成された構成としている。
【００４５】
また、図５（ｃ）と図５（ｄ）では、それぞれ、半導体基板３０ｃ、３０ｄ中に逆導電型（Ｎ＋）埋め込み領域３４が形成され、逆導電型埋め込み領域３４に達する絶縁分離トレンチ３５または逆導電型トレンチ埋め込み領域３６で分割形成された構成としている。
【００４６】
図１と図３に示した不揮発性半導体記憶装置１００〜１０２のワード領域Ｗ１〜Ｗ４として、図５（ａ）〜（ｄ）に示すいずれのワード領域Ｗａ〜Ｗｄの構成を用いてもよい。
【００４７】
以上のようにして、図１と図３で例示した不揮発性半導体記憶装置１００〜１０２は、大容量の書き換えが必要なプログラムと小容量の頻繁な書き換えが必要なデータの記憶を１種類のメモリマットで両立させることができ、小型でソフト開発が容易な不揮発性半導体記憶装置であり、プログラムを記憶するフラッシュメモリとデータを記憶するＥＥＰＲＯＭの両方の機能を兼ね備えた不揮発性半導体記憶装置となっている。従って、上記不揮発性半導体記憶装置１００〜１０２は、搭載面積を低減して小型化を図ると共にソフト開発を容易にすることが望まれる、車載用の電子装置に用いられて好適である。
【図面の簡単な説明】
【００４８】
【図１】本発明に係る不揮発性半導体記憶装置の構成を模式的に示した図で、不揮発性半導体記憶装置１００の一部分を拡大して示した上面図である。
【図２】（ａ）〜（ｃ）は、図１の不揮発性半導体記憶装置１００におけるバイアス条件の一例を示した図で、（ａ）はセルＣ１１へ書き込みする場合、（ｂ）はワード領域Ｗ１のみ消去する場合、（ｃ）はワード領域Ｗ１〜Ｗ４を一括消去する場合である。
【図３】（ａ），（ｂ）は、それぞれ、別の不揮発性半導体記憶装置１０１，１０２の構成を模式的に示した図である。
【図４】（ａ），（ｂ）は、それぞれ、不揮発性半導体記憶装置１００〜１０２を構成している不揮発性メモリトランジスタＴｒの読み出し電圧の設定例を示した図である。
【図５】（ａ）〜（ｄ）は、図１と図３に示すワード領域Ｗ１〜Ｗ４の構成例として、それぞれ、各種半導体基板３０ａ〜３０ｄに形成されたワード領域Ｗａ〜Ｗｄを示した模式的な断面図である。
【図６】特許文献１に開示された不揮発性メモリトランジスタ９０の模式的な断面構造と、データ消去時における電圧印加状態を示す図である。
【図７】特許文献２に開示された不揮発性メモリトランジスタ９１の模式的な断面図である。
【図８】特許文献３に開示された好適な不揮発性半導体記憶装置９２の構成を模式的に示した図である。
【符号の説明】
【００４９】
９２，１００〜１０２  不揮発性半導体記憶装置
９０，９１，Ｔｒ  不揮発性メモリトランジスタ
ＬＧ１〜ＬＧ４  ワード線
ＬＤ１〜ＬＤ４  ビット線
Ｗ１〜Ｗ４，Ｗａ〜Ｗｄ  ワード領域
３０，３０ａ〜３０ｄ  半導体基板
【図１】
2009253228.tif 000003
【図２】
2009253228.tif 000004
【図３】
2009253228.tif 000005
【図４】
2009253228.tif 000006
【図５】
2009253228.tif 000007
【図６】
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【図７】
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【図８】
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