(57)【要約】【課題】ゲート電極と高誘電率ゲート絶縁膜の間に生じる反応を抑制でき、高集積化および高速化に適した素子構造を有する半導体装置を提供する。【解決手段】絶縁ゲート電界効果トランジスタを有する半導体装置であって、この絶縁ゲート電界効果トランジスタは、高誘電率膜を含むゲート絶縁膜と、第１の導電層およびこの第１の導電層より抵抗率の低い第２の導電層を含む積層構造をもつゲート電極を有し、第１の導電層は、前記高誘電率膜上に接して設けられ、密度５ｇ/ｃｍ3以上の窒化チタンからなる半導体装置。【選択図】図１
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【特許請求の範囲】
【請求項１】
絶縁ゲート電界効果トランジスタを有する半導体装置であって、
前記絶縁ゲート電界効果トランジスタは、
高誘電率膜を含むゲート絶縁膜と、
第１の導電層およびこの第１の導電層より抵抗率の低い第２の導電層を含む積層構造をもつゲート電極を有し、
前記第１の導電層は、前記高誘電率膜上に接して設けられ、密度５ｇ/ｃｍ3以上の窒化チタンからなる半導体装置。
【請求項２】
前記第１の導電層は、密度５．５ｇ/ｃｍ3以上の窒化チタンからなる請求項１に記載の半導体装置。
【請求項３】
前記第１の導電層は、｛１００｝配向の窒化チタンからなる請求項１又は２に記載の半導体装置。
【請求項４】
前記第２の導電層が金属からなる請求項１から３のいずれかに記載の半導体装置。
【請求項５】
前記第２の導電層がタングステン又はモリブデンからなる請求項１から３のいずれかに記載の半導体装置。
【請求項６】
前記第２の導電層が、シリサイド層とｎ型またはｐ型の多結晶シリコン層を含む積層構造を有する請求項１から３のいずれかに記載の半導体装置。
【請求項７】
前記シリサイド層が、少なくともＮｉとＳｉとからなるシリサイド層である請求項６に記載の半導体装置。
【請求項８】
前記高誘電率膜が、窒化酸化シリコン、窒化ハフニウムシリケート、ハフニウムシリケート、ハフニア、ジルコニウムシリケート、ジルコニア、ハフニウムアルミネート、ランタンオキサイド、アルミナ、セリア、イットリア、及びガドリニアから選ばれる少なくとも一種の材料からなる請求項１から７のいずれかに記載の半導体装置。
【請求項９】
前記高誘電率膜がハフニウム含有酸化物からなる請求項１から７のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、特に金属絶縁膜半導体電界効果トランジスタ（ＭＩＳＦＥＴ：metal insulator semiconductor field effect transistor）を備えた半導体装置に関するものである。
【背景技術】
【０００２】
近年、半導体デバイスの高集積化に対する要求が高まり、素子間および素子寸法の縮小化・微細化が進められている。
【０００３】
現在使用されている最も薄い二酸化シリコンからなるゲート絶縁膜の厚さは約２ｎｍであるが、これ以上薄膜化すると、直接的トンネル効果によってリーク電流が増大し、消費電力が大きくなってしまう。さらに、そのような薄い二酸化シリコンからなる膜は、原子の数層から形成されるため、そのような薄膜を均一性良く、量産するには厳密な製造制御が必要となる。
【０００４】
そこで、更なる素子の微細化と低消費電力化を両立するために、二酸化シリコンからなる膜より厚く形成されても同等以上のトランジスタ性能が得られる「高誘電率（ｈｉｇｈ−ｋ）材料」の開発が精力的に進められている。このような材料としては、ジルコニア、ハフニアなどのＩＶ族酸化物と二酸化シリコンの固溶体であるシリケートや、ＩＶ族酸化物とアルミナの固溶体であるアルミネートなどが挙げられる。シリケートをゲート絶縁膜に用いた電界効果トランジスタは、例えば、特開平１１−１３５７７４号公報（特許文献１）に開示されている。
【０００５】
多結晶シリコンをゲート電極の構成材料に用いる場合、ゲート電極の空乏化による容量がゲート絶縁膜による容量に直列につながった形となるため、ゲート容量を低下させることになる。ゲート絶縁膜の膜厚が２ｎｍ以下になると、このゲート電極の空乏化による容量低下の効果が無視できなくなる。このようなゲート空乏化による容量低下は、ゲート電極材料を多結晶シリコンから金属に代えることにより抑制できる。
【０００６】
一方、半導体装置の高速化を目的として、内部配線材料の低抵抗化が検討されている。とりわけＲＣ遅延が顕著に現れるゲート電極では、低抵抗化が重要な課題となっている。従来、ゲート電極の低抵抗化を図るため、多結晶シリコン膜と金属シリサイド膜との２層構造からなるポリサイドゲートが広く採用されて来た。しかし、次世代以降の微細な配線に対応するためには、さらに配線の低抵抗化を行うことによって遅延時間を短縮することが求められている。この課題に対しても、ゲート電極材料に金属を用いることが効果的であり、すなわち多結晶シリコン膜を介さずにゲート絶縁膜上に直接金属膜が積層された構造、いわゆるメタルゲート電極構造が有効である。
【０００７】
従来の多結晶シリコン膜をゲート絶縁膜上に有するゲート電極構造の場合、トランジスタのしきい値電圧はチャネル領域の不純物濃度と多結晶シリコン膜中の不純物濃度で決定されるのに対し、メタルゲート電極構造の場合には、トランジスタのしきい値電圧はチャネル領域の不純物濃度とゲート電極の仕事関数で決定される。したがって、メタルゲート電極構造では、ｎ型トランジスタ及びｐ型トランジスタにそれぞれ適した仕事関数をもつ２種類の材料をゲート電極に用いる必要がある。たとえば、特開２００３−２７３３５０号公報（特許文献２）には、ｎ型トランジスタのゲート電極にＴｉＣｏＮを用い、ｐ型トランジスタのゲート電極には酸素をイオン注入したＴｉＣｏＮを用いた構造が開示されている。
【０００８】
しかし、適当な仕事関数を持った材料が必ずしも十分に抵抗が低いとは限らない。このため、しきい値電圧制御を目的とした金属層とゲート抵抗を低減するための金属層を積層したゲート電極構造が提案されている。例えば、特開２００１−１５７５６号公報（特許文献３）には、仕事関数制御層としての窒化チタン（ＴｉＮ）層と低抵抗配線としての高融点金属（Ｔａ、Ｍｏ、Ｚｒ等）層を積層した構造が開示されている。特開２００１−２０３２７６号公報（特許文献４）では、ｐ型トランジスタ及びｎ型トランジスタのゲート電極が窒化チタン／タングステンの積層構造を有し、ｎ型トランジスタの窒化チタン層に窒素をイオン注入して仕事関数を小さくした構造が開示されている。
【特許文献１】特開平１１−１３５７７４号公報
【特許文献２】特開２００３−２７３３５０号公報
【特許文献３】特開２００１−１５７５６号公報
【特許文献４】特開２００１−２０３２７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上記のような背景から、現在では、高誘電率ゲート絶縁膜とメタルゲート電極を組み合わせた構造のＭＩＳＦＥＴ（metal insulator semiconductor field effect transistor）の開発が進められている。ゲート絶縁膜材料にシリコン酸化膜やシリコン酸窒化膜を用いた構造では、ゲート材料に窒化チタンや窒化タングステンあるいは窒化タンタル等の高融点金属窒化物を用いることで、後工程での熱処理に際してのゲート金属膜とゲート絶縁膜との間に生じる反応を抑制することができた。しかし、高誘電率ゲート絶縁膜の上にゲート材料として高融点金属窒化物を堆積した構造では、高融点金属窒化物と高誘電率ゲート絶縁膜の反応が生じ、仕事関数が変化したり、ゲート絶縁膜の電気的な膜厚が厚くなってしまうなどの問題が起こる。
【００１０】
本発明の目的は、ゲート電極と高誘電率ゲート絶縁膜の間に生じる反応を抑制でき、高集積化および高速化に適した素子構造を有する半導体装置を提供することにある。
【課題を解決するための手段】
【００１１】
本発明の一態様によれば、絶縁ゲート電界効果トランジスタを有する半導体装置であって、
前記絶縁ゲート電界効果トランジスタは、
高誘電率膜を含むゲート絶縁膜と、
第１の導電層およびこの第１の導電層より抵抗率の低い第２の導電層を含む積層構造をもつゲート電極を有し、
前記第１の導電層は、前記高誘電率膜上に接して設けられ、密度５ｇ/ｃｍ3以上の窒化チタンからなる半導体装置が提供される。
【００１２】
前記第１の導電層は、｛１００｝配向の窒化チタンからなる導電層を用いることができる。
【発明の効果】
【００１３】
本発明によれば、ゲート電極と高誘電率ゲート絶縁膜の間に生じる反応を抑制でき、高集積化および高速化に適した素子構造を有する半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１４】
図１に、本発明による実施形態の一例である絶縁ゲート電界効果トランジスタ（ＭＩＳＦＥＴ）の断面構造を示す。図中、１はシリコン基板、２はシリコン酸化膜、３は窒化ハフニウムシリケート膜、４は窒化チタン層、５はタングステン層、６はエクステンション領域、７はゲート側壁、８はソース・ドレイン領域、９はＮｉシリサイド層、１０は層間絶縁膜、１１はコンタクトプラグ、１２は配線を示す。
【００１５】
高誘電率膜である窒化ハフニウムシリケート膜３上に、第１の導電層として窒化チタン層４が設けられ、その上に第２の導電層としてタングステン層５が設けられ、これらの層４、５がゲート電極を構成している。下層側の窒化チタン層４はしきい値電圧制御に影響し、上層側のタングステン層５は窒化チタン層より抵抗率が低く、ゲート抵抗を低減する役割をもつ。また、高誘電率膜に接する窒化チタン層は、密度５ｇ/ｃｍ3以上の窒化チタンで形成され、窒化チタン層と高誘電率膜との間に生じる反応を抑制できる。この窒化チタン層を構成する窒化チタンの密度は、５．３ｇ/ｃｍ3以上が好ましく、５．５ｇ/ｃｍ3以上がより好ましい。また、この窒化チタン層は｛１００｝配向の窒化チタンで形成されることが好ましい。
【００１６】
窒化チタン層の組成は、より十分な形成効果を得る点から、窒素に対するチタンの原子数比（Ｔｉ／Ｎ）が１以上であることが好ましく、さらにゲート絶縁膜の信頼性をより十分に確保する点から、１以上１．２以下であることがより好ましい。Ｔｉが過剰の場合、特に高温熱処理プロセスにおいて、ゲート絶縁膜の信頼性が低下する可能性がある。
【００１７】
窒化チタン層の厚みは、より十分な形成効果を得る点から１ｎｍ以上が好ましく、抵抗低減の点から２０ｎｍ以下が好ましい。また、微細化に伴うゲートアスペクト比低減の必要性の観点からも、窒化チタン層は薄い方が好ましく、上層側の第２の導電層（タングステン層等）より薄く形成することが好ましい。
【００１８】
第２の導電層は、第１の導電層（窒化チタン層）上に設けられ、第１導電層を構成する窒化チタンより抵抗率の低い材料から形成される。このような第２の導電層としては、金属層や、シリサイド層とｎ型またはｐ型の多結晶シリコン層を含む積層構造を持つ導電層を形成することができる。金属層としては、タングステン層またはモリブデン層を形成することができる。積層構造を持つ導電層としては、ｎ型またはｐ型の多結晶シリコン層とその上に積層された少なくともＮｉとＳｉとからなるシリサイド層とからなる二層構造を持つ導電層を形成することができる。Ｎｉは、多結晶シリコンに拡散してシリサイドを容易に形成できるため、微細なゲート多結晶シリコン層を低抵抗化するのに好適である。
【００１９】
第２の導電層の厚みは、３０ｎｍ以上１００ｎｍ以下が好ましく、３０ｎｍ以下５０ｎｍ以下がより好ましい。薄すぎると、表面あれによる伝導電子の散乱が起きて、抵抗が上昇する可能性がある。厚すぎると、ゲートアスペクト比が増大し、微細化が困難になる。
【００２０】
本発明におけるゲート絶縁膜は、高誘電率膜（本実施例では窒化ハフニウムシリケート膜３）とシリコン基板との間にシリコン酸化膜やシリコン酸窒化膜等の他の絶縁膜（本実施例ではシリコン酸化膜２）を設けた積層構造を有することができる。ゲート絶縁膜の厚みは、通常の技術に従って適宜設定することができる。
【００２１】
本発明による上記実施例の電界効果トランジスタは下記のようにして形成することができる。
【００２２】
まず、シリコン基板に、通常のＳＴＩ（shallow trench isolation）形成技術を用いて素子分離領域を形成し、この素子分離領域により囲まれた活性領域上にシリコン酸化膜を形成する。ここでは、２５０℃、３Ｔｏｒｒ（４．０×１０2Ｐａ）でオゾン（Ｏ3）を含むガスにシリコン基板表面を３分間晒すことにより物理膜厚約０．７ｎｍのシリコン酸化膜を形成した。
【００２３】
次に、高誘電率膜を形成する。本実施例ではハフニウム  テトラターシャリー  ブトキサイド（ＨＴＢ）とジシラン（Ｓｉ2Ｈ6）を原料ガスとしたＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法で物理膜厚約２．０ｎｍのハフニウムシリケート膜を堆積した。引き続き、このハフニウムシリケート膜に窒素原子を導入し、窒化ハフニウムシリケート膜を形成した。ここでは、アルゴン（Ａｒ）と窒素（Ｎ2）の混合ガスをマイクロ波によって励起したプラズマに、前記ハフニウムシリケート膜表面を晒すことにより約２０％の窒素原子を導入した。窒素原子の導入は、アンモニア雰囲気での熱処理などの方法を用いてもよい。引き続き、１０５０℃、５Ｔｏｒｒ（６．７×１０2Ｐａ）、Ｎ2雰囲気で５秒間アニールを行い、前記窒化ハフニウムシリケート膜を緻密化した。
【００２４】
次に、膜厚１０ｎｍの窒化チタン膜を窒化ハフニウムシリケート膜の表面に形成し、次いで膜厚５０ｎｍのタングステン膜を形成した。このタングステン膜に代えてモリブデン膜等の金属膜を形成してもよい。
【００２５】
ここで、窒化チタン膜の堆積には、チタンをターゲットに用いた反応性スパッタリング法を用いた。スパッタリング時の成膜温度を低くし、直流電力を抑制して、成膜速度を遅く設定することで、高密度で｛１００｝配向に配向した窒化チタン膜が得られる。本実施例では、基板温度を室温、圧力０．２Ｐａ、直流電力１ｋＷとし、スパッタリングガスとして窒素とＡｒを用いた。
【００２６】
窒化チタン膜の形成において、基板温度は室温から１００℃の範囲に設定することが好ましい。基板温度を高くすると密度を上げることができるが、高すぎると、窒素のゲート絶縁膜中の拡散により界面準位が増加し、ひいてはしきい値電圧の変動が生じるおそれがある。
【００２７】
直流電力は、０．１ｋＷ以上５ｋＷの範囲に設定することが好ましい。直流電力を高くすると成膜速度を上げることができるが、高すぎると、成膜に寄与する粒子の運動エネルギーの増大により基板表面へのダメージが大きくなり、そのダメージが残留することでゲートリーク電流が増大するおそれがある。
【００２８】
圧力は、０．１Ｐａ以上１Ｐａ以下が好ましく、０．１Ｐａ以上０．５Ｐａ以下がより好ましい。圧力が高すぎると、膜中に不要なガスが取り込まれたり、膜中に空隙が形成されたりして、膜密度が低下するおそれがある。
【００２９】
この後は通常の方法にしたがって、ゲート電極のパターニング、エクステンション領域６の形成、ゲート側壁７の形成、ソース・ドレイン領域８の形成、不純物の活性化、Ｎｉシリサイド層９の形成、層間絶縁膜の１０形成、コンタクトプラグ１１の形成、メタル配線１２の形成を行い、図１に示すＭＩＳ型トランジスタを形成した。
【００３０】
上記実施例では、ゲート絶縁膜の高誘電率膜として窒化ハフニウムシリケート膜を用いているが、これに限定されるものではなく、本発明における高誘電率膜としては、ハフニウムを含有する酸化物からなる膜、例えば、窒化ハフニウムシリケート、ハフニウムシリケート、ハフニア、及びハフニウムアルミネートから選ばれる少なくとも一種の材料からなる膜を好適に用いることができる。また、本発明における高誘電率膜としては、窒化酸化シリコン（ＳｉＯＮ）、窒化ハフニウムシリケート、ハフニウムシリケート、ハフニア、ジルコニウムシリケート、ジルコニア、ハフニウムアルミネート、ランタンオキサイド、アルミナ、セリア、イットリア、ガドリニア等の高誘電率材料、あるいはそれらの混合物からなる膜を用いてもよい。
【００３１】
なお、本発明において「高誘電率（Ｈｉｇｈ−ｋ）膜」とは、一般にゲート絶縁膜に用いられている二酸化ケイ素（ＳｉＯ2）の比誘電率３．９よりも高い比誘電率をもつ絶縁膜を意味し、上述の高誘電率材料からなる膜が挙げられる。
【００３２】
上記のトランジスタ形成方法において、シリコン酸化膜２の形成やハフニウムシリケートの堆積、窒化、アニールの方法は上記に限定されるものではない。
【００３３】
以下に本発明の効果を、実験結果に基づいて説明する。
【００３４】
窒化チタン膜の配向の測定は、Ｘ線回折（X-ray Diffraction：ＸＲＤ）により行い、密度の測定は、Ｘ線反射率測定（X-ray Reflectivity：ＸＲＲ）により行った。
【００３５】
図２、図３はそれぞれ、ゲート容量とゲートリーク電流の熱処理温度依存性を比較したものである。
【００３６】
試料１はＴｉＣｌ4とＮＨ3を原料に用いたＣＶＤ法により堆積した無配向の窒化チタン膜を用いた場合であり、その窒化チタン膜の密度は４．５ｇ／ｃｍ3である。試料２、試料３は反応性スパッタリング法による窒化チタン膜を用いた場合であり、いずれの場合も窒化チタン膜の配向は｛１００｝配向である。試料２の窒化チタン膜は、基板温度２５０℃、圧力０．５Ｐａ、直流電力１５ｋＷとした以外は前記実施例に従って形成した膜であり、その密度は５．３ｇ／ｃｍ3である。試料３の窒化チタン膜は、前記実施例（基板温度：室温、圧力：０．２Ｐａ、直流電力：１ｋＷ）に従って形成した膜であり、その密度は５．６ｇ／ｃｍ3である。
【００３７】
無配向の密度の低い膜を用いた場合（試料１）、熱処理温度が高いと、窒化チタン膜と窒化ハフニウムシリケート膜の界面反応が発生し、ゲート絶縁膜の電気的な膜厚が増大するため、図２及び図３に示されるように、ゲート容量およびゲートリーク電流の変化が大きくなっている。一方、密度の高い膜を用いた場合（試料２、試料３）、熱処理によるゲート容量およびゲートリーク電流の変化が抑えられ、特に試料３では、１０００℃の熱処理を行なってもゲート容量およびゲートリーク電流の大きな変化は見られない。
【００３８】
図４は、１０００℃の熱処理前後におけるゲート容量の変化率を窒化チタン膜の密度に対してプロットしたものである。この図が示すように、密度５ｇ/ｃｍ3以上で、ゲート容量の低下が抑制される効果が得られている。したがって、本発明によれば、通常の相補型ＭＩＳＦＥＴ集積化プロセスにおいて行われる熱処理（ソース・ドレイン領域の活性化熱処理等）に対する耐性が向上したメタルゲート／高誘電率ゲート絶縁膜のスタック構造を得ることができる。
【００３９】
本発明は、ｐ型ＭＩＳＦＥＴへの適用が好ましいが、ｎ型ＭＩＳＦＥＴへの適用も可能である。しきい値電圧の制御は、不純物の種類、不純物の濃度、ゲート絶縁膜の種類によって制御することができる。ＳＯＩ（silicon on insulator）を用いる場合は、ＴｉＮの仕事関数がシリコンのバンドギャップの中央（ミッドギャップ）付近にあるため、ｎ型トランジスタの場合もｐ型トランジスタの場合もシリコン層の低濃度の不純物で適切なしきい値に制御可能である。
【図面の簡単な説明】
【００４０】
【図１】本発明の一実施形態によるＭＩＳ型電界効果トランジスタの一例の断面図。
【図２】本発明の効果を説明するための、ゲート容量変化率の熱処理温度依存性を示す図。
【図３】本発明の効果を説明するための、ゲートリーク電流変化率の熱処理温度依存性を示す図。
【図４】本発明の効果を説明するための、ゲート容量変化率の密度依存性を示す図。
【符号の説明】
【００４１】
１：シリコン基板
２：シリコン酸化膜
３：窒化ハフニウムシリケート膜
４：窒化チタン層
５：タングステン層
６：エクステンション領域
７：ゲート側壁
８：ソース・ドレイン領域
９：Ｎｉシリサイド層
１０：層間絶縁膜
１１：コンタクトプラグ
１２：配線
【図１】
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【図２】
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【図３】
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【図４】
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