(57)【要約】【課題】  複数のパワー素子に流れる負荷電流値を均一化することにより、信頼性の高い電力制御回路を提供する。【解決手段】    本発明の電力制御回路は、第１のパワー素子１及び第１のパワー素子１に並列接続された第２のパワー素子２を有するパワー回路９と、第１のパワー素子１及び第２のパワー素子２に接続される負荷抵抗５に流れる全負荷電流Ｉｏを制御するための制御回路１０と、第１のパワー素子１に流れる第１の負荷電流Ｉｏ１を制御するための第１のフィードバック回路１１と、第２のパワー素子２に流れる第２の負荷電流Ｉｏ２を制御するための第２のフィードバック回路１２と、を有する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１のパワー素子、該第１のパワー素子に並列接続された第２のパワー素子、該第１のパワー素子に直列接続された第１の抵抗、及び、該第２のパワー素子に直列接続された第２の抵抗を有するパワー回路と、
負荷抵抗に供給される電流を検出するための電流検出用抵抗と、
第１の基準電圧を生成する第１の電圧生成部、及び、前記電流検出用抵抗の端子電圧と該第１の基準電圧とを比較する第１の比較部を有し、前記電流検出用抵抗の端子電圧が該第１の基準電圧と等しくなるように、該第１の比較部による比較結果に応じた第１の制御信号を前記第１のパワー素子及び前記第２のパワー素子に出力する制御回路と、
第２の基準電圧を生成する第２の電圧生成部、及び、前記第１の抵抗の端子電圧と該第２の基準電圧とを比較する第２の比較部を有し、前記第１の抵抗の端子電圧が該第２の基準電圧と等しくなるように、該第２の比較部による比較結果に応じた第２の制御信号を前記第１のパワー素子に出力する第１のフィードバック回路と、
第３の基準電圧を生成する第３の電圧生成部、及び、前記第２の抵抗の端子電圧と該第３の基準電圧とを比較する第３の比較部を有し、前記第２の抵抗の端子電圧が該第３の基準電圧と等しくなるように、該第３の比較部による比較結果に応じた第３の制御信号を前記第２のパワー素子に出力する第２のフィードバック回路と、を有することを特徴とする電力制御回路。
【請求項２】
前記第１のフィードバック回路及び前記第２のフィードバック回路は、前記第１のパワー素子に流れる電流と前記第２のパワー素子に流れる電流とを等しくするように制御することを特徴とする請求項１記載の電力制御回路。
【請求項３】
前記第２の基準電圧の値は、前記第１の抵抗の公称値と該第１の抵抗に流れる電流値との積に設定され、
前記第３の基準電圧の値は、前記第２の抵抗の公称値と該第２の抵抗に流れる電流値との積に設定されていることを特徴とする請求項１又は２記載の電力制御回路。
【請求項４】
前記第２の基準電圧及び前記第３の基準電圧は同一の電圧値であることを特徴とすることを特徴とする請求項１乃至３のいずれか一に記載の電力制御装置。
【請求項５】
前記パワー回路は、前記第１のパワー素子に並列接続された第３のパワー素子、及び、前記第２のパワー素子に並列された第４のパワー素子を有し、
前記第１のフィードバック回路は、前記第１のパワー素子及び前記第３のパワー素子に前記第２の制御信号を出力することにより、該第１のパワー素子及び該第３のパワー素子に流れる電流を制御し、
前記第２のフィードバック回路は、前記第２のパワー素子及び前記第４のパワー素子に前記第３の制御信号を出力することにより、該第２のパワー素子及び該第４のパワー素子に流れる電流を制御することを特徴とする請求項１乃至４のいずれか一に記載の電力制御回路。  
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電力制御回路に係り、特に、複数のパワー素子を並列接続することにより大電流を流すための電力制御回路に関する。
【背景技術】
【０００２】
複数のパワー素子を並列接続することにより大電流を流すための電力制御回路として、例えばモータ駆動回路が存在する。モータ駆動回路など大きな駆動電流が要求される場合、一個のパワー素子では駆動能力が不足し、十分に駆動させることができない。このため、複数のパワー素子を並列接続することにより、全体として大きな駆動電流を流すことができるように制御する電力制御回路がある。
【０００３】
図３は、従来の電力制御回路の一例を示す構成図である。図３に示される電力制御回路は、モータ駆動回路や高出力オーディオパワーアンプにおいて、一般的に採用されている。図３はユニポーラ方式の回路の一例である。
【０００４】
図３に示される電力制御回路では、第１のパワー素子１及び第２のパワー素子２が並列接続されている。第１のパワー素子１のドレイン端子と第２のパワー素子２のドレイン端子は共通に接続され、これらのドレイン端子と電源７との間に、モータ７０の負荷抵抗５と負荷抵抗５に接続された電流検出用抵抗６とが接続されている。
【０００５】
電流検出用抵抗６の端子電圧１０ａは、全負荷電流Ｉｏを制御するための制御回路１０に入力される。また、制御回路１０からの第１の制御信号１０ｂは、第１のパワー素子１及び第２のパワー素子２のゲート端子に伝達される。また、第１のパワー素子１及び第２のパワー素子２のソース端子とグランドとの間には、第１の抵抗３及び第２の抵抗４がそれぞれ接続されている。制御回路１０は、第１の電圧生成部８で生成される第１の基準電圧Ｖｒｅｆ１を入力信号として、第１の基準電圧Ｖｒｅｆ１と電流検出用抵抗６の端子電圧１０ａとの誤差を検出し、増幅するための回路部から構成されている。
【０００６】
次に、図３の電力制御回路の動作について説明する。この電力制御回路は、第１のパワー素子１及び第２のパワー素子２のドレイン端子と電源７との間に接続された負荷抵抗５に対して、第１の基準電圧Ｖｒｅｆ１に応じた全負荷電流Ｉｏを供給する。このため、電流特性の等しい第１のパワー素子１及び第２のパワー素子２の負荷電流は、それぞれ、全負荷電流Ｉｏの二分の一の大きさとなる。
【０００７】
制御回路１０は、電流検出用抵抗６の端子電圧１０ａを第１の基準電圧Ｖｒｅｆ１と一致させるように動作する。全負荷電流Ｉｏは、制御回路１０からの第１の制御信号１０ｂが第１のパワー素子１及び第２のパワー素子２のゲート端子に入力されることにより制御される。また、第１のパワー素子１及び第２のパワー素子２のソース端子とグランドとの間には、それぞれ、電流値制限機能とフィードバック機能を有する第１の抵抗３及び第２の抵抗４が接続されている。このような構成により、第１のパワー素子１と第２のパワー素子の間における負荷電流のばらつきを低減させ、及び、負荷電流安定化を図っている。
【０００８】
また、図４にバイポーラ方式の回路の一例を示す。図４の回路も一般的に採用されている。図４の回路は基本的には図３の回路と同様である。ただし、負荷抵抗５の他の一端側に、パワー素子１８、１９、抵抗２０、２１、及び、電源２２が設けられている点で、図３の回路とは異なる。また制御回路１０は、第１の制御信号１０ｂの他に制御信号１０ｃを出力する。
【０００９】
同様に、特許文献１及び特許文献２には、複数のパワー素子を並列接続した回路が開示されている。
【特許文献１】国際公開ＷＯ８６／０４１６４
【特許文献２】特開平５−１６７４０９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、従来の電力制御回路においては、並列接続された複数のパワー素子の負荷電流値は完全に均一ではなく、複数のパワー素子の間で電流値のばらつきがある。複数のパワー素子の間で負荷電流値のばらつきがあると、パワー素子間の消費電力やパワー素子の発熱の平均化が失われる。このため、一部のパワー素子にかかる負荷が大きくなり、パワー素子の安全動作上好ましくない。
【００１１】
パワー素子間の負荷電流値のばらつきが生じる主要因として、パワー素子の順方向電流伝達率（Ｇｍ）などの特性ばらつきによるものや、パワー素子のソース端子とグランドの間に接続された抵抗の抵抗値ばらつきによるものなどが挙げられる。しかし、上記二要因のうちパワー素子の順方向電流伝達率（Ｇｍ）のばらつきは、パワー素子の順方向電流伝達率（Ｇｍ）が大きい場合、負荷電流値のばらつきに対する影響は小さい。
【００１２】
この場合、パワー素子のソース端子とグランドの間に接続された第１の抵抗３及び第２の抵抗４の抵抗値のばらつきが主要因となる。通常、第１の抵抗３及び第２の抵抗４としては、抵抗値の低い抵抗が用いられる。しかし、抵抗値の低い抵抗を用いると、抵抗値のばらつきは５％〜１０％程度に達する。一方、抵抗値のばらつきの小さい高精度な抵抗は高価である。
【００１３】
本発明は、パワー素子に接続された抵抗の抵抗値にばらつきがある場合でも、並列接続された複数のパワー素子間の負荷電流値のばらつきを低減する電流制御回路を提供する。
【課題を解決するための手段】
【００１４】
本発明の電流制御回路のうち代表的な一つは、第１のパワー素子、該第１のパワー素子に並列接続された第２のパワー素子、該第１のパワー素子に直列接続された第１の抵抗、及び、該第２のパワー素子に直列接続された第２の抵抗を有するパワー回路と、負荷抵抗に供給される電流を検出するための電流検出用抵抗と、第１の基準電圧を生成する第１の電圧生成部、及び、前記電流検出用抵抗の端子電圧と該第１の基準電圧とを比較する第１の比較部を有し、前記電流検出用抵抗の端子電圧が該第１の基準電圧と等しくなるように、該第１の比較部による比較結果に応じた第１の制御信号を前記第１のパワー素子及び前記第２のパワー素子に出力する制御回路と、第２の基準電圧を生成する第２の電圧生成部、及び、前記第１の抵抗の端子電圧と該第２の基準電圧とを比較する第２の比較部を有し、前記第１の抵抗の端子電圧が該第２の基準電圧と等しくなるように、該第２の比較部による比較結果に応じた第２の制御信号を前記第１のパワー素子に出力する第１のフィードバック回路と、第３の基準電圧を生成する第３の電圧生成部、及び、前記第２の抵抗の端子電圧と該第３の基準電圧とを比較する第３の比較部を有し、前記第２の抵抗の端子電圧が該第３の基準電圧と等しくなるように、該第３の比較部による比較結果に応じた第３の制御信号を前記第２のパワー素子に出力する第２のフィードバック回路とを有する。
【００１５】
本発明のその他の特徴は、以下の実施例にて説明される。
【発明の効果】
【００１６】
本発明によれば、複数のパワー素子に流れる負荷電流値を均一化することができるため、信頼性の高い電力制御回路を提供することができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施例について、図面を参照しながら詳細に説明する。
【実施例１】
【００１８】
図１は、本発明の実施例１における電力制御回路を示した回路図である。図１に示した電力制御回路は、パワー回路９、制御回路１０、第１のフィードバック回路１１、第２のフィードバック回路１２、電源７、及び、電流検出用抵抗６を有する。また、本実施例の電力制御回路は、モータ７０を駆動するモータ駆動回路として用いられる。
【００１９】
まず、パワー回路９の構成及び動作について説明する。
【００２０】
パワー回路９は、負荷抵抗５に流れる全負荷電流Ｉｏを生成するための回路ブロックである。パワー回路９は、第１のパワー素子１及び第２のパワー素子２の二つのパワー素子を有する。本実施例では、第１のパワー素子１としてＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）が用いられている。同様に、第２のパワー素子２としてもＭＯＳＦＥＴが用いられている。また、第１のパワー素子１と第２のパワー素子２の電気的特性は同一のものを用いることが好ましい。なお、本実施例では、第１のパワー素子１及び第２のパワー素子２としてＭＯＳＦＥＴが用いられている。ただし、これに代えて、バイポーラトランジスタなど他のパワー素子を用いることもできる。
【００２１】
第１のパワー素子１は、ゲート端子、ソース端子、及び、ドレイン端子の三端子を備える。ゲート端子は制御端子としての機能を有する。ゲート端子に印加される電圧に依存して、ドレイン端子とソース端子との間に流れる電流が変化する。第２のパワー素子２も第１のパワー素子１と同様の構造を備え、ゲート端子に印加される電圧に依存して、ドレイン端子とソース端子との間の電流が変化する。
【００２２】
第１のパワー素子１のソース端子は、第１の抵抗３の一端に接続されている。第１の抵抗３の他の一端は、グランドに接続されている。第１の抵抗３は、第１のパワー素子１に流れる第１の負荷電流の電流値を電圧値に変換する機能を有する。また、第２のパワー素子２のソース端子は、第２の抵抗４の一端に接続されている。第２の抵抗４の他の一端は、グランドに接続されている。第２の抵抗４は、第２のパワー素子２に流れる第２の負荷電流の電流値を電圧値に変換する機能を有する。本実施例では、第１の抵抗３と第２の抵抗４の公称値は同一である。ただし、抵抗値にはばらつき（公差）が存在する。このため、厳密には、第１の抵抗３及び第２の抵抗４の実測値は互いに異なる。
【００２３】
第１のパワー素子１のドレイン端子は、モータ７０に設けられた負荷抵抗５の一端に接続されている。また、第２のパワー素子２のドレイン端子は、第１のパワー素子１のドレイン端子と電気的に接続されている。このため、負荷抵抗５の一端は、第１のパワー素子１のドレイン端子及び第２のパワー素子２のドレイン端子の両方に接続されている。
【００２４】
負荷抵抗５の他の一端は、パワー回路９の外部にある電流検出用抵抗６の一端に接続されている。電流検出用抵抗６の他の一端は、電圧Ｖｃｃを生成する電源７に接続されている。電源７により供給された電圧Ｖｃｃにより、負荷抵抗５には所定の全負荷電流Ｉｏが流れる。全負荷電流Ｉｏの値は、後述する第１の基準電圧Ｖｒｅｆ１に基づいて制御される。全負荷電流Ｉｏは、第１のパワー素子１のドレイン端子と第２のパワー素子２のドレイン端子に分岐して流れる。なお、電流検出用抵抗６は、負荷抵抗５に供給される全負荷電流Ｉｏを検出し、全負荷電流Ｉｏの値を電圧値に変換する機能を有する。
【００２５】
全負荷電流Ｉｏが分岐した結果、第１のパワー素子１のドレイン端子には第１の負荷電流Ｉｏ１が流れる。第１の負荷電流Ｉｏ１は、第１のパワー素子１のソース端子及び第１の抵抗３を通ってグランドへ流れる。同様に、第２のパワー素子２のドレイン端子には第２の負荷電流Ｉｏ２が流れる。第２の負荷電流Ｉｏ２は、第２のパワー素子２のソース端子及び第２の抵抗４を通ってグランドへ流れる。
【００２６】
第１の負荷電流Ｉｏ１が第１の抵抗３に流れることにより、第１の抵抗３の一端、すなわち第１のパワー素子１のソース端子には、第１の負荷電流Ｉｏ１の電流値と第１の抵抗３の抵抗値で決まる端子電圧１１ａが生じる。同様に、第２の負荷電流Ｉｏ２が第２の抵抗４に流れることにより、第２のパワー素子２のソース端子、すなわち第２の抵抗４の一端には、第２の負荷電流Ｉｏ２の電流値と第２の抵抗４の抵抗値で決まる端子電圧１２ａが生じる。
【００２７】
パワー回路９は、さらに、抵抗４１、４２、４３、４４を有する。抵抗４１と抵抗４２は、互いに直列に接続されている。抵抗４１の一端は、制御回路１０に接続されている。抵抗４２の一端は、フィードバック回路１１に接続されている。同様に、抵抗４３と抵抗４４も互いに直列に接続されている。抵抗４３の一端は、抵抗４１の一端に電気的に接続され、また、制御回路１０に接続されている。抵抗４４の一端は、フィードバック回路１２に接続されている。
【００２８】
第１のパワー素子１のゲート端子は、直列接続された抵抗４１と抵抗４２の間に接続されている。このため、第１のパワー素子１のオン抵抗は、抵抗４１と抵抗４２の間の電位に応じて変化する。同様に、第２のパワー素子２のゲート端子は、直列接続された抵抗４３と抵抗４４の間に接続されている。このため、第２のパワー素子２のオン抵抗は、抵抗４３と抵抗４４の間の電位に応じて変化する。
【００２９】
次に、制御回路１０の構成及び動作について説明する。
【００３０】
制御回路１０は、負荷抵抗５に流れる全負荷電流Ｉｏが所定値になるように制御するための回路ブロックである。制御回路１０は、第１の電圧生成部８、第１の演算増幅器５１、第２の演算増幅器５２、及び、抵抗５３、５４、５５、５６を有する。
【００３１】
第１の電圧生成部８は、第１の基準電圧Ｖｒｅｆ１を生成する。第１の基準電圧Ｖｒｅｆ１は、所定の全負荷電流Ｉｏが流れた場合に電流検出用抵抗６の一端に生じる端子電圧１０ａに基づいて決定される。このため、第１の基準電圧Ｖｒｅｆ１の値は、電流検出用抵抗６の特性や電源７により供給される電圧Ｖｃｃに応じて変更される。
【００３２】
第１の電圧生成部８にて生成された第１の基準電圧Ｖｒｅｆ１は、第１の演算増幅器５１に入力される。電流検出用抵抗６の端子電圧１０ａもまた、抵抗５３を介して、第１の演算増幅器５１に入力される。第１の演算増幅器５１は、第１の基準電圧Ｖｒｅｆ１と電流検出用抵抗６の端子電圧１０ａとを比較する第１の比較部として機能する。第１の演算増幅器５１は、第１の基準電圧Ｖｒｅｆ１と電流検出用抵抗６の端子電圧１０ａの差異、及び、抵抗５４と抵抗５３の値により決定される増幅度に応じた増幅電圧を出力する。
【００３３】
第１の演算増幅器５１の出力電圧は、第２の演算増幅器５２に入力される。第１の基準電圧Ｖｒｅｆ１も第２の演算増幅器５２に入力され、第１の演算増幅器５１の出力電圧と比較される。第２の演算増幅器５２は、第１の演算増幅器５１の出力電圧と第１の基準電圧Ｖｒｅｆ１とを比較し、これらの電圧の差異、及び、抵抗５６と抵抗５５の値により決定される増幅度に応じた電圧である第１の制御信号１０ｂを出力する。第２の演算増幅器５２から出力される第１の制御信号１０ｂは、パワー回路９に入力される。
【００３４】
パワー回路９に入力された第１の制御信号１０ｂは、抵抗４１を介して第１のパワー素子１のゲート端子に入力される。また、第１の制御信号１０ｂは、抵抗４３を介して第２のパワー素子２のゲート端子に入力される。
【００３５】
第１のパワー素子１は、ゲート端子に印加される第１の制御信号１０ｂに応じて、そのオン抵抗が変化する。第２のパワー素子２も同様に、ゲート端子に印加される第１の制御信号１０ｂに応じて、そのオン抵抗が変化する。このため、制御回路１０からの第１の制御信号１０ｂに依存して、負荷抵抗５に流れる全負荷電流Ｉｏは変化する。
【００３６】
このように、制御回路１０は、電流検出用抵抗６の端子電圧１０ａが第１の基準電圧Ｖｒｅｆ１と等しくなるように、第１の演算増幅器５１による比較結果に応じた第１の制御信号１０ｂを第１のパワー素子１及び第２のパワー素子２に出力する。この結果、負荷抵抗５に流れる全負荷電流Ｉｏが目標値になるように制御される。
【００３７】
次に、第１のフィードバック回路１１の構成及び動作について説明する。
【００３８】
第１のフィードバック回路１１は、第１の抵抗３に流れる第１の負荷電流Ｉｏ１が所定値になるように制御するための回路ブロックである。第１のフィードバック回路１１は、第２の電圧生成部１３、第３の演算増幅器６１、第４の演算増幅器６２、及び、抵抗６３、６４、６５、６６、６７、６８を有する。
【００３９】
第２の電圧生成部１３は、第２の基準電圧Ｖｒｅｆ２を生成する。第２の基準電圧Ｖｒｅｆ２は、第１のパワー素子１に所定の第１の負荷電流Ｉｏ１が流れた場合におけるソース端子の電圧、すなわち第１の抵抗３の一端における電圧に基づいて決定される。一例として、第２の基準電圧Ｖｒｅｆ２は、第１の抵抗３の公称値と平均負荷電流値から求められる値に設定される。ここで平均負荷電流値とは、第１の抵抗３及び第２の抵抗４が公称値のとおりの抵抗値であると仮定した場合に、第１のパワー素子１に流れる負荷電流Ｉｏ１の値である。この条件下では、第１のパワー素子１に流れる負荷電流Ｉｏ１と第２のパワー素子２に流れる負荷電流Ｉｏ２の値は互いに等しい。なお、第２の基準電圧Ｖｒｅｆ２の値は、第１のパワー素子１、第２のパワー素子２、第１の抵抗３、及び、第２の抵抗４のそれぞれの特性に応じて変更されうる。
【００４０】
第２の電圧生成部１３にて生成された第２の基準電圧Ｖｒｅｆ２は、第３の演算増幅器６１に入力される。第１のパワー素子１のソース端子の電圧、すなわち第１の抵抗３の一端における端子電圧１１ａもまた、抵抗６３を介して、第３の演算増幅器６１に入力される。第３の演算増幅器６１は、第２の基準電圧Ｖｒｅｆ２と第１の抵抗３の一端における端子電圧１１ａとを比較する第２の比較部として機能する。第３の演算増幅器６１は、第２の基準電圧Ｖｒｅｆ２と第１の抵抗３の端子電圧１１ａの差異、及び、抵抗６４と抵抗６３の値により決定される増幅度に応じた増幅電圧を出力する。第３の演算増幅器６１の出力電圧は、第４の演算増幅器６２に入力される。
【００４１】
また、第２の基準電圧Ｖｒｅｆ２は、抵抗６７と抵抗６８により分圧される。抵抗６７、６８にて分圧された分圧電圧は、第４の演算増幅器６２に入力され、第３の演算増幅器６１の出力電圧と比較される。第４の演算増幅器６２は、第３の演算増幅器５１の出力電圧と抵抗６７、６８にて分圧された分圧電圧とを比較し、これらの電圧の差異、及び、抵抗６６と抵抗６５の値により決定される増幅度に応じた電圧である第２の制御信号１１ｂを出力する。第４の演算増幅器６２から出力される第２の制御信号１１ｂは、パワー回路９に入力される。パワー回路９に入力された第２の制御信号１１ｂは、抵抗４２を介して第１のパワー素子１のゲート端子に入力される。
【００４２】
第１のパワー素子１は、ゲート端子に印加される第２の制御信号１１ｂに応じて、そのオン抵抗が変化する。このため、第１のフィードバック回路１１からの第２の制御信号１１ｂに依存して、第１の抵抗３に流れる第１の負荷電流Ｉｏ１は変化する。このように、第１のフィードバック回路１１は、第１の抵抗３に流れる第１の負荷電流Ｉｏ１が所定の値になるように制御している。すなわち、第１のフィードバック回路１１は、第１の負荷電流Ｉｏ１が小さい場合、第１の負荷電流Ｉｏ１を増加させるように制御し、一方、第１の負荷電流Ｉｏ１が大きい場合、第１の負荷電流Ｉｏ１を減少させるように制御する。
【００４３】
実際には、第１のパワー素子１のゲート端子には、制御回路１０から出力された第１の制御信号１０ｂ、第１のフィードバック回路１１から出力された第２の制御信号１１ｂ、及び、抵抗４１、４２の関係により決定された電圧が印加される。
【００４４】
このように、第１のフィードバック回路１１は、第１の抵抗３の端子電圧１１ａが第２の基準電圧Ｖｒｅｆ２と等しくなるように、第３の演算増幅器６１による比較結果に応じた第２の制御信号１１ｂを第１のパワー素子１に出力する。この結果、第１の抵抗３に流れる第１の負荷電流Ｉｏ１が所定値になるように制御される。
【００４５】
次に、第２のフィードバック回路１２の構成及び動作について説明する。
【００４６】
第２のフィードバック回路１２の構成及び動作は、基本的には、第１のフィードバック回路１１と同一である。第１のフィードバック回路１１と異なるのは、第２のフィードバック回路１２が、第２の抵抗４に流れる第２の負荷電流Ｉｏ２を制御するという点である。このため、図１において、第２のフィードバック回路１２の具体的な内部構成は省略されている。
【００４７】
第２のフィードバック回路１２は、第２のパワー素子２のソース端子における電圧、すなわち第２の抵抗４の一端における端子電圧１２ａと第３の電圧生成部にて生成された第３の基準電圧Ｖｒｅｆ３とを比較する第３の比較部を有する。第２のフィードバック回路１２は、第３の比較部による比較結果に基づいて、第３の制御信号１２ｂをパワー回路９に出力する。パワー回路９に入力された第３の制御信号１２ｂは、抵抗４４を介して第２のパワー素子２のゲート端子に入力される。
【００４８】
ここで、第２のフィードバック回路１２における第３の基準電圧Ｖｒｅｆ３は、第１のフィードバック回路１１における第２の基準電圧Ｖｒｅｆ２と同一の電圧値である。これは、本実施例における第１のパワー素子１と第２のパワー素子２の電気的特性、及び、第１の抵抗３と第２の抵抗４の公称値がそれぞれ同じだからである。このため、第１のパワー素子１及び第２のパワー素子２の電気的特性又は第１の抵抗３と第２の抵抗４の公称値が異なれば、第３の基準電圧Ｖｒｅｆ３は、第２の基準電圧Ｖｒｅｆ２とは異なる電圧に設定される。
【００４９】
第２のパワー素子２は、ゲート端子に印加される第３の制御信号１２ｂに応じて、そのオン抵抗が変化する。このため、第２のフィードバック回路１２からの第３の制御信号１２ｂに依存して、第２の抵抗４に流れる第２の負荷電流Ｉｏ２は変化する。このように、第２のフィードバック回路１２は、第２の抵抗４に流れる第２の負荷電流Ｉｏ２が所定の値になるように制御している。すなわち、第２のフィードバック回路１２は、第２の負荷電流Ｉｏ２が小さい場合、第２の負荷電流Ｉｏ２を増加させるように制御し、一方、第２の負荷電流Ｉｏ２が大きい場合、第２の負荷電流Ｉｏ２を減少させるように制御する。
【００５０】
実際には、第２のパワー素子２のゲート端子には、制御回路１０から出力された第１の制御信号１０ｂ、第２のフィードバック回路１２から出力された第３の制御信号１２ｂ、及び、抵抗４３、４４の関係により決定された電圧が印加される。
【００５１】
このように、第２のフィードバック回路１２は、第２の抵抗の端子電圧１２ａが第３の基準電圧Ｖｒｅｆ３と等しくなるように、第３の比較部による比較結果に応じた第３の制御信号１２ｂを第２のパワー素子２に出力する。この結果、第２の抵抗４に流れる第２の負荷電流Ｉｏ２が所定値になるように制御される。
【００５２】
次に、本実施例において、第１のフィードバック回路１１及び第２のフィードバック回路１２を設けたことによる効果について説明する。
【００５３】
図５及び図６は、実施例１におけるシミュレーション結果である。図５及び図６を用いて、第１の抵抗３及び第２の抵抗４のばらつきにより生じる影響、及び、第１のフィードバック回路１１と第２のフィードバック回路１２を設けたことによる効果を説明する。
【００５４】
図５は、第１のフィードバック回路１１及び第２のフィードバック回路１２を備えない電力制御回路において、第１の負荷電流Ｉｏ１の値３１及び第２の負荷電流Ｉｏ２の値３２を示している。縦軸は電流値であり、横軸は時間である。一方、図６は、本実施例のように第１のフィードバック回路１１及び第２のフィードバック回路１２を備えた電力制御回路において、第１の負荷電流Ｉｏ１の値３１及び第２の負荷電流Ｉｏ２の値３２を示している。図５と同様に、縦軸は電流値であり、横軸は時間である。
【００５５】
図５及び図６においては、第１のフィードバック回路１１及び第２のフィードバック回路１２を備えているか否かが異なるだけで、素子特性などの他の条件は等しい。このシミュレーションの条件において、全負荷電流Ｉｏは１０Ａに設定されている。このため、負荷抵抗５には、第１の基準電圧Ｖｒｅｆ１に基づき、１０Ａの全負荷電流Ｉｏが流れる。
【００５６】
第１の負荷電流Ｉｏ１及び第２の負荷電流Ｉｏ２のそれぞれは、第１の抵抗３及び第２の抵抗４の間に抵抗値のばらつきがない理想的な状況の場合、全負荷電流Ｉｏの半分である５Ａとなる。しかしながら、実際には、第１の抵抗３及び第２の抵抗４にはある程度の抵抗値のばらつきが存在する。このため、図５及び図６は、第１の抵抗３の実測値が公称値に対して−１０％のばらつきを有し、第２の抵抗４の実測値は公称値と等しいという条件で、シミュレーションを行った結果である。
【００５７】
図５に示すように、電力制御回路が第１のフィードバック回路１１及び第２のフィードバック回路１２を備えていない場合、第１の負荷電流Ｉｏ１の値３１は５．２Ａ、第２の負荷電流Ｉｏ２の値３２は４．８Ａとなっている。このとき、第１の負荷電流Ｉｏ１の値３１と第２の負荷電流Ｉｏ２の値３２の和で表される全負荷電流Ｉｏの値は、設定条件のとおり１０Ａを示す。ところが、第１の抵抗３の実測値が第２の抵抗４の実測値より小さいため、第１の抵抗３に流れる第１の負荷電流Ｉｏ１の値３１は、第２の抵抗４に流れる第２の負荷電流Ｉｏ２の値３２より大きい。
【００５８】
上述のとおり、このシミュレーションの条件では、第１の負荷電流Ｉｏ１の値３１と第２の負荷電流Ｉｏ２の値３２の間には、８．５％ｐｐの差異が生じている。これは、第１のパワー素子１及び第２のパワー素子２のそれぞれのゲート端子に印加される電圧は同一である一方、第１の抵抗３の実測値は第２の抵抗４の実測値より小さいからである。このとき、第１のパワー素子１のゲート端子とソース端子の間のバイアス電圧は増加し、第２のパワー素子２の同端子間のバイアス電圧は減少する。この結果、第１のパワー素子１に流れる第１の負荷電流Ｉｏ１の値３１は、第２のパワー素子２に流れる第２の負荷電流Ｉｏ２の値３２より大きくなる。
【００５９】
一方、図６に示すように、電力制御回路が第１のフィードバック回路１１及び第２のフィードバック回路１２を備えている場合、第１の負荷電流Ｉｏ１の値３１及び第２の負荷電流Ｉｏ２の値３２は、ほぼ５．０Ａを示す。このとき、第１の負荷電流Ｉｏ１の値３１と第２の負荷電流Ｉｏ２の値３２の和で表される全負荷電流Ｉｏの値は、設定条件のとおり１０Ａとなる。
【００６０】
また、第１の負荷電流Ｉｏ１の値３１と第２の負荷電流Ｉｏ２の値３２の間のばらつきは０．２％ｐｐであり、図５に示した８．５％ｐｐと比較して低減している。これは、第１のフィードバック回路１１は、第１のパワー素子１に流れる第１の負荷電流Ｉｏ１の値３１が平均負荷電流値より増加すると、第１の負荷電流Ｉｏ１の値３１を減少させるように制御するためである。第１のパワー素子１に流れる第１の負荷電流Ｉｏ１の値３１が平均負荷電流値より増加すると、端子電圧１１ａと第２の基準電圧Ｖｒｅｆ２との比較結果が第１のパワー素子１のゲート端子にフィードバックされる。このような第１のフィードバック回路１１の動作により、第１のパワー素子１のゲート端子とソース端子の間のバイアス電圧は減少する。このため、第１のパワー素子１に流れる第１の負荷電流Ｉｏ１の値３１は減少することになる。
【００６１】
一方、第２のフィードバック回路１２は、第２のパワー素子に流れる第２の負荷電流Ｉｏ２の値３２が平均負荷電流値より減少すると、第２の負荷電流Ｉｏ２の値３２を増加させるように制御する。第２のパワー素子２に流れる第２の負荷電流Ｉｏ２の値３２が平均負荷電流値より減少すると、端子電圧１２ａと第２の基準電圧Ｖｒｅｆ２との比較結果が第２のパワー素子２のゲート端子にフィードバックされる。このような第２のフィードバック回路１２の動作により、第２のパワー素子２のゲート端子とソース端子の間のバイアス電圧は増加する。このため、第２のパワー素子２に流れる第２の負荷電流Ｉｏ２の値３２は増加することになる。
【００６２】
なお、第１のフィードバック回路１１における第２の基準電圧Ｖｒｅｆ２は、第１の抵抗３の公称抵抗値と第１のパワー素子１の平均負荷電流値との積（公称抵抗値×平均負荷電流値）で求められる値に設定される。このシミュレーションでは、１０Ａの全負荷電流Ｉｏが二個のパワー素子に分岐して流れるため、平均負荷電流値は５Ａとなる。また、第１の抵抗３の公称抵抗値は０．２Ωである。このため、第１のフィードバック回路１１における第２の基準電圧Ｖｒｅｆ２は、１．０Ｖに設定される。同様に、第２のフィードバック回路１２における第２の基準電圧Ｖｒｅｆ２も１．０Ｖに設定される。
【００６３】
以上のとおり、本実施例の電力制御回路では、第１のフィードバック回路１１及び第２のフィードバック回路１２により、第１の負荷電流Ｉｏ１及び第２の負荷電流Ｉｏ２の値が等しくなるように制御される。このため、複数のパワー素子に流れる負荷電流値を均一化することができるため、信頼性の高い電力制御回路を提供することができる。
【００６４】
また、本実施例によれば、第１の抵抗３及び第２の抵抗４として、例えば５％以上の大きな公差を有する抵抗を用いることができる。
【実施例２】
【００６５】
次に、本発明の実施例２の電力制御回路について説明する。
【００６６】
図２は、実施例２の電力制御回路を示す回路図である。なお、本実施例においては、実施例１の構成又は動作と同一の部分に関する説明は省略し、実施例１と異なる点のみ説明する。また、実施例１における構成と同一箇所については、同一の参照番号を用いている。
【００６７】
実施例２の電力制御回路は、第１のパワー素子１及び第２のパワー素子２に加え、第３のパワー素子１６及び第４のパワー素子１７を有する点で、実施例１とは異なる。このため、本実施例のパワー回路９には、第１のパワー素子１、第２のパワー素子２、第３のパワー素子１６、及び、第４のパワー素子１７の４つのパワー素子が設けられている。
【００６８】
全てのパワー素子のドレイン端子は、モータ７０に設けられた負荷抵抗５の一端に接続されている。第１のパワー素子１及び第３のパワー素子１６のソース端子は、第１の抵抗３の一端に接続されている。第２のパワー素子２及び第４のパワー素子１７のソース端子は、第２の抵抗４の一端に接続されている。
【００６９】
制御回路１０から出力された第１の制御信号１０ｂは、抵抗４１を介して第１のパワー素子１のゲート端子に印加される。同様に、第１の制御信号１０ｂは、抵抗４３を介して第２のパワー素子２のゲート端子に、抵抗４５を介して第３のパワー素子１６のゲート端子に、抵抗４７を介して第４のパワー素子１７のゲート端子に、それぞれ印加される。このため、全負荷電流Ｉｏは、制御回路１０から出力される第１の制御信号１０ｂにより制御される。
【００７０】
第１のフィードバック回路１１から出力された第２の制御信号１１ｂは、抵抗４２を介して第１のパワー素子１のゲート端子に、及び、抵抗４６を介して第３のパワー素子１６のゲート端子に印加される。また、第２のフィードバック回路１２から出力された第３の制御信号１２ｂは、抵抗４４を介して第２のパワー素子２のゲート端子に、及び、抵抗４８を介して第４のパワー素子１７のゲート端子に印加される。
【００７１】
このため、第１のフィードバック回路１１は、第１のパワー素子１及び第３のパワー素子１６を一組の第１グループを構成するパワー素子として、両方のパワー素子に流れる第１の負荷電流Ｉｏ１を制御する。同様に、第２のフィードバック回路１２は、第２のパワー素子２及び第４のパワー素子１７を一組の第２グループを構成するパワー素子として、両方のパワー素子に流れる第２の負荷電流Ｉｏ２を制御する。
【００７２】
このように構成すれば、多数のパワー素子が用いられる場合に、負荷電流を制御するためのフィードバック回路の数を減らすことができる。本実施例では、二個のパワー素子に対して一個のフィードバック回路を用いている。このため、必要となるフィードバック回路の数は、パワー素子の数の半分になる。パワー素子の数とフィードバック回路の数との関係は、本実施例で説明した２対１の関係以外であってもよい。例えば、三個のパワー素子に対して一個のフィードバック回路を用いることもできる。
【００７３】
したがって、本実施例によれば、複数のパワー素子に流れる負荷電流値を均一化することができるため、信頼性の高い電力制御回路を提供することができる。特に、本実施例では、フィードバック回路の数を減らすことにより、低コスト化及び回路面積の狭小化を図ることができる。
【００７４】
以上のとおり、本発明の特徴について、複数の実施例に基づき詳細に説明した。ただし、本発明は上記実施例に限定されるものではなく、本発明の技術思想の範囲内で適宜変更可能である。
【００７５】
例えば、上記実施例では、第１のパワー素子１及び第２のパワー素子２と、第１の抵抗３及び第２の抵抗４について、それぞれ同一規格のパワー素子及び抵抗が用いられている。しかし、これに代えて、それぞれ規格の異なるパワー素子や抵抗を並列接続して電力制御回路を構成することもできる。
【００７６】
また、上記実施例の電力制御回路は、モータ７０を駆動するためのモータ駆動回路として用いられているが、これに限られず、他の用途にも用いることができる。
【図面の簡単な説明】
【００７７】
【図１】実施例１の電力制御回路の構成を示した回路図である。
【図２】実施例２の電力制御回路の構成を示した回路図である。
【図３】従来の電力制御回路の構成を示した回路図である。
【図４】従来の他の電力制御回路の構成を示した回路図である。
【図５】従来の電力制御回路によるシミュレーション結果である。
【図６】実施例１の電力制御回路によるシミュレーション結果である。
【符号の説明】
【００７８】
１  第１のパワー素子
２  第２のパワー素子
３  第１の抵抗
４  第２の抵抗
５  負荷抵抗
８  第１の電圧生成部
９  パワー回路
１０  制御回路
１１  第１のフィードバック回路
１２  第２のフィードバック回路
１３  第２の電圧生成部
５１  第１の演算増幅器
５２  第２の演算増幅器
６１  第３の演算増幅器
６２  第４の演算増幅器
７０  モータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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