(57)【要約】【課題】マイクロ波回路の微小化が実現できる半導体装置を提供すること。【解決手段】ＧａＡｓ基板１１と、このＧａＡｓ基板１１上に形成された複数のＦＥＴ１２，１３と、ＧａＡｓ基板１１上に形成され、これらのＦＥＴ１２，１３間を電気的に接続するマイクロストリップ線路１４と、を具備し、マイクロストリップ線路１４が上部に形成されたＧａＡｓ基板１１の厚さは、ＦＥＴ１２，１３が上部に形成されたＧａＡｓ基板１１の厚さと異なることを特徴とする半導体装置。【選択図】図１
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【特許請求の範囲】
【請求項１】
誘電体基板と、
この誘電体基板上に形成された複数の能動素子と、
前記誘電体基板上に形成され、これらの能動素子間を電気的に接続するマイクロストリップ線路と、
を具備し、
前記マイクロストリップ線路が上部に形成された誘電体基板の厚さは、前記能動素子が上部に形成された誘電体基板の厚さと異なることを特徴とする半導体装置。
【請求項２】
前記能動素子は、電界効果型トランジスタであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記誘電体基板は、ＧａＡｓまたは、ＳｉまたはＡｌ２Ｏ３のいずれかであることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記マイクロストリップ線路は、Ａｕであることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板上にマイクロストリップ線路が形成された高周波帯半導体装置に関する。
【背景技術】
【０００２】
従来、誘電体基板上にマイクロ波回路を構成する際に、能動素子間を接続し、マイクロ波を伝送する伝送路として、細い金属線路であるマイクロストリップ線路が利用されている。このようなマイクロ波回路について、図５を参照して説明する。
【０００３】
図５は、ＧａＡｓ基板上に能動素子として２つの電界効果型トランジスタ（以下、ＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）と称す）が形成され、これらのＦＥＴをマイクロストリップ線路で接続した従来のマイクロ波回路であり、同図（ａ）に、このマイクロ波回路を示す上面図を示し、同図（ｂ）に、同図（ａ）の破線Ａ−Ａ´に沿った構造断面図を示す。
【０００４】
図５に示すマイクロ波回路は、厚さが一定のＧａＡｓ基板１０１上に２つのＦＥＴ１０２、１０３が形成され、ＦＥＴ１０２のドレイン電極とＦＥＴ１０３のゲート電極が、マイクロストリップ線路１０４で電気的に接続されており、ＧａＡｓ基板１０１の下部には、導体１０５が一面に形成されている。また、マイクロストリップ線路１０４は、回路パターンの制約上、２つのＦＥＴ１０２、１０３の間を最短距離で接続されずに、湾曲形成されている。
【０００５】
このマイクロストリップ線路１０４は、例えばＦＥＴ１０３との接続部分におけるマイクロ波の反射を防止するために、ＦＥＴ１０３とのインピーダンスの整合が取られるように設計されている。すなわち、マイクロ波回路におけるマイクロストリップ線路１０４の設計において、マイクロストリップ線路１０４の特性インピーダンスを調節することは、極めて重要である。そして、マイクロストリップ線路１０４の特性インピーダンスは、マイクロストリップ線路１０４の線路長と、線路幅及び、ＧａＡｓ基板１０１の基板の厚さによって決定される。図６は、一定の線路長における、線路幅及び基板厚さと、特性インピーダンスの関係を示し、図中のａは線路幅、ｂは基板の厚さを示す。図６によれば、線路幅が狭いほど、また、基板の厚さが厚いほど、マイクロストリップ線路１０４の特性インピーダンスは大きくなることがわかる。さらに、図示しないが、線路長が長いほど、特性インピーダンスは大きくなることが知られている。
【０００６】
従来、このマイクロストリップ線路１０４の特性インピーダンスは、主に線路幅を調節することで決められていた。しかし、特に低インピーダンス特性を有するマイクロストリップ線路１０４を実現する場合には、以下のような問題があった。
【０００７】
すなわち、低インピーダンス特性を実現するには、図６に示されるように、線路幅を広くしなければならなかった。従って、マイクロ波回路を構成するＧａＡｓ基板１０１に占めるマイクロストリップ線路１０４の占有面積は大きくなっていた。このようにマイクロストリップ線路１０４の線路幅を広くした場合、マイクロ波回路が大きくなるという問題があった。さらにマイクロストリップ線路１０４の線路幅が広いと、マイクロストリップ線路１０４から空中へ放射されるマイクロ波の電力も増えるという問題もあった。
【０００８】
そこで、上述した問題を回避するために、マイクロストリップ線路と能動素子との接続点付近にマイクロストリップ線路に平行して複数の調整用線路を設け、これらの調整用線路とマイクロストリップとを接続することで、実効的なマイクロストリップ線路の線路幅を広くする方法が知られている（特許文献１）。
【０００９】
この方法によれば、線路幅を広くする箇所は能動素子との接続点付近のみであるため、線路幅を広くすることによるマイクロ波回路の拡大を防止することができる。しかしこの方法は、基板上に複数の調整用線路を設ける必要があるため、マイクロ波回路の製作が困難になるという問題があった。また、局所的であっても線路幅は広くなるため、さらなるマイクロ波回路の微小化は困難であった。
【特許文献１】特開平６−１９６９５０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明の課題は、マイクロ波回路を微小化することができる半導体装置を提供することにある。
【課題を解決するための手段】
【００１１】
本発明による半導体装置は、誘電体基板と、この誘電体基板上に形成された複数の能動素子と、前記誘電体基板上に形成され、これらの能動素子間を電気的に接続するマイクロストリップ線路と、を具備し、前記マイクロストリップ線路が上部に形成された誘電体基板の厚さは、前記能動素子が上部に形成された誘電体基板の厚さと異なることを特徴とするものである。
【発明の効果】
【００１２】
本発明によれば、マイクロ波回路の微小化が実現できる半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１３】
以下に、本発明の実施形態について、図１〜図４を参照して説明する。
【００１４】
（第１の実施形態）
図１は、本発明の第１の実施形態であるマイクロ波回路であり、同図（ａ）に、このマイクロ波回路を示す上面図を示し、同図（ｂ）に、同図（ａ）の破線Ａ−Ａ´に沿った構造断面図を示す。
【００１５】
図１におけるマイクロ波回路は、ＧａＡｓ基板１１上に、能動素子として例えば２つのＦＥＴ１２、１３が形成されており、一方のＦＥＴ１２のドレイン電極と、他方のＦＥＴ１３のゲート電極の間は、例えばＡｕからなるマイクロストリップ線路１４で電気的に接続されている。また、このＧａＡｓ基板１１の裏面には、導体１５が形成されている。
【００１６】
このようなマイクロ波回路において、表面にマイクロストリップ線路１４が形成されているＧａＡｓ基板１１の厚さは、表面にＦＥＴ１２、１３が形成されているＧａＡｓ基板１１の厚さより薄く形成されている。従って、マイクロストリップ線路１４の長さを変えずに、マイクロストリップ線路１４の特性インピーダンスを低下させることができる。よって、このマイクロストリップ線路１４の線路幅を狭く形成しても、ＦＥＴとの整合が取れる特性インピーダンスに保つことが可能となる。このとき、マイクロストリップ線路１４が占める占有面積を従来よりも小さくすることができるため、マイクロ波回路のサイズを小さくすることが可能となる。
【００１７】
次に、上述したような部分的に厚さが異なるＧａＡｓ基板１１の製造方法について、図２、図３を参照して説明する。
【００１８】
まず初めに、ＧａＡｓ基板１１の裏面全体に感光性のレジストを形成し、これをパターニングすることで、図２に示すようなレジストマスク１６を形成する。このレジストマスク１６は、ＧａＡｓ基板１１の表面にマイクロストリップ線路１４が形成される領域に開口を有するものである。
【００１９】
次に、図３に示すように、レジストマスク１６を介して反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏn  Ｅｔｃｈｉｎｇ)により、ＧａＡｓ基板１１の一部を選択的に除去する。
【００２０】
最後に、形成されたレジストマスク１６を除去することで、本実施形態に示すＧａＡｓ基板１１を形成することができる。
【００２１】
以上は、表面にマイクロストリップ線路１４が形成された領域と、表面にＦＥＴが形成された領域とでＧａＡｓ基板１１の厚さが異なる場合における実施形態であった。しかし本実施形態の場合、ＧａＡｓ基板１１全体の厚さを、マイクロストリップ線路１４が形成された領域のＧａＡｓ基板１１の厚さと同一に形成してもよい。この場合、ＦＥＴ１２，１３の下部のＧａＡｓ基板１１の厚さも薄く形成されているため、本実施形態と比較して、放熱効果に優れたマイクロ波回路が実現できる。
【００２２】
（第２の実施形態）
次に、本発明の他の実施形態について、図４を参照して説明する。
【００２３】
図４は、本発明の第２の実施形態であるマイクロ波回路であり、同図（ａ）に、このマイクロ波回路を示す上面図を示し、同図（ｂ）に、同図（ａ）の破線Ａ−Ａ´に沿った構造断面図を示す。
【００２４】
図４におけるマイクロ波回路は、第１の実施形態のマイクロ波回路と比較して、マイクロストリップ線路１４が表面に形成されたＧａＡｓ基板１１の厚さが、ＦＥＴ１２，１３が表面に形成されたＧａＡｓ基板１１の厚さよりも厚く形成されていることを特徴するものである。
【００２５】
このようなマイクロ波回路においては、マイクロストリップ線路１４の線路幅を変えずに、マイクロストリップ線路１４の特性インピーダンスを上昇させることができる。よって、このマイクロストリップ線路１４の線路長さを短く形成しても、ＦＥＴとの整合が取れる特性インピーダンスに保つことが可能となる。このとき、マイクロストリップ線路１４が占める占有面積を従来よりも小さくすることができるため、マイクロ波回路のサイズを小さくすることが可能となる。
【００２６】
上述したマイクロ波回路は、マイクロストリップ線路１４が表面に形成されたＧａＡｓ基板１１の厚さが、ＦＥＴ１２，１３が表面に形成されたＧａＡｓ基板１１よりも厚く形成されているため、マイクロストリップ線路１４の線路幅を従来と同一の幅に形成し、従来より線路長さを短くしても、ＦＥＴ１２，１３との整合が取れる特性インピーダンスに保つことが可能となる。従って、マイクロストリップ線路１４が占める占有面積を従来よりも小さくすることができるため、マイクロ波回路のサイズを小さくすることが可能となる。また、本実施形態に係るマイクロ波回路は、表面にＦＥＴ１２、１３が形成されたＧａＡｓ基板１１の基板の厚さが薄く形成されているため、ＦＥＴ１２、１３で発生する熱を放熱する効果にも優れている。
【００２７】
尚、本実施形態に係るＧａＡｓ基板１１の製造方法は、第１の実施形態に係るＧａＡｓ基板１１の製造方法と同じであるため、説明は省略する。
【００２８】
以上に、本発明の実施形態を示したが、実施形態はこれに限るものではなく、本発明の趣旨を逸脱しない範囲で様々に変形可能である。
【００２９】
例えば、上述した実施形態においては、マイクロストリップ線路１４が形成される領域全体のＧａＡｓ基板１１の厚さを、ＦＥＴ１２，１３が形成されるＧａＡｓ基板１１の厚さと異なるように形成した。しかし、ＧａＡｓ基板１１の厚さの調節は、マイクロストリップ線路１４の形状に合わせて行ってもよい。すなわち、ＧａＡｓ基板１１のうち、上部にマイクロストリップ線路１４が形成される部分の基板１１の厚さのみを、他の領域と異なるように形成してもよい。この場合、ＧａＡｓ基板１１上に形成されるマイクロストリップ線路１４の設計の自由度は、より高くなる。
【００３０】
また、上述した実施形態においては、誘電体基板としてＧａＡｓ基板１１を使用した場合について説明したが、誘電体基板は、導電性があり、１〜１０程度の誘電率を有する誘電体であれば何であって適用可能であり、例えばＳｉやＡｌ２Ｏ３を適用することも可能である。
【００３１】
また、上述した実施形態においては、マイクロストリップ線路１４としてＡｕを使用した場合について説明したが、マイクロストリップ線路１４は、一般に金属であれば何を使用してもよい。
【００３２】
また、上述した実施形態においては、２つのＦＥＴ１２、１３を電気的に接続する場合について説明したが、接続される素子はＦＥＴに限るものではない。すなわち、能動素子、受動素子、もしくはこれら受動素子や能動素子を含む回路のいずれかをマイクロストリップ線路で接続し、整合をとる必要がある場合に本発明を適用することで、本発明と同様の効果を得ることが可能である。
【図面の簡単な説明】
【００３３】
【図１】本発明の第１の実施形態であるマイクロ波回路であり、同図（ａ）に、このマイクロ波回路を示す上面図を示し、同図（ｂ）に、同図（ａ）の破線Ａ−Ａ´に沿った構造断面図を示す。
【図２】本発明の第１の実施形態のマイクロ波回路の製造工程を説明する構造断面図を示す。
【図３】本発明の第１の実施形態のマイクロ波回路の製造工程を説明する構造断面図を示す。
【図４】本発明の第２の実施形態であるマイクロ波回路であり、同図（ａ）に、このマイクロ波回路を示す上面図を示し、同図（ｂ）に、同図（ａ）の破線Ａ−Ａ´に沿った構造断面図を示す。
【図５】従来のマイクロ波回路であり、同図（ａ）に、このマイクロ波回路を示す上面図を示し、同図（ｂ）に、同図（ａ）の破線Ａ−Ａ´に沿った構造断面図を示す。
【図６】一定の線路長における、線路幅及び基板厚さと、特性インピーダンスの関係を示す図である。
【符号の説明】
【００３４】
１０１・・・ＧａＡｓ基板
１０２、１０３・・・ＦＥＴ
１０４・・・マイクロストリップ線路
１０５・・・導体
１１・・・ＧａＡｓ基板
１２、１３・・・ＦＥＴ
１４・・・マイクロストリップ線路
１５・・・導体
１６・・・レジストマスク
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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