(57)【要約】【課題】負荷通電経路中に直列接続された同一導電型の複数のＦＥＴを備えたものにおいて、電圧印加テストを実施可能な構成を備えるとともに各ＦＥＴのゲート・ソース間を過電圧から保護する。【解決手段】ウェハ検査工程では、電極９、１０、１１をグランドレベルに設定し、電極８にテスト電圧を印加することで、ＭＯＳＦＥＴＱ１、Ｑ２のゲート酸化膜に通常動作時よりも高いテスト電圧を加える。ダイオード２０の逆耐圧はこのテスト電圧よりも高いので通電しない。実動作状態でゲート信号ＳｄがＬレベルになると、ＭＯＳＦＥＴＱ１、Ｑ２はともにオフする。ＭＯＳＦＥＴＱ２のゲート電位に対してソース電位（電極１０の電位）がＶｆ以上高くなるとダイオード２０が導通し、ＭＯＳＦＥＴＱ２のゲート・ソース間電圧はＶｆ以下に制限される。【選択図】図１
2009207077.tif 000002
【特許請求の範囲】
【請求項１】
電源から負荷への通電経路中に直列に接続されたＮチャネル型の複数のＦＥＴと、
前記複数のＦＥＴのうち最も高電位側に位置するＦＥＴのドレイン、前記複数のＦＥＴのうち最も低電位側に位置するＦＥＴのソース、および前記複数のＦＥＴ同士の相互接続ノードに対してそれぞれ設けられた個別電極と、
テスト電圧を印加するための共通電極と、
前記共通電極と前記複数のＦＥＴの各ゲートとの間にそれぞれ接続され、前記テスト電圧を各ゲートに伝達可能な回路と、
前記テスト電圧以上の逆耐圧を有し、前記複数のＦＥＴのうち最も低電位側に位置するＦＥＴ以外の各ＦＥＴのゲート・ソース間にそれぞれソース側をアノードとして接続されたダイオードとを備え、
前記複数のＦＥＴに対する電圧印加テストの時に、前記個別電極と前記共通電極との間にテスト電圧が印加されるように構成されていることを特徴とする半導体集積回路装置。
【請求項２】
電源から負荷への通電経路中に直列に接続されたＰチャネル型の複数のＦＥＴと、
前記複数のＦＥＴのうち最も低電位側に位置するＦＥＴのドレイン、前記複数のＦＥＴのうち最も高電位側に位置するＦＥＴのソース、および前記複数のＦＥＴ同士の相互接続ノードに対してそれぞれ設けられた個別電極と、
テスト電圧を印加するための共通電極と、
前記共通電極と前記複数のＦＥＴの各ゲートとの間にそれぞれ接続され、前記テスト電圧を各ゲートに伝達可能な回路と、
前記テスト電圧以上の逆耐圧を有し、前記複数のＦＥＴのうち最も高電位側に位置するＦＥＴ以外の各ＦＥＴのゲート・ソース間にそれぞれソース側をカソードとして接続されたダイオードとを備え、
前記複数のＦＥＴに対する電圧印加テストの時に、前記個別電極と前記共通電極との間にテスト電圧が印加されるように構成されていることを特徴とする半導体集積回路装置。
【請求項３】
前記共通電極と前記複数のＦＥＴの各ゲートとの間にそれぞれ接続された回路は、前記共通電極に対する前記各ゲートの電圧をクランプするクランプ回路であることを特徴とする請求項１または２記載の半導体集積回路装置。
【請求項４】
電源から負荷への通電経路中に直列に接続されたＮチャネル型の複数のＦＥＴと、
前記複数のＦＥＴのうち最も高電位側に位置するＦＥＴのドレインおよび前記複数のＦＥＴ同士の相互接続ノードに対してそれぞれ設けられた個別電極と、
前記複数のＦＥＴのうち最も低電位側に位置するＦＥＴ以外の各ＦＥＴのゲート・ソース間に直列に接続された抵抗素子とスイッチ回路およびこれら抵抗素子とスイッチ回路との相互接続ノードに対して設けられた中間電極と、
テスト電圧以上の逆耐圧を有し、前記複数のＦＥＴのうち最も低電位側に位置するＦＥＴ以外の各ＦＥＴのゲート・ソース間にそれぞれソース側をアノードとして接続されたダイオードとを備え、
前記複数のＦＥＴに対する電圧印加テストの時に、前記スイッチ回路が開かれて前記個別電極と前記中間電極との間にテスト電圧が印加されるように構成されていることを特徴とする半導体集積回路装置。
【請求項５】
電源から負荷への通電経路中に直列に接続されたＰチャネル型の複数のＦＥＴと、
前記複数のＦＥＴのうち最も低電位側に位置するＦＥＴのドレインおよび前記複数のＦＥＴ同士の相互接続ノードに対してそれぞれ設けられた個別電極と、
前記複数のＦＥＴのうち最も高電位側に位置するＦＥＴ以外の各ＦＥＴのゲート・ソース間に直列に接続された抵抗素子とスイッチ回路およびこれら抵抗素子とスイッチ回路との相互接続ノードに対して設けられた中間電極と、
テスト電圧以上の逆耐圧を有し、前記複数のＦＥＴのうち最も高電位側に位置するＦＥＴ以外の各ＦＥＴのゲート・ソース間にそれぞれソース側をカソードとして接続されたダイオードとを備え、
前記複数のＦＥＴに対する電圧印加テストの時に、前記スイッチ回路が開かれて前記個別電極と前記中間電極との間にテスト電圧が印加されるように構成されていることを特徴とする半導体集積回路装置。
【請求項６】
前記ダイオードは、バイポーラトランジスタのベース・エミッタ間により代替されていることを特徴とする請求項１ないし５の何れかに記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源から負荷への通電経路中に直列に接続された同一導電型の複数のＦＥＴが形成された半導体集積回路装置に関する。
【背景技術】
【０００２】
ハイサイド駆動またはロウサイド駆動を行う場合に、誤動作を未然に防止するフェイルセーフを目的として、同一導電型の２つのＦＥＴを直列に接続した構成の負荷駆動回路を用いる場合がある。このような負荷駆動回路を用いると、何れか一方のＦＥＴが故障により短絡した場合でも、負荷の誤駆動を防止することができる。特許文献１に記載された負荷駆動回路は、直列接続された２つのＦＥＴと、これら２つのＦＥＴのドレイン・ゲート間に接続されたクランプ回路と、負荷側に配置されるＦＥＴのゲート・ソース間に直列に接続された抵抗素子およびスイッチ回路と、他方のＦＥＴのゲートに接続された抵抗素子とを備えている。
【０００３】
この構成によれば、スイッチ回路を閉じて通常動作を行う場合、２つのＦＥＴは、それぞれに設けられたクランプ回路のクランプ開始電圧の加算電圧を超えるレベルの過電圧が印加されない限り同時にオンすることはない。また、スクリーニングのためにバーンインテストのような電圧印加テストを実施する場合には、スイッチ回路を開いて、各ＦＥＴのソース、ドレイン側とゲートとの間にテスト電圧を印加することができ、電圧印加テストを簡単に実施することができる。
【特許文献１】特開２００５−２７７８６０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記負荷駆動回路においては、直列接続された複数のＦＥＴは同じ指令信号に従ってオンオフ動作する。全てのＦＥＴがオフ状態にある場合、隣接するＦＥＴ同士の相互接続ノードは非常に高いインピーダンスとなり、各相互接続ノードの電位は、各ＦＥＴのオフ時におけるリーク電流の大小に応じて定まることになる。このため、各相互接続ノードの電位は、グランドレベルから電源電圧レベルまでの何れかの電位となる。例えば、オフ状態とするのにＦＥＴのゲートが０Ｖに駆動される場合、上記複数のＦＥＴの中にはゲート・ソース間に電源電圧に近い電圧が印加されるものもあり、ゲート絶縁膜の耐圧が不足する虞があった。
【０００５】
本発明は上記事情に鑑みてなされたもので、その目的は、負荷通電経路中に直列接続された同一導電型の複数のＦＥＴを備えたものにおいて、電圧印加テストを実施可能な構成を備えるとともに各ＦＥＴのゲート・ソース間を過電圧から保護可能な半導体集積回路装置を提供することにある。
【課題を解決するための手段】
【０００６】
請求項１に記載した手段によれば、電源から負荷への通電経路中に複数のＦＥＴが直列に接続されているので、これら全てのＦＥＴを同一のゲート信号に従ってオンオフ動作させることにより、何れかのＦＥＴが故障した場合でも負荷への誤通電を防止することができる。
【０００７】
直列接続された全てのＦＥＴがオフ状態にある場合、各ＦＥＴのリーク電流の大小などに起因して、ＦＥＴ同士の相互接続ノードの電位が上昇する虞がある。しかし、本手段によれば、最も低電位側に位置するＦＥＴ以外のＦＥＴについて、相互接続ノードであるソースの電位がゲート電位に対してダイオードの順方向電圧以上高くなると、ゲート・ソース間に接続されたダイオードが導通してゲート・ソース間電圧をクランプする。従って、各ＦＥＴにバランス抵抗を並列接続することなく（このような方法では暗電流が増大してしまう）、オフ状態にある各ＦＥＴのゲート・ソース間を過電圧から保護できる。
【０００８】
また、スクリーニングのためにバーンインテストのような電圧印加テストを実施する場合には、各ＦＥＴのドレインおよびソースに対して設けられた個別電極と共通電極との間にテスト電圧を印加すればよい。共通電極に印加されたテスト電圧は、共通電極とＦＥＴのゲートとの間にそれぞれ接続された回路を通してゲートに印加される。上述したダイオードは、テスト電圧以上の逆耐圧を有しており、その接続極性からして電圧印加テスト中に導通することはない。従って、電圧印加テストも正常に実施することができる。
【０００９】
なお、上記ダイオードは、複数のＦＥＴのうち最も低電位側に位置するＦＥＴ以外の各ＦＥＴに対して設ければ十分である。オフ駆動されている状態で、最も低電位側に位置するＦＥＴのソースは低電位側電源線の電位に等しいため、ゲートとソースとの間に過大な電圧が印加されることがないからである。
【００１０】
請求項２に記載の手段は、Ｐチャネル型のＦＥＴを採用したものであり、Ｎチャネル型のＦＥＴを採用した請求項１に記載の手段と同様の作用、効果が得られる。
請求項３に記載した手段によれば、共通電極と複数のＦＥＴの各ゲートとの間にそれぞれ接続された回路は、共通電極に対する各ＦＥＴのゲート電圧をクランプする機能を有している。直列接続されたＦＥＴが全てオン駆動されている状態では、ＦＥＴのドレイン・ソース間電圧は小さくなるので、ＦＥＴ同士の相互接続ノードの電位は共通電極の電位にほぼ等しくなる。従って、各クランプ回路により、各ＦＥＴのゲートにオン駆動電圧を印加した際のゲート・ソース間を過電圧から保護できる。
【００１１】
請求項４に記載した手段によれば、請求項１に記載した手段と同様に、電源から負荷への通電経路中に複数のＦＥＴが直列に接続されているので、これら全てのＦＥＴを同一のゲート信号に従ってオンオフ動作させることにより、何れかのＦＥＴが故障した場合でも負荷への誤通電を防止することができる。全てのＦＥＴがオフ状態にある場合、最も低電位側に位置するＦＥＴ以外のＦＥＴについて、相互接続ノードであるソースの電位がゲート電位に対してダイオードの順方向電圧以上高くなると、ゲート・ソース間に接続されたダイオードが導通してゲート・ソース間電圧をクランプする。従って、ゲート・ソース間を確実に過電圧から保護できる。
【００１２】
また、電圧印加テストを実施する場合には、スイッチをオフとし、中間電極と個別電極との間にテスト電圧を印加すればよい。中間電極に印加されたテスト電圧は、抵抗素子を通してゲートに印加される。上述したダイオードは、テスト電圧以上の逆耐圧を有しており、その接続極性からして電圧印加テスト中に導通することはない。従って、電圧印加テストも正常に実施することができる。なお、上記ダイオードは、複数のＦＥＴのうち最も低電位側に位置するＦＥＴ以外の各ＦＥＴに対して設ければ十分である。
【００１３】
請求項５に記載の手段は、Ｐチャネル型のＦＥＴを採用したものであり、Ｎチャネル型のＦＥＴを採用した請求項４に記載の手段と同様の作用、効果が得られる。
請求項６に記載した手段によれば、ダイオードに替えてバイポーラトランジスタのベース・エミッタ間を用いてもよい。
【発明を実施するための最良の形態】
【００１４】
（第１の実施形態）
以下、本発明の第１の実施形態について図１を参照しながら説明する。
図１は、バッテリから電源供給を受けて動作する車載用ＩＣの回路構成図である。ＩＣ１には、その出力端子２とバッテリ３（電源に相当）との間に接続される負荷４を駆動するロウサイドの負荷駆動回路５が形成されている。本実施形態における負荷４は、車両のボデー系システムのトランク開閉用ソレノイドのコイルに接続されたリレー接点の駆動用コイルである。ＩＣ１の端子６はグランド端子であり、その他の入出力端子と電源端子については図示を省略している。
【００１５】
ＩＣ１のチップ７（半導体集積回路装置）には電極８〜１１（電極用パッド）が形成されている。ウェハ検査が終了した後の組立工程において、電極８、９は端子６に接続され、電極１１は端子２に接続される。チップ７において、バッテリ３から負荷４への通電経路１２内に位置する電極９と電極１１との間には、検査専用の電極１０を挟んでＮチャネル型のＭＯＳＦＥＴＱ１とＱ２が直列に接続されている。
【００１６】
２つのＭＯＳＦＥＴＱ１、Ｑ２のうち低電位側に位置するＭＯＳＦＥＴＱ１のソースに対して設けられた電極９、高電位側に位置するＭＯＳＦＥＴＱ２のドレインに対して設けられた電極１１、およびＭＯＳＦＥＴＱ１、Ｑ２の相互接続ノードに対して設けられた電極１０は、本発明でいう個別電極に相当する。電極８は、テスト電圧を印加するための共通電極である。
【００１７】
ドライバ１３、１４は、電源線１５、１６を通して与えられるバッテリ電圧ＶＢにより動作し、同じ論理を持つゲート信号Ｓｄを入力してＭＯＳＦＥＴＱ１、Ｑ２のゲートに対しゲート駆動電圧を出力する。ドライバ１３、１４の出力段は、プッシュプル回路構成となっている。電極８とＭＯＳＦＥＴＱ１のゲートとの間および電極８とＭＯＳＦＥＴＱ２のゲートとの間には、それぞれ抵抗１７とツェナーダイオード１８との並列回路により構成されたクランプ回路１９が接続されている。ツェナーダイオード１８のツェナー電圧Ｖｚは、ＭＯＳＦＥＴＱ１、Ｑ２のゲート・ソース間の最大許容電圧よりも低い電圧（一例として８Ｖ）に選択されている。
【００１８】
ＭＯＳＦＥＴＱ２のゲート・ソース間にはソース側をアノードとして高耐圧のダイオード２０が接続されている。ダイオード２０は、バッテリ電圧ＶＢ（１４Ｖ程度）に対し十分に高い逆耐圧（例えば８０Ｖ）を有している。
【００１９】
次に、本実施形態の作用、効果について説明する。
組立工程前のウェハ検査工程では、スクリーニングを目的としてバーンインテストなどの高電圧印加テストが実施される。この場合、電極９、１０、１１をグランドレベル（０Ｖ）に設定し、電極８に高いテスト電圧（一例として１９Ｖ）を印加することにより、ＭＯＳＦＥＴＱ１、Ｑ２のゲート酸化膜に通常動作時よりも高いテスト電圧を同時に加える。テスト電圧は、クランプ回路１９の抵抗１７またはツェナーダイオード１８を通してＭＯＳＦＥＴＱ１、Ｑ２のゲートに印加される。
【００２０】
ダイオード２０の逆耐圧はこのテスト電圧よりも高いので、ダイオード２０が通電状態となることはない。このように、ダイオード２０が接続されていても、ウェハ検査工程の高電圧印加テストを正常に実施することができる。なお、ＭＯＳＦＥＴＱ２のゲート・ソース間にクランプ回路１９を接続した回路構成では、テスト電圧の印加に伴いツェナーダイオード１８がオンするので、高電圧印加テストを実施することができない。
【００２１】
組立工程を経て完成されたＩＣ１がバッテリ３から電源供給を受けて負荷４を駆動する実動作状態では、ゲート信号ＳｄがＨレベルになると、ドライバ１３、１４の出力段の高電位側トランジスタがオンとなる。ドライバ１３、１４から出力されるゲート駆動電圧は、クランプ回路１９により８Ｖにクランプされ、ＭＯＳＦＥＴＱ１、Ｑ２のゲートに与えられる。その結果、ＭＯＳＦＥＴＱ１、Ｑ２はともにオンとなり、負荷４に通電される。このとき、チップ７の電極１０および端子２（電極１１）の電圧はほぼ０Ｖになる。
【００２２】
一方、ゲート信号ＳｄがＬレベルになると、ドライバ１３、１４の出力段の低電位側トランジスタがオンする。その結果、ゲート駆動電圧は０Ｖになり、ＭＯＳＦＥＴＱ１、Ｑ２はともにオフする。このとき、端子２はバッテリ電圧ＶＢに等しくなるが、ＭＯＳＦＥＴＱ１、Ｑ２の相互接続ノードである電極１０は非常に高いインピーダンス状態となる。このため、その電位はＭＯＳＦＥＴＱ１、Ｑ２のオフ時におけるリーク電流の大小に応じて定まる。
【００２３】
ＭＯＳＦＥＴＱ２のリーク電流がＭＯＳＦＥＴＱ１のリーク電流に対して大きくなるほど電極１０の電位は上昇し、クランプする手段がない場合には既述したようにバッテリ電圧ＶＢまで達する虞がある。これに対し本実施形態のＩＣ１では、ＭＯＳＦＥＴＱ２のゲート電位に対してソース電位（電極１０の電位）がＶｆ（ｐｎ接合の順方向電圧）以上高くなるとダイオード２０が導通するので、ＭＯＳＦＥＴＱ２のゲート・ソース間電圧はＶｆ以下に制限される。
【００２４】
なお、低電位側のＭＯＳＦＥＴＱ１のソースはグランドに接続されているので、そのゲート・ソース間電圧はほぼ０Ｖになる。さらに、ＭＯＳＦＥＴＱ１のゲート・ソース間にはツェナーダイオード１８も接続されている。従って、ＭＯＳＦＥＴＱ１のゲート・ソース間にはダイオード２０は不要である。
【００２５】
以上説明したように、本実施形態によればバッテリ３から負荷４への通電経路１２に２つのＭＯＳＦＥＴＱ１、Ｑ２が直列に接続されており、同じ論理を持つゲート信号ＳｄでＭＯＳＦＥＴＱ１、Ｑ２を駆動するので、何れかのＭＯＳＦＥＴが故障した場合でも負荷４への誤通電を防止することができる。また、ダイオード２０の作用により、オフ駆動時においてＭＯＳＦＥＴＱ１、Ｑ２の相互接続ノードの電位上昇が抑制されるので、ＭＯＳＦＥＴＱ２のゲート酸化膜を過電圧から保護することができる。ダイオード２０は、ウェハ検査工程での高電圧印加テストで与えられるテスト電圧以上の逆耐圧を有しているので、高電圧印加テスト中に導通することはなく、高電圧印加テストを正常に実施することができる。
【００２６】
（第２の実施形態）
図２は、本発明の第２の実施形態を示すもので、図１と同一の構成部分には同一符号を付している。本実施形態のＩＣ２１は、第１の実施形態で説明したＩＣ１に対して、通電経路１２中に設けられたＭＯＳＦＥＴの直列接続数が異なっている。すなわち、負荷駆動回路２２が形成されたチップ２３において、電極９と電極１１との間には３つのＭＯＳＦＥＴＱ１、Ｑ２、Ｑ３が直列に接続されている。最も高電位側に位置するＭＯＳＦＥＴＱ３のドレイン、最も低電位側に位置するＭＯＳＦＥＴＱ１のソース、およびＭＯＳＦＥＴＱ１、Ｑ２、Ｑ３同士の相互接続ノードに対してそれぞれ設けられた個別電極１１、９、１０、２４は、本発明でいう個別電極に相当する。
【００２７】
ＭＯＳＦＥＴＱ１、Ｑ２、Ｑ３は、それぞれドライバ１３、１４、２５により互いに同じオンオフ状態に駆動され、電極８とＭＯＳＦＥＴＱ１、Ｑ２、Ｑ３の各ゲートとの間にはそれぞれクランプ回路１９が接続されている。ＭＯＳＦＥＴＱ１、Ｑ２、Ｑ３のうち最も低電位側に位置するＭＯＳＦＥＴＱ１以外の各ＭＯＳＦＥＴＱ２、Ｑ３のゲート・ソース間には、それぞれソース側をアノードとしてダイオード２０、２６が接続されている。ダイオード２０、２６は、バッテリ電圧ＶＢに対し十分に高い逆耐圧（例えば８０Ｖ）を有している。本実施形態のＩＣ２１によっても、第１の実施形態で説明したＩＣ１と同様の作用および効果が得られる。
【００２８】
（第３の実施形態）
図３は、本発明の第３の実施形態を示すもので、図１と同一構成部分には同一符号を付している。本実施形態のＩＣ２７は、負荷駆動回路２８が形成されたチップ２９を有している。図１に示したダイオード２０は、バイポーラトランジスタ３０のベース・エミッタ間により置き換えられている。ゲート信号ＳｄがＬレベルの時に電極１０の電位が上昇し、ＭＯＳＦＥＴＱ２のゲート電位に対してソース電位がＶｆ以上高くなると、トランジスタ３０が一時的にオンして電極１０の電位を下げる。これにより、ＭＯＳＦＥＴＱ２のゲート・ソース間電圧はＶｆ以下に制限される。このように、本実施形態によっても第１の実施形態と同様の作用および効果が得られる。
【００２９】
（第４の実施形態）
図４は、本発明の第４の実施形態を示すもので、図１と同一構成部分には同一符号を付している。本実施形態のＩＣ３１は、負荷駆動回路３２が形成されたチップ３３を有している。負荷駆動回路３２は、負荷４に対してハイサイド側に位置しており、端子６には負荷４が接続され、端子２にはバッテリ３が接続されるようになっている。図示しないチャージポンプ回路は、バッテリ電圧ＶＢを昇圧して昇圧電圧Ｖcpを生成し、ドライバ１３、１４は、電源線３４、１６を通して与えられる昇圧電圧Ｖcpにより動作する。
【００３０】
組立工程前のウェハ検査工程は、第１の実施形態と同様に実施される。負荷４を駆動する実動作状態では、ゲート信号ＳｄがＨレベルになると、ＭＯＳＦＥＴＱ１、Ｑ２のゲート・ソース間電圧はクランプ回路１９により８Ｖにクランプされ、ＭＯＳＦＥＴＱ１、Ｑ２はともにオンとなり負荷４に通電される。このとき、チップ３３の電極１０および端子６の電圧はほぼバッテリ電圧ＶＢに等しくなる。
【００３１】
一方、ゲート信号ＳｄがＬレベルになると、ＭＯＳＦＥＴＱ１、Ｑ２はともにオフする。このとき、端子６はグランド電位（０Ｖ）に等しくなるが、ＭＯＳＦＥＴＱ１、Ｑ２の相互接続ノードである電極１０は非常に高いインピーダンス状態となる。ＭＯＳＦＥＴＱ２のゲート電位に対してソース電位（電極１０の電位）がＶｆ以上高くなるとダイオード２０が導通し、ＭＯＳＦＥＴＱ２のゲート・ソース間電圧はＶｆ以下に制限される。以上説明したように、ハイサイド側の負荷駆動回路３２を有するＩＣ３１によっても、第１の実施形態と同様の作用および効果が得られる。
【００３２】
（第５の実施形態）
図５は、本発明の第５の実施形態を示すもので、図１と同一構成部分には同一符号を付している。本実施形態のＩＣ３５は、負荷駆動回路３６が形成されたチップ３７を有している。ＭＯＳＦＥＴＱ１、Ｑ２のゲート・ドレイン間には、抵抗、ダイオードおよびツェナーダイオードの直列回路からなるクランプ回路３８が接続されている。本実施形態によれば、ゲート・ドレイン間のゲート酸化膜を過電圧から保護できる。
【００３３】
（第６の実施形態）
図６は、本発明の第６の実施形態を示すもので、図１と同じ構成部分には同一符号を付している。ＩＣ３９は、負荷駆動回路４０が形成されたチップ４１を有している。この負荷駆動回路４０は、Ｐチャネル型のＭＯＳＦＥＴＱ４、Ｑ５を採用した点において既述した負荷駆動回路５と異なる。
【００３４】
チップ４１において、通電経路１２内に位置する電極９と電極１１との間には、検査専用の電極１０を挟んでＰチャネル型のＭＯＳＦＥＴＱ４とＱ５が直列に接続されている。ドライバ１３、１４は、電源線１５、１６を通して与えられるバッテリ電圧ＶＢにより動作し、それぞれ同じ論理を持つゲート信号Ｓｄを入力してＭＯＳＦＥＴＱ４、Ｑ５のゲートに対しゲート駆動電圧を出力する。電極８とＭＯＳＦＥＴＱ４のゲートとの間および電極８とＭＯＳＦＥＴＱ５のゲートとの間には、それぞれクランプ回路１９が接続されている。低電位側に位置するＭＯＳＦＥＴＱ５のゲート・ソース間にはソース側をカソードとして高耐圧のダイオード２０が接続されている。
【００３５】
組立工程前のウェハ検査工程では、電極９、１０、１１をグランドレベル（０Ｖ）に設定し、電極８に負のテスト電圧（一例として−１９Ｖ）を印加することにより、ＭＯＳＦＥＴＱ１、Ｑ２のゲート酸化膜に通常動作時よりも高いテスト電圧を同時に加える。ダイオード２０の逆耐圧はこのテスト電圧よりも高いので、ダイオード２０が通電状態となることはない。このように、ダイオード２０が接続されていても、ウェハ検査工程の高電圧印加テストを正常に実施することができる。
【００３６】
ＩＣ３９がバッテリ３から電源供給を受けて負荷４を駆動する実動作状態において、ゲート信号ＳｄがＨレベルになると、ドライバ１３、１４から出力されるゲート駆動電圧はバッテリ電圧ＶＢに等しくなり、ＭＯＳＦＥＴＱ４、Ｑ５はともにオフする。このとき、端子２はグランド電位（０Ｖ）に等しくなるが、ＭＯＳＦＥＴＱ４、Ｑ５の相互接続ノードである電極１０は非常に高いインピーダンス状態となる。ＭＯＳＦＥＴＱ５のゲート電位に対してソース電位（電極１０の電位）がＶｆ以上低くなるとダイオード２０が導通するので、ＭＯＳＦＥＴＱ５のゲート・ソース間電圧はＶｆ以下に制限される。以上説明したように、Ｐチャネル型のＭＯＳＦＥＴＱ４、Ｑ５を用いた構成であっても、第１の実施形態と同様の作用および効果が得られる。
【００３７】
（第７の実施形態）
次に、本発明の第７の実施形態について図７を参照しながら説明する。この図７において、図１と同一構成部分には同一符号を付している。ＩＣ４２は、負荷駆動回路４３が形成されたチップ４４を有している。高電位側に位置するＭＯＳＦＥＴＱ２に対しクランプ回路１９は設けられておらず、それに替えてＭＯＳＦＥＴＱ２のゲート・ソース間に、抵抗４５（抵抗素子）とＰＮＰ形トランジスタ４６（スイッチ回路に相当）とが直列に接続されている。抵抗４５にはツェナーダイオード４７が並列に接続されており、トランジスタ４６のベース・コレクタ間には高い抵抗値を持つ抵抗４８が接続されている。トランジスタ４６のエミッタとベースに対しそれぞれ電極４９、５０（中間電極に相当）が設けられている。
【００３８】
ウェハ検査工程の高電圧印加テストでは、電極９、１０、１１をグランドレベル（０Ｖ）に設定し、電極８、４９、５０に高いテスト電圧（一例として１９Ｖ）を印加する。電極４９、５０に同じテスト電圧を加えるので、トランジスタ４６はオフとなり、テスト電圧は、抵抗４５またはツェナーダイオード４７を通してＭＯＳＦＥＴＱ２のゲートに印加される。これにより、ＭＯＳＦＥＴＱ１、Ｑ２のゲート酸化膜に通常動作時よりも高いテスト電圧を同時に印加することができる。
【００３９】
一方、ＩＣ４２がバッテリ３から電源供給を受けて負荷４を駆動する実動作状態では、電極４９、５０は使用されず開放状態となっている。ゲート信号ＳｄがＨレベルになると、ドライバ１４の出力段の高電位側トランジスタがオンとなり、ドライバ１４はゲート駆動電圧を出力する。このゲート駆動電圧がクランプ電圧Ｖａ（＝ツェナーダイオード４７のツェナー電圧Ｖｚ＋ｐｎ接合の順方向電圧Ｖｆ）以上の場合、ツェナーダイオード４７とトランジスタ４６が通電状態となり、ゲート駆動電圧は、上記クランプ電圧Ｖａにクランプされる。ＭＯＳＦＥＴＱ１に係る動作は、第１の実施形態と同様となる。
【００４０】
ゲート信号ＳｄがＬレベルになると、ドライバ１３、１４の出力段の低電位側トランジスタがオンする。その結果、ゲート駆動電圧は０Ｖになり、ＭＯＳＦＥＴＱ１、Ｑ２はともにオフする。ＭＯＳＦＥＴＱ２のゲート電位に対してソース電位（電極１０の電位）がＶｆ以上高くなるとダイオード２０が導通するので、ＭＯＳＦＥＴＱ２のゲート・ソース間電圧はＶｆ以下に制限される。なお、電極１０の電位が上昇してもトランジスタ４６はオンしないので、ダイオード２０を省いてツェナーダイオード４７の順方向によりＭＯＳＦＥＴＱ２のゲート・ソース間を保護することはできない。
【００４１】
本実施形態によっても、ダイオード２０の作用により、高電位側に位置するＭＯＳＦＥＴＱ２のゲート酸化膜を過電圧から保護することができる。また、ダイオード２０は、ウェハ検査工程での高電圧印加テストで与えられるテスト電圧以上の逆耐圧を有しているので、電圧印加テスト中に導通することはなく、電圧印加テストも正常に実施することができる。
【００４２】
（第８の実施形態）
図８は、本発明の第８の実施形態を示すもので、図６、図７と同じ構成部分には同一符号を付している。ＩＣ５１は、負荷駆動回路５２が形成されたチップ５３を有している。この負荷駆動回路５２は、Ｐチャネル型のＭＯＳＦＥＴＱ４、Ｑ５を採用した点において既述した負荷駆動回路４３と異なる。チップ５３において、ＭＯＳＦＥＴＱ５のゲート・ソース間には、抵抗４５とＮＰＮ形トランジスタ５４（スイッチ回路に相当）とが直列に接続されている。抵抗４５にはツェナーダイオード４７が並列に接続されており、トランジスタ５４のベース・コレクタ間には抵抗４８が接続されている。トランジスタ４６のエミッタとベースに対しそれぞれ電極４９、５０が設けられている。
【００４３】
ウェハ検査工程の高電圧印加テストでは、電極９、１０、１１をグランドレベルに設定し、電極８、４９、５０に負のテスト電圧（一例として−１９Ｖ）を印加する。このときトランジスタ５４はオフとなり、テスト電圧は、抵抗４５またはツェナーダイオード４７を通してＭＯＳＦＥＴＱ２のゲートに印加される。これにより、ＭＯＳＦＥＴＱ４、Ｑ５のゲート酸化膜に通常動作時よりも高いテスト電圧を同時に印加することができる。
【００４４】
また、ＩＣ５１の実動作状態でゲート信号ＳｄがＨレベルになると、ドライバ１４から出力されるゲート駆動電圧はバッテリ電圧ＶＢに等しくなり、ＭＯＳＦＥＴＱ５はオフする。このとき、ＭＯＳＦＥＴＱ５のゲート電位に対してソース電位（電極１０の電位）がＶｆ以上低くなるとダイオード２０が導通し、ＭＯＳＦＥＴＱ５のゲート・ソース間電圧はＶｆ以下に制限される。このように、本実施形態によっても第７の実施形態と同様の作用および効果が得られる。
【００４５】
（その他の実施形態）
なお、本発明は上記し且つ図面に示す各実施形態に限定されるものではなく、例えば以下のように変形または拡張が可能である。
【００４６】
第３ないし第８の各実施形態においても、通電経路１２中に設けられたＭＯＳＦＥＴの直列接続数を３以上にすることができる。Ｎチャネル型のＭＯＳＦＥＴを採用した場合には、最も低電位側に位置するＭＯＳＦＥＴ以外の各ＭＯＳＦＥＴのゲート・ソース間にそれぞれソース側をアノードとしてダイオードを接続すればよい。Ｐチャネル型のＭＯＳＦＥＴを採用した場合には、最も高電位側に位置するＭＯＳＦＥＴ以外の各ＭＯＳＦＥＴのゲート・ソース間にそれぞれソース側をカソードとしてダイオードを接続すればよい。
【００４７】
第２、第４ないし第８の各実施形態においても、ダイオード２０に替えてバイポーラトランジスタのベース・エミッタ間を接続してもよい。
第２ないし第４、第６ないし第８の各実施形態においても、ＭＯＳＦＥＴＱ１〜Ｑ５のゲート・ドレイン間にそれぞれクランプ回路３８を接続してもよい。
【００４８】
電極８とＭＯＳＦＥＴＱ１、Ｑ２の各ゲートとの間にそれぞれ接続されたクランプ回路１９に替えて、抵抗のみからなる回路、ツェナーダイオードのみからなる回路、その他テスト電圧を各ゲートに伝達可能な種々の回路を用いてもよい。
【００４９】
第７、第８の各実施形態において、トランジスタ４６、５４に替えてＭＯＳＦＥＴなどの他のスイッチ回路を用いてもよい。ツェナーダイオード４７は必要に応じて設ければよい。
本発明の適用は車載用ＩＣに限られない。
【図面の簡単な説明】
【００５０】
【図１】本発明の第１の実施形態を示すＩＣの構成図
【図２】本発明の第２の実施形態を示す図１相当図
【図３】本発明の第３の実施形態を示す図１相当図
【図４】本発明の第４の実施形態を示す図１相当図
【図５】本発明の第５の実施形態を示す図１相当図
【図６】本発明の第６の実施形態を示す図１相当図
【図７】本発明の第７の実施形態を示す図１相当図
【図８】本発明の第８の実施形態を示す図１相当図
【符号の説明】
【００５１】
図面中、１、２１、２７、３１、３５、３９、４２、５１はＩＣ、３はバッテリ（電源）、４は負荷、７、２３、２９、３３、３７、４１、４４、５３はチップ（半導体集積回路装置）、８は電極（共通電極）、９、１０、１１、２４は電極（個別電極）、１２は通電経路、１９はクランプ回路、２０、２６はダイオード、３０はバイポーラトランジスタ、４５は抵抗（抵抗素子）、４６、５４はトランジスタ（スイッチ回路）、４９、５０は電極（中間電極）、Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５はＭＯＳＦＥＴである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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