(57)【要約】【課題】ヒューズを一度切断して不良セルの救済又は特性の調整を行った後でも、再救済又は再調整が可能な半導体装置を提供する。【解決手段】調整用回路Ｂ１、Ｂ２、…Ｂｎと、これら調整用回路Ｂ１、Ｂ２、…Ｂｎにそれぞれ接続されたＶｒｅｇ発生回路Ｃ１、Ｃ２、…Ｃｎと、これらＶｒｅｇ発生回路Ｃ１、Ｃ２、…Ｃｎの中から任意の一回路を選択する選択回路と、を備え、この選択回路はヒューズＦ１、Ｆ２、…Ｆｎと、ヒューズｆ１、ｆ２、…ｆｎと、抵抗素子Ｒ１、Ｒ２、…Ｒｎと、抵抗素子ｒ１、ｒ２、…ｒｎと、ＡＮＤ回路Ａ１、Ａ２、…Ａｎと、を有する。この選択回路は、ヒューズＦ１が切断されると調整用回路Ｂ１を選択し、ヒューズＦ１に加えて、ヒューズｆ１とヒューズＦ２とが切断されると、調整用回路Ｂ１ではなく調整用回路Ｂ２を選択する。【選択図】図１
2009009659.tif 000002
【特許請求の範囲】
【請求項１】
複数の救済又は調整用回路と、
前記複数の救済又は調整用回路の中から任意の一回路を選択する選択回路と、を備え、
前記選択回路は複数本のヒューズを含み、
前記選択回路は、前記複数本のヒューズが次々と切断されると前記複数の救済又は調整
用回路の中から任意の一回路を次々と選択することを特徴とする半導体装置。
【請求項２】
複数の調整用回路と、
前記複数の調整用回路の中から任意の一回路を選択する選択回路と、を備え、
前記選択回路は複数本のヒューズを有し、
前記選択回路は、第１のヒューズが切断されると第１番目の調整用回路を選択し、前記
第１のヒューズと第２のヒューズの両方が切断されると、前記第１番目の調整用回路では
なく第２番目の調整用回路を選択することを特徴とする半導体装置。
【請求項３】
前記選択回路は、第１〜第ｎ（ｎは３以上の整数）のヒューズが全て切断されると、第
ｎ番目の調整用回路を選択することを特徴とする請求項２に記載の半導体装置。
【請求項４】
メインセルアレイと、冗長セルアレイと、
前記メインセルアレイに含まれる不良セルを前記冗長セルアレイの冗長セルに置き換え
るための複数の置換回路と、
前記複数の置換回路の中から任意の一回路を選択する選択回路と、を備え、
前記選択回路は複数本のヒューズを有し、
前記選択回路は、第１のヒューズが切断されると第１番目の置換回路を選択し、前記第
１のヒューズと第２のヒューズの両方が切断されると前記第１番目の置換回路ではなく第
２番目の置換回路を選択することを特徴とする半導体装置。
【請求項５】
前記選択回路は、第１〜第ｎ（ｎは３以上の整数）のヒューズが全て切断されると、第
ｎ番目の置換回路を選択することを特徴とする請求項４に記載の半導体装置。
【請求項６】
メインセルアレイと、複数の冗長セルアレイと、
前記複数の冗長セルアレイの中から任意の一アレイを選択する選択回路と、
前記メインセルアレイに含まれる不良セルを前記選択回路により選択された前記一アレ
イの冗長セルに置き換えるための置換回路と、を備え、
前記選択回路は複数本のヒューズを有し、
前記選択回路は、第１のヒューズが切断されると第１番目の冗長セルアレイを選択し、
前記第１のヒューズと第２のヒューズの両方が切断されると前記第１番目の冗長セルアレ
イではなく第２番目の冗長セルアレイを選択することを特徴とする半導体装置。
【請求項７】
前記選択回路は、第１〜第ｎ（ｎは３以上の整数）のヒューズが全て切断されると、第
ｎ番目の冗長セルアレイを選択することを特徴とする請求項６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
半導体記憶装置では、製造上の歩留まりを向上させるために、メインセルアレイのほか
に予備のセルアレイ（即ち、冗長セルアレイ）を設けておき、メインセルアレイに含まれ
る欠陥セルの替わりとして冗長セルを使用することが行われている。このような不良セル
の救済は、例えば冗長プログラム回路に含まれるヒューズを切断することにより行われる
（例えば、特許文献１参照。）。
【０００３】
また、例えば、定電圧発生回路を有する半導体装置では、製造プロセスのバラツキに起
因して入力電圧が変動するので、その変動に対応するために調整用回路を設ける場合があ
る。このような調整用回路は例えば分割抵抗を有し、分割抵抗に繋がるヒューズを選択的
に切断することにより、その抵抗特性が調整される。
【特許文献１】特開平６−２９５５９２号公報
【特許文献２】特開平２−２０９７５１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、従来の半導体装置では、救済・調整用回路は１救済アドレス又は一つの調整
が必要な特性に対し、１つの救済・調整用回路が搭載されており、ヒューズを切断するこ
とにより救済アドレスのプログラム又は特性の調整が行われる。しかしながら、ヒューズ
を一旦切断すると、救済・調整用回路はその電気的状態が固定されるため、切断後に期待
した通りに不良セルの救済又は特性の調整ができなかった場合には再救済・再調整ができ
なかった。そのため、半導体チップが不良となり、歩留まりが低下してしまうおそれがあ
った（問題点）。
【０００５】
また、例えば特許文献２には、複数本のヒューズを直列に繋ぐことで救済回路への切り
替えの信頼性を高めようとする技術が開示されているが、かかる技術においても、ヒュー
ズを一旦切断した後はその電気的状態が固定され、期待した通りに不良を救済できなかっ
た場合には再救済することができなかった。
そこで、この発明は上記の問題点に鑑みてなされたものであって、ヒューズを一度切断
して不良セルの救済又は特性の調整を行った後でも、再救済又は再調整が可能な半導体装
置の提供を目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、発明１の半導体装置は、複数の救済又は調整用回路と、前
記複数の救済又は調整用回路の中から任意の一回路を選択する選択回路と、を備え、前記
選択回路は複数本のヒューズを含み、前記選択回路は、前記複数本のヒューズが次々と切
断されると前記複数の救済又は調整用回路の中から任意の一回路を次々と選択することを
特徴とするものである。
【０００７】
発明２の半導体装置は、複数の調整用回路と、前記複数の調整用回路の中から任意の一
回路を選択する選択回路と、を備え、前記選択回路は複数本のヒューズを有し、前記選択
回路は、第１のヒューズが切断されると第１番目の調整用回路を選択し、前記第１のヒュ
ーズと第２のヒューズの両方が切断されると、前記第１番目の調整用回路ではなく第２番
目の調整用回路を選択することを特徴とするものである。ここで、発明２の半導体装置で
は、まず始めに、第１のヒューズが切断されて第１番目の調整用回路が選択される。そし
て、例えば電気的な検査により、第１番目の調整用回路が正しく機能していないことが確
認された場合は、第１のヒューズに加えて第２のヒューズが切断される。これにより、第
２番目の調整用回路が選択される。
発明３の半導体装置は、発明２の半導体装置において、前記選択回路は、第１〜第ｎ（
ｎは３以上の整数）のヒューズが全て切断されると、第ｎ番目の調整用回路を選択するこ
とを特徴とするものである。
【０００８】
発明４の半導体装置は、メインセルアレイと、冗長セルアレイと、前記メインセルアレ
イに含まれる不良セルを前記冗長セルアレイの冗長セルに置き換えるための複数の置換回
路と、前記複数の置換回路の中から任意の一回路を選択する選択回路と、を備え、前記選
択回路は複数本のヒューズを有し、前記選択回路は、第１のヒューズが切断されると第１
番目の置換回路を選択し、前記第１のヒューズと第２のヒューズの両方が切断されると前
記第１番目の置換回路ではなく第２番目の置換回路を選択することを特徴とするものであ
る。ここで、発明４の半導体装置では、まず始めに、第１のヒューズが切断されて第１番
目の置換回路が選択される。そして、例えば電気的な検査により、不良セルを冗長セルに
置き換えることができない（即ち、不良セルを救済することができない）ことが確認され
た場合は、第１のヒューズに加えて第２のヒューズが切断される。これにより、第２番目
の置換回路が選択される。
【０００９】
発明５の半導体装置は、発明４の半導体装置において、前記選択回路は、第１〜第ｎ（
ｎは３以上の整数）のヒューズが全て切断されると、第ｎ番目の置換回路を選択すること
を特徴とするものである。
発明６の半導体装置は、メインセルアレイと、複数の冗長セルアレイと、前記複数の冗
長セルアレイの中から任意の一アレイを選択する選択回路と、前記メインセルアレイに含
まれる不良セルを前記選択回路により選択された前記一アレイの冗長セルに置き換えるた
めの置換回路と、を備え、前記選択回路は複数本のヒューズを有し、前記選択回路は、第
１のヒューズが切断されると第１番目の冗長セルアレイを選択し、前記第１のヒューズと
第２のヒューズの両方が切断されると前記第１番目の冗長セルアレイではなく第２番目の
冗長セルアレイを選択することを特徴とするものである。ここで、発明６の半導体装置で
は、まず始めに、第１のヒューズが切断されて第１番目の冗長セルアレイが選択される。
そして、例えば電気的な検査により、不良セルを救済することができないことが確認され
た場合は、第１のヒューズに加えて第２のヒューズを切断される。これにより、第２番目
の冗長セルアレイが選択される。
【００１０】
発明７の半導体装置は、発明６の半導体装置において、前記選択回路は、第１〜第ｎ（
ｎは３以上の整数）のヒューズが全て切断されると、第ｎ番目の冗長セルアレイを選択す
ることを特徴とするものである。
発明１〜発明７の半導体装置によれば、ヒューズを一度切断して不良セルの救済、又は
特性の調整をし、期待通りの結果が得られなかった場合でも、ヒューズを追加で切断する
ことにより再救済又は再調整が可能となるため、歩留まりの改善を期待することができる
。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態について図面を参照しながら説明する。
（１）第１実施形態
図１は本発明の第１実施形態に係る半導体装置１００の構成例を示す概念図である。図
１に示すように、この半導体装置１００は、例えば複数本のヒューズＦ１、Ｆ２、…Ｆｎ
と、複数本のヒューズｆ１、ｆ２、…ｆｎと、複数の抵抗素子Ｒ１、Ｒ２、…Ｒｎと、複
数の抵抗素子ｒ１、ｒ２、…ｒｎと、複数のＡＮＤ回路Ａ１、Ａ２、…Ａｎと、複数の調
整用回路Ｂ１、Ｂ２、…Ｂｎと、複数のＶｒｅｇ発生回路Ｃ１、Ｃ２、…Ｃｎと、定電圧
発生回路１０と、を含んだ構成となっている。
これらの中で、複数本のヒューズＦ１、Ｆ２、…Ｆｎと、複数本のヒューズｆ１、ｆ２
、…ｆｎは、例えば、低抵抗のポリシリコン膜又はアルミニウム膜で構成されている。ま
た、複数の抵抗素子Ｒ１、Ｒ２、…Ｒｎと、複数の抵抗素子ｒ１、ｒ２、…ｒｎは、例え
ば、高抵抗のポリシリコン膜で構成されている。
【００１２】
また、調整用回路Ｂ１、Ｂ２、…Ｂｎは例えば分割抵抗を有し、分割抵抗に繋がるヒュ
ーズを選択的に切断することにより、その抵抗特性が調整される。この例では、調整用回
路Ｂ１、Ｂ２、…Ｂｎは分割抵抗により入力電圧Ｖ３を調整し、調整後の電圧Ｖ３´を出
力する。これら調整用回路Ｂ１、Ｂ２、…Ｂｎは例えば同一の回路であるが、調整用回路
Ｂ１は通常時に使用される回路（即ち、通常用）であり、調整用回路Ｂ２、…Ｂｎは調整
用回路Ｂ１にプロセス上の不具合（例えば、配線が切れていたり、抵抗値がずれていたり
する不具合）が生じた場合にその代替として使用される回路（即ち、予備用）である。ま
た、Ｖｒｅｇ発生回路Ｃ１、Ｃ２、…Ｃｎは、例えばオペアンプで構成されている。なお
、Ｖｒｅｇの「ｒｅｇ」はｒｅｇｕｌａｔｅｄの略称であり、調整後という意味である。
【００１３】
次に、この半導体装置１００における各素子・回路間の接続関係を説明する。図１に示
すように、抵抗素子Ｒ１とヒューズＦ１は直列に接続されており、この直列接続の抵抗素
子側の一端は電源端子Ｖ０に接続され、ヒューズ端子側の他端は接地端子に接続されてい
る。また、ヒューズｆ１と抵抗素子ｒ１は直列に接続されており、この直列接続のヒュー
ズ端子側の一端は電源端子Ｖ１に接続され、抵抗素子側の他端は接地端子に接続されてい
る。そして、抵抗素子Ｒ１とヒューズＦ１との接続点はＡＮＤ回路Ａ１の一方の入力端子
（以下、Ｘ入力端子ともいう。）に接続され、ヒューズｆ１と抵抗素子ｒ１との接続点は
ＡＮＤ回路Ａ１の他方の入力端子（以下、Ｙ入力端子ともいう。）に接続されている。
【００１４】
同様に、抵抗素子Ｒ２とヒューズＦ２は直列に接続されており、この直列接続の抵抗素
子側の一端は電源端子Ｖ０に接続され、ヒューズ端子側の他端は接地端子に接続されてい
る。また、ヒューズｆ２と抵抗素子ｒ２は直列に接続されており、この直列接続のヒュー
ズ端子側の一端は電源端子Ｖ１に接続され、抵抗素子側の他端は接地端子に接続されてい
る。そして、抵抗素子Ｒ２とヒューズＦ２との接続点はＡＮＤ回路Ａ２のＸ入力端子に接
続され、ヒューズｆ２と抵抗素子ｒ２との接続点はＡＮＤ回路Ａ２のＹ入力端子に接続さ
れている。
【００１５】
また同様に、抵抗素子ＲｎとヒューズＦｎは直列に接続されており、この直列接続の抵
抗素子側の一端は電源端子Ｖ０に接続され、ヒューズ端子側の他端は接地端子に接続され
ている。また、ヒューズｆｎと抵抗素子ｒｎは直列に接続されており、この直列接続のヒ
ューズ端子側の一端は電源端子Ｖ１に接続され、抵抗素子側の他端は接地端子に接続され
ている。そして、抵抗素子ＲｎとヒューズＦｎとの接続点はＡＮＤ回路ＡｎのＸ入力端子
に接続され、ヒューズｆｎと抵抗素子ｒｎとの接続点はＡＮＤ回路ＡｎのＹ入力端子に接
続されている。
【００１６】
一方、ＡＮＤ回路Ａ１の出力端子は、Ｖｒｅｇ発生回路Ｃ１の電源端子に接続されてい
る。また、Ｖｒｅｇ発生回路Ｃ１の一方の入力端子（例えば、反転入力端子）は調整用回
路Ｂ１に接続され、その他方の入力端子（例えば、非反転入力端子）は電源端子Ｖ２に接
続されている。さらに、Ｖｒｅｇ発生回路Ｃ１の出力端子は定電圧発生回路１０に接続さ
れている。そして、調整用回路Ｂ１は電源端子Ｖ３に接続されている。このような接続関
係により、調整用回路Ｂ１には入力電圧Ｖ３が供給され、調整後の電圧Ｖ３´はＶｒｅｇ
発生回路Ｃ１の反転入力端子に供給される。そして、ＡＮＤ回路Ａ１からＶｒｅｇ発生回
路Ｃ１の電源端子に電源が供給された場合にのみ、電圧Ｖ３´と電圧Ｖ２との差の成分が
増幅され、この差動増幅された電圧が定電圧発生回路１０に供給される。
【００１７】
同様に、ＡＮＤ回路Ａ２の出力端子は、Ｖｒｅｇ発生回路Ｃ２の電源端子に接続されて
いる。また、Ｖｒｅｇ発生回路Ｃ２の反転入力端子は調整用回路Ｂ２に接続され、その非
反転入力端子は電源端子Ｖ２に接続されている。さらに、Ｖｒｅｇ発生回路Ｃ２の出力端
子は定電圧発生回路１０に接続されている。そして、調整用回路Ｂ２は電源端子Ｖ３に接
続されている。このような接続関係により、調整用回路Ｂ２には入力電圧Ｖ３が供給され
、調整後の電圧Ｖ３´はＶｒｅｇ発生回路Ｃ２の反転入力端子に供給される。そして、Ａ
ＮＤ回路Ａ２からＶｒｅｇ発生回路Ｃ２に電源が供給された場合にのみ、電圧Ｖ３´と電
圧Ｖ２との差の成分が増幅され、この差動増幅された電圧が定電圧発生回路１０に供給さ
れる。
【００１８】
また同様に、ＡＮＤ回路Ａｎの出力端子は、Ｖｒｅｇ発生回路Ｃｎの電源端子に接続さ
れている。また、Ｖｒｅｇ発生回路Ｃｎの反転入力端子は調整用回路Ｂｎに接続され、そ
の非反転入力端子は電源端子Ｖ２に接続されている。さらに、Ｖｒｅｇ発生回路Ｃｎの出
力端子は定電圧発生回路１０に接続されている。そして、調整用回路Ｂｎは電源端子Ｖ３
に接続されている。このような接続関係により、調整用回路Ｂｎには入力電圧Ｖ３が供給
され、調整後の電圧Ｖ３´はＶｒｅｇ発生回路Ｃｎの反転入力端子に供給される。そして
、ＡＮＤ回路ＡｎからＶｒｅｇ発生回路Ｃｎに電源が供給された場合にのみ、電圧Ｖ３´
と電圧Ｖ２との差の成分が増幅され、この差動増幅された電圧が定電圧発生回路１０に供
給される。
【００１９】
このような半導体装置１００では、ヒューズＦ１、Ｆ２、…Ｆｎを切断すると、当該ヒ
ューズに対応するＶｒｅｇ発生回路Ｃ１、Ｃ２、…Ｃｎが有効となる。また、ヒューズｆ
１、ｆ２、…ｆｎを切断すると、（ヒューズＦ１、Ｆ２、…Ｆｎが切断されている、いな
いに関わりなく）当該ヒューズに対応するＶｒｅｇ発生回路Ｃ１、Ｃ２、…Ｃｎが無効と
なる。
【００２０】
この半導体装置１００では、まず始めに、通常時に使用される調整用回路Ｂ１を有効に
するために、ヒューズＦ１を切断して、Ｖｒｅｇ発生回路Ｃ１に電源が供給されるように
しておく。また、調整用回路Ｂ１内の分割抵抗に繋がるヒューズを選択的に切断して、そ
の抵抗特性を調整しておく。これにより、調整用回路Ｂ１で電圧Ｖ３が調整され、調整後
の電圧Ｖ３´と電圧Ｖ２とがＶｒｅｇ発生回路Ｃ１に供給される。そして、Ｖｒｅｇ発生
回路Ｃ１で差動増幅された電圧が定電圧発生回路１０に供給され、この供給された電圧を
参照して定電圧発生回路１０が定電圧Ｖｃｏｎｓｔを出力する。
【００２１】
ここで、例えば電気的な検査によりＶｃｏｎｓｔを測定し、その測定値が所定の電圧値
にならなかった場合は、調整用回路Ｂ１に不具合があると判断して、ヒューズｆ１を切断
する。これにより、調整用回路Ｂ１が無効となる。次に、予備用の調整用回路Ｂ２を有効
にするために、ヒューズＦ２を切断してＶｒｅｇ発生回路Ｃ２に電源が供給されるように
する。また、これらヒューズｆ１、Ｆ２の切断工程と前後して、或いは並行して、調整用
回路Ｂ２内の分割抵抗に繋がるヒューズを選択的に切断して、その抵抗特性を調整する。
これにより、調整用回路Ｂ２で電圧Ｖ３が調整され、調整後の電圧Ｖ３´と電圧Ｖ２と
がＶｒｅｇ発生回路Ｃ２に供給される。そして、Ｖｒｅｇ発生回路Ｃ２で差動増幅された
電圧が定電圧発生回路１０に供給され、この供給された電圧を参照して定電圧発生回路１
０が定電圧Ｖｃｏｎｓｔを出力する。
【００２２】
以降、定電圧Ｖｃｏｎｓｔを測定し、その測定値が所定の電圧値にならなかった場合は
同様の手順によりヒューズを選択的に切断して調整用回路を切り替える。ヒューズｆ（ｎ
−１）とヒューズＦｎとを切断するまで調整用回路を順次切り替えていくことが可能であ
り、Ｖｃｏｎｓｔの再調整が可能である。
このように、本発明の第１実施形態によれば、ヒューズＦ１を切断してＶｒｅｇ発生回
路Ｃ１から電圧を出力させ、期待通りのＶｃｏｎｓｔが得られなかった場合でも、ヒュー
ズｆ１とヒューズＦ２とを切断することにより電圧の再調整が可能となるため、歩留まり
の改善を期待することができる。
【００２３】
この第１実施形態では、ヒューズＦ１、Ｆ２、…Ｆｎと、ヒューズｆ１、ｆ２、…ｆｎ
と、抵抗素子Ｒ１、Ｒ２、…Ｒｎと、抵抗素子ｒ１、ｒ２、…ｒｎと、ＡＮＤ回路Ａ１、
Ａ２、…Ａｎの組み合わせが本発明の「選択回路」に対応している。また、その中でも、
ヒューズＦ１が本発明の「第１のヒューズ」に対応し、ヒューズｆ１とヒューズＦ２が本
発明の「第２のヒューズ」に対応し、ヒューズｆ（ｎ−１）とヒューズＦｎが本発明の「
第ｎのヒューズ」に対応している。さらに、調整用回路Ｂ１とＶｒｅｇ発生回路Ｃ１とが
本発明の「第１番目の調整用回路」に対応し、調整用回路Ｂ２とＶｒｅｇ発生回路Ｃ２と
が本発明の「第２番目の調整用回路」に対応し、調整用回路ＢｎとＶｒｅｇ発生回路Ｃｎ
とが本発明の「第ｎ番目の調整用回路」に対応している。
【００２４】
なお、上記の第１実施形態では、Ｖｒｅｇ発生回路Ｃ１、Ｃ２、…Ｃｎの反転入力端子
に調整用回路Ｂ１、Ｂ２、…Ｂ３がそれぞれ接続され、非反転入力端子に電源端子Ｖ２が
それぞれ接続されている場合について説明した。しかしながら、これはあくまで一例であ
る。本発明では、Ｖｒｅｇ発生回路Ｃ１、Ｃ２、…Ｃｎの非反転入力端子に調整用回路Ｂ
１、Ｂ２、…Ｂ３がそれぞれ接続され、反転入力端子に電源端子Ｖ２がそれぞれ接続され
ていても良い。このような構成であっても、上記の第１実施形態と同様の効果を得ること
ができる。
【００２５】
（２）第２実施形態
図２は本発明の第２実施形態に係る半導体装置２００の構成例を示す概念図である。図
２において、図１と同一の構成及び同一の機能を有する部分には同一の符号を付し、その
詳細な説明は省略する。
図２に示すように、この半導体装置２００は、例えば複数本のヒューズＦ１、Ｆ２、…
Ｆｎと、複数本のヒューズｆ１、ｆ２、…ｆｎと、複数の抵抗素子Ｒ１、Ｒ２、…Ｒｎと
、複数の抵抗素子ｒ１、ｒ２、…ｒｎと、複数のＡＮＤ回路Ａ１、Ａ２、…Ａｎと、複数
の救済アドレス設定回路Ｄ１、Ｄ２、…Ｄｎと、複数の比較回路Ｅ１、Ｅ２、…Ｅｎと、
複数のＡＮＤ回路Ｇ１、Ｇ２、…Ｇｎと、ＯＲ回路２１と、ＮＯＴ回路２２と、メインセ
ルデコーダー／バッファ回路２３と、冗長セルバッファ回路２４と、メインセルアレイ２
５と、冗長セルアレイ２６と、を含んだ構成となっている。
【００２６】
これらの中で、救済アドレス設定回路Ｄ１、Ｄ２、…Ｄｎは、その内部に含む複数本の
ヒューズが選択的に切断されることにより不良セルのアドレス情報が書き込まれる回路（
即ち、ヒューズＲＯＭ）である。救済アドレス設定回路Ｄ１、Ｄ２、…Ｄｎは例えば同一
の回路であり、救済アドレス設定回路Ｄ１は通常用、救済アドレス設定回路Ｄ２、…Ｄｎ
は予備用である。
【００２７】
また、比較回路Ｅ１、Ｅ２、…Ｅｎは、救済アドレス設定回路Ｄ１、Ｄ２、…Ｄｎに書
き込まれた不良セルのアドレス情報と、外部アドレス信号との比較を行い、一致した場合
に信号Ｈ（Ｈ：Ｈｉｇｈ）を出力して冗長セルを選択する回路である。比較回路Ｅ１、Ｅ
２、…Ｅｎは例えば同一の回路であるが、救済アドレス設定回路Ｄ１は通常用、救済アド
レス設定回路Ｄ２、…Ｄｎは予備用である。さらに、メインセルアレイ２５は通常使用さ
れるメモリセルアレイであり、冗長セルアレイ２６は不良救済用のメモリセルアレイであ
る。
【００２８】
次に、この半導体装置２００における各素子・回路間の接続関係を説明する。図２に示
す半導体装置２００において、ヒューズＦ１、Ｆ２、…Ｆｎと、ヒューズｆ１、ｆ２、…
ｆｎと、抵抗素子Ｒ１、Ｒ２、…Ｒｎと、抵抗素子ｒ１、ｒ２、…ｒｎと、ＡＮＤ回路Ａ
１、Ａ２、…Ａｎ間の接続関係は図１に示した半導体装置１００と同じである。
また、図２に示すように、ＡＮＤ回路Ａ１の出力端子は、ＡＮＤ回路Ｇ１のＸ入力端子
に接続されている。また、救済アドレス設定回路Ｄ１は比較回路Ｅ１に接続されており、
この比較回路Ｅ１の出力端子がＡＮＤ回路Ｇ１のＹ入力端子に接続されている。そして、
ＡＮＤ回路Ｇ１の出力端子はＯＲ回路２１の第１の入力端子に接続されている。
【００２９】
同様に、ＡＮＤ回路Ａ２の出力端子は、ＡＮＤ回路Ｇ２のＸ入力端子に接続されている
。また、救済アドレス設定回路Ｄ２は比較回路Ｅ２に接続されており、この比較回路Ｅ２
の出力端子がＡＮＤ回路Ｇ２のＹ入力端子に接続されている。そして、ＡＮＤ回路Ｇ２の
出力端子はＯＲ回路２１の第２の入力端子に接続されている。また同様に、ＡＮＤ回路Ａ
ｎの出力端子は、ＡＮＤ回路ＧｎのＸ入力端子に接続されている。また、救済アドレス設
定回路Ｄｎは比較回路Ｅｎに接続されており、この比較回路Ｅｎの出力端子がＡＮＤ回路
ＧｎのＹ入力端子に接続されている。さらに、ＡＮＤ回路Ｇｎの出力端子はＯＲ回路２１
の第ｎの入力端子に接続されている。
【００３０】
次に、ＯＲ回路２１の出力端子は、当該端子につながる配線が途中で分岐し、その一方
はＮＯＴ回路２２を介してメインセルデコーダー／バッファ回路２３に接続され、その他
方は冗長セルバッファ回路２４に接続されている。そして、メインセルデコーダー／バッ
ファ回路２３はメインセルアレイ２５に接続され、冗長セルバッファ回路２４は冗長セル
アレイ２６に接続されている。
【００３１】
このような半導体装置２００では、ヒューズＦ１、Ｆ２、…Ｆｎを切断すると、当該ヒ
ューズに対応する比較回路Ｅ１、Ｅ２、…Ｅｎの出力が有効となる。また、ヒューズｆ１
、ｆ２、…ｆｎを切断すると、（ヒューズＦ１、Ｆ２、…Ｆｎが切断されている、いない
に関わりなく）当該ヒューズに対応する比較回路Ｅ１、Ｅ２、…Ｅｎの出力が無効となる
。
【００３２】
この半導体装置２００では、まず始めに比較回路Ｅ１の出力を有効にするために、ヒュ
ーズＦ１を切断しておく。また、メインセルアレイ２５を電気的に検査して不良セルのア
ドレス情報を取得しておき、この取得した情報を救済アドレス設定回路Ｄ１に書き込んで
おく。救済アドレス設定回路Ｄ１への情報の書き込みは、例えば当該回路内のヒューズを
選択的に切断することにより行う。
【００３３】
これにより、比較回路Ｅ１は、不良セルのアドレス情報と、外部アドレス信号との比較
を行うことができる。そして、不良セルのアドレス情報と外部アドレス信号とが一致した
場合は、比較回路Ｅ１は信号Ｈを出力し、ＡＮＤ回路Ｇ１とＯＲ回路２１とを介して冗長
セルバッファ回路２４に信号Ｈ（即ち、冗長セルを選択する信号）を出力する。また、こ
れと同時に、比較回路Ｅ１はＮＯＴ回路２２を介してメインセルデコーダー／バッファ回
路２３に信号Ｈの極性が反転した信号、即ち、信号Ｌ（Ｌ：Ｌｏｗ）を出力する。
【００３４】
図２に示すように、メインセルデコーダー／バッファ回路２３には外部アドレス信号（
Ｙ０〜Ｙｍ）が供給されるが、この外部アドレス信号に加えて、ＮＯＴ回路２２から信号
Ｌが供給されると、メインセルデコーダー／バッファ回路２３はメインセルを選択しない
よう動作する。例えば、不良セルのアドレス情報として「Ｙｍ」が救済アドレス設定回路
Ｄ１に書き込まれているときは、メインセルデコーダー／バッファ回路２３は「Ｙｍ」に
対応するセルを選択しないよう動作し、冗長セルバッファ回路２４は冗長セルを選択する
よう動作する。このようにして、不良セルは冗長セルに置換される。
【００３５】
ここで、例えば電気的な検査により、不良セルを冗長セルに置換できなかった（即ち、
救済できなかった）場合は、救済アドレス設定回路Ｄ１又は比較回路Ｅ１の少なくとも一
方に不具合があると判断して、ヒューズｆ１を切断する。これにより、比較回路Ｅ１の出
力が無効となる。次に、比較回路Ｅ２の出力を有効にするために、ヒューズＦ２を切断す
る。また、これらヒューズｆ１、Ｆ２の切断工程と前後して、或いは並行して、救済アド
レス設定回路Ｄ２内のヒューズを選択的に切断して、不良セルのアドレス情報を書き込ん
でおく。
【００３６】
これにより、比較回路Ｅ２は、不良セルのアドレス情報と、外部アドレス信号との比較
を行うことができる。そして、不良セルのアドレス情報と外部アドレス信号とが一致した
場合は、比較回路Ｅ２は信号Ｈを出力し、ＡＮＤ回路Ｇ２とＯＲ回路２１とを介して冗長
セルバッファ回路２４に信号Ｈを出力すると共に、ＮＯＴ回路２２を介してメインセルデ
コーダー／バッファ回路２３に信号Ｌを出力する。
【００３７】
以降、不良セルが冗長セルに置換されたか否か（即ち、救済できたか否か）を電気的に
検査し、救済できなかった場合は同様の手順によりヒューズを選択的に切断して比較回路
等を切り替える。ヒューズｆ（ｎ−１）とヒューズＦｎとを切断するまで比較回路等を切
り替えていくことが可能であり、不良セルの再救済が可能である。
このように、本発明の第２実施形態によれば、ヒューズＦ１を切断して不良セルの救済
をし、期待通りの結果が得られなかった場合でも、ヒューズｆ１とヒューズＦ２とを切断
することにより再救済が可能となるため、歩留まりの改善を期待することができる。
【００３８】
この第２実施形態では、ヒューズＦ１、Ｆ２、…Ｆｎと、ヒューズｆ１、ｆ２、…ｆｎ
と、抵抗素子Ｒ１、Ｒ２、…Ｒｎと、抵抗素子ｒ１、ｒ２、…ｒｎと、ＡＮＤ回路Ａ１、
Ａ２、…Ａｎと、ＡＮＤ回路Ｇ１、Ｇ２、…Ｇｎとの組み合わせが本発明の「選択回路」
に対応している。また、その中でも、ヒューズＦ１が本発明の「第１のヒューズ」に対応
し、ヒューズｆ１とヒューズＦ２が本発明の「第２のヒューズ」に対応し、ヒューズｆ（
ｎ−１）とヒューズＦｎが本発明の「第ｎのヒューズ」に対応している。さらに、救済ア
ドレス設定回路Ｄ１と比較回路Ｅ１とが本発明の「第１番目の置換回路」に対応し、救済
アドレス設定回路Ｄ２と比較回路Ｅ２とが本発明の「第２番目の置換回路」に対応し、救
済アドレス設定回路Ｄｎと比較回路Ｅｎとが本発明の「第ｎ番目の置換回路」に対応して
いる。
【００３９】
（３）第３実施形態
図３は本発明の第３実施形態に係る半導体装置３００の構成例を示す概念図である。図
３において、図１又は図２と同一の構成及び同一の機能を有する部分には同一の符号を付
し、その詳細な説明は省略する。
図３に示すように、この半導体装置３００は、例えば複数本のヒューズＦ１、Ｆ２、…
Ｆｎと、複数本のヒューズｆ１、ｆ２、…ｆｎと、複数の抵抗素子Ｒ１、Ｒ２、…Ｒｎと
、複数の抵抗素子ｒ１、ｒ２、…ｒｎと、複数のＡＮＤ回路Ａ１、Ａ２、…Ａｎと、救済
アドレス設定回路３１と、比較回路３２と、複数のＡＮＤ回路Ｇ１、Ｇ２、…Ｇｎと、Ｎ
ＯＴ回路２２と、メインセルデコーダー／バッファ回路２３と、複数の冗長セルバッファ
回路Ｈ１、Ｈ２、…Ｈｎと、メインセルアレイ２５と、複数の冗長セルアレイＪ１、Ｊ２
、…Ｊｎと、を含んだ構成となっている。
【００４０】
これらの中で、救済アドレス設定回路３１は、不良セルのアドレス情報が書き込まれる
ヒューズＲＯＭである。また、比較回路３２は、救済アドレス設定回路３１に書き込まれ
た不良セルのアドレス情報と、外部アドレス信号との比較を行い、一致した場合に信号Ｈ
を出力して冗長セルを選択する回路である。さらに、この第３実施形態では、冗長セルバ
ッファ回路Ｈ１と冗長セルアレイＪ１が通常用であり、冗長セルバッファ回路Ｈ２、…Ｈ
ｎと冗長セルアレイＪ２、…Ｊｎとが予備用となっている。
【００４１】
次に、この半導体装置３００における各素子・回路間の接続関係を説明する。図３に示
す半導体装置３００において、ヒューズＦ１、Ｆ２、…Ｆｎと、ヒューズｆ１、ｆ２、…
ｆｎと、抵抗素子Ｒ１、Ｒ２、…Ｒｎと、抵抗素子ｒ１、ｒ２、…ｒｎと、ＡＮＤ回路Ａ
１、Ａ２、…Ａｎと、ＡＮＤ回路Ｇ１、Ｇ２、…Ｇｎ間の接続関係、及び、メインセルデ
コーダー／バッファ回路２３とメインセルアレイ２５との接続関係は図２に示した半導体
装置２００と同じである。
【００４２】
また、図３に示すように、救済アドレス設定回路３１は比較回路３２に接続されている
。この比較回路３２の出力端子につながる配線は途中で分岐して、その一方はＮＯＴ回路
２２を介してメインセルデコーダー／バッファ回路２３に接続され、その他方はＡＮＤ回
路Ｇ１、Ｇ２、…ＧｎのＹ入力端子にそれぞれ接続されている。また、ＡＮＤ回路Ｇ１の
出力端子は冗長セルバッファ回路Ｈ１に、ＡＮＤ回路Ｇ２の出力端子は冗長セルバッファ
回路Ｈ２に、ＡＮＤ回路Ｇｎの出力端子は冗長セルバッファ回路Ｈｎにそれぞれ接続され
ている。そして、冗長セルバッファ回路Ｈ１は冗長セルアレイＪ１に接続され、冗長セル
バッファ回路Ｈ２は冗長セルアレイＪ２に接続され、冗長セルバッファ回路Ｈｎは冗長セ
ルアレイＪｎに接続されている。
【００４３】
図３に示す半導体装置３００では、ヒューズＦ１、Ｆ２、…Ｆｎを切断すると、当該ヒ
ューズに対応するＡＮＤ回路Ｇ１、Ｇ２、…Ｇｎの出力が有効となる。また、ヒューズｆ
１、ｆ２、…ｆｎを切断すると、（ヒューズＦ１、Ｆ２、…Ｆｎが切断されている、いな
いに関わりなく）当該ヒューズに対応するＡＮＤ回路Ｇ１、Ｇ２、…Ｇｎの出力が無効と
なる。
【００４４】
この半導体装置３００では、まず始めに、冗長セルバッファ回路Ｈ１及び冗長セルアレ
イＪ１を有効にするために、ヒューズＦ１を切断しておく。また、メインセルアレイ２５
を電気的に検査して不良セルのアドレス情報を取得しておき、この取得した情報を救済ア
ドレス設定回路３１に書き込んでおく。救済アドレス設定回路３１への情報の書き込みは
、例えば当該回路内のヒューズを選択的に切断することにより行う。
【００４５】
これにより、比較回路３２は、不良セルのアドレス情報と、外部アドレス信号との比較
を行うことができる。そして、不良セルのアドレス情報と外部アドレス信号とが一致した
場合は、比較回路３２は、ＮＯＴ回路２２と、ＡＮＤ回路Ｇ１、Ｇ２、…ＧｎのＹ入力端
子とにそれぞれ信号Ｈを出力する。ここでは、ＡＮＤ回路Ｇ１、Ｇ２、…Ｇｎの中で、Ａ
ＮＤ回路Ｇ１の出力のみが有効となっているので、信号Ｈ（即ち、冗長セルを選択する信
号）はＡＮＤ回路Ｇ１を介して冗長セルバッファ回路Ｈ１だけに入力される。
【００４６】
また、ＮＯＴ回路２２では信号Ｈは反転して信号Ｌとなり、この信号Ｌがメインセルデ
コーダー／バッファ回路２３に入力される。図３に示すように、メインセルデコーダー／
バッファ回路２３には外部アドレス信号が供給されるが、この外部アドレス信号に加えて
、ＮＯＴ回路２２から信号Ｌが供給されると、メインセルデコーダー／バッファ回路２３
はメインセルを選択しないよう動作する。これにより、不良セルは冗長セルに置換される
。
【００４７】
ここで、例えば電気的な検査により、不良セルを冗長セルに置換できなかった（即ち、
救済できなかった）場合は、冗長セルバッファ回路Ｈ１又は冗長セルアレイＪ１の少なく
とも一方に不具合があると判断して、ヒューズｆ１を切断する。これにより、冗長セルバ
ッファ回路Ｈ１及び冗長セルアレイＪ１は無効となる。次に、ヒューズＦ２を切断して、
冗長セルバッファ回路Ｈ２及び冗長セルアレイＪ２を有効にし、不良セルが冗長セルに置
換されたか否か（即ち、救済できたか否か）を電気的に検査する。以降、救済できなかっ
た場合は同様の手順によりヒューズを選択的に切断して、冗長セルアレイ等を順次切り替
える。ヒューズｆ（ｎ−１）とヒューズＦｎとを切断するまで冗長セルアレイ等を切り替
えていくことが可能であり、不良セルの再救済が可能である。
【００４８】
このように、本発明の第３実施形態によれば、ヒューズＦ１を切断して不良セルの救済
をし、期待通りの結果が得られなかった場合でも、ヒューズｆ１とヒューズＦ２とを切断
することにより再救済が可能となるため、歩留まりの改善を期待することができる。
この第３実施形態では、冗長セルバッファ回路Ｈ１と冗長セルアレイＪ１とが本発明の
「第１番目の冗長セルアレイ」に対応し、冗長セルバッファ回路Ｈ２と冗長セルアレイＪ
２とが本発明の「第２番目の冗長セルアレイ」に対応し、冗長セルバッファ回路Ｈｎと冗
長セルアレイＪｎとが本発明の「第ｎ番目の冗長セルアレイ」に対応している。その他の
対応関係は第２実施形態と同じである。
【図面の簡単な説明】
【００４９】
【図１】第１実施形態に係る半導体装置１００の構成例を示す概念図。
【図２】第２実施形態に係る半導体装置２００の構成例を示す概念図。
【図３】第３実施形態に係る半導体装置３００の構成例を示す概念図。
【符号の説明】
【００５０】
１０  定電圧発生回路、２１、ＯＲ回路、２２  ＮＯＴ回路、２３  メインセルデコー
ダー／バッファ回路、２４  冗長セルバッファ回路、２５  メインセルアレイ、２６  冗
長セルアレイ、３１  救済アドレス設定回路  、３２  比較回路、１００、２００、３０
０  半導体装置、Ａ１、Ａ２、…Ａｎ、Ｇ１、Ｇ２、…Ｇｎ  ＡＮＤ回路、Ｂ１、Ｂ２、
…Ｂｎ  調整用回路、Ｃ１、Ｃ２、…Ｃｎ  Ｖｒｅｇ発生回路、Ｄ１、Ｄ２、…Ｄｎ  救
済アドレス設定回路、Ｅ１、Ｅ２、…Ｅｎ  比較回路、Ｆ１、Ｆ２、…Ｆｎ、ｆ１、ｆ２
、…ｆｎ  ヒューズ、Ｈ１、Ｈ２、…Ｈｎ  冗長セルバッファ回路、Ｊ１、Ｊ２、…Ｊｎ
冗長セルアレイ、Ｒ１、Ｒ２、…Ｒｎ、ｒ１、ｒ２、…ｒｎ  抵抗素子
【図１】
2009009659.tif 000003
【図２】
2009009659.tif 000004
【図３】
2009009659.tif 000005