(57)【要約】【課題】スイッチング特性を向上できるＳｉＣ基板を用いた縦型パワーＭＯＳＦＥＴを提供する。【解決手段】半導体基板１０上のドリフトエピ層２０に形成されたＤＭＯＳＦＥＴ領域５０とＳＢＤ領域５５とを備えた半導体装置１００である。ＤＭＯＳＦＥＴ領域５０は、ドリフトエピ層２０に形成されたウェル領域２２と、ウェル領域２２に形成されたソース領域２４とコンタクト領域２６とを備え、ソース領域２４及びコンタクト領域２６の上にはシリサイド層２８が形成されている。ＳＢＤ領域５５は、ドリフトエピ層２０に形成されたウェル領域２２を備え、ＳＢＤ領域５５におけるドリフトエピ層２０及びウェル領域２２の上には、ショットキー電極４２を構成する金属層４０が形成されている。金属層４０は、ショットキー電極４２から延在しシリサイド層２８に接触している。【選択図】図１
2009194127.tif 000002
【特許請求の範囲】
【請求項１】
炭化硅素からなる第１導電型の半導体基板の主面上に、当該半導体基板よりも低いドーパント濃度を有する第１導電型の炭化硅素エピタキシャル層を形成する工程（ａ）と、
前記炭化硅素エピタキシャル層に、ＤＭＯＳＦＥＴ素子を形成するためのＤＭＯＳＦＥＴ領域と、前記ＤＭＯＳＦＥＴ領域と異なる位置においてショットキーバリアダイオード素子を形成するためのＳＢＤ領域を規定する工程（ｂ）と、
前記炭化硅素エピタキシャル層における前記ＤＭＯＳＦＥＴ領域および前記ＳＢＤ領域に、第２導電型のウェル領域を形成する工程（ｃ）と、
前記ＤＭＯＳＦＥＴ領域における前記ウェル領域の一部に、第１導電型のソース領域と第２導電型のコンタクト領域とを形成する工程（ｄ）と、
前記炭化硅素エピタキシャル層と前記ウェル領域と前記ソース領域との上に、炭化硅素からなるチャネルエピタキシャル層を形成する工程（ｅ）と、
前記チャネルエピタキシャル層の上に、ゲート酸化膜を形成する工程（ｆ）と、
前記ゲート酸化膜の上に、ゲート電極を形成する工程（ｇ）と、
前記ＤＭＯＳＦＥＴ領域における前記コンタクト領域および前記ソース領域の上にシリサイド層を形成する工程（ｈ）と、
前記ＤＭＯＳＦＥＴ領域における前記ゲート電極を覆い且つ前記シリサイド層の少なくとも一部を露出する絶縁膜であって、前記ＳＢＤ領域における前記ウェル領域の一部を覆い且つ前記炭化硅素エピタキシャル層を露出する絶縁膜を形成する工程（ｉ）と、
前記絶縁膜を覆うとともに、前記ＤＭＯＳＦＥＴ領域の前記シリサイド層と、前記ＳＢＤ領域の前記炭化硅素エピタキシャル層及び前記ウェル領域とに接触する金属層を形成することによって、前記ＳＢＤ領域にショットキー電極を形成する工程（ｊ）と
を含む、半導体装置の製造方法。
【請求項２】
前記金属層の上に、アルミニウムからなる配線層を形成する工程と、
前記半導体基板の裏面に、電極を形成する工程と
をさらに含む請求項１に記載の半導体装置の製造方法。
【請求項３】
前記工程（ｈ）は、
前記半導体基板の主面上に、前記ＤＭＯＳＦＥＴ領域における前記コンタクト領域を露出させる開口部を有する絶縁層を形成する工程と、
前記コンタクト領域および前記絶縁層の上に、オーミック電極用金属材料からなる金属層を形成する工程と、
前記金属層の形成の後、加熱処理を実行する工程と、
前記絶縁層を取り除くことにより、前記金属層をリフトオフにて除去する工程と
を含む、請求項１に記載の半導体装置の製造方法。
【請求項４】
前記工程（ｊ）における前記金属層は、Ｔｉ、Ｔａおよびそれらの窒化物からなる群より選択された材料からなることを特徴とする、請求項１に記載の半導体装置の製造方法。
【請求項５】
主面および当該主面の反対面である裏面を有し、炭化硅素からなる第１導電型の半導体基板と、
前記半導体基板の主面上に形成され、当該半導体基板よりも低いドーパント濃度を有する第１導電型の炭化硅素エピタキシャル層と、
前記炭化硅素エピタキシャル層に形成され、ＤＭＯＳＦＥＴ素子を規定するＤＭＯＳＦＥＴ領域と、
前記炭化硅素エピタキシャル層に形成され、ショットキーバリアダイオード素子を規定するＳＢＤ領域と
を備え、
前記ＤＭＯＳＦＥＴ領域は、
前記炭化硅素エピタキシャル層に形成された、第２導電型のウェル領域と、
前記ウェル領域に形成された第１導電型のソース領域と、
前記ウェル領域に形成された第２導電型のコンタクト領域と
を備え、
前記ソース領域及びコンタクト領域の上には、シリサイド層が形成されており、
前記ＳＢＤ領域は、前記炭化硅素エピタキシャル層に形成された第２導電型のウェル領域を備えており、
前記ＳＢＤ領域における前記炭化硅素エピタキシャル層および前記ウェル領域の上には、ショットキー電極を構成する金属層が形成されており、
前記金属層は、前記ショットキー電極から延在していているとともに、前記ＤＭＯＳＦＥＴ領域における前記コンタクト領域の上の前記シリサイド層に接触している、半導体装置。
【請求項６】
前記金属層の上には、アルミニウムからなる配線層が形成されている、請求項５に記載の半導体装置。
【請求項７】
前記金属層は、Ｔｉ、Ｔａおよびそれらの窒化物からなる群より選択された材料からなることを特徴とする、請求項５に記載の半導体装置。
【請求項８】
前記金属層は、Ｔｉの窒化物からなる、請求項７に記載の半導体装置。
【請求項９】
前記ＤＭＯＳＦＥＴ領域における前記炭化硅素エピタキシャル層と前記ウェル領域と前記ソース領域との上には、炭化硅素からなるチャネルエピタキシャル層が形成されており、
前記チャネルエピタキシャル層のうち前記ウェル領域上に位置する部位は、チャネル領域として機能し、
前記チャネルエピタキシャル層の上には、ゲート酸化膜が形成されている、請求項５から８の何れか一つに記載の半導体装置。
【請求項１０】
前記炭化硅素エピタキシャル層と前記ウェル領域と前記ソース領域との上面は、同一平面上に位置している、請求項５から９の何れか一つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。特に、高耐圧、大電流用に使用される、炭化硅素からなるパワー半導体デバイスに関する。
【背景技術】
【０００２】
パワー半導体デバイスは、高耐圧で大電流を流す用途に用いられる半導体素子であり、低損失であることが望まれている。従来は、シリコン（Ｓｉ）基板を用いたパワー半導体デバイスが主流であったが、近年、炭化硅素（ＳｉＣ）基板を用いたパワー半導体デバイスが注目され、開発が進められている（例えば、特許文献１〜４など参照）。
【０００３】
炭化硅素（ＳｉＣ）は、シリコン（Ｓｉ）に比べて材料自体の絶縁破壊電圧が一桁高いので、ｐｎ接合部やショットキー接合部における空乏層を薄くしても逆耐圧を維持することができるという特徴を持っている。そこで、ＳｉＣを用いると、デバイスの厚さを薄くすることができ、また、ドーピング濃度を高めることができるので、ＳｉＣは、オン抵抗が低く、高耐圧で低損失のパワー半導体デバイスを形成するための材料として期待されている。
【特許文献１】特開平１０−３０８５１０号公報
【特許文献２】特許第３７７３４８９号公報
【特許文献３】特許第３７８４３９３号公報
【特許文献４】特許第３５２７４９６号公報
【特許文献５】特開平９−５５５０７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
特許文献５には、Ｓｉ基板を用いた縦型パワーＭＯＳＦＥＴが開示されており、具体的には、ＭＯＳＦＥＴ素子とショットキーバリアダイオード（ＳＢＤ）素子とを同一基板に１チップ化した半導体装置が開示されている。また、特許文献５では、この構成によれば、縦型パワーＭＯＳＦＥＴ素子内の内蔵ダイオードに順方向電流が流れ、スイッチング動作する間での逆回復時間を短縮することができることが記載されている。
【０００５】
しかしながら、本願発明者が、ＳｉＣ基板を用いた縦型パワーＭＯＳＦＥＴにてＭＯＳＦＥＴ素子とＳＢＤ素子とを同一基板に１チップ化した構造を作製し、それについて実験したところＳＢＤ特性が悪く、正常な製品とならないことがわかった。具体的には、オーミック電極とショットキー電極を同時に形成した試作品においては、ある試作品では、逆方向耐圧は確保できるものの、順方向特性（理想因子）が悪く、一方、他の試作品では、逆方向耐圧が確保できなかった。
【０００６】
そのような状況の中、本願発明者は、ＳｉＣ基板を用いた縦型パワーＭＯＳＦＥＴにＳＢＤ素子を混載させてスイッチング特性を向上させるべく、鋭意検討した結果、そのような効果を奏する構造を実現することができた。
【０００７】
本発明はかかる点に鑑みてなされたものであり、その主な目的は、スイッチング特性を向上できるＳｉＣ基板を用いた縦型パワーＭＯＳＦＥＴおよびその製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明に係る半導体装置の製造方法は、炭化硅素からなる第１導電型の半導体基板の主面上に、当該半導体基板よりも低いドーパント濃度を有する第１導電型の炭化硅素エピタキシャル層を形成する工程（ａ）と、前記炭化硅素エピタキシャル層に、ＤＭＯＳＦＥＴ素子を形成するためのＤＭＯＳＦＥＴ領域と、前記ＤＭＯＳＦＥＴ領域と異なる位置においてショットキーバリアダイオード素子を形成するためのＳＢＤ領域を規定する工程（ｂ）と、前記炭化硅素エピタキシャル層における前記ＤＭＯＳＦＥＴ領域および前記ＳＢＤ領域に、第２導電型のウェル領域を形成する工程（ｃ）と、前記ＤＭＯＳＦＥＴ領域における前記ウェル領域の一部に、第１導電型のソース領域と第２導電型のコンタクト領域とを形成する工程（ｄ）と、前記炭化硅素エピタキシャル層と前記ウェル領域と前記ソース領域との上に、炭化硅素からなるチャネルエピタキシャル層を形成する工程（ｅ）と、前記チャネルエピタキシャル層の上に、ゲート酸化膜を形成する工程（ｆ）と、前記ゲート酸化膜の上に、ゲート電極を形成する工程（ｇ）と、前記ＤＭＯＳＦＥＴ領域における前記コンタクト領域および前記ソース領域の上にシリサイド層を形成する工程（ｈ）と、前記ＤＭＯＳＦＥＴ領域における前記ゲート電極を覆い且つ前記シリサイド層の少なくとも一部を露出する絶縁膜であって、前記ＳＢＤ領域における前記ウェル領域の一部を覆い且つ前記炭化硅素エピタキシャル層を露出する絶縁膜を形成する工程（ｉ）と、前記絶縁膜を覆うとともに、前記ＤＭＯＳＦＥＴ領域の前記シリサイド層と、前記ＳＢＤ領域の前記炭化硅素エピタキシャル層及び前記ウェル領域とに接触する金属層を形成することによって、前記ＳＢＤ領域にショットキー電極を形成する工程（ｊ）とを含む。
【０００９】
ある好適な実施形態では、前記金属層の上に、アルミニウムからなる配線層を形成する工程と、前記半導体基板の裏面に、電極を形成する工程とをさらに含む。
【００１０】
ある好適な実施形態において、前記工程（ｈ）は、前記半導体基板の主面上に、前記ＤＭＯＳＦＥＴ領域における前記コンタクト領域を露出させる開口部を有する絶縁層を形成する工程と、前記コンタクト領域および前記絶縁層の上に、オーミック電極用金属材料からなる金属層を形成する工程と、前記金属層の形成の後、加熱処理を実行する工程と、前記絶縁層を取り除くことにより、前記金属層をリフトオフにて除去する工程とを含む。
【００１１】
ある好適な実施形態において、前記工程（ｊ）における前記金属層は、Ｔｉ、Ｔａおよびそれらの窒化物からなる群より選択された材料からなる。
【００１２】
本発明に係る半導体装置は、主面および当該主面の反対面である裏面を有し、炭化硅素からなる第１導電型の半導体基板と、前記半導体基板の主面上に形成され、当該半導体基板よりも低いドーパント濃度を有する第１導電型の炭化硅素エピタキシャル層と、前記炭化硅素エピタキシャル層に形成され、ＤＭＯＳＦＥＴ素子を規定するＤＭＯＳＦＥＴ領域と、前記炭化硅素エピタキシャル層に形成され、ショットキーバリアダイオード素子を規定するＳＢＤ領域とを備え、前記ＤＭＯＳＦＥＴ領域は、前記炭化硅素エピタキシャル層に形成された、第２導電型のウェル領域と、前記ウェル領域に形成された第１導電型のソース領域と、前記ウェル領域に形成された第２導電型のコンタクト領域とを備え、前記ソース領域及びコンタクト領域の上には、シリサイド層が形成されており、前記ＳＢＤ領域は、前記炭化硅素エピタキシャル層に形成された第２導電型のウェル領域を備えており、前記ＳＢＤ領域における前記炭化硅素エピタキシャル層および前記ウェル領域の上には、ショットキー電極を構成する金属層が形成されており、前記金属層は、前記ショットキー電極から延在していているとともに、前記ＤＭＯＳＦＥＴ領域における前記コンタクト領域の上の前記シリサイド層に接触している。
【００１３】
ある好適な実施形態において、前記金属層の上には、アルミニウムからなる配線層が形成されている。
【００１４】
ある好適な実施形態において、前記金属層は、Ｔｉ、Ｔａおよびそれらの窒化物からなる群より選択された材料からなる。
【００１５】
前記金属層は、Ｔｉの窒化物からなることが好ましい。
【００１６】
ある好適な実施形態において、前記ＤＭＯＳＦＥＴ領域における前記炭化硅素エピタキシャル層と前記ウェル領域と前記ソース領域との上には、炭化硅素からなるチャネルエピタキシャル層が形成されており、前記チャネルエピタキシャル層のうち前記ウェル領域上に位置する部位は、チャネル領域として機能し、前記チャネルエピタキシャル層の上には、ゲート酸化膜が形成されている。
【００１７】
ある好適な実施形態において、前記炭化硅素エピタキシャル層と前記ウェル領域と前記ソース領域との上面は、同一平面上に位置している。
【発明の効果】
【００１８】
本発明によると、ＤＭＯＳＦＥＴ領域のシリサイド層およびＳＢＤ領域の炭化硅素エピタキシャル層に接触する金属層を形成することによって、ＳＢＤ領域にショットキー電極を形成しているので、ＳＢＤ素子によってスイッチング特性の向上を図ることができる。また、コンタクト領域のシリサイド層上にショットキー電極材料と同一構造の金属層が形成されているので、当該金属層がバリアメタルとなり、それゆえ、シリサイド層を介してコンタクト領域に接触する金属層の上に、アルミニウムからなる配線層を形成した場合でも、バリアメタルによってアルミニウムの拡散を抑制することが可能となる。またそれにより、オーミックコンタクト抵抗増大とゲート酸化膜信頼性低下を抑制し、信頼性向上につながる。
【発明を実施するための最良の形態】
【００１９】
以下、図面を参照しながら、本発明の実施の形態を説明する。以下の図面においては、説明の簡潔化のため、実質的に同一の機能を有する構成要素を同一の参照符号で示す。なお、本発明は以下の実施形態に限定されない。
【００２０】
図１は、本発明の実施形態に係る半導体装置１００の断面構成を模式的に示している。図１に示した本実施形態の半導体装置１００は、ＳｉＣ基板を用いた縦型パワーＭＯＳＦＥＴであり、具体的には、ＤＭＯＳＦＥＴ素子とＳＢＤ素子とがＳｉＣ基板に形成されている。「ＤＭＯＳＦＥＴ」は、二重拡散型ＭＯＳ（Double Diffused Metal Oxide Semiconductor）の略であり、「ＳＢＤ」は、ショットキーバリアダイオードの略である。
【００２１】
本実施形態の半導体装置１００は、炭化硅素（ＳｉＣ）からなる第１導電型の半導体基板（ＳｉＣ基板）１０と、半導体基板１０の主面１０ａ上に形成され、半導体基板１０よりも低いドーパント濃度を有する第１導電型の炭化硅素エピタキシャル層２０とから構成されている。炭化硅素エピタキシャル層２０には、ＤＭＯＳＦＥＴ素子を規定するＤＭＯＳＦＥＴ領域５０と、ＳＢＤ素子を規定するＳＢＤ領域５５とが規定されている。
【００２２】
ＤＭＯＳＦＥＴ領域５０には、炭化硅素エピタキシャル層２０に形成された第２導電型のウェル領域２２と、ウェル領域２２に形成された第１導電型のソース領域２４と、ウェル領域２２に形成された第２導電型のコンタクト領域２６とが設けられている。本実施形態のコンタクト領域２６及びソース領域２４の上には、シリサイド層２８が形成されている。なお、シリサイド層２８の形成方法については後述する。また、本実施形態のＤＭＯＳＦＥＴ領域５０におけるドリフトエピ層２０とウェル領域２２とソース領域２４との上面は、同一平面上に位置している。
【００２３】
また、ＳＢＤ領域５５には、炭化硅素エピタキシャル層２０に形成された第２導電型のウェル領域２２が設けられている。そして、ＳＢＤ領域５５における炭化硅素エピタキシャル層２０の上には、ショットキー電極４２を構成する金属層４０が形成されている。金属層４０は、例えば、チタン（Ｔｉ）またはタンタル（Ｔａ）から構成されている。金属層４０は、ショットキー電極４２から延在しているとともに、ＤＭＯＳＦＥＴ領域５０におけるソース領域２４及びコンタクト領域２６の上に形成されたシリサイド層２８に接触している。
【００２４】
さらに、本実施形態の構成では、ＤＭＯＳＦＥＴ領域５０における炭化硅素エピタキシャル層２０とウェル領域２２とソース領域２４との上には、炭化硅素からなるチャネルエピタキシャル層３０が形成されている。また、チャネルエピタキシャル層３０のうちウェル領域２２上に位置する部位は、チャネル領域３５として機能する。なお、本実施形態において「エピタキシャル層」は、「エピ層」と称することもあり、炭化硅素エピタキシャル層２０は「ドリフトエピ層２０」と称し、一方、チャネルエピタキシャル層３０は「チャネルエピ層３０」と称する場合もある。
【００２５】
チャネルエピタキシャル層３０の上には、ゲート酸化膜３２が形成されている。ゲート酸化膜３２は、例えば、シリコン酸化膜である。加えて、ゲート酸化膜３２の上には、ゲート電極３４が形成されている。ゲート電極３４は、例えば、ポリシリコンから構成されている。
【００２６】
また、ゲート電極３４の上には、絶縁膜３６が形成されている。絶縁膜３６は、例えば、酸化シリコンである。本実施形態の構成では、絶縁膜３６は、ＤＭＯＳＦＥＴ領域５０におけるゲート電極３４を覆っており、そして、絶縁膜３６には、シリサイド層２８の少なくとも一部を露出する開口部（コンタクトホール）３７が形成されている。この絶縁膜３６の上に、シリサイド層２８に接触した電極（バリアメタル）４１から延在した金属層４０が形成されている。
【００２７】
さらに、絶縁膜３６は、ＳＢＤ領域５５におけるウェル領域２２の一部の上にも形成されている。具体的には、絶縁膜３６には、ＳＢＤ領域５５におけるウェル領域２２の一部とウェル領域２２に囲まれたドリフトエピ層２０を露出する開口部（コンタクトホール）４３が形成されている。そして、ＤＭＯＳＦＥＴ領域５０に形成された金属層４０は、ＳＢＤ領域５５における絶縁膜３６の上を通って、ショットキー電極４２まで延びている。
【００２８】
金属層４０の上には、配線層４４が形成されており、本実施形態の配線層４４は、アルミニウムから構成されている。図１に示した例では、ＤＭＯＳＦＥＴ領域５０におけるコンタクトホール３７内に位置するアルミニウム配線層４４は、金属層４０の一部（電極４１）を介してシリサイド層２８に接続されている。一方、ＳＢＤ領域５５におけるコンタクトホール４３内に位置するアルミニウム配線層４４は、金属層４０の一部（ショットキー電極４２）を介して、ウェル領域２２及びドリフトエピ層２０に接続されている。
【００２９】
また、半導体基板１０の裏面１０ｂには、電極（ドレイン電極）８０が形成されている。本実施形態の電極（裏面電極）６０は、基板１０側から順に、Ｔｉ層８２／Ｎｉ層８４／Ａｇ層８６の積層構造を有しており、また、電極８０のＴｉ層８２と半導体基板１０の裏面１０ｂとの間には裏面シリサイド層８１が形成されている。
【００３０】
本実施形態の一例においては第１導電型はｎ型であり、図１に示した例では、半導体基板１０はｎ型ＳｉＣ半導体基板（ｎ＋ＳｉＣ基板）であり、ドリフトエピ層２０はｎ−ＳｉＣ層である。また、ウェル領域２２はｐ−層であり、ソース領域２４はｎ＋層である。また、コンタクト領域はｐ＋層である。なお、「＋」、「−」などは、ｎ型またはｐ型の相対的なドーパントの濃度を表記した符号である。
【００３１】
また、本実施形態のチャネルエピ層３０は、絶縁層（または実質的に絶縁層）であり、「ｉ層」または「チャネルエピｉ層」と称する場合もある。ただし、チャネルエピ層３０は、低濃度の第１導電型（ｎ−）の層であってもよし、さらには、チャネルエピ層３０は、深さ方向に濃度の変化を有していてもよい。
【００３２】
本実施形態の半導体装置１００は、ＳｉＣからなるパワー半導体デバイスであり、高耐圧、大電流用に好適に使用される。本実施形態の構成の条件を例示的に説明すると次の通りである。
【００３３】
ｎ＋ＳｉＣ基板１０は、六方晶系炭化硅素からなる。ｎ＋ＳｉＣ基板１０の厚さは、例えば、２５０〜３５０μｍであり、ｎ＋ＳｉＣ基板１０の濃度は、例えば、８Ｅ１８ｃｍ−３ある。ここで、８Ｅ１８ｃｍ−３は、８×１０１８ｃｍ−３の意味であり、以下、本明細書では、濃度については同様の表記を行う場合がある。なお、ｎ−ＳｉＣ基板１０の場合、立方晶系炭化硅素からなる基板を用いることもできる。
【００３４】
ドリフトエピ層２０は、ＳｉＣ基板１０の主面１０ａ上にエピタキシャル形成されたＳｉＣ層である。ドリフトエピ層２０の厚さは、例えば、４〜１５μｍであり、その濃度は、例えば、５Ｅ１５ｃｍ−３である。なお、ｎ＋ＳｉＣ基板１０とドリフトエピ層２０の間に、更なるＳｉＣエピ層（例えば、６Ｅ１６ｃｍ−３の濃度を有するＳｉＣエピ層）を設けてもよい。
【００３５】
ウェル領域２２の厚さ（即ち、ドリフトエピ層２０の上面からの深さ）は、例えば、０．５〜１．０μｍであり、ウェル領域２２の濃度は、例えば、１．５Ｅ１８ｃｍ−３である。また、ソース領域２４の厚さ（即ち、ドリフトエピ層２０の上面からの深さ）は、例えば、０．２５μｍであり、ソース領域２４の濃度は、例えば、５Ｅ１９ｃｍ−３である。そして、コンタクト層（ｐ＋層）２６の厚さは、例えば、０．３μｍであり、その濃度は、例えば、２Ｅ２０ｃｍ−３である。なお、ＤＭＯＳＦＥＴ領域５０におけるウェル領域２２間のドリフトエピ層２０には、ＪＦＥＴ領域が規定されており、そのＪＦＥＴ領域の長さ（幅）は、例えば、３μｍである。
【００３６】
チャネルエピ層３０は、ドリフトエピ層２０上にエピタキシャル形成されたＳｉＣ層であり、チャネルエピ層３０の厚さは、例えば、３０ｎｍ〜１５０ｎｍである。チャネル領域３５の長さ（幅）は、例えば、０．５μｍである。また、ゲート酸化膜３２は、ＳｉＯ２（酸化シリコン）からなり、その厚さは、例えば、７０ｎｍである。ゲート電極３４は、ｐｏｌｙ−Ｓｉ（ポリシリコン）からなり、その厚さは、例えば、５００ｎｍである。
【００３７】
さらに、上述したように、本実施形態の構成では、シリサイド層２８が形成されており、具体的には、ソース電極はＴｉ（チタン）とＳｉ（シリコン）との合金からなり、その厚さは、例えば、５０ｎｍである。また、ドレイン電極（裏面電極のうちシリサイド層８１）もＴｉ（チタン）とＳｉ（シリコン）との合金からなり、その厚さは、例えば、１００ｎｍである。なお、ドレイン電極には、ＳｉＣチップをプラスチックパッケージに実装する際のはんだ付けを容易にするために、ＮｉとＡｇやＮｉとＡｕを堆積することもある。
【００３８】
本実施形態の半導体装置１００の構成によれば、半導体基板１０にＤＭＯＳＦＥＴ領域５０とＳＢＤ領域５５が形成され、そして、ＤＭＯＳＦＥＴ領域５０のシリサイド層２８およびＳＢＤ領域５５のドリフトエピ層２０に接触する金属層４０が形成され、その金属層４０によってＳＢＤ領域５５にショットキー電極４２が形成されているので、ＳＢＤ領域５５に形成されたＳＢＤ素子によってスイッチング特性の向上を図ることができる。
【００３９】
また、ソース領域２４及びコンタクト領域２６にシリサイド層２８が形成されている。したがって、シリサイド層２８を介してソース領域２４及びコンタクト領域２６に接触する金属層４０の上に、アルミニウムからなる配線層４４を形成した場合でも、金属層４０がバリアメタルとして作用することによってアルミニウムの拡散を抑制することが可能となる。つまり、本実施形態の構成によれば、ゲート電極３４を構成するポリシリコン中にアルミニウムが拡散してゲート酸化膜３２にまでアルミニウムが到達してしまう現象を、金属層４０によるアルミニウムの拡散の抑制によって防止することができ、その結果、コンタクト領域２６及びソース領域２４のオーミック特性及び、ゲート酸化膜３２の信頼性を向上させることができる。
【００４０】
次に、本実施形態の半導体装置１００の動作について説明する。
【００４１】
まず、縦型ＭＯＳＦＥＴの動作について説明すると、ソース電極２４には０Ｖ、ドレイン電極８０には外部抵抗（図示せず）を介して数百Ｖから数ｋＶの電圧が印加されている。ゲート電極３４に閾値（Ｖｔｈ）以下の電圧（例えば、０Ｖ）を印加するオフ状態では、ウェル領域２２とドリフト間に空乏層が広がっており、ＪＦＥＴ領域ではウェル領域２２の両側から延びる空乏層が繋がっている。
【００４２】
次に、ゲート電極に閾値（Ｖｔｈ）より高い電圧（例えば２０Ｖ）を印加した場合は、ゲート絶縁膜３２を介してチャネル領域３５のチャネルエピ層３０に電子が流れ込む。このとき、ウェル領域２２とドリフト（ドリフトエピ層２０）との間で形成される空乏層に蓄積されている電子も利用されるために、ウェル領域２２の電位がソース電位に近づき、空乏層が縮小することによってＪＦＥＴ領域の電流経路が形成され、オン状態となる。このときドレイン電圧は外部抵抗の電圧降下により１ないし２Ｖ程度となるように外部抵抗が選択される。
【００４３】
従来の構成では、ＳＢＤ素子を混載しない場合は、スイッチング動作する間での逆回復時間が長く、良好なスイッチング特性が得られない。またＳＢＤ素子とＭＯＳＦＥＴ素子を同一基板に混載する際に、オーミック電極やアルミ電極と同時に形成した場合においては、順方向特性（理想因子等）や逆方向耐圧が悪化し、良好なショットキー特性が得ることが困難である。
【００４４】
一方、本実施形態の構成１００の場合、良好なショットキー特性のＳＢＤ素子をＭＯＳＦＥＴ素子と同一基板上に実現することにより、ＳＢＤに順方向が流すことで、スイッチング動作する間での逆回復時間を短縮するので、スイッチング特性を向上させることができる。
【００４５】
次に、図２（ａ）から図４（ｂ）を参照しながら、本実施形態の半導体装置１００の製造方法について説明する。図２（ａ）から図４（ｂ）は、本実施形態の製造方法を説明するための工程断面図である。
【００４６】
まず、ｎ＋ＳｉＣ基板１０として、ｎ型４Ｈ−ＳｉＣ（０００１）基板を用意する。この基板は、例えば、＜１１−２０＞方向に８°または４°オフカットされ、ｎ型ドーピング濃度が１×１０18ｃｍ-3〜５×１０19ｃｍ-3の基板である。
【００４７】
次いで、図２（ａ）に示すように、ｎ＋ＳｉＣ基板１０の主面１０ａ上に、エピタキシャル成長によってｎ−ドリフトエピ層２０を形成する。エピタキシャル条件は原料ガスとして、例えば、シラン（ＳｉＨ４）とプロパン（Ｃ3Ｈ8）を、キャリアガスとして水素（Ｈ2）を、ドーパントガスとして窒素（Ｎ2）ガスを用いて熱ＣＶＤを行うことにより、１×１０15ｃｍ-3〜１×１０16ｃｍ-3の濃度で、厚さとして１０μｍ以上を堆積する。
【００４８】
次に、ｎ−ドリフトエピ層２０の上に、ウェル領域２２を規定する所定のマスク（例えば、酸化膜からなるマスク）を設けて、例えばＡｌ＋をイオン注入することによって、ｎ−ドリフトエピ層２０の表面に、所定の深さを有するウェル領域（ｐ−）２２を形成する。イオン注入の条件は、例えば、エネルギーを３０ｋｅＶから３５０ｋｅＶの間で複数に分け行い、その際の基板の温度は、例えば５００℃である。ウェル領域２２の深さは、例えば、０．５〜１．０μｍである。ウェル領域２２間によって規定される、ｎ−ドリフトエピ層２０の表面部がＪＦＥＴ領域となる。本実施形態のＪＦＥＴ領域の幅は、例えば、３μｍである。
【００４９】
次に、ＤＭＯＳＦＥＴ領域５０におけるソース領域２４を規定する所定のマスクを設けて、ウェル領域（ｐ−）２２の表面に、Ｎ＋（窒素イオン）またはＰ＋（リンイオン）をイオン注入することによって、ソース領域（ｎ＋＋）２４を形成する。イオン注入の条件は、例えば、エネルギーを３０ｋｅＶから９０ｋｅＶの間で複数に分け行い、その際の基板の温度は例えば５００℃である。ソース領域２４の深さは、例えば、０．２５μｍである。
【００５０】
次に、ＤＭＯＳＦＥＴ領域５０におけるコンタクト領域２６を規定する所定のマスクを設けて、ウェル領域（ｐ−）２２の表面に、Ａｌ＋（アルミニウムイオン）またはＢ＋（ボロンイオン）をイオン注入することによって、コンタクト領域（ｐ＋層）２６を形成する。イオン注入の条件は、例えば、エネルギーを３０ｋｅＶから１５０ｋｅＶの間で複数に分け行い、その際の基板の温度は例えば５００℃である。コンタクト領域（ｐ＋層）２６の深さは、ソース領域（ｎ＋＋）２４の深さよりも深く、例えば、０．３μｍである。
【００５１】
次に、基板１０（より正確には、各層（２０、２２、２４、２６）が形成された基板１０）を１０００℃以上、ここでは１７００℃前後の温度で活性化アニールすることによって、イオン注入種を活性化させる。
【００５２】
次に、ＤＭＯＳＦＥＴ領域５０におけるチャネルエピ層３０をエピタキシャル成長させて形成する。本実施形態におけるチャネルエピ層３０は、ＳｉＣからなるエピｉ層であり、そのエピタキシャル成長の条件は、例えば、原料ガスとして例えば、シラン（ＳｉＨ4）とプロパン（Ｃ3Ｈ8）を、キャリアガスとして水素（Ｈ2）を、ドーパントガスとして窒素（Ｎ2）ガスを用いて熱ＣＶＤを行うことにより、１×１０15ｃｍ-3〜５×１０15ｃｍ-3の濃度で、厚さとして３０〜１５０ｎｍを堆積する。
【００５３】
なお、エピタキシャル成長の途中で窒素（Ｎ２）ガスを導入して、チャネルエピ層の一部を高濃度にしても構わない。また、エピタキシャル成長させたチャネルエピ層３０の表面は、ＣＭＰ（化学的機械的研磨）してもよい。ただし、ＣＭＰの実施は、任意であり、ＣＭＰを行わなくてもよい。
【００５４】
次に、所定のマスクを介して、チャネルエピ層３０をドライエッチングを行ってパターニングをする。その後、パターニングされたチャネルエピ層３０の上にゲート酸化膜（ＳｉＯ２）３２を形成する。ゲート酸化膜の厚さは、例えば、７０ｎｍである。
【００５５】
次いで、減圧ＣＶＤを用いて、ゲート酸化膜３２の上にゲート電極（ｐｏｌｙ−Ｓｉ）３４を形成する。その後、所定のマスクを用いて、ゲート電極３４をエッチングしてパターニングする。このようにして、図２（ａ）に示した構造が得られる。すなわち、注入層形成からゲート形成工程を経て、図２（ａ）に示した構造が完成する。その後は、図２（ｂ）以降に示すように配線形成工程が実行される。
【００５６】
まず、図２（ｂ）に示すように、基板１０の上に（正確には、ドリフトエピ層２０の上に）、ＤＭＯＳＦＥＴ領域５０におけるソース・コンタクト領域（２４、２６）を露出する開口部６１を有する絶縁層６０を形成する。絶縁層６０は、シリサイド用のマスクとなる層である。本実施形態では、絶縁層６０は、基板１０上の全体に形成しているので、ＤＭＯＳＦＥＴ領域５０だけでなく、ＳＢＤ領域５５にも形成されている。
【００５７】
この絶縁層６０は、例えば、ｐ−ＳｉＮ膜を約１００〜２００ｎｍ堆積した後、そのｐ−ＳｉＮ膜に開口部６１を形成することによって作製される。開口部６１の形成は、当該開口部６１を規定する開口部を有するマスクをリソグラフィーによって作製した後、ＲＩＥなどによってｐ−ＳｉＮ膜をドライエッチングすることによって実行される。
【００５８】
次に、図２（ｃ）に示すように、基板１０の上に、オーミック電極用の金属材料を堆積して、金属層６２を形成する。この堆積によって、開口部６１内の底面に位置するソース領域・コンタクト領域（２４、２６）の上に金属層６２が形成される。オーミック電極用の金属材料は、例えば、ＮｉまたはＴｉからなり、金属層６２の形成は、例えば、ＥＢ蒸着、スパッタなどによって行うことができる。金属層６２の厚さは、例えば、約１００ｎｍである。
【００５９】
次に、図３（ａ）に示すように、金属層６２の形成の後に加熱処理を行うことによって、ソース領域・コンタクト領域（２４、２６）の上にシリサイド層２８を形成する。このシリサイド層２８の形成のための加熱処理は、８５０℃〜１０００℃でＡｒ又はＮ２雰囲気中にて実行される。
【００６０】
次に、図３（ｂ）に示すように、絶縁層６０を取り除くことことにより、シリサイド層２８以外の領域に位置する金属層６２をリフトオフにて除去する。すなわち、このリフトオフによって、シリサイド層２８以外の領域に位置する「未反応」金属（化合物）が除去される。
【００６１】
また、本実施形態では、裏面でのオーミックコンタクトを実現するために、基板１０の裏面１０ｂにシリサイド層（裏面シリサイド層）８１を形成する。この裏面シリサイド層８１の形成は、基板１０の裏面１０ｂに金属（例えば、ＮｉまたはＴｉ）を堆積した後、８５０℃〜１０００℃でＡｒ又はＮ２雰囲気中にて実行される。
【００６２】
次に、図４（ａ）に示すように、ソース・コンタクト領域（２４、２６）を露出する開口部６１と、ショットキーコンタクト領域を露出する開口部７１とが形成された絶縁膜（層間絶縁膜）３６を形成する。層間絶縁膜３６は、例えば、シリコン酸化膜（ここでは、ＰＳＧ、ＢＰＳＧなども含む）からなる。層間絶縁膜３６の形成は、シリコン酸化膜をＣＶＤなどによって堆積した後に、ＤＭＯＳＦＥＴ領域５０の開口部６１とＳＢＤ領域５５の開口部７１を規定するマスクをリソフラフィーによって作製し、次いで、ＲＩＥなどによってシリコン酸化膜をドライエッチングすることによって実行される。
【００６３】
次に、図４（ｂ）に示すように、金属層４０を形成する。金属層４０は、ＳＢＤ領域５５におけるバリアメタル層４１と、ＤＭＯＳＦＥＴ領域５０におけるショットキー電極４２とを構成しており、金属層４０からなるバリアメタル層４１は、シリサイド層２８に接触している。また、本実施形態の金属層４０は、ショットキー電極４２から延在して、層間絶縁膜３６の上を通って、バリアメタル層４１に繋がっている。
【００６４】
金属層４０の形成は、バリアメタル（４１）及びショットキーメタル（４２）となる金属材料（例えば、Ｔｉ、Ｔａ、またはそれらの窒化物）をＥＢ蒸着やスパッタ（例えば、反応性スパッタ）によって厚さ１００〜２００ｎｍ堆積した後、パターニングすることによって行われる。このパターニングは、バリアメタル層４１およびショットキー電極４２をオーバーラップ部分を含めて残すように、所定のマスクを用いてウエット又はドライエッチングによって実行される。この所定のマスクは、リソグラフィーによって形成される。さらに、金属層４０の形成の後、ショットー特性改善、バリアメタルの表面の窒化のため、３００〜５００℃で高温熱処理することも好適である。
【００６５】
その後、基板１０の表面の上に、より正確には図４（ｂ）に示した構造体の上に、アルミニウムを堆積して、そのアルミニウムをパターニングすることによってＡｌ配線層４４を形成すると、図１に示した半導体装置１００が得られる。Ａｌ配線層４４を構成するアルミニウムの堆積は、ＥＢ蒸着またはスパッタ等によって行われる。Ａｌ配線層４４の厚さは、例えば、約４μｍである。堆積したアルミニウムのパターニングは、Ａｌ配線層４４を規定するマスクをリソグラフィーによって形成した後、そのマスクを介してウエットエッチまたはドライエッチすることによって行われる。
【００６６】
なお、図１に示すように、最終的に、基板１０の表面の上（具体的には、図４（ｂ）に示した構造体の上）に、Ａｌ配線層４４を形成するので、ソース・コンタクト領域（２４、２６）の上に位置するシリサイド層２８と、ショットキー電極４２とを接続する金属層４０は、層間絶縁膜３６の上で少なくとも一部除去されていても構わない。すなわち、層間絶縁膜３６の上で金属層４０が切れていても、シリサイド層２８とショットキー電極４２との電気的接続はＡｌ配線層４４によって確保することができる。
【００６７】
ただし、層間絶縁膜３６とＡｌ配線層４４との間に金属層（例えば、Ｔｉ層）４０が存在していると、層間絶縁膜３６とＡｌ配線層４４との密着性を金属層４０によって向上させることができる。また、この密着性の向上によって、Ａｌ配線層４４の断線を抑制することができ、その結果、製造上の歩留まり向上などの効果を得ることができる。
【００６８】
その後、図１に示した構造の上に、表面保護膜（不図示）を形成することも可能である。その表面保護膜は、例えば、ｐ−ＳｉＮを堆積することによって形成することができる。なお、表面保護膜を形成した後、パット部を規定するマスクをリソグラフィー形成し、次いで、そのマスクを用いて表面保護膜をＲＩＥなどで除去して、パッド部を外部へ露出させることもできる。
【００６９】
また、基板１０の裏面１０ｂに（具体的には、裏面シリサイド層の下面に）、裏面電極（ドレイン電極）８０を形成する。裏面電極８０は、例えば、Ｔｉ層８２／Ｎｉ層８４／Ａｇ層８６のような積層構造とすることができる。
【００７０】
次に、図５（ａ）および（ｂ）を参照しながら、本願発明者が行った実験結果について説明する。図５（ａ）および（ｂ）に示したグラフは、本実施形態の半導体装置１００におけるＳＢＤ素子のＪ−Ｖ特性（電流−電圧特性）の評価結果であり、図５（ａ）は、順方向のＪ−Ｖ特性を表し、一方、図５（ｂ）は、逆方向のＪ−Ｖ特性を表している。図５中の「Ｔｉ」「ＴｉＮ」は、金属層４０の一部であるショットキー電極４２が、それぞれ、チタン、窒化チタンから構成されている例を示している。なお、図５中の「Ａｌ」は、金属層４０が形成されておらず、直接、Ａｌ配線層４４がショットキー電極４２を構成している例（比較例）である。
【００７１】
さらに、その他の条件（膜厚）および特性の結果を示すと、次の通りである。
【００７２】
なお、Jon＠2Vは順方向電圧が2Vの場合のオン電流密度、Ronはオン抵抗を示し、J-V特性の傾きから算出した(Ron=1/S*ΔV/ΔJ  ※S：面積)。
【００７３】
Φbはショットキー障壁、nは理想因子を示し、ともにJ-V特性から理論式をもとにデータ解析により算出した。またVbrは逆方向耐圧を示す。
【００７４】
（１）「ＴｉＮ」：膜厚［ｎｍ］＝２００、Ｊｏｎ＠２Ｖ［Ａ／ｃｍ２］＝４９６、Ｒｏｎ［ｍΩｃｍ２］＝２．３０、φｂ［ｅＶ］＝１．２２、ｎ＝１．１，Ｖｂｒ（Ｖ）＝−１４７４
（２）「Ｔｉ」：膜厚［ｎｍ］＝２００、Ｊｏｎ＠２Ｖ［Ａ／ｃｍ２］＝４９３、Ｒｏｎ［ｍΩｃｍ２］＝２．４５、φｂ［ｅＶ］＝１．２１、ｎ＝１．１，Ｖｂｒ（Ｖ）＝−１２３０
（３）「Ａｌ」：膜厚［ｎｍ］＝３０００、Ｊｏｎ＠２Ｖ［Ａ／ｃｍ２］＝６４８、Ｒｏｎ［ｍΩｃｍ２］＝２．３４、φｂ［ｅＶ］＝０．８７、ｎ＝１．２，Ｖｂｒ（Ｖ）＝−６９４
上記結果および図５（ａ）及び（ｂ）から、次のことがわかる。まず、φｂは、Ａｌと比較し、ＴｉやＴｉＮの方が大きくなる。そして、Ａｌでは、ｎ値も、逆方向特性（Ｖｂｒ）も劣化している。Ｔｉ、ＴｉＮは、良好なショットキー特性を実現し、特に、ＴｉＮは、より良好な逆方向特性を実現している。
【００７５】
以上、本発明を好適な実施形態により説明してきたが、こうした記述は限定事項ではなく、勿論、種々の改変が可能である。
【産業上の利用可能性】
【００７６】
本発明は、スイッチング特性を向上できる炭化珪素基板を用いた縦型パワーＭＯＳＦＥＴを提供できるので、高耐圧、大電流用に使用される、炭化硅素からなるパワー半導体デバイスに用いると好適である。
【図面の簡単な説明】
【００７７】
【図１】本発明の実施形態に係る半導体装置１００の構成を模式的に示す断面図
【図２】（ａ）〜（ｃ）は、本実施形態に係る半導体装置１００の製造方法を説明するための工程図
【図３】（ａ）および（ｂ）は、本実施形態に係る半導体装置１００の製造方法を説明するための工程図
【図４】（ａ）および（ｂ）は、本実施形態に係る半導体装置１００の製造方法を説明するための工程図
【図５】（ａ）は、ＳＢＤ素子の順方向のＪ−Ｖ特性を表すグラフ、（ｂ）は、ＳＢＤ素子の逆方向のＪ−Ｖ特性を表すグラフ
【符号の説明】
【００７８】
１０    半導体基板
２０    炭化硅素エピタキシャル層（ドリフトエピ層）
２２    ウェル領域
２４    ソース領域
２６    コンタクト領域
２８    シリサイド層
３０    チャネルエピタキシャル層（チャネルエピ層）
３２    ゲート酸化膜
３４    ゲート電極
３５    チャネル領域
３６    絶縁膜（層間絶縁膜）
３７    コンタクトホール
４０    金属層
４１    バリアメタル層
４２    ショットキー電極
４３    コンタクトホール
４４    配線層（アルミニウム配線層）
５０    ＤＭＯＳＦＥＴ領域
５５    ＳＢＤ領域
６０    絶縁層（ｐ−ＳｉＮ膜）
６１    開口部
６２    金属層
７１    開口部
８０    裏面電極
８１    裏面シリサイド層
１００    半導体装置
【図１】
2009194127.tif 000003
【図２】
2009194127.tif 000004
【図３】
2009194127.tif 000005
【図４】
2009194127.tif 000006
【図５】
2009194127.tif 000007