(57)【要約】【課題】容量素子の小型化を図る低域ろ波回路（ループフィルタ）において、容量素子としてＭＯＳ容量を使用した場合の電圧依存によるＰＬＬ応答特性のばらつきと、ＭＯＳ容量として薄膜ゲートトランジスタを使用した場合のゲートリーク電流によるジッタ特性の劣化を抑制する。【解決手段】ループフィルタは、第１の容量素子３１と、この容量素子３１に直列に接続された抵抗素子３２及び第２の容量素子３３とを備える。前記第１の容量素子３１の一端に接続された第１の入力端ＩＮ１に第１の電流（Ｉｐ／１０）を与え、前記第１の容量素子３１の他端に接続された第２の入力端ＩＮ２に第２の電流（Ｉｐ／１０）を与えることにより、第１の容量素子３１の小型化が図られる。前記抵抗素子３２に直列に接続された可変電圧電源３５は、電圧制御端子３６から、第１の容量素子３１の両端の印加電圧が一定になるように制御される。【選択図】図３
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【特許請求の範囲】
【請求項１】
第１の容量素子を有する第１の素子ブロックと、
抵抗素子及び前記抵抗素子に直列に接続された可変電圧源を有し、一端が第１の素子ブロックと接続され、他端が基準電位に接続された第２の素子ブロックと、
前記第２の素子ブロックに並列に接続された第２の容量素子を有する第３の素子ブロックと、
前記第１の素子ブロックにおいて前記第２の素子ブロックが接続されていない端子に接続され、第１の電流を受ける第１の入力端と、
前記第１〜第３の素子ブロックの接続箇所に接続され、前記第１の電流の同方向所定倍に相当する第２の電流を受ける第２の入力端と、
前記第１の素子ブロックの第１の入力端に生じた電圧を出力する出力端と、
前記可変電圧源の電圧を制御する電圧制御端子とを有する
ことを特徴とする低域ろ波回路。
【請求項２】
前記請求項１記載の低域ろ波回路において、
前記可変電圧源は、
前記電圧制御端子により制御される可変電流源と、
前記可変電流源に直列に接続された抵抗素子とにより構成され、
前記可変電流源からの電流により前記抵抗素子に生じる電圧を出力とする
ことを特徴とする低域ろ波回路。
【請求項３】
前記請求項２記載の低域ろ波回路において、
前記可変電流源は、
前記電圧制御端子をデジタル制御信号入力端子とした電流出力型デジタルアナログ変換回路で構成される
ことを特徴とする低域ろ波回路。
【請求項４】
前記請求項２記載の低域ろ波回路において、
前記可変電流源は、
ゲート電極が前記電圧制御端子に、ソース電極が電源端子に、ドレイン電極が前記抵抗素子に各々接続されるＰチャンネルトランジスタで構成されている
ことを特徴とする低域ろ波回路。
【請求項５】
前記請求項１〜３の何れか1項に記載の低域ろ波回路において、
前記出力端の出力電圧と前記可変電圧源の出力電圧とを比較する電圧比較器と、
前記電圧比較器の比較結果に基づいて前記可変電圧源の電圧を制御する電圧制御回路とを有する
ことを特徴とする低域ろ波回路。
【請求項６】
前記請求項４記載の低域ろ波回路において、
負極側の入力端子が低域ろ波回路の前記出力端に、正極側の入力端子が前記可変電圧源の電圧出力点に、出力端子が前記電圧制御端子に各々接続された演算増幅器を有する
ことを特徴とする低域ろ波回路。
【請求項７】
前記請求項１〜６の何れか1項に記載の低域ろ波回路において、
前記第２の素子ブロックを構成する抵抗素子の一部又は全ては、前記可変電圧源を構成する抵抗素子を兼用する
ことを特徴とする低域ろ波回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、低域ろ波回路に関するものであり、特に、位相同期回路におけるループフィルタとしての使用に好適な低域ろ波回路の技術に関する。
【背景技術】
【０００２】
位相同期回路（以下、「ＰＬＬ」と称する）は、今や、半導体集積回路システムにおける必須の構成要素となっており、ほとんど全てのＬＳＩに搭載されている。また、その応用範囲は、通信機器を始め、マイクロプロセッサ、ＩＣカードなど、様々な分野にわたっている。
【０００３】
図７は、一般的なチャージポンプ型ＰＬＬの構成を示す。同図を参照しながら、ＰＬＬの概要を説明する。位相比較器１０は、ＰＬＬに与えられる入力クロックＣＫｉｎと帰還クロックＣＫｄｉｖとの位相差を比較し、この位相差に応じたアップ信号ＵＰ及びダウン信号ＤＮを出力する。チャージポンプ回路２０は、アップ信号ＵＰ及びダウン信号ＤＮに基づいて、電流Ｉｐを出力（吐き出し又は吸い込み）する。ループフィルタ３０は、電流Ｉｐを平滑化し、電圧Ｖｏｕｔとして出力する。電圧制御発振器４０は、電圧Ｖｏｕｔに基づいて、ＰＬＬの出力クロックＣＫｏｕｔの周波数を変化させる。分周器５０は、出力クロックＣＫｏｕｔをＮ分周し、帰還クロックＣＫｄｉｖとして位相比較器１０にフィードバックする。以上の動作の繰り返すうちに、出力クロックＣＫｏｕｔは次第に所定の周波数に収束し、ロックされる。
【０００４】
前記のＰＬＬの構成要素のうち、ループフィルタ３０は特に重要な要素である。ループフィルタ３０のフィルタ特性によって、ＰＬＬの応答特性が決定されると言って良い。
【０００５】
図８は、一般的な能動型ループフィルタを示す。このうち同図（ａ）は受動フィルタであり、同図（ｂ）は能動フィルタである。両者は互いに等価変換が可能であり、その伝達特性は等しい。同図から分かるように、ループフィルタ３０は、受動タイプ及び能動タイプの別を問わず、実質的には、抵抗素子と容量素子との組み合わせによる低域ろ波回路である。
【０００６】
ところで、ＰＬＬの制御理論によると、ＰＬＬの応答帯域幅は、最大でも入力クロックの１０分の１程度の周波数にすることが好ましいとされている。この理論に従うと、比較的低い周波数の基準クロックを入力とするＰＬＬでは、ループフィルタのカットオフ周波数を低くして、応答帯域幅を狭くする必要がある。従って、従来のＰＬＬにおけるループフィルタは、比較的大きな時定数（すなわち、ＣＲ積）を有している。この大きなＣＲ積を実現するには、容量素子を大きくするのが一般的である。
【０００７】
しかし、容量素子を大きくすることは、回路規模増大の要因となる。これは、特に、多数のＰＬＬを備えた半導体集積回路、例えば、マイクロプロセッサなどでは、深刻な問題となる。また、特に、ＩＣカードでは、信頼性の観点から、カードの厚さ以上の部品を実装することは避けなければならず、大型の容量素子の外付けといった対策を講じることは実質不可能である。
【０００８】
そこで、ループフィルタの容量素子を小さくするために、従来技術として、特許文献１には、図９に示すループフィルタ構成が開示されている。このループフィルタは、電流Ｉｐを所定比（α：１−α、例えばα＝０．１）に内分した２系統の電流を入力する。具体的には、ループフィルタは、入力端ＩＮ１及びＩＮ２からそれぞれ電流Ｉｐ／１０及び９Ｉｐ／１０を入力する。そして、入力端ＩＮ１に生じた電圧を出力する。これにより、図８（ａ）に示した受動フィルタと等価の伝達特性を確保しつつ、容量素子３１の大幅な縮小が可能となる。ここで、電源３４は、入力端ＩＮ２の電位が接地電位近くになり、入力端ＩＮ２への電流の供給／停止を制御するＭＯＳトランジスタ（図示せず）が安定して動作できなくなることを防いでいる。また、容量素子３３の両端にＭＯＳ容量の閾値電圧以上の電圧を印加することにより、ＭＯＳ容量値の電圧依存性をなくし、容量素子としてＭＯＳ容量を用い易くしている。
【特許文献１】特開２００５−２０６１８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、前記従来のループフィルタ構成では、容量素子３１にＭＯＳ容量を使用した場合、電源電圧の低電圧化に伴いＰＬＬのロック状態におけるループフィルタの電圧（入力端ＩＮ１の電圧）が低くなると、ＭＯＳ容量（容量素子３１）に加わる電圧（ロック時の入力端ＩＮ１と電源３４との差電圧）が閾値電圧以下となるため、容量値の電圧依存性が大きくなり、ＰＬＬの応答特性が大きくばらつくという問題があった。
【００１０】
また、容量素子３１は、ＰＬＬがロック状態のときに電位を保持する必要があるが、低コスト化のために単位面積当たりの容量が最も大きい低電圧トランジスタ（薄膜ゲートトランジスタ）を使用した場合、ゲートリーク電流が他の容量素子に比較して大きいため、その影響で電位が保持できず、ジッタ特性が劣化するという問題があった。
【００１１】
本発明は前記従来の課題を解決するものであり、その目的は、容量素子にＭＯＳ容量を使用した場合に容量値の電圧依存性によって生じるＰＬＬ応答特性のばらつきの抑制と、容量素子として低電圧トランジスタ（薄膜ゲートトランジスタ）を使用した場合のゲートリーク電流によるジッタ特性の劣化とを低減した低域ろ波回路を提供することにある。
【課題を解決するための手段】
【００１２】
前記目的を達成するために、本発明は、低域ろ波回路において、容量素子として低電圧トランジスタ（薄膜ゲートトランジスタ）を使用する場合に、この容量素子に加わる電圧を低電圧で一定に保つように制御することとする。
【００１３】
具体的に、請求項１記載の発明の低域ろ波回路は、第１の容量素子を有する第１の素子ブロックと、抵抗素子及び前記抵抗素子に直列に接続された可変電圧源を有し、一端が第１の素子ブロックと接続され、他端が基準電位に接続された第２の素子ブロックと、前記第２の素子ブロックに並列に接続された第２の容量素子を有する第３の素子ブロックと、前記第１の素子ブロックにおいて前記第２の素子ブロックが接続されていない端子に接続され、第１の電流を受ける第１の入力端と、前記第１〜第３の素子ブロックの接続箇所に接続され、前記第１の電流の同方向所定倍に相当する第２の電流を受ける第２の入力端と、前記第１の素子ブロックの第１の入力端に生じた電圧を出力する出力端と、前記可変電圧源の電圧を制御する電圧制御端子とを有することを特徴とする。
【００１４】
請求項２記載の発明は、前記請求項１記載の低域ろ波回路において、前記可変電圧源は、前記電圧制御端子により制御される可変電流源と、前記可変電流源に直列に接続された抵抗素子とにより構成され、前記可変電流源からの電流により前記抵抗素子に生じる電圧を出力とすることを特徴とする。
【００１５】
請求項３記載の発明は、前記請求項２記載の低域ろ波回路において、前記可変電流源は、前記電圧制御端子をデジタル制御信号入力端子とした電流出力型デジタルアナログ変換回路で構成されることを特徴とする。
【００１６】
請求項４記載の発明は、前記請求項２記載の低域ろ波回路において、前記可変電流源は、ゲート電極が前記電圧制御端子に、ソース電極が電源端子に、ドレイン電極が前記抵抗素子に各々接続されるＰチャンネルトランジスタで構成されていることを特徴とする。
【００１７】
請求項５記載の発明は、前記請求項１〜３の何れか1項に記載の低域ろ波回路において、前記出力端の出力電圧と前記可変電圧源の出力電圧とを比較する電圧比較器と、前記電圧比較器の比較結果に基づいて前記可変電圧源の電圧を制御する電圧制御回路とを有することを特徴とする。
【００１８】
請求項６記載の発明は、前記請求項４記載の低域ろ波回路において、負極側の入力端子が低域ろ波回路の前記出力端に、正極側の入力端子が前記可変電圧源の電圧出力点に、出力端子が前記電圧制御端子に各々接続された演算増幅器を有することを特徴とする。
【００１９】
請求項７記載の発明は、前記請求項１〜６の何れか1項に記載の低域ろ波回路において、前記第２の素子ブロックを構成する抵抗素子の一部又は全ては、前記可変電圧源を構成する抵抗素子を兼用することを特徴とする。
【００２０】
以上により、請求項１〜７記載の発明では、低域ろ波回路の出力電圧に応じて第２の素子ブロックを構成する可変電圧源の電圧を制御することにより、第１の容量素子に加わる電圧を一定に保つことができるので、容量素子としてＭＯＳ容量を使用した場合の電圧依存性による容量値ばらつきが最小化される。また、第１の容量素子に加わる電圧をほぼゼロとすることができるので、ＭＯＳ容量に低電圧トランジスタ（薄膜ゲートトランジスタ）を使用した場合のゲートリーク電流を極小化できる。
【発明の効果】
【００２１】
以上説明したように、請求項１〜７記載の発明によれば、低域ろ波回路において、容量素子としてＭＯＳ容量を使用した場合の電圧依存性による容量値ばらつきを最小化して、ＰＬＬ応答特性のばらつきを抑制する効果が得られると共に、ＭＯＳ容量に低電圧トランジスタ（薄膜ゲートトランジスタ）を使用した場合のゲートリーク電流を極小化して、その影響によるジッタ特性劣化を防ぐ効果が得られる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施形態について、図面を参照しながら説明する。
【００２３】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るＰＬＬの構成を示す。本実施形態に係るＰＬＬは、位相比較器１０と、チャージポンプ回路２０Ａと、ループフィルタ３０Ａと、出力クロック生成手段としての電圧制御発振器４０と、分周器５０とを備えたＰＬＬである。このうち、位相比較器１０、電圧制御発振器４０及び分周器５０については、既に説明した通りである。以下、チャージポンプ回路２０Ａ及びループフィルタ３０Ａについて詳細に説明する。
【００２４】
チャージポンプ回路２０Ａは、電流αＩｐ及び（１−α）Ｉｐをそれぞれ供給する充電用の電流源２１、２３と、放電用の電流源２２、２４とを備えている。そして、位相比較器１０から信号ＵＰが与えられると、制御スイッチＳＷ１及びＳＷ３が導通し、電流αＩｐ及び（１−α）Ｉｐが吐き出される。一方、信号ＤＯＷＮが与えられると、制御スイッチＳＷ２及びＳＷ４が導通し、電流αＩｐ及び（１−α）Ｉｐが吸い込まれる。すなわち、チャージポンプ回路２０Ａからは、電流Ｉｐをα：（１−α）に内分したものに相当する２系統の電流が出入される。
【００２５】
また、ループフィルタ３０Ａは、前記チャージポンプ回路２０Ａから出入される電流αＩｐ及び（１−α）Ｉｐをそれぞれ第１の入力端ＩＮ１及び第２の入力端ＩＮ２に入力する。このループフィルタ３０Ａにおいて、第１の入力端ＩＮ１と第２の入力端ＩＮ２との間には、第１の素子ブロックとしての容量素子３１が設けられている。また、第２の入力端ＩＮ２と基準電位（接地電位）との間には、第２の素子ブロックとしての、直列接続された抵抗素子３２及び可変電圧源３５と、これに並列に接続された第３の素子ブロックとしての容量素子３３とが設けられている。そして、ループフィルタ３０Ａは、入力端ＩＮ１に生じた電圧、すなわち、容量素子３１の一端に生じた電圧を出力端Ｖｏｕｔから出力する。以下、出力端Ｖｏｕｔの出力電圧も便宜上符号Ｖｏｕｔを使用する。
【００２６】
前記ループフィルタ３０Ａにおいて、第１の入力端ＩＮ１に与えられた電流αＩｐは、容量素子３１、及び並列接続された抵抗素子３２及び容量素子３３を流れる。また、第２の入力端ＩＮ２には、前記第１の入力端ＩＮ１に与えられた電流αＩｐと同じ向きに電流（１−α）Ｉｐが与えられ、並列接続された抵抗素子３２及び容量素子３３を流れる。従って、容量素子３１には並列接続された抵抗素子３２及び容量素子３３を流れる電流の一部しか流れないため、その静電容量を相対的に小さくすることができる。そして、容量素子３１を小型化した場合の容量素子３１及び抵抗素子３２間に生じる電圧は、入力端ＩＮ２を設けず且つ容量素子３１も小型化しない場合において、入力端ＩＮ１に電流Ｉｐを与えたときに生じる電圧と何ら変わることがない。
【００２７】
ここで、一般的な受動フィルタから本実施形態に係るループフィルタ３０Ａへの変換方法について、図２を参照しながら説明する。図２（ａ）に示した受動フィルタは、図８（ａ）に示した受動フィルタに他ならない。この受動フィルタにおいて、容量素子３１の容量値をＣｘ、抵抗素子３２の抵抗値をＲｘ、及び容量素子３３の容量値をＣ３ｘとするとき、次の変換式（１）〜（３）
【数１】
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に従って各素子値を変換することにより、図２（ｂ）に示した受動フィルタを得る。そして、この受動フィルタにおいて、入力端ＩＮ１とグランドとを入れ換えると共に、容量素子３１と抵抗素子３２との間に入力端ＩＮ２を設けて、２つの入力端ＩＮ１、ＩＮ２にそれぞれ電流Ｉｐ／１０及び９Ｉｐ／１０を与えるようにする。これにより、図２（ｃ）に示した容量素子３１が、従来の１／１０倍に縮小された受動フィルタ、すなわち、本実施形態に係るループフィルタ３０Ａを得る。
【００２８】
図１に戻り、本実施形態に係るループフィルタ３０Ａでは、抵抗素子３２に直列に、可変電圧源３５が接続されている。ここで、可変電圧源３５の電圧は、ＰＬＬのロック状態におけるループフィルタ３０Ａの出力電圧Ｖｏｕｔに応じて、電圧制御端子３６より制御し、容量素子３１の両端に印加される電圧を一定に保つようにする。これにより、容量素子３１に加わる電圧を一定に保てるので、容量素子としてＭＯＳ容量を使用した場合の電圧依存性がなくなり、ＰＬＬ応答特性のばらつきを抑制することができる。また、可変電圧源３５の電圧をループフィルタ３０Ａの出力電圧Ｖｏｕｔと等しくすることにより、第１の容量素子３１に加わる電圧をほぼゼロとすることができるので、ＭＯＳ容量に低電圧トランジスタ（薄膜ゲートトランジスタ）を使用した場合のゲートリーク電流を極小化でき、その影響によるジッタ特性劣化を防ぐことができる。尚、電圧制御端子３６の制御方法としては、ＰＬＬのロック状態における出力電圧Ｖｏｕｔを事前にシミュレーション又は評価などにより取得し、外部から制御する方法が最も簡単である。
【００２９】
ここで、図１における可変電圧源３５の具体的な回路構成を図３に示す。同図において、可変電圧源３５は、電圧制御端子３６により制御される可変電流源３７と、この可変電流源３７に直列接続された抵抗素子３８とにより構成され、可変電流源３７から抵抗素子３８に電流が供給されることにより、抵抗素子３８の一端に生じる電圧を出力電圧としている。
【００３０】
このような構成にすることにより、可変電圧源３５の内部抵抗値、すなわち、抵抗素子３８の抵抗値Ｒｖを図２（ｃ）に示した低域ろ波回路を構成する抵抗素子３２の抵抗値Ｒの一部又は全部として兼用して利用することが可能である。従って、抵抗素子３８の抵抗値Ｒｖと図３に示した抵抗素子３２の抵抗値Ｒｒとの合成抵抗を、図２（ｃ）に示した抵抗素子３２の抵抗値Ｒにする必要があるが、例えば、抵抗素子３８の抵抗値Ｒｖを抵抗値Ｒとすることにより、抵抗素子３２を省略することが可能となる。
【００３１】
ここで、図４（ａ）及び（ｂ）は、図３における可変電流源３７の構成例を示している。図４（ａ）は、電圧制御端子３６をデジタル制御信号入力端子として、前記可変電流源３７を、そのデジタル制御信号入力端子３６からのデジタル制御信号により出力電流が制御される電流出力型デジタルアナログ変換回路で構成した例を示している。同図（ｂ）は、可変電流源３７を、ゲート電極を電流制御端子３６に、ソース電極を電源端子に、ドレイン電極を抵抗素子３８の一端である可変電流源３７の電流出力端子に各々接続したＰチャンネルトランジスタで構成した例を示している。
【００３２】
（第２の実施形態）
以下、本発明の第２の実施形態における低域ろ波回路について図面を参照しながら説明する。
【００３３】
図５は、本発明の第２の実施形態における低域ろ波回路（ループフィルタ）の構成を示す。図５において、前記第１の実施形態と同様の構成を有するものについては、同一符号を付し、その説明を省略する。
【００３４】
図５において、第１の実施形態と相違する点は、ループフィルタ３０Ａにおいて、ループフィルタ３０Ａの出力電圧Ｖｏｕｔと可変電圧源３５の出力電圧とを比較する電圧比較器６０と、前記電圧比較器６０の比較結果に基づいて可変電圧源３５の出力電圧を制御する電圧制御回路６１とが設けられている点である。
【００３５】
ここで、電圧制御回路６１は、電圧比較器６０からループフィルタ３０Ａの出力電圧Ｖｏｕｔの方が高い比較結果を受ければ、可変電圧源３５の出力電圧を上げるように電圧制御端子３６を制御し、電圧比較器６０からループフィルタ３０Ａの出力電圧Ｖｏｕｔの方が低い比較結果を受ければ、可変電圧源３５の出力電圧を下げるように電圧制御端子３６を制御する。尚、ループフィルタ３０Ａの出力電圧Ｖｏｕｔの変化に対する可変電圧源３５の出力電圧の応答は、ＰＬＬの特性に影響しないようにＰＬＬの応答特性に対して十分遅くなるように設計する。
【００３６】
以上のような構成により、可変電圧源３５の出力電圧は、ループフィルタ３０Ａの出力電圧Ｖｏｕｔとほぼ等しい値となり、容量素子３１に印加される電圧はほぼゼロの一定値に保たれることとなる。すなわち、容量素子３１としてＭＯＳ容量を使用した場合、この容量素子３１の両端に印加される電圧が一定であるので、容量値の電圧依存がなくなり、ＰＬＬ応答特性のばらつきが抑制される。また、ＭＯＳ容量３１に低電圧トランジスタ（薄膜ゲートトランジスタ）を使用した場合、印加される電圧をほぼゼロ値にできるので、ゲートリーク電流を極小化でき、ゲートリーク電流の影響によるジッタ特性劣化を防ぐことができる。
【００３７】
また、本実施形態では、前記第１の実施形態で説明した電圧制御端子３６の制御方法のように、ＰＬＬのロック状態における出力電圧Ｖｏｕｔを事前にシミュレーション又は評価などにより取得し、外部から制御する必要がなくなる。
【００３８】
（第３の実施形態）
続いて、本発明の第３の実施形態について図６を参照しながら説明する。
【００３９】
図６において、第１の実施形態の構成と同様の構成を有するものについては、同一符号を付し、その説明を省略する。
【００４０】
図６において、第１の実施形態と相違する点は、図４（ｂ）に示す可変電流源３７をＰチャンネルトランジスタとした構成において、負極側の入力端子をループフィルタの出力端Ｖｏｕｔに、正極側の入力端子を可変電圧源３５の抵抗素子３８の一端である電圧出力点に、出力端子を電圧制御端子３６に接続した演算増幅器６２が追加されている点である。
【００４１】
ここで、演算増幅器６２は、可変電流源３７を構成するＰチャンネルトランジスタのゲート電極を制御することにより、負極側の電圧であるループフィルタ３０Ａの出力電圧Ｖｏｕｔと正極側の電圧である可変電圧源３５の電圧とが等しくなるように動作する。尚、前記第２の実施形態と同様に、ループフィルタ３０Ａの出力電圧Ｖｏｕｔの変化に対する可変電圧源３５の出力電圧の応答特性は、ＰＬＬの特性に影響しないように、ＰＬＬの応答特性に対して十分遅くなるように設計する。
【００４２】
以上により、容量素子３１に印加される電圧はほぼゼロの一定値に保たれることとなり、容量素子３１としてＭＯＳ容量を使用した場合の電圧依存はなくなり、ＰＬＬ応答特性のばらつきが抑制される。また、ＭＯＳ容量３１に低電圧トランジスタ（薄膜ゲートトランジスタ）を使用した場合に、印加される電圧をほぼゼロ値にできるので、ゲートリーク電流を極小化でき、ゲートリーク電流の影響によるジッタ特性劣化を防ぐことができる。
【００４３】
また、本実施形態では、前記第１の実施形態で説明した電圧制御端子３６の制御方法のように、ＰＬＬのロック状態における出力電圧Ｖｏｕｔを事前にシミュレーション又は評価などにより取得し、外部から制御する必要がなくなる。
【産業上の利用可能性】
【００４４】
以上説明したように、本発明の低域ろ波回路は、容量素子にＭＯＳ容量を適用した場合に生じる容量値の電圧依存によるＰＬＬの応答特性のばらつき抑制効果を持ち、また、単位面積密度の高い低電圧トランジスタ（薄膜ゲートトランジスタ）を使用した際に生じるゲートリーク電流によるジッタ特性劣化を低減する効果を有するので、半導体集積回路に搭載されるＰＬＬ回路の低域ろ波回路として有用である。
【図面の簡単な説明】
【００４５】
【図１】本発明の第１の実施形態に係る低域ろ波回路（ループフィルタ）を備えた位相同期回路（ＰＬＬ）の構成図である。
【図２】一般的な受動フィルタから本発明の第１の実施形態に係るループフィルタへの変換過程を示す図である。
【図３】本発明の第１の実施形態に係るループフィルタに備える可変電圧源の具体的回路を示す図である。
【図４】（ａ）は同可変電流源の具体的回路の一例を示す図、同図（ｂ）は同可変電流源の具体的回路の他の一例を示す図である。
【図５】本発明の第２の実施形態に係るループフィルタの構成図である。
【図６】本発明の第３の実施形態に係るループフィルタの構成図である。
【図７】従来の一般的なチャージポンプ型ＰＬＬの構成図である。
【図８】（ａ）は従来の一般的なループフィルタの回路図、同図（ｂ）は従来の他の一般的なループフィルタの回路図である。
【図９】特許文献１に開示された従来の低域ろ波回路の構成図である。
【符号の説明】
【００４６】
１０            ＰＬＬ（位相比較器）
２０、２０Ａ    チャージポンプ回路
３０、３０Ａ    ループフィルタ（低域ろ波回路）
３１            容量素子（第１の容量素子、第１の素子ブロック）
３２            抵抗素子（第２の素子ブロックの構成要素）
３３            容量素子（第２の容量素子、第３の素子ブロック）
３５            可変電圧源
３６            電圧制御端子
３７            可変電流源
３８            抵抗素子（可変電圧源の構成要素、可変電圧源の内部抵抗）
６０            電圧比較器
６１            電圧制御回路
６２            演算増幅回路
ＩＮ１          第１の入力端子
ＩＮ２          第２の入力端子
【図１】
2009194547.tif 000004
【図２】
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【図３】
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【図４】
2009194547.tif 000007
【図５】
2009194547.tif 000008
【図６】
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【図７】
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【図８】
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【図９】
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