(57)【要約】【課題】動作時におけるトランジスタのリーク電流を低減することが可能な半導体装置を提供する。【解決手段】半導体装置は、クロックに同期した信号を受ける入力ノードＩＮに結合される制御電極と、出力ノードＯＵＴに結合される第１導通電極と、第２導通電極とを有する第１のトランジスタＭ１，Ｍ２と、入力ノードＩＮに結合される制御電極と、出力ノードＯＵＴに結合される第１導通電極と、電源ノードに結合される第２導通電極とを有する第２のトランジスタＭ３，Ｍ４と、電源ノードと第２のトランジスタＭ３，Ｍ４の第２導通電極との間に接続され、クロックの周波数の検出結果を示す第１の制御信号ＶＤＥＴに基づいてオン・オフされる第１のスイッチ素子ＣＭ１とを備える。【選択図】図２
2009088387.tif 000002
【特許請求の範囲】
【請求項１】
クロックに同期した信号を受ける入力ノードに結合される制御電極と、出力ノードに結合される第１導通電極と、第２導通電極とを有する第１のトランジスタと、
前記入力ノードに結合される制御電極と、前記出力ノードに結合される第１導通電極と、電源ノードに結合される第２導通電極とを有する第２のトランジスタと、
前記電源ノードと前記第２のトランジスタの前記第２導通電極との間に接続され、前記クロックの周波数の検出結果を示す第１の制御信号に基づいてオン・オフされる第１のスイッチ素子とを備える半導体装置。
【請求項２】
前記半導体装置は、さらに、
前記入力ノードに結合される制御電極と、前記出力ノードに結合される第１導通電極と、電源ノードに結合される第２導通電極とを有する第３のトランジスタと、
前記電源ノードと前記第３のトランジスタの前記第２導通電極との間に接続され、前記クロックの周波数の検出結果を示す第２の制御信号に基づいてオン・オフされる第２のスイッチ素子とを備える請求項１記載の半導体装置。
【請求項３】
クロックに同期した信号を受ける入力ノードに結合される制御電極と、出力ノードに結合される第１導通電極と、第２導通電極とを有する第１のトランジスタと、
前記入力ノードに結合される制御電極と、前記出力ノードに結合される第１導通電極と、第２導通電極と、前記クロックの周波数の検出結果を示す制御信号に基づいて電位が変更されるバックゲートとを有する第２のトランジスタとを備える半導体装置。
【請求項４】
入力ノードに結合される制御電極と、出力ノードおよび第１電源ラインに結合される第１導通電極と、第２電源ラインに結合される第２導通電極とを有する第１のトランジスタと、
各々が、前記入力ノードに結合される制御電極と、前記出力ノードおよび前記第１電源ラインに結合される第１導通電極と、電源供給がオン・オフ制御される第３電源ラインに結合される第２導通電極とを有する第２のトランジスタないし第４のトランジスタとを備え、
前記第２電源ライン、前記第１電源ラインおよび前記第３電源ラインはこの順番に互いに間隔を隔てて配列され、
前記第１電源ラインと前記第２電源ラインとの間に、前記第１のトランジスタおよび前記第２のトランジスタが前記第１電源ラインおよび前記第２電源ラインの延在方向に並んで配置され、
前記第１電源ラインと前記第３電源ラインとの間に、前記第３のトランジスタおよび前記第４のトランジスタが前記第１電源ラインおよび前記第３電源ラインの延在方向に並んで配置される半導体装置。
【請求項５】
前記第１電源ラインないし前記第３電源ラインと、前記第１のトランジスタないし前記第４のトランジスタとを含む領域が、前記第１電源ラインないし前記第３電源ラインの配列方向に繰り返し配置され、隣り合う前記領域が対称になるように配置され、かつ隣り合う前記領域は前記第２電源ラインまたは前記第３電源ラインを共有する請求項４記載の半導体装置。
【請求項６】
前記第１のトランジスタないし前記第４のトランジスタは第１導電型であり、
前記半導体装置は、さらに、
各々が、前記入力ノードに結合される制御電極を有し、前記第１のトランジスタないし前記第４のトランジスタの前記第１導通電極と前記第１電源ラインとの間に接続され、かつ前記第１のトランジスタと略同じサイズである第２導電型の第５のトランジスタないし第８のトランジスタを備え、
前記第１のトランジスタおよび前記第２のトランジスタと前記第１電源ラインとの間に、前記第５のトランジスタおよび前記第６のトランジスタが前記第１電源ラインおよび前記第２電源ラインの延在方向に並んで配置され、
前記第３のトランジスタおよび前記第４のトランジスタと前記第１電源ラインとの間に、前記第７のトランジスタおよび前記第８のトランジスタが前記第１電源ラインおよび前記第３電源ラインの延在方向に並んで配置される請求項４記載の半導体装置。
【請求項７】
入力ノードに結合される制御電極と、出力ノードに結合される第１導通電極と、第２電源ラインに結合される第２導通電極とを有する第１導電型の第１のトランジスタと、
各々が、前記入力ノードに結合される制御電極と、前記出力ノードに結合される第１導通電極と、電源供給がオン・オフ制御される第３電源ラインに結合される第２導通電極とを有する第１導電型の第２のトランジスタないし第４のトランジスタと、
各々が、前記入力ノードに結合される制御電極と、前記出力ノードに結合される第１導通電極と、第１電源ラインに結合される第２導通電極とを有する第２導電型の第５のトランジスタないし第８のトランジスタとを備え、
前記第１のトランジスタないし第８のトランジスタは略同じサイズであり、
前記第２電源ライン、前記第１電源ラインおよび前記第３電源ラインはこの順番に互いに間隔を隔てて配列され、
前記第１電源ラインと前記第２電源ラインとの間に、前記第１のトランジスタおよび前記第７のトランジスタが前記第１電源ラインおよび前記第２電源ラインの延在方向に並んで配置され、
前記第１電源ラインと前記第３電源ラインとの間に、前記第２のトランジスタおよび前記第４のトランジスタが前記第１電源ラインおよび前記第３電源ラインの延在方向に並んで配置され、
前記第１のトランジスタおよび前記第７のトランジスタと前記第１電源ラインとの間に、前記第５のトランジスタおよび前記第８のトランジスタが前記第１電源ラインおよび前記第２電源ラインの延在方向に並んで配置され、
前記第２のトランジスタおよび前記第４のトランジスタと前記第１電源ラインとの間に、前記第６のトランジスタおよび前記第３のトランジスタが前記第１電源ラインおよび前記第３電源ラインの延在方向に並んで配置される半導体装置。
【請求項８】
前記第１電源ラインないし前記第３電源ラインと、前記第１のトランジスタないし前記第８のトランジスタとを含む領域が、前記第１電源ラインないし前記第３電源ラインの配列方向に繰り返し配置され、隣り合う前記領域が対称になるように配置され、かつ隣り合う前記領域は前記第２電源ラインまたは前記第３電源ラインを共有する請求項７記載の半導体装置。
【請求項９】
入力ノードに結合される制御電極と、出力ノードおよび第１電源ラインに結合される第１導通電極と、第２電源ラインに結合される第２導通電極とを有する第１のトランジスタと、
各々が、前記入力ノードに結合される制御電極と、前記出力ノードおよび前記第１電源ラインに結合される第１導通電極と、前記第２電源ラインに結合される第２導通電極と、バックゲートに対応し、かつ電位が変更可能なウエルとを有し、かつ前記第１のトランジスタと略同じサイズである第２のトランジスタないし第４のトランジスタとを備え、
前記第１電源ラインおよび前記第２電源ラインは互いに間隔を隔てて配列され、
前記第１電源ラインと前記第２電源ラインとの間に、前記第１のトランジスタおよび前記第２のトランジスタが前記第１電源ラインおよび前記第２電源ラインの延在方向に並んで配置され、
前記第１電源ラインに対して前記第１のトランジスタおよび前記第２のトランジスタの反対側に、前記第３のトランジスタおよび前記第４のトランジスタが前記第１電源ラインおよび前記第２電源ラインの延在方向に並んで配置される半導体装置。
【請求項１０】
前記第３のトランジスタの前記ウエルおよび前記第４のトランジスタの前記ウエルは、供給電圧が変更可能なバックゲート電源ラインに結合され、
前記第１電源ラインおよび前記第２電源ラインと、前記第１のトランジスタないし前記第４のトランジスタとを含む領域が、前記第１電源ラインおよび前記第２電源ラインの配列方向に繰り返し配置され、
隣り合う一方の前記領域における前記第２のトランジスタの前記ウエルは、他方の前記領域における前記第３のトランジスタの前記ウエルおよび前記第４のトランジスタの前記ウエルのうち少なくともいずれか一方と結合される請求項９記載の半導体装置。
【請求項１１】
前記バックゲート電源ラインは、前記第１電源ラインおよび前記第２電源ラインの配列方向に延在するように配置された請求項９記載の半導体装置。
【請求項１２】
前記第１のトランジスタないし前記第４のトランジスタは第１導電型であり、
前記半導体装置は、さらに、
前記入力ノードに結合される制御電極を有し、前記第１のトランジスタの前記第１導通電極と前記第１電源ラインとの間に接続され、かつ前記第１のトランジスタと略同じサイズである第２導電型の第５のトランジスタと、
各々が、前記入力ノードに結合される制御電極と、バックゲートに対応し、かつ電位が変更可能なウエルとを有し、前記第２のトランジスタないし前記第４のトランジスタの前記第１導通電極と前記第１電源ラインとの間に接続され、かつ前記第１のトランジスタと略同じサイズである第２導電型の第６のトランジスタないし第８のトランジスタを備え、
前記第１のトランジスタおよび前記第２のトランジスタと前記第１電源ラインとの間に、前記第５のトランジスタおよび前記第６のトランジスタが前記第１電源ラインおよび前記第２電源ラインの延在方向に並んで配置され、
前記第３のトランジスタおよび前記第４のトランジスタと前記第１電源ラインとの間に、前記第７のトランジスタおよび前記第８のトランジスタが前記第１電源ラインおよび前記第２電源ラインの延在方向に並んで配置される請求項９記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、トランジスタのリーク電流を低減する半導体装置に関する。
【背景技術】
【０００２】
トランジスタのリーク電流を低減する方法としては、たとえば、スタンバイ時のリーク電流を低減するＭＴＣＭＯＳ（Multi Threshold Voltage Complementary Metal Oxide Semiconductor）回路、および動作時のリーク電流を低減するＶＴＣＭＯＳ（Variable Threshold Voltage Complementary Metal Oxide Semiconductor）回路があげられる。
【０００３】
ＭＴＣＭＯＳ回路の一例として、たとえば、特許文献１には、以下のような構成が開示されている。すなわち、マスタフリップフロップ及びスレーブフリップフロップを備えたマスタスレーブ型フリップフロップにおいて、マスタフリップフロップには、閾値が低いトランジスタにより構成され、かつ遮断可能な電源に接続されるインバータを用いる。これにより、待機時の消費電力を削減する一方で、動作速度の低下を抑えることができる。また、スレーブフリップフロップには、高めの閾値のトランジスタで出力を駆動するインバータを用いる。これにより、リーク電流が少なくなるため、待機時にも通常動作させることができることから、記憶しているデータが失われることがない。
【０００４】
また、ＭＴＣＭＯＳ回路の他の例として、たとえば、特許文献２には、以下のような構成が開示されている。すなわち、２個の組合せ回路の各々は、低閾値電圧のトランジスタにより構成された論理回路と、この論理回路と電源線との間に接続され、制御信号に応じてオン・オフされるトランジスタとにより構成されている。２個の組合せ回路の出力端にそれぞれ接続された２個のフリップフロップ回路が制御信号に応じてデータを取り込む時のみ、この制御信号により組合せ回路をアクティブとしている。したがって、組合せ回路にはデータを出力する時だけ電源が供給され、その他の時は電源が供給されていないため、リーク電流を削減することができる。
【０００５】
また、ＶＴＣＭＯＳ回路の一例として、たとえば、特許文献３には、基板バイアス制御レギュレータにより基板電圧を可変とすることにより、リーク電流を抑え低消費電力化する構成が開示されている。
【特許文献１】特開平１１−２８４４９３号公報
【特許文献２】特開２００２−１１０９２０号公報
【特許文献３】特開２００２−１１１４７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１および２記載の構成は、ＭＴＣＭＯＳ回路の一例であるため、動作時におけるリーク電流を低減するための構成ではない。また、特許文献２記載の構成では、動作時すなわちデータを出力する時には論理回路が含むすべてのトランジスタが常に動作している。このため、フリップフロップ回路を低速で動作させる場合には、動作時の消費電力の中でリーク電流による消費電力の占める割合が増大してしまうという問題点があった。
【０００７】
また、特許文献１〜３記載の構成では、トランジスタへの電源供給を制御するための電源ラインが別途必要となるため、半導体装置の面積が増大してしまうという問題点があった。
【０００８】
それゆえに、本発明の目的は、動作時におけるトランジスタのリーク電流を低減することが可能な半導体装置を提供することである。
【０００９】
また、本発明の他の目的は、トランジスタのリーク電流を低減する構成において、配線による面積増大を低減することが可能な半導体装置を提供することである。
【課題を解決するための手段】
【００１０】
本発明の一実施例の形態の半導体装置は、要約すれば、入力ノードに結合される制御電極と、出力ノードに結合される導通電極とを有する第１のトランジスタと、入力ノードに結合される制御電極と、出力ノードに結合される導通電極とを有する第２のトランジスタとを備える。そして、第２のトランジスタへの電源電圧供給がオン・オフ可能であるか、あるいは第２のトランジスタのバックゲート電位が変更可能である。
【発明の効果】
【００１１】
本発明の一実施例の形態によれば、半導体装置の動作速度に応じて第２のトランジスタへの電源電圧供給をオン・オフするか、あるいは第２のトランジスタのバックゲート電位を変更することにより、半導体装置のドライブ能力を変更することができる。
【００１２】
したがって、動作時におけるトランジスタのリーク電流を低減することができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【００１４】
＜第１の実施の形態＞
図１は、本発明の第１の実施の形態に係る半導体装置の構成を示すブロック図である。
【００１５】
図１を参照して、半導体装置１０１は、動作速度検出回路１と、論理回路２と、ドライブ部ＤＲＶ１と、可変ドライブ部ＶＤＲＶ１とを備える。
【００１６】
論理回路２は、外部から受けた動作クロックＣＬＫに基づいて信号処理を行ない、入力ノードＩＮ経由でドライブ部ＤＲＶ１および可変ドライブ部ＶＤＲＶ１へ動作クロックＣＬＫに同期した信号を出力する。
【００１７】
ドライブ部ＤＲＶ１および可変ドライブ部ＶＤＲＶ１の各々は、たとえばＣＭＯＳインバータである。すなわち、ドライブ部ＤＲＶ１および可変ドライブ部ＶＤＲＶ１の各々は、入力ノードＩＮ経由で論理回路２から受けた信号の論理レベルを反転させた信号を出力ノードＯＵＴへ出力する。
【００１８】
動作速度検出回路１は、動作クロックＣＬＫの周波数を検出する。より詳細には、動作速度検出回路１は、動作クロックＣＬＫと基準クロックＲＥＦＣＬＫとを比較し、比較結果に基づいて動作速度検出信号ＶＤＥＴを可変ドライブ部ＶＤＲＶ１へ出力する。
【００１９】
可変ドライブ部ＶＤＲＶ１は、動作速度検出回路１から受けた動作速度検出信号ＶＤＥＴに基づいて、論理回路２から受けた信号の反転出力動作を行なうか否かを切り替える。
【００２０】
図２は、本発明の第１の実施の形態に係る半導体装置におけるドライブ部ＤＲＶ１および可変ドライブ部ＶＤＲＶ１の構成を示す回路図である。
【００２１】
図２を参照して、ドライブ部ＤＲＶ１は、ＰチャネルＭＯＳトランジスタＭ１と、ＮチャネルＭＯＳトランジスタＭ２とを含む。可変ドライブ部ＶＤＲＶ１は、ＰチャネルＭＯＳトランジスタＭ３と、ＮチャネルＭＯＳトランジスタＭ４と、制御トランジスタＣＭ１とを含む。制御トランジスタＣＭ１は、たとえばＰチャネルＭＯＳトランジスタである。
【００２２】
ＰチャネルＭＯＳトランジスタＭ１は、入力ノードＩＮに結合されるゲートと、出力ノードＯＵＴに結合されるドレインと、電源電圧ＶＤＤが供給される電源ノードＶＤＤに結合されるソースとを有する。
【００２３】
ＮチャネルＭＯＳトランジスタＭ２は、入力ノードＩＮに結合されるゲートと、ＰチャネルＭＯＳトランジスタＭ１のドレインおよび出力ノードＯＵＴに結合されるドレインと、接地電圧ＶＳＳが供給される接地ノードＶＳＳに結合されるソースとを有する。
【００２４】
ＰチャネルＭＯＳトランジスタＭ３は、入力ノードＩＮに結合されるゲートと、出力ノードＯＵＴに結合されるドレインと、電源電圧ＶＤＤの供給がオン・オフ制御される電源ノードＣＶＤＤに結合されるソースとを有する。
【００２５】
制御トランジスタＣＭ１は、電源ノードＣＶＤＤすなわちＰチャネルＭＯＳトランジスタＭ３のソースに結合されるドレインと、電源ノードＶＤＤに結合されるソースと、動作速度検出信号ＶＤＥＴを受けるゲートとを有する。
【００２６】
ＮチャネルＭＯＳトランジスタＭ４は、入力ノードＩＮに結合されるゲートと、ＰチャネルＭＯＳトランジスタＭ３のドレインおよび出力ノードＯＵＴに結合されるドレインと、接地電圧ＶＳＳが供給される接地ノードＶＳＳに結合されるソースとを有する。
【００２７】
図３は、本発明の第１の実施の形態に係る半導体装置の概略レイアウトを示す図である。
【００２８】
図３を参照して、点線で囲まれたＭ１〜Ｍ４の領域がトランジスタのウエルを示し、Ｓはトランジスタのソースを示し、Ｄはトランジスタのドレインを示す。また、ソースＳおよびドレインＤの境界を含む領域にトランジスタのゲートが形成されている。また、点線で囲まれた各々の領域は、他の領域とウエルの導電型が異なるか、あるいは他の領域のウエルと分離されている。
【００２９】
ＰチャネルＭＯＳトランジスタＭ１，Ｍ３のサイズは略同じである。また、ＮチャネルＭＯＳトランジスタＭ２，Ｍ４のサイズは略同じである。しかしながら、このような構成に限定するものではなく、ＰチャネルＭＯＳトランジスタＭ１，Ｍ３のサイズは異なっていてもよいし、ＮチャネルＭＯＳトランジスタＭ２，Ｍ４のサイズは異なっていてもよい。
【００３０】
電源ラインＶＤＤ、電源ラインＣＶＤＤおよび接地ラインＶＳＳは、この順番に互いに間隔を隔てて配列されている。電源ラインＶＤＤ、電源ラインＣＶＤＤおよび接地ラインＶＳＳは、たとえば略平行に配置される。なお、電源ラインＶＤＤおよび電源ラインＣＶＤＤの並びの順番は逆であってもよい。
【００３１】
ＰチャネルＭＯＳトランジスタＭ１，Ｍ３は、電源ラインＶＤＤ、電源ラインＣＶＤＤおよび接地ラインＶＳＳの延在方向に並んで配置される。ＮチャネルＭＯＳトランジスタＭ２，Ｍ４は、電源ラインＶＤＤ、電源ラインＣＶＤＤおよび接地ラインＶＳＳの延在方向に並んで配置される。
【００３２】
ＰチャネルＭＯＳトランジスタＭ１およびＮチャネルＭＯＳトランジスタＭ２は、電源ラインＶＤＤ、電源ラインＣＶＤＤおよび接地ラインＶＳＳの配列方向に並んで配置される。ＰチャネルＭＯＳトランジスタＭ３およびＮチャネルＭＯＳトランジスタＭ４は、電源ラインＶＤＤ、電源ラインＣＶＤＤおよび接地ラインＶＳＳの配列方向に並んで配置される。
【００３３】
ＰチャネルＭＯＳトランジスタＭ１は、コンタクトを介して電源ラインＶＤＤに接続されたＮ型ウエルを有する。ＮチャネルＭＯＳトランジスタＭ２は、コンタクトを介して接地ラインＶＳＳに接続されたＰ型ウエルを有する。ＰチャネルＭＯＳトランジスタＭ３は、コンタクトを介して電源ラインＣＶＤＤに接続されたＮ型ウエルを有する。ＮチャネルＭＯＳトランジスタＭ４は、コンタクトを介して接地ラインＶＳＳに接続されたＰ型ウエルを有する。
【００３４】
ＰチャネルＭＯＳトランジスタＭ１のＮ型ウエルとＰチャネルＭＯＳトランジスタＭ３のＮ型ウエルとは分離されている。ＮチャネルＭＯＳトランジスタＭ２のＰ型ウエルとＮチャネルＭＯＳトランジスタＭ４のＰ型ウエルとは分離されている。
【００３５】
また、半導体装置１０１は、ドライブ部ＤＲＶ１および可変ドライブ部ＶＤＲＶ１の組を複数組備える。すなわち、図３では、ＰチャネルＭＯＳトランジスタＭ１，Ｍ３およびＮチャネルＭＯＳトランジスタＭ２，Ｍ４を含む組が１つだけ代表的に示されているが、たとえば、この組が複数組存在し、電源ラインＶＤＤ、電源ラインＣＶＤＤおよび接地ラインＶＳＳの延在方向に並んで配置されている。なお、図３において示されているトランジスタの組を電源ラインＶＤＤまたは電源ラインＣＶＤＤにおいて折り返すか、あるいは接地ラインＶＳＳにおいて折り返すように配置された別のトランジスタの組が存在する構成であってもよい。この場合、上記トランジスタの複数組が電源ラインＶＤＤ、電源ラインＣＶＤＤおよび接地ラインＶＳＳの配列方向に配置される。
【００３６】
ここで、制御トランジスタＣＭ１のサイズは、ＰチャネルＭＯＳトランジスタＭ１，Ｍ３およびＮチャネルＭＯＳトランジスタＭ２，Ｍ４の各々のサイズよりも大きい。これにより、複数個のＰチャネルＭＯＳトランジスタＭ３のソースへの電源電圧ＶＤＤの供給を確実にオン・オフすることができる。また、半導体装置１０１の配線層は基板領域と比べてスペース的に余裕があるため、小さいサイズの制御トランジスタＣＭ１を複数個配置する構成と比べて半導体装置１０１の小型化を図ることができる。
【００３７】
［動作］
次に、本発明の第１の実施の形態に係る半導体装置がドライブ能力を切り替える動作について説明する。
【００３８】
動作速度検出回路１は、動作クロックＣＬＫの周波数が高い場合、すなわち基準クロックＲＥＦＣＬＫの周波数よりも動作クロックＣＬＫの周波数の方が高い場合には、論理ローレベルの動作速度検出信号ＶＤＥＴを可変ドライブ部ＶＤＲＶ１における制御トランジスタＣＭ１のゲートへ出力する。
【００３９】
制御トランジスタＣＭ１は、論理ローレベルの動作速度検出信号ＶＤＥＴを受けてオンする。これにより、電源電圧ＶＤＤが電源ノードＣＶＤＤすなわちＰチャネルＭＯＳトランジスタＭ３のソースに供給される。したがって、ドライブ部ＤＲＶ１および可変ドライブ部ＶＤＲＶ１の合計ドライブ能力すなわちドライブ部ＤＲＶ１および可変ドライブ部ＶＤＲＶ１における各トランジスタの合計サイズが半導体装置１０１のドライブ能力となる。すなわち、半導体装置１０１のドライブ能力を半導体装置１０１の高速動作にあわせて大きく設定することができる。
【００４０】
一方、動作クロックＣＬＫの周波数が低い場合、すなわち基準クロックＲＥＦＣＬＫの周波数よりも動作クロックＣＬＫの周波数の方が低い場合には、論理回路２から出力される信号の周波数も低くなる。この場合、高速スイッチングのための遷移時間および遅延時間を満たすような大きいサイズのトランジスタを構成することは不要である。
【００４１】
このため、動作速度検出回路１は、論理ハイレベルの動作速度検出信号ＶＤＥＴを可変ドライブ部ＶＤＲＶ１における制御トランジスタＣＭ１のゲートへ出力する。
【００４２】
制御トランジスタＣＭ１は、論理ハイレベルの動作速度検出信号ＶＤＥＴを受けてオフする。これにより、電源電圧ＶＤＤが電源ノードＣＶＤＤすなわちＰチャネルＭＯＳトランジスタＭ３のソースに供給されなくなる。したがって、ドライブ部ＤＲＶ１のドライブ能力すなわちドライブ部ＤＲＶ１におけるトランジスタのサイズが半導体装置１０１のドライブ能力となる。すなわち、半導体装置１０１のドライブ能力を半導体装置１０１の低速動作にあわせて小さく設定することができる。
【００４３】
そして、この場合、電源電圧ＶＤＤがＰチャネルＭＯＳトランジスタＭ３のソースに供給されなくなるため、電源電圧ＶＤＤによるリーク電流がＰチャネルＭＯＳトランジスタＭ３を通して流れなくなることから、リーク電流による電力消費を低減することができる。
【００４４】
ところで、特許文献１および２記載の構成は、ＭＴＣＭＯＳ回路の一例であるため、動作時におけるリーク電流を低減するための構成ではない。また、特許文献２記載の構成では、動作時にはすべてのトランジスタが常に動作しているため、低速で動作させる場合には、動作時の消費電力の中でリーク電流による消費電力の占める割合が増大してしまうという問題点があった。
【００４５】
しかしながら、本発明の第１の実施の形態に係る半導体装置では、ドライブ部ＤＲＶ１におけるトランジスタは、クロックＣＬＫに同期した信号を受ける入力ノードＩＮに結合されるゲートと、出力ノードに結合されるドレインまたはソースとを有する。可変ドライブ部ＶＤＲＶ１におけるＰチャネルＭＯＳトランジスタＭ３は、入力ノードＩＮに結合されるゲートと、出力ノードに結合されるドレインと、電源ノードＶＤＤに結合されるソースとを有する。そして、可変ドライブ部ＶＤＲＶ１は、電源ノードＶＤＤとＰチャネルＭＯＳトランジスタＭ３のソースとの間に接続され、クロックＣＬＫの周波数検出結果を示す動作速度検出信号ＶＤＥＴに基づいてオン・オフされる制御トランジスタＣＭ１とを備える。
【００４６】
このような構成により、半導体装置の動作速度に応じて適切に可変ドライブ部ＶＤＲＶ１におけるトランジスタへの電源電圧供給をオン・オフ制御することができる。したがって、本発明の第１の実施の形態に係る半導体装置では、半導体装置の動作速度に応じて適切にトランジスタのリーク電流を低減することができる。
【００４７】
なお、本発明の第１の実施の形態に係る半導体装置では、ドライブ部ＤＲＶ１および可変ドライブ部ＶＤＲＶ１はインバータであるとしたが、これに限定するものではない。ドライブ部ＤＲＶ１および可変ドライブ部ＶＤＲＶ１はバッファであってもよいし、また、トランジスタをそれぞれ１個だけ含む構成であってもよい。
【００４８】
また、本発明の第１の実施の形態に係る半導体装置では、ドライブ部ＤＲＶ１および可変ドライブ部ＶＤＲＶ１が含むトランジスタはＭＯＳトランジスタであるとしたが、これに限定するものではなく、たとえばバイポーラトランジスタであってもよい。
【００４９】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【００５０】
＜第２の実施の形態＞
本実施の形態は、第１の実施の形態に係る半導体装置と比べて可変ドライブ部を増やした半導体装置に関する。以下で説明する内容以外は第１の実施の形態に係る半導体装置と同様である。
【００５１】
図４は、本発明の第２の実施の形態に係る半導体装置の構成を示す図である。
図４を参照して、半導体装置１０２は、動作速度検出回路１１と、論理回路２と、ドライブ部ＤＲＶ１と、可変ドライブ部ＶＤＲＶ１１，ＶＤＲＶ１２とを備える。
【００５２】
ドライブ部ＤＲＶ１および可変ドライブ部ＶＤＲＶ１１，ＶＤＲＶ１２の各々は、たとえばＣＭＯＳインバータである。すなわち、ドライブ部ＤＲＶ１および可変ドライブ部ＶＤＲＶ１１，ＶＤＲＶ１２の各々は、入力ノードＩＮ経由で論理回路２から受けた信号の論理レベルを反転させた信号を出力ノードＯＵＴへ出力する。
【００５３】
動作速度検出回路１１は、動作クロックＣＬＫの周波数を検出する。より詳細には、動作速度検出回路１１は、動作クロックＣＬＫと基準クロックＲＥＦＣＬＫ１〜ＲＥＦＣＬＫ３とを比較し、比較結果に基づいて動作速度検出信号ＶＤＥＴ１１，ＶＤＥＴ１２を可変ドライブ部ＶＤＲＶ１１，ＶＤＲＶ１２へそれぞれ出力する。
【００５４】
可変ドライブ部ＶＤＲＶ１１は、動作速度検出回路１から受けた動作速度検出信号ＶＤＥＴ１１に基づいて、論理回路２から受けた信号の反転出力動作を行なうか否かを切り替える。
【００５５】
可変ドライブ部ＶＤＲＶ１２は、動作速度検出回路１１から受けた動作速度検出信号ＶＤＥＴ１２に基づいて、論理回路２から受けた信号の反転出力動作を行なうか否かを切り替える。
【００５６】
図５は、本発明の第２の実施の形態に係る半導体装置におけるドライブ部ＤＲＶ１および可変ドライブ部ＶＤＲＶ１１，ＶＤＲＶ１２の構成を示す回路図である。
【００５７】
図５を参照して、可変ドライブ部ＶＤＲＶ１１は、ＰチャネルＭＯＳトランジスタＭ３と、ＮチャネルＭＯＳトランジスタＭ４と、制御トランジスタＣＭ１１とを含む。制御トランジスタＣＭ１１は、たとえばＮチャネルＭＯＳトランジスタである。可変ドライブ部ＶＤＲＶ１２は、ＰチャネルＭＯＳトランジスタＭ５と、ＮチャネルＭＯＳトランジスタＭ６と、制御トランジスタＣＭ１２とを含む。制御トランジスタＣＭ１２は、たとえばＮチャネルＭＯＳトランジスタである。
【００５８】
ＰチャネルＭＯＳトランジスタＭ３は、入力ノードＩＮに結合されるゲートと、出力ノードＯＵＴに結合されるドレインと、電源ノードＶＤＤに結合されるソースとを有する。
【００５９】
ＮチャネルＭＯＳトランジスタＭ４は、入力ノードＩＮに結合されるゲートと、ＰチャネルＭＯＳトランジスタＭ３のドレインおよび出力ノードＯＵＴに結合されるドレインと、接地電圧ＶＳＳの供給がオン・オフ制御される電源ノードＣＶＳＳ１に結合されるソースとを有する。
【００６０】
制御トランジスタＣＭ１１は、電源ノードＣＶＳＳ１すなわちＮチャネルＭＯＳトランジスタＭ４のソースに結合されるドレインと、接地ノードＶＳＳに結合されるソースと、動作速度検出信号ＶＤＥＴ１１を受けるゲートとを有する。
【００６１】
また、ＰチャネルＭＯＳトランジスタＭ５は、入力ノードＩＮに結合されるゲートと、出力ノードＯＵＴに結合されるドレインと、電源ノードＶＤＤに結合されるソースとを有する。
【００６２】
ＮチャネルＭＯＳトランジスタＭ６は、入力ノードＩＮに結合されるゲートと、ＰチャネルＭＯＳトランジスタＭ５のドレインおよび出力ノードＯＵＴに結合されるドレインと、接地電圧ＶＳＳの供給がオン・オフ制御される電源ノードＣＶＳＳ２に結合されるソースとを有する。
【００６３】
制御トランジスタＣＭ１２は、電源ノードＣＶＳＳ２すなわちＮチャネルＭＯＳトランジスタＭ６のソースに結合されるドレインと、接地ノードＶＳＳに結合されるソースと、動作速度検出信号ＶＤＥＴ１２を受けるゲートとを有する。
【００６４】
ＰチャネルＭＯＳトランジスタＭ５およびＮチャネルＭＯＳトランジスタＭ６のサイズは、ＰチャネルＭＯＳトランジスタＭ３およびＮチャネルＭＯＳトランジスタＭ４のサイズより大きい。
【００６５】
［動作］
次に、本発明の第２の実施の形態に係る半導体装置がドライブ能力を切り替える動作について説明する。以下では、基準クロックＲＥＦＣＬＫ１、ＲＥＦＣＬＫ２、ＲＥＦＣＬＫ３は、この順番に周波数が高いものとして説明する。
【００６６】
動作速度検出回路１１は、動作クロックＣＬＫの周波数が、基準クロックＲＥＦＣＬＫ１の周波数以上である場合には、論理ハイレベルの動作速度検出信号ＶＤＥＴ１１，ＶＤＥＴ１２を可変ドライブ部ＶＤＲＶ１１，ＶＤＲＶ１２における制御トランジスタＣＭ１１，ＣＭ１２のゲートへそれぞれ出力する。
【００６７】
制御トランジスタＣＭ１１，ＣＭ１２は、論理ハイレベルの動作速度検出信号ＶＤＥＴ１１，ＶＤＥＴ１２をそれぞれ受けてオンする。これにより、接地電圧ＶＳＳが電源ノードＣＶＳＳ１１，ＣＶＳＳ１２すなわちＮチャネルＭＯＳトランジスタＭ４，Ｍ６のソースにそれぞれ供給される。したがって、ドライブ部ＤＲＶ１および可変ドライブ部ＶＤＲＶ１１，ＶＤＲＶ１２の合計ドライブ能力すなわちドライブ部ＤＲＶ１および可変ドライブ部ＶＤＲＶ１１，ＶＤＲＶ１２における各トランジスタの合計サイズが半導体装置１０２のドライブ能力となる。
【００６８】
また、動作速度検出回路１１は、動作クロックＣＬＫの周波数が、基準クロックＲＥＦＣＬＫ１の周波数未満かつ基準クロックＲＥＦＣＬＫ２の周波数以上である場合には、論理ローレベルの動作速度検出信号ＶＤＥＴ１１を可変ドライブ部ＶＤＲＶ１１における制御トランジスタＣＭ１１のゲートへ出力する。また、動作速度検出回路１１は、論理ハイレベルの動作速度検出信号ＶＤＥＴ１２を可変ドライブ部ＶＤＲＶ１２における制御トランジスタＣＭ１２のゲートへ出力する。
【００６９】
制御トランジスタＣＭ１１は、論理ローレベルの動作速度検出信号ＶＤＥＴ１１を受けてオフする。また、制御トランジスタＣＭ１２は、論理ハイレベルの動作速度検出信号動作速度検出信号ＶＤＥＴ１２を受けてオンする。これにより、接地電圧ＶＳＳが電源ノードＣＶＳＳ１２すなわちＮチャネルＭＯＳトランジスタＭ６のソースに供給される一方で、接地電圧ＶＳＳが電源ノードＣＶＳＳ１１すなわちＮチャネルＭＯＳトランジスタＭ４のソースに供給されなくなる。したがって、ドライブ部ＤＲＶ１および可変ドライブ部ＶＤＲＶ１２の合計ドライブ能力すなわちドライブ部ＤＲＶ１および可変ドライブ部ＶＤＲＶ１２における各トランジスタの合計サイズが半導体装置１０２のドライブ能力となる。
【００７０】
また、動作速度検出回路１１は、動作クロックＣＬＫの周波数が、基準クロックＲＥＦＣＬＫ２の周波数未満かつ基準クロックＲＥＦＣＬＫ３の周波数以上である場合には、論理ハイレベルの動作速度検出信号ＶＤＥＴ１１を可変ドライブ部ＶＤＲＶ１１における制御トランジスタＣＭ１１のゲートへ出力する。また、動作速度検出回路１１は、論理ローレベルの動作速度検出信号ＶＤＥＴ１２を可変ドライブ部ＶＤＲＶ１２における制御トランジスタＣＭ１２のゲートへ出力する。
【００７１】
制御トランジスタＣＭ１１は、論理ハイレベルの動作速度検出信号ＶＤＥＴ１１を受けてオンする。また、制御トランジスタＣＭ１２は、論理ローレベルの動作速度検出信号ＶＤＥＴ１２を受けてオフする。これにより、接地電圧ＶＳＳが電源ノードＣＶＳＳ１１すなわちＮチャネルＭＯＳトランジスタＭ４のソースに供給される一方で、接地電圧ＶＳＳが電源ノードＣＶＳＳ１２すなわちＮチャネルＭＯＳトランジスタＭ６のソースに供給されなくなる。したがって、ドライブ部ＤＲＶ１および可変ドライブ部ＶＤＲＶ１１の合計ドライブ能力すなわちドライブ部ＤＲＶ１および可変ドライブ部ＶＤＲＶ１１における各トランジスタの合計サイズが半導体装置１０２のドライブ能力となる。
【００７２】
また、動作速度検出回路１１は、動作クロックＣＬＫの周波数が、基準クロックＲＥＦＣＬＫ３の周波数未満である場合には、論理ローレベルの動作速度検出信号ＶＤＥＴ１１，ＶＤＥＴ１２を可変ドライブ部ＶＤＲＶ１１，ＶＤＲＶ１２における制御トランジスタＣＭ１１，ＣＭ１２のゲートへそれぞれ出力する。
【００７３】
制御トランジスタＣＭ１１，ＣＭ１２は、論理ローレベルの動作速度検出信号ＶＤＥＴ１１，ＶＤＥＴ１２を受けてオフする。これにより、接地電圧ＶＳＳが電源ノードＣＶＳＳ１１，ＣＶＳＳ１２すなわちＮチャネルＭＯＳトランジスタＭ４，Ｍ６のソースにそれぞれ供給されなくなる。したがって、ドライブ部ＤＲＶ１のドライブ能力すなわちドライブ部ＤＲＶ１におけるトランジスタのサイズが半導体装置１０２のドライブ能力となる。
【００７４】
その他の構成および動作は第１の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。したがって、本発明の第２の実施の形態に係る半導体装置では、半導体装置のドライブ能力を動作速度に応じて適切に設定することができるため、リーク電流による電力消費を半導体装置の動作速度に応じて適切に低減することができる。また、電源供給をオン・オフ制御するための２本の電源ラインＣＶＳＳ１，ＣＶＳＳ２だけで、半導体装置１０２のドライブ能力を４段階に調整することができる。
【００７５】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【００７６】
＜第３の実施の形態＞
本実施の形態は、第１の実施の形態に係る半導体装置と比べてドライブ能力を変更するための構成を変更した半導体装置に関する。以下で説明する内容以外は第１の実施の形態に係る半導体装置と同様である。
【００７７】
図６は、本発明の第３の実施の形態に係る半導体装置の構成を示す図である。
図６を参照して、半導体装置１０３は、動作速度検出回路１と、バックゲート電圧制御回路３と、論理回路２と、ドライブ部ＤＲＶ２１と、可変ドライブ部ＶＤＲＶ２１とを備える。ドライブ部ＤＲＶ２１は、ＰチャネルＭＯＳトランジスタＭ１１と、ＮチャネルＭＯＳトランジスタＭ１２とを含む。可変ドライブ部ＶＤＲＶ２１は、ＰチャネルＭＯＳトランジスタＭ１３と、ＮチャネルＭＯＳトランジスタＭ１４とを含む。
【００７８】
ドライブ部ＤＲＶ２１および可変ドライブ部ＶＤＲＶ２１の各々は、たとえばＣＭＯＳインバータである。すなわち、ドライブ部ＤＲＶ２１および可変ドライブ部ＶＤＲＶ２１の各々は、入力ノードＩＮ経由で論理回路２から受けた信号の論理レベルを反転させた信号を出力ノードＯＵＴへ出力する。
【００７９】
ＰチャネルＭＯＳトランジスタＭ１１は、入力ノードＩＮに結合されるゲートと、出力ノードＯＵＴに結合されるドレインと、電源電圧ＶＤＤが供給される電源ノードＶＤＤに結合されるソースとを有する。
【００８０】
ＮチャネルＭＯＳトランジスタＭ１２は、入力ノードＩＮに結合されるゲートと、ＰチャネルＭＯＳトランジスタＭ１１のドレインおよび出力ノードＯＵＴに結合されるドレインと、接地電圧ＶＳＳが供給される接地ノードＶＳＳに結合されるソースとを有する。
【００８１】
ＰチャネルＭＯＳトランジスタＭ１３は、入力ノードＩＮに結合されるゲートと、出力ノードＯＵＴに結合されるドレインと、電源電圧ＶＤＤが供給される電源ノードＶＤＤに結合されるソースと、バックゲート電圧ＶＤＤＢが供給されるバックゲートとを有する。
【００８２】
ＮチャネルＭＯＳトランジスタＭ１４は、入力ノードＩＮに結合されるゲートと、ＰチャネルＭＯＳトランジスタＭ１３のドレインおよび出力ノードＯＵＴに結合されるドレインと、接地電圧ＶＳＳが供給される接地ノードＶＳＳに結合されるソースと、バックゲート電圧ＶＳＳＢが供給されるバックゲートとを有する。
【００８３】
動作速度検出回路１は、動作クロックＣＬＫの周波数を検出する。より詳細には、動作速度検出回路１は、動作クロックＣＬＫと基準クロックＲＥＦＣＬＫとを比較し、比較結果に基づいて動作速度検出信号ＶＤＥＴをバックゲート電圧制御回路３へ出力する。
【００８４】
バックゲート電圧制御回路３は、動作速度検出回路１から受けた動作速度検出信号ＶＤＥＴに基づいて、バックゲート電圧ＶＳＳＢ，ＶＤＤＢを変更することによりＰチャネルＭＯＳトランジスタＭ１３の閾値およびＮチャネルＭＯＳトランジスタＭ１４の閾値を変える。
【００８５】
可変ドライブ部ＶＤＲＶ２１は、バックゲート電圧制御回路３から受けたバックゲート電圧ＶＳＳＢ，ＶＤＤＢに基づいてドライブ能力を変更する。
【００８６】
図７は、本発明の第３の実施の形態に係る半導体装置の概略レイアウトを示す図である。
【００８７】
図７を参照して、点線で囲まれたＭ１１〜Ｍ１４の領域がトランジスタのウエルを示し、Ｓはトランジスタのソースを示し、Ｄはトランジスタのドレインを示す。また、ソースＳおよびドレインＤの境界を含む領域にトランジスタのゲートが形成されている。また、点線で囲まれた各々の領域は、電源ラインＶＤＤ、バックゲート電源ラインＶＤＤＢ１、バックゲート電源ラインＶＳＳＢ１および接地ラインＶＳＳ他の領域とウエルの導電型が異なるか、あるいは他の領域のウエルと分離されている。
【００８８】
ＰチャネルＭＯＳトランジスタＭ１１，Ｍ１３のサイズは略同じである。また、ＮチャネルＭＯＳトランジスタＭ１２，Ｍ１４のサイズは略同じである。しかしながら、このような構成に限定するものではなく、ＰチャネルＭＯＳトランジスタＭ１１，Ｍ１３のサイズは異なっていてもよいし、ＮチャネルＭＯＳトランジスタＭ１２，Ｍ１４のサイズは異なっていてもよい。
【００８９】
電源ラインＶＤＤ、バックゲート電源ラインＶＤＤＢ１、バックゲート電源ラインＶＳＳＢ１および接地ラインＶＳＳは、この順番に互いに間隔を隔てて配列されている。電源ラインＶＤＤ、バックゲート電源ラインＶＤＤＢ１、バックゲート電源ラインＶＳＳＢ１および接地ラインＶＳＳは、たとえば略平行に配置される。なお、電源ラインＶＤＤおよびバックゲート電源ラインＶＤＤＢ１の並びの順番は逆であってもよい。また、接地ラインＶＳＳおよびバックゲート電源ラインＶＳＳＢ１の並びの順番は逆であってもよい。
【００９０】
ＰチャネルＭＯＳトランジスタＭ１１，Ｍ１３は、電源ラインＶＤＤ、バックゲート電源ラインＶＤＤＢ１、バックゲート電源ラインＶＳＳＢ１および接地ラインＶＳＳの延在方向に並んで配置される。ＮチャネルＭＯＳトランジスタＭ１２，Ｍ１４は、電源ラインＶＤＤ、バックゲート電源ラインＶＤＤＢ１、バックゲート電源ラインＶＳＳＢ１および接地ラインＶＳＳの延在方向に並んで配置される。
【００９１】
ＰチャネルＭＯＳトランジスタＭ１１およびＮチャネルＭＯＳトランジスタＭ１２は、電源ラインＶＤＤ、バックゲート電源ラインＶＤＤＢ１、バックゲート電源ラインＶＳＳＢ１および接地ラインＶＳＳの配列方向に並んで配置される。ＰチャネルＭＯＳトランジスタＭ１３およびＮチャネルＭＯＳトランジスタＭ１４は、電源ラインＶＤＤ、バックゲート電源ラインＶＤＤＢ１、バックゲート電源ラインＶＳＳＢ１および接地ラインＶＳＳの配列方向に並んで配置される。
【００９２】
ＰチャネルＭＯＳトランジスタＭ１１は、コンタクトを介して電源ラインＶＤＤに接続されたＮ型ウエルを有する。ＮチャネルＭＯＳトランジスタＭ１２は、コンタクトを介して接地ラインＶＳＳに接続されたＰ型ウエルを有する。ＰチャネルＭＯＳトランジスタＭ１３は、コンタクトを介してバックゲート電源ラインＶＤＤＢ１に接続されたＮ型ウエルを有する。ＮチャネルＭＯＳトランジスタＭ１４は、コンタクトを介してバックゲート電源ラインＶＳＳＢ１に接続されたＰ型ウエルを有する。ここで、バックゲート電源ラインＶＤＤＢ１には、バックゲート電圧制御回路３からのバックゲート電圧ＶＤＤＢが供給される。また、バックゲート電源ラインＶＳＳＢ１には、バックゲート電圧制御回路３からのバックゲート電圧ＶＳＳＢが供給される。
【００９３】
ＰチャネルＭＯＳトランジスタＭ１１のＮ型ウエルとＰチャネルＭＯＳトランジスタＭ１３のＮ型ウエルとは分離されている。ＮチャネルＭＯＳトランジスタＭ１２のＰ型ウエルとＮチャネルＭＯＳトランジスタＭ１４のＰ型ウエルとは分離されている。
【００９４】
また、半導体装置１０３は、ドライブ部ＤＲＶ１および可変ドライブ部ＶＤＲＶ１の組を複数組備える。すなわち、図７では、ＰチャネルＭＯＳトランジスタＭ１１，Ｍ１３およびＮチャネルＭＯＳトランジスタＭ１２，Ｍ１４を含む組が１つだけ代表的に示されているが、たとえば、この組が複数組存在し、電源ラインＶＤＤ、バックゲート電源ラインＶＤＤＢ１、バックゲート電源ラインＶＳＳＢ１および接地ラインＶＳＳの延在方向に並んで配置されている。なお、図７において示されているトランジスタの組を電源ラインＶＤＤまたはバックゲート電源ラインＶＤＤＢ１において折り返すか、あるいは接地ラインＶＳＳまたはバックゲート電源ラインＶＳＳＢ１において折り返すように配置された別のトランジスタの組が存在する構成であってもよい。この場合、上記トランジスタの複数組が電源ラインＶＤＤ、バックゲート電源ラインＶＤＤＢ１、バックゲート電源ラインＶＳＳＢ１および接地ラインＶＳＳの配列方向に配置される。
【００９５】
［動作］
次に、本発明の第３の実施の形態に係る半導体装置がドライブ能力を切り替える動作について説明する。
【００９６】
動作速度検出回路１は、動作クロックＣＬＫの周波数が高い場合、すなわち基準クロックＲＥＦＣＬＫの周波数よりも動作クロックＣＬＫの周波数の方が高い場合には、論理ローレベルの動作速度検出信号ＶＤＥＴをバックゲート電圧制御回路３へ出力する。
【００９７】
バックゲート電圧制御回路３は、論理ローレベルの動作速度検出信号ＶＤＥＴを受けると、ＰチャネルＭＯＳトランジスタＭ１３のバックゲートに供給するバックゲート電圧ＶＤＤＢを電源電圧ＶＤＤとし、かつＮチャネルＭＯＳトランジスタＭ１４のバックゲートに供給するバックゲート電圧ＶＳＳＢを接地電圧ＶＳＳとする。この場合、ＰチャネルＭＯＳトランジスタＭ１３およびＮチャネルＭＯＳトランジスタＭ１４は、ゲートにおいて受ける信号の論理レベルに応じてオン・オフする。したがって、ドライブ部ＤＲＶ１および可変ドライブ部ＶＤＲＶ２１の合計ドライブ能力すなわちドライブ部ＤＲＶ１および可変ドライブ部ＶＤＲＶ２１における各トランジスタの合計サイズが半導体装置１０３のドライブ能力となる。すなわち、半導体装置１０３のドライブ能力を半導体装置１０３の高速動作にあわせて大きく設定することができる。
【００９８】
一方、動作クロックＣＬＫの周波数が低い場合、すなわち基準クロックＲＥＦＣＬＫの周波数よりも動作クロックＣＬＫの周波数の方が低い場合には、動作速度検出回路１は、論理ハイレベルの動作速度検出信号ＶＤＥＴをバックゲート電圧制御回路３へ出力する。
【００９９】
バックゲート電圧制御回路３は、論理ハイレベルの動作速度検出信号ＶＤＥＴを受けて、ＰチャネルＭＯＳトランジスタＭ１３のバックゲートに供給するバックゲート電圧ＶＤＤＢを電源電圧ＶＤＤよりも高くし、かつＮチャネルＭＯＳトランジスタＭ１４のバックゲートに供給するバックゲート電圧ＶＳＳＢを接地電圧ＶＳＳよりも低くする。そうすると、ＰチャネルＭＯＳトランジスタＭ１３およびＮチャネルＭＯＳトランジスタＭ１４は、閾値電圧の絶対値が大きくなるため、ゲートにおいて受ける信号の論理レベルに関わらずオフする。
【０１００】
これにより、ドライブ部ＤＲＶ１のドライブ能力すなわちドライブ部ＤＲＶ１におけるトランジスタのサイズが半導体装置１０３のドライブ能力となる。すなわち、半導体装置１０３のドライブ能力を半導体装置１０３の低速動作にあわせて小さく設定することができる。
【０１０１】
そして、この場合、電源電圧ＶＤＤによるリーク電流がＰチャネルＭＯＳトランジスタＭ１３を通して流れず、また、接地電圧ＶＳＳによるリーク電流がＮチャネルＭＯＳトランジスタＭ１４を通して流れなくなることから、リーク電流による電力消費を低減することができる。
【０１０２】
その他の構成および動作は第１の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。したがって、本発明の第３の実施の形態に係る半導体装置では、半導体装置の動作速度に応じて適切にトランジスタのリーク電流を低減することができる。
【０１０３】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【０１０４】
＜第４の実施の形態＞
本実施の形態は、第１の実施の形態に係る半導体装置と比べて可変ドライブ部におけるトランジスタのサイズを大きくした半導体装置に関する。以下で説明する内容以外は第１の実施の形態に係る半導体装置と同様である。
【０１０５】
図８は、本発明の第４の実施の形態に係る半導体装置の概略レイアウトを示す図である。図８の見方は図３と同様であるため、ここでは詳細な説明を繰り返さない。
【０１０６】
図８を参照して、半導体装置１０４は、第１の実施の形態に係る半導体装置と比べて、ＰチャネルＭＯＳトランジスタＭ３の代わりにＰチャネルＭＯＳトランジスタＭ３Ａ，Ｍ３Ｂ，Ｍ３Ｃを備え、また、ＮチャネルＭＯＳトランジスタＭ４の代わりにＮチャネルＭＯＳトランジスタＭ４Ａ，Ｍ４Ｂ，Ｍ４Ｃを備える。
【０１０７】
ＰチャネルＭＯＳトランジスタＭ３Ａ，Ｍ３Ｂ，Ｍ３Ｃのサイズは、ＰチャネルＭＯＳトランジスタＭ１のサイズと略同じである。また、ＮチャネルＭＯＳトランジスタＭ４Ａ，Ｍ４Ｂ，Ｍ４Ｃのサイズは、ＮチャネルＭＯＳトランジスタＭ２のサイズと略同じである。すなわち、半導体装置１０４では、可変ドライブ部ＶＤＲＶ１のドライブ能力は、ドライブ部ＤＲＶ１の略３倍である。
【０１０８】
電源ラインＶＤＤ、接地ラインＶＳＳおよび電源ラインＣＶＤＤは、この順番に互いに間隔を隔てて配列されている。電源ラインＶＤＤ、接地ラインＶＳＳおよび電源ラインＣＶＤＤは、たとえば略平行に配置される。
【０１０９】
ＰチャネルＭＯＳトランジスタＭ１，Ｍ３Ａは、電源ラインＶＤＤ、接地ラインＶＳＳおよび電源ラインＣＶＤＤの延在方向に並んで配置される。
【０１１０】
ＮチャネルＭＯＳトランジスタＭ２，Ｍ４Ａは、ＰチャネルＭＯＳトランジスタＭ１，Ｍ３Ａと接地ラインＶＳＳとの間に、電源ラインＶＤＤ、接地ラインＶＳＳおよび電源ラインＣＶＤＤの延在方向に並んで配置される。
【０１１１】
ＰチャネルＭＯＳトランジスタＭ３Ｂ，Ｍ３Ｃは、電源ラインＶＤＤ、接地ラインＶＳＳおよび電源ラインＣＶＤＤの延在方向に並んで配置される。
【０１１２】
ＮチャネルＭＯＳトランジスタＭ４Ｂ，Ｍ４Ｃは、ＰチャネルＭＯＳトランジスタＭ３Ｂ，Ｍ３Ｃと接地ラインＶＳＳとの間に、電源ラインＶＤＤ、接地ラインＶＳＳおよび電源ラインＣＶＤＤの延在方向に並んで配置される。
【０１１３】
ＰチャネルＭＯＳトランジスタＭ１、ＮチャネルＭＯＳトランジスタＭ２，Ｍ４ＢおよびＰチャネルＭＯＳトランジスタＭ３Ｂは、この順番に電源ラインＶＤＤから電源ラインＣＶＤＤへの配列方向に並んで配置される。
【０１１４】
ＰチャネルＭＯＳトランジスタＭ３Ａ、ＮチャネルＭＯＳトランジスタＭ４Ａ，Ｍ４ＣおよびＰチャネルＭＯＳトランジスタＭ３Ｃは、この順番に電源ラインＶＤＤから電源ラインＣＶＤＤへの配列方向に並んで配置される。
【０１１５】
ＰチャネルＭＯＳトランジスタＭ１は、コンタクトを介して電源ラインＶＤＤに接続されたＮ型ウエルを有する。
【０１１６】
ＮチャネルＭＯＳトランジスタＭ２，Ｍ４Ａ，Ｍ４Ｂ，Ｍ４Ｃは、コンタクトを介して接地ラインＶＳＳに接続された共通のＰ型ウエルを有する。
【０１１７】
ＰチャネルＭＯＳトランジスタＭ３Ｂ，Ｍ３Ｃは、コンタクトを介して電源ラインＣＶＤＤに接続された共通のＮ型ウエルを有する。
【０１１８】
ＰチャネルＭＯＳトランジスタＭ３Ａは、ＮチャネルＭＯＳトランジスタＭ４Ａ，Ｍ４Ｃの上方を通る配線およびコンタクトを介して電源ラインＣＶＤＤに接続されたＮ型ウエルを有する。このような構成により、可変ドライブ部ＶＤＲＶ１内の配線のみでＰチャネルＭＯＳトランジスタＭ３Ａのソースおよびウエルと電源ラインＣＶＤＤとを接続することができる。
【０１１９】
ＰチャネルＭＯＳトランジスタＭ１のＮ型ウエルとＰチャネルＭＯＳトランジスタＭ３ＡのＮ型ウエルとは分離されている。
【０１２０】
また、図８では、ＰチャネルＭＯＳトランジスタＭ１，Ｍ３Ａ，Ｍ３Ｂ，Ｍ３ＣおよびＮチャネルＭＯＳトランジスタＭ２，Ｍ４Ａ，Ｍ４Ｂ，Ｍ４Ｃを含む組が１つだけ代表的に示されている。しかしながら、この組が複数組存在し、電源ラインＶＤＤ、接地ラインＶＳＳおよび電源ラインＣＶＤＤの延在方向に並んで配置されている構成であってもよい。
【０１２１】
電源ラインＶＤＤ、接地ラインＶＳＳおよび電源ラインＣＶＤＤと、ＰチャネルＭＯＳトランジスタＭ１，Ｍ３Ａ，Ｍ３Ｂ，Ｍ３ＣおよびＮチャネルＭＯＳトランジスタＭ２，Ｍ４Ａ，Ｍ４Ｂ，Ｍ４Ｃとを含むドライブトランジスタ領域が、電源ラインＶＤＤ、接地ラインＶＳＳおよび電源ラインＣＶＤＤの配列方向に繰り返し配置される。このドライブトランジスタ領域内において、接地ラインＶＳＳは共有されている。
【０１２２】
そして、隣り合うドライブトランジスタ領域は、電源ラインＶＤＤまたは電源ラインＣＶＤＤについて対称になるように配置され、かつ隣り合うドライブトランジスタ領域は電源ラインＶＤＤまたは電源ラインＣＶＤＤを共有している。
【０１２３】
ところで、特許文献１〜３記載の構成では、トランジスタへの電源供給を制御するための電源ラインが別途必要となるため、半導体装置の面積が増大してしまうという問題点があった。
【０１２４】
しかしながら、本発明の第４の実施の形態に係る半導体装置では、図８に示すレイアウトにより、ドライブトランジスタ領域内において、接地ラインＶＳＳが共有されている。また、隣り合うドライブトランジスタ領域は電源ラインＶＤＤまたは電源ラインＣＶＤＤを共有している。したがって、本発明の第４の実施の形態に係る半導体装置では、トランジスタのリーク電流を低減する構成において、配線による面積増大を低減することができる。
【０１２５】
また、たとえば、ドライブ部ＤＲＶ１における各トランジスタと、可変ドライブ部ＶＤＲＶ１における各トランジスタとを電源ラインＶＤＤ、接地ラインＶＳＳおよび電源ラインＣＶＤＤの配列方向に並べて配置する構成が考えられる。しかしながら、このような構成では、ドライブ部ＤＲＶ１側の領域にデッドスペースが生じてしまう。
【０１２６】
しかしながら、本発明の第４の実施の形態に係る半導体装置では、図８に示すレイアウトにより、デッドスペースが生じることを防ぐことができ、半導体装置の小型化を図ることができる。
【０１２７】
その他の構成および動作は第１の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。したがって、本発明の第４の実施の形態に係る半導体装置では、半導体装置の動作速度に応じて適切にトランジスタのリーク電流を低減することができる。
【０１２８】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【０１２９】
＜第５の実施の形態＞
本実施の形態は、第４の実施の形態に係る半導体装置と比べてレイアウトを変更した半導体装置に関する。以下で説明する内容以外は第４の実施の形態に係る半導体装置と同様である。
【０１３０】
図９は、本発明の第５の実施の形態に係る半導体装置の概略レイアウトを示す図である。図９の見方は図３と同様であるため、ここでは詳細な説明を繰り返さない。
【０１３１】
図９を参照して、半導体装置１０５は、第１の実施の形態に係る半導体装置と比べて、ＰチャネルＭＯＳトランジスタＭ３の代わりにＰチャネルＭＯＳトランジスタＭ３Ａ，Ｍ３Ｂ，Ｍ３Ｃ，Ｍ３Ｄを備え、また、ＮチャネルＭＯＳトランジスタＭ４の代わりにＮチャネルＭＯＳトランジスタＭ４Ａ，Ｍ４Ｂ，Ｍ４Ｃ，Ｍ４Ｄを備える。
【０１３２】
ＰチャネルＭＯＳトランジスタＭ３Ａ，Ｍ３Ｂ，Ｍ３Ｃ，Ｍ３Ｄのサイズは、ＰチャネルＭＯＳトランジスタＭ１のサイズと略同じである。また、ＮチャネルＭＯＳトランジスタＭ４Ａ，Ｍ４Ｂ，Ｍ４Ｃ，Ｍ４Ｄのサイズは、ＮチャネルＭＯＳトランジスタＭ２のサイズと略同じである。すなわち、半導体装置１０４では、可変ドライブ部ＶＤＲＶ１のドライブ能力は、ドライブ部ＤＲＶ１の略４倍である。
【０１３３】
電源ラインＶＤＤ、接地ラインＶＳＳおよび電源ラインＣＶＤＤは、この順番に互いに間隔を隔てて配列されている。電源ラインＶＤＤ、接地ラインＶＳＳおよび電源ラインＣＶＤＤは、たとえば略平行に配置される。
【０１３４】
ＰチャネルＭＯＳトランジスタＭ１およびＮチャネルＭＯＳトランジスタＭ４Ｂは、電源ラインＶＤＤ、接地ラインＶＳＳおよび電源ラインＣＶＤＤの延在方向に並んで配置される。
【０１３５】
ＮチャネルＭＯＳトランジスタＭ２，Ｍ４Ｄは、ＰチャネルＭＯＳトランジスタＭ１およびＮチャネルＭＯＳトランジスタＭ４Ｂと接地ラインＶＳＳとの間に、電源ラインＶＤＤ、接地ラインＶＳＳおよび電源ラインＣＶＤＤの延在方向に並んで配置される。
【０１３６】
ＰチャネルＭＯＳトランジスタＭ３Ａ，Ｍ３Ｄは、電源ラインＶＤＤ、接地ラインＶＳＳおよび電源ラインＣＶＤＤの延在方向に並んで配置される。
【０１３７】
ＮチャネルＭＯＳトランジスタＭ４ＡおよびＰチャネルＭＯＳトランジスタＭ３Ｂは、ＰチャネルＭＯＳトランジスタＭ３Ａ，Ｍ３Ｄと接地ラインＶＳＳとの間に、電源ラインＶＤＤ、接地ラインＶＳＳおよび電源ラインＣＶＤＤの延在方向に並んで配置される。
【０１３８】
ＰチャネルＭＯＳトランジスタＭ１、ＮチャネルＭＯＳトランジスタＭ２，Ｍ４ＡおよびＰチャネルＭＯＳトランジスタＭ３Ａは、この順番に電源ラインＶＤＤから電源ラインＣＶＤＤへの配列方向に並んで配置される。
【０１３９】
ＮチャネルＭＯＳトランジスタＭ４Ｂ，Ｍ４Ｃ、Ｍ４ＤおよびＰチャネルＭＯＳトランジスタＭ３Ｂ，Ｍ３Ｃ，Ｍ３Ｄは、この順番に電源ラインＶＤＤから電源ラインＣＶＤＤへの配列方向に並んで配置される。
【０１４０】
ＰチャネルＭＯＳトランジスタＭ１は、コンタクトを介して電源ラインＶＤＤに接続されたＮ型ウエルを有する。
【０１４１】
ＮチャネルＭＯＳトランジスタＭ２，Ｍ４Ａ，Ｍ４Ｂ，Ｍ４Ｃ，Ｍ４Ｄは、コンタクトを介して接地ラインＶＳＳに接続された共通のＰ型ウエルを有する。
【０１４２】
ＰチャネルＭＯＳトランジスタＭ３Ａ，Ｍ３Ｂ，Ｍ３Ｃ，Ｍ３Ｄは、コンタクトを介して電源ラインＣＶＤＤに接続された共通のＮ型ウエルを有する。
【０１４３】
このような構成により、本発明の第４の実施の形態に係る半導体装置におけるＰチャネルＭＯＳトランジスタＭ３Ａと電源ラインＣＶＤＤとを接続するためのＮチャネルＭＯＳトランジスタＭ４Ａ，Ｍ４Ｃの上方を通る配線が不要となるため、配線構造の簡素化を図ることができる。さらに、ＰチャネルＭＯＳトランジスタＭ３Ａ，Ｍ３Ｂ，Ｍ３Ｃ，Ｍ３Ｄが共通のＮ型ウエルを有することから、本発明の第４の実施の形態に係る半導体装置と比べてウエル間の電位のばらつきを防ぐことができる。
【０１４４】
また、図９では、ＰチャネルＭＯＳトランジスタＭ１，Ｍ３Ａ，Ｍ３Ｂ，Ｍ３Ｃ，Ｍ３ＤおよびＮチャネルＭＯＳトランジスタＭ２，Ｍ４Ａ，Ｍ４Ｂ，Ｍ４Ｃ，Ｍ４Ｄを含む組が１つだけ代表的に示されている。しかしながら、この組が複数組存在し、電源ラインＶＤＤ、接地ラインＶＳＳおよび電源ラインＣＶＤＤの延在方向に並んで配置されている構成であってもよい。
【０１４５】
電源ラインＶＤＤ、接地ラインＶＳＳおよび電源ラインＣＶＤＤと、チャネルＭＯＳトランジスタＭ１，Ｍ３Ａ，Ｍ３Ｂ，Ｍ３Ｃ，Ｍ３ＤおよびＮチャネルＭＯＳトランジスタＭ２，Ｍ４Ａ，Ｍ４Ｂ，Ｍ４Ｃ，Ｍ４Ｄとを含むドライブトランジスタ領域が、電源ラインＶＤＤ、接地ラインＶＳＳおよび電源ラインＣＶＤＤの配列方向に繰り返し配置される。このドライブトランジスタ領域内において、接地ラインＶＳＳは共有されている。
【０１４６】
そして、隣り合うドライブトランジスタ領域は、電源ラインＶＤＤまたは電源ラインＣＶＤＤについて対称になるように配置され、かつ隣り合うドライブトランジスタ領域は電源ラインＶＤＤまたは電源ラインＣＶＤＤを共有している。
【０１４７】
その他の構成および動作は第１の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。したがって、本発明の第５の実施の形態に係る半導体装置では、半導体装置の動作速度に応じて適切にトランジスタのリーク電流を低減することができる。また、トランジスタのリーク電流を低減する構成において、配線による面積増大を低減することができる。
【０１４８】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【０１４９】
＜第６の実施の形態＞
本実施の形態は、第３の実施の形態に係る半導体装置と比べて可変ドライブ部におけるトランジスタのサイズを大きくした半導体装置に関する。以下で説明する内容以外は第３の実施の形態に係る半導体装置と同様である。
【０１５０】
図１０は、本発明の第６の実施の形態に係る半導体装置の概略レイアウトを示す図である。図１０の見方は図７と同様であるため、ここでは詳細な説明を繰り返さない。
【０１５１】
図１０を参照して、半導体装置１０６は、第３の実施の形態に係る半導体装置と比べて、ＰチャネルＭＯＳトランジスタＭ１３の代わりにＰチャネルＭＯＳトランジスタＭ１３Ａ，Ｍ１３Ｂ，Ｍ１３Ｃを備え、また、ＮチャネルＭＯＳトランジスタＭ１４の代わりにＮチャネルＭＯＳトランジスタＭ１４Ａ，Ｍ１４Ｂ，Ｍ１４Ｃを備える。
【０１５２】
ＰチャネルＭＯＳトランジスタＭ１３Ａ，Ｍ１３Ｂ，Ｍ１３Ｃのサイズは、ＰチャネルＭＯＳトランジスタＭ１１のサイズと略同じである。また、ＮチャネルＭＯＳトランジスタＭ１４Ａ，Ｍ１４Ｂ，Ｍ１４Ｃのサイズは、ＮチャネルＭＯＳトランジスタＭ１２のサイズと略同じである。すなわち、半導体装置１０６では、可変ドライブ部ＶＤＲＶ２１のドライブ能力は、ドライブ部ＤＲＶ２１の略３倍である。
【０１５３】
電源電圧ＶＤＤが供給される電源ラインＶＤＤ、および接地電圧ＶＳＳが供給される接地ラインＶＳＳは、互いに間隔を隔てて配列されている。電源ラインＶＤＤおよび接地ラインＶＳＳは、たとえば略平行に配置される。
【０１５４】
ＰチャネルＭＯＳトランジスタＭ１１，Ｍ１３Ａは、電源ラインＶＤＤおよび接地ラインＶＳＳの延在方向に並んで配置される。
【０１５５】
ＮチャネルＭＯＳトランジスタＭ１２，Ｍ１４Ａは、ＰチャネルＭＯＳトランジスタＭ１１，Ｍ１３Ａと接地ラインＶＳＳとの間に、電源ラインＶＤＤおよび接地ラインＶＳＳの延在方向に並んで配置される。
【０１５６】
ＰチャネルＭＯＳトランジスタＭ１３Ｂ，Ｍ１３Ｃは、接地ラインＶＳＳに対してＰチャネルＭＯＳトランジスタＭ１１，Ｍ１３ＡおよびＮチャネルＭＯＳトランジスタＭ１２，Ｍ１４Ａの反対側に、電源ラインＶＤＤおよび接地ラインＶＳＳの延在方向に並んで配置される。
【０１５７】
ＮチャネルＭＯＳトランジスタＭ１４Ｂ，Ｍ１４Ｃは、ＰチャネルＭＯＳトランジスタＭ１３Ｂ，Ｍ１３Ｃと接地ラインＶＳＳとの間に、電源ラインＶＤＤおよび接地ラインＶＳＳの延在方向に並んで配置される。
【０１５８】
ＰチャネルＭＯＳトランジスタＭ１１、ＮチャネルＭＯＳトランジスタＭ１２，Ｍ１４ＢおよびＰチャネルＭＯＳトランジスタＭ１３Ｂは、この順番に電源ラインＶＤＤおよび接地ラインＶＳＳの配列方向に並んで配置される。
【０１５９】
ＰチャネルＭＯＳトランジスタＭ１３Ａ、ＮチャネルＭＯＳトランジスタＭ１４Ａ，Ｍ１４ＣおよびＰチャネルＭＯＳトランジスタＭ１３Ｃは、この順番に電源ラインＶＤＤおよび接地ラインＶＳＳの配列方向に並んで配置される。
【０１６０】
ＰチャネルＭＯＳトランジスタＭ１１は、コンタクトを介して電源ラインＶＤＤに接続されたＮ型ウエルを有する。
【０１６１】
ＮチャネルＭＯＳトランジスタＭ１２は、コンタクトを介して接地ラインＶＳＳに接続されたＰ型ウエルを有する。
【０１６２】
ＮチャネルＭＯＳトランジスタＭ１４Ａ，Ｍ１４Ｂ，Ｍ１４Ｃは、コンタクトを介してバックゲート電源ラインＶＳＳＢ１に接続された共通のＰ型ウエルを有する。
【０１６３】
ＰチャネルＭＯＳトランジスタＭ１３Ｂ，Ｍ１３Ｃは、コンタクトを介してバックゲート電源ラインＶＤＤＢ１に接続された共通のＮ型ウエルを有する。
【０１６４】
ＰチャネルＭＯＳトランジスタＭ１１のＮ型ウエルとＰチャネルＭＯＳトランジスタＭ１３ＡのＮ型ウエルとは分離されている。また、ＮチャネルＭＯＳトランジスタＭ１２のＰ型ウエルとＮチャネルＭＯＳトランジスタＭ１４Ａ，Ｍ１４Ｂ，Ｍ１４ＣのＰ型ウエルとは分離されている。
【０１６５】
また、図１０では、ＰチャネルＭＯＳトランジスタＭ１１，Ｍ１３Ａ，Ｍ１３Ｂ，Ｍ１３ＣおよびＮチャネルＭＯＳトランジスタＭ１２，Ｍ１４Ａ，Ｍ１４Ｂ，Ｍ１４Ｃを含む組が電源ラインＶＤＤおよび接地ラインＶＳＳの延在方向に２つだけ代表的に示されている。しかしながら、たとえばこの組は３組以上存在していてもよく、電源ラインＶＤＤおよび接地ラインＶＳＳの延在方向に並んで配置されている構成であってもよい。また、この複数組が配置されている領域の端部に設けられた２個のコンタクトを介して、ＮチャネルＭＯＳトランジスタＭ１４Ａ，Ｍ１４Ｂ，Ｍ１４ＣのＰ型ウエルとバックゲート電源ラインＶＳＳＢ１、およびＰチャネルＭＯＳトランジスタＭ１３Ｂ，Ｍ１３ＣのＮ型ウエルとバックゲート電源ラインＶＤＤＢ１がそれぞれ接続される。
【０１６６】
電源ラインＶＤＤおよび接地ラインＶＳＳと、ＰチャネルＭＯＳトランジスタＭ１１，Ｍ１３Ａ，Ｍ１３Ｂ，Ｍ１３ＣおよびＮチャネルＭＯＳトランジスタＭ１２，Ｍ１４Ａ，Ｍ１４Ｂ，Ｍ１４Ｃとを含むドライブトランジスタ領域が、電源ラインＶＤＤおよび接地ラインＶＳＳの配列方向に繰り返し配置される。このドライブトランジスタ領域内において、接地ラインＶＳＳは共有されている。
【０１６７】
そして、隣り合うドライブトランジスタ領域は、電源ラインＶＤＤを共有している。すなわち、隣り合う一方のドライブトランジスタ領域の電源ラインＶＤＤと他方のドライブトランジスタ領域の電源ラインＶＤＤとは共通である。
【０１６８】
また、ＰチャネルＭＯＳトランジスタＭ１３Ａは、隣のドライブトランジスタ領域のＰチャネルＭＯＳトランジスタＭ１３Ｂ，Ｍ１３ＣのＮ型ウエルを介してバックゲート電源ラインＶＤＤＢ１に接続されたＮ型ウエルを有する。すなわち、隣り合う一方のドライブトランジスタ領域におけるＰチャネルＭＯＳトランジスタＭ１３Ａと、他方のドライブトランジスタ領域におけるＰチャネルＭＯＳトランジスタＭ１３Ｂ，Ｍ１３Ｃとは、共通のＮ型ウエルを有する。
【０１６９】
このような構成により、ＰチャネルＭＯＳトランジスタＭ１３Ａとバックゲート電源ラインＶＤＤＢ１とを接続するためのＮチャネルＭＯＳトランジスタＭ１４Ａ，Ｍ１４Ｃの上方を通る配線が不要となるため、配線構造の簡素化を図ることができる。さらに、ＰチャネルＭＯＳトランジスタＭ１３Ａ，Ｍ１３Ｂ，Ｍ１３Ｃが共通のＮ型ウエルを有することから、ウエル間の電位のばらつきを防ぐことができる。
【０１７０】
その他の構成および動作は第３の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。したがって、本発明の第６の実施の形態に係る半導体装置では、半導体装置の動作速度に応じて適切にトランジスタのリーク電流を低減することができる。また、トランジスタのリーク電流を低減する構成において、配線による面積増大を低減することができる。
【０１７１】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【０１７２】
＜第７の実施の形態＞
本実施の形態は、第６の実施の形態に係る半導体装置と比べてバックゲート電源ラインを増やした半導体装置に関する。以下で説明する内容以外は第６の実施の形態に係る半導体装置と同様である。
【０１７３】
図１１は、本発明の第７の実施の形態に係る半導体装置の概略レイアウトを示す図である。図１１の見方は図１０と同様であるため、ここでは詳細な説明を繰り返さない。
【０１７４】
図１１を参照して、半導体装置１０７は、第６の実施の形態に係る半導体装置と比べて、さらに、バックゲート電源ラインＶＤＤＢ２，ＶＳＳＢ２を備える。
【０１７５】
バックゲート電源ラインＶＤＤＢ２には、バックゲート電圧制御回路３からのバックゲート電圧ＶＤＤＢが供給される。また、バックゲート電源ラインＶＳＳＢ２には、バックゲート電圧制御回路３からのバックゲート電圧ＶＳＳＢが供給される。
【０１７６】
バックゲート電源ラインＶＤＤＢ２，ＶＳＳＢ２は、電源ラインＶＤＤおよび接地ラインＶＳＳの配列方向に延在するように配置されている。また、バックゲート電源ラインＶＤＤＢ２，ＶＳＳＢ２は、電源ラインＶＤＤおよび接地ラインＶＳＳの配置される第１配線層より上層の第２配線層に配置される。
【０１７７】
ＮチャネルＭＯＳトランジスタＭ１４Ａ，Ｍ１４Ｂ，Ｍ１４Ｃは、コンタクトを介してバックゲート電源ラインＶＳＳＢ１に接続され、かつスルーホール、第１配線層における配線およびコンタクトを介してバックゲート電源ラインＶＳＳＢ２に接続された共通のＰ型ウエルを有する。
【０１７８】
ＰチャネルＭＯＳトランジスタＭ１３Ｂ，Ｍ１３Ｃは、コンタクトを介してバックゲート電源ラインＶＤＤＢ１に接続され、かつスルーホール、第１配線層における配線およびコンタクトを介してバックゲート電源ラインＶＤＤＢ２に接続された共通のＮ型ウエルを有する。
【０１７９】
ＰチャネルＭＯＳトランジスタＭ１３Ａは、隣のドライブトランジスタ領域のＰチャネルＭＯＳトランジスタＭ１３Ｂ，Ｍ１３ＣのＮ型ウエルを介してバックゲート電源ラインＶＤＤＢ１，ＶＤＤＢ２に接続されたＮ型ウエルを有する。
【０１８０】
このような構成により、バックゲート電源を強化するために新たなバックゲート電源ラインを電源ラインＶＤＤおよび接地ラインＶＳＳの延在方向に追加する構成と比べて、バックゲート電源ラインの本数および配置場所の自由度を高めることができるため、バックゲート電源の強化を図り、かつ配線による面積増大を低減することができる。
【０１８１】
その他の構成および動作は第６の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。したがって、本発明の第７の実施の形態に係る半導体装置では、半導体装置の動作速度に応じて適切にトランジスタのリーク電流を低減することができる。また、トランジスタのリーク電流を低減する構成において、配線による面積増大を低減することができる。
【０１８２】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０１８３】
【図１】本発明の第１の実施の形態に係る半導体装置の構成を示すブロック図である。
【図２】本発明の第１の実施の形態に係る半導体装置におけるドライブ部ＤＲＶ１および可変ドライブ部ＶＤＲＶ１の構成を示す回路図である。
【図３】本発明の第１の実施の形態に係る半導体装置の概略レイアウトを示す図である。
【図４】本発明の第２の実施の形態に係る半導体装置の構成を示す図である。
【図５】本発明の第２の実施の形態に係る半導体装置におけるドライブ部ＤＲＶ１および可変ドライブ部ＶＤＲＶ１１，ＶＤＲＶ１２の構成を示す回路図である。
【図６】本発明の第３の実施の形態に係る半導体装置の構成を示す図である。
【図７】本発明の第３の実施の形態に係る半導体装置の概略レイアウトを示す図である。
【図８】本発明の第４の実施の形態に係る半導体装置の概略レイアウトを示す図である。
【図９】本発明の第５の実施の形態に係る半導体装置の概略レイアウトを示す図である。
【図１０】本発明の第６の実施の形態に係る半導体装置の概略レイアウトを示す図である。
【図１１】本発明の第７の実施の形態に係る半導体装置の概略レイアウトを示す図である。
【符号の説明】
【０１８４】
１，１１  動作速度検出回路、２  論理回路、３  バックゲート電圧制御回路、１０１〜１０７  半導体装置、ＤＲＶ１，ＤＲＶ２１  ドライブ部、ＶＤＲＶ１，ＶＤＲＶ１１，ＶＤＲＶ１２，ＶＤＲＶ２１  可変ドライブ部、Ｍ１，Ｍ３，Ｍ５，Ｍ１１，Ｍ１３，Ｍ３Ａ，Ｍ３Ｂ，Ｍ３Ｃ，Ｍ３Ｄ，Ｍ１３Ａ，Ｍ１３Ｂ，Ｍ１３Ｃ  ＰチャネルＭＯＳトランジスタ、Ｍ２，Ｍ４，Ｍ６，Ｍ１２，Ｍ１４，Ｍ４Ａ，Ｍ４Ｂ，Ｍ４Ｃ，Ｍ４Ｄ，Ｍ１４Ａ，Ｍ１４Ｂ，Ｍ１４Ｃ  ＮチャネルＭＯＳトランジスタ、ＣＭ１，ＣＭ１１，ＣＭ１２  制御トランジスタ、ＶＤＤ，ＣＶＤＤ  電源ライン、ＶＳＳ  接地ライン、ＶＤＤＢ１，ＶＤＤＢ２，ＶＳＳＢ１，ＶＳＳＢ２  バックゲート電源ライン。
【図１】
2009088387.tif 000003
【図２】
2009088387.tif 000004
【図３】
2009088387.tif 000005
【図４】
2009088387.tif 000006
【図５】
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【図６】
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【図７】
2009088387.tif 000009
【図８】
2009088387.tif 000010
【図９】
2009088387.tif 000011
【図１０】
2009088387.tif 000012
【図１１】
2009088387.tif 000013