(57)【要約】【課題】電源回路用の容量素子の平面寸法を縮小することにより、不揮発性メモリを混載する論理用半導体装置の低コスト化を図ることのできる技術を提供する。【解決手段】選択用ｎＭＩＳのゲート絶縁膜または周辺回路のいずれかの電界効果トランジスタのゲート絶縁膜と同一層の絶縁膜を介して設けられた半導体基板の活性領域ＡＣＴと選択用ｎＭＩＳのゲート電極と同一層の導体膜からなる下部電極ＣＧｃｂとの間で第１容量部を構成し、電荷蓄積層を含む多層構造の絶縁膜を介して設けられた下部電極ＣＧｃｂとメモリ用ｎＭＩＳのゲート電極と同一層の導体膜からなる上部電極ＭＧｃｔとの間で第２容量部を構成し、第１容量部と第２容量部とを並列に接続することによって積層型容量素子Ｃ１を構成し、下部電極ＣＧｃｂ下の半導体基板の活性領域ＡＣＴに複数の容量素子用の溝１ａを形成する。【選択図】図３
2009088241.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主面の第１領域に第１電界効果トランジスタを含み、第２領域に前記第１電界効果トランジスタに隣接する第２電界効果トランジスタを含む不揮発性メモリセルと、前記半導体基板の主面の第３領域に容量素子とを有する半導体装置であって、
前記不揮発性メモリセルは、前記第１領域に形成された第１絶縁膜と、前記第１絶縁膜を介して形成された前記第１電界効果トランジスタの第１ゲート電極と、前記第２領域に形成された電荷を蓄積する機能を有する電荷蓄積層を含む第２絶縁膜と、前記第２絶縁膜を介して形成された前記第２電界効果トランジスタの第２ゲート電極と、前記第１ゲート電極と前記第２ゲート電極との間に形成された第３絶縁膜とから構成されており、
前記容量素子は、前記第３領域に形成された前記半導体基板の素子分離部に囲まれた活性領域と前記活性領域上に第１容量絶縁膜を介して設けられた下部電極との間で形成された第１容量部と、前記下部電極と前記下部電極上に第２容量絶縁膜を介して設けられた上部電極との間で形成された第２容量部とが並列に接続されて構成されており、
前記下部電極は前記第１電界効果トランジスタの第１ゲート電極と同一層の導体膜からなり、前記第２容量絶縁膜は前記第２絶縁膜と同一層の絶縁膜からなり、前記上部電極は前記第２電界効果トランジスタの第２ゲート電極と同一層の導体膜からなり、
前記第３領域の前記活性領域に、複数の溝が形成されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、前記第１容量絶縁膜は単層膜であり、前記第２容量絶縁膜は前記電荷蓄積層を含む積層膜であることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、前記第１容量絶縁膜は前記第１絶縁膜と同一層の絶縁膜、または周辺回路を構成するいずれかの電荷効果トランジスタのゲート絶縁膜と同一層の絶縁膜からなることを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、前記溝は矩形の平面形状を有し、前記溝の底辺は前記下部電極の厚さの２倍よりも大きいことを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置において、前記半導体基板の給電部の活性領域に達するコンタクトホールと、前記上部電極の引き出し部に達するコンタクトホールとを通じて、前記給電部の活性領域と前記上部電極の引き出し部とを配線で接続することにより、前記第１容量部と前記第２容量部とを並列に接続することを特徴とする半導体装置。
【請求項６】
半導体基板の主面の第１領域に第１電界効果トランジスタを含み、第２領域に前記第１電界効果トランジスタに隣接する第２電界効果トランジスタを含む不揮発性メモリセルと、前記半導体基板の主面の第３領域に容量素子とを形成する半導体装置の製造方法であって、以下の工程を含むことを特徴とする半導体装置の製造方法；
（ａ）前記半導体基板の主面に素子分離用の溝と、前記第３領域の前記半導体基板の主面に容量素子用の溝とを形成する工程、
（ｂ）前記素子分離用の溝の内部および前記容量素子用の溝の内部に絶縁膜を埋め込む工程、
（ｃ）前記容量素子用の溝の内部の前記絶縁膜を除去する工程、
（ｄ）前記第１領域の前記半導体基板の主面に第１絶縁膜を形成し、前記第３領域の前記半導体基板の主面に第１容量絶縁膜を形成する工程、
（ｅ）前記（ｄ）工程の後、前記半導体基板の主面上に第１導体膜を堆積した後、前記第１導体膜を加工して、前記第１領域に前記第１絶縁膜を介して前記第１導体膜からなる前記第１電界効果トランジスタの第１ゲート電極を形成し、前記第３領域に前記第１容量絶縁膜を介して前記第１導体膜からなる前記容量素子の下部電極を形成する工程、
（ｆ）前記（ｅ）工程の後、前記半導体基板の主面上に電荷を蓄積する機能を有する電荷蓄積層を含む第２絶縁膜を堆積する工程、
（ｇ）前記（ｆ）工程の後、前記半導体基板の主面上に第２導体膜を堆積した後、前記第２導体膜を加工して、前記第２領域に前記第２絶縁膜を介して前記第２導体膜からなる前記第２電界効果トランジスタの第２ゲート電極を形成し、前記第３領域の前記下部電極上に前記第２絶縁膜と同一層の絶縁膜からなる第２容量絶縁膜を介して前記第２導体膜からなる前記容量素子の上部電極を形成する工程。
【請求項７】
請求項６記載の半導体装置の製造方法において、前記第１容量絶縁膜は単層膜であり、前記第２容量絶縁膜は前記電荷蓄積層を含む積層膜であることを特徴とする半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法において、前記第１容量絶縁膜は前記第１絶縁膜と同一工程において形成される、または周辺回路を構成するいずれかの電荷効果トランジスタのゲート絶縁膜と同一工程において形成されることを特徴とする半導体装置の製造方法。
【請求項９】
請求項６記載の半導体装置の製造方法において、前記容量素子用の溝は矩形の平面形状を有し、前記容量素子用の溝の底辺は前記下部電極の厚さの２倍よりも大きく形成されることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項６記載の半導体装置の製造方法において、前記（ｇ）工程の後、さらに
（ｈ）前記半導体基板の主面上に層間絶縁膜を形成する工程と、
（ｉ）前記層間絶縁膜に、前記半導体基板の給電部の活性領域に達する第１コンタクトホールと、前記上部電極の引き出し部に達する第２コンタクトホールと、前記下部電極の引き出し部に達する第３コンタクトホールとを形成し、前記第１、第２および第３コンタクトホールの内部にプラグを形成する工程と、
（ｊ）前記第１、第２および第３コンタクトホールの内部のプラグにそれぞれ接続する配線を形成する工程とを有し、
前記給電部の活性領域に達する前記第１コンタクトホールの内部に形成されたプラグと、前記上部電極の引き出し部に達する前記第２コンタクトホールの内部に形成されたプラグとを前記配線により接続することを特徴とする半導体装置の製造方法。
【請求項１１】
半導体基板に形成された溝内に絶縁膜が埋め込まれ、かつ、前記半導体基板の活性領域を区画する素子分離部と、前記半導体基板上に形成された容量素子とを有する半導体装置であって、
前記容量素子は、前記活性領域に形成され、その接合深さが前記溝よりも深く、かつ、前記容量素子の第１電極を構成するウェルと、前記ウェル上に形成された第１容量絶縁膜と、前記第１容量絶縁膜上に形成された第２電極と、前記第２電極上に形成された第２容量絶縁膜と、前記第２容量絶縁膜上に形成された第３電極とを有し、
前記溝は、前記ウェル内にも形成されており、
前記第１容量絶縁膜および第２電極は、前記ウェル内の溝内部にも形成されていることを特徴とする半導体装置。
【請求項１２】
請求項１１記載の半導体装置において、
前記第２容量絶縁膜および第３電極は、前記ウェル内の溝内部にも形成されていることを特徴とする半導体装置。
【請求項１３】
請求項１１記載の半導体装置において、
前記容量素子は、前記第１電極、前記第１容量絶縁膜および前記第２電極からなる第１容量部と、前記第２電極、前記第２容量絶縁膜および前記第３電極からなる第２容量部とが並列接続されていることを特徴とした半導体装置。
【請求項１４】
請求項１１記載の半導体装置において、
前記ウェル内の溝の平面形状は矩形であり、前記ウェル内の溝の底辺は前記第２電極の厚さの２倍よりも大きく形成されることを特徴とする半導体装置。
【請求項１５】
請求項１１記載の半導体装置において、さらに、前記半導体基板の主面の第１領域に第１電界効果トランジスタを含み、かつ、第２領域に前記第１電界効果トランジスタに隣接する第２電界効果トランジスタを含む不揮発性メモリセルを有し、
前記不揮発性メモリセルは、前記第１領域に形成された第１絶縁膜と、前記第１絶縁膜を介して形成された前記第１電界効果トランジスタの第１ゲート電極と、前記第２領域に形成された電荷を蓄積する機能を有する電荷蓄積層を含む第２絶縁膜と、前記第２絶縁膜を介して形成された前記第２電界効果トランジスタの第２ゲート電極と、前記第１ゲート電極と前記第２ゲート電極との間に形成された前記第３絶縁膜とから構成されており、
前記第２電極は、前記第１電界効果トランジスタの第１ゲート電極と同一層の導体膜からなり、
前記第２容量絶縁膜は、前記第２絶縁膜と同一層の絶縁膜からなり、
前記第３電極は、前記第２電界効果トランジスタの第２ゲート電極と同一層の導体膜からなることを特徴とする半導体装置。
【請求項１６】
請求項１１記載の半導体装置において、さらに、前記半導体基板の他主面に不揮発性メモリセルを有し、
前記不揮発性メモリセルは、前記半導体基板に形成された第１絶縁膜と、前記第１絶縁膜上に形成された浮遊ゲート電極と、前記浮遊ゲート電極上に形成された第２絶縁膜と、前記第２絶縁膜上に形成された制御ゲート電極とを有し、
前記第２電極は、前記浮遊ゲート電極と同一層の導体膜からなり、
前記第２容量絶縁膜は、前記第２絶縁膜と同一層の絶縁膜からなり、
前記第３電極は、前記制御ゲート電極と同一層の導体膜からなることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、不揮発性メモリセルを同一のシリコン基板上に搭載し、大容量の容量素子を備える論理用半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
半導体装置に搭載される容量素子の構造およびその形成プロセスが、例えば下記特許文献等に記載されている。
【０００３】
半導体基板上に、電界効果トランジスタ等の半導体素子と容量素子とを有する半導体装置において、容量素子を、容量素子形成領域に形成された複数の溝、誘電体膜および電極で形成することにより、容量素子の表面積を増大させて単位面積当たりの容量を向上させる技術が特開２００３−３０９１８２号公報（特許文献１）に開示されている。
【０００４】
また、半導体基板を第１の電極とし、この第１の電極上にそれぞれポリシリコンで構成される第２および第３の電極を積層し、第１の電極および第２の電極によって第１のキャパシタを形成し、第２の電極および第３の電極によって第２のキャパシタを形成することにより、第１および第２のキャパシタの容量を直接的に決定する技術が特開２００３−６００４２号公報（特許文献２）に開示されている。
【特許文献１】特開２００３−３０９１８２号公報
【特許文献２】特開２００３−６００４２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
不揮発性メモリセルを論理用半導体装置と同一のシリコン基板上に搭載することで、高機能の半導体装置を実現することが可能となる。それらは、組み込み型マイクロコンピュータとして、産業用機械、家電品、自動車搭載装置などに広く用いられている。一般的には、そのマイクロコンピュータが必要とするプログラムが、混載された不揮発性メモリに格納されており、随時、読み出されて使用される。
【０００６】
不揮発性メモリを混載する論理用半導体装置では、不揮発性メモリの書き込み・消去動作用に、論理用半導体装置単独では使われない高電圧を発生するための大容量の容量素子を備える電源回路が必要とされる。この電源回路は不揮発性メモリを混載する論理用半導体装置において大きな面積を占めている。このため、電源回路用の容量素子の平面寸法の縮小が、不揮発性メモリを混載する論理用半導体装置の平面寸法の縮小にも有効となっている。そこで、例えば電荷保持の一方式であるＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）方式を採用した不揮発性メモリを混載する論理用半導体装置では、電源回路用の容量素子に積層型容量素子を用いることにより、電源回路用の容量素子の平面寸法の縮小を図っている。
【０００７】
図１９（ａ）に、本発明者らが検討したＭＯＮＯＳ方式不揮発性メモリを混載するマイクロコンピュータに搭載した積層型容量素子の要部平面図を示し、図１９（ｂ）に、同図（ａ）のＣ−Ｃ′線における要部断面図をそれぞれ示す。本発明者らが検討したＭＯＮＯＳ方式不揮発性メモリを混載するマイクロコンピュータでは、不揮発性メモリに選択用電界効果トランジスタとメモリ用電界効果トランジスタとからなるスプリットゲート型ＭＯＮＯＳメモリセルを採用している。なお、このスプリットゲート型ＭＯＮＯＳメモリセルについては、後に詳細に説明する。
【０００８】
積層型容量素子Ｃ２は、スプリットゲート型ＭＯＮＯＳメモリセルのゲート電極が選択用電界効果トランジスタのゲート電極とメモリ用電界効果トランジスタのゲート電極とを用いた積層構造であることを利用している。すなわち、図１９（ａ）および（ｂ）に示すように、シリコン基板５１の素子分離部ＳＧＩで囲まれた活性領域（図１９（ａ）では網掛けのハッチングで示す領域）ＡＣＴ上に、第１容量絶縁膜５２、選択用電界効果トランジスタのゲート電極と同一層の導体膜からなる下部電極５３、第２容量絶縁膜５４、メモリ用電界効果トランジスタのゲート電極と同一層の導体膜からなる上部電極５５を順次重ねて形成する。シリコン基板５１と下部電極５３との間で第１容量部が構成され、下部電極５３と上部電極５５との間で第２容量部が構成され、第１容量部と第２容量部とを並列に接続することにより、積層型容量素子Ｃ２は形成される。なお、図１９（ａ）中の表記ＣＮＴは、積層型容量素子Ｃ２を覆う層間絶縁膜に形成した下部電極５３または上部電極５５のそれぞれの引き出し部に達するコンタクトホールを示している。
【０００９】
この積層型容量素子Ｃ２を用いることにより、例えばシリコン基板上に容量絶縁膜および容量電極を積層する単層型容量素子よりも、同じ平面寸法で、１．５倍〜２倍程度大きい容量を得ることができる。従って、積層型容量素子Ｃ２を用いた電源回路用の容量素子の平面寸法を、容量を低減することなく、単層型容量素子を用いた電源回路用の容量素子の平面寸法よりも小さくすることが可能となる。
【００１０】
しかしながら、不揮発性メモリを混載する論理用半導体装置の低コスト化を図るためには、それに搭載する電源回路用の容量素子のさらなる平面寸法の縮小が望まれており、例えば単層型容量素子よりも、同じ平面寸法で、２倍以上大きい容量を得ることが可能な電源回路用の容量素子が必要とされている。
【００１１】
本発明の目的は、電源回路用の容量素子の平面寸法を縮小することにより、不揮発性メモリを混載する論理用半導体装置の低コスト化を図ることのできる技術を提供することにある。
【００１２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち、一実施例を簡単に説明すれば、次のとおりである。
【００１４】
本実施例は、半導体基板に形成された溝内に絶縁膜が埋め込まれ、かつ、半導体基板の活性領域を区画する素子分離部と、半導体基板上に形成された容量素子とを有する半導体装置である。容量素子は、活性領域に形成され、その接合深さが前記溝よりも深く、かつ、容量素子の第１電極を構成するウェルを有する。さらに、ウェル上に形成された第１容量絶縁膜を有する。さらに、第１容量絶縁膜上に形成された第２電極を有する。さらに、下部電極上に形成された第２容量絶縁膜を有する。さらに、第２容量絶縁膜上に形成された第３電極を有する。また、溝はウェル内にも形成されている。また、第１容量絶縁膜および第２電極は、ウェル内の溝内部にも形成されている。
【００１５】
本実施例は、選択用電界効果トランジスタとメモリ用電界効果トランジスタとからなるスプリットゲート型ＭＯＮＯＳメモリセルを用いた不揮発性メモリと、容量素子とを同一半導体基板上に有する半導体装置である。また、選択用電界効果トランジスタのゲート絶縁膜または周辺回路のいずれかの電界効果トランジスタのゲート絶縁膜と同一層の絶縁膜を介して設けられた半導体基板の活性領域と選択用電界効果トランジスタのゲート電極と同一層の導体膜からなる下部電極との間で第１容量部を構成している。また、電荷蓄積層を含む多層構造の絶縁膜を介して設けられた下部電極とメモリ用電界効果トランジスタのゲート電極と同一層の導体膜からなる上部電極との間で第２容量部を構成している。また、第１容量部と第２容量部とを並列に接続することによって積層型の容量素子が構成されている。また、下部電極下の半導体基板の活性領域に複数の溝が形成されているものである。
【００１６】
本実施例は、選択用電界効果トランジスタとメモリ用電界効果トランジスタとからなるスプリットゲート型ＭＯＮＯＳメモリセルを用いた不揮発性メモリと、容量素子とを同一半導体基板上に形成する半導体装置の製造方法である。まず、半導体基板の主面の素子分離領域に素子分離用の溝と容量素子領域に容量素子用の溝とを形成する。その後、これら溝の内部に絶縁膜を埋め込んだ後に容量素子用の溝の内部の絶縁膜を除去する。その後、容量素子領域の半導体基板の活性領域の主面に選択用電界効果トランジスタのゲート絶縁膜または周辺回路のいずれかの電界効果トランジスタのゲート絶縁膜と同一層の絶縁膜、および選択用電界効果トランジスタのゲート電極と同一層の導体膜からなる下部電極を順次形成して、半導体基板の活性領域と下部電極とからなる第１容量部を形成する。続いて、下部電極上に電荷蓄積層を含む多層構造の絶縁膜、およびメモリ用電界効果トランジスタのゲート電極と同一層の導体膜からなる上部電極を順次形成して、下部電極と上部電極とからなる第２容量部を形成する。その後、第１容量部と第２容量部とを並列に接続することにより積層型の容量素子を形成するものである。
【発明の効果】
【００１７】
本願において開示される発明のうち、一実施例によって得られる効果を簡単に説明すれば以下のとおりである。
【００１８】
電源回路用の容量素子の平面寸法を縮小することが可能となり、不揮発性メモリを混載する論理用半導体装置の低コスト化を図ることができる。
【発明を実施するための最良の形態】
【００１９】
本実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２０】
また、本実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、本実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、本実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２１】
また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、本実施の形態においては、電界効果トランジスタを代表するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｎチャネル型のＭＩＳＦＥＴをｎＭＩＳと略す。なお、ＭＯＳＦＥＴ（Metal Oxide Semiconductor ＦＥＴ）は、そのゲート絶縁膜が酸化シリコン（ＳｉＯ２等）膜からなる構造の電界効果トランジスタであり、上記ＭＩＳの下位概念に含まれるものとする。また、本実施の形態で記載するＭＯＮＯＳ型メモリセルについても、上記ＭＩＳの下位概念に含まれることは勿論である。また、本実施の形態において、窒化シリコン、窒化ケイ素またはシリコンナイトライドというときは、Ｓｉ３Ｎ４は勿論であるが、それのみではなく、シリコンの窒化物で類似組成の絶縁膜を含むものとする。また、本実施の形態において、ウエハと言うときは、Ｓｉ（Silicon）単結晶ウエハを主とするが、それのみではなく、ＳＯＩ（Silicon On Insulator）ウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。
【００２２】
また、本実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２３】
フローティングゲート方式は、電気的に孤立した導電体に電荷を蓄える電荷保持方式であるが、これとは異なる電荷保持方式として、窒化膜のような電荷を蓄積する性質をもつ絶縁体に電荷を蓄えるＭＯＮＯＳ方式がある。このＭＯＮＯＳ方式は、絶縁体に電荷を蓄える離散的記憶方式であるため、幾つかのリークパスがあっても全保持電荷が失われることがなく、絶縁体を取り囲む酸化膜欠陥に強いという利点を有する。従って、８ｎｍ以下の薄い酸化膜も適用可能で微細化に向くこと、低確率で起こる欠陥による極端な保持寿命低下がないため信頼性予測が容易なこと、メモリセル構造が単純で論理回路部と混載しやすいことなどから、近年、微細化の進展につれて注目されている電荷保持方式の一つである。
【００２４】
ＭＯＮＯＳ方式不揮発性メモリのメモリセルのなかでも、選択用電界効果トランジスタとメモリ用電界効果トランジスタとからなるスプリットゲート型ＭＯＮＯＳメモリセルは、注入効率の良いＳＳＩ（Source Side Injection）方式を採用できるため書込みの高速化および電源部面積の低減が図れること、このメモリセルを選択する電界効果トランジスタおよびこれに接続する電界効果トランジスタを素子面積の小さい低電圧系の電界効果トランジスタで構成できるため周辺回路の面積を低減できることから論理用半導体装置との混載用途に適している。
【００２５】
特に微細化に適したスプリットゲート型ＭＯＮＯＳメモリセルとして、自己整合を利用して選択用電界効果トランジスタまたはメモリ用電界効果トランジスタのどちらか一方をサイドウォールで形成する構造のメモリセルがある。この場合、フォトリソグラフィの位置合わせマージンが不要であること、自己整合で形成する電界効果トランジスタのゲート長はフォトリソグラフィの最小解像寸法以下とできることから、選択用電界効果トランジスタおよびメモリ用電界効果トランジスタを各々フォトマスクで形成する従来のメモリセルに比べて、より微細なメモリセルを実現することができる。
【００２６】
そこで、まず、スプリットゲート型ＭＯＮＯＳメモリセルにより構成されるＭＯＮＯＳ方式不揮発性メモリを混載する論理用半導体装置について説明する。本発明の一実施の形態によるＭＯＮＯＳ方式不揮発性メモリを混載する論理用半導体装置に搭載されるスプリットゲート型ＭＯＮＯＳメモリセルおよび電源回路用の積層型容量素子を図１〜図４を用いて説明する。
【００２７】
本発明の一実施の形態によるスプリットゲート型ＭＯＮＯＳメモリセルの構造の一例を図１および図２を用いて説明する。図１はスプリットゲート型ＭＯＮＯＳメモリセルを用いたメモリセルアレイの一部を示す要部平面図、図２はスプリットゲート型ＭＯＮＯＳメモリセルをチャネル長方向に沿って切断した要部断面図（図１のＡ−Ａ′線における要部断面図）である。
【００２８】
図１に示すように、ワード線には、メモリ用ｎＭＩＳのメモリゲート電極ＭＧ用のワード線ＷＬ１と選択用ｎＭＩＳの選択ゲート電極ＣＧ用のワード線ＷＬ２との２種類があり、これらは平行して第１方向に沿って延びている。ソース線ＳＬはワード線ＷＬ１，ＷＬ２と平行して第１方向に沿って延びており、各メモリセルＭＣのメモリゲート電極ＭＧに隣接し、対向するメモリセルＭＣと共有するソース領域に接続している。また、ビット線（図示は省略）は第１方向に沿って延びるワード線ＷＬ１，ＷＬ２に対して交差する方向である第２方向に沿って延びており、各メモリセルＭＣの選択ゲート電極ＣＧに隣接するドレイン領域にコンタクトホールＣＮＴに埋め込まれたプラグを介して接続している。単位メモリセルＭＣは、図１に示す一点破線で囲まれた領域にあたり，素子分離部ＳＧＩにより隣接するメモリセルＭＣと電気的に絶縁されている。
【００２９】
図２に示すように、半導体基板１は、例えばｐ型の単結晶シリコンからなり、半導体基板１には埋め込みｎウェルＮＷおよびｐウェルＰＷが形成されている。半導体基板１の主面（デバイス形成面）には本実施の形態によるメモリセルＭＣの選択用ｎＭＩＳ（Ｑｎｃ）とメモリ用ｎＭＩＳ（Ｑｎｍ）とが配置されている。このメモリセルＭＣのドレイン領域Ｄｒｍおよびソース領域Ｓｒｍは、例えば相対的に低濃度のｎ−型の半導体領域２ａｄ，２ａｓと、そのｎ−型の半導体領域２ａｄ，２ａｓよりも不純物濃度の高い相対的に高濃度のｎ＋型の半導体領域２ｂとを有している（ＬＤＤ（Lightly Doped Drain）構造）。ｎ−型の半導体領域２ａｄ，２ａｓは、メモリセルＭＣのチャネル領域側に配置され、ｎ＋型の半導体領域２ｂは、メモリセルＭＣのチャネル領域側からｎ−型の半導体領域２ａｄ，２ａｓ分だけ離れた位置に配置されている。
【００３０】
このドレイン領域Ｄｒｍとソース領域Ｓｒｍとの間の半導体基板１の主面上には、上記選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧと、上記メモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧとが隣接して延在しており、その延在方向において複数のメモリセルＭＣは半導体基板１に形成された素子分離部ＳＧＩを介して隣接している。選択ゲート電極ＣＧは半導体基板１の主面の第１領域に配置され、メモリゲート電極ＭＧは半導体基板１の主面の第１領域とは異なる第２領域に配置されている。選択ゲート電極ＣＧは、例えばｎ型の多結晶シリコン膜からなり、その不純物濃度は、例えば１×１０２０〜１×１０２１ｃｍ−３、そのゲート長は、例えば０．２〜０．３μｍ、その厚さは、例えば０．２５μｍである。メモリゲート電極ＭＧは、例えばｎ型の多結晶シリコン膜からなり、その不純物濃度は、例えば１×１０２０〜１×１０２１ｃｍ−３、そのゲート長は、例えば０．０５〜０．１５μｍである。
【００３１】
選択ゲート電極ＣＧと、メモリゲート電極ＭＧと、ソース領域Ｓｒｍおよびドレイン領域Ｄｒｍの一部を構成するｎ＋型の半導体領域２ｂの上面には、例えばコバルトシリサイド、ニッケルシリサイド、チタンシリサイド等のようなシリサイド層３が形成されている。スプリットゲート型ＭＯＮＯＳメモリセルＭＣでは、選択ゲート電極ＣＧおよびメモリゲート電極ＭＧの双方に電位を供給する必要があり、その動作速度は選択ゲート電極ＣＧおよびメモリゲート電極ＭＧの抵抗値に大きく依存する。従ってシリサイド層３を形成することにより選択ゲート電極ＣＧおよびメモリゲート電極ＭＧの低抵抗化を図ることが望ましい。シリサイド層３の厚さは、例えば２０ｎｍである。
【００３２】
選択ゲート電極ＣＧと半導体基板１の主面との間には、例えば厚さ１〜５ｎｍの薄い酸化シリコン膜からなるゲート絶縁膜４が設けられている。従って素子分離部ＳＧＩ上およびゲート絶縁膜４を介した半導体基板１の第１領域上に選択ゲート電極ＣＧが配置されている。このゲート絶縁膜４の下方の半導体基板１の主面には、例えばボロンが導入されてｐ型の半導体領域５が形成されている。この半導体領域５は、選択用ｎＭＩＳ（Ｑｎｃ）のチャネル形成用の半導体領域であり、この半導体領域５により選択用ｎＭＩＳ（Ｑｎｃ）のしきい値電圧が所定の値に設定されている。
【００３３】
メモリゲート電極ＭＧは選択ゲート電極ＣＧの側壁の片側に設けられており、絶縁膜６ｂ、電荷蓄積層ＣＳＬおよび絶縁膜６ｔを積層した電荷保持用絶縁膜（以下、絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬと記す）により選択ゲート電極ＣＧとメモリゲート電極ＭＧとの絶縁がなされている。また、絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを介した半導体基板１の第２領域上にメモリゲート電極ＭＧが配置されている。なお、図２では絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬの表記を６ｂ/ＣＳＬ/６ｔとして表現している。
【００３４】
電荷蓄積層ＣＳＬは、その上下を絶縁膜６ｂ，６ｔに挟まれた状態で設けられており、例えば窒化シリコン膜からなり、その厚さは、例えば５〜２０ｎｍである。窒化シリコン膜は、その膜中に離散的なトラップ準位を有し、このトラップ準位に電荷を蓄積する機能を有する絶縁膜である。絶縁膜６ｂ，６ｔは、例えば酸化シリコン膜等からなり、絶縁膜６ｂの厚さは、例えば１〜１０ｎｍ、絶縁膜６ｔの厚さは、例えば５〜１５ｎｍである。絶縁膜６ｂ，６ｔは窒素を含んだ酸化シリコン膜で形成することもできる。
【００３５】
上記絶縁膜６ｂの下方、ｐ型の半導体領域５とソース領域Ｓｒｍとの間の半導体基板１の主面には、例えばヒ素またはリンが導入されてｎ型の半導体領域７が形成されている。この半導体領域７は、メモリ用ｎＭＩＳ（Ｑｎｍ）のチャネル形成用の半導体領域であり、この半導体領域７によりメモリ用ｎＭＩＳ（Ｑｎｍ）のしきい値電圧が所定の値に設定されている。選択用ｎＭＩＳ（Ｑｎｃ）およびメモリ用ｎＭＩＳ（Ｑｎｍ）は絶縁膜８ａ，８ｂが積層された層間絶縁膜８に覆われており、この層間絶縁膜８にはドレイン領域Ｄｒｍに達するコンタクトホールＣＮＴが開口されている。ドレイン領域Ｄｒｍには、コンタクトホールＣＮＴに埋め込まれたプラグＰＬＧを介して、第１方向に延在するメモリゲート電極ＭＧ（または選択ゲート電極ＣＧ）に対して交差する方向である第２方向に延在する第１層配線Ｍ１が接続されている。この配線Ｍ１が、各メモリセルＭＣのビット線を構成している。
【００３６】
次に、本発明の一実施の形態による電源回路用の積層型容量素子の構造の一例を図３および図４を用いて説明する。図３は電源回路用の積層型容量素子の要部平面図、図４は図３のＢ−Ｂ′線における要部断面図である。なお、図３では、配線の記載を省略している。
【００３７】
図３および図４に示すように、半導体基板１の主面の素子分離部ＳＧＩで囲まれた活性領域（図３では網掛けのハッチングで示す領域）ＡＣＴに積層型容量素子Ｃ１が形成されている。この活性領域ＡＣＴの外形寸法は、例えば７．０μｍ×７．０μｍである。積層型容量素子Ｃ１の半導体基板１の主面には、例えば選択用ｎＭＩＳ（Ｑｎｃ）のゲート絶縁膜４または周辺回路のいずれかのＭＩＳのゲート絶縁膜と同一層の絶縁膜が形成されており、この絶縁膜が第１容量絶縁膜９となる。さらに、第１容量絶縁膜９上にメモリセルＭＣの選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧと同一層の導体膜からなる下部電極ＣＧｃｂと、メモリセルＭＣのメモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧと同一層の導体膜からなる上部電極ＭＧｃｔとが形成され、下部電極ＣＧｃｂと上部電極ＭＧｃｔとの間に形成された絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬと同一層の絶縁膜が第２容量絶縁膜１０となる。
【００３８】
すなわち、第１容量絶縁膜（選択用ｎＭＩＳ（Ｑｎｃ）のゲート絶縁膜４または周辺回路のいずれかのＭＩＳのゲート絶縁膜と同一層の絶縁膜）９を介して設けられた半導体基板１の活性領域ＡＣＴと下部電極ＣＧｃｂとの間で第１容量部が構成され（半導体基板１には埋め込みウェルＮＷおよびｐウェルＰＷが形成されており、本実施の形態ではｐウェルＰＷと下部電極ＣＧｃｂとの間で第１容量部は構成される）、第２容量絶縁膜（絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬと同一層の絶縁膜）１０を介して設けられた下部電極ＣＧｃｂと上部電極ＭＧｃｔとの間で第２容量部が構成され、この２つの容量部を並列に接続することによって、積層型容量素子Ｃ１が構成されている。
【００３９】
図３の挿入図に示すように、２つの容量部（第１容量部および第２容量部）は上部電極ＭＧｃｔと半導体基板１の活性領域ＡＣＴ（ｐウェルＰＷ）とを接続することにより、並列に接続することができる。例えば半導体基板１の主面に素子分離部ＳＧＩで囲まれた活性領域（ｐウェルＰＷ）からなる給電部ＧＬを形成し、積層型容量素子Ｃ１を覆う層間絶縁膜８に形成されて給電部ＧＬの活性領域（ｐウェルＰＷ）に達するコンタクトホールＣＮＴに埋め込まれたプラグＰＬＧと、積層型容量素子Ｃ１を覆う層間絶縁膜８に形成されて上部電極ＭＧｃｔの引き出し部に達するコンタクトホールＣＮＴに埋め込まれたプラグＰＬＧとを第１層配線Ｍ１により接続することによって、２つの容量部（第１容量部および第２容量部）を並列に接続することができる。なお、下部電極ＣＧｃｂおよび上部電極ＭＧｃｔにはそれぞれ積層型容量素子Ｃ１の容量には寄与しない引き出し部が設けられており、この引き出し部に達するコンタクトホールＣＮＴに埋め込まれたプラグＰＬＧを介して、第１層配線Ｍ１が下部電極ＣＧｃｂまたは上部電極ＭＧｃｔにそれぞれ接続されている。
【００４０】
第１容量絶縁膜（選択用ｎＭＩＳ（Ｑｎｃ）のゲート絶縁膜４または周辺回路のいずれかのＭＩＳのゲート絶縁膜と同一の絶縁膜）９の厚さは、例えば１５ｎｍであり、第２容量絶縁膜（絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬと同一の絶縁膜）１０の厚さは、例えば１０〜４５ｎｍである。下部電極ＣＧｃｂの外形寸法は、例えば７．４μｍ×７．８μｍであり、容量部を構成する下部電極ＣＧｃｂの容量に寄与する平面寸法は、例えば７．０μｍ×７．０μｍである。また、上部電極ＭＧｃｔの外形寸法は、例えば８．２μｍ×７．０μｍであり、容量部を構成する上部電極ＭＧｃｔの容量に寄与する平面寸法は、例えば７．４μｍ×７．０μｍである。
【００４１】
さらに、積層型容量素子Ｃ１の半導体基板１の活性領域ＡＣＴ（ｐウェルＰＷ）には、複数の容量素子用の溝１ａが形成されている。本実施の形態では、矩形の平面形状を有する３つの溝１ａを例示しており、溝１ａの平面寸法は、例えば５．０μｍ×１．０μｍ、溝１ａの深さは、例えば０．３μｍであり、これら溝１ａは、例えば１．０μｍ間隔で配置されている。このように、半導体基板１の活性領域ＡＣＴ（ｐウェルＰＷ）に複数の容量素子用の溝１ａを形成することにより、溝１ａを形成しない場合と比べて、半導体基板１の活性領域ＡＣＴ（ｐウェルＰＷ）と下部電極ＣＧｃｂとの間で構成される第１容量部の容量面積が複数の容量素子用の溝１ａの側壁分程度増加し、さらに下部電極ＣＧｃｂと上部電極ＭＧｃｔとの間で構成される第２容量部の容量面積が複数の容量素子用の溝１ａの側壁分程度増加するので、積層型容量素子Ｃ１の容量を増加させることができる。
【００４２】
ところで、下部電極ＣＧｃｂを構成する導体膜によって、容量素子用の溝１ａの内部が完全に埋め込まれてしまうと、半導体基板１の活性領域ＡＣＴ（ｐウェルＰＷ）と下部電極ＣＧｃｂとの間で構成される第１容量部の容量面積は複数の溝１ａの側壁分程度増加するが、下部電極ＣＧｃｂと上部電極ＭＧｃｔとの間で構成される第２容量部の容量面積が増加しないことから、容量素子用の溝１ａを形成したことによる容量増加の効果が半減する。このことを考慮して、容量素子用の溝１ａの形状寸法（長さ、幅および深さ）、これに加えて下部電極ＣＧｃｂを構成する導体膜の厚さおよび被覆性等を決定することが好ましい。本実施の形態では、前述したように、容量素子用の溝１ａの長さを５．０μｍ、幅を１．０μｍとし、下部電極ＣＧｃｂを構成する導体膜の厚さを０．２５μｍとしていることから、容量素子用の溝１ａの内部は下部電極ＣＧｃｂを構成する導体膜により完全に埋め込まれることなく、溝１ａの形状を反映した下部電極ＣＧｃｂの形状を得ることができる。
【００４３】
本実施の形態による積層型容量素子Ｃ１では、１つの容量素子用の溝１ａの形成による容量面積の増加分を３．６μｍ２（＝０．３μｍ×（５．０μｍ＋１．０μｍ）×２）と見積もり、第１容量部と第２容量部とでそれぞれ同様に容量面積が増加すると考えると、容量素子用の溝１ａを３つ形成したことによる積層型容量素子Ｃ１の面積増加分は２１．６μｍ２となる。積層型容量素子Ｃ１の容量素子用の溝１ａを考慮せずに、平面寸法から計算される容量面積は約１００μｍ２（＝７．０μｍ×７．０μｍ＋７．４μｍ×７．０μｍ）であることから、容量素子用の溝１ａを３つ形成したことにより、積層型容量素子Ｃ１の容量は約２割程度増加すると考えられる。
【００４４】
次に、本発明の一実施の形態によるＭＯＮＯＳ方式不揮発性メモリを混載する論理用半導体装置の製造方法の一例を図５〜図１８を用いて説明する。図５〜図１８は、ＭＯＮＯＳ方式不揮発性メモリを混載する論理用半導体装置の製造工程中にけるメモリセルＭＣおよび電源回路用の積層型容量素子Ｃ１の要部断面図である。
【００４５】
まず、図５に示すように、例えば１〜１０Ω・ｃｍの比抵抗を有するｐ型の単結晶シリコンからなる半導体基板（この段階では半導体ウエハと称する平面略円形状の半導体の薄板）１を準備する。続いて半導体基板１の主面に、例えば溝型の素子分離部ＳＧＩおよびこれに取り囲まれるように配置された活性領域等を形成する。このとき、素子分離部ＳＧＩと同時に、積層型容量素子領域の半導体基板１の主面にも素子分離部ＳＧＩと同様の複数の容量素子段差部ＳＧＣを形成する。すなわち、半導体基板１の素子分離部領域に素子分離用の溝１ａを形成し、同時に積層型容量素子領域の所定箇所に複数の容量素子用の溝１ａを形成した後、半導体基板１の主面上に、例えば酸化シリコン膜からなる絶縁膜を堆積し、さらにその絶縁膜が上記溝１ａ内のみに残されるように絶縁膜をＣＭＰ（Chemical Mechanical Polishing）法等によって研磨することで、素子分離部領域に素子分離部ＳＧＩを形成し、積層型容量素子領域の所定箇所に複数の容量素子段差部ＳＧＣを形成する。
【００４６】
次に、図６に示すように、積層型容量素子領域の半導体基板１の主面に形成された複数の容量素子段差部ＳＧＣの溝１ａの内部から、例えばウエットエッチング法により、これらに埋め込まれていた絶縁膜を除去する。
【００４７】
次に、図７に示すように、半導体基板１の所定部分に所定の不純物を所定のエネルギーで選択的にイオン注入法等によって導入することにより、埋め込みｎウェルＮＷおよびｐウェルＰＷを形成する。続いてメモリセル領域の半導体基板１の主面にｐ型不純物、例えばボロンをイオン注入することにより、選択用ｎＭＩＳ（Ｑｎｃ）のチャネル形成用のｐ型の半導体領域５を形成する。この時のｐ型不純物イオンの打ち込みエネルギーは、例えば２０ＫｅＶ程度、ドーズ量は、例えば１．５×１０１３ｃｍ−２程度である。このｐウェルＰＷは、積層型容量素子Ｃ１の一方の容量電極の一部として機能する。また、本実施の形態では、一方の容量電極としてｐウェルＰＷを用いているが、ｎウェルを用いることも勿論可能である。
【００４８】
次に、半導体基板１に対して酸化処理を施すことにより、メモリセル領域および積層型容量素子領域の半導体基板１の主面に、例えば酸化シリコン膜からなるゲート絶縁膜４および第１容量絶縁膜９をそれぞれ形成する。ゲート絶縁膜４および第１容量絶縁膜９の厚さは、例えば１〜５ｎｍである。続いて半導体基板１の主面上に、例えば１×１０２０〜１×１０２１ｃｍ−３の不純物濃度を有する多結晶シリコン膜からなる第１導体膜を堆積する。この第１導体膜はＣＶＤ（Chemical Vapor Deposition）法により形成され、その厚さは、例えば０．１５〜０．２５μｍを例示することができる。続いてレジストパターンをマスクとして上記第１導体膜を加工することにより、メモリセル領域に選択ゲート電極ＣＧを形成し、積層型容量素子領域に下部電極ＣＧｃｂを形成する。選択ゲート電極ＣＧのゲート長は、例えば０．１〜０．２μｍである。なお、ここでは、ゲート絶縁膜４と第１容量絶縁膜９とを同じ工程で形成したが、それぞれ異なる工程で形成することもできる。例えば第１容量絶縁膜９を周辺回路のいずれかのＭＩＳのゲート絶縁膜を形成する工程で形成してもよい。
【００４９】
次に、図８に示すように、選択ゲート電極ＣＧおよびレジストパターンをマスクとして、メモリセル領域の半導体基板１の主面にｎ型不純物、例えばヒ素またはリンをイオン注入することにより、メモリ用ｎＭＩＳ（Ｑｎｍ）のチャネル形成用のｎ型の半導体領域７を形成する。この時のｎ型不純物イオンの打ち込みエネルギーは、例えば２５ｋｅＶ、ドーズ量は、例えば６．５×１０１２ｃｍ−２である。
【００５０】
次に、半導体基板１の主面上に、例えば酸化シリコン膜からなる絶縁膜６ｂ、窒化シリコン膜からなる電荷蓄積層ＣＳＬおよび酸化シリコン膜からなる絶縁膜６ｔを順次堆積する。絶縁膜６ｂは熱酸化法により形成され、その厚さは、例えば１〜１０ｎｍである。電荷蓄積層ＣＳＬはＣＶＤ法により形成され、その厚さは、例えば５〜２０ｎｍである。絶縁膜６ｔはＣＶＤ法により形成され、その厚さは、例えば５〜１５ｎｍである。従って、絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬの厚さは、例えば１１〜４５ｎｍとなる。
【００５１】
メモリセル領域おいて、上述の絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬは、電荷保持機能に加えて、後に形成されるメモリ用ｎＭＩＳ（Ｑｎｍ）のゲート絶縁膜としても機能する。絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを構成する各膜（絶縁膜６ｂ、電荷蓄積層ＣＳＬおよび絶縁膜６ｔ）の構成は、製造する半導体装置の使用方法によって変わるため、ここでは代表的な構成および値のみを例示しているが、上記構成および値に限定されるものではない。
【００５２】
また、積層型容量素子領域においては、上述の絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬは、上部電極ＭＧｃｔと下部電極ＣＧｃｂとの間の耐圧を確保するために形成されている。すなわち、積層型容量素子領域における電荷蓄積層ＣＳＬは、電荷保持機能を有するものではなく、耐圧確保のために形成された絶縁膜である。従って、必ずしも絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬからなる積層膜を形成する必要はなく、単層の絶縁膜を形成することもできる。すなわち、耐圧を確保できるだけの膜厚を有する絶縁膜で形成されていれば良い。しかしながら、本実施の形態では、メモリセルＭＣと同工程で形成することで、製造工程を簡略化できるメリットがある。
【００５３】
次に、図９に示すように、半導体基板１の主面上に、例えば１×１０２０〜１×１０２１ｃｍ−３の不純物濃度を有する多結晶シリコン膜からなる第２導体膜１１を堆積する。この第２導体膜１１はＣＶＤ法により形成され、その厚さは、例えば０．０５〜０．１５μｍを例示することができる。
【００５４】
次に、図１０に示すように、積層型容量素子領域の所定領域（後に上部電極ＭＧｃｔが形成される領域）を覆うレジストパターンＲＰ１を形成し、このレジストパターンＲＰ１をマスクとして、第２導体膜１１を異方性のドライエッチング法でエッチバックすることにより、メモリセル領域の選択ゲート電極ＣＧの両側面に絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを介してサイドウォール１１ａを形成し、積層型容量素子領域の下部電極ＣＧｃｂを形成する。メモリセル領域では、絶縁膜６ｔをエッチングストッパ層として第２導体膜１１がエッチバックされるが、エッチバックにより絶縁膜６ｔおよびその下の電荷蓄積層ＣＳＬがダメージを受けて損傷しないように、低ダメージのエッチング条件を設定することが望ましい。絶縁膜６ｔおよび電荷蓄積層ＣＳＬが損傷すると、電荷保持特性が劣化するなどのメモリセルの特性劣化が生じることになる。
【００５５】
次に、図１１に示すように、レジストパターンＲＰ２をマスクとして、そこから露出するサイドウォール１１ａをエッチングして、メモリセル領域の選択ゲート電極ＣＧの側壁の片側のみに、サイドウォール１１ａからなるメモリゲート電極ＭＧを形成する。メモリゲート電極ＭＧのゲート長は、例えば０．０５〜０．１５μｍである。
【００５６】
次に、図１２に示すように、メモリセル領域の選択ゲート電極ＣＧとメモリゲート電極ＭＧとの間および半導体基板１とメモリゲート電極ＭＧとの間、ならびに積層型容量素子領域の上部電極ＭＧｃｔと下部電極ＣＧｃｂとの間の絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを残して、その他の領域の絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを選択的にエッチングする。
【００５７】
次に、図１３に示すように、その端部が選択ゲート電極ＣＧの上面に位置してメモリゲート電極ＭＧと反対側の選択ゲート電極ＣＧの一部を覆うレジストパターンを形成した後、選択ゲート電極ＣＧ、メモリゲート電極ＭＧおよびレジストパターンをマスクとしてｎ型不純物、例えばヒ素を半導体基板１の主面にイオン注入することにより、メモリセル領域の半導体基板１の主面にｎ−型の半導体領域２ａｓをメモリゲート電極ＭＧに対して自己整合的に形成する。この時の不純物イオンの打ち込みエネルギーは、例えば５ｋｅＶ、ドーズ量は、例えば１×１０１５ｃｍ−２である。
【００５８】
次に、図１４に示すように、その端部が選択ゲート電極ＣＧの上面に位置してメモリゲート電極ＭＧ側の選択ゲート電極ＣＧの一部およびメモリゲート電極ＭＧを覆うレジストパターンを形成した後、選択ゲート電極ＣＧ、メモリゲート電極ＭＧおよびレジストパターンをマスクとしてｎ型不純物、例えばヒ素を半導体基板１の主面にイオン注入することにより、メモリセル領域の半導体基板１の主面にｎ−型の半導体領域２ａｄを選択ゲート電極ＣＧに対して自己整合的に形成する。この時のｎ型不純物イオンの打ち込みエネルギーは、例えば７ｋｅＶ、ドーズ量は、例えば１×１０１５ｃｍ−２である。
【００５９】
ここでは、先にｎ−型の半導体領域２ａｓを形成し、その後ｎ−型の半導体領域２ａｄを形成したが、先にｎ−型の半導体領域２ａｄを形成し、その後ｎ−型の半導体領域２ａｓを形成してもよく、同時にｎ−型の半導体領域２ａｓ，２ａｄを形成してもよい。また、ｎ−型の半導体領域２ａｄを形成するｎ型不純物のイオン注入に続いて、ｐ型不純物、例えばボロンを半導体基板１の主面にイオン注入し、ｎ−型の半導体領域２ａｓ，２ａｄの下部を囲むようにｐ型の半導体領域を形成してもよい。ｐ型不純物イオンの打ち込みエネルギーは、例えば２０ｋｅＶ、ドーズ量は、例えば２．５×１０１３ｃｍ−２である。
【００６０】
次に、図１５に示すように、半導体基板１の主面上に、例えば酸化シリコン膜からなる厚さ０．０８μｍの絶縁膜をプラズマＣＶＤ法により堆積した後、これを異方性のドライエッチング法でエッチバックすることにより、メモリセル領域の選択ゲート電極ＣＧの片側面およびメモリゲート電極ＭＧの片側面と、積層型容量素子領域の上部電極ＭＧｃｔおよび下部電極ＣＧｃｂの側面とにサイドウォール１２を形成する。サイドウォール１２のスペーサ長は、例えば０．０６μｍである。これにより、メモリセル領域では、選択ゲート電極ＣＧと半導体基板１との間のゲート絶縁膜４の露出していた側面、ならびにメモリゲート電極ＭＧと半導体基板１との間の絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬの露出していた側面をサイドウォール１２によって覆うことができる。
【００６１】
次に、図１６に示すように、レジストパターンおよびサイドウォール１２をマスクとしてｎ型不純物、例えばヒ素およびリンを半導体基板１の主面にイオン注入することにより、メモリセル領域の半導体基板１の主面にｎ＋型の半導体領域２ｂを選択ゲート電極ＣＧおよびメモリゲート電極ＭＧに対して自己整合的に形成する。この時のｎ型不純物イオンの打ち込みエネルギーは、例えば５０ｋｅＶ、ドーズ量は、例えば４×１０１５ｃｍ−２、リンイオンの打ち込みエネルギーは、例えば４０ｋｅＶ、ドーズ量は、例えば５×１０１３ｃｍ−２である。これにより、メモリセル領域では、ｎ−型の半導体領域２ａｄおよびｎ＋型の半導体領域２ｂからなるドレイン領域Ｄｒｍ、ｎ−型の半導体領域２ａｓおよびｎ＋型の半導体領域２ｂからなるソース領域Ｓｒｍが形成される。
【００６２】
次に、図１７に示すように、メモリセル領域の選択ゲート電極ＣＧ、メモリゲート電極ＭＧおよびｎ＋型の半導体領域２ｂの上面と、積層型容量素子領域の上部電極ＭＧｃｔ、露出している下部電極ＣＧｃｂおよび給電部ＧＬの半導体基板１の活性領域（ｐウェルＰＷ）の上面とに、例えばコバルトシリサイド（ＣｏＳｉ２）層１３を自己整合法、例えばサリサイド（Salicide：Self Align silicide）プロセスにより形成する。まず、半導体基板１の主面上にスパッタリング法によりコバルト膜を堆積する。続いて半導体基板１にＲＴＡ（Rapid Thermal Anneal）法を用いた熱処理を施すことにより、メモリセル領域ではコバルト膜と選択ゲート電極ＣＧまたはメモリゲート電極を構成する多結晶シリコン膜（第１導体膜または第２導体膜１１）およびコバルト膜と半導体基板１を構成する単結晶シリコン（ｎ＋型の半導体領域２ｂ）、積層型容量素子領域ではコバルト膜と下部電極ＭＧｃｂまたは上部電極ＣＧｃｔを構成する多結晶シリコン膜（第１導体膜または第２導体膜１１）、給電部ＧＬではコバルト膜と半導体基板１を構成する単結晶シリコン（ｐウェルＰＷ）とを反応させてコバルトシリサイド層１３を形成する。その後、未反応のコバルト膜を除去する。コバルトシリサイド層１３を形成することにより、コバルトシリサイド層１３と、その上部に形成されるプラグ等との接触抵抗を低減することができ、またメモリセル領域では選択ゲート電極ＣＧ、メモリゲート電極ＭＧ、ソース領域Ｓｒｍおよびドレイン領域Ｄｒｍ自身の抵抗、積層型容量素子領域では下部電極ＣＧｃｂ自身の抵抗を低減することができる。
【００６３】
次に、図１８に示すように、半導体基板１の主面上に、例えば窒化シリコン膜からなる絶縁膜８ａおよび酸化シリコン膜からなる絶縁膜８ｂをＣＶＤ法により順次堆積した後、絶縁膜８ｂの表面を平坦化することにより、層間絶縁膜８を形成する。続いて層間絶縁膜８にコンタクトホールＣＮＴを形成した後、コンタクトホールＣＮＴ内にプラグＰＬＧを形成する。プラグＰＬＧは、例えばチタンおよび窒化チタンの積層膜からなる相対的に薄いバリア膜と、そのバリア膜に包まれるように形成されたタングステンまたはアルミニウム等からなる相対的に厚い導体膜とを有している。その後、層間絶縁膜８上に、例えばタングステン、アルミニウムまたは銅等からなる第１層配線Ｍ１を形成することによって、ＭＯＮＯＳ方式不揮発性メモリを混載する論理用半導体装置が略完成する。これ以降は、通常の半導体装置の製造工程を経て、半導体装置を製造する。
【００６４】
このように、本実施の形態によれば、積層型容量素子Ｃ１の半導体基板１の活性領域に、複数（本実施の形態１では３つ）の容量素子用の溝１ａを形成することにより、溝１ａを形成しない場合と比べて、半導体基板１の活性領域ＡＣＴと下部電極ＣＧｃｂとの間で構成される第１容量部の容量面積が複数の容量素子用の溝１ａの側壁分程度増加し、さらに下部電極ＣＧｃｂと上部電極ＭＧｃｔとの間で構成される第２容量部の容量面積が複数の容量素子用の溝１ａの側壁分程度増加する。従って、積層型容量素子Ｃ１は、同じ平面寸法で、単層型容量素子または溝１ａを形成しない積層型容量素子よりも大きい容量面積を得ることができるので、その平面寸法を小さくしても単層型容量素子または溝１ａを形成しない積層型容量素子と同じ容量を得ることができる。例えば電源回路用の容量素子に積層型容量素子Ｃ１を採用すれば、電源回路用の容量素子の平面寸法を縮小することが可能となり、不揮発性メモリを混載する論理用半導体装置の低コスト化を図ることができる。
【００６５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６６】
例えば、前記実施の形態では、メモリ用ｎＭＩＳのメモリゲート電極をサイドウォールで形成したスプリットゲート型ＭＯＮＯＳメモリセルを用いたが、これに限定されるものではない。例えば選択用ｎＭＩＳの選択ゲート電極をサイドウォールで形成したスプリットゲート型ＭＯＮＯＳメモリセルを用いてもよく、この場合には、下部電極はメモリ用ｎＭＩＳのメモリゲート電極と同一層の導体膜からなり、上部電極は選択用ｎＭＩＳの選択ゲート電極と同一層の導体膜からなる。
【００６７】
また、窒化シリコン膜を電荷蓄積層ＣＳＬとする不揮発性メモリと同工程で形成されるものに限るものではない。例えば、半導体基板上に形成されたゲート絶縁膜、多結晶シリコン膜等からなる浮遊ゲート電極、多結晶シリコン膜等からなる制御ゲート電極、および、浮遊ゲート電極と制御ゲート電極との間に形成された容量絶縁膜（酸化シリコン膜／窒化シリコン膜／酸化シリコン膜の積層膜等）を有する不揮発性メモリと同工程で形成することもできる。その場合、半導体基板と下部電極の間の絶縁膜をゲート絶縁膜で構成し、容量素子の下部電極を浮遊ゲート電極で構成し、容量素子の上部電極を制御ゲート電極で構成し、下部電極と上部電極間の絶縁膜を容量絶縁膜で構成することもできる。なお、このような不揮発性メモリとして、ＮＡＮＤ型のフラッシュメモリやＮＯＲ型のフラッシュメモリを例示できる。
【産業上の利用可能性】
【００６８】
本発明は、不揮発性メモリセルと容量素子とを同一半導体基板上に搭載した半導体装置に適用することができる。
【図面の簡単な説明】
【００６９】
【図１】本発明の一実施の形態によるスプリットゲート型ＭＯＮＯＳメモリセルを用いたメモリセルアレイの一部を示す要部平面図である。
【図２】図１のＡ−Ａ′線における要部断面図である。
【図３】本発明の一実施の形態である電源回路用の積層型容量素子の要部平面図である。
【図４】図３のＢ−Ｂ′線における要部断面図である。
【図５】本発明の一実施の形態によるＭＯＮＯＳ方式不揮発性メモリを混載する論理用半導体装置の製造工程を示す半導体基板の要部断面図である。
【図６】図５に続くＭＯＮＯＳ方式不揮発性メモリを混載する論理用半導体装置の製造工程中の図５と同じ箇所の要部断面図である。
【図７】図６に続くＭＯＮＯＳ方式不揮発性メモリを混載する論理用半導体装置の製造工程中の図５と同じ箇所の要部断面図である。
【図８】図７に続くＭＯＮＯＳ方式不揮発性メモリを混載する論理用半導体装置の製造工程中の図５と同じ箇所の要部断面図である。
【図９】図８に続くＭＯＮＯＳ方式不揮発性メモリを混載する論理用半導体装置の製造工程中の図５と同じ箇所の要部断面図である。
【図１０】図９に続くＭＯＮＯＳ方式不揮発性メモリを混載する論理用半導体装置の製造工程中の図５と同じ箇所の要部断面図である。
【図１１】図１０に続くＭＯＮＯＳ方式不揮発性メモリを混載する論理用半導体装置の製造工程中の図５と同じ箇所の要部断面図である。
【図１２】図１１に続くＭＯＮＯＳ方式不揮発性メモリを混載する論理用半導体装置の製造工程中の図５と同じ箇所の要部断面図である。
【図１３】図１２に続くＭＯＮＯＳ方式不揮発性メモリを混載する論理用半導体装置の製造工程中の図５と同じ箇所の要部断面図である。
【図１４】図１３に続くＭＯＮＯＳ方式不揮発性メモリを混載する論理用半導体装置の製造工程中の図５と同じ箇所の要部断面図である。
【図１５】図１４に続くＭＯＮＯＳ方式不揮発性メモリを混載する論理用半導体装置の製造工程中の図５と同じ箇所の要部断面図である。
【図１６】図１５に続くＭＯＮＯＳ方式不揮発性メモリを混載する論理用半導体装置の製造工程中の図５と同じ箇所の要部断面図である。
【図１７】図１６に続くＭＯＮＯＳ方式不揮発性メモリを混載する論理用半導体装置の製造工程中の図５と同じ箇所の要部断面図である。
【図１８】図１７に続くＭＯＮＯＳ方式不揮発性メモリを混載する論理用半導体装置の製造工程中の図５と同じ箇所の要部断面図である。
【図１９】（ａ）は本発明者らが検討したＭＯＮＯＳ方式不揮発性メモリを混載するマイクロコンピュータに搭載した積層型容量素子の要部平面図、（ｂ）は同図（ａ）のＣ−Ｃ′線における要部断面図である。
【符号の説明】
【００７０】
１  半導体基板
１ａ  溝
２ａｄ，２ａｓ，２ｂ  半導体領域
３  シリサイド層
４  ゲート絶縁膜
５  半導体領域
６ｂ，６ｔ  絶縁膜
７  半導体領域
８  層間絶縁膜
８ａ，８ｂ  絶縁膜
９  第１容量絶縁膜
１０  第２容量絶縁膜
１１  第２導体膜
１１ａ，１２  サイドウォール
１３  コバルトシリサイド層
５１  シリコン基板
５２  第１容量絶縁膜
５３  下部電極
５４  第２容量絶縁膜
５５  上部電極
ＡＣＴ  活性領域
Ｃ１，Ｃ２  容量素子
ＣＧ  選択ゲート電極
ＣＧｃｂ  下部電極
ＣＮＴ  コンタクトホール
ＣＳＬ  電荷蓄積層
Ｄｒｍ  ドレイン領域
ＧＬ  給電部
Ｍ１  配線
ＭＣ  メモリセル
ＭＧ  メモリゲート電極
ＭＧｃｔ  上部電極
ＮＷ  ｎウェル
ＰＬＧ  プラグ
ＰＷ  ｐウェル
Ｑｎｃ  選択用ｎＭＩＳ
Ｑｎｍ  メモリ用ｎＭＩＳ
ＲＰ１，ＲＰ２  レジストパターン
ＳＧＣ  容量素子段差部
ＳＧＩ  素子分離部
ＳＬ  ソース線
Ｓｒｍ  ソース領域
ＷＬ１，ＷＬ２  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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