(57)【要約】【課題】より高い受信特性を得ることができるようにする。【解決手段】フィルタ８２においては、レジスタ９１1乃至レジスタ９１5によって、入力されたDT1を遅延させ、乗算器９２0乃至乗算器９２5によって、レジスタの出力に、それぞれフィルタ係数C20乃至フィルタ係数C25を乗じ、加算器９３1乃至加算器９３5によって、DT2を得るために、乗算器の各出力を加算させる。セレクタ８１は、DT1のシンボル周期毎にタイミング信号を出力して、フィルタ８２をシンボルレート等化器として駆動させるか、または、シンボル周期の半周期毎にタイミング信号を出力して、フィルタ８２を分数間隔等化器として動作させる。本発明は、入力信号の波形等化を行う波形等化器に適用できる。【選択図】図１０
2009044211.tif 000002
【特許請求の範囲】
【請求項１】
入力信号の波形等化を行う波形等化器において、
前記入力信号を順次遅延させるために互いに縦続接続される遅延器群、前記遅延器群からの各出力に対して、それぞれフィルタ係数を乗じる乗算器群、および波形等化された出力信号が得られるように、前記乗算器群からの各出力を加算する加算器群を少なくとも含むフィルタと、
前記フィルタを駆動させるタイミング信号として、前記入力信号のシンボル周波数の周期毎に駆動させる第１のタイミング信号、または、前記シンボル周波数の周期よりも短い周期毎に駆動させる第２のタイミング信号を選択するタイミング信号選択手段と
を備え、
前記フィルタは、選択された前記第１のタイミング信号に応じて、シンボルレート等化器として駆動するか、または、選択された前記第２のタイミング信号に応じて、分数間隔等化器として駆動する
波形等化器。
【請求項２】
前記タイミング信号選択手段は、はじめに、前記第２のタイミング信号を選択して、前記フィルタを前記分数間隔等化器として駆動させ、その後、エラー信号が収束した後の前記フィルタ係数の値に応じて、前記第２のタイミング信号から前記第１のタイミング信号に切り替えて、前記フィルタを前記シンボルレート等化器として駆動させる
請求項１に記載の波形等化器。
【請求項３】
前記タイミング信号選択手段は、伝送路誤り率が最小となるように、前記第１のタイミング信号または前記第２のタイミング信号を選択する
請求項１に記載の波形等化器。
【請求項４】
前記タイミング信号選択手段は、波形等化器内部のエラー信号が最小となるように、前記第１のタイミング信号または前記第２のタイミング信号を選択する
請求項１に記載の波形等化器。
【請求項５】
前記フィルタ係数は、予め定められた固定の値であり、
前記フィルタは、そのフィルタ係数に基づいて固定係数等化器として駆動する
請求項１に記載の波形等化器。
【請求項６】
前記フィルタ係数は、適応等化アルゴリズムに基づいて適応的に決定される値であり、
前記フィルタは、そのフィルタ係数に基づいて適応等化器として駆動する
請求項１に記載の波形等化器。
【請求項７】
前記シンボル周波数の周期よりも短い周期は、前記シンボル周波数の整数倍の周波数の周期である
請求項１に記載の波形等化器。
【請求項８】
入力信号の波形等化を行う波形等化器であって、
前記入力信号を順次遅延させるために互いに縦続接続される遅延器群、前記遅延器群からの各出力に対して、それぞれフィルタ係数を乗じる乗算器群、および波形等化された出力信号が得られるように、前記乗算器群からの各出力を加算する加算器群を少なくとも含むフィルタを備える波形等化器の制御方法において、
前記フィルタを駆動させるタイミング信号として、前記入力信号のシンボル周波数の周期毎に駆動させる第１のタイミング信号、または、前記シンボル周波数の周期よりも短い周期毎に駆動させる第２のタイミング信号を選択する
ステップを含む制御方法。
【請求項９】
搬送波をデジタル変調した変調信号を受信する受信装置において、
前記変調信号に対応する入力信号を順次遅延させるために互いに縦続接続される遅延器群、前記遅延器群からの各出力に対して、それぞれフィルタ係数を乗じる乗算器群、および波形等化された出力信号が得られるように、前記乗算器群からの各出力を加算する加算器群を少なくとも含むフィルタと、
前記フィルタを駆動させるタイミング信号として、前記入力信号のシンボル周波数の周期毎に駆動させる第１のタイミング信号、または、前記シンボル周波数の周期よりも短い周期毎に駆動させる第２のタイミング信号を選択するタイミング信号選択手段と
を有する波形等化器を備え、
前記フィルタは、選択された前記第１のタイミング信号に応じて、シンボルレート等化器として駆動するか、または、選択された前記第２のタイミング信号に応じて、分数間隔等化器として駆動する
受信装置。
【請求項１０】
搬送波をデジタル変調した変調信号を受信する受信装置であって、
前記変調信号に対応する入力信号を順次遅延させるために互いに縦続接続される遅延器群、前記遅延器群からの各出力に対して、それぞれフィルタ係数を乗じる乗算器群、および波形等化された出力信号が得られるように、前記乗算器群からの各出力を加算する加算器群を少なくとも含むフィルタと、
前記フィルタを駆動させるタイミング信号として、前記入力信号のシンボル周波数の周期毎に駆動させる第１のタイミング信号、または、前記シンボル周波数の周期よりも短い周期毎に駆動させる第２のタイミング信号を選択するタイミング信号選択手段と
を有する波形等化器を備える受信装置の制御方法において、
前記フィルタを駆動させるタイミング信号として、前記入力信号のシンボル周波数の周期毎に駆動させる第１のタイミング信号、または、前記シンボル周波数の周期よりも短い周期毎に駆動させる第２のタイミング信号を選択する
ステップを含む制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、波形等化器およびその制御方法、並びに受信装置および制御方法に関し、特に、より高い受信特性を得ることができるようにした波形等化器およびその制御方法、並びに受信装置および制御方法に関する。
【背景技術】
【０００２】
信号伝送システムにおいては、伝送路中に発生した反射波により、受信信号が歪んでしまうことがある。図１に示すように、例えば、地上波テレビ放送においては、電波塔から送信された電波が、ビルや山に反射することで迂回して届くことにより、電波塔から直接届く電波の干渉が発生する。このような直接波と反射波の干渉は、アナログ放送の時代から、いわゆるゴーストとして知られていたものであるが、デジタル放送においても、受信特性に大きな影響を及ぼす為に大きな問題となっている。
【０００３】
例えば、図２に示すように、図中左側の反射波のない場合におけるスペクトルと、図中右側の反射波のある場合におけるスペクトルとを比べると次のようになる。すなわち、図中左側の反射波のない場合に、周波数に応じて一定であった電力密度は、図中右側の反射波のある場合には、その反射波により信号が歪むことで、所定の周波数において、その値を低下させている。
【０００４】
このような歪みを除去するための装置として、波形等化器が用いられる。この波形等化器の構成としては、様々なものがあるが、一般的には、伝送路の逆特性を持つような係数を有するフィルタとして構成されるものが多い。図３は、そのような構成を有する波形等化器を説明する図である。
【０００５】
図３に示すように、送信局からのチャネルにおける周波数特性がH(f)であるとすると、放送信号を受信する受信機内の波形等化器における周波数特性を1/H(f)とすることで、波形等化器は、その後段の復調復号部に、干渉を除去した信号を出力できる。つまり、これにより、反射波のある場合でも、図２の左側に示すような、凹のないスペクトルとすることができる。
【０００６】
図４は、波形等化器の構成を示している。この波形等化器は、入力信号を1クロック分遅延させて後段に出力するレジスタ１１1乃至レジスタ１１n、入力信号にフィルタ係数（タップ係数）C10乃至フィルタ係数C1nをそれぞれ乗算する乗算器１２0乃至乗算器１２n、および乗算器１２0乃至乗算器１２nの乗算結果を加算する加算器１３1乃至加算器１３nから構成される。
【０００７】
図４の波形等化器においては、レジスタ１１1乃至レジスタ１１nによって、入力された受信信号が、1クロック分ずつ遅延され、乗算器１２0乃至乗算器１２nによって、その遅延された受信信号と、フィルタ係数C10乃至フィルタ係数C1nとが乗算される。そして、加算器１３1乃至加算器１３nによって、乗算器１２0乃至乗算器１２nの乗算結果が加算され、それにより得られる積和演算結果が等化後信号として出力される。
【０００８】
これにより、この等化後信号は、干渉が除去された信号となる。なお、乗算器１２0乃至乗算器１２nによって、遅延された受信信号に乗算されるフィルタ係数は、後述する図５に示すように、インパルス応答に応じて求められる。
【０００９】
また、波形等化器は、その動作周波数によって、シンボルレート等化器と、分数間隔等化器の２種類に大別される。
【００１０】
なお、シンボルレート等化器と、分数間隔等化器の詳細については、「John.G.Proakis著 坂庭好一他訳，「ディジタルコミュニケーション」，科学技術出版，1999年11月発行，ISBN 978-4-87653-073-1（4-87653-073-4）」に詳しく説明されている。
【００１１】
この２種類の波形等化器を比較すると、シンボルレート等化器は、送信信号のシンボル周波数でフィルタを駆動するのに対し、分数間隔等化器は、シンボル周波数よりも早い周波数（通常はシンボル周波数の整数倍の周波数）で駆動する点が異なっている。そのため両者の間には、以下の得失がある。
【００１２】
すなわち、第１に、十分なタップ数がある状況においては、分数間隔等化器の方が、シンボルレート等化器よりも精度良く等化できる。なぜならば、シンボルレート等化器は、サンプリング定義を満たさないため、原理的に送信信号を再現することはできないが、分数間隔等化器は、サンプリング定理を満たすため、原理的には再現が可能であるからである。
【００１３】
第２に、同じタップ数ならば、シンボルレート等化器の方が、分数間隔等化器よりも、より長い遅延波に対応できる。これは、波形等化器がどの位の遅延波まで対応できるかは、その波形等化器の表現できるインパルス応答の長さで決まるからである。つまり、図５に示すように、n倍のシンボルレートで動作する分数間隔等化器においては、同じ長さのインパルス応答を表現するために、シンボルレート等化器のn倍のタップ数が必要になる。
【００１４】
図５は、インパルス応答と、フィルタ係数との関係を示すグラフである。
【００１５】
図５のグラフの縦軸はインパルス応答を示し、縦軸の値が大きいほど、インパルス応答の値が大きいことを示す。また、横軸は、時間を示し、時間の方向は、図中左から右に向かう方向とされる
【００１６】
図５においては、インパルス応答の波形に対して伸びている矢印の間隔は、T/2である。従って、2個分の間隔であるTは、シンボルレート等化器の周期（シンボル周期）に対応し、1個分の間隔であるT/2は、分数間隔等化器の周期に対応する。これは、分数間隔等化器では、同じ長さのインパルス応答を表現するのに、シンボルレート等化器の2倍のタップ数が必要となることを意味する。
【００１７】
仮に、十分なタップ数を持つことができるならば、精度の高い分数間隔等化器を用いればよいのだが、コスト等の面から、常に十分なタップ数を備えることは現実的であるとは言えない。その為、波形等化器の設計者は、これらの得失を勘案しながら、最適となるように回路設計をする必要がある。
【００１８】
このようなトレードオフを考慮した波形等化器として、特許文献１には、受信機の内部に、シンボルレート等化器と分数間隔等化器の２つの波形等化器を実装し、チャネルに応じてそれらの波形等化器を切り替えて使用する技術が提案されている。この提案では、シンボルレート等化器と、分数間隔等化器とを、必要に応じて切り替えることができる。
【特許文献１】特開平３−２４４２２０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１９】
しかしながら、特許文献１を含む従来の技術では、シンボルレート等化器と分数間隔等化器の持っている性能的な利点を両立させることができるものの、波形等化器という復調装置の中でも大きいブロックを２重に持つことになるため、コスト的な負担が大きくなるという問題があった。
【００２０】
すなわち、２つの波形等化器を実装して、それらの波形等化器を切り替えて使用するのではなく、１つの波形等化器を実装し、その波形等化器だけでシンボルレート等化器と分数間隔等化器の両方の持っている性能的な利点を両立することが、波形等化器を設計する上では理想である。
【００２１】
本発明はこのような状況に鑑みてなされたものであり、１つの波形等化器だけを実装し、その波形等化器の制御を変えることで、シンボルレート等化器と、分数間隔等化器とを切り替えて使用することができるようにするものである。
【課題を解決するための手段】
【００２２】
本発明の第１の側面の波形等化器は、入力信号の波形等化を行う波形等化器において、前記入力信号を順次遅延させるために互いに縦続接続される遅延器群、前記遅延器群からの各出力に対して、それぞれフィルタ係数を乗じる乗算器群、および波形等化された出力信号が得られるように、前記乗算器群からの各出力を加算する加算器群を少なくとも含むフィルタと、前記フィルタを駆動させるタイミング信号として、前記入力信号のシンボル周波数の周期毎に駆動させる第１のタイミング信号、または、前記シンボル周波数の周期よりも短い周期毎に駆動させる第２のタイミング信号を選択するタイミング信号選択手段とを備え、前記フィルタは、選択された前記第１のタイミング信号に応じて、シンボルレート等化器として駆動するか、または、選択された前記第２のタイミング信号に応じて、分数間隔等化器として駆動する。
【００２３】
前記タイミング信号選択手段には、はじめに、前記第２のタイミング信号を選択して、前記フィルタを前記分数間隔等化器として駆動させ、その後、エラー信号が収束した後の前記フィルタ係数の値に応じて、前記第２のタイミング信号から前記第１のタイミング信号に切り替えて、前記フィルタを前記シンボルレート等化器として駆動させることができる。
【００２４】
前記タイミング信号選択手段には、伝送路誤り率が最小となるように、前記第１のタイミング信号または前記第２のタイミング信号を選択させることができる。
【００２５】
前記タイミング信号選択手段には、波形等化器内部のエラー信号が最小となるように、前記第１のタイミング信号または前記第２のタイミング信号を選択させることができる。
【００２６】
前記フィルタ係数は、予め定められた固定の値であるようにすることができ、前記フィルタには、そのフィルタ係数に基づいて固定係数等化器として駆動させることができる。
【００２７】
前記フィルタ係数は、適応等化アルゴリズムに基づいて適応的に決定される値であるようにすることができ、前記フィルタには、そのフィルタ係数に基づいて適応等化器として駆動させることができる。
【００２８】
前記シンボル周波数の周期よりも短い周期は、前記シンボル周波数の整数倍の周波数の周期であるようにすることができる。
【００２９】
本発明の第１の側面の制御方法は、上述した本発明の第１の側面の波形等化器に対応する方法である。
【００３０】
本発明の第１の側面の波形等化器およびその制御方法においては、入力信号を順次遅延させるために互いに縦続接続される遅延器群、遅延器群からの各出力に対して、それぞれフィルタ係数を乗じる乗算器群、および波形等化された出力信号が得られるように、乗算器群からの各出力を加算する加算器群を少なくとも含むフィルタを駆動させるタイミング信号として、入力信号のシンボル周波数の周期毎に駆動させる第１のタイミング信号、または、シンボル周波数の周期よりも短い周期毎に駆動させる第２のタイミング信号が選択される。そして、フィルタは、選択された第１のタイミング信号に応じて、シンボルレート等化器として駆動されるか、または、選択された第２のタイミング信号に応じて、分数間隔等化器として駆動される。
【００３１】
本発明の第２の側面の受信装置は、搬送波をデジタル変調した変調信号を受信する受信装置において、前記変調信号に対応する入力信号を順次遅延させるために互いに縦続接続される遅延器群、前記遅延器群からの各出力に対して、それぞれフィルタ係数を乗じる乗算器群、および波形等化された出力信号が得られるように、前記乗算器群からの各出力を加算する加算器群を少なくとも含むフィルタと、前記フィルタを駆動させるタイミング信号として、前記入力信号のシンボル周波数の周期毎に駆動させる第１のタイミング信号、または、前記シンボル周波数の周期よりも短い周期毎に駆動させる第２のタイミング信号を選択するタイミング信号選択手段とを有する波形等化器を備え、前記フィルタは、選択された前記第１のタイミング信号に応じて、シンボルレート等化器として駆動するか、または、選択された前記第２のタイミング信号に応じて、分数間隔等化器として駆動する。
【００３２】
本発明の第２の側面の制御方法は、上述した本発明の第２の側面の受信装置に対応する方法である。
【００３３】
本発明の第２の側面の受信装置およびその制御方法においては、入力信号を順次遅延させるために互いに縦続接続される遅延器群、遅延器群からの各出力に対して、それぞれフィルタ係数を乗じる乗算器群、および波形等化された出力信号が得られるように、乗算器群からの各出力を加算する加算器群を少なくとも含むフィルタを駆動させるタイミング信号として、入力信号のシンボル周波数の周期毎に駆動させる第１のタイミング信号、または、シンボル周波数の周期よりも短い周期毎に駆動させる第２のタイミング信号が選択される。そして、フィルタは、選択された第１のタイミング信号に応じて、シンボルレート等化器として駆動されるか、または、選択された第２のタイミング信号に応じて、分数間隔等化器として駆動される。
【発明の効果】
【００３４】
以上のように、本発明の第１の側面によれば、１つの波形等化器の制御を変えることにより、シンボルレート等化器と分数間隔等化器とを切り替え、より高い受信特性を得ることができる。
【００３５】
また、本発明の第２の側面によれば、１つの波形等化器の制御を変えることにより、シンボルレート等化器と分数間隔等化器とを切り替え、より高い受信特性を得ることができる。
【発明を実施するための最良の形態】
【００３６】
以下に本発明の実施の形態を説明するが、本発明の構成要件と、明細書または図面に記載の実施の形態との対応関係を例示すると、次のようになる。この記載は、本発明をサポートする実施の形態が、明細書または図面に記載されていることを確認するためのものである。従って、明細書または図面中には記載されているが、本発明の構成要件に対応する実施の形態として、ここには記載されていない実施の形態があったとしても、そのことは、その実施の形態が、その構成要件に対応するものではないことを意味するものではない。逆に、実施の形態が構成要件に対応するものとしてここに記載されていたとしても、そのことは、その実施の形態が、その構成要件以外の構成要件には対応しないものであることを意味するものでもない。
【００３７】
本発明の第１の側面の波形等化器は、
入力信号（例えば、DT1）の波形等化を行う波形等化器（例えば、図１０の固定係数等化器７１）において、
前記入力信号を順次遅延させるために互いに縦続接続される遅延器群（例えば、図１０のレジスタ９１1乃至レジスタ９１5）、前記遅延器群からの各出力に対して、それぞれフィルタ係数（例えば、図１０のフィルタ係数C21乃至フィルタ係数C25）を乗じる乗算器群（例えば、図１０の乗算器９２0乃至乗算器９２5）、および波形等化された出力信号（例えば、DT2）が得られるように、前記乗算器群からの各出力を加算する加算器群（例えば、図１０の加算器９３1乃至加算器９３5）を少なくとも含むフィルタ（例えば、図１０のフィルタ８２）と、
前記フィルタを駆動させるタイミング信号として、前記入力信号のシンボル周波数の周期毎に駆動させる第１のタイミング信号（例えば、SEN1）、または、前記シンボル周波数の周期よりも短い周期毎に駆動させる第２のタイミング信号（例えば、DEN1）を選択するタイミング信号選択手段（例えば、図１０のセレクタ８１）と
を備え、
前記フィルタは、選択された前記第１のタイミング信号に応じて、シンボルレート等化器として駆動するか（例えば、図１１のシンボルレートモードで動作する固定係数等化器７１）、または、選択された前記第２のタイミング信号に応じて、分数間隔等化器として駆動する（例えば、図１２の分数間隔モードで動作する固定係数等化器７１）。
【００３８】
前記タイミング信号選択手段は、はじめに、前記第２のタイミング信号を選択して、前記フィルタを前記分数間隔等化器として駆動させ、その後、エラー信号が収束した後の前記フィルタ係数の値に応じて、前記第２のタイミング信号から前記第１のタイミング信号に切り替えて、前記フィルタを前記シンボルレート等化器として駆動させる（例えば、図１１のSELのタイミングチャート）。
【００３９】
前記タイミング信号選択手段は、伝送路誤り率が最小となるように、前記第１のタイミング信号または前記第２のタイミング信号を選択する（例えば、図１１のSELのタイミングチャート）。
【００４０】
前記タイミング信号選択手段は、波形等化器内部のエラー信号が最小となるように、前記第１のタイミング信号または前記第２のタイミング信号を選択する（例えば、図１１のSELのタイミングチャート）。
【００４１】
前記フィルタ係数は、予め定められた固定の値（例えば、図１０のフィルタ係数C20乃至フィルタ係数C25）であり、
前記フィルタ（例えば、図１０のフィルタ８２）は、そのフィルタ係数に基づいて固定係数等化器（例えば、図１０の固定係数等化器７１）として駆動する。
【００４２】
前記フィルタ係数は、適応等化アルゴリズムに基づいて適応的に決定される値（例えば、図１４のフィルタ係数C30乃至フィルタ係数C33）であり、
前記フィルタ（例えば、図１４のフィルタ１１２）は、そのフィルタ係数に基づいて適応等化器（例えば、図１４の適応等化器１０１）として駆動する。
【００４３】
本発明の第１の側面の制御方法は、
入力信号（例えば、DT1）の波形等化を行う波形等化器（例えば、図１０の固定係数等化器７１）であって、
前記入力信号を順次遅延させるために互いに縦続接続される遅延器群（例えば、図１０のレジスタ９１1乃至レジスタ９１5）、前記遅延器群からの各出力に対して、それぞれフィルタ係数（例えば、図１０のフィルタ係数C21乃至フィルタ係数C25）を乗じる乗算器群（例えば、図１０の乗算器９２0乃至乗算器９２5）、および波形等化された出力信号（例えば、DT2）が得られるように、前記乗算器群からの各出力を加算する加算器群（例えば、図１０の加算器９３1乃至加算器９３5）を少なくとも含むフィルタ（例えば、図１０のフィルタ８２）を備える波形等化器の制御方法において、
前記フィルタを駆動させるタイミング信号として、前記入力信号のシンボル周波数の周期毎に駆動させる第１のタイミング信号（例えば、SEN1）、または、前記シンボル周波数の周期よりも短い周期毎に駆動させる第２のタイミング信号（例えば、DEN1）を選択する。
【００４４】
本発明の第２の側面の受信装置は、
搬送波をデジタル変調した変調信号を受信する受信装置（例えば、図６の受信機３１）において、
前記変調信号に対応する入力信号（例えば、DT1）を順次遅延させるために互いに縦続接続される遅延器群（例えば、図１０のレジスタ９１1乃至レジスタ９１5）、前記遅延器群からの各出力に対して、それぞれフィルタ係数（例えば、図１０のフィルタ係数C21乃至フィルタ係数C25）を乗じる乗算器群（例えば、図１０の乗算器９２0乃至乗算器９２5）、および波形等化された出力信号（例えば、DT2）が得られるように、前記乗算器群からの各出力を加算する加算器群を少なくとも含むフィルタ（例えば、図１０のフィルタ８２）と、
前記フィルタを駆動させるタイミング信号として、前記入力信号のシンボル周波数の周期毎に駆動させる第１のタイミング信号（例えば、SEN1）、または、前記シンボル周波数の周期よりも短い周期毎に駆動させる第２のタイミング信号（例えば、DEN1）を選択するタイミング信号選択手段（例えば、図１０のセレクタ８１）と
を有する波形等化器（例えば、図１０の固定係数等化器７１）を備え、
前記フィルタは、選択された前記第１のタイミング信号に応じて、シンボルレート等化器として駆動するか（例えば、図１１のシンボルレートモードで動作する固定係数等化器７１）、または、選択された前記第２のタイミング信号に応じて、分数間隔等化器として駆動する（例えば、図１２の分数間隔モードで動作する固定係数等化器７１）。
【００４５】
本発明の第２の側面の制御方法は、
搬送波をデジタル変調した変調信号を受信する受信装置（例えば、図６の受信機３１）であって、
前記変調信号に対応する入力信号（例えば、DT1）を順次遅延させるために互いに縦続接続される遅延器群（例えば、図１０のレジスタ９１1乃至レジスタ９１5）、前記遅延器群からの各出力に対して、それぞれフィルタ係数（例えば、図１０のフィルタ係数C21乃至フィルタ係数C25）を乗じる乗算器群（例えば、図１０の乗算器９２0乃至乗算器９２5）、および波形等化された出力信号（例えば、DT2）が得られるように、前記乗算器群からの各出力を加算する加算器群（例えば、図１０の加算器９３1乃至加算器９３5）を少なくとも含むフィルタ（例えば、図１０のフィルタ８２）と、
前記フィルタを駆動させるタイミング信号として、前記入力信号のシンボル周波数の周期毎に駆動させる第１のタイミング信号、または、前記シンボル周波数の周期よりも短い周期毎に駆動させる第２のタイミング信号を選択するタイミング信号選択手段と
を有する波形等化器（例えば、図１０の固定係数等化器７１）を備える受信装置の制御方法において、
前記フィルタを駆動させるタイミング信号として、前記入力信号のシンボル周波数の周期毎に駆動させる第１のタイミング信号（例えば、SEN1）、または、前記シンボル周波数の周期よりも短い周期毎に駆動させる第２のタイミング信号（例えば、DEN1）を選択する。
【００４６】
以下、図面を参照しながら本発明の実施の形態について説明する。
【００４７】
図６は、本発明を適用した受信機の一実施の形態の構成を示すブロック図である。
【００４８】
受信機３１は、RFIC（Radio Frequency Integrated Circuit）４１、復調LSI（Large Scale Integration）４２、およびホストCPU（Central Processing Unit）４３を含むようにして構成される。この受信機３１とアンテナ３２からなるシステム（以下、デジタルテレビ受信システムと称する）においては、例えば、放送局からのBS（Broadcasting Satellite）デジタル放送の放送波がアンテナ３２により受信される。
【００４９】
デジタルテレビ受信システムにおいて、アンテナ３２により受信された受信信号は、RFIC４１によって、ベースバンド信号に変換され、復調LSI４２に入力される。以下、この復調LSI４２に入力されるベースバンド信号を、単に、DTと称する。
【００５０】
復調LSI４２においては、RFIC４１から入力されるDTに対して、所定の処理が施され、それにより得られるトランスポートストリーム（TS（Transport Stream））が出力される。
【００５１】
復調LSI４２は、A/D（Analog/Digital）変換部５１、サンプリング同期部５２、波形等化器５３、誤り訂正部５４、およびI2CIF（Inter IC Interface）５５を含むように構成される。
【００５２】
A/D変換部５１は、RFIC４１から入力された、アナログ信号であるDTを、デジタル信号に変換し、サンプリング同期部５２に供給する。以下、A/D変換部５１から出力されるデジタル信号を、DT0と称する。
【００５３】
サンプリング同期部５２は、A/D変換部５１によりデジタル信号に変換されたDT0に対して、シンボル点の同期を確立する処理であるシンボル同期処理を施す。具体的には、シンボル同期処理によって、波形等化前の受信データであるDT1がシンボル点であることを示すフラグであるSEN1と、DT1がシンボル点、あるいはシンボル点とシンボル点の中間点であることを示すフラグであるDEN1が生成される。
【００５４】
サンプリング同期部５２は、生成したSEN1およびDEN1、並びに、DT0に対応する波形等化前の受信データであるDT1を、波形等化器５３に供給する。
【００５５】
ここで、図７のタイミングチャートを参照して、サンプリング同期部５２の出力について説明する。
【００５６】
なお、図７では、図中上から順に、サンプリング同期部５２から出力されるデータである、DT1、SEN1、およびDEN1のタイミングチャートが示されている。また、時間の方向は、図中左から右に向かう方向とされる。なお、この時間の方向は、後述する他のタイミングチャートにおいても同様とされる。
【００５７】
図７に示すように、サンプリング同期部５２は、A/D変換部５１から入力されるDT0に対応するDT1として、D0，D1，D2，D3，D4，・・・を順次出力する。このD0，D1，D2，D3，D4，・・・は、図８のグラフに示すように、表現したいアナログデータからサンプリングしたデータとなる。
【００５８】
図７に戻り、SEN1は、DT1がシンボル点、すなわち、D0，D2，D4，・・・となったとき、Highとなり、それ以外ではLowとなるフラグである。従って、SEN1はシンボル周期毎にHighになる。
【００５９】
DEN1は、DT1がシンボル点、あるいはシンボル点とシンボル点の中間点、すなわち、図７に示すように、D0，D1，D2，D3，D4，・・・となったとき、Highとなり、それ以外ではLowとなるフラグである。従って、DEN1はシンボル周期の半周期毎にHighになる。また、DEN1は、シンボル周期の半周期であるので、SEN1がHighとなるときは同様に必ず、Highになる。
【００６０】
因みに、受信信号DTは、図９に示すように、単位パルスをn×T（nは整数、Tはシンボル周期を表わす）ずつずらした信号の重ね合わせとして表現できる。つまり、シンボル点とは、図９の黒点で示すように、t=n×Tでサンプリングした点であり、シンボル点とシンボル点の中間点とは、図９のバツ印で示すように、t=n×T+T/2でサンプリングした点である。
【００６１】
図６に戻り、波形等化器５３には、サンプリング同期部５２から供給される、DT1，SEN1，DEN1の他に、I2CIF５５に、I2Cバス４４を介して接続されたホストCPU４３からSELも供給される。波形等化器５３は、それらのデータに基づいて、波形等化前の受信データであるDT1に対して、波形等化処理を施すことで、それにより得られた、波形等化後の受信データであるDT2を誤り訂正部５４に供給する。
【００６２】
ここで、SELは、波形等化器５３による、シンボルレート等化器と分数間隔等化器との機能を切り替えさせるための信号（タイミング信号）である。従って、波形等化器５３は、ホストCPU４３からのSELに応じて、シンボルレート等化器または分数間隔等化器として動作する。波形等化器５３は、シンボルレート等化器として動作する場合、サンプリング同期部５２からのSEN1のタイミングで動作し、分数間隔等化器として動作する場合、DEN1のタイミングで動作し、DT2を誤り訂正部５４に供給する。
【００６３】
また、波形等化器５３としては、フィルタ係数が固定の波形等化器（以下、固定係数等化器と称する）や、受信信号を観測しながら自らのフィルタ係数を適応的に制御する波形等化器（以下、適応等化器と称する）を適用することができるが、それらの詳細については、後述する。
【００６４】
ところで、シンボルレート等化器と分数間隔等化器とを切り替えるタイミングであるが、例えば、次の３つの方法により判定される。
【００６５】
まず、第１の方法としては、伝送路の条件を用いる方法がある。具体的には、例えば、ホストCPU４３は、伝送路誤り率を推定し、その伝送路誤り率を最小の値とするために、シンボルレート等化器または分数間隔等化器のいずれかで動作させるかを判定する。ホストCPU４３は、シンボルレート等化器で動作させると判定した場合、SELとして、Highレベルの信号を波形等化器５３に出力する。それに対して、ホストCPU４３は、分数間隔等化器で動作させると判定した場合、SELとして、Lowレベルの信号を波形等化器５３に出力する。
【００６６】
また、第２の方法としては、波形等化器５３の内部の状態を用いる方法がある。具体的には、例えば、ホストCPU４３は、波形等化器５３の内部のエラー信号を検出し、そのエラー信号を最小の値とするために、シンボルレート等化器または分数間隔等化器のいずれかで動作させるかを判定する。ホストCPU４３は、判定の結果に応じて、HighレベルまたはLowレベルの信号を、波形等化器５３に出力する。
【００６７】
さらに、第３の方法としては、シンボルレート等化器または分数間隔等化器のいずれかで動作している波形等化器５３の機能を、所定のタイミングとなったときに切り替える方法がある。具体的には、例えば、ホストCPU４３は、まず、Lowレベルの信号を波形等化器５３に出力し、波形等化器５３を、分数間隔等化器として動作させる。その後、ホストCPU４３は、エラー信号（例えば波形等化器５３の内部のエラー信号）の収束後のフィルタ係数の値に応じてシンボルレート等化器として動作させるか否かを判定し、シンボルレート等化器として動作させると判定した場合、Highレベルの信号を波形等化器５３に出力する。これにより、波形等化器５３は、分数間隔等化器からシンボルレート等化器に切り替わる。
【００６８】
なお、上述した、これらの３つの方法は、シンボルレート等化器と分数間隔等化器とを切り替えるタイミングの一例であって、シンボルレート等化器と分数間隔等化器との得失を勘案した他のタイミングで切り替えてももちろんよい。
【００６９】
また、本実施の形態では、このSELは、I2Cバス４４を介して、ホストCPU４３から設定されるとして説明するが、もちろん他の方法によりSELを設定してもよい。要は、波形等化器５３に対して、シンボルレート等化器と分数間隔等化器との切り替えを指示できればよく、その手段、方法は、任意である。
【００７０】
誤り訂正部５４には、波形等化器５３からDT2の他に、DT2がシンボル点であることを示すフラグであるSEN2も供給される。なお、DT2がシンボル点、あるいはシンボル点とシンボル点の中間点であることを示すフラグであるDEN2が誤り訂正部５４に供給されない理由は、シンボル点とシンボル点の中間点のデータは、波形等化処理以降の処理では不要となるためである。従って、DEN2はオープンとし、後段のブロックにはSEN2だけが入力される。
【００７１】
誤り訂正部５４は、波形等化器５３からのDT2およびSEN2に基づいて、伝送路誤りを除去する処理を行い、それにより得られたTSを、復調LSI４２の外部に出力する。
【００７２】
以上のように、復調LSI４２において、波形等化器５３は、サンプリング同期部５２からのSEN1のタイミングでシンボルレート等化器として動作するとともに、サンプリング同期部５２からのDEN1のタイミングで分数間隔等化器として動作する。
【００７３】
ところで、上述したように、波形等化器５３は、例えば、固定係数等化器や適応等化器として構成することができる。そこで、次に、かかる構成を有する波形等化器５３について説明する。まず、図１０乃至図１２を参照して、波形等化器５３を、固定係数等化器とした場合の例について説明する。
【００７４】
図１０は、図６の波形等化器５３の一例である固定係数等化器７１の詳細な構成について説明するブロック図である。なお、図１０の固定係数等化器７１は、フィルタ係数が固定の波形等化器の例として、6タップの波形等化器を表わしている。なお、本実施の形態では、固定係数等化器の一例として、6タップの固定係数等化器７１について説明するが、タップ数が、6タップ以外の固定係数等化器であってももちろんよい。
【００７５】
図１０の固定係数等化器７１は、図６の波形等化器５３に対応しているので、サンプリング同期部５２からDT1、SEN1、およびDEN1、並びにホストCPU４３からSELがそれぞれ入力される。固定係数等化器７１は、それらの信号に基づいて、波形等化処理を行い、それにより得られるDT2、SEN2、およびDEN2を出力する。
【００７６】
固定係数等化器７１には、セレクタ８１、フィルタ８２、レジスタ８３、レジスタ８４、およびレジスタ８５を含むように構成される。フィルタ８２は、６タップの波形等化器であるので、DT1を所定の周期の間保持して出力するレジスタ９１1乃至レジスタ９１5、レジスタ９１1乃至レジスタ９１5により遅延されたDT1と、フィルタ係数C20乃至フィルタ係数C25をそれぞれ乗算する乗算器９２0乃至乗算器９２5、並びに、乗算器９２0乃至乗算器９２5の乗算結果を加算する加算器９３1乃至加算器９３5が設けられている。
【００７７】
順不同に説明すると、セレクタ８１には、SEN1，DEN1，およびSELが入力される。セレクタ８１は、入力されたSELが1を示しているとき、シンボルレート等化器として動作するので、SEN1をenとして選択し、レジスタ９１1乃至レジスタ９１5に出力する。
【００７８】
レジスタ９１1は、enがHighになるタイミング、すなわち、シンボル周期毎に、入力されたDT1をレジスタ９１2に出力する。同様にまた、レジスタ９１2乃至レジスタ９１5によって、シンボル周期毎に、前段のレジスタからの出力が、後段のレジスタに出力される。すなわち、入力されたDT1は、シンボル周期毎に、レジスタ９１1、レジスタ９１2、レジスタ９１3、レジスタ９１4、レジスタ９１5の順にシフトされる。
【００７９】
また、乗算器９２0は、DT1とフィルタ係数C20とを乗算し、加算器９３1に出力する。加算器９３1では、この乗算器９２0の出力と、乗算器９２1の出力（レジスタ９１1により遅延されたDT1とフィルタ係数C21との乗算結果）とが加算され、加算器９３2に出力される。続いて、同様に、加算器９３2乃至加算器９３5によって、前段の加算器から入力される加算結果と、乗算器から入力される乗算結果とが加算され、後段の加算器に出力される。
【００８０】
以上のように、図１０の固定係数等化器７１においては、入力されたSELが1であって、シンボルレート等化器として動作する場合、SEN1のタイミング、すなわち、シンボル周期毎に、DT1およびレジスタ９１1乃至レジスタ９１5の出力と、フィルタ係数C20乃至フィルタ係数C25との積和演算の結果が、波形等化された出力信号DT2として、出力される。
【００８１】
それに対して、入力されたSELが0を示しているとき、分数間隔等化器として動作するので、セレクタ８１は、DEN1をenとして選択し、レジスタ９１1乃至レジスタ９１5に出力する。
【００８２】
レジスタ９１1乃至レジスタ９１5によって、enがHighになるタイミング、すなわち、シンボル周期の半周期毎に、前段のレジスタからの出力が、後段のレジスタに出力される。すなわち、入力されたDT1は、シンボル周期の半周期毎に、レジスタ９１1、レジスタ９１2、レジスタ９１3、レジスタ９１4、レジスタ９１5の順にシフトされる。
【００８３】
そして、上述した、シンボルレート等化器として動作する場合と同様に、加算器９３1乃至加算器９３5によって、前段の加算器から入力される加算結果と、乗算器から入力される乗算結果とが加算され、それにより得られた積和演算の結果が後段の加算器に出力される。
【００８４】
以上のように、図１０の固定係数等化器７１においては、入力されたSELが0であって、分数間隔等化器として動作する場合、DEN1のタイミング、すなわち、シンボル周期の半周期毎に、DT1およびレジスタ９１1乃至レジスタ９１5の出力と、フィルタ係数C20乃至フィルタ係数C25との積和演算の結果が、波形等化された出力信号DT2として、出力される。
【００８５】
レジスタ８３には、加算器９３5から積和演算結果が入力される。レジスタ８３は、DEN1のタイミング、すなわち、シンボル周期の半周期毎に、保持している積和演算結果を、DT2として出力する。
【００８６】
レジスタ８４は、SEN1を保持し、1クロックだけ遅延させて、SEN2として出力する。レジスタ８５は、DEN1を保持し、1クロックだけ遅延させて、DEN2として出力する。すなわち、固定係数等化器７１においては、SEN2およびDEN2として、それぞれ、SEN1およびDEN1を1クロックだけ遅延させたものが出力される。
【００８７】
以上のようにして、固定係数等化器７１は、SELに応じて制御を切り替えることで、シンボルレート等化器として動作するか、または分数間隔等化器として動作する。なお、以下、固定係数等化器７１において、シンボルレート等化器として動作するモードを、シンボルレートモードと称し、分数間隔等化器として動作するモードを分数間隔モードと称する。
【００８８】
次に、図１１のタイミングチャートを参照して、シンボルレートモードで動作する固定係数等化器７１について説明する。
【００８９】
図１１では、図中上から順に、SEN1、DEN1、DT1、SEL、R0、R1、SEN2、DEN2、およびDT2のタイミングチャートが示されている。
【００９０】
なお、図１１では、シフトレジスタとして動作するレジスタの前後のタイミングが分かればよいので、図１０のレジスタ９１1乃至レジスタ９１5における前後のレジスタのタイミングを示すレジスタR0とレジスタR1のタイミングチャートが示されている。従って、レジスタR0およびレジスタR1のタイミングチャートは、例えば、図１０のレジスタ９１1およびレジスタ９１2のタイミングチャートに対応している。
【００９１】
図７で説明したように、SEN1は、DT1のシンボル周期毎に、そのレベルがHighになり、DEN1は、DT1のシンボル周期の半周期毎に、そのレベルがHighになる。
【００９２】
固定係数等化器７１をシンボルレートモードで動作させる場合、セレクタ８１に入力されるSELのレベルは、Highとなる。また、レジスタR0は、SELのレベルがHighで一定となり、シンボルレートモードであるので、SEN1のタイミング、すなわち、シンボル周期毎に、DT1をシフトし、保持する。同様に、レジスタR1は、シンボル周期毎に、DT1をシフトし、保持する。
【００９３】
具体的には、例えば、ある時刻t0において、レジスタR0にD0が保持されている場合、レジスタR1には、D0よりも1シンボル周期前のデータであるD-2が保持される。その後、時刻t0から1シンボル周期後の時刻t2となったとき、レジスタR0では、保持しているD0がシフトされ、D2が保持され、レジスタR1では、保持しているD-2がシフトされ、D0が保持される。
【００９４】
これらの動作が繰り返されることで、シンボル周期の時刻である、時刻t0，t2，t4，t6，・・・が順次経過する度に、レジスタR0では、D0，D2，D4，D6，・・・が順次保持される。また、レジスタR1では、レジスタR1よりも1シンボル周期前のデータである、D-2，D0，D2，D4，・・・が順次保持される。
【００９５】
すなわち、図示はしていないが、図１１のレジスタR0とレジスタR1との関係を、図１０のレジスタ９１1乃至レジスタ９１5に当てはめると次のようになる。すなわち、シンボル周期の時刻である、時刻t0，t2，t4，t6，・・・が順次経過する度に、レジスタ９１1では、D0，D2，D4，D6，・・・が順次保持され、レジスタ９１2では、レジスタ９１1よりも1シンボル周期前のデータである、D-2，D0，D2，D4，・・・が保持される。同様にまた、レジスタ９１3では、D-4，D-2，D0，D2，・・・が保持され、レジスタ９１4では、D-6，D-4，D-2，D0，・・・が保持され、レジスタ９１5では、D-8，D-6，D-4，D-2，・・・が保持される。
【００９６】
これにより、レジスタ９１1乃至レジスタ９１5は、SEN1のタイミングでデータをシフトし、保持するので、レジスタ９１1乃至レジスタ９１5に続く積和演算では、１つおきの入力データと、フィルタ係数との積和演算が行われる。
【００９７】
そして、その積和演算の結果は、レジスタ８３に保持され、DT2として、DEN1のタイミングで出力される。すなわち、図１１に示すように、DT1およびレジスタ９１1乃至レジスタ９１5の出力と、フィルタ係数C20乃至フィルタ係数C25との積和演算の結果である、OD0，OD1，OD2，OD3，・・・が、DEN1のタイミングで出力される。
【００９８】
また、入力されたSEN1は、レジスタ８４によって、1クロックだけ遅延され、SEN2として出力される。同様に、入力されたDEN1は、レジスタ８５によって、1クロックだけ遅延され、DEN2として出力される。
【００９９】
以上のようにして、固定係数等化器７１は、シンボルレートモードで動作する。
【０１００】
次に、図１２のタイミングチャートを参照して、分数間隔モードで動作する固定係数等化器７１について説明する。
【０１０１】
図１２では、図１１と同様に、図中上から順に、SEN1、DEN1、DT1、SEL、R0、R1、SEN2、DEN2、およびDT2のタイミングチャートが示されている。
【０１０２】
なお、図１２では、シフトレジスタとして動作するレジスタの前後のタイミングが分かればよいので、図１０のレジスタ９１1乃至レジスタ９１5における前後のレジスタのタイミングを示すレジスタR1とレジスタR2のタイミングチャートが示されている。従って、レジスタR1およびレジスタR2のタイミングチャートは、例えば、図１０のレジスタ９１1およびレジスタ９１2のタイミングチャートに対応している。
【０１０３】
また、図１２において、図１１のタイミングチャートと対応する箇所については、繰り返しになるので、その説明は適宜省略する。
【０１０４】
固定係数等化器７１を分数間隔モードで動作させる場合、セレクタ８１に入力されるSELのレベルは、Lowとなる。また、レジスタR1は、SELのレベルがLowで一定となり、分数間隔モードであるので、DEN1のタイミング、すなわち、シンボル周期の半周期毎に、DT1をシフトし、保持する。同様に、レジスタR2は、シンボル周期の半周期毎に、DT1をシフトし、保持する。
【０１０５】
すなわち、固定係数等化器７１において、シンボルレートモードで動作する場合には、シンボル周期毎にDT1をシフトして保持していたが、分数間隔モードで動作する場合には、シンボル周期毎の半周期毎にDT1をシフトして保持する。従って、シンボル周期の半周期の時刻である、時刻t0,t1,t2,t3,t4,t5,t6,・・・が順次経過する度に、レジスタR1では、D0,D1,D2,D3,D4,D5,D6,D7,・・・が順次保持され、レジスタR2では、D-1（図示せず）,D0,D1,D2,D3,D4,D5,D6,・・・が順次保持される。
【０１０６】
すなわち、図示はしていないが、図１２のレジスタR1とレジスタR2との関係を、図１０のレジスタ９１1乃至レジスタ９１5に当てはめると次のようになる。すなわち、シンボル周期の半周期の時刻である、時刻t0,t1,t2,t3,t4,t5,t6,・・・が順次経過する度に、レジスタ９１1では、D0,D1,D2,D3,D4,D5,D6,D7,・・・が順次保持され、レジスタ９１2では、レジスタ９１1よりもシンボル周期の半周期前のデータである、D-1,D0,D1,D2,D3,D4,D5,D6,・・・が保持される。同様にまた、レジスタ９１3では、D-2,D-1,D0,D1,D2,D3,D4,D5,・・・が保持され、レジスタ９１4では、D-3,D-2,D-1,D0,D1,D2,D3,D4,・・・が保持され、レジスタ９１5では、D-4,D-3,D-2,D-1,D0,D1,D2,D3,・・・が保持される。
【０１０７】
これにより、レジスタ９１1乃至レジスタ９１5は、DEN1のタイミングでデータをシフトし、保持するので、レジスタ９１1乃至レジスタ９１5に続く積和演算では、連続した入力データと、フィルタ係数との積和演算が行われる。
【０１０８】
そして、その積和演算の結果は、レジスタ８３に保持され、DT2として、DEN1のタイミングで出力される。すなわち、図１２に示すように、DT1およびレジスタ９１1乃至レジスタ９１5の出力と、フィルタ係数C20乃至フィルタ係数C25との積和演算の結果である、OD0，OD1，OD2，OD3，OD4，OD5，OD6，・・・が、DEN1のタイミングで出力される。
【０１０９】
以上のようにして、固定係数等化器７１は、分数間隔モードで動作する。
【０１１０】
このように、固定係数等化器７１は、２つの波形等化器を実装して、それらの波形等化器を切り替えるのではなく、１つの波形等化器だけを実装し、その波形等化器の制御を変えることで、シンボルレートモードまたは分数間隔モードに切り替える。これにより、レジスタや積和演算器等の回路資源を共有したまま、波形等化器の動作レートを切り替えることができる。
【０１１１】
また、等化すべき伝送路に応じて、シンボルレートモードまたは分数間隔モードを自由に選択可能なため、より高い受信特性を得ることができる。
【０１１２】
次に、図１３乃至図１６を参照して、波形等化器５３を、適応等化器とした場合の例について説明するが、その前に、適応等化の原理について説明する。
【０１１３】
適応等化器とは、波形等化器のフィルタ係数が予め決定できないような伝送路に対して、用いられる波形等化器である。適応等化器は、受信信号を観測しながら、自らのフィルタ係数を適応的に制御する。
【０１１４】
ここで、適応等化器の原理式（フィルタ係数更新式）を、下記の式（１）に示す。なお、式（１）は、適応等化器の中でも、Signed LMS（Least Mean Square）と呼ばれるものの原理式である。すなわち、LMSアルゴリズムは適応等化アルゴリズムの一例である。
【０１１５】
【数１】
2009044211.tif 000003
【０１１６】
但し、式（１）においては、ａ>0であるとき、［ａ］=1となり、ａ=0であるとき、［ａ］=0となり、ａ<0であるとき、［ａ］=-1となる。
【０１１７】
なお、式（１）では、iはタップ番号、nは時刻のインデックス、λは係数、Xniは、時刻n，タップ番号iの値を表わしている。また、enは時刻nのエラー信号と呼ばれる信号で、等化誤差を表わしている。適応等化器は、フィルタ係数を更新していきながら、このエラー信号enが最小となるように制御する。
【０１１８】
このエラー信号enは、波形等化器の出力信号と、その信号の元となった送信点との差であり、次式で表わされる。
【０１１９】
en = Zn - dn・・・（２）
【０１２０】
但し、式（２）において、Znは波形等化器の出力、すなわち、上記のDT2を表わし、dnは送信シンボルの推定値を表わす。
【０１２１】
また、Znは、次式で表わされる。
【０１２２】
Zn = ΣCn × Xn・・・（３）
【０１２３】
また、波形等化器の出力信号の元となった送信点であるdnを推定する手法は、いくつか知られているが、その手法を例示すると、例えば、次の２つの手法が挙げられる。
【０１２４】
１つ目の手法としては、等化用に固定の系列を送信する手法がある。この手法では、送信側は、例えば伝送フレーム毎に、固定の系列を送信する。そして、受信側において、伝送フレームおよび固定系列の位置が特定されると、その固定系列区間に限り、元となった送信信号を特定できる。
【０１２５】
２つ目の手法としては、等化後の信号点に最も近い信号点を送信点と仮定する手法がある。この手法では、例えば、QPSK（Quadrature Phase Shift Keying）変調の場合、図１３に示すように、A，B，C，Dの4点のうちのいずれかの点が送信点となる。ここで、図１３に示すように、仮に、IQ平面上の点Xを受信したとすると、その点Xに最も近い、A点が送信され、X点を受信したものと仮定できる。
【０１２６】
これらの手法を用いて、送信シンボルの推定値が求められる。
【０１２７】
なお、このフィルタ係数更新であるが、シンボルレート等化器、分数間隔等化器に関わらず、シンボル点の信号に対してのみ、処理を施すことになる。
【０１２８】
以上、適応等化の原理について説明してきたが、実際の回路に実装する場合には、適応等化の原理式の通りに実装できないことが多い。その理由として特に問題となるのは、エラー信号の計算に時間がかかるため、フィードバックに時間がかかってしまうことである。
【０１２９】
そこで、実際には、フィルタ係数更新式として、次式が用いられることが多い。
【０１３０】
【数２】
2009044211.tif 000004
【０１３１】
但し、式（４）において、Nは回路遅延を表わす。
【０１３２】
すなわち、式（４）においては、時刻n+1の係数を計算するために、時刻nの係数と、時刻n-Nのエラー信号を用いている。
【０１３３】
なお、式（４）のフィルタ係数更新式では、エラー計算にNクロックの遅延を許容している。また、enと乗算するタップXnについても同様に、N遅延されている。これは、正しく等化するためには、エラー信号enと、タップXnの遅延を正しく合わせる必要があるからである。
【０１３４】
以上、適応等化の原理について説明した。次に、式（４）に相当する回路を用いて、フィルタ係数更新を行う適応等化器について説明する。なお、本実施の形態では、かかる回路により行われる計算に、d-1クロックの遅延があると仮定して説明する。
【０１３５】
図１４は、図６の波形等化器５３の一例である適応等化器１０１の詳細な構成について説明するブロック図である。なお、図１４の適応等化器１０１は、フィルタ係数を適応的に制御する波形等化器の例として、4タップの波形等化器を表わしている。なお、本実施の形態では、適応等化器の一例として、4タップの適応等化器１０１について説明するが、タップ数が、4タップ以外の適応等化器であってももちろんよい。
【０１３６】
図１４の適応等化器１０１は、図６の波形等化器５３に対応しているので、サンプリング同期部５２から、DT1、SEN1、およびDEN1、並びに、ホストCPU４３からSELがそれぞれ入力される。適応等化器１０１は、それらの信号に基づいて、波形等化処理を行い、それにより得られるDT2、SEN2、およびDEN2を出力する。
【０１３７】
適応等化器１０１において、セレクタ１１１、レジスタ１１３、レジスタ１１４、およびレジスタ１１５は、図１０の固定係数等化器７１における、セレクタ８１、レジスタ８３、レジスタ８４、およびレジスタ８５に相当する。
【０１３８】
また、フィルタ１１２と、図１０のフィルタ８２とは、そのタップ数は異なっているものの基本的には同様の構成を有し、レジスタ１３１1乃至レジスタ１３１3、乗算器１３２0乃至乗算器１３２3、および加算器１３３1乃至加算器１３３3は、図１０のレジスタ９１1乃至レジスタ９１5、乗算器９２0乃至乗算器９２5、および加算器９３1乃至加算器９３5に相当する。但し、図１４の適応等化器１０１は、フィルタ係数を適応的に更新するので、図１０の乗算器９２0乃至乗算器９２5が、固定のフィルタ係数C20乃至フィルタ係数C25を乗じるのに対して、図１４の乗算器１３２0乃至乗算器１３２3は、適応的に更新されるフィルタ係数C30乃至フィルタ係数C33を乗じる。
【０１３９】
すなわち、図１４の適応等化器１０１は、図１０の固定係数等化器７１と基本的に同様の構成を有しているが、受信信号に応じて、フィルタ係数（図中のC30，C31，C32，C33）を適応的に制御するために、さらに、次のブロックを有する構造となる点が異なっている。つまり、適応等化器１０１は、演算器１１６、遅延回路１１７1乃至遅延回路１１７3、レジスタ１１８1乃至レジスタ１１８3、乗算器１１９1乃至乗算器１１９4、乗算器１２０1乃至乗算器１２０4、加算器１２１1乃至加算器１２１4、レジスタ１２２1乃至レジスタ１２２4、およびエラー信号計算部１２３をさらに含むようにして構成される。
【０１４０】
従って、以下、図１４の適応等化器１０１において、図１０の固定係数等化器７１と対応する箇所の説明については、繰り返しになるので、適宜省略し、乗算器１３２0乃至乗算器１３２3によって、DT1，およびレジスタ１３１1乃至レジスタ１３１3の出力と乗算されるフィルタ係数C30乃至フィルタ係数C33が適応的に制御される方法を中心に説明する。
【０１４１】
順不同に説明すると、演算器１１６には、DT1が入力される。演算器１１６は、いわゆるsgn関数による演算を実行して、引数に指定された数の符号を示す整数（戻り値）を返す。すなわち、演算器１１６においては、上記の式（４）の［Xn-Ni］に相当する演算が行われる。演算器１１６は、演算により得られた値xを、遅延回路１１７2に出力する。
【０１４２】
遅延回路１１７1には、SEN1が入力される。遅延回路１１７1は、SEN1をdクロック遅延させることで得られたsen_dを、レジスタ１２２1乃至レジスタ１２２4に出力する。
【０１４３】
遅延回路１１７2には、演算器１１６からxが入力される。遅延回路１１７2は、xをdクロック遅延させることで得られるx0を、レジスタ１１８1および乗算器１１９1に出力する。
【０１４４】
遅延回路１１７3には、セレクタ１１１からのenが入力される。遅延回路１１７3は、enをdクロック遅延させることで得られたen_dを、レジスタ１１８1乃至レジスタ１１８3に出力する。
【０１４５】
レジスタ１１８1には、遅延回路１１７2からのx0と、遅延回路１１７3からのen_dが入力される。レジスタ１１８1は、en_dがHighになるタイミングで、保持しているx0を、x1として、レジスタ１１８2および乗算器１１９2に出力する。
【０１４６】
en_dがHighになるタイミングにおいては、同様に、レジスタ１１８2によって、x1を遅延して得られたx2が、レジスタ１１８3および乗算器１１９3に出力され、レジスタ１１８3によって、x2を遅延して得られたx3が、乗算器１１９4に出力される。
【０１４７】
エラー信号計算部１２３には、加算器１３３3からの積和演算結果が入力される。エラー信号計算部１２３は、その積和演算結果を用いて、エラー信号を計算し、乗算器１１９1乃至乗算器１１９4に出力する。
【０１４８】
乗算器１１９1には、遅延回路１１７2からのx0と、エラー信号計算部１２３からのerrが入力される。乗算器１１９1は、x0とerrとを乗算し、乗算器１２０1に出力する。
【０１４９】
乗算器１２０1には、乗算器１１９1からの出力値（x0とerrとの乗算値）と、係数λが入力される。乗算器１２０1は、その出力値と係数λとを乗算し、加算器１２１1に出力する。
【０１５０】
加算器１２１1には、乗算器１２０1からの出力値（x0、err、係数λの乗算値）と、後段のレジスタ１２２1からのフィルタ係数C30が入力される。加算器１２１1は、レジスタ１２２1からのフィルタ係数C30に対して、乗算器１２０1からの出力値を加算し、レジスタ１２２1に出力する。
【０１５１】
レジスタ１２２1には、加算器１２１1からの出力値（フィルタ係数C30に、x0、err、係数λの乗算値を加算した加算値）と、遅延回路１１７1からのsen_dが入力される。レジスタ１２２1は、sen_dがHighになるタイミングで、保持している加算器１２１1からの出力値を、フィルタ係数C30として、乗算器１３２0および加算器１２１1に出力する。
【０１５２】
ここで、レジスタ１２２1に保持されている値は、上述した、適応等化の原理で説明した、上記の式（４）を用いて算出される値となる。
【０１５３】
すなわち、乗算器１１９1によって、［Xn-Ni］×en-Nが演算され、乗算器１２０1によって、λ×［Xn-Ni］×en-Nが演算され、加算器１２１1によって、Cni+λ×［Xn-Ni］×en-Nが演算されることで、式（４）に相当する演算が行われたことになる。そして、レジスタ１２２1によって、式（４）に相当する演算により求められたCn+1iが、乗算器１３２0および加算器１２１1に出力される。その後、乗算器１３２0は、そのCn+1iと、DT1とを乗算し、加算器１２１1は、そのCn+1iを用いて、Cn+2iを演算することになる。
【０１５４】
なお、乗算器１１９2乃至レジスタ１２２2、乗算器１１９3乃至レジスタ１２２3、および乗算器１１９4乃至レジスタ１２２4においては、乗算器１１９1乃至レジスタ１２２1と同様に、式（４）に相当する演算が行われる。そして、その演算により得られた、フィルタ係数C31乃至フィルタ係数C33が、乗算器１３２1乃至乗算器１３２3にそれぞれ出力され、レジスタ１３１1乃至レジスタ１３１3の出力とそれぞれ乗じられる。
【０１５５】
このように、乗算器１３２0乃至乗算器１３２3には、適応的に求められたフィルタ係数C30乃至フィルタ係数C33が入力される。乗算器１３２0乃至乗算器１３２3においては、それらのフィルタ係数と、DT1およびレジスタ１３１1乃至レジスタ１３１3の出力とを乗算する演算が行われる。
【０１５６】
言い換えると、図１４の適応等化器１０１においては、エラー信号計算部１２３によって、加算器１３３3からの積和演算結果に基づいたエラー信号が生成され、そのエラー信号と同じ遅延が与えられたx0,x1,x2,x3を用いて、式（４）のフィルタ係数更新計算が行われることで、フィルタ係数C31乃至フィルタ係数C33が更新されるとも言える。
【０１５７】
以上のような構成を有する、図１４の適応等化器１０１においては、図１０の固定係数等化器７１と同様に、セレクタ１１１に入力されたSELが1であって、シンボルレート等化器として動作する場合、SEN1のタイミング、すなわち、シンボル周期毎に、適応的に制御されるフィルタ係数C30乃至フィルタ係数C33を用いた積和演算の結果が、波形等化された出力信号DT2として、出力される。
【０１５８】
また、図１４の適応等化器１０１においては、セレクタ１１１に入力されたSELが0であって、分数間隔等化器として動作する場合、DEN1のタイミング、すなわち、シンボル周期の半周期毎に、適応的に制御されるフィルタ係数C30乃至フィルタ係数C33を用いた積和演算の結果が、波形等化された出力信号DT2として、出力される。
【０１５９】
以上のようにして、適応等化器１０１は、SELに応じて制御を切り替えることで、シンボルレート等化器として動作するか、または分数間隔等化器として動作する。
【０１６０】
次に、図１５のタイミングチャートを参照して、シンボルレートモードで動作する適応等化器１０１について説明する。
【０１６１】
図１５では、図中上から順に、SEN1、DEN1、DT1、SEL、en、R1、R2、SEN2、DEN2、DT2、err、x0、sen_d、en_d、x1、x2、C0、およびC1のタイミングチャートが示されている。
【０１６２】
なお、図１５では、シフトレジスタとして動作するレジスタの前後のタイミングが分かればよいので、図１４のレジスタ１３１1乃至レジスタ１３１3に対応するレジスタR1およびレジスタR2のタイミングチャートが示されている。また、x0のタイミングチャートは図１４の遅延回路１１７2の出力に対応し、x1、x2のタイミングチャートは、図１４のレジスタ１１８1乃至レジスタ１１８3の出力に対応し、C0、C1のタイミングチャートは、図１４のフィルタ係数C30乃至フィルタ係数C33に対応している。この関係は、後述する図１６のタイミングチャートでも同様とされる。
【０１６３】
上述したように、SEN1は、DT1のシンボル周期毎に、そのレベルがHighになり、DEN1は、DT1のシンボル周期の半周期毎に、そのレベルがHighになる。
【０１６４】
適応等化器１０１をシンボルレートモードで動作させる場合、セレクタ１１１に入力されるSELのレベルは、Highとなり、enのレベルは、SEN1に対応して、シンボル周期毎に、Highとなる。
【０１６５】
また、R1、R2は、SELのレベルがHighで一定となり、シンボルレートモードであるので、SEN1のタイミング、すなわち、シンボル周期毎にシフトされる。
【０１６６】
これにより、レジスタ１３１1乃至レジスタ１３１3は、SEN1のタイミングでデータをシフトし、保持するので、レジスタ１３１1乃至レジスタ１３１3に続く積和演算では、１つおきの入力データと、フィルタ係数との積和演算が行われる。
【０１６７】
そして、その積和演算の結果は、レジスタ１１３に保持され、DEN1のタイミングで、DT2として出力される。すなわち、DT1およびレジスタ１３１1乃至レジスタ１３１3の出力と、フィルタ係数C30乃至フィルタ係数C33との積和演算の結果である、Z0，Z2，Z4，Z6，Z8，・・・が、DEN1のタイミングで出力される。
【０１６８】
ところで、図１４の適応等化器１０１においては、上述したように、d-1クロックの遅延があると仮定している。従って、図１５に示すように、エラー信号計算部１２３によって、例えば、DT2として積和演算されたZ0を用いて、そのZ0からd-1クロック遅延されたE0が、errとして算出される。そして、遅延回路１１７2においては、そのE0とタイミングが合うように、DOがdクロック遅延される。
【０１６９】
同様にまた、遅延回路１１７1によって、SEN1がdクロック遅延され、遅延回路１１７3によって、enがdクロック遅延される。すなわち、遅延後のsen_dおよびen_dは、SEN1およびenをそれぞれ、dクロック遅延したタイミングで、そのレベルがHighとなる。
【０１７０】
レジスタ１１８1乃至レジスタ１１８3は、en_dのタイミングでデータをシフトし保持するので、レジスタ１１８1乃至レジスタ１１８3の後段の演算では、D0,D2,D4,D6,D8,・・・のように、１つおきの入力データに対して演算が行われる。
【０１７１】
また、レジスタ１２２1乃至レジスタ１２２4は、保持しているデータを、sen_dのタイミングでシフトさせる。これにより、フィルタ係数C0は、C0_0,C0_2,C0_4,C0_6,C0_8,・・・のように、sen_dのタイミングで出力される。同様にまた、フィルタ係数C1は、C1_0,C1_2,C1_4,C1_6,C1_8,・・・のように、sen_dのタイミングで出力される。
【０１７２】
以上のようにして、適応等化器１０１は、シンボルレートモードで動作する。
【０１７３】
次に、図１６のタイミングチャートを参照して、分数間隔モードで動作する適応等化器１０１について説明する。
【０１７４】
図１６では、図１５と同様に、図中上から順に、SEN1、DEN1、DT1、SEL、en、R1、R2、SEN2、DEN2、DT2、err、x0、sen_d、en_d、x1、x2、C0、およびC1のタイミングチャートが示されている。
【０１７５】
また、図１６において、図１５のタイミングチャートと対応する箇所については、繰り返しになるので、その説明は適宜省略する。
【０１７６】
適応等化器１０１を分数間隔モードで動作させる場合、セレクタ１１１に入力されるSELのレベルは、Lowとなり、enのレベルは、DEN1に対応して、シンボル周期の半周期毎に、Highとなる。
【０１７７】
また、R1、R2は、SELのレベルがLowで一定となり、分数間隔モードであるので、DEN1のタイミング、すなわち、シンボル周期の半周期毎にシフトされる。
【０１７８】
これにより、レジスタ１３１1乃至レジスタ１３１3は、DEN1のタイミングでデータをシフトし、保持するので、レジスタ１３１1乃至レジスタ１３１3に続く積和演算では、連続した入力データと、フィルタ係数との積和演算が行われる。
【０１７９】
そして、その積和演算結果は、レジスタ１１３に保持され、DEN1のタイミングで、DT2として出力される。すなわち、DT1およびレジスタ１３１1乃至レジスタ１３１3の出力と、フィルタ係数C30乃至フィルタ係数C33との積和演算の結果である、Z0，Z1，Z2，Z3，Z4，Z5，Z6，Z7，Z8，Z9，・・・が、DEN1のタイミングで出力される。
【０１８０】
ところで、図１４の適応等化器１０１においては、d-1クロックの遅延があると仮定しているので、図１６に示すように、エラー信号計算部１２３によって、例えば、Z0からd-1クロック遅延されたE0が、errとして算出される。そして、遅延回路１１７2においては、そのE0とタイミングが合うように、D0がdクロック遅延される。
【０１８１】
レジスタ１１８1乃至レジスタ１１８3は、en_dのタイミングでデータをシフトし保持するので、レジスタ１１８1乃至レジスタ１１８3の後段の演算では、D0,D1,D2,D3,D4,D5,D6,D7,D8,D9,・・・のように、連続した入力データに対して演算が行われる。
【０１８２】
また、レジスタ１２２1乃至レジスタ１２２4は、保持しているデータを、sen_dのタイミングでシフトさせる。これにより、フィルタ係数C0は、C0_0,C0_2,C0_4,C0_6,C0_8,・・・のように、sen_dのタイミングで出力される。同様にまた、フィルタ係数C1は、C1_0,C1_2,C1_4,C1_6,C1_8,・・・のように、sen_dのタイミングで出力される。
【０１８３】
以上のようにして、適応等化器１０１は、分数間隔モードで動作する。
【０１８４】
このように、適応等化器１０１は、２つの波形等化器を実装して、それらの波形等化器を切り替えるのではなく、１つの波形等化器だけを実装し、その波形等化器の制御を変えることで、シンボルレートモードまたは分数間隔モードに切り替える。これにより、レジスタや積和演算器等の回路資源を共有したまま、波形等化器の動作レートを切り替えることができる。
【０１８５】
これにより、１つの波形等化器とほぼ同等の回路規模で、シンボルレート等化器と、分数間隔等化器とを切り替えて実現することができる。
【０１８６】
また、等化すべき伝送路に応じて、シンボルレートモードまたは分数間隔モードを自由に選択可能なため、より高い受信特性を得ることができる。
【０１８７】
上述した一連の処理は、ハードウェアにより実行させることもできるし、ソフトウェアにより実行させることもできる。一連の処理をソフトウェアにより実行させる場合には、そのソフトウェアを構成するプログラムが、専用のハードウェアに組み込まれているコンピュータ、または、各種のプログラムをインストールすることで、各種の機能を実行することが可能な、例えば汎用のパーソナルコンピュータ等に、プログラム記録媒体からインストールされる。
【０１８８】
図１７は、上述した一連の処理をプログラムにより実行するパーソナルコンピュータの構成の例を示すブロック図である。CPU（Central Processing Unit）２１１は、ROM（Read Only Memory）２１２、または記録部２１８に記録されているプログラムに従って各種の処理を実行する。RAM（Random Access Memory）２１３には、CPU２１１が実行するプログラムやデータ等が適宜記憶される。これらのCPU２１１、ROM２１２、およびRAM２１３は、バス２１４により相互に接続されている。
【０１８９】
CPU２１１にはまた、バス２１４を介して入出力インターフェース２１５が接続されている。入出力インターフェース２１５には、マイクロホン等よりなる入力部２１６、ディスプレイ、スピーカ等よりなる出力部２１７が接続されている。CPU２１１は、入力部２１６から入力される指令に対応して各種の処理を実行する。そして、CPU２１１は、処理の結果を出力部２１７に出力する。
【０１９０】
入出力インターフェース２１５に接続されている記録部２１８は、例えばハードディスクからなり、CPU２１１が実行するプログラムや各種のデータを記録する。通信部２１９は、インターネットやローカルエリアネットワーク等のネットワークを介して外部の装置と通信する。
【０１９１】
また、通信部２１９を介してプログラムを取得し、記録部２１８に記録してもよい。
【０１９２】
入出力インターフェース２１５に接続されているドライブ２２０は、磁気ディスク、光ディスク、光磁気ディスク、或いは半導体メモリ等のリムーバブルメディア２２１が装着されたとき、それらを駆動し、そこに記録されているプログラムやデータ等を取得する。取得されたプログラムやデータは、必要に応じて記録部２１８に転送され、記録される。
【０１９３】
コンピュータにインストールされ、コンピュータによって実行可能な状態とされるプログラムを格納するプログラム記録媒体は、図１７に示すように、磁気ディスク（フレキシブルディスクを含む）、光ディスク（CD-ROM(Compact Disc-Read Only Memory),DVD(Digital Versatile Disc)を含む）、光磁気ディスク、もしくは半導体メモリ等よりなるパッケージメディアであるリムーバブルメディア２２１、または、プログラムが一時的もしくは永続的に格納されるROM２１２や、記録部２１８を構成するハードディスク等により構成される。プログラム記録媒体へのプログラムの格納は、必要に応じてルータ、モデム等のインターフェースである通信部２１９を介して、ローカルエリアネットワーク、インターネット、デジタル衛星放送といった、有線または無線の通信媒体を利用して行われる。
【０１９４】
なお、本明細書において、記録媒体に格納されるプログラムを記述するステップは、記載された順序に沿って時系列的に行われる処理はもちろん、必ずしも時系列的に処理されなくとも、並列的あるいは個別に実行される処理をも含むものである。
【０１９５】
また、本明細書において、システムとは、複数の装置により構成される装置全体を表すものである。
【０１９６】
さらに、本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。
【図面の簡単な説明】
【０１９７】
【図１】電波の干渉について説明する図である。
【図２】反射波の有無によるスペクトルの変化について説明する図である。
【図３】波形等化器について説明する図である。
【図４】従来の波形等化器の構成を示す回路図である。
【図５】インパルス応答と、フィルタ係数との関係を示すグラフである。
【図６】本発明を適用した受信機の一実施の形態の構成を示すブロック図である。
【図７】サンプリング同期部の出力を説明するタイミングチャートである。
【図８】サンプリングの例を示す図である。
【図９】受信信号を説明する図である。
【図１０】固定係数等化器の詳細な構成について説明する回路図である。
【図１１】シンボルレートモードで動作する固定係数等化器を説明するタイミングチャートである。
【図１２】分数間隔モードで動作する固定係数等化器を説明するタイミングチャートである。
【図１３】波形等化器の出力信号の元となった送信点を推定する方法を説明する図である。
【図１４】適応等化器の詳細な構成について説明する回路図である。
【図１５】シンボルレートモードで動作する適応等化器を説明するタイミングチャートである。
【図１６】分数間隔モードで動作する適応等化器を説明するタイミングチャートである。
【図１７】パーソナルコンピュータの構成の例を示すブロック図である。
【符号の説明】
【０１９８】
３１  受信機，  ４１  RFIC，  ４２  復調LSI，  ４３  ホストCPU，  ５１  A/D変換部，  ５２  サンプリング同期部，  ５３  波形等化器，  ５４  誤り訂正部，  ７１  固定係数等化器，  ８１  セレクタ，  ８２  フィルタ，  ８３  レジスタ，  ８４  レジスタ，  ８５  レジスタ，  ９１  レジスタ，  ９２  乗算器，  ９３  加算器，  １０１  適応等化器，  １１１  セレクタ，  １１２  フィルタ，  １１３  レジスタ，  １１４  レジスタ，  １１５  レジスタ，  １１６  演算器，  １１７  遅延回路，  １１８  レジスタ，  １１９  乗算器，  １２０  乗算器，  １２１  加算器，  １２２  レジスタ，  １２３  エラー信号計算部，  １３１  レジスタ，  １３２  乗算器，  １３３  加算器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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