(57)【要約】【課題】リセットパターンノイズの問題を、１つの単純な回路と、単独の制御信号とによって解決する。【解決手段】本発明は、相補型金属酸化膜半導体（ＣＭＯＳ）撮像装置フラッシュリセット回路４００を提供する。フラッシュリセット回路４００は、第１の基準電圧（例えばＶＤＤ）および第２の基準電圧（例えばグランド）を受けるインターフェースを有する。フラッシュリセット回路４００は、単独の（フラッシュ）信号インターフェースを有する。トランジスタセット電力インターフェースに接続されていると共に、フラッシュ信号を受けとり、これに応じて、上記第２の基準電圧よりも少なくとも１閾値電圧だけ異なるＶｆｌｕｓｈ１信号を供給するインターフェースもある。上記フラッシュ信号を用いて、ＣＭＯＳ撮像装置のハードリセットを、ソフトリセットの前に生成する。【選択図】図４
2009207112.tif 000002
【特許請求の範囲】
【請求項１】
相補型金属酸化膜半導体（ＣＭＯＳ）撮像装置であって、
上記撮像装置は、
検出された電圧を供給するカソード、および、第１の基準電圧に接続されているアノードを有する第１のフォトダイオード（ＰＤ）と、
上記第１のＰＤのカソード、リセット信号インターフェース、セレクト信号インターフェース、第１の読み出し信号インターフェース、および、電力インターフェースに接続されたインターフェースを有すると共に、上記第１のＰＤで検出された電圧を表す出力信号を供給する第１のトランジスタセットと、
上記第１の基準電圧よりも高い電位を有する第２の基準電圧を受けるインターフェース、フラッシュ信号インターフェース、上記第１の基準電圧に接続されたインターフェース、上記トランジスタセット電力インターフェースに接続されていると共に、フラッシュ信号を受けとり、これに応じて、リセット信号電圧よりも少なくとも１閾値電圧異なるＶｆｌｕｓｈ１信号を供給するインターフェースを有するフラッシュリセット回路とを含み、
上記フラッシュリセット回路が、リセット期間の第１の部分において、上記フラッシュ信号を受けとると同時に、上記第１のトランジスタセットは、リセット信号、第１の読み出し信号、および、セレクト信号を受けとって、これらに応じて、Ｖｆｌｕｓｈ１電圧を上記ＰＤのカソードに供給する撮像装置。
【請求項２】
上記フラッシュリセット回路は、
上記フラッシュ信号を受けとるゲート、上記第２の基準電圧に接続された第１のソース／ドレイン（Ｓ／Ｄ）、および、パルスハイである上記フラッシュ信号に応じてＶｆｌｕｓｈ１電圧にほぼ等しいＶｆｌｕｓｈ２電圧を供給する第２のＳ／Ｄを備える、第１のＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）と、
上記第１のＭＯＳＦＥＴの第２のＳ／Ｄに接続されたゲート、上記第１の基準電圧に接続された第１のＳ／Ｄ、および、上記ゲートに接続された第２のＳ／Ｄを備える第２のＭＯＳＦＥＴと、
上記フラッシュ信号を受けとるように接続されたゲート、上記第２の基準電圧に接続された第１のＳ／Ｄ、および、上記第１のトランジスタセット電力インターフェースに接続された第２のＳ／Ｄを備える第３のＭＯＳＦＥＴと、
上記フラッシュ信号を受けとるゲート、上記第１のトランジスタセット電力インターフェースに接続された第１のＳ／Ｄ、および、上記第１のＭＯＳＦＥＴの第２のＳ／Ｄに接続された第２のＳ／Ｄを備える第４のＭＯＳＦＥＴとを含む請求項１に記載の撮像装置。
【請求項３】
上記第１のＭＯＳＦＥＴ、上記第２のＭＯＳＦＥＴ、および、上記第４のＭＯＳＦＥＴは、ＮＭＯＳであり、上記第３のＭＯＳＦＥＴは、上記フラッシュ信号を受けとるゲートを備えるＰＭＯＳである請求項２に記載の撮像装置。
【請求項４】
上記リセット信号および上記フラッシュ信号は、上記第２の基準電圧とほぼ同値の最大電圧振幅のパルスである請求項２に記載の撮像装置。
【請求項５】
上記リセット信号、上記第１の読み出し信号、上記セレクト信号、および、上記フラッシュ信号は、上記リセット期間の第１の部分において同時にハイレベルになり、上記Ｖｆｌｕｓｈ１電圧を上記第１のＰＤのカソードに供給する請求項２に記載の撮像装置。
【請求項６】
上記フラッシュリセット回路は、上記リセット期間の第２の部分において、ローレベルである上記フラッシュ信号に応じて、上記第２の基準電圧を、上記トランジスタセット電力インターフェースに供給し、
上記トランジスタセットは、上記リセット期間の第２の部分において、ハイレベルである上記リセット信号、上記セレクト信号、および、上記第１の読み出し信号に応じて、上記第２の基準電圧を、上記第１のＰＤのカソードに供給する請求項５に記載の撮像装置。
【請求項７】
上記トランジスタセットのリセット信号、セレクト信号、および、第１の読み出し信号は、上記リセット期間の後の露光期間において、ローレベルになり、
第１のＰＤのカソードで検出された電圧は、上記露光期間において光子電荷を受け取り、これに応じて低下する請求項６に記載の撮像装置。
【請求項８】
上記フラッシュリセット回路は、上記露光期間の後の相関２重サンプリング（ＣＤＳ）期間の第１の部分において、ハイレベルであるフラッシュ信号を受けとって、上記Ｖｆｌｕｓｈ1電圧を上記トランジスタセット電力インターフェースに供給し、上記ＣＤＳ期間の第２の部分において、ローレベルであるフラッシュ信号を受けとって、上記第２の基準電圧を上記トランジスタセット電力インターフェースに供給し、
上記トランジスタセットは、上記ＣＤＳ期間の第１の部分において、ハイレベルであるリセット信号およびセレクト信号と、ローレベルである上記第１の読み出し信号とを受けとると共に、上記ＣＤＳ期間の第２の部分において、ローレベルである上記リセット信号の後に、ハイレベルである上記セレクト信号、ローレベルである上記第１の読み出し信号、および、ローレベルである上記リセット信号を受信して、上記ＣＤＳ期間の第２の部分において、ＰＤ基準出力信号を供給する請求項７に記載の撮像装置。
【請求項９】
上記トランジスタセットは、上記ＣＤＳ期間の第３の部分において、ハイレベルである上記セレクト信号および上記第１の読み出し信号を受けとって、測定ＰＤ出力信号を供給する請求項８に記載の撮像装置。
【請求項１０】
第２のＰＤおよび第３のＰＤをさらに含み、
上記各ＰＤは、検出された電圧を供給するカソード、および、上記第１の基準電圧に接続されているアノードを備え、
上記第１のトランジスタセットは、上記第２のＰＤ用の第２の読み出し信号インターフェース、および、上記第３のＰＤ用の第３の読み出し信号インターフェースを含むと共に、選択されたＰＤで検出された電圧を表す出力信号を供給する請求項１に記載の撮像装置。
【請求項１１】
ＰＤカラーグループの行と、上記各ＰＤカラーグループに対応するトランジスタセットとをさらに含み、
上記各ＰＤカラーグループは、複数のＰＤを含み、各ＰＤは、検出された電圧を供給するカソード、および、上記第１の基準電圧に接続されているアノードを備えており、
上記各トランジスタセットは、上記カラーグループ内の各ＰＤのカソードに接続されたインターフェースと、リセット信号インターフェースと、セレクト信号インターフェースと、上記カラーグループ内の各ＰＤ用の読み出し信号インターフェースと、電力インターフェースとを含むと共に、選択されたＰＤで検出された電圧を表す出力信号を供給し、
上記フラッシュリセット回路は、上記フラッシュ信号に応じて、上記Ｖｆｌｕｓｈ１信号を上記各トランジスタセットの電力インターフェースに供給する請求項１に記載の撮像装置。
【請求項１２】
ＰＤの行と上記各ＰＤに対応するトランジスタセットとをさらに含み、
上記各ＰＤは、検出された電圧を供給するカソード、および、上記第１の基準電圧に接続されているアノードを備え、
上記各トランジスタセットは、上記ＰＤのカソードに接続されたインターフェースと、リセット信号インターフェースと、セレクト信号インターフェースと、読み出し信号インターフェースと、電力インターフェースとを備えると共に、上記ＰＤで検出された電圧を表す出力信号を供給し、
上記フラッシュリセット回路は、上記フラッシュ信号に応じて、上記Ｖｆｌｕｓｈ１信号を上記各トランジスタセットの電力インターフェースに供給する請求項１に記載の撮像装置。
【請求項１３】
相補型金属酸化膜半導体（ＣＭＯＳ）撮像装置フラッシュリセット回路であって、
上記フラッシュリセット回路は、
第２の基準電圧を受けるインターフェースと、
単独のフラッシュ信号インターフェースと、
上記第２の基準電圧よりも低い電位を有する第１の基準電圧に接続されたインターフェースと、
トランジスタセット電力インターフェースに接続されていると共に、フラッシュ信号を受けとり、これに応じて、上記第２の基準電圧よりも少なくとも１閾値電圧異なるＶｆｌｕｓｈ１信号を供給するインターフェースとを含むフラッシュリセット回路。
【請求項１４】
上記フラッシュ信号を受けとるゲート、上記第２の基準電圧に接続された第１のソース／ドレイン（Ｓ／Ｄ）、および、ハイレベルである上記フラッシュ信号に応じてＶｆｌｕｓｈ１電圧にほぼ等しいＶｆｌｕｓｈ２電圧を供給する第２のＳ／Ｄを備える、第１のＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）と、
上記第１のＭＯＳＦＥＴの第２のＳ／Ｄに接続されたゲート、上記第１の基準電圧に接続された第１のＳ／Ｄ、および、上記ゲートに接続された第２のＳ／Ｄを備える第２のＭＯＳＦＥＴと、
上記フラッシュ信号を受けとるように接続されたゲート、上記第２の基準電圧に接続された第１のＳ／Ｄ、および、上記第１のトランジスタセット電力インターフェースに接続された第２のＳ／Ｄを備える第３のＭＯＳＦＥＴと、
上記フラッシュ信号を受けとるゲート、上記第１のトランジスタセット電力インターフェースに接続された第１のＳ／Ｄ、および、上記第１のＭＯＳＦＥＴの第２のＳ／Ｄに接続された第２のＳ／Ｄを備える第４のＭＯＳＦＥＴとをさらに含む請求項１３に記載のフラッシュリセット回路。
【請求項１５】
上記第１のＭＯＳＦＥＴ、上記第２のＭＯＳＦＥＴ、および、上記第４のＭＯＳＦＥＴは、ＮＭＯＳであり、上記第３のＭＯＳＦＥＴは、上記フラッシュ信号を受けとるゲートを備えるＰＭＯＳである請求項１４に記載のフラッシュリセット回路。
【請求項１６】
上記フラッシュ信号は、上記第２の基準電圧とほぼ同値の最大電圧振幅のパルスである請求項１４に記載のフラッシュリセット回路。
【請求項１７】
ローレベルである上記フラッシュ信号に応じて、上記第２の基準電圧を、上記トランジスタセット電力インターフェースに供給する請求項１４に記載のフラッシュリセット回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して、集積回路（ＩＣ）の製造に関し、特に、相補型金属酸化膜半導体（ＣＭＯＳ）撮像装置およびＣＭＯＳ撮像装置フラッシュリセット回路に関する。
【背景技術】
【０００２】
図１は、「埋め込み」または「ピン止め」フォトダイオードを備える相補型金属酸化膜半導体（ＣＭＯＳ）撮像装置を示す図である（従来技術）。従来技術では、画像セル回路は、４つのトランジスタと１つのフォトダイオードとを含む。画素操作は、３つの主な段階、つまり、リセット段階、露光段階、読み出し段階に分けられる。
【０００３】
（１）リセット段階：リセットトランジスタおよび転送（Ｔｘ）トランジスタをオンすることによって、上記フォトダイオードの静電容量は、リセット電圧にチャージされる。図１に示すｐ＋ｎｐ型埋め込みフォトダイオードの場合のように、埋め込まれたカソード（ｎ）は、完全に空乏化され、ピン止めされた電圧（Ｖｐｉｎ）に設定される。
【０００４】
（２）露光段階：上記フォトダイオードによる光の吸収によって、電子正孔対が生成される。この正孔は、ｐ型領域内の空乏化されたアクセプタ部位を充填し、この電子は、ｎ型領域内の空乏化されたドナー部位を充填する。この光電子が上記ドナー部位を充填するにつれて、上記フォトダイオードカソードの電位は減少する。
【０００５】
（３）読み出し段階：相関２重サンプリング（ＣＤＳ）回路によって、画素値が読み出される。最初に、選択トランジスタおよび上記リセットトランジスタがオンされて、フローティングディフュージョン（ＦＤ）が高い値に設定されると共に、出力は基準レベルに設定される。その後、転送トランジスタ（Ｔｘ）がオンされて、上記フォトダイオード内に蓄積された光電子が、上記ＦＤに転送される。ＦＤにおける電位が、ソースフォロワ（ＳＦ）によって信号電圧に変換されて、信号電圧レベルとして読み出される。この信号は、上記信号電圧レベルから上記基準電圧レベルを引くことによって構成される（図２参照）。
【０００６】
図２は、図１の画素回路のタイミングに関連したタイミング図である（従来技術）。ＣＭＯＳ撮像装置センサ内で埋め込みフォトダイオードを用いる利点は、低い暗電流が得られることである。リセット中に、上記埋め込みｎ型カソード内の電荷が完全になくなることが可能であると共に、ＣＤＳ読み出し中に、上記埋め込みｎ型カソード内の信号電子が完全に伝送されることが可能であるならば、遅延がなく、またリセットノイズがない状態が実現される。上記信号電子を上記埋め込みカソード内に完全に転送させることを実現するには、装置のいくつかの設計パラメータを最適化すること（例えば、空乏化させるために必要な低い逆バイアスレベルを持つダイオード、転送トランジスタの寸法を拡大すること、閾値電圧を低下させること、および、電圧トランジスタのゲート電圧を上昇させること）を考慮する必要がある。
【０００７】
カラーＣＭＯＳ撮像装置は、赤色、緑色、および、青色を検出する複数の画素から成り、該画素は、不要なスペクトルを除去するＲＧＢカラーフィルタアレイを用いているか、または、フォトダイオードを積層させて、より浅いフォトダイオードが青いスペクトルを検出し、最も深いフォトダイオードが赤いスペクトルを検出するように製造されている。ＣＭＯＳ撮像装置の１画素は、通常、１つのアクティブ画素センサ（ＡＰＳ）回路および１つのフォトダイオードから成る。ここでは、ＡＰＳ回路は、「トランジスタセット」と呼ばれる。しかしながら、フィルファクタ（上記画素の領域に対する上記フォトダイオードの領域の割合）を増大させるために、最新のＣＭＯＳ撮像装置製造においては、１つの共有トランジスタセットが用いられている。１つの共有トランジスタセットの場合では、典型的には、２〜４画素（２〜４個のフォトダイオード）が、１つのトランジスタセットを共有している。
【０００８】
上記ダイオードは、最初に逆バイアスが掛けられて、自由電子および自由正孔が存在しない空乏化領域を広範囲にわたって生成する。これをリセットプロセスと呼ぶ。上記空乏化領域は、ｎ型領域およびｐ型領域の中に伸び、空乏化されたｎ型領域には、イオン化された固定正電荷ドナーが形成され、該空乏化されたｐ型領域には、イオン化された固定負電荷アクセプタが形成される。上記空乏化領域に光子が投射される際に、該光子は、電子を、価電子帯から伝導帯まで励起させる。同様に、該光子は、該伝導帯において電子を生成すると共に、該価電子帯において正孔を生成する。電位エネルギーの差異のために、生成された電子は上記ｎ型領域に流れ、イオン化されたドナー状態と再結合する。その一方で、上記正孔は上記ｐ型領域に流れ、上記負電荷アクセプタ状態と再結合する。結果として、この空間電荷領域は、負電荷および正電荷を失う。該空間電荷領域中の電圧が低減されるにつれて、該空間電荷領域の幅は変動する。図１の４つのトランジスタセット（４ＴＡＰＳ）では、上記フォトダイオード内に蓄積された電荷は、上記フローティングディフュージョンに移動する。上記画素回路は、この電圧低下を、上記フローティングディフュージョンの出力信号として検出する。フローティングディフュージョン電圧の低下は、電荷−電圧変換として知られている。被写体の色を再現するには、上記電圧低下を正確に測定する必要がある。３Ｔトランジスタセット、または、３ＴＡＰＳセル回路設計では、転送トランジスタも電荷転送工程も必要でない。画素回路が、直接、上記電圧低下を光検出器の出力信号として検出する。
【０００９】
３Ｔトランジスタセットの場合には、上記センサ回路が、上記フォトダイオードの電圧を検出し、該フォトダイオード内の電荷は、完全にディスチャージされることはない。４Ｔトランジスタセットの場合には、上記フォトダイオードから上記フローティングディフュージョンまでの電荷転送は完了せず、該フローティングディフュージョン内の電荷は、上記センサ回路が上記信号を検出した後には、完全にディスチャージされることはない。いずれの場合にも、検出の終わりには、上記ダイオードおよびフローティングディフュージョン内に、電荷が残留する。各フォトダイオード（３Ｔ）、または、各フォトダイオードおよびフローティングディフュージョン（４Ｔ）内の送り返される残留電荷の量は同一ではない。結果として、ＶＤＤを上記リセットトランジスタのゲートおよびドレインに印加する通常のリセットプロセスでは、各フォトダイオード（３Ｔ）を、または、各フォトダイオードおよびフローティングディフュージョン（４Ｔ）を、同一の電圧にリセットすることは出来ない。上述のプロセスは、「ソフトリセット」であり、通常、いわゆる残像現象を伴う。該残像現象を回避するためには、ハードリセットプロセスを用いて、上記リセットトランジスタをアクティブ領域においてバイアスを掛けた状態で保持するか、または、上記リセットトランジスタのゲート電圧を上記トランジスタのドレイン電圧よりも、少なくとも１閾値電圧だけ高く保持する。この解決方法は、上記残像の問題を解決するが、上記リセットトランジスタのゲートがＶＤＤよりも高くバイアスを掛けられない限り、上記リセット電圧は低いので、高電圧ストレスを引き起こし、結果として装置の信頼性が損なわれる可能性もある。上記ハードリセットの後に、上記センサ回路（ビット線を含む）を高電圧状態にプリチャージするソフトリセットを行うならば、固定パターンノイズは、最小限に抑えられる。
【００１０】
図３は、リセット補助回路を備える１画素を示す概略的な図、および、これに関連する１画素をフラッシュリセットする場合のタイミング図である（従来技術）。Bedabrata et al.が指摘しているように、上述の問題は、フラッシュハードリセットの後にソフトリセットプロセスを行うことによって解決することが可能である。このフラッシュリセットされた画素による解決方法は、フォトダイオード画素レイアウトを変更させずに、ハードリセットプロセスおよびソフトリセットプロセスのそれぞれの利点を保持したまま、これらどちらの不都合も排除する。従って、上記フォトダイオード画素の性能は変動しない。図示したように、フラッシュリセットの早い段階の間に、ΦｆｌｕｓｈおよびΦｒｅｓｅｔがオンされる。トランジスタＭＦＲはオフ状態であり、ＭＦＲ−ｏｕｔはオン状態である。トランジスタＭＦｄｒｏｐおよびＭＦＲ−ｏｕｔとＭＦＲ−ｌｏａｄとが、分圧器を形成している。従って、リセットトランジスタＭｒｓｔのドレイン電圧は、ＶＤＤよりも低い。ΦｒｅｓｅｔがＶＤＤであるので、上記フォトダイオードのカソードにおける電圧ＶＤは、ＶＤＤよりも少なくとも１閾値電圧だけ低い。ハードリセットの後、Φｆｌｕｓｈはローレベルになると共に、リセットトランジスタＭｒｓｔのドレイン電圧およびゲート電圧はＶＤＤとなって、ソフトリセットが始まる。
【非特許文献１】Bedabrata Pain et al, “An Enhanced-Performance CMOS Imager With a Flushed-Reset Photodiode Pixel“, IEEE TRANS. ON ELECTRON DEVICES, Vol.50, No.1, ２００３年１月, p.48-56
【非特許文献２】5.K.M.Findlater et al, “A CMOS Image Sensor With a Double-Junction Active Pixel“, IEEE TRANS. ON ELECTRON DEVICES, Vol.50, No.1, ２００３年１月, p.32-42
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、上述の回路は、追加的に、独立したバイアス電圧ソースおよび動作信号を必要とする。この回路には、従来のアクティブ画素センサ回路に加えて、１つのバイアス線、１つのプラッシュパルス線、１つのＶｌｏａｄ線、および、４つのトランジスタが存在している。
【００１２】
上述のリセットパターンノイズの問題を、１つの単純な回路と、単独の制御信号とによって解決することができれば、好都合であろう。また、副次的であるが、固定パターンノイズの問題を、１つの単純な回路と、単独の制御信号とによって解決することができれば、好都合であろう。
【課題を解決するための手段】
【００１３】
上述のリセットの課題を解決するために、フラッシュリセット回路を設けている。該フラッシュリセット回路は、従来の任意の画素トランジスタセットに接続されている。上記フラッシュリセット回路は、４つのトランジスタだけから成り、単一のフラッシュ信号によって動作する。フラッシュ動作の間に、分圧器出力（ＶＦＬＵＳＨ）は、リセットトランジスタドレインとなり、このリセットトランジスタドレインレベルは、リセットトランジスタのゲートレベル（通常ＶＤＤレベル）よりも常に１トランジスタ閾値以上低いレベルである。ＶＦＬＵＳＨがＶＤＤよりも１閾値電圧以上だけ低いので、残像の問題は解決する。
その後、上記フォトダイオードのカソードは、ＶＤＤとほぼ同値である高電圧までソフトリセットされて、上記フォトダイオードの選択ラインパルスがオンされる前に、上記アクティブ画素センサ回路をプリチャージする。このプロセスによって、上記センサ回路の固定パターンノイズは最小化される。
【００１４】
これに応じて、ＣＭＯＳ撮像装置フラッシュリセット回路が設けられている。該フラッシュリセット回路は、第１の基準電圧（例えばＶＤＤ）、および、第２の基準電圧（グランド）を受けるインターフェースを有している。上記フラッシュリセット回路は、単独の（フラッシュ）信号インターフェースを備えている。フラッシュ信号を受信して、これに応えて上記第２の基準電圧よりも少なくとも１閾値電圧だけ異なるＶｆｌｕｓｈ１信号を供給するトランジスタセット電力インターフェースに接続されたインターフェースもある。
【００１５】
より明確に言うと、上記フラッシュリセット回路は、上記フラッシュ信号を受信するゲートと、上記第２の基準電圧に接続された第１のソース／ドレイン（Ｓ／Ｄ）と、ハイレベルである上記フラッシュ信号に応じて、Ｖｆｌｕｓｈ１電圧にほぼ等しいＶｆｌｕｓｈ２電圧を供給する第２のＳ／Ｄとを備える、第１のＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）を含む。第２のＭＯＳＦＥＴは、上記第１のＭＯＳＦＥＴの第２のＳ／Ｄに接続されたゲートと、上記第１の基準電圧に接続された第１のＳ／Ｄと、該ゲートに接続された第２のＳ／Ｄとを備えている。第３のＭＯＳＦＥＴは、上記フラッシュ信号を受信するゲートと、上記第２の基準電圧に接続された第１のＳ／Ｄと、上記第１のトランジスタセット電力インターフェースに接続された第２のＳ／Ｄとを備えている。第４のＭＯＳＦＥＴは、上記フラッシュ信号を受信するゲートと、上記第１のトランジスタセット電力インターフェースに接続された第１のＳ／Ｄと、上記第１のＭＯＳＦＥＴの第２のＳ／Ｄに接続された第２のＳ／Ｄとを備えている。
【００１６】
上述のフラッシュリセット回路、および、該フラッシュリセット回路を用いたＣＭＯＳ撮像装置について、以下にさらに詳細に記載する。
【発明の効果】
【００１７】
本発明に係るＣＭＯＳ撮像装置は、本発明に係るフラッシュリセット回路によって、フラッシュ信号を受けとり、これに応じて、リセット信号電圧（第２の基準電圧）よりも少なくとも１閾値電圧異なるＶｆｌｕｓｈ１信号を供給し、第１のトランジスタセットは、リセット信号、第１の読み出し信号、および、セレクト信号を受けとって、これらに応じて、Ｖｆｌｕｓｈ１信号（電圧）をＰＤのカソードに供給することにより、残像の問題を解決する。
【発明を実施するための最良の形態】
【００１８】
図４は、ＣＭＯＳ撮像装置フラッシュリセット回路を示す概略的な図である。フラッシュリセット回路４００は、ライン４０２上に第２の基準電圧を受けるインターフェースを備えると共に、ライン４０４上にフラッシュ信号を受け入れる単独の信号インターフェースを備えている。ライン４０６上のインターフェースは、上記第２の基準電圧よりも低い電位を有する第１の基準電圧に接続されている。ライン４０８上のインターフェースは、フラッシュ信号を受けとり、これに応じて、上記第２の基準電圧よりも少なくとも１閾値電圧だけ異なるＶｆｌｕｓｈ１を供給するトランジスタセット電力インターフェースに接続されている。ここで用いるように、「閾値電圧」とは、ある所定のドレイン電流レベルにおけるＭＯＳＦＥＴゲートソース電圧を言う。典型的に、閾値電圧は、０．３〜０．８（Ｖ）の範囲内にある。
【００１９】
第１のＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）４１０（Ｍ１）は、ライン４０４上でフラッシュ信号を受けとるゲートと、ライン４０２上で上記第２の基準電圧に接続されている第１のソース／ドレイン（Ｓ／Ｄ）と、ハイレベルの上記フラッシュ信号に応じて、ライン４１２に、上記Ｖｆｌｕｓｈ１電圧にほぼ等しいＶｆｌｕｓｈ２電圧を供給する第２のＳ／Ｄとを有している。Ｖｆｌｕｓｈ２の値は、ＶＤＤ×ＲＭ２／（ＲＭ２＋ＲＭ１）である。第２のＭＯＳＦＥＴ４１４（Ｍ２）は、ライン４１２上で上記第１のＭＯＳＦＥＴの第２のＳ／Ｄに接続されているゲートと、ライン４０６上で上記第１の基準電圧に接続されている第１のＳ／Ｄと、上記ゲート（ライン４１２）に接続されている第２のＳ／Ｄとを有している。
【００２０】
第３のＭＯＳＦＥＴ４１６（Ｍ３）は、ライン４０４上で上記フラッシュ信号を受けとるように接続されているゲートと、ライン４０２上で上記第２の基準電圧に接続されている第１のＳ／Ｄと、ライン４０８上で第１のトランジスタセット電力インターフェースに接続されている第２のＳ／Ｄとを有している。第４のＭＯＳＦＥＴ４１８（Ｍ４）は、ライン４０４上で上記フラッシュ信号を受けとるゲートと、ライン４０８上で上記第１のトランジスタセット電力インターフェースに接続されている第１のＳ／Ｄと、ライン４１２上で上記第１のＭＯＳＦＥＴの第２のＳ／Ｄに接続されている第２のＳ／Ｄとを有している。
【００２１】
図示するように、第１のＭＯＳＦＥＴ４１０、第２のＭＯＳＦＥＴ４１４、および、第４のＭＯＳＦＥＴ４１８は、ＮＭＯＳであり、第３のＭＯＳＦＥＴ４１６は、ライン４０４上で上記フラッシュ信号を受けとるゲートを備えるＰＭＯＳである。あるいは、図示していないが、第３のＭＯＳＦＥＴ４１６はＮＭＯＳであってもよく、この場合は、インバータを用いて上記ゲートに補償フラッシュ信号を供給することが可能である。
【００２２】
ライン４０４上の上記フラッシュ信号は、ライン４０２上の第２の基準電圧とほぼ同値である最大電圧振幅のパルスである。フラッシュリセット回路４００は、ローレベルであるフラッシュ信号に応じて、ライン４０８上のトランジスタセット電力インターフェースに、上記第２の基準電圧を供給する。
【００２３】
図５は、ＣＭＯＳ撮像装置の概略的なブロック図である。撮像装置５００は、検出された電圧を供給するライン５０４上のカソード、および、ライン４０６上で第１の基準電圧に接続されているアノードを有する第１のフォトダイオード（ＰＤ）５０２を含む。第１のトランジスタセット５０６は、ライン５０４上の第１のＰＤのカソードに接続されているインターフェース、ライン５０８上のリセット信号インターフェース、ライン５１０上のセレクト信号インターフェース、ライン５１２上の第１の読み出し信号インターフェース、および、ライン４０８上の電力インターフェースを有している。トランジスタセット５０６は、アクティブ画素センサ（ＡＰＳ）回路とも呼ばれる。トランジスタセット５０６は、第１のＰＤで検出された電圧を表す出力信号を、ライン５１４上に供給する。
【００２４】
フラッシュリセット回路４００の詳細は、既に説明したので、簡潔にするためにも繰り返さない。フラッシュリセット回路４００は、ライン４０４上のフラッシュ信号を受信し、これに応じて、ライン５０８上のリセット信号電圧よりも少なくとも１閾値電圧だけ異なるＶｆｌｕｓｈ１信号を供給する。典型的には、上記リセット信号および上記フラッシュ信号のどちらも、上記第２の基準電圧とほぼ同値である最大電圧振幅のパルスである。
【００２５】
以下にさらに詳細に記載するように、フラッシュリセット回路４００が、リセット期間の第１の部分においてライン４０４上のフラッシュ信号を受けとると同時に、第１のトランジスタセット５０６は、リセット信号（ライン５０８）、第１の読み出し信号（ライン５１２）、および、セレクト信号（ライン５１０）を受けとり、これに応じて、ライン５０４上のＰＤのカソードに、Ｖｆｌｕｓｈ１電圧を供給する。
【００２６】
図６は、図５のフラッシュリセット回路と共に用いられ得るような、従来技術の４つのトランジスタ（４Ｔ）セットを示す図である。
【００２７】
図７は、図５の撮像装置と図６のトランジスタセットとの動作に関連するタイミング図である。図５から図７までを参照すると、上記リセット期間の第１の部分（ハードリセット）において、上記リセット信号、上記第１の読み出し信号、上記セレクト信号、および、上記フラッシュ信号が、同時にハイレベルになる時に、Ｖｆｌｕｓｈ１電圧が、上記第１のＰＤのカソードに供給される。上記リセット期間の第２の部分（ソフトリセット）では、上記フラッシュリセット回路は、ローレベルである上記フラッシュ信号に応じて、上記第２の基準電圧を上記トランジスタセット電力インターフェースに供給する。上記リセット期間の第２の部分では、その後、上記トランジスタセットが、ハイレベルである、上記リセット信号、上記セレクト信号、および、上記第１の読み出し信号に応じて、上記第２の基準電圧を第１のＰＤのカソードに供給する。
【００２８】
上記トランジスタセットのリセット信号、セレクト信号、および、第１の読み出し信号は、上記リセット期間の後の露光期間ではローレベルになる。第１のＰＤのカソードで検出された電圧は、上記露光期間において光子電荷を受け取り、これに応じて低下する。
【００２９】
上記フラッシュリセット回路は、上記露光期間の後の相関２重サンプリング（ＣＤＳ）期間の第１の部分において、ハイレベルであるフラッシュ信号を受けとり、上記トランジスタセット電力インターフェースに上記Ｖｆｌｕｓｈ１電圧を供給する。上記フラッシュリセット回路は、上記ＣＤＳ期間の第２の部分において、ローレベルであるフラッシュ信号を受信し、上記トランジスタセット電力インターフェースに上記第２の基準電圧を供給する。上記トランジスタセットは、上記ＣＤＳ期間の第１の部分において、ハイレベルであるリセット信号およびセレクト信号と、ローレベルである第１の読み出し信号とを受けとる。上記トランジスタセットは、上記ＣＤＳ期間の第２の部分において、ハイレベルであるセレクト信号、ローレベルである第１の読み出し信号を受けとる。上記フラッシュ信号がローレベルになった後、上記リセット信号もローレベルになる。上記トランジスタセットは、上記ＣＤＳ期間の第２の部分において、ＰＤ基準出力信号を供給する。
【００３０】
上記ＣＤＳ期間の第３の部分において、上記トランジスタセットは、ハイレベルであるセレクト信号および読み出し信号を受けとり、測定ＰＤ出力信号を供給する。図７から明らかであるように、出力信号とは、上記基準信号と測定信号との差であり、上記第１のＰＤのカソードにおいて検出された電圧を測定する際に重要な出力信号である。
【００３１】
図８は、図５の撮像装置の第１の変形例を示す概略的なブロック図である。ここには、第２のＰＤ８００および第３のＰＤ８０２が示されており、各ＰＤは、検出された電圧を供給するカソード、および、ライン４０６上の第１の基準電圧に接続されているアノードを有している。第１のトランジスタセット５０６は、ライン８０４上に上記第２のＰＤ用の第２の読み出し信号インターフェースを備えると共に、ライン８０６上に上記第３のＰＤ用の第３の読み出し信号インターフェースを備えている。上述のように、第１のトランジスタセット５０６は、選択されたＰＤで検出された電圧を表す出力信号を供給する。この図には３つのＰＤを示したが、トランジスタセット５０６に接続され得るＰＤの数に、制限はない。例えば、２つのＰＤ、または、４つのＰＤであってもよい。
【００３２】
図９は、図８の撮像装置と図６の４Ｔトランジスタセットとに関連するタイミング図である。図８の撮像装置は、フルカラー（３色）検出が可能であることは、当業者には明らかであろう。
【００３３】
図１０は、図５のＣＭＯＳ撮像装置の第２の変形例を示す概略的なブロック図である。ここでは、ＰＤカラーグループ１０００ａ〜１０００ｎの行が示されている（ｎはある特定の数に限定されない）。各ＰＤカラーグループ１０００は、複数のＰＤを含む。例えば、各カラーグループは、３ＰＤから成ることが可能である。各ＰＤは、検出された電圧を供給するカソード、および、第１の電圧基準（例えばグランド）に接続されているアノードを有する。トランジスタセット５０６ａ〜５０６ｎは、各ＰＤカラーグループ１０００ａ〜１０００ｎに対応して示されている。各トランジスタセット５０６は、上記カラーグループ内の各ＰＤのカソードに接続されたインターフェースを含む。各トランジスタセットは、リセット信号インターフェース、セレクト信号インターフェース、上記カラーグループ内の各ＰＤ用の読み出し信号インターフェース、および、ライン４０８上の電力インターフェースを有している。各トランジスタセットは、選択されたＰＤで検出された電圧を表す出力信号を供給する。フラッシュリセット回路４００は、上記フラッシュ信号に応じて、Ｖｆｌｕｓｈ１信号を、各トランジスタセットの電力インターフェース（ライン４０８）に供給する。あるいは、図示していないが、各カラーグループは、単一のＰＤから形成されていてよい。３つのＰＤカラーグループを２つ設けることも可能である。
【００３４】
図１１は、従来技術の３Ｔトランジスタセットを用いた図５のＣＭＯＳ撮像装置の第３の変形例を示す概略的な図である。この構成では、各トランジスタセットは、単一のフォトダイオードにつながっている。
【００３５】
図１２は、図１１のＣＭＯＳ撮像装置に関連するタイミング図である。
〔機能に関する説明〕
再び図６を参照すると、上記フラッシュ信号がハイレベルである場合には、トランジスタＭ１およびＭ４はオン状態であり、Ｍ３はオフ状態である。結果として、トランジスタＭ１およびＭ２は、分圧器を形成し、上記リセットトランジスタのドレインはＶｆｌｕｓｈ１に等しく、上記リセットトランジスタのゲートはＶＤＤである。Ｖｆｌｕｓｈ１がＶＤＤよりも１閾値電圧以上低いので、上記フォトダイオードのカソードは、最初のダイオード電圧に関係なく、Ｖｆｌｕｓｈ１まで早急に引き寄せられる。従って、残像は完全に解消する。
【００３６】
上記フラッシュ信号がローレベルである場合には、Ｍ１およびＭ４はオフ状態であるが、Ｍ３はオン状態である。Ｍｒｓｔのドレイン電圧およびゲート電圧は、ＶＤＤに等しい。上記フォトダイオードのカソードは、ＶＤＤとほぼ同値である高電圧までソフトリセットされて、所定のフォトダイオード選択ラインがハイレベルになる前に、ビット線を含む上記アクティブ画素センス回路を高電圧状態までプリチャージする。この動作によって、上記センス回路の固定パターンノイズは最小化される。上記フラッシュリセット回路の４つのトランジスタと単独のフラッシュ信号とが、従来のトランジスタセット回路を変更させることなく、全画素のフラッシュリセットプロセスを制御する。
【００３７】
本発明は、フラッシュリセット回路を用いるＣＭＯＳ撮像装置と共に、１つのフラッシュリセット回路を提供するものである。本発明を説明するために、特定の回路素子および信号タイミングシナリオの実施例をいくつか示した。しかしながら、本発明は、これらの実施例だけに限定されるものではない。当業者は、本発明の他の変形例および実施形態を想到することも可能であろう。
【産業上の利用可能性】
【００３８】
本発明は、ＣＭＯＳ撮像装置およびＣＭＯＳ撮像装置フラッシュリセット回路に好適に用いられ、リセットパターンノイズおよび固定パターンノイズの問題を、１つの単純な回路と、単独の制御信号とによって解決することができる。
【図面の簡単な説明】
【００３９】
【図１】「埋め込み」または「ピン止め」フォトダイオードを備える相補型金属酸化膜半導体（ＣＭＯＳ）撮像装置を示す図である（従来技術）。
【図２】図１の画素回路のタイミングに関連するタイミング図を示す図である（従来技術）。
【図３】リセット補助回路を備える１画素を示す概略的な図、および、これに関連する、１画素のフラッシュリセットする場合のタイミング図である（従来技術）。
【図４】ＣＭＯＳ撮像装置フラッシュリセット回路を示す概略的な図である。
【図５】ＣＭＯＳ撮像装置を示す概略的なブロック図である。
【図６】図５のフラッシュリセット回路と共に用いられ得るような、従来技術の４つのトランジスタ（４Ｔ）セットを示す図である。
【図７】図５の撮像装置と図６のトランジスタセットとの動作に関連するタイミング図である。
【図８】図５の撮像装置の第１の変形例を示す概略的なブロック図である。
【図９】図８の撮像装置と図６の４Ｔトランジスタセットとに関連するタイミング図である。
【図１０】図５のＣＭＯＳ撮像装置の第２の変形例を示す概略的なブロック図である。
【図１１】従来の３Ｔトランジスタセットを用いた図５のＣＭＯＳ撮像装置の第３の変形例を示す概略的な図である。
【図１２】図１１のＣＭＯＳ撮像装置に関連するタイミング図である。
【符号の説明】
【００４０】
４００    相補型金属酸化膜半導体（ＣＭＯＳ）撮像装置フラッシュリセット回路
【図１】
2009207112.tif 000003
【図２】
2009207112.tif 000004
【図３】
2009207112.tif 000005
【図４】
2009207112.tif 000006
【図５】
2009207112.tif 000007
【図６】
2009207112.tif 000008
【図７】
2009207112.tif 000009
【図８】
2009207112.tif 000010
【図９】
2009207112.tif 000011
【図１０】
2009207112.tif 000012
【図１１】
2009207112.tif 000013
【図１２】
2009207112.tif 000014