(57)【要約】【課題】不揮発性メモリを有する半導体装置の製造歩留まりと性能を向上させる。【解決手段】半導体基板１の上部に不揮発性メモリを構成する制御ゲート電極ＣＧとメモリゲート電極ＭＧが並んで配置されている。制御ゲート電極ＣＧは、ゲート絶縁膜としての絶縁膜３上に形成され、メモリゲート電極ＭＧは、酸化シリコン膜６ａ、窒化シリコン膜６ｂおよび酸化シリコン膜６ａの積層膜からなる絶縁膜６上に形成されている。制御ゲート電極ＣＧの上面には金属シリサイド層２１が形成されている。メモリゲート電極ＭＧは上面９ａが窪んでおり、メモリゲート電極ＭＧの上面９ａの少なくとも一部上は、金属シリサイド層が形成されておらず、酸化シリコン膜１０で覆われている。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの互いに対向していない側の側壁上には側壁絶縁膜１３ａ，１３ｂが形成されている。【選択図】図１
2009194221.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上部に形成され、互いに隣り合う第１ゲート電極および第２ゲート電極と、
前記第１ゲート電極と前記半導体基板との間に形成された第１絶縁膜と、
前記第２ゲート電極と前記半導体基板との間および前記第１ゲート電極と前記第２ゲート電極との間に形成された第２絶縁膜であって、その内部に電荷蓄積部を有する第２絶縁膜と、
を有し、
前記第１ゲート電極の上面には金属シリサイド層が形成され、
前記第２ゲート電極の上面は窪んでおり、
前記第２ゲート電極の上面の少なくとも一部上には、金属シリサイド層が形成されておらず、酸化シリコン膜で覆われていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１および第２ゲート電極の互いに対向していない側の側壁上に形成された側壁絶縁膜を更に有することを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記半導体基板上に、前記第１ゲート電極、前記第２ゲート電極および前記側壁絶縁膜を覆うように形成された窒化シリコン膜を更に有し、
前記第２ゲート電極の上面の少なくとも一部上を覆う前記酸化シリコン膜は、前記第２ゲート電極の上面と前記窒化シリコン膜の間に介在していることを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記第２ゲート電極の上面には金属シリサイド層が形成されておらず、前記酸化シリコン膜で覆われていることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記第２絶縁膜は、第１酸化シリコン膜と前記第１酸化シリコン膜上の第１窒化シリコン膜と前記第１窒化シリコン膜上の第２酸化シリコン膜とを有する積層膜からなり、
前記第１窒化シリコン膜が前記電荷蓄積部として機能することを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記半導体装置は、不揮発性メモリを有し、
前記第１および第２ゲート電極は、前記不揮発性メモリを構成するゲート電極であることを特徴とする半導体装置。
【請求項７】
（ａ）半導体基板の主面に第１絶縁膜を介して第１ゲート電極を形成する工程、
（ｂ）前記半導体基板の主面と前記第１ゲート電極の表面上に、第１酸化シリコン膜と前記第１酸化シリコン膜上の第１窒化シリコン膜と前記第１窒化シリコン膜上の第２酸化シリコン膜とを有する積層膜からなる第２絶縁膜を形成する工程、
（ｃ）前記第２絶縁膜上に、前記第１ゲート電極と前記第２絶縁膜を介して隣り合う第２ゲート電極を形成する工程、
（ｄ）前記第２酸化シリコン膜の露出部を除去し、前記第１ゲート電極と前記第２ゲート電極との間および前記第２ゲート電極の下の前記第２酸化シリコン膜を残す工程、
（ｅ）前記（ｄ）工程の後、前記第２ゲート電極の前記第２絶縁膜と接していない表面上に第３酸化シリコン膜を形成する工程、
（ｆ）前記（ｅ）工程の後、前記第１窒化シリコン膜の露出部を除去し、前記第１ゲート電極と前記第２ゲート電極との間および前記第２ゲート電極の下の前記第１窒化シリコン膜を残す工程、
（ｇ）前記（ｆ）工程の後、前記半導体基板の主面上に前記第１および第２ゲート電極を覆うように、第３絶縁膜を形成する工程、
（ｈ）前記第３絶縁膜をエッチバックして、前記第２ゲート電極の側壁上と前記第１ゲート電極の側壁上とに前記第３絶縁膜を側壁絶縁膜として残し、他の領域の前記第３絶縁膜を除去する工程、
（ｉ）前記（ｈ）工程の後、前記第１ゲート電極の上面に金属シリサイド層を形成する工程、
を有し、
前記（ｃ）工程では、その上面が窪んでいる前記第２ゲート電極を形成し、
前記（ｈ）工程では、前記第２ゲート電極の上面の少なくとも一部上に前記第３酸化シリコン膜を残存させ、
前記（ｉ）工程では、前記第２ゲート電極の上面の少なくとも一部上は、前記第３酸化シリコン膜で覆われ、前記金属シリサイド層が形成されないことを特徴とする半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法において、
前記（ｉ）工程は、
（ｉ１）前記半導体基板の主面上に前記第１および第２ゲート電極と前記側壁絶縁膜とを覆うように金属膜を形成する工程、
（ｉ２）前記第１ゲート電極を前記金属膜と反応させて、前記第１ゲート電極の上面に前記金属シリサイド層を形成する工程、
を有することを特徴とする半導体装置の製造方法。
【請求項９】
請求項８記載の半導体装置の製造方法において、
前記（ｉ１）工程で形成された前記金属膜は、前記第１ゲート電極の上面と接するが、前記第２ゲート電極の上面の少なくとも一部とは、間に前記第３酸化シリコン膜が介在して接しないことを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法において、
前記第１および第２ゲート電極は、シリコンを主成分として含有することを特徴とする半導体装置の製造方法。
【請求項１１】
請求項７記載の半導体装置の製造方法において、
前記（ｃ）工程は、
（ｃ１）前記半導体基板の主面上に前記第１ゲート電極を覆うように、第２ゲート電極用の第１導電体膜を形成する工程、
（ｃ２）前記第１導電体膜をエッチバックして、前記第１ゲート電極の側壁上に前記第２絶縁膜を介して前記第１導電体膜を残し、他の領域の前記第１導電体膜を除去する工程、
を有することを特徴とする半導体装置の製造方法。
【請求項１２】
請求項７記載の半導体装置の製造方法において、
前記（ｈ）工程で、前記第１ゲート電極の上面が露出されることを特徴とする半導体装置の製造方法。
【請求項１３】
（ａ）半導体基板の主面に第１絶縁膜を介して第１ゲート電極を形成する工程、
（ｂ）前記半導体基板の主面と前記第１ゲート電極の表面上に、第１酸化シリコン膜と前記第１酸化シリコン膜上の第１窒化シリコン膜と前記第１窒化シリコン膜上の第２酸化シリコン膜とを有する積層膜からなる第２絶縁膜を形成する工程、
（ｃ）前記第２絶縁膜上に、前記第１ゲート電極と前記第２絶縁膜を介して隣り合う第２ゲート電極を形成する工程、
（ｄ）前記第２酸化シリコン膜の露出部を除去し、前記第１ゲート電極と前記第２ゲート電極との間および前記第２ゲート電極の下の前記第２酸化シリコン膜を残す工程、
（ｅ）前記（ｄ）工程の後、前記第２ゲート電極の前記第２絶縁膜と接していない表面上に第３酸化シリコン膜を形成する工程、
（ｆ）前記（ｅ）工程の後、前記第１窒化シリコン膜の露出部を除去し、前記第１ゲート電極と前記第２ゲート電極との間および前記第２ゲート電極の下の前記第１窒化シリコン膜を残す工程、
（ｇ）前記（ｆ）工程の後、前記半導体基板の主面上に前記第１および第２ゲート電極を覆うように、第３絶縁膜を形成する工程、
（ｈ）前記第３絶縁膜をエッチバックして、前記第２ゲート電極の側壁上と前記第１ゲート電極の側壁上とに前記第３絶縁膜を側壁絶縁膜として残し、他の領域の前記第３絶縁膜を除去する工程、
（ｉ）前記（ｈ）工程の後、前記第１ゲート電極の上面に金属シリサイド層を形成する工程、
を有し、
前記（ｅ）工程で形成された前記第３酸化シリコン膜の厚みは、前記（ｂ）工程で形成された前記第２絶縁膜の前記第１酸化シリコン膜の厚みよりも厚く、
前記（ｈ）工程では、前記第２ゲート電極の上面の少なくとも一部上に前記第３酸化シリコン膜を残存させ、
前記（ｉ）工程では、前記第２ゲート電極の上面の少なくとも一部上は、前記第３酸化シリコン膜で覆われ、前記金属シリサイド層が形成されないことを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法において、
前記（ｉ）工程は、
（ｉ１）前記半導体基板の主面上に前記第１および第２ゲート電極と前記側壁絶縁膜とを覆うように金属膜を形成する工程、
（ｉ２）前記第１ゲート電極を前記金属膜と反応させて、前記第１ゲート電極の上面に前記金属シリサイド層を形成する工程、
を有することを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１４記載の半導体装置の製造方法において、
前記（ｉ１）工程で形成された前記金属膜は、前記第１ゲート電極の上面と接するが、前記第２ゲート電極の上面の少なくとも一部とは、間に前記第３酸化シリコン膜が介在して接しないことを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１５記載の半導体装置の製造方法において、
前記第１および第２ゲート電極は、シリコンを主成分として含有することを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１３記載の半導体装置の製造方法において、
前記（ｅ）工程では、熱酸化法を用いて前記第３酸化シリコン膜を形成することを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１３記載の半導体装置の製造方法において、
前記（ｃ）工程では、その上面が窪んでいる前記第２ゲート電極を形成することを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１３記載の半導体装置の製造方法において、
前記（ｃ）工程は、
（ｃ１）前記半導体基板の主面上に前記第１ゲート電極を覆うように、第２ゲート電極用の第１導電体膜を形成する工程、
（ｃ２）前記第１導電体膜をエッチバックして、前記第１ゲート電極の側壁上に前記第２絶縁膜を介して前記第１導電体膜を残し、他の領域の前記第１導電体膜を除去する工程、
を有することを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１３記載の半導体装置の製造方法において、
前記（ｈ）工程で、前記第１ゲート電極の上面が露出されることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、不揮発性メモリを有する半導体装置およびその製造方法に適用して有効な技術に関する。
【背景技術】
【０００２】
電気的に書込・消去が可能な不揮発性半導体記憶装置として、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が広く使用されている。現在広く用いられているフラッシュメモリに代表されるこれらの記憶装置（メモリ）は、ＭＩＳＦＥＴのゲート電極下に、酸化膜で囲まれた導電性の浮遊ゲート電極やトラップ性絶縁膜を有しており、浮遊ゲートやトラップ性絶縁膜での電荷蓄積状態を記憶情報とし、それをトランジスタの閾値として読み出すものである。このトラップ性絶縁膜とは、電荷の蓄積可能な絶縁膜をいい、一例として、窒化シリコン膜などがあげられる。このような電荷蓄積領域への電荷の注入・放出によってＭＩＳＦＥＴのしきい値をシフトさせ記憶素子として動作させる。このフラッシュメモリとしては、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）膜を用いたスプリットゲート型セルがある。かかるメモリにおいては、電荷蓄積領域として窒化シリコン膜を用いることで、導電性の浮遊ゲート膜と比べ、離散的に電荷を蓄積するためにデータ保持の信頼性に優れ、また、データ保持の信頼性に優れているために窒化シリコン膜上下の酸化膜を薄膜化でき、書込み・消去動作の低電圧化が可能である、等の利点を有する。
【０００３】
特開２００２−２３１８２９号公報（特許文献１）には、チャネル領域の表面に第１ゲート絶縁膜を介して選択ゲート電極が形成され、選択ゲート電極の側面に、ゲート分離絶縁膜を介して制御ゲート電極が側壁状に形成され、制御ゲート電極と選択ゲート電極とは所定の高低差を有し、各ゲート電極の表面にはシリサイドが形成される技術が記載されている。そして、制御ゲート電極と選択ゲート電極とが高低差を有するので、各ゲート電極を離間配置することなく近接配置したままで、それぞれの表面に形成されたシリサイド同士を絶縁できる技術が記載されている。
【特許文献１】特開２００２−２３１８２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明者の検討によれば、次のことが分かった。
【０００５】
ＭＯＮＯＳ膜を用いたスプリットゲート型の不揮発性メモリは、制御ゲート電極とメモリゲート電極とが隣接し、制御ゲート電極の下にゲート絶縁膜としての酸化シリコン膜が存在し、メモリゲート電極の下にＯＮＯ（Oxide-Nitride-Oxide）膜が存在し、このＯＮＯ膜がメモリゲート電極とそれに隣接する制御ゲート電極との間にも延在した構造を有している。従って、制御ゲート電極とメモリゲート電極とは、ＯＮＯ膜で絶縁分離されている。
【０００６】
制御ゲート電極とメモリゲート電極の抵抗を低下させてメモリ動作を高速化するために、制御ゲート電極とメモリゲート電極の上面にコバルトシリサイドのような金属シリサイド層を形成することが考えられる。しかしながら、本発明者の検討によれば、制御ゲート電極とメモリゲート電極の上面に金属シリサイド層を形成した場合、ＯＮＯ膜の膜厚が薄いことから、制御ゲート電極上の金属シリサイド層の端部とメモリゲート電極上の金属シリサイド層の端部とが近接してしまい、制御ゲート電極とメモリゲート電極間のショート不良を発生する可能性があることが分かった。この制御ゲート電極とメモリゲート電極間のショートは、制御ゲート電極およびメモリゲート電極上の金属シリサイド層の形成状態に依存し、制御ゲート電極上の金属シリサイド層とメモリゲート電極上の金属シリサイド層とがブリッジ状に近接することにより発生する。このようなショート不良を生じた半導体装置は、半導体装置の製造の検査で選別して除外する必要があり、半導体装置の製造歩留まりを低下させ、半導体装置のコスト（単価）を増大させてしまう。
【０００７】
これを防止するために、制御ゲート電極とメモリゲート電極に金属シリサイド層を全く形成しないことが考えられる。しかしながら、この場合、制御ゲート電極とメモリゲート電極間の耐圧を向上し、ショート不良の発生を防止することができるが、制御ゲート電極およびメモリゲート電極上に金属シリサイド層が全く形成されていないと、制御ゲート電極およびメモリゲート電極が高抵抗となり、メモリ動作の動作速度が低下してしまう。これは、半導体装置の性能を低下させる可能性がある。
【０００８】
本発明の目的は、半導体装置の製造歩留まりを向上できる技術を提供することにある。
【０００９】
また、本発明の他の目的は、半導体装置の性能を向上できる技術を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
代表的な実施の形態による半導体装置は、半導体基板の上部に形成されて互いに隣り合う第１ゲート電極および第２ゲート電極と、第１ゲート電極と前記半導体基板との間に形成された第１絶縁膜と、第２ゲート電極と半導体基板との間および第１ゲート電極と第２ゲート電極との間に形成されかつ内部に電荷蓄積部を有する第２絶縁膜とを有する。そして、第１ゲート電極の上面には金属シリサイド層が形成され、第２ゲート電極の上面は窪んでおり、第２ゲート電極の上面の少なくとも一部上には金属シリサイド層が形成されずに酸化シリコン膜で覆われている。
【００１３】
また、代表的な実施の形態による半導体装置の製造方法は、半導体基板の主面に第１絶縁膜を介して第１ゲート電極を形成してから、半導体基板の主面と第１ゲート電極の表面上に第２絶縁膜を形成し、第２絶縁膜上に第１ゲート電極と第２絶縁膜を介して隣り合いかつその上面が窪んでいる第２ゲート電極を形成する。それから、第２ゲート電極の第２絶縁膜と接していない表面上に酸化シリコン膜を形成し、絶縁膜の堆積およびエッチバックにより第１および第２ゲート電極の側壁上に側壁絶縁膜を形成するが、このエッチバックの際に、第２ゲート電極の上面の少なくとも一部上に前記酸化シリコン膜を残存させる。そして、第１ゲート電極の上面に金属シリサイド層を形成するが、第２ゲート電極の上面の少なくとも一部上は前記酸化シリコン膜で覆われ、金属シリサイド層は形成されない。
【００１４】
また、代表的な実施の形態による半導体装置の製造方法は、半導体基板の主面に第１絶縁膜を介して第１ゲート電極を形成してから、半導体基板の主面と第１ゲート電極の表面上に第１酸化シリコン膜と第１窒化シリコン膜上と第２酸化シリコン膜とを有する積層膜からなる第２絶縁膜を形成し、第２絶縁膜上に第１ゲート電極と第２絶縁膜を介して隣り合う第２ゲート電極を形成する。それから、第２ゲート電極の第２絶縁膜と接していない表面上に第３酸化シリコン膜を形成するが、この第３酸化シリコン膜の厚みを、第１酸化シリコン膜よりも厚くする。そして、絶縁膜の堆積およびエッチバックにより第１および第２ゲート電極の側壁上に側壁絶縁膜を形成するが、このエッチバックの際に、第２ゲート電極の上面の少なくとも一部上に第３酸化シリコン膜を残存させる。その後、第１ゲート電極の上面に金属シリサイド層を形成するが、第２ゲート電極の上面の少なくとも一部上は第３酸化シリコン膜で覆われ、金属シリサイド層は形成されない。
【発明の効果】
【００１５】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１６】
代表的な実施の形態によれば、半導体装置の製造歩留まりを向上できる。
【００１７】
また、半導体装置の性能を向上できる。
【発明を実施するための最良の形態】
【００１８】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１９】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２０】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００２１】
（実施の形態１）
本発明は、主として電荷蓄積部にトラップ性絶縁膜（電荷を蓄積可能な絶縁膜）を用いたものであるため、以下の実施の形態では、ｎチャネル型ＭＩＳＦＥＴ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）を基本としトラップ性絶縁膜を用いたメモリセルをもとに説明を行う。また、以下の実施の形態での極性（書込・消去・読出時の印加電圧の極性やキャリアの極性）は、ｎチャネル型ＭＩＳＦＥＴを基本としたメモリセルの場合の動作を説明するためのものであり、ｐチャネル型ＭＩＳＦＥＴを基本とする場合は、印加電位やキャリアの導電型等の全ての極性を反転させることで、原理的には同じ動作を得ることができる。
【００２２】
本実施の形態の半導体装置およびその製造方法を図面を参照して説明する。
【００２３】
図１は、本実施の形態の半導体装置の要部断面図である。本実施の形態の半導体装置は、不揮発性メモリ（不揮発性記憶素子、フラッシュメモリ、不揮発性半導体記憶装置）を備えた半導体装置（不揮発性半導体記憶装置）であり、図１には、不揮発性メモリのメモリセル領域の要部断面図が示されている。図２は、本実施の形態の半導体装置におけるメモリセルＭＣの模式的な断面構造を示す要部断面図であり、図３は、メモリセルＭＣの等価回路図である。なお、図２は、理解を簡単にするために、図１の構造のうち、絶縁膜２３，２４の図示を省略し、各部位に印加する電圧Ｖｄ，Ｖｃｇ，Ｖｍｇ，Ｖｓ，Ｖｂを模式的に示したものである。
【００２４】
図１〜図３に示される不揮発性メモリは、ＭＯＮＯＳ膜を用いたスプリットゲート型のメモリセルである。
【００２５】
図１および図２に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１には、素子を分離するための素子分離領域（図示せず）が形成されており、この素子分離領域で分離された活性領域に、ｐ型ウエル２が形成されている。メモリセル領域のｐ型ウエル２には、図１および図２に示されるようなメモリトランジスタおよび制御トランジスタ（選択トランジスタ）からなる不揮発性メモリのメモリセルＭＣが形成されている。各メモリセル領域には複数のメモリセルＭＣがアレイ状に形成されており、各メモリセル領域は、素子分離領域によって他の領域から電気的に分離されている。
【００２６】
不揮発性メモリのメモリセルＭＣは、ＭＯＮＯＳ膜を用いたスプリットゲート型セルである。
【００２７】
図１および図２に示されるように、不揮発性メモリのメモリセルＭＣは、半導体基板１のｐ型ウエル２中に形成されたソースおよびドレイン用のｎ型の半導体領域ＭＳ，ＭＤと、半導体基板１（ｐ型ウエル２）の上部に形成されたメモリゲート電極（第２ゲート電極）ＭＧおよび制御ゲート電極（選択ゲート電極、第１ゲート電極）ＣＧとを有している。そして、不揮発性メモリのメモリセルＭＣは、更に、制御ゲート電極ＣＧおよび半導体基板１（ｐ型ウエル２）間に形成された絶縁膜（第１絶縁膜）３と、メモリゲート電極ＭＧおよび半導体基板１（ｐ型ウエル２）間とメモリゲート電極ＭＧおよび制御ゲート電極ＣＧ間とに形成された絶縁膜（第２絶縁膜）６とを有している。
【００２８】
不揮発性メモリを構成する制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、それらの対向側面の間に絶縁膜６を介した状態で、半導体基板１の主面に沿って延在し、並んで配置されている。メモリセルＭＣの制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、半導体領域ＭＤおよび半導体領域ＭＳ間上の半導体基板１（ｐ型ウエル２）の上部に絶縁膜３，６を介して形成されており、半導体領域ＭＳ側にメモリゲート電極ＭＧが位置し、半導体領域ＭＤ側に制御ゲート電極ＣＧが位置している。制御ゲート電極ＣＧとメモリゲート電極ＭＧは、間に絶縁膜６を介在して互いに隣り合っており、メモリゲート電極ＭＧは、制御ゲート電極ＣＧの側壁上に絶縁膜６を介してサイドウォールスペーサ状に形成されている。また、絶縁膜６は、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエル２）の間の領域と、メモリゲート電極ＭＧと制御ゲート電極ＣＧの間の領域の、両領域に渡って延在している。
【００２９】
制御ゲート電極ＣＧと半導体基板１（ｐ型ウエル２）の間に形成された絶縁膜３（すなわち制御ゲート電極ＣＧの下の絶縁膜３）が、制御トランジスタ（選択トランジスタ）のゲート絶縁膜として機能する。また、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエル２）の間の絶縁膜６（すなわちメモリゲート電極ＭＧの下の絶縁膜６）が、メモリトランジスタのゲート絶縁膜（内部に電荷蓄積部を有するゲート絶縁膜）として機能する。
【００３０】
絶縁膜６は、電荷を蓄積するための窒化シリコン膜６ｂ（すなわち電荷蓄積部）と、その上下に位置する酸化シリコン膜６ａ，６ｃの積層膜からなる絶縁膜（ＯＮＯ膜）である。すなわち、絶縁膜６は、酸化シリコン膜（酸化膜、第１酸化シリコン膜）６ａと、酸化シリコン膜６ａ上の窒化シリコン膜（窒化膜、第１窒化シリコン膜）６ｂと、窒化シリコン膜６ｂ上の酸化シリコン膜（酸化膜、第２酸化シリコン膜）６ｃとの積層膜からなる。換言すれば、メモリゲート電極ＭＧから遠い側から順に、酸化シリコン膜６ａ、窒化シリコン膜６ｂおよび酸化シリコン膜６ｃが積層されたＯＮＯ（oxide-nitride-oxide）膜により、絶縁膜６が構成されている。窒化シリコン膜６ｂは、絶縁膜６中に形成されたトラップ性絶縁膜であり、電荷を蓄積するための電荷蓄積膜（電荷蓄積部）として機能するので、絶縁膜６は、その内部に電荷蓄積部（ここでは窒化シリコン膜６ｂ）を有する絶縁膜とみなすことができる。
【００３１】
ここで、メモリゲート電極ＭＧよりなるＭＩＳＦＥＴをメモリトランジスタと、また、制御ゲート電極ＣＧよりなるＭＩＳＦＥＴを制御トランジスタ（または選択トランジスタ）という。
【００３２】
半導体領域ＭＳは、ソース領域またはドレイン領域の一方として機能する半導体領域であり、半導体領域ＭＤは、ソース領域またはドレイン領域の他方として機能する半導体領域である。ここでは、半導体領域ＭＳはソース領域として機能する半導体領域、半導体領域ＭＤはドレイン領域として機能する半導体領域である。半導体領域ＭＳ，ＭＤは、ｎ型の不純物が導入された半導体領域（ｎ型不純物拡散層）よりなり、それぞれＬＤＤ（lightly doped drain）構造を備えている。すなわち、ソース用の半導体領域ＭＳは、ｎ−型半導体領域１１ａと、ｎ−型半導体領域１１ａよりも高い不純物濃度を有するｎ＋型半導体領域１４ａとを有し、ドレイン用の半導体領域ＭＤは、ｎ−型半導体領域１１ｂと、ｎ−型半導体領域１１ｂよりも高い不純物濃度を有するｎ＋型半導体領域１４ｂとを有している。
【００３３】
メモリゲート電極ＭＧの側壁（側面）９ｂ上には、酸化シリコン膜（第３酸化シリコン膜）１０が形成されており、この酸化シリコン膜１０は、メモリゲート電極ＭＧの上面９ａの少なくとも一部上にも形成され、好ましくはメモリゲート電極ＭＧの上面９ａの全面上に形成されている。従って、メモリゲート電極ＭＧの絶縁膜６と接していない表面（上面９ａおよび側壁９ｂ）の全面上に酸化シリコン膜１０が形成されていることが好ましい。なお、メモリゲート電極ＭＧの側壁９ｂは、絶縁膜６を介して制御ゲート電極ＣＧに隣接する側とは逆側の側壁（側面）である。
【００３４】
メモリゲート電極ＭＧおよび制御ゲート電極ＣＧの側壁（互いに隣接していない側の側壁）上には、酸化シリコンなどの絶縁体（酸化シリコン膜、絶縁膜）からなる側壁絶縁膜（サイドウォール、サイドウォールスペーサ）１３ａ，１３ｂが形成されている。すなわち、絶縁膜６を介して制御ゲート電極ＣＧに隣接する側とは逆側のメモリゲート電極ＭＧの側壁（側面）９ｂ上に、側壁絶縁膜１３ａが形成され、絶縁膜６を介してメモリゲート電極ＭＧに隣接する側とは逆側の制御ゲート電極ＣＧの側壁（側面）８ｂ上に、側壁絶縁膜１３ｂが形成されている。
【００３５】
また、側壁絶縁膜１３ｂおよび制御ゲート電極ＣＧ間と側壁絶縁膜１３ｂおよび半導体基板１（ｎ−型半導体領域１１ｂ）間とに、絶縁膜６のうちの酸化シリコン膜６ａのみが介在しているが、これは、後述の製造工程で除去されずに残存したものである。側壁絶縁膜１３ｂは好ましくは酸化シリコンからなるので、側壁絶縁膜１３ｂと、側壁絶縁膜１３ｂの下および側壁絶縁膜１３ｂと制御ゲート電極ＣＧ間との間に位置する酸化シリコン膜６ａとを合わせたもの全体を、側壁絶縁膜とみなすこともできる。
【００３６】
また、側壁絶縁膜１３ａと半導体基板１（ｎ−型半導体領域１１ａ）との間には、酸化シリコン膜６ｃおよび窒化シリコン膜６ｂは介在せずに、絶縁膜６のうちの酸化シリコン膜６ａのみが介在しているが、これも後述の製造工程で除去されずに残存したものである。側壁絶縁膜１３ａは好ましくは酸化シリコンからなるので、側壁絶縁膜１３ａとその下に位置する酸化シリコン膜６ａとを合わせたもの全体を、側壁絶縁膜とみなすこともできる。
【００３７】
また、側壁絶縁膜１３ａとメモリゲート電極ＭＧとの間には、酸化シリコン膜１０が介在している。側壁絶縁膜１３ａは好ましくは酸化シリコンからなるので、側壁絶縁膜１３ａと、側壁絶縁膜１３ａとメモリゲート電極ＭＧとの間に位置する酸化シリコン膜１０とを合わせたもの全体を、側壁絶縁膜とみなすこともできる。
【００３８】
ソース部のｎ−型半導体領域１１ａはメモリゲート電極ＭＧの側壁９ｂに対して自己整合的に形成され、ｎ＋型半導体領域１４ａはメモリゲート電極ＭＧの側壁９ｂ上の側壁絶縁膜１３ａの側面（メモリゲート電極ＭＧに接する側とは逆側の側面）１６ａに対して自己整合的に形成されている。このため、低濃度のｎ−型半導体領域１１ａはメモリゲート電極ＭＧの側壁上の側壁絶縁膜１３ａの下に形成され、高濃度のｎ＋型半導体領域１４ａは低濃度のｎ−型半導体領域１１ａの外側に形成されている。従って、低濃度のｎ−型半導体領域１１ａはメモリトランジスタのチャネル領域に隣接するように形成され、高濃度のｎ＋型半導体領域１４ａは低濃度のｎ−型半導体領域１１ａに接し、メモリトランジスタのチャネル領域からｎ−型半導体領域１１ａの分だけ離間するように形成されている。
【００３９】
ドレイン部のｎ−型半導体領域１１ｂは制御ゲート電極ＣＧの側壁８ｂに対して自己整合的に形成され、ｎ＋型半導体領域１４ｂは制御ゲート電極ＣＧの側壁８ｂ上の側壁絶縁膜１３ｂの側面（制御ゲート電極ＣＧと接する側とは逆側の側面）１６ｂに対して自己整合的に形成されている。このため、低濃度のｎ−型半導体領域１１ｂは制御ゲート電極ＣＧの側壁上の側壁絶縁膜１３ｂの下に形成され、高濃度のｎ＋型半導体領域１４ｂは低濃度のｎ−型半導体領域１１ｂの外側に形成されている。従って、低濃度のｎ−型半導体領域１１ｂは制御トランジスタのチャネル領域に隣接するように形成され、高濃度のｎ＋型半導体領域１４ｂは低濃度のｎ−型半導体領域１１ｂに接し、制御トランジスタのチャネル領域からｎ−型半導体領域１１ｂの分だけ離間するように形成されている。
【００４０】
メモリゲート電極ＭＧ下の絶縁膜６の下にメモリトランジスタのチャネル領域が形成され、制御ゲート電極ＣＧ下の絶縁膜３の下に選択トランジスタのチャネル領域が形成される。制御ゲート電極ＣＧ下の絶縁膜３の下の制御トランジスタのチャネル形成領域には、制御トランジスタのしきい値調整用の半導体領域（ｐ型半導体領域）が必要に応じて形成され、メモリゲート電極ＭＧ下の絶縁膜６の下のメモリトランジスタのチャネル形成領域には、メモリトランジスタのしきい値調整用の半導体領域（ｐ型半導体領域またはｎ型半導体領域）が必要に応じて形成されている。
【００４１】
メモリゲート電極ＭＧおよび制御ゲート電極ＣＧは、ｎ型ポリシリコン（不純物を導入した多結晶シリコン、ドープトポリシリコン）のようなシリコン膜（導電体膜）からなる。制御ゲート電極ＣＧは、半導体基板１上に形成した多結晶シリコン膜（ｎ型不純物を導入またはドープした多結晶シリコン膜）をパターニングすることにより形成されている。メモリゲート電極ＭＧは、半導体基板１上に制御ゲート電極ＣＧを覆うように形成した多結晶シリコン膜（ｎ型不純物を導入またはドープした多結晶シリコン膜）を異方性エッチングし、制御ゲート電極ＣＧの側壁上に絶縁膜６を介してこの多結晶シリコン膜を残存させることにより形成されている。従って、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、シリコン（Ｓｉ）を主成分として含有している。
【００４２】
制御ゲート電極ＣＧの上部（上面）とｎ＋型半導体領域１４ａ，１４ｂの上面（表面）には、サリサイドプロセスにより、金属シリサイド層（金属シリサイド膜）２１が形成されている。金属シリサイド層２１は、例えばコバルトシリサイド層などからなる。一方、メモリゲート電極ＭＧの上面９ａには、金属シリサイド層２１が全く形成されていないか、あるいは、メモリゲート電極ＭＧの上面の少なくとも一部上に金属シリサイド層２１が形成されていない。金属シリサイド層２１により、拡散抵抗やコンタクト抵抗を低抵抗化することができる。
【００４３】
本実施の形態では、メモリゲート電極ＭＧの上面９ａは窪んでおり、メモリゲート電極ＭＧの上面９ａの少なくとも一部（好ましくは全面）上には、金属シリサイド層が形成されておらず、酸化シリコン膜１０で覆われている。
【００４４】
半導体基板１上には、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを覆うように、絶縁膜２３と絶縁膜２３上の絶縁膜２４とが形成されている。絶縁膜（窒化シリコン膜）２３は、絶縁膜２４よりも薄く、好ましくは窒化シリコン膜からなる。絶縁膜（酸化シリコン膜）２４は、絶縁膜２３よりも厚く、好ましくは酸化シリコン膜などからなる。メモリゲート電極ＭＧの上面９ａの少なくとも一部（好ましくは全面）上を覆う酸化シリコン膜１０は、メモリゲート電極ＭＧの上面９ａと絶縁膜２３の間に介在している。後述するように、絶縁膜２３，２４にコンタクトホール２５が形成され、コンタクトホール２５にプラグ２６が埋め込まれ、プラグ２６が埋め込まれた絶縁膜２４上に配線２７などが形成されているが、図１では図示を省略している。なお、絶縁膜２４は、層間絶縁膜として機能し、絶縁膜２３は、絶縁膜２４にコンタクトホール２５を形成する際のエッチングストッパ膜として機能することができる。
【００４５】
図４は、本実施の形態の「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。図４の表には、「書込」、「消去」および「読出」時のそれぞれにおいて、図２および図３に示されるようなメモリセル（選択メモリセル）のドレイン領域（半導体領域ＭＤ）に印加する電圧Ｖｄ、制御ゲート電極ＣＧに印加する電圧Ｖｃｇ、メモリゲート電極ＭＧに印加する電圧Ｖｍｇ、ソース領域（半導体領域ＭＳ）に印加する電圧Ｖｓ、およびｐ型ウエル２に印加されるベース電圧Ｖｂが記載されている。なお、図４の表に示したものは電圧の印加条件の一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。また、本実施の形態では、メモリトランジスタの絶縁膜６中の電荷蓄積部である窒化シリコン膜６ｂへの電子の注入を「書込」、ホール（hole：正孔）の注入を「消去」と定義する。
【００４６】
書込み方式は、いわゆるソースサイド注入方式と呼ばれるホットエレクトロン書込みを用いることができる。例えば図４の「書込」の欄に示されるような電圧を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルの絶縁膜６中の窒化シリコン膜６ｂ中に電子（エレクトロン）を注入する。ホットエレクトロンは、２つのゲート電極（メモリゲート電極ＭＧおよび制御ゲート電極ＣＧ）間の下のチャネル領域（ソース、ドレイン間）で発生し、メモリゲート電極ＭＧの下の絶縁膜６中の電荷蓄積部である窒化シリコン膜６ｂの選択トランジスタ側の領域に局所的にホットエレクトロンが注入される。注入されたホットエレクトロン（電子）は、絶縁膜６中の窒化シリコン膜６ｂ中のトラップに捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する。
【００４７】
消去方法は、ＢＴＢＴ（Band-To-Band Tunneling：バンド間トンネル現象）ホットホール注入消去方式を用いることができる。すなわち、ＢＴＢＴ（バンド間トンネル現象）により発生したホール（正孔）を電荷蓄積部（絶縁膜６中の窒化シリコン膜６ｂ）に注入することにより消去を行う。例えば図４の「消去」の欄に示されるような電圧を、消去を行う選択メモリセルの各部位に印加し、ＢＴＢＴ（Band-To-Band Tunneling）現象によりホール（正孔）を発生させ電界加速することで選択メモリセルの絶縁膜６中の窒化シリコン膜６ｂ中にホールを注入し、それによってメモリトランジスタのしきい値電圧を低下させる。
【００４８】
読出し時には、例えば図４の「読出」の欄に示されるような電圧を、読出しを行う選択メモリセルの各部位に印加する。読出し時のメモリゲート電極ＭＧに印加する電圧Ｖｍｇを、書込み状態におけるメモリトランジスタのしきい値電圧と消去状態におけるしきい値電圧との間の値にすることで、書込み状態と消去状態とを判別することができる。
【００４９】
次に、本実施の形態の半導体装置の製造方法について説明する。
【００５０】
図５〜図１７は、本実施の形態の半導体装置の製造工程中の要部断面図である。図５〜図１７の各図には、ソース領域を共有する２つのメモリセル領域の断面図を示してある。
【００５１】
図５に示されるように、まず、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１を準備する。それから、半導体基板１の主面に、ＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon ）法などにより素子分離領域（ここでは図示されないが、後述の実施の形態５の素子分離領域３１がこれに対応する）を形成する。
【００５２】
次に、半導体基板１のメモリセル形成領域（不揮発性メモリのメモリセルを形成すべき領域）に、ｐ型ウエル２を形成する。ｐ型ウエル２は、例えばホウ素（Ｂ）などのｐ型の不純物を半導体基板１にイオン注入することなどによって形成することができる。それから、必要に応じて、ｐ型ウエル２の表面部（表層部）に、制御トランジスタのしきい値調整のためのイオン注入を行う。これにより、制御トランジスタのチャネル領域の不純物濃度を調整し、制御トランジスタのしきい値を所望の値に制御することができる。
【００５３】
次に、半導体基板１（ｐ型ウエル２）表面を清浄化処理した後、半導体基板１の主面（ｐ型ウエル２の表面）に、制御トランジスタのゲート絶縁膜用の絶縁膜３（第１絶縁膜）を形成する。絶縁膜３は、例えば薄い酸化シリコン膜などからなり、例えば熱酸化法などによって形成することができる。絶縁膜３の膜厚（形成膜厚）は、例えば３ｎｍ程度とすることができる。
【００５４】
次に、半導体基板１の主面上（絶縁膜３上）の全面に、制御ゲート電極ＣＧ形成用の導電体膜４を形成（堆積）する。導電体膜４は、多結晶シリコン膜（ｎ型不純物を導入した多結晶シリコン膜、ドープトポリシリコン膜）などのシリコン膜からなり、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法などを用いて形成することができる。導電体膜４の膜厚（堆積膜厚）は、例えば２５０ｎｍ程度とすることができる。
【００５５】
次に、フォトリソグラフィ法およびドライエッチング法などを用いて、導電体膜４をパターニング（パターン化、加工、選択的に除去）する。例えば反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）などを用いて導電体膜４をパターニングすることができる。このときに使用するエッチングガスには、例えば、Ｃｌ２およびＯ２が使用され、導電体膜４の側壁等にポリマ（ポリマー）が付着しにくい条件で、導電体膜４のパターニングのためのエッチングが行われる。
【００５６】
パターニングされた導電体膜４により、制御トランジスタの制御ゲート電極ＣＧ（第１ゲート電極）が形成される。制御ゲート電極ＣＧは、図面の奥行き方向に延在し、線状のパターンである。制御ゲート電極ＣＧのゲート長は、例えば１００ｎｍ程度とすることができる。なお、この導電体膜４のパターニングの際には、半導体基板１の表面に不要なダメージが入らないように、絶縁膜３の表面が露出した段階でドライエッチングを停止することが好ましい。
【００５７】
次に、必要に応じて、ｐ型ウエル２の表面部（表層部）に、メモリトランジスタのしきい値調整のためのイオン注入を行う。このイオン注入では、メモリトランジスタのチャネル領域となる領域には不純物イオンが注入されるが、メモリトランジスタのチャネル領域となる領域には、制御ゲート電極ＣＧが存在するので、不純物イオンは注入されない。これにより、メモリトランジスタのチャネル領域の不純物濃度を調整し、メモリトランジスタのしきい値を所望の値に制御することができる。
【００５８】
次に、半導体基板１表面の保護用に残した絶縁膜３をフッ酸などを用いたウェットエッチングなどで除去する。これにより、制御ゲート電極ＣＧの下に絶縁膜３が残存し、他の領域の絶縁膜３が除去される。制御ゲート電極ＣＧの下に残存する絶縁膜３が、制御トランジスタのゲート絶縁膜となる。このようにして、図５の構造が得られる。
【００５９】
次に、図６に示されるように、半導体基板１の主面と制御ゲート電極ＣＧの表面上に、メモリトランジスタのゲート絶縁膜用の絶縁膜６（第２絶縁膜）を形成する。絶縁膜６は、上記のように、内部に電荷蓄積部を有する絶縁膜であり、下から順に形成された酸化シリコン膜６ａ（第１酸化シリコン膜）、窒化シリコン膜６ｂ（第２酸化シリコン膜）および酸化シリコン膜６ｃ（第３酸化シリコン膜）の積層膜（ＯＮＯ膜）からなる。絶縁膜６は、ｐ型ウエル２の表面上や制御ゲート電極ＣＧの露出面（側壁および上面）上に形成される。
【００６０】
絶縁膜６のうち、酸化シリコン膜は、例えば酸化処理（熱酸化処理）またはＣＶＤ（Chemical Vapor Deposition：化学的気相成長）あるいはその組み合わせにより形成することができ、窒化シリコン膜は、例えばＣＶＤ法により形成することができる。例えば、半導体基板１（ｐ型ウエル２）の表面上と制御ゲート電極ＣＧの表面（側面および上面）上とに酸化シリコン膜６ａを熱酸化により形成した後、酸化シリコン膜６ａ上に窒化シリコン膜６ｂをＣＶＤ法で堆積し、更に窒化シリコン膜６ｂ上に酸化シリコン膜６ｃをＣＶＤ法または熱酸化あるいはその両方で形成することができる。酸化シリコン膜６ａの厚みは、例えば３〜６ｎｍ程度とすることができ、窒化シリコン膜６ｂの厚みは、例えば１０〜２０ｎｍ程度とすることができ、酸化シリコン膜６ｃの厚みは、例えば６〜１０ｎｍ程度とすることができる。
【００６１】
絶縁膜６は、後で形成されるメモリゲートのゲート絶縁膜として機能し、電荷保持機能を有する。従って、絶縁膜６は少なくとも３層の積層構造を有し、外側の層（酸化シリコン膜６ａ，６ｃ）のポテンシャル障壁高さに比べ、内側の層（窒化シリコン膜６ｂ）のポテンシャル障壁高さが低くなる。これは、本実施の形態のように、絶縁膜６を、酸化シリコン膜６ａと、酸化シリコン膜６ａ上の窒化シリコン膜６ｂと、窒化シリコン膜６ｂ上の酸化シリコン膜６ｃとを有する積層膜とすることで達成できる。
【００６２】
次に、半導体基板１の主面全面上に、すなわち絶縁膜６上に、制御ゲート電極ＣＧを覆うように、メモリゲート電極ＭＧ形成用の導電体膜７（第１導電体膜）を形成（堆積）する。導電体膜７は、多結晶シリコン膜（ｎ型不純物を導入した多結晶シリコン膜、ドープトポリシリコン膜）などのシリコン膜からなり、ＣＶＤ法などを用いて形成することができる。導電体膜７の膜厚（堆積膜厚）は、例えば５０〜１００ｎｍ程度とすることができる。
【００６３】
次に、図７に示されるように、異方性エッチング技術により、絶縁膜６の上面が露出するように導電体膜７をエッチバック（エッチング、ドライエッチング、異方性エッチング）し、制御ゲート電極ＣＧの両方の側壁上に（絶縁膜６を介して）導電体膜７を残し、他の領域の導電体膜７を除去する。
【００６４】
これにより、制御ゲート電極ＣＧの側壁（側面）上に、絶縁膜６を介して導電体膜７が残存し、他の領域の導電体膜７が除去されて、残存した導電体膜７からなるメモリゲート電極ＭＧ（第２ゲート電極）および多結晶シリコンスペーサＰＳが形成される。この際、制御ゲート電極ＣＧの両側壁（互いに反対側の側壁）のうち、一方の側壁上に絶縁膜６を介して残存する導電体膜（多結晶シリコン膜）７がメモリゲート電極ＭＧとなり、他方の側壁上に絶縁膜６を介して残存する導電体膜（多結晶シリコン膜）７が多結晶シリコンスペーサＰＳとなる。
【００６５】
このように、ゲート電極の側壁上に絶縁膜のサイドウォール（側壁スペーサ、側壁絶縁膜）を形成するのと同様の手法を用いて、サイドウォールスペーサ状のメモリゲート電極ＭＧおよび多結晶シリコンスペーサＰＳを形成することができる。メモリゲート電極ＭＧと多結晶シリコンスペーサＰＳは、制御ゲート電極ＣＧの互いに反対側となる側壁上に形成されており、制御ゲート電極ＣＧを挟んでほぼ対称な構造を有している。なお、メモリゲート電極ＭＧの下の絶縁膜６がメモリトランジスタのゲート絶縁膜となる。このようにして、絶縁膜６上に、制御ゲート電極ＣＧと絶縁膜６を介して隣り合うメモリゲート電極ＭＧが形成され、形成されたメモリゲート電極ＭＧは、その上面９ａと側壁（側面）９ｂとが露出され、他の面（側壁９ｂとは反対側の側面と下面）が絶縁膜６に接した状態となっている。
【００６６】
導電体膜７のエッチバック（異方性エッチング）工程は、例えばエッチングガスとしてＨＢｒ、Ｏ２およびＨｅを用いたドライエッチングにより行うことができる。
【００６７】
本実施の形態では、メモリゲート電極ＭＧおよび多結晶シリコンスペーサＰＳの上面９ａ，７ａが窪むように、メモリゲート電極ＭＧおよび多結晶シリコンスペーサＰＳを形成するための導電体膜７の上記エッチバック（異方性エッチング）工程を行う。すなわち、導電体膜７をエッチバック（異方性エッチング）することにより、上面９ａ，７ａが窪んでいるメモリゲート電極ＭＧおよび多結晶シリコンスペーサＰＳを形成するのである。具体的には、窪んだ面（上面９ａ）は、制御ゲート電極ＣＧ側に近づくにつれて、後で形成する絶縁膜１２の膜厚が厚くなるような形状である。メモリゲート電極ＭＧの上面９ａと多結晶シリコンスペーサＰＳの上面７ａとが窪む理由は、次のようなものである。
【００６８】
本実施の形態では、多結晶シリコン（導電体膜７）以外の物質である酸化シリコン膜に対する多結晶シリコン膜（導電体膜７）のエッチング選択比が高く、かつポリマが導電体膜７の側壁７ｂ上に付着（堆積）しやすいプロセス条件（エッチング条件）で、導電体膜７の上記エッチバック（異方性エッチング）工程を行う。ここで、導電体膜７の側壁７ｂは、下地の制御ゲート電極ＣＧの段差に応じて生じた導電体膜７の段差部での側壁である。これにより、ポリマが付着（堆積）しやすい導電体膜７の側壁７ｂの近傍で、ポリマがエッチングガスと多結晶シリコン（導電体膜７）との反応を防ぎ、導電体膜７の側壁７ｂの近傍でエッチング速度が低下する。このため、形成されたメモリゲート電極ＭＧおよび多結晶シリコンスペーサＰＳは、その上面９ａ，７ａが窪むことになる。
【００６９】
ポリマが導電体膜７の側壁７ｂ上に付着（堆積）する量については、例えばエッチングガスの種類や流量、エッチング時の印加電力などを調整することにより、制御することができる。エッチングの条件出しを行う際に、側壁上へのポリマの堆積がなるべく少なくなるようなエッチング条件を探すのが一般的であるが、本実施の形態では、逆に側壁上へのポリマの堆積が多くなるようなエッチング条件を探して導電体膜７のエッチバックを行うことで、メモリゲート電極ＭＧおよび多結晶シリコンスペーサＰＳの上面９ａ，７ａを窪ませるのである。
【００７０】
このとき、酸化シリコン膜に対する多結晶シリコン膜のエッチング選択比が高いエッチングガスとして、例えば、ＨＢｒ、Ｏ２およびＨｅを用いたドライエッチングにより、導電体膜７のエッチバック工程を行うことができる。また、このときのエッチングガス雰囲気は、Ｏ２の割合が５％以上（ｍｏｌ比）の雰囲気によって行われ、より好ましくは、Ｏ２の割合が５％〜８％の範囲（ｍｏｌ比）で行われる。すなわち、導電体膜７のエッチバック工程は、前述の導電体膜４のエッチング条件（導電体膜４をパターニングして制御ゲート電極ＣＧを形成するためのエッチングの条件）よりも、ポリマが付着しやすい条件で行われる。
【００７１】
上記のようにしてメモリゲート電極ＭＧおよび多結晶シリコンスペーサＰＳを形成した後、メモリゲート電極ＭＧが覆われかつ多結晶シリコンスペーサＰＳが露出されるようなフォトレジストパターン（図示せず）をフォトリソグラフィ技術を用いて半導体基板１上に形成し、このフォトレジストパターンをエッチングマスクとしたドライエッチングにより、多結晶シリコンスペーサＰＳを除去する。これにより、図８に示されるように、多結晶シリコンスペーサＰＳが除去されるが、メモリゲート電極ＭＧは、フォトレジストパターンで覆われていたので、エッチングされずに残存する。その後、フォトレジストパターンを除去する。
【００７２】
次に、図９に示されるように、絶縁膜６のうち、露出する部分の酸化シリコン膜６ｃを除去する。酸化シリコン膜６ｃの除去には、例えば希フッ酸を用いたウェットエッチングなどを用いることができる。この酸化シリコン膜６ｃの除去工程により、メモリゲート電極ＭＧの下方領域と、メモリゲート電極ＭＧと制御ゲート電極ＣＧの間の領域とで、酸化シリコン膜６ｃが残存し、それ以外の領域で酸化シリコン膜６ｃが除去される。酸化シリコン膜６ｃの除去工程は、酸化シリコン膜６ｃに比べて窒化シリコン膜６ｂがエッチングされにくいエッチング条件で行うため、窒化シリコン膜６ｂはエッチングストッパとして機能して残存する。
【００７３】
次に、図１０に示されるように、メモリゲート電極ＭＧの露出部分（すなわち絶縁膜６と接していない表面である上面９ａおよび側壁９ｂ）上に、絶縁膜として酸化シリコン膜（酸化膜、絶縁膜）１０を形成する。酸化シリコン膜１０（第３酸化シリコン膜）は、熱酸化法により形成することが好ましい。これにより、メモリゲート電極ＭＧの絶縁膜６と接していない表面である上面９ａおよび側壁９ｂは酸化シリコン膜１０で覆われ、メモリゲート電極ＭＧを構成するシリコン膜の露出部は無くなる。酸化シリコン膜１０は、この後に行う窒化シリコン膜６ｂの除去工程でメモリゲート電極ＭＧを保護するためと、後で行うサリサイドプロセスでメモリゲート電極ＭＧ上に金属シリサイド層が形成されるのを抑制または防止するために、形成される。
【００７４】
次に、図１１に示されるように、絶縁膜６のうち、露出する部分の窒化シリコン膜６ｂを除去する。窒化シリコン膜６ｂの除去には、例えばリン酸を用いたウェットエッチングなどを用いることができる。この窒化シリコン膜６ｂの除去工程により、メモリゲート電極ＭＧの下方領域と、メモリゲート電極ＭＧと制御ゲート電極ＣＧの間の領域とで、窒化シリコン膜６ｂが残存し、それ以外の領域で窒化シリコン膜６ｂが除去される。窒化シリコン膜６ｂの除去工程は、窒化シリコン膜６ｂに比べて酸化シリコン膜６ａ，１０がエッチングされにくいエッチング条件で行うため、酸化シリコン膜６ａはエッチングストッパとして機能し、酸化シリコン膜６ａおよび酸化シリコン膜１０は残存する。
【００７５】
シリコン領域が露出した状態でエッチングを行って酸化シリコン膜を選択的に除去する場合は、エッチング条件（例えばエッチング液の種類や濃度など）を調整することにより、シリコン領域へのエッチングダメージを防止しながら酸化シリコン膜を選択的にエッチングすることが可能である。それに比べて、シリコン領域が露出した状態でエッチングを行って窒化シリコン膜を選択的に除去する場合には、シリコン領域へエッチングダメージが入りやすい。それに対して、本実施の形態では、窒化シリコン膜６ｂの除去工程では、メモリゲート電極ＭＧは露出しておらず、酸化シリコン膜１０がメモリゲート電極ＭＧの保護膜として機能するので、メモリゲート電極ＭＧがエッチングによるダメージを受けるのを防止できる。このため、窒化シリコン膜６ｂの除去工程の前にメモリゲート電極ＭＧの露出部分（すなわち上面９ａおよび側壁９ｂ）上に形成しておく絶縁膜（ここでは酸化シリコン膜１０）は、窒化シリコン膜６ｂに対するエッチング選択比を高くすることができる酸化シリコン膜が好ましく、また、エッチングストッパとして機能させる酸化シリコン膜６ａと同じ材料、すなわち酸化シリコン膜であることが好ましい。
【００７６】
次に、図１２に示されるように、ｐ型ウエル２の制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの両側の領域に低濃度のｎ型不純物のイオン打ち込みを行い、ソース部とドレイン部に、それぞれｎ−型半導体領域１１ａとｎ−型半導体領域１１ｂを形成する。このイオン注入工程では、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの下の領域には不純物が注入されず、その両側の領域に、ｎ型不純物がイオン注入されてｎ−型半導体領域１１ａ，１１ｂが形成される。従って、ｎ−型半導体領域１１ａは、メモリゲート電極ＭＧの側壁９ｂにほぼ整合（自己整合）して形成され、ｎ−型半導体領域１１ｂは、制御ゲート電極ＣＧの側壁（絶縁膜６を介してメモリゲート電極ＭＧに隣接する側とは逆側の側壁）にほぼ整合（自己整合）して形成される。また、ｎ−型半導体領域１１ａとｎ−型半導体領域１１ｂは、同じイオン注入工程で形成しても、あるいは、フォトリソグラフィ技術で注入阻止用のフォトレジスト膜を形成することで別々のイオン注入工程で形成してもよい。ｎ−型半導体領域１１ａ，１１ｂを同じイオン注入工程で形成すれば、製造工程数を低減できる。
【００７７】
次に、半導体基板１の主面全面上に、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを覆うように、絶縁膜１２（第３絶縁膜）を形成（堆積）する。絶縁膜１２は、側壁絶縁膜１３ａ，１３ｂ形成用の絶縁膜であり、酸化シリコン膜からなることが好ましく、例えばＣＶＤ法などにより形成することができる。絶縁膜１２の堆積膜厚は、例えば５０〜１５０ｎｍ程度とすることができる。
【００７８】
次に、図１３に示されるように、絶縁膜１２を異方性エッチング技術を用いてエッチバック（エッチング、異方性エッチング）することで、制御ゲート電極ＣＧの側壁とメモリゲート電極ＭＧの側壁９ｂ上に絶縁膜１２を側壁絶縁膜（側壁スペーサ）１３ａ，１３ｂとして残し、他の領域の絶縁膜１２を除去する。メモリゲート電極ＭＧの側壁（側面）９ｂ上に残存する絶縁膜１２により、側壁絶縁膜１３ａが形成され、制御ゲート電極ＣＧの側壁（絶縁膜６を介してメモリゲート電極ＭＧに隣接する側とは逆側の側壁）上に残存する絶縁膜１２により、側壁絶縁膜１３ｂが形成される。側壁絶縁膜１３ａ，１３ｂが形成されるメモリゲート電極ＭＧおよび制御ゲート電極ＣＧの側壁は、絶縁膜６を介して互いに対向（隣接）する側壁とは反対側の側壁である。
【００７９】
絶縁膜１２のエッチバック工程では、不要な絶縁膜１２（側壁絶縁膜１３ａ，１３ｂとなる部分以外の絶縁膜１２）が残存しないように適量のオーバーエッチングを行う。このオーバーエッチングにより、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間、メモリゲート電極ＭＧの下方、側壁絶縁膜１３ａ，１３ｂの下方、および側壁絶縁膜１３ｂと制御ゲート電極ＣＧとの間に位置する酸化シリコン膜６ａは、エッチングされずに残存するが、それ以外の領域の酸化シリコン膜６ａはエッチングされて除去される。このため、絶縁膜１２のエッチバック工程により、制御ゲート電極ＣＧ上の酸化シリコン膜６ａも除去されて、制御ゲート電極ＣＧの上面８ａが露出される。
【００８０】
また、酸化シリコン膜１０のうち、メモリゲート電極ＭＧの側壁９ｂ上に形成されていた部分は、絶縁膜１２のエッチバック工程を行っても、形成された側壁絶縁膜１３ａで覆われているので、除去されずにメモリゲート電極ＭＧと側壁絶縁膜１３ａとの間で残存する。従って、メモリゲート電極ＭＧの側壁９ｂ上に側壁絶縁膜１３ａが形成されるが、メモリゲート電極ＭＧの側壁９ｂと側壁絶縁膜１３ａとの間には酸化シリコン膜１０が介在している。
【００８１】
本実施の形態では、絶縁膜１２のエッチバック工程を行っても、メモリゲート電極ＭＧの上面９ａの少なくとも一部上に酸化シリコン膜１０が残存するようにし、より好ましくは、メモリゲート電極ＭＧの上面９ａの全面上に酸化シリコン膜１０が残存するようにする。
【００８２】
本実施の形態とは異なり、メモリゲート電極ＭＧの上面９ａが窪んでいなかった場合は、絶縁膜１２のエッチバック工程によって、メモリゲート電極ＭＧの上面９ａ上の酸化シリコン膜１０も除去されやすい。それに対して、本実施の形態では、メモリゲート電極ＭＧの上面９ａが窪んでいる。よって、絶縁膜１２のエッチバック工程を行っても、メモリゲート電極ＭＧの上面９ａ上に酸化シリコン膜１０を残存させやすい。平坦な面に比べて、窪んだ面（ここでは上面９ａ）で酸化シリコン膜１０が残存しやすい理由は、窪んだ面の垂直方向に対しての絶縁膜１２の膜厚が厚くなるためである。従って、平坦な面が露出した段階でも、メモリゲート電極ＭＧの窪み内では、絶縁膜１２が残存しやすくなる。
【００８３】
但し、絶縁膜１２のエッチバック工程におけるオーバーエッチング量が多すぎると、たとえ本実施の形態のようにメモリゲート電極ＭＧの上面９ａが窪んでいたとしても、メモリゲート電極ＭＧの上面９ａ上から酸化シリコン膜１０が完全に除去されてしまう虞がある。このため、本実施の形態では、絶縁膜１２のエッチバック工程におけるオーバーエッチング量を制御して、メモリゲート電極ＭＧの上面９ａ上に酸化シリコン膜１０を残存させる。すなわち、制御ゲート電極ＣＧ上の酸化シリコン膜６ａは完全に除去されて制御ゲート電極ＣＧの上面８ａが露出するが、メモリゲート電極ＭＧの上面９ａ上に酸化シリコン膜１０の少なくとも一部が残存するように、絶縁膜１２のエッチバック工程におけるオーバーエッチング量を制御する。
【００８４】
このように、絶縁膜１２のエッチバック工程で、メモリゲート電極ＭＧの側壁９ｂ上と制御ゲート電極ＣＧの側壁上とに、絶縁膜１２を側壁絶縁膜１３ａ，１３ｂとして残し、他の領域の絶縁膜１２を除去することで、メモリゲート電極ＭＧの側壁９ｂ上と、制御ゲート電極ＣＧの側壁上とに、側壁絶縁膜１３ａ，１３ｂが形成されるとともに、メモリゲート電極ＭＧの上面９ａの少なくとも一部上に酸化シリコン膜１０を残存させる。
【００８５】
ここで、メモリゲート電極ＭＧの絶縁膜６と接していない表面は、上面９ａおよび側壁９ｂにより構成されているが、側壁絶縁膜１３ａで覆われている部分を側壁９ｂとみなすことができ、また、側壁絶縁膜１３ａで覆われている部分（すなわち側壁９ｂ）よりも制御ゲート電極ＣＧ側に位置する部分を上面９ａとみなすことができる。
【００８６】
本実施の形態では、側壁絶縁膜１３ａ，１３ｂを形成するための絶縁膜１２のエッチバック工程において、メモリゲート電極ＭＧの上面９ａの全面上に酸化シリコン膜１０を残存させることが好ましく、これにより、メモリゲート電極ＭＧの絶縁膜６と接していない表面（すなわち上面９ａおよび側壁９ｂ）は、酸化シリコン膜１０（および側壁絶縁膜１３ａ）で覆われ、メモリゲート電極ＭＧの露出部が生じない。これにより、後述のサリサイドプロセスを行っても、メモリゲート電極ＭＧ上に後述の金属シリサイド層２１が形成されないようにすることができる。
【００８７】
また、側壁絶縁膜１３ａ，１３ｂを形成するための絶縁膜１２のエッチバック工程において、メモリゲート電極ＭＧの上面９ａの一部上に酸化シリコン膜１０を残存させるが、メモリゲート電極ＭＧの上面９ａの他の部分を露出させることもできる。この場合、後述のサリサイドプロセスを行うことで、メモリゲート電極ＭＧの上面９ａのうち酸化シリコン膜１０で覆われていない部分上に後述の金属シリサイド層２１が形成され、後述の図１９の構造が得られる。
【００８８】
上述のようにして側壁絶縁膜１３ａ，１３ｂを形成した後、図１４に示されるように、ｐ型ウエル２の制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよび側壁絶縁膜１３ａ，１３ｂの両側の領域に高濃度のｎ型不純物のイオン打ち込みを行い、ソース部とドレイン部に、それぞれｎ＋型半導体領域１４ａとｎ＋型半導体領域１４ｂを形成する。このイオン注入工程では、制御ゲート電極ＣＧの側壁上の側壁絶縁膜１３ｂとメモリゲート電極ＭＧの側壁９ｂ上の側壁絶縁膜１３ａをイオン注入阻止マスクとして用いて、半導体基板１（ｐ型ウエル２）にイオン注入する。このため、このイオン注入工程では、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよび側壁絶縁膜１３ａ，１３ｂの下の領域には不純物が注入されず、その両側の領域に、ｎ型不純物がイオン注入されてｎ＋型半導体領域１４ａ，１４ｂが形成される。従って、ｎ＋型半導体領域１４ａは、メモリゲート電極ＭＧの側壁９ｂ上の側壁絶縁膜１３ａの側面（側壁）に整合（自己整合）して形成され、ｎ＋型半導体領域１４ｂは、制御ゲート電極ＣＧの側壁上の側壁絶縁膜１３ｂの側面（側壁）に整合（自己整合）して形成される。また、ｎ＋型半導体領域１４ａとｎ＋型半導体領域１４ｂは、同じイオン注入工程で形成しても、あるいは、フォトリソグラフィ技術で注入阻止用のフォトレジスト膜を形成することで別々のイオン注入工程で形成してもよい。ｎ＋型半導体領域１４ａ，１４ｂを同じイオン注入工程で形成すれば、製造工程数を低減できる。
【００８９】
ｎ−型半導体領域１１ａとそれよりも高不純物濃度のｎ＋型半導体領域１４ａとにより、メモリトランジスタのソース領域として機能するｎ型の半導体領域ＭＳが形成され、ｎ−型半導体領域１１ｂとそれよりも高不純物濃度のｎ＋型半導体領域１４ｂとにより、制御トランジスタのドレイン領域として機能するｎ型の半導体領域ＭＤが形成される。
【００９０】
次に、必要に応じてエッチング（例えば希フッ酸などを用いたウェットエッチング）を行ってｎ＋型半導体領域１４ａ，１４ｂの上面と制御ゲート電極ＣＧの上面８ａとを清浄化（露出）させる。このときのエッチングは、自然酸化膜を除去する程度の軽いエッチングなので、メモリゲート電極ＭＧの上面９ａ上の酸化シリコン膜１０は除去されずに残存する（後述の実施の形態２〜５でも同様）。それから、ｎ＋型半導体領域１４ａ，１４ｂの上面および制御ゲート電極ＣＧの上面８ａ上を含む半導体基板１の主面全面上に、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよび側壁絶縁膜１３ａ，１３ｂを覆うように、金属膜１７を形成（堆積）する。金属膜１７は、例えばコバルト（Ｃｏ）膜などからなり、スパッタリング法などを用いて形成することができる。
【００９１】
上記のように、制御ゲート電極ＣＧ（を形成する導電体膜４）の上面８ａが露出した状態で金属膜１７を形成しているので、制御ゲート電極ＣＧ（を形成する導電体膜４）の上面８ａは、金属膜１７と接触する。しかしながら、メモリゲート電極ＭＧ（を形成する導電体膜７）は、側壁９ｂが酸化シリコン膜１０および側壁絶縁膜１３ａで覆われ、上部（上面９ａ）に酸化シリコン膜１０が残存した状態であったので、メモリゲート電極ＭＧ（を形成する導電体膜７）の上面９ａおよび側壁９ｂは金属膜１７とは接触せずに、メモリゲート電極ＭＧと金属膜１７との間に酸化シリコン膜１０および側壁絶縁膜１３ａが介在する。
【００９２】
次に、図１５に示されるように、半導体基板１に対して熱処理を施すことによって、ｎ＋型半導体領域１４ａ，１４ｂおよび制御ゲート電極ＣＧの上層部分（表層部分）を金属膜１７と反応させ、それによって、ｎ＋型半導体領域１４ａ，１４ｂおよび制御ゲート電極ＣＧの上部（上面、表面、上層部）に、それぞれコバルトシリサイド層などの金属シリサイド層（金属シリサイド膜）２１を形成する。その後、未反応の金属膜１７を除去する。このように、いわゆるサリサイドプロセスを行うことによって、ｎ＋型半導体領域１４ａ，１４ｂおよび制御ゲート電極ＣＧの上部に金属シリサイド層２１を形成し、それによって、ソース、ドレインや制御ゲート電極ＣＧの抵抗を低抵抗化することができる。
【００９３】
上記のように、制御ゲート電極ＣＧ（を形成する導電体膜４）の上面８ａが金属膜１７と接触していた状態で熱処理を行うので、制御ゲート電極ＣＧ（を形成する導電体膜４）の上層部分が金属膜１７と反応して、制御ゲート電極ＣＧ（を形成する導電体膜４）の上部（上面）に金属シリサイド層２１が形成される。しかしながら、メモリゲート電極ＭＧ（を形成する導電体膜７）の側壁９ｂおよび上面９ａは、金属膜１７とは接触せずに、間に側壁絶縁膜１３ａおよび酸化シリコン膜１０が介在していたので、メモリゲート電極ＭＧと金属膜１７とは反応しない。このため、メモリゲート電極ＭＧの側面（側壁９ｂ）および上部（上面９ａ）には、金属シリサイド層２１が形成されない。
【００９４】
このように、本実施の形態では、制御ゲート電極ＣＧ（を形成する導電体膜４）の上部（上面）に金属シリサイド層２１が形成されるが、メモリゲート電極ＭＧ（を形成する導電体膜７）上には、金属シリサイド層（２１）は形成されない。
【００９５】
このようにして、図１５に示されるような構造が得られ、不揮発性メモリのメモリセルＭＣが形成される。
【００９６】
なお、本実施の形態では、金属膜１７としてコバルトを例示したが、これに代えて、ニッケルを金属膜１７に用いて、金属シリサイド層２１としてニッケルシリサイド層を形成することもできる。
【００９７】
次に、図１６に示されるように、半導体基板１の主面全面上に、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを覆うように、絶縁膜２３を形成（堆積）し、絶縁膜２３上に絶縁膜２４を形成（堆積）する。それから、必要に応じてＣＭＰ（Chemical Mechanical Polishing）法などを用いて絶縁膜２４の上面を平坦化する。
【００９８】
絶縁膜２３は好ましくは窒化シリコン膜からなり、絶縁膜２３上の絶縁膜２４は酸化シリコン膜などからなり、それぞれＣＶＤ法などを用いて形成することができる。絶縁膜２３の膜厚は、絶縁膜２４の膜厚よりも薄い。厚い絶縁膜２４は、層間絶縁膜として機能し、薄い絶縁膜（窒化シリコン膜）２３は、絶縁膜２４にコンタクトホールを形成する際のエッチングストッパ膜としてとして機能する。
【００９９】
次に、図１７に示されるように、フォトリソグラフィ法を用いて絶縁膜２４上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜２４および絶縁膜２３をドライエッチングすることにより、絶縁膜２３，２４にコンタクトホール（開口部、貫通孔）２５を形成する。コンタクトホール２５を形成する際には、まず絶縁膜２４をドライエッチングして絶縁膜２３をエッチングストッパ膜として機能させ、その後、コンタクトホール２５の底部の絶縁膜２３をドライエッチングで除去して、絶縁膜２３，２４を貫通するコンタクトホール２５を形成する。このように、絶縁膜２３を、絶縁膜（層間絶縁膜）２４をエッチングする際のエッチングストッパとして機能させることで、コンタクトホール２５をエッチングにより形成する際に、その掘り過ぎにより下層に損傷を与えたり、加工寸法精度が劣化したりすることを回避することができる。
【０１００】
コンタクトホール２５は、ｎ＋型半導体領域１４ａ，１４ｂ、制御ゲート電極ＣＧ、メモリゲート電極ＭＧの上部などに形成される。コンタクトホール２５の底部では、半導体基板１の主面の一部、例えばｎ＋型半導体領域１４ａ，１４ｂ（の表面上の金属シリサイド層２１）の一部、制御ゲート電極ＣＧ（の表面上の金属シリサイド層２１）の一部、あるいはメモリゲート電極ＭＧの一部などが露出される。なお、図１７の断面図においては、ｎ＋型半導体領域１４ｂ（の表面上の金属シリサイド層２１）の一部がコンタクトホール２５の底部で露出した断面が示されている。
【０１０１】
次に、コンタクトホール２５内に、タングステン（Ｗ）などからなるプラグ２６を形成する。プラグ２６は、例えば、コンタクトホール２５の内部を含む絶縁膜２４上に導電性のバリア膜（例えば窒化チタン膜）２６ａを形成した後、タングステン（Ｗ）などからなる主導体膜２６ｂをＣＶＤ法などによってバリア膜２６ａ上にコンタクトホール２５を埋めるように形成し、絶縁膜２４上の不要な主導体膜２６ｂおよびバリア膜２６ａをＣＭＰ法またはエッチバック法などによって除去することにより形成することができる。
【０１０２】
次に、プラグ２６が埋め込まれた絶縁膜２４上に、配線（第１配線層）２７を形成する。例えば、プラグ２６が埋め込まれた絶縁膜２４上に、バリア導体膜２７ａ、主導体膜２７ｂおよびバリア導体膜２７ｃをスパッタリング法などによって順に形成し、この積層膜をフォトリソグラフィ法およびドライエッチング法などを用いてパターニングすることで、配線２７を形成することができる。バリア導体膜２７ａ，２７ｃは、例えばチタン膜または窒化チタン膜あるいはそれらの積層膜からなり、主導体膜２７ｂは、例えばアルミニウム（Ａｌ）単体またはアルミニウム合金などのアルミニウムを主成分とする導電体膜からなる。配線２７はプラグ２６を介して、メモリトランジスタのソース領域（半導体領域ＭＳ）、制御トランジスタのドレイン領域（半導体領域ＭＤ）、制御ゲート電極ＣＧあるいはメモリゲート電極ＭＧなどと電気的に接続される。配線２７は、上記のようなアルミニウム配線に限定されず種々変更可能であり、例えばタングステン配線や銅配線（例えばダマシン法で形成した埋込銅配線）とすることもできる。その後、更に層間絶縁膜や上層の配線層などが形成されるが、ここではその説明は省略する。第２層配線以降はダマシン法により形成した埋込銅配線とすることもできる。
【０１０３】
次に、本実施の形態の効果について、より詳細に説明する。
【０１０４】
図１８は、比較例の半導体装置の要部断面図であり、本実施の形態の図１に対応するものである。図面を見易くするために、図１８では、絶縁膜２３，２４の図示を省略している。
【０１０５】
図１８に示される比較例の半導体装置では、本実施の形態とは異なり、メモリゲート電極ＭＧの上面１０９ａ（本実施の形態の上面９ａに対応するもの）は窪んでおらず、メモリゲート電極ＭＧの上面１０９ａ上に酸化シリコン膜１０が残存しておらず、制御ゲート電極ＣＧの上部だけでなく、メモリゲート電極ＭＧの上部にも金属シリサイド層２１が形成されている。
【０１０６】
図１８の比較例の半導体装置の構造は、次のようにして得られる。すなわち、本実施の形態の図６の構造から図７の構造を得るために行う導電体膜７のエッチバック工程において、本実施の形態とは異なり、導電体膜７の側壁７ｂ上にポリマがあまり付着（堆積）しないようなエッチング条件を用いることで、形成されたメモリゲート電極ＭＧおよび多結晶シリコンスペーサＰＳの上面が窪まないようにする。そして、本実施の形態の図１２の構造から図１３の構造を得るために行う絶縁膜１２のエッチバック工程において、本実施の形態とは異なり、メモリゲート電極ＭＧの上面上に酸化シリコン膜１０が残存しないようにする。これにより、本実施の形態の図１４の金属膜１７の形成工程において、本実施の形態とは異なり、メモリゲート電極ＭＧの上面に接するように金属膜１７が形成されるので、本実施の形態の図１８の金属シリサイド層２１の形成工程において、本実施の形態とは異なり、制御ゲート電極ＣＧの上部だけでなく、メモリゲート電極ＭＧの上部にも金属シリサイド層２１が形成されることになる。このようにして、図１８の比較例の半導体装置の構造が得られる。
【０１０７】
図１８に示される比較例の半導体装置では、制御ゲート電極ＣＧ上の金属シリサイド層２１とメモリゲート電極ＭＧ上の金属シリサイド層２１とは、ＯＮＯ膜である絶縁膜６により絶縁分離されているが、絶縁膜６の膜厚が薄いことから、制御ゲート電極ＣＧ上の金属シリサイド層２１の端部１２１ａとメモリゲート電極ＭＧ上の金属シリサイド層２１の端部１２１ｂとが近接してしまう。このため、制御ゲート電極ＣＧとメモリゲート電極ＭＧ間のショート不良を発生する可能性がある。この制御ゲート電極ＣＧとメモリゲート電極ＭＧ間のショートは、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧ上の金属シリサイド層２１の形成状態に依存し、制御ゲート電極ＣＧ上の金属シリサイド層２１とメモリゲート電極ＭＧ上の金属シリサイド層２１とがブリッジ状に近接することにより発生する。このようなショート不良を生じた半導体装置は、半導体装置の製造の検査で選別して除外する必要があり、半導体装置の製造歩留まりを低下させ、半導体装置のコスト（単価）を増大させてしまう。
【０１０８】
これを防止するために、本実施の形態とは異なり、制御ゲート電極ＣＧとメモリゲート電極ＭＧの両方で金属シリサイド層２１を形成しないことが考えられる。しかしながら、この場合、制御ゲート電極ＣＧとメモリゲート電極ＭＧ間の耐圧を向上し、ショート不良の発生を防止することができるが、制御ゲート電極ＣＧ上に金属シリサイド層２１が形成されていないと、制御ゲート電極ＣＧが高抵抗となり、メモリ動作の動作速度が低下してしまう。
【０１０９】
それに対して、本実施の形態では、図１および図２などに示されるように、制御ゲート電極ＣＧ上には金属シリサイド層２１を形成している。このため、制御ゲート電極ＣＧの抵抗を下げることができ、メモリ動作の動作速度を向上させることができる。
【０１１０】
そして、本実施の形態では、図１および図２などに示されるように、メモリゲート電極ＭＧについて、その上面９ａを窪ませて上面９ａ上を酸化シリコン膜１０で覆っており、メモリゲート電極ＭＧ上には金属シリサイド層（２１）が形成されていない。メモリゲート電極ＭＧ上には、金属シリサイド層を形成していないので、制御ゲート電極ＣＧ上の金属シリサイド膜２１は、メモリゲート電極ＭＧに近接せず、制御ゲート電極ＣＧとメモリゲート電極ＭＧ間のショート不良の発生を防止することができる。このため、半導体装置の製造歩留まりを向上させ、半導体装置のコスト（単価）を低減することができる。また、制御ゲート電極ＣＧとメモリゲート電極ＭＧ間の耐圧を向上することができ、半導体装置の信頼性や性能を向上させることができる。
【０１１１】
また、本実施の形態は、不揮発性メモリに関するものである。電荷を保持して情報を記憶するメモリトランジスタのメモリゲート電極ＭＧは、メモリ動作時に所定の電圧に固定されているので、制御ゲート電極ＣＧに要求されるほど、抵抗を低くする必要がない。このため、メモリゲート電極ＭＧ上に金属シリサイド層を形成しなくとも、メモリ動作上の問題は生じない。
【０１１２】
また、本実施の形態では、メモリゲート電極ＭＧの上面９ａを窪ませて、この上面９ａ上に酸化シリコン膜１０を残存させていることにより、金属シリサイド層２１形成用の金属膜１７を形成した際に、メモリゲート電極ＭＧの上面９ａと金属膜１７との間に酸化シリコン膜１０が介在することになり、金属膜１７がメモリゲート電極ＭＧの上面９ａに接しないようにすることができる。このため、シリサイド化（金属シリサイド層２１形成）のための熱処理の際に、金属膜１７がメモリゲート電極ＭＧと反応するのを抑制または防止できるので、メモリゲート電極ＭＧの上部に金属シリサイド層２１が形成されるのを抑制または防止することができる。すなわち、サリサイドプロセスで金属シリサイド膜２１がメモリゲート電極ＭＧの上部に形成されるのを防止できる。このため、特別な工程を追加することなく、制御ゲート電極ＣＧ上には金属シリサイド層２１が形成されているがメモリゲート電極ＭＧ上には金属シリサイド層２１が形成されていない構造を実現できる。従って、半導体装置の製造工程数や製造時間の増加を防止でき、半導体装置の製造コストを低減できる。
【０１１３】
また、本実施の形態では、より好ましい形態として、図１のようにメモリゲート電極ＭＧの上面９ａの全面上に酸化シリコン膜１０を残存させて（すなわちメモリゲート電極ＭＧの上面９ａの全面を酸化シリコン膜１０で覆って）、メモリゲート電極ＭＧの表面上に金属シリサイド膜２１を形成しない場合について、主に図示および説明した。しかしながら、他の形態（変形例）として、図１９のように、メモリゲート電極ＭＧの上面９ａの一部上に酸化シリコン膜１０を残存させて（すなわちメモリゲート電極ＭＧの上面９ａの一部だけを酸化シリコン膜１０で覆って）、メモリゲート電極ＭＧの上面９ａの一部上（すなわち上面９ａのうち酸化シリコン膜１０でも側壁絶縁膜１３ａでも覆われていない部分上）に、金属シリサイド膜２１を形成することもできる。図１９は、本発明の他の形態の半導体装置（本実施の形態の変形例の半導体装置）の要部断面図であり、上記図１に対応するものである。
【０１１４】
上記図１の半導体装置と同様に、図１９の半導体装置においても、メモリゲート電極ＭＧの上面９ａを窪ませて、この上面９ａ上に酸化シリコン膜１０を残存させている。しかしながら、上記図１の半導体装置は、メモリゲート電極ＭＧの上面９ａの全面が酸化シリコン膜１０で覆われ、メモリゲート電極ＭＧの上面９ａ上に金属シリサイド膜２１は形成されていない。それに対して、図１９の半導体装置は、メモリゲート電極ＭＧの上面９ａの一部上が酸化シリコン膜１０で覆われているが、メモリゲート電極ＭＧの上面９ａの他の部分上は、酸化シリコン膜１０で覆われずに金属シリサイド層２１が形成されている。
【０１１５】
なお、図１９においては、図面を見やすくするために、メモリゲート電極ＭＧ上の金属シリサイド層２１のハッチングを、制御ゲート電極ＣＧおよびｎ＋型半導体領域１４ａ，１４ｂ上の金属シリサイド層２１のハッチングと変えているが、両者は同工程で形成された同材料の金属シリサイド層である。
【０１１６】
制御ゲート電極ＣＧとメモリゲート電極ＭＧ間のショート不良の発生を防止するには、上記図１のように、メモリゲート電極ＭＧの上面９ａ上に金属シリサイド膜２１を形成しないことが最も有効である。しかしながら、図１８の比較例の半導体装置と比べると、図１９のように、メモリゲート電極ＭＧの上面９ａの一部上が酸化シリコン膜１０で覆われ、他の一部上は、酸化シリコン膜１０で覆われずに金属シリサイド層２１が形成されている場合でも、制御ゲート電極ＣＧとメモリゲート電極ＭＧ間のショート不良の発生を抑制する効果を得られる。
【０１１７】
また、サリサイドプロセスによって金属シリサイド層を形成した後には、この金属シリサイド層が種々の加熱工程（高温での成膜工程や熱処理工程）で異常成長する可能性があるが、この金属シリサイド層の異常成長は、制御ゲート電極ＣＧとメモリゲート電極ＭＧ間のショート不良を生じやすくする。このため、図１８の比較例の半導体装置のように、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの上面の全面上に金属シリサイド層２１が形成されていた場合、金属シリサイド層２１が異常成長すると、金属シリサイド層２１の異常成長部を介して制御ゲート電極ＣＧとメモリゲート電極ＭＧとがショートしやすくなる。
【０１１８】
それに対して、図１９のように、メモリゲート電極ＭＧの上面９ａの一部上が酸化シリコン膜１０で覆われ、他の一部上は、酸化シリコン膜１０で覆われずに金属シリサイド層２１が形成されている場合には、メモリゲート電極ＭＧ上の金属シリサイド層２１が少ない。このため、メモリゲート電極ＭＧ上の金属シリサイド層２１が異常成長したとしても、異常成長量が少なくてすむので、金属シリサイド層２１の異常成長部を介して制御ゲート電極ＣＧとメモリゲート電極ＭＧとがショートするのを抑制または防止することができる。
【０１１９】
また、上記図１のように、メモリゲート電極ＭＧの上面９ａの全面が酸化シリコン膜１０で覆われている場合には、メモリゲート電極ＭＧ上に金属シリサイド層２１が形成されていないため、メモリゲート電極ＭＧ上で金属シリサイド層の異常成長は生じず、金属シリサイド層２１の異常成長部を介して制御ゲート電極ＣＧとメモリゲート電極ＭＧとがショートするのを、更に的確に防止できる。
【０１２０】
このため、上記図１のようにメモリゲート電極ＭＧの上面９ａ上に金属シリサイド膜２１を形成しないことがより好ましいが、図１９のように、メモリゲート電極ＭＧの上面９ａの一部上に金属シリサイド膜２１が形成されていても上記効果を得られる。
【０１２１】
従って、本実施の形態では、上面９ａが窪んでいるメモリゲート電極ＭＧを形成することにより、絶縁膜１２のエッチバック工程でメモリゲート電極ＭＧの上面９ａの少なくとも一部上（好ましくは上面９ａの全面上）に酸化シリコン膜１０を残存させる。これにより、金属膜１７を形成した際に、金属膜１７は、メモリゲート電極ＭＧの上面９ａの少なくとも一部（好ましくは全面）とは、間に酸化シリコン膜１０が介在して接しなくなる。このため、金属シリサイド層２１を形成した際に、メモリゲート電極ＭＧの上面９ａの少なくとも一部（好ましくは全面）上は、酸化シリコン膜１０で覆われ、金属シリサイド層２１が形成されない。これにより、制御ゲート電極ＣＧとメモリゲート電極ＭＧ間のショート不良の発生を抑制または防止でき、耐圧を向上することができる。
【０１２２】
次に、メモリゲート電極ＭＧの窪んでいる上面９ａについて、補足する。
【０１２３】
図２０は、本実施の形態の半導体装置における、絶縁膜６を介して隣接する制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを示す断面図である。絶縁膜３，６、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧ以外は図示を省略している。
【０１２４】
メモリゲート電極ＭＧの表面は、絶縁膜６を介して制御ゲート電極ＣＧと対向する側壁（側面）９ｅと、側壁９ｅとは反対側の側壁９ｂであって、その上に上記側壁絶縁膜１３ａが形成される側壁（側面）９ｂと、絶縁膜６を介して上記半導体基板１（ｎ＋型半導体領域１４ａ）と対向する下面９ｆと、下面９ｆと反対側の上面９ａであって、側壁９ｅと側壁９ｂとの間を繋ぐ上面９ａとを有している。
【０１２５】
本願において、メモリゲート電極ＭＧの上面９ａが窪んでいるというときは、図２０のように、上面９ａの両端９ｃ，９ｄを結ぶ直線（または面）３０よりも、上面９ａが下方（半導体基板１側）に位置する場合を言う。
【０１２６】
ここで、メモリゲート電極ＭＧの上面９ａの端部９ｃは、メモリゲート電極ＭＧの上面９ａにおける絶縁膜６（制御ゲート電極ＣＧ）に近い側の端部（上端）に対応する。メモリゲート電極ＭＧの上面９ａの端部９ｄは、メモリゲート電極ＭＧの上面９ａにおける側壁絶縁膜１３ａ（図２０では側壁絶縁膜１３ａは図示していないが側壁９ｂ上に形成されている）に近い側の端部（上端）に対応する。
【０１２７】
（実施の形態２）
図２１〜図２９は、本実施の形態の半導体装置の製造工程中の要部断面図であり、上記図５〜図１７と同じ領域が示されている。なお、図２１は、上記実施の形態１の図７と同じ工程段階に対応し、図２２は、上記実施の形態１の図９と同じ工程段階に対応し、図２３は、上記実施の形態１の図１０と同じ工程段階に対応し、図２４は、上記実施の形態１の図１１と同じ工程段階に対応する。また、図２５は、上記実施の形態１の図１２と同じ工程段階に対応し、図２６は、上記実施の形態１の図１３と同じ工程段階に対応し、図２７は、上記実施の形態１の図１４と同じ工程段階に対応し、図２８は、上記実施の形態１の図１５と同じ工程段階に対応し、図２９は、上記実施の形態１の図１７と同じ工程段階に対応する。
【０１２８】
本実施の形態の半導体装置の製造工程は、上記図６の工程までは、上記実施の形態１と同様であるので、ここではその説明は省略し、上記図６以降の工程について説明する。
【０１２９】
まず、上記実施の形態１の図６の構造が得られた後、図２１に示されるように、異方性エッチング技術により、絶縁膜６の上面が露出するように導電体膜７をエッチバック（エッチング、ドライエッチング、異方性エッチング）し、制御ゲート電極ＣＧの両方の側壁上に（絶縁膜６を介して）導電体膜７を残し、他の領域の導電体膜７を除去する。これにより、制御ゲート電極ＣＧの側壁上に、絶縁膜６を介して導電体膜７が残存し、他の領域の導電体膜７が除去されて、残存した導電体膜７からなるメモリゲート電極ＭＧおよび多結晶シリコンスペーサＰＳが形成される。
【０１３０】
上記実施の形態１では、メモリゲート電極ＭＧおよび多結晶シリコンスペーサＰＳの上面９ａ，７ａが窪むように、導電体膜７のエッチバック工程を行ったが、本実施の形態では、形成されたメモリゲート電極ＭＧおよび多結晶シリコンスペーサＰＳの上面９ａ，７ａは窪んでいない。上面９ａ，７ａが窪んでいないメモリゲート電極ＭＧおよび多結晶シリコンスペーサＰＳは、導電体膜７のエッチバック工程において、導電体膜７の側壁７ｂ上にポリマがあまり付着（堆積）しないようなエッチング条件を用いることで、形成することができる。上面９ａ，７ａが窪んでいないこと以外は、メモリゲート電極ＭＧおよび多結晶シリコンスペーサＰＳの構造および形成法は、上記実施の形態１と同様である。
【０１３１】
このようにして、絶縁膜６上に、制御ゲート電極ＣＧと絶縁膜６を介して隣り合うメモリゲート電極ＭＧが形成され、形成されたメモリゲート電極ＭＧは、その上面９ａと側壁９ｂとが露出され、他の面（側壁９ｂとは反対側の側面と下面）が絶縁膜６に接した状態となっている。メモリゲート電極ＭＧと多結晶シリコンスペーサＰＳは、制御ゲート電極ＣＧの互いに反対側となる側壁上にサイドウォールスペーサ状に形成されており、制御ゲート電極ＣＧを挟んでほぼ対称な構造を有している。メモリゲート電極ＭＧの下の絶縁膜６がメモリトランジスタのゲート絶縁膜となる。
【０１３２】
次に、図２２に示されるように、上記実施の形態１と同様に、多結晶シリコンスペーサＰＳを除去する。
【０１３３】
次に、上記実施の形態１と同様に、絶縁膜６のうち、露出する部分の酸化シリコン膜６ｃを除去する。この酸化シリコン膜６ｃの除去工程により、メモリゲート電極ＭＧの下方領域と、メモリゲート電極ＭＧと制御ゲート電極ＣＧの間の領域とで、酸化シリコン膜６ｃが残存し、それ以外の領域で酸化シリコン膜６ｃが除去される。
【０１３４】
次に、図２３に示されるように、メモリゲート電極ＭＧの露出部分（すなわち絶縁膜６と接していない表面である上面９ａおよび側壁９ｂ）上に、絶縁膜として酸化シリコン膜１０を形成する。酸化シリコン膜１０（第３酸化シリコン膜）は、熱酸化法により形成することが好ましい。これにより、メモリゲート電極ＭＧの絶縁膜６と接していない表面である上面９ａおよび側壁９ｂは酸化シリコン膜１０で覆われ、メモリゲート電極ＭＧを構成するシリコン膜の露出部は無くなる。酸化シリコン膜１０は、この後に行う窒化シリコン膜６ｂの除去工程でメモリゲート電極ＭＧを保護するためと、後で行うサリサイドプロセスでメモリゲート電極ＭＧ上に金属シリサイド層が形成されるのを抑制または防止するために、形成される。
【０１３５】
本実施の形態では、酸化シリコン膜１０を厚く形成する。少なくとも、図２３の工程（酸化シリコン膜１０の形成工程）でメモリゲート電極ＭＧの露出部分（上面９ａおよび側壁９ｂ）上に形成した酸化シリコン膜１０の厚み（以下これを「酸化シリコン膜１０の形成膜厚」と呼ぶ）を、図６の工程で絶縁膜６を形成した際の絶縁膜６における酸化シリコン膜６ａの膜厚（以下これを「酸化シリコン膜６ａの形成膜厚」と呼ぶ）よりも厚くする。
【０１３６】
酸化シリコン膜１０と酸化シリコン膜６ａとの膜厚の差が大きければ、後で行う絶縁膜１２のエッチバック工程でメモリゲート電極ＭＧの上面９ａ上に酸化シリコン膜１０を残しやすくなるので、酸化シリコン膜１０の形成膜厚が酸化シリコン膜６ａの形成膜厚よりも１０ｎｍ以上厚いことがより好ましく、また、酸化シリコン膜１０の形成膜厚が酸化シリコン膜６ａの形成膜厚の２倍以上であることがより好ましい。例えば、酸化シリコン膜６ａの形成膜厚を５ｎｍ程度とし、酸化シリコン膜１０の形成膜厚を１５〜２０ｎｍ程度とすることができる。
【０１３７】
また、酸化シリコン膜１０が厚すぎると、ｎ＋型半導体領域１４ａとｎ＋型半導体領域１４ｂとメモリゲート電極ＭＧとの距離が広がることになり、消去動作速度が低下する可能性がある。このため、酸化シリコン膜１０の形成膜厚と酸化シリコン膜６ａの形成膜厚の差が１０ｎｍ以上で２０ｎｍ以下であれば更に好ましい。
【０１３８】
次に、図２４に示されるように、上記実施の形態１と同様に、絶縁膜６のうち、露出する部分の窒化シリコン膜６ｂを除去する。この窒化シリコン膜６ｂの除去工程により、メモリゲート電極ＭＧの下方領域と、メモリゲート電極ＭＧと制御ゲート電極ＣＧの間の領域とで、窒化シリコン膜６ｂが残存し、それ以外の領域で窒化シリコン膜６ｂが除去される。窒化シリコン膜６ｂの除去工程において、酸化シリコン膜１０がメモリゲート電極ＭＧの保護膜として機能するので、メモリゲート電極ＭＧがエッチングによるダメージを受けるのを防止できる。
【０１３９】
次に、上記実施の形態１と同様に、図２５に示されるように、ｎ−型半導体領域１１ａ，１１ｂを形成してから、半導体基板１の主面全面上に、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを覆うように、絶縁膜１２を形成（堆積）する。
【０１４０】
次に、図２６に示されるように、上記実施の形態１と同様に、絶縁膜１２を異方性エッチング技術を用いてエッチバック（エッチング、異方性エッチング）することで、制御ゲート電極ＣＧの側壁とメモリゲート電極ＭＧの側壁（側面）９ｂ上に絶縁膜１２を側壁絶縁膜１３ａ，１３ｂとして残し、他の領域の絶縁膜１２を除去する。
【０１４１】
上記実施の形態１と同様、本実施の形態においても、絶縁膜１２のエッチバック工程では、不要な絶縁膜１２（側壁絶縁膜１３ａ，１３ｂとなる部分以外の絶縁膜１２）が残存しないように適量のオーバーエッチングを行う。このオーバーエッチングにより、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間、メモリゲート電極ＭＧの下方、側壁絶縁膜１３ａ，１３ｂの下方、および側壁絶縁膜１３ｂと制御ゲート電極ＣＧとの間に位置する酸化シリコン膜６ａは、エッチングされずに残存するが、それ以外の領域の酸化シリコン膜６ａはエッチングされて除去される。このため、絶縁膜１２のエッチバック工程により、制御ゲート電極ＣＧ上の酸化シリコン膜６ａも除去されて、制御ゲート電極ＣＧの上面８ａが露出される。また、酸化シリコン膜１０のうち、メモリゲート電極ＭＧの側壁９ｂ上に形成されていた部分は、絶縁膜１２のエッチバック工程を行っても、形成された側壁絶縁膜１３ａで覆われているので、除去されずにメモリゲート電極ＭＧと側壁絶縁膜１３ａとの間で残存する。
【０１４２】
そして、本実施の形態においても、上記実施の形態１と同様、絶縁膜１２のエッチバック工程を行っても、メモリゲート電極ＭＧの上面９ａの少なくとも一部上に酸化シリコン膜１０が残存するようにし、より好ましくは、メモリゲート電極ＭＧの上面９ａの全面上に酸化シリコン膜１０が残存するようにする。
【０１４３】
但し、本実施の形態では、上記実施の形態１とは異なり、メモリゲート電極ＭＧの上面９ａが窪んでいない。このため、エッチング条件が同じであれば、絶縁膜１２のエッチバック工程におけるメモリゲート電極ＭＧの上面９ａ上の酸化シリコン膜１０のエッチング量は、上記実施の形態１よりも本実施の形態の方が多くなる。しかしながら、本実施の形態では、上述のように、酸化シリコン膜１０を厚く形成していたので、絶縁膜１２のエッチバック工程を行っても、メモリゲート電極ＭＧの上面９ａ上に酸化シリコン膜１０を残存させることができる。
【０１４４】
また、絶縁膜１２のエッチバック工程におけるオーバーエッチング量が多すぎると、たとえ本実施の形態のようにメモリゲート電極ＭＧの上面９ａ上に酸化シリコン膜１０を厚く形成していたとしても、メモリゲート電極ＭＧの上面９ａ上から酸化シリコン膜１０が完全に除去されてしまう虞がある。このため、本実施の形態では、絶縁膜１２のエッチバック工程におけるオーバーエッチング量を制御して、メモリゲート電極ＭＧの上面９ａ上に酸化シリコン膜１０を残存させる。すなわち、制御ゲート電極ＣＧ上の酸化シリコン膜６ａは完全に除去されて制御ゲート電極ＣＧの上面８ａが露出するが、メモリゲート電極ＭＧの上面９ａ上に酸化シリコン膜１０の少なくとも一部が残存するように、絶縁膜１２のエッチバック工程におけるオーバーエッチング量を制御する。
【０１４５】
このため、本実施の形態では、絶縁膜１２の形成（堆積）の直前の段階において、メモリゲート電極ＭＧの上面９ａ上に形成されている酸化シリコン膜１０の厚みを、絶縁膜６を構成する酸化シリコン膜６ａの厚みよりも厚くしておくことが必要である。従って、上述のように、酸化シリコン膜１０の形成膜厚を酸化シリコン膜６ａの形成膜厚よりも厚くする。
【０１４６】
また、酸化シリコン膜１０と酸化シリコン膜６ａとの膜厚差または膜厚比が大きければ、絶縁膜１２のエッチバック工程におけるオーバーエッチング量を制御しやすくなる。このため、酸化シリコン膜１０の形成膜厚が酸化シリコン膜６ａの形成膜厚よりも１０ｎｍ以上厚い（すなわち酸化シリコン膜１０の形成膜厚と酸化シリコン膜６ａの形成膜厚との差が１０ｎｍ以上である）ことが、より好ましい。また、酸化シリコン膜１０の形成膜厚が酸化シリコン膜６ａの形成膜厚の２倍以上であることが、より好ましい。これにより、絶縁膜１２のエッチバック工程で、制御ゲート電極ＣＧ上の酸化シリコン膜６ａは除去されるが、メモリゲート電極ＭＧの上面９ａ上に酸化シリコン膜１０を的確に残存させることができるようになる。
【０１４７】
上述のようにして側壁絶縁膜１３ａ，１３ｂを形成した後、上記実施の形態１と同様に、図２７に示されるように、ｎ＋型半導体領域１４ａ，１４ｂを形成する。
【０１４８】
次に、上記実施の形態１と同様に、必要に応じてｎ＋型半導体領域１４ａ，１４ｂおよび制御ゲート電極ＣＧの上面の清浄化処理を行ってから、ｎ＋型半導体領域１４ａ，１４ｂの上面および制御ゲート電極ＣＧの上面８ａ上を含む半導体基板１の主面全面上に、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよび側壁絶縁膜１３ａ，１３ｂを覆うように、金属膜１７を形成（堆積）する。
【０１４９】
上記のように、制御ゲート電極ＣＧの上面８ａが露出した状態で金属膜１７を形成しているので、制御ゲート電極ＣＧの上面８ａは、金属膜１７と接触する。しかしながら、メモリゲート電極ＭＧは、側壁９ｂが酸化シリコン膜１０および側壁絶縁膜１３ａで覆われ、上部（上面９ａ）に酸化シリコン膜１０が残存した状態であったので、メモリゲート電極ＭＧの上面９ａおよび側壁９ｂは金属膜１７とは接触せずに、メモリゲート電極ＭＧと金属膜１７との間に酸化シリコン膜１０および側壁絶縁膜１３ａが介在する。
【０１５０】
次に、上記実施の形態１と同様に、図２８に示されるように、半導体基板１に対して熱処理を施すことによって、ｎ＋型半導体領域１４ａ，１４ｂおよび制御ゲート電極ＣＧの上層部分を金属膜１７と反応させ、それによって、ｎ＋型半導体領域１４ａ，１４ｂおよび制御ゲート電極ＣＧの上部に、それぞれ金属シリサイド層２１を形成する。その後、未反応の金属膜１７を除去する。
【０１５１】
制御ゲート電極ＣＧ（を形成する導電体膜４）の上面８ａが金属膜１７と接触していた状態で熱処理を行うので、制御ゲート電極ＣＧの上層部分が金属膜１７と反応して、制御ゲート電極ＣＧの上部（上面）に金属シリサイド層２１が形成される。
【０１５２】
しかしながら、本実施の形態においても、上記実施の形態１と同様に、絶縁膜１２のエッチバック工程を行っても、メモリゲート電極ＭＧの上面９ａの少なくとも一部上に酸化シリコン膜１０が残存するようにし、より好ましくは、メモリゲート電極ＭＧの上面９ａの全面上に酸化シリコン膜１０が残存するようにしていた。このため、本実施の形態においても、メモリゲート電極ＭＧ（を形成する導電体膜７）の側壁９ｂおよび上面９ａは、金属膜１７とは接触せずに、間に側壁絶縁膜１３ａおよび酸化シリコン膜１０が介在していたので、メモリゲート電極ＭＧと金属膜１７とは反応しない。このため、メモリゲート電極ＭＧの側面（側壁９ｂ）および上部（上面９ａ）には、金属シリサイド層２１が形成されない。
【０１５３】
このように、本実施の形態においても、制御ゲート電極ＣＧ（を形成する導電体膜４）の上部（上面）に金属シリサイド層２１が形成されるが、メモリゲート電極ＭＧ（を形成する導電体膜７）上には、金属シリサイド層（２１）は形成されない。
【０１５４】
このようにして、図２８に示されるような構造が得られ、不揮発性メモリのメモリセルＭＣが形成される。
【０１５５】
その後、上記実施の形態１と同様に、図２９に示されるように、絶縁膜２３，２４を形成し、絶縁膜２３，２４にコンタクトホール２５を形成し、コンタクトホール２５内にプラグ２６を形成し、プラグ２６が埋め込まれた絶縁膜２４上に配線２７を形成する。
【０１５６】
本実施の形態においても、制御ゲート電極ＣＧ上には金属シリサイド層２１を形成しているため、制御ゲート電極ＣＧの抵抗を下げることができ、メモリ動作の動作速度を向上させることができる。
【０１５７】
そして、本実施の形態では、酸化シリコン膜１０の形成工程で酸化シリコン膜１０を厚く（少なくとも酸化シリコン膜６ａよりも厚く）形成したことにより、側壁絶縁膜１３ａ，１３ｂを形成するための絶縁膜１２のエッチバック工程において、メモリゲート電極ＭＧの上面９ａ上に酸化シリコン膜１０を残存させることができる。このメモリゲート電極ＭＧの上面９ａ上に残存させた酸化シリコン膜１０により、金属シリサイド層２１形成用の金属膜１７を形成した際に、この金属膜１７がメモリゲート電極ＭＧの上面９ａに接しないようにすることができる。このため、シリサイド化（金属シリサイド層２１形成）のための熱処理の際に、金属膜１７がメモリゲート電極ＭＧと反応するのを抑制または防止できるので、メモリゲート電極ＭＧの上部に金属シリサイド層２１が形成されるのを抑制または防止することができる。すなわち、サリサイド工程で金属シリサイド膜２１がメモリゲート電極ＭＧの上部に形成されるのを防止できる。このため、特別な工程を追加することなく、制御ゲート電極ＣＧ上には金属シリサイド層２１が形成されているがメモリゲート電極ＭＧ上には金属シリサイド層２１が形成されていない構造を実現できる。従って、半導体装置の製造工程数や製造時間の増加を防止でき、半導体装置の製造コストを低減できる。
【０１５８】
また、メモリゲート電極ＭＧ上に金属シリサイド層を形成していないので、制御ゲート電極ＣＧ上の金属シリサイド膜２１は、メモリゲート電極ＭＧに近接せず、制御ゲート電極ＣＧとメモリゲート電極ＭＧ間のショート不良の発生を防止することができる。このため、半導体装置の製造歩留まりを向上させ、半導体装置のコスト（単価）を低減することができる。また、制御ゲート電極ＣＧとメモリゲート電極ＭＧ間の耐圧を向上することができ、半導体装置の信頼性や性能を向上させることができる。
【０１５９】
また、本実施の形態では、側壁絶縁膜１３ａ，１３ｂを形成するための絶縁膜１２のエッチバック工程において、メモリゲート電極ＭＧの上面９ａの全面上に酸化シリコン膜１０を残存させることが好ましい。これにより、メモリゲート電極ＭＧの絶縁膜６と接していない表面（すなわち上面９ａおよび側壁９ｂ）は、酸化シリコン膜１０（および側壁絶縁膜１３ａ）で覆われ、金属膜１７の形成直前の段階でメモリゲート電極ＭＧの露出部が生じないため、金属膜１７とメモリゲート電極ＭＧとが接触せず、メモリゲート電極ＭＧの表面上に金属シリサイド層２１が形成されないようにすることができる。メモリゲート電極ＭＧの表面上に金属シリサイド層２１を形成しない場合には、メモリゲート電極ＭＧ上で金属シリサイド層の異常成長は生じない。このため、金属シリサイド層２１の異常成長部を介して制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間のショートを防止するには、メモリゲート電極ＭＧの表面上に金属シリサイド層２１を形成しないことが最も有効である。このことは、後述の実施の形態３でも同様である。
【０１６０】
しかしながら、他の形態（変形例）として、側壁絶縁膜１３ａ，１３ｂを形成するための絶縁膜１２のエッチバック工程において、メモリゲート電極ＭＧの上面９ａの一部上に酸化シリコン膜１０を残存させるが、メモリゲート電極ＭＧの上面９ａの他の部分上から酸化シリコン膜１０を除去してメモリゲート電極の上面９ａを部分的に露出させることもできる。この場合、サリサイドプロセスを行うことで、メモリゲート電極ＭＧの上面９ａの一部上（すなわち上面９ａのうち酸化シリコン膜１０でも側壁絶縁膜１３ａでも覆われていない部分上）に、金属シリサイド膜２１が形成される。このような場合でも、上記図１９を参照して説明したように、メモリゲート電極ＭＧ上の金属シリサイド層２１が少ないため、メモリゲート電極ＭＧ上の金属シリサイド層２１が異常成長したとしても、異常成長量が少なくてすむ。このため、金属シリサイド層２１の異常成長部を介して制御ゲート電極ＣＧとメモリゲート電極ＭＧとがショートするのを抑制または防止できるという効果を得られる。このことは、後述の実施の形態３でも同様である。
【０１６１】
従って、本実施の形態では、酸化シリコン膜１０を厚く（少なくとも酸化シリコン膜６ａよりも厚く）形成することにより、絶縁膜１２のエッチバック工程でメモリゲート電極ＭＧの上面９ａの少なくとも一部上（好ましくは上面９ａの全面上）に酸化シリコン膜１０を残存させる。これにより、金属膜１７を形成した際に、金属膜１７は、メモリゲート電極ＭＧの上面９ａの少なくとも一部（好ましくは全面）とは、間に酸化シリコン膜１０が介在して接しなくなる。このため、金属シリサイド層２１を形成した際に、メモリゲート電極ＭＧの上面９ａの少なくとも一部（好ましくは全面）上は、酸化シリコン膜１０で覆われ、金属シリサイド層２１が形成されない。これにより、制御ゲート電極ＣＧとメモリゲート電極ＭＧ間のショート不良の発生を抑制または防止でき、耐圧を向上することができる。
【０１６２】
（実施の形態３）
図３０〜図３４は、本実施の形態の半導体装置の製造工程中の要部断面図であり、上記図５〜図１７、図２１〜２９と同じ領域が示されている。なお、図３０は、上記実施の形態１，２の図１０および図２３と同じ工程段階に対応し、図３１は、上記実施の形態１，２の図１１および図２４と同じ工程段階に対応し、図３２は、上記実施の形態１，２の図１２および図２５と同じ工程段階に対応する。また、図３３は、上記実施の形態１，２の図１３および図２６と同じ工程段階に対応し、図３４は、上記実施の形態１，２の図１５および図２８と同じ工程段階に対応する。
【０１６３】
本実施の形態は、上記実施の形態１と上記実施の形態２とを組み合わせたものである。本実施の形態の半導体装置の製造工程は、上記図９の工程（酸化シリコン膜６ｃの除去工程）までは、上記実施の形態１と同様であるので、ここではその説明は省略し、上記図９以降の工程について説明する。
【０１６４】
まず、酸化シリコン膜６ｃの除去工程までは上記実施の形態１と同様の工程を行って上記実施の形態１の図９の構造を得る。従って、本実施の形態では、上記実施の形態１と同様に、メモリゲート電極ＭＧの上面９ａは窪んでいる。それから、図３０に示されるように、メモリゲート電極ＭＧの露出部分（すなわち上面９ａおよび側壁９ｂ）上に、絶縁膜として酸化シリコン膜（酸化膜、絶縁膜）１０を形成する。酸化シリコン膜１０は、熱酸化法により形成することが好ましい。これにより、メモリゲート電極ＭＧの上面９ａおよび側壁９ｂは酸化シリコン膜１０で覆われ、メモリゲート電極ＭＧを構成するシリコン膜の露出部は無くなる。酸化シリコン膜１０は、この後に行う窒化シリコン膜６ｂの除去工程でメモリゲート電極ＭＧを保護するためと、後で行うサリサイドプロセスでメモリゲート電極ＭＧ上に金属シリサイド層が形成されるのを抑制または防止するために、形成される。
【０１６５】
本実施の形態では、上記実施の形態２と同様に、酸化シリコン膜１０を厚く（少なくとも酸化シリコン膜６ａよりも厚く）形成する。酸化シリコン膜１０の形成厚みについては、上記実施の形態２と同様であるので、ここではその説明は省略する。従って、酸化シリコン膜１０と酸化シリコン膜６ａの厚みの関係、酸化シリコン膜１０の形成膜厚を酸化シリコン膜６ａの形成膜厚よりもどの程度厚くすれば好ましいか、およびそうする理由についても、上記実施の形態２と同様である。
【０１６６】
次に、図３１に示されるように、上記実施の形態１，２と同様に、絶縁膜６のうち、露出する部分の窒化シリコン膜６ｂを除去する。
【０１６７】
次に、図３２に示されるように、上記実施の形態１，２と同様に、ｎ−型半導体領域１１ａ，１１ｂを形成する。
【０１６８】
次に、上記実施の形態１，２と同様に、半導体基板１の主面全面上に、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを覆うように、絶縁膜１２を形成（堆積）する。
【０１６９】
次に、図３３に示されるように、上記実施の形態１，２と同様に、絶縁膜１２を異方性エッチング技術を用いてエッチバック（エッチング、異方性エッチング）することで、制御ゲート電極ＣＧの側壁とメモリゲート電極ＭＧの側壁９ｂ上に絶縁膜１２を側壁絶縁膜１３ａ，１３ｂとして残し、他の領域の絶縁膜１２を除去する。
【０１７０】
本実施の形態においても、上記実施の形態１，２と同様に、絶縁膜１２のエッチバック工程を行っても、メモリゲート電極ＭＧの上面９ａの少なくとも一部上に酸化シリコン膜１０が残存するようにし、より好ましくは、メモリゲート電極ＭＧの上面９ａの全面上に酸化シリコン膜１０が残存するようにする。
【０１７１】
本実施の形態では、上記実施の形態１と同様に、メモリゲート電極ＭＧの上面９ａが窪んでいる。更に、本実施の形態では、上記実施の形態２と同様に、酸化シリコン膜１０を厚く（少なくとも酸化シリコン膜６ａよりも厚く）形成している。このため、本実施の形態では、絶縁膜１２のエッチバック工程を行っても、上記実施の形態１，２に比べて更に的確に、メモリゲート電極ＭＧの上面９ａ上に酸化シリコン膜１０を残存させることができる。
【０１７２】
すなわち、本実施の形態では、メモリゲート電極ＭＧの上面９ａが窪んでいるため、絶縁膜１２のエッチバック工程を行っても、メモリゲート電極ＭＧの上面９ａが窪んでいない上記実施の形態２に比べて、メモリゲート電極ＭＧの上面９ａ上に酸化シリコン膜１０を残存させやすい。そして、本実施の形態では、酸化シリコン膜１０を厚く（少なくとも酸化シリコン膜６ａよりも厚く）形成しているため、絶縁膜１２のエッチバック工程を行っても、上記実施の形態１に比べて、メモリゲート電極ＭＧの上面９ａ上に酸化シリコン膜１０を残存させやすい。
【０１７３】
本実施の形態でも、上記実施の形態１，２と同様に、絶縁膜１２のエッチバック工程におけるオーバーエッチング量を制御して、メモリゲート電極ＭＧの上面９ａ上に酸化シリコン膜１０を残存させる。すなわち、制御ゲート電極ＣＧ上の酸化シリコン膜６ａは完全に除去されて制御ゲート電極ＣＧの上面８ａが露出するが、メモリゲート電極ＭＧの上面９ａ上に酸化シリコン膜１０の少なくとも一部が残存するように、絶縁膜１２のエッチバック工程におけるオーバーエッチング量を制御する。
【０１７４】
このため、本実施の形態でも、上記実施の形態２と同様、酸化シリコン膜１０の形成膜厚を、絶縁膜６を構成する酸化シリコン膜６ａの形成膜厚よりも厚くするが、好ましくは、酸化シリコン膜１０の形成膜厚を、酸化シリコン膜６ａの形成膜厚よりも１０ｎｍ以上厚くし、また、酸化シリコン膜１０の形成膜厚を、酸化シリコン膜６ａの形成膜厚の２倍以上にしておく。これにより、絶縁膜１２のエッチバック工程で、制御ゲート電極ＣＧ上の酸化シリコン膜６ａは除去されるが、メモリゲート電極ＭＧの上面９ａ上に酸化シリコン膜１０を的確に残存させることができるようになる。
【０１７５】
上述のようにして側壁絶縁膜１３ａ，１３ｂを形成した後、上記実施の形態１，２と同様に、図３４に示されるように、ｎ＋型半導体領域１４ａ，１４ｂを形成する。
【０１７６】
次に、上記実施の形態１，２と同様に、サリサイドプロセス（金属膜１７形成、熱処理による金属シリサイド層２１形成および未反応の金属膜１７の除去）を行って、金属シリサイド層２１を形成する。
【０１７７】
上記実施の形態１，２と同様に、制御ゲート電極ＣＧの上面８ａが金属膜１７と接触していた状態で上記金属膜１７を形成して熱処理を行うので、制御ゲート電極ＣＧの上層部分が上記金属膜１７と反応して、制御ゲート電極ＣＧの上部（上面）に金属シリサイド層２１が形成される。
【０１７８】
しかしながら、本実施の形態においても、上記実施の形態１，２と同様に、絶縁膜１２のエッチバック工程を行っても、メモリゲート電極ＭＧの上面９ａの少なくとも一部上に酸化シリコン膜１０が残存するようにし、より好ましくは、メモリゲート電極ＭＧの上面９ａの全面上に酸化シリコン膜１０が残存するようにしていた。このため、本実施の形態においても、上記実施の形態１，２と同様に、メモリゲート電極ＭＧ（を形成する導電体膜７）の側壁９ｂおよび上面９ａは、上記金属膜１７とは接触せずに、間に側壁絶縁膜１３ａおよび酸化シリコン膜１０が介在するので、メモリゲート電極ＭＧと上記金属膜１７とは反応しない。このため、メモリゲート電極ＭＧの側面（側壁９ｂ）および上部（上面９ａ）には、金属シリサイド層２１が形成されない。
【０１７９】
このように、本実施の形態においても、制御ゲート電極ＣＧ（を形成する導電体膜４）の上部（上面）に金属シリサイド層２１が形成されるが、メモリゲート電極ＭＧ（を形成する導電体膜７）上には、金属シリサイド層（２１）は形成されない。
【０１８０】
その後、上記実施の形態１，２と同様に、絶縁膜２３，２４を形成し、絶縁膜２３，２４にコンタクトホール２５を形成し、コンタクトホール２５内にプラグ２６を形成し、プラグ２６が埋め込まれた絶縁膜２４上に配線２７を形成するが、ここでは図示および説明は省略する。
【０１８１】
本実施の形態は、上記実施の形態１において、上記実施の形態２のように酸化シリコン膜１０を厚く形成したもの、あるいは、上記実施の形態２において、上記実施の形態１のように上面９ａが窪んだメモリゲート電極ＭＧを形成したものであり、上記実施の形態１，２で得られる効果を更に高めることができる。
【０１８２】
すなわち、本実施の形態においても、上記実施の形態１，２と同様、制御ゲート電極ＣＧ上には金属シリサイド層２１を形成しているため、制御ゲート電極ＣＧの抵抗を下げることができ、メモリ動作の動作速度を向上させることができる。
【０１８３】
そして、本実施の形態では、上記実施の形態１と同様に窪んだ上面９ａを有するメモリゲート電極ＭＧを形成し、かつ上記実施の形態２と同様に酸化シリコン膜１０の形成工程で酸化シリコン膜１０を厚く（少なくとも酸化シリコン膜６ａよりも厚く）形成している。これにより、絶縁膜１２のエッチバック工程で、メモリゲート電極ＭＧの上面９ａの少なくとも一部上（好ましくは上面９ａの全面上）に酸化シリコン膜１０を、より的確に残存させることができる。このため、サリサイドプロセスで金属シリサイド膜２１を形成した際に、メモリゲート電極ＭＧの上面９ａのうち、酸化シリコン膜１０で覆われた部分（上面９ａの少なくとも一部、好ましくは上面９ａ全面）に金属シリサイド層２１が形成されないようにすることができる。従って、上記実施の形態１，２よりも、制御ゲート電極ＣＧとメモリゲート電極ＭＧ間のショート不良の発生を更に的確に防止でき、耐圧を更に向上させることができる。また、特別な工程を追加する必要がないため、半導体装置の製造工程数や製造時間の増加を防止でき、半導体装置の製造コストを低減できる。
【０１８４】
（実施の形態４）
図３５は、本実施の形態の半導体装置の要部断面図であり、上記実施の形態１の図１に対応するものである。
【０１８５】
上記実施の形態１では、上記図１に示されるように、メモリゲート電極ＭＧ（を構成する上記導電体膜７）の高さが、制御ゲート電極ＣＧ（を構成する上記導電体膜４）の高さよりも低かった。すなわち、メモリゲート電極ＭＧ（を構成する上記導電体膜７）の最頂部の高さ位置が制御ゲート電極ＣＧ（を構成する上記導電体膜４）の最頂部の高さ位置よりも低かった。
【０１８６】
それに対して、本実施の形態では、図３５に示されるように、メモリゲート電極ＭＧ（を構成する上記導電体膜７）の高さが、制御ゲート電極ＣＧ（を構成する上記導電体膜４）の高さとほぼ同じである。すなわち、メモリゲート電極ＭＧ（を構成する上記導電体膜７）の最頂部の高さ位置が、制御ゲート電極ＣＧ（を構成する上記導電体膜４）の最頂部の高さ位置とほぼ同じである。ここで、メモリゲート電極ＭＧの最頂部とは、メモリゲート電極ＭＧの上面９ａのうち、半導体基板１の主面からの高さ（半導体基板１の主面に垂直な方向の高さ）が最も高い部分に対応する。また、制御ゲート電極ＣＧの最頂部とは、制御電極ＣＧの上面のうち、半導体基板１の主面からの高さ（半導体基板１の主面に垂直な方向の高さ）が最も高い部分に対応するが、制御電極ＣＧの上面はほぼ平坦である。
【０１８７】
本実施の形態の半導体装置の他の構成は、上記実施の形態１の半導体装置と同様であるので、ここではその説明は省略する。
【０１８８】
上記実施の形態１で説明したように、上記図６のように導電体膜７を形成（堆積）した後、導電体膜７をエッチバックすることで、上記図７のようにメモリゲート電極ＭＧおよび多結晶シリコンスペーサＰＳを形成する。この導電体膜７のエッチバック工程において、導電体膜７のオーバーエッチング量が多いと、メモリゲート電極ＭＧの高さが、制御ゲート電極ＣＧの高さよりも低くなる。一方、この導電体膜７のエッチバック工程において、導電体膜７のオーバーエッチング量を少なくすることで、図３５のようにメモリゲート電極ＭＧの高さを、制御ゲート電極ＣＧの高さとほぼ同じにすることができる。それ以外の本実施の形態の半導体装置の製造工程は、上記実施の形態１の半導体装置の製造工程とほぼ同様であるので、ここではその説明は省略する。
【０１８９】
本実施の形態では、上記実施の形態１に加えて、更に次のような効果を得ることができる。
【０１９０】
導電体膜７のエッチバック工程におけるオーバーエッチング量が多すぎると、メモリゲート電極ＭＧに過剰なエッチングダメージが入る可能性がある。また、導電体膜７のエッチバック工程におけるオーバーエッチング量が多すぎると、絶縁膜６が露出した領域（メモリゲート電極ＭＧおよび多結晶シリコンスペーサＰＳが形成される領域以外の領域）で絶縁膜６自体も除去されてしまい、半導体基板１がエッチングされてしまう可能性がある。
【０１９１】
それに対して、本実施の形態では、メモリゲート電極ＭＧの高さを、制御ゲート電極ＣＧの高さとほぼ同じにしているので、メモリゲート電極ＭＧ形成のための導電体膜７のエッチバック工程でのオーバーエッチング量を少なくすることができる。このため、メモリゲート電極ＭＧに過剰なエッチングダメージが入るのを抑制または防止することができる。また、半導体基板１がエッチングされてしまうのを防止できる。このため、半導体装置の製造歩留まりや性能を更に向上させることができる。
【０１９２】
また、上記図１８の比較例の半導体装置では、隣接する制御ゲート電極ＣＧとメモリゲート電極ＭＧとの高低差が小さいほど、金属シリサイド層２１を介した制御ゲート電極ＣＧとメモリゲート電極ＭＧとのショートが発生しやすくなる。
【０１９３】
それに対して、本実施の形態では、メモリゲート電極ＭＧの上面９ａの少なくとも一部（好ましくは全面）上を酸化シリコン膜１０で覆って金属シリサイド層２１が形成されないようにしている。このため、制御ゲート電極ＣＧとメモリゲート電極ＭＧの高さがほぼ同じであっても、金属シリサイド層を介した制御ゲート電極ＣＧとメモリゲート電極ＭＧとのショートを抑制または防止することができる。
【０１９４】
また、上記実施の形態２，３および後述の実施の形態５においても、本実施の形態と同様に、メモリゲート電極ＭＧの高さを、制御ゲート電極ＣＧの高さとほぼ同じにすることができ、本実施の形態と同様の効果を得ることができる。
【０１９５】
（実施の形態５）
上記実施の形態１〜３では、絶縁膜１２をエッチバックして側壁絶縁膜１３ａ，１３ｂの形成した後、サリサイドプロセスにより金属シリサイド層２１を形成している。絶縁膜１２をエッチバックして側壁絶縁膜１３ａ，１３ｂを形成した後、サリサイドプロセスを行う前に他の工程を行う場合であっても、前記他の工程で、メモリゲート電極ＭＧの上面９ａの少なくとも一部上（好ましくは上面９ａの全面上に）に酸化シリコン膜１０を残存させる必要がある。すなわち、上記金属膜１７を形成する直前の段階で、メモリゲート電極ＭＧの上面９ａの少なくとも一部上（好ましくは上面９ａの全面上に）に酸化シリコン膜１０が残存していることが必要である。
【０１９６】
本実施の形態では、絶縁膜１２をエッチバックして側壁絶縁膜１３ａ，１３ｂの形成した後、サリサイドプロセスにより金属シリサイド層２１を形成する前に、他の工程を行う場合の例について説明する。
【０１９７】
図３６〜図４３は、本実施の形態の半導体装置の製造工程中の要部断面図である。図３６〜図４３のうち、図３６、図３８、図４０および図４２には、上記図５〜図１７、図２１〜２９および図３０〜図３４と同じ領域（メモリセル形成領域）が示されている。図３６〜図４３のうち、図３７、図３９、図４１および図４３には、抵抗素子形成領域が示されている。また、図３６と図３７は同じ工程段階に対応し、図３８と図３９は同じ工程段階に対応し、図４０と図４１は同じ工程段階に対応し、図４２と図４３は同じ工程段階に対応する。
【０１９８】
本実施の形態においては、半導体基板１のメモリセル領域（図３６、図３８、図４０および図４２に示される領域）に、不揮発性メモリのメモリセルが形成され、半導体基板１の抵抗素子形成領域（図３７、図３９、図４１および図４３に示される領域）に抵抗素子が形成される。
【０１９９】
本実施の形態の半導体装置の製造工程は、上記ｎ＋型半導体領域１４ａ，１４ｂ形成工程までは、上記実施の形態１〜３のいずれかと同様であるので、ここではその説明は省略し、それ以降の工程について説明する。
【０２００】
上記実施の形態１〜３および本実施の形態では、ｐ型ウエル２を形成する前に、ＳＴＩ法またはＬＯＣＯＳ法などにより素子分離領域３１を形成している。この素子分離領域３１は上記実施の形態１〜３の図面中には示されなかったが、本実施の形態の抵抗素子形成領域（図３７、図３９、図４１および図４３に示される領域）には、この素子分離領域３１が示されている。
【０２０１】
本実施の形態では、ｎ＋型半導体領域１４ａ，１４ｂ形成工程までは上記実施の形態１〜３のいずれかと同様の工程を行ってから、以下の工程を行うが、ここでは、ｎ＋型半導体領域１４ａ，１４ｂ形成工程まで上記実施の形態１と同様の工程を行ったものとして図示および説明する。ｎ＋型半導体領域１４ａ，１４ｂ形成工程まで上記実施の形態２または上記実施の形態３と同様の工程を行ってから、以下の工程を行うこともできる。
【０２０２】
ｎ＋型半導体領域１４ａ，１４ｂ形成工程まで行った後、図３６に示されるように、半導体基板１の主面の全面上に、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよび側壁絶縁膜１３ａ，１３ｂを覆うように、絶縁膜３３を形成する。絶縁膜３３は、例えば酸化シリコン膜などからなり、ＣＶＤ法などにより形成することができる。
【０２０３】
図３６と同じ工程段階の図３７に示されるように、絶縁膜３３を形成する前に、半導体基板１の抵抗素子形成領域においては、素子分離領域３１が形成されて活性領域が規定され、この活性領域にｐ型ウエル２が形成され、抵抗素子形成領域のｐ型ウエル２にイオン注入などによりｎ型半導体領域３２が形成されている。ｎ型半導体領域３２の不純物濃度は、抵抗素子の抵抗値が所定の値となるように調整されている。このため、絶縁膜３３を形成した際には、抵抗素子形成領域では、図３７に示されるように、ｎ型半導体領域３２上に絶縁膜３３が形成される。ｎ型半導体領域３２は、ｎ＋型半導体領域１４ａ，１４ｂと同じイオン注入工程、あるいはそれとは異なるイオン注入工程により形成することができる。
【０２０４】
絶縁膜３３を堆積した後、図３９に示されるように、フォトリソグラフィ技術を用いて、抵抗素子形成領域の絶縁膜３３上にフォトレジストパターンＲＰ１を形成する。それから、図３８および図３９に示されるように、絶縁膜３３を異方性エッチング技術を用いてエッチバック（エッチング、異方性エッチング）する。これにより、抵抗素子形成領域のフォトレジストパターンＲＰ１の下の絶縁膜３３を局所的に残し、かつ、メモリゲート電極ＭＧの側壁（側面）と制御ゲート電極ＣＧの側壁上に絶縁膜３３をサイドウォールスペーサ（側壁絶縁膜）状に側壁絶縁膜３３ａ，３３ｂとして局所的に残し、他の領域の絶縁膜３３を除去する。
【０２０５】
本実施の形態では、絶縁膜１２のエッチバック工程と同様に、絶縁膜３３のエッチバック工程でも、メモリゲート電極ＭＧの上面９ａの少なくとも一部上に酸化シリコン膜１０が残存するようにし、より好ましくは、メモリゲート電極ＭＧの上面９ａの全面上に酸化シリコン膜１０が残存するようにする。
【０２０６】
本実施の形態では、上記実施の形態１と同様に、メモリゲート電極ＭＧの上面９ａが窪んでいるか、上記実施の形態２と同様に、酸化シリコン膜１０を厚く形成しているか、あるいは上記実施の形態３と同様に、それらの両方を行っている。このため、本実施の形態では、絶縁膜１２のエッチバック工程だけでなく、絶縁膜３３のエッチバック工程でも、メモリゲート電極ＭＧの上面９ａ上に酸化シリコン膜１０を残存させることができる。
【０２０７】
すなわち、メモリゲート電極ＭＧの上面９ａが窪んでいると、絶縁膜３３のエッチバック工程を行っても、メモリゲート電極ＭＧの上面９ａが窪んでいない場合に比べて、メモリゲート電極ＭＧの上面９ａ上に酸化シリコン膜１０を残存させやすい。また、酸化シリコン膜１０を厚く（少なくとも酸化シリコン膜６ａよりも厚く）形成しておくと、絶縁膜３３のエッチバック工程を行っても、メモリゲート電極ＭＧの上面９ａ上に酸化シリコン膜１０を残存させやすい。
【０２０８】
本実施の形態では、絶縁膜１２のエッチバック工程と同様に、絶縁膜３３のエッチバック工程におけるオーバーエッチング量を制御して、メモリゲート電極ＭＧの上面９ａ上に酸化シリコン膜１０を残存させる。すなわち、制御ゲート電極ＣＧ上の絶縁膜３３は完全に除去されて制御ゲート電極ＣＧの上面８ａが露出するが、メモリゲート電極ＭＧの上面９ａ上に酸化シリコン膜１０の少なくとも一部が残存するように、絶縁膜３３のエッチバック工程におけるオーバーエッチング量を制御する。
【０２０９】
絶縁膜３３のエッチバック工程を行って、側壁絶縁膜３３ａ，３３ｂを形成した後、フォトレジストパターンＲＰ１を除去する。
【０２１０】
次に、上記実施の形態１と同様に、サリサイドプロセス（金属膜１７形成、熱処理および未反応金属膜１７の除去）を行って、金属シリサイド層２１を形成する。
【０２１１】
すなわち、必要に応じてｎ＋型半導体領域１４ａ，１４ｂの表面、制御ゲート電極ＣＧの上面、および抵抗素子形成領域の絶縁膜３３で覆われていないｎ型半導体領域３２の表面の清浄化処理を行ってから、半導体基板１の主面全面上に上記実施の形態１と同様の金属膜１７（図２６および図２７では金属膜１７は図示せず）を形成（堆積）する。それから、半導体基板１に対して熱処理を施すことによって、ｎ＋型半導体領域１４ａ，１４ｂ、制御ゲート電極ＣＧ、および絶縁膜３３で覆われていないｎ型半導体領域３２の上層部分（表層部分）を金属膜１７と反応させ、それによって、ｎ＋型半導体領域１４ａ，１４ｂ、制御ゲート電極ＣＧ、および抵抗素子形成領域の絶縁膜３３で覆われていないｎ型半導体領域３２の上部に、それぞれ金属シリサイド膜２１を形成する。その後、未反応の金属膜１７を除去する。これにより、図４０および図４１の構造が得られる。
【０２１２】
図４１に示されるように、抵抗素子形成領域では、絶縁膜３３の下のｎ型半導体領域３２（すなわち金属シリサイド膜２１の間のｎ型半導体領域３２）により、抵抗素子ＲＳＥが形成され、抵抗素子ＲＳＥの両端には、抵抗素子ＲＳＥのコンタクト部として金属シリサイド膜２１が形成される。従って、絶縁膜３３は、抵抗素子ＲＳＥのコンタクト部に金属シリサイド膜２１を形成するために使用する絶縁膜である。
【０２１３】
その後、図４２および図４３に示されるように、上記実施の形態１と同様にして、絶縁膜２３，２４を形成し、絶縁膜２３，２４にコンタクトホール２５を形成し、コンタクトホール２５内にバリア膜２６ａおよび主導体膜２６ｂからなるプラグ２６を形成し、プラグ２６が埋め込まれた絶縁膜２４上に配線２７を形成する。抵抗素子形成領域では、図４３に示されるように、絶縁膜３３で覆われていないｎ型半導体領域３２の上面に形成された金属シリサイド膜２１の上部にコンタクトホール２５およびプラグ２６が形成される。プラグ２６が抵抗素子ＲＳＥ（ｎ型半導体領域３２）上の金属シリサイド膜２１に接するので、抵抗素子ＲＳＥとそれに接続すべきプラグ２６のコンタクト抵抗を低減することができる。
【０２１４】
上記実施の形態１〜３と同様に、本実施の形態でも、制御ゲート電極ＣＧの上面８ａが露出した状態で上記金属膜１７を形成するので、制御ゲート電極ＣＧの上面８ａは、上記金属膜１７と接触し、制御ゲート電極ＣＧ上に金属シリサイド層２１を形成することができる。このため、制御ゲート電極ＣＧの抵抗を下げることができ、メモリ動作の動作速度を向上させることができる。
【０２１５】
更に、本実施の形態においても、上記実施の形態１〜３と同様に、メモリゲート電極ＭＧの上面９ａの少なくとも一部上（好ましくは上面９ａの全面上）に酸化シリコン膜１０を残存させた状態でサリサイドプロセスを行う。このため、サリサイドプロセスで金属シリサイド膜２１を形成した際に、メモリゲート電極ＭＧの上面９ａのうち、酸化シリコン膜１０で覆われた部分には、上記金属膜１７が接触せずに、金属シリサイド層２１が形成されないようにすることができる。また、メモリゲート電極ＭＧの側壁９ｂ上には、酸化シリコン膜１０、側壁絶縁膜１３ａ，３３ａが形成されているので、上記金属膜１７が接触せずに、金属シリサイド層２１が形成されない。
【０２１６】
従って、本実施の形態においても、上記実施の形態１〜３とほぼ同様の効果を得ることができる。
【０２１７】
また、本実施の形態では、絶縁膜３３のエッチバック工程において、メモリゲート電極ＭＧの上面９ａの全面上に酸化シリコン膜１０を残存させることが好ましい。これにより、メモリゲート電極ＭＧの絶縁膜６と接していない表面（すなわち上面９ａおよび側壁９ｂ）は、酸化シリコン膜１０（および側壁絶縁膜１３ａ，３３ａ）で覆われ、金属膜１７の形成直前の段階でメモリゲート電極ＭＧの露出部が生じないため、金属膜１７とメモリゲート電極ＭＧとが接触せず、メモリゲート電極ＭＧの表面上に金属シリサイド層２１が全く形成されないようにすることができる。メモリゲート電極ＭＧの表面上に金属シリサイド層２１を形成しない場合には、メモリゲート電極ＭＧ上で金属シリサイド層の異常成長は生じない。このため、金属シリサイド層２１の異常成長部を介して制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間のショートを防止するには、メモリゲート電極ＭＧの表面上に金属シリサイド層２１を形成しないことが最も有効である。
【０２１８】
しかしながら、他の形態（変形例）として、絶縁膜３３のエッチバック工程において、メモリゲート電極ＭＧの上面９ａの一部上に酸化シリコン膜１０を残存させるが、メモリゲート電極ＭＧの上面９ａの他の部分上から酸化シリコン膜１０を除去してメモリゲート電極の上面９ａを部分的に露出させることもできる。この場合、サリサイドプロセスを行うことで、メモリゲート電極ＭＧの上面９ａの一部上（すなわち上面９ａのうち酸化シリコン膜１０でも側壁絶縁膜１３ａ，３３ａでも覆われていない部分上）に、金属シリサイド膜２１が形成される。このような場合でも、上記図１９を参照して説明したように、メモリゲート電極ＭＧ上の金属シリサイド層２１が少ないため、メモリゲート電極ＭＧ上の金属シリサイド層２１が異常成長したとしても、異常成長量が少なくてすむ。このため、金属シリサイド層２１の異常成長部を介して制御ゲート電極ＣＧとメモリゲート電極ＭＧとがショートするのを抑制または防止できるという効果を得られる。
【０２１９】
従って、本実施の形態では、上面９ａが窪んでいるメモリゲート電極ＭＧを形成するか、酸化シリコン膜１０を厚く（少なくとも酸化シリコン膜６ａよりも厚く）形成するか、あるいはそれらの両方を行うことにより、絶縁膜１２のエッチバック工程および絶縁膜３３のエッチバック工程でメモリゲート電極ＭＧの上面９ａの少なくとも一部上（好ましくは上面９ａの全面上）に酸化シリコン膜１０を残存させる。これにより、金属膜１７を形成した際に、金属膜１７は、メモリゲート電極ＭＧの上面９ａの少なくとも一部（好ましくは全面）とは、間に酸化シリコン膜１０が介在して接しなくなる。このため、金属シリサイド膜２１を形成した際に、メモリゲート電極ＭＧの上面９ａの少なくとも一部（好ましくは全面）上は、酸化シリコン膜１０で覆われ、金属シリサイド層２１が形成されない。これにより、制御ゲート電極ＣＧとメモリゲート電極ＭＧ間のショート不良の発生を抑制または防止でき、耐圧を向上することができる。
【０２２０】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０２２１】
本発明は、不揮発性メモリを含む半導体装置およびその製造方法などに適用して好適なものである。
【図面の簡単な説明】
【０２２２】
【図１】本発明の一実施の形態（実施の形態１）の半導体装置の要部断面図である。
【図２】本発明の一実施の形態の半導体装置の要部断面図である。
【図３】メモリセルの等価回路図である。
【図４】「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。
【図５】本発明の一実施の形態の半導体装置の製造工程中の要部断面図である。
【図６】図５に続く半導体装置の製造工程中の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中の要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中の要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中の要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中の要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中の要部断面図である。
【図１７】図１６に続く半導体装置の製造工程中の要部断面図である。
【図１８】比較例の半導体装置の要部断面図である。
【図１９】本発明の一実施の形態の半導体装置の変形例の要部断面図である。
【図２０】本発明の一実施の形態の半導体装置における、絶縁膜を介して隣接する制御ゲート電極およびメモリゲート電極を示す断面図である。
【図２１】本発明の他の実施の形態（実施の形態２）の半導体装置の製造工程中の要部断面図である。
【図２２】図２１に続く半導体装置の製造工程中の要部断面図である。
【図２３】図２２に続く半導体装置の製造工程中の要部断面図である。
【図２４】図２３に続く半導体装置の製造工程中の要部断面図である。
【図２５】図２４に続く半導体装置の製造工程中の要部断面図である。
【図２６】図２５に続く半導体装置の製造工程中の要部断面図である。
【図２７】図２６に続く半導体装置の製造工程中の要部断面図である。
【図２８】図２７に続く半導体装置の製造工程中の要部断面図である。
【図２９】図２８に続く半導体装置の製造工程中の要部断面図である。
【図３０】本発明の他の実施の形態（実施の形態３）の半導体装置の製造工程中の要部断面図である。
【図３１】図３０に続く半導体装置の製造工程中の要部断面図である。
【図３２】図３１に続く半導体装置の製造工程中の要部断面図である。
【図３３】図３２に続く半導体装置の製造工程中の要部断面図である。
【図３４】図３３に続く半導体装置の製造工程中の要部断面図である。
【図３５】本発明の他の実施の形態（実施の形態４）の半導体装置の要部断面図である。
【図３６】本発明の他の実施の形態（実施の形態５）の半導体装置の製造工程中の要部断面図である。
【図３７】図３６と同じ半導体装置の製造工程中の抵抗素子形成領域の要部断面図である。
【図３８】図３６に続く半導体装置の製造工程中の要部断面図である。
【図３９】図３８と同じ半導体装置の製造工程中の抵抗素子形成領域の要部断面図である。
【図４０】図３８に続く半導体装置の製造工程中の要部断面図である。
【図４１】図４０と同じ半導体装置の製造工程中の抵抗素子形成領域の要部断面図である。
【図４２】図４０に続く半導体装置の製造工程中の要部断面図である。
【図４３】図４２と同じ半導体装置の製造工程中の抵抗素子形成領域の要部断面図である。
【符号の説明】
【０２２３】
１  半導体基板
２  ｐ型ウエル
３  絶縁膜
４  導電体膜
５  絶縁膜
６  絶縁膜
６ａ  酸化シリコン膜
６ｂ  窒化シリコン膜
６ｃ  酸化シリコン膜
７  導電体膜
７ａ  上面
７ｂ  側壁
８ａ  上面
８ｂ  側壁
９ａ  上面
９ｂ  側壁
１０  酸化シリコン膜
１１ａ，１１ｂ  ｎ−型半導体領域
１２  絶縁膜
１３ａ，１３ｂ  側壁絶縁膜
１４ａ，１４ｂ  ｎ＋型半導体領域
１６ａ，１６ｂ  側面
１７  金属膜
２１  金属シリサイド層
２３，２４  絶縁膜
２５  コンタクトホール
２６  プラグ
２６ａ  バリア膜
２６ｂ  主導体膜
２７  配線
２７ａ  バリア導体膜
２７ｂ  主導体膜
２７ｃ  バリア導体膜
３１  素子分離領域
３２  ｎ型半導体領域
３３  絶縁膜
３３ａ，３３ｂ  側壁絶縁膜
ＣＧ  制御ゲート電極
ＭＣ  メモリセル
ＭＤ，ＭＳ  半導体領域
ＭＧ  メモリゲート電極
ＰＳ  多結晶シリコンスペーサ
ＲＰ１  フォトレジストパターン
ＲＳＥ  抵抗素子
【図１】
2009194221.tif 000003
【図２】
2009194221.tif 000004
【図３】
2009194221.tif 000005
【図４】
2009194221.tif 000006
【図５】
2009194221.tif 000007
【図６】
2009194221.tif 000008
【図７】
2009194221.tif 000009
【図８】
2009194221.tif 000010
【図９】
2009194221.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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