(57)【要約】【課題】不揮発性メモリセルを備えた半導体装置の高信頼度化を図る。【解決手段】複数のメモリセルから構成されたメモリアレイに対して電気的に接続された電子回路が、メモリセルを構成する選択ゲート、メモリゲート、ウェル、ソース、およびドレインに電圧を印加し、書込み、消去、緩和パルス印加、ベリファイなどの動作の制御を行う。緩和パルス印加では、電荷蓄積膜の選択ゲート側にホールが電子より多く分布している状態において、選択ゲートに正電圧を印加し、メモリゲートに０Ｖを印加して、ホールと電子とを結合させて、電荷蓄積膜中の電荷を安定化させる。【選択図】図９
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【特許請求の範囲】
【請求項１】
半導体基板の主面の第１方向およびこれと交差する第２方向に沿ってマトリクス状に設けられている複数の不揮発性メモリセルから構成されたメモリアレイと、
前記メモリアレイと電気的に接続された電子回路と、
を備えた半導体装置であって、
前記不揮発性メモリセルは、
半導体基板の主面に設けられた第１導電型の第１半導体領域と、
前記第１半導体領域上に第１絶縁膜を介して設けられた第１ゲートと、
前記第１ゲートの側壁および前記第１半導体領域に沿って設けられた第２絶縁膜と、
前記第２絶縁膜を介して、前記第１半導体領域上に前記第１ゲートと隣接して設けられた第２ゲートと、
前記第１ゲートおよび前記第２ゲート下のチャネル領域を挟むように前記第１半導体領域に設けられ、前記第１導電型とは逆の第２導電型の第２半導体領域および第３半導体領域と、
を有する電界効果型トランジスタからなり、
前記第２絶縁膜は、
前記第２ゲート下に、第１極性の第１電荷および前記第１極性とは逆の第２電荷が蓄積される電荷蓄積膜を有し、
前記電子回路は、
前記第１ゲート、前記第２ゲート、前記第１半導体領域、前記第２半導体領域、および前記第３半導体領域に電圧を印加して、前記第１電荷または前記第２電荷を前記電荷蓄積膜に注入させる第１制御を有し、更に、
前記電荷蓄積膜の前記第１ゲート側に前記第１電荷が前記第２電荷より多く分布している状態において、前記第１ゲートに前記第１極性の第１電圧を印加し、前記第２ゲートに前記第１電圧より低い第２電圧を印加して、前記第１電荷と前記第２電荷とを結合させる第２制御を有することを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記電子回路は、前記第１ゲート、前記第２ゲート、前記第１半導体領域、前記第２半導体領域、および前記第３半導体領域に電圧を印加して、前記第２半導体領域と前記第３半導体領域との間を流れる電流を測定させる第３制御を更に有しており、前記第２制御を行った後に、前記第３制御を行うことを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記第１半導体領域に基準電圧を印加し、前記第２半導体領域に前記基準電圧と異なる第３電圧を印加し、前記第３半導体領域に前記第３電圧と同じ第４電圧を印加して前記第２制御が行われることを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記第２制御を行う時間が、１０μｓ以上であることを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記複数の不揮発性メモリセルは、複数のブロックとして分割されており、
前記電子回路は、前記複数のブロックに対して一括して前記第２制御を行うことを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置において、
第２ゲートのゲート長は、４０ｎｍ以下であることを特徴とする半導体装置。
【請求項７】
請求項１記載の半導体装置において、
前記第１電圧は、電源電圧より高い電圧であることを特徴とする半導体装置。
【請求項８】
請求項１記載の半導体装置において、
前記電子回路は、前記第１ゲートに前記第１電圧を印加する際に、異なる複数の電圧源から一つを選択するセレクタを含むことを特徴とする半導体装置。
【請求項９】
請求項１記載の半導体装置において、
前記電荷蓄積膜は、シリコン窒化膜であることを特徴とする半導体装置。
【請求項１０】
請求項１記載の半導体装置において、
前記電荷蓄積膜は、ナノサイズの微粒子であることを特徴とする半導体装置。
【請求項１１】
請求項１記載の半導体装置において、
前記第１ゲートは、前記第１方向に延在して設けられており、
前記第２ゲートは、前記第１ゲートの両側壁側に、前記第１方向に延在して設けられていることを特徴とする半導体装置。
【請求項１２】
半導体基板の主面の第１方向およびこれと交差する第２方向に沿ってマトリクス状に設けられている複数の不揮発性メモリセルから構成されたメモリアレイと、
前記メモリアレイと電気的に接続された電子回路と、
前記メモリアレイおよび前記電子回路に基準電圧を供給する第１電源線と、
前記メモリアレイおよび前記電子回路に電源電圧を供給する第２電源線と、
を備えた半導体装置であって、
前記不揮発性メモリセルは、
半導体基板の主面に設けられたｐ型の第１半導体領域と、
前記第１半導体領域上に第１絶縁膜を介して設けられた第１ゲートと、
前記第１ゲートの側壁および前記第１半導体領域に沿って設けられ、電荷蓄積膜を含む第２絶縁膜と、
前記第２絶縁膜を介して、前記第１半導体領域上に前記第１ゲートと隣接して設けられた第２ゲートと、
前記第１ゲートおよび前記第２ゲート下のチャネル領域を挟むように前記第１半導体領域に設けられ、ｎ型の第２半導体領域および第３半導体領域と、
を有する電界効果型トランジスタからなり、
前記電子回路は、
前記第１半導体領域に前記基準電圧を印加し、前記第１ゲートに前記基準電圧を印加し、前記第２ゲートに前記基準電圧に対して負電圧を印加し、前記第２半導体領域に前記基準電圧に対して正電圧を印加し、前記第３半導体領域に電源電圧を印加する第１制御と、
前記第１半導体領域に前記基準電圧を印加し、前記第１ゲートに前記基準電圧に対して正電圧を印加し、前記第２ゲートに前記基準電圧を印加し、前記第２半導体領域に前記基準電圧を印加し、前記第３半導体領域に基準電圧を印加する第２制御と、
前記第１半導体領域に前記基準電圧を印加し、前記第１ゲートに前記電源電圧を印加し、前記第２ゲートに前記基準電圧を印加し、前記第２半導体領域に前記基準電圧を印加し、前記第３半導体領域に基準電圧に対して正電圧を印加する第３制御と、
を有し、
前記第１制御、前記第２制御、前記第３制御の順で、前記第１ゲート、前記第２ゲート、前記第１半導体領域、前記第２半導体領域、および前記第３半導体領域のそれぞれに電圧が印加されることを特徴とする半導体装置。
【請求項１３】
半導体基板の主面の第１方向およびこれと交差する第２方向に沿ってマトリクス状に設けられている複数の不揮発性メモリセルから構成されたメモリアレイと、
前記メモリアレイと電気的に接続された電子回路と、
を備えた半導体装置であって、
前記不揮発性メモリセルは、
半導体基板の主面に設けられた第１導電型の第１半導体領域と、
前記第１半導体領域上に絶縁膜を介して設けられたゲートと、
前記ゲート下のチャネル領域を挟むように前記第１半導体領域に設けられ、前記第１導電型とは逆の第２導電型の第２半導体領域および第３半導体領域と、
を有する電界効果型トランジスタからなり、
前記絶縁膜は、
前記ゲート下に、第１極性の第１電荷および前記第１極性とは逆の第２電荷が蓄積される電荷蓄積膜を有し、
前記第２半導体領域および前記第３半導体領域の間に設けられており、
前記電子回路は、
前記第１ゲート、前記第１半導体領域、前記第２半導体領域、および前記第３半導体領域に電圧を印加して、前記第１電荷または前記第２電荷を前記電荷蓄積膜に注入させる第１制御を有し、更に、
前記電荷蓄積膜の前記第２半導体領域側に前記第１電荷が前記第２電荷より多く分布している状態において、前記第２半導体領域に前記第１極性の第１電圧を印加し、前記ゲートに前記第１電圧より低い第２電圧を印加して、前記第１電荷と前記第２電荷とを結合させる第２制御を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、不揮発性メモリセルを備えた半導体装置の動作方式に適用して有効な技術に関するものである。
【背景技術】
【０００２】
ＬＳＩに組み込まれた集積半導体メモリの一つに不揮発性メモリがある。不揮発性メモリは、ＬＳＩの電源を切っても記憶情報が残る素子であり、ＬＳＩを様々な応用に用いるためには、極めて重要な素子になっている。
【０００３】
半導体素子の不揮発性メモリには、いわゆる浮遊ゲート型メモリや、絶縁膜を用いたメモリがある。通常、これらのメモリセルはマトリックス状に配置され、複数のビット線とワード線からなるアレイ（メモリアレイ）を構成して用いられる。
【０００４】
特開２００３−４６００２号公報（特許文献１）には、絶縁膜性の電荷蓄積膜として、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層構造を用いており、メモリトランジスタの側面に選択トランジスタを配置した、いわゆるスプリットゲート型ＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）メモリが開示されている。このメモリセルの動作方式は、書込み時にはソースサイド・ホットエレクトロン注入（以下、ＳＳＩ−ＨＥ注入）、消去時にはバンド間誘起ホットホール注入（以下、ＢＴＢＴ−ＨＨ注入）方式が採用されている。
【０００５】
書込み時のＳＳＩ−ＨＥ注入、消去時のＢＴＢＴ−ＨＨ注入方式では、書込み動作による電子注入と消去動作によるホール注入位置が異なるためにミスマッチが生じ易く、電荷蓄積膜中に電子／ホールの電荷分布した状態となる。この状態で、メモリセルを放置すると電荷拡散が起こり、また電荷対消滅が起こることでメモリセルのしきい値が変化することが考えられる。
【０００６】
そこで、電荷分布のミスマッチを緩和してメモリセルを安定動作させる技術として、特開２００６−１２３８２号公報（特許文献２）には、書込み／消去動作時に複数回のパルス電圧または多段ステップ電圧をメモリゲートなどに印加する方式が開示されている。
【特許文献１】特開２００３−４６００２号公報
【特許文献２】特開２００６−１２３８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明者らは、前記特許文献１、２で開示されているようなスプリットゲート型ＭＯＮＯＳメモリについて検討を行っており、スケーリングに伴いメモリトランジスタのゲート長が短くなると、以下の課題が生じることを見出した。
【０００８】
図１はメモリゲート長が長い場合（ａ）〜（ｃ）と短い場合（ｄ）〜（ｆ）のメモリセルの電荷分布のミスマッチを説明するための模式図である。なお、符号５０、６０はシリコン基板、符号５１、６１はメモリゲート、符号５２、６２は選択ゲート、符号５３、５４、６３、６４はシリコン酸化膜、符号５５、６５は電荷蓄積膜を構成するシリコン窒化膜、符号５６、５７、６６、６７はｎ型の半導体領域（拡散層）、符号５８、６８はｐ型ウェル、５９、６９はシリコン酸化膜を示す。
【０００９】
メモリゲート長が長い場合には、前記特許文献２に記載されているような、書込み（図１（ａ））／消去（図１（ｂ））動作時に多段ステップ電圧をメモリゲート５２およびｎ型の半導体領域５６に印加し、電荷分布のミスマッチを緩和すること（図１（ｃ））が有効である。ここで、メモリゲート長が十分に長い場合には、消去時のＢＴＢＴ−ＨＨ注入の注入位置は、書込み時のＳＳＩ−ＨＥ注入位置に対して十分に離れているため、メモリセル書換えに伴う電子およびホール分布のミスマッチは図１（ｃ）に示すように、ｎ型の半導体領域５６側のシリコン窒化膜５５（電荷蓄積膜）中にはホールが、選択ゲート５２側のシリコン窒化膜５５（電荷蓄積膜）中には電子が局在して分布することとなる。
【００１０】
一方、メモリゲート長が４０ｎｍ程度以下となると、書込み（図１（ｄ））／消去（図１（ｅ））動作時に多段ステップ電圧をメモリゲート６２およびｎ型の半導体領域６６に印加し、電荷分布のミスマッチを緩和した場合であっても、ゲート長が短くなった分だけＢＴＢＴ−ＨＨ注入位置が選択ゲート５２側に寄ることになり、選択ゲート５２とメモリゲート５１を絶縁している領域までホールが到達するようになる。すなわち、メモリセル書換えに伴う電子およびホールのミスマッチは、図１（ｆ）に示すように、ｎ型の半導体領域６６側のシリコン窒化膜６５（電荷蓄積膜）には電子が、選択ゲート６２側のシリコン窒化膜６５（電荷蓄積膜）にはホールが局在して分布するようになり、メモリゲート長が長い場合と比較して分布が逆転してしまう。
【００１１】
このため、メモリセル放置時には、チャネル上のシリコン窒化膜６５（電荷蓄積膜）中の電子／ホールの移動の他に、選択ゲート６２とメモリゲート６１を絶縁している領域に到達したホールが拡散することにより、信頼度を大幅に損ねるという課題が生じることを本発明者らは見出した。
【００１２】
本発明の目的は、不揮発性メモリセルを備えた半導体装置の高信頼度化を図ることのできる技術を提供することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
本発明の一実施の形態は、電荷蓄積膜の選択ゲート側にホールが電子より多く分布している状態において、選択ゲートに正電圧を印加し、メモリゲートに０Ｖ（基準電圧）を印加して、ホールと電子とを結合させるものである。
【発明の効果】
【００１６】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１７】
この一実施の形態によれば、不揮発性メモリセルを備えた半導体装置の高信頼度化を図ることができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する場合がある。また、図面を見やすくするため、平面図であってもハッチングを付し、断面図であってもハッチングを付さない場合がある。
【００１９】
（実施の形態１）
図２は本実施の形態における複数の不揮発性メモリセル（以下、単にメモリセルという）から構成されたメモリアレイ９を備えた半導体装置（半導体集積回路装置）のブロック図である。図３は図２のメモリアレイ９のブロック図である。図４は図２のメモリアレイ９の等価回路図である。図５は図２のメモリアレイ９の平面を示す模式図であり、図６は図５のＡ−Ａ’線、Ｂ−Ｂ’線、Ｃ−Ｃ’線、Ｄ−Ｄ’線の断面を示す模式図である。図７は本実施の形態におけるメモリセルＭＣの断面を示す模式図であり、図６のＡ−Ａ’線の断面が拡大して示されている。
【００２０】
図２に示すように、本実施の形態における半導体装置は、制御回路１、入出力回路２、アドレスバッファ３、行デコーダ４、列デコーダ５、ベリファイセンスアンプ回路６、高速リードセンスアンプ回路７、書き換え回路８、メモリアレイ９、および電源回路１０などから構成されている。メモリとして情報を記憶するメモリアレイ９に対して、制御回路１などの電子回路が配線によって電気的に接続されており、信号の受け渡しが行われる。また、図示しないが、メモリアレイ９、制御回路１などの電子回路に基準電圧を供給する電源線や、電源電圧を供給する電源線なども電気的に接続されている。
【００２１】
制御回路１は、接続先のマイクロコンピュータなどホストから入力される制御用信号を一時的に格納し、動作ロジックの制御を行う。また、詳細は後述するが、制御回路１はメモリアレイ９内のメモリセルのゲート電極の電位の制御を行なう。
【００２２】
入出力回路２には、メモリアレイ９から読み出しまたはメモリアレイ９へ書き込むデータ、プログラムデータなどの各種データが入出力される。アドレスバッファ３は、外部から入力されたアドレスを一時的に格納する。アドレスバッファ３には、行デコーダ４、ならびに列デコーダ５がそれぞれ接続されている。
【００２３】
行デコーダ４は、アドレスバッファ３から出力された行アドレスに基づいてデコードを行い、列デコーダ５は、該アドレスバッファ３から出力された列アドレスに基づいてデコードを行う。
【００２４】
ベリファイセンスアンプ回路６は、消去／ 書き込みベリファイ用のセンスアンプであり、高速リードセンスアンプ回路７は、データリード時に用いられるリード用センスアンプである。書き換え回路８は、メモリセルＭＣを動作させるためのメモリゲート制御回路、選択ゲート制御回路、ソース制御回路、ドレイン制御回路などを有し、入出力回路２を介して入力された書き込みデータをラッチし、データ書き込みの制御を行う。電源回路１０は、データ書き込みや消去、ベリファイ時などに用いられる様々な電圧を生成する電圧発生回路、および任意の電圧値を生成して書き換え回路に供給する電流トリミング回路１１などから構成される。
【００２５】
メモリアレイ９は、複数のブロックに分割されており、図３ではＡ０からＡ７の８ブロックに分割した例が示されている。複数のブロックごとに信号の受け渡しを行うので、効率化が図れ、高速動作させることができる。
【００２６】
このメモリアレイ９は、図４に示すように、マトリクス状に設けられた複数のメモリセルＭＣによって構成されている。このメモリセルＭＣは電界効果型トランジスタから構成されており、情報を記憶するためのメモリトランジスタＱｍと、所定のメモリセルＭＣを選択するための選択トランジスタＱｃとを有する。なお、本実施の形態においては、説明のためｎチャネル型の電界効果型トランジスタで形成したメモリセルＭＣについて述べるが、ｐチャネル型の電界効果型トランジスタでも原理的には同様に形成することができる。
【００２７】
このメモリセルＭＣと前述の書き換え回路８とは電気的に接続されており、メモリセルのメモリゲート（ＭＧ）にはメモリゲート制御回路、選択ゲート（ＣＧ）には選択ゲート制御回路、ソースにはソース制御回路、ドレインにはドレイン制御回路などの電子回路が電気的に接続されている。
【００２８】
このメモリアレイ９の平面レイアウトは、図５に示すように、半導体基板の主面のＸ方向およびこれと交差するＹ方向に沿ってマトリクス状に複数のメモリセルＭＣが設けられたものとなっている。Ｘ方向に延在するメモリゲート１０１、選択ゲート１０２がワード線として構成され、Ｘ方向に延在するｎ型の半導体領域１０６（拡散層、メモリセルＭＣのソース）がソース線として構成され、Ｘ方向に延在するｎ型の半導体領域１０７（拡散層、メモリセルＭＣのドレイン）とコンタクト１１０を介して電気的に接続されたＹ方向に延在する配線１１１がビット線として構成されており、前述した書き換え回路８などの電子回路と電気的に接続されている。
【００２９】
メモリアレイ９を構成するメモリセルＭＣは、図６および図７に示すように、半導体基板であるシリコン基板１００の主面に設けられたｐ型の半導体領域であるウェル１０８と、ウェル１０８上にゲート絶縁膜であるシリコン酸化膜１０９を介して設けられた選択トランジスタＱｃのゲート電極である選択ゲート１０２とを有している。
【００３０】
また、メモリセルＭＣは、選択ゲート１０２の側壁およびウェル１０８に沿って設けられた電荷蓄積膜を含む積層絶縁膜と、積層絶縁膜を介して、ウェル１０８上に選択ゲート１０２と隣接して設けられたメモリトランジスタＱｍのゲート電極であるメモリゲート１０１とを有している。本実施の形態では、メモリゲート長が４０ｎｍとなるように、メモリトランジスタＱｍは構成されている。
【００３１】
ウェル１０８と選択ゲート１０２との間の積層絶縁膜は、メモリゲート１０１下に極性が互いに異なる電子およびホールの電荷が蓄積される電荷蓄積膜であるシリコン窒化膜１０５を有し、シリコン酸化膜１０３とシリコン酸化膜１０４との間にそのシリコン窒化膜１０５が挟まれて積層されている。
【００３２】
さらに、メモリセルＭＣは、選択ゲート１０２およびメモリゲート１０１下でチャネルが形成される領域（チャネル領域）を挟むようにウェル１０８に設けられ、ｎ型の半導体領域１０６（ソース）および半導体領域１０７（ドレイン）を有している。
【００３３】
このように、本実施の形態におけるメモリセルＭＣはシリコン基板１００上に、メモリ動作させるメモリゲート１０１とセルの選択を行なう選択ゲート１０２が分かれて形成されている。メモリゲート１０１のゲート絶縁膜（積層絶縁膜）は２つのシリコン酸化膜１０３および１０４でシリコン窒化膜１０５を挟む構造で、いわゆるＭＯＮＯＳ構造になっており、シリコン窒化膜１０５に電荷（電子、ホール）を注入することによりメモリとして動作させることができる。この動作は制御回路１などの電子回路が、選択ゲート１０２、メモリゲート１０１、ｐ型のウェル１０８、ｎ型の半導体領域１０６（ソース）、およびｎ型の半導体領域１０７（ドレイン）に電圧を印加して、ホールまたは電子を電荷蓄積膜であるシリコン窒化膜１０５に注入させる制御を行う。
【００３４】
次に、本実施の形態におけるメモリセルＭＣの基本動作として、読出し、書込み、消去の３動作の一例を説明する。本明細書では電荷蓄積膜内に電荷を増やす動作を書き込み動作、電荷を減らす動作を消去動作として説明する。
【００３５】
メモリセルＭＣのこれら読出し、書込み、消去の動作のために、選択ゲート１０２、メモリゲート１０１、ウェル１０８、半導体領域１０６（ソース）、および半導体領域１０７（ドレイン）に電圧が印加されるが、それらの制御はメモリセルＭＣ（メモリアレイ９）と電気的に接続されている制御回路１などの電子回路から行われる。なお、本実施の形態における半導体装置では、基準電圧を０Ｖとし、電源電圧Ｖｄｄを１．５Ｖとしている。
【００３６】
読出し動作時には、選択ゲート１０２に正電位として電源電圧Ｖｄｄ、ウェル１０８に０Ｖ、半導体領域１０６（ソース）に０Ｖ、半導体領域１０７（ドレイン）に正電位として電源電圧Ｖｄｄ、選択ゲート１０２に正電位として電源電圧Ｖｄｄを印加することで選択ゲート１０２下のチャネルをオン状態にする。この状態で、書込み／消去状態により与えられるメモリゲート１０１のしきい値差を判別できる適切なメモリゲート電位（例えば０Ｖ）をメモリゲート１０１に印加することで、書き込み状態では、メモリゲート１０１のチャネルに電流が流れ、消去状態では、メモリゲート１０１のチャネルに電流がほとんど流れないようにすることができる。このため、メモリゲート１０１のチャネルに流れる電流量により、メモリセルＭＣの書き込み／消去状態を判別できる。
【００３７】
また、読出しに必要な電圧は全て電源電圧Ｖｄｄであり、低圧系の電源回路のみで駆動できるためメモリセルを高速に読出すことが可能となる。
【００３８】
書込み動作時には、ウェル１０８に０Ｖ、半導体領域１０６（ソース）に電源電圧Ｖｄｄより高い正電位を印加した状態で、メモリゲート１０１に対して電源電圧Ｖｄｄより高いゲートオーバードライブ電圧を印加することで、メモリゲート１０１下のチャネルをオン状態にする。なお、半導体領域１０７（ドレイン）に印加する電圧は、チャネルに所望の電流が流れるように回路制御される。
【００３９】
ここで選択ゲート１０２に対する電位をしきい値より例えば０．１ないし０．２Ｖ高い値として印加することで、オン状態にする。この電圧条件では、メモリゲート１０１−選択ゲート１０２間下のチャネル領域で強い電界が生じ、多くのホットエレクトロンが発生する。発生したホットエレクトロンの一部をメモリゲート１０１側の電荷蓄積膜であるシリコン窒化膜１０５に注入することで書込みを行う。一般的にはこの現象はソースサイド・ホットエレクトロン注入（ＳＳＩ−ＨＥ注入）として知られている。
【００４０】
ここで、本実施の形態では、メモリセルＭＣの書込み動作においては、図８の表に示すような書込み電圧、パルス時間設定で行う多段書込みを利用しており、Ｓｔｅｐ毎にメモリゲート１０１に印加する電圧を高くしていく。この結果、メモリゲート１０１下のシリコン窒化膜１０５中に電子を広く分布させることが可能となり、書込み特性の向上ならびに書込み後の電子保持特性を良好なものとすることが可能となる。
【００４１】
消去動作時には、選択ゲート１０２に０Ｖ、メモリゲート１０１に負電位、ウェル１０８に０Ｖ、半導体領域１０６（ソース）に電源電圧より高い正電位、半導体領域１０７（ドレイン）に電源電圧Ｖｄｄを印加する。この結果、メモリゲート１０１と半導体領域１０６（ソース）がオーバーラップした領域で強反転が生じるようにすることでバンド間トンネル現象を起こし、ホールを生成することができる。このメモリセルＭＣにおいては、発生したホールがチャネル方向へ加速され、メモリゲート１０１からの電界により引き寄せられてシリコン窒化膜１０５中に注入されることにより消去動作が行なわれる。すなわち、ホットエレクトロン注入により上昇していたメモリゲート１０１のしきい値を、ホール注入することにより引き下げることで消去を行う。一般的にはこの現象はバンド間誘起ホットホール注入（ＢＴＢＴ−ＨＨ注入）として知られている。
【００４２】
図９は本実施の形態におけるメモリセルＭＣの消去動作を示すシーケンスのフロー図である。このシーケンスの特徴は、本発明者らが見出した課題を解決するために、すなわち半導体領域１０６（ソース）側のシリコン窒化膜１０５（電荷蓄積膜）には電子が、選択ゲート１０２側のシリコン窒化膜１０５（電荷蓄積膜）にはホールが局在して分布してしまうミスマッチを緩和するために、消去パルス印加後に、消去ベリファイ前に選択ゲート１０２のみに正電位を印加するパルス（以下、緩和パルスという）を加える制御を行うことにある。
【００４３】
図１０にメモリセルＭＣの書換えに伴う電子およびホール分布のミスマッチに関して、選択ゲート１０２に正電圧の緩和パルス印加の前後による違いを示す。図１０（ａ）には緩和パルス印加前、同図（ｂ）には緩和パルス印加後の電荷の分布が示されている。なお、図１０では図面を見易くするためにハッチングは付していない。
【００４４】
選択ゲート１０２への正電圧のパルス印加前の場合には、図１０（ａ）に示すように、ホールは電荷蓄積膜であるシリコン窒化膜１０５中の選択ゲート１０２側および、選択ゲート１０２とメモリゲート１０１を絶縁する積層絶縁膜領域に分布し、電子はシリコン窒化膜１０５中の半導体領域１０６（ソース）側に分布している。すなわち、電荷蓄積膜であるシリコン窒化膜１０５の選択ゲート１０２側にホールが電子より多く分布している状態である。
【００４５】
この状態において、図１０（ｂ）に示すように、消去パルス印加後、消去ベリファイ前に選択ゲート１０２に正電圧の緩和パルス、メモリゲート１０１に緩和パルスの正電圧より低い電圧（例えば、０Ｖ）を印加することにより、選択ゲート１０２側の領域に分布しているホールを半導体領域１０６（ソース）側に移動させて電子とホールを結合させる。これにより、電子およびホール分布のミスマッチを緩和することができる。特に、スケーリングによる本実施の形態のようなメモリゲート長が４０ｎｍの場合や、それ以下のメモリゲート長の場合のメモリセルＭＣを放置しても、シリコン窒化膜１０５（電荷蓄積膜）において電子／ホールの移動を低減でき、また、選択ゲート１０２とメモリゲート１０１とを絶縁している領域にホールが拡散することを抑制することができる。
【００４６】
このように電荷蓄積膜であるシリコン窒化膜１０５の選択ゲート１０２側にホール（正の電荷）が電子（負の電荷）より多く分布している状態において、制御回路１などの電子回路が、選択ゲート１０２に正電圧を印加し、メモリゲート１０１にその正電圧より低い電圧を印加して、ホールと電子とを結合させる制御を行う。
【００４７】
具体的に、本実施の形態における制御回路１などの電子回路によって制御されるメモリセルＭＣの消去動作において、図１１に多段消去電圧条件およびパルス時間設定の一例を示す。
【００４８】
この消去動作においては、まず、消去Ｓｔｅｐを経る毎（Ｓｔｅｐ１〜７）にメモリゲート１０１および半導体領域１０６（ソース）に印加する電圧を高くしていく。この多段消去パルスにより、消去初期の段階（電荷蓄積膜中に電子が存在する状況）でメモリゲート１０１に大きな負電圧、半導体領域１０６（ソース）に大きな正電圧を印加すると、電子の存在により実効的なメモリゲート１０１の負電圧が強められることで多量のホール発生・注入され、電荷蓄積膜を劣化させてしまうことの低減を図っている。また、多量のホールを発生させるために必要な大きな電流が半導体領域１０６（ソース）−ウェル１０８間に流れるため、それに応じた大きな電源が必要となるが、多段消去パルスにより、効率良く多量のホールを発生させることができる。また、消去が進み電荷蓄積膜中にホールが蓄積するようになると、ホールの存在によりメモリゲート１０１への負電圧が抑えられるため、ホールの発生・注入が抑制され消去速度が遅くなるが、多段消去パルスにより、効率良くホールの発生・注入を行うことができる。
【００４９】
続いて、Ｓｔｅｐ８を行うが、選択ゲート１０２のみ正電圧を印加するパルス条件が、前述したホール分布を移動させる緩和パルスである。発明者らの検討の結果、緩和パルスは、その印加電圧を高く、印加時間を１０μｓ以上とすることで効果が期待できることが明らかとなった。本実施の形態においては、選択ゲート１０２は低圧系の電源回路に接続されているため、回路制御の都合上、印加電圧を電源電圧Ｖｄｄ（＝＋１．５Ｖ）とすることが好適である。
【００５０】
続いて、図９に示したように、消去ベリファイ動作となるが、メモリセルＭＣのしきい値が所望の消去ベリファイレベルまで低下していない場合（ベリファイＦａｉｌ）には、Ｓｔｅｐ７、Ｓｔｅｐ８および消去ベリファイを繰り返して、ベリファイをパスするまで消去動作を行う。
【００５１】
図１２には、図１１における消去パルス（Ｓｔｅｐ７）、緩和パルス（Ｓｔｅｐ８）を印加し、消去ベリファイに至るまでのパルスシーケンスのタイミングチャートを示す。対象セル数は１セルの場合である。図中の時刻ｔ０からｔ７が消去パルス印加動作、時刻ｔ７からｔ１０が緩和パルス印加動作、時刻ｔ１０からｔ１３が消去ベリファイ動作であり、それぞれＳｔｅｐ７、Ｓｔｅｐ８、およびＳｔｅｐ９として示している。メモリセルＭＣへのこれら消去パルス印加動作、緩和パルス印加動作、および消去ベリファイ動作のために、選択ゲート１０２、メモリゲート１０１、ウェル１０８、半導体領域１０６（ソース）、および半導体領域１０７（ドレイン）に電圧が印加されるが、それらの制御はメモリセルＭＣ（メモリアレイ９）と電気的に接続されている制御回路１などの電子回路から行われる。なお、本実施の形態における半導体装置では、基準電圧を０Ｖとし、電源電圧Ｖｄｄを＋１．５Ｖとしている。
【００５２】
まず、消去パルス印加動作について説明する。なお、消去パルス印加動作中（時刻ｔ０〜ｔ７）は、ウェル１０８に０Ｖが印加されている。
【００５３】
時刻ｔ０に消去パルス（Ｓｔｅｐ７）印加電圧のうち、半導体領域１０６（ソース）およびメモリゲート１０１の電圧を基準電圧である０Ｖから共に立上げ始める。このとき選択ゲート１０２には０Ｖ、半導体領域１０７（ドレイン）にはＶｄｄが印加されている。時刻ｔ１には半導体領域１０６（ソース）電圧がＶｄｄとなる。時刻ｔ２にはメモリゲート１０１電圧が−７Ｖとなり、同時に半導体領域１０６（ソース）をさらに昇圧し始める。時刻ｔ３で半導体領域１０６（ソース）は所望の６．５Ｖに昇圧される。
【００５４】
時刻ｔ３からｔ４の間の時間が、半導体領域１０６（ソース）、メモリゲート１０１共に消去電圧が印加された状態であり、ホットホールを発生・注入してメモリセルのしきい値を低下させることができる。例えば図１１では、５０μｓとなっている。
【００５５】
時刻ｔ４において半導体領域１０６（ソース）を立下げ始め、時刻ｔ５でＶｄｄとする。同時に時刻ｔ５ではメモリゲート１０１を立下げ始める。時刻ｔ６において、半導体領域１０６（ソース）を０Ｖに立下げ始め、時刻ｔ７でメモリゲート１０１および半導体領域１０６（ソース）共に０Ｖとなる。
【００５６】
続いて、緩和パルス印加動作について説明する。なお、緩和パルス印加動作中（時刻ｔ７〜ｔ１０）は、ウェル１０８に０Ｖが印加されている。
【００５７】
時刻ｔ７において、半導体領域１０７（ドレイン）の電圧をＶｄｄから立下げ始め、時刻ｔ８で０Ｖとする。同時にｔ８では、選択ゲート１０２電圧を０Ｖから立上げ始め、時刻ｔ９でＶｄｄとする。時刻ｔ９からｔ１０の間の時間が緩和パルス印加時間となり、半導体領域１０６（ソース）と半導体領域１０７（ドレイン）との間に電流が流れないように、それぞれに０Ｖを印加し、選択ゲート１０２に正電圧、メモリゲート１０１に０Ｖを印加する。これにより電荷蓄積膜（シリコン窒化膜１０８）の選択ゲート１０２側の領域に分布しているホールを半導体領域１０６（ソース）側に移動させて電子とホールを結合させる効果を得られる（図１０（ｂ）参照）。発明者らの検討では、選択ゲート１０２に印加する電圧が電源電圧の＋１．５Ｖ、メモリゲート１０１に印加する電圧が０Ｖの場合、１０μｓ以上でその効果が得られる。
【００５８】
続いて、消去ベリファイ動作について説明する。なお、消去ベリファイ動作中（時刻ｔ１０〜ｔ１３）は、ウェル１０８に０Ｖが印加されている。
【００５９】
時刻t１０において半導体領域１０７（ドレイン）を立上げ始め、時刻t１２でＶｄｄとする。時刻ｔ１２で半導体領域１０７（ドレイン）を立下げ始め、時刻ｔ１３で０Ｖとし消去ベリファイ動作を終了する。
【００６０】
時刻ｔ１１からｔ１２の間の時間でチャネル電流を流し、測定した電流量によりメモリセルのしきい値判定を行う。この際、制御回路１などの電子回路は、選択ゲート１０２、メモリゲート１０１、ｐ型のウェル１０８、半導体領域１０６（ソース）、および半導体領域１０７（ドレイン）に電圧を印加して、半導体領域１０６（ソース）と半導体領域１０７（ドレイン）との間を流れる電流を測定させる制御を行う。なお、このベリファイ動作の制御は、消去動作の制御を行った後に行われる消去ベリファイ動作となる。
【００６１】
通常、数万個のメモリセルＭＣ全ての消去ベリファイ動作を行った場合のその動作時間は、１μｓ以下の時間である。このため、半導体領域１０７（ドレイン）の立ち上がりのタイミングがずれて、消去ベリファイ動作前の緩和パルス印加と同様に、選択ゲート１０２に正電圧、メモリゲート１０１に０Ｖが印加された時間があっても、緩和パルス印加時間の１０μｓ以上より極めて短い。すなわち、緩和パルス印加によって、選択ゲート１０２側の領域に分布しているホールは、半導体領域１０６（ソース）側の電子と充分に結合されており、半導体領域１０７（ドレイン）の立ち上がりのタイミングがずれた短い時間では、電子とホールの結合の効果は見えにくいものと考えられる。例えば、後述の図１４を参照して説明するリテンション特性の改善が見えにくいものと考えられる。
【００６２】
本実施の形態では、緩和パルスと消去ベリファイ動作で選択ゲート１０２に同じ電圧のＶｄｄを連続して印加することにしている。これにより、同動作時において選択ゲート電圧の昇降圧するのに要する時間が不要となり、メモリセル動作を高速に行うことができる。例えば、図１３に示すように、選択ゲート１０２に対して、緩和パルスを０ＶからＶｄｄまで昇圧して１０μｓ間印加した後、降圧して０Ｖとなるような電圧を印加した場合であっても、前述した電荷蓄積膜中の電荷分布のミスマッチを緩和することができる。しかしながら、緩和パルスと消去ベリファイ動作で選択ゲート１０２に同じＶｄｄを連続して印加することにより、メモリセル動作を高速に行うことができる。
【００６３】
以上の本実施の形態におけるシーケンスにより書換え動作を行った後の消去側のリテンション特性を、緩和パルス印加が無い場合と比較して、図１４に示す。図１４は３００００回書換えを室温で行った後に室温に放置した時のリテンション特性である。図中の（ａ）に示す緩和パルス無しの場合と比較して、（ｂ）に示す緩和パルスがある場合には１０時間程度の放置で０．１Ｖ程度リテンション特性が改善されていることがわかる。この理由は、前述したように、消去パルス印加後、消去ベリファイ前に、選択ゲート１０２にＶｄｄ、メモリゲート１０１に０Ｖを印加することにより、選択ゲート１０２側の領域に分布しているホールを半導体領域１０６（ソース）側に移動させて電子とホールを結合させることにより、電子およびホール分布のミスマッチが緩和されるからである。このように、リテンション特性を改善することによって、半導体装置の信頼度を向上することができる。
【００６４】
（実施の形態２）
実施の形態２においては複数ブロックで一括して選択ゲート正電圧パルスを印加する場合について記述する。メモリモジュールの構成、メモリアレイのブロック構成およびメモリセル構造は前記実施の形態１と同様である。
【００６５】
図１５に実施の形態２である多段消去電圧条件を示す。ここでは、図３に示すように、メモリアレイ９は８ブロックに分割されているものとし、４ブロック同時に消去する場合を想定している。図１５において、Ｓｔｅｐ１とＳｔｅｐ２はブロック：Ａ０にのみ消去パルスを印加する。これは、前述したように、消去初期段階ではシリコン窒化膜１０５中の電子の影響で、半導体領域１０６（ソース）−ウェル１０８（シリコン基板１００）間に大きな電流が流れてしまい電源能力が劣化することを抑制するためである。Ｓｔｅｐ９〜１１のように消去が進行するにつれて、消去パルス印加時の半導体領域１０６（ソース）−ウェル１０８（シリコン基板１００）間電流も小さくなるため、複数ブロックに跨って同一の消去パルスを印加しても電源能力を劣化させることが無くなる。
【００６６】
Ｓｔｅｐ１２が緩和パルスの電圧条件であるが、緩和パルスは選択ゲート１０２以外の電極に印加する電圧は０Ｖであるためチャネルには電流が流れない。したがって、緩和パルスで消費する電力は小さく、複数ブロックの選択ゲート１０２に緩和パルスを印加することが可能となる。さらに、選択ゲート１０２に一括して緩和パルスを印加することができるため、印加パルス幅を長くしてもモジュールで見た消去速度は、前記実施の形態１の多段消去条件と同速にすることが可能となる。
【００６７】
図１６には、書換え動作を行った後の消去側のリテンション特性の緩和パルスの印加パルス幅依存性を示した。図中の（ａ）緩和パルス無し、（ｂ）緩和パルス（１．５Ｖ，１０ｕｓ）印加、（ｃ）緩和パルス（１．５Ｖ，３０ｕｓ）印加、（ｄ）緩和パルス（１．５Ｖ，１００ｕｓ）印加している。図から明らかなように、パルス幅を長くすることにより、電荷分布のミスマッチを緩和させる効果が大きくなり、リテンション特性が改善する。
【００６８】
（実施の形態３）
実施の形態３においては、緩和パルス印加時の選択ゲート１０２に、電源電圧Ｖｄｄより高い電圧を印加する場合について記述する。メモリモジュールの構成、メモリアレイ９のブロック構成およびメモリセルＭＣの構造は前記実施の形態１と同様であるが、選択ゲート１０２の回路として、例えば図１７に示すように、Ｖｄｄの他に異なる電源電圧（Ｖ１＞Ｖｄｄ）のセレクタを設けて、同セレクタを介して選択ゲート１０２のドライバを駆動する回路が加えられており、Ｖｄｄより高い電圧を印加することが可能となっている。また、同様の回路が、図７の半導体領域１０７（ドレイン）に給電する回路にも付加されており、半導体領域１０７（ドレイン）にもＶｄｄ以上の電圧を印加することが可能となっている。
【００６９】
ただし、選択ゲート１０２に高い電圧を印加する場合には、ゲート絶縁膜破壊を起こさないように図７に示すメモリセルＭＣの構造おいて半導体領域１０６（ソース）、１０７にも同様の電圧を印加して、ゲート絶縁膜（シリコン酸化膜１０９）に掛かる電界（選択ゲート１０２への印加電圧とチャネル電位の差）を緩和する必要がある。
【００７０】
図１８には、実施の形態３における消去パルス、緩和パルスを印加し、消去ベリファイに至るまでのパルスシーケンスのタイミングチャートを示す。ただし、多段消去条件は図１１と同様とし、対象セル数も１セルの場合について記述する。また、図１８中の図中の時刻ｔ０からｔ７が消去パルス印加動作、時刻ｔ７からｔ１１が緩和パルス印加動作、時刻ｔ１１からｔ１５が消去ベリファイ動作である。
【００７１】
まず、制御回路１など電子回路によって消去パルス印加動作が制御される。時刻ｔ０に消去パルス（図１１のＳｔｅｐ７）印加電圧のうち、半導体領域１０６（ソース）およびメモリゲート１０１の電圧をベース電圧である０Ｖから共に立上げ始める。このとき選択ゲート１０２電圧は０Ｖ、半導体領域１０７（ドレイン）電圧は１．５Ｖである。時刻ｔ１には半導体領域１０６（ソース）電圧が１．５Ｖとなる。時刻ｔ２にはメモリゲート１０１電圧が−７Ｖとなり、同時に半導体領域１０６（ソース）をさらに昇圧し始める。時刻ｔ３で半導体領域１０６（ソース）は所望の６．５Ｖに昇圧される。
【００７２】
時刻ｔ３からｔ４の間の時間が、半導体領域１０６（ソース）、メモリゲート１０１共に消去電圧が印加された状態であり、ホットホールを発生・注入してメモリセルのしきい値を低下させることができる。例えば図１１では、５０μｓとなっている。
【００７３】
時刻ｔ４において半導体領域１０６（ソース）を立下げ始め、時刻ｔ５で１．５Ｖとする。同時に時刻ｔ５ではメモリゲート１０１を立下げ始める。時刻ｔ６において、半導体領域１０６（ソース）、１０７を０Ｖに立下げ始め、時刻ｔ７でメモリゲート１０１および半導体領域１０６（ソース）、１０７共に０Ｖとなる。
【００７４】
続いて、制御回路１などの電子回路によって緩和パルス印加動作が制御される。時刻ｔ８において、選択ゲート１０２、半導体領域１０６（ソース）、１０７の電圧を０Ｖから立下げ始め、時刻ｔ９でＶ１（Ｖ１＞Ｖｄｄ）とする。時刻ｔ９からｔ１０の間の時間が、緩和パルスが印加されている時間となり、発明者らの検討では１０μｓ以上で効果が得られる。このように、半導体領域１０６（ソース）と半導体領域１０７（ドレイン）との間で電流が流れなければ、ｐ型のウェル１０８に０Ｖを印加し、半導体領域１０６（ソース）に正電圧のＶ１を印加し、半導体領域１０７（ドレイン）に半導体領域１０６（ソース）と同じ正電圧のＶ１を印加して緩和パルス印加の動作が制御を行っても良い。
【００７５】
続いて、制御回路１などの電子回路によって消去ベリファイ動作が制御される。時刻t１０において選択ゲート１０２および半導体領域１０６（ソース）、１０７を減圧し始め、時刻t１１で選択ゲート１０２をＶｄｄ、半導体領域１０６（ソース）、１０７を０Ｖとする。時刻ｔ１２で半導体領域１０７（ドレイン）を立上げ始め、時刻ｔ１３でＶｄｄとする。
【００７６】
時刻ｔ１３からｔ１４の間の時間でチャネル電流を流し、電流量によりメモリセルのしきい値判定を行う。通常、１マイクロ秒以下の時間である。時刻ｔ１４で半導体領域１０７（ドレイン）を立下げ始め、時刻ｔ１５で０Ｖとし消去ベリファイ動作を終了する。
【００７７】
図１９には、書換え動作を行った後の消去側のリテンション特性の緩和パルスの選択ゲート印加電圧依存性を示した。図中、（ａ）緩和パルス無し、（ｂ）緩和パルス（１．５Ｖ，１０ｕｓ）印加、（ｃ）緩和パルス（２．５Ｖ，１０ｕｓ）印加している。図から明らかなように、印加電圧を高くすることにより、電荷分布のミスマッチを緩和させる効果が大きくなり、リテンション特性が改善する。
【００７８】
また、前記実施の形態２で記述したように、複数ブロックのＣＧに一括して緩和パルスを印加することも可能となり、前記実施の形態２で開示した効果と同様の効果が得られることは言うまでもない。
【００７９】
（実施の形態４）
実施の形態４では、電荷蓄積膜ではなくシリコンなどで形成したナノサイズ微粒子に電荷を注入および放出することにより動作させるメモリセルに、本発明を適用した場合について述べる。図２０には、実施の形態４におけるメモリセルの断面図を示している。図ではナノサイズ微粒子４０５が単層となっているが、複数回ナノサイズ微粒子を形成して多層とすることにより微粒子の密度を高くし、より多くの電荷を蓄積してメモリ動作マージンを広げることも可能である。
【００８０】
実施の形態４のメモリセル動作において、書込みにはホットエレクトロンのソースサイド注入方式、消去にはバンド間トンネルにより誘起したホットホール注入方式を用いると、電子／ホールの注入位置が異なることから電荷分布のミスマッチが生じてしまう。その結果、メモリセルを消去状態にして放置すると、ナノサイズ微粒子間の電荷のトンネル拡散によるメモリセルしきい値が上昇してしまう。
【００８１】
しかしながら、前記実施の形態１〜３に記載した本発明を適用することにより、前記の電荷分布のミスマッチを緩和して、メモリセルしきい値上昇を抑制し、信頼度を向上することが可能となる。
【００８２】
（実施の形態５）
実施の形態５では、選択ゲートの両側にメモリゲートが存在する、いわゆるツインＭＯＮＯＳ型メモリセルに、本発明を適用した場合について述べる。図２１には、実施の形態５である不揮発性半導体記憶装置のメモリセルの断面図を示している。図２１におけるメモリゲート１０１Ａ（１０１）を選択ビットとした場合について、メモリ動作を説明する。なお、前記実施の形態１〜４では、半導体領域１０６をソース、半導体領域１０７をドレインとして説明したが、実施の形態５では、動作によって、半導体領域１０６がソースまたはドレインとなり、半導体領域１０７がドレインまたはソースとなる。
【００８３】
実施の形態５のメモリセル動作方式および印加電圧条件は前記実施の形態１〜４と同様であり、書込みにはホットエレクトロンのソースサイド注入方式、消去にはバンド間トンネルにより誘起したホットホール注入方式を用いる。ただし、読出し動作時および書込み動作時には非選択ビットとなるメモリゲート１０１Ｂ（１０１）には、例えば５Ｖ程度のパス電圧（Ｖｐａｓｓ）を印加して、半導体領域１０７電圧をパスさせる必要がある。また消去動作時には同ゲートには０Ｖを印加する。
【００８４】
したがって、実施の形態５のメモリセルにおいても、書込み／消去動作において電子／ホール分布のミスマッチが生じる。このため、消去パルス印加後、消去ベリファイ動作前に選択ゲート１０２に正電圧のミスマッチ緩和パルスを印加することにより、前記実施の形態１〜４と同様に、メモリセルの信頼度を向上させることが可能である。
【００８５】
（実施の形態６）
図２２は実施の形態６におけるメモリアレイ９の平面を示す模式図であり、図２３はそのメモリアレイ９を構成する複数のメモリセルＭＣの断面を示す模式図である。
【００８６】
実施の形態６における半導体装置は、図２で示したと同様に、メモリアレイ９と、メモリアレイ９と電気的に接続された制御回路１などの電子回路とを備えている。また、図示しないが、メモリアレイ９、制御回路１などの電子回路に基準電圧を供給する電源線や、電源電圧を供給する電源線なども電気的に接続されている。なお、本実施の形態における半導体装置では、基準電圧を０Ｖとし、電源電圧Ｖｄｄを１．５Ｖとしている。
【００８７】
このメモリアレイ９の平面レイアウトは、図２２に示すように、半導体基板の主面のＸ方向およびこれと交差するＹ方向に沿ってマトリクス状に複数のメモリセルＭＣが設けられたものとなっている。Ｘ方向に延在するメモリゲート６０１がワード線として構成され、Ｘ方向に延在するｎ型の半導体領域６０６（拡散層、メモリセルＭＣのソース）がソース線として構成され、Ｘ方向に延在するｎ型の半導体領域６０７（拡散層、メモリセルＭＣのドレイン）とコンタクト６１０を介して電気的に接続されたＹ方向に延在する配線６１１がビット線として構成されている。
【００８８】
実施の形態６におけるメモリセルＭＣは、図２３に示すように、いわゆるＮＲＯＭである。このＮＲＯＭは、半導体基板であるシリコン基板６００の主面に設けられたｐ型の半導体領域であるウェル６０８と、ウェル６０８上に電荷蓄積膜を含む積層絶縁膜を介して設けられたゲート電極であるメモリゲート６０１とを有している。
【００８９】
ウェル６０８とメモリゲート６０１との間の積層絶縁膜は、メモリゲート６０１下に極性が互いに異なる電子およびホールの電荷が蓄積される電荷蓄積膜であるシリコン窒化膜６０５を有し、シリコン酸化膜６０３とシリコン酸化膜６０４との間にそのシリコン窒化膜６０５が挟まれて積層されている。
【００９０】
さらに、メモリセルＭＣは、メモリゲート６０１下でチャネルが形成される領域（チャネル領域）を挟むようにウェル６０８に設けられ、ｎ型半導体領域６０６（ソース）およびｎ型半導体領域６０７（ドレイン）を有している。
【００９１】
このｎ型半導体領域６０６、６０７（ソース／ドレイン）は、電荷蓄積膜であるシリコン窒化膜６０５の間に設けられている。言い換えると、電荷蓄積膜であるシリコン窒化膜６０５は、ｎ型半導体領域６０６（ソース）とｎ型半導体領域６０７（ドレイン）との間に設けられている。実施の形態６では、ｎ型半導体領域６０６、６０７が電荷蓄積膜６０５よりも高い位置まで積上げられていることが特徴である。この積上げられているｎ型半導体領域６０６、６０７は、例えば、メモリゲート６０１を加工した後、気相エピタキシャル成長法などによりシリコンを積上げた後にイオン注入することにより形成することが可能である。なお、本実施の形態６では、電荷蓄積膜であるシリコン窒化膜６０５が、ｎ型半導体領域６０６（ソース）とｎ型半導体領域６０７（ドレイン）との間となるように、シリコン基板６００からの積上げによりソース／ドレインを構成する場合について説明したが、シリコン基板６００に溝を形成し、その溝内で電荷蓄積膜を含む積層膜を介したメモリゲート６０１を設けても良い。
【００９２】
次に、本メモリセルＭＣの基本動作として、読出し、書込み、消去の３動作の一例を説明する。
【００９３】
読出し動作時には、ｎ型半導体領域６０７に正電位（Ｖｄｄ）を与え、この状態で、書込み／消去状態により与えられるメモリゲート６０１の閾値差を判別できる適切なメモリゲート電位（例えば３．５Ｖ）を印加することで、書き込み状態では、メモリゲート６０１のチャネルに電流が流れ、消去状態では、メモリゲート６０１のチャネルに電流がほとんど流れないようにすることができる。このため、メモリゲート６０１のチャネルに流れる電流量により、メモリセルの書き込み／消去状態を判別できる。
【００９４】
書込み動作時には、読出し時にソースとなるｎ型半導体領域６０６に正電位を与える。メモリゲート６０１に対して高いゲートオーバードライブ電圧を加えることで、メモリゲート６０１下のチャネルをオン状態にする。またｎ型半導体領域６０７に印加する電圧は、チャネルに３０μＡ程度の電流が流れるように回路制御される。この電圧条件では、チャネルを流れる電流の電子のエネルギーが高くなり、その一部がｎ型半導体領域６０６側で電荷蓄積膜であるシリコン窒化膜６０５に注入される（チャネルホットエレクトロン書込み方式）ことで、メモリセルＭＣのしきい値が上昇する。
【００９５】
セル動作においては、図２４に示すように多段書込みを利用しており、Ｓｔｅｐ毎にメモリゲート６０１に印加する電圧を高くしていく。これは、書込みが進むにつれて、シリコン窒化膜６０５中に注入された電子の影響により書込みメモリゲート６０１印加電圧が弱められるため同じ電圧を印加すると書込み速度が劣化するためである。
【００９６】
消去動作時には、メモリゲート６０１に負電位を与え、ｎ型半導体領域６０６に正電位を印加する。この結果、メモリゲート６０１とｎ型半導体領域６０６がオーバーラップした領域で強反転が生じるようにすることでバンド間トンネル現象を起こし、ホールを生成することができる。このメモリセルＭＣにおいては、発生したホールがチャネル方向へ加速され、メモリゲート６０１からの電界により引き寄せられてシリコン窒化膜６０５中に注入されることにより消去動作が行なわれる。すなわち、ホットエレクトロン注入により上昇していたメモリゲート６０１の閾値を、ホール注入することにより引き下げることで消去を行う。
【００９７】
図２５には、実施の形態６である多段消去電圧条件およびパルス時間設定の一例を示す。実施の形態６においても、前記実施の形態１〜５と同様に、消去動作時に多段消去パルスを用いている。また、消去動作中、拡散層６０７にはＶｄｄが印加されている。
【００９８】
図２６には、図２５における消去パルス（Ｓｔｅｐ７）、ミスマッチ緩和パルス（Ｓｔｅｐ８）を印加し、消去ベリファイ（Ｓｔｅｐ９）に至るまでのパルスシーケンスのタイミングチャートを示す。対象セル数は１セルの場合である。図中の時刻ｔ０からｔ７が消去パルス印加動作、時刻ｔ７からｔ１１が緩和パルス印加動作、時刻ｔ１０からｔ１５が消去ベリファイ動作である。
【００９９】
消去パルス動作について説明する。時刻ｔ０に消去パルス（Ｓｔｅｐ７）印加電圧のうち、ｎ型半導体領域６０６およびメモリゲート６０１の電圧をベース電圧である０Ｖから共に立上げ始める。このときｎ型半導体領域６０７電圧はＶｄｄである。時刻ｔ１にはｎ型半導体領域６０６電圧が１．５Ｖとなる。時刻ｔ２にはメモリゲート６０１電圧が−７Ｖとなり、同時にｎ型半導体領域６０６をさらに昇圧し始める。時刻ｔ３でｎ型半導体領域６０６は所望の６．５Ｖに昇圧される。
【０１００】
時刻ｔ３からｔ４の間の時間が、ｎ型半導体領域６０６、メモリゲート６０１共に消去電圧が印加された状態であり、ホットホールを発生・注入してメモリセルのしきい値を低下させることができる。例えば図２５では、５０μｓとなっている。
【０１０１】
時刻ｔ４においてｎ型半導体領域６０６を立下げ始め、時刻ｔ５でＶｄｄとする。同時に時刻ｔ５ではメモリゲート６０１を立下げ始める。時刻ｔ６において、ｎ型半導体領域６０６、６０７を０Ｖに立下げ始め、時刻ｔ７でメモリゲート６０１およびｎ型半導体領域６０６、６０７共に０Ｖとなる。
【０１０２】
続いて、緩和パルス動作について説明する。時刻ｔ８において、ｎ型半導体領域６０６、６０７の電圧を立上げ始め、時刻ｔ９でＶｄｄとする。時刻ｔ９からｔ１０の間の時間が緩和パルス印加時間となり、発明者らの検討では１０μｓ秒以上で効果が得られる。
【０１０３】
続いて、消去ベリファイ動作について説明する。時刻t１０においてｎ型半導体領域６０６、６０７を立下げ、時刻t１１で０Ｖとする。
【０１０４】
時刻ｔ１１においてメモリゲート６０１を立上げ始め、時刻ｔ１２で３．５Ｖ程度の読出し電圧とする。同時に時刻ｔ１２で拡散層６０７印加電圧を立上げ始め、時刻ｔ１３でＶｄｄとする。
【０１０５】
時刻ｔ１３からｔ１４の間の時間でチャネル電流を流し、電流量によりメモリセルＭＣのしきい値判定を行う。通常、１μｓ以下の時間である。時刻ｔ１４でｎ型半導体領域６０７を立下げ始め、時刻ｔ１５で０Ｖとし消去ベリファイ動作を終了する。
【０１０６】
このようなシーケンスにより書換え動作を行うことにより、リテンション特性の改善に対して、前記実施の形態１と同様の効果が得られる。
【０１０７】
また、実施の形態６のメモリセルにおいても、実施の形態２、３で開示した方法により、緩和パルス時間を長く、緩和パルス印加電圧を高くすることにより、リテンション特性改善効果を大きくできることは言うまでも無い。
【０１０８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１０９】
例えば、前記実施の形態１では、メモリゲート長が４０ｎｍの場合について説明したが、メモリゲート長が４０ｎｍより長いメモリセルの場合（図１（ａ）〜（ｃ））でも、消去パルス印加後、消去ベリファイ前に緩和パルスを印加することによって、電子およびホール分布のミスマッチを緩和することができる。その場合（図１（ｃ）参照）、電荷蓄積膜５５の選択ゲート５２側に電子がホールより多く分布しているので、選択ゲート５２に負電圧の緩和パルス、メモリゲート５１に緩和パルスの負電圧より高い電圧（例えば、０Ｖ）を印加することにより、選択ゲート５２側の領域に分布している電子をソース５６側に移動させて電子とホールを結合させることができるからである。
【産業上の利用可能性】
【０１１０】
本発明は、半導体装置、特に、民生、ＯＡ、車載、産業用途などの混載マイコン用記憶装置などに用いて好適である。
【図面の簡単な説明】
【０１１１】
【図１】メモリゲート長が長い場合（ａ）〜（ｃ）と短い場合（ｄ）〜（ｆ）のメモリセルにおける電荷分布のミスマッチを説明するための模式図である。
【図２】本発明の一実施の形態におけるメモリアレイを備えた半導体装置のブロック図である。
【図３】図２のメモリアレイのブロック図である。
【図４】図２のメモリアレイの等価回路図である。
【図５】図２のメモリアレイの平面を示す模式図である。
【図６】図５のＡ−Ａ’線、Ｂ−Ｂ’線、Ｃ−Ｃ’線、Ｄ−Ｄ’線の断面を示す模式図である。
【図７】本発明の一実施の形態におけるメモリセルの断面を示す模式図である。
【図８】図７のメモリセルの書込み動作条件を示す表である。
【図９】図７のメモリセルの消去動作を示すシーケンスのフロー図である。
【図１０】緩和パルス印加前後のメモリセルの電荷分布を説明するための模式図であり、（ａ）印加前、（ｂ）印加後を示す。
【図１１】図７のメモリセルにおける消去動作条件を示す表である。
【図１２】図７のメモリセルにおける消去パルス、緩和パルス、および消去ベリファイ順のパルスシーケンスのタイミングチャートである。
【図１３】図１２に示すパルスシーケンスの変形例を示すタイミングチャートである。
【図１４】緩和パルスの有無をパラメータとしたリテンション特性の説明図である。
【図１５】本発明の他の実施の形態における消去動作条件を示す表である。
【図１６】緩和パルスの印加時間をパラメータとしたリテンション特性の説明図である。
【図１７】本発明の他の実施の形態における半導体装置の要部のブロック図である。
【図１８】図１７のセレクタを用いたメモリセルにおける消去パルス、緩和パルス、および消去ベリファイ順のパルスシーケンスのタイミングチャートである。
【図１９】緩和パルスの印加電圧をパラメータとしたリテンション特性の説明図である。
【図２０】本発明の他の実施の形態におけるメモリセルの断面を示す模式図である。
【図２１】本発明の他の実施の形態におけるメモリセルの断面を示す模式図である。
【図２２】本発明の他の実施の形態におけるメモリアレイの平面を示す模式図である。
【図２３】図２２のメモリセルの断面を示す模式図である。
【図２４】図２３のメモリセルにおける書込み動作条件を示す表である。
【図２５】図２３のメモリセルにおける消去動作条件を示す表である。
【図２６】図２３のメモリセルにおける消去パルス、緩和パルス、および消去ベリファイ順のパルスシーケンスのタイミングチャートである。
【符号の説明】
【０１１２】
１  制御回路
２  入出力回路
３  アドレスバッファ
４  行デコーダ
５  列デコーダ
６  ベリファイセンスアンプ回路
７  高速リードセンスアンプ回路
８  書き換え回路
９  メモリアレイ
１０  電源回路
１１  電流トリミング回路
１２  ブロック
１００  シリコン基板（半導体基板）
１０１、１０１Ａ、１０１Ｂ  メモリゲート
１０２  選択ゲート
１０３、１０４  シリコン酸化膜
１０５  シリコン窒化膜（電荷蓄積膜）
１０６  ｎ型半導体領域
１０７  ｎ型半導体領域
１０８  ｐ型ウェル（ｐ型半導体領域）
１０９  シリコン酸化膜（ゲート絶縁膜）
１１０  コンタクト
１１１  配線
４０５  ナノサイズ微粒子
６００  シリコン基板（半導体基板）
６０１  メモリゲート
６０３  シリコン酸化膜
６０４  シリコン酸化膜
６０５  シリコン窒化膜
６０６  ｎ型半導体領域
６０７  ｎ型半導体領域
６０８  ｐ型ウェル
６１０  コンタクト
６１１  配線
ＭＣ  メモリセル
Ｑｃ  選択トランジスタ
Ｑｍ  メモリトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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