(57)【要約】【課題】オン抵抗を増大させることなく、高耐圧化を実現可能な半導体装置を提供する。【解決手段】ＬＤＭＯＳトランジスタ１は、Ｐ型半導体基板１３上に形成されたＮ型拡散領域２と、Ｎ型拡散領域２の表層に形成されたＰ型ボディ領域６と、Ｐ型ボディ領域６に形成されたＮ型ソース領域８と、Ｎ型ソース領域８と離間してＮ型拡散領域２の表層に形成されたＮ型ドレイン領域１０と、Ｎ型拡散領域２上の、Ｎ型ソース領域８とＮ型ドレイン領域１０との間の位置に、ゲート絶縁膜を介して形成されたゲート電極１１と、Ｎ型拡散領域２内において、Ｐ型ボディ領域６の下方に、Ｐ型ボディ領域６と離間して形成されたＰ型拡散領域４とを備えており、Ｐ型ボディー領域６とＰ型拡散領域４との間に形成される空乏層容量によって電界の集中を緩和し、耐圧を向上させることが可能となる。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基板上に形成された第２導電型の第１半導体領域と、
上記第１半導体領域の表層に形成された第１導電型のボディー領域と、
上記ボディー領域に形成された第２導電型のソース領域と、
上記ソース領域と離間して上記第１半導体領域の表層に形成された第２導電型のドレイン領域と、
上記第１半導体領域上の、上記ソース領域とドレイン領域との間の位置に、ゲート絶縁膜を介して形成されたゲート電極と、
上記第１半導体領域内において、上記ボディー領域の下方に、該ボディ領域と離間して形成された第１導電型の第２半導体領域とを備えていることを特徴とする半導体装置。
【請求項２】
上記第１半導体領域は、第２導電型の拡散層であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
上記第２半導体領域は、
上記ボディー領域の下方から、上記第１半導体領域の表層と略平行な方向に、上記ボディー領域と上記ドレイン領域との間の位置にまで延在していることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
上記ソース領域と上記ドレイン領域との間に、上記ドレイン領域に接して形成された第２導電型のドリフト領域をさらに備えていることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
上記ボディー領域に形成された第１導電型のボディーコンタクト領域をさらに備えていることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
第１導電型の半導体基板上に第２導電型の第１半導体領域を形成する工程と、
上記第１半導体領域の表層に第１導電型のボディー領域を形成する工程と、
上記ボディー領域に第２導電型のソース領域を形成する工程と、
上記ソース領域と離間して上記第１半導体領域の表層に第２導電型のドレイン領域を形成する工程と、
上記第１半導体領域上の、上記ソース領域とドレイン領域との間の位置に、ゲート絶縁膜を介してゲート電極を形成する工程と、
上記第１半導体領域内において、上記ボディー領域の下方に、該ボディ領域と離間して第１導電型の第２半導体領域を形成する工程とを含んでいることを特徴とする半導体装置の製造方法。
【請求項７】
上記第１半導体領域が、注入によって形成されることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
上記注入は、１ＭｅＶ以上の高エネルギー注入であることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
上記第２半導体領域を形成する工程において、
上記第２半導体領域を、上記ボディー領域の下方から、上記第１半導体領域の表層と略平行な方向に、上記ボディー領域と上記ドレイン領域との間の位置にまで延在させて形成することを特徴とする請求項６〜８のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
上記ソース領域と上記ドレイン領域との間に、上記ドレイン領域に接する第２導電型のドリフト領域を形成する工程をさらに含んでいることを特徴とする請求項６〜９のいずれか１項に記載の半導体装置の製造方法。
【請求項１１】
上記ボディー領域に第１導電型のボディーコンタクト領域を形成する工程をさらに含んでいることを特徴とする請求項６〜１０のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、及びその製造方法に関し、特にＬＤＭＯＳトランジスタ（Laterally Diffused MOS Transistor；ラテラル二重拡散ＭＯＳトランジスタ）、及びその製造方法に関する。
【背景技術】
【０００２】
ＬＤＭＯＳトランジスタは、スイッチング速度が速い、また電圧駆動系のため使いやすいなどの特徴を活かして、スイッチングレギュレータや各種ドライバ、ＤＣ−ＤＣコンバータ等に用いられ、パワー・高耐圧分野のキーデバイスとなっている。
【０００３】
一般的にＬＤＭＯＳトランジスタの性能は、そのオフ時の耐圧（降伏耐圧）とオン抵抗とで示される。しかし、これらは通常、トレードオフの関係にあり、高い耐圧と低いオン抵抗を両立させることは難しい。そのため、この両立をいかにして実現するかという点において、長年開発が行われている。
【０００４】
以下、図４を参照しながら、特許文献１に記載の従来のＬＤＭＯＳトランジスタについて説明する。図４は、Ｐ型半導体基板上に形成されたＮチャネルＬＤＭＯＳトランジスタを示す断面図である。
【０００５】
図４に示すように、上記従来のＮチャネルＬＤＭＯＳトランジスタ１０１は、Ｐ型半導体基板１１３と、Ｐ型半導体基板１１３上に設けられたＰ型エピタキシャル層１０２と、Ｐ型半導体基板１１３とＰ型エピタキシャル層１０２の界面に形成された第１のＰ型拡散領域１０４を備えている。
【０００６】
前記Ｐ型エピタキシャル層１０２内には、Ｐ型ボディー領域１０６と、Ｐ型ボディー領域１０６と第１のＰ型拡散領域１０４の間を電気的に良好に接続するために形成された第２のＰ型拡散領域１０４ａを備え、Ｐ型ボディー領域１０６とは平面的に離間した位置に形成されたＮ型ドリフト領域１０７を備えている。
【０００７】
また、Ｐ型ボディー領域１０６内には、Ｎ型ソース領域１０８とＰ型ボディーコンタクト領域１０９が形成され、Ｎ型ドリフト領域１０７内には、Ｎ型ドレイン領域１１０が形成される。
【０００８】
また、Ｐ型ボディー領域１０６の上に、ゲート絶縁膜を介して、ゲート電極１１１が形成される。
【０００９】
また、Ｎ型ソース領域１０８とＰ型ボディーコンタクト領域１０９上にはソース電極１０８ａが形成され、ソース電極１０８ａによって、Ｎ型ソース領域１０８とＰ型ボディー領域１０６は、電気的に同電位に接続される。
【００１０】
また、Ｎ型ドレイン領域１１０上にはドレイン電極１１０ａが形成され、ソース電極１０８ａとドレイン電極１１０ａの間にゲートプレート１１２を備える。
【００１１】
一般的に、ＮチャネルＬＤＭＯＳトランジスタにおいて、オフ時の耐圧を測定するためには、ソース電極１０８ａ及びゲート電極１１１をＧＮＤ電位に設定し、これと共に、ドレイン電極１１０ａにはプラス電位を印加する。このようにして、ドレイン−ソース間に逆バイアス電圧が印加されると、ある電圧において空乏層内の電界が臨界電界に達し、なだれ降伏が生じて急激にドレイン−ソース間に電流が流れ始める。このときの印加電圧がトランジスタの耐圧値である。
【００１２】
一般的にＬＤＭＯＳトランジスタにおいては、ドレイン−ソース間に逆バイアスが印加されると、ドレイン側のゲートエッジ（図中Ａ’）に電界が集中し、耐圧が低下する要因となる。
【００１３】
従って、耐圧を上げるためには、このゲートエッジの電界を緩和させることが重要となる。また、ゲートエッジ付近の電界集中は、多少の電荷をゲート絶縁膜に残すことによる信頼性上の問題を引き起こすことがあるため、ゲートエッジの電界を緩和させることは、トランジスタの信頼性を向上させる点でも重要である。
【００１４】
図５に、特許文献１に記載の従来のＬＤＭＯＳトランジスタにおいて、ソース電極１０８ａ及びゲート電極１１１をＧＮＤ電位に設定し、これと共に、ドレイン電極１１０ａにプラス電位を印加した場合のポテンシャルの等電位線の一部（点線）を示す。
【００１５】
図５に示すように、ドレイン−ソース間に逆バイアスを印加した時、Ｐ型ボディー領域１０６から空乏層が伸びるが、第１のＰ型拡散領域１０４とゲートプレート１１２の存在により、空乏層がドレイン側に移行しやすくなり、表面電界を緩和することができる。
【００１６】
これにより、ドレイン側のゲートエッジ（図中Ａ’）が緩和され、耐圧が増大できる点と、トランジスタの信頼性を向上させる点で有効な技術である。
【００１７】
しかしながら、特許文献１に記載の従来のＬＤＭＯＳトランジスタ１０１においては、Ｐ型ボディー領域１０６は、第２のＰ型拡散領域１０４ａと第１のＰ型拡散領域１０４によりＰ型半導体基板１１３と電気的に良好に接続されている。通常、Ｐ型半導体基板１１３はＧＮＤ電位に固定されるため、Ｐ型ボディー領域１０６、及びＮ型ソース領域１０８はＧＮＤ電位に固定されることになる。
【００１８】
このため、回路上、Ｎチャネルトランジスタを、例えば電源とＧＮＤ間に複数段、直列に配置する場合、電源側に配置されるＮチャネルトランジスタは、オン時にソース領域の電位が、ほぼ電源電圧に固定されることになり、ソース領域にはＰ型半導体基板（通常ＧＮＤ電位）に対して、電源電圧相当の耐圧が要求される。
【００１９】
このように、ソース領域に、Ｐ型半導体基板（通常ＧＮＤ電位）に対して電源電圧相当の耐圧が要求される場合において、特許文献１に記載の従来のＬＤＭＯＳトランジスタは、ソース領域とＰ型半導体基板（通常ＧＮＤ電位）が電気的に接続されており、ソース領域がＧＮＤ電位に固定されているため使用できない。
【００２０】
これに対し、特許文献２には、ソース領域に電源電圧相当の耐圧を要求される場合においても使用可能な従来の別のＬＤＭＯＳトランジスタが開示されている。
【００２１】
以下では、図６を参照しながら、特許文献２に記載の従来の別のＬＤＭＯＳトランジスタについて説明する。図６は、Ｐ型半導体基板上に形成されたＮチャネルＬＤＭＯＳトランジスタを示す断面図である。
【００２２】
図６に示すように、上記特許文献２に記載の従来のＬＤＭＯＳトランジスタ２０１は、Ｐ型半導体基板２１３と、Ｐ型半導体基板２１３上に設けられたＮ型エピタキシャル層２０２と、Ｐ型半導体基板２１３とＮ型エピタキシャル層２０２の界面に形成されたＮ型埋込み層２０３を備える。
【００２３】
前記Ｎ型エピタキシャル層２０２には、第１のＰ型拡散領域２０４と、第１のＰ型拡散領域２０４と隣接して形成された第２のＮ型拡散領域２０５と、第１のＰ型拡散領域２０４と接するように形成されたＰ型ボディー領域２０６と、Ｐ型ボディー領域２０６と隣接して形成されたＮ型ドリフト領域２０７を備える。
【００２４】
また、Ｐ型ボディー領域２０６内には、Ｎ型ソース領域２０８とＰ型ボディーコンタクト領域２０９が形成され、Ｎ型ドリフト領域２０７内には、Ｎ型ドレイン領域２１０が形成される。
【００２５】
また、Ｐボディー領域２０６の上に、ゲート絶縁膜を介して、ゲート電極２１１が形成される。
【００２６】
また、Ｎ型ドレイン領域２１０上にドレイン電極２１０ａが形成され、Ｎ型ソース領域２０８とＰ型ボディーコンタクト領域２０９上にはソース電極２０８ａが形成される。尚、ソース電極２０８ａによって、Ｎ型ソース領域２０８とＰ型ボディー領域２０６は、電気的に同電位に接続される。
【００２７】
上述したとおり、特許文献１に記載のＬＤＭＯＳトランジスタはでは、Ｐ型ボディー領域１０６は、Ｐ型半導体基板１１３と電気的に良好に接続されており、通常、Ｐ型半導体基板１１３はＧＮＤ電位に固定されるため、Ｐ型ボディー領域１０６、及びＮ型ソース領域１０８はＧＮＤ電位に固定されることになる。
【００２８】
これに対して、特許文献２に記載の従来のＬＤＭＯＳトランジスタは、Ｐ型半導体基板２１３とＮ型エピタキシャル層２０２の界面に形成されるＮ型埋込み層２０３により、Ｐ型ボディー領域２０６とＰ型半導体基板２０１とは電気的に良好に分離されており、この点において、特許文献１に記載の従来のＬＤＭＯＳトランジスタと大きく異なる。
【００２９】
したがって、特許文献２に記載の従来のＬＤＭＯＳトランジスタにおいては、ソース領域がＰ型半導体基板（ＧＮＤ電位）に対して電気的に良好に分離されており、特許文献１に記載のＬＤＭＯＳトランジスタと異なって、ソース領域がＧＮＤ電位に固定されない。これにより、特許文献２に記載の従来のＬＤＭＯＳトランジスタは、電源電圧相当の耐圧を要求される場合においても使用することができる。そのため、特許文献１に記載の従来のＬＤＭＯＳトランジスタと比較して、回路上の利用範囲が広い点で有効である。
【００３０】
図７に、特許文献２に記載の従来のＬＤＭＯＳトランジスタにおいて、ソース電極２０８ａ及びゲート電極２１１をＧＮＤに設定し、これと共に、ドレイン電極２１０ａにはプラス電位を印加した場合のポテンシャルの等電位線の一部（点線）を示す。図７に示すように、空乏層は、Ｐ型ボディー領域２０６とＮ型ドリフト領域２０７との接合界面から伸びるが、第１のＰ型拡散領域２０４により空乏層がドレイン側に移行しやすくなり、ドレイン側のゲートエッジ（図中Ａ’’）の電界を十分に緩和することができる。ドレイン電極２１０ａに印加するプラス電位をさらに上昇させると、横方向のポテンシャルの等電位線は、ドレイン電極２１０ａの方向にさらに移行する。一方、縦方向のポテンシャルの等電位線は、第１のＰ型拡散領域２０４とＰ型半導体基板２１３との間に分布するが、高濃度のＮ型埋込み層２０３の存在により、ある一定電圧で空乏層がＮ型埋込み層２０３にあたると、それ以上の電圧で空乏層は広がらず、第１のＰ型拡散領域２０４とＮ型埋込み層２０３の間（図中Ｂ’）に、電界が集中することになる。
【００３１】
従って、特許文献２記載のＬＤＭＯＳトランジスタにおいて、さらなる高耐圧化を実現するためには、図中Ｂ’の電界を緩和することが必要となるため、Ｎ型エピタキシャル層２０２の濃度を低くする、あるいは、第１のＰ型拡散領域２０４とＮ型埋込み層２０３の間のＮ型エピタキシャル層の幅（図中Ｃ）を大きくする必要がある。
【００３２】
なお、特許文献２に記載のＬＤＭＯＳトランジスタでは、パンチスルーによるボディー領域から基板への電流を防止するため、埋め込みのＮ＋層がＰ型基板上に設けられているが、この構成の場合、Ｎ＋層の上にエピタキシャル層を形成することになるため、製造コストが高くなるという問題も有している。
【００３３】
また、他にも、特許文献３において、高耐圧を確保しつつ、ＯＮ抵抗を低減するためのパワーＭＯＳトランジスタが開示されている。特許文献３に記載のパワーＭＯＳトランジスタは、延長ドレイン領域内において複数の埋め込み層同士が互い違いに離間して配置されていることを特徴としている。しかしながら、特許文献３に記載のパワーＭＯＳトランジスタもまた、特許文献１に記載の構成と同様、ボディー領域とＰ型基板とは電気的に分離されていないため、ソース領域およびボディー領域がＰ型基板と同電位になっている構成であり、回路上の汎用性に乏しい。
【特許文献１】特開平７−５０４１３号公報（１９９５年２月２１日公開）
【特許文献２】米国特許第６，９７９，８７５号公報（２００４年１２月４日公開）
【特許文献３】特開２００６−１７９６４４号公報（２００６年７月６日公開）
【発明の開示】
【発明が解決しようとする課題】
【００３４】
上述したとおり、特許文献２記載のＬＤＭＯＳトランジスタにおいて、さらなる高耐圧化を実現するためには、Ｎ型エピタキシャル層２０２の濃度を低くする、あるいは、第１のＰ型拡散領域２０４とＮ型埋込み層２０３の間のＮ型エピタキシャル層の幅を大きくする必要がある。
【００３５】
しかしながら、Ｎ型エピタキシャル層２０２の濃度を低くすると、ＬＤＭＯＳトランジスタのオン抵抗が増大するという問題が生じる。また、通常、多種類のデバイスを集積する半導体プロセスにおいては、Ｎ型エピタキシャル層２０２は、ＬＤＭＯＳトランジスタ以外のデバイスでも共用するため、Ｎ型エピタキシャル層２０２の濃度を低くすると、その他のデバイスへ悪影響を及ぼす可能性が生じるという問題もある。
【００３６】
また、第１のＰ型拡散領域２０４とＮ型埋込み層２０３の間のＮ型エピタキシャル層の幅を大きくする場合、Ｎ型エピタキシャル層２０２を厚く形成することが必要となるため、コスト的にデメリットが生じる。さらに、前述のＮ型エピタキシャル層２０２の濃度を低くする場合と同様、ＬＤＭＯＳトランジスタ以外の他のデバイスへ悪影響を及ぼす可能性が生じるという問題もある。
【００３７】
本発明は、上記従来の問題点に鑑みなされたものであって、その目的は、オン抵抗を増大させることなく、また、その他のデバイスに影響を与えることなく、高耐圧化を実現させることが可能な半導体装置、及びその製造方法を提供することにある。
【課題を解決するための手段】
【００３８】
本発明に係る半導体装置は、第１導電型の半導体基板上に形成された第２導電型の第１半導体領域と、上記第１半導体領域の表層に形成された第１導電型のボディー領域と、上記ボディー領域に形成された第２導電型のソース領域と、上記ソース領域と離間して上記第１半導体領域の表層に形成された第２導電型のドレイン領域と、上記第１半導体領域上の、上記ソース領域とドレイン領域との間の位置に、ゲート絶縁膜を介して形成されたゲート電極と、上記第１半導体領域内において、上記ボディー領域の下方に、該ボディー領域と離間して形成された第１導電型の第２半導体領域とを備えていることを特徴としている。
【００３９】
上記の構成によれば、第１導電型の半導体基板上に第２導電型の第１半導体領域が形成されている。また、第１半導体領域の表層には第１導電型のボディー領域が形成されており、ボディー領域内には第２導電型のソース領域が形成されている。また、第１半導体領域の表層には、ソース領域と離間して、第２導電型のドレイン領域が形成されている。また、第１半導体領域上には、ソース領域とドレイン領域との間の位置にゲート絶縁膜を介してゲート電極が形成されている。
【００４０】
そして、本発明に係る半導体装置では、第１導電型の第２半導体領域が、第２導電型の第１半導体領域内において、上記ボディー領域の下方に、ボディー領域と離間して形成される。
【００４１】
本発明に係る半導体装置では、第２導電型の第１半導体領域内に、第１導電型の第２半導体領域が形成されており、ドレイン側のゲートエッジでの電界集中を回避し、表面電界を緩和することができる。この場合、半導体装置の耐圧は、第１導電型の半導体基板と第１導電型の第２半導体領域との間の領域における電界の集中によって決定されることになる。
【００４２】
そして、本発明に係る半導体装置によれば、上述のとおり、第１導電型の第２半導体領域は、ボディー領域の下方に、ボディー領域と離間して設けられており、第２導電型の第１半導体領域が第１導電型のボディー領域と第２半導体領域との間に挟まれるため、ＰＮ接合が形成されている。
【００４３】
これにより、ソース電極及びゲート電極をＧＮＤ電位に設定し、これと共に、ドレイン電極に印加するプラス電圧を増加させた場合、ボディー領域と第１半導体領域とのＰＮ接合界面から空乏層が伸びて、ある一定電圧において第２半導体領域に達する。この空乏層は容量（空乏層容量）を構成し、その両端にかかる電圧は、ドレイン電極の電圧を増加させても変化しない。このため、本発明に係る半導体装置によれば、第２半導体領域とボディー領域とを接するように形成した場合と比較して、第２半導体領域における電界は、空乏層容量にかかる電圧の分だけ緩和されることになり、半導体装置の耐圧を向上させることが可能となる。
【００４４】
しかも、第１半導体領域の濃度を低くする必要がないためオン抵抗が増大することがなく、また、第２半導体領域と半導体基板との間の距離を大きくする必要がないため、他のデバイスに影響を与えることもない。
【００４５】
なお、第１半導体領域は、例えば高エネルギー注入による拡散層として形成されてもよいし、エピタキシャル層として形成されてもよく、特に限定はされない。
【００４６】
また、本発明に係る半導体装置は、第１導電型をＰ型、第２導電型をＮ型とする構成であってもよいし、第１導電型をＮ型、第２導電型をＰ型とする構成であってもよく、特に限定はされない。
【００４７】
本発明に係る半導体装置の製造方法によれば、第１導電型の半導体基板上に第２導電型の第１半導体領域を形成する工程と、上記第１半導体領域の表層に第１導電型のボディー領域を形成する工程と、上記ボディー領域に第２導電型のソース領域を形成する工程と、上記ソース領域と離間して上記第１半導体領域の表層に第２導電型のドレイン領域を形成する工程と、上記第１半導体領域上の、上記ソース領域とドレイン領域との間の位置に、ゲート絶縁膜を介してゲート電極を形成する工程と、上記第１半導体領域内において、上記ボディー領域の下方に、該ボディ領域と離間して第１導電型の第２半導体領域を形成する工程とを含んでいることを特徴としている。
【００４８】
上記の構成によれば、本発明に係る半導体製造装置と同様の作用効果を奏する。
【００４９】
本発明に係る半導体装置は、上記第１半導体領域は、第２導電型の拡散層であることが好ましい。
【００５０】
上記の構成によれば、上記第１半導体領域をエピタキシャル層として形成する場合と比較して、製造コストを低減できる。
【００５１】
本発明に係る半導体装置では、上記第２半導体領域は、上記ボディー領域の下方から、上記第１半導体領域の表層と略平行な方向に、上記ボディー領域と上記ドレイン領域との間の位置にまで延在していることが好ましい。
【００５２】
上記の構成によれば、等電位線が横方向に分布するドレイン側のゲートエッジ周辺における電界の集中を回避し、表面電界を緩和することができる。
【００５３】
本発明に係る半導体装置は、上記ソース領域と上記ドレイン領域との間に、上記ドレイン領域に接して形成された第２導電型のドリフト領域をさらに備えていることが好ましい。
【００５４】
上記の構成によれば、ドリフト領域において、半導体装置の動作時におけるオン抵抗を低減することができる。
【００５５】
本発明に係る半導体装置は、上記ボディー領域に形成された第１導電型のボディーコンタクト領域をさらに備えていることが好ましい。
【００５６】
上記の構成によれば、ボディーコンタクト領域において、ボディー領域に電圧を印加するためのボディー端子とボディー領域との接触を良好にすることができる。
【００５７】
本発明に係る半導体装置の製造方法では、上記第１半導体領域が、注入によって形成されることが好ましい。
【００５８】
上記の構成によれば、上記第１半導体領域をエピタキシャル層として形成する場合と比較して、製造コストを低減できる。
【００５９】
本発明に係る半導体装置の製造方法では、上記注入は、１ＭｅＶ以上の高エネルギー注入であることが好ましい。
【００６０】
上記の構成によれば、第１半導体領域を、例えば電源電圧など、約５０Ｖ以上の耐圧を確保することができる深さに形成することができる。
【００６１】
本発明に係る半導体装置の製造方法では、上記第２半導体領域を形成する工程において、上記第２半導体領域を、上記ボディー領域の下方から、上記第１半導体領域の表層と略平行な方向に、上記ボディー領域と上記ドレイン領域との間の位置にまで延在させて形成することが好ましい。
【００６２】
上記の構成によれば、等電位線が横方向に分布するドレイン側のゲートエッジ周辺における電界の集中を回避し、表面電界を緩和することができる。
【００６３】
本発明に係る半導体装置の製造方法は、上記ソース領域と上記ドレイン領域との間に、上記ドレイン領域に接する第２導電型のドリフト領域を形成する工程をさらに含んでいることが好ましい。
【００６４】
上記の構成によれば、ドリフト領域において、半導体装置の動作時におけるオン抵抗を低減することができる。
【００６５】
本発明に係る半導体装置の製造方法は、上記ボディー領域に第１導電型のボディーコンタクト領域を形成する工程をさらに含んでいることが好ましい。
【００６６】
上記の構成によれば、ボディーコンタクト領域において、ボディー領域に電圧を印加するためのボディー端子とボディー領域との接触を良好にすることができる。
【発明の効果】
【００６７】
本発明に係る半導体装置は、第１導電型の半導体基板上に形成された第２導電型の第１半導体領域と、上記第１半導体領域の表層に形成された第１導電型のボディー領域と、上記ボディー領域に形成された第２導電型のソース領域と、上記ソース領域と離間して上記第１半導体領域の表層に形成された第２導電型のドレイン領域と、上記第１半導体領域上の上記ソース領域とドレイン領域との間の位置にゲート絶縁膜を介して形成されたゲート電極と、上記第１半導体領域内において、上記ボディー領域の下方に、該ボディー領域と離間して形成された第１導電型の第２半導体領域とを備えていることを特徴としている。
【００６８】
本発明に係る半導体装置の製造方法によれば、第１導電型の半導体基板上に第２導電型の第１半導体領域を形成する工程と、上記第１半導体領域の表層に第１導電型のボディー領域を形成する工程と、上記ボディー領域に第２導電型のソース領域を形成する工程と、上記ソース領域と離間して上記第１半導体領域の表層に第２導電型のドレイン領域を形成する工程と、上記第１半導体領域上の上記ソース領域とドレイン領域との間の位置にゲート絶縁膜を介してゲート電極を形成する工程と、上記第１半導体領域内において、上記ボディー領域の下方に、該ボディ領域と離間して第１導電型の第２半導体領域を形成する工程とを含んでいることを特徴としている。
【００６９】
これにより、第２半導体領域とボディー領域とを接するように形成した場合と比較して、第２半導体領域における電界は、ボディー領域と第１半導体領域とのＰＮ接合界面から伸びる空乏層により構成される容量によって緩和されるため、半導体装置の耐圧を向上させることが可能となる。
【発明を実施するための最良の形態】
【００７０】
以下、本発明の実施形態に係る半導体装置について、図１〜図３を参照しながら説明する。
【００７１】
本実施の形態においては、本発明をＮチャンネルＬＤＭＯＳトランジスタに適用した場合について説明する。すなわち、以下の説明におけるＮチャンネルＬＤＭＯＳトランジスタでは、第１導電型がＰ型、第２導電型がＮ型である。しかしながら、本発明は、ＮチャンネルのＬＤＭＯＳトランジスタに限られず、ＰチャンネルのＬＤＭＯＳトランジスタ（第１導電型がＮ型、第２導電型がＰ型）に適用した構成であってもよく、特に限定はされない。
【００７２】
（ＬＤＭＯＳトランジスタ１）
本発明に係るＬＤＭＯＳトランジスタ（Laterally Diffused MOS Transistor；ラテラル二重拡散ＭＯＳトランジスタ）１の構成について、図１に基づいて説明する。図１は、第１の実施形態に係るＮチャネルＬＤＭＯＳトランジスタ１の断面を示す図である。
【００７３】
図１に示すとおり、ＬＤＭＯＳトランジスタ（半導体装置）１は、Ｐ型半導体基板１３上に形成されたＮ型拡散領域（第１半導体領域）２と、Ｎ型拡散領域２の表層に形成されたＰ型ボディ領域６と、Ｐ型ボディ領域６に形成されたＮ型ソース領域８と、Ｎ型ソース領域８と離間してＮ型拡散領域２の表層に形成されたＮ型ドレイン領域１０と、Ｎ型拡散領域２上のＮ型ソース領域８とＮ型ドレイン領域１０との間の位置にゲート絶縁膜を介して形成されたゲート電極１１と、Ｎ型拡散領域２内において、Ｐ型ボディ領域６の下方に、Ｐ型ボディ領域６と離間して形成されたＰ型拡散領域（第２半導体領域）４とを備えている。
【００７４】
図１〜図３において、Ｐ型不純物を含む層には「Ｐ」を、Ｎ型不純物を含む層には「Ｎ」を表示している。また、「Ｐ」を表示した層よりも高濃度のＰ型不純物を含む層には「Ｐ＋」を表示している。
【００７５】
本実施形態に係るＬＤＭＯＳトランジスタ１の構成について、より具体的に説明すれば以下のとおりである。
【００７６】
本実施形態のＮチャネルＬＤＭＯＳトランジスタ１は、Ｐ型半導体基板１３上に形成される半導体装置であって、前記Ｐ型半導体基板１３上に高エネルギー注入によって形成されるＮ型拡散領域２を備えている。
【００７７】
また、ＬＤＭＯＳトランジスタ１は、前記Ｎ型拡散領域２内に、Ｐ型ボディー領域６と、Ｐ型ボディ領域６の下方に位置するＰ型拡散領域４と、ボディー領域６とは平面的に離間した位置に形成されたＮ型ドリフト領域７とを備えており、Ｐ型拡散領域４は、Ｎ型拡散領域２とＰＮ接合を有するように、Ｐ型ボディー領域６から離間して形成される。
【００７８】
また、Ｐ型ボディー領域６内には、Ｎ型ソース領域８とＰ型ボディーコンタクト領域９が形成され、Ｎ型ドリフト領域７内には、Ｎ型ドレイン領域１０が形成されている。
【００７９】
また、Ｐ型ボディー領域６上から、Ｐ型ボディー領域６と接するＮ型拡散領域２上を覆う位置に、ゲート絶縁膜（図示せず）を介して、ゲート電極１１が形成されている。
【００８０】
また、Ｎ型ドレイン領域１０上にドレイン電極１０ａが形成され、Ｎ型ソース領域８とＰ型ボディーコンタクト領域９上にはソース電極８ａが形成されている。
【００８１】
なお、本実施の形態では、Ｎ型ソース領域８とＰ型ボディー領域６とは、ソース電極８ａによって、電気的に同電位に接続されている。
【００８２】
また、本実施の形態では、Ｎ型拡散領域２上に、Ｎ型ドリフト領域７を覆うようにＬＯＣＯＳ酸化膜が形成されており、ゲート電極１１の一部はＬＯＣＯＳ酸化膜上に形成されている。
【００８３】
ＬＤＭＯＳトランジスタ１では、ゲート電極１１に正電位を印加することによって、Ｎ型ソース領域８とＮ型拡散領域２との間に挟まれたＰ型ボディー領域６にチャンネルが形成される。この結果、ソース電極８ａからドレイン電極１０ａに向かう経路において電子が移動し、ソース電極８ａとドレイン電極１０ａとの間に電流が流れる。
【００８４】
本発明に係るＬＤＭＯＳトランジスタ１では、Ｐ型拡散領域４をＰ型ボディー領域６と離間して形成した構成に特徴を有しており、この構成によって、耐圧を向上させることが可能となる。図２を参照して、本発明に係るＬＤＭＯＳトランジスタ１の特徴について説明する。
【００８５】
図２は、図１に示すＮチャネルＬＤＭＯＳトランジスタ１において、ソース電極８ａおよびゲート電極１１をＧＮＤ電位に設定し、ドレイン電極１０ａにプラス電位を印加した状態におけるポテンシャル分布を示す図である。図２では、等電位線の一部を点線によって示している。
【００８６】
本発明に係るＬＤＭＯＳトランジスタ１は、Ｐ型拡散領域４を備えているため、図２に示すとおり、ポテンシャルの等電位線が横方向に分布するドレイン側のゲートエッジ周辺の領域Ａにおいては、電界の集中は回避され、表面電界が緩和されている。この場合、ＮチャンネルＬＤＭＯＳトランジスタ１の耐圧は、ポテンシャルの等電位線が縦方向に分布しているＰ型拡散領域４とＰ型半導体基板１３との間の領域Ｂにおける電界の集中によって決定する。
【００８７】
そして、本発明に係るＮチャネルＬＤＭＯＳトランジスタ１では、上述した特徴的構成、すなわち、表面電界を緩和するために設けられたＰ型拡散領域４を、Ｐ型ボディー領域６の下に、Ｐ型ボディー領域との間にＰＮ接合を有するように離間した位置に形成する構成によって、領域Ｂにおける電界を効果的に緩和することができる。以下に、この理由を詳細に説明する。
【００８８】
本実施形態では、ソース電極８ａ及びゲート電極１１をＧＮＤ電位に設定し、これと共に、ドレイン電極１０ａにはプラス電位を印加した場合、空乏層が、Ｐ型ボディー領域６と第１のＮ型拡散領域２とのＰＮ接合界面から伸びる。そして、空乏層は、ある一定電圧で前記第１のＰ型拡散領域４に達する。その時の空乏層容量を図中に示すように容量１とする。容量１の両端にかかる電圧をΔＶ［Ｖ］とすると、以降、ドレイン電極の電圧を増加させても、前記容量１の両端にかかる電圧ΔＶ［Ｖ］は変化しないため、前記第１のＰ型拡散領域４の電界は、Ｐ型ボディー領域６とＰ型拡散領域４が接するように形成されている場合と比較して、ΔＶ［Ｖ］分だけ緩和されることになる。
【００８９】
したがって、Ｐ型ボディー領域６を、表面電界を緩和するために設けられたＰ型拡散領域４とＰＮ接合を有するように離間して形成するだけで、効果的にＰ型拡散領域４の電界を緩和することができる。つまり、本発明の構成によれば、Ｎ型拡散層の濃度を低くする必要がないため、ＬＤＭＯＳトランジスタ１のオン抵抗を増大させることがない。また、Ｎ型拡散層２におけるＰ型拡散領域４とＰ型半導体基板１３との間の距離を大きくする必要がないため、その他のデバイスに影響を与えることなく、耐圧を向上させることができる。
【００９０】
また、図２に示すＬＤＭＯＳトランジスタ１では、Ｐ型拡散領域４が横方向（Ｎ型拡散領域２の表層に略平行な方向、すなわち、Ｐ型半導体基板１３の上面に対して水平方向）において、Ｐ型ボディー領域６とＮ型ドレイン領域１０との間の位置まで延在している。この場合、Ｐ型拡散領域４の横方向の配置を、Ｐ型ボディー領域６とＮ型ドレイン領域１０との間の位置まで延在させることにより、ゲートエッジの領域Ａにおける電位分布は広がる。つまり、図２に示すＰ型拡散領域４の配置とすることによって、領域Ａにおける電界の集中は緩和され、耐圧を大幅に改善（約１０Ｖ向上）することができる。しかしながら、Ｐ型拡散領域４の配置は、縦方向において、Ｐ型ボディー領域６と離間している位置に存在している限りにおいては、本発明の効果が得られ、特に横方向の位置は限定されるものではない。
【００９１】
また、上述のＮ型ドリフト領域７は、オン抵抗を低減するために設けられた領域であり、ドリフト領域の幅が長く、不純物濃度が高いほどオン抵抗を低減できる。また、Ｐ型ボディーコンタクト領域９は、ボディー領域６の電圧を制御するためのボディー端子（本実施形態ではソース電極）とボディー領域との接触を良好にするために設けられた領域である。
【００９２】
したがって、本実施形態におけるボディーコンタクト領域およびドリフト領域のパターン配置は一例に過ぎず、本発明に係るＬＤＭＯＳトランジスタ１には、他のボディーコンタクト領域およびドリフト領域のパターン配置が適用されてもよく、特に限定はされない。また、Ｎ型ドリフト領域７およびＰ型ボディコンタクト領域を備えていない構成であっても、上述した本発明の効果が得られるのは自明である。
【００９３】
本発明に係るＬＤＭＯＳトランジスタ１では、Ｐ型半導体基板１３上にＮ型拡散領域２が形成されており、Ｎ型ソース領域８は、Ｎ型拡散領域２の表層に形成されたＰ型ボディー領域６に設けられている。これにより、Ｎ型ソース領域８とＰ型半導体基板１３とは、電気的に良好に分離されている。このため、Ｐ型半導体基板１３の電位がＧＮＤ電位に固定され、Ｎ型ソース領域８が電源電圧に固定される場合においても、ＬＤＭＯＳトランジスタ１は使用可能である。
【００９４】
また、本実施の形態に係るＬＤＭＯＳトランジスタ１では、上述したとおり、Ｎ型拡散領域２は、高エネルギー注入によってディープウェル層として形成されているが、Ｎ型拡散領域２は、エピタキシャル層として形成されてもよく、特に限定はされない。
【００９５】
また、通常、ボディー領域が電位的に上がるような回路条件においては、Ｐ型半導体基板とドレインのＮ型領域の境界から空乏層が上側に伸びるが、空乏層がボディー部に達するとパンチスルーして、ボディー領域からＰ型半導体基板に向けて電流が流れてしまう。
【００９６】
そこで、本実施の形態では、Ｎ型拡散領域２を十分深く形成することによって、パンチスルーが発生しない構成としている。なお、パンチスルーを防ぐために、Ｐ型半導体基板１３の上に高濃度のＮ＋層を設ける構成であってもよい。つまり、第１半導体領域としてのＮ型半導体領域は、上記Ｎ＋層とドレインのＮ型領域とを含んで構成されてもよい。通常、埋め込みの上記Ｎ＋層を形成する場合には、Ｐ型半導体基板１３上にＮ＋層を形成した後、Ｎ型のエピタキシャル層を形成する。この場合、Ｎ型拡散層を高エネルギー注入によって形成する場合に比較して、製造コストが増加する。換言すれば、第１半導体領域を、高エネルギー注入によってＮ型拡散層２として形成すれば製造コストを低減することが可能となる。
【００９７】
（ＬＤＭＯＳトランジスタ１の製造方法）
次に、図３を参照して、第１の実施形態に係るＮチャネルＬＤＭＯＳトランジスタ１の製造方法について説明する。
【００９８】
図３（ａ）〜（ｃ）は、本発明のＮチャネルＬＤＭＯＳトランジスタ１について、製造工程を説明するための図である。
【００９９】
図３（ａ）は、ＮチャネルＬＤＭＯＳトランジスタ１の第１の製造工程を示す図である。図３（ａ）に示すように、このＮチャネルＬＤＭＯＳトランジスタ１は、Ｐ型半導体基板１３上に形成される。このＰ型半導体基板１３に対し、Ｎ型不純物を注入し、高温ドライブインによる熱拡散によって、Ｎ型拡散領域２が所望の深さに形成される。
【０１００】
Ｎ型不純物としては、例えばリンを使用し、注入エネルギーは例えば１ＭｅＶ以上、ドーズ量は、１．０×１０１３ｃｍ−２以下とする。注入エネルギーを１ＭｅＶとすることによって、Ｎ型拡散領域２を、例えば電源電圧など、約５０Ｖ以上の耐圧を確保することができる深さに形成することができる。なお、注入エネルギーは、要求される耐圧に応じて決定されるＮ型拡散領域２の深さに応じて選択されればよく、１ＭｅＶに限定されるものではない。
【０１０１】
また、不純物注入を行う領域は、例えば、高エネルギー注入に対応した厚膜のレジストを用い、フォトエッチング技術等によって注入を行う領域を開口するようにパターンニングすることによって規定する。さらに、Ｎ型拡散領域２の表面の一部にＬＯＣＯＳ酸化膜を形成する。
【０１０２】
図３（ｂ）は、ＮチャネルＬＤＭＯＳトランジスタ１の第２の製造工程を示す図である。図３（ｂ）に示すように、Ｐ型不純物、例えばボロンの注入により、Ｐ型ボディー領域６を形成する。さらに、Ｐ型不純物の注入によって、Ｐ型拡散領域４をＰ型ボディー領域６と離間して形成する。ここで、Ｐ型ボディー領域６とＰ型拡散領域４とが、後工程の熱拡散後でも離間した状態が保たれるように、Ｐ型拡散領域４のＰ型不純物（例えばボロン）の注入には、１ＭｅＶ以上の高エネルギー注入が適用される。
【０１０３】
次に、Ｐ型ボディー領域６と離間した位置に、Ｎ型不純物、例えばリンの注入を、例えば３００ＫｅＶ以上の注入エネルギーにて行い、Ｎ型ドリフト領域７を形成する。このＮ型ドリフト領域７は、ＬＤＭＯＳトランジスタ１の耐圧を下げることなく、オン抵抗を低減させるために形成される。
【０１０４】
図３（ｃ）は、ＮチャネルＬＤＭＯＳトランジスタ１の第３の製造工程を示す図である。図３（ｃ）に示すように、Ｎ型拡散領域２の表面にゲート絶縁膜を形成し、さらにＰ型ボディー領域６の一部から、ＬＯＣＯＳ酸化膜の一部に跨るようにゲート電極１１が形成される。
【０１０５】
これは、例えば、リンがドープされたポリシリコン膜をＣＶＤ法により形成し、その上にフォトエッチング技術によってレジストをパターンニングした後、ドライエッチング技術等によって前記のポリシリコン膜を加工することにより形成される。
【０１０６】
次に、例えばリン又は砒素の注入によってＮ型ソース領域８、及びＮ型ドレイン領域１０を形成すると共に、例えばボロン等の注入によってＰ型ボディーコンタクト領域９を形成する。
【０１０７】
次に、図には示していないが、表面に例えば常圧ＣＶＤ法によって酸化膜を形成し、リフローして表面段差を軽減する。この後、ゲート電極１１、Ｎ型ドレイン領域１０、Ｎ型ソース領域８及びＰ型ボディーコンタクト領域９の上において、それぞれ前記の酸化膜にコンタクトエッチを行い、開口を形成する。さらに、例えば、スパッタによってアルミニウム膜を成長させた後、該アルミニウム膜をフォトエッチング及びドライエッチングによってパターンニングし、金属電極を形成する。
【０１０８】
本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【０１０９】
（他の構成）
なお本発明を、以下のように表現することも可能である。
【０１１０】
（第１の構成）
第１導電型の半導体基板上に形成された半導体装置であって、前記半導体基板上に形成された第２導電型の第１拡散領域と、前記第１拡散領域内に形成された第１導電型のボディー領域と、前記ボディー領域内に形成された第２導電型のソース領域、及び第1導電型のボディーコンタクト領域と、前記第１拡散領域内で前記ボディー領域と離間した位置に形成された第２導電型のドレイン領域と、前記ボディー領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極を備えると共に、前記第１拡散領域内において、前記ボディー領域の下に形成された第１導電型の第２拡散領域を更に備え、前記第２拡散領域が、前記ボディー領域と離間した位置に存在することを特徴とする半導体装置。
【０１１１】
（第２の構成）
前記第1導電型の第２拡散領域が、横方向において、前記ボディー領域と前記ドレイン領域の間の領域まで延在することを特徴とする第２の構成に記載の半導体装置。
【０１１２】
（第３の構成）
前記ボディー領域とは離間した位置において、前記ゲート電極と前記ドレイン領域の間に、第２導電型のドリフト領域を備えることを特徴とする第２の構成に記載の半導体装置。
【０１１３】
（第４の構成）
第１導電型の半導体基板上に形成された半導体装置の製造方法であって、前記半導体基板上に第２導電型の第１拡散領域を形成する工程と、前記第１拡散領域内に第１導電型のボディー領域を形成する工程と、前記ボディー領域内に第２導電型のソース領域を形成する工程と第1導電型のボディーコンタクト領域を形成する工程と、前記第１拡散領域内で前記ボディー領域と離間した位置に第２導電型のドレイン領域を形成する工程と、前記ボディー領域上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程とを備えると共に、前記第１拡散領域内において、前記ボディー領域の下に第１導電型の第２拡散領域を形成する工程を更に備え、前記第２拡散領域を、前記ボディー領域と離間した位置に形成することを特徴とする半導体装置の製造方法。
【０１１４】
（第５の構成）
前記第２導電型の第１拡散領域が１ＭｅＶ以上の高エネルギー注入により形成されることを特徴とする第４の構成に記載の半導体装置の製造方法。
【０１１５】
（第６の構成）
前記第１導電型の第２拡散領域が、横方向において、前記ゲート電極とドレイン領域の間の領域まで延在するように形成する工程を備えた第５の構成に記載の半導体装置の製造方法。
【０１１６】
（第７の構成）
前記ゲート電極と前記ドレイン領域の間に、前記ボディー領域とは離間した位置に、第２導電型のドリフト領域を形成する工程を備えた第６の構成に記載の半導体装置の製造方法。
【産業上の利用可能性】
【０１１７】
本発明は、横型のＭＯＳトランジスタなどに適用可能であり、特に、高耐圧の性能を要求されるＬＤＭＯＳトランジスタに好適である。
【図面の簡単な説明】
【０１１８】
【図１】本発明の一実施形態に係るＮチャネルＬＤＭＯＳトランジスタの断面図である。
【図２】図１に示すＮチャネルＬＤＭＯＳトランジスタにおいて、ソース電極及びゲート電極をＧＮＤ電位に設定し、ドレイン電極にプラス電位を印加した状態でのポテンシャル分布を示す図である。
【図３】（ａ）は、図１に示すＮチャネルＬＤＭＯＳトランジスタの第１の製造工程を示す図であり、（ｂ）は、図１に示すＮチャネルＬＤＭＯＳトランジスタの第２の製造工程を示す図であり、（ｃ）は、図１に示すＮチャネルＬＤＭＯＳトランジスタの第３の製造工程を示す図である。
【図４】第１の従来例のＮチャネル型ＬＤＭＯＳトランジスタの断面図である。
【図５】図４に示す従来例のＮチャネルＬＤＭＯＳトランジスタにおいて、ソース電極及びゲート電極をＧＮＤ電位に設定し、ドレイン電極にプラス電位を印加した状態でのポテンシャル分布を示す図である。
【図６】第２の従来例のＮチャネル型ＬＤＭＯＳトランジスタの断面図である。
【図７】図６に示す第２のＮチャネルＬＤＭＯＳトランジスタにおいて、ソース電極及びゲート電極をＧＮＤ電位に設定し、ドレイン電極にプラス電位を印加した状態でのポテンシャル分布を示す図である。
【符号の説明】
【０１１９】
１      Ｐ型半導体基板
２      Ｎ型拡散領域（第１半導体領域）
４      Ｐ型拡散領域（第２半導体領域）
６      Ｐ型ボディー領域
７      Ｎ型ドリフト領域
８      Ｎ型ソース領域
８ａ    ソース電極
９      Ｐ型ボディーコンタクト領域
１０    Ｎ型ドレイン領域
１０ａ  ドレイン電極
１１    ゲート電極
【図１】
2009059949.tif 000003
【図２】
2009059949.tif 000004
【図３】
2009059949.tif 000005
【図４】
2009059949.tif 000006
【図５】
2009059949.tif 000007
【図６】
2009059949.tif 000008
【図７】
2009059949.tif 000009