(57)【要約】【課題】固体撮像素子において、画像信号に対するノイズを抑制しながら、周辺回路形成領域のみならず画素形成領域においてもさらに素子間分離領域を微細化する。【解決手段】Ｎ型のシリコン基板から成る同一の半導体基板１０に、フォトダイオード２を含む複数の画素セルが２次元状に形成された画素形成領域４と、周辺回路形成領域２０とが形成されている。画素形成領域４は、フォトダイオード２およびアンプトランジスタ８を含み、周辺回路形成領域２０はＮ型チャネルトランジスタ２６を含む。周辺回路形成領域２０の素子分離層２１はＳＴＩ構造により素子間を分離する。画素形成領域４においては、半導体基板上に突出した素子分離層１２と基板内に埋め込まれた素子分離領域１１とが、素子間を分離する。素子分離層１２は、半導体基板１０表面に形成された酸化膜を選択的に除去することにより形成される。【選択図】図２
2009088447.tif 000002
【特許請求の範囲】
【請求項１】
光電変換素子および前記光電変換素子から信号電荷を読み出すトランジスタを含む画素形成領域と、周辺回路形成領域とが、同一の半導体基体に形成される固体撮像素子であって、
前記周辺回路形成領域は、前記半導体基体に絶縁層が埋め込まれて成る第１の素子分離部を備え、
前記画素形成領域は、前記半導体基体内に形成された素子分離領域と前記半導体基体から上方に突出した素子分離層とから成る第２の素子分離部を備え、
前記画素形成領域の前記トランジスタのゲート絶縁膜は、前記素子分離層に対応する部分以外を除去することによって露出した前記半導体基体の表面に形成されている
ことを特徴とする固体撮像素子。
【請求項２】
前記素子分離層は、酸化膜から成り、厚さが１０ｎｍ乃至３０ｎｍであることを特徴とする請求項１記載の固体撮像素子。
【請求項３】
光電変換素子および前記光電変換素子から信号電荷を読み出すトランジスタを含む画素形成領域と、周辺回路形成領域とが、同一の半導体基体に形成される固体撮像素子において、前記周辺回路形成領域が前記半導体基体に絶縁層が埋め込まれて成る第１の素子分離部を備え、前記画素形成領域が前記半導体基体内に形成された素子分離領域と前記半導体基体から上方に突出した素子分離層とから成る第２の素子分離部を備える固体撮像素子の製造方法であって、
前記半導体基体上に前記素子分離層となる絶縁膜を形成する工程と、
前記素子分離層に対応する部分以外の領域で前記絶縁膜を除去して前記半導体基体の表面を露出させる工程と、
前記露出した基体表面にゲート酸化膜を形成する工程と
を備えることを特徴とする固体撮像素子の製造方法。
【請求項４】
光電変換素子および前記光電変換素子から信号電荷を読み出すトランジスタを含む画素形成領域と、周辺回路形成領域とが、同一の半導体基体に形成される固体撮像素子において、前記周辺回路形成領域が前記半導体基体に絶縁層が埋め込まれて成る第１の素子分離部を備え、前記画素形成領域が前記半導体基体内に形成された素子分離領域と前記半導体基体から上方に突出した素子分離層とから成る第２の素子分離部を備える固体撮像素子の製造方法であって、
前記第１の素子分離部を形成する工程と、
前記半導体基体上に前記素子分離層となる絶縁膜を形成する工程と、
前記素子分離層に対応する部分以外の領域で前記絶縁膜を除去して前記半導体基体の表面を露出させる工程と、
前記露出した基体表面にゲート酸化膜を形成する工程と、
前記トランジスタのソースおよびドレイン領域における不純物を活性化熱処理する工程とを備え、
前記素子分離領域へ不純物を注入する工程を、前記第１の素子分離部を形成する工程と前記トランジスタのソースおよびドレイン領域における不純物を活性化熱処理する工程との間の何れかにおいて行うことを特徴とする固体撮像素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ビデオカメラまたはデジタルスチルカメラ等に用いられる固体撮像素子（イメージセンサ）およびその製造方法に関する。
【背景技術】
【０００２】
固体撮像素子は、複数の画素について光電変換を行うフォトダイオードと、その画素の信号を選択して読み出すＭＯＳトランジスタとにより構成される半導体デバイスであり、例えば、ビデオカメラやデジタルスチルカメラ等に使用されている。このうち、特に、ＣＭＯＳ（相補型ＭＯＳ）プロセスで製造される、いわゆるＣＭＯＳ型固体撮像素子（ＣＭＯＳイメージセンサ）は、低電圧・低消費電力、多機能であり、また、ＳＯＣ（システムオンチップ）技術により周辺回路とワンチップ化可能であるというメリットを有する。そのため、ＣＭＯＳ型固体撮像素子は、携帯電話用のカメラや、デジタルスチルカメラやデジタルビデオカメラの撮像素子として注目されている。
【０００３】
このＣＭＯＳイメージセンサは、同一の半導体基体上に、複数の画素について光電変換を行う複数のフォトダイオードおよびその画素の信号を選択して読み出すＭＯＳトランジスタが二次元状に配列された画素形成領域と、その周辺回路を含む周辺回路形成領域とを備える。従来のＣＭＯＳイメージセンサでは、周辺回路形成領域の各回路はＣＭＯＳトランジスタで形成され、画素形成領域の各画素を構成するＭＯＳトランジスタはすべてＮＭＯＳトランジスタで形成されている。
【０００４】
従来のＣＭＯＳイメージセンサにおいて、周辺回路形成領域に用いられる素子分離構造の断面図を図１１に示す。半導体基板５１内に、Ｎ型半導体ウェル領域５２およびＰ型半導体ウェル領域５３が形成されている。Ｎ型半導体ウェル領域５２内にＰＭＯＳトランジスタ５４が、Ｐ型半導体ウェル領域５３内にＮＭＯＳトランジスタ５５がそれぞれ形成されている。そして、このトランジスタ５４と５５との間には、半導体基板５１内に形成された溝に素子分離層が埋め込まれた、いわゆるトレンチ素子分離（ＳＴＩ：Shallow Trench Isolation）構造から成る素子分離部５６により電気的に分離されている（例えば、特許文献１参照。）。この素子分離部５６には、素子分離層として、例えば酸化膜が埋め込まれている。
【０００５】
この従来のＳＴＩ構造では、各画素を構成するＮＭＯＳトランジスタが、周辺回路形成領域で使用されるＮＭＯＳトランジスタと同一構造の素子分離部５６によって分離されているため、画素形成領域においても同様に、半導体基板５１内に素子分離層が埋め込まれた素子分離部５６が形成されて、隣接する画素セルとの間の分離が行われている。また、画素形成領域の各画素セルに形成されている、例えば転送用トランジスタ、アンプトランジスタ、リセットトランジスタ等のトランジスタのソース／ドレイン拡散層も、それぞれ同様の構成の素子分離部５６によって分離されている。
【０００６】
しかしながら、従来のＳＴＩ構造では、半導体基板５１内に形成された溝に素子分離層を埋め込んで素子分離部５６を形成しているため、半導体基板５１に溝を形成する際のダメージや、さらに製造中の熱処理工程において半導体基板５１と埋め込まれた絶縁層（素子分離層）５６との熱膨張係数の違いから発生する応力等によって、半導体基板５１に歪や結晶欠陥が発生することがある。この歪や結晶欠陥により、不要な電荷（リーク電流、暗電流）が発生して、フォトダイオードに侵入するおそれが生じる。フォトダイオードに蓄積された電荷は、転送用トランジスタを介して転送されるため、歪や結晶欠陥により発生した電荷が、そのまま画素信号に対するノイズ信号となってしまう。
【０００７】
さらに、シリコン基板のような単結晶基板に溝を形成すると、基板の表面だけでなく、溝の側壁にも単結晶の終端部が形成されることになるため、この終端部に形成された界面準位も画像信号に対するノイズ信号の要因となる。
【０００８】
また、従来は、画素を構成するＮＭＯＳトランジスタが、周辺回路形成領域で使用されるＮＭＯＳトランジスタと同一構造の素子分離部５６で分離されていたが、周辺回路形成領域に用いられるＣＭＯＳトランジスタは、微細化技術の最先端プロセスを採用しているケースが多く、さらには高速化、低消費電力、省スペースを主眼として設計されているために電源電圧も低電圧化しているケースも多い。このため、素子分離部５６を周辺回路形成領域のＣＭＯＳトランジスタの設計に合わせて最適化すると、画素形成領域の素子分離部５６が、上述の不要な電荷を発生しやすい構成となってしまうこともある。
【０００９】
そのため、画素形成領域と周辺回路形成領域とにおいて異なる素子分離構造を設けた固体撮像素子が提案されている（例えば、特許文献２参照。）。この構造においては、図１２に示すように、画素形成領域４や周辺回路形成領域２０において、それぞれ半導体基板１０内にトランジスタのソースおよびドレイン領域が形成され、半導体基板１０上に絶縁膜１３を介してトランジスタの（図示しない）ゲート電極等が形成される。また、画素形成領域４においては、さらに上方に、必要に応じて、カラーフィルタやオンチップレンズが形成される。
【００１０】
周辺回路形成領域２０においては、半導体基板１０に絶縁層が埋め込まれて成るＳＴＩ構造の素子分離層２１により第１の素子分離部が形成される。また、基板表面を被覆する絶縁膜１３の下に設けられたソースおよびドレイン領域と画素形成領域４においては、半導体基体内に形成された素子分離領域１１と半導体基体から上方に突出した素子分離層１２よりなる接合分離による第２の素子分離部が形成される。これにより、Ｐ型電荷蓄積領域１５とＮ型電荷蓄積領域１４とで構成されるフォトセンサー部１６や転送用トランジスタ、アンプトランジスタ、リセットトランジスタ等の相互間が絶縁されている。
【００１１】
このＳＴＩ構造と接合分離構造とを組合せた従来技術では、画素形成領域４においては、半導体基体内に形成された素子分離領域（不純物領域）１１により接合分離が行われる。そして、第２の素子分離部では、絶縁層（素子分離層１２）を半導体基体内に深く埋め込んでいないため、第２の素子分離部の周囲の半導体基体に結晶欠陥、ダメージ、界面準位が発生することが抑制され、これら結晶欠陥、ダメージ、界面準位に起因するノイズが低減される。また、周辺回路形成領域２０においては、半導体基体に絶縁層が埋め込まれて成る（ＳＴＩ構造）素子分離層２１により第１の素子分離部が形成されているため、周辺回路の高速化、低消費電力化、省スペース化を同時に実現することが可能になっている。
【特許文献１】特開２００３−１４２６７４号公報（図９）
【特許文献２】特開２００５−３４７３２５号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、上述のＳＴＩ構造と接合分離構造とを組合せた従来技術においては、画素形成領域４の第２の素子分離部に対応する部分のシリコン窒化膜の積層膜に開口を形成して、その開口の表面にシリコン酸化膜を形成することにより、第２の素子分離部が形成される。そのため、第２の素子分離部を薄膜化することが困難なため、画素形成領域４に形成される転送用トランジスタ、リセット用トランジスタ、アンプトランジスタを微細化しにくいという問題がある。この問題を、図１３および図１４を参照しながら説明する。
【００１３】
図１３は、画素形成領域４に形成されるフォトダイオード２とアンプトランジスタ８の断面を模式的に描いたものである。フォトダイオード２は、Ｎ型電荷蓄積領域１４とＰ型電荷蓄積領域１５とからなるフォトセンサー部１６を有し、素子分離領域１１によってアンプトランジスタ８と絶縁されている。また、アンプトランジスタ８は、Ｎ型チャネルが形成されるチャネル層２２、ゲート絶縁膜２３、ゲート電極２４、Ｎ型ソース拡散層２５、Ｎ型ドレイン拡散層２５'を有し、ゲート電極２４がチャネル幅方向の両端で素子分離層１２に乗り上げている。
【００１４】
図１４は、アンプトランジスタ８の上面図および断面図を示す図である。図１４（ａ）はゲート幅が広い場合の上面図、図１４（ｂ）はゲート幅が広い場合の断面図である。また、図１４（ｃ）はゲート幅が狭い場合の上面図、図１４（ｄ）はゲート幅が狭い場合の断面図である。
【００１５】
図１４（ｂ）のようにチャネル幅がゲート電極２４の厚さより十分大きいとき、ポリシリコンよりなるゲート電極２４は、ほぼ全幅に渡って同じ厚さで形成される（ｈ≒ｈ'）。しかし、図１４（ｄ）のようにチャネル幅がゲート電極２４の厚さ程度に狭まると、ゲート電極２４の厚さはチャネル全幅にわたって乗り上げ部分より厚くなる（ｈ'＞ｈ）。これは、左右の素子分離層１２の側面から横方向に成長したゲート電極２４によって開口部が埋まってしまうためである。厚さの差（ｈ'−ｈ）は、素子分離層１２の基板表面からの高さが高いほど大きくなる。このゲート電極に対し、一様なエネルギーで不純物をイオン注入すると、図１４（ｄ）では、チャネル層上で不純物が十分な深さまで到達しない。その結果、チャネル上のゲート絶縁膜近傍で不純物濃度が十分上がらず、ゲート電極内でキャリアの空乏化が起きるために、電流利得の減少やしきい値電圧のばらつきといった問題が発生しやすくなる。
【００１６】
また、チャネル層の幅が素子分離層１２の厚さ程度に狭まると、チャネル層へのイオン注入において、シャドウイングやウェル近接効果によって、チャネル不純物の均一性に素子分離層１２が影響を及ぼすようになり、デバイス特性やその均一性が劣化する。
【００１７】
これらの問題は、素子分離層１２を薄膜化することにより解決するが、素子分離層１２の厚さはＣＭＰの残膜厚で決定されるため、ゲート電極より十分薄い厚さ（例えば２０乃至３０ｎｍの間の厚さ）に、基板全面で均一に制御することは容易ではない。
【００１８】
本発明はこのような状況に鑑みてなされたものであり、固体撮像素子において、画像信号に対するノイズを抑制しながら、周辺回路形成領域のみならず画素形成領域においてもさらに素子間分離領域を微細化することを目的とする。
【課題を解決するための手段】
【００１９】
本発明は、上記課題を解決するためになされたものであり、その第１の側面は、光電変換素子および上記光電変換素子から信号電荷を読み出すトランジスタを含む画素形成領域と、周辺回路形成領域とが、同一の半導体基体に形成される固体撮像素子であって、上記周辺回路形成領域は、上記半導体基体に絶縁層が埋め込まれて成る第１の素子分離部を備え、上記画素形成領域は、上記半導体基体内に形成された素子分離領域と上記半導体基体から上方に突出した素子分離層とから成る第２の素子分離部を備え、上記画素形成領域の上記トランジスタのゲート絶縁膜は、上記素子分離層に対応する部分以外を除去することによって露出した上記半導体基体の表面に形成されていることを特徴とする固体撮像素子である。これにより、半導体基体の表面と素子分離層の直下の基板表面との段差を抑えて、半導体基体に結晶欠陥、ダメージ、界面準位が発生することを抑制し、これら結晶欠陥、ダメージ、界面準位に起因するノイズを低減させるという作用をもたらす。
【００２０】
また、この第１の側面において、上記素子分離層は、酸化膜から成り、厚さを１０ｎｍ乃至３０ｎｍとすることができる。これにより、薄い素子分離層を基板全面で高い膜厚精度により形成させるという作用をもたらす。
【００２１】
また、本発明の第２の側面は、光電変換素子および上記光電変換素子から信号電荷を読み出すトランジスタを含む画素形成領域と、周辺回路形成領域とが、同一の半導体基体に形成される固体撮像素子において、上記周辺回路形成領域が上記半導体基体に絶縁層が埋め込まれて成る第１の素子分離部を備え、上記画素形成領域が上記半導体基体内に形成された素子分離領域と上記半導体基体から上方に突出した素子分離層とから成る第２の素子分離部を備える固体撮像素子の製造方法であって、上記半導体基体上に上記素子分離層となる絶縁膜を形成する工程と、上記素子分離層に対応する部分以外の領域で上記絶縁膜を除去して上記半導体基体の表面を露出させる工程と、上記露出した基体表面にゲート酸化膜を形成する工程とを備えることを特徴とする固体撮像素子の製造方法である。これにより、薄い素子分離層を基板全面で高い膜厚精度により形成させるという作用をもたらす。
【００２２】
また、本発明の第３の側面は、光電変換素子および上記光電変換素子から信号電荷を読み出すトランジスタを含む画素形成領域と、周辺回路形成領域とが、同一の半導体基体に形成される固体撮像素子において、上記周辺回路形成領域が上記半導体基体に絶縁層が埋め込まれて成る第１の素子分離部を備え、上記画素形成領域が上記半導体基体内に形成された素子分離領域と上記半導体基体から上方に突出した素子分離層とから成る第２の素子分離部を備える固体撮像素子の製造方法であって、上記第１の素子分離部を形成する工程と、上記半導体基体上に上記素子分離層となる絶縁膜を形成する工程と、上記素子分離層に対応する部分以外の領域で上記絶縁膜を除去して上記半導体基体の表面を露出させる工程と、上記露出した基体表面にゲート酸化膜を形成する工程と、上記トランジスタのソースおよびドレイン領域における不純物を活性化熱処理する工程とを備え、上記素子分離領域へ不純物を注入する工程を、上記第１の素子分離部を形成する工程と上記トランジスタのソースおよびドレイン領域における不純物を活性化熱処理する工程との間の何れかにおいて行うことを特徴とする固体撮像素子の製造方法である。これにより、素子分離領域の不純物の横方向拡散を回避しながら、素子分離層を薄膜化させるという作用をもたらす。
【発明の効果】
【００２３】
本発明によれば、固体撮像素子において、画像信号に対するノイズを抑制しながら、周辺回路形成領域のみならず画素形成領域においてもさらに素子間分離領域を微細化することができるという優れた効果を奏し得る。
【発明を実施するための最良の形態】
【００２４】
次に本発明の実施の形態について図面を参照して詳細に説明する。
【００２５】
図１は、本発明の実施の形態における固体撮像素子の回路構成例を示す図である。この固体撮像素子は、画素形成領域４と、選択回路５と、出力回路６とを備えている。画素形成領域４は、光電変換を行う複数の画素セル１が二次元状に配列された領域である。選択回路５は、画素形成領域４の画素セル１を選択するための回路である。出力回路６は、画素セル１から読み出された信号を出力するための回路である。出力回路６には、出力信号に対する種々の演算処理等を行う画像処理回路９が接続されている。図２以降では、画素形成領域４以外の領域、すなわち選択回路５と出力回路６と画像処理回路９とを含む領域を、周辺回路形成領域２０と呼称する。
【００２６】
画素形成領域４の画素セル１は、フォトダイオード２と、転送用トランジスタ３、リセット用トランジスタ７およびアンプトランジスタ８の３個のＭＯＳトランジスタとにより構成されている。フォトダイオード２は、入射光を電気信号に光電変換する光センサである。転送用トランジスタ３は、フォトダイオード２のカソードの電圧をリセット用トランジスタ７のソースおよびアンプトランジスタ８のゲートに転送するためのトランジスタである。リセット用トランジスタ７は、フォトダイオード２の状態をリセットするためのトランジスタである。アンプトランジスタ８は、転送用トランジスタ３から転送されたフォトダイオード２のカソードの電圧を出力回路６に供給するためのトランジスタである。
【００２７】
図２は、本発明の実施の形態における固体撮像素子の断面図の一例を示す図である。この固体撮像素子では、例えばＮ型のシリコン基板から成る同一の半導体基板１０に、フォトダイオード２を含む複数の画素セル１が２次元状に形成された画素形成領域４と、選択回路５や出力回路６を含む周辺回路形成領域２０とが形成されている。図２には、画素形成領域４の中の素子としてフォトダイオード２とアンプトランジスタ８を図示し、周辺回路形成領域２０の中の素子としてＮ型チャネルトランジスタ２６を図示している。
【００２８】
周辺回路形成領域２０においては、図１１に示した従来の素子分離部５６の構成と同様に、半導体基板１０にシリコン酸化膜等の素子分離層２１が埋め込まれた素子分離部が形成されている。すなわち、この素子分離部は、いわゆるトレンチ素子分離（ＳＴＩ）構造となっている。
【００２９】
周辺回路形成領域２０におけるＮ型チャネルトランジスタ２６は、ゲート酸化膜（絶縁膜）３２の下に、ソース拡散層２９およびドレイン拡散層２９'を有しており、両者間にはチャネル層２７が設けられる。ソース拡散層２９は、ＬＤＤ（Lightly Doped Drain）拡散層３６および高濃度拡散層３９を備える。同様に、ドレイン拡散層２９'は、ＬＤＤ拡散層３６'および高濃度拡散層３９'を備える。また、ゲート酸化膜３２の上にはゲート電極２４'が設けられ、その側壁にはゲート側壁絶縁膜３７'が形成される。
【００３０】
また、画素形成領域４においては、半導体基板上に突出した素子分離層１２と基板内に埋め込まれた拡散層（チャネルストップ層）で構成されたＰ型の素子分離領域１１とが、画素形成領域４内のフォトセンサーやトランジスタ相互間を絶縁している。
【００３１】
画素形成領域４におけるアンプトランジスタ８は、ゲート酸化膜（絶縁膜）３１の下に、ソース拡散層２５およびドレイン拡散層２５'を有しており、両者間にはチャネル層２２が設けられる。ソース拡散層２５は、ＬＤＤ拡散層３５および高濃度拡散層３８を備える。同様に、ドレイン拡散層２５'は、ＬＤＤ拡散層３５'および高濃度拡散層３８'を備える。また、ゲート酸化膜３１の上にはゲート電極２４が設けられ、その側壁にはゲート側壁絶縁膜３７が形成される。
【００３２】
また、半導体基板１０内に形成されたＮ型の電荷蓄積領域１４と、半導体基板１０の表面付近に形成されたＰ型（Ｐ＋）の正電荷蓄積領域１５とによりフォトセンサー部１６が構成されている。
【００３３】
なお、図示しないが、画素形成領域４においては、さらに上方に、必要に応じてカラーフィルタやオンチップレンズが形成される。
【００３４】
素子分離領域１１は、低エネルギーのイオン注入で形成される上部１１Ａと、それよりも高いエネルギーのイオン注入で形成される下部１１Ｂとを有している。１１Ａの幅と１１Ｂの幅は同等でも異なっていてもよいが、好ましくは、フォトセンサー部１６の端部において、１１Ａが１１Ｂよりもフォトセンサー部１６側に張り出すように形成される。
【００３５】
図３は、本発明の実施の形態における素子分離層１２の製造工程における断面を示す拡大図である。この図から分かるように、フォトセンサー部１６の基板表面を覆うゲート酸化膜３１が、素子分離層１２をエッチング除去した後の基板表面に形成されるため、フォトセンサー部１６の基板表面と素子分離層１２直下の基板表面との段差Ｄは、高々ゲート酸化膜３１の厚さＷ程度に抑えられる。これにより、素子分離部の周囲の半導体基体に結晶欠陥、ダメージ、界面準位が発生することが抑制され、これら結晶欠陥、ダメージ、界面準位に起因するノイズが低減される。
【００３６】
本発明の実施の形態では、図１２に示した従来の構造のように、飽和電荷量Ｑｓを増やすために、フォトセンサー部１６の表面のＰ型の正電荷蓄積領域１５を素子分離領域１１の上部１１Ａと接続して形成し、フォトセンサー部１６のＮ型の電荷蓄積領域１４を素子分離層１２の下まで延在して、素子分離領域１１の下部１１Ｂと接する部分まで形成し、光電変換領域を素子分離層１２の下まで延在させている。このような構造を採用した場合であっても、本発明の実施の形態では、上述のようにフォトセンサー部１６の基板表面と素子分離層１２直下の基板表面との段差を高々ゲート酸化膜３１の厚さ程度に抑えたことにより、素子分離層１２直下の基板表面がエッチングによるダメージを受けないという効果が得られる。また、フォトセンサー部１６と素子分離領域１１および素子分離層１２との境界領域の段差や応力に起因する結晶欠陥や界面準位の発生が図１２に示した従来の構造より抑制され、これらに起因するノイズが低減されるという効果が得られる。
【００３７】
画素形成領域４の素子分離層１２の高さおよび素子分離領域１１表面の不純物濃度は、素子分離層１２にゲート電極が乗り上げた領域で十分高いしきい値電圧が得られるように定められる。例えば、素子分離領域１１の表面濃度を１×１０１８ｃｍ−３としたときは、素子分離層１２の高さを基板表面から１０ｎｍ以上とすることが望ましい。
【００３８】
次に本発明の実施の形態における固体撮像素子の製造方法について図面を参照して説明する。
【００３９】
図４（ａ）を参照すると、半導体基板１０（例えば、シリコン基板）の表面を酸化することにより、シリコン酸化膜６１が形成される。このシリコン酸化膜６１の厚さは、例えば５ｎｍ乃至２０ｎｍに形成される。次に、シリコン酸化膜６１上に、ＣＶＤ（化学的気相成長）法により、シリコン窒化膜６２が形成される。このシリコン窒化膜６２の厚さは、例えば１００ｎｍ乃至２００ｎｍに形成される。
【００４０】
図４（ｂ）を参照すると、周辺回路形成領域２０において、通常の方法により、シリコン窒化膜６２、シリコン酸化膜６１、半導体基板１０がエッチングされて、半導体基板１０に溝（トレンチ）６３が形成される。その後、さらに溝６３の表面が比較的高温により酸化されて、シリコン酸化膜６４が形成される。このシリコン酸化膜６４の厚さは、例えば５ｎｍ乃至２０ｎｍに形成される。
【００４１】
図４（ｃ）を参照すると、ＨＤＰ（高密度プラズマ）法により、シリコン酸化膜６５を溝６３の深さよりも十分厚く堆積した後、ＣＭＰ法等により表面を平坦化し、溝６３内のみにシリコン酸化膜６５を残す。これにより、周辺回路形成領域２０に、シリコン酸化膜６４およびシリコン酸化膜６５から成る素子分離層２１が形成される。その際、素子分離層２１のトレンチ部分の界面を安定化させるために、長時間、高温下でアニール処理が行われる。
【００４２】
図５（ａ）を参照すると、シリコン窒化膜６２は、ホット燐酸液により除去される。
【００４３】
図５（ｂ）を参照すると、通常のリソグラフィー技術およびイオン注入技術により、シリコン酸化膜６１をスルー膜として、画素形成領域４のチャネル層２２とフォトセンサー部１６のＮ型電荷蓄積領域１４、および、周辺回路形成領域２０の中のチャネル層２７に、選択的に、それぞれの適正条件でウェル形成としきい値調整のための不純物がイオン注入される。同図にはチャネル層２２および２７の２種類しか図示していないが、ウェル形成としきい値調整のイオン注入は、回路を構成するトランジスタの種類毎に、それぞれの適正条件に従って順次行われる。一部のまたは一連のイオン注入が終わった後、Ｎ型電荷蓄積領域１４、チャネル層２２および２７の活性化アニールを行ってもよい。
【００４４】
図５（ｃ）を参照すると、半導体基板１０をＤＨＦ（Dilute HydroFluoric acid：希フッ酸）などのエッチング液に浸漬することにより、シリコン酸化膜６１が除去される。
【００４５】
図６（ａ）を参照すると、半導体基板１０の表面が熱酸化されて、画素形成領域２０の素子分離層１２となる酸化膜６６が形成される。この酸化膜６６の膜厚は、例えば１０ｎｍ乃至３０ｎｍの間で適宜選ぶことができる。
【００４６】
図６（ｂ）を参照すると、通常のリソグラフィー技術により、画素形成領域４の素子分離領域になる部分を（図示しない）レジストによって被覆した後、半導体基板１０をＤＨＦなどのエッチング液に浸漬することにより酸化膜６６が除去されて、素子分離層１２が形成される。
【００４７】
図６（ｃ）を参照すると、酸化膜６６が除去された後、半導体基板１０の表面が熱酸化されて、画素形成領域４および周辺回路形成領域２０におけるトランジスタのゲート酸化膜３１が形成される。このゲート酸化膜３１の厚さは、続けて別のゲート酸化が行われる場合にはその酸化工程で膜厚が増える分を考慮して定められる。
【００４８】
図７（ａ）を参照すると、周辺回路形成領域２０において、画素形成領域４のトランジスタより薄いゲート酸化膜を有するトランジスタを形成する場合には、通常のリソグラフィー技術によって画素形成領域４を（図示しない）レジストで被覆した後、半導体基板１０をＤＨＦなどのエッチング液に浸漬することにより、酸化膜３１が除去される。
【００４９】
図７（ｂ）を参照すると、酸化膜３１が除去された後、半導体基板１０の表面が熱酸化されて、周辺回路形成領域２０のトランジスタのゲート酸化膜３２が形成される。これに伴い、酸化膜３１の膜厚も厚くなる。さらに異なる膜厚のゲート酸化膜を形成する場合は、図７（ａ）および（ｂ）に準じた工程を繰り返すことにより、異なる膜厚のゲート酸化膜が所定の領域に選択的に形成される。
【００５０】
図７（ｃ）を参照すると、半導体基板１０全面を（図示しない）レジストで被覆した後、リソグラフィー技術により、素子分離領域１１の上にレジストの開口部が形成される。続いて、Ｐ型不純物（例えば、ボロン）を、１×１０１２乃至５×１０１３個／ｃｍ２の濃度でイオン注入することにより、素子分離領域１１の上部１１Ａが形成される。
【００５１】
続いて、素子分離領域１１の上の開口部に（図示しない）より狭いレジスト膜を形成した後、Ｐ型不純物（例えば、ボロン）を５×１０１２乃至１×１０１４個／ｃｍ２の濃度でイオン注入することにより、素子分離領域１１の下部１１Ｂが形成される。
【００５２】
図８（ａ）を参照すると、通常の方法により、画素形成領域４と周辺回路形成領域２０の中のそれぞれのトランジスタに対して、ポリシリコンからなるゲート電極２４および２４'が形成される。また、ＬＤＤ拡散層３５、３５'、３６および３６'にイオン注入が行われる。
【００５３】
図８（ｂ）を参照すると、通常の方法により、ゲート電極２４および２４'の側壁にゲート側壁絶縁膜３７、３７'が形成される。また、高濃度拡散層３８、３８'、３９および３９'にイオン注入が行われる。
【００５４】
図８（ｃ）を参照すると、通常の方法により、フォトセンサー部１６のＰ型電荷蓄積領域１５へのイオン注入が行われる。また、不純物の活性化アニールが行われる。
【００５５】
この後、必要に応じて、画素形成領域４に（図示しない）カラーフィルタやオンチップレンズ等が形成されて、固体撮像素子が製造される。
【００５６】
ここで説明した工程は一例に過ぎず、各工程の順序はこれに限定されない。例えば、素子分離領域１１へのイオン注入は、上部１１Ａおよび下部１１Ｂの不純物が熱処理により横方向に拡散することを避けるために、なるべく後の工程で行われることが望ましい。すなわち、これにより、素子分離領域１１が高濃度・微細化されるため、素子間分離領域の寸法を縮小することができる。但し、各熱処理工程の前に素子分離領域１１へのイオン注入を行うことも可能である。より具体的には、素子分離領域１１へのイオン注入（図７（ｃ））は、（１）素子分離層１２の熱酸化工程（図６（ａ）の酸化膜６６形成）とその前の熱処理工程（図４（ｃ）のアニール）との間、（２）画素形成領域４のゲート酸化工程（図６（ｃ）のゲート酸化膜３１形成）の直前、（３）周辺回路形成領域２０のゲート酸化工程（図７（ｂ）のゲート酸化膜３２形成）の直前、（４）周辺回路形成領域２０のゲート酸化工程（図７（ｂ）のゲート酸化膜３２形成）とソース・ドレイン不純物の活性化アニール工程（図８（ｃ）の活性化アニール）との間、または、（５）フォトセンサー部１６のＰ型電荷蓄積領域１５へのイオン注入（図８（ｃ））と同一工程の、何れのタイミングで行ってもよい。
【００５７】
このように、本発明の実施の形態によれば、従来のＳＴＩ構造形成工程に対して、必要最小限の工程を付加することにより、周辺回路形成領域２０にはＳＴＩ構造による素子分離層２１を形成し、画素形成領域４には素子分離層１２と接合分離の素子分離領域１１とを形成することができる。すなわち、熱酸化による酸化膜６６を形成した後に、素子分離層１２に対応する部分以外の酸化膜６６をエッチング除去して、その残部を素子分離層１２とすることにより、従来よりも薄い素子分離層１２を、基板全面で高い膜厚精度で形成可能となる。その結果、ゲート電極２４の厚さより狭いゲート長においても、ゲート電極の厚さがゲート全幅に渡って均一化される結果、ゲート電極内の不純物濃度も均一化され、ゲート電極内の空乏化に起因するトランジスタ特性の劣化やばらつきが低減される。また、これにより、素子分離層１２の基板への埋め込みが皆無となり、素子分離部の周囲の半導体基体に結晶欠陥、ダメージ、界面準位が発生することが抑制され、これら結晶欠陥、ダメージ、界面準位に起因するノイズが低減することができる。
【００５８】
なお、本発明の実施の形態は本発明を具現化するための一例を示したものであり、これに限定されるものではなく本発明の要旨を逸脱しない範囲において種々の変形を施すことができる。
【００５９】
例えば、変形例として、ロジック部の動作速度を向上させるために、周辺回路形成領域２０のトランジスタのゲート絶縁膜に高誘電率材料（ｈｉｇｈ−ｋ材料）を使用し、ゲート電極を金属（メタル）によって構成することもできる。
【００６０】
図９（ａ）を参照すると、図８（ｃ）の工程を終えた半導体基板１０の表面に、プラズマＣＶＤ法によって絶縁膜７０を堆積させる。絶縁膜７０は、例えばＳｉＯ２により形成することができる。この絶縁膜７０の膜厚は、ゲート電極２４の高さより十分厚くする。続いて、ＣＭＰ技術により、堆積した絶縁膜７０をエッチングし、ゲート電極２４の上面を露出させる。
【００６１】
図９（ｂ）を参照すると、リソグラフィー技術により画素形成領域４のトランジスタのゲート領域をレジスト７１で被覆した後、反応性イオンエッチングを行うことにより、周辺回路形成領域２０のトランジスタのゲート電極２４'がエッチング除去される。さらに、その下のゲート絶縁膜をフッ化水素酸を含む溶液でエッチング除去することにより、チャネル領域のＳｉ基板が露出され、ゲート開口部７２が形成される。
【００６２】
図１０（ａ）および（ｂ）を参照すると、ｈｉｇｈ−ｋ層７３およびメタルゲート層７４が順次積層される。ｈｉｇｈ−ｋ層７３とメタルゲート層７４の組み合わせは、たとえばＨｉｇｈ−ｋ層７３をＨｆＯ２、メタルゲート層７４をＨｆＳｉ／ＴｉＮ／Ｗの積層膜とすることができる。
【００６３】
図１０（ｃ）を参照すると、ＣＭＰ技術により、Ｈｉｇｈ−ｋ層７３とメタルゲート層７４をエッチングすることにより、これらがゲート開口部７２に埋め込まれ、周辺回路形成領域２０のトランジスタの基本構造が完成する。
【００６４】
この変形例によれば、画素形成領域４のトランジスタの雑音特性を劣化させることなく、周辺回路形成領域２０のトランジスタの電流駆動能力を上げることが可能となるため、周辺回路形成領域２０で行う画像信号処理を、より高速に、より低い消費電力で実行することが可能となる。
【００６５】
上述のように、本発明の実施の形態は本発明を具現化するための一例を示したものであり、以下に示すように特許請求の範囲における発明特定事項とそれぞれ対応関係を有するが、これに限定されるものではなく本発明の要旨を逸脱しない範囲において種々の変形を施すことができる。
【００６６】
すなわち、請求項１乃至４において、光電変換素子は例えばフォトダイオード２に対応する。また、信号電荷を読み出すトランジスタは例えば転送用トランジスタ３などに対応する。また、画素形成領域は例えば画素形成領域４に対応する。また、周辺回路形成領域は例えば周辺回路形成領域２０に対応する。また、第１の素子分離部は例えば素子分離層２１に対応する。また、素子分離領域は例えば素子分離領域１１に対応する。また、素子分離層は例えば素子分離層１２に対応する。また、第２の素子分離部は例えば素子分離領域１１および素子分離層１２に対応する。また、ゲート絶縁膜は例えばゲート酸化膜３１に対応する。
【００６７】
また、請求項３および４において、絶縁膜を形成する工程は例えば図６（ａ）の工程に対応する。また、半導体基体の表面を露出させる工程は例えば図６（ｂ）の工程に対応する。また、ゲート酸化膜を形成する工程は例えば図６（ｃ）の工程に対応する。
【００６８】
また、請求項４において、素子分離領域へ不純物を注入する工程は例えば図７（ｃ）の工程に対応する。また、不純物を活性化熱処理する工程は例えば図８（ｃ）の工程に対応する。
【図面の簡単な説明】
【００６９】
【図１】本発明の実施の形態における固体撮像素子の回路構成例を示す図である。
【図２】本発明の実施の形態における固体撮像素子の断面図の一例を示す図である。
【図３】本発明の実施の形態における素子分離層１２の製造工程における断面を示す拡大図である。
【図４】本発明の実施の形態における固体撮像素子の製造方法の第１の工程を示す図である。
【図５】本発明の実施の形態における固体撮像素子の製造方法の第２の工程を示す図である。
【図６】本発明の実施の形態における固体撮像素子の製造方法の第３の工程を示す図である。
【図７】本発明の実施の形態における固体撮像素子の製造方法の第４の工程を示す図である。
【図８】本発明の実施の形態における固体撮像素子の製造方法の第５の工程を示す図である。
【図９】本発明の実施の形態における固体撮像素子の製造方法の第６の工程を示す図である。
【図１０】本発明の実施の形態における固体撮像素子の製造方法の第７の工程を示す図である。
【図１１】ＳＴＩ構造を有する従来技術を示す図である。
【図１２】ＳＴＩ構造と接合分離構造とを組合せた従来技術を示す図である。
【図１３】図１２の従来技術の接合分離構造を示す図である。
【図１４】従来技術の問題点を説明するための図である。
【符号の説明】
【００７０】
１  画素セル
２  フォトダイオード
３  転送用トランジスタ
４  画素形成領域
５  選択回路
６  出力回路
７  リセット用トランジスタ
８  アンプトランジスタ
９  画像処理回路
１０  半導体基板
１１  素子分離領域
１２  素子分離層
１３  絶縁膜
１４  Ｎ型電荷蓄積領域
１５  Ｐ型電荷蓄積領域
１６  フォトセンサー部
２０  周辺回路形成領域
２１  素子分離層
２２、２７  チャネル層
２３  ゲート絶縁膜
２４  ゲート電極
２５、２９  Ｎ型ソース拡散層
２５'、２９'  Ｎ型ドレイン拡散層
２６  Ｎ型チャネルトランジスタ
３１、３２  ゲート酸化膜
３５、３６  ＬＤＤ拡散層
３７  ゲート側壁絶縁膜
３８、３９  高濃度拡散層
６１  シリコン酸化膜
６２  シリコン窒化膜
６３  溝
６４、６５  シリコン酸化膜
６６  酸化膜
７０  絶縁膜
７１  レジスト
７２  ゲート開口部
７３  Ｈｉｇｈ−ｋ層
７４  メタルゲート層
【図１】
2009088447.tif 000003
【図２】
2009088447.tif 000004
【図３】
2009088447.tif 000005
【図４】
2009088447.tif 000006
【図５】
2009088447.tif 000007
【図６】
2009088447.tif 000008
【図７】
2009088447.tif 000009
【図８】
2009088447.tif 000010
【図９】
2009088447.tif 000011
【図１０】
2009088447.tif 000012
【図１１】
2009088447.tif 000013
【図１２】
2009088447.tif 000014
【図１３】
2009088447.tif 000015
【図１４】
2009088447.tif 000016