(57)【要約】【課題】不揮発性メモリとそのコントローラ部での各々の電圧検出器間の検出誤差による問題を生じることがなく、かつ回路規模を減少することが可能な不揮発性メモリカードを提供することである。【解決手段】不揮発性メモリカード１００Ａは、不揮発性メモリ１１０Ａとそのコントローラ部１２０Ａを具備し、不揮発性メモリ１１０Ａ及びコントローラ部１２０Ａはそれぞれに対応して第１のロジック部１１１及び第２のロジック部１２１を備え、不揮発性メモリ１１０Ａは不揮発性メモリ及びコントローラ部へ外部から供給される電源電圧を検出する電圧検出器１１２ｂを備え、その検出出力を電圧検出器が設けられている不揮発性メモリの第１のロジック部に供給すると同時に、バッファアンプを介してコントローラ部の第２のロジック部又は／及び追加した１つ以上の不揮発性メモリ１１０Ｂのロジック部１１１’に供給可能とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
不揮発性メモリとそのコントローラ部を具備し、
前記不揮発性メモリ及び前記コントローラ部はそれぞれに対応して第１及び第２のロジック部を備え、
前記不揮発性メモリは前記不揮発性メモリ及び前記コントローラ部の両方へ供給される外部電源電圧を検出する電圧検出器を備え、
前記電圧検出器からの検出出力を該電圧検出器が設けられている前記不揮発性メモリの第１のロジック部に供給すると同時に、バッファアンプを介して前記コントローラ部の第２のロジック部又は／及び追加した１つ以上の不揮発性メモリのロジック部に供給することを特徴とする不揮発性メモリカード。
【請求項２】
不揮発性メモリとそのコントローラ部を具備し、
前記不揮発性メモリ及び前記コントローラ部はそれぞれに対応して第１及び第２のロジック部を備え、
前記不揮発性メモリは前記不揮発性メモリ及び前記コントローラ部の前記第１及び第２のロジック部の両方へ電源電圧を供給するためのレギュレータを備え、
前記レギュレータからの電源電圧を、該レギュレータが設けられている前記不揮発性メモリの第１のロジック部に供給すると同時に、バッファアンプを介して前記コントローラ部の第２のロジック部又は／及び追加した１つ以上の不揮発性メモリのロジック部に供給することを特徴とする不揮発性メモリカード。
【請求項３】
不揮発性メモリとそのコントローラ部を具備し、
前記不揮発性メモリ及び前記コントローラ部はそれぞれに対応して第１及び第２のロジック部を備え、
前記不揮発性メモリは前記不揮発性メモリ及び前記コントローラ部の前記第１及び第２のロジック部の両方へクロックを供給するための発振器を備え、
前記発振器からのクロックを、該発振器が設けられている前記不揮発性メモリの第１のロジック部の一方に供給すると同時に、バッファアンプを介して前記コントローラ部の第２のロジック部又は／及び追加した１つ以上の不揮発性メモリのロジック部に供給することを特徴とする不揮発性メモリカード。
【請求項４】
前記不揮発性メモリは基準電圧を発生する基準電圧回路を備え、
前記基準電圧回路からの基準電圧を該基準電圧回路が設けられている前記不揮発性メモリの第１のレギュレータに供給する一方バッファアンプを介して前記コントローラ部に設けられた第２のレギュレータ又は／及び追加した１つ以上の不揮発性メモリのレギュレータに供給することを特徴とする請求項２に記載の不揮発性メモリカード。
【請求項５】
前記不揮発性メモリは基準クロックを発生する基準発振器を備え、
前記基準発振器からの基準クロックを該基準発振器が設けられている前記不揮発性メモリの第１の周波数逓倍器に供給すると同時に、バッファアンプを介して前記コントローラ部に設けられた第２の周波数逓倍器又は／及び追加した１つ以上の不揮発性メモリの周波数逓倍器に供給することを特徴とする請求項３に記載の不揮発性メモリカード。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリとコントローラ部から構成される不揮発性メモリカードに関する。
【背景技術】
【０００２】
ＮＡＮＤフラッシュカードは、書き換えが可能で、電源を切ってもデータが消えずかつ一括消去が可能な不揮発性メモリカードの一種である。回路規模を小さくすることが可能であり、大容量化に向いていることから、近年はデジタルカメラ、携帯音楽プレイヤー、携帯電話などのストレージデバイスとして広く用いられている。
【０００３】
ＮＡＮＤフラッシュカードは、ＮＡＮＤフラッシュメモリとそのコントローラＬＳＩとから構成されている（例えば特許文献１参照）。  
ＮＡＮＤフラッシュメモリは、ロジック部とアナログ部とメモリセルアレイとを備え、コントローラＬＳＩはロジック部とアナログ部とを備えている。
【０００４】
ここで、ＮＡＮＤフラッシュメモリとコントローラＬＳＩにおいて、それぞれのアナログ部はそれぞれのロジック部に必要なレギュレータ電圧や、外部から供給される電源電圧が最低保証電圧に達していることを示す検出信号（リセット信号）、及び動作クロックを生成して、ロジック部に供給している。
【０００５】
従って、ＮＡＮＤフラッシュメモリのアナログ部とコントローラＬＳＩのアナログ部は同様な回路機能（例えばそれぞれの電圧検出機能）を備えた構成となっているために、回路規模の増大の原因となっていると共に、２つの電圧検出機能それぞれについての最低保証電圧の検出レベルに検出誤差を生じていると、その検出誤差に起因してＮＡＮＤフラッシュメモリとコントローラＬＳＩのどちらか一方が動作せず、ＮＡＮＤフラッシュカードが正常に動作しない状態を生ずるという問題がある。
【特許文献１】特開２００６−４８７７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこで、本発明は上記の問題に鑑み、コントローラ部に用いられる電圧検出器と不揮発性メモリに内蔵されている電圧検出器との検出電圧の誤差による不動作等の問題を生じることがないと共に、回路規模を減少することが可能な不揮発性メモリカードを提供することを目的とするものである。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、不揮発性メモリとそのコントローラ部を具備し、前記不揮発性メモリ及び前記コントローラ部はそれぞれに対応して第１及び第２のロジック部を備え、前記不揮発性メモリは前記不揮発性メモリ及び前記コントローラ部の両方へ供給される外部電源電圧を検出する電圧検出器を備え、前記電圧検出器からの検出出力を該電圧検出器が設けられている前記不揮発性メモリの第１のロジック部に供給すると同時に、バッファアンプを介して前記コントローラ部の第２のロジック部又は／及び追加した１つ以上の不揮発性メモリのロジック部に供給することを特徴とする不揮発性メモリカードが提供される。
【０００８】
本発明の他の態様によれば、不揮発性メモリとそのコントローラ部を具備し、前記不揮発性メモリ及び前記コントローラ部はそれぞれに対応して第１及び第２のロジック部を備え、前記不揮発性メモリは前記不揮発性メモリ及び前記コントローラ部の前記第１及び第２のロジック部の両方へ電源電圧を供給するためのレギュレータを備え、前記レギュレータからの電源電圧を、該レギュレータが設けられている前記不揮発性メモリの第１のロジック部に供給すると同時に、バッファアンプを介して前記コントローラ部の第２のロジック部又は／及び追加した１つ以上の不揮発性メモリのロジック部に供給することを特徴とする不揮発性メモリカードが提供される。
【０００９】
本発明の他の態様によれば、不揮発性メモリとそのコントローラ部を具備し、前記不揮発性メモリ及び前記コントローラ部はそれぞれに対応して第１及び第２のロジック部を備え、前記不揮発性メモリは前記不揮発性メモリ及び前記コントローラ部の前記第１及び第２のロジック部の両方へクロックを供給するための発振器を備え、前記発振器からのクロックを、該発振器が設けられている前記不揮発性メモリの第１のロジック部の一方に供給すると同時に、バッファアンプを介して前記コントローラ部の第２のロジック部又は／及び追加した１つ以上の不揮発性メモリのロジック部に供給することを特徴とする不揮発性メモリカードが提供される。
【発明の効果】
【００１０】
本発明によれば、コントローラ部に用いられる電圧検出器と不揮発性メモリに内蔵されている電圧検出器との検出電圧の誤差による不動作等の問題を生じることがないと共に、回路規模を減少することが可能な不揮発性メモリカードを提供することができる。
【発明を実施するための最良の形態】
【００１１】
発明の実施の形態について図面を参照して説明する。  
図１乃至図７で本発明の実施形態を説明する前に、図８を参照して本発明に関連した技術を説明する。不揮発性メモリカードとしてＮＡＮＤフラッシュカードについて説明する。
【００１２】
図８は本発明に関連した技術のＮＡＮＤフラッシュカードの構成を示すブロック図である。  
図８に示すように、ＮＡＮＤフラッシュカード１００は、ＮＡＮＤフラッシュメモリ１１０とそのコントローラ部としてのコントローラＬＳＩ１２０から構成される。ＮＡＮＤフラッシュメモリ１１０とコントローラＬＳＩ１２０とは別チップで構成されている。各チップ上に記入した□は、電源電圧やデジタル信号についての、入力端子及び入力バッファを含む入力回路部、或いは、出力バッファ及び出力端子を含む出力回路部を示している。コントローラＬＳＩ１２０は、デジタル信号を入出力するホストバス(又はカード外部端子)とデジタル信号を記憶するＮＡＮＤフラッシュメモリ１１０との間を繋ぐブリッジＬＳＩとして機能する。
【００１３】
コントローラＬＳＩ１２０は、ロジック部１２１とアナログ部１２２から成る。  
ここで、ＮＡＮＤフラッシュカードを例えばＳＤＴＭカードであるとすると、ロジック部１２１は、コントローラＬＳＩ１２０の入力側の規格であるＳＤＴＭバススペックを出力側の規格であるＮＡＮＤバススペックに変換する機能を有している。また、アナログ部１２２は、ロジック部１２１の動作に必要な電源電圧（レギュレータ電圧）、クロック信号、及び最低保証電圧を検出したことを示す検出信号（リセット信号）を生成してロジック部１２１に供給する機能を有している。
【００１４】
アナログ部１２２は、ロジック部１２１へ安定化電源電圧を供給するレギュレータ１２２ａと、カード外部から供給される外部電源電圧（正確には最低保証電圧）を検出するための電圧検出器１２２ｂと、ロジック部１２１へ動作クロックを供給する発振器１２２ｃと、レギュレータ１２２ａ及び電圧検出器１２２ｂに基準電圧を供給する基準電圧回路１２２ｄとを有する。発振器１２２ｃは、基準発振器１２２ｃ-1とその基準発振信号に基づいてクロック信号を発生する周波数逓倍器１２２ｃ-2とを有する。
【００１５】
一方、ＮＡＮＤフラッシュメモリ１１０は、ロジック部１１１とアナログ部１１２とメモリセルアレイ１１３から成る。  
ここで、ロジック部１１１は、ＮＡＮＤフラッシュメモリ１１０へのデータの書き込み時に、ＮＡＮＤフラッシュメモリ１１０の入力側の規格であるＮＡＮＤバススペックに準じて入力されたデジタル信号を受け付け、メモリセルアレイにデータを書き込む機能を有している。また、ロジック部１１１は、ＮＡＮＤフラッシュメモリ１１０からのデータの読み出し時に、メモリセルアレイからデータを読み出し、読み出されたデータをＮＡＮＤバススペックに準ずるデジタル信号に変換して出力する機能を有している。更に、アナログ部１１２は、ロジック部１１１の動作に必要な電源電圧（レギュレータ電圧）、クロック信号、及び、最低保証電圧を検出したことを示す検出信号（リセット信号）を生成してロジック部１１１に供給する機能を有している。
【００１６】
アナログ部１１２は、コントローラＬＳＩ１２０のアナログ部１２２と同様に、 ロジック部１１１及びメモリセルアレイ１１３へ安定化電源電圧を供給するレギュレータ１１２ａと、カード外部から供給される外部電源電圧（正確には最低保証電圧）を検出するための電圧検出器１１２ｂと、ロジック部１１１及びメモリセルアレイ１１３へのクロックを供給する発振器１２２ｃと、レギュレータ１１２ａ及び電圧検出器１１２ｂに基準電圧を供給する基準電圧回路１１２ｄとを有する。発振器１１２ｃは、基準発振器１１２ｃ-1とその基準発振信号に基づいてクロック信号を発生する周波数逓倍器１１２ｃ-2とを有する。
【００１７】
コントローラＬＳＩ１２０のアナログ部１２２には、少なくとも、（ａ）カード外部から供給される外部電源電圧を検出する電圧検出器１２２ｂ、（ｂ）ロジック部１２１へのクロックを供給する発振器１２２ｃ、(c)ロジック部１２１への電源電圧を供給するレギュレータ１２２ａが実装され、またＮＡＮＤフラッシュメモリ１１０のアナログ部１１２もほぼ同様な構成となっている。このようにＮＡＮＤフラッシュメモリ１１０及びコントローラＬＳＩ１２０に同様な２つのアナログ部が存在することによって、次に示すような問題がある。
【００１８】
(1)アナログ部が占有面積及びコストの増大の１つの要因になっている。  
(2)コントローラＬＳＩ１２０の電圧検出器１２２ｂとＮＡＮＤフラッシュメモリ１１０に内蔵されている電圧検出器１１２ｂとに関しては、電圧検出器１２２ｂ，１２２ａの検出電圧間に誤差が生じることにより次のうちどちらか一方が必ず発生する。すなわち、
ａ．ＮＡＮＤフラッシュメモリの最低保証電圧(Ｖddmin)まで電圧保証できるカードを製造できない。  
ｂ．ＮＡＮＤフラッシュメモリの最低保証電圧を割り込んだ電圧にてＮＡＮＤフラッシュメモリを動作させてしまう可能性がある。
【００１９】
このａ，ｂの問題について具体的に説明する。  
例えば、ＮＡＮＤフラッシュメモリ１１０の電圧検出器１１２ｂが２．７Ｖ以上の電圧を検出可能であるとすると、コントローラＬＳＩ１２０の電圧検出器１２２ｂも２．７Ｖ以上の電圧を検出可能であれば、両方の電圧検出器１１２ｂ，１２２ｂともに同じ外部電源電圧の入力に対して問題を生じないが、電圧検出器１１２ｂ，１２２ｂの検出機能に製造上の誤差があると、問題が生ずる。
【００２０】
すなわち、ＮＡＮＤフラッシュメモリ１１０が２．７Ｖ以上で動作を開始するということになると、コントローラＬＳＩ１２０も同様に２．７Ｖ以上で動作を開始すればよいが、両者とも２．７Ｖ以上で動作を開始させようとしても電圧検出器１１２ｂ，１２２ｂの検出電圧間に製造上に起因した誤差が必ず発生する。仮に、誤差に基因して、コントローラＬＳＩ１２０の電圧検出器１２２ｂが２．５Ｖ以上で検出動作し、ＮＡＮＤフラッシュメモリ１１０の電圧検出器１１２ｂが２．７Ｖ以上で検出動作したとすると、外部から入力する外部電源電圧が２．６Ｖのときに問題が生じる。外部電源電圧が２．６Ｖのときは、コントローラＬＳＩ１２０は問題のないレベルになったとして動作を開始するが、ＮＡＮＤフラッシュメモリ１１０では２．６Ｖは最低保証電圧２．７Ｖに達していないので（最低保証範囲外であるとして）動作しないことになる。つまり、外部電源電圧が２．６Ｖでは、コントローラＬＳＩ１２０は動作可能な状態になるがＮＡＮＤフラッシュメモリ１１０はまだ動作を開始できないことになる。この問題は上記ｂに相当する問題である。
【００２１】
一方、これとは逆に、コントローラＬＳＩ１２０が２．８Ｖ以上で動作可能であり、ＮＡＮＤフラッシュメモリ１１０が２．７Ｖで動作可能であるときは、外部電源電圧が２．７Ｖに達すると、ＮＡＮＤフラッシュメモリ１１０は動作できるが、コントローラＬＳＩ１２０はさらに２．８Ｖにまで電圧を上げないと動作できない。この状態は、外部に対しては、大きな外部電源電圧を必要とするため、ＮＡＮＤフラッシュカードの性能を悪くしていることになる。この問題は上記ａに相当する問題である。
【００２２】
要約すれば、２つの電圧検出器１１２ｂ及び１２２ｂを組み合わせた構成を有する場合は、両方の検出誤差に起因して上記ａ又はｂのどちらかの問題が発生することになる。
【００２３】
以下に、本発明の実施形態について説明する。  
［第１の実施形態］
図１乃至図３は本発明の第１の実施形態の不揮発性メモリカードに係り、図１は第１の実施形態のＮＡＮＤフラッシュカード１００Ａの構成を示すブロック図、図２は図１における出力回路部Ｔ1〜Ｔ3の構成例、図３は図１におけるレギュレータ１１２ａの構成例を示している。なお、ＮＡＮＤフラッシュカードは、例えば、ＳＤＴＭカード、スマートメディア（登録商標）、コンパクトフラッシュ（登録商標）、或いはＵＳＢメモリなどである。ここでは、ＮＡＮＤフラッシュカードは、ＳＤＴＭカードであるとして説明する。
【００２４】
図１の構成では、図８におけるコントローラＬＳＩ１２０内のアナログ部１２２を全て削除したものとなっている。従って、図１では、ＮＡＮＤフラッシュメモリ１１０Ａにおけるアナログ部１１２を、ＮＡＮＤフラッシュメモリ１１０ＡとコントローラＬＳＩ１２０Ａとで兼用する構成となっている。ＮＡＮＤフラッシュメモリ１１０ＡとコントローラＬＳＩ１２０Ａとは別チップで構成され、各チップは印刷配線基板上の配線パターン上に配設されている。各チップ上に記入した□は、電源電圧やデジタル信号についての、入力端子及び入力バッファを含む入力回路部、或いは、出力バッファ及び出力端子を含む出力回路部を構成している。なお、バッファはバッファアンプの意である。
【００２５】
具体的には、図１におけるコントローラＬＳＩ１２０Ａは、ロジック部１２１のみで構成され、かつコントローラＬＳＩ１２０Ａには、ＮＡＮＤフラッシュメモリ１１０Ａ側のレギュレータ１１２ａからのレギュレータ電圧と、電圧検出器１１２ｂからの検出出力であるリセット信号と、発振器１１２ｃからのクロック信号とを、ロジック部１２１に取り込むための３つの入力回路部ｔ1，ｔ2，ｔ3が設けられている。入力回路部ｔ1，ｔ2，ｔ3はそれぞれ、入力端子及び入力バッファを含んで構成される。
【００２６】
一方、ＮＡＮＤフラッシュメモリ１１０Ａは、図８のＮＡＮＤフラッシュメモリ１１０の構成に、３つの出力回路部Ｔ1，Ｔ2，Ｔ3を設けた構成となっている。すなわち、ＮＡＮＤフラッシュメモリ１１０Ａには、レギュレータ１１２ａからのレギュレータ電圧と、電圧検出器１１２ｂからの検出出力であるリセット信号と、発振器１１２ｃからのクロック信号とを、それぞれ外部へ出力するための３つの出力回路部Ｔ1，Ｔ2，Ｔ3が設けられている。出力回路部Ｔ1，Ｔ2，Ｔ3はそれぞれ、出力バッファ及び出力端子を含で構成される。ＮＡＮＤフラッシュメモリ１１０Ａにおける、ロジック部１１１、アナログ部１１２、及びメモリセルアレイ１１３は、図８と同様である。
【００２７】
図１において、ホストバスは、外部の図示しないホスト機器と外部接続するＮＡＮＤフラッシュカード１００Ａのカード外部端子部分(図示略)も含んでいる。ＮＡＮＤフラッシュカード１００Ａのカード外部端子部分には、例えばハイレベルが３．３Ｖ、ローレベルが０Ｖのデジタル信号が入力され、コントローラＬＳＩ１２０Ａのロジック部１２１に供給される。  
コントローラＬＳＩ１２０Ａのロジック部１２１は、ホストバスから入力される信号がハイレベルかローレベルかを検出する機能を備える一方、コントローラＬＳＩ１２０Ａの入力側の規格であるＳＤＴＭバススペックを出力側の規格であるＮＡＮＤバススペックに変換する機能を有している。
【００２８】
一方、ＮＡＮＤフラッシュメモリ１１０Ａのロジック部１１１は、ＮＡＮＤフラッシュメモリ１１０へのデータの書き込み時に、ＮＡＮＤフラッシュメモリ１１０Ａの入力側の規格であるＮＡＮＤバススペックに準じて入力されたデジタル信号を受け付け、メモリセルアレイ１１３にデータを書き込む機能を有している。また、ロジック部１１１は、ＮＡＮＤフラッシュメモリ１１０Ａからのデータの読み出し時に、メモリセルアレイ１１３からデータを読み出し、読み出されたデータをＮＡＮＤバススペックに準ずるデジタル信号に変換して出力する機能を有している。
【００２９】
電圧検出器１１２ｂは、外部電源電圧として、ＳＤＴＭカードのスペックに必要な最低保証電圧（例えば２．７Ｖ）が入力しているか否かを判定（検出）する機能を有し、その検出信号をリセット信号としてロジック部１１１に供給すると同時に、ロジック部１２１にも供給している。
【００３０】
レギュレータ１１２ａは、外部電源電圧３．３Ｖを入力し、基準電圧回路１１２ｄからの基準電圧を用いて１．５Ｖの安定化電圧を生成して、ロジック部１１１及び１２１に供給する。ロジック部１１１及び１２１の内部は、１．５Ｖを電源電圧として動作するようになっているが、電圧検出器１１２ｂで最低保証電圧（２．７Ｖ）が確保されていることが検出されなければ、ロジック部１１１及び１２１がリセットされずロジック部１１１及び１２１は動作を開始しない。
【００３１】
このロジック部１１１及び１２１の動作開始については、ホストバスからの入力信号がロジック部１１１及び１２１にてハイレベル／ローレベルが正常に検出されていても、電圧検出器１１２ｂで最低保証電圧（２．７Ｖ）以上が検出されなければ、ロジック部１１１及び１２１ではホストバスからのハイレベル／ローレベルのデジタル信号が採用されることはない。
【００３２】
なお、図１（及び、図４〜図７）の構成では、発振器１１２ｃ（及び、１２２ｃ）の電源電圧としてはレギュレータ１１２ａからのレギュレータ電圧を用いているが、発振器１１２ｃの電源電圧として外部電源電圧を用いる構成としてもよい。
【００３３】
以上の構成では、ＮＡＮＤフラッシュメモリ１１０Ａ内のアナログ部１１２のレギュレータ１１２ａで生成されるレギュレータ電圧、電圧検出器１１２ｂから出力される最低保証電圧の検出信号（リセット信号）、発振器１１２ｃで生成されるクロック信号が同時に、ロジック部１１１及び１２１に供給されるので、図８の関連技術の構成で生じていたコントローラＬＳＩの電圧検出器とＮＡＮＤフラッシュメモリに内蔵されている電圧検出器との検出電圧間の誤差による不動作等の問題は生じない。
【００３４】
図１の構成では、ＮＡＮＤフラッシュメモリ１１０Ａのチップ内にアナログ部１１２がロジック部１１１及びメモリセルアレイ１１３と共に同じ半導体基板（ウエハ）に作り込まれている。この構成により、ＮＡＮＤフラッシュメモリ１１０Ａのロジック部１１１及びメモリセルアレイ１１３、特にメモリセルアレイ１１３では書き込みや読み出しを行うのにメモリセルを駆動するためのバイアス電圧等の電圧を高い精度で設定（制御）することが必要である。そのため、メモリセルアレイ１１３にレギュレータ電圧やクロック信号を供給するアナログ部１１２はメモリセルアレイ１１３及びロジック部１１１と共に高い精度を要求されるものである。
【００３５】
一方、コントローラＬＳＩ１２０Ａのチップ内のロジック部１２１はＳＤＴＭバススペックをＮＡＮＤバススペックに変換する機能が主であり、メモリセルアレイ１１３を制御する際に必要な高い精度の電圧等の設定は要求されない。従って、仮に、アナログ部１１２をコントローラＬＳＩ１２０Ａのチップ内に設ける場合には、アナログ部１１２にも高い精度を要求されない。つまり、ＮＡＮＤフラッシュメモリ１１０Ａのチップは高い精度に製造することが必要であるのに対して、コントローラＬＳＩ１２０ＡのチップはＮＡＮＤフラッシュメモリ１１０Ａに比して高い精度の製造は要求されない。
【００３６】
従って、図８の関連技術のＮＡＮＤフラッシュカードからアナログ部を１つだけにするに際しては、ＮＡＮＤフラッシュメモリ１１０Ａのアナログ部１１２をコントローラＬＳＩ１２０Ａのアナログ部としても利用（兼用）する図１の構成とした方がよいことになる。何故なら、ＮＡＮＤフラッシュメモリ１１０Ａの搭載回路部（メモリセルアレイ１１３及びロジック部１１１）には高い精度が本来必要であるために、これに呼応して高い精度で製造することが必要なＮＡＮＤフラッシュメモリ１１０Ａ側のアナログ部１１２を利用することによって、このアナログ部１１２からコントローラＬＳＩ１２０Ａに必要な精度以上のレギュレータ電圧，リセット信号及びクロック信号を供給でき、結果としてＮＡＮＤフラッシュメモリ１１０Ａ及びコントローラＬＳＩ１２０Ａの両者に必要な精度以上の高い精度のレギュレータ電圧，リセット信号及びクロック信号を供給できるからである。
【００３７】
図２は出力回路部Ｔ1，Ｔ2，Ｔ3の構成例を示している。  
出力回路部Ｔ1，Ｔ2，Ｔ3はそれぞれ、ＮＡＮＤフラッシュメモリ１１０Ａの外部の影響が内部回路に及ばないようにインピーダンス変換するインピーダンス変換素子としての出力バッファと出力端子とを有して構成される。図２おいて、(a)はレギュレータ１１２ａのレギュレータ出力を出力端子Ｔ1-2に導くためのインピーダンス変換素子としてのボルテージフォロアＴ1-1と出力端子Ｔ1-2による出力回路部Ｔ1を示している。(b)は電圧検出器１１２ｂの検出出力(リセット信号)を出力端子Ｔ2-2に導くためのインピーダンス変換素子としてのインバータ２個の直列回路Ｔ2-1と出力端子Ｔ2-2による出力回路部Ｔ2を示している。(c)は発振器１１２ｃのクロック出力を出力端子Ｔ3-2に導くためのインピーダンス変換素子としてのインバータ２個の直列回路Ｔ3-1と出力端子Ｔ3-2による出力回路部Ｔ3を示している。なお、基準電圧回路１１２ｄ（又は１２２ｄ）からの基準電圧を外部へ出力する際には、図２(a)のボルテージフォロアの構成を用いればよい。
【００３８】
なお、入力回路部ｔ1，ｔ2，ｔ3についてもそれぞれ、入力端子と外部の影響が内部回路に及ばないようにインピーダンス変換するインピーダンス変換素子としての入力バッファとを有して構成される。この場合の各入力バッファは図２(a)〜(c)に示した出力バッファと同様に構成されている。
【００３９】
図３はレギュレータ１１２ａの構成例を示している。  
外部電源電圧として 例えば３．３Ｖが、ジャンクション型のＦＥＴＱ1のドレイン（Ｄ）に供給される。ＦＥＴＱ1のソース（Ｓ）と基準電位点間には、抵抗Ｒ1及び抵抗Ｒ2の直列回路が接続され、その直列接続点の電圧をオペアンプＯＰ1の＋入力端子に入力し、オペアンプＯＰ1の−入力端子に基準電圧回路１１２ｄからの基準電圧１．０Ｖを入力する。基準電圧回路１１２ｄは、例えば定電圧ダイオードが用いられ、直流電源Ｅが１．２〜４．０Ｖの間で変化しても、常に１．０Ｖを基準電圧として発生できるようにしている。
【００４０】
ＦＥＴＱ1のゲート（Ｇ）に入力する電圧が０Ｖより低いマイナスの所定電圧（例えば−１．５Ｖ）においてＦＥＴＱ1がオフし、その所定電圧より大きい電圧がＦＥＴＱ1のゲートに供給されると、ドレイン・ソース間電流が増大し（即ち導通抵抗が低くなり）、ゲート・ソース間の差電圧が０Ｖのところでソースに出力される電圧を１．５Ｖに安定化させることが可能である。１．５Ｖのレギュレータ電圧は前述したようにロジック部１１１及び１２１（更にメモリセルアレイ１１３及び発振器１１２ｃ）の電源電圧として使用される。
【００４１】
本実施形態によれば、コントローラＬＳＩのアナログ部を削除できたことにより、アナログ部の面積が削減されコストダウンの効果も得られる。また、コントローラＬＳＩのロジック部へのリセット信号はＮＡＮＤフラッシュメモリ側の電圧検出器から共通に供給されることになり、図８の構成で生じていたコントローラＬＳＩの電圧検出器とＮＡＮＤフラッシュメモリに内蔵されている電圧検出器との検出電圧の誤差による不動作等の問題は生じない。更に、ＮＡＮＤフラッシュメモリ及びコントローラＬＳＩの両者に高い精度のレギュレータ電圧，リセット信号及びクロック信号を供給できる。
【００４２】
［第２の実施形態］
図４は本発明の第２の実施形態のＮＡＮＤフラッシュカード１００Ｃの構成のブロック図を示している。  
図１の第１の実施形態においては、ＮＡＮＤフラッシュメモリ１１０ＡがコントローラＬＳＩ１２０Ａへレギュレータ電圧、リセット信号、及びクロック信号を供給するという構成を説明した。
【００４３】
図４の第２の実施形態では、図８のコントローラＬＳＩ１２０におけるアナログ部が部分的に削除されている。即ち、図８のＮＡＮＤフラッシュカード１００におけるコントローラＬＳＩ１２０のアナログ部１２２から、基準電圧回路１２２ｄ、電圧検出器１２２ｂ、及び基準発振器１２２ｃ-1を削除し、レギュレータ１２２ａ及び周波数逓倍器１２２ｃ-2を残し、このコントローラＬＳＩ１２０に残したレギュレータ１２２ａ及び周波数逓倍器１２２ｃ-2と、ＮＡＮＤフラッシュメモリ１１０のアナログ部１１２の基準電圧回路１１２ｄ、電圧検出器１１２ｂ、及び基準発振器１１２ｃ-1とから、コントローラＬＳＩ１２０のロジック部１２１にとって必要なレギュレータ電圧、リセット信号、及びクロック信号を得るように構成している。
【００４４】
図１の構成とは異なり、ＮＡＮＤフラッシュカード１００Ｃの基準電圧回路１１２ｄの基準電圧が出力回路部Ｔ1を介して外部へ出力された後、入力回路部ｔ1を介してコントローラＬＳＩ１２０Ｂのレギュレータ１２２ａに供給されている。レギュレータ１２２ａでは、外部電源電圧と入力回路部ｔ1からの基準電圧を用いてレギュレータ電圧を生成してロジック部１２１に供給する。また、ＮＡＮＤフラッシュカード１００Ｃの発振器１１２ｃ内の基準発振器１１２ｃ-1からの基準クロックが出力回路部Ｔ-3を介して外部へ出力された後、入力回路部ｔ3を介してコントローラＬＳＩ１２０Ｂの周波数逓倍器１２２ｃ-2に供給されている。周波数逓倍器１２２ｃ-2では、基準クロックを周波数逓倍しクロック信号を生成してロジック部１２１に供給する。また、ＮＡＮＤフラッシュカード１００Ｃの電圧検出器１１２ｂからの検出出力（リセット信号）は、出力回路部Ｔ2及び入力回路部ｔ2を介してコントローラＬＳＩ１２０Ｂのロジック部１２１に供給される。
【００４５】
以上の構成では、図１の第１の実施形態とは異なる点は、コントローラＬＳＩ１２０Ｂのアナログ部を部分的に削除し、ＮＡＮＤフラッシュメモリ１１０Ｃのアナログ部１１２’をコントローラＬＳＩ１２０Ｂのアナログ部の削除部分としても兼用する構成としたものである。ＮＡＮＤフラッシュメモリ１１０ＣとコントローラＬＳＩ１２０Ｂとは別チップで構成され、各チップは印刷配線基板上の配線パターン上に配設されている。
【００４６】
この図４の構成が、図１の構成に対して有する利点について説明する。図１の構成であると、コントローラＬＳＩのチップが必要とする高い周波数のクロック信号（周波数逓倍器出力）をＮＡＮＤフラッシュメモリのチップから出力しなければならない。すると、ＮＡＮＤフラッシュメモリ１１０ＣとコントローラＬＳＩ１２０Ｂを接続している接続箇所は印刷配線基板上であって、そこは容量が大きいので消費電流が多くなる。
【００４７】
これに対して、図４の構成であると、コントローラＬＳＩ１２０Ｂの内部には周波数逓倍器１２２ｃ-2が残してあるので、ＮＡＮＤフラッシュメモリ１１０ＣからコントローラＬＳＩ１２０Ｂが受け取る信号周波数は基準発振器の非常に低い周波数（周波数逓倍器の逓倍周波数に比べて非常に低い）になっており、印刷配線基板上の配線パターンを伝送される信号周波数は低いためにそこでの消費電流は逓倍周波数の場合に比べて非常に低くなる。また、コントローラＬＳＩ１２０Ｂに周波数逓倍器１２２c-2が存在する利点として、クロック信号周波数をコントローラＬＳＩ１２０ＢとＮＡＮＤフラッシュメモリ１１０Ｃとで変えることができるものである。即ち、ＮＡＮＤフラッシュメモリ１１０Ｃの周波数逓倍器１２２ｃの逓倍数と、コントローラＬＳＩ１２０Ｂの周波数逓倍器１２２ｃ-2の逓倍数とを変えることによって、ＮＡＮＤフラッシュメモリ１１０Ｃ側とコントローラＬＳＩ１２０Ｂ側とで別々に周波数を修正することが可能となる。
【００４８】
更に、コントローラＬＳＩ１２０Ｂにはレギュレータ１２２ａが残してあるので、ロジック部のレギュレータ電圧を種々に変えたい場合（例えば消費電流のために低電圧に変えたい場合）があっても容易に対応することができる。つまり、コントローラＬＳＩ１２０Ｂ側のレギュレータの電圧を微調整できる。勿論、コントローラＬＳＩ１２０Ｂ側のレギュレータ１２２ａとＮＡＮＤフラッシュメモリ１１０Ｃのレギュレータ１２２ａとで電圧を別々に設定することができる。なお、図４の構成では、図８の関連技術と比べると、ＮＡＮＤフラッシュメモリ１１０Ｃは基準発振器と基準電圧回路を有していて、基準クロック及び基準電圧のみをコントローラＬＳＩ１２０Ｂに供給するものであり、設計的に難しい基準発振器と基準電圧回路がそれぞれ１つで済む利点も有している。
【００４９】
本実施形態によれば、コントローラＬＳＩのアナログ部を部分的に削除できたことにより、アナログ部の面積が削減されコストダウンの効果も得られる。また、コントローラＬＳＩへのリセット信号はＮＡＮＤフラッシュメモリ側の電圧検出器から共通に供給されることになり、図８の構成では生じていたコントローラＬＳＩの電圧検出器とＮＡＮＤフラッシュメモリに内蔵されている電圧検出器との検出電圧の誤差による不動作等の問題は生じない。更に、クロック信号周波数やレギュレータ電圧をＮＡＮＤフラッシュメモリとコントローラＬＳＩとで別々に変えて設定することができる。また、低い信号周波数で伝送することによって、消費電流を少なくすることも可能となる。
［第３の実施形態］
図５は本発明の第３の実施形態のＮＡＮＤフラッシュカード１００Ｅの構成を示すブロック図である。  
図５に示す第３の実施形態は、複数のＮＡＮＤフラッシュメモリを搭載するＮＡＮＤフラッシュカードを構成する場合に、１つのＮＡＮＤフラッシュメモリからレギュレータ電圧、リセット信号、及びクロック信号を出力し、他のＮＡＮＤフラッシュメモリへも供給する構成としたものである。
【００５０】
図５に示す第３の実施形態は、図１に示したＮＡＮＤフラッシュカード１００Ａに対して、ロジック部とメモリセルアレイで構成されるアナログ部を削除したＮＡＮＤフラッシュメモリ１１０Ｂを１つ以上（図では１つ）増設する構成を示している。なお、ＮＡＮＤフラッシュカード１００Ａに対して複数個のＮＡＮＤフラッシュメモリ１１０Ｂを並列的に増設してもよい。ＮＡＮＤフラッシュカード１００Ａに対して１つ以上のＮＡＮＤフラッシュメモリ１１０Ｂを並列接続する際には、レギュレータ電圧、クロック信号、リセット信号、及び基準電圧のライン上に、出力回路部Ｔ1’，Ｔ2’，Ｔ3’，Ｔ4’及び入力回路部ｔ1’，ｔ2’，ｔ3’，ｔ4’を介在させる。このように１つ以上のＮＡＮＤフラッシュメモリ１１０Ｂを増設することにより、大容量のＮＡＮＤフラッシュカードを構成することができる。
【００５１】
コントローラＬＳＩ１２０Ａのロジック部１２１から出力されるＮＡＮＤバススペックのデータは第1のＮＡＮＤフラッシュメモリ１１０Ａのロジック部１１１に供給され、かつ第２のＮＡＮＤフラッシュメモリ１１０Ｂのロジック部１１１’に供給される。また、 コントローラＬＳＩ１２０Ａからは、チップイネーブル信号ＣＥ０及びＣＥ１が出力可能となっており、チップイネーブル信号ＣＥ０によって第１のＮＡＮＤフラッシュメモリ１１０Ａが選択でき、チップイネーブル信号ＣＥ１によって第２のＮＡＮＤフラッシュメモリ１１０Ｂが選択可能になっている。
【００５２】
具体的には、コントローラＬＳＩ１２０Ａに内蔵した１つのロジック部１２１によって、ロジック部１１１とメモリセルアレイ１１３とを１組として構成される複数組のロジック部／メモリセルアレイを選択的に制御して動作させることができ、かつＮＡＮＤフラッシュメモリ１１０Ａに内蔵した１つのアナログ部１１２によって、ロジック部１１１とメモリセルアレイ１１３とを１組として構成される複数組のロジック部／メモリセルアレイに対して必要なレギュレータ電圧、リセット信号、クロック信号及び基準電圧を供給することが可能となる。
【００５３】
本実施形態によれば、１つのＮＡＮＤフラッシュメモリ側で生成したレギュレータ電圧、リセット信号、及びクロック信号を、別の１つ以上のアナログ部のないＮＡＮＤフラッシュメモリへ共通に供給する構成が可能となり、１つのＮＡＮＤフラッシュメモリの記憶容量がデータで一杯となっても、並列接続された別のＮＡＮＤフラッシュメモリに切り替えてデータを記憶していくことが可能となる。アナログ部の削減と共に記憶容量の増大を図ることができる。
【００５４】
［第４の実施形態］
図６は本発明の第４の実施形態のＮＡＮＤフラッシュカード１００Ｄの構成を示すブロック図である。  
図６に示す第４の実施形態は、複数のＮＡＮＤフラッシュメモリを搭載するＮＡＮＤフラッシュカードを構成する場合に、１つのＮＡＮＤフラッシュメモリ１１０Ｃから基準電圧、リセット信号、及び基準クロックを出力し、他のＮＡＮＤフラッシュメモリ１１０Ｄへも供給する構成としたものである。
【００５５】
図６に示す第４の実施形態は、図４に示したＮＡＮＤフラッシュカード１００Ｃに対して、ロジック部１１１’と、メモリセルアレイ１１３’と、アナログ部としてのレギュレータ１１２ａ’及び周波数逓倍器１１２ｃ’とを備えたＮＡＮＤフラッシュメモリ１１０Ｄを１つ以上（図では１つ）増設する構成を示している。なお、ＮＡＮＤフラッシュカード１００Ｃに対して複数個のＮＡＮＤフラッシュメモリ１１０Ｄを並列的に増設してもよい。ＮＡＮＤフラッシュカード１００Ｃに対して１つ以上のＮＡＮＤフラッシュメモリ１１０Ｄを並列接続する際には、基準電圧、リセット信号、及び基準クロックのライン上に、出力回路部Ｔ1"，Ｔ2"，Ｔ3"及び入力回路部ｔ1"，ｔ2"，ｔ3"を介在させる。このように１つ以上のＮＡＮＤフラッシュメモリ１１０Ｄを増設することにより、大容量のＮＡＮＤフラッシュカードを構成することができる。なお、外部電源電圧もコントローラＬＳＩ１２０Ｂ，ＮＡＮＤフラッシュメモリ１１０Ｃ及び外部配線を経由するなどしてＮＡＮＤフラッシュメモリ１１０Ｄのレギュレータ１１２ａ’へ供給される。
【００５６】
コントローラＬＳＩ１２０Ｂのロジック部１２１から出力されるＮＡＮＤバススペックのデータは第1のＮＡＮＤフラッシュメモリ１１０Ｃのロジック部１１１に供給され、かつ第２のＮＡＮＤフラッシュメモリ１１０Ｄのロジック部１１１’に供給される。また、 コントローラＬＳＩ１２０Ｂからは、チップイネーブル信号ＣＥ０及びＣＥ１が出力可能となっており、チップイネーブル信号ＣＥ０によって第１のＮＡＮＤフラッシュメモリ１１０Ｃが選択でき、チップイネーブル信号ＣＥ１によって第２のＮＡＮＤフラッシュメモリ１１０Ｄが選択可能になっている。
【００５７】
具体的には、コントローラＬＳＩ１２０Ｂに内蔵した１つのロジック部１２１とレギュレータ１２２ａと周波数逓倍器１２２ｃ-2によって、ロジック部１１１とメモリセルアレイ１１３とアナログ部１１２’を１組として構成されるＮＡＮＤフラッシュメモリ１１０Ｃと、１組以上のロジック部／メモリセルアレイ／レギュレータ／周波数逓倍器で構成されるＮＡＮＤフラッシュメモリ１１０Ｄとを選択的に制御して動作させることができ、かつＮＡＮＤフラッシュメモリ１１０Ｃに内蔵した１つのアナログ部１１２’によって、ロジック部１１１とメモリセルアレイ１１３とレギュレータ１１２ａ’と周波数逓倍器１１２ｃ’を１組として構成される１組以上のロジック部／メモリセルアレイ／レギュレータ／周波数逓倍器に対して必要な基準電圧、リセット信号、基準クロック及び外部電源電圧を供給することが可能となる。
【００５８】
本実施形態によれば、１つのＮＡＮＤフラッシュメモリ側で生成した基準電圧、リセット信号、及び基準クロックを、アナログ部としてレギュレータ／周波数逓倍器のみを有する別の１つ以上のＮＡＮＤフラッシュメモリへ共通に供給する構成が可能となり、レギュレータ／周波数逓倍器によってレギュレータ電圧及びクロック信号が調整可能なＮＡＮＤフラッシュメモリを複数備えることが可能となり、１つのＮＡＮＤフラッシュメモリの記憶容量がデータで一杯となっても、並列接続された別のＮＡＮＤフラッシュメモリに切り替えてデータを記憶していくことが可能となる。アナログ部分の削減と共に記憶容量の増大を図ることができる。
【００５９】
［第５の実施形態］
図７は本発明の第５の実施形態のＮＡＮＤフラッシュカードの構成を示すブロック図である。  
図７に示す第５の実施形態は、図１の実施形態に示したＮＡＮＤフラッシュメモリ１１０Ａにおけるアナログ部１１２を１つの別チップのアナログ部ブロック１３０として、ＮＡＮＤフラッシュメモリ１１０Ａから抜き出して分離する構成としたものである。
【００６０】
アナログ部１１２とコントローラＬＳＩ１２０Ａのロジック部１２１間のライン上には、アナログ部１１２からロジック部１２１へ必要なレギュレータ電圧、電圧検出器１１２ｂの検出信号（リセット信号）、及び発振器１１２ｃからのクロック信号を出力する、前述した出力回路部Ｔ1，Ｔ2，Ｔ3及び入力回路部ｔ1，ｔ2，ｔ3が設けられる。また、アナログ部１１２とメモリセルアレイ１１３間のライン上には、出力回路部Ｔ1’，Ｔ2’，Ｔ3’及び入力回路部ｔ1’，ｔ2’，ｔ3’が設けられる。
【００６１】
このような構成を、例えば図５の２つのＮＡＮＤフラッシュメモリを搭載するＮＡＮＤフラッシュカード１００Ｅにおける、ＮＡＮＤフラッシュメモリ１１０Ａに応用すると、ＮＡＮＤフラッシュメモリ１１０ＡがＮＡＮＤフラッシュメモリ１１０Ｂと１つのアナログ部ブロック１３０に分離され、２つのＮＡＮＤフラッシュメモリの構成が全てロジック部とメモリセルアレイのみの簡単なパターンで形成でき、回路設計及び回路チップ製造が容易になるという利点を生じる。つまり、図５では、ＮＡＮＤフラッシュカード１００Ｅが、コントローラＬＳＩ１２０Ａと、１つのアナログ部ブロック１３０と、アナログ部を有しない２つのＮＡＮＤフラッシュメモリ１１０Ｂとで構成できることになる。同様にして、ＮＡＮＤフラッシュカードにＮ（Ｎは２以上の整数）個のＮＡＮＤフラッシュメモリを搭載したカードを構成する場合には、コントローラＬＳＩ１２０Ａと、１つのアナログ部ブロック１３０と、アナログ部を有しないＮ個のＮＡＮＤフラッシュメモリ１１０Ｂとで構成することが可能となり、回路設計及び回路チップ製造が容易になる。
【００６２】
尚、本発明は、ＮＡＮＤフラッシュカードに限定されず、またＳＤＴＭカードに限定されず、記憶部と制御部を備えた不揮発性メモリカードに広く応用することが可能である。
【００６３】
以上述べたように本発明によれば、コントローラ部に用いられる電圧検出器と不揮発性メモリに内蔵されている電圧検出器との検出電圧誤差による不動作等の問題を生じることがなく、かつ回路規模を減少することが可能な不揮発性メモリカードを実現することが可能となる。不揮発性メモリとそのコントローラ部での電圧検出器間の検出誤差だけでなく、レギュレータ電圧間の誤差や、動作クロック間の誤差を無くすことも可能となる。
【図面の簡単な説明】
【００６４】
【図１】本発明の第１の実施形態のＮＡＮＤフラッシュカードの構成を示すブロック図。
【図２】図１における出力回路部の構成例を示す回路構成図。
【図３】図１におけるレギュレータの構成例を示す回路図。
【図４】本発明の第２の実施形態のＮＡＮＤフラッシュカードの構成を示すブロック図。
【図５】本発明の第３の実施形態のＮＡＮＤフラッシュカードの構成を示すブロック図。
【図６】本発明の第４の実施形態のＮＡＮＤフラッシュカードの構成を示すブロック図。
【図７】本発明の第５の実施形態のＮＡＮＤフラッシュカードの構成を示すブロック図。
【図８】本発明に関連した技術のＮＡＮＤフラッシュカードの構成を示すブロック図。
【符号の説明】
【００６５】
１００Ａ，１００Ｃ，１００Ｄ，１００Ｅ，１００Ｆ…ＮＡＮＤフラッシュカード（不揮発性メモリカード）
１１０Ａ，１１０Ｂ，１１０Ｃ，１１０Ｄ…ＮＡＮＤフラッシュメモリ（不揮発性メモリ）
１２０Ａ，１２０Ｂ…コントローラＬＳＩ（コントローラ部）
Ｔ1〜Ｔ3，Ｔ1’〜Ｔ3’，Ｔ1"〜Ｔ3"…出力回路部（出力バッファ及び出力端子）
ｔ1〜ｔ3，ｔ1’〜ｔ3’，ｔ1"〜ｔ3"…入力回路部（入力端子及び入力バッファ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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