(57)【要約】      （修正有）【課題】ＳＯＱ基板を用いたＭＯＳＦＥＴのチャネル領域で発生した熱を外部に放出する手段。【解決手段】石英基板上のシリコン半導体層に素子形成領域６が形成され、この上にゲート酸化膜を介して形成されたゲート電極１１と、ゲート電極１１の両側に形成されたソース層１５およびドレイン層１６とを有するＭＯＳＦＥＴ５と、これを覆う層間絶縁膜とを備えた半導体装置１において、ゲート電極のゲート幅方向の両端部に形成され素子分離領域に延在する延在部１１ａと、層間絶縁膜を貫通しゲート電極の延在部にそれぞれ接続する第１のコンタクトプラグ２１と、層間絶縁膜を貫通しソース層およびドレイン層にそれぞれ接続する第２のコンタクトプラグ２５ａ，２５ｂと、層間絶縁膜上に形成され第１のコンタクトプラグにそれぞれ接続する第１の配線２３と、層間絶縁膜上に形成され第２のコンタクトプラグにそれぞれ接続する第２の配線２７ａ，２７ｂとを設ける。【選択図】図１
2009059894.tif 000002
【特許請求の範囲】
【請求項１】
石英基板と、
前記石英基板上に積層され、素子形成領域と前記素子形成領域を囲う素子分離領域が設定されたシリコン半導体層と、
前記素子形成領域のシリコン半導体層を２分し、そのシリコン半導体層にゲート酸化膜を挟んで対向配置されたゲート電極と、前記ゲート電極の両側の前記素子形成領域のシリコン半導体層に形成されたソース層およびドレイン層とを有するＭＯＳＦＥＴと、
前記ＭＯＳＦＥＴを含む、前記シリコン半導体層上を覆う層間絶縁膜と、を備えた半導体装置において、
前記ゲート電極のゲート幅方向の両端部に形成され、前記素子分離領域に延在する延在部と、
前記層間絶縁膜を貫通し、前記ゲート電極の前記延在部にそれぞれ接続する第１のコンタクトプラグと、
前記層間絶縁膜を貫通し、前記ソース層およびドレイン層にそれぞれ接続する第２のコンタクトプラグと、
前記層間絶縁膜上に形成され、前記第１のコンタクトプラグにそれぞれ接続する第１の配線と、
前記層間絶縁膜上に形成され、前記第２のコンタクトプラグにそれぞれ接続する第２の配線と、を設けたことを特徴とする半導体装置。
【請求項２】
石英基板と、
前記石英基板上に積層され、素子形成領域と前記素子形成領域を囲う素子分離領域が設定されたシリコン半導体層と、
前記素子形成領域のシリコン半導体層を２分し、そのシリコン半導体層にゲート酸化膜を挟んで対向配置されたゲート電極と、前記ゲート電極の両側の前記素子形成領域のシリコン半導体層に形成されたソース層およびドレイン層とを有するＭＯＳＦＥＴと、
前記ＭＯＳＦＥＴを含む、前記シリコン半導体層上を覆う層間絶縁膜と、
前記層間絶縁膜を貫通し、前記ゲート電極に接続する第１のコンタクトプラグと、
前記層間絶縁膜を貫通し、前記ソース層およびドレイン層にそれぞれ接続する第２のコンタクトプラグと、
前記層間絶縁膜上に形成され、前記第１のコンタクトプラグに接続する第１の配線と、
前記層間絶縁膜上に形成され、前記第２のコンタクトプラグにそれぞれ接続する第２の配線と、を備えた半導体装置において、
前記第１のコンタクトプラグの断面積を、前記第２のコンタクトプラグの断面積より大きくしたことを特徴とする半導体装置。
【請求項３】
石英基板と、
前記石英基板上に積層され、素子形成領域と前記素子形成領域を囲う素子分離領域が設定されたシリコン半導体層と、
前記素子形成領域のシリコン半導体層を２分し、そのシリコン半導体層にゲート酸化膜を挟んで対向配置されたゲート電極と、前記ゲート電極の両側の前記素子形成領域のシリコン半導体層に形成されたソース層およびドレイン層とを有するＭＯＳＦＥＴと、
前記ＭＯＳＦＥＴを含む、前記シリコン半導体層上を覆う層間絶縁膜と、
前記層間絶縁膜を貫通し、前記ゲート電極に接続する第１のコンタクトプラグと、
前記層間絶縁膜を貫通し、前記ソース層およびドレイン層にそれぞれ接続する第２のコンタクトプラグと、
前記層間絶縁膜上に形成され、前記第１のコンタクトプラグに接続する第１の配線と、
前記層間絶縁膜上に形成され、前記第２のコンタクトプラグにそれぞれ接続する第２の配線と、を備えた半導体装置において、
前記第１の配線の配線幅を、前記第２の配線の配線幅より大きくしたことを特徴とする半導体装置。
【請求項４】
請求項３において、
前記第１の配線を、複数の分岐配線で形成したことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、石英基板上に薄いシリコン半導体層を積層したＳＯＱ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｑｕａｒｔｚ）基板に形成される半導体装置に関する。
【背景技術】
【０００２】
従来のＳＯＱ基板を用いた半導体装置は、石英基板上に積層されたシリコン半導体層に、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）等のトランジスタや絶縁体、電極、配線等の構造体を形成して形成されている（例えば、特許文献１参照。）。
このようなＳＯＱ基板に形成されるＭＯＳＦＥＴ、例えばｎＭＯＳ素子を有する半導体装置は、一般に以下のように構成されている。
【０００３】
図７は従来の半導体装置の上面を示す説明図、図８は図７のＡ−Ａ断面線に沿った断面を示す説明図、図９は図７のＢ−Ｂ断面線に沿った断面を示す説明図である。
なお、図７は、サイドウォールと層間絶縁膜とを除いた状態で示してある。
図７において、１は半導体装置である。
２はＳＯＱ基板であり、酸化シリコン（ＳｉＯ２）の結晶からなる石英基板３と、石英基板３上に積層された、薄い単結晶シリコンからなるシリコン（Ｓｉ）半導体層４とで形成され（図８参照）、ＭＯＳＦＥＴとしてのｎＭＯＳ素子５が形成される素子形成領域６と、隣り合う素子形成領域６間を絶縁分離するための酸化シリコンからなるフィールド酸化膜７が形成される素子分離領域８とが設定されている。
【０００４】
ｎＭＯＳ素子５は、図７、図８に示すように、ＳＯＱ基板２に設定された素子形成領域６のシリコン半導体層４に形成され、素子形成領域６のシリコン半導体層４を２分し、酸化シリコンからなるゲート酸化膜１２を挟んでシリコン半導体層４に対向配置されたポリシリコン等からなるゲート電極１１と、ゲート電極１１のゲート幅方向の一の端部に形成され、素子分離領域８のフィールド酸化膜７上に延在する延在部１１ａと、図８に示すゲート電極１１の側面に形成された窒化シリコン（Ｓｉ３Ｎ４）等からなるサイドウォール１３と、ゲート電極１１の両側に比較的高濃度のリン（Ｐ）や砒素（Ａｓ）等のＮ型不純物を拡散させて形成されたソース層１５およびドレイン層１６と、ソース層１５とドレイン層１６に挟まれたゲート電極１１下のシリコン半導体層４に、比較的低濃度のボロン（Ｂ）等のＰ型不純物を拡散させて形成されたチャネル領域１７等で構成されており、ゲート電極１１にしきい電圧（スレッショルド電圧）が印加されたときにチャネル領域１７に形成されるチャネルにより、ソース層１５とドレイン層１６との間を流れる電流を制御する機能を有している。
【０００５】
図９において、２０は層間絶縁膜であり、ＣＶＤ法等により素子形成領域６のシリコン半導体層４に形成されたｎＭＯＳ素子５およびフィールド酸化膜７上を覆う酸化シリコンからなる比較的の膜厚の厚い絶縁膜である。
２１はゲートコンタクトであり、層間絶縁膜２０を貫通してｎＭＯＳ素子５のゲート電極１１の延在部１１ａに達する貫通穴として開口されたコンタクトホール２２に、スパッタ法等によりアルミニウム（Ａｌ）やタングステン（Ｗ）、銅（Ｃｕ）等の導電性および比較的高い熱伝導性を有する金属材料を埋め込んで形成された導電プラグであって、ゲート電極１１と、層間絶縁膜２０上に形成された金属配線２３とを接続している。
【０００６】
金属配線２３は、層間絶縁膜２０上に、スパッタ法等によりゲートコンタクト２１と同様の金属材料で形成された金属配線層をエッチングして形成され、ゲートコンタクト２１と、図示しない外部端子としての電極ポストとの間を接続するた金属配線パターンである。
図８において、２５ａ、２５ｂは、それぞれソースコンタクト、ドレインコンタクトであり、層間絶縁膜２０を貫通してｎＭＯＳ素子５のソース層１５およびドレイン層１６にそれぞれ達する貫通穴として開口されたコンタクトホール２６に、ゲートコンタクト２１と同様の金属材料を埋め込んで形成された導電プラグであって、ソース層１５およびドレイン層１６と、層間絶縁膜２０上に形成された金属配線２７ａ、２７ｂとをそれぞれ接続している。
【０００７】
このように構成された半導体装置１には、一般に、同じ断面積を有するゲートコンタクト２１、ソースコンタクト２５ａ、ドレインコンタクト２５ｂが形成され、同じ厚さで同じ配線幅（図７参照）を有する金属配線２３、２７ａ、２７ｂが形成されている。
【特許文献１】特２００５−５７００号公報（主に第９頁段落００４５−００４７、第４図）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
近年の半導体装置の高速化および高密度化に対応してＭＯＳＦＥＴ等の半導体素子が微細化し、この微細化のために、素子形成領域に形成するソース層やドレイン層の小型化やＭＯＳＦＥＴのゲート長の短縮等が行われている。
また、石英基板やサファイア基板等の絶縁基板を用いた完全空乏型のＭＯＳＦＥＴは、低Ｓ値（サブスレッショルド領域の立ち上がり特性におけるドレイン電流が１桁下がるときのゲート電圧の変化量が小さいことをいう。）や低基板浮遊効果が得られる他、耐放射線性に優れ、接合容量が小さく、高速・低消費電力化が可能であるため、半導体装置の高速化および高密度化のために有効とされている。
【０００９】
しかしながら、上述した従来のＳＯＱ基板に、一般的な構成のＭＯＳＦＥＴを形成すると、石英基板は、他のサファイア基板やシリコン基板に較べて、熱伝導率が極めて低いために、チャネル領域のドレイン端近傍においてインパクトイオン化により発生したエネルギを持った電子が、ドレイン端近傍のシリコン半導体層を振動させることにより発生した熱を外部に逃がすことが困難になり、図１０に示すＩｄ−Ｖｄ特性のように、ドレイン電圧Ｖｄが高い領域でドレイン電流Ｉｄが低下するＳＨＥ（Ｓｅｌｆ−Ｈｅａｔｉｎｇ  Ｅｆｆｅｃｔ）が大きくなり、ＭＯＳＦＥＴの電気特性が低下するという問題がある。
【００１０】
なお、石英基板の熱伝導率は、１．４Ｗ／ｍ・Ｋであり、サファイア基板の４２Ｗ／ｍ・Ｋやシリコン基板の１４８Ｗ／ｍ・Ｋに較べて、熱伝導率が極めて低いことが、一般に知られている。
本発明は、上記の問題点を解決するためになされたもので、ＳＯＱ基板を用いたＭＯＳＦＥＴのチャネル領域で発生した熱を外部に放出する手段を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明は、上記課題を解決するために、石英基板と、前記石英基板上に積層され、素子形成領域と前記素子形成領域を囲う素子分離領域が設定されたシリコン半導体層と、前記素子形成領域のシリコン半導体層を２分し、そのシリコン半導体層にゲート酸化膜を挟んで対向配置されたゲート電極と、前記ゲート電極の両側の前記素子形成領域のシリコン半導体層に形成されたソース層およびドレイン層とを有するＭＯＳＦＥＴと、前記ＭＯＳＦＥＴを含む、前記シリコン半導体層上を覆う層間絶縁膜と、を備えた半導体装置において、前記ゲート電極のゲート幅方向の両端部に形成され、前記素子分離領域に延在する延在部と、前記層間絶縁膜を貫通し、前記ゲート電極の前記延在部にそれぞれ接続する第１のコンタクトプラグと、前記層間絶縁膜を貫通し、前記ソース層およびドレイン層にそれぞれ接続する第２のコンタクトプラグと、前記層間絶縁膜上に形成され、前記第１のコンタクトプラグにそれぞれ接続する第１の配線と、前記層間絶縁膜上に形成され、前記第２のコンタクトプラグにそれぞれ接続する第２の配線と、を設けたことを特徴とする。
【発明の効果】
【００１２】
これにより、本発明は、ゲート電極に接続するゲートコンタクトの断面積の総和を増加させ、これらに接続する金属配線の配線幅の総和を大きくしてその断面積を増加させることができ、チャネル領域で発生した熱を、断面積の大きいゲートコンタクトおよび断面積の大きい金属配線を経由して、より多く外部へ放出することができるという効果が得られる。
【発明を実施するための最良の形態】
【００１３】
以下に、図面を参照して本発明による半導体装置の実施例について説明する。
【実施例１】
【００１４】
図１は実施例１の半導体装置の上面を示す説明図である。
なお、上記従来例と同様の部分は、同一の符号を付してその説明を省略する。
また、図１は、上記図７と同様に、サイドウォールと層間絶縁膜とを除いた状態で示してある。
本実施例のＳＯＱ基板２の石英基板３は、６００μｍ程度の厚さに形成され、ゲート酸化膜１２は８０Å程度の膜厚に形成されている。
【００１５】
本実施例の半導体装置１は、図１に示すように、素子形成領域６のシリコン半導体層４にゲート酸化膜１２を挟んで対向するゲート電極１１の延在部１１ａが、ゲート電極１１のゲート幅方向の両端部、つまり素子形成領域６のゲート長方向に沿った両側のフィールド酸化膜７上にそれぞれ形成されており、第１のコンタクトプラグとしてのゲートコンタクト２１が、それぞれの延在部１１ａに接続し、それぞれのゲートコンタクト２１に第１の配線としての金属配線２３がそれぞれ接続している。
【００１６】
また、ゲートコンタクト２１の断面積は、上記従来例と同様に形成された第２のコンタクトプラグとしてのソースコンタクト２５ａまたはドレインコンタクト２５ｂと同じ断面積に形成され、金属配線２３の厚さと配線幅は、上記従来例と同様に形成された第２の配線としての金属配線２７ａまたは２７ｂと同じ厚さ、同じ配線幅に形成されている。
このため、本実施例の２つのゲートコンタクト２１の断面積の総和は、ソースコンタクト２５ａまたはドレインコンタクト２５ｂの断面積より大きい面積、つまり２倍の面積に形成され、２つの金属配線２３の配線幅の総和は、金属配線２７ａまたは２７ｂの配線幅より大きい幅、つまり２倍の幅になって、その断面積が大きくなっている。
【００１７】
これら２つの金属配線２３は、それぞれゲートコンタクト２１の反対側で２倍の配線幅を保持したままで１つに接続され、ゲートコンタクト２１の断面積や金属配線２３の断面積に較べ、十分に大きい断面積を有する図示しない１つのポスト電極に接続されている。
なお、上記のゲート長方向は、シリコン半導体層４の上面に平行にソース層１５からドレイン層１６へ向かう方向、またはその逆方向をいい、ゲート幅方向はゲート長方向に直交するシリコン半導体層４の上面に平行な方向をいう。
【００１８】
このようなゲートコンタクト２１や金属配線２３等は、以下のように形成される。
すなわち、ＳＯＱ基板２のシリコン半導体層４に、通常と同様にしてｎＭＯＳ素子５を形成した後に、ｎＭＯＳ素子５およびフィールド酸化膜７上等のＳＯＱ基板２のシリコン半導体層４上の全面に、ＣＶＤ法により酸化シリコンを比較的厚く堆積し、その上面を平坦化処理して層間絶縁膜２０を形成する。
【００１９】
層間絶縁膜２０の形成後に、フォトリソグラフィにより層間絶縁膜２０上に、ソース層１５およびドレイン層１６のそれぞれのコンタクトホール２６の形成領域の層間絶縁膜２０を露出させた開口部を有するレジストマスクを形成し、これをマスクとして酸化シリコンを選択的にエッチングする異方性エッチングにより層間絶縁膜２０貫通してソース層１５およびドレイン層１６に達するコンタクトホール２６を形成する。
【００２０】
前記のレジストマスクを除去し、スパッタ法によりそれぞれのコンタクトホール２６内に金属材料を埋め込んでソースコンタクト２５ａおよびドレインコンタクト２５ｂを形成し、その上面を平坦化処理して層間絶縁膜２０の上面を露出させる。
その後に、前記と同様にして、ゲート電極１１に達するコンタクトホール２２に金属材料を埋込んでゲートコンタクト２１を形成し、平坦化処理を施して層間絶縁膜２０の上面を露出させる。
【００２１】
次いで、層間絶縁膜２０上に、金属材料からなる金属配線層を形成し、フォトリソグラフィにより金属配線層上に金属配線２３、２７ａ、２７ｂの形成領域を覆うレジストマスクを形成し、これをマスクとして金属配線層をエッチングして層間絶縁膜２０を露出させ、前記のレジストマスクを除去して金属配線２３、２７ａ、２７ｂを形成する。
そして、ＣＶＤ法等により層間絶縁膜２０上を覆う絶縁膜を形成し、金属配線２３、２７ａ、２７ｂにそれぞれ接続するポスト電極等を形成して、本実施例の半導体装置１を製造する。
【００２２】
このようにして形成されたｎＭＯＳ素子５は、その周囲を石英基板３や、石英基板３と同じ酸化シリコンで形成され、同等の低い熱伝導率を有するフィールド酸化膜７、ゲート酸化膜１２、層間絶縁膜２０で囲まれていたとしても、ゲート酸化膜１２が、他の石英基板３やフィールド酸化膜７等より薄い膜厚で形成されているので、チャネル領域１７で発生した熱は、ゲート酸化膜１２を経由してゲート電極１１へ流入し、そこに接続されている２つのゲートコンタクト２１および金属配線２３を経由して、ポスト電極から外部に放出される。
【００２３】
このとき、本実施例のゲート電極１１には、熱伝導率が高い金属材料からなる２つのゲートコンタクト２１が接続され、その断面積の総和が、ソースコンタクト２５ａ等の断面積より大きくなり、これらに接続する熱伝導率が高い金属材料からなる２つ金属配線２３の配線幅の総和が、ソースコンタクト２５ａに接続する金属配線２７ａ等の配線幅より大きくなって、その断面積が拡大しているので、チャネル領域１７で発生し、ゲート酸化膜１２を介して流入した熱を、断面積の総和が大きいゲートコンタクト２１や断面積の総和が大きい金属配線２３を経由して、より多く逃がすことが可能になる。
【００２４】
また、本実施例のゲート電極１１の延在部１１ａは、フィールド酸化膜７上に形成されているので、半導体装置１の微細化のための、素子形成領域６の小型化やゲート長の短縮等を阻害することなく、ＳＨＥを抑制することができる。
以上説明したように、本実施例では、ＳＯＱ基板のシリコン半導体層に形成されたｎＭＯＳ素子のゲート電極のゲート幅方向の両端部のフィールド酸化膜上にそれぞれ延在部を設け、この延在部にそれぞれ接続する２つのゲートコンタクトおよびこれらに接続する金属配線を設けるようにしたことによって、ゲート電極に接続するゲートコンタクトの断面積の総和を増加させ、これらに接続する金属配線の配線幅の総和を大きくしてその断面積を増加させることができ、チャネル領域で発生した熱を、断面積の大きいゲートコンタクトおよび断面積の大きい金属配線を経由して、より多く外部へ放出することができ、ＳＨＥを抑制してｎＭＯＳ素子の電気特性を向上させることができる。
【実施例２】
【００２５】
図２は実施例２の半導体装置の上面を示す説明図、図３は実施例２のゲートコンタクトと金属配線を示す説明図である。
なお、上記従来例および実施例１と同様の部分は、同一の符号を付してその説明を省略する。
また、図２は、上記図７と同様に、サイドウォールと層間絶縁膜とを除いた状態で示してある。
【００２６】
本実施例のＳＯＱ基板２の石英基板３の厚さおよびゲート酸化膜１２の膜厚は、上記実施例１と同様である。
本実施例の半導体装置１は、図２、図３に示すように、従来のｎＭＯＳ素子５と同様に、ゲート電極１１の延在部１１ａは、ゲート電極１１のゲート幅方向の一の端部、つまり素子形成領域６のゲート長方向に沿った一の側のフィールド酸化膜７上に形成されており、第１のコンタクトプラグとしてのゲートコンタクト３１が、その延在部１１ａに接続して形成され、ゲートコンタクト３１に接続する第１の配線としての金属配線２３が形成されている。
【００２７】
また、ゲートコンタクト３１の断面積は、上記従来例と同様に形成された第２のコンタクトプラグとしてのソースコンタクト２５ａまたはドレインコンタクト２５ｂの断面積より大きく形成され、金属配線２３の厚さと配線幅は、上記従来例と同様に形成された第２の配線としての金属配線２７ａまたは２７ｂと同じ厚さ、同じ配線幅に形成されている。
このようなゲートコンタクト３１や金属配線２３等は、上記実施例１と同様にして形成される
この場合に、ゲートコンタクト３１を形成するためのコンタクトホールの開口部は、ゲートコンタクト３１の断面形状に合せて、コンタクトホール２２より大きく形成される。
【００２８】
このようにして形成されたｎＭＯＳ素子５は、上記実施例１と同様に、その周囲を酸化シリコンで形成された石英基板３やフィールド酸化膜７、ゲート酸化膜１２、層間絶縁膜２０で囲まれていたとしても、チャネル領域１７で発生した熱は、膜厚の薄いゲート酸化膜１２を経由してゲート電極１１へ流入し、そこに接続されているゲートコンタクト３１および金属配線２３を経由して、ポスト電極から外部に放出される。
【００２９】
このとき、本実施例のゲート電極１１には、熱伝導率が高い金属材料からなり、かつソースコンタクト２５ａ等の断面積より大きい断面積を有するゲートコンタクト３１が接続し、金属配線２３との接合面積が拡大されているので、チャネル領域１７で発生し、ゲート酸化膜１２を介して流入した熱を、断面積が大きいゲートコンタクト３１や金属配線２３を経由して、より多く逃がすことが可能になる。
【００３０】
以上説明したように、本実施例では、ＳＯＱ基板のシリコン半導体層に形成されたｎＭＯＳ素子のゲート電極のゲート幅方向の一の端部のフィールド酸化膜上に延在部を設けると共に、この延在部に接続するゲートコンタクトおよびこれに接続する金属配線を設け、ゲート電極に接続するゲートコンタクトの断面積を、ソースコンタクト等の断面積より大きくしたことによって、チャネル領域で発生した熱を、断面積の大きいゲートコンタクトおよび金属配線を経由して、より多く外部へ放出することができ、ＳＨＥを抑制してｎＭＯＳ素子の電気特性を向上させることができる。
【００３１】
なお、本実施例においては、断面積の大きいゲートコンタクトを１つ設けるとして説明したが、ソースコンタクト等と同等または、それ以下の断面積を有するゲートコンタクトを延在部および／若しくは延在部以外のゲート電極に複数設け、それらの断面積の総和を、ソースコンタクト等の断面積より大きい面積にして、ソースコンタクト等に接続する金属配線と同等の配線幅を有する１つの金属配線に接続するようにしても、前記と同様の効果を得ることができる。
【実施例３】
【００３２】
図４は実施例３のゲートコンタクトと金属配線を示す説明図である。
なお、上記従来例および実施例１、実施例２と同様の部分は、同一の符号を付してその説明を省略する。
本実施例のＳＯＱ基板２の石英基板３の厚さおよびゲート酸化膜１２の膜厚は、上記実施例１と同様である。
【００３３】
本実施例の半導体装置１は、図４に示すように、上記実施例２のｎＭＯＳ素子５と同様に、ゲート電極１１のゲート幅方向の一の端部のフィールド酸化膜７上に設けられた延在部１１ａに、第１のコンタクトプラグとしてのゲートコンタクト２１が接続して形成され、ゲートコンタクト２１に接続する第１の配線としての金属配線３３が形成されている。
また、ゲートコンタクト２１の断面積は、上記従来例と同様に形成された第２のコンタクトプラグとしてのソースコンタクト２５ａまたはドレインコンタクト２５ｂの断面積と同等に形成され、金属配線３３の厚さは、上記従来例と同様に形成された第２の配線としての金属配線２７ａまたは２７ｂと同じ厚さに、その配線幅は、金属配線２７ａの配線幅より大きく形成されている。
【００３４】
このようなゲートコンタクト２１や金属配線３３等は、上記実施例１と同様にして形成される
この場合に、金属配線３３を形成するためのレジストマスクは、金属配線３３の配線幅に合せて、幅広に形成される。
このようにして形成されたｎＭＯＳ素子５は、上記実施例１と同様に、その周囲を酸化シリコンで形成された石英基板３やフィールド酸化膜７、ゲート酸化膜１２、層間絶縁膜２０で囲まれていたとしても、チャネル領域１７で発生した熱は、膜厚の薄いゲート酸化膜１２を経由してゲート電極１１へ流入し、そこに接続されているゲートコンタクト２１および金属配線３３を経由して、ポスト電極から外部に放出される。
【００３５】
このとき、本実施例のゲート電極１１に接続するゲートコンタクト２１には、熱伝導率が高い金属材料からなり、かつ金属配線２７ａ等の配線幅より大きい配線幅を有する金属配線３３が接続して金属配線３３の断面積が拡大されているので、チャネル領域１７で発生し、ゲート酸化膜１２を介して流入した熱を、ゲートコンタクト２１や断面積が大きい金属配線３３を経由して、より多く逃がすことが可能になる。
【００３６】
以上説明したように、本実施例では、ＳＯＱ基板のシリコン半導体層に形成されたｎＭＯＳ素子のゲート電極のゲート幅方向の一の端部のフィールド酸化膜上に延在部を設けると共に、この延在部に接続するゲートコンタクトおよびこれに接続する金属配線を設け、ゲートコンタクトに接続する金属配線の配線幅を、ソースコンタクト等に接続する金属配線の配線幅より大きくしたことによって、ゲートコンタクトに接続する金属配線の断面積を拡大することができ、チャネル領域で発生した熱を、ゲートコンタクトおよび断面積の大きい金属配線を経由して、より多く外部へ放出することができ、ＳＨＥを抑制してｎＭＯＳ素子の電気特性を向上させることができる。
【００３７】
なお、本実施例においては、配線幅の大きいゲートコンタクトに接続する金属配線を１つ設けるとして説明したが、図５に示すように、ソースコンタクト２５ａに接続する金属配線２７ａ等と同等または、それ以下の配線幅を有する分岐配線３５を複数設け、それらの配線幅の総和を、金属配線２７ａ等の配線幅より大きい幅にするようにしても、前記と同様の効果を得ることができる。
【００３８】
この場合に、複数の分岐配線３５は、それぞれゲートコンタクト２１の反対側で配線幅の総和を保持したままで１つに接続し、図示しない１つのポスト電極に接続するとよい。
上記実施例２および本実施例においては、ゲートコンタクトおよびゲートコンタクトに接続する金属配線のいずれか一方の断面積を増加させるとして説明したが、図６に示すように、断面積を拡大したゲートコンタクト３１に、配線幅を大きくしてその断面積を拡大した金属配線３３を接続するようにしてもよい。このようにしても上記と同様の効果を得ることができる。
【００３９】
なお、上記各実施例においては、ＭＯＳＦＥＴはｎＭＯＳ素子として説明したが、ＭＯＳＦＥＴとしてｐＭＯＳ素子を形成する場合も同様である。
【図面の簡単な説明】
【００４０】
【図１】実施例１の半導体装置の上面を示す説明図
【図２】実施例２の半導体装置の上面を示す説明図
【図３】実施例２のゲートコンタクトと金属配線を示す説明図
【図４】実施例３のゲートコンタクトと金属配線を示す説明図
【図５】実施例３の金属配線の他の態様を示す説明図
【図６】実施例のゲートコンタクトと金属配線の他の態様を示す説明図
【図７】従来の半導体装置の上面を示す説明図
【図８】図７のＡ−Ａ断面線に沿った断面を示す説明図
【図９】図７のＢ−Ｂ断面線に沿った断面を示す説明図
【図１０】従来のＭＯＳＦＥＴのＩｄ−Ｖｄ特性を示すグラフ
【符号の説明】
【００４１】
１    半導体装置
２    ＳＯＱ基板
３    石英基板
４    シリコン半導体層
５    ｎＭＯＳ素子
６    素子形成領域
７    フィールド酸化膜
８    素子分離領域
１１  ゲート電極
１１ａ  延在部
１２  ゲート酸化膜
１３  サイドウォール
１５  ソース層
１６  ドレイン層
１７  チャネル領域
２０  層間絶縁膜
２１、３１  ゲートコンタクト
２２、２６  コンタクトホール
２３、２７ａ、２７ｂ、３３  金属配線
２５ａ  ソースコンタクト
２５ｂ  ドレインコンタクト
３５  分岐配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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