(57)【要約】【課題】入力電源電圧によらずに、最適な長さのデッドタイムを設定できる同期整流型ＤＣ／ＤＣコンバータを提供する。【解決手段】直流入力電圧（ＰＶＤＤ）を変換して所望の大きさの出力電圧（Ｖｏｕｔ）を得るようにした同期整流型ＤＣ／ＤＣコンバータにおいて、オンオフ動作を行うスイッチング素子Ｑ１、スイッチング素子Ｑ１とは相補的なタイミングでオンオフ動作を行う整流素子Ｑ２、スイッチング素子Ｑ１および整流素子Ｑ２を同時にオフするデッドタイムをもって制御する制御回路部１０、制御回路部１０からスイッチング素子Ｑ１に出力される制御信号の電圧レベルを変換するレベルシフト回路５、制御回路部１０から整流素子Ｑ２に出力される制御信号の電圧レベルを変換するレベルシフト回路６を備えている。【選択図】図１
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【特許請求の範囲】
【請求項１】
直流入力電圧を変換して所望の大きさの出力電圧を得るようにした同期整流型ＤＣ／ＤＣコンバータにおいて、
オンオフ動作を行う主スイッチング素子と、
前記主スイッチング素子とは相補的なタイミングでオンオフ動作を行う整流素子と、
前記主スイッチング素子および前記整流素子を同時にオフするデッドタイムをもって制御する制御回路と、
前記制御回路から前記主スイッチング素子に出力される制御信号の電圧レベルを変換する第１の電圧レベル変換回路と、
前記制御回路から前記整流素子に出力される制御信号の電圧レベルを変換する第２の電圧レベル変換回路と、
を備えたことを特徴とする同期整流型ＤＣ／ＤＣコンバータ。
【請求項２】
前記制御回路から前記第１の電圧レベル変換回路を介して前記主スイッチング素子まで伝達される制御信号の遅延時間と、前記制御回路から前記第２の電圧レベル変換回路を介して前記整流素子まで伝達される制御信号の遅延時間とが一致するように構成したことを特徴とする請求項１記載の同期整流型ＤＣ／ＤＣコンバータ。
【請求項３】
前記主スイッチング素子には、前記第１の電圧レベル変換回路から第１のドライバ回路を介して前記制御信号が供給され、
前記整流素子には、前記第２の電圧レベル変換回路から第２のドライバ回路を介して前記制御信号が供給され、
前記第１、第２のドライバ回路は、それぞれ互いにほぼ等しい電位差を有する電源によって動作するように構成されていることを特徴とする請求項１または２に記載の同期整流型ＤＣ／ＤＣコンバータ。
【請求項４】
前記第１のドライバ回路および前記第１の電圧レベル変換回路に電源供給するブートストラップ回路を備えたことを特徴とする請求項３記載の同期整流型ＤＣ／ＤＣコンバータ。
【請求項５】
前記第１のドライバ回路および前記第１の電圧レベル変換回路に電源供給するシリーズレギュレータ回路を備えたことを特徴とする請求項３記載の同期整流型ＤＣ／ＤＣコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、直流入力電圧を変換して所望の大きさの出力電圧を得るようにした同期整流型ＤＣ／ＤＣコンバータに関し、とくに主スイッチング素子と整流素子とが同時にオフとなるデッドタイムを最適に設定するようにした同期整流型ＤＣ／ＤＣコンバータに関する。
【背景技術】
【０００２】
同期整流型ＤＣ／ＤＣコンバータは、メインスイッチ用の主スイッチング素子と転流用の整流素子とが相補的なタイミングでオンオフすることで所望の大きさの出力電圧を得るものである。ここでは、２つのスイッチング素子のスイッチングタイミング（オンオフが切り替わるタイミング）が一致してしまうと、両者が同時にオンする期間が発生するおそれがあり、その場合に、電源側から接地電位（グランド）に対して貫通電流が流れる不都合が生じる。このような期間の発生を防ぐ手段として、両者のスイッチングタイミングのタイミング差、すなわち主スイッチング素子と整流素子とが同時にオフとなるデッドタイムを確保するようにしている。
【０００３】
こうした同期整流型ＤＣ／ＤＣコンバータには、制御回路からの信号をスイッチング素子またはスイッチング素子のゲートを駆動するためのドライブ回路に伝達するうえで、電圧レベル変換回路が必要な場合があった。
【０００４】
図４は、従来の電圧レベル変換回路を有する同期整流型ＤＣ／ＤＣコンバータを示す回路図である。
このＤＣ／ＤＣコンバータは、ＰＷＭ信号を生成する制御回路部１０、スイッチング素子Ｑ１と整流素子Ｑ２を駆動するためのドライバ回路部２０、スイッチング素子Ｑ１と整流素子Ｑ２とが入力電源ＰＶＤＤと接地間で直列に接続された出力部３０、平滑回路部４０、およびレベルシフト回路５等から構成される。スイッチング素子Ｑ１、整流素子Ｑ２としては、いずれもＮチャネルのＭＯＳＦＥＴ（金属酸化膜半導体による電界効果トランジスタ、以下、単にＮＭＯＳという。）が用いられている。
【０００５】
図において、制御回路電源ＶＤＤは制御回路部１０に入力電源電圧（ＰＶＤＤ）とは異なる大きさで供給されるものであって、出力部３０では入力電源電圧（ＰＶＤＤ）を変換し、平滑回路部４０を介して所望の出力電圧（Ｖｏｕｔ）を端子ＯＵＴから出力するように構成されている。
【０００６】
制御回路部１０は、誤差増幅回路１１、基準電源Ｖｒｅｆ、ＰＷＭコンパレータ１２、発振器１３、およびデッドタイム生成回路１４を備えている。誤差増幅回路１１には、端子ＯＵＴの出力電圧（Ｖｏｕｔ）と基準電源Ｖｒｅｆの基準電圧値（Ｖｒｅｆ）が入力される。なお、この出力電圧（Ｖｏｕｔ）は分圧されて入力される場合もある。誤差増幅回路１１の誤差出力は、ＰＷＭコンパレータ１２に入力される。ＰＷＭコンパレータ１２では、この誤差出力と発振器１３により生成された三角波等の参照波形との比較を行い、出力電圧（Ｖｏｕｔ）と基準電源値（Ｖｒｅｆ）との誤差出力の大きさに応じたデューティ比をもった矩形パルス（以下、ＰＷＭ信号という。）がデッドタイム生成回路１４に出力される。
【０００７】
ドライバ回路部２０は、スイッチング素子Ｑ１を駆動するためのドライバ回路２１（以下、ハイサイドドライバという。）、インバータ回路２２、および整流素子Ｑ２を駆動するためのドライバ回路２３（以下、ローサイドドライバという。）から構成されている。ハイサイドドライバ２１およびローサイドドライバ２３の出力は、それぞれ出力部３０のスイッチング素子Ｑ１のゲートおよび整流素子Ｑ２のゲートに接続され、スイッチング素子Ｑ１および整流素子Ｑ２のオンオフ制御を行う。その結果、出力部３０のスイッチング素子Ｑ１と整流素子Ｑ２の接続点Ｍ（以下、スイッチング端子Ｍという。）には所望のデューティ比を有する矩形波が現れる。
【０００８】
平滑回路部４０は、インダクタＬとコンデンサＣの直列回路により構成され、それらの接続点が端子ＯＵＴと接続されている。ここで、インダクタＬの一端はスイッチング端子Ｍに接続され、コンデンサＣの他端は接地される。この平滑回路部４０では、インダクタＬによりスイッチング端子Ｍの矩形波が平滑化され、所望の大きさで直流の出力電圧（Ｖｏｕｔ）を得ることができる。
【０００９】
ここでは、出力部３０のスイッチング素子Ｑ１および整流素子Ｑ２は、制御回路部１０のＰＷＭ信号を用いて相補的にオンオフ制御される。ところが、スイッチング素子Ｑ１が完全にオフする前に整流素子Ｑ２がオンし、あるいは整流素子Ｑ２が完全にオフする前にスイッチング素子Ｑ１がオンするといった事態が起こると、スイッチング素子Ｑ１と整流素子Ｑ２が同時にオンする状態となり、ＰＶＤＤ−ＧＮＤ間に短絡電流が流れてしまう。
【００１０】
そこで、制御回路部１０では、デッドタイム生成回路１４がＰＷＭコンパレータ１２の後段に設けられており、スイッチング素子Ｑ１と整流素子Ｑ２はデッドタイム差を持つ２つの信号により、それぞれオンオフ制御が行われる。そのため、出力部３０のスイッチング素子Ｑ１と整流素子Ｑ２は、スイッチング素子Ｑ１が完全にオフしてから整流素子Ｑ２をオンさせ、また整流素子Ｑ２が完全にオフしてからスイッチング素子Ｑ１をオンさせることによって、同時オンを防ぐようにしている。
【００１１】
また、このＤＣ／ＤＣコンバータにおいては、スイッチング素子Ｑ１がＮＭＯＳであるため、出力部３０のスイッチング素子Ｑ１を駆動するゲート電圧は、入力電源電圧（ＰＶＤＤ）よりも高い電圧である必要がある。そこで、コンデンサＣｂｓｔおよびダイオードＤｂｓｔにより、入力電源電圧（ＰＶＤＤ）よりも高い電圧（Ｖｂｓｔ）を生成するブートストラップ回路が構成されている。
【００１２】
ブートストラップ回路は、スイッチング素子Ｑ１がオフ状態で、かつ整流素子Ｑ２がオン状態のとき、そのコンデンサＣｂｓｔにはダイオードＤｂｓｔを介して制御回路電源ＶＤＤから充電電流が流れ込むから、その電圧値（ＶＤＤ）まで充電される（ダイオードＤｂｓｔの順方向電圧は無視している）。次に、スイッチング素子Ｑ１がオンし、整流素子Ｑ２がオフになると、スイッチング端子Ｍの電圧値（Ｖｍ）が入力電源電圧（ＰＶＤＤ）まで上昇する。したがって、コンデンサＣｂｓｔとダイオードＤｂｓｔとの接続点Ｖｂｓｔの電圧値（Ｖｂｓｔ）は入力電源電圧（ＰＶＤＤ）とコンデンサＣｂｓｔの充電電圧値（ＶＤＤ）との和、すなわち（ＰＶＤＤ＋ＶＤＤ）となって、端子Ｖｂｓｔには入力電源電圧（ＰＶＤＤ）より高い電圧値が生成される。
【００１３】
このようにして、ハイサイドドライバ２１はブートストラップ回路のコンデンサＣｂｓｔによって生成された端子間電圧（Ｖｂｓｔ−Ｖｍ）で動作して、スイッチング素子Ｑ１のゲートを入力電源電圧（ＰＶＤＤ）より高い電圧で駆動できる。
【００１４】
ここで、制御回路部１０はＶＤＤ−ＧＮＤ間で動作し、ハイサイドドライバ２１はＶｂｓｔ−Ｖｍ間で動作するため、レベルシフト回路５をハイサイドドライバ２１の前段に設けて、デッドタイム生成回路１４からの制御信号の電圧レベルを変換する必要がある。一方、ローサイドドライバ２３は、図４に示すように制御回路部１０と同じくＶＤＤ−ＧＮＤ間で動作するため、上述のようなレベルシフト回路５による電圧レベルの変換を必要としない。
【００１５】
なお、例えば特許文献１には、ＰＷＭコントローラを用い、それにレベルシフト回路を設け、ここでエラー電圧の電圧レベルを適宜シフトさせ、デッドタイムを制御できるようにした降圧型の同期整流式ＤＣ−ＤＣコンバータの記載がある。
【００１６】
また、例えば特許文献２には、電流決定用抵抗およびレベルシフト抵抗群を同一材質としたレベルシフト回路で生成されるレベルシフト量によって第１のスイッチング素子および第２のスイッチング素子の各スイッチングタイミングを与える電圧レベルのレベル差を設けることで、このレベル差のばらつきを低減した昇降圧チョッパ型ＤＣ／ＤＣコンバータの記載がある。これによれば、より安定な出力電圧の供給を実現しつつ、電力変換効率の低下を抑制することが可能である。
【００１７】
さらに、例えば特許文献３には、主スイッチング素子と同期整流用スイッチング素子との開閉が入れ替わる時に必要なデッドタイムを、コンバータのソフトスタート時にも、より簡単な回路で且つ定常時に無駄なデッドタイムを発生させずに生成することができる同期整流式ＤＣ−ＤＣコンバータの記載がある。
【特許文献１】特開２００１−１１２２４１号公報（段落番号〔００１１〕〜〔００１５〕、図１，２）
【特許文献２】特開２００５−１９８４１０号公報（段落番号〔０１０５〕〜〔０１２８〕、図８）
【特許文献３】特開２００５−２１０８２０号公報（段落番号〔００２０〕〜〔００２６〕、図１）
【発明の開示】
【発明が解決しようとする課題】
【００１８】
図５は、図４の同期整流型ＤＣ／ＤＣコンバータにおける各部信号波形を示すタイミング図である。
同図（ａ）にはＰＷＭコンパレータ１２のＰＷＭ信号、同図（ｂ）にはデッドタイム生成回路１４のハイサイドドライバ２１側への出力信号（以下、ハイサイド信号という。）、同図（ｃ）にはローサイドドライバ２３側のインバータ回路２２への出力信号（以下、ローサイド信号という。）、同図（ｄ），（ｅ）にはハイサイドドライバ２１、ローサイドドライバ２３への入力信号、同図（ｆ），（ｇ）にはハイサイドドライバ２１、ローサイドドライバ２３から出力部３０へ出力される制御信号を示している。
【００１９】
上述した図４のような従来回路では、遅延時間（Δｔ１）を有するレベルシフト回路５がハイサイドドライバ２１の前段でだけ電圧レベルを変換している。また、ハイサイドドライバ２１自体でも遅延時間（Δｔ２）を有しており、その遅延時間（Δｔ２）がローサイドドライバ２３の遅延時間とは異なる場合もあった。そのため、制御回路部１０から出力されるハイサイド用信号とローサイド信号がそれぞれスイッチング素子Ｑ１、整流素子Ｑ２のゲートに到達するまでの遅延時間が異なってくる。
【００２０】
すなわち、図５（ｂ），（ｃ）に示すように、デッドタイム生成回路１４では適切な長さのデッドタイム（ｔｄ１，ｔｄ２）を有する制御信号が生成されていても、レベルシフト回路５の遅延時間（Δｔ１）に連動してデッドタイム（ｔｄ１，ｔｄ２）が、ドライバ２１，２３の入力側では（ｔｄ１ａ，ｔｄ２ａ）のように変化し、さらにその出力側では（ｔｄ１ｂ，ｔｄ２ｂ）のように変化するから、スイッチング素子Ｑ１と整流素子Ｑ２が同時にオン状態となるおそれがあった。また、反対にデッドタイム（ｔｄ１，ｔｄ２）を必要以上に長くすると、デッドタイム期間での電力損失が増加し、同期整流型ＤＣ／ＤＣコンバータの電力変換効率が低下するという問題もあった。
【００２１】
このように、デッドタイムについては、レベルシフト回路５の遅延時間も含めて最適値を決定しておくことが必要である。ところが、実際には使用環境における温度偏差や、個々の製品における製造プロセスでの特性偏差により、レベルシフト回路５の遅延時間には変動が生じるため、最適なデッドタイムを正確に見積もって設計することは難しい。したがって、ＰＶＤＤ−ＧＮＤ間での短絡を防ぐために、必要以上に長いデッドタイムが設定されることになって、電力変換効率の面で不利となってしまうという課題があった。上記の特許文献１〜３には、遅延時間に起因するこの課題およびその解決策については何ら記載がない。
【００２２】
本発明はこのような点に鑑みてなされたものであり、スイッチング素子の入力電源の大きさによらずに、最適な長さのデッドタイムを設定できる同期整流型ＤＣ／ＤＣコンバータを提供することを目的とする。
【課題を解決するための手段】
【００２３】
本発明では、上記問題を解決するために、直流入力電圧を変換して所望の大きさの出力電圧を得るようにした同期整流型ＤＣ／ＤＣコンバータにおいて、オンオフ動作を行う主スイッチング素子と、前記主スイッチング素子とは相補的なタイミングでオンオフ動作を行う整流素子と、前記主スイッチング素子および前記整流素子を同時にオフするデッドタイムをもって制御する制御回路と、前記制御回路から前記主スイッチング素子に出力される制御信号の電圧レベルを変換する第１の電圧レベル変換回路と、前記制御回路から前記整流素子に出力される制御信号の電圧レベルを変換する第２の電圧レベル変換回路と、を備えたことを特徴とする同期整流型ＤＣ／ＤＣコンバータが提供される。
【００２４】
本発明の同期整流型ＤＣ／ＤＣコンバータでは、第１の電圧レベル変換回路だけでなく、整流素子の前段にも第２の電圧レベル変換回路が挿入されているので、制御回路からスイッチング素子、整流素子までの信号伝達時間が揃うことになって、第１、第２の電圧レベル変換回路における遅延時間差によるデッドタイムの変動を防止できる。
【発明の効果】
【００２５】
本発明によれば、デッドタイムの変動を防止することによって、スイッチング素子と整流素子とを貫通する電流をなくし、しかもデッドタイムを必要以上に長く設定しなくてもよくなるため、電力変換効率の低下を防ぐことができる。
【発明を実施するための最良の形態】
【００２６】
以下、図面を参照してこの発明の実施の形態について説明する。
（実施の形態１）
図１は、実施の形態１に係るＤＣ／ＤＣコンバータを示す回路図である。図１においては、従来回路と対応する部分に同一の参照符号を付け、それらの説明を省いている。なお、図４に示す従来回路と同様に、スイッチング素子Ｑ１、整流素子Ｑ２としてＮＭＯＳが用いられている。
【００２７】
制御回路部１０については、図４に示す従来の回路と同様の構成を有している。図１のＤＣ／ＤＣコンバータが従来回路と異なる点は、ハイサイドドライバ２１の前段のレベルシフト回路５だけでなく、デッドタイム生成回路１４から出力されたローサイド信号をローサイドドライバ２３に供給する際に制御信号の電圧レベルを変換する回路として、レベルシフト回路６が挿入されていることである。
【００２８】
デッドタイム生成回路１４からのハイサイド信号およびローサイド信号は、それぞれレベルシフト回路５，６に入力され、その後にドライバ回路部２０に供給される。
ここで、ハイサイド側のレベルシフト回路５はＶｂｓｔ−Ｖｍ間で動作し、ローサイド側のレベルシフト回路６はＶＤＤ−ＧＮＤ間で動作する。ここでは、Ｖｂｓｔ−Ｖｍ間の電位差と、ＶＤＤ−ＧＮＤ間の電位差とは、ほぼ同じになる。
【００２９】
ドライバ回路部２０では、ハイサイドドライバ２１はＶｂｓｔ−Ｖｍ間の電位差で動作し、ローサイドドライバ２３はＶＤＤ−ＧＮＤ間の電位差で動作する。したがって、両ドライバ２１，２３にかかる電位差を、殆ど同じ大きさにできる。そのため、両ドライバ２１，２３はスイッチング素子Ｑ１と整流素子Ｑ２のサイズの違いに応じて、それらの素子サイズに差がある場合はあるものの、構成は同一とすることができる。
【００３０】
つぎに、図１のＤＣ／ＤＣコンバータの動作について、図２により説明する。
図２は、実施の形態１に係るＤＣ／ＤＣコンバータの各部信号波形を示すタイミング図である。
【００３１】
同図（ａ）にはＰＷＭコンパレータ１２のＰＷＭ信号、同図（ｂ）にはデッドタイム生成回路１４のハイサイドドライバ２１側への出力信号、同図（ｃ）にはローサイドドライバ２３側のインバータ回路２２への出力信号、同図（ｄ），（ｅ）にはハイサイドドライバ２１、ローサイドドライバ２３への入力信号、同図（ｆ），（ｇ）にはハイサイドドライバ２１、ローサイドドライバ２３から出力部３０へ出力される制御信号を示している。
【００３２】
ここで、ハイサイドドライバ２１、ローサイドドライバ２３に接続される２つのレベルシフト回路５，６を同一の構成とする。これによって、レベルシフト回路５，６での遅延時間（Δｔ１）が一致するから、デッドタイム生成回路１４から制御信号がドライバ回路部２０に入力するタイミングは、図２（ｂ）〜（ｅ）に示すようにデッドタイム生成回路１４で生成したデッドタイム（ｔｄ１，ｔｄ２）を維持したまま、ハイサイドドライバ２１、ローサイドドライバ２３にそれぞれ供給できる（インバータ回路２２は単純な構成なので、その遅延は無視できる。）。
【００３３】
また、これら２つのレベルシフト回路５，６は同一の半導体集積回路基板に形成されている。これによって、レベルシフト回路５，６の回路動作は製造プロセスによる影響や温度変化の影響を同程度に受けることになり、デッドタイム（ｔｄ１，ｔｄ２）の絶対的な長さはレベルシフト回路５，６によって殆ど変動しなくなる。
【００３４】
さらに、ハイサイドドライバ２１とローサイドドライバ２３に関しても、それらを同一の回路構成とすれば、ドライバ回路部２０における遅延時間（Δｔ２）も殆ど同じにできる。したがって、ドライバ回路部２０においてもデッドタイム生成回路１４で生成したデッドタイム（ｔｄ１，ｔｄ２）が維持できる。ただし、厳密にいえば、インバータ回路２２の遅延は無視できるとしたが実際にはゼロではないこと、およびスイッチング素子Ｑ１と整流素子Ｑ２のサイズが異なる場合はそのサイズ差の影響が重なることにより、全く同一の遅延時間になるわけではない。
【００３５】
このように、スイッチング素子Ｑ１の前段と整流素子Ｑ２の前段に、それぞれ同一構成のレベルシフト回路５，６とドライバ２１，２３を介在させることで、デッドタイム生成回路１４で生成されたハイサイド信号とローサイド信号のデッドタイムを維持したまま、スイッチング素子Ｑ１と整流素子Ｑ２のゲートに制御信号を伝達することができる。したがって、ハイサイド側のレベルシフト回路５で生じる遅延によってデッドタイムが消滅して出力部３０での貫通電流が生じ、あるいは冗長なデッドタイムの設定によって電力変換効率が低下するなどの不都合を解消することができる。
【００３６】
（実施の形態２）
図３は、実施の形態２に係るＤＣ／ＤＣコンバータを示す回路図である。
実施の形態１では、スイッチング素子Ｑ１、整流素子Ｑ２をいずれもＮＭＯＳで構成したＤＣ／ＤＣコンバータを示した。ここでは、図３に示すように、ＮＭＯＳのスイッチング素子Ｑ１に代えてＰチャネルのＭＯＳＦＥＴ（以下、単にＰＭＯＳという。）のスイッチング素子Ｑ３を用い、整流素子Ｑ２をＮＭＯＳによって構成している。
【００３７】
図３のＤＣ／ＤＣコンバータでは、整流素子Ｑ２を駆動するローサイド側のレベルシフト回路６およびローサイドドライバ２３は実施の形態１の構成と同様であって、ローサイドドライバ２３がＶＤＤ−ＧＮＤ間の電位差で動作する。また、実施の形態１のインバータ回路２２は除かれている。したがって、本来であればレベルシフト回路６のような、電圧レベルを変換するための回路は不要である。
【００３８】
また、スイッチング素子Ｑ３を駆動するハイサイド側については、スイッチング素子Ｑ３をＰＭＯＳによって構成したため、ＮＭＯＳによって構成した場合と異なり、その入力電源電圧（ＰＶＤＤ）より高い電圧を印加する必要はない。したがって、ここでは実施の形態１に示すようなブートストラップ回路が不要となる。
【００３９】
さらに、図３のＤＣ／ＤＣコンバータでは、入力電源電圧（ＰＶＤＤ）を基準とするシリーズレギュレータ７がハイサイドドライバ２１の電源とされている。これは、ハイサイドドライバ２１はＰＶＤＤ−ＧＮＤ間の電位差で動作させることも可能であるが、ローサイドドライバ２３と遅延時間を一致させるために、ローサイドドライバ２３と同じ電位差で駆動できる構成としているのである。すなわち、シリーズレギュレータ７は、その出力電圧Ｖｓが（ＰＶＤＤ−ＶＤＤ）となる回路として構成される。これによって、ハイサイドドライバ２１を駆動する電源の電位差はローサイドドライバ２３と同様ＶＤＤとなり、ハイサイドドライバ２１をローサイドドライバ２３と同じ構成とすることで、同一遅延時間に設定することができる。
【００４０】
このように、ハイサイドドライバ２１はＰＶＤＤ−Ｖｓ間で動作するため、デッドタイム生成回路１４からの出力信号のレベル変換を行う必要があり、ハイサイドドライバ２１の前段には実施の形態１と同様にレベルシフト回路５が挿入される。このレベルシフト回路５は、ハイサイドドライバ２１と同様にＰＶＤＤ−Ｖｓ間で動作する構成とすればよい。
【００４１】
また、ローサイドドライバ２３の前段のレベルシフト回路６は、本来不要であるが、ハイサイド側のレベルシフト回路５での遅延時間により、スイッチング素子Ｑ３と整流素子Ｑ２のゲートにおけるデッドタイムが変わってしまうことを防ぐために挿入されている。このような構成とすることによって、レベルシフト回路５，６およびドライバ回路部２０での信号遅延によるデッドタイムの変動を考慮しなくても済み、実施の形態１と同様にデッドタイム生成回路１４で生成されたハイサイド信号とローサイド信号のデッドタイムを維持したままスイッチング素子Ｑ３と整流素子Ｑ２のゲートに制御信号を伝達することができ、これにより最適な長さでデッドタイムを生成できる。
【００４２】
本発明は、無駄なデッドタイムにより生じる電力損失がレベルシフト回路５，６による消費電力の増大分に比較して大きくなるような場合に、とくに有効である。すなわち、電圧レベルを変換する際の遅延時間によって、出力部３０での貫通電流を防止する場合に、冗長なまでに大きなデッドタイムを設定する必要がなくなるので、電力変換効率の低下を防ぐことができる。
【図面の簡単な説明】
【００４３】
【図１】実施の形態１に係るＤＣ／ＤＣコンバータを示す回路図である。
【図２】実施の形態１に係るＤＣ／ＤＣコンバータの各部信号波形を示すタイミング図である。
【図３】実施の形態２に係るＤＣ／ＤＣコンバータを示す回路図である。
【図４】従来の電圧レベル変換回路を有する同期整流型ＤＣ／ＤＣコンバータを示す回路図である。
【図５】図４の同期整流型ＤＣ／ＤＣコンバータにおける各部信号波形を示すタイミング図である。
【符号の説明】
【００４４】
５，６  レベルシフト回路
７  シリーズレギュレータ
１０  制御回路部
２０  ドライバ回路部
３０  出力部
４０  平滑回路部
Ｑ１，Ｑ３  スイッチング素子
Ｑ２  整流素子
【図１】
2009044814.tif 000003
【図２】
2009044814.tif 000004
【図３】
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【図４】
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【図５】
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