(57)【要約】【課題】エッチング装置において、電極と絶縁体からなる被処理基板との間で一部に間隙が存在するとエッチング速度の不均一性が発生する。【解決手段】絶縁体の被処理基板１の全面上に導電性薄膜とベース絶縁層とによる積層膜が形成され、導電性薄膜とパターニング加工を行うエッチング処理装置の電極とが処理中には同電位となり、そのベース絶縁層３上にアイランドに分離された半導体層４と、ゲート絶縁膜５と、ゲート電極６と、層間絶縁膜７と、ソース・ドレイン電極とで構成される薄膜トランジスタが形成される。【選択図】図１
2009044096.tif 000002
【特許請求の範囲】
【請求項１】
半導体層、ゲート絶縁膜層、ゲート電極、ソース電極及びドレイン電極で構成されるトランジスタ素子が、絶縁性基板の一方の主面上に複数個設けられた薄膜トランジスタであって、
前記絶縁性基板上の前記トランジスタ素子との間に介在し、前記半導体層側に接する絶縁膜層と、
前記絶縁性基板側に接する導電性薄膜とによる積層膜を具備することを特徴とする薄膜トランジスタ。
【請求項２】
前記薄膜トランジスタにおいて、 
前記導電性薄膜に接続し、前記絶縁性基板の他方の主面まで廻り込む第２の導電性薄膜を、少なくとも前記トランジスタ素子の形成時に設けられることを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項３】
半導体層、ゲート絶縁膜層、ゲート電極、ソース電極及びドレイン電極で構成されるトランジスタ素子が、絶縁性基板の一方の主面上に複数個設けられた薄膜トランジスタであって、
前記絶縁性基板の他方の主面に、少なくとも前記トランジスタ素子の形成時に設けられる導電性薄膜とを具備することを特徴とする薄膜トランジスタ。
【請求項４】
前記薄膜トランジスタにおいて、
前記導電性薄膜は、前記被処理基板に対するプラズマ処理下でプラズマに晒された際に、前記被処理基板と保持しプラズマを発生させるための電極と電気的に接続し、前記絶縁性基板面に掛かる電位を均一することを特徴とする請求項１乃至請求項３のいずれか１つに記載の薄膜トランジスタ。
【請求項５】
前記プラズマを発生させるための電極は、電極表面と装着された前記被処理基板との接触面との間の一部に空隙が存在する、リアクティブイオンエッチング装置における高周波電力が印加されたプラズマエッチング電極の一方であることを特徴とする請求項１乃至請求項３のいずれか１つに記載の薄膜トランジスタ。
【請求項６】
絶縁体からなる被処理基板の一主面上に導竃性薄膜を形成する工程と、
前記導電性薄膜上に素子領域分離のためのベース絶縁層を形成するエ程と、
前記ベース絶縁層上にエッチングを含むプラズマ処理により薄膜トランジスタ素子を形成する工程とを具備し、
前記プラズマ処理下において、前記導電性薄膜を、前記プラズマを発生させる電極に電気的に接続させて、前記導電性薄膜の電位を、前記プラズマを発生させる竃極と同電位で且つ均一な電位にすることを特徴とする薄膜トランジスタの製造方法。
【請求項７】
ゲート電極膜の加工においてエッチングされる領域のゲート電極膜の１部を前記素子分離のためのベース絶縁層に設けたコンタクト孔を通して前記被処理基板の一主面上に形成された導電性薄膜と電気的に接続することにより、
前記被エッチング領域のゲート電極膜の電位を前記導電性薄膜と同電位にしてエッチング加工することを特徴とする請求項６記載の薄膜トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、薄膜トランジスタ及びそれを用いた薄膜電子回路は、ガラス基板等の種々の基板上に電子機能回路を作製することができ、すでに液晶表示装置の画素スイッチング素子や表示信号の駆動回路の一部に用いられている。
【０００３】
図１３には、石英基板上に形成される従来の薄膜トランジスタの構成例を示す。この薄膜トランジスタ１００は、絶縁体の石英基板１上に設けられた半導体層１０４を中心に形成される。すなわち、薄膜トランジスタ１００は、アイランドに分離された素子領域となる半導体層１０４と、ゲート絶縁膜１０５と、ゲート電極１０６と、層間絶縁膜７とが積層され、さらに、上表面からホール状に半導体層１０４に達するＴｉ膜１０８とアルミニウム膜１０９の積層膜からなるソース電極／ドレイン電極１１０が形成されたものである。
【０００４】
これらの製造工程は（１）能動素子となる薄膜（半導体膜、絶縁膜、導体膜）の成膜及びその改質・加工に関する工程（２）受動素子および素子間配線となる薄膜（導体膜、絶縁膜）の成膜及びその改質・加工に関する工程からなり、Ｓｉ等の半導体基板上に大規模集積回路（ＬＳＩ）を形成する工程と類似している部分が多い。しかし、薄膜トランジスタ及びそれを用いた薄膜電子回路においては、その能動素子となる半導体部分に、任意の基板上に形成されたアモルファスＳｉ薄膜、ポリＳｉ薄膜或いは、それらの膜の結晶性を高めた改質膜が用いられている。従って、薄膜トランジスタ及び薄膜電子回路における能動素子等の高性能化、微細化がＬＳＩ並に進めば、大型ガラス基板などさまざまな材質、寸法の基板上に直接様々な高機能電子回路を形成し得る可能性を持つ。
【０００５】
薄膜トランジスタにおいて高性能化、微細化を実現するには、素子を構成する各種薄膜の物性の制御だけでなく、各薄膜の寸法、形状を高精度に加工する技術が不可欠である。能動素子として、ＭＯＳトランジスタを例にとれば、導電体であるゲート電極の微小幅加工や絶縁体である層間絶縁膜への微小な深いコンタクトホール加工において、断面形状制御を含めた高精度な加工技術が要求される。
【０００６】
これらの加工精度の要求に対し、Ｓｉ基板上のＬＳＩの精密加工では、非特許文献１あるいは非特許文献２に開示されているように、プラズマプロセスの１つであるリアクティブイオンエッチング（ＲＩＥ）技術が広く用いられている。
【０００７】
このＲＩＥ技術は、プラズマ中にできたイオンとラジカルが同時に薄膜に作用し、物理的かつ化学的にエッチング処理を行うものである。即ち、このＲＩＥ技術は、薄膜の加工形状を制御できる異方性エッチングが可能であるとともに、加工したい薄膜とその下に位置し加工されないことが望ましい下地膜とのエッチング速度の比（選択比）を大きくすることができるという特徴がある。また、近年このような加工プロセスを実現する量産装置も種々開発されている。
【非特許文献１】「微細加工の基礎−半導体製造技術」日刊工業新聞社、１９９３年、Ｐ７３〜Ｐ８３
【非特許文献２】「シリコンマイクロ加工の基礎」シュプリンガ−・フェアラーク東京株式会社、２００１年、Ｐ２９７
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ＲＩＥ技術を用いた薄膜の加工の方法について図１４Ａを用いて説明する。図１４Ａはリアクティブエッチング装置(ＲＩＥ装置)により被処理基板１０１をエッチング処理している所を示す概略断面図である。図１４Ａに示すように被処理基板１０１は、エッチング工程に際しＲＩＥ装置のＲＦ電極１４上に直接装着される。ＲＩＥ装置は、生産効率の観点から被処理基板のハンドリングを、処理チャンバ内の処理位置に装着及び回収できる自動搬送機構を用いて行っている。そのため、後述するようにＲＦ電極１４には被処理基板１０１の受け渡しを自動的に行うための例えば、昇降する突き出しピンが必要となり、それらの部品のスペースのため空隙部１７が存在する。ここで空隙部とは突き出しピン等の部品が稼動するために必要な空隙だけでなく、殆どのＲＩＥ装置で実施されているように突き出しピン部品が電極と電気的に絶縁されている場合は、部品の閉める体積分も電極としての機能は果たさないため空隙と見なされる。すなわち、突き出しピン機構に関して発生する空隙を単純化して矩形断面で示し高周波電極として有効に働かない箇所、空隙１７として図示している。次に、図１４Ａに戻り、この図及び関連する図を用いてＲＩＥ処理における課題を説明する。
【０００９】
周知なように、ＲＩＥ装置においては、処理チャンバ３０１内をプロセスガス雰囲気にしたのち、ＲＦ電極１４に高周波電源１９からブロッキングコンデンサ１８を介して高周波電力を印加する。すると、処理チャンバ３０１内には、バルクプラズマ領域１２が発生するとともにシース領域１３が発生し、エッチング速度の向上に寄与する自己バイアス電位Ｖｄｃが生じる。被処理基板１０１の基板１０１がガラス基板や石英等の絶縁体である場合には、ＲＦ電極１４に存在する空隙１７の容量分が影響して基板内のこの領域に関する自己バイアス電位が低減する。その結果、被エッチング膜２０３が絶縁体の場合、空隙１７の上方部領域にあるの基板１０１の絶縁体エッチング膜に対しては、エッチング速度が遅くなる。図１４Ａにおいて、１６はエッチングのマスクとなるパターン化されたレジストを示しており、この断面図では１２箇所のレジスト１６の被覆部分がありそれに対応した１３箇所のレジスト開口部が図示されている。、その内空隙１７の上方にある中央の６箇所レジスト開口部に関しては絶縁体被エッチング膜２０３の膜べりが少なくエッチング速度が低下していることを示している。このようにＲＦ電極１４と基板の間の空隙１７に呼応したエッチング速度分布が生し、高精度加工の阻害要因となる。注意すべきことは、この問題は、一般のＬＳＩのプロセスにおけるように基板１０１がＳｉ基板すなわち導電性を有する基板においては生じないと言うことである。何故ならば、導電体の基板では、基板面の一部が電極の面に接触していれば基本的に基板全体のどの場所でも基板の電位は電極の電位と同電位になっていると考えてよいからである。
【００１０】
また、基板１０１が絶縁体であっても被エッチング膜が導電体の場合、エッチングの初期において導電体である被エッチング膜が基板の上面全体を覆っている状態であれば、被エッチング膜全体は同電位となるため、ＲＦ電極１４の空隙部１７によるエッチング速度の不均一性は生じない。しかし、エッチングが進み、被エッチング膜がアイランド状に孤立した時からこの導電体である被エッチング膜による基板全体を同電位にする作用は消滅しエッチング速度が不均一となる。この現象について被エッチング膜２０３が導電体のゲート電極１０６である場合につき、さらに詳しく説明する。図１４Ｂは、絶縁体である基板１０１上で、被エッチング膜のゲート電極１０６をＲＩＥでエッチングしている途中を示す断面図である。図１４Ａで被エッチング膜が絶縁体であった点を除いて、図１４Ｂは図１４Ａと同一の構成であり、同一の番号は同一のものを示す。図１４Ｂは、エッチング初期の段階で導電体の被エッチング膜が基板全面を覆っているため、基板面内で同電位であり、エッチング速度の面内分布は生じていない。図１４Ｃはさらにエッチング加工が進み下地の露出が始まろうとする段階の断面模式図を示す。ＲＩＥを含むプラズマドライエッチングプロセスでは、エッチングする溝あるいは孔の寸法が小さくなり深くなるとエッチング速度が低下する傾向を持つ。これは、細く深い溝の底まではエッチング反応に関与する化学種あるいは運動エネルギーを持った粒子成分が届きにくく、また、反応後の生成物が除去され難くなることによる。すなわち、図４Ｃに示すように広い領域をエッチングするパターン部ではエッチング速度が速いため、すでに下地が露出しているが、細い溝の部分はエッチング速度が遅くまだ、被エッチング膜が残っていると言う状況が容易に発生し得る。このような場合、中央の被エッチング膜であるゲート電極膜１０６Ａ及び１０６Ｂは周囲のゲート電極膜１０６Ｃ或は１０６Ｄと分離しアイランド状の膜になり、アイランド状になった空隙１７の上方の領域のＶｄｃは周辺部より低くなり、エッチング速度が低下する。結果として、図１４Ｄに示すようにさらにエッチング加工が進んだ状態において、周辺部ではゲート電極の加工が終了しているのに基板と電極間に空隙部１７の存在する中央部ではゲート電極膜１０６Ａ、１０６Ｂがまだ残っているという加工上の問題が発生する。
【００１１】
次に上記したＲＦ電極における空隙部１７に関する補足説明をする。
【００１２】
ＲＦ電極１４には、図１５に示すように被処理基板１０１の受け渡しを自動的に行うための例えば、昇降する突き出しピン２０２がリフト機構として設けられている。
【００１３】
搬送機構により被処理基板１０１を突き出しピン２０２の上方に移動した後、突出しピン２０２を上方に突き出すことにより、被処理基板１０１は突き出しピン２０２の上に受け渡される。なお、ここで、搬送機構とは一般に良く知られているフォーク状でその上に基板を搭載して上下左右に基板を運ぶ機構を示し、図示は省略している。その後、搬送機構は突き出しピン２０２に接触しないように退避する。次に突き出しピン２０２が、ＲＦ電極１４内に下降することにより図１５に示すように被処理基板１０１をＲＦ電極１４の予め定められた位置に載置する（ローディング）。
【００１４】
次に、エッチング処理が終了し、被処理基板１０１を搬出するとき、突き出しピン２０２は、ＲＦ電極１４内から上方に移動して被処理基板１０１をＲＦ電極１４上から持ち上げる。この状態で搬送機構が被処理基板１０１の下方に移動した後、突き出しピン２０２が下方に下がることにより、搬送機構は被処理基板１０１を突き出しピン２０２から受け取り、次の位置に搬送する（アンローディング）。
【００１５】
このように被処理基板１０１をＲＦ電極１４上にローディング、アンローディングするため、ＲＦ電極１４には突き出しピン２０２が移動可能な大きさの径の孔が開口され、ＲＩＥ処理中には図１５に示したように、その孔の内部に突き出しピン２０２が配設されている。突き出しピン２０２をスムーズに昇降させるために、突き出しピン２０２と孔との間には、所定のクリアランス（空隙）が設けられている。このクリアランスの大きさは数１０μｍ程度でチャネル領域の面積が数μｍ角程度の薄膜トランジスタの数〜十数個分に相当する大きさである。
【００１６】
また、ＲＩＥ処理中の状態では下降した突き出しピン２０２の先端がＲＦ電極１４上面より出ないように調整するが、突き出しピン２０２の先端と電極上面を全く同一面にするという調整は難しい。さらに繰り返し駆動するに従い部品精度等により先端位置が位置ずれを起こす虞があるため、基板１０１の底面と突き出し２０２の上面には空隙を持たせて調整する必要がある。上記した機構的な制約のため、被処理基板１０１底面とＲＦ電極１４の間には、密着していない箇所（空隙）が存在する。
【００１７】
さらに突き出しピンは殆どの場合、ＲＦ電極と電気的に絶縁された状態にあるので、その場合にはＲＦ電極の機能としては、突き出しピン２０２のために設けられた孔部そのものがＲＦ電極１４の空隙（図１４Ａ〜図１４Ｄにおける空隙１７）となる。この空隙を小さくするため、複雑な機構を用いて突き出しピン２０２をＲＦ電極と電気的に接続した場合においても上記したように突き出しピン２０２を稼動させるために必要なクリアランスの相当する空隙はＲＦ電極に存在することになる。以上に述べたように、従来のＲＩＥ技術を用いて絶縁体基板１上の薄膜を高精度に加工しようとした場合、被処理基板１０１とＲＦ電極１４との間に存在する空隙１７が影響して、被処理基板１０１の被処理面内にエッチング速度分布が生じ、高精度なエッチング加工の阻害要因となっている。
【００１８】
そこで本発明は、プラズマ処理装置の電極に空隙部が存在しても絶縁体基板上の薄膜全域を均一に且つ高精度にプラズマ処理加工することができる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１９】
本発明は上記目的を達成するために、半導体層、ゲート絶縁膜層、ゲート電極、ソース電極及びドレイン電極で構成されるトランジスタ素子が、絶縁性基板の一方の主面上に複数個設けられた薄膜トランジスタであって、前記絶縁性基板上の前記トランジスタ素子との間に介在し、前記半導体層側に接する絶縁膜層と、前記前記絶縁性基板側に接する導電性薄膜とによる積層膜を具備することを特徴とする薄膜トランジスタを提供する。
【００２０】
さらに、絶縁体からなる被処理基板の一主面の全面上に導竃性薄膜を形成する工程と、前記導電性薄膜上に素子領域分離のためのベース絶縁層を形成するエ程と、前記ベース絶縁層上にエッチングを含むプラズマ処理により薄膜トランジスタ素子を形成する工程と、を具備し、前記プラズマ処理下において、前記導電性薄膜を前記プラズマを発生させる電極に電気的に接続させて、前記導電性薄膜の電位を前記プラズマを発生させる電極と同電位で且つ均一な電位にする薄膜トランジスタの製造方法を提供する。
【発明の効果】
【００２１】
本発明によれば、ＲＩＥ装置の電極上面と基板底面の間に空隙が存在してもＲＩＥプロセス中の基板面内のＶｄｃが均一化されエッチング速度の面内均一性が向上し、絶縁体基板上の薄膜をＲＩＥ処理により高精度に加工でき、高精細且つ高品質の薄膜トランジスタ及びその製造方法を提供することができる。
【００２２】
さらに本発明では、絶縁体基板の薄膜トランジスタを形成する側の表面に導電体薄膜を形成しているが、この導電体薄膜が電極と同電位になるよう構成した場合は、絶縁体基板の厚さ変動によるエッチング速度の変動を解消することができる。
【発明を実施するための最良の形態】
【００２３】
以下、図面を参照して本発明の実施形態について詳細に説明する。  
第１の実施形態は、絶縁性基板上に導電性薄膜を設け、この導電性薄膜上に絶縁層を設け、この絶縁層上に島状に複数個の半導体薄膜を形成し、さらに絶縁層、配線層を形成して薄膜トランジスタに加工した半導体装置である。この実施形態を図１〜図９を参照して具体的に説明する。図１は、絶縁体からなる基板上に複数個形成される薄膜トランジスタの１個を拡大して説明するための断面図であり、本発明の第１の実施形態に係る薄膜トランジスタ（ＴＦＴ）の断面構造を示す。薄膜トランジスタ５０は、絶縁体からなる基板例えば石英基板１と、この石英基板１の一方面上に設けられた導電性薄膜２と、この導電性薄膜２上に設けられたベース絶縁層３からなる積層構造５１の上層に形成される。
【００２４】
この薄膜トランジスタ５０は、ベース絶縁層３上に、アイランド状に分離された半導体層４と、ゲート絶縁膜５例えばＳｉＯ２膜と、ゲート電極６例えばＭｏＷ合金と、層間絶縁膜７例えばＳｉＯ２膜及びその上層に配設されるソース電極１０、ドレイン電極１１の上部配線層が積層されて形成される。
【００２５】
ここで、従来の技術と同様に層間絶縁膜７とゲート絶縁膜５のソース・ドレイン領域に適合する予め定められた位置の一部をホール状にプラズマエッチングして、半導体層４を露出させてコンタクトホールを形成する。このコンタクトホールにＴｉバリアメタル８とアルミニウム（１．５％Ｓｉ含有）９の積層膜からなるソース電極１０及びドレイン電極１１が充填され半導体層４と上部配線層が電気的に接続される構造となっている。
【００２６】
本実施形態の特徴は、薄膜トランジスタ５０が設けられる基板１側に導電性薄膜２および薄膜トランジスタ５０を電気的に分離するための絶縁層３が設けられていることである。このうち、絶縁層３の作用効果は導電性薄膜２を設けても半導体層４が他の薄膜トランジスタを形成する他の半導体層（図２は図示されていない）と電気的に短絡することがないようにすることであり、所謂素子分離である。一方、導電性薄膜２の作用効果は以下に述べる通りである。導電性薄膜２は、図１の薄膜トランジスタ５０の中で特にゲート電極６の加工寸法精度を向上する上で効果を示す。その作用効果を、図２に示すゲート電極６の加工に用いたＲＩＥ装置の構成例を参照して説明する。
【００２７】
図２において、前述した図１４Ａと同一の構成部位には同じ参照符号を付して、その説明は、省略するが、図１４Ａで述べたようにＲＦ電極１４の上方には、ＲＦ放電により、シース領域１３と、バルクプラズマ１２が形成される。また、図２において、被処理基板１０１の構成として絶縁性の基板１の表面に導電性薄膜２、ベース絶縁層３、ＭｏＷ膜６及び、レジストマスク１６が図示されている。なお、図１において示した半導体薄膜４等のその他の膜はここで説明する作用効果に直接関与しないため複雑さを避ける上で図２においては省略している。また、レジストマスク１６のパターンは説明のためモデル化したもので実際に用いたパターンとは異なっている。また、本実施形態の被処理基板１０１を載置するＲＦ電極１４の中心部には、径４０ｍｍ、深さ約１０ｍｍの基板搬送機構のため必要な空隙部１７が存在する。
【００２８】
このようにしてＲＩＥプロセスを実行した場合、ＲＦ電極１４の例えば中央部に被処理基板をハンドリングするためのリフタピン機構設置用凹み部即ち空隙部１７が存在しても、被処理基板に導電性薄膜２が設けられているため、被処理基板表面に均一な電界が形成され、均一にエッチング加工される。即ち、ＲＦ電極１４の凹み部１７に対向する被処理基板の領域のエッチング速度が遅延するという問題の発生を回避することができる。
【００２９】
次に、図３（ａ）〜（ｅ）及び図４（ａ），（ｂ）に示す薄膜トランジスタの製造工程図及び図５のステップＳ１〜Ｓ１５に示す製造工程フロー図を参照して、図１に示した薄膜トランジスタの製造工程の実施形態について説明する。本実施形態では、絶縁体基板の一例として、直径φ１５０ｍｍ、厚さｔ０．６２５ｍｍの石英基板に回路素子を形成する例について説明する。
【００３０】
まず、図３（ａ）に示すように、絶縁体からなる基板１（本実施例では石英基板）の一方面上に導電性薄膜２をスパッタリング装置を用いて成膜する［図５：ステップＳ１，Ｓ２工程］。勿論、他の成膜方法を用いてもよく、例えばＣＶＤ方法や蒸着方法でも構わない。この時の導電性薄膜２の仕様については後述するが、本実施形態では、ＭｏＷ（Ｗ：３０ａｔｍ％）の膜厚２００ｎｍ厚の膜を用いた。
【００３１】
次に、図３（ｂ）に示すように、導電性薄膜２の上面にＣＶＤ法を用いて、ベース絶縁層３例えば、膜厚１μｍ程度のＳｉＯ２膜を形成する［図５：ステップＳ３工程］。次に、ベース絶縁層３及び導電性薄膜２の上面上に、半導体薄膜４となるａ−Ｓｉ膜（非晶質シリコン薄膜）をＣＶＤ法により成膜する［図５：ステップＳ４工程］。その後、必要に応じて熱処理、例えばレーザ照射法を用いてａ−Ｓｉ薄膜を結晶化した後［図５：ステップＳ５工程］、ホトリソエッチングにより図３（ｃ）に示すように、電気的に分割された半導体薄膜４のアイランドを形成する［図５：ステップＳ６工程］。図３（ｃ）では、複数個のアイランドの代表として、１つの半導体薄膜４のアイランドを記載している。また、ａ−Ｓｉ薄膜に替わって、ポリシリコン薄膜を半導体薄膜４としてもよい。
【００３２】
次に、図３（ｄ）に示すように、基板１上の導電性薄膜２、ベース絶縁層３、半導体薄膜４の表面上に３０ｎｍ厚のゲート絶縁膜５をＣＶＤ法により成膜する［図５：ステップＳ７工程］。この時、半導体薄膜４上に成膜したゲート絶縁膜５の厚さを後に示す基板面内の要所部において測定する。なお、ゲート絶縁膜４の厚さは分光エリプソメータにより非破壊で測定することができる。この状態が図３（ｄ）に示されている。
【００３３】
次に、ゲート電極を形成するためにスパッタリング法を用いて膜厚例えば２００ｎｍのＭｏＷ膜６０を図３（ｅ）に示すように形成する［図５：ステップＳ８工程］。このＭｏＷ膜６０をゲート電極パターンに加工する工程を図４（ａ）、（ｂ）を用いて説明する。図４（ａ）に示すように、ＭｏＷ膜６０の上にゲートパターンを形成するためのレジストマスク１６をホトリソプロセスにより形成した後、前述したＲＩＥ法によりエッチング処理を行う［図５：ステップＳ９工程］。エッチングは電極にＲＦ出力が印加でき、さらにプラズマ密度を向上するためにマイクロ波も導入できるマグネトロン型マイクロ波プラズマエッチング装置を用いた。このＲＩＥ法によるエッチング処理において、図４（ａ）に示したように、基板押さえ部材３１が基板端部のＭｏＷ膜６０を上から抑えている。本実施例では、基板押さえ部材３１は構造部３１Ａと電極１４と電気的に接続されている端子板３１Ｂからなる。これにより、端子板３１ＢはＭｏＷ膜６０を介して導電性薄膜２と導通するため導電性薄膜２は電極１４とほぼ同電位になる。基板押さえ部材３１は基板１を温度調整されているＲＦ電極に密着させクランプするための機能も有する。
【００３４】
図４（ａ），（ｂ）において、３２は。ゲート膜残り検知端子であり、ＭｏＷ膜６０と先端が接触している。ゲート膜残り検知端子３２は、基板の複数の基板端部に設けて、抵抗が増加によりエッチングの進行具合をそれぞれに検知して判断する。例えば、１／２π（ｒａｄ）毎に、４箇所に設けてもよい。これらのゲート膜残り検知端子３２間における抵抗の増加により、エッチングが進行し膜厚が少なくなったことを判断する。ゲート膜がほぼなくなったと判断した時点より、エッチング条件を変更する。すなわち、異方性エッチングのＲＩＥから、ＲＦ電力が小さくしたがってＶｄｃが低くより選択性の良い化学的エッチング条件に変更することにより、異方性エッチングと高選択性エッチングを両立させている。なお、このゲート膜残り検知端子３２を用いたゲート残り検知機構は、前記した本発明の効果であるＲＩＥプロセス中の基板面内のＶｄｃを均一化しエッチング速度の面内均一性を向上させるためのものではなく、ＲＩＥプロセスにおける選択性をさらに向上させるためのものである。したがって、エッチングプロセスとして、ゲート膜残り検知端子３２を用いない実施形態と用いた実施形態の両方の条件を用いてその結果を比較した。具体的には図６に示すエッチング条件にによってＭｏＷ膜６０のエッチング加工を実施した。図６には後述する比較例におけるエッチング条件も合わせて示す。
【００３５】
エッチング処理が完了することにより図４（ｂ）に示すように、ＭｏＷ膜６０は加工されてゲート電極６となる。その後、レジストマスク１６をレジストアッシング装置を用いて除去する。ここで、このエッチングプロセスにおける選択性を評価するためエッチング前に測定した箇所同様の箇所のゲート絶縁膜５の膜厚を分光エリプソメータにより測定する。この測定によりＭｏＷ膜６０のエッチング加工において下地に相当するゲート絶縁膜も膜べりが評価できエッチング選択性を評価することができる。
【００３６】
次に、イオン注入によりＰ＋イオンをＭｏＷ膜６をマスクとして注入することにより半導体薄膜４に図１に示すようにソース領域４Ｓ及びドレイン領域４Ｄを形成する［図５ステップ：Ｓ１０工程］。次に、ＣＶＤ法を用いてＳｉＯ２膜からなる層間絶縁膜７を成膜する［図５：ステップＳ１１工程］。さらに前期のイオン注入工程等により損傷を受けた半導体層４Ｓ，４Ｄの結晶性をアニール処理により回復させた後、ホトリソエッチングにより層間絶縁膜７上の予め定められた位置にホールを形成して、半導体薄膜４のソース領域４Ｓ及びドレイン領域４Ｄの一部を露出させる［図５：ステップＳ１２工程］。
【００３７】
その後、ソース及びドレイン電極を形成するために導電体膜例えばＴｉ膜８とアルミニウム膜９（１．５％Ｓｉ含有）の積層膜を形成する［図５：ステップＳ１３工程］。最後にホトリソエッチングによりソース電極１０及びドレイン電極１１を図１に示すように形成する［図５：ステップＳ１４工程］。その後、トランジスタ特性の測定を行う［図５：ステップＳ１５工程］。
【００３８】
図７は本実施形態で用いた基板１の平面図である。Ｂ１，Ｃ１等の符号のついた領域はホトマスクによる１回の露光領域約２０ｍｍ□に相当する。すなわち、上記した薄膜トランジスタ５０について同一の設計寸法のもの（各薄膜層のパターンを同一のホトマスクで露光したもの）を、Ａ２〜Ａ５，Ｂ１〜Ｂ６，Ｃ１〜Ｃ６，Ｄ１〜Ｄ６，Ｅ１〜Ｅ６，Ｆ２〜Ｆ５で示される各ブロック毎（計３２ブロック）に作ることができる。したがって、もし薄膜トランジスタを形成する各薄膜の物性及び膜厚が基板１の面内で均一であり、且つ各薄膜のパターニングにおける加工寸法や加工形状も面内で均一であれば同一特性の３２組のトランジスタを得ることが出来る。以下の特性評価は基板中央部に相当するＤ３領域に形成した薄膜トランジスタと基板端部に相当するＡ４領域に形成した薄膜トランジスタの特性を比較することにより基板面内の特性の均一性が達成されているかを検証する。
【００３９】
図８に、図６に示した実施例１〜４及び比較例１〜３のゲート電極のエッチング条件によってエッチング処理して形成した薄膜トランジスタの特性を示す。本実施形態によるものが実施例１〜４で、従来技術によるものが比較例１〜３である。比較例１〜３は、図１２に示した構造の薄膜トランジスタであり、図１に示した本実施形態の薄膜トランジスタとは導電体薄膜２及びベース絶縁層３がない点で異なっている。各実施例と各比較例ともＴＦＴにおけるゲート長、ゲート幅はそれぞれ、１μｍ、５μｍと同一仕様である。また、実施例４を除いてゲート電極のエッチング加工条件などプロセス条件も同一のものを用いている。実施例４のみ図６に示した通りゲート電極のエッチングはゲート残り検知機構を使用した２ＳＴＥＰの条件で実施している。  
図７に示すように、トランジスタのＯＦＦ電流におけるＤ３ブロックとＡ４ブロックの比較においては、実施例１〜４では、略同一特性でバラツキの少ない良好な結果が得られた。他方、比較例１〜３のＤ３領域のトランジスタのＯＦＦ電流値は実施例１〜４の値より２桁〜３桁高く、明らかな特性の低下が見られた。なお、ＯＮ電流に関しては各実施例、各比較例共、概ね良好な値を示している。
【００４０】
比較例１におけるゲート電極膜の加工終了時のＲＩＥプロセスでは、図１４Ｄで示したように基板１０１の中央部と対向するＲＦ電極１４の間にリフトピン用の電極空隙１７が存在するため（用いたＲＩＥ装置の電極における空隙は電極中央部４０ｍｍΦの寸法であるため領域Ｄ３ブロックはこの空隙の影響を受けるため）、中央部の基板面にはＲＩＥエッチングにおけるイオン衝撃の寄与が減じて、エッチング速度が遅くエッチング残渣の除去能力が減じている。その結果、基板１中央部Ｄ３ブロックの薄膜トランジスタでは、ゲート電極６（ＭｏＷ膜６０）を加工後のゲート絶縁膜５のＳｉＯ２表面に導電体のＷ残渣が残っており、これがＯＦＦ電流増大に繋がった推定される。
【００４１】
一方、実施例１のＲＩＥプロセスでは、図２に示した基板１上に設けられた導電性薄膜２の作用により基板１の全面に亘って同電位となり、基板１の中央部にも周辺部と同程度の相応のイオン衝撃効果が働き、エッチング残渣が残らなかったと推定される。以上述べたように、本実施例１〜４では絶縁基板１面内でのばらつきが小さく良好なトランジスタ特性値が得られた。
【００４２】
次にゲート電極６のエッチング加工後(図４（ｂ）)におけるゲート絶縁膜５の膜べりの結果について述べる。基板面内の領域Ｄ３及びＡ４にある薄膜トランジスタについてゲート電極端から約０．１μｍ離れた位置のゲート絶縁膜５の厚さをそれぞれ、前記したようにゲート電極のエッチング加工前後に測定し膜べり量を求めた。結果を図９に示す。この値が小さい程、下地に影響を与えることなく、すなわち、選択性良くエッチング処理が実施できたことになる。
【００４３】
図９に示すゲート酸化膜の膜べり量を見て分かるように、実施例４は、ゲート膜残り検知機構を用いたことにより膜べり量が小さく、選択性がよいことが分かる。  
実施例４は、ゲート膜残り検知端子３２を用いて、ＭｏＷ膜６０（ゲート電極６となる膜）がエッチングされた時点を検知し、その時点までの条件を一般的なＲＩＥ条件の１ｓｔ  ＳＴＥＰ、それ以後の条件を、ＲＦ電力を切った化学的プラズマエッチングに相当する２ｎｄ  ＳＴＥＰとしているため選択性が向上している。
【００４４】
これまでの結果をまとめると、本実施形態による薄膜トランジスタは、実施例１〜４と比較例１〜３のトランジスタ特性の結果（図８）から明らかなように基板面内の特性均一性の向上に効果があり、さらに実施例４の評価結果に示したように選択性の向上を同時に達成することもできる。
【００４５】
このようにゲート電極加工において、基板面内の特性ばらつきが低減することは、後の製造工程におけるイオン注入工程等でのプロセス精度が向上することにも繋がり、ＴＦＴ特性の向上及び信頼性向上に大きく寄与する。
【００４６】
なお、実施例４において、エッチングの終点検出に面内のゲート電極膜の抵抗を測定する方法を用いたが、この方法に限らず、一般に用いられているプラズマ中の発光スペクトルの変化により検出する方法、プラズマ中の電位や実行負荷電圧を測定しプラズマ状態変化を検出する方法全般を用いることができることは言うまでもない。また、本実施形態ではソース・ドレイン領域を形成するために半導体薄膜層４にＰ＋イオンをイオン注入してｎ−ＭＯＳの薄膜トランジスタを得ているが、勿論、Ｐ＋イオンの代わりに例えば、Ｂ＋イオンを注文すれば、ｐ−ＭＯＳの薄膜トランジスタを構成することができる。
【００４７】
次に第２の実施形態について、図１０Ａ，１０Ｂ及び図１１を用いて説明する。  
図１０Ａ，１０Ｂ及び図１１による説明において、第１の実施形態で説明した構成部材と同等のものには、同じ参照符号を付し、その詳細な説明は省略する。  
第２の実施形態は、前述した第１の実施形態において、装置的複雑さの要因となる可能性のあるゲート膜残り検知端子に関わる機構を省略することができるものである。
【００４８】
第２の実施形態の製造フローチャートを図１１に示す。このフローチャートは、第１の実施形態の図５で示したフローチャートにおける、導電膜成膜工程［図１１：ステップＳ２２工程］の後、導電膜パターニング工程［図１１：ステップＳ２２工程］とゲート絶縁膜成膜工程［図１１：ステップＳ２８工程］後に、スルーホール形成工程［図１１：ステップＳ２９工程］の２つの工程を追加した製造工程である。
【００４９】
図１０Ａ，１０Ｂに示す（ａ）〜（ｇ）は、第２の実施形態を製造工程の要所を説明するための断面図であり、図１０Ｂ（ｇ）は図１０Ｂ（ｆ）の平面図である。  
第２の実施形態を示す製造工程フローチャート図１０（ｇ）のゲート絶縁膜成膜後の断面図を図１０Ａ（ａ）に示す。基板端部は、ゲート絶縁膜成膜時のクランプリングにより膜は形成しないようにしてある。図１０Ｂ（ｇ）は、実施形態１の図４（ｄ）と見かけ上、同様の断面図となっている。但し、フローチャートの図１１のステップＳ２３に示す導電性薄膜のパターニング工程を経ているため、導電性薄膜２は、平面状のパターニングが施されている点が異なる。
【００５０】
即ち、絶縁性の基板１上に導電性薄膜２を成膜した後、この導電性薄膜２を予め定められた必要な領域、例えば各ＴＦＴ形成領域の下の領域にのみホトリソエッチングにより形成している。
【００５１】
次に、露出した導電性薄膜２表面、ガラス基板１の表面上に絶縁膜３を成膜する。この絶縁膜３の周縁部を選択エッチングする。この絶縁膜３上に半導体薄膜４を成膜する。この半導体薄膜４を予め定められた必要な部分が残るパターン例えば各ＴＦＴ形成領域に半導体薄膜４が形成されるパターンにより選択エッチングして複数個の島状半導体薄膜４を形成する。
【００５２】
次に、図１０Ａ（ｂ）に示すように、絶縁性基板１の表面までスルーホール２０をホトリソエッチングにより形成する。スルーホール２０は、絶縁性基板１の表面まで届かなくても導電性薄膜２が露出するまで開ければ十分である。このスルーホール２０は後の工程で形成されるゲート電極パターンと平面的に重ならない位置に形成する。次に、絶縁膜５上にゲート電極膜用のＭｏＷ膜６を成膜する（図１０Ａ（ｃ））。
【００５３】
ＭｏＷ膜６０は、上記スルーホール２０にも充填され、導電性薄膜２と電気的に接合する必要がある。換言すれば、スルーホール２０の寸法（円形スルーホールの場合は、その径）は、ＭｏＷ膜６がスルーホール２０底面まで成膜するに十分な大きさにしておく（通常のスパッタリング成膜においては、２μ径以上在れば十分である）。以上により（図１０Ａ（ｃ））において、ＭｏＷ膜６と下部のパターン化導電性薄膜２は導通する。
【００５４】
次に、ゲート電極パターンを形成するためのレジストマスク２１を形成してＲＩＥプロセスを実行するための被処理基板１０１を形成する（図１０Ａ（ｄ））。この被処理基板１０１は、プラズマエッチング装置内にハンドリングされＲＦ電極１４の予め定められた位置に位置合わせされて載置される（図１０Ｂ（ｅ））。マスク２１をマスクとしてＭｏＷ膜６をプラズマエッチングする（図１０Ｂ（ｆ））。このプラズマエッチングは、ＲＦ電極端子兼基板押さえ部材３１をＭｏＷ膜６に接触させることにより、導電性薄膜２をＲＦ電極１４と同電位に設定した状態で開始する。この結果、第１の実施形態と同様に導電性薄膜２の作用によりＲＦ電極１４の表面にリフトピン用孔が存在しても全面均一なプラズマエッチングをすることができる。
【００５５】
さらに、この実施形態では、エッチングが進み、レジストマスク２１に覆われていないスルーホール２０の底部のＭｏＷ膜６が消失した状態（図１０Ａ（ｆ））においては、基板の平面図が図１０Ｂ（ｇ）のようになるよう各薄膜のパターニングを設計している。図１０Ｂ（ｇ）のＸ−Ｘ’断面が図１０（ｆ）に相当する。図１０Ｂ（ｆ）の状態でエッチングを継続すると、図１０Ｂ（ｆ）のスルーホール２０により図面における左側の部分、すなわち、ＴＦＴ形成部分は、ＲＦ電極との電気的導通が無くなるため、その部分はＶdcが低下し、選択性の高いエッチング状態となる。
【００５６】
スルホール２０の作用効果についてさらに具体的に説明すると、ＭｏＷ膜６のエッチング開始時点では、図１０Ｂ（ｅ）に示すように、これらのパターン化導電性薄膜の領域間はレジストで覆われていないＭｏＷ膜６によりスルーホール２０の位置で導通している。従って、ＭｏＷ膜６のＲＩＥ過程において、レジストマスクで覆われている部分にもまだ、ＭｏＷ膜６が残っている時にはゲート電極パターンとなるべき領域には、その下方にあるＲＦ電極と電気的に導通しているパターン化導電薄膜２の存在により、高いＶdcが印加され異方性エッチングが実現する。
【００５７】
このプラズマエッチングプロセスが進み、スルーホール２０内に充填されたＭｏＷ膜６が消滅した時点で、ゲート電極パターンとなるべきゲート電極パターン領域下のパターン化導電薄膜２は、絶縁性基板１上上に孤立するため、その領域のＶｄｃが低下する。
【００５８】
従って、高選択比のエッチングが実現するので、オーバーエッチング時間を長くとってもゲート絶縁膜５の膜べりが抑制される。スルーホール２０をゲート電極パターン近傍に設けることにより、基板１内でのエッチング速度やＭｏＷ膜６の膜厚のばらつきが大きくてもＲＩＥ条件から高選択エッチングへの切り替えが自動的に正確に行われる。なお、本実施形態において、エッチング後の基板１表面上にＷを含む残渣膜が形成することがあったが、その時は残渣処理液（例えばアルカリ系のテトラエトキシハイドロオキサイドアンモニウム水溶液を使用）で処理を行った。  
上記のようにしてゲート電極が形成される。次工程のソース・ドレイン領域の形成工程は、第１の実施形態と同様であり、説明が重複するので省略する。
【００５９】
第２の実施形態を用いて、第１の実施形態で採用したゲート膜残り検知機構なしのゲート電極エッチング条件（図６の実施例１〜３の条件）と同じ条件で薄膜トランジスタを作製した。その結果、Ｄ３領域のゲート酸化膜の膜べり量は約０．２ｎｍでありゲート残り検知機構を用いて実施した実施例４と同レベルの良好な値を得た。また、ＴＦＴ特性についても図８の実施例１〜４と同等の良好な値を得た。
【００６０】
尚、第１の実施形態及び第２の実施形態とも、導電性薄膜２は、ＲＩＥ装置のＲＦ電極に載置された際に電極と電気的に接続される。従って、絶縁性基板１の厚さが変動しても、基板表面の電位はＲＦ電極１４の電位とほぼ同一電位になることから、厚さが異なった基板上でも特性の揃った薄膜トランジスタを形成することができる。また、導電性薄膜２とＲＦ電極１４を電気的に接続する手段として、端子板３１Ｂを有する基板押さえ部材３１を用いたが、図１２Ａの変形例に示したように、導電性薄膜２を絶縁性基板１の裏面まで回り込ませるように膜形成をしてもよい。
【００６１】
次に第３の実施形態について説明する。  
本実施形態は、第１の実施形態でゲート膜残り検知機構なしで本発明を実施する場合の実施形態に近いが導電性薄膜２を絶縁性基板１の裏面に形成するものである。  
図１２Ｂは、第３の実施形態に係る薄膜トランジスタの断面構造を示す。本実施形態の構成部材において、前述した第１の実施形態の構成部材と同等のものには同じ参照符号を付して、その詳細な説明は省略する。
【００６２】
本実施形態の薄膜トランジスタは、絶縁性基板１における回路素子を形成しない主面（非回路素子形成面）、即ち裏面側に導電性薄膜２を形成する構成である。本実施形態の構成は、前述した第１の実施形態に対して、導電性薄膜２と薄膜トランジスタとの素子分離のために形成したがベース絶縁層３が不要である。尚、導電性薄膜２は、回路素子を形成した後にそのまま形成した状態でも良いし、絶縁性基板１の裏面をエッチングして削除してもよい。
【００６３】
本実施形態は、前述した第１の実施形態の作用効果に加えて、ベース絶縁層を形成する製造工程お省略うることができる。但し、本実施形態では、絶縁性基板１の板厚が変動した場合、基板間でＶｄｃが変動する。従って、基板板厚の基板間のばらつきが小さい場合に適用することが望ましい。このことは、実施形態１及び実施形態２において、端子板３１Ｂを有する基板押さえ部材３１を用いたが、その代わりに端子板３１Ｂのない基板押さえ部材３１を用いた場合にも同様に言えることである。すなわち、本発明の実施形態１及び実施形態２において導電性薄膜２が電極１４と導通されていなくても絶縁基板１を介して一定の電位となるため、基板面内のＶｄｃの均一性が確保される事は自明であり、本発明の作用効果は発現する。但し、基板板厚が変動した場合にはそれに相応しＲＩＥ中の導電性薄膜２の電位が変動する。従って、実施形態１及び実施形態２において端子板３１Ｂのない基板押さえ部材３１を用いることは基板間のばらつきが小さい場合に適用することが望ましい。
【００６４】
以上、本発明の各実施例形態について説明したが、本発明の実施態様は前述した各上記実施形態に限定されるものではなく、前述した薄膜トランジスタ以外でも、ＬＤＤ構造、Ｃ−ＭＯＳ構造等を持つより複雑で高性能な薄膜トランジスタにも応用できることは言うまでもない。薄膜トランジスタの特性を高めるには、より微細な加工を高精度で実現しなければならないことから、本発明は薄膜トランジスタにおける半導体結晶化技術、配線技術等の進展に伴い、より大きな効果を発現する。
【００６５】
本発明の最も重要な要素である絶縁性基板に成膜する導電性薄膜は、実施形態で特定した材料に限定されるものではない。本発明全般に用いることのできる導電性膜について説明する。導電性膜は電位を電極と同一にすると言う観点から導電性を有する金属、半導体、化合物全般を用いることができるが、その比抵抗、形状、膜厚によって決まる端部の接電部と基板中央部の間における膜の抵抗値が非常に高い場合は、高周波の遅延等が生じ、プラズマ発生に悪影響を与えることがある。概略の高周波信号の遅延量と膜抵抗の関係を求めると、本実施形態における２ＭＨｚの高周波の場合、ＭｏＷ膜では計算上では１ｎｍ以下の膜厚でも問題ない。さらに比抵抗の高い透明膜の導電性薄膜でも１０ｎｍ以上で十分であることが確認できる。また、導電性膜を２００ｎｍとした場合には、５×１０５μΩ・ｃｍ以下の比抵抗の材料一般が適用できる。
【００６６】
また、各実施形態における導電性薄膜は、必ずしも基板全面に形成する必要はなく、第２の実施形態で説明したように、薄膜トランジスタの高精度加工が必要な範囲すなわちにＲＩＥプロセス時に均一なＶｄｃがかかる必要な範囲に形成することで効果を得ることができる。第２の実施形態でしましたようにその範囲は、被加工膜のパターン領域に相当した領域をカバーする基板内で連続した膜であれば良く、その領域設計値の詳細は実験的に決めることもできる。またこのような導電性薄膜の部分的な形成により、液晶ディスプレイの画素部のように基板に透明性が要求される部分の透明性を損なうことを避けることができる。但し、その時、特性の均一性を図りたいトランジスタ素子に関して対応する導電性薄膜を電気的に接合する構造にする必要があることは自明である。
【００６７】
今後、薄膜トランジスタの特性を高めるには、より微細な加工を高精度で実現しなければならず、また、量産性を高め安価に薄膜トランジスタ回路デバイスを供給するにはその製造装置に対する制約をできるだけ少なくすることも必要である。本発明は、一般的なＲＩＥ装置を用いて製造する薄膜トランジスタ全般に適用でき、これらの要求に応えることができる。また、薄膜半導体に限らず、絶縁性基板にプラズマプロセス用いて微細加工を行うデバイス全般にも本発明が利用できることも自明である。
【図面の簡単な説明】
【００６８】
【図１】第１の実施形態に係る薄膜トランジスタ（ＴＦＴ）の断面構造を示す図である。
【図２】第１の実施形態の薄膜トランジスタがＲＩＥ装置のＲＦ電極に装着されエッチング処理されている基板の状態の概念的に示す図である。
【図３】図３（ａ）〜（ｅ）は、第１の実施形態における薄膜トランジスタの製造工程について説明するための図である。
【図４】図４（ａ），（ｂ）は、図３（ａ）〜（ｅ）に続いて、薄膜トランジスタの製造工程における断面構成を示す図である。
【図５】第１の実施形態における薄膜トランジスタの製造工程を示すフローチャートである。
【図６】本実施形態による実施例と比較例におけるＲＩＥエッチング条件の形を示す図である。
【図７】基板上に形成された薄膜トランジスタの配置例を示す図である。
【図８】本実施形態と従来技術により形成した薄膜トランジスタの特性結果を示す図である。
【図９】本実施形態による実施例と比較例における下地膜べり評価結果を示す図である。
【図１０Ａ】第２の実施形態に係る薄膜トランジスタの製造工程における断面構造を示す図である。
【図１０Ｂ】第２の実施形態に係る薄膜トランジスタの製造工程における断面構造及び平面図を示す図である。
【図１１】第２の実施形態における薄膜トランジスタの製造工程を示すフローチャートである。
【図１２Ａ】変形例におけるＲＩＥ装置のＲＦ電極に装着されエッチング処理されている基板の状態の概念的に示す図である。
【図１２Ｂ】第３の実施形態に係る薄膜トランジスタの断面構造を示す図である。
【図１３】従来の基板上に形成される薄膜トランジスタの構成例を示す図である。
【図１４Ａ】従来の薄膜トランジスタのＲＩＥ装置による加工において基板がＲＦ電極に装着され絶縁体の薄膜がエッチング処理されている状態を概念的に示す図である。
【図１４Ｂ】従来の薄膜トランジスタのＲＩＥ装置による加工において基板がＲＦ電極に装着され導電性薄膜がエッチング処理されている状態（エッチング初期状態）を概念的に示す図である。
【図１４Ｃ】従来の薄膜トランジスタのＲＩＥ装置による加工において基板がＲＦ電極に装着され導電性薄膜がエッチング処理されている状態（エッチング中期状態）を概念的に示す図である。
【図１４Ｄ】従来の薄膜トランジスタのＲＩＥ装置による加工において基板がＲＦ電極に装着され導電性薄膜がエッチング処理されている状態（エッチング最終状態）を概念的に示す図である。
【図１５】ＲＦ電極に発生する間隙について説明するための断面図である。
【符号の説明】
【００６９】
１…石英基板（基板）、２…導電性薄膜、３…ベース絶縁層、４…半導体層、５…ゲート絶縁膜、６…ゲート電極、７…層間絶縁膜、８…Ｔｉ膜、９…アルミニウム膜、１０…ソース電極、１１…ドレイン電極。
【図１】
2009044096.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2009044096.tif 000009
【図８】
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【図９】
2009044096.tif 000011
【図１０Ａ】
2009044096.tif 000012
【図１０Ｂ】
2009044096.tif 000013
【図１１】
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【図１２Ａ】
2009044096.tif 000015
【図１２Ｂ】
2009044096.tif 000016
【図１３】
2009044096.tif 000017
【図１４Ａ】
2009044096.tif 000018
【図１４Ｂ】
2009044096.tif 000019
【図１４Ｃ】
2009044096.tif 000020
【図１４Ｄ】
2009044096.tif 000021
【図１５】
2009044096.tif 000022
【手続補正書】
【提出日】平成19年10月12日(2007.10.12)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１
【補正方法】変更
【補正の内容】
【請求項１】
半導体層、ゲート絶縁膜層、ゲート電極、ソース電極及びドレイン電極で構成されるトランジスタ素子が、絶縁性基板の一方の主面上に複数個設けられた薄膜トランジスタであって、
前記絶縁性基板と前記トランジスタ素子との間に介在し、前記半導体層側に接する絶縁膜層と、
前記絶縁性基板側に接する導電性薄膜とによる積層膜を具備することを特徴とする薄膜トランジスタ。
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項４
【補正方法】変更
【補正の内容】
【請求項４】
前記薄膜トランジスタにおいて、
前記導電性薄膜は、前記被処理基板に対するプラズマ処理下でプラズマに晒された際に、前記被処理基板を保持しプラズマを発生させるための電極と電気的に接続し、前記絶縁性基板面に掛かる電位を均一することを特徴とする請求項１乃至請求項３のいずれか１つに記載の薄膜トランジスタ。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
周知なように、ＲＩＥ装置においては、処理チャンバ３０１内をプロセスガス雰囲気にしたのち、ＲＦ電極１４に高周波電源１９からブロッキングコンデンサ１８を介して高周波電力を印加する。すると、処理チャンバ３０１内には、バルクプラズマ領域１２が発生するとともにシース領域１３が発生し、エッチング速度の向上に寄与する自己バイアス電位Ｖｄｃが生じる。被処理基板１０１の基板１がガラス基板や石英等の絶縁体である場合には、ＲＦ電極１４に存在する空隙１７の容量分が影響して基板内のこの領域に関する自己バイアス電位が低減する。その結果、被エッチング膜２０３が絶縁体の場合、空隙１７の上方部領域にある基板１０１の絶縁体エッチング膜に対しては、エッチング速度が遅くなる。図１４Ａにおいて、１６はエッチングのマスクとなるパターン化されたレジストを示しており、この断面図では１２箇所のレジスト１６の被覆部分がありそれに対応した１３箇所のレジスト開口部が図示されている。、その内空隙１７の上方にある中央の６箇所レジスト開口部に関しては絶縁体被エッチング膜２０３の膜べりが少なくエッチング速度が低下していることを示している。このようにＲＦ電極１４と基板の間の空隙１７に呼応したエッチング速度分布が生し、高精度加工の阻害要因となる。注意すべきことは、この問題は、一般のＬＳＩのプロセスにおけるように基板１０１がＳｉ基板すなわち導電性を有する基板においては生じないと言うことである。何故ならば、導電体の基板では、基板面の一部が電極の面に接触していれば基本的に基板全体のどの場所でも基板の電位は電極の電位と同電位になっていると考えてよいからである。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
また、基板１０１が絶縁体であっても被エッチング膜が導電体の場合、エッチングの初期において導電体である被エッチング膜が基板の上面全体を覆っている状態であれば、被エッチング膜全体は同電位となるため、ＲＦ電極１４の空隙部１７によるエッチング速度の不均一性は生じない。しかし、エッチングが進み、被エッチング膜がアイランド状に孤立した時からこの導電体である被エッチング膜による基板全体を同電位にする作用は消滅しエッチング速度が不均一となる。この現象について被エッチング膜２０３が導電体のゲート電極１０６である場合につき、さらに詳しく説明する。図１４Ｂは、絶縁体である基板１上で、被エッチング膜のゲート電極１０６をＲＩＥでエッチングしている途中を示す断面図である。図１４Ａで被エッチング膜が絶縁体であった点を除いて、図１４Ｂは図１４Ａと同一の構成であり、同一の番号は同一のものを示す。図１４Ｂは、エッチング初期の段階で導電体の被エッチング膜が基板全面を覆っているため、基板面内で同電位であり、エッチング速度の面内分布は生じていない。図１４Ｃはさらにエッチング加工が進み下地の露出が始まろうとする段階の断面模式図を示す。ＲＩＥを含むプラズマドライエッチングプロセスでは、エッチングする溝あるいは孔の寸法が小さくなり深くなるとエッチング速度が低下する傾向を持つ。これは、細く深い溝の底まではエッチング反応に関与する化学種あるいは運動エネルギーを持った粒子成分が届きにくく、また、反応後の生成物が除去され難くなることによる。すなわち、図１４Ｃに示すように広い領域をエッチングするパターン部ではエッチング速度が速いため、すでに下地が露出しているが、細い溝の部分はエッチング速度が遅くまだ、被エッチング膜が残っていると言う状況が容易に発生し得る。このような場合、中央の被エッチング膜であるゲート電極膜１０６Ａ及び１０６Ｂは周囲のゲート電極膜１０６Ｃ或は１０６Ｄと分離しアイランド状の膜になり、アイランド状になった空隙１７の上方の領域のＶｄｃは周辺部より低くなり、エッチング速度が低下する。結果として、図１４Ｄに示すようにさらにエッチング加工が進んだ状態において、周辺部ではゲート電極の加工が終了しているのに基板と電極間に空隙部１７の存在する中央部ではゲート電極膜１０６Ａ、１０６Ｂがまだ残っているという加工上の問題が発生する。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
本発明は上記目的を達成するために、半導体層、ゲート絶縁膜層、ゲート電極、ソース電極及びドレイン電極で構成されるトランジスタ素子が、絶縁性基板の一方の主面上に複数個設けられた薄膜トランジスタであって、前記絶縁性基板と前記トランジスタ素子との間に介在し、前記半導体層側に接する絶縁膜層と、前記前記絶縁性基板側に接する導電性薄膜とによる積層膜を具備することを特徴とする薄膜トランジスタを提供する。