(57)【要約】【課題】活性領域及び素子分離領域に形成される複数のゲートトレンチの溝幅がほぼ設計通りであり、素子の微細化が可能な半導体装置及びその製造方法を提供する。提供する。【解決手段】ハードマスク１０５ｈを形成する前に第１のポリシリコン膜１０４を形成し、且つハードマスク１０５ｈを除去する前に第１及び第２のゲートトレンチ１０６及び１０７内にゲート電極となる第２のポリシリコン膜１０９を埋め込む。その後、ハードマスク１０５ｈを除去するための熱リン酸によるウェットエッチングを行う。このとき、第１のゲートトレンチ１０６内は第２のポリシリコン膜１０９で保護され、半導体基板１００上は第１のポリシリコン膜１０４で保護された状態となっている。【選択図】図１１
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【特許請求の範囲】
【請求項１】
半導体基板に設けられた素子分離領域と、
前記素子分離領域によって前記半導体基板に区画形成された活性領域と、
前記活性領域に形成された第１のゲートトレンチと
前記素子分離領域に形成された第２のゲートトレンチと、
前記第１及び第２のゲートトレンチにそれぞれ少なくとも一部が埋め込まれた第１及び第２のゲート電極とを備え、
前記第１のゲートトレンチの幅と前記第２のゲートトレンチの幅とが実質的に等しいことを特徴とする半導体装置。
【請求項２】
半導体基板に第１の絶縁膜からなる素子分離領域と前記素子分離領域により区画形成された活性領域を形成する工程と、
前記活性領域上及び前記素子分離領域上に第１のポリシリコン膜を形成する工程と、
前記第１のポリシリコン膜上に第２の絶縁膜からなるハードマスクを形成する工程と、
前記ハードマスクを用いて、前記活性領域においては前記第１のポリシリコン膜及び前記半導体基板をエッチングし、前記素子分離領域においては前記第１のポリシリコン膜及び前記第１の絶縁膜をエッチングすることにより、前記活性領域前記半導体基板に第１のゲートトレンチを形成し、前記素子分離領域の前記第１の絶縁膜に第２のゲートトレンチを形成する工程と、
前記ハードマスクを残したまま、前記第１のゲートトレンチの内面にゲート絶縁膜を形成する工程と、
前記ハードマスクを残したまま、前記第１及び第２のゲートトレンチ内を埋め込むようにゲート電極となる第２のポリシリコン膜を形成する工程と、
前記第２のポリシリコン膜が前記第１及び第２のゲートトレンチ内に埋め込まれた状態で前記ハードマスクを除去する工程と、
前記第１のポリシリコン膜を除去する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項３】
前記第１のゲートトレンチの幅と前記第２のゲートトレンチの幅とが実質的に等しいことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第１の絶縁膜がシリコン酸化膜であることを特徴とする請求項２又は３に記載の半導体装置の製造方法。
【請求項５】
前記第２の絶縁膜がシリコン窒化膜であることを特徴とする請求項２乃至４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
前記ハードマスクが熱リン酸を用いたウェットエッチングにより除去されることを特徴とする請求項２乃至５のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特に、トレンチゲート型トランジスタを有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、ＤＲＡＭ（Dynamic Random Access Memory）セルの微細化に伴い、メモリセルトランジスタのゲート長も短くせざるを得なくなってきている。しかしながら、ゲート長が短くなればなるほどトランジスタの短チャネル効果が顕著になり、サブスレッショルド電流が増大するという問題がある。また、これを抑制すべく基板濃度を増大させた場合には接合リークが増大するため、ＤＲＡＭにおいてはリフレッシュ特性の悪化が深刻な問題となる。
【０００３】
この問題を回避するため、シリコン基板に形成した溝にゲート電極を埋め込む、いわゆるトレンチゲート型トランジスタ（リセスチャネルトランジスタともいう）が注目されている（特許文献１及び２参照）。トレンチゲート型トランジスタによれば、有効チャネル長（ゲート長）を物理的に十分確保することができ、最小加工寸法が９０ｎｍ以下の微細なＤＲＡＭも実現可能である。
【０００４】
以下、一般的な従来のトレンチゲート型トランジスタの製造方法につき図１６乃至２６を用いて説明する。
【０００５】
図１６に示すように、半導体基板２００にトレンチ２０１を形成し、トレンチ２０１の内側及び半導体基板２００の表面に熱酸化膜２０２を形成する。その後、トレンチ２０１内を素子分離絶縁膜（シリコン酸化膜）で埋め込むことにより、素子分離領域（ＳＴＩ（Shallow Trench Isolation）領域）２０３を形成する。こうして、素子分離領域２０３により区画された活性領域が形成される。
【０００６】
次に、図１７に示すように、シリコン窒化膜を形成し、これをパターニングして、ゲートトレンチ用の幅ｘの開口を有するハードマスク２０４を形成する。続いて、図１８に示すように、ハードマスク２０４を用いて、半導体基板２００にゲートトレンチ２０５を、素子分離絶縁膜２０３にゲートトレンチ２０６を形成する。
【０００７】
次に、図１９に示すように、半導体基板２００に形成されたゲートトレンチ２０５の内面に熱酸化により厚さ数ｎｍ（約５〜１０ｎｍ）の保護酸化膜２０７を形成する。この保護酸化膜２０７は、続く工程において、ハードマスク２０４であるシリコン窒化膜を熱リン酸で除去する際、半導体基板２００を保護するために形成される。
【０００８】
続いて、ハードマスク２０４を除去した後、図２０に示すように、フッ酸を用いたウェットエッチングによりゲートトレンチ２０５内の保護酸化膜２０７及び半導体基板２００表面の熱酸化膜２０２を除去する。
【０００９】
こうして、ゲートトレンチ２０５及び２０６が完成する。しかし、ゲートトレンチ２０５の幅ｙ及びゲートトレンチ２０６の幅ｚは、いずれも図１７及び１８に示されたハードマスク２０４の開口の幅ｘよりも広くなってしまっている。その理由を以下に説明する。
【００１０】
まず、ゲートトレンチ２０５については、図１９において、ハードマスク２０４除去の際に半導体基板２００を保護するために保護酸化膜２０７を形成したことによる。すなわち、保護酸化膜２０７は熱酸化により形成されるため、半導体基板２００が数ｎｍ酸化される。したがって、保護酸化膜２０７をフッ酸により除去すると、ゲートトレンチ２０５の幅は元の幅ｘよりも酸化された数ｎｍ分広くなり、図２０に示すように、幅ｙとなる。
【００１１】
ゲートトレンチ２０６については、保護酸化膜２０７をフッ酸によるウェットエッチングにより除去する際、素子分離領域２０３を形成しているシリコン酸化膜がゲートトレンチ２０６内に露出した状態となっているため、素子分離領域２０３もエッチングされてしまうことによる。特に、保護酸化膜２０７をゲートトレンチ２０５内から完全に除去するべくオーバーエッチングが行われることにより、ゲートトレンチ２０６の幅は広くなりやすく、図２０に示すように、ゲートトレンチ２０５の幅ｙよりもさらに広い幅ｚとなってしまう。
【００１２】
従って、図２１に示すように、ゲート絶縁膜２０８形成後、ゲートトレンチ２０５及び２０６を埋め込むようにポリシリコン膜２０９を形成し、その後、図２２に示すように、設計寸法である幅ｘのパターンを有するレジストマスク２１０を形成し、これを用いてポリシリコン膜２０９をパターニングすると、図２３に示すように、ゲート電極２０９ｇは、ゲートトレンチ２０５及び２０６内を完全に充填する形状とならず、ゲートトレンチ２０５内側面のゲート絶縁膜２０８とゲート電極２０９ｇとの間に隙間ができてしまう。
【００１３】
図２３のような状態を回避するために、ゲートトレンチ２０５及び２０６の広くなった幅を考慮して、図２４に示すように、レジストマスク２１０よりも幅の広いパターンを有するレジストマスク２１１を用いてパターニングを行うと、図２５に示すように、ゲート電極２１２ｇは、ゲートトレンチ２０５及び２０６内に隙間無く形成される。しかしながら、この場合、隣接するゲート電極２１２ｇの間の距離ｄ１が非常に小さくなってしまう。従って、この後、図２６に示すように、ソース／ドレイン拡散層２１３を形成し、これに接続するコンタクトプラグ２１５を形成すると、コンタクトプラグ２１５とゲート電極２１２ｇとの間隔が非常に狭くなる。すなわち、コンタクトプラグ２１５が少しでも位置ずれすると、ゲート電極２１２ｇとコンタクトプラグ２１５とが短絡してしまうこととなる。
【００１４】
また、素子分離領域２０３のゲートトレンチ２０６の幅が広く（図２０における幅ｚ）なっていることにより、このゲートトレンチ２０６に形成されたゲート電極２１２ｇと隣り合うソース／ドレイン拡散層２１３との距離ｄ２が短くなってしまうため、寄生容量が大きくなってしまう。
【００１５】
このように、従来の方法では、ゲートトレンチ２０５及び２０６の幅ｙ及びｚが設計寸法である幅ｘに対して拡大してしまうという問題があった。また、短絡防止のため、ゲート電極２１２ｇ（ゲートトレンチ２０５）間や、ゲート電極２１２ｇ（ゲートトレンチ２０６）とソース／ドレイン拡散層２１３の間のマージンを大きく取らなければならず、素子の微細化が困難となっていた。
【特許文献１】特開２００５−３２２８８０号公報
【特許文献２】特開２００７−１３４６７４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
本発明は上記の問題点を解決すべくなされたものであって、本発明の目的は、活性領域（半導体基板）及び素子分離領域に形成される複数のゲートトレンチの溝幅がほぼ設計通りであり、素子の微細化が可能な半導体装置及びその製造方法を提供することである。
【００１７】
また、本発明の他の目的は、ゲートトレンチ内に保護酸化膜を形成する工程や、この保護酸化膜をフッ酸処理により除去する工程を省略することが可能な半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１８】
本発明による半導体装置は、半導体基板に設けられた素子分離領域と、前記素子分離領域によって前記半導体基板に区画形成された活性領域と、前記活性領域に形成された第１のゲートトレンチと前記素子分離領域に形成された第２のゲートトレンチと、前記第１及び第２のゲートトレンチにそれぞれ少なくとも一部が埋め込まれた第１及び第２のゲート電極とを備え、前記第１のゲートトレンチの幅と前記第２のゲートトレンチの幅とが実質的に等しいことを特徴とする。
【００１９】
本発明による半導体装置の製造方法は、半導体基板に第１の絶縁膜からなる素子分離領域と前記素子分離領域により区画形成された活性領域を形成する工程と、前記活性領域上及び前記素子分離領域上に第１のポリシリコン膜を形成する工程と、前記第１のポリシリコン膜上に第２の絶縁膜からなるハードマスクを形成する工程と、前記ハードマスクを用いて、前記活性領域においては前記第１のポリシリコン膜及び前記半導体基板をエッチングし、前記素子分離領域においては前記第１のポリシリコン膜及び前記第１の絶縁膜をエッチングすることにより、前記活性領域前記半導体基板に第１のゲートトレンチを形成し、前記素子分離領域の前記第１の絶縁膜に第２のゲートトレンチを形成する工程と、前記ハードマスクを除去することなく、前記第１のゲートトレンチの内面にゲート絶縁膜を形成する工程と、前記ハードマスクを除去することなく、前記第１及び第２のゲートトレンチ内を埋め込むようにゲート電極となる第２のポリシリコン膜を形成する工程と、前記第２のポリシリコン膜が前記第１及び第２のゲートトレンチ内に埋め込まれた状態で前記ハードマスクを除去する工程と、前記第１のポリシリコン膜を除去する工程とを備えることを特徴とする。
【発明の効果】
【００２０】
本発明によれば、ハードマスクを形成する前に第１のポリシリコン膜を形成し、且つハードマスクを除去する前に第１及び第２のゲートトレンチ内にゲート電極となる第２のポリシリコン膜を埋め込んでいる。このため、その後、ハードマスクを除去するための熱リン酸によるウェットエッチングを行う際、第１及び第２のゲートトレンチ内は第２のポリシリコン膜で保護され、半導体基板上及び素子分離領域上は第１のポリシリコン膜で保護された状態となっている。従って、ゲートトレンチを熱リン酸によるウェットエッチングから保護するために、別途、保護酸化膜を形成する必要はない。また、保護酸化膜を形成しないことから、これを除去するためのフッ酸によるウェットエッチングを行う必要もなくなる。従って、第１及び第２のゲートトレンチの幅が拡大することが防止される。これにより、第１のゲートトレンチと第２のゲートトレンチの幅を実質的に等しくすることができる。
【００２１】
また、第１及び第２のゲートトレンチの幅が拡大することが防止されることから、隣接するゲートトレンチ（ゲート電極）の間隔に余計なマージンを取る必要がなくなり、素子の微細化が可能となる。
【発明を実施するための最良の形態】
【００２２】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について説明する。
【００２３】
図１は、本発明の実施の形態に係る半導体装置の構成を説明するための概略平面図である。
【００２４】
図１に示すように、本発明の実施の形態に係る半導体装置は、素子分離領域１と、素子分離領域１によって区画形成された複数の活性領域２とを、備えている。そして、複数のゲートトレンチ（ゲート電極）３が各活性領域２内に２本ずつ配置されるように平行に並んでいる。また、ゲートトレンチ（ゲート電極）３は、それぞれが複数の活性領域２を渡るように形成されている。
【００２５】
図２乃至図１５は、本発明の実施の形態に係るトレンチゲート型トランジスタを有する半導体装置の製造工程を概略的に示す工程図である。図２乃至図１５は、図１におけるＡ−Ａ線に対応する断面図である。
【００２６】
図２に示すように、半導体基板１００にトレンチ１０１を形成し、トレンチ１０１の内側及び半導体基板１００の表面に熱酸化膜１０２を形成する。その後、トレンチ１０１内を素子分離絶縁膜（シリコン酸化膜）で埋め込むことにより、素子分離領域（ＳＴＩ領域）１０３を形成する。これにより、図１に示すように活性領域２が区画形成される。
【００２７】
次に、図３に示すように、半導体基板１００表面の熱酸化膜１０２を除去する。熱酸化膜１０２は、トレンチ１０１の形成時にハードマスクとして用いるシリコン窒化膜（図示せず）を熱リン酸で除去する際の保護膜の役割をするものであり、これをそのままゲート絶縁膜として使用すると信頼性が低下し、ゲートリークや耐圧不良の原因となってしまう。そのため、ここで半導体基板１００表面の熱酸化膜１０２を除去した後、図４に示すように、半導体基板１００表面にゲート絶縁膜の一部となる熱酸化膜１０を新たに形成する。
【００２８】
次に、図５に示すように、全面に、第１のポリシリコン膜１０４を形成する。続いて、図６に示すように、第１のポリシリコン膜１０４上に、シリコン窒化膜１０５を形成する。
【００２９】
次に、図７に示すように、シリコン窒化膜１０５をパターニングして、ゲートトレンチ用の幅ａの開口を有するハードマスク１０５ｈを形成する。その後、図８に示すように、ハードマスク１０５ｈをマスクとして、第１のポリシリコン膜１０４をエッチングし、さらに半導体基板１００をエッチングすることにより、活性領域の半導体基板１００にゲートトレンチ１０６を、素子分離絶縁膜１０３にゲートトレンチ１０７を形成する。
【００３０】
次に、図９に示すように、ハードマスク１０５ｈを除去せずに熱酸化処理を行い、ゲートトレンチ１０６の内面にゲート絶縁膜となる熱酸化膜１０８を形成する。このとき、熱酸化膜１０８は、第１のポリシリコン膜１０４の側面にも形成される。
【００３１】
次に、図１０に示すように、ハードマスク１０５ｈを形成したままの状態で、ゲートトレンチ１０６及びゲートトレンチ１０７を埋め込むように全面に第２のポリシリコン膜１０９を形成する。続いて、図１１に示すように、全面ドライエッチングを行い、第２のポリシリコン膜１０９を第１のポリシリコン膜１０４の高さ近傍までエッチバックする。
【００３２】
その後、熱リン酸を用いたウェットエッチングを行い、ハードマスク（シリコン窒化膜）１０５ｈを除去することにより、図１２に示す状態を得る。このとき、半導体基板１００の活性領域に形成されたゲートトレンチ１０６内には、熱酸化膜１０８及び第２のポリシリコン膜１０９が形成されており、これによりゲートトレンチ１０６の内面が保護された状態であり、また、半導体基板１０１の表面上は第１のポリシリコン膜１０４で保護されているため、従来技術のように、ゲートトレンチ１０６及び半導体基板１００を熱リン酸によるウェットエッチングから保護するために、別途、保護酸化膜を形成する必要はない。また、保護酸化膜を形成しないことから、これを除去するためのフッ酸によるウェットエッチングを行う必要もなくなる。従って、ゲートトレンチ１０６及び１０７の幅が拡大することが防止される。
【００３３】
次に、図１３に示すように、ゲート電極形状のパターンを有するレジストマスク１１０を第２のポリシリコン膜１０９上に形成する。続いて、レジストマスク１１０を用いて、第１のポリシリコン膜１０４をエッチング除去する。これにより、図１４に示すように、ゲート電極１０９ｇが完成する。また、ゲートトレンチ１０６内に残存した熱酸化膜１０８及び半導体基板１００表面の熱酸化膜１０がゲート絶縁膜１０８ｉとなる。
【００３４】
こうしてゲート電極１０９ｇが完成した時点で、ゲートトレンチの各幅は、図１４に示すように、ゲートトレンチ１０６が幅ｂ、ゲートトレンチ１０７が幅ｃであり、実質的に同じ幅となっている。そして、これらは、図７に示したハードマスク１０５ｈの開口の幅ａとも実質的に等しくなっている。
【００３５】
この後は、一般的な方法を用いて各種配線等を積層する。すなわち、図１５に示すように、半導体基板１００にソース／ドレイン拡散層１１１を形成し、コンタクトプラグ１１２、配線１１３、コンタクトプラグ１１４及びキャパシタ１１５等を形成することにより、トレンチゲート型トランジスタを有する半導体装置（ＤＲＡＭ（Dynamic Random Access Memory））が完成する。ここで、ゲートトレンチ１０６（ゲート電極１０９ｇ）がほぼ設計寸法どおりの幅（ａ≒ｂ）であることから、隣接するゲート電極１０９ｇの間の距離が十分に確保される。従って、コンタクトプラグ１１２とゲート電極１０９ｇとのマージンが確保でき、コンタクトプラグ１１２とゲート電極１０９ｇとの短絡を抑制することができる。また、ゲートトレンチ１０７内に形成されたゲート電極１０９ｇと隣接するソース／ドレイン拡散層１１１との距離も十分に離れていることから寄生容量を抑制することができる。
【００３６】
また、本実施形態では、図１５に示すように、ゲート電極１０９ｇは、素子分離領域１０３において、ゲートトレンチ１０７に一部が埋め込まれた構造となっている。すなわち、図１に示すように、複数の活性領域２を渡るゲート電極３（１０９ｇ）は、活性領域２（半導体基板１００）においてはゲートトレンチ１０６内に埋め込まれ、素子分離領域１０３においてはゲートトレンチ１０７内に埋め込まれて形成されている。このような構成によれば、ゲート電極１０９ｇは、その延在方向における各位置において、その断面積を大きく確保することができる。従って、その抵抗値をゲート電極３（１０９ｇ）のどの位置においても十分に小さくすることができ、これにより、トランジスタの動作を高速にすることが可能となる。
【００３７】
本実施形態の製造工程を説明するために用いた図２乃至図１５は、図１のＡ−Ａ線に対応する断面図である。このため、活性領域内の右側のゲートトレンチ１０６は図１におけるゲート電極３Ａの一部分を表しており、素子分離領域内のゲートトレンチ１０７は、このゲート電極３Ａと隣り合うゲート電極３Ｂの一部分を表している。しかしながら、一本のゲート電極に着目するとき、ゲートトレンチ１０６とゲートトレンチ１０７は、そのゲート電極の構成部分として捉えることができる。すなわち、図１中の点線及び一点鎖線で示すように、一本のゲート電極３Ａ（１０９ｇ）において、活性領域２内に存在する点線で囲まれた部分がゲートトレンチ１０６であり、素子分離領域１内に存在する一点鎖線で囲まれた部分がゲートトレンチ１０７である。つまり、ゲートトレンチ１０６とゲートトレンチ１０７とは互いに連続している。そして、ゲートトレンチ１０６とゲートトレンチ１０７とは、実質的に同一の幅となっている。
【００３８】
以上説明したように、本実施形態によれば、ゲートトレンチ１０６及び１０７の幅をほぼ設計寸法どおりに形成することができる。従って、余計なマージンを取る必要がなく、素子の微細化が可能となる。また、ゲートトレンチ１０６及び１０７形成用のレチクル（マスク）とゲート電極１０９ｇ形成用のレチクル（マスク）を共用することも可能となる。
【００３９】
以上、本発明の好ましい実施の形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００４０】
例えば、上記実施形態においては、ゲート電極１０９ｇをポリシリコン膜のみで形成した例を示したが、これに限らず、ポリシリコン膜上に金属シリサイド膜や金属膜を積層し、これをパターニングしてゲート電極としてもよい。
【図面の簡単な説明】
【００４１】
【図１】本発明の好ましい実施形態に係る半導体装置の構成を説明するための概略平面図である。
【図２】本発明の好ましい実施形態による半導体装置の製造方法の一工程（素子分離領域１０３の形成）を示す断面図である。
【図３】本発明の好ましい実施形態による半導体装置の製造方法の一工程（熱酸化膜１０２の除去）を示す断面図である。
【図４】本発明の好ましい実施形態による半導体装置の製造方法の一工程（熱酸化膜１０の形成）を示す断面図である。
【図５】本発明の好ましい実施形態による半導体装置の製造方法の一工程（第１のポリシリコン膜１０４の形成）を示す断面図である。
【図６】本発明の好ましい実施形態による半導体装置の製造方法の一工程（シリコン窒化膜１０５の形成）を示す断面図である。
【図７】本発明の好ましい実施形態による半導体装置の製造方法の一工程（ハードマスク１０５ｈの形成）を示す断面図である。
【図８】本発明の好ましい実施形態による半導体装置の製造方法の一工程（ゲートトレンチ１０６及び１０７の形成）を示す断面図である。
【図９】本発明の好ましい実施形態による半導体装置の製造方法の一工程（熱酸化膜１０８の形成）を示す断面図である。
【図１０】本発明の好ましい実施形態による半導体装置の製造方法の一工程（第２のポリシリコン膜１０９の形成）を示す断面図である。
【図１１】本発明の好ましい実施形態による半導体装置の製造方法の一工程（第２のポリシリコン膜１０９のエッチバック）を示す断面図である。
【図１２】本発明の好ましい実施形態による半導体装置の製造方法の一工程（ハードマスク１０５ｈの除去）を示す断面図である。
【図１３】本発明の好ましい実施形態による半導体装置の製造方法の一工程（レジストマスク１１０の形成）を示す断面図である。
【図１４】本発明の好ましい実施形態による半導体装置の製造方法の一工程（ゲート電極１０９ｇの形成）を示す断面図である。
【図１５】本発明の好ましい実施形態による半導体装置の製造方法の一工程（ソース／ドレイン拡散層１１１の形成〜キャパシタ１１５の形成）を示す断面図である。
【図１６】従来の方法による半導体装置の製造方法の一工程（素子分離領域２０３の形成）を示す断面図である。
【図１７】従来の方法による半導体装置の製造方法の一工程（ハードマスク２０４の形成）を示す断面図である。
【図１８】従来の方法による半導体装置の製造方法の一工程（ゲートトレンチ２０５及び２０６の形成）を示す断面図である。
【図１９】従来の方法による半導体装置の製造方法の一工程（保護酸化膜２０７の形成）を示す断面図である。
【図２０】従来の方法による半導体装置の製造方法の一工程（保護酸化膜２０７の除去）を示す断面図である。
【図２１】従来の方法による半導体装置の製造方法の一工程（ゲート絶縁膜２０８及びポリシリコン膜２０９の形成）を示す断面図である。
【図２２】従来の方法による半導体装置の製造方法の一工程（レジストマスク２１０の形成）を示す断面図である。
【図２３】従来の方法による半導体装置の製造方法の一工程（ゲート電極２０９ｇの形成）を示す断面図である。
【図２４】従来の他の方法による半導体装置の製造方法の一工程（レジストマスク２１１の形成）を示す断面図である。
【図２５】従来の他の方法による半導体装置の製造方法の一工程（ゲート電極２１２ｇの形成）を示す断面図である。
【図２６】従来の他の方法による半導体装置の製造方法の一工程（コンタクトプラグ２１５の形成）を示す断面図である。
【符号の説明】
【００４２】
１      素子分離領域
２      活性領域
３      ゲートトレンチ（ゲート電極）
１００，２００      半導体基板
１０１，２０１      トレンチ
１０，１０２，１０８，２０２      熱酸化膜
１０３，２０３      素子分離領域（素子分離絶縁膜）
１０４      第１のポリシリコン膜
１０５      シリコン窒化膜
１０５ｈ，２０４      ハードマスク
１０６，１０７，２０５，２０６      ゲートトレンチ
１０８ｉ，２０８      ゲート絶縁膜
１０９      第２のポリシリコン膜
１０９ｇ，２０９ｇ，２１２ｇ      ゲート電極
１１０，２１０，２１１      レジストマスク
１１１，２１３      ソース／ドレイン拡散層
１１２，１１４，２１５      コンタクトプラグ
１１３      配線
１１５      キャパシタ
２０７      保護酸化膜
２０９      ポリシリコン膜
ａ      ハードマスク１０５ｈの開口幅
ｂ      ゲートトレンチ１０６の幅
ｃ      ゲートトレンチ１０７の幅
ｄ      隣接するゲート電極２１２ｇ間の距離
ｘ      ハードマスク２０４の開口幅
ｙ      ゲートトレンチ２０５の幅
ｚ      ゲートトレンチ２０６の幅
【図１】
2009059770.tif 000003
【図２】
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【図３】
2009059770.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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