(57)【要約】【課題】回路の複雑化やシステムの交換の必要性等を招来することなく、任意の種類のプローブカードに交換可能にすることを目的とする。【解決手段】ＤＵＴ５の良否判定を行なうための試験信号の比較用レート信号ＣＴを、基準クロック信号ＣＬＫの２逓倍周波数で位相シフトさせて２逓倍比較用レート信号ＣＴ（×２）とするシフト部４３と、少なくとも基準クロック信号ＣＬＫの２ｎ逓倍の周波数で動作し、２逓倍比較用レート信号ＣＴ（×２）に基づいて比較信号のタイミングエッジを発生させるタイミングエッジ発生部４６と、を備えるタイミングエッジ制御部２１と、タイミングエッジ発生部４６から出力された比較信号のタイミングを微調整する第１の比較用遅延回路２７及び第２の比較用遅延回路２８と、を備え、シフト調整と微調整とにより、比較信号のタイミング調整を行なっている。【選択図】  図１
2009216611.tif 000002
【特許請求の範囲】
【請求項１】
被試験デバイスに試験信号を入力し、前記被試験デバイスから出力される信号と前記被試験デバイスの良否判定を行なうための比較信号とを比較する半導体試験装置であって、
前記比較信号のテストレートであるレート信号を、基準クロック信号を２ｎ（ｎは自然数）逓倍した周波数で位相シフトさせるシフト調整手段と、少なくとも前記基準クロック信号の２ｎ逓倍の周波数で動作し、前記シフト調整手段により位相シフトされたレート信号に基づいて前記比較信号のタイミングエッジを発生させるタイミングエッジ発生手段と、を備えるタイミングエッジ制御手段と、
前記タイミングエッジ発生手段から出力された前記比較信号のタイミングを微調整する微調整手段と、を備え、
前記タイミングエッジ制御手段と前記微調整手段とにより、前記比較信号のタイミング調整を行なうこと、を特徴とする半導体試験装置。
【請求項２】
被試験デバイスに試験信号を入力し、前記被試験デバイスから出力される信号と前記被試験デバイスの良否判定を行なうための比較信号とを比較する半導体試験装置であって、
前記試験信号のテストレートであるレート信号を、基準クロック信号を２ｎ（ｎは自然数）逓倍した周波数で位相シフトさせるシフト調整手段と、少なくとも前記基準クロック信号の２ｎ逓倍の周波数で動作し、前記シフト調整手段により位相シフトされたレート信号に基づいて前記試験信号のタイミングエッジを発生させるタイミングエッジ発生手段と、を備えるタイミングエッジ制御手段と、
前記タイミングエッジ発生手段から出力された前記試験信号のタイミングを微調整する微調整手段と、を備え、
前記タイミングエッジ制御手段と前記微調整手段とにより、前記試験信号のタイミング調整を行なうこと、を特徴とする半導体試験装置。
【請求項３】
前記シフト調整手段における逓倍数は、前記微調整手段で遅延させることができる遅延幅に基づいて決定すること、を特徴とする請求項１または２記載の半導体試験装置。
【請求項４】
前記微調整手段が遅延させることが遅延幅は、前記シフト調整手段における逓倍数に基づいて決定すること、を特徴とする請求項１または２記載の半導体試験装置。
【請求項５】
前記シフト調整手段は、前記レート信号を位相シフトさせる段数を設定するシフト段数設定手段を備えたこと、を特徴とする請求項１乃至４何れか１項に記載の半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体試験装置に関するものである。
【背景技術】
【０００２】
半導体試験装置は、ＩＣやＬＳＩ、メモリ等の被試験デバイス（ＤＵＴ：Device Under Test）に所定の試験信号を入力して、比較用の信号とＤＵＴから出力される信号とを比較して、良否判定を行なう。図４に従来の半導体試験装置を示す。図４に示すように、半導体試験装置は、ＡＬＰＧ（Algorithmic Pattern Generator）回路１０１とピンエレクトロニクスカード１０２と中継ボード１０３とプローブカード１０４とＤＵＴ１０５とを備えて概略構成している。
【０００３】
ＡＬＰＧ回路１０１は、アドレス・データ発生部１１１とレート信号発生部１１２と基準クロック発生部１１３とを備えている。アドレス・データ発生部１１１は、ＤＵＴ１０５に入力される試験信号のアドレス信号ＡＤＤとデータ信号ＤＡＴＡとを発生して、ピンエレクトロニクスカード１０２に出力する。レート信号発生部１１２は、基準クロック発生部１１３が発生させる基準クロック信号ＣＬＫの周波数の整数倍の周期を持つレート信号を発生させる。レート信号は、ユーザが設定するテストレートを表す信号である。基準クロック発生部１１３は、基準クロック信号ＣＬＫを発生させており、発生させた基準クロック信号ＣＬＫを出力している。
【０００４】
レート信号発生部１１２から出力されたレート信号Ｔは、試験信号のレート信号（試験用レート信号ＤＴ）と、ＤＵＴ１０５の良否判定を行なうための信号である比較信号のレート信号（比較用レート信号ＣＴ）とに分岐される。試験用レート信号ＤＴは、ピンエレクトロニクスカード１０２に直接入力されるが、比較用レート信号ＣＴは、シフト部１１４に入力された後に、ピンエレクトロニクスカード１０２に入力される。シフト部１１４は、ＡＬＰＧ回路１０１とピンエレクトロニクスカード１０２との間に備えられているものであり、基準クロック発生部１１３から出力された基準クロック信号ＣＬＫに基づいて、比較用レート信号ＣＴに対して所定段数の位相シフトを行なっている。位相シフトの段数制御は、シフト段数設定部１１５に設定された段数に基づいて行なう。
【０００５】
基準クロック発生部１１３は、ピンエレクトロニクスカード１０２に対しても直接出力を行なっている。図４においては、１枚のピンエレクトロニクスカード１０２を示しているが、半導体試験装置には多数のピンエレクトロニクスカード１０２が備えられており、ＡＬＰＧ回路１０１は、接続される各ピンエレクトロニクスカード１０２に対して、アドレス信号ＡＤＤ、データ信号ＤＡＴＡ、基準クロック信号ＣＬＫ、試験用レート信号ＤＴ及び比較用レート信号ＣＴを出力している。
【０００６】
ピンエレクトロニクスカード１０２は、タイミングエッジ発生部１２１と第１の入力用遅延回路１２２と第２の入力用遅延回路１２３とフリップフロップ１２４とドライバ１２５と第１のコンパレータ１２６ａと第２のコンパレータ１２６ｂと第１の比較用遅延回路１２７と第２の比較用遅延回路１２８と第１の比較判定部１２９と第２の比較判定部１３０とパスフェイルレジスタ１３１とを備えて概略構成している。プローブカード１０４は、実際にＤＵＴ１０５にコンタクトされる多数のプローブを有するカードであり、中継ボード１０３は、ピンエレクトロニクスカード１０２とプローブカード１０４とを中継するための主に配線とコネクタとを備えるカードである。
【０００７】
タイミングエッジ発生部１２１は、試験信号と比較信号とのタイミングエッジを、夫々試験用レート信号ＤＴと比較用レート信号ＣＴとに基づいて発生させる。そして、タイミングエッジ発生部１２１から出力された試験信号は、第１の入力用遅延回路１２２及び第２の入力用遅延回路１２３において、所定タイミング遅延される。第１の入力用遅延回路１２２は試験信号の立ち上がりタイミング（Ｒｉｓｅエッジ）を遅延させ、第２の入力用遅延回路１２３は立ち下がりタイミング（Ｆａｌｌエッジ）を遅延させており、両者ともその遅延量は適宜変化させることができる。Ｒｉｓｅエッジ及びＦａｌｌエッジが調整された試験信号は、フリップフロップ１２４によりドライバ１２５に出力される。ドライバ１２５から出力された試験信号は中継ボード１０３及びプローブカード１０４を経由して、ＤＵＴ１０５に入力される。ＤＵＴ１０５に書き込まれて出力された信号（応答信号）は、ＨレベルとＬレベルとに分岐して、Ｈレベル側が第１のコンパレータ１２６ａに入力されて判定され、Ｌレベル側が第２のコンパレータ１２６ｂに入力されて判定される。そして、第１のコンパレータ１２６ａからのＨレベル側の信号が第１の比較判定部１２９に入力され、第２のコンパレータ１２６ｂからのＬレベル側の信号が第２の比較判定部１３０に入力される。
【０００８】
一方、タイミングエッジ発生部１２１から出力された比較信号は、Ｈレベル側が第１の比較用遅延回路１２７により、Ｌレベル側が第２の比較用遅延回路１２８により、所定タイミング遅延される。そして、遅延された比較信号は、Ｈレベル側が第１の比較判定部１２９に入力され、Ｌレベル側が第２の比較判定部１３０に入力される。第１の比較判定部１２９において、応答信号と比較信号とのＨレベル側の比較判定（サンプリング）が行なわれ、第２の比較判定部１３０において、応答信号と比較信号とのＬレベル側の比較判定（サンプリング）が行なわれる。そして、第１の比較判定部１２９及び第２の比較判定部１３０からの入力により、パスフェイルレジスタ１３１が良否判定を行なう。
【０００９】
第１の比較判定部１２９及び第２の比較判定部１３０に到達するときの応答信号と比較信号とでは、ドライバ１２５とＤＵＴ１０５との間の電気長及びＤＵＴ１０５と第１のコンパレータ１２６ａ、第２のコンパレータ１２６ｂとの間の電気長の分だけ、応答信号の方が遅延する。従って、到達タイミングにすれが生じてしまい、正確なパスフェイル判定を行うことができない。このため、タイミングエッジ発生部１２１の出力側に配置される各遅延回路は、応答信号の遅延量を調整するために設けている。
【００１０】
ここで、プローブカード１０４は適宜自由に交換可能になっており、交換したプローブカード１０４の種類によっては、配線長やコネクタ等が従前に使用していたものとは異なるため、電気長が変化することになる。このため、プローブカード１０４を交換したときには、ピンエレクトロニクスカード１０２の遅延回路の遅延量を適切な値に調整して、新しいプローブカード１０４に対応するようにしている。従って、ピンエレクトロニクスカード１０２の遅延回路は遅延量が可変な可変遅延回路が用いられる。この他に、遅延回路を設けてタイミング調整する技術としては、例えば特許文献１がある。
【特許文献１】特開２００２−２５７９０１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
近年の半導体試験装置は、試験の高速化の要請から、一度に多数のＤＵＴ１０５の試験を行なう必要があり、それに伴い、プローブカード１０４のサイズは大型化の傾向にある。従って、新たなプローブカード１０４に交換するときには、従前に使用してきたプローブカード１０４よりもサイズが大きくなるが、試験可能なＤＵＴ１０５の数を大きく増加させるために、新たなプローブカード１０４と交換前のプローブカード１０４との間のサイズ差が顕著な場合が多くなってきている。この場合、電気長の増加分は格段に大きいものとなり、当該増加分をピンエレクトロニクスカード１０２の遅延回路で調整できない場合が生じてくる。
【００１２】
ピンエレクトロニクスカード１０２の遅延回路の遅延幅は、回路の複雑化やそれに伴うコスト等の観点から、その遅延幅は非常に微小であり、従ってタイミングの微調整を行なっているにすぎない。このとき、プローブカード１０４を交換することによる電気長の増加量が遅延回路の遅延幅を超過しているときには、シフト部１１４によって比較信号を基準クロック信号ＣＬＫの周波数分位相シフトさせて遅延させるシフト調整と組み合わせてタイミング調整を行なうようにしている。シフト調整は、基準クロック信号ＣＬＫの整数倍の周期ずつの遅延量を与えることができるため、遅延量を大きくすることができる。
【００１３】
しかし、そもそも微調整による遅延幅は非常に微小なものであるため、シフト調整と微調整とを組み合わせてタイミング調整を行なったとしても、なお電気長の増加分を調整不可能な領域（調整不可能領域）が生じてしまう。図５において、基準クロック信号ＣＬＫが２００ＭＨｚ、遅延回路による微調整の遅延幅が２．０ｎｓ（前後１．０ｎｓの調整が可能）であるものとし、ドライバ１２５から出力した信号が第１のコンパレータ１２６ａ、第２のコンパレータ１２６ｂに到達するまでの時間をＡｎｓとする（図中においては、第１のコンパレータ１２６ａと第２のコンパレータ１２６ｂとを単に１２６として示している）。１段位相シフトさせることにより、基準クロック信号ＣＬＫの分だけ、つまり５ｎｓの分だけ遅延させることが可能になり、これはドライバ１２５と第１のコンパレータ１２６ａ、第２のコンパレータ１２６ｂとの間の往復時間であるため、片道に換算すると、２．５ｎｓの分だけ遅延させることになる。なお、図中のドライバ１２５と第１のコンパレータ１２６ａ、第２のコンパレータ１２６ｂ（１２６として示している）との折り返し地点がＤＵＴ１０５になる。
【００１４】
この場合、１段位相シフトさせることによる調整可能領域は、（Ａ＋２．５）ｎｓを基準として、（Ａ＋１．５）ｎｓ〜（Ａ＋３．５）ｎｓであり、２段位相シフトさせることによる調整可能領域は、（Ａ＋５．０）ｎｓを基準として、（Ａ＋４．０）ｎｓ〜（Ａ＋６．０）ｎｓである。このため、例えば、プローブカード１０４を交換したことによる電気長の増加分が３．７ｎｓである場合には、微調整とシフト調整とを組み合わせたとしても、（Ａ＋３．７）ｎｓは調整不可能領域となる。この例においては、微調整の遅延幅を２．０ｎｓとある程度広く確保しているため、電気長の増加分を幅広く調整することが可能であるが、遅延幅が狭小である場合には、調整不可能領域が広範になることになる。このため、回路の複雑化やコスト等の問題を犠牲にして、微調整による遅延幅を拡張させなければならず、しかもプローブカード１０４だけではなく、拡張した遅延幅を持つ遅延回路を備えた新たなピンエレクトロニクスカード１０２に交換しなければならなくなる。つまり、システム全体の交換の必要性も生じてくる。
【００１５】
そこで、本発明は、回路の複雑化やシステムの交換の必要性等を招来することなく、任意の種類のプローブカードに交換可能にすることを目的とする。
【課題を解決するための手段】
【００１６】
以上の課題を解決するため、本発明の請求項１の半導体試験装置は、被試験デバイスに試験信号を入力し、前記被試験デバイスから出力される信号と前記被試験デバイスの良否判定を行なうための比較信号とを比較する半導体試験装置であって、前記比較信号のテストレートであるレート信号を、基準クロック信号を２ｎ（ｎは自然数）逓倍した周波数で位相シフトさせるシフト調整手段と、少なくとも２ｎ逓倍のクロック信号の周波数で動作し、前記シフト調整手段により位相シフトされたレート信号に基づいて前記比較信号のタイミングエッジを発生させるタイミングエッジ発生手段と、を備えるタイミングエッジ制御手段と、前記タイミングエッジ発生手段から出力された前記比較信号のタイミングを微調整する微調整手段と、を備え、前記タイミングエッジ制御手段と前記微調整手段とにより、前記比較信号のタイミング調整を行なうこと、を特徴とする。
【００１７】
請求項１の半導体試験装置によれば、シフト調整手段は、基準クロック信号を２ｎ逓倍した周波数でレート信号を位相シフトしているため、シフト調整幅を（２ｎ）−１に細かくすることができる。このため、微調整手段による遅延幅を拡張させることなく、幅広い領域においてタイミング調整をすることが可能になるため、回路の簡略化やコスト低減等を達成しつつ、従前のシステムをそのまま使用することができ、多様なサイズのプローブカードに対応することが可能になる。
【００１８】
本発明の請求項２の半導体試験装置は、被試験デバイスに試験信号を入力し、前記被試験デバイスから出力される信号と前記被試験デバイスの良否判定を行なうための比較信号とを比較する半導体試験装置であって、前記試験信号のテストレートであるレート信号を、基準クロック信号を２ｎ（ｎは自然数）逓倍した周波数で位相シフトさせるシフト調整手段と、少なくとも前記基準クロック信号の２ｎ逓倍の周波数で動作し、前記シフト調整手段により位相シフトされたレート信号に基づいて前記試験信号のタイミングエッジを発生させるタイミングエッジ発生手段と、を備えるタイミングエッジ制御手段と、前記タイミングエッジ発生手段から出力された前記試験信号のタイミングを微調整する微調整手段と、を備え、前記タイミングエッジ制御手段と前記微調整手段とにより、前記試験信号のタイミング調整を行なうこと、を特徴とする。
【００１９】
請求項１の半導体試験装置では比較信号のタイミング調整を行なっているが、請求項２の半導体試験装置のように、試験信号のタイミング調整を行なうことによっても同様の効果を得ることができる。
【００２０】
本発明の請求項３の半導体試験装置は、請求項１または２記載の半導体試験装置において、前記シフト調整手段における逓倍数は、前記微調整手段で遅延させることができる遅延幅に基づいて決定すること、を特徴とする。
【００２１】
請求項３の半導体試験装置によれば、シフト調整手段における逓倍数を、微調整手段の遅延幅に基づいて決定しているため、シフト調整手段の逓倍数と微調整手段の遅延幅とをバランスよく設定することができ、全ての領域において調整可能にすることができる。逓倍数を増加させることにより、シフト調整のタイミングを細かく設定することができるが、その分逓倍するために必要な回路構成が複雑化する。従って、微調整手段の遅延幅に応じて、必要最低限の逓倍数に設定すれば、回路の複雑化を抑制しつつ、全ての領域においてタイミング調整を可能にすることができる。
【００２２】
本発明の請求項４の半導体試験装置は、請求項１または２記載の半導体試験装置において、前記微調整手段が遅延させることが遅延幅は、前記シフト調整手段における逓倍数に基づいて決定すること、を特徴とする。
【００２３】
請求項４の半導体試験装置によれば、微調整手段の遅延幅をシフト調整手段の逓倍数に応じて設定することも可能である。つまり、シフト調整手段の逓倍数を確保することができれば、その分、微調整手段の遅延幅を狭小に設定することが可能になる。微調整手段の遅延幅をより狭くすることにより、回路をより簡略化しつつ、全ての領域においてタイミング調整を可能にすることができる。
【００２４】
本発明の請求項５の半導体試験装置は、請求項１乃至４何れか１項に記載の半導体試験装置において、前記シフト調整手段は、前記レート信号を位相シフトさせる段数を設定するシフト段数設定手段を備えたこと、を特徴とする。
【００２５】
請求項５の半導体試験装置によれば、位相シフト段数を大きく設定することが可能になり、大幅に遅延させることも可能になる。このため、プローブカードの交換により電気長が飛躍的に増加した場合には、シフト調整の段数を増加させることによって対応することができ、しかも逓倍数を適切に設定することにより、大幅な遅延を与える場合であっても、調整不可能領域を生じなくすることができる。
【発明の効果】
【００２６】
本発明は、基準クロック信号を２ｎ逓倍した周波数で比較用レート信号又は試験用レート信号を位相シフトさせるシフト手段を、少なくとも２ｎ逓倍の周波数で動作するタイミング発生手段に備えることにより、シフト調整のタイミングを細かくすることができる。このため、回路の複雑化やコスト等の問題、またシステム全体の交換といった問題を招来することなく、全ての領域においてタイミング調整を行うことができ、任意の種類のプローブカードに対応することが可能になる。
【発明を実施するための最良の形態】
【００２７】
以下、図面を参照して、本発明の実施形態について説明する。図１において、本発明の半導体試験装置は、ＡＬＰＧ回路１とピンエレクトロニクスカード２と中継ボード３とプローブカード４とＤＵＴ５とを備えて概略構成している。各部の構成のうち前述した従来の技術と同様の構成については説明を省略する。ＡＬＰＧ回路１のうち、アドレス・データ発生部１１とレート信号発生部１２と基準クロック発生部１３とは、従来の技術と同じであるが、アドレス・データ発生部１１はＡＤＤ１とＡＤＤ２との２つのアドレス信号を出力し、ＤＡＴＡ１とＤＡＴＡ２との２つのデータ信号を出力する。アドレス信号ＡＤＤ１とデータ信号ＤＡＴＡ１とが１組の試験信号を構成し、アドレス信号ＡＤＤ２とデータ信号ＤＡＴＡ２とがもう１組の試験信号を構成する。試験信号を２組から構成した理由は、多重化（インターリーブ）することにより高速な試験信号を生成するためである。
【００２８】
ピンエレクトロニクスカード２は、タイミングエッジ制御部２１と第１の入力用遅延回路２２と第２の入力用遅延回路２３とフリップフロップ２４とドライバ２５と第１のコンパレータ２６ａと第２のコンパレータ２６ｂと第１の比較用遅延回路２７と第２の比較用遅延回路２８と第１の比較判定部２９と第２の比較判定部３０とパスフェイルレジスタ３１とを備えて概略構成している。タイミングエッジ制御部２１以外の構成は従来の技術と同じである。
【００２９】
タイミングエッジ制御部２１について説明する。タイミングエッジ制御部２１は、入力部４１とＰＬＬ回路４２とシフト部４３とシフト段数設定部４４とインターフェイス部４５とタイミングエッジ発生部４６とを備えて概略構成している。入力部４１は、ＡＬＰＧ回路１から出力されたアドレス信号ＡＤＤ１及びＡＤＤ２、データ信号ＤＡＴＡ１及びＤＡＴＡ２、レート信号Ｔを入力している。レート信号発生部１２から出力されるレート信号Ｔは、位相シフトされることなく入力部４１に直接入力される。入力部４１から出力されるレート信号Ｔは、途中で試験用レート信号ＤＴと比較用レート信号ＣＴとに分岐して、試験用レート信号ＤＴはタイミングエッジ発生部４６に入力され、比較用レート信号ＣＴはシフト部４３に入力される。
【００３０】
ＰＬＬ回路４２は、基準クロック信号ＣＬＫを基準クロック発生部１３から入力しており、１倍の基準クロック信号ＣＬＫを入力部４１に出力し、２逓倍した周波数のクロック信号（２逓倍クロック信号ＣＬＫ（×２）とする）をシフト部４３に出力している。シフト部４３は、ＰＬＬ回路４２から２逓倍クロック信号ＣＬＫ（×２）と、入力部４１より出力されたレート信号Ｔから分岐した比較用レート信号ＣＴと、シフト段数設定部４４から設定されたシフト段数とを入力する。シフト段数設定部４４はインターフェイス部４５に接続されており、当該インターフェイス部４５により設定されたシフト段数を保持する。
【００３１】
シフト部４３は、設定されたシフト段数に基づいて、比較用レート信号ＣＴを位相シフトさせて、比較用レート信号ＣＴをシフトされた分だけ遅延させる。このとき、位相シフトは、基準クロック信号ＣＬＫの動作周波数に基づいてではなく、２逓倍クロック信号ＣＬＫ（×２）の周波数で行なうため、比較用レート信号ＣＴを基準クロック信号ＣＬＫの２倍の周波数のタイミングで遅延させることができる。２逓倍クロック信号ＣＬＫ（×２）で位相シフトされた比較用レート信号を２逓倍比較用レート信号ＣＴ（×２）とする。
【００３２】
タイミングエッジ発生部４６は、入力部４１から、アドレス信号ＡＤＤ１、ＡＤＤ２、データ信号ＤＡＴＡ１、ＤＡＴＡ２の各信号を入力しており、内部において、各信号をＤＵＴ５に入力する試験信号と良否判定を行なうための比較信号とに分岐している。つまり、試験信号と比較信号との夫々について、アドレス信号ＡＤＤ１及びＡＤＤ２、データ信号ＤＡＴＡ１及びＤＡＴＡ２の各信号を有している。なお、試験信号と比較信号との分岐は、入力部４１において行なうものであってもよい。
【００３３】
そして、タイミングエッジ発生部４６は、試験信号と比較信号との夫々について、多重化を行なった後にタイミングエッジを発生させている。つまり、パラレルに動作しているアドレス信号ＡＤＤ１とＡＤＤ２との多重化を行なってシリアル信号に変換し、同様にデータ信号ＤＡＴＡ１とＤＡＴＡ２との多重化を行なってシリアル信号に変換する。この多重化は、試験信号と比較信号との両者に対して行なわれる。従って、多重化が行なわれることにより、アドレス信号及びデータ信号は基準クロック信号ＣＬＫの２倍の周波数、つまり２逓倍クロック信号ＣＬＫ（×２）で動作することになる。
【００３４】
多重化された試験信号と比較信号とは、夫々試験用レート信号ＤＴと比較用レート信号ＣＴとに基づいて、タイミングエッジを発生させる。図１にも示すように、試験用レート信号ＤＴについては位相シフトされていないが、２逓倍比較用レート信号ＣＴ（×２）は２逓倍クロック信号ＣＬＫ（×２）の周波数で位相シフトされている。従って、多重化後の試験信号と比較信号とのうち、試験信号は、シフト調整がされることなく、比較用レート信号ＣＴに基づいてタイミングエッジを発生する。一方、比較信号については、２逓倍比較用レート信号ＣＴ（×２）に基づいてタイミングエッジを発生しており、比較用レート信号ＣＴに比べて、位相シフトされた分だけ出力タイミングが調整されることになる。
【００３５】
タイミングエッジ発生部４６から出力された試験信号は、第１の入力用遅延回路２２及び第２の入力用遅延回路２３によりＲｉｓｅエッジ分及びＦａｌｌエッジ分の信号が遅延されて、フリップフロップ２４に入力される。そして、ドライバ２５から中継ボード３とプローブカード４とを介して、ＤＵＴ５に試験信号が書き込まれ、ＤＵＴ５から出力された信号（応答信号）が分岐して、Ｈレベル側が第１のコンパレータ２６ａに入力されて判定され、Ｌレベル側が第２のコンパレータ２６ｂに入力されて判定される。第１のコンパレータ２６ａから出力された応答信号のＨレベル側が第１の比較判定部２９に入力され、第２のコンパレータ２６ｂから出力された応答信号のＬレベル側が第２の比較判定部３０に入力される。
【００３６】
本実施形態では、試験信号と比較信号との両者に遅延機能を持たせることにより、正の遅延と負の遅延とを持たせている。例えば、試験信号の遅延量をｒ１とし、比較信号の遅延量をｒ２としたときに、ｒ１＜ｒ２とすれば、正の遅延を比較信号に持たせることができ、ｒ１＞ｒ２とすれば、負の遅延を比較信号に持たせることができる。従って、本実施形態では、試験信号と比較信号との両者に対して遅延を与えるようにしている。
【００３７】
一方、タイミングエッジ発生部４６から出力された比較信号は、第１の比較用遅延回路２７及び第２の比較用遅延回路２８により、Ｈレベル側及びＬレベル側のタイミング調整（微調整）が行なわれ、Ｈレベル側が第１の比較判定部２９に入力され、Ｌレベル側が第２の比較判定部３０に入力される。そして、第１の比較判定部２９においてＨレベル側の比較判定（サンプリング）が行なわれ、第２の比較判定部３０においてＬレベル側の比較判定（サンプリング）が行なわれてから、パスフェイルレジスタ３１が良否判定を行なう。
【００３８】
前述したように、第１の比較用遅延回路２７及び第２の比較用遅延回路２８によるタイミング調整は、比較信号の出力タイミングの微調整を行なう微調整手段であるのに対して、シフト部４３で位相シフトされた２逓倍比較用レート信号ＣＴ（×２）による比較信号の出力タイミングの調整がシフト調整手段である。従来の技術では、タイミングエッジ発生部に入力される前段階、つまりＡＬＰＧ回路とピンエレクトロニクスカードとの間にシフト部を設けて、基準クロック信号ＣＬＫの周波数に基づいて一律に位相シフトを行なうシフト調整を行なっていたが、本発明では、タイミングエッジ制御部２１の内部に設けたシフト部４３により、基準クロック信号ＣＬＫの２倍の周波数で位相シフトを行なっている。そして、前記の多重化によって、２逓倍クロック信号ＣＬＫ（×２）でタイミングエッジ発生部４６は動作しているため、２逓倍比較用レート信号ＣＴ（×２）により比較信号のタイミングエッジを発生させることができ、比較信号のタイミングエッジを微細に（基準クロックの２倍の周波数で）シフト調整することが可能になる。
【００３９】
なお、本実施形態では、多重化によりタイミングエッジ発生部４６の動作を高速化しているが、他の手段により高速化するものであってもよい。また、タイミングエッジ発生部４６は、シフト部４３が位相シフトさせる周波数、つまり２逓倍クロック信号ＣＬＫ（×２）と同じ周波数で動作しているが、それ以上の周波数で動作するものであってもよい。
【００４０】
図２を参照してシフト調整と微調整とを組み合わせた例について説明する（図中においては、第１のコンパレータ２６ａと第２のコンパレータ２６ｂとを単に２６として示している）。第１の比較用遅延回路２７及び第２の比較用遅延回路２８による微調整による遅延可能幅を２ｎｓ（±１．０ｎｓ）とし、基準クロック信号ＣＬＫの周波数を２００ＭＨｚとし、微調整による遅延可能幅は２ｎｓであるものとする。シフト調整において、周波数が２００ＭＨｚ（＝５ｎｓ）であるため、片道分で２．５ｎｓの調整が基準となるが、２逓倍比較用レート信号ＣＴ（×２）は２逓倍クロック信号ＣＬＫ（×２）のタイミングで位相シフトしているため、２．５ｎｓの半分、つまり１．２５ｎｓずつの調整が可能になる。そして、シフト部４３による位相シフトは、シフト段数設定部４４により任意のシフト段数による位相シフトが可能であり、シフト段数をｍとしたときに、ｍ×１．２５ｎｓのシフト調整が可能になる。
【００４１】
図２に示すように、ドライバ２５からＤＵＴ５に試験信号を出力して、応答信号が第１のコンパレータ２６ａ、第２のコンパレータ２６ｂに到達するまでに要する時間をＡｎｓとしたときに、１段位相シフトした場合には、（Ａ＋１．２５）ｎｓが基準となり、（Ａ−０．２５）ｎｓ〜（Ａ＋２．２５）ｎｓの微調整が可能になる。２段位相シフトさせたときには、２．５ｎｓのシフト調整が行なわれることになり、（Ａ＋２．５）ｎｓが基準となり、（Ａ＋１．５）ｎｓ〜（Ａ＋３．５）ｎｓの微調整が可能になる。また、３段の位相シフトを行なった場合には、（Ａ＋３．７５）ｎｓが基準となり、（Ａ＋２．７５）ｎｓ〜（Ａ＋４．７５）ｎｓの微調整が可能になる。
【００４２】
例えば、多数のＤＵＴ５の試験に対応すべく、プローブカード４を新たな大型のプローブカード４に交換する場合において、新たなプローブカード４の電気長が従前よりも３．７ｎｓの分だけ増加したとする。従来の技術においては、この領域は調整不可能領域であったため、遅延回路の遅延幅を拡張させて、システム全体の交換をしなければ、正確なパスフェイル判定を行うことができなかった。一方、本発明では、３段の位相シフトを行なって、−０．０５の微調整を行なうことにより、（Ａ＋３．７）ｎｓの電気長の増加分に対してもタイミング調整を行うことができる。
【００４３】
つまり、シフト調整による位相シフト幅（１．２５ｎｓ）が、微調整による遅延幅（２．０ｎｓ）以下となっており、シフト段数（ｍ）を基準とした微調整の遅延幅とシフト段数（ｍ＋１）を基準とした微調整の遅延幅との間は必ず重複している関係になる。このため、調整不可能領域が生じることがなくなり、ピンエレクトロニクスカード１０２を交換することなく、任意のプローブカード４を接続して、正確なパスフェイル判定を行うことができる。
【００４４】
また、例えば、（Ａ＋３．０）ｎｓのタイミング調整を行いたい場合には、１段位相シフトさせて、＋０．５ｎｓの微調整を行なうことによっても、２段位相シフトさせて、−０．７５の微調整を行なうことによっても、タイミングの調整を行なうことが可能である。つまり、２逓倍比較用レート信号ＣＴ（×２）のタイミングで位相シフトさせることにより、正の遅延を与えることによっても、負の遅延を与えることによっても調整することができ、柔軟な調整を行なうことが可能になる。また、前記のシフト段数ｍを増加させることにより、大幅な遅延量を与えることもできる。このため、シフト段数ｍを大きな値に設定し、シフト部４３により２逓倍比較用レート信号ＣＴ（×２）のタイミングでシフト調整するため、極めて大型のプローブカード４に交換したとしても、調整不可能領域が生じることなく、しかも柔軟な調整を行なうことが可能になる。
【００４５】
以上は、シフト部４３において２逓倍比較用レート信号ＣＴ（×２）を基準クロック信号ＣＬＫの２逓倍の周波数で位相シフトさせた場合である。第１の比較用遅延回路２７及び第２の比較用遅延回路２８の遅延幅がある程度の範囲を確保できているのであれば、シフト部４３の位相シフトは２逓倍の周波数で対応することができるが、回路の複雑化等の観点から、第１の比較用遅延回路２７及び第２の比較用遅延回路２８の遅延幅は非常に微小に設定されていることが多い。従って、シフト部４３の位相シフトのタイミングを２逓倍にしただけでは、なお調整不可能領域が生じることもある。そこで、この場合には、シフト部４３において基準クロック信号ＣＬＫの４逓倍の周波数で比較用レート信号ＣＴをシフト調整することにより、調整不可能領域が生じないようにすることができる。つまり、第１の比較用遅延回路２７及び第２の比較用遅延回路２８の遅延幅によって、シフト部４３の逓倍数（２ｎ逓倍）のｎの値を大きくするようにする。ただし、当該逓倍数を増大させると、今度は逓倍するための回路が複雑化するため、シフト部４３の逓倍数は必要最小限度の値にすることが望ましい。
【００４６】
基準クロック信号ＣＬＫの周波数をＦ（単位：ＭＨｚ）とし、微調整による遅延幅をＲ（単位：ｎｓ）とし、逓倍数を２ｎ（ｎ：自然数）としたときの、ｎの最適値について説明する。基準クロック信号ＣＬＫの周波数がＦであるため、基準クロック信号の周波数によるシフト調整は、１０００×Ｆ−１ずつ位相シフトさせることができ、往復分を勘案すると、片道分としては１０００×（２Ｆ）−１ずつ位相シフトさせることができることになる（なお、１０００を乗じているのは、１ＭＨｚ＝１０００ｎｓのためであり、単位を調整するためである）。ここで、本発明のシフト調整は、２ｎ逓倍クロック信号ＣＬＫ（×２）で位相シフトしているため、位相シフトのタイミングとしては、１０００×（２ｎ×２Ｆ）−１となる。そして、当該位相シフトのタイミングが微調整の遅延幅Ｒ以下とならなければならないため、１０００×（２ｎ×２Ｆ）−１≦Ｒという関係式が成立する。
【００４７】
ここで、実際の半導体試験装置のタイミング調整においては、複数のピンエレクトロニクスカード２は、夫々ドライバ２５や第１のコンパレータ２６ａ、第２のコンパレータ２６ｂが持つ遅延時間、そしてドライバ２５からＤＵＴ５までの遅延時間やＤＵＴ５から第１のコンパレータ２６ａ、第２のコンパレータ２６ｂまでの遅延時間にばらつきがあり、これらの遅延時間の合計も夫々異なる。従って、第１の比較用遅延回路２２および第２の比較用遅延回路２３の遅延幅Ｒは、各遅延時間のばらつきの調整分も見込んで決定する必要があり、前記式の１０００×（２ｎ×２Ｆ）−１≦ＲのＲは、ばらつき調整分の値も加味して設定する。そして、逓倍数のｎについては、ｎ≧１０００×（４ＲＦ）−１ということになり、この条件式を満足するようなｎの最小値を逓倍数に設定するようにする。
【００４８】
例えば、前述したように、Ｆ＝２００ＭＨｚ、Ｒ＝２．０ｎｓである場合には、ｎ≧１０００×（４×２×２００）−１であるため、ｎ≧０．６２５となり、ｎ＝１、つまり２逓倍が適当な逓倍数となる。また、微調整の遅延幅がさらに微小の場合、例えばＲ＝１．０ｎｓの場合には、ｎ≧１０００×（４×１×２００）−１であるため、ｎ≧１．２５となり、ｎ＝２、つまり４逓倍が適当な逓倍数となる。従って、前記の関係式を満足するようにｎの値を最適に設定すれば、サイズが極めて大きいプローブカード４に交換したとしても、最小限の回路構成に抑制しつつ、しかもピンエレクトロニクスカード２を交換することなく、全ての領域でタイミング調整が可能になる。
【００４９】
ここで、逓倍数ｎが予め定められているのであれば、それに応じた微調整による遅延幅Ｒを任意に設定することもできる。このときには、Ｒ≧１０００×（４ｎＦ）−１を満足する最小のＲに設定することにより、回路構成を最小限にすることができ、全ての領域においてタイミング調整が可能になる。ただし、この場合にも、前記のばらつき調整分を加味して遅延幅Ｒを設定する。
【００５０】
ところで、図１においては、シフト部４３により、比較用レート信号ＣＴを位相シフトさせていたが、図３のように、試験用レート信号ＤＴを位相シフトさせるものであってもよい。図３においては、試験用レート信号ＤＴを基準クロック信号ＣＬＫの２逓倍の周波数で位相シフトするため、試験信号のタイミングエッジの出力タイミングを細かくすることができ、前述してきた場合と同様の効果を得ることができる。この場合には、第１の入力用遅延回路２２及び第２の入力用遅延回路２３が微調整を行なうことになる。
【図面の簡単な説明】
【００５１】
【図１】本発明の回路構成を示すブロック図である。
【図２】シフト調整と微調整との関係を示す図である。
【図３】本発明の他の例の回路構成を示すブロック図である。
【図４】従来技術の回路構成を示すブロック図である。
【図５】従来技術におけるシフト調整と微調整との関係を示す図である。
【符号の説明】
【００５２】
１    ＡＬＰＧ回路            ２    ピンエレクトロニクスカード
３    中継ボード            ４    プローブカード
１１    アドレス・データ発生部    １２    レート信号発生部
１３    基準クロック発生部        ２１    タイミングエッジ制御部
２２    第１の入力用遅延回路        ２３    第２の入力用遅延回路
２５    ドライバ            ２６ａ    第１のコンパレータ
２６ｂ    第２のコンパレータ        ２７    第１の比較用遅延回路
２８    第２の比較用遅延回路        ４１    入力部
４２    ＰＬＬ回路            ４３    シフト部
４４    シフト段数設定部        ４５    インターフェイス部
４６    タイミングエッジ発生部
【図１】
2009216611.tif 000003
【図２】
2009216611.tif 000004
【図３】
2009216611.tif 000005
【図４】
2009216611.tif 000006
【図５】
2009216611.tif 000007