(57)【要約】      （修正有）【課題】フローティングボディ効果の除去、並びにラッチアップ耐性の向上するＳＯＩ半導体集積回路の提供。【解決手段】埋め込み絶縁層の上に積層された第１導電型の半導体層で構成されたＳＯＩ半導体集積回路において、同一な導電型を有する複数のトランジスタ活性領域１５５ｂと、トランジスタ活性領域１５５ｂから離隔され、半導体層の一部分からなる少なくとも一つのボディコンタクト活性領域１５５ａと、隣接したトランジスタ活性領域の間に配置された埋め込み絶縁層と接触する完全トレンチ素子分離層１５７ｂと、トランジスタ活性領域１５５ｂ及びボディコンタクト活性領域１５５ａを定義し、トランジスタ活性領域の側壁の一部と接触する部分トレンチ素子分離層１５７ａと、各々のトランジスタの活性領域の上部を横切る絶縁されたゲートパターン１６１ａより構成する。【選択図】図４
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【特許請求の範囲】
【請求項１】
支持基板、前記支持基板の上に積層された埋め込み絶縁層、及び前記埋め込み絶縁層の上に積層された第１導電型の半導体層で構成されたＳＯＩ基板の上に形成されたＳＯＩ半導体集積回路において、
前記半導体層の所定領域からなる、同一な導電型を有する複数のトランジスタ活性領域と、
前記トランジスタ活性領域から離隔され、前記半導体層の一部分からなる少なくとも一つのボディコンタクト活性領域と、
隣接した前記トランジスタ活性領域の間に配置され、第１軸（axis）方向に沿って伸び、隣接した前記活性領域の間で前記埋め込み絶縁層と接触し、前記第１軸方向に前記トランジスタ活性領域の側壁全体と接触するバー（bar）形態の完全トレンチ素子分離層と、
前記トランジスタ活性領域及び前記ボディコンタクト活性領域を定義し、第２軸方向で前記トランジスタ活性領域の側壁の一部と接触する部分トレンチ素子分離層と、
前記トランジスタ活性領域及び前記ボディコンタクト活性領域の間の前記埋め込み絶縁層の全体表面上に配置され、前記埋め込み絶縁層と前記部分トレンチ素子分離層との間に配置される半導体残余物層と、
前記第１軸方向に沿って前記各々のトランジスタの活性領域の上部を横切る絶縁されたゲートパターンと、を含む、ことを特徴とするＳＯＩ半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＳＯＩ(silicon on insulator)技術にかかり、より詳細には、ＳＯＩのトランジスタのフローティングボディ効果を除去するためのＳＯＩ半導体集積回路及びその製造方法に関するものである。
【背景技術】
【０００２】
半導体製造産業において、半導体集積回路の動作速度を改善するために寄生キャパシタンス及び抵抗成分を減少させるための多くの努力があってきた。ＳＯＩトランジスタは少ない接合キャパシタンス及び優秀な素子分離のような長所のために、低電力及び高速であるので、バルクトランジスタに比べて優れると知られてきた。これに加えて、ＳＯＩ素子は高集積度だけではなく、ソフトエラー(soft  error)に対する優秀な耐性と、低消費電力及び優秀なラッチアップ(latch-up)耐性のような多くの長所を持っている。前述したＳＯＩ素子の特徴にもかかわらず、ＳＯＩ集積回路は製造工程及び素子設計に関した技術的な問題点のために、商業的な成功が成されていない。
【０００３】
図１は従来のＳＯＩトランジスタを示す概略的な平面図である。図２は図１のＩ−Ｉ′に沿って切る断面図であり、図３は図１のII−II′に沿って切る断面図である。
【０００４】
図１乃至図３を参照すると、ＳＯＩ基板は、支持基板１、支持基板１の上の埋め込み絶縁層３及び埋め込み絶縁層３の上の第１導電型の半導体層５を含む。半導体層５をエッチングして、半導体層５の厚さより狭い深さを有する部分トレンチ領域を形成する。従って、部分トレンチ領域の下に半導体残余物層が残存する。部分トレンチ領域はトランジスタ活性領域５ｂ及びトランジスタ活性領域５ｂから離れたボディ(body)コンタクト活性領域５ａを限定する。部分トレンチ領域は素子分離層７で充填される。絶縁されたゲートパターン１１がトランジスタ活性領域５ｂの上部を横切る。絶縁されたゲートパターン１１は、ゲート絶縁層９によってトランジスタ活性領域５ｂから電気的に絶縁される。ゲートパターン１１の両側に位置したトランジスタ活性領域５ｂに、第２導電型のソース／ドレイン領域１６を形成する。ソース／ドレイン領域１６はＬＤＤ(lightly  doped  drain)構造で形成できる。このようなＬＤＤ構造のソース／ドレイン領域は、低濃度領域１２と高濃度領域１５とを含み、ゲートパターン１１の側壁に形成されたスペーサ１３を使用して実現できる。ここで、ソース／ドレイン領域１６は、寄生キャパシタンスを減少させるために、埋め込み絶縁層３と接触されるように形成する。ボディコンタクト活性領域５ａに第１導電型の不純物を注入して、ウェルコンタクト領域１７を形成する。
【０００５】
前述したように、従来のＳＯＩ技術は寄生接合キャパシタンスの側面で改善された特性を提供する。しかし、ソース／ドレイン領域の下部側壁が、図３に示すように、素子分離層の下の半導体残余物層と接触するので、側壁寄生キャパシタンスが存在する。これに加えて、半導体残余物層がトランジスタ活性領域を囲むので、ラッチアップ耐性(latch-up immunity)が減少される。従って、ＳＯＩ技術を改善するべき必要性が要求される。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、ＳＯＩ集積回路において、フローティングボディ効果を除去するための技術を提供することを目的とする。
【０００７】
本発明は、ＳＯＩ集積回路において、寄生接合キャパシタンスを減少させ、ラッチアップ耐性を改善するための技術を提供することを、他の目的とする。
【課題を解決するための手段】
【０００８】
前述の目的を達成するために、本発明によるＳＯＩ集積回路は、支持基板、前記支持基板の上に積層された埋め込み絶縁層、及び前記埋め込み絶縁層の上に積層された第１導電型の半導体層で構成されたＳＯＩ基板の上に形成されたＳＯＩ半導体集積回路において、
前記半導体層の所定領域からなる、同一な導電型を有する複数のトランジスタ活性領域と、
前記トランジスタ活性領域から離隔され、前記半導体層の一部分からなる少なくとも一つのボディコンタクト活性領域と、
隣接した前記トランジスタ活性領域の間に配置され、第１軸（axis）方向に沿って伸び、隣接した前記活性領域の間で前記埋め込み絶縁層と接触し、前記第１軸方向に前記トランジスタ活性領域の側壁全体と接触するバー（bar）形態の完全トレンチ素子分離層と、
前記トランジスタ活性領域及び前記ボディコンタクト活性領域を定義し、第２軸方向で前記トランジスタ活性領域の側壁の一部と接触する部分トレンチ素子分離層と、
前記トランジスタ活性領域及び前記ボディコンタクト活性領域の間の前記埋め込み絶縁層の全体表面上に配置され、前記埋め込み絶縁層と前記部分トレンチ素子分離層との間に配置される半導体残余物層と、
前記第１軸方向に沿って前記各々のトランジスタの活性領域の上部を横切る絶縁されたゲートパターンと、を含む。
【０００９】
また、本発明によるＳＯＩ集積回路は、支持基板、支持基板の上の埋め込み絶縁層、及び埋め込み絶縁層の上の第１導電層の半導体層を含むＳＯＩ基板の上に形成される。本発明によるＳＯＩ集積回路は、複数のトランジスタ活性領域とトランジスタ活性領域から離れた少なくとも一つのボディコンタクト活性領域とを備える。トランジスタ活性領域及びボディコンタクト活性領域は半導体層の一部分からなる。トランジスタ活性領域及びボディコンタクト活性領域の間の埋め込み絶縁層は半導体残余物層で覆われる。半導体残余物層は、トランジスタ活性領域及びボディコンタクト活性領域より薄い。結果的に、トランジスタ活性領域及びボディコンタクト活性領域の間に部分トレンチ領域が存在する。部分トレンチ領域は部分トレンチ素子分離層で充填される。
【００１０】
各トランジスタ活性領域の上部を横切る絶縁されたゲートパターンが配置される。トランジスタ活性領域の間に完全トレンチ素子分離層が介在される。完全トレンチ素子分離層はゲートパターンと平行したバー(bar)形状を有する。又、完全トレンチ素子分離層はトランジスタ活性領域の間の埋め込み絶縁層と接触する。
【００１１】
本発明はゲートパターンの両側に位置したトランジスタ活性領域に形成されたソース／ドレイン領域を備える。望ましくは、ソース／ドレイン領域は埋め込み絶縁層と接触する。又、ソース／ドレイン領域の側壁のうち、ゲートパターンと平行した側壁は完全素子分離層と接触する。従って、隣り合ったトランジスタ活性領域に形成されたＳＯＩトランジスタは完全トレンチ素子分離層によって隔離される。結果的に、ソース／ドレイン領域の寄生接合キャパシタンスを減少させ得ることだけでなく、ラッチアップ耐性を向上させ得る。
【００１２】
又、本発明は支持基板、支持基板の上の埋め込み絶縁層、及び埋め込み絶縁層の上の第１導電層で構成されたＳＯＩ基板の上に、ＳＯＩ集積回路を製造する方法を提供する。この方法によると、半導体層の所定領域をエッチングして、複数のトランジスタ活性領域及びトランジスタ活性領域から離隔された少なくとも一つのボディコンタクト活性領域を限定する部分トレンチ領域を形成する。このとき、部分トレンチ領域の下に半導体層より薄い半導体残余物層が残存する。埋め込み絶縁層が露出される時まで半導体残余物層の一部分を選択的にエッチングして、トランジスタ活性領域の間にバー型完全トレンチ領域を形成する。このとき、完全トレンチ領域と隣接したトランジスタ活性領域の側壁が露出される。部分トレンチ領域及び完全トレンチ領域の内部に各々部分トレンチ素子分離層及び完全トレンチ素子分離層を形成する。トランジスタ活性領域の上部を横切る絶縁されたゲートパターンを形成する。ゲートパターンは完全トレンチ素子分離層に平行であるように形成される。
【００１３】
これに加えて、本発明はゲートパターンの両側のトランジスタ活性領域に第１導電型と反対される第２導電型のソース／ドレイン領域を形成する。ソース／ドレイン領域は埋め込み絶縁層と接触するように形成する。
【発明の効果】
【００１４】
前述したように、本発明はソース／ドレイン領域の側壁のうち、ゲートパターンに平行した側壁と接触する完全トレンチ素子分離層が存在するので、接合キャパシタンスを顕著に減少させ得る。また、隣り合ったトランジスタ活性領域の間にバー型完全トレンチ素子分離層が存在するので、ラッチアップ耐性を向上させ得る。
【発明を実施するための最良の形態】
【００１５】
以下、添付した図を参照して、本発明の望ましい実施形態を詳細に説明する。本発明はＮＭＯＳトランジスタ又はＰＭＯＳトランジスタを含むＳＯＩ集積回路を例として説明されるが、本発明はＮＭＯＳトランジスタ及びＰＭＯＳトランジスタで構成されたＣＭＯＳ(complementary ＭＯＳ）回路を有するＳＯＩ集積回路にも適用できる。
【００１６】
図４は本発明によるＳＯＩ集積回路を示す平面図である。又、図５は図４のIII−III′に沿って切る断面図であり、図６は図４のIV−IV′に沿って切る断面図である。
【００１７】
図４，図５及び図６を参照すると、第１導電型の半導体層の所定領域に部分トレンチ素子分離層１５７ａが形成される。第１導電型はｐ型又はｎ型である。半導体層、即ち、シリコン層は埋め込み絶縁層１５３上に積層され、埋め込み絶縁層１５３は支持基板１５１の上に位置する。部分トレンチ素子分離層１５７ａは、複数のトランジスタ活性領域１５５ｂ及びトランジスタ活性領域１５５ｂから離隔された少なくとも一つのボディコンタクト活性領域１５５ａを限定する。部分トレンチ素子分離層１５７ａ及び埋め込み絶縁層１５３の間には、半導体残余物層１５５′が介在される。半導体残余物層１５５′は、ボディコンタクト活性領域１５５ａ及びトランジスタ活性領域１５５ｂより薄い。トランジスタ活性領域１５５ｂの間にｘ軸に平行したバー型の完全トレンチ素子分離層１５７ｂが介在される。完全トレンチ素子分離層１５７ｂは、隣接したトランジスタ活性領域１５５ｂの側壁と接触し、埋め込み絶縁層１５３とも接触する。結果的に、完全トレンチ素子分離層１５７ｂによって、ｙ軸の上に配列された複数のトランジスタ活性領域１５５ｂが互いに隔離される。部分トレンチ素子分離層１５７ａ及び完全トレンチ素子分離層１５７ｂは、素子分離層１５７を構成する。トランジスタ活性領域１５５ｂの側壁のうち、ｙ軸に平行した側壁は、半導体残余物層１５５′を通じてボディコンタクト活性領域１５５ａと電気的に連結される。
【００１８】
絶縁されたゲートパターン１６１ａがトランジスタ活性領域１５５ｂの上部を横切るように配置され、ゲートパターン１６１ａは部分トレンチ素子分離層１５７ａと重畳される。ゲートパターン１６１ａは完全トレンチ素子分離層１５７ｂに平行に配置される。ゲートパターン１６１ａ及びトランジスタ活性領域１５５ｂの間には、ゲート絶縁層１５９が介在される。
【００１９】
ゲートパターン１６１ａの両側に位置したトランジスタ活性領域１５５ｂにソース／ドレイン領域１６６が形成される。ソース／ドレイン領域１６６は、第１導電型と反対される第２導電型を有する。望ましくは、ソース／ドレイン領域１６６は埋め込み絶縁層１５３と接触する。ソース／ドレイン領域１６６は、低濃度領域１６２及び高濃度領域１６５で構成されたＬＤＤ構造を有することができる。このようなＬＤＤ型のソース／ドレイン領域１６６は、ゲートパターン１６１ａの側壁に形成されたスペーサ１６３を使用して実現できる。結果的に、ソース／ドレイン領域１６６の側壁のうち、ゲートパターン１６１ａに平行した側壁は完全トレンチ素子分離層１５７ｂ又は１５７ｂ′と接触し、ソース／ドレイン領域１６６の底は埋め込み絶縁層１５３と接触する。従って、ソース／ドレイン領域１６６の接合キャパシタンスが顕著に減少される。これに加えて、ＳＯＩトランジスタの間に完全トレンチ素子分離層１５７ｂが存在するので、ラッチアップ耐性が向上される。ボディコンタクト活性領域１５５ａには、第１導電型のウェルコンタクト領域１６７が形成される。従って、ウェルコンタクト領域１６７は、半導体残余物層１５５′を通じてソース／ドレイン領域１６６の間のトランジスタ活性領域１５５ｂ、即ち、ボディ領域と電気的に連結される。
【００２０】
図７乃至図１８は、本発明によるＳＯＩ集積回路の製造方法を説明するための断面図である。ここで、図７，図９，図１１，図１３，図１５及び図１７は、図４のIII−III′に沿って切る断面図であり、図８，図１０，図１２，図１４，図１６及び図１８は、図４のIV−IV′に沿って切る断面図である。
【００２１】
図７及び図８を参照すると、支持基板１５１，支持基板１５１の上に積層された埋め込み絶縁層１５３、及び埋め込み絶縁層の上に積層された第１導電型、例えば、ｐ型の半導体層で構成されたＳＯＩ基板の上に第１トレンチマスクパターンＭＫ１を形成する。半導体層はシリコン層であることもでき、半導体層の上に第１トレンチマスクパターンＭＫ１を形成する。第１トレンチマスクパターンＭＫ１をエッチングマスクとして使用して半導体層をエッチングして、部分トレンチ領域Ｔ１を形成すると同時に、少なくとも一つのボディコンタクト活性領域１５５ａ及びボディコンタクト活性領域１５５ａから離隔された複数のトランジスタ活性領域１５５ｂを限定する。部分トレンチ領域Ｔ１の深さは半導体層の厚さより小さい。従って、部分トレンチ領域Ｔ１の下に半導体層より薄い半導体残余物層１５５′が残存する。ここで、第１トレンチマスクパターンＭＫ１は半導体層の上に第１トレンチマスク層を蒸着し、第１トレンチマスク層をパターニングして形成する。第１トレンチマスク層は、パッド酸化膜及びパッド窒化膜を順次に形成して形成できる。
【００２２】
図９及び図１０を参照すると、部分トレンチ領域Ｔ１及び第１トレンチマスクパターンＭＫ１を含む基板の全面に、第２トレンチマスク層を形成する。第２トレンチマスク層は、フォトレジスト膜で形成することが望ましい。第２トレンチマスク層を通常の写真工程によってパターニングして、トランジスタ活性領域１５５ｂの間の半導体残余物層１５５′を露出させる第２トレンチマスクパターンＭＫ２を形成する。ここで、トランジスタ活性領域１５５ｂの上の第１トレンチマスクパターンＭＫ１は、第２トレンチマスクパターンＭＫ２によって露出されることもできる。第１及び第２トレンチマスクパターンＭＫ１，ＭＫ２をエッチングマスクとして使用して、埋め込み絶縁層１５３が露出される時まで、露出された半導体残余物層１５５′をエッチングする。その結果、トランジスタ活性領域１５５ｂの間に、バー型完全トレンチ領域Ｔ２が形成される。又、完全トレンチ領域Ｔ２は、トランジスタ活性領域１５５ｂの側壁のうち、図４のｘ軸に平行した側壁全体を露出させる。
【００２３】
図１１及び図１２を参照すると、第２トレンチマスクパターンＭＫ２を選択的に除去する。続いて、第２トレンチマスクパターンＭＫ２が、除去された結果物の全面に絶縁層を形成する。第１トレンチマスクパターンＭＫ１の上部面が露出される時まで絶縁層を平坦化して、部分トレンチ領域Ｔ１及び完全トレンチ領域Ｔ２を充填する素子分離層１５７を形成する。絶縁層の平坦化は、化学機械的研磨(CMP検出chemical  mechanical  polishing)工程又はエッチバック(etch-back)工程を使用して実施できる。素子分離層１５７は、部分トレンチ領域Ｔ１を充填する部分トレンチ素子分離層１５７ａ、及び完全トレンチ領域Ｔ２を充填する完全トレンチ素子分離層１５７ｂで構成される。結果的に、完全トレンチ素子分離層１５７ｂは、図４のｘ軸に平行したバー型を有する。
【００２４】
図１３及び図１４を参照すると、第１トレンチマスクパターンＭＫ１を除去して、ボディコンタクト活性領域１５５ａ及びトランジスタ活性領域１５５ｂを露出させる。露出されたボディコンタクト活性領域１５５ａ及び露出されたトランジスタ活性領域１５５ｂの上に、ゲート絶縁層１５９を形成する。次に、ゲート絶縁層１５９を有する結果物の全面に、導電層１６１を形成する。
【００２５】
図１５及び図１６を参照すると、導電層１６１をパターニンングして、トランジスタ活性領域１５５ｂの上部を横切る絶縁されたゲートパターン１６１ａを形成する。ゲートパターン１６１ａは、完全トレンチ素子分離層１５７ｂに平行であるように形成される。ゲートパターン１６１ａをイオン注入マスクとして使用して、トランジスタ活性領域１５５ｂに1×1012 ion atoms／cm２ 乃至 1×1014  ion atoms／cm２ の低ドーズ(dose)で第２導電型、即ち、ｎ型不純物を注入する。これによって、ゲートパターン１６１ａの両側横に第２導電型の低濃度領域１６２が形成される。次いで、ゲートパターン１６１ａの側壁にスペーサ１６３を形成する。
【００２６】
スペーサ１６３を有する基板の上にソース／ドレインイオン注入マスクＭＫ３を形成する。ソース／ドレインイオン注入マスクＭＫ３は、トランジスタ活性領域１５５ｂを露出させる開口部を有する。ゲートパターン１６１ａ、スペーサ１６３及びソース／ドレインイオン注入マスクＭＫ３とをイオン注入マスクとして使用して、低濃度領域162に 1×1014 ion atoms／cm２ 乃至 5×1015  ion  atoms／cm２ の高ドーズで第２導電型の不純物を注入する。その結果、ゲートパターン１６１ａの両側に第２導電型の高濃度領域１６５が形成される。低濃度領域１６２及び高濃度領域１６５は、ＬＤＤ型ソース／ドレイン領域１６６を構成する。ソース／ドレイン領域１６６の底は、埋め込み絶縁層１５３と接触する。又、ソース／ドレイン領域１６６の側壁のうち、ゲートパターン１６１ａに平行した側壁は、完全トレンチ素子分離層１５７ｂと接触する。従って、ソース／ドレイン接合キャパシタンスを顕著に減少させ得る。
【００２７】
図１７及び図１８を参照すると、ソース／ドレインイオン注入マスクＭＫ３を除去する。ソース／ドレインイオン注入マスクＭＫ３が除去された結果物の上に、ウェルコンタクトイオン注入マスクＭＫ４を形成する。ウェルコンタクトイオン注入マスクＭＫ４は、ボディコンタクト活性領域１５５ａを露出させる。ウェルコンタクトイオン注入マスクＭＫ４をイオン注入マスクとして使用して、ボディコンタクト活性領域１５５ａに第１導電型の不純物を注入する。これによって、ボディコンタクト活性領域１５５ａに、第１導電型のウェルコンタクト領域１６７が形成される。結果的に、ウェルコンタクト領域１６７は、半導体残余物層１５５′を通じて、ソース／ドレイン領域１６６の間のトランジスタ活性領域１５５ｂ、即ちボディ領域と電気的に連結される。
【００２８】
本発明は前述した実施形態を参照して説明されたが、本発明は前述した実施形態に限られることなく、当業者の技術的な水準及び本発明の思想内で、様々に変形され得るものである。
【図面の簡単な説明】
【００２９】
【図１】従来のＳＯＩのトランジスタを示す平面図である。
【図２】図１のＩ−Ｉ′に沿って従来のＳＯＩのトランジスタを説明するための断面図である。
【図３】図１のII−II′に沿って従来のＳＯＩのトランジスタを説明するための断面図である。
【図４】本発明によるＳＯＩの集積回路の平面図である。
【図５】図４のIII−III′に沿って本発明によるＳＯＩの集積回路を説明するための断面図である。
【図６】図４のIV−IV′に沿って本発明によるＳＯＩの集積回路を説明するための断面図である。
【図７】図４のIII−III′に沿って本発明の一実施形態によるＳＯＩの集積回路の製造方法を説明するための断面図である。
【図８】図４のIV−IV′に沿って本発明一実施形態によるＳＯＩの集積回路の製造方法を説明するための断面図である。
【図９】図４のIII−III′に沿って本発明の一実施形態によるＳＯＩの集積回路の製造方法を説明するための断面図である。
【図１０】図４のIV−IV′に沿って本発明一実施形態によるＳＯＩの集積回路の製造方法を説明するための断面図である。
【図１１】図４のIII−III′に沿って本発明の一実施形態によるＳＯＩの集積回路の製造方法を説明するための断面図である。
【図１２】図４のIV−IV′に沿って本発明の一実施形態によるＳＯＩの集積回路の製造方法を説明するための断面図である。
【図１３】図４のIII−III′に沿って本発明の一実施形態によるＳＯＩの集積回路の製造方法を説明するための断面図である。
【図１４】図４のIV−IV′に沿って本発明の一実施形態によるＳＯＩの集積回路の製造方法を説明するための断面図である。
【図１５】図４のIII−III′に沿って本発明の一実施形態によるＳＯＩの集積回路の製造方法を説明するための断面図である。
【図１６】図４のIV−IV′に沿って本発明の一実施形態によるＳＯＩの集積回路の製造方法を説明するための断面図である。
【図１７】図４のIII−III′に沿って本発明の一実施形態によるＳＯＩの集積回路の製造方法を説明するための断面図である。
【図１８】図４のIV−IV′に沿って本発明の一実施形態によるＳＯＩの集積回路の製造方法を説明するための断面図である。
【符号の説明】
【００３０】
１５１    支持基板
１５５ａ  ボディコンタクト活性領域
１５５ｂ  トランジスタ活性領域
１５３    埋め込み絶縁層
１５５′  半導体残余物層
１５７    素子分離層
１５７ａ  部分トレンチ素子分離層
１５７ｂ，１５７ｂ′  完全トレンチ素子分離層
１５９    ゲート絶縁層
１６１ａ  ゲートパターン
１６２    低濃度領域
１６３    スペーサ
１６５    高濃度領域
１６６    ソース／ドレイン領域
１６７    ウェルコンタクト領域
【図１】
2009044170.tif 000003
【図２】
2009044170.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
2009044170.tif 000008
【図７】
2009044170.tif 000009
【図８】
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【図９】
2009044170.tif 000011
【図１０】
2009044170.tif 000012
【図１１】
2009044170.tif 000013
【図１２】
2009044170.tif 000014
【図１３】
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【図１４】
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【図１５】
2009044170.tif 000017
【図１６】
2009044170.tif 000018
【図１７】
2009044170.tif 000019
【図１８】
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