(57)【要約】【課題】表示制御基板上の画像処理部の制御が異常状態に陥ったことを適確に判定し、異常状態から容易に正常状態に復旧させることが可能な遊技機を提供する。【解決手段】所定条件の成立に基づいて実行された抽選処理による抽選結果を表示する表示手段を制御する表示制御回路に含まれ、表示制御回路を制御する表示制御手段と、表示制御手段の指示に従い、種々の画像データが記憶されている画像記憶手段から所定の画像データを読み出し、表示手段へ出力する画像処理手段と、画像処理手段から出力される表示信号のうち、予め定められた監視対象信号が予め設定された所定間隔で出力されているか否かを監視する監視手段と、監視手段が、監視対象信号が所定間隔で出力されていないことを検出したときに、画像処理手段が正常動作していない内容を含む動作異常情報を出力する動作異常情報出力手段と、を備える。【選択図】図１
2009207784.tif 000002
【特許請求の範囲】
【請求項１】
所定条件の成立に基づいて実行された抽選処理による抽選結果を表示する表示手段を制御する表示制御回路に含まれ、
前記表示制御回路を制御する表示制御手段と、
前記表示制御手段の指示に従い、種々の画像データが記憶されている画像記憶手段から所定の画像データを読み出し、前記表示手段へ出力する画像処理手段と、
前記画像処理手段から出力される表示信号のうち、予め定められた監視対象信号が予め設定された所定間隔で出力されているか否かを監視する監視手段と、
前記監視手段が、前記監視対象信号が前記所定間隔で出力されていないことを検出したときに、前記画像処理手段が正常動作していない内容を含む動作異常情報を出力する動作異常情報出力手段と、
を備えることを特徴とする遊技機。
【請求項２】
所定条件の成立に基づいて実行された抽選処理による抽選結果を表示する表示手段を制御する表示制御回路に含まれ、
前記表示制御回路を制御する表示制御手段と、
前記表示制御手段の指示に従い、種々の画像データが記憶されている画像記憶手段から所定の画像データを読み出し、前記表示手段へ出力する画像処理手段と、
前記画像処理手段から出力される表示信号のうち、予め定められた監視対象信号の立下りから立上りまでの間隔、または立上りから立下りまでの間隔が予め設定された所定間隔であるか否かを監視する監視手段と、
前記監視手段が、前記間隔が所定間隔でないことを検出したときに、前記画像処理手段が正常動作していない内容を含む動作異常情報を出力する動作異常情報出力手段と、
を備えることを特徴とする遊技機。
【請求項３】
前記動作異常情報出力手段は、前記画像処理手段をリセットするリセット信号を出力する請求項１または請求項２に記載の遊技機。
【請求項４】
前記監視対象信号は、垂直同期信号，水平同期信号，および前記表示信号に含まれる画像信号に同期して出力されるデータイネーブル信号のうちの少なくとも１つ以上である請求項１ないし請求項３のいずれか１項に記載の遊技機。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パチンコ遊技機等の弾球遊技機，スロットマシンやパチスロ機等の回胴式遊技機，ポーカーゲーム機等の各種ゲーム機等の遊技機に関し、特に、表示装置を備えた遊技機に関するものである。
【背景技術】
【０００２】
遊技機には多数の遊技制御基板があり、それぞれの制御基板は遊技機の様々な動作を制御している制御装置の一部を構成する。その電気的な制御を実行する各基板上のＣＰＵおよびその周辺回路には様々な信号が入力されているが、遊技機は、その特異な使用環境上（金属製の遊技玉，遊技メダルの使用による高レベルノイズの発生，信号線が基板間に接続される）、正規の信号ではないノイズがＣＰＵ等の端子に入力されてしまうことがしばしばある。このようなノイズに対する対策として、各種入力端子の直前にノイズを除去するような回路が設けられることもある。
【０００３】
また、遊技機全体としては基板，基板上の制御回路，基板上素子等の空間的配置を工夫してノイズの影響を受けないようにする、制御装置周辺の絶縁性を強化するなどの対策が施されているが、規則上それら基板を金属製のシールドで覆ってしまうようなことはできないため、基板や素子をノイズから物理的に完全に隔離することは不可能である。
【０００４】
各ＣＰＵや例えば表示制御基板上の画像処理ＬＳＩであるビデオディスプレイプロセッサ（Video  Display  Processor，以下、ＶＤＰと略称する）などにおいても、ノイズ対策として各種設定レジスタを読み出してノイズによる書き換えなどが発生していないかチェックするようにしているが、ＶＤＰの各種設定値は正しいにもかかわらず、液晶ディスプレイへの出力タイミングがずれてしまい、正常に表示することができない状況が発生してしまうことがある。
【０００５】
上記の表示制御基板からＣＲＴ表示装置あるいはＬＣＤ等のフラットパネル表示装置に供給する信号には、ビデオ信号が使用される。ビデオ信号は、アナログあるいはデジタルの画像データと垂直・水平同期信号（Ｖｓｙｎｃ：Vertical  synchronous・Ｈｓｙｎｃ：Horiaontal  synchronous）、あるいはこれらの複号信号（コンポジット信号）が使用されるのが一般的である。
【０００６】
具体的には、ＶＤＰからその表示制御基板上のＣＰＵへは所定間隔でＶｓｙｎｃを出力しており、ＣＰＵはそのＶｓｙｎｃを受け付けるたびに割り込み処理を起動し、結果として一定周期でＶＤＰへ描画を指示することで、鮮明な映像が液晶パネルに表示されることになるが、このＶＤＰからのＶｓｙｎｃの出力間隔が一定でなくなると、液晶パネルに正常な映像が表示されなくなってしまう（図６（ｂ）参照）。また、Ｈｓｙｎｃについても同様である（図６（ｃ）参照）。
【０００７】
そこで、ＶＤＰが動作していても正常に機能していない可能性があるとして、電源起動時，デモ画面表示時，図柄変動開始時などにＶＤＰをリセットする遊技機が考案されている（特許文献１参照）。
【０００８】
【特許文献１】特開平１１−０９９２５２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
特許文献１の構成では、図柄変動開始毎にＶＤＰをリセットしていては、表示がちらついて見づらくなってしまうため現実的ではなく、また継続して遊技しているときに異常が発生したとしても、デモ画面になるまでリセットされないのでは遊技者に迷惑をかけ、遊技者の遊技に対する興趣を低下させてしまう可能性がある。
【００１０】
上記問題を背景として、本発明の課題は、表示制御基板上の画像処理部の制御が異常状態に陥ったことを適確に判定し、異常状態から容易に正常状態に復旧させることが可能な遊技機を提供することにある。
【課題を解決するための手段および発明の効果】
【００１１】
上記課題を解決するための遊技機は、所定条件の成立に基づいて実行された抽選処理による抽選結果を表示する表示手段を制御する表示制御回路に含まれ、表示制御回路を制御する表示制御手段と、表示制御手段の指示に従い、種々の画像データが記憶されている画像記憶手段から所定の画像データを読み出し、表示手段へ出力する画像処理手段と、画像処理手段から出力される表示信号のうち、予め定められた監視対象信号が、予め設定された所定間隔で出力されているか否かを監視する監視手段と、監視手段が、監視対象信号が所定間隔で出力されていないことを検出したときに、画像処理手段が正常動作していない内容を含む動作異常情報を出力する動作異常情報出力手段と、を備えることを特徴とする。
【００１２】
上記構成によって、表示信号を監視することで、ノイズなどの影響によりＶＤＰ等の画像処理手段に異常が発生していないかどうかを確認できるようになるため、監視手段が大規模にならないという利点がある。また、従来技術のような、画像処理手段が異常であるか否かにかかわらず、予め定められたタイミングで画像処理手段をリセットする構成とは異なり、画像処理手段が異常であることを検出したときのみ、対応する動作を行うため、正常状態にもかかわらず表示画面が乱れる等して遊技者に迷惑をかけ、遊技者の遊技に対する興趣を低下させてしまうような問題は発生しない。
【００１３】
また、上記課題を解決するための遊技機は、所定条件の成立に基づいて実行された抽選処理による抽選結果を表示する表示手段を制御する表示制御回路に含まれ、表示制御回路を制御する表示制御手段と、表示制御手段の指示に従い、種々の画像データが記憶されている画像記憶手段から所定の画像データを読み出し、表示手段へ出力する画像処理手段と、画像処理手段から出力される表示信号のうち、予め定められた監視対象信号の立下りから立上りまでの間隔が予め設定された所定間隔であるか否かを監視する監視手段と、監視手段が、間隔が所定間隔でないことを検出したときに、画像処理手段が正常動作していない内容を含む動作異常情報を出力する動作異常情報出力手段と、を備えることを特徴とする。
【００１４】
上記構成によっても、表示信号を監視することで、ノイズなどの影響によりＶＤＰ等の画像処理手段に異常が発生していないかどうかを確認できるようになるため、監視手段が大規模にならないという利点がある。また、従来技術のような、ＶＤＰ等の画像処理手段が異常であるか否かにかかわらず、予め定められたタイミングで画像処理手段をリセットする構成とは異なり、画像処理手段が異常であることを検出したときのみ、対応する動作を行うため、正常状態にもかかわらず表示画面が乱れる等して遊技者に迷惑をかけ、遊技者の遊技に対する興趣を低下させてしまうような問題は発生しない。
【００１５】
また、本発明の遊技機における動作異常情報出力手段は、画像処理手段をリセットするリセット信号を出力するように構成される。
【００１６】
上記構成によって、予め定められたタイミングで画像処理手段をリセットする従来構成とは異なり、画像処理手段の異常を検出したときのみ、画像処理手段をリセットすることで、異常な状況から直ちに正常な表示へ復旧することができる。また、無用なリセットを行わないため、いたずらに画面表示を乱して遊技者の興趣を低下させることもない。
【００１７】
また、本発明の遊技機における監視対象信号は、垂直同期信号，水平同期信号，および表示信号に含まれる画像信号に同期して出力されるデータイネーブル信号のうちの少なくとも1つ以上を含むように構成される。
【００１８】
上記構成によって、画像処理手段から予め定められた周期・タイミングで出力される垂直同期信号（Ｖｓｙｎｃ），水平同期信号（Ｈｓｙｎｃ），データイネーブル信号（ＤＥ）といった表示信号を監視することで、新たな監視用の信号は不要となり、現状の構成のままで画像処理手段が異常となったか否かを監視することができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の遊技機の実施例について、図面を参照して説明する。図１に、本発明に係る遊技機の一例としてのパチンコ遊技機１の正面模式図を示す。このパチンコ遊技機１は、台枠に取り付けられた透明ガラス板でなる前面扉２と、台枠の内側に配置されて前面扉２によって覆われる遊技盤３と、遊技盤３の左右斜め下方に配置された一対のスピーカ４と、遊技盤３の上方位置等に配置された装飾ランプ類５と、遊技盤３の下方に設けられた貯留皿６と、貯留皿６の右方（図１で見て）に設けられた発射ハンドル７とを含んで構成されている。
【００２０】
遊技盤３は、遊技盤３のほぼ中央位置に配設された役物装置１０と、役物装置１０の左方（図１で見て）に設けられた通過ゲート１１と、遊技盤３上に植設された多数本の釘３ｂ，１２（一部のみ図示）と、いわゆる電動チューリップ（以下、電チューと略記することもある）である始動入賞装置１３と、始動入賞装置１３の下方に設けられた大入賞装置１４と、大入賞装置１４の下方に設けられた玉排出口１５と、遊技盤３の側端部に配置されたＬＥＤでなる普通図柄（以下、普図と略記することもある）表示部１６と、普図表示部１６の下方に連設された複数（例えば４個）のＬＥＤでなる普図保留表示部１７とを含んで構成されている。
【００２１】
遊技盤３には、ほぼ円形状の遊技領域３ａが形成されている。貯留皿６に準備された玉（遊技球：２０）は、発射ハンドル７を含んで構成される発射装置１５１（図２参照）によって遊技領域３ａに向けて発射される。遊技領域３ａには釘３ｂ，１２が多数立設されているので、レール（図示せず）を通じて遊技盤３の遊技領域３ａに達した玉２０は、それらの釘３ｂ，１２に弾かれながら遊技領域３ａを落下する。
【００２２】
発射ハンドル７は、発射停止ボタン７１を備える回転操作部材でなり、発射停止ボタン７１を押圧することなしに回転操作されると、その回転操作量を表す回転操作信号を発射制御回路１５０（図２参照）に出力する。なお、発射停止ボタン７１を押圧しているときは、発射ハンドル７の回転操作量に関わらず回転操作信号は出力されない。
【００２３】
役物装置１０は、特別図柄（以下、特図と略記することもある）の抽選結果により決定された３桁のアラビア数字等のキャラクタでなる特図を表示して遊技者に特図の抽選結果を報知するもので、ＬＣＤおよびその駆動回路を含む液晶表示装置８と、液晶表示装置８の窓枠下辺に配設された複数（例えば４個）のＬＥＤでなる特図保留表示部９とから構成されている。なお、液晶表示装置８が本発明の表示手段に相当する。
【００２４】
通過ゲート１１は、賞球がないゲートであり、通過ゲート１１に玉２０を通過させると、普図の抽選処理が行われる。普図表示部１６では、普図の抽選結果に基づいて図柄変動（ＬＥＤの点滅動作）が行われ、所定時間経過後に点灯表示すれば当たりとなり、後述する始動入賞装置１３の回動翼片１３ａ，１３ａを所定時間開放する。普図の図柄変動中や始動入賞装置１３の開放動作中に新たな普図の抽選処理が行われると、その抽選結果はＲＡＭ１１３上の普図保留記憶領域（図示せず）に一時記憶（保留）され、普図保留表示部１７は、最大４つまで保留できる普図の抽選結果の数に応じて点灯表示する。先の図柄変動や開放動作が終了すると、普図表示部１６では保留された普図の抽選結果に基づいて新たな図柄変動を開始する。
【００２５】
始動入賞装置１３は、開口部に一対の回動翼片１３ａ，１３ａを有する、いわゆる電チューと呼ばれる可変入賞装置でなる。始動入賞装置１３は、普図表示部１６にて当たり表示がなされると、回動翼片１３ａ，１３ａを所定時間開放し、遊技領域３ａを流下する玉２０を入賞し易くする。始動入賞装置１３に玉２０が入賞すると、特図の抽選処理が行われる。液晶表示装置８では、特図の抽選結果に基づいて図柄変動が行われる。詳しくは、３桁の図柄が同時に変動を開始し、所定時間経過後に停止し、３つの同じ数字が並べば大当たりとなり、大当たり処理が行われる。
【００２６】
特図の図柄変動中や大当たり処理中に新たな特図の抽選処理が行なわれると、その抽選結果はＲＡＭ１１３上の特図保留記憶領域（図示せず）に一時記憶（保留）され、特図保留表示部９は、最大４つまで保留できる特図の抽選結果の数に応じて点灯表示する。先の図柄変動や大当たり処理が終了すると、液晶表示装置８では保留された特図の抽選結果に基づいて新たな図柄変動を開始する。
【００２７】
大入賞装置１４は、いわゆるアタッカーと呼ばれる可変入賞装置であり、開口部と蓋部材とから構成され、蓋部材が移動することにより開口部の閉鎖状態と開放状態とに切り替えられる。大入賞装置１４は、大当たりに当選すると、１回の大当たり処理で、例えば、開放してから１０個入賞または２５秒経過で閉鎖するまでの処理を１ラウンドとして、１５ラウンド継続する処理を行う。
【００２８】
玉排出口１５は、遊技盤３の最下部に開口されており、遊技盤３（遊技領域３ａ）の盤面上を流下し終わった玉をパチンコ遊技機１の外部に排出する。
【００２９】
また、払出装置１４１（図２参照）により払い出された玉（賞球）が貯留される貯留皿６には、払出ボタン１８が備えられている。遊技者が払出ボタン１８を押下すると、貯留皿６の底部に設けられた蓋（図示せず）が開口状態となり、貯留皿６に貯えられた玉が、玉箱（図示せず）に流下する。
【００３０】
図２に、パチンコ遊技機１の制御ブロック図を示す。パチンコ遊技機１は、主回路１１０を搭載する主制御基板１００と、各種表示部，制御基板群，検出器，アクチュエータ等を含んで構成される。
【００３１】
主回路１１０には、特図保留表示部９，普図表示部１６および普図保留表示部１７等の表示部およびその駆動回路が接続されている。
【００３２】
また、主回路１１０には、液晶表示装置８を制御する表示制御回路１３０の搭載された表示制御基板２００（図３参照）が接続されるとともに、装飾ランプ類５ならびにアンプ４０およびスピーカ４を制御する副制御回路１２０の搭載された副制御基板（図示せず）と、発射ハンドル７からの回転操作信号に基づいて発射装置１５１を制御する発射制御回路１５０の搭載された発射制御基板（図示せず）が接続されるとともに、払出装置１４１を制御する払出制御回路１４０の搭載された払出制御基板（図示せず）等の回路基板群が接続されている。
【００３３】
なお、パチンコ遊技機１を制御する各回路が搭載された各基板はパチンコ遊技機１の背面側に配置されており、例えば、表示制御回路１３０の搭載された表示制御基板は液晶表示装置８の背面側に配置されている。
【００３４】
また、主回路１１０には、通過ゲート１１に併設されたゲート通過検出器１６１と、始動入賞装置１３に併設された始動入賞検出器１６２と、大入賞装置１４に併設された大入賞検出器１６３と、電チューである始動入賞装置１３の可動翼片１３ａ，１３ａを開閉する電チューソレノイド１６６と、大入賞装置１４を開閉する大入賞ソレノイド１６７等の、検出部およびアクチュエータが接続されている。
【００３５】
また、主回路１１０には、各種表示部，制御基板群，検出器，アクチュエータ等に所定電圧を供給する電源回路１６８が接続されている。
【００３６】
主回路１１０は、ＣＰＵ１１１，制御プログラム（図示せず）格納用のＲＯＭ１１２，ワークエリアや各種カウンタ（例えば、普図用乱数カウンタ，特図用乱数カウンタ）等が割り当てられるＲＡＭ１１３，Ｉ／Ｏ（Input/Output：入出力回路）１１４等を備える。ＣＰＵ１１１が制御プログラムを実行することで、パチンコ遊技機としての各種機能を実現する。
【００３７】
その他の各基板の各回路も、個別にＣＰＵやメモリを備える構成が一般的であるが、図２では省略している。
【００３８】
副制御回路１２０は、主回路１１０より入力される制御コマンドに応じてアンプ４０を介してスピーカ４より音声を出力させるとともに、装飾ランプ類５の点灯／消灯を制御する。
【００３９】
払出制御回路１４０は、主回路１１０より入力される賞球払出信号に応じて払出装置１４１を制御し、貯留皿６に所定数の賞球を払い出させる。
【００４０】
発射制御回路１５０は、遊技者による発射ハンドル７の回転操作に応じて発射装置１５１を作動させる。発射ハンドル７の回転操作量に応じて、発射装置１５１による玉の発射強度（玉の飛距離）を調節することが可能となっている。発射装置１５１より発射された玉は、遊技盤３上に形成された遊技領域３ａへと放出され自重によって流下する。
【００４１】
表示制御回路１３０は、副制御回路１２０から入力される表示制御コマンドに応じて、液晶表示装置８に画像を表示させるための処理を実行する。表示制御回路１３０の詳細については、後で詳しく述べる。
【００４２】
次に、図１および図２を用いて、パチンコ遊技機１における遊技の流れ（遊技盤３上での遊技状態の変化）について概要を説明する。
【００４３】
通常状態では、玉２０が通過ゲート１１に入球してゲート通過検出器１６１で検知されると、普図の当たり抽選（普図用乱数カウンタから値を抽出）が実行されて抽選結果が普図保留としてＲＡＭ１１３上の普図保留記憶領域（図示せず）に記憶される。通常状態用の当たり判定テーブル（普図当選確率：１／１００）を用いて当たり抽選の抽選結果を判定し、その判定結果に応じて普図表示部１６に抽選結果を表示する（変動時間は３０秒間）。当たり抽選の結果が当たりであると、普図表示部１６のＬＥＤを点灯表示させるとともに、電チューソレノイド１６６を励磁して回動翼片１３ａ，１３ａを所定時間（０．２秒間）開放して、電チュー１３に入賞しやすくする。なお、当たり抽選の結果がハズレであるときは、普図表示部１６のＬＥＤを消灯して確定表示とする。
【００４４】
玉２０が電チュー１３に入賞して始動入賞検出器１６２で検知されると始動条件が成立し、所定数の賞球（例えば１入賞当たり３個）を払い出し、大当たり抽選（特図用乱数カウンタから値を抽出）が実行されて抽選結果が特図保留として記憶される。通常・時短状態用の大当たり判定テーブル（特図当選確率：１／３００）を用いて大当たり抽選の抽選結果を判定し、その判定結果に応じた図柄変動が液晶表示装置８で開始される。液晶表示装置８では、３桁の図柄が所定時間にわたり変動表示され、例えば、左→右→中の順に確定表示（停止表示）する。判定結果が大当たりであれば３桁の大当たり図柄（例えば、横方向に一直線に揃う「７７７」等のゾロ目）が確定表示され、判定結果がハズレであれば３桁のハズレ図柄（例えば図１のような「１３５」等のバラケ目）が確定表示される。
【００４５】
液晶表示装置８に大当たり図柄が停止表示されると「大当たり状態」となり、大入賞ソレノイド１６７を励磁することで大入賞装置１４を開放し、玉が極めて入り易い状況をもたらす。大入賞装置１４は、開放された後、大入賞検出器１６３による所定数（例えば１０個）の入賞検知または所定時間（例えば２５秒）の経過を１ラウンドとし、大入賞ソレノイド１６７を非励磁にすることで閉鎖される。１回の大当たり状態では、所定ラウンド回数（例えば１５回）まで繰り返されるので、このような大当たり状態の間に遊技者は多数の賞球（例えば１入賞当たり１５個）を得ることができる。
【００４６】
通常状態での大当たり終了後は、５０％の割合で確変状態（高確率状態；確変中）となる。すなわち、奇数の大当たり図柄（確変図柄）で大当たりに当選すると、その大当たり終了後は確変状態となり、次回の大当たりまで継続する。一方、偶数の大当たり図柄（非確変図柄）で大当たりに当選すると、その大当たり終了後は時短状態となり、次回の大当たりに当選するか、特図の変動表示が１００回行なわれるか、いずれか早い方が成立するまで継続する。
【００４７】
確変状態においては、普図の変動時間が短くなり（普図変動時間：１秒間）、普図の当選確率は高くなり（９９／１００）、回動翼片１３ａ，１３ａの開放時間が長くなる（１．５秒間×３回）とともに、通常用の大当たり判定テーブル（特図当選確率：１／３００）よりも大当たりの当選確率が高い確変用の大当たり判定テーブル（特図当選確率：１／３０）によって特図の当否判定が行われる。つまり、確変状態では、電チュー１３への入賞が容易になるので、持玉をさほど減らすことなく遊技できるとともに、すぐに次の大当たりに当選することができる。
【００４８】
時短状態は、確変状態と同様に普図の変動時間が短くなり（普図変動時間：１秒間）、普図の当選確率は高くなり（１／９９）、回動翼片１３ａ，１３ａの開放時間が長くなる（１．５秒間×３回）とともに、通常用の大当たり判定テーブル（特図当選確率：１／３００）によって特図の当否判定が行われる。つまり、時短状態でも、電チュー１３への入賞は容易なので、持玉をさほど減らすことなく遊技できる。新たな大当たりに当選しなければ特図の変動表示が繰り返され、時短状態が終了すると通常状態へ移行する。
【００４９】
図３に、表示制御回路１３０の構成を示す。表示制御回路１３０は、表示制御用ＣＰＵ１３１と、表示制御用ＣＰＵ１３１に接続されたＲＡＭ１３２，プログラムＲＯＭ１３３，およびＶＤＰ１３４と、ＶＤＰ１３４に接続されたキャラクタＲＯＭ１３６，ＶＲＡＭ（Video  Random  Access  Memory）１３７，およびＶＤＰ１３４からのパラレルのデジタルＲＧＢ信号をシリアルの差動信号に変換して出力するＬＶＤＳ（Low  Voltage  Differential  Signaling）トランスミッタ１３８と、ＬＶＤＳトランスミッタ１３８に接続された出力コネクタ１３９と、判定ＩＣ１３５とを備えて構成されている。なお、表示制御用ＣＰＵ１３１が本発明の表示制御手段に相当する。
【００５０】
図３に示すように、液晶表示装置８は、表示制御回路１３０にケーブル８０を経由して接続されており、一端が出力コネクタ１３９に接続されたケーブル８０の他端が接続される入力コネクタ８１と、入力コネクタ８１から入力したシリアルの低電圧差動信号をパラレルのデジタルＲＧＢ信号に変換して出力するＬＶＤＳレシーバ８２と、ＬＶＤＳレシーバ８２から出力されたデジタルＲＧＢ信号に基づいて画像を表示するＬＣＤ８３とを備えて構成されている。
【００５１】
表示制御回路１３０において、プログラムＲＯＭ１３３は、プログラムコードおよび各種パラメータからなる制御プログラムを格納する。
【００５２】
ＲＡＭ１３２は、カウンタ，フラグ等の領域を含み、表示制御用ＣＰＵ１３１が制御プログラムを実行する際に、必要なデータを一時的に格納する。
【００５３】
キャラクタＲＯＭ１３６には、表示内容に対応した図柄やキャラクタなどの圧縮された画像データが格納されている。
【００５４】
ＶＲＡＭ１３７は、図柄やキャラクタなどの画像データを展開して画面データを作成するフレームバッファ領域などを備えるメモリである。
【００５５】
表示制御用ＣＰＵ１３１は、副制御回路１２０から受信した表示制御コマンドの内容をプログラムＲＯＭ１３３から読み出した制御プログラムのプログラムコードに従って解析する。表示制御用ＣＰＵ１３１は、その解析結果に基づいて必要な各種パラメータをプログラムＲＯＭ１３３に格納された制御プログラムから読み出して演算し、１フレームごとの画面情報（ディスプレイリスト）を作成してＶＤＰ１３４へ転送する。
【００５６】
また、表示制御用ＣＰＵ１３１は、ＶＤＰ１３４に対しＬＣＤ８３の解像度，フレーム単位の色情報，ドットクロックに関する情報，およびキャラクタＲＯＭ１３６へのリードタイミングに関する情報などの、ＶＤＰ１３４の処理に必要な情報を送信する。
【００５７】
ＶＤＰ１３４は、画面情報（ディスプレイリスト）に従い、キャラクタＲＯＭ１３６から圧縮された画像データを読み出してＶＲＡＭ１３７上のフレームバッファに描画して１フレーム分の画像を作成し、デジタルＲＧＢ信号としてＬＶＤＳトランスミッタ１３８に出力する。なお、ＶＤＰ１３４が本発明の画像処理手段に相当する。
【００５８】
詳しくは、ＶＤＰ１３４は、画面情報（ディスプレイリスト）に従って、図柄やキャラクタなどが格納されたキャラクタＲＯＭ１３６から必要な図柄やキャラクタなどを読み出すとともに解凍し、読み出した図柄やキャラクタなどのドットのアドレス，表示色，回転，拡大および縮小などを画面情報（ディスプレイリスト）に基づいて演算し、演算結果をＶＲＡＭ１３７上のフレームバッファに展開する。続いて、ＶＤＰ１３４は、ＶＲＡＭ１３７に展開されている１フレーム分の画像に基づいてデジタルＲＧＢ信号をＬＶＤＳトランスミッタ１３８に送出する。なお、ＶＲＡＭ１３７は、ＶＤＰ１３４に内蔵する構成でもよい。
【００５９】
また、ＶＤＰ１３４からＬＶＤＳトランスミッタ１３８に出力するデジタルＲＧＢ信号（本発明の表示信号）には、垂直同期信号（Ｖｓｙｎｃ），水平同期信号（Ｈｓｙｎｃ），およびデータイネーブル信号（ＤＥ）が含まれている。これらの信号の詳細については、例えば特開２００２−０４９３６２号公報（特に図３および関連する記述）に詳細が記載されている。
【００６０】
判定ＩＣ１３５は、図４のように、例えばＶｓｙｎｃ，Ｈｓｙｎｃ，ＤＥのようなＶＤＰ１３４からの信号（本発明の監視対象信号）の立上りおよび立下りを検出する信号検出部１３５ａ，例えば信号の立上りから次の立上りまでのような、信号毎に予め定められた期間の時間を計測する時間計測部１３５ｂ，時間計測部１３５ｂにより計測された時間を予め定められた閾値と比較し、その時間が正常か否かを判定する比較判定部１３５ｃ，および比較判定部１３５ｃの判定結果に基づく信号を、ＶＰＤ１３４あるいは表示制御用ＣＰＵ１３１へ出力する信号出力部１３５ｄ等を含んで構成される。なお、判定ＩＣ１３５が本発明の監視手段，動作異常情報出力手段に相当する。
【００６１】
判定ＩＣ１３５を表示制御用ＣＰＵ１３１に含むこともできるが、ノイズその他の外乱の影響でＶＤＰ１３４のみならず表示制御用ＣＰＵ１３１の動作も異常（プログラムの暴走）となることもあり、この場合はＶＤＰ１３４の動作について正しく判定することができない。しかし、判定ＩＣ１３５を表示制御用ＣＰＵ１３１と独立させ、かつＣＰＵを含まないエッジ検出，カウンタ，比較等の機能を持つ回路あるいは素子を用いて構成することで、プログラムが不要となり、ＶＤＰ１３４と表示制御用ＣＰＵ１３１との両方の動作が異常となっても、判定ＩＣ１３５の動作は異常とならず、常に安定した状態でＶＤＰ１３４の動作異常を判断することができる。
【００６２】
図５を用いて、Ｖｓｙｎｃ，Ｈｓｙｎｃ，およびＤＥの各信号について説明する。図５の例は、入力ビデオ信号がＶＧＡ（６４０画素×４８０ライン，６０Ｈｚ）であるとときのものである。Ｈｓｙｎｃの１周期の期間内（６６μｓ）に１ライン分の画素が出力され、その画素が出力中にＤＥがＨレベルとなる。Ｈｓｙｎｃの同期をとるためのＬレベル時間は、正常時には概ね３．８μｓである。また、Ｖｓｙｎｃの１周期の期間内（１６．６ｍｓ）に４８０ライン分の画素が出力される。
【００６３】
ここで、ノイズその他の外乱により各信号の波形が乱れることがある。図５では、Ｖｓｙｎｃの異常を例に挙げている（Ｈｓｙｎｃ，ＤＥも同様）。例えば、Ｖｓｙｎｃの同期をとるためのＬレベル時間は、正常時には概ね１００μｓであるものが、５０μｓと短くなったり、２ｍｓと長くなる。また、Ｖｓｙｎｃの１周期の時間も、正常時には概ね１６．６ｍｓであるものが、１．６ｍｓあるいは４．６ｍｓと短くあるいは長くなる。
【００６４】
図６に、液晶表示装置８上の表示例を示す。正常時には図６（ａ）のように円形が表示されているものが、Ｖｓｙｎｃが異常となると、例えば図６（ｂ）のように画面の上半分しか表示されなくなる。また、Ｈｓｙｎｃが異常となると、例えば図６（ｃ）のように画面の左半分しか表示されなくなる。
【００６５】
そこで、Ｖｓｙｎｃ，Ｈｓｙｎｃ，およびＤＥの信号の少なくとも１つ以上を監視対象信号として（無論、他の信号を監視対象としてもよい）、以下のいずれか一方あるいは両方を用いて信号が正常か否かを判定する。
・  信号の立下りから立上りまでの時間（Ｌレベル時間）が予め定められた範囲内にあれば正常と判断し、その範囲を超えているときは異常と判断する。
・  信号の立下りから次の立下りまでの時間（信号の周期・間隔）が予め定められた範囲内にあれば正常と判断し、その範囲を超えているときは異常と判断する。
【００６６】
Ｖｓｙｎｃでは、例えば、次のように異常を判断するための範囲が定められる。
・  Ｖｓｙｎｃの立下りから立上りまでの時間が９０〜１１０μｓであれば正常と判断し、その範囲を超えているときは異常と判断する。
・  Ｖｓｙｎｃの立下りから次の立下りまでの時間が１６．０〜１７．０ｍｓであれば正常と判断し、その範囲を超えているときは異常と判断する。
【００６７】
Ｈｓｙｎｃでは、例えば、次のように異常を判断するための範囲が定められる。
・  Ｈｓｙｎｃの立下りから立上りまでの時間が３．４〜４．３μｓであれば正常と判断し、その範囲を超えているときは異常と判断する。
・  Ｈｓｙｎｃの立下りから次の立下りまでの時間が６０〜７０μｓであれば正常と判断し、その範囲を超えているときは異常と判断する。
【００６８】
ＤＥでは、例えば、次のように異常を判断するための範囲が定められる。
・  ＤＥの立下りから立上りまでの時間が１０．０〜１１．３μｓであれば正常と判断し、その範囲を超えているときは異常と判断する。
・  ＤＥの立下りから次の立下りまでの時間が６０〜７０μｓであれば正常と判断し、その範囲を超えているときは異常と判断する。
【００６９】
無論、各信号の立上りから次の立上りまでの時間、あるいは立上りから立下りまでの時間（Ｈレベル時間）を計測して異常であるか否かを判断してもよい。
【００７０】
なお、上述の各時間の判定値は、液晶表示装置８の仕様に応じた値に設定される。
【００７１】
以下、図７および図８のフローチャートを用いて、判定ＩＣ１３５で実行される、上述の異常判断の流れ（異常判断処理）について説明する。まず、図７を用いて、Ｖｓｙｎｃ，Ｈｓｙｎｃ，あるいはＤＥの信号の立下りから立上りまでの時間を計測することにより異常を判断する構成について説明する。まず、判定ＩＣ１３５を初期化する（Ｓ１１）。この初期化は、判定ＩＣ１３５の各部を判定可能なように初期状態とするもので、主回路１１０あるいは表示制御回路１３０の初期化時にのみ行う構成でもよく、異常判断処理において必ずしも毎回行う必要はない。
【００７２】
次に、信号検出部１３５ａにおいて信号の立下りエッジを検出したか否かを判定する（Ｓ１２）。信号検出部１３５ａが信号の立下りエッジを検出すると（Ｓ１２：Ｙｅｓ）、信号検出部１３５ａから時間計測部１３５ｂへ立下りエッジ検出信号が送られ、時間計測部１３５ｂのカウンタの動作が開始し、時間計測が始められる（Ｓ１３）。一方、信号検出部１３５ａが信号の立下りエッジを検出しない場合（Ｓ１２：Ｎｏ）、直ちに本処理を終了する。
【００７３】
この後、信号の立上りエッジを検出するまで待ち、信号検出部１３５ａが信号の立上りエッジを検出すると（Ｓ１４：Ｙｅｓ）、信号検出部１３５ａから時間計測部１３５ｂへ立上りエッジ検出信号が送られ、時間計測部１３５ｂのカウンタの動作が停止し、時間計測を終了する（Ｓ１５）。
【００７４】
次に、計測された時間の値（カウンタ値）が比較判定部１３５ｃに送られ、上述の規定値の範囲内に含まれるか否かを比較・判定し、その結果を信号出力部１３５ｄへ出力する（Ｓ１６）。例えば、カウンタ値が規定値の範囲内に含まれるときには（Ｓ１７：Ｙｅｓ）、正常である旨の信号が信号出力部１３５ｄに出力される（Ｓ２０）。このとき、信号出力部１３５ｄからＶＤＰ１３４に対して、動作が正常である旨の信号を出力してもよい。この後、本処理を終了する。
【００７５】
一方、カウンタ値が規定値の範囲内に含まれないときには（Ｓ１７：Ｎｏ）、異常である旨の信号が信号出力部１３５ｄに出力される（Ｓ１８）。そして、信号出力部１３５ｄからＶＤＰ１３４に対してリセット信号（動作異常情報）を出力する（Ｓ１９）。この後、本処理を終了する。
【００７６】
ステップＳ１９において、信号出力部１３５ｄからＶＤＰ１３４に対してリセット信号を出力する他に、表示制御用ＣＰＵ１３１に対しても動作異常情報を出力してもよい。この場合の動作異常情報は、以下のいずれを用いてもよい。
・  表示制御用ＣＰＵ１３１に対してリセット信号を出力する。
・  表示制御用ＣＰＵ１３１の入力ポート対して、ＨレベルあるいはＬレベルの動作異常信号を出力する。その後、表示制御用ＣＰＵ１３１は、ＶＤＰ１３４に対してリセット信号を出力する、あるいは自身をリセットする等の予め定められた処理を実行する。
【００７７】
図８に、Ｖｓｙｎｃ，Ｈｓｙｎｃ，あるいはＤＥの信号の立下りから次の立下りまでの時間を計測することにより判定する構成についてのフローチャート示す。まず、図７と同様に判定ＩＣ１３５を初期化する（Ｓ３１）。次に、信号検出部１３５ａにおいて信号の立下りエッジを検出したか否かを判定する（Ｓ３２）。信号検出部１３５ａが信号の立下りエッジを検出しない場合（Ｓ３２：Ｎｏ）、直ちに本処理を終了する。
【００７８】
一方、信号検出部１３５ａが信号の立下りエッジを検出した場合（Ｓ３２：Ｙｅｓ）、時間計測部１３５ｂで時間計測中か否かを判定する（Ｓ３３）。時間計測部１３５ｂのカウンタ値がゼロでなければ、時間計測中であると判定する。時間計測中であると判定されなかった場合（Ｓ３３：Ｎｏ）、信号検出部１３５ａから時間計測部１３５ｂへ立下りエッジ検出信号が送られ、時間計測部１３５ｂのカウンタの動作が開始し、時間計測が始められる（Ｓ３９）。この後、本処理を終了する。
【００７９】
一方、時間計測中であると判定された場合（Ｓ３３：Ｙｅｓ）、信号検出部１３５ａから時間計測部１３５ｂへ立下りエッジ検出信号が送られ、時間計測部１３５ｂのカウンタの動作が停止し、時間計測を終了する（Ｓ３４）。次に、計測された時間の値（カウンタ値）が比較判定部１３５ｃに送られ、上述の規定値の範囲内に含まれるか否かを比較・判定し、その結果を信号出力部１３５ｄへ出力する（Ｓ３５）。
【００８０】
そして、カウンタ値が規定値の範囲内に含まれるときには（Ｓ３６：Ｙｅｓ）、正常である旨の信号が信号出力部１３５ｄに出力される（Ｓ４０）。このとき、信号出力部１３５ｄからＶＤＰ１３４に対して、動作が正常である旨の信号を出力してもよい。この後、時間計測を開始して（Ｓ３９）、本処理を終了する。
【００８１】
一方、カウンタ値が規定値の範囲内に含まれないときには（Ｓ３６：Ｎｏ）、異常である旨の信号が信号出力部１３５ｄに出力される（Ｓ３７）。そして、信号出力部１３５ｄからＶＤＰ１３４に対してリセット信号（動作異常情報）を出力する（Ｓ３８）。動作異常情報については、図７と同様である。この後、時間計測を開始して（Ｓ３９）、本処理を終了する。
【００８２】
図９を用いて、ＶｓｙｎｃおよびＨｓｙｎｃを異常の判断の対象としたときの、判定ＩＣ１３５における動作について説明する。まず、Ｖｓｙｎｃは、信号検出部１３５ａのエッジ検出部１３５ａ１に入力される。そして、Ｖｓｙｎｃのエッジ検出の状態に基づき、Ｖｓｙｎｃの立下りから立上りまでの時間は、時間計測部１３５ｂのカウンタ１３５ｂ１で計測され、立下りから次の立下りまでの時間はカウンタ１３５ｂ２で計測される。
【００８３】
計測されたカウンタ値は比較判定部１３５ｃへ出力され、Ｖｓｙｎｃの立下りから立上りまでの時間は、カウンタチェック部１３５ｃ１で規定値（９０〜１１０μｓ）の上限値および下限値と比較される。上限値を上回る場合および下限値を下回る場合は１（Ｈレベル信号，以下同じ）が出力され、上下限値の範囲内に含まれる場合は０（Ｌレベル信号，以下同じ）が出力される。そして、ＯＲ回路１３５１において、これら２つの信号の論理和が求められ、その結果がＯＲ回路１３５３に出力される。
【００８４】
また、Ｖｓｙｎｃの立下りから次の立下りまでの時間は、カウンタチェック部１３５ｃ２で規定値（１６．０〜１７．０ｍｓ）の上限値および下限値と比較される。上限値を上回る場合および下限値を下回る場合は１が出力され、上下限値の範囲内に含まれる場合は０が出力される。そして、ＯＲ回路１３５２において、これら２つの信号の論理和が求められ、その結果がＯＲ回路１３５３に出力される。
【００８５】
ＯＲ回路１３５３では、２つのＯＲ回路１３５１および１３５２からの出力の論理和が求められて、信号出力部１３５ｄのＯＲ回路１３５ｄ１に出力される。この出力が１の場合にＶｓｙｎｃ異常と判断される。
【００８６】
同様に、Ｈｓｙｎｃは、信号検出部１３５ａのエッジ検出部１３５ａ２に入力される。そして、Ｈｓｙｎｃの立下りから立上りまでの時間は、時間計測部１３５ｂのカウンタ１３５ｂ３で計測され、立下りから次の立下りまでの時間はカウンタ１３５ｂ４で計測される。
【００８７】
比較判定部１３５ｃでは、Ｈｓｙｎｃの立下りから立上りまでの時間は、カウンタチェック部１３５ｃ３で規定値（３．４〜４．３μｓ）の上限値および下限値と比較される。上限値を上回る場合および下限値を下回る場合は１が出力され、上下限値の範囲内に含まれる場合は０が出力される。そして、ＯＲ回路１３５４において、これら２つの信号の論理和が求められ、その結果がＯＲ回路１３５６に出力される。
【００８８】
また、Ｈｓｙｎｃの立下りから次の立下りまでの時間は、カウンタチェック部１３５ｃ４で規定値（６０〜７０μｓ）の上限値および下限値と比較される。上限値を上回る場合および下限値を下回る場合は１が出力され、上下限値の範囲内に含まれる場合は０が出力される。そして、ＯＲ回路１３５５において、これら２つの信号の論理和が求められ、その結果がＯＲ回路１３５６に出力される。
【００８９】
ＯＲ回路１３５６では、２つのＯＲ回路１３５４および１３５５からの出力の論理和が求められて、信号出力部１３５ｄのＯＲ回路１３５ｄ１に出力される。この出力が１の場合にＨｓｙｎｃ異常と判断される。
【００９０】
信号出力部１３５ｄでは、ＯＲ回路１３５ｄ１において、２つのＯＲ回路１３５３および１３５６からの出力の論理和が求められる。この出力が１の場合に、Ｖｓｙｎｃ，Ｈｓｙｎｃのいずれか、すなわちＶＤＰ１３４が異常であると判断され、動作異常信号としてＶＤＰ１３４あるいは表示制御用ＣＰＵ１３１へ出力される。
【００９１】
図１０，図１１を用いて、異常判断の変形例について説明する。なお、図１０において、図３と同じ構成のものについては同一の符号を付与してあり、ＲＡＭ１３２，プログラムＲＯＭ１３３，キャラクタＲＯＭ１３６，ＶＲＡＭ１３７とＬＶＤＳレシーバ８２，ＬＣＤ８３は省略されている。図１０の構成では、ＶＤＰ１３４からは、パラレルのデジタルＲＧＢ信号がシリアルの差動信号に変換されたものが出力されるため、この作動信号からＶｓｙｎｃ，Ｈｓｙｎｃ，あるいはＤＥを取り出すために、シリアルの低電圧差動信号をパラレルのデジタルＲＧＢ信号に変換して出力するＬＶＤＳレシーバ２０２（図３のＬＶＤＳレシーバ８２と同様のもの）を、ＶＤＰ１３４と判定ＩＣ１３５との間に介挿している。
【００９２】
図１１に、ＶＤＰ１３４とＬＶＤＳレシーバ２０２との接続構成を示す。ＶＤＰ１３４は、パラレルのデジタルＲＧＢ信号をシリアルの低電圧差動信号として、特定の組み合わせで出力端子ＯＵＴ０−，ＯＵＴ０＋，ＯＵＴ１−，ＯＵＴ１＋，ＯＵＴ２−，ＯＵＴ２＋，ＣＬＫＯＵＴ−，ＣＬＫＯＵＴ＋，ＯＵＴ３−，ＯＵＴ３＋に出力する。
【００９３】
上述の出力端子は、それぞれペアラインＲＸＩＮ０−，ＲＸＩＮ０＋，ペアラインＲＸＩＮ１−，ＲＸＩＮ１＋，ペアラインＲＸＩＮ２−，ＲＸＩＮ２＋，ペアラインＲＸＣＫＩＮ，ＲＸＣＫＩＮ，ペアラインＲＸＩＮ３−，ＲＸＩＮ３＋の５組のペアラインの一端に接続され、各ペアラインの別の一端は、ＬＶＤＳレシーバ２０２の入力端子ＩＮ０−，ＩＮ０＋，ＩＮ１−，ＩＮ１＋，ＩＮ２−，ＩＮ２＋，ＣＬＫＩＮ−，ＣＬＫＩＮ＋，ＩＮ３−，ＩＮ３＋にそれぞれ接続されている。
【００９４】
ＬＶＤＳレシーバ２０２は、特定の組み合わせで入力したシリアルの低電圧差動信号をパラレルのデジタルＲＧＢ信号に変換し、判定ＩＣ１３５へ出力する。図１１のように、デジタルＲＧＢ信号には、ＲＥＤ０〜７，ＧＲＥＥＮ０〜７，ＢＬＵＥ０〜７，およびディスプレイイネーブル信号ＤＥ，垂直同期信号Ｖｓｙｎｃ，水平同期信号Ｈｓｙｎｃ等が含まれている。
【００９５】
判定ＩＣ１３５における異常判定については、図４〜図９と同様である。
【００９６】
以上、本発明の実施の形態を説明したが、これらはあくまで例示にすぎず、本発明はこれらに限定されるものではなく、特許請求の範囲の趣旨を逸脱しない限りにおいて、当業者の知識に基づく種々の変更が可能である。
【図面の簡単な説明】
【００９７】
【図１】本発明の一実施例であるパチンコ遊技機の正面模式図。
【図２】図１のパチンコ遊技機の制御ブロック図。
【図３】図２の表示制御回路および液晶表示装置の構成を示す図。
【図４】図３の判定ＩＣの構成を示す図。
【図５】Ｖｓｙｎｃ，Ｈｓｙｎｃ，ＤＥの信号波形の一例を示す図。
【図６】液晶表示装置における正常・異常時の表示例を示す図。
【図７】図３の判定ＩＣにおける異常判断を説明するフロー図。
【図８】図３の判定ＩＣにおける異常判断の別例を説明するフロー図。
【図９】図３の判定ＩＣにおける信号の流れを示す図。
【図１０】図２の表示制御回路の構成の別例を示す図。
【図１１】図１０のＶＤＰとＬＶＤＳレシーバとの接続構成を示す図。
【符号の説明】
【００９８】
１    パチンコ遊技機
１３０    表示制御回路
１３１    表示制御用ＣＰＵ（表示制御手段）
１３４    ＶＤＰ（画像処理手段）
１３５    判定ＩＣ（監視手段，動作異常情報出力手段）
１３５ａ  信号検出部
１３５ｂ  時間計測部
１３５ｃ  比較判定部
１３５ｄ  信号出力部
２００    表示制御基板
２０２    ＬＶＤＳレシーバ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2009207784.tif 000010
【図９】
2009207784.tif 000011
【図１０】
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【図１１】
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