(57)【要約】【課題】部品数を低減することにより信頼性を向上させかつコストを低減しつつ、IGBTを駆動するMOSFET1,MOSFET2の同時導通のおそれを排除する。【解決手段】MOSFET1,MOSFET2のD端子をIGBTのG端子に接続し、MOSFET1のS端子をV+に、MOSFET2のS端子をV-に接続し、正または負のパルスを発生させる信号源Sを、B接地Tr2のE端子とE接地Tr3のB端子とB接地Tr1のE端子とE接地Tr5のB端子とに接続し、Tr2のC端子をTr6のB端子に接続し、Tr6のC端子をMOSFET2のG端子に接続し、Tr6のE端子をMOSFET2のS端子に接続し、Tr1のC端子をTr4のB端子に接続し、Tr4のC端子をMOSFET1のG端子に接続し、Tr4のE端子をMOSFET1のS端子に接続し、Tr3のC端子とMOSFET1のG端子との間に約220〜1000ΩのR3のみを配置し、Tr5のC端子とMOSFET2のG端子との間に約220〜1000ΩのR4のみを配置する。【選択図】図１
2009088731.tif 000002
【特許請求の範囲】
【請求項１】
主スイッチング素子Ｑ０を駆動するためのＰ型ＭＯＳＦＥＴ１とＮ型ＭＯＳＦＥＴ２とを具備し、
Ｐ型ＭＯＳＦＥＴ１およびＮ型ＭＯＳＦＥＴ２のドレイン端子が主スイッチング素子Ｑ０のゲート端子に接続され、
Ｐ型ＭＯＳＦＥＴ１のソース端子がＶ＋ラインに接続され、
Ｎ型ＭＯＳＦＥＴ２のソース端子がＶ−ラインに接続され、
正または負のパルスを発生させるための信号源Ｓが、ベース接地されたＰＮＰトランジスタＴｒ２のエミッタ端子と、エミッタ接地されたＮＰＮトランジスタＴｒ３のベース端子と、ベース接地されたＮＰＮトランジスタＴｒ１のエミッタ端子と、エミッタ接地されたＰＮＰトランジスタＴｒ５のベース端子とに接続され、
ＰＮＰトランジスタＴｒ２のコレクタ端子が、ＮＰＮトランジスタＴｒ６のベース端子に接続され、
ＮＰＮトランジスタＴｒ６のコレクタ端子が、Ｎ型ＭＯＳＦＥＴ２のゲート端子に接続され、
ＮＰＮトランジスタＴｒ６のエミッタ端子が、Ｎ型ＭＯＳＦＥＴ２のソース端子に接続され、
ＮＰＮトランジスタＴｒ１のコレクタ端子が、ＰＮＰトランジスタＴｒ４のベース端子に接続され、
ＰＮＰトランジスタＴｒ４のコレクタ端子が、Ｐ型ＭＯＳＦＥＴ１のゲート端子に接続され、
ＰＮＰトランジスタＴｒ４のエミッタ端子が、Ｐ型ＭＯＳＦＥＴ１のソース端子に接続されたゲートドライブ回路において、
ＮＰＮトランジスタＴｒ３のコレクタ端子とＰ型ＭＯＳＦＥＴ１のゲート端子とを接続すると共に、ＮＰＮトランジスタＴｒ３のコレクタ端子とＰ型ＭＯＳＦＥＴ１のゲート端子との間に抵抗Ｒ３のみを配置し、抵抗Ｒ３の値を約２２０Ω〜約１ｋΩに設定し、
ＰＮＰトランジスタＴｒ５のコレクタ端子とＮ型ＭＯＳＦＥＴ２のゲート端子とを接続すると共に、ＰＮＰトランジスタＴｒ５のコレクタ端子とＮ型ＭＯＳＦＥＴ２のゲート端子との間に抵抗Ｒ４のみを配置し、抵抗Ｒ４の値を約２２０Ω〜約１ｋΩに設定したことを特徴とするゲートドライブ回路。
【請求項２】
Ｐ型ＭＯＳＦＥＴ１のドレイン端子と主スイッチング素子Ｑ０のゲート端子との間に抵抗ＲＧ１を配置し、
Ｎ型ＭＯＳＦＥＴ２のドレイン端子と主スイッチング素子Ｑ０のゲート端子との間に抵抗ＲＧ２を配置したことを特徴とする請求項１に記載のゲートドライブ回路。
【請求項３】
抵抗を介することなくＰＮＰトランジスタＴｒ２のコレクタ端子とＮＰＮトランジスタＴｒ６のベース端子とを直接接続し、
抵抗を介することなくＮＰＮトランジスタＴｒ１のコレクタ端子とＰＮＰトランジスタＴｒ４のベース端子とを直接接続したことを特徴とする請求項１又は２に記載のゲートドライブ回路。
【請求項４】
主スイッチング素子Ｑ０を駆動するためのＮ型ＭＯＳＦＥＴ３を具備し、
Ｎ型ＭＯＳＦＥＴ３のドレイン端子が主スイッチング素子Ｑ０のゲート端子に接続され、
Ｎ型ＭＯＳＦＥＴ３のソース端子がＶ−ラインに接続され、
正常時運転継続信号としての正のパルスまたは異常時運転停止信号としての負のパルスを発生させるための信号源Ｓ’が、ベース接地されたＰＮＰトランジスタＴｒ７のエミッタ端子と、エミッタ接地されたＰＮＰトランジスタＴｒ８のベース端子とに接続され、
ＰＮＰトランジスタＴｒ７のコレクタ端子が、ＮＰＮトランジスタＴｒ９のベース端子に接続され、
ＮＰＮトランジスタＴｒ９のコレクタ端子が、Ｎ型ＭＯＳＦＥＴ３のゲート端子に接続され、
ＮＰＮトランジスタＴｒ９のエミッタ端子が、Ｎ型ＭＯＳＦＥＴ３のソース端子に接続され、
ＰＮＰトランジスタＴｒ８のコレクタ端子が、Ｎ型ＭＯＳＦＥＴ３のゲート端子に接続され、
主スイッチング素子Ｑ０としてのＩＧＢＴのゲート−エミッタ間電圧と、コレクタ−エミッタ間電圧と、コレクタ−エミッタ間電流とに基づいて正常時運転継続信号としての正のパルスまたは異常時運転停止信号としての負のパルスを信号源Ｓ’から入力することを特徴とする請求項１〜３のいずれか一項に記載のゲートドライブ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、主スイッチング素子を駆動するためのＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴとを具備し、Ｐ型ＭＯＳＦＥＴがＯＮされ、Ｎ型ＭＯＳＦＥＴがＯＦＦされている時に主スイッチング素子をＯＮし、Ｐ型ＭＯＳＦＥＴがＯＦＦされ、Ｎ型ＭＯＳＦＥＴがＯＮされている時に主スイッチング素子をＯＦＦするように構成されたゲートドライブ回路に関する。
【０００２】
特に、本発明は、部品数を低減することによってゲートドライブ回路の信頼性を向上させ、かつ、ゲートドライブ回路全体のコストを低減しつつ、主スイッチング素子を駆動するためのＰ型ＭＯＳＦＥＴおよびＮ型ＭＯＳＦＥＴが同時に導通してしまうおそれを確実に排除することができるゲートドライブ回路に関する。
【背景技術】
【０００３】
従来から、主スイッチング素子を駆動するためのＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴとを具備し、Ｐ型ＭＯＳＦＥＴがＯＮされ、Ｎ型ＭＯＳＦＥＴがＯＦＦされている時に主スイッチング素子をＯＮし、Ｐ型ＭＯＳＦＥＴがＯＦＦされ、Ｎ型ＭＯＳＦＥＴがＯＮされている時に主スイッチング素子をＯＦＦするように構成されたゲートドライブ回路が知られている。この種のゲートドライブ回路の例としては、例えば特開２００６−３１９７１１号公報の図１に記載されたものがある。
【０００４】
特開２００６−３１９７１１号公報の図１に記載されたゲートドライブ回路では、主スイッチング素子としての主ＩＧＢＴを駆動するためのＰ型ＭＯＳＦＥＴＱ１とＮ型ＭＯＳＦＥＴＱ２とが設けられている。更に、Ｐ型ＭＯＳＦＥＴＱ１およびＮ型ＭＯＳＦＥＴＱ２のドレイン端子が主ＩＧＢＴのゲート端子に接続されている。また、Ｐ型ＭＯＳＦＥＴＱ１のソース端子が＋ＶＤラインに接続され、Ｎ型ＭＯＳＦＥＴＱ２のソース端子が−ＶＤラインに接続されている。
【０００５】
更に、特開２００６−３１９７１１号公報の図１に記載されたゲートドライブ回路では、正または負のパルスを発生させるための信号源が、ベース接地されたＰＮＰトランジスタＴＲ８のエミッタ端子と、エミッタ接地されたＮＰＮトランジスタＴＲ５のベース端子と、ベース接地されたＮＰＮトランジスタＴＲ７のエミッタ端子と、エミッタ接地されたＰＮＰトランジスタＴＲ６のベース端子とに接続されている。
【０００６】
また、特開２００６−３１９７１１号公報の図１に記載されたゲートドライブ回路では、ＰＮＰトランジスタＴＲ８のコレクタ端子が、ＮＰＮトランジスタＴＲ１０のベース端子に接続されている。更に、ＮＰＮトランジスタＴＲ１０のコレクタ端子が、Ｎ型ＭＯＳＦＥＴＱ２のゲート端子に接続されている。また、ＮＰＮトランジスタＴＲ１０のエミッタ端子が、Ｎ型ＭＯＳＦＥＴＱ２のソース端子に接続されている。
【０００７】
更に、特開２００６−３１９７１１号公報の図１に記載されたゲートドライブ回路では、ＮＰＮトランジスタＴＲ７のコレクタ端子が、ＰＮＰトランジスタＴＲ９のベース端子に接続されている。また、ＰＮＰトランジスタＴＲ９のコレクタ端子が、Ｐ型ＭＯＳＦＥＴＱ１のゲート端子に接続されている。更に、ＰＮＰトランジスタＴＲ９のエミッタ端子が、Ｐ型ＭＯＳＦＥＴＱ１のソース端子に接続されている。
【０００８】
詳細には、特開２００６−３１９７１１号公報の図１に記載されたゲートドライブ回路では、信号源Ｓから正のパルスが入力されると、ＰＮＰトランジスタＴＲ８のベース電位がそのエミッタ電位よりも低くなり、ＰＮＰトランジスタＴＲ８がＯＮする。また、ＮＰＮトランジスタＴＲ５のベース電位がそのエミッタ電位よりも高くなり、ＮＰＮトランジスタＴＲ５がＯＮする。
【０００９】
ＰＮＰトランジスタＴＲ８がＯＮすると、ＮＰＮトランジスタＴＲ１０のベース電位がそのエミッタ電位よりも高くなり、ＮＰＮトランジスタＴＲ１０がＯＮする。それにより、Ｎ型ＭＯＳＦＥＴＱ２のゲート電位がそのソース電位とほぼ等しくなり、Ｎ型ＭＯＳＦＥＴＱ２がＯＦＦする。
【００１０】
一方、ＮＰＮトランジスタＴＲ５がＯＮすると、ＰＮＰトランジスタＴＲ２のベース電位がそのエミッタ電位よりも低くなり、ＰＮＰトランジスタＴＲ２がＯＮする。ＰＮＰトランジスタＴＲ２がＯＮすると、Ｐ型ＭＯＳＦＥＴＱ１のゲート電位がそのソース電位よりも低くなり、Ｐ型ＭＯＳＦＥＴＱ１がＯＮする。その結果、＋ＶＤラインから主ＩＧＢＴのゲート端子に正電圧が供給され、主ＩＧＢＴがＯＮする。
【００１１】
特開２００６−３１９７１１号公報の図１に記載されたゲートドライブ回路では、Ｐ型ＭＯＳＦＥＴＱ１がＯＦＦからＯＮに切り換わる前にＮ型ＭＯＳＦＥＴＱ２がＯＮからＯＦＦに切り換わるように、エミッタ接地されたＮＰＮトランジスタＴＲ５よりも応答速度が速い、ベース接地されたＰＮＰトランジスタＴＲ８によって、Ｎ型ＭＯＳＦＥＴＱ２がＯＮからＯＦＦに切り換えられる。
【００１２】
また、特開２００６−３１９７１１号公報の図１に記載されたゲートドライブ回路では、Ｎ型ＭＯＳＦＥＴＱ２がＯＮからＯＦＦに切り換わった後にＰ型ＭＯＳＦＥＴＱ１がＯＦＦからＯＮに切り換わるように、つまり、Ｐ型ＭＯＳＦＥＴＱ１のゲート電位が、所定の時間をかけて、そのソース電位よりも低くなるように、ＮＰＮトランジスタＴＲ５のコレクタ端子とＰ型ＭＯＳＦＥＴＱ１のゲート端子との間に抵抗ＲＢ１とＰＮＰトランジスタＴＲ２と抵抗ＲＥ１とが配置されている。
【００１３】
そのため、特開２００６−３１９７１１号公報の図１に記載されたゲートドライブ回路では、Ｎ型ＭＯＳＦＥＴＱ２がＯＮからＯＦＦに切り換わる前にＰ型ＭＯＳＦＥＴＱ１がＯＦＦからＯＮに切り換わってしまうのを回避することができる。
【００１４】
また、特開２００６−３１９７１１号公報の図１に記載されたゲートドライブ回路では、信号源Ｓから負のパルスが入力されると、ＮＰＮトランジスタＴＲ７のベース電位がそのエミッタ電位よりも高くなり、ＮＰＮトランジスタＴＲ７がＯＮする。また、ＰＮＰトランジスタＴＲ６のベース電位がそのエミッタ電位よりも低くなり、ＰＮＰトランジスタＴＲ６がＯＮする。
【００１５】
ＮＰＮトランジスタＴＲ７がＯＮすると、ＰＮＰトランジスタＴＲ９のベース電位がそのエミッタ電位よりも低くなり、ＰＮＰトランジスタＴＲ９がＯＮする。それにより、Ｐ型ＭＯＳＦＥＴＱ１のゲート電位がそのソース電位とほぼ等しくなり、Ｐ型ＭＯＳＦＥＴＱ１がＯＦＦする。
【００１６】
一方、ＰＮＰトランジスタＴＲ６がＯＮすると、ＮＰＮトランジスタＴＲ３のベース電位がそのエミッタ電位よりも高くなり、ＮＰＮトランジスタＴＲ３がＯＮする。ＮＰＮトランジスタＴＲ３がＯＮすると、Ｎ型ＭＯＳＦＥＴＱ２のゲート電位がそのソース電位よりも高くなり、Ｎ型ＭＯＳＦＥＴＱ２がＯＮする。その結果、−ＶＤラインから主ＩＧＢＴのゲート端子に負電圧が供給され、主ＩＧＢＴがＯＦＦする。
【００１７】
特開２００６−３１９７１１号公報の図１に記載されたゲートドライブ回路では、Ｎ型ＭＯＳＦＥＴＱ２がＯＦＦからＯＮに切り換わる前にＰ型ＭＯＳＦＥＴＱ１がＯＮからＯＦＦに切り換わるように、エミッタ接地されたＰＮＰトランジスタＴＲ６よりも応答速度が速い、ベース接地されたＮＰＮトランジスタＴＲ７によって、Ｐ型ＭＯＳＦＥＴＱ１がＯＮからＯＦＦに切り換えられる。
【００１８】
また、特開２００６−３１９７１１号公報の図１に記載されたゲートドライブ回路では、Ｐ型ＭＯＳＦＥＴＱ１がＯＮからＯＦＦに切り換わった後にＮ型ＭＯＳＦＥＴＱ２がＯＦＦからＯＮに切り換わるように、つまり、Ｎ型ＭＯＳＦＥＴＱ２のゲート電位が、所定の時間をかけて、そのソース電位よりも高くなるように、ＰＮＰトランジスタＴＲ６のコレクタ端子とＮ型ＭＯＳＦＥＴＱ２のゲート端子との間に抵抗ＲＢ２とＮＰＮトランジスタＴＲ３と抵抗ＲＥ２とが配置されている。
【００１９】
そのため、特開２００６−３１９７１１号公報の図１に記載されたゲートドライブ回路では、Ｐ型ＭＯＳＦＥＴＱ１がＯＮからＯＦＦに切り換わる前にＮ型ＭＯＳＦＥＴＱ２がＯＦＦからＯＮに切り換わってしまうのを回避することができる。
【００２０】
【特許文献１】特開２００６−３１９７１１号公報の図１
【発明の開示】
【発明が解決しようとする課題】
【００２１】
ところで、特開２００６−３１９７１１号公報の図１に記載されたゲートドライブ回路では、上述したように、Ｐ型ＭＯＳＦＥＴＱ１のゲート電位が、所定の時間をかけて、そのソース電位よりも低くなるように、ＮＰＮトランジスタＴＲ５のコレクタ端子とＰ型ＭＯＳＦＥＴＱ１のゲート端子との間に抵抗ＲＢ１とＰＮＰトランジスタＴＲ２と抵抗ＲＥ１とが配置されている。
【００２２】
ところが、ＮＰＮトランジスタＴＲ５のコレクタ端子とＰ型ＭＯＳＦＥＴＱ１のゲート端子との間に配置される部品数が多くなればなるほど、例えば厳しい使用条件下でゲートドライブ回路が使用される場合などに、ＮＰＮトランジスタＴＲ５のコレクタ端子とＰ型ＭＯＳＦＥＴＱ１のゲート端子との間に配置される部品のいずれかが故障する可能性が高くなり、ゲートドライブ回路の信頼性が低くなってしまう。
【００２３】
また、ＮＰＮトランジスタＴＲ５のコレクタ端子とＰ型ＭＯＳＦＥＴＱ１のゲート端子との間に配置される部品数が多くなればなるほど、ゲートドライブ回路全体のコストが嵩んでしまう。
【００２４】
更に、特開２００６−３１９７１１号公報の図１に記載されたゲートドライブ回路では、上述したように、Ｎ型ＭＯＳＦＥＴＱ２のゲート電位が、所定の時間をかけて、そのソース電位よりも高くなるように、ＰＮＰトランジスタＴＲ６のコレクタ端子とＮ型ＭＯＳＦＥＴＱ２のゲート端子との間に抵抗ＲＢ２とＮＰＮトランジスタＴＲ３と抵抗ＲＥ２とが配置されている。
【００２５】
ところが、ＰＮＰトランジスタＴＲ６のコレクタ端子とＮ型ＭＯＳＦＥＴＱ２のゲート端子との間に配置される部品数が多くなればなるほど、例えば厳しい使用条件下でゲートドライブ回路が使用される場合などに、ＰＮＰトランジスタＴＲ６のコレクタ端子とＮ型ＭＯＳＦＥＴＱ２のゲート端子との間に配置される部品のいずれかが故障する可能性が高くなり、ゲートドライブ回路の信頼性が低くなってしまう。
【００２６】
また、ＰＮＰトランジスタＴＲ６のコレクタ端子とＮ型ＭＯＳＦＥＴＱ２のゲート端子との間に配置される部品数が多くなればなるほど、ゲートドライブ回路全体のコストが嵩んでしまう。
【００２７】
上述した点に鑑み、本発明者等は、Ｐ型ＭＯＳＦＥＴＱ１およびＮ型ＭＯＳＦＥＴＱ２が同時に導通してしまうおそれを確実に排除しつつ、特開２００６−３１９７１１号公報の図１に記載されたゲートドライブ回路よりも、ＮＰＮトランジスタＴＲ５のコレクタ端子とＰ型ＭＯＳＦＥＴＱ１のゲート端子との間に配置される部品数、および、ＰＮＰトランジスタＴＲ６のコレクタ端子とＮ型ＭＯＳＦＥＴＱ２のゲート端子との間に配置される部品数を低減したゲートドライブ回路について鋭意研究を行った。
【００２８】
研究の結果、本発明者等は、ＮＰＮトランジスタＴＲ５のコレクタ端子とＰ型ＭＯＳＦＥＴＱ１のゲート端子との間に配置される抵抗ＲＥ１の値を約２２０Ω〜約１ｋΩに設定することにより、ＮＰＮトランジスタＴＲ５のコレクタ端子とＰ型ＭＯＳＦＥＴＱ１のゲート端子との間に抵抗ＲＥ１のみを配置した場合であっても、Ｎ型ＭＯＳＦＥＴＱ２がＯＮからＯＦＦに切り換わる前にＰ型ＭＯＳＦＥＴＱ１がＯＦＦからＯＮに切り換わってしまうのを確実に回避できることを見出したのである。
【００２９】
また、本発明者等は、ＰＮＰトランジスタＴＲ６のコレクタ端子とＮ型ＭＯＳＦＥＴＱ２のゲート端子との間に配置される抵抗ＲＥ２の値を約２２０Ω〜約１ｋΩに設定することにより、ＰＮＰトランジスタＴＲ６のコレクタ端子とＮ型ＭＯＳＦＥＴＱ２のゲート端子との間に抵抗ＲＥ２のみを配置した場合であっても、Ｐ型ＭＯＳＦＥＴＱ１がＯＮからＯＦＦに切り換わる前にＮ型ＭＯＳＦＥＴＱ２がＯＦＦからＯＮに切り換わってしまうのを確実に回避できることを見出したのである。
【００３０】
つまり、本発明は、特開２００６−３１９７１１号公報の図１に記載されたゲートドライブ回路よりも部品数を低減することによってゲートドライブ回路の信頼性を向上させ、かつ、ゲートドライブ回路全体のコストを低減しつつ、主スイッチング素子を駆動するためのＰ型ＭＯＳＦＥＴおよびＮ型ＭＯＳＦＥＴが同時に導通してしまうおそれを確実に排除することができるゲートドライブ回路を提供することを目的とする。
【課題を解決するための手段】
【００３１】
請求項１に記載の発明によれば、主スイッチング素子Ｑ０を駆動するためのＰ型ＭＯＳＦＥＴ１とＮ型ＭＯＳＦＥＴ２とを具備し、Ｐ型ＭＯＳＦＥＴ１およびＮ型ＭＯＳＦＥＴ２のドレイン端子が主スイッチング素子Ｑ０のゲート端子に接続され、Ｐ型ＭＯＳＦＥＴ１のソース端子がＶ＋ラインに接続され、Ｎ型ＭＯＳＦＥＴ２のソース端子がＶ−ラインに接続され、正または負のパルスを発生させるための信号源Ｓが、ベース接地されたＰＮＰトランジスタＴｒ２のエミッタ端子と、エミッタ接地されたＮＰＮトランジスタＴｒ３のベース端子と、ベース接地されたＮＰＮトランジスタＴｒ１のエミッタ端子と、エミッタ接地されたＰＮＰトランジスタＴｒ５のベース端子とに接続され、ＰＮＰトランジスタＴｒ２のコレクタ端子が、ＮＰＮトランジスタＴｒ６のベース端子に接続され、ＮＰＮトランジスタＴｒ６のコレクタ端子が、Ｎ型ＭＯＳＦＥＴ２のゲート端子に接続され、ＮＰＮトランジスタＴｒ６のエミッタ端子が、Ｎ型ＭＯＳＦＥＴ２のソース端子に接続され、ＮＰＮトランジスタＴｒ１のコレクタ端子が、ＰＮＰトランジスタＴｒ４のベース端子に接続され、ＰＮＰトランジスタＴｒ４のコレクタ端子が、Ｐ型ＭＯＳＦＥＴ１のゲート端子に接続され、ＰＮＰトランジスタＴｒ４のエミッタ端子が、Ｐ型ＭＯＳＦＥＴ１のソース端子に接続されたゲートドライブ回路において、ＮＰＮトランジスタＴｒ３のコレクタ端子とＰ型ＭＯＳＦＥＴ１のゲート端子とを接続すると共に、ＮＰＮトランジスタＴｒ３のコレクタ端子とＰ型ＭＯＳＦＥＴ１のゲート端子との間に抵抗Ｒ３のみを配置し、抵抗Ｒ３の値を約２２０Ω〜約１ｋΩに設定し、ＰＮＰトランジスタＴｒ５のコレクタ端子とＮ型ＭＯＳＦＥＴ２のゲート端子とを接続すると共に、ＰＮＰトランジスタＴｒ５のコレクタ端子とＮ型ＭＯＳＦＥＴ２のゲート端子との間に抵抗Ｒ４のみを配置し、抵抗Ｒ４の値を約２２０Ω〜約１ｋΩに設定したことを特徴とするゲートドライブ回路が提供される。
【００３２】
請求項２に記載の発明によれば、Ｐ型ＭＯＳＦＥＴ１のドレイン端子と主スイッチング素子Ｑ０のゲート端子との間に抵抗ＲＧ１を配置し、Ｎ型ＭＯＳＦＥＴ２のドレイン端子と主スイッチング素子Ｑ０のゲート端子との間に抵抗ＲＧ２を配置したことを特徴とする請求項１に記載のゲートドライブ回路が提供される。
【００３３】
請求項３に記載の発明によれば、抵抗を介することなくＰＮＰトランジスタＴｒ２のコレクタ端子とＮＰＮトランジスタＴｒ６のベース端子とを直接接続し、抵抗を介することなくＮＰＮトランジスタＴｒ１のコレクタ端子とＰＮＰトランジスタＴｒ４のベース端子とを直接接続したことを特徴とする請求項１又は２に記載のゲートドライブ回路が提供される。
【００３４】
請求項４に記載の発明によれば、主スイッチング素子Ｑ０を駆動するためのＮ型ＭＯＳＦＥＴ３を具備し、Ｎ型ＭＯＳＦＥＴ３のドレイン端子が主スイッチング素子Ｑ０のゲート端子に接続され、Ｎ型ＭＯＳＦＥＴ３のソース端子がＶ−ラインに接続され、正常時運転継続信号としての正のパルスまたは異常時運転停止信号としての負のパルスを発生させるための信号源Ｓ’が、ベース接地されたＰＮＰトランジスタＴｒ７のエミッタ端子と、エミッタ接地されたＰＮＰトランジスタＴｒ８のベース端子とに接続され、ＰＮＰトランジスタＴｒ７のコレクタ端子が、ＮＰＮトランジスタＴｒ９のベース端子に接続され、ＮＰＮトランジスタＴｒ９のコレクタ端子が、Ｎ型ＭＯＳＦＥＴ３のゲート端子に接続され、ＮＰＮトランジスタＴｒ９のエミッタ端子が、Ｎ型ＭＯＳＦＥＴ３のソース端子に接続され、ＰＮＰトランジスタＴｒ８のコレクタ端子が、Ｎ型ＭＯＳＦＥＴ３のゲート端子に接続され、主スイッチング素子Ｑ０としてのＩＧＢＴのゲート−エミッタ間電圧と、コレクタ−エミッタ間電圧と、コレクタ−エミッタ間電流とに基づいて正常時運転継続信号としての正のパルスまたは異常時運転停止信号としての負のパルスを信号源Ｓ’から入力することを特徴とする請求項１〜３のいずれか一項に記載のゲートドライブ回路が提供される。
【発明の効果】
【００３５】
請求項１に記載のゲートドライブ回路では、主スイッチング素子Ｑ０を駆動するためのＰ型ＭＯＳＦＥＴ１とＮ型ＭＯＳＦＥＴ２とが設けられている。更に、Ｐ型ＭＯＳＦＥＴ１およびＮ型ＭＯＳＦＥＴ２のドレイン端子が主スイッチング素子Ｑ０のゲート端子に接続されている。また、Ｐ型ＭＯＳＦＥＴ１のソース端子がＶ＋ラインに接続され、Ｎ型ＭＯＳＦＥＴ２のソース端子がＶ−ラインに接続されている。
【００３６】
更に、請求項１に記載のゲートドライブ回路では、正または負のパルスを発生させるための信号源Ｓが、ベース接地されたＰＮＰトランジスタＴｒ２のエミッタ端子と、エミッタ接地されたＮＰＮトランジスタＴｒ３のベース端子と、ベース接地されたＮＰＮトランジスタＴｒ１のエミッタ端子と、エミッタ接地されたＰＮＰトランジスタＴｒ５のベース端子とに接続されている。
【００３７】
また、請求項１に記載のゲートドライブ回路では、ＰＮＰトランジスタＴｒ２のコレクタ端子が、ＮＰＮトランジスタＴｒ６のベース端子に接続されている。更に、ＮＰＮトランジスタＴｒ６のコレクタ端子が、Ｎ型ＭＯＳＦＥＴ２のゲート端子に接続されている。また、ＮＰＮトランジスタＴｒ６のエミッタ端子が、Ｎ型ＭＯＳＦＥＴ２のソース端子に接続されている。
【００３８】
更に、請求項１に記載のゲートドライブ回路では、ＮＰＮトランジスタＴｒ１のコレクタ端子が、ＰＮＰトランジスタＴｒ４のベース端子に接続されている。また、ＰＮＰトランジスタＴｒ４のコレクタ端子が、Ｐ型ＭＯＳＦＥＴ１のゲート端子に接続されている。更に、ＰＮＰトランジスタＴｒ４のエミッタ端子が、Ｐ型ＭＯＳＦＥＴ１のソース端子に接続されている。
【００３９】
また、請求項１に記載のゲートドライブ回路では、ＮＰＮトランジスタＴｒ３のコレクタ端子が、Ｐ型ＭＯＳＦＥＴ１のゲート端子に接続されている。更に、ＰＮＰトランジスタＴｒ５のコレクタ端子が、Ｎ型ＭＯＳＦＥＴ２のゲート端子に接続されている。
【００４０】
詳細には、請求項１に記載のゲートドライブ回路では、信号源Ｓから正のパルスが入力されると、ＰＮＰトランジスタＴｒ２のベース電位がそのエミッタ電位よりも低くなり、ＰＮＰトランジスタＴｒ２がＯＮする。また、ＮＰＮトランジスタＴｒ３のベース電位がそのエミッタ電位よりも高くなり、ＮＰＮトランジスタＴｒ３がＯＮする。
【００４１】
ＰＮＰトランジスタＴｒ２がＯＮすると、ＮＰＮトランジスタＴｒ６のベース電位がそのエミッタ電位よりも高くなり、ＮＰＮトランジスタＴｒ６がＯＮする。それにより、Ｎ型ＭＯＳＦＥＴ２のゲート電位がそのソース電位とほぼ等しくなり、Ｎ型ＭＯＳＦＥＴＱ２がＯＦＦする。
【００４２】
一方、ＮＰＮトランジスタＴｒ３がＯＮすると、Ｐ型ＭＯＳＦＥＴ１のゲート電位がそのソース電位よりも低くなり、Ｐ型ＭＯＳＦＥＴ１がＯＮする。その結果、Ｖ＋ラインから主スイッチング素子Ｑ０のゲート端子に正電圧が供給され、主スイッチング素子Ｑ０がＯＮする。
【００４３】
請求項１に記載のゲートドライブ回路では、Ｐ型ＭＯＳＦＥＴ１がＯＦＦからＯＮに切り換わる前にＮ型ＭＯＳＦＥＴ２がＯＮからＯＦＦに切り換わるように、エミッタ接地されたＮＰＮトランジスタＴｒ３よりも応答速度が速い、ベース接地されたＰＮＰトランジスタＴｒ２によって、Ｎ型ＭＯＳＦＥＴ２がＯＮからＯＦＦに切り換えられる。
【００４４】
また、請求項１に記載のゲートドライブ回路では、Ｎ型ＭＯＳＦＥＴ２がＯＮからＯＦＦに切り換わった後にＰ型ＭＯＳＦＥＴ１がＯＦＦからＯＮに切り換わるように、つまり、Ｐ型ＭＯＳＦＥＴ１のゲート電位が、所定の時間をかけて、そのソース電位よりも低くなるように、ＮＰＮトランジスタＴｒ３のコレクタ端子とＰ型ＭＯＳＦＥＴ１のゲート端子との間に抵抗Ｒ３が配置され、抵抗Ｒ３の値が約２２０Ω〜約１ｋΩに設定されている。
【００４５】
そのため、請求項１に記載のゲートドライブ回路によれば、Ｎ型ＭＯＳＦＥＴ２がＯＮからＯＦＦに切り換わる前にＰ型ＭＯＳＦＥＴ１がＯＦＦからＯＮに切り換わってしまうのを確実に回避することができる。
【００４６】
更に、請求項１に記載のゲートドライブ回路では、ＮＰＮトランジスタＴｒ３のコレクタ端子とＰ型ＭＯＳＦＥＴ１のゲート端子との間に抵抗Ｒ３のみが配置され、抵抗Ｒ３の値が約２２０Ω〜約１ｋΩに設定されている。
【００４７】
そのため、請求項１に記載のゲートドライブ回路によれば、ＮＰＮトランジスタＴＲ５のコレクタ端子とＰ型ＭＯＳＦＥＴＱ１のゲート端子との間に抵抗ＲＢ１とＰＮＰトランジスタＴＲ２と抵抗ＲＥ１とが配置されている特開２００６−３１９７１１号公報の図１に記載されたゲートドライブ回路よりも、部品数を低減することによってゲートドライブ回路の信頼性を向上させ、かつ、ゲートドライブ回路全体のコストを低減しつつ、Ｎ型ＭＯＳＦＥＴ２がＯＮからＯＦＦに切り換わる前にＰ型ＭＯＳＦＥＴ１がＯＦＦからＯＮに切り換わってしまうのを確実に回避することができる。
【００４８】
また、請求項１に記載のゲートドライブ回路では、信号源Ｓから負のパルスが入力されると、ＮＰＮトランジスタＴｒ１のベース電位がそのエミッタ電位よりも高くなり、ＮＰＮトランジスタＴｒ１がＯＮする。また、ＰＮＰトランジスタＴｒ５のベース電位がそのエミッタ電位よりも低くなり、ＰＮＰトランジスタＴｒ５がＯＮする。
【００４９】
ＮＰＮトランジスタＴｒ１がＯＮすると、ＰＮＰトランジスタＴｒ４のベース電位がそのエミッタ電位よりも低くなり、ＰＮＰトランジスタＴｒ４がＯＮする。それにより、Ｐ型ＭＯＳＦＥＴ１のゲート電位がそのソース電位とほぼ等しくなり、Ｐ型ＭＯＳＦＥＴ１がＯＦＦする。
【００５０】
一方、ＰＮＰトランジスタＴｒ５がＯＮすると、Ｎ型ＭＯＳＦＥＴ２のゲート電位がそのソース電位よりも高くなり、Ｎ型ＭＯＳＦＥＴ２がＯＮする。その結果、Ｖ−ラインから主スイッチング素子Ｑ０のゲート端子に負電圧が供給され、主スイッチング素子Ｑ０がＯＦＦする。
【００５１】
請求項１に記載のゲートドライブ回路では、Ｎ型ＭＯＳＦＥＴ２がＯＦＦからＯＮに切り換わる前にＰ型ＭＯＳＦＥＴ１がＯＮからＯＦＦに切り換わるように、エミッタ接地されたＰＮＰトランジスタＴｒ５よりも応答速度が速い、ベース接地されたＮＰＮトランジスタＴｒ１によって、Ｐ型ＭＯＳＦＥＴ１がＯＮからＯＦＦに切り換えられる。
【００５２】
また、請求項１に記載のゲートドライブ回路では、Ｐ型ＭＯＳＦＥＴ１がＯＮからＯＦＦに切り換わった後にＮ型ＭＯＳＦＥＴ２がＯＦＦからＯＮに切り換わるように、つまり、Ｎ型ＭＯＳＦＥＴ２のゲート電位が、所定の時間をかけて、そのソース電位よりも高くなるように、ＰＮＰトランジスタＴｒ５のコレクタ端子とＮ型ＭＯＳＦＥＴ２のゲート端子との間に抵抗Ｒ４が配置され、抵抗Ｒ４の値が約２２０Ω〜約１ｋΩに設定されている。
【００５３】
そのため、請求項１に記載のゲートドライブ回路によれば、Ｐ型ＭＯＳＦＥＴ１がＯＮからＯＦＦに切り換わる前にＮ型ＭＯＳＦＥＴ２がＯＦＦからＯＮに切り換わってしまうのを確実に回避することができる。
【００５４】
更に、請求項１に記載のゲートドライブ回路では、ＰＮＰトランジスタＴｒ５のコレクタ端子とＮ型ＭＯＳＦＥＴ２のゲート端子との間に抵抗Ｒ４のみが配置され、抵抗Ｒ４の値が約２２０Ω〜約１ｋΩに設定されている。
【００５５】
そのため、請求項１に記載のゲートドライブ回路によれば、ＰＮＰトランジスタＴＲ６のコレクタ端子とＮ型ＭＯＳＦＥＴＱ２のゲート端子との間に抵抗ＲＢ２とＮＰＮトランジスタＴＲ３と抵抗ＲＥ２とが配置されている特開２００６−３１９７１１号公報の図１に記載されたゲートドライブ回路よりも、部品数を低減することによってゲートドライブ回路の信頼性を向上させ、かつ、ゲートドライブ回路全体のコストを低減しつつ、Ｐ型ＭＯＳＦＥＴ１がＯＮからＯＦＦに切り換わる前にＮ型ＭＯＳＦＥＴ２がＯＦＦからＯＮに切り換わってしまうのを確実に回避することができる。
【００５６】
換言すれば、請求項１に記載のゲートドライブ回路によれば、特開２００６−３１９７１１号公報の図１に記載されたゲートドライブ回路よりも部品数を低減することによってゲートドライブ回路の信頼性を向上させ、かつ、ゲートドライブ回路全体のコストを低減しつつ、主スイッチング素子Ｑ０を駆動するためのＰ型ＭＯＳＦＥＴ１およびＮ型ＭＯＳＦＥＴ２が同時に導通してしまうおそれを確実に排除することができる。
【００５７】
請求項２に記載のゲートドライブ回路では、Ｐ型ＭＯＳＦＥＴ１のドレイン端子と主スイッチング素子Ｑ０のゲート端子との間に抵抗ＲＧ１が配置されている。そのため、請求項２に記載のゲートドライブ回路によれば、Ｐ型ＭＯＳＦＥＴ１がＯＮした瞬間にＶ＋ラインから主スイッチング素子Ｑ０のゲート端子に過大な正電圧が供給されてしまうのを回避することができる。つまり、請求項２に記載のゲートドライブ回路によれば、Ｐ型ＭＯＳＦＥＴＱ１のドレイン端子と主スイッチング素子としての主ＩＧＢＴのゲート端子との間に抵抗が配置されていない特開２００６−３１９７１１号公報の図１に記載されたゲートドライブ回路よりも主スイッチング素子Ｑ０を安全に保護することができる。
【００５８】
また、請求項２に記載のゲートドライブ回路では、Ｎ型ＭＯＳＦＥＴ２のドレイン端子と主スイッチング素子Ｑ０のゲート端子との間に抵抗ＲＧ２が配置されている。そのため、請求項２に記載のゲートドライブ回路によれば、Ｎ型ＭＯＳＦＥＴ２がＯＮした瞬間にＶ−ラインから主スイッチング素子Ｑ０のゲート端子に過大な負電圧が供給されてしまうのを回避することができる。つまり、請求項２に記載のゲートドライブ回路によれば、Ｎ型ＭＯＳＦＥＴＱ２のドレイン端子と主スイッチング素子としての主ＩＧＢＴのゲート端子との間に抵抗が配置されていない特開２００６−３１９７１１号公報の図１に記載されたゲートドライブ回路よりも主スイッチング素子Ｑ０を安全に保護することができる。
【００５９】
請求項３に記載のゲートドライブ回路では、ＰＮＰトランジスタＴｒ２のコレクタ端子と、ＮＰＮトランジスタＴｒ６のベース端子とが、抵抗を介することなく、直接接続されている。そのため、請求項３に記載のゲートドライブ回路によれば、ＰＮＰトランジスタＴＲ８のコレクタ端子とＮＰＮトランジスタＴＲ１０のベース端子との間に抵抗Ｒ６が配置されている特開２００６−３１９７１１号公報の図１に記載されたゲートドライブ回路よりもＮ型ＭＯＳＦＥＴ２をＯＮからＯＦＦに迅速に切り換えることができる。
【００６０】
また、請求項３に記載のゲートドライブ回路では、ＮＰＮトランジスタＴｒ１のコレクタ端子と、ＰＮＰトランジスタＴｒ４のベース端子とが、抵抗を介することなく、直接接続されている。そのため、請求項３に記載のゲートドライブ回路によれば、ＮＰＮトランジスタＴＲ７のコレクタ端子とＰＮＰトランジスタＴＲ９のベース端子との間に抵抗Ｒ５が配置されている特開２００６−３１９７１１号公報の図１に記載されたゲートドライブ回路よりもＰ型ＭＯＳＦＥＴ１をＯＮからＯＦＦに迅速に切り換えることができる。
【００６１】
請求項４に記載のゲートドライブ回路では、主スイッチング素子Ｑ０を駆動するためのＮ型ＭＯＳＦＥＴ３が設けられている。更に、Ｎ型ＭＯＳＦＥＴ３のドレイン端子が主スイッチング素子Ｑ０のゲート端子に接続されている。また、Ｎ型ＭＯＳＦＥＴ３のソース端子がＶ−ラインに接続されている。
【００６２】
更に、請求項４に記載のゲートドライブ回路では、正常時運転継続信号としての正のパルスまたは異常時運転停止信号としての負のパルスを発生させるための信号源Ｓ’が、ベース接地されたＰＮＰトランジスタＴｒ７のエミッタ端子と、エミッタ接地されたＰＮＰトランジスタＴｒ８のベース端子とに接続されている。
【００６３】
また、請求項４に記載のゲートドライブ回路では、ＰＮＰトランジスタＴｒ７のコレクタ端子が、ＮＰＮトランジスタＴｒ９のベース端子に接続されている。更に、ＮＰＮトランジスタＴｒ９のコレクタ端子が、Ｎ型ＭＯＳＦＥＴ３のゲート端子に接続され、ＮＰＮトランジスタＴｒ９のエミッタ端子が、Ｎ型ＭＯＳＦＥＴ３のソース端子に接続されている。また、ＰＮＰトランジスタＴｒ８のコレクタ端子が、Ｎ型ＭＯＳＦＥＴ３のゲート端子に接続されている。
【００６４】
更に、請求項４に記載のゲートドライブ回路では、主スイッチング素子Ｑ０としてのＩＧＢＴのゲート−エミッタ間電圧と、コレクタ−エミッタ間電圧と、コレクタ−エミッタ間電流とに基づいて、正常時運転継続信号としての正のパルスまたは異常時運転停止信号としての負のパルスが、信号源Ｓ’から入力される。
【００６５】
詳細には、請求項４に記載のゲートドライブ回路では、信号源Ｓ’から正常時運転継続信号としての正のパルスが入力されると、ＰＮＰトランジスタＴｒ７のベース電位がそのエミッタ電位よりも低くなり、ＰＮＰトランジスタＴｒ７がＯＮする。ＰＮＰトランジスタＴｒ７がＯＮすると、ＮＰＮトランジスタＴｒ９のベース電位がそのエミッタ電位よりも高くなり、ＮＰＮトランジスタＴｒ９がＯＮする。それにより、Ｎ型ＭＯＳＦＥＴ３のゲート電位がそのソース電位とほぼ等しくなり、Ｎ型ＭＯＳＦＥＴＱ３がＯＦＦする。
【００６６】
一方、信号源Ｓ’から異常時運転停止信号としての負のパルスが入力されると、ＰＮＰトランジスタＴｒ８のベース電位がそのエミッタ電位よりも低くなり、ＰＮＰトランジスタＴｒ８がＯＮする。それにより、Ｎ型ＭＯＳＦＥＴ３のゲート電位がそのソース電位よりも高くなり、Ｎ型ＭＯＳＦＥＴ３がＯＮする。その結果、Ｖ−ラインから主スイッチング素子Ｑ０としてのＩＧＢＴのゲート端子に負電圧が供給され、主スイッチング素子Ｑ０としてのＩＧＢＴがＯＦＦする。
【００６７】
そのため、請求項４に記載のゲートドライブ回路によれば、主スイッチング素子Ｑ０としてのＩＧＢＴの異常時にＩＧＢＴのゲート端子に負電圧を供給し、ＩＧＢＴをＯＦＦすることができる。
【発明を実施するための最良の形態】
【００６８】
以下、本発明のゲートドライブ回路の第１の実施形態について説明する。図１は本発明のゲートドライブ回路の第１の実施形態を示した図である。第１の実施形態のゲートドライブ回路は、本発明者等が研究において性能を確認することができたゲートドライブ回路に相当している。第１の実施形態のゲートドライブ回路では、図１に示すように、主スイッチング素子Ｑ０としてのＩＧＢＴを駆動するためのＰ型ＭＯＳＦＥＴ１（ＩＲＦＲ０２４Ｎ  （５５Ｖ１７Ａ））とＮ型ＭＯＳＦＥＴ２（ＩＲＦＲ９０２４Ｎ  （５５Ｖ１１Ａ））とが設けられている。更に、Ｐ型ＭＯＳＦＥＴ１およびＮ型ＭＯＳＦＥＴ２のドレイン端子が主スイッチング素子Ｑ０のゲート端子に接続されている。また、Ｐ型ＭＯＳＦＥＴ１のソース端子が例えば＋１５Ｖ電源のようなＶ＋ラインに接続され、Ｎ型ＭＯＳＦＥＴ２のソース端子が例えば−１５Ｖ電源のようなＶ−ラインに接続されている。
【００６９】
更に、第１の実施形態のゲートドライブ回路では、図１に示すように、正または負のパルスを発生させるための信号源Ｓが、ベース接地されたＰＮＰトランジスタＴｒ２（２ＳＡ１６０８  （４０Ｖ５００ｍＡ  ｈＦＥ１００−２００）〔バラック時は２ＳＡ１０１５  （５０Ｖ１５０ｍＡ  ｈＦＥ１２０−２４０〕）のエミッタ端子と、エミッタ接地されたＮＰＮトランジスタＴｒ３（２ＳＣ４１７３  （４０Ｖ５００ｍＡ  ｈＦＥ１００−２００）〔バラック時は２ＳＣ１８１５  （５０Ｖ１５０ｍＡ  ｈＦＥ１２０−２４０〕）のベース端子と、ベース接地されたＮＰＮトランジスタＴｒ１（２ＳＣ４１７３  （４０Ｖ５００ｍＡ  ｈＦＥ１００−２００）〔バラック時は２ＳＣ１８１５  （５０Ｖ１５０ｍＡ  ｈＦＥ１２０−２４０〕）のエミッタ端子と、エミッタ接地されたＰＮＰトランジスタＴｒ５（２ＳＡ１６０８  （４０Ｖ５００ｍＡ  ｈＦＥ１００−２００）〔バラック時は２ＳＡ１０１５  （５０Ｖ１５０ｍＡ  ｈＦＥ１２０−２４０〕）のベース端子とに接続されている。詳細には、信号源Ｓが、抵抗Ｒ１（約５ｋΩ〜約１０ｋΩ（１／４Ｗ））を介して、エミッタ接地されたＮＰＮトランジスタＴｒ３のベース端子と、ベース接地されたＮＰＮトランジスタＴｒ１のエミッタ端子とに接続されている。また、信号源Ｓが、抵抗Ｒ２（約５ｋΩ〜約１０ｋΩ（１／４Ｗ））を介して、ベース接地されたＰＮＰトランジスタＴｒ２のエミッタ端子と、エミッタ接地されたＰＮＰトランジスタＴｒ５のベース端子とに接続されている。
【００７０】
また、第１の実施形態のゲートドライブ回路では、図１に示すように、ＰＮＰトランジスタＴｒ２のコレクタ端子が、ＮＰＮトランジスタＴｒ６（２ＳＣ４１７３  （４０Ｖ５００ｍＡ  ｈＦＥ１００−２００）〔バラック時は２ＳＣ１８１５  （５０Ｖ１５０ｍＡ  ｈＦＥ１２０−２４０〕）のベース端子に接続されている。更に、ＮＰＮトランジスタＴｒ６のコレクタ端子が、Ｎ型ＭＯＳＦＥＴ２のゲート端子に接続されている。また、ＮＰＮトランジスタＴｒ６のエミッタ端子が、Ｎ型ＭＯＳＦＥＴ２のソース端子に接続されている。更に、ＮＰＮトランジスタＴｒ１のコレクタ端子が、ＰＮＰトランジスタＴｒ４（２ＳＡ１６０８  （４０Ｖ５００ｍＡ  ｈＦＥ１００−２００）〔バラック時は２ＳＡ１０１５  （５０Ｖ１５０ｍＡ  ｈＦＥ１２０−２４０〕）のベース端子に接続されている。また、ＰＮＰトランジスタＴｒ４のコレクタ端子が、Ｐ型ＭＯＳＦＥＴ１のゲート端子に接続されている。更に、ＰＮＰトランジスタＴｒ４のエミッタ端子が、Ｐ型ＭＯＳＦＥＴ１のソース端子に接続されている。また、ＮＰＮトランジスタＴｒ３のコレクタ端子が、Ｐ型ＭＯＳＦＥＴ１のゲート端子に接続されている。更に、ＰＮＰトランジスタＴｒ５のコレクタ端子が、Ｎ型ＭＯＳＦＥＴ２のゲート端子に接続されている。
【００７１】
図２は図１中のＰ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５，Ｐ６，Ｐ７，Ｐ８の電位と時間との関係を示した図である。第１の実施形態のゲートドライブ回路では、図１および図２に示すように、信号源Ｓから正のパルスが入力されると（図２中の時間ＴＡ）、ＰＮＰトランジスタＴｒ２のベース電位（≒０Ｖ）がそのエミッタ電位（≒Ｐ３点の電位）よりも低くなり、ＰＮＰトランジスタＴｒ２がＯＮする（図２中の時間ＴＣ）。また、ＮＰＮトランジスタＴｒ３のベース電位（≒Ｐ２点の電位）がそのエミッタ電位（≒０Ｖ）よりも高くなり、ＮＰＮトランジスタＴｒ３がＯＮする（図２中の時間ＴＤ）。
【００７２】
ＰＮＰトランジスタＴｒ２がＯＮすると、ＮＰＮトランジスタＴｒ６のベース電位（≒Ｐ５の電位）がそのエミッタ電位（≒−１５Ｖ）よりも高くなり、ＮＰＮトランジスタＴｒ６がＯＮする（図２中の時間ＴＤ）。それにより、Ｎ型ＭＯＳＦＥＴ２のゲート電位（≒Ｐ７の電位）がそのソース電位（≒−１５Ｖ）とほぼ等しくなり、Ｎ型ＭＯＳＦＥＴＱ２がＯＦＦする（図２中の時間ＴＥ）。
【００７３】
一方、ＮＰＮトランジスタＴｒ３がＯＮすると、Ｐ型ＭＯＳＦＥＴ１のゲート電位（≒Ｐ６の電位）がそのソース電位（≒＋１５Ｖ）よりも低くなり、Ｐ型ＭＯＳＦＥＴ１がＯＮする（図２中の時間ＴＦ）。その結果、Ｖ＋ラインから主スイッチング素子Ｑ０のゲート端子に正電圧が供給され、主スイッチング素子Ｑ０がＯＮする（図２中の時間ＴＧ）。
【００７４】
第１の実施形態のゲートドライブ回路では、図１および図２に示すように、図２中の時間ＴＦにＰ型ＭＯＳＦＥＴ１がＯＦＦからＯＮに切り換わる前の図２中の時間ＴＥにＮ型ＭＯＳＦＥＴ２がＯＮからＯＦＦに切り換わるように、エミッタ接地されたＮＰＮトランジスタＴｒ３よりも応答速度が速い、ベース接地されたＰＮＰトランジスタＴｒ２によって、Ｎ型ＭＯＳＦＥＴ２がＯＮからＯＦＦに切り換えられる。
【００７５】
また、第１の実施形態のゲートドライブ回路では、図１および図２に示すように、図２中の時間ＴＥにＮ型ＭＯＳＦＥＴ２がＯＮからＯＦＦに切り換わった後の図２中の時間ＴＦにＰ型ＭＯＳＦＥＴ１がＯＦＦからＯＮに切り換わるように、つまり、Ｐ型ＭＯＳＦＥＴ１のゲート電位（≒Ｐ６の電位）が、所定の時間（図２中の遅れ時間ＴＥ〜ＴＦ）をかけて、そのソース電位（≒＋１５Ｖ）よりも低くなるように、ＮＰＮトランジスタＴｒ３のコレクタ端子とＰ型ＭＯＳＦＥＴ１のゲート端子との間に抵抗Ｒ３が配置され、抵抗Ｒ３の値が約２２０Ω〜約１ｋΩ（１／４Ｗ）に設定されている。
【００７６】
そのため、第１の実施形態のゲートドライブ回路によれば、Ｎ型ＭＯＳＦＥＴ２がＯＮからＯＦＦに切り換わる前にＰ型ＭＯＳＦＥＴ１がＯＦＦからＯＮに切り換わってしまうのを確実に回避することができる。
【００７７】
更に、第１の実施形態のゲートドライブ回路では、図１に示すように、ＮＰＮトランジスタＴｒ３のコレクタ端子とＰ型ＭＯＳＦＥＴ１のゲート端子との間に抵抗Ｒ３のみが配置され、抵抗Ｒ３の値が約２２０Ω〜約１ｋΩ（１／４Ｗ）に設定されている。そのため、第１の実施形態のゲートドライブ回路によれば、ＮＰＮトランジスタＴＲ５のコレクタ端子とＰ型ＭＯＳＦＥＴＱ１のゲート端子との間に抵抗ＲＢ１とＰＮＰトランジスタＴＲ２と抵抗ＲＥ１とが配置されている特開２００６−３１９７１１号公報の図１に記載されたゲートドライブ回路よりも、部品数を低減することによってゲートドライブ回路の信頼性を向上させ、かつ、ゲートドライブ回路全体のコストを低減しつつ、Ｎ型ＭＯＳＦＥＴ２がＯＮからＯＦＦに切り換わる前にＰ型ＭＯＳＦＥＴ１がＯＦＦからＯＮに切り換わってしまうのを確実に回避することができる。
【００７８】
また、第１の実施形態のゲートドライブ回路では、図１および図２に示すように、信号源Ｓから負のパルスが入力されると（図２中の時間ＴＨ）、ＮＰＮトランジスタＴｒ１のベース電位（≒０Ｖ）がそのエミッタ電位（≒Ｐ２の電位）よりも高くなり、ＮＰＮトランジスタＴｒ１がＯＮする（図２中の時間ＴＪ）。また、ＰＮＰトランジスタＴｒ５のベース電位（≒Ｐ３の電位）がそのエミッタ電位（≒０Ｖ）よりも低くなり、ＰＮＰトランジスタＴｒ５がＯＮする（図２中の時間ＴＫ）。
【００７９】
ＮＰＮトランジスタＴｒ１がＯＮすると、ＰＮＰトランジスタＴｒ４のベース電位（≒Ｐ４の電位）がそのエミッタ電位（≒＋１５Ｖ）よりも低くなり、ＰＮＰトランジスタＴｒ４がＯＮする（図２中の時間ＴＫ）。それにより、Ｐ型ＭＯＳＦＥＴ１のゲート電位（≒Ｐ６の電位）がそのソース電位（≒＋１５Ｖ）とほぼ等しくなり、Ｐ型ＭＯＳＦＥＴ１がＯＦＦする（図２中の時間ＴＬ）。
【００８０】
一方、ＰＮＰトランジスタＴｒ５がＯＮすると、Ｎ型ＭＯＳＦＥＴ２のゲート電位（≒Ｐ７の電位）がそのソース電位（≒−１５Ｖ）よりも高くなり、Ｎ型ＭＯＳＦＥＴ２がＯＮする（図２中の時間ＴＭ）。その結果、Ｖ−ラインから主スイッチング素子Ｑ０のゲート端子に負電圧が供給され、主スイッチング素子Ｑ０がＯＦＦする（図２中の時間ＴＮ）。
【００８１】
尚、第１の実施形態のゲートドライブ回路では、信号源Ｓから正のパルスが入力される時に、トランジスタＴｒ６のベース−エミッタ間電流が約１ｍＡになり、トランジスタＴｒ６のコレクタ−エミッタ間電流が約５０ｍＡになり、トランジスタＴｒ２のコレクタ−エミッタ間電流が約１ｍＡになり、トランジスタＴｒ３のベース−エミッタ間電流が約１ｍＡになり、トランジスタＴｒ３のコレクタ−エミッタ間電流が約５０ｍＡになり、Ｐ型ＭＯＳＦＥＴ１のソース−ドレイン間電流が約１５Ａになる。また、信号源Ｓから負のパルスが入力される時に、トランジスタＴｒ４のベース−エミッタ間電流が約１ｍＡになり、トランジスタＴｒ４のコレクタ−エミッタ間電流が約５０ｍＡになり、トランジスタＴｒ１のコレクタ−エミッタ間電流が約１ｍＡになり、トランジスタＴｒ５のベース−エミッタ間電流が約１ｍＡになり、トランジスタＴｒ５のコレクタ−エミッタ間電流が約５０ｍＡになり、Ｎ型ＭＯＳＦＥＴ２のソース−ドレイン間電流が約１５Ａになる。
【００８２】
第１の実施形態のゲートドライブ回路では、図１および図２に示すように、図２中の時間ＴＭにＮ型ＭＯＳＦＥＴ２がＯＦＦからＯＮに切り換わる前の図２中の時間ＴＬにＰ型ＭＯＳＦＥＴ１がＯＮからＯＦＦに切り換わるように、エミッタ接地されたＰＮＰトランジスタＴｒ５よりも応答速度が速い、ベース接地されたＮＰＮトランジスタＴｒ１によって、Ｐ型ＭＯＳＦＥＴ１がＯＮからＯＦＦに切り換えられる。
【００８３】
また、第１の実施形態のゲートドライブ回路では、図１および図２に示すように、図２中の時間ＴＬにＰ型ＭＯＳＦＥＴ１がＯＮからＯＦＦに切り換わった後の図２中の時間ＴＭにＮ型ＭＯＳＦＥＴ２がＯＦＦからＯＮに切り換わるように、つまり、Ｎ型ＭＯＳＦＥＴ２のゲート電位（≒Ｐ７の電位）が、所定の時間（図２中の遅れ時間ＴＬ〜ＴＭ）をかけて、そのソース電位（≒−１５Ｖ）よりも高くなるように、ＰＮＰトランジスタＴｒ５のコレクタ端子とＮ型ＭＯＳＦＥＴ２のゲート端子との間に抵抗Ｒ４が配置され、抵抗Ｒ４の値が約２２０Ω〜約１ｋΩ（１／４Ｗ）に設定されている。
【００８４】
そのため、第１の実施形態のゲートドライブ回路によれば、Ｐ型ＭＯＳＦＥＴ１がＯＮからＯＦＦに切り換わる前にＮ型ＭＯＳＦＥＴ２がＯＦＦからＯＮに切り換わってしまうのを確実に回避することができる。
【００８５】
更に、第１の実施形態のゲートドライブ回路では、図１に示すように、ＰＮＰトランジスタＴｒ５のコレクタ端子とＮ型ＭＯＳＦＥＴ２のゲート端子との間に抵抗Ｒ４のみが配置され、抵抗Ｒ４の値が約２２０Ω〜約１ｋΩ（１／４Ｗ）に設定されている。そのため、第１の実施形態のゲートドライブ回路によれば、ＰＮＰトランジスタＴＲ６のコレクタ端子とＮ型ＭＯＳＦＥＴＱ２のゲート端子との間に抵抗ＲＢ２とＮＰＮトランジスタＴＲ３と抵抗ＲＥ２とが配置されている特開２００６−３１９７１１号公報の図１に記載されたゲートドライブ回路よりも、部品数を低減することによってゲートドライブ回路の信頼性を向上させ、かつ、ゲートドライブ回路全体のコストを低減しつつ、Ｐ型ＭＯＳＦＥＴ１がＯＮからＯＦＦに切り換わる前にＮ型ＭＯＳＦＥＴ２がＯＦＦからＯＮに切り換わってしまうのを確実に回避することができる。
【００８６】
換言すれば、第１の実施形態のゲートドライブ回路によれば、特開２００６−３１９７１１号公報の図１に記載されたゲートドライブ回路よりも部品数を低減することによってゲートドライブ回路の信頼性を向上させ、かつ、ゲートドライブ回路全体のコストを低減しつつ、主スイッチング素子Ｑ０を駆動するためのＰ型ＭＯＳＦＥＴ１およびＮ型ＭＯＳＦＥＴ２が同時に導通してしまうおそれを確実に排除することができる。
【００８７】
更に、第１の実施形態のゲートドライブ回路では、図１に示すように、Ｐ型ＭＯＳＦＥＴ１のドレイン端子と主スイッチング素子Ｑ０のゲート端子との間に抵抗ＲＧ１（約１Ω〜約５Ω）が配置されている。そのため、第１の実施形態のゲートドライブ回路によれば、Ｐ型ＭＯＳＦＥＴ１がＯＮした瞬間にＶ＋ラインから主スイッチング素子Ｑ０のゲート端子に過大な正電圧が供給されてしまうのを回避することができる。つまり、第１の実施形態のゲートドライブ回路によれば、Ｐ型ＭＯＳＦＥＴＱ１のドレイン端子と主スイッチング素子としての主ＩＧＢＴのゲート端子との間に抵抗が配置されていない特開２００６−３１９７１１号公報の図１に記載されたゲートドライブ回路よりも主スイッチング素子Ｑ０を安全に保護することができる。
【００８８】
また、第１の実施形態のゲートドライブ回路では、図１に示すように、Ｎ型ＭＯＳＦＥＴ２のドレイン端子と主スイッチング素子Ｑ０のゲート端子との間に抵抗ＲＧ２（約１Ω〜約５Ω）が配置されている。そのため、第１の実施形態のゲートドライブ回路によれば、Ｎ型ＭＯＳＦＥＴ２がＯＮした瞬間にＶ−ラインから主スイッチング素子Ｑ０のゲート端子に過大な負電圧が供給されてしまうのを回避することができる。つまり、第１の実施形態のゲートドライブ回路によれば、Ｎ型ＭＯＳＦＥＴＱ２のドレイン端子と主スイッチング素子としての主ＩＧＢＴのゲート端子との間に抵抗が配置されていない特開２００６−３１９７１１号公報の図１に記載されたゲートドライブ回路よりも主スイッチング素子Ｑ０を安全に保護することができる。
【００８９】
更に、第１の実施形態のゲートドライブ回路では、図１に示すように、ＰＮＰトランジスタＴｒ２のコレクタ端子と、ＮＰＮトランジスタＴｒ６のベース端子とが、抵抗を介することなく、直接接続されている。そのため、第１の実施形態のゲートドライブ回路によれば、ＰＮＰトランジスタＴＲ８のコレクタ端子とＮＰＮトランジスタＴＲ１０のベース端子との間に抵抗Ｒ６が配置されている特開２００６−３１９７１１号公報の図１に記載されたゲートドライブ回路よりもＮ型ＭＯＳＦＥＴ２をＯＮからＯＦＦに迅速に切り換えることができる。
【００９０】
また、第１の実施形態のゲートドライブ回路では、図１に示すように、ＮＰＮトランジスタＴｒ１のコレクタ端子と、ＰＮＰトランジスタＴｒ４のベース端子とが、抵抗を介することなく、直接接続されている。そのため、第１の実施形態のゲートドライブ回路によれば、ＮＰＮトランジスタＴＲ７のコレクタ端子とＰＮＰトランジスタＴＲ９のベース端子との間に抵抗Ｒ５が配置されている特開２００６−３１９７１１号公報の図１に記載されたゲートドライブ回路よりもＰ型ＭＯＳＦＥＴ１をＯＮからＯＦＦに迅速に切り換えることができる。
【００９１】
詳細には、第１の実施形態のゲートドライブ回路では、図１に示すように、Ｐ型ＭＯＳＦＥＴ１のソース端子がＶ＋ラインに接続され、そのドレイン端子が出力端子として使用されている。そのため、第１の実施形態のゲートドライブ回路によれば、Ｐ型ＭＯＳＦＥＴ１の出力段を低損失化することができ、大電流化することができる。同様に、第１の実施形態のゲートドライブ回路では、図１に示すように、Ｎ型ＭＯＳＦＥＴ２のソース端子がＶ−ラインに接続され、そのドレイン端子が出力端子として使用されている。そのため、第１の実施形態のゲートドライブ回路によれば、Ｎ型ＭＯＳＦＥＴ２の出力段を低損失化することができ、大電流化することができる。
【００９２】
更に、第１の実施形態のゲートドライブ回路では、図１に示すように、ＰＮＰトランジスタＴｒ４のエミッタ端子がＶ＋ラインに接続され、そのコレクタ端子がＰ型ＭＯＳＦＥＴ１のゲート端子に接続されている。そのため、第１の実施形態のゲートドライブ回路によれば、ＰＮＰトランジスタＴｒ４のコレクタ端子からＰ型ＭＯＳＦＥＴ１のゲート端子に大電流を流すことができ、Ｐ型ＭＯＳＦＥＴ１のゲート端子を迅速に充電することができる。同様に、第１の実施形態のゲートドライブ回路では、図１に示すように、ＮＰＮトランジスタＴｒ６のエミッタ端子がＶ−ラインに接続され、そのコレクタ端子がＮ型ＭＯＳＦＥＴ２のゲート端子に接続されている。そのため、第１の実施形態のゲートドライブ回路によれば、Ｎ型ＭＯＳＦＥＴ２のゲート端子からＮＰＮトランジスタＴｒ６のコレクタ端子に大電流を流すことができ、Ｎ型ＭＯＳＦＥＴ２のゲート端子を迅速に放電することができる。
【００９３】
また、第１の実施形態のゲートドライブ回路では、図１に示すように、信号源Ｓが、ベース接地されたＰＮＰトランジスタＴｒ２のエミッタ端子と、ベース接地されたＮＰＮトランジスタＴｒ１のエミッタ端子とに接続されている。そのため、第１の実施形態のゲートドライブ回路によれば、信号源Ｓからの信号（パルス）の振幅が小さくても、ＰＮＰトランジスタＴｒ２あるいはＮＰＮトランジスタＴｒ１を動作させることができる。
【００９４】
図３は図１に示したＮＰＮトランジスタＴｒ１とＮＰＮトランジスタＴｒ３との関係を説明するための図である。詳細には、図３（Ａ）は図１中のＮＰＮトランジスタＴｒ１とＮＰＮトランジスタＴｒ３とを抜粋して示した図、図３（Ｂ）は図３（Ａ）中のＮＰＮトランジスタＴｒ１とＮＰＮトランジスタＴｒ３とを配置し直した図、図３（Ｃ）はＮＰＮトランジスタＴｒ１のベース−エミッタ間を構成するＰＮダイオードと、ＮＰＮトランジスタＴｒ３のベース−エミッタ間を構成するＰＮダイオードとを示した図である。
【００９５】
第１の実施形態のゲートドライブ回路では、図３（Ｃ）に示すように、ＮＰＮトランジスタＴｒ１のベース−エミッタ間を構成するＰＮダイオードと、ＮＰＮトランジスタＴｒ３のベース−エミッタ間を構成するＰＮダイオードとが、逆並列に接続されている。そのため、第１の実施形態のゲートドライブ回路によれば、図１中のＰ２の電位が大きく振れてしまうのを抑制することができる。同様に、詳細には図示しないが、第１の実施形態のゲートドライブ回路では、ＰＮＰトランジスタＴｒ２のベース−エミッタ間を構成するＰＮダイオードと、ＰＮＰトランジスタＴｒ５のベース−エミッタ間を構成するＰＮダイオードとが、逆並列に接続されている。そのため、第１の実施形態のゲートドライブ回路によれば、図１中のＰ３の電位が大きく振れてしまうのを抑制することができる。
【００９６】
図４は本発明のゲートドライブ回路の第２の実施形態を示した図である。第２の実施形態のゲートドライブ回路では、図４に示すように、図１に示した第１の実施形態のゲートドライブ回路に対して、抵抗Ｒ５，Ｒ６，Ｒ７，Ｒ８，Ｒ９，Ｒ１０，Ｒ１１，Ｒ１２，Ｒ１３，Ｒ１４と、コンデンサＣ１，Ｃ２と、ゼナーダイオードＺＤ１，ＺＤ２，ＺＤ３とが追加されている。
【００９７】
詳細には、第２の実施形態のゲートドライブ回路では、図４に示すように、光信号を発生するカプラーＣＰと、カプラーＣＰからの光信号を電気信号に変換するフォトトランジスタＰＴと、フォトトランジスタＰＴからの電気信号を増幅するためのバッファＢＦ１，ＢＦ２と、抵抗Ｒ０とによって信号源Ｓが構成されている。また、コンデンサＣ１によって、Ｖ＋ラインおよびＶ−ラインの電源変動が吸収される。更に、コンデンサＣ２および抵抗Ｒ１３によって、スナバ回路が構成されている。また、ゼナーダイオードＺＤ１によって、主スイッチング素子Ｑ０としてのＩＧＢＴのエミッタ電位が設定され、抵抗Ｒ１４によって、ゼナーダイオードＺＤ１を流れる電流値が設定されている。更に、直列逆方向接続された２つのゼナーダイオードＺＤ２，ＺＤ３によって、主スイッチング素子Ｑ０としてのＩＧＢＴのゲート−エミッタ間が保護されている。
【００９８】
図５は本発明のゲートドライブ回路の第３の実施形態の一部を示した図である。第３の実施形態のゲートドライブ回路では、図５に示す回路が図１中のＰ８に接続されている。
【００９９】
第３の実施形態のゲートドライブ回路では、図１および図５に示すように、主スイッチング素子Ｑ０を駆動するためのＮ型ＭＯＳＦＥＴ３が設けられている。更に、Ｎ型ＭＯＳＦＥＴ３のドレイン端子が主スイッチング素子Ｑ０のゲート端子に接続されている。また、Ｎ型ＭＯＳＦＥＴ３のソース端子がＶ−ラインに接続されている。更に、正常時運転継続信号としての正のパルスまたは異常時運転停止信号としての負のパルスを発生させるための信号源Ｓ’が、ベース接地されたＰＮＰトランジスタＴｒ７のエミッタ端子と、エミッタ接地されたＰＮＰトランジスタＴｒ８のベース端子とに接続されている。
【０１００】
また、第３の実施形態のゲートドライブ回路では、図１および図５に示すように、ＰＮＰトランジスタＴｒ７のコレクタ端子が、ＮＰＮトランジスタＴｒ９のベース端子に接続されている。更に、ＮＰＮトランジスタＴｒ９のコレクタ端子が、Ｎ型ＭＯＳＦＥＴ３のゲート端子に接続され、ＮＰＮトランジスタＴｒ９のエミッタ端子が、Ｎ型ＭＯＳＦＥＴ３のソース端子に接続されている。また、ＰＮＰトランジスタＴｒ８のコレクタ端子が、Ｎ型ＭＯＳＦＥＴ３のゲート端子に接続されている。
【０１０１】
更に、第３の実施形態のゲートドライブ回路では、図１および図５に示すように、主スイッチング素子Ｑ０としてのＩＧＢＴのゲート−エミッタ間電圧ＶＧＥと、コレクタ−エミッタ間電圧ＶＣＥと、コレクタ−エミッタ間電流ＩＣＥとに基づいて、正常時運転継続信号としての正のパルスまたは異常時運転停止信号としての負のパルスが、信号源Ｓ’から入力される。
【０１０２】
詳細には、第３の実施形態のゲートドライブ回路では、図１および図５に示すように、信号源Ｓ’から正常時運転継続信号としての正のパルスが、増幅回路によって増幅され、抵抗Ｒ１５を介して入力されると、ＰＮＰトランジスタＴｒ７のベース電位がそのエミッタ電位よりも低くなり、ＰＮＰトランジスタＴｒ７がＯＮする。ＰＮＰトランジスタＴｒ７がＯＮすると、ＮＰＮトランジスタＴｒ９のベース電位がそのエミッタ電位よりも高くなり、ＮＰＮトランジスタＴｒ９がＯＮする。それにより、Ｎ型ＭＯＳＦＥＴ３のゲート電位がそのソース電位とほぼ等しくなり、Ｎ型ＭＯＳＦＥＴＱ３がＯＦＦする。
【０１０３】
一方、信号源Ｓ’から異常時運転停止信号としての負のパルスが、増幅回路によって増幅され、抵抗Ｒ１５を介して入力されると、ＰＮＰトランジスタＴｒ８のベース電位がそのエミッタ電位よりも低くなり、ＰＮＰトランジスタＴｒ８がＯＮする。それにより、Ｎ型ＭＯＳＦＥＴ３のゲート電位がそのソース電位よりも高くなり、Ｎ型ＭＯＳＦＥＴ３がＯＮする。その結果、Ｖ−ラインから主スイッチング素子Ｑ０としてのＩＧＢＴのゲート端子に負電圧が抵抗ＲＧ３を介して供給され、主スイッチング素子Ｑ０としてのＩＧＢＴがＯＦＦする。
【０１０４】
そのため、第３の実施形態のゲートドライブ回路によれば、主スイッチング素子Ｑ０としてのＩＧＢＴの異常時にＩＧＢＴのゲート端子に負電圧を供給し、ＩＧＢＴをＯＦＦすることができる。
【０１０５】
第３の実施形態のゲートドライブ回路では、主スイッチング素子Ｑ０としてのＩＧＢＴがＯＦＦする負電圧が誤って供給されるおそれを低減するために、抵抗ＲＧ３の値が、抵抗ＲＧ１，ＲＧ２の値（約１Ω〜約５Ω）よりも大きくされている。
【０１０６】
第４の実施形態では、上述した第１から第３の実施形態を適宜組み合わせることも可能である。
【図面の簡単な説明】
【０１０７】
【図１】本発明のゲートドライブ回路の第１の実施形態を示した図である。
【図２】図１中のＰ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５，Ｐ６，Ｐ７，Ｐ８の電位と時間との関係を示した図である。
【図３】図１に示したＮＰＮトランジスタＴｒ１とＮＰＮトランジスタＴｒ３との関係を説明するための図である。
【図４】本発明のゲートドライブ回路の第２の実施形態を示した図である。
【図５】本発明のゲートドライブ回路の第３の実施形態の一部を示した図である。
【符号の説明】
【０１０８】
Ｓ                                              信号源
Ｔｒ１，Ｔｒ２，Ｔｒ３，Ｔｒ４，Ｔｒ４，Ｔｒ６  トランジスタ
Ｒ１，Ｒ２，Ｒ３，Ｒ４，ＲＧ１，ＲＧ２          抵抗
Ｑ０                                            主スイッチング素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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