(57)【要約】【課題】駆動電圧の高い液晶表示装置に用いられる場合でも、レイアウト面積の小さいラッチ機能付きレベルシフタ回路を実現する。【解決手段】本発明のラッチ機能付きレベルシフタ回路４ｄは、入力信号ＩＮ・反転入力信号ＩＮＢを出力信号ＯＵＴ・反転出力信号ＯＵＴＢにレベルシフトするとともに、ラッチ信号ＬＳに基づいて、入力信号ＩＮ・反転入力信号ＩＮＢを保持する。また、ラッチ機能付きレベルシフタ回路４ｄは、７個の１０Ｖ系のＭＯＳトランジスタＭＰ１・ＭＰ２・ＭＮ１〜ＭＮ５およびインバータＩＮＶ１を構成する２個の３Ｖ系のＭＯＳトランジスタで構成されるので、従来に比べレイアウト面積を縮小できる。【選択図】図１
2009253529.tif 000002
【特許請求の範囲】
【請求項１】
Ｐチャネル型の第１および第２のＭＯＳトランジスタと、Ｎチャネル型の第３〜第７のＭＯＳトランジスタと、第１のインバータとを備え、
前記第１のＭＯＳトランジスタのソースおよび前記第２のＭＯＳトランジスタのソースは、いずれも第１の電位の電源に接続され、
前記第３のＭＯＳトランジスタのソース、前記第４のＭＯＳトランジスタのソースおよび前記第７のＭＯＳトランジスタのソースは、いずれも前記第１の電位よりも低い第２の電位に接続され、
前記第１のＭＯＳトランジスタのドレインと、前記第２のＭＯＳトランジスタのゲートと、前記第３のＭＯＳトランジスタのドレインと、前記第４のＭＯＳトランジスタのゲートと、前記第５のＭＯＳトランジスタのドレインとが互いに接続され、
前記第１のＭＯＳトランジスタのゲートと、前記第２のＭＯＳトランジスタのドレインと、前記第３のＭＯＳトランジスタのゲートと、前記第４のＭＯＳトランジスタのドレインと、前記第６のＭＯＳトランジスタのドレインとが互いに接続され、
前記第５のＭＯＳトランジスタのソースと、前記第６のＭＯＳトランジスタのソースと、前記第７のＭＯＳトランジスタのドレインとが互いに接続され、
前記第５のＭＯＳトランジスタのゲートには、第１の信号が入力され、
前記第６のＭＯＳトランジスタのゲートには、前記第１の信号が前記第１のインバータによって反転された信号が入力され、
前記第７のＭＯＳトランジスタのゲートには、第２の信号が入力され、
前記第１の信号および前記第２の信号は、前記第２の電位と略同一の電位である第３の電位と、前記第１の電位より低く前記第２および第３の電位より高い第４の電位とからなる２値の信号であることを特徴とするラッチ機能付きレベルシフタ回路。
【請求項２】
Ｎチャネル型の第８および第９のＭＯＳトランジスタと、Ｐチャネル型の第１０〜第１４のＭＯＳトランジスタと、第２のインバータとを備え、
前記第８のＭＯＳトランジスタのソースおよび前記第９のＭＯＳトランジスタのソースは、いずれも第５の電位に接続され、
前記第１０のＭＯＳトランジスタのソース、前記第１１のＭＯＳトランジスタのソースおよび前記第１４のＭＯＳトランジスタのソースは、いずれも前記第５の電位よりも高い第６の電位に接続され、
前記第８のＭＯＳトランジスタのドレインと、前記第９のＭＯＳトランジスタのゲートと、前記第１０のＭＯＳトランジスタのドレインと、前記第１１のＭＯＳトランジスタのゲートと、前記第１２のＭＯＳトランジスタのドレインとが互いに接続され、
前記第８のＭＯＳトランジスタのゲートと、前記第９のＭＯＳトランジスタのドレインと、前記第１０のＭＯＳトランジスタのゲートと、前記第１１のＭＯＳトランジスタのドレインと、前記第１３のＭＯＳトランジスタのドレインとが互いに接続され、
前記第１２のＭＯＳトランジスタのソースと、前記第１３のＭＯＳトランジスタのソースと、前記第１４のＭＯＳトランジスタのドレインとが互いに接続され、
前記第１２のＭＯＳトランジスタのゲートには、第３の信号が入力され、
前記第１３のＭＯＳトランジスタのゲートには、前記第３の信号が前記第２のインバータによって反転された信号が入力され、
前記第１４のＭＯＳトランジスタのゲートには、第４の信号が入力され、
前記第３の信号および前記第４の信号は、前記第６の電位と略同一の電位である第７の電位と、前記第５の電位より高く前記第６および第７の電位より低い第８の電位とからなる２値の信号であることを特徴とするラッチ機能付きレベルシフタ回路。
【請求項３】
請求項１または２に記載のラッチ機能付きレベルシフタ回路を、表示素子に供給する表示データのレベルシフトに用いることを特徴とする表示素子駆動回路。
【請求項４】
請求項３に記載の表示素子駆動回路を液晶駆動回路として備える液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置の駆動用ドライバＩＣに用いられるラッチ機能付きレベルシフタ回路に関する。
【背景技術】
【０００２】
ＴＦＴ−ＬＣＤソースドライバ回路においては、３Ｖ程度の電源電圧で動作する論理回路で表示用の信号をデジタル処理し、その信号を、液晶パネルを駆動するために必要な１０Ｖ程度の電圧に変換して液晶パネルを駆動する方法が一般的である。
【０００３】
図８は、従来の液晶表示装置１００の概略構成を示すブロック図である。液晶表示装置１００は、液晶パネル１０１を、コントロール回路１０２による制御で複数のゲートドライバ回路１０３…及び複数のソースドライバ回路１０４…により駆動する構成である。
【０００４】
図９は、ソースドライバ回路１０４の構成を示すブロック図である。各ソースドライバ回路１０４は、コントロール回路１０２側から液晶パネル１０１側へ向かって順に、シフトレジスタ１０４ａ…、サンプリングラッチ回路１０４ｂ…、ホールドラッチ回路１０４ｃ…、レベルシフタ回路１０４ｄ…、ＤＡコンバータ回路１０４ｅ…、及び、出力アンプ１０４ｆ…を備えている。
【０００５】
また、図１０は、ソースドライバ回路１０４の１出力端子当たりの構成例を示すブロック図である。図１０では、表示データが６ビットである場合を例に説明している。サンプリングラッチ回路１０４ｂ、ホールドラッチ回路１０４ｃ、及び、レベルシフタ回路１０４ｄはそれぞれ、１ビット当たりに１個のサンプリングラッチ回路、ホールドラッチ回路、及び、レベルシフタ回路を備えている。
【０００６】
図示されていないが、シフトレジスタ１０４ａ内を転送されるスタートパルス信号により表示データの各ビットがサンプリングラッチ回路１０４ｂによりサンプリングされ、ホールドラッチ回路１０４ｃにおいて、図示されていないがラッチ信号（水平同期信号）により各６ビットがラッチされる。そして、レベルシフタ回路１０４ｄにより信号レベルが変換された後、ＤＡコンバータ回路１０４ｅにおいて、表示データ（ここでは６ビット）に応じた階調表示用電圧が選択され、出力アンプ１０４ｆ（図１０ではボルテージフォロワ回路）により低インピーダンス化され、液晶パネル１０１に出力されるものである。
【０００７】
図１０において、通常は、シフトレジスタ１０４ａ、サンプリングラッチ回路１０４ｂ、及び、ホールドラッチ回路１０４ｃが、３Ｖ程度の電源電圧で動作する論理回路であり、ＤＡコンバータ回路１０４ｅ及び出力アンプ１０４ｆが、１０Ｖ程度の電源電圧で動作するアナログ回路である。論理回路とアナログ回路との間には、３Ｖの論理信号を１０Ｖの論理信号に変換するレベルシフタ回路１０４ｄが必要となっている。
【０００８】
図１１は、表示データ１ビット分の、サンプリングラッチ回路１０４ｂ、ホールドラッチ回路１０４ｃおよびレベルシフタ回路１０４ｄを示す回路図である。サンプリングラッチ回路１０４ｂおよびホールドラッチ回路１０４ｃは、Ｄラッチによって構成される。
【０００９】
サンプリングラッチ回路１０４ｂは、図９に示すシフトレジスタ１０４ａで生成されるサンプリング信号ＳＭＰが“Ｈ”の期間、データ入力端子Ｄに入力される表示データを取り込んでデータ出力端子Ｑへ出力する。また、サンプリングラッチ回路１０４ｂは、サンプリング信号ＳＭＰが“Ｌ”になった後は、表示データを保持する。
【００１０】
サンプリングラッチ回路１０４ｂのデータ出力端子Ｑは、ホールドラッチ回路１０４ｃのデータ入力端子Ｄに接続されている。ホールドラッチ回路１０４ｃは、ラッチ信号（水平同期信号）ＬＳが“Ｈ”の期間に、サンプリングラッチ回路１０４ｂが保持している表示データを、データ出力端子Ｑへ出力する。また、ホールドラッチ回路１０４ｃは、ラッチ信号ＬＳが“Ｌ”になった後も、表示データを保持する。
【００１１】
ホールドラッチ回路１０４ｃのデータ出力端子Ｑは、レベルシフタ回路１０４ｄに接続されている。レベルシフタ回路１０４ｄは、ホールドラッチ回路１０４ｃからの表示データの信号レベルを３Ｖから１０Ｖに変換する。
【００１２】
ホールドラッチ回路の後段に配置されるレベルシフタ回路の従来例として、特許文献１に記載のレベルシフタ回路１１１を図１２に示す。レベルシフタ回路１１１は、Ｐチャネル型のＭＯＳトランジスタＭＰ１１１・ＭＰ１１２・ＭＰ１１３・ＭＰ１１４、Ｎチャネル型のＭＯＳトランジスタＭＮ１１１・ＭＮ１１２、及び、インバータ１１２を備えている。ＭＯＳトランジスタＭＰ１１１のソースは１０Ｖ電源に接続され、ドレインはＭＯＳトランジスタＭＰ１１３のソースに接続されている。ＭＯＳトランジスタＭＰ１１１のゲートは、ＭＯＳトランジスタＭＰ１１４とＭＯＳトランジスタＭＮ１１２との接続点ｂに接続されている。レベルシフタ回路１１１に入力される入力信号ＩＮは、ＭＯＳトランジスタＭＰ１１３およびＭＯＳトランジスタＭＮ１１１のゲートに入力されると共に、インバータ１１２により反転されて、ＭＯＳトランジスタＭＰ１１４およびＭＯＳトランジスタＭＮ１１２のゲートに入力される。
【００１３】
レベルシフタ回路１１１の６個のＭＯＳトランジスタＭＰ１１１・ＭＰ１１２・ＭＰ１１３・ＭＰ１１４・ＭＮ１１１・ＭＮ１１２は、液晶駆動電圧ＶＤＨ（１０Ｖ）以上の耐圧のあるトランジスタで構成される。一方、ホールドラッチ回路１０４ｃおよびインバータ１１２は、３Ｖ系のＭＯＳトランジスタで構成される。
【００１４】
これにより、レベルシフタ回路１１１には、３Ｖの信号レベルの入力信号ＩＮが入力される。入力信号ＩＮは、ＭＯＳトランジスタＭＰ１１３・ＭＮ１１１のゲートに入力されるとともに、インバータ１１２によって反転入力信号ＩＮＢとなり、反転入力信号ＩＮＢは、ＭＯＳトランジスタＭＰ１１４・ＭＮ１１２のゲートに入力される。
【００１５】
一方、レベルシフタ回路１１１の出力信号ＯＵＴおよび反転出力信号ＯＵＴＢの信号レベルは、液晶駆動電圧である１０Ｖとなる。例えば、入力信号ＩＮが３Ｖの“Ｈ”信号であり、反転入力信号ＩＮＢがＧＮＤの“Ｌ”信号である場合、出力信号ＯＵＴは１０Ｖの“Ｈ”信号であり、反転出力信号はＧＮＤの“Ｌ”信号となる。
【００１６】
また、ホールドラッチ回路の構成例として、特許文献２に記載のホールドラッチ回路１２１を図１３に示す。ホールドラッチ回路１２１は、５個のＰチャネル型のＭＯＳトランジスタＭＰ１２１〜ＭＰ１２５および５個のＮチャネル型のＭＯＳトランジスタＭＮ１２１〜ＭＮ１２５を備えている。また、図示されていないが、ホールドラッチ回路１２１は、クロック信号φを反転クロック信号＊φとするためのインバータを備えている。当該インバータを構成する２個のＭＯＳトランジスタおよび１０個のＭＯＳトランジスタＭＰ１２１〜ＭＰ１２５・ＭＮ１２１〜ＭＮ１２５は、いずれも３Ｖ系のＭＯＳトランジスタである。
【００１７】
これにより、ホールドラッチ回路１２１は、クロック信号φが“Ｈ”の場合は、入力されるビット信号Ｄをそのまま出力し、クロック信号φが“Ｌ”の場合は、クロック信号φが“Ｌ”になる直前の状態を保持する。
【００１８】
また、駆動用ドライバ回路のレイアウト面積を縮小させるため、ＭＯＳトランジスタの数が少ないレベルシフタ回路が提案されている。
【００１９】
図１４は、特許文献２に記載のレベルシフタ回路１３１の構成を示す回路図である。レベルシフタ回路１３１は、４個のＭＯＳトランジスタＭＮ１３１・ＭＮ１３２・ＭＰ１３１・ＭＰ１３２から構成されており、図１２に示すレベルシフタ回路１１１に比べ、必要とするＭＯＳトランジスタを２個減らすことができる。
【００２０】
また、図１５は、特許文献３に記載のレベルシフタ回路１４１の構成を示す回路図である。レベルシフタ回路１４１も、４個のＭＯＳトランジスタＭＮ１４１・ＭＮ１４２・ＭＰ１４１・ＭＰ１４２から構成されている。なお、負荷容量Ｃ１は、寄生容量であるため、負荷容量Ｃ１によるレイアウト面積の増加はない。
【００２１】
図１３に示すホールドラッチ回路１２１と、図１４に示すレベルシフタ回路１３１または図１５に示すレベルシフタ回路１４１とを組み合わせることにより、ホールドラッチ回路およびレベルシフタ回路を、合計１６個のＭＯＳトランジスタで構成することができる（ホールドラッチ回路１２１において図示されていないインバータを構成する２個のＭＯＳトランジスタを含む）。
【００２２】
また、特許文献２には、レベルシフタ回路にラッチ機能を持たせ、ホールドラッチ回路を不要にすることにより、駆動用ドライバ回路のレイアウト面積をさらに縮小させる技術が開示されている。
【００２３】
図１６は、特許文献２に記載のラッチ機能付きレベルシフタ回路２０１の構成を示す回路図である。ラッチ機能付きレベルシフタ回路２０１は、クロック信号φが“Ｈ”の場合は、入力されるビット信号Ｄをそのまま出力し、クロック信号φが“Ｌ”の場合は、クロック信号φが“Ｌ”になる直前の状態を保持するとともに、信号レベルが３Ｖ（ＶＬ系）のビット信号Ｄを、信号レベルが５Ｖ（ＶＨ系）の昇圧同相信号ＯＵＴとして出力する。
【００２４】
ラッチ機能付きレベルシフタ回路２０１は、４個のＰチャネル型のＭＯＳトランジスタＭＰ２０１〜ＭＰ２０４および８個のＮチャネル型のＭＯＳトランジスタＭＮ２０１〜ＭＮ２０８を有している。すなわち、ラッチ機能付きレベルシフタ回路２０１は、合計１２個のＭＯＳトランジスタで構成されているため、図１３に示すホールドラッチ回路１２１と、図１４に示すレベルシフタ回路１３１または図１５に示すレベルシフタ回路１４１とを組み合わせた構成より、ＭＯＳトランジスタの数を２個減らすことができる。
【００２５】
続いて、ラッチ機能付きレベルシフタ回路２０１の構成を説明する。
【００２６】
ＭＯＳトランジスタＭＮ２０１のゲートには、ビット信号Ｄが入力され、ＭＯＳトランジスタＭＮ２０２のゲートには、ビット信号Ｄを反転した反転ビット信号＊Ｄが入力される。
【００２７】
また、ＭＯＳトランジスタＭＮ２０１およびＭＯＳトランジスタＭＮ２０２のソースは１点で接続され、ＭＯＳトランジスタＭＮ２０３のドレインと接続されている。ＭＯＳトランジスタＭＮ２０３のソースは接地されており、そのゲートには信号レベルが３Ｖ（ＶＬ系）の制御信号であるクロック信号φが入力されている。
【００２８】
ＭＯＳトランジスタＭＰ２０１およびＭＯＳトランジスタＭＰ２０２のソースには、５Ｖの電圧ＶＨが印加されている。また、ＭＯＳトランジスタＭＰ２０１のドレインは、ＭＯＳトランジスタＭＰ２０２のゲートおよびＭＯＳトランジスタＭＮ２０４のドレインに接続されており、さらにＭＯＳトランジスタＭＮ２０１のドレインおよびＭＯＳトランジスタＭＮ２０７のゲートに接続されている。また、ＭＯＳトランジスタＭＰ２０２のドレインは、ＭＯＳトランジスタＭＰ２０１のゲートおよびＭＯＳトランジスタＭＮ２０５のドレインに接続されており、さらにＭＯＳトランジスタＭＮ２０２のドレインおよびＭＯＳトランジスタＭＮ２０８のゲートに接続されている。
【００２９】
そして、ＭＯＳトランジスタＭＮ２０４およびＭＯＳトランジスタＭＮ２０５のソースは１点で接続され、ＭＯＳトランジスタＭＮ２０６のドレインに接続されている。ＭＯＳトランジスタＭＮ２０６のゲートには、前述したクロック信号φを反転した反転クロック信号＊φが入力され、また、ＭＯＳトランジスタＭＮ２０６のソースは接地されている。
【００３０】
ＭＯＳトランジスタＭＰ２０３およびＭＯＳトランジスタＭＰ２０４のソースには、ＭＯＳトランジスタＭＰ２０１およびＭＯＳトランジスタＭＰ２０２と同様、電圧ＶＨが印加されている。また、ＭＯＳトランジスタＭＰ２０３のドレインは、ＭＯＳトランジスタＭＰ２０４およびＭＯＳトランジスタＭＮ２０４のゲート、および、ＭＯＳトランジスタＭＮ２０７のドレインと接続されている。ＭＯＳトランジスタＭＰ２０３のドレインから出力される信号は、ＶＬ系の信号であるビット信号ＤをＶＨ系のデジタル信号に昇圧した昇圧同相信号ＯＵＴとして外部へ出力されている。
【００３１】
また、ＭＯＳトランジスタＭＰ２０４のドレインは、ＭＯＳトランジスタＭＰ２０３およびＭＯＳトランジスタＭＮ２０５のゲート、および、ＭＯＳトランジスタＭＮ２０８のドレインと接続されている。ＭＯＳトランジスタＭＰ２０４のドレインから出力される信号は、ＶＬ系の信号である反転ビット信号＊ＤをＶＨ系のデジタル信号に昇圧した昇圧反転信号＊ＯＵＴとして外部へ出力されている。
【００３２】
以上の構成により、ラッチ機能付きレベルシフタ回路２０１のラッチ回路としての機能は以下のようになる。
【００３３】
ビット信号Ｄが「１」（すなわち、反転ビット信号＊Ｄは「０」）、かつ、クロック信号φが「１」（すなわち、反転クロック信号＊φは「０」）の時は、まず、ＭＯＳトランジスタＭＮ２０１・ＭＮ２０３はＯＮとなり、ＭＯＳトランジスタＭＮ２０２はＯＦＦとなる。これによりＭＯＳトランジスタＭＰ２０２とＭＯＳトランジスタＭＮ２０７のゲートにそれぞれ「０」が入力され、ＭＯＳトランジスタＭＰ２０２はＯＮになり、ＭＯＳトランジスタＭＮ２０７はＯＦＦになる。
【００３４】
そして、ＭＯＳトランジスタＭＰ２０２がＯＮになることによって、ＭＯＳトランジスタＭＮ２０５のドレインと、ＭＯＳトランジスタＭＰ２０１およびＭＯＳトランジスタＭＮ２０８のゲートに各々電圧ＶＨが印加され、このうちＭＯＳトランジスタＭＮ２０８のみＯＮになる。このため、昇圧反転信号＊ＯＵＴは０Ｖとなり、ＭＯＳトランジスタＭＰ２０３およびＭＯＳトランジスタＭＮ２０５のゲートにはそれぞれ０Ｖが入力される。
【００３５】
これにより、ＭＯＳトランジスタＭＮ２０５はＯＦＦ、ＭＯＳトランジスタＭＰ２０３はＯＮになる。またこの時、ＭＯＳトランジスタＭＮ２０７はＯＦＦになっているので、ＭＯＳトランジスタＭＰ２０３から外部に昇圧同相信号ＯＵＴとして電圧ＶＨが出力される。それと同時にＭＯＳトランジスタＭＰ２０４とＭＯＳトランジスタＭＮ２０４のゲートに電圧ＶＨが印加されて、ＭＯＳトランジスタＭＰ２０４はＯＦＦ、ＭＯＳトランジスタＭＮ２０４はＯＮになる。ここで、ＭＯＳトランジスタＭＮ２０４はＯＮになるが、ＭＯＳトランジスタＭＮ２０５，ＭＯＳトランジスタＭＮ２０６がＯＦＦになっているため、他のＦＥＴの動作には何等影響しない。以上のように、ビット信号Ｄが「０」、かつ、クロック信号φが「１」の時は、昇圧同相信号ＯＵＴとして電圧ＶＨが出力され、昇圧反転信号＊ＯＵＴとして０Ｖが出力される。
【００３６】
この状態からクロック信号φが「１」（すなわち、反転クロック信号＊φは「０」）になった場合、ＭＯＳトランジスタＭＮ２０３がＯＦＦ、ＭＯＳトランジスタＭＮ２０６がＯＮになり、外部から入力されるビット信号Ｄは図１に示す回路の動作には何等影響しなくなる。また、この状態においては、ＭＯＳトランジスタＭＮ２０５がＯＦＦ、ＭＯＳトランジスタＭＮ２０４がＯＮになっていたため、まず、ＭＯＳトランジスタＭＰ２０２とＭＯＳトランジスタＭＮ２０７のゲートに０Ｖが入力される。これにより、ＭＯＳトランジスタＭＰ２０２を介してＭＯＳトランジスタＭＮ２０８のゲートにＶＨが入力され、よってＭＯＳトランジスタＭＮ２０８がＯＮになって昇圧反転信号＊ＯＵＴとして０Ｖが出力される。また、これによりＭＯＳトランジスタＭＰ２０３のゲートに０Ｖが入力され、かつ、ＭＯＳトランジスタＭＮ２０７はＯＦＦになっているので、昇圧同相信号ＯＵＴとして電圧ＶＨが出力される。
【００３７】
このように、ラッチ機能付きレベルシフタ回路２０１において、ビット信号Ｄが「１」（すなわち、反転ビット信号＊Ｄは「０」）、かつ、クロック信号φが「１」（すなわち、反転クロック信号＊φは「０」）の状態からクロック信号φが「０」（すなわち、反転クロック信号＊φは「１」）になった場合は、ビット信号Ｄおよび反転ビット信号＊Ｄの状態とは無関係に、ビット信号Ｄとして「１」（すなわち、反転ビット信号＊Ｄは「０」）が入力された時の状態を保持する。
【００３８】
また、ビット信号Ｄが「０」（すなわち、反転ビット信号＊Ｄは「１」）、かつ、クロック信号φが「１」（すなわち、反転クロック信号＊φは「０」）の時は、まず、ＭＯＳトランジスタＭＮ２０２，ＭＯＳトランジスタＭＮ２０３がＯＮとなり、ＭＯＳトランジスタＭＮ２０１がＯＦＦとなる。これによりＭＯＳトランジスタＭＰ２０１とＭＯＳトランジスタＭＮ２０８のゲートにそれぞれ「０」が入力され、ＭＯＳトランジスタＭＰ２０１はＯＮ、ＭＯＳトランジスタＭＮ２０８はＯＦＦになる。
【００３９】
そして、ＭＯＳトランジスタＭＰ２０１がＯＮになることによって、ＭＯＳトランジスタＭＮ２０４のドレインと、ＭＯＳトランジスタＭＰ２０２およびＭＯＳトランジスタＭＮ２０７のゲートに各々電圧ＶＨが印加され、このうちＭＯＳトランジスタＭＮ２０７のみＯＮになる。このため、昇圧同相信号ＯＵＴは電圧ＶＨとなり、また、ＭＯＳトランジスタＭＰ２０４およびＭＯＳトランジスタＭＮ２０４のゲートにはそれぞれ０Ｖが入力される。
【００４０】
これにより、ＭＯＳトランジスタＭＮ２０４はＯＦＦ、ＭＯＳトランジスタＭＰ２０４はＯＮになる。またこの時、ＭＯＳトランジスタＭＮ２０８はＯＦＦになっているので、ＭＯＳトランジスタＭＰ２０４は昇圧反転信号＊ＯＵＴとして外部へ電圧ＶＨを出力する。これと同時にＭＯＳトランジスタＭＰ２０３とＭＯＳトランジスタＭＮ２０５のゲートに電圧ＶＨが印加され、ＭＯＳトランジスタＭＰ２０３はＯＦＦ、ＭＯＳトランジスタＭＮ２０５はＯＮになる。ここで、ＭＯＳトランジスタＭＮ２０５はＯＮになるが、ＭＯＳトランジスタＭＮ２０４，ＭＯＳトランジスタＭＮ２０６がＯＦＦになっているため、他のＦＥＴの動作には何等影響しない。以上のように、ビット信号Ｄが「０」、かつ、クロック信号φが「１」の時は、昇圧同相信号ＯＵＴとして０Ｖが出力され、昇圧反転信号＊ＯＵＴとして電圧ＶＨが出力される。
【００４１】
この状態からクロック信号φが「１」（すなわち、反転クロック信号＊φは「０」）になった場合、ＭＯＳトランジスタＭＮ２０３がＯＦＦ、ＭＯＳトランジスタＭＮ２０６がＯＮになり、外部から入力されるビット信号Ｄはラッチ機能付きレベルシフタ回路２０１の動作には何等影響しなくなる。また、ＭＯＳトランジスタＭＮ２０４がＯＦＦ、ＭＯＳトランジスタＭＮ２０５がＯＮになっていたため、まず、ＭＯＳトランジスタＭＰ２０１とＭＯＳトランジスタＭＮ２０８のゲートに０Ｖが入力される。これにより、ＭＯＳトランジスタＭＰ２０１を介してＭＯＳトランジスタＭＮ２０７のゲートにＶＨが入力され、よってＭＯＳトランジスタＭＮ２０７はＯＮになって昇圧同相信号ＯＵＴとして０Ｖが出力される。また、これによりＭＯＳトランジスタＭＰ２０４のゲートに０Ｖが入力され、かつ、ＭＯＳトランジスタＭＮ２０８がＯＦＦになっているので、昇圧反転信号＊ＯＵＴとして電圧ＶＨが出力される。
【００４２】
このように、ラッチ機能付きレベルシフタ回路２０１において、ビット信号Ｄが「０」（すなわち、反転ビット信号＊Ｄは「１」）、かつ、クロック信号φが「１」（すなわち、反転クロック信号＊φは「０」）の状態からクロック信号φが「０」（すなわち、反転クロック信号＊φは「１」）になった場合は、ビット信号Ｄおよび反転ビット信号＊Ｄの状態とは無関係に、ビット信号Ｄとして「０」（すなわち、反転ビット信号＊Ｄは「１」）が入力された時の状態を保持する。
【００４３】
以上のように、特許文献２に記載のラッチ機能付きレベルシフタ回路２０１は、レベルシフタ回路およびホールドラッチ回路の機能を併せ持つ回路であり、合計１２個のＭＯＳトランジスタで構成される。ここで、特許文献２では、ラッチ機能付きレベルシフタ回路２０１は、信号レベルが３Ｖの信号を信号レベルが５Ｖの信号にレベルシフトさせることを想定しているので、ラッチ機能付きレベルシフタ回路２０１を構成するＭＯＳトランジスタは、５Ｖ系のＭＯＳトランジスタである。
【００４４】
一般的に、ＬＳＩを構成するＭＯＳトランジスタの構造は、３Ｖ程度の電圧で使用されるものと、５Ｖ程度の電圧で使用されるものでは大きな差はない。このため、特許文献２に記載されているように、全体でのＭＯＳトランジスタ数の減少により、ラッチ機能付きレベルシフタ回路２０１は、図１３に示すホールドラッチ回路１２１と、図１４に示すレベルシフタ回路１３１または図１５に示すレベルシフタ回路１４１とを組み合わせた構成に比べ、レイアウト面積を縮小することができる。
【特許文献１】特開平４−２８４０２１号公報（１９９２年１０月８日公開）
【特許文献２】特開平９−９３０９３号公報（１９９７年４月４日公開）
【特許文献３】特開２００６−２１１５４９号公報（２００６年８月１０日公開）
【発明の開示】
【発明が解決しようとする課題】
【００４５】
しかしながら、上記従来の構成では、ラッチ機能つきレベルシフタ回路を駆動電圧の高い液晶表示装置に用いるために、電圧耐性の高いＭＯＳトランジスタを使用する場合、ラッチ機能つきレベルシフタ回路のレイアウト面積が逆に増加してしまうという問題を生じる。
【００４６】
液晶駆動方法は、大別してライン反転駆動とドット反転駆動との２種類があり、ドット反転駆動の場合、１０Ｖ系のＭＯＳトランジスタでレベルシフタ回路を構成する必要がある。また、現時点でライン反転駆動では１０Ｖ系のＭＯＳトランジスタは使用されていないが、近年の表示品位改善に伴い液晶駆動電圧の高いパネルが開発されており、今後ライン反転駆動においても、レベルシフタ回路に１０Ｖ系のＭＯＳトランジスタを使用する機会が増加すると見込まれている。
【００４７】
しかしながら、１０Ｖ系のＭＯＳトランジスタは、ＭＯＳトランジスタが電圧で破壊されることを防ぐための構造が必要になため、３Ｖ系のＭＯＳトランジスタや５Ｖ系のＭＯＳトランジスタとは構造が異なる。例えば、３Ｖ系のＭＯＳトランジスタと１０Ｖ系のＭＯＳトランジスタとを比較した場合、使用するプロセスにもよるが、１０Ｖ系のＭＯＳトランジスタで構成したレイアウト面積は、３Ｖ系のＭＯＳトランジスタで構成した場合より約３倍のレイアウト面積が必要となる。
【００４８】
このため、同一の回路を１０Ｖ系のＭＯＳトランジスタで構成した場合と３Ｖ系または５Ｖ系のＭＯＳトランジスタで構成した場合とでは、１０Ｖ系のＭＯＳトランジスタで構成した場合のほうが、回路のレイアウト面積が大きくなってしまう。
【００４９】
図１３に示すホールドラッチ回路１２１と、図１４に示すレベルシフタ回路１３１または図１５に示すレベルシフタ回路１４１とを組み合わせた構成において、ホールドラッチ回路１２１を３Ｖ系のＭＯＳトランジスタで構成し、レベルシフタ回路１３１またはレベルシフタ回路１４１を１０Ｖ系のＭＯＳトランジスタで構成した場合、当該組み合わせに係る構成は、１２個の３Ｖ系のＭＯＳトランジスタ（ホールドラッチ回路１２１において図示されていないインバータを構成する２個のＭＯＳトランジスタを含む）と、４個の１０Ｖ系のＭＯＳトランジスタとで構成される。
【００５０】
これに対し、図１６に示すラッチ機能付きレベルシフタ回路２０１は、１２個の１０Ｖ系のＭＯＳトランジスタで構成されるので、ホールドラッチ回路１２１と、レベルシフタ回路１３１またはレベルシフタ回路１４１とを組み合わせた構成と比較して、１２個の３Ｖ系のＭＯＳトランジスタを必要としない代わりに、８個の１０Ｖ系のＭＯＳトランジスタをさらに必要とすることになる。８個の１０Ｖ系のＭＯＳトランジスタの面積は、約２４個の３Ｖ系のＭＯＳトランジスタの面積に相当するので、ラッチ機能付きレベルシフタ回路２０１を１０Ｖ系のＭＯＳトランジスタで構成した場合、ホールドラッチ回路１２１と、レベルシフタ回路１３１またはレベルシフタ回路１４１とを組み合わせた構成よりもレイアウト面積が増加してしまう。
【００５１】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、駆動電圧の高い液晶表示装置に用いられる場合でも、レイアウト面積の小さいラッチ機能付きレベルシフタ回路を実現することにある。
【課題を解決するための手段】
【００５２】
本発明に係るラッチ機能付きレベルシフタ回路は、上記課題を解決するために、Ｐチャネル型の第１および第２のＭＯＳトランジスタと、Ｎチャネル型の第３〜第７のＭＯＳトランジスタと、第１のインバータとを備え、前記第１のＭＯＳトランジスタのソースおよび前記第２のＭＯＳトランジスタのソースは、いずれも第１の電位の電源に接続され、前記第３のＭＯＳトランジスタのソース、前記第４のＭＯＳトランジスタのソースおよび前記第７のＭＯＳトランジスタのソースは、いずれも前記第１の電位よりも低い第２の電位に接続され、前記第１のＭＯＳトランジスタのドレインと、前記第２のＭＯＳトランジスタのゲートと、前記第３のＭＯＳトランジスタのドレインと、前記第４のＭＯＳトランジスタのゲートと、前記第５のＭＯＳトランジスタのドレインとが互いに接続され、前記第１のＭＯＳトランジスタのゲートと、前記第２のＭＯＳトランジスタのドレインと、前記第３のＭＯＳトランジスタのゲートと、前記第４のＭＯＳトランジスタのドレインと、前記第６のＭＯＳトランジスタのドレインとが互いに接続され、前記第５のＭＯＳトランジスタのソースと、前記第６のＭＯＳトランジスタのソースと、前記第７のＭＯＳトランジスタのドレインとが互いに接続され、前記第５のＭＯＳトランジスタのゲートには、第１の信号が入力され、前記第６のＭＯＳトランジスタのゲートには、前記第１の信号が前記第１のインバータによって反転された信号が入力され、前記第７のＭＯＳトランジスタのゲートには、第２の信号が入力され、前記第１の信号および前記第２の信号は、前記第２の電位と略同一の電位である第３の電位と、前記第１の電位より低く前記第２および第３の電位より高い第４の電位とからなる２値の信号であることを特徴としている。
【００５３】
上記の構成によれば、第５のＭＯＳトランジスタのゲートおよび第６のＭＯＳトランジスタのゲートが、それぞれ入力端子および反転入力端子となる。また、第１のＭＯＳトランジスタのゲートと第２のＭＯＳトランジスタのドレインと第３のＭＯＳトランジスタのゲートと第４のＭＯＳトランジスタのドレインと第６のＭＯＳトランジスタのドレインとの接続点および第１のＭＯＳトランジスタのドレインと第２のＭＯＳトランジスタのゲートと第３のＭＯＳトランジスタのドレインと第４のＭＯＳトランジスタのゲートと第５のＭＯＳトランジスタのドレインとの接続点が、それぞれ出力端子および反転出力端子として機能する。
【００５４】
これにより、ラッチ機能付きレベルシフタ回路は、第３の電位と第４の電位とからなる第１および第２の信号を、第１の電位と第２の電位とからなる信号として出力する。ここで、第２の電位と第３の電位とは略同一であり、ともに第１の電位より低い。なお、「略同一」とは、完全に同一であることが好ましいが、本発明の目的が達成できる合理的な範囲内で若干異なっていても構わないという意味である。また、第４の電位は、第１の電位より低く、第２および第３の電位より高い。したがって、ラッチ機能付きレベルシフタ回路の出力信号は、入力される第１および第２の信号よりも信号レベルが高いので、ラッチ機能付きレベルシフタ回路は、レベルシフタ回路として機能する。
【００５５】
また、第１〜第４のＭＯＳトランジスタは、ラッチ回路を形成している。具体的には、ラッチ信号としての第３の信号が“Ｈ”であり、第１の信号が“Ｈ”の時は、ラッチ機能付きレベルシフタ回路は、出力端子からの出力信号を“Ｈ”、反転出力端子からの反転出力信号を“Ｌ”とし、その後、第３の信号が“Ｌ”になっても、その状態を保持する。一方、第３の信号が“Ｈ”であり、第１の信号が“Ｌ”の時は、ラッチ機能付きレベルシフタ回路は、出力端子からの出力信号を“Ｌ”、反転出力端子からの反転出力信号を“Ｈ”とし、その後、第３の信号が“Ｌ”になっても、その状態を保持する。このように、ラッチ機能付きレベルシフタ回路は、ラッチ回路としての機能も有している。
【００５６】
ここで、第１〜第７のＭＯＳトランジスタは、第１の電位と第２の電位との電位差に相当する信号レベルに耐えられる構造とする必要があるため、例えば、出力信号の信号レベルが１０Ｖである場合、第１〜第７のＭＯＳトランジスタとして、１０Ｖ系のＭＯＳトランジスタが使用される。一方、第１のインバータは、第１の信号を反転させるので、第１のインバータを構成するＭＯＳトランジスタは、第１〜第７のＭＯＳトランジスタよりも電圧耐性の低いＭＯＳトランジスタを用いることができる。例えば、第１の信号の信号レベルが３Ｖの場合、第１のインバータを構成するＭＯＳトランジスタとして、３Ｖ系のＭＯＳトランジスタを使用できる。
【００５７】
このように、例えば、信号レベルが３Ｖの入力信号を信号レベルが１０Ｖの出力信号にレベルシフトする場合、ラッチ機能付きレベルシフタ回路を構成するために必要なＭＯＳトランジスタは、１０Ｖ系のＭＯＳトランジスタが７個であり、３Ｖ系のＭＯＳトランジスタが２個である。一方、図１６に示す従来のラッチ機能付きレベルシフタ回路は、１０Ｖ系のＭＯＳトランジスタ数を１２個必要とする。また、図１３に示すホールドラッチ回路と図１４または図１５に示すレベルシフタ回路とを組み合わせた構成では、１０Ｖ系のＭＯＳトランジスタが４個であり、３Ｖ系のＭＯＳトランジスタが１２個である。
【００５８】
ここで、１０Ｖ系のＭＯＳトランジスタのレイアウト面積は、３Ｖ系のＭＯＳトランジスタのレイアウト面積の約３倍である。また、本発明に係るラッチ機能付きレベルシフタ回路は、構成するＭＯＳトランジスタの合計数が少ないので、ＭＯＳトランジスタ間を接続する配線の面積も従来の構成より小さくすることができる。したがって、本発明に係るラッチ機能付きレベルシフタ回路を構成するＭＯＳトランジスタのレイアウト面積を従来に比べ大幅に縮小させることができる。
【００５９】
したがって、駆動電圧の高い液晶表示装置に用いられる場合でも、レイアウト面積の小さいラッチ機能付きレベルシフタ回路を実現できるという効果を奏する。
【００６０】
本発明に係るラッチ機能付きレベルシフタ回路は、上記課題を解決するために、Ｎチャネル型の第８および第９のＭＯＳトランジスタと、Ｐチャネル型の第１０〜第１４のＭＯＳトランジスタと、第２のインバータとを備え、前記第８のＭＯＳトランジスタのソースおよび前記第９のＭＯＳトランジスタのソースは、いずれも第５の電位に接続され、前記第１０のＭＯＳトランジスタのソース、前記第１１のＭＯＳトランジスタのソースおよび前記第１４のＭＯＳトランジスタのソースは、いずれも前記第５の電位よりも高い第６の電位に接続され、前記第８のＭＯＳトランジスタのドレインと、前記第９のＭＯＳトランジスタのゲートと、前記第１０のＭＯＳトランジスタのドレインと、前記第１１のＭＯＳトランジスタのゲートと、前記第１２のＭＯＳトランジスタのドレインとが互いに接続され、前記第８のＭＯＳトランジスタのゲートと、前記第９のＭＯＳトランジスタのドレインと、前記第１０のＭＯＳトランジスタのゲートと、前記第１１のＭＯＳトランジスタのドレインと、前記第１３のＭＯＳトランジスタのドレインとが互いに接続され、前記第１２のＭＯＳトランジスタのソースと、前記第１３のＭＯＳトランジスタのソースと、前記第１４のＭＯＳトランジスタのドレインとが互いに接続され、前記第１２のＭＯＳトランジスタのゲートには、第３の信号が入力され、前記第１３のＭＯＳトランジスタのゲートには、前記第３の信号が前記第２のインバータによって反転された信号が入力され、前記第１４のＭＯＳトランジスタのゲートには、第４の信号が入力され、前記第３の信号および前記第４の信号は、前記第６の電位と略同一の電位である第７の電位と、前記第５の電位より高く前記第６および第７の電位より低い第８の電位とからなる２値の信号であることを特徴としている。
【００６１】
上記の構成によれば、第１２のＭＯＳトランジスタのゲートおよび第１３のＭＯＳトランジスタのゲートが、それぞれ入力端子および反転入力端子となる。また、第８のＭＯＳトランジスタのゲートと第９のＭＯＳトランジスタのドレインと第１０のＭＯＳトランジスタのゲートと第１１のＭＯＳトランジスタのドレインと第１２のＭＯＳトランジスタのドレインとの接続点および第８のＭＯＳトランジスタのドレインと第９のＭＯＳトランジスタのゲートと第１０のＭＯＳトランジスタのドレインと第１１のＭＯＳトランジスタのゲートと第１２のＭＯＳトランジスタのドレインとの接続点が、それぞれ出力端子および反転出力端子として機能する。
【００６２】
これにより、ラッチ機能付きレベルシフタ回路は、第７の電位と第８の電位とからなる第３および第４の信号を、第５の電位と第６の電位とからなる信号として出力する。ここで、第６の電位と第７の電位とは略同一であり、ともに第５の電位より高い。なお、「略同一」とは、完全に同一であることが好ましいが、本発明の目的が達成できる合理的な範囲内で若干異なっていても構わないという意味である。また、第８の電位は、第５の電位より高く、第６および第７の電位より低い。したがって、ラッチ機能付きレベルシフタ回路の出力端子・反転出力端子からの出力信号・反転出力信号は、入力される第５および第６の信号よりも信号レベルが高いので、ラッチ機能付きレベルシフタ回路は、レベルシフタ回路として機能する。
【００６３】
また、第８〜第１１のＭＯＳトランジスタは、ラッチ回路を形成している。具体的には、ラッチ信号としての第７の信号が“Ｌ”であり、第１の信号が“Ｈ”の時は、ラッチ機能付きレベルシフタ回路は、出力端子からの信号を“Ｈ”、反転出力端子からの信号を“Ｌ”とし、その後、第７の信号が“Ｈ”になっても、その状態を保持する。一方、第７の信号が“Ｌ”であり、第５の信号が“Ｌ”の時は、ラッチ機能付きレベルシフタ回路は、出力端子からの信号を“Ｌ”、反転出力端子からの信号を“Ｈ”とし、その後、第７の信号が“Ｈ”になっても、その状態を保持する。このように、ラッチ機能付きレベルシフタ回路は、ラッチ回路としての機能も有している。
【００６４】
ここで、第８〜第１４のＭＯＳトランジスタは、第５の電位と第６の電位との電位差に相当する信号レベルに耐えられる構造とする必要があるため、例えば、出力信号の信号レベルが１０Ｖである場合、第８〜第１４のＭＯＳトランジスタとして、１０Ｖ系のＭＯＳトランジスタが使用される。一方、第２のインバータは、第３の信号を反転させるので、第２のインバータを構成するＭＯＳトランジスタは、第８〜第１４のＭＯＳトランジスタよりも電圧耐性の低いＭＯＳトランジスタを用いることができる。例えば、第３の信号の信号レベルが３Ｖの場合、第２のインバータを構成するＭＯＳトランジスタとして、３Ｖ系のＭＯＳトランジスタを使用できる。
【００６５】
このように、例えば、信号レベルが３Ｖの入力信号を信号レベルが１０Ｖの出力信号にレベルシフトする場合、ラッチ機能付きレベルシフタ回路を構成するために必要なＭＯＳトランジスタは、１０Ｖ系のＭＯＳトランジスタが７個であり、３Ｖ系のＭＯＳトランジスタが２個である。したがって、本発明に係るラッチ機能付きレベルシフタ回路を構成するＭＯＳトランジスタのレイアウト面積を従来に比べ大幅に縮小させることができる。
【００６６】
したがって、駆動電圧の高い液晶表示装置に用いられる場合でも、レイアウト面積の小さいラッチ機能付きレベルシフタ回路を実現できるという効果を奏する。
【００６７】
本発明に係る表示素子駆動回路は、ラッチ機能付きレベルシフタ回路を、表示素子に供給する表示データのレベルシフトに用いることを特徴としている。
【００６８】
上記の構成によれば、ラッチ機能付きレベルシフタ回路は、構成するＭＯＳトランジスタの数が少なく、レイアウト面積が小さいので、回路規模が小さく低消費電力の表示素子駆動回路を実現することができる。
【００６９】
本発明に係る液晶表示装置は、表示素子駆動回路を液晶駆動回路として備える。
【発明の効果】
【００７０】
本発明に係るラッチ機能付きレベルシフタ回路は、以上のように、Ｐチャネル型の第１および第２のＭＯＳトランジスタと、Ｎチャネル型の第３〜第７のＭＯＳトランジスタと、第１のインバータとを備え、前記第１のＭＯＳトランジスタのソースおよび前記第２のＭＯＳトランジスタのソースは、いずれも第１の電位の電源に接続され、前記第３のＭＯＳトランジスタのソース、前記第４のＭＯＳトランジスタのソースおよび前記第７のＭＯＳトランジスタのソースは、いずれも前記第１の電位よりも低い第２の電位に接続され、前記第１のＭＯＳトランジスタのドレインと、前記第２のＭＯＳトランジスタのゲートと、前記第３のＭＯＳトランジスタのドレインと、前記第４のＭＯＳトランジスタのゲートと、前記第５のＭＯＳトランジスタのドレインとが互いに接続され、前記第１のＭＯＳトランジスタのゲートと、前記第２のＭＯＳトランジスタのドレインと、前記第３のＭＯＳトランジスタのゲートと、前記第４のＭＯＳトランジスタのドレインと、前記第６のＭＯＳトランジスタのドレインとが互いに接続され、前記第５のＭＯＳトランジスタのソースと、前記第６のＭＯＳトランジスタのソースと、前記第７のＭＯＳトランジスタのドレインとが互いに接続され、前記第５のＭＯＳトランジスタのゲートには、第１の信号が入力され、前記第６のＭＯＳトランジスタのゲートには、前記第１の信号が前記第１のインバータによって反転された信号が入力され、前記第７のＭＯＳトランジスタのゲートには、第２の信号が入力され、前記第１の信号および前記第２の信号は、前記第２の電位と略同一の電位である第３の電位と、前記第１の電位より低く前記第２および第３の電位より高い第４の電位とからなる２値の信号である構成である。
【００７１】
また、本発明に係るラッチ機能付きレベルシフタ回路は、以上のように、Ｎチャネル型の第８および第９のＭＯＳトランジスタと、Ｐチャネル型の第１０〜第１４のＭＯＳトランジスタと、第２のインバータとを備え、前記第８のＭＯＳトランジスタのソースおよび前記第９のＭＯＳトランジスタのソースは、いずれも第５の電位に接続され、前記第１０のＭＯＳトランジスタのソース、前記第１１のＭＯＳトランジスタのソースおよび前記第１４のＭＯＳトランジスタのソースは、いずれも前記第５の電位よりも高い第６の電位に接続され、前記第８のＭＯＳトランジスタのドレインと、前記第９のＭＯＳトランジスタのゲートと、前記第１０のＭＯＳトランジスタのドレインと、前記第１１のＭＯＳトランジスタのゲートと、前記第１２のＭＯＳトランジスタのドレインとが互いに接続され、前記第８のＭＯＳトランジスタのゲートと、前記第９のＭＯＳトランジスタのドレインと、前記第１０のＭＯＳトランジスタのゲートと、前記第１１のＭＯＳトランジスタのドレインと、前記第１３のＭＯＳトランジスタのドレインとが互いに接続され、前記第１２のＭＯＳトランジスタのソースと、前記第１３のＭＯＳトランジスタのソースと、前記第１４のＭＯＳトランジスタのドレインとが互いに接続され、前記第１２のＭＯＳトランジスタのゲートには、第３の信号が入力され、前記第１３のＭＯＳトランジスタのゲートには、前記第３の信号が前記第２のインバータによって反転された信号が入力され、前記第１４のＭＯＳトランジスタのゲートには、第４の信号が入力され、前記第３の信号および前記第４の信号は、前記第６の電位と略同一の電位である第７の電位と、前記第５の電位より高く前記第６および第７の電位より低い第８の電位とからなる２値の信号である構成である。
【００７２】
したがって、駆動電圧の高い液晶表示装置に用いられる場合でも、レイアウト面積の小さいラッチ機能付きレベルシフタ回路を実現できるという効果を奏する。
【発明を実施するための最良の形態】
【００７３】
本発明の一実施形態について図１ないし図７に基づいて説明すると以下の通りである。
【００７４】
図２は、本実施形態に係る液晶表示装置１の概略構成を示すブロック図である。液晶表示装置１は、図８に示す液晶表示装置１００において、ソースドライバ回路１０４の代わりにソースドライバ回路４を備えた構成である。
【００７５】
図３は、ソースドライバ回路４の構成を示すブロック図である。各ソースドライバ回路４は、図９に示すソースドライバ回路１０４において、ホールドラッチ回路１０４ｃ…およびレベルシフタ回路１０４ｄ…の代わりに、ラッチ機能付きレベルシフタ回路４ｄ…を備えた構成である。
【００７６】
図４は、ソースドライバ回路４の１出力端子当たりの構成を示すブロック図である。ソースドライバ回路４においても、図１０に示すソースドライバ回路１０４と同様、サンプリングラッチ回路１０４ｂに６ビットの表示データが入力される。このように、本実施形態に係るソースドライバ回路４は、ホールドラッチ回路を設ける代わりに、レベルシフタ回路にラッチ機能を持たせた構成である。
【００７７】
図５は、表示データ１ビット分の、サンプリングラッチ回路１０４ｂおよびラッチ機能付きレベルシフタ回路４ｄを示す回路図である。サンプリングラッチ回路１０４ｂは、図１１に示すサンプリングラッチ回路１０４ｂと同様の構成である。すなわち、シフトレジスタ１０４ａで生成されるサンプリング信号ＳＭＰが“Ｈ”の期間、データ入力端子Ｄに入力される表示データを取り込んでデータ出力端子Ｑへ出力し、サンプリング信号ＳＭＰが“Ｌ”になった後は、表示データを保持する。
【００７８】
ラッチ機能付きレベルシフタ回路４ｄは、サンプリングラッチ回路１０４ｂでサンプリングされた表示データを、ラッチ信号（水平同期信号）ＬＳが“Ｈ”の期間で取り込み、ラッチ信号ＬＳが“Ｌ”になった後もデータを保持する。また、サンプリングラッチ回路１０４ｂからの表示データは、ＧＮＤと３Ｖの電位とからなる２値信号であり、ラッチ機能付きレベルシフタ回路４ｄは、保持したデータをＧＮＤと１０Ｖの電位とからなる液晶駆動電圧のレベルの信号に変換する。
【００７９】
図１は、ラッチ機能付きレベルシフタ回路４ｄの構成を示す回路図である。ラッチ機能付きレベルシフタ回路４ｄは、２個のＰチャネル型のＭＯＳトランジスタＭＰ１・ＭＰ２、５個のＮチャネル型のＭＯＳトランジスタＭＮ１〜ＭＮ５、およびインバータＩＮＶ１を備えている。
【００８０】
ＭＯＳトランジスタＭＰ１・ＭＰ２のソースは、いずれも第１の電位の電源ＶＤＨに接続されている。電源ＶＤＨは、液晶表示の駆動電圧であり、本実施形態では１０Ｖである。ＭＯＳトランジスタＭＰ１・ＭＰ２・ＭＮ１〜ＭＮ５は、いずれも１０Ｖ以上の電圧耐性を有する１０Ｖ系のＭＯＳトランジスタである。一方、ＭＯＳトランジスタＭＮ１のソース、ＭＯＳトランジスタＭＮ２のソースおよびＭＯＳトランジスタＭＮ５のソースは、いずれも第２の電位であるＧＮＤに接続されている。
【００８１】
ＭＯＳトランジスタＭＰ１のゲートと、ＭＯＳトランジスタＭＰ２のドレインと、ＭＯＳトランジスタＭＮ１のゲートと、ＭＯＳトランジスタＭＮ２のドレインと、ＭＯＳトランジスタＭＮ４のドレインとが、互いに接続されており、それらの接続点はラッチ機能付きレベルシフタ回路４ｄの出力端子として機能する。当該出力端子から、図４に示すＤＡコンバータ回路１０４ｅに出力信号ＯＵＴが出力される。
【００８２】
また、ＭＯＳトランジスタＭＰ１のドレインと、ＭＯＳトランジスタＭＰ２のゲートと、ＭＯＳトランジスタＭＮ１のドレインと、ＭＯＳトランジスタＭＮ２のゲートと、ＭＯＳトランジスタＭＮ３のドレインとが、互いに接続されており、それらの接続点はラッチ機能付きレベルシフタ回路４ｄの反転出力端子として機能する。当該出力端子から、図４に示すＤＡコンバータ回路１０４ｅに反転出力信号ＯＵＴが出力される。
【００８３】
また、ＭＯＳトランジスタＭＮ３のソース、ＭＯＳトランジスタＭＮ４のソース、およびＭＯＳトランジスタＭＮ５のドレインは、互いに接続されている。
【００８４】
このように、ＭＯＳトランジスタＭＰ１とＭＯＳトランジスタＭＮ１とで構成されるインバータ回路の入力・出力は、ＭＯＳトランジスタＭＰ２とＭＯＳトランジスタＭＮ２とで構成されるインバータ回路の出力・入力にそれぞれ接続されている。これにより、ＭＯＳトランジスタＭＰ１・ＭＰ２・ＭＮ１・ＭＮ２によってラッチ回路が形成されている。
【００８５】
ここで、ＭＯＳトランジスタＭＮ３のゲートに、サンプリングラッチ回路１０４ｂからの表示データである入力信号ＩＮが入力される。また、ＭＯＳトランジスタＭＮ４のゲートに、入力信号ＩＮがインバータＩＮＶ１によって反転された反転入力信号ＩＮＢが入力される。さらに、ＭＯＳトランジスタＭＮ５のゲートに、ラッチ信号ＬＳが入力される。
【００８６】
入力信号ＩＮ、反転入力信号ＩＮＢおよびラッチ信号ＬＳは、第３の電位であるＧＮＤ電位と第４の電位とからなる２値の信号である。本実施形態では、第４の電位を３Ｖとしている。
【００８７】
続いて、ラッチ機能付きレベルシフタ回路４ｄの動作について説明する。
【００８８】
ラッチ信号ＬＳが“Ｈ”になると、ＭＯＳトランジスタＭＮ５はオンする。このとき、サンプリングラッチ回路１０４ｂからの表示データが“Ｈ”であれば、入力信号ＩＮが“Ｈ”で反転入力信号ＩＮＢが“Ｌ”となる。これにより、ＭＯＳトランジスタＭＮ３がオンし、ＭＯＳトランジスタＭＮ４はオフとなるので、反転出力信号ＯＵＴＢは“Ｌ”となる。
【００８９】
反転出力信号ＯＵＴＢが“Ｌ”であるため、ＭＯＳトランジスタＭＰ２はオンとなり、ＭＯＳトランジスタＭＮ２はオフとなる。したがって、出力信号ＯＵＴは、電源ＶＤＨ（１０Ｖ）レベルの“Ｈ”信号となる。
【００９０】
出力信号ＯＵＴが“Ｈ”であるため、ＭＯＳトランジスタＭＮ１がオンとなり、ＭＯＳトランジスタＭＰ１はオフとなる。したがって、反転出力信号ＯＵＴＢが“Ｌ”である状態が保持される。すなわち、ＭＯＳトランジスタＭＰ１・ＭＰ２・ＭＮ１・ＭＮ２によりラッチ回路が形成され、当該ラッチ回路により表示データが保持される。
【００９１】
一方、ラッチ信号ＬＳが“Ｈ”の期間に、サンプリングラッチ回路１０４ｂからの表示データが“Ｌ”であれば、入力信号ＩＮが“Ｌ”で反転入力信号ＩＮＢが“Ｈ”となる。これにより、ＭＯＳトランジスタＭＮ４がオンし、ＭＯＳトランジスタＭＮ３はオフとなるので、出力信号ＯＵＴは“Ｌ”となる。
【００９２】
出力信号ＯＵＴが“Ｌ”であるため、ＭＯＳトランジスタＭＰ１はオンとなり、ＭＯＳトランジスタＭＮ１はオフとなる。したがって、反転出力信号ＯＵＴＢは、電源ＶＤＨ（１０Ｖ）レベルの“Ｈ”信号となる。
【００９３】
反転出力信号ＯＵＴＢが“Ｈ”であるため、ＭＯＳトランジスタＭＮ２がオンとなり、ＭＯＳトランジスタＭＰ２はオフとなる。したがって、出力信号ＯＵＴが“Ｌ”である状態が保持される。この場合も、ＭＯＳトランジスタＭＰ１・ＭＰ２・ＭＮ１・ＭＮ２によりラッチ回路が形成され、当該ラッチ回路によりデータが保持される。
【００９４】
また、ラッチ信号ＬＳが“Ｌ”の期間は、ＭＯＳトランジスタＭＮ５はオフであるため、ＭＯＳトランジスタＭＮ３・ＭＮ４が表示データによりオンしても、出力信号ＯＵＴおよび反転出力信号ＯＵＴＢの信号を変化させることはない。したがって、ＭＯＳトランジスタＭＰ１・ＭＰ２・ＭＮ１・ＭＮ２によって形成されるラッチ回路によりラッチされたデータは保持される。
【００９５】
以上のように、ラッチ信号ＬＳが“Ｈ”であり、サンプリングラッチ回路１０４ｂからの表示データが“Ｈ”の時は、ラッチ機能付きレベルシフタ回路４ｄは、出力信号ＯＵＴを“Ｈ”、反転出力信号ＯＵＴＢを“Ｌ”とし、その後、ラッチ信号ＬＳが“Ｌ”になっても、その状態を保持する。一方、ラッチ信号ＬＳが“Ｈ”であり、サンプリングラッチ回路１０４ｂからの表示データが“Ｌ”の時は、ラッチ機能付きレベルシフタ回路４ｄは、出力信号ＯＵＴを“Ｌ”、反転出力信号ＯＵＴＢを“Ｈ”とし、その後、ラッチ信号ＬＳが“Ｌ”になっても、その状態を保持する。
【００９６】
ここで、ラッチ機能付きレベルシフタ回路４ｄを構成するＭＯＳトランジスタについて、７個のＭＯＳトランジスタＭＰ１・ＭＰ２・ＭＮ１〜ＭＮ５は１０Ｖ系のＭＯＳトランジスタであり、インバータＩＮＶ１を構成するＭＯＳトランジスタは、３Ｖ系のＭＯＳトランジスタである。ここで、１０Ｖ系のＭＯＳトランジスタのレイアウト面積は、３Ｖ系のＭＯＳトランジスタのレイアウト面積の約３倍であるので、ラッチ機能付きレベルシフタ回路４ｄを構成するＭＯＳトランジスタのレイアウト面積は、３Ｖ系のＭＯＳトランジスタ２３個分のレイアウト面積とほぼ等しい。
【００９７】
ここで、図１６に示すラッチ機能付きレベルシフタ回路２０１は、１２個の１０Ｖ系のＭＯＳトランジスタで構成されているので、そのレイアウト面積は、３Ｖ系のＭＯＳトランジスタ３６個分に相当する。また、図１３に示すホールドラッチ回路１２１と、図１４に示すレベルシフタ回路１３１または図１５に示すレベルシフタ回路１４１とを組み合わせた構成は、１２個の３Ｖ系のＭＯＳトランジスタ（ホールドラッチ回路１２１において図示されていないインバータを構成する２個のＭＯＳトランジスタを含む）と、４個の１０Ｖ系のＭＯＳトランジスタとで構成されるので、そのレイアウト面積は、３Ｖ系のＭＯＳトランジスタ２４個分に相当する。
【００９８】
したがって、本実施形態に係るラッチ機能付きレベルシフタ回路４ｄを構成するＭＯＳトランジスタのレイアウト面積は、従来の構成におけるＭＯＳトランジスタのレイアウト面積に比べ小さくなる。
【００９９】
さらに、ラッチ機能付きレベルシフタ回路４ｄは、必要とするＭＯＳトランジスタの合計数が従来の構成に比べ少ないので、ＭＯＳトランジスタ間を接続する配線の面積も従来の構成より小さくすることができる。
【０１００】
したがって、本実施形態に係るラッチ機能付きレベルシフタ回路４ｄは、ホールドラッチ回路とレベルシフタ回路とを組み合わせた構成や、従来のラッチ機能付きレベルシフタ回路と同等の機能を、より少ないレイアウト面積で実現することができる。
【０１０１】
また、ソースドライバ回路４では、ラッチ機能付きレベルシフタ回路４ｄは、階調データのビット数と出力数との積の数だけ設けられる。したがって、ソースドライバ回路４の全体の回路規模は、表示データ１ビット分の回路で縮小されるレイアウト面積にラッチ機能付きレベルシフタ回路４ｄの個数を乗じた面積だけ縮小されるので、ソースドライバ回路４の全体では、回路規模を大幅に縮小できる。
【０１０２】
続いて、本実施形態に変形例に係るラッチ機能付きレベルシフタ回路１４ｄについて説明する。ラッチ機能付きレベルシフタ回路１４ｄも、図１に示すラッチ機能付きレベルシフタ回路４ｄと同様、液晶表示装置のソースドライバ回路に設けられる。
【０１０３】
図６は、本実施形態の変形例に係るソースドライバ回路１４の１出力端子当たりの構成を示すブロック図である。ソースドライバ回路１４は、シフトレジスタ１１４ａ、サンプリングラッチ回路１１４ｂ、ラッチ機能付きレベルシフタ回路１４ｄ、ＤＡコンバータ回路１１４ｅおよび出力アンプ１１４ｆを備えている。
【０１０４】
シフトレジスタ１１４ａ内を転送されるスタートパルス信号により表示データの各ビットがサンプリングラッチ回路１１４ｂによりサンプリングされる。ラッチ機能付きレベルシフタ回路１４ｄは、ラッチ信号（水平同期信号）ＬＳにより各６ビットをラッチするとともに、信号レベルを変換した後、ＤＡコンバータ回路１１４ｅにおいて、表示データに応じた階調表示用電圧が選択され、出力アンプ１１４ｆにより低インピーダンス化され、液晶パネル１０１に出力される。
【０１０５】
ここで、サンプリングラッチ回路１１４ｂからラッチ機能付きレベルシフタ回路１４ｄに出力される表示データは、７Ｖの電位と１０Ｖの電位とからなる２値信号であり、ラッチ機能付きレベルシフタ回路１４ｄは、当該表示データをＧＮＤと１０Ｖの電位とからなる液晶駆動電圧のレベルの信号に変換する。すなわち、図１に示すラッチ機能付きレベルシフタ回路４ｄは、“Ｈ”側の電圧をレベルシフトするのに対し、ラッチ機能付きレベルシフタ回路１４ｄは、“Ｌ”側の電圧をレベルシフトする。
【０１０６】
また、ラッチ機能付きレベルシフタ回路１４ｄは、サンプリングラッチ回路１１４ｂでサンプリングされた表示データを、ラッチ信号（水平同期信号）ＬＳが“Ｌ”（７Ｖ）の期間で取り込み、ラッチ信号ＬＳが“Ｈ”（１０Ｖ）になった後もデータを保持する。
【０１０７】
図７は、本実施形態の変形例に係るラッチ機能付きレベルシフタ回路１４ｄの構成を示す回路図である。ラッチ機能付きレベルシフタ回路１４ｄは、図１に示すラッチ機能付きレベルシフタ回路４ｄと同じく、１０Ｖ系のＭＯＳトランジスタを７個備えている。具体的には、ラッチ機能付きレベルシフタ回路１４ｄは、２個のＮチャネル型のＭＯＳトランジスタＭＮ１１・ＭＮ１２、５個のＰチャネル型のＭＯＳトランジスタＭＰ１１〜ＭＰ１５、およびインバータＩＮＶ１１を備えている。
【０１０８】
ＭＯＳトランジスタＭＮ１１・ＭＮ１２のソースは、いずれもＧＮＤ（第５の電位）に接続されている。ＭＯＳトランジスタＭＮ１１・ＭＮ１２・ＭＰ１１〜ＭＰ１５は、いずれも１０Ｖ以上の電圧耐性を有する１０Ｖ系のＭＯＳトランジスタである。一方、ＭＯＳトランジスタＭＰ１１のソース、ＭＯＳトランジスタＭＰ１２のソースおよびＭＯＳトランジスタＭＰ１５のソースは、いずれも第６の電位の電源ＶＤＨに接続されている。なお電源ＶＤＨは１０Ｖである。
【０１０９】
ＭＯＳトランジスタＭＮ１１のゲートと、ＭＯＳトランジスタＭＮ１２のドレインと、ＭＯＳトランジスタＭＰ１１のゲートと、ＭＯＳトランジスタＭＰ１２のドレインと、ＭＯＳトランジスタＭＰ１４のドレインとが、互いに接続されるとともに、図６に示すＤＡコンバータ回路１１４ｅに接続されており、出力信号ＯＵＴが出力される。また、ＭＯＳトランジスタＭＮ１１のドレインと、ＭＯＳトランジスタＭＮ１２のゲートと、ＭＯＳトランジスタＭＰ１１のドレインと、ＭＯＳトランジスタＭＰ１２のゲートと、ＭＯＳトランジスタＭＰ１３のドレインとが、互いに接続されるとともに、図６に示すＤＡコンバータ回路１１４ｅに接続されており、反転出力信号ＯＵＴＢが出力される。また、ＭＯＳトランジスタＭＰ１３のソース、ＭＯＳトランジスタＭＰ１４のソース、およびＭＯＳトランジスタＭＰ１５のドレインは、互いに接続されている。
【０１１０】
このように、ＭＯＳトランジスタＭＮ１１とＭＯＳトランジスタＭＰ１１とで構成されるインバータ回路の入力・出力は、ＭＯＳトランジスタＭＮ１２とＭＯＳトランジスタＭＰ１２とで構成されるインバータ回路の出力・入力にそれぞれ接続されている。これにより、ＭＯＳトランジスタＭＮ１１・ＭＮ１２・ＭＰ１１・ＭＰ１２によってラッチ回路が形成されている。
【０１１１】
ここで、ＭＯＳトランジスタＭＰ１３のゲートに、サンプリングラッチ回路１１４ｂからの表示データである入力信号ＩＮが入力される。また、ＭＯＳトランジスタＭＰ１４のゲートに、入力信号ＩＮがインバータＩＮＶ１１によって反転された反転入力信号ＩＮＢが入力される。さらに、ＭＯＳトランジスタＭＰ１５のゲートに、ラッチ信号ＬＳが入力される。
【０１１２】
入力信号ＩＮ、反転入力信号ＩＮＢおよびラッチ信号ＬＳは、第７の電位であるＶＤＨ（１０Ｖ）と第８の電位とからなる２値の信号である。本実施形態では、第８の電位を７Ｖとしている。
【０１１３】
続いて、ラッチ機能付きレベルシフタ回路１４ｄの動作について説明する。
【０１１４】
ラッチ信号ＬＳが“Ｌ”（７Ｖ）になると、ＭＯＳトランジスタＭＰ１５はオンする。このとき、サンプリングラッチ回路１１４ｂからの表示データが“Ｈ”であれば、入力信号ＩＮが“Ｈ”で反転入力信号ＩＮＢが“Ｌ”となる。これにより、ＭＯＳトランジスタＭＰ１４がオンし、ＭＯＳトランジスタＭＰ１３はオフとなるので、出力信号ＯＵＴは“Ｈ”となる。
【０１１５】
出力信号ＯＵＴが“Ｈ”であるため、ＭＯＳトランジスタＭＮ１１はオンとなり、ＭＯＳトランジスタＭＰ１１はオフとなる。したがって、反転出力信号ＯＵＴＢは、ＧＮＤ（０Ｖ）レベルの“Ｌ”信号となる。
【０１１６】
反転出力信号ＯＵＴＢが“Ｌ”であるため、ＭＯＳトランジスタＭＰ１２がオンとなり、ＭＯＳトランジスタＭＮ１２はオフとなる。したがって、出力信号ＯＵＴが“Ｈ”である状態が保持される。この場合も、ＭＯＳトランジスタＭＮ１１・ＭＮ１２・ＭＰ１１・ＭＰ１２によりラッチ回路が形成され、当該ラッチ回路によりデータが保持される。
【０１１７】
また、ラッチ信号ＬＳが“Ｈ”の期間は、ＭＯＳトランジスタＭＰ１５はオフであるため、ＭＯＳトランジスタＭＰ１３・ＭＰ１４が表示データによりオンしても、出力信号ＯＵＴおよび反転出力信号ＯＵＴＢの信号を変化させることはない。したがって、ＭＯＳトランジスタＭＮ１１・ＭＮ１２・ＭＰ１１・ＭＰ１２によって形成されるラッチ回路によりラッチされたデータは保持される。
【０１１８】
一方、ラッチ信号ＬＳが“Ｌ”の期間に、サンプリングラッチ回路１１４ｂからの表示データが“Ｌ”であれば、入力信号ＩＮが“Ｌ”で反転入力信号ＩＮＢが“Ｈ”（１０Ｖ）となる。これにより、ＭＯＳトランジスタＭＰ１３がオンし、ＭＯＳトランジスタＭＰ１４はオフとなるので、反転出力信号ＯＵＴＢは“Ｈ”となる。
【０１１９】
反転出力信号ＯＵＴＢが“Ｈ”であるため、ＭＯＳトランジスタＭＮ１２はオンとなり、ＭＯＳトランジスタＭＰ１２はオフとなる。したがって、出力信号ＯＵＴは、ＧＮＤ（０Ｖ）レベルの“Ｌ”信号となる。
【０１２０】
出力信号ＯＵＴが“Ｌ”であるため、ＭＯＳトランジスタＭＰ１１がオンとなり、ＭＯＳトランジスタＭＮ１１はオフとなる。したがって、反転出力信号ＯＵＴＢが“Ｈ”である状態が保持される。すなわち、ＭＯＳトランジスタＭＮ１１・ＭＮ１２・ＭＰ１１・ＭＰ１２によりラッチ回路が形成され、当該ラッチ回路によりデータが保持される。
【０１２１】
以上のように、ラッチ信号ＬＳが“Ｌ”であり、サンプリングラッチ回路１１４ｂからの表示データが“Ｈ”の時は、ラッチ機能付きレベルシフタ回路１４ｄは、出力信号ＯＵＴを“Ｈ”、反転出力信号ＯＵＴＢを“Ｌ”とし、その後、ラッチ信号ＬＳが“Ｈ”になっても、その状態を保持する。一方、ラッチ信号ＬＳが“Ｌ”であり、サンプリングラッチ回路１１４ｂからの表示データが“Ｌ”の時は、ラッチ機能付きレベルシフタ回路１４ｄは、出力信号ＯＵＴを“Ｌ”、反転出力信号ＯＵＴＢを“Ｈ”とし、その後、ラッチ信号ＬＳが“Ｈ”になっても、その状態を保持する。
【０１２２】
このように、ラッチ機能付きレベルシフタ回路１４ｄも、図１に示すラッチ機能付きレベルシフタ回路４ｄと同一の回路規模であり、７個の１０Ｖ系のＭＯＳトランジスタと２個の３Ｖ系のＭＯＳトランジスタとで構成されている。したがって、ラッチ機能付きレベルシフタ回路１４ｄを備えるソースドライバ回路１４は、従来よりも大幅に回路規模を縮小される。
【０１２３】
〔実施形態の総括〕
上記実施形態では、ラッチ機能付きレベルシフタ回路は、出力信号ＯＵＴおよび反転出力信号ＯＵＴＢを出力する構成であったが、これに限らず、出力信号ＯＵＴおよび反転出力信号ＯＵＴＢのどちらか一方のみ出力する構成としてもよい。
【０１２４】
また、上記実施形態では、第２の電位および第３の電位がともにＧＮＤであったが、第２の電位と第３の電位とが若干異なる電位であってもよい。同様に、第６の電位および第７の電位がともにＶＤＨであったが、第６の電位と第７の電位とが若干異なる電位であってもよい。
【０１２５】
本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【０１２６】
本発明は、表示素子を駆動するための高電圧の駆動電圧を制御するために内部で制御信号を昇圧させる表示用駆動回路に適用でき、特に、液晶パネルの駆動回路に好適に適用できる。
【図面の簡単な説明】
【０１２７】
【図１】本発明の実施形態に係るラッチ機能付きレベルシフタ回路の構成を示す回路図である。
【図２】本発明の実施形態に係る液晶表示装置の概略構成を示すブロック図である。
【図３】上記液晶表示装置に設けられるソースドライバ回路の構成を示すブロック図である。
【図４】上記ソースドライバ回路の１出力端子当たりの構成を示すブロック図である。
【図５】上記ソースドライバ回路に設けられる、表示データ１ビット分の、サンプリングラッチ回路およびラッチ機能付きレベルシフタ回路を示す回路図である。
【図６】本発明の実施形態の変形例に係るソースドライバ回路の１出力端子当たりの構成を示すブロック図である。
【図７】本発明の実施形態の変形例に係るラッチ機能付きレベルシフタ回路の構成を示す回路図である。
【図８】従来の液晶表示装置の概略構成を示すブロック図である。
【図９】従来のソースドライバ回路の構成を示すブロック図である。
【図１０】図９に示すソースドライバ回路の１出力端子当たりの構成例を示すブロック図である。
【図１１】図１０に示すソースドライバ回路に設けられる、表示データ１ビット分の、サンプリングラッチ回路、ホールドラッチ回路およびレベルシフタ回路を示す回路図である。
【図１２】従来のレベルシフタ回路の構成を示す回路図である。
【図１３】ホールドラッチ回路の構成を示す回路図である。
【図１４】従来の他のレベルシフタ回路の構成を示す回路図である。
【図１５】従来のさらに他のレベルシフタ回路の構成を示す回路図である。
【図１６】従来のラッチ機能付きレベルシフタ回路の構成を示す回路図である。
【符号の説明】
【０１２８】
１          液晶表示装置
４          ソースドライバ回路（表示素子駆動回路）
４ｄ        ラッチ機能付きレベルシフタ回路
１４        ソースドライバ回路（表示素子駆動回路）
１４ｄ      ラッチ機能付きレベルシフタ回路
ＭＰ１      ＭＯＳトランジスタ（第１のＭＯＳトランジスタ）
ＭＰ２      ＭＯＳトランジスタ（第２のＭＯＳトランジスタ）
ＭＮ１      ＭＯＳトランジスタ（第３のＭＯＳトランジスタ）
ＭＮ２      ＭＯＳトランジスタ（第４のＭＯＳトランジスタ）
ＭＮ３      ＭＯＳトランジスタ（第５のＭＯＳトランジスタ）
ＭＮ４      ＭＯＳトランジスタ（第６のＭＯＳトランジスタ）
ＭＮ５      ＭＯＳトランジスタ（第７のＭＯＳトランジスタ）
ＭＮ１１    ＭＯＳトランジスタ（第８のＭＯＳトランジスタ）
ＭＮ１２    ＭＯＳトランジスタ（第９のＭＯＳトランジスタ）
ＭＰ１１    ＭＯＳトランジスタ（第１０のＭＯＳトランジスタ）
ＭＰ１２    ＭＯＳトランジスタ（第１１のＭＯＳトランジスタ）
ＭＰ１３    ＭＯＳトランジスタ（第１２のＭＯＳトランジスタ）
ＭＰ１４    ＭＯＳトランジスタ（第１３のＭＯＳトランジスタ）
ＭＰ１５    ＭＯＳトランジスタ（第１４のＭＯＳトランジスタ）
ＩＮＶ１    インバータ（第１のインバータ）
ＩＮＶ１１  インバータ（第２のインバータ）
ＩＮ        入力信号（第１の信号、第３の信号）
ＬＳ        ラッチ信号（第２の信号、第４の信号）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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