(57)【要約】【課題】ＰＩＤの影響による特性変動を十分に抑制可能な半導体装置の製造方法を提供することを課題とする。【解決手段】本発明に係る半導体装置の製造方法は、半導体支持基板と、前記半導体支持基板上に形成された分離酸化膜と、前記分離酸化膜上に形成されたＳＯＩ層とから構成されるＳＯＩ基板を準備する工程と；前記ＳＯＩ層に半導体デバイスを形成する工程と；ＵＶ（紫外）光を透過可能なパッシベーション膜を前記ＳＯＩ基板上に形成する工程と；デバイス形成の最終工程以降に、前記ＳＯＩ基板に対してＵＶ光を照射する工程とを含むことを特徴とする。【選択図】図１７
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【特許請求の範囲】
【請求項１】
半導体支持基板と、前記半導体支持基板上に形成された分離酸化膜と、前記分離酸化膜上に形成されたＳＯＩ層とから構成されるＳＯＩ基板を準備する工程と；
前記ＳＯＩ層に半導体デバイスを形成する工程と；
ＵＶ（紫外）光を透過可能なパッシベーション膜を前記ＳＯＩ基板上に形成する工程と；
デバイス形成の最終工程以降に、前記ＳＯＩ基板に対してＵＶ光を照射する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記パッシベーション膜は、透過率７５〜８５％のＳｉＮから成ることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記パッシベーション膜は、ＳｉＮから成り、比率Ｓｉ／Ｎが約０．８８であることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記ＵＶ光の照射は、２３０ｍＷ／ｃｍ２以上の照度であることを特徴とする請求項１，２又は３に記載の半導体装置の製造方法。
【請求項５】
前記ＵＶ光を照射する工程の前に、前記パッシベーション膜に外部電力を供給するための開口部を形成する工程を実行することを特徴とする請求項１，２，３又は４に記載の半導体装置の製造方法。
【請求項６】
前記ＵＶ光を照射する工程において、少なくとも前記分離酸化膜と前記ＳＯＩ層との界面付近に前記ＵＶ光を照射することを特徴とする請求項１，２，３，４又は５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＳＯＩ基板を用いた半導体装置の製造方法に関するものである。特に、ＳＯＩ−ＭＯＳＦＥＴの製造方法に関するものである。
【背景技術】
【０００２】
ＳＯＩ構造の半導体装置は、薄膜のシリコンからなるＳＯＩ(Silicon On Insulator)層を分離酸化膜（ＢＯＸ酸化膜）上に積層した構造となっている。ＳＯＩ構造の半導体装置は、通常のウェハ（バルクシリコン）上に形成した半導体装置に比べて、形成されたＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）の特性が良好である。例えば、ＳＯＩ構造の半導体装置は、ソース−ドレインと基板間の接合容量が極めて小さい、ラッチアップが発生しない、基板浮遊効果が少ない、サブスレショルド特性が良好といったメリットがある。
【０００３】
ＳＯＩ−ＭＯＳＦＥＴの動作時電流は、基本的にゲート直下に形成されるチャネル領域を流れるように設計されている。以下、従来のＳＯＩ−ＭＯＳＦＥＴについて、その製造工程をＮチャネル型トランジスタを例に説明する。図１（Ａ）〜図７（Ｋ）は、従来のＳＯＩ−ＭＯＳＦＥＴの製造工程を示す断面図である。
【０００４】
まず、図１（Ａ）に示すように、シリコン基板１０１上に分離酸化膜（ＢＯＸ酸化膜）１０２とＳＯＩ層１０４が積層形成されたＳＯＩ基板を準備する。次に、図１（Ｂ）示すように、公知の技術を用いて素子分離領域（ＳＴＩ）１０３を形成する。
【０００５】
次に、図２（Ｃ）に示すように、ＳＯＩ層１０４上に熱拡散法によって酸化膜（ゲート酸化膜）１０５を形成する。続いて、ＭＯＳＦＥＴのチャネル領域となるＳＯＩ層１０４の不純物濃度を最適化するために、公知のイオン・インプランテーション技術を用いてＳＯＩ層１０４への不純物注入工程を実施する。その後、ＭＯＳＦＥＴのゲート電極（１０６）となるポリシリコン層の堆積、公知のリソグラフィー・エッチング技術を経て、図２（Ｄ）に示すようにゲート電極１０６を形成する。
【０００６】
次に、図３（Ｅ）に示すように、素子分離領域１０３を形成していない領域（アクティブ領域１０４）に、公知のイオン・インプランテーション技術を用いて不純物導入を行い、ＭＯＳＦＥＴのソース・ドレイン領域となる領域１１０を形成する。なお、ソース・ドレイン領域１１０とアクティブ領域１０４とでは導電型が異なることは言うまでもない。次に、図３（Ｆ）に示すように、公知のＣＶＤ技術により基板上全面に層間絶縁膜１０７を形成する。
【０００７】
次に、後に形成される第一の配線層（１０９）とソース・ドレイン領域１１０およびゲート電極１０６とを電気的に接続するための開口部（コンタクトホール）１０８を、公知のリソグラフィー・エッチング技術を用いて形成する（図４（Ｇ））。次に、図４（Ｈ）に示すように、開口部１０８を埋め込む形で後に第一の配線層１０９となる金属層（１０９）を、公知のスパッタ技術を用いて全面に形成する。
【０００８】
続いて、図５（Ｉ）に示すように、公知のリソグラフィー・エッチング技術を用いて第一の配線層１０９を成形する。なお、この後に層間絶縁膜と配線層を多層形成することが一般的となっているが、ここではその説明を省略する。
【０００９】
次に、図６（Ｊ）に示すように、デバイス表面を外的な損傷から保護するために、窒化膜（ＳｉＮ）等からなるパッシベーション膜１２０を公知のＣＶＤ技術を用いて全面に形成する。その後、図７（Ｋ）に示すように、第一の配線層１０９をデバイス外部と電気的に接続するための開口部１１１を、公知のリソグラフィー・エッチング技術を用いてパッシベーション膜１２０に対して形成する。
【００１０】
以上のような工程を経て製造された従来のＳＯＩ−ＭＯＳＦＥＴにおいては、製造過程で行われる種々のエッチング処理や各種リソグラフィーで使用されたレジストの除去処理（アッシング処理）、成膜処理の際のプラズマ等、ＰＩＤ（Plasma-induced Damage）の影響により問題が発生する。すなわち、図８に示すように、分離酸化膜１０２中および分離酸化膜１０２とＳＯＩ層１０４との界面に正の電荷が蓄積される（酸化膜中のトラップ電荷(Qot)、可動イオン(Qm)、固定電荷(Qf)あるいは界面トラップ(Qt)等）。このような問題は、特に、ゲート電極形成時のエッチング工程、コンタクトホール形成時のエッチング工程、配線層形成時のエッチング工程、パッシベーション開口部形成時のエッチング工程においてＰＩＤの影響を大きく受けるとされている。
【００１１】
図８において、本来であればＭＯＳＦＥＴ動作時の電流に寄与する領域は、ゲート電極１０６に印加した電圧により形成されるチャネル１１３のみと考えられるが、ＰＩＤ起因の正電荷により、ＳＯＩ層１０４の分離酸化膜１０２側にもチャネル１１４が寄生トランジスタとして形成される。その結果、図９に示すように、本来所望している特性との乖離（ハンプ特性）が発生してしまう。
【００１２】
ところで、種々の目的でデバイス製造工程の途中でＵＶ（紫外線）照射を行うことは、例えば特許文献１に開示されている。ＵＶ（紫外線）照射を行うことは、本来の目的以外にも照射時点でのＰＩＤの影響（分離酸化膜中の固定電荷、分離酸化膜−ＳＯＩ層界面のトラップ電荷等）を除去できることが知られている。しかしながら、その後工程で再度ＰＩＤの影響が加わってしまうため、特性変動を完全に抑制する効果は得られていない。
【特許文献１】特開２００２−２０３９６８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明は上記のような状況に鑑みてなされたものであり、ＰＩＤの影響による特性変動を十分に抑制可能な半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記のような課題を解決ために、本発明に係る半導体装置の製造方法は、半導体支持基板と、前記半導体支持基板上に形成された分離酸化膜と、前記分離酸化膜上に形成されたＳＯＩ層とから構成されるＳＯＩ基板を準備する工程と；前記ＳＯＩ層に半導体デバイスを形成する工程と；ＵＶ（紫外）光を透過可能なパッシベーション膜を前記ＳＯＩ基板上に形成する工程と；デバイス形成の最終工程以降に、前記ＳＯＩ基板に対してＵＶ光を照射する工程とを含むことを特徴とする。
【発明の効果】
【００１５】
上記のように本発明に係る半導体装置の製造方法においては、ＵＶ（紫外）光を透過可能なパッシベーション膜を採用するとともに、デバイス製造工程の最終工程後にＵＶ照射を実施しているため、それまでの全製造工程で蓄積されたＰＩＤの影響が除去可能となる。これにより、分離酸化膜−ＳＯＩ層界面に形成される寄生トランジスタ成分が除去され、ハンプ特性の発生を抑制でき、所望のデバイス特性を得ることが可能となる。
【発明を実施するための最良の形態】
【００１６】
図１０（Ａ）〜図１７（Ｌ）は、本発明の実施例に係るＳＯＩ−ＭＯＳＦＥＴの製造工程を示す断面図である。まず、図１０（Ａ）に示すように、シリコン基板２０１上に分離酸化膜（ＢＯＸ酸化膜）２０２とＳＯＩ層２０４が積層形成されたＳＯＩ基板を準備する。次に、図１０（Ｂ）示すように、公知の技術を用いて素子分離領域（ＳＴＩ）２０３を形成する。
【００１７】
次に、図１１（Ｃ）に示すように、ＳＯＩ層２０４上に熱拡散法によって酸化膜（ゲート酸化膜）２０５を形成する。続いて、ＭＯＳＦＥＴのチャネル領域となるＳＯＩ層２０４の不純物濃度を最適化するために、公知のイオン・インプランテーション技術を用いてＳＯＩ層２０４への不純物注入工程を実施する。その後、ＭＯＳＦＥＴのゲート電極（２０６）となるポリシリコン層の堆積、公知のリソグラフィー・エッチング技術を経て、図１１（Ｄ）に示すようにゲート電極２０６を形成する。
【００１８】
次に、図１２（Ｅ）に示すように、素子分離領域２０３を形成していない領域（アクティブ領域２０４）に、公知のイオン・インプランテーション技術を用いて不純物導入を行い、ＭＯＳＦＥＴのソース・ドレイン領域となる領域２１０を形成する。なお、ソース・ドレイン領域２１０とアクティブ領域２０４とでは導電型が異なることは言うまでもない。次に、図１２（Ｆ）に示すように、公知のＣＶＤ技術により基板上全面に層間絶縁膜２０７を形成する。
【００１９】
次に、後に形成される第一の配線層（２０９）とソース・ドレイン領域２１０およびゲート電極２０６とを電気的に接続するための開口部（コンタクトホール）２０８を、公知のリソグラフィー・エッチング技術を用いて形成する（図１３（Ｇ））。次に、図１３（Ｈ）に示すように、開口部２０８を埋め込む形で後に第一の配線層２０９となる金属層（２０９）を、公知のスパッタ技術を用いて全面に形成する。
【００２０】
続いて、図１４（Ｉ）に示すように、公知のリソグラフィー・エッチング技術を用いて第一の配線層２０９を成形する。なお、この後に層間絶縁膜と配線層を多層形成することが一般的となっているが、ここではその説明を省略する。
【００２１】
次に、図１５（Ｊ）に示すように、デバイス表面を外的な損傷から保護するために、窒化膜（ＳｉＮ）等からなるパッシベーション膜２２０を公知のＣＶＤ技術を用いて全面に形成する。ここで、パッシベーション膜２２０は、紫外線透過率７５〜８５％のＳｉＮ（Ｓｉ３Ｎ４）を使用する。また、ＳｉとＮとの比率（Ｓｉ／Ｎ）が約０．８８とすることが好ましい。
【００２２】
次に、図１６（Ｋ）に示すように、第一の配線層２０９をデバイス外部と電気的に接続するための開口部２１１を、公知のリソグラフィー・エッチング技術を用いてパッシベーション膜２２０に対して形成する。
【００２３】
最後に、図１７（Ｌ）に示すように、ウェハ全面に対し、ＵＶ光を照射する。照射するＵＶ光としては、一般に多く用いられる３５０ｎｍ以下の波長のものを使用する。また、照射時間は１００sec、照度２３０〜８００ｍＷ／ｃｍ２とすることで本発明の効果が確認された。
【００２４】
なお、必ずしもウェハ全面にＵＶ光の照射する必要はなく、少なくとも分離酸化膜２０２とＳＯＩ層２０４との界面付近に照射すれば足りる。この場合、図１５（Ｊ）の工程において、ＵＶ透過性パッシベーション膜２２０に代えて通常のパッシベーション膜（ＵＶ不透過）を形成する。その後、通常開口部２１１を形成すると同時に、ＵＶ光を照射する領域（分離酸化膜２０２とＳＯＩ層２０４との界面付近）に対応する箇所を開口する。次に、ＵＶ透過性パッシベーション膜（２２０）をウエハ全面に形成する。最後に、ＵＶ透過性パッシベーション膜（２２０）が埋め込まれた開口部２１１を再び開口する。
【００２５】
以上、本発明の実施例について説明したが、本発明はこれらの実施例に何ら限定されるものではなく、特許請求の範囲に示された技術的思想の範疇において変更可能なものである。
【図面の簡単な説明】
【００２６】
【図１】図１（Ａ）、（Ｂ）は、従来のＳＯＩ−ＭＯＳＦＥＴの製造工程を示す断面図である。
【図２】図２（Ｃ）、（Ｄ）は、従来のＳＯＩ−ＭＯＳＦＥＴの製造工程を示す断面図である。
【図３】図３（Ｅ）、（Ｆ）は、従来のＳＯＩ−ＭＯＳＦＥＴの製造工程を示す断面図である。
【図４】図４（Ｇ）、（Ｈ）は、従来のＳＯＩ−ＭＯＳＦＥＴの製造工程を示す断面図である。
【図５】図５（Ｉ）は、従来のＳＯＩ−ＭＯＳＦＥＴの製造工程を示す断面図である。
【図６】図６（Ｊ）は、従来のＳＯＩ−ＭＯＳＦＥＴの製造工程を示す断面図である。
【図７】図７（Ｋ）は、従来のＳＯＩ−ＭＯＳＦＥＴの製造工程を示す断面図である。
【図８】図８は、従来のＳＯＩ−ＭＯＳＦＥＴの問題点を説明するための断面図である。
【図９】図９は、従来のＳＯＩ−ＭＯＳＦＥＴの問題点を説明するためのグラフである。
【図１０】図１０（Ａ）、（Ｂ）は、本発明の実施例に係るＳＯＩ−ＭＯＳＦＥＴの製造工程を示す断面図である。
【図１１】図１１（Ｃ）、（Ｄ）は、本発明の実施例に係るＳＯＩ−ＭＯＳＦＥＴの製造工程を示す断面図である。
【図１２】図１２（Ｅ）、（Ｆ）は、本発明の実施例に係るＳＯＩ−ＭＯＳＦＥＴの製造工程を示す断面図である。
【図１３】図１３（Ｇ）、（Ｈ）は、本発明の実施例に係るＳＯＩ−ＭＯＳＦＥＴの製造工程を示す断面図である。
【図１４】図１４（Ｉ）は、本発明の実施例に係るＳＯＩ−ＭＯＳＦＥＴの製造工程を示す断面図である。
【図１５】図１５（Ｊ）は、本発明の実施例に係るＳＯＩ−ＭＯＳＦＥＴの製造工程を示す断面図である。
【図１６】図１６（Ｋ）は、本発明の実施例に係るＳＯＩ−ＭＯＳＦＥＴの製造工程を示す断面図である。
【図１７】図１７（Ｌ）は、本発明の実施例に係るＳＯＩ−ＭＯＳＦＥＴの製造工程を示す断面図である。
【符号の説明】
【００２７】
２０１    Ｓｉ支持基板
２０２    分離酸化膜（ＢＯＸ酸化膜）
２０３    素子分離領域
２０４    ＳＯＩ領域
２０５    ＭＯＳ酸化膜（ゲート酸化膜）
２０６    ゲート電極
２０７    層間絶縁膜
２０８    コンタクトホール
２０９    第一の配線層
２２０    ＵＶ透過型パッシベーション膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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