(57)【要約】【課題】グローバルワードラインデコーダのレイアウト面積を減らす不揮発性メモリ装置及びその動作方法を提供する。【解決手段】不揮発性メモリ装置は、多数のビットラインを通じてデータを読み出すように構成され、そのゲートが、多数のワードラインのうち対応するワードラインにそれぞれ接続される多数のメモリセルと、プログラムモードで、ｎ（３以上の整数）個の相異なるレベルの電圧を多数のワードラインのうち対応するワードラインに選択的に提供するための第１タイプグローバルワードラインデコーダと、プログラムモードで、（ｎ−１）個までの相異なるレベルの電圧を多数のワードラインのうち対応するワードラインに選択的に提供し、第１タイプグローバルワードラインデコーダに比べてさらに少ない数のスィッチ素子を含む第２タイプグローバルワードラインデコーダと、を備える。【選択図】図３
2009009691.tif 000002
【特許請求の範囲】
【請求項１】
多数のワードラインと、
多数のビットラインと、
前記多数のビットラインを通じてデータを読み出すように構成され、そのゲートが、前記多数のワードラインのうち対応するワードラインにそれぞれ接続される多数のメモリセルを含むメモリセルアレイと、
プログラムモードで、ｎ（ｎは、３以上の整数）個の相異なるレベルの電圧を前記多数のワードラインのうち対応するワードラインに選択的に提供するための第１タイプグローバルワードラインデコーダと、
前記プログラムモードで、（ｎ−１）個までの相異なるレベルの電圧のうち少なくとも一つを除外した残りの電圧を前記多数のワードラインのうち対応するワードラインに選択的に提供し、前記第１タイプグローバルワードラインデコーダに比べてさらに少ない数のスィッチ素子を含む第２タイプグローバルワードラインデコーダと、を備え、
前記相異なるレベルの電圧は、前記多数のメモリセルのうち選択セルのプログラムのためのプログラム電圧、前記プログラム電圧より低いプログラム禁止電圧及び前記プログラム禁止電圧より低い少なくとも一つのバイアス電圧を含むことを特徴とする不揮発性メモリ装置。
【請求項２】
前記スィッチ素子は、スイッチングトランジスタとして具現され、
前記第１タイプグローバルワードラインデコーダは、ｎ個の相異なるレベルの電圧をそれぞれスイッチングするための多数のスイッチングトランジスタを備え、
前記第２タイプグローバルワードラインデコーダは、（ｎ−１）個までの相異なるレベルの電圧をそれぞれスイッチングするための多数のスイッチングトランジスタを備えることを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項３】
前記少なくとも一つのバイアス電圧は、前記選択セルの第１隣接セルに提供される下向きバイアス電圧及び前記選択セルの第２隣接セルに提供される上向きバイアス電圧を含み、
前記第１及び第２タイプグローバルワードラインデコーダは、前記プログラム禁止電圧を、前記選択されたセルではない、非選択メモリセルと、前記複数のメモリセルのうち第１及び第２隣接セルに提供し、
前記第２タイプグローバルワードラインデコーダは、
前記プログラムモードで、少なくとも前記上向きバイアス電圧を除外した、（ｎ−１）個までの相異なるレベルの電圧を前記多数のワードラインのうち対応するワードラインに選択的に提供する第１エッジグローバルワードラインデコーダと、
前記プログラムモードで、少なくとも前記下向きバイアス電圧を除外した、（ｎ−１）個までの相異なる電圧を前記多数のワードラインのうち対応するワードラインに選択的に提供する第２エッジグローバルワードラインデコーダと、を備えることを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項４】
前記多数のメモリセルは、
ストリング構造で直列に連結された第１メモリセルないし第Ｎ（Ｎは、２以上の整数）メモリセルを含み、
前記第１エッジグローバルワードラインデコーダは、前記第１メモリセルに接続されたワードラインに対応し、
前記第２エッジグローバルワードラインデコーダは、前記第Ｎメモリセルに接続されたワードラインに対応し、
前記第１タイプグローバルワードラインデコーダは、第２ないし第（Ｎ−１）メモリセルに接続されたワードラインに対応することを特徴とする請求項３に記載の不揮発性メモリ装置。
【請求項５】
前記第１エッジグローバルワードラインデコーダ及び前記第２エッジグローバルワードラインデコーダは、実質的に同一構造を有することを特徴とする請求項４に記載の不揮発性メモリ装置。
【請求項６】
前記多数のメモリセルは、
前記第１メモリセルに接続された第１ダミーセル及び前記第Ｎメモリセルに接続された第２ダミーセルをさらに含み、
前記不揮発性メモリ装置は、
前記第１ダミーセルのための第１ダミーグローバルワードラインデコーダと、
前記第２ダミーセルのための第２ダミーグローバルワードラインデコーダと、をさらに備えることを特徴とする請求項４に記載の不揮発性メモリ装置。
【請求項７】
前記プログラムモードで、
前記第１ダミーグローバルワードラインデコーダは、少なくとも前記上向きバイアス電圧を除外した、（ｎ−１）個までの相異なるレベルの電圧を前記第１ダミーセルに接続された第１ダミーワードラインに選択的に提供し、前記第２ダミーグローバルワードラインデコーダは、少なくとも前記下向きバイアス電圧を除外した、（ｎ−１）個までの相異なるレベルの電圧を前記第２ダミーセルに接続された第２ダミーワードラインに選択的に提供することを特徴とする請求項６に記載の不揮発性メモリ装置。
【請求項８】
前記第１ダミーグローバルワードラインデコーダは、前記第１エッジグローバルワードラインデコーダと実質的に同一構造を有し、前記第２ダミーグローバルワードラインデコーダは、前記第２エッジグローバルワードラインデコーダと実質的に同一構造を有することを特徴とする請求項６に記載の不揮発性メモリ装置。
【請求項９】
前記多数のメモリセルは、
ストリング構造で直列に連結された第１メモリセルないし第Ｎメモリセルを含み、
前記少なくとも一つのバイアス電圧は、前記選択セルが前記第１メモリセルないし第Ｎメモリセルのうち第ｉ（ｉは、１≦ｉ≦Ｎの整数）メモリセルである場合、前記第（ｉ−１）メモリセルに提供されるための第１下向きバイアス電圧及び前記第（ｉ＋１）メモリセルに提供されるための第１上向きバイアス電圧を含むことを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項１０】
前記第２タイプグローバルワードラインデコーダは、
前記プログラムモードで、少なくとも前記第１上向きバイアス電圧を除外した、（ｎ−１）個までの相異なるレベルの電圧を前記多数のワードラインのうち対応するワードラインに選択的に提供する第１エッジグローバルワードラインデコーダと、
前記プログラムモードで、少なくとも前記第１下向きバイアス電圧を除外した、（ｎ−１）個までの相異なるレベルの電圧を前記多数のワードラインのうち対応するワードラインに選択的に提供する第２エッジグローバルワードラインデコーダと、を備えることを特徴とする請求項９に記載の不揮発性メモリ装置。
【請求項１１】
前記少なくとも一つのバイアス電圧は、前記選択セルが前記第１メモリセルないし第Ｎ（２以上の整数）メモリセルのうち第ｉメモリセルである場合、前記第（ｉ−２）メモリセルに提供されるための第２下向きバイアス電圧をさらに含み、
前記第２タイプグローバルワードラインデコーダは、
前記プログラムモードで、少なくとも前記第１上向きバイアス電圧を除外した、（ｎ−１）個までの相異なるレベルの電圧を前記多数のワードラインのうち対応するワードラインに選択的に提供する第１エッジグローバルワードラインデコーダと、
前記プログラムモードで、少なくとも前記第１下向きバイアス電圧を除外した、（ｎ−１）までの相異なるレベルの電圧を前記多数のワードラインのうち対応するワードラインに選択的に提供する第２エッジグローバルワードラインデコーダと、を備えることを特徴とする請求項９に記載の不揮発性メモリ装置。
【請求項１２】
前記多数のメモリセルは、
前記第１メモリセルに接続された第１ダミーセル及び前記第Ｎメモリセルに接続された第２ダミーセルをさらに含み、
前記不揮発性メモリ装置は、
前記第１ダミーセルのための第１ダミーグローバルワードラインデコーダと、
前記第２ダミーセルのための第２ダミーグローバルワードラインデコーダと、をさらに備えることを特徴とする請求項９に記載の不揮発性メモリ装置。
【請求項１３】
前記プログラムモードで、
前記第１ダミーグローバルワードラインデコーダは、少なくとも前記第１上向きバイアス電圧を除外した、（ｎ−１）個までの相異なるレベルの電圧を前記第１ダミーセルに接続された第１ダミーワードラインに選択的に提供し、
前記第２ダミーグローバルワードラインデコーダは、少なくとも前記第１下向きバイアス電圧を除外した、（ｎ−１）個までの相異なるレベルの電圧を前記第２ダミーセルに接続された第２ダミーワードラインに選択的に提供することを特徴とする請求項１２に記載の不揮発性メモリ装置。
【請求項１４】
多数のビットラインを通じてデータを読み出すように構成され、そのゲートが、多数のワードラインのうち対応するワードラインにそれぞれ接続される多数のメモリセルを含むメモリセルアレイを備える不揮発性メモリ装置の動作方法において、
プログラムモードで、第１タイプグローバルワードラインデコーダによってｎ（ｎは、３以上の整数）個の相異なるレベルの電圧を前記多数のワードラインのうち対応するワードラインに選択的に提供する段階と、
前記プログラムモードで、前記第１タイプグローバルワードラインデコーダに比べてさらに少ない数のスィッチ素子を含む第２タイプグローバルワードラインデコーダによって（ｎ−１）個までの相異なるレベルの電圧を前記多数のワードラインのうち対応するワードラインに選択的に提供する段階と、を備え、
前記相異なるレベルの電圧は、
前記多数のメモリセルのうち選択セルのプログラムのためのプログラム電圧、前記プログラム電圧より低いプログラム禁止電圧及び前記プログラム禁止電圧より低い少なくとも一つのバイアス電圧を含むことを特徴とする不揮発性メモリ装置の動作方法。
【請求項１５】
前記スィッチ素子は、スイッチングトランジスタとして具現され、
前記ｎ個の相異なるレベルの電圧を選択的に提供する段階は、
前記相異なるレベルの電圧をそれぞれスイッチングするための多数のスイッチングトランジスタを選択的にイネーブルする段階と、
前記選択的にイネーブルされたスイッチングトランジスタを通じて前記相異なるレベルの電圧を前記多数のワードラインのうち対応するワードラインに選択的に提供する段階と、を備え、
前記（ｎ−１）個までの相異なるレベルの電圧を選択的に提供する段階は、
（ｎ−１）個までの相異なるレベルの電圧をそれぞれスイッチングするための多数のスイッチングトランジスタを選択的にイネーブルする段階と、
前記選択的にイネーブルされたスイッチングトランジスタを通じて（ｎ−１）個までの相異なるレベルの電圧を前記多数のワードラインのうち対応するワードラインに選択的に提供する段階と、を備えることを特徴とする請求項１４に記載の不揮発性メモリ装置の動作方法。
【請求項１６】
前記プログラム禁止電圧を、前記選択されたセルではない、非選択セルと前記複数のメモリセル中の第１及び第２隣接セルに提供する段階をさらに備えることを特徴とする請求項１４に記載の不揮発性メモリ装置の動作方法。
【請求項１７】
前記少なくとも一つのバイアス電圧は、
前記選択セルの第１隣接セルに提供される下向きバイアス電圧と、
前記選択セルの第２隣接セルに提供される上向きバイアス電圧と、を含み、
前記（ｎ−１）個までの相異なるレベルの電圧を選択的に提供する段階は、
前記プログラムモードの場合、前記複数のワードラインのうちから対応するワードラインに、少なくとも前記上向きバイアス電圧を除外した、（ｎ−１）個までの相異なるレベルの電圧を選択的に提供する段階と、
前記プログラムモードの場合、前記複数のワードラインのうちから対応するワードラインに、少なくとも前記下向きバイアス電圧を除外した、（ｎ−１）個までの相異なるレベルの電圧を選択的に提供する段階と、を備えることを特徴とする請求項１４に記載の不揮発性メモリ装置の動作方法。
【請求項１８】
前記第１ダミーセルに連結された第１ダミーワードラインに、少なくとも前記上向きバイアス電圧を除外した、（ｎ−１）個まで相異なるレベルの電圧を選択的に提供する段階と、
前記第２ダミーセルに連結された第２ダミーワードラインに、少なくとも前記下向きバイアス電圧を除外した、（ｎ−１）個まで相異なるレベルの電圧を選択的に提供する段階と、をさらに備えることを特徴とする請求項１７に記載の不揮発性メモリ装置の動作方法。
【請求項１９】
前記下向きバイアス電圧は、第１及び第２下向きバイアス電圧を含み、
前記少なくとも前記下向きバイアス電圧を除外した、（ｎ−１）個までの相異なるレベルの電圧を選択的に提供する段階は、
前記プログラムモードで、前記複数のワードラインのうち対応するワードラインに少なくとも第１及び第２下向きバイアス電圧を除外した、（ｎ−２）個までの相異なるレベルの電圧を選択的に提供する段階を備えることを特徴とする請求項１７に記載の不揮発性メモリ装置の動作方法。
【請求項２０】
第１ダミーセルに連結された第１ダミーワードラインに、少なくとも前記上向きバイアス電圧を除外した、（ｎ−１）個までの異なる電圧を選択的に提供する段階と、
第２ダミーセルに連結された第２ダミーワードラインに、少なくとも前記下向きバイアス電圧を除外した、（ｎ−１）個までの異なる電圧を選択的に提供する段階と、をさらに備えることを特徴とする請求項１９に記載の不揮発性メモリ装置の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリ装置に係り、特に、不揮発性メモリ装置の面積を減らしうるグローバルワードラインデコーダ及びそのデコーディング方法に関する。
【背景技術】
【０００２】
不揮発性メモリ装置には、マスクＲＯＭ、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  ａｎｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ  ａｎｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）を含む。ＥＥＰＲＯＭは、継続的な更新が必要なシステムプログラミング（ｓｙｓｔｅｍ  ｐｒｏｇｒａｍｍｉｎｇ）や補助記憶装置として広く使われる。Ｆｌａｓｈ  ＥＥＰＲＯＭ（以下、フラッシュメモリ装置）は、既存のＥＥＰＲＯＭに比べて集積度が高く、典型的に大容量の補助記憶装置として使われる。
【０００３】
揮発性メモリ装置の動作モードは、一般的にプログラムモード、消去モード及び読出モードに分けることができる。不揮発性メモリ装置の場合、動作モードによって多様な電圧がワードライン及びビットラインに印加される。例えば、プログラムモードの場合には、プログラム電圧が選択されたワードラインに供給され、異なる電圧が選択されていないワードラインに供給される。
【０００４】
このような電圧をワードラインに選択的に供給するためには、多数のスィッチ素子（例えば、スイッチングトランジスタ）がワードラインデコーダに必要である。例えば、ワードラインの数だけの多数のスイッチングトランジスタが必要であるので、スイッチングトランジスタのための広いレイアウト面積がワードラインデコーダに必要である。したがって、ワードラインデコーダでのスイッチングトランジスタの数を減らすことによって、レイアウト面積を減らすための方案が要求される。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の技術的課題は、ワードラインに印加される電圧の個数によってグローバルワードラインデコーダをタイプ別に分類することによって、レイアウト面積を減少させる不揮発性メモリ装置及びその動作方法を提供することである。
【課題を解決するための手段】
【０００６】
前記技術的課題を果たすための本発明の実施形態による不揮発性メモリ装置は、多数のワードラインと、多数のビットラインと、メモリセルアレイと、第１及び第２タイプグローバルワードラインデコーダと、を備える。前記メモリセルアレイは、前記多数のビットラインを通じてデータを読み出すように構成され、そのゲートが、前記多数のワードラインのうち対応するワードラインにそれぞれ接続される多数のメモリセルを含む。前記第１タイプグローバルワードラインデコーダは、プログラムモードで、ｎ（３以上の整数）個の相異なるレベルの電圧を前記多数のワードラインのうち対応するワードラインに選択的に提供する。
【０００７】
前記第２タイプグローバルワードラインデコーダは、前記プログラムモードで、（ｎ−１）個までの相異なるレベルの電圧を前記多数のワードラインのうち対応するワードラインに選択的に提供する。前記第２タイプグローバルワードラインデコーダは、前記第１タイプグローバルワードラインデコーダに比べてさらに少ない数のスィッチ素子を含む。前記ｎ個の相異なるレベルの電圧は、前記多数のメモリセルのうち選択セルのプログラムのためのプログラム電圧、前記プログラム電圧より低いプログラム禁止電圧及び前記プログラム禁止電圧より低い少なくとも一つのバイアス電圧を含む。
【０００８】
前記スィッチ素子は、スイッチングトランジスタとして具現可能である。前記第１タイプグローバルワードラインデコーダは、ｎ個の相異なるレベルの電圧をそれぞれスイッチングするための多数のスイッチングトランジスタを備えることができる。前記第２タイプグローバルワードラインデコーダは、（ｎ−１）個までの相異なるレベルの電圧をそれぞれスイッチングするための多数のスイッチングトランジスタを備えることができる。
【０００９】
前記少なくとも一つのバイアス電圧は、前記選択セルの第１隣接セルに提供される下向きバイアス電圧及び前記選択セルの第２隣接セルに提供される上向きバイアス電圧を含みうる。前記第２タイプグローバルワードラインデコーダは、前記プログラムモードで、少なくとも前記上向きバイアス電圧を除外した、（ｎ−１）個までの相異なるレベルの電圧を前記多数のワードラインのうち対応するワードラインに選択的に提供する第１エッジグローバルワードラインデコーダと、前記プログラムモードで、少なくとも前記下向きバイアス電圧を除外した、（ｎ−１）個までの相異なるレベルの電圧を前記多数のワードラインのうち対応するワードラインに選択的に提供する第２エッジグローバルワードラインデコーダと、を備えることができる。
【００１０】
前記多数のメモリセルは、ストリング構造で直列に連結された第１メモリセルないし第Ｎ（Ｎは、２以上の整数）メモリセルと、第１及び第２ダミーセルとを含みうる。
前記少なくとも一つのバイアス電圧は、前記選択セルが前記第１メモリセルないし第Ｎ（２以上の整数）メモリセルのうち第ｉ（ｉは、１≦ｉ≦Ｎの整数）メモリセルである場合、前記第（ｉ−１）メモリセルに提供されるための第１下向きバイアス電圧及び前記第（ｉ＋１）メモリセルに提供されるための第１上向きバイアス電圧を含みうる。
前記技術的課題を果たすための本発明の実施形態による不揮発性メモリ装置の動作方法は、多数のビットラインを通じてデータを読み出すように構成され、そのゲートは、多数のワードラインのうち対応するワードラインにそれぞれ接続される多数のメモリセルを含むメモリセルアレイを備える不揮発性メモリ装置の動作方法に関する。
【００１１】
前記動作方法は、プログラムモードで、第１タイプグローバルワードラインデコーダによってｎ（ｎは、３以上の整数）個の相異なるレベルの電圧を前記多数のワードラインのうち対応するワードラインに選択的に提供する段階と、前記プログラムモードで、前記第１タイプグローバルワードラインデコーダに比べてさらに少ない数のスィッチ素子を含む第２タイプグローバルワードラインデコーダによって（ｎ−１）個までの相異なるレベルの電圧を前記多数のワードラインのうち対応するワードラインに選択的に提供する段階と、を備える。
【００１２】
前記ｎ個の相異なるレベルの電圧は、前記多数のメモリセルのうち選択セルのプログラムのためのプログラム電圧、前記プログラム電圧より低いプログラム禁止電圧及び前記プログラム禁止電圧より低い少なくとも一つのバイアス電圧を含む。
【発明の効果】
【００１３】
本発明の実施形態による不揮発性メモリ装置は、対応するワードラインに印加される電圧の個数によってグローバルワードラインデコーダを分類して不要なスイッチングトランジスタを減らすことによって、レイアウト面積を減少させる効果がある。
【発明を実施するための最良の形態】
【００１４】
本発明の実施形態は、添付図面とともにより詳細に後述される。しかし、本発明の実施形態は、以下で開示される実施形態に限定されず、相異なる多様な形態として具現可能である。単に本実施形態は、本発明の開示を完全にし、当業者に発明の範疇を完全に知らせるために提供される。図面において、レイヤと領域との大きさ及び相対的な大きさは、明確化のために誇張されうる。明細書全体にわたって同一参照符号は、同一構成要素を指称する。
【００１５】
一つの素子（ｅｌｅｍｅｎｔｓ）が他の素子と“接続された（ｃｏｎｎｅｃｔｅｄ  ｔｏ）”または“カップリングされた（ｃｏｕｐｌｅｄ  ｔｏ）”と指称される場合は、他の素子と直接連結またはカップリングされた場合または中間に他の素子を介在した場合を全部含む。一方、一つの素子が他の素子と“直接接続された（ｄｉｒｅｃｔｌｙ  ｃｏｎｎｅｃｔｅｄ  ｔｏ）”または“直接カップリングされた（ｄｉｒｅｃｔｌｙ  ｃｏｕｐｌｅｄ  ｔｏ）”と指称される場合は、中間に他の素子を介在しないことを表わす。“及び／または”は、言及されたアイテムのそれぞれ及び一つ以上のすべての組合わせを含み、“／”に簡略に書き込むことができる。
【００１６】
第１、第２などの用語が多様な構成要素を敍述するために使われるが、これらの構成要素は、これら用語によって制限されないということは勿論である。これら用語は、単に一つの構成要素を他の構成要素と区別するために使われる。例えば、第１信号は第２信号と呼ばれることがあり、同様に、第２信号は明細書の指示と関係なく第１信号と呼ばれうる。
【００１７】
本明細書で使われた用語は、実施形態を説明するためのものであり、本発明を制限しようとするものではない。本明細書で、単数形である“ａ”、“ａｎ”、“ｔｈｅ”は、文句で特別に言及していない限り複数形も含む。明細書で使われる“含む（ｃｏｍｐｒｉｓｅｓ）”及び／または“含む（ｃｏｍｐｒｉｓｉｎｇ）”、または“含む（ｉｎｃｌｕｄｅｓ）”及び／または“含む（ｉｎｃｌｕｄｉｎｇ）”は、言及された特徴、領域、整数、段階、動作、構成要素、及び／または成分の存在を特定するが、他の一つ以上の特徴、領域、整数、段階、動作、構成要素、及びまたは成分の存在または追加を排除しない。
【００１８】
他の定義がなければ、本明細書で使われるすべての用語（技術及び科学的用語を含み）は、当業者に共通的に理解されることができる意味で使われうる。また、一般的に使われる事前に定義されている用語は、関連技術及び／または本発明の明細書の文脈において、それらの意味が一致される意味を有すると解釈することができ、明白に特別に定義されていない限り理想的にまたは過度に解釈されない。
【００１９】
図１は、本発明の一実施形態によるＮＡＮＤフラッシュメモリ装置のコア１００を表わす。コア１００は、ブロック選択回路１２０、グローバルワードライン１４０、複数のメモリブロック１５０及び１６０、複数のブロック選択スイッチングトランジスタ１７０及び１８０、グローバルワードラインデコーダ３１０、及びワードライン電圧発生部３３０を備えることができる。
【００２０】
ブロック選択回路１２０は、メモリブロック１５０及び１６０のうち一つを選択できる。例えば、ブロック選択回路１２０は、アドレス信号に基づいてメモリブロック１５０及び１６０のうち一つを選択するためのブロック選択信号（ｋＢｌｋ０＿ｅｎ，．．．，Ｂｌｋ１０２３＿ｅｎ）を発生させる。グローバルワードライン１４０は、グローバルワードラインデコーダ３１０から出力された信号のそれぞれをブロック選択スイッチングトランジスタ１７０及び１８０に伝送できる。メモリブロック１５０及び１６０は、複数のワードラインＷＬ［０］〜［３１］、ＤＷＬ１、及びＤＷＬ２のそれぞれに接続される複数の不揮発性メモリセルを備えることができる。
【００２１】
ブロック選択スイッチングトランジスタ１７０及び１８０は、ブロック選択回路１２０から出力されたブロック選択信号Ｂｌｋ０＿ｅｎあるいはＢｌｋ１０２３＿ｅｎによってターンオンされることができ、グローバルワードラインデコーダ３１０から出力された電圧、例えば、プログラム電圧Ｖｐｇｍ、下向きバイアス電圧ＶＢｉａｓ１及びＶＢｉａｓ２、上向きバイアス電圧ＶＢｉａｓ３、プログラム禁止電圧Ｖｐａｓｓなどで一つの電圧を複数のワードラインのうち対応するワードラインに印加することができる。グローバルワードラインデコーダ３１０は、ワードライン電圧発生部３３０から出力された電圧、例えば、プログラム電圧Ｖｐｇｍ、下向きバイアス電圧ＶＢｉａｓ１及びＶＢｉａｓ２、上向きバイアス電圧ＶＢｉａｓ３、及びプログラム禁止電圧Ｖｐａｓｓなどをそれぞれ対応する内部のスイッチングトランジスタを通じてグローバルワードライン１４０に出力できる。
【００２２】
グローバルワードライン１４０は、それぞれ複数のブロック選択スイッチングトランジスタ１７０あるいは１８０のうち対応するスイッチングトランジスタに連結されうる。すなわち、グローバルワードライン１４０は、それぞれ複数のブロック選択スイッチングトランジスタ１７０あるいは１８０を通じて各メモリブロック１６０の該当のワードラインと連結されうる。
【００２３】
電圧発生部３３０は、メモリセルをプログラム、消去、及びリードするために必要な多数の電圧を生成させうる。多数の電圧には、プログラム電圧Ｖｐｇｍ、下向きバイアス電圧ＶＢｉａｓ１及びＶＢｉａｓ２、上向きバイアス電圧ＶＢｉａｓ３、及びプログラム禁止電圧Ｖｐａｓｓが含まれうる。
【００２４】
図２は、本発明の一実施形態によるプログラム時、ＮＡＮＤフラッシュストリング構造に印加される電圧を表わす。図２を参照すれば、メモリブロック１５０、１６０のそれぞれは、多数のビットラインＢＬｅ、ＢＬｏ、多数のノーマルワードラインＷＬ［０］ないしＷＬ［３１］、第１及び第２ダミーワードラインＤＷＬ１、ＤＷＬ２、ストリング選択ライン（Ｓｔｒｉｎｇ  Ｓｅｌｅｃｔｉｎｇ  Ｌｉｎｅ；ＳＳＬ）、グラウンド選択ライン（Ｇｒｏｕｎｄ  Ｓｅｌｅｃｔｉｎｇ  Ｌｉｎｅ；ＧＳＬ）、共通ソースライン（Ｃｏｍｍｏｎ  Ｓｏｕｃｅ  Ｌｉｎｅ；ＣＳＬ）を含みうる。
【００２５】
そして、各メモリブロック１５０、１６０は、ストリング選択トランジスタ（Ｓｔｒｉｎｇ  Ｓｅｌｅｃｔｉｎｇ  Ｔｒａｎｓｉｓｔｏｒ）２０９、共通ソースライン選択トランジスタ２０１及びストリング選択トランジスタ２０９と共通ソースライン選択トランジスタ２０１との間に直列に連結されるストリング構造の多数のメモリセル２０２〜２０８を含みうる。ストリング構造の多数のメモリセル２０２〜２０８は、第１ないし第Ｎ（Ｎは、２以上の整数）メモリセルが順次に直列に連結されうる。
【００２６】
説明の便宜上、セルストリング２００内でプログラムモードの場合、選択されたセルを選択セル（例えば、２０４）、非選択されたセルのうち選択セル２０４に隣接したセルを隣接非選択セル２０２、２０３、及び２０５、選択されずに選択セル２０４に隣接していないセルを非隣接非選択セル２０６、２０７、及び２０８と言う。
選択セル２０４のゲート、すなわち、選択セル２０４に連結されたワードラインＷＬ［１］には、プログラム電圧Ｖｐｇｍが提供されることによって、プログラムがなされうる。
選択セル２０４は、ストリング選択トランジスタ２０９及び共通ソースライン選択トランジスタ２０１との間に直列に連結された複数の不揮発性メモリセルのうちの一つであり得る。ここでは、選択セル２０４は、ワードラインＷＬ［１］に接続されたメモリセルであると仮定する。
【００２７】
隣接非選択セル２０２、２０３、及び２０５は、選択セル２０４を基準に下の２個のセル２０２、２０３及び上の一つのセル２０５を含みうる。隣接非選択セル２０２、２０３、及び２０５の各ゲートには、下向きバイアス電圧ＶＢｉａｓ１及びＶＢｉａｓ２、及び上向きバイアス電圧ＶＢｉａｓ３がそれぞれ提供されることができ、これにより、プログラムが防止される。下向きバイアス電圧ＶＢｉａｓ１及びＶＢｉａｓ２、及び上向きバイアス電圧ＶＢｉａｓ３は、プログラム禁止電圧Ｖｐａｓｓより低い電圧である。隣接非選択セル２０２、２０３、及び２０５にプログラム禁止電圧Ｖｐａｓｓを印加する場合、選択セル２０４と隣接非選択セル２０２、２０３、及び２０５と間のカップリングのために、隣接非選択セル２０３、及び２０５のプログラム禁止電圧Ｖｐａｓｓが上がることがある。
【００２８】
これによって、隣接非選択セル２０３、及び２０５に所望しないプログラムを起しうる。また、ホットエレクトロン注入（Ｈｏｔ  ｅｌｅｃｔｒｏｎ  ｉｎｊｅｃｔｉｏｎ）及びＧＩＤＬ（ｇａｔｅ  ｉｎｄｕｃｅｄ  ｄｒａｉｎ  ｌｅａｋａｇｅ）を誘発することがあるので、隣接非選択セル２０３、及び２０５には、プログラム禁止電圧Ｖｐａｓｓより低い下向きバイアス電圧ＶＢｉａｓ１及びＶＢｉａｓ２、及び上向きバイアス電圧ＶＢｉａｓ３が提供される。下向きバイアス電圧ＶＢｉａｓ１及びＶＢｉａｓ２、及び上向きバイアス電圧ＶＢｉａｓ３の個数は、可変的で下向きバイアス電圧ＶＢｉａｓ１及びＶＢｉａｓ２、及び上向きバイアス電圧ＶＢｉａｓ３は同じ電圧であり得る。
【００２９】
非隣接非選択セル２０６、２０７及び２０８は、隣接非選択セル２０２、２０３、及び２０５に直列に接続されうる。非隣接非選択セル２０６、２０７及び２０８の各ゲートには、プログラム電圧Ｖｐｇｍより低いプログラム禁止電圧Ｖｐａｓｓが提供されることができ、これにより、プログラムが防止される。
【００３０】
図３は、本発明の一実施形態によるグローバルワードラインデコーダ及び電圧発生部の機能ブロック図である。電圧発生部３３０は、ワードライン電圧発生器３０、及びダミーワードライン電圧発生器４０を備えることができる。ワードライン電圧発生器３０は、ノーマルワードラインＷＬ［０］〜ＷＬ［３１］に提供される電圧、例えば、プログラム電圧Ｖｐｇｍ、下向きバイアス電圧ＶＢｉａｓ１及びＶＢｉａｓ２、上向きバイアス電圧ＶＢｉａｓ３、及びプログラム禁止電圧Ｖｐａｓｓをグローバルワードラインデコーダ３１０に出力できる。ダミーワードライン電圧発生器４０は、ダミーワードラインＤＷＬ１、ＤＷＬ２に提供される電圧、例えば、下向きバイアス電圧ＶＢｉａｓ１及びＶＢｉａｓ２、上向きバイアス電圧ＶＢｉａｓ３、及びプログラム禁止電圧Ｖｐａｓｓをグローバルワードラインデコーダ３１０に出力できる。
【００３１】
グローバルワードラインデコーダ３１０は、第１ダミーグローバルワードラインデコーダ３１１、第１エッジグローバルワードラインデコーダ３１２、複数のノーマルグローバルワードラインデコーダ３１３、第２エッジグローバルワードラインデコーダ３１４、及び第２ダミーグローバルワードラインデコーダ３１５を備えることができる。デコーダ３１１〜３１５は、少なくとも二つのタイプのデコーダ、例えば、第１タイプグローバルワードラインデコーダと第２タイプグローバルワードラインデコーダとに分類されうる。第２タイプグローバルワードラインデコーダは、第１タイプグローバルワードラインデコーダよりさらに少ない数のスィッチ素子を含みうる。第１タイプグローバルワードラインデコーダは、ノーマルグローバルワードラインデコーダ３１３を備えることができる。第２タイプグローバルワードラインデコーダは、第１ダミーグローバルワードラインデコーダ３１１、第１エッジグローバルワードラインデコーダ３１２、第２エッジグローバルワードラインデコーダ３１４、及び第２ダミーグローバルワードラインデコーダ３１５を備えることができる。スィッチ素子は、スイッチングトランジスタとして具現可能であるが、これに限定されものではない。
【００３２】
第１ダミーグローバルワードラインデコーダ３１１は、ダミーワードライン電圧発生器４０から出力された電圧（例えば、プログラム禁止電圧Ｖｐａｓｓ、及び下向きバイアス電圧ＶＢｉａｓ１及びＶＢｉａｓ２）のうち何れか一つを選択して出力できる。出力された電圧Ｓ＿ＤＳＤは、第１ダミーセル２０２に接続された第１ダミーワードラインＤＷＬ１に印加されうる。図４Ａは、図３に図示された第１ダミーグローバルワードラインデコーダ３１１を表わす。図３及び図４Ａを参照すれば、第１ダミーグローバルワードラインデコーダ３１１は、第１ダミーワードラインＤＷＬ１にプログラム禁止電圧Ｖｐａｓｓ、及び下向きバイアス電圧ＶＢｉａｓ１及びＶＢｉａｓ２を選択的に印加するため、各電圧に対応する３個のスイッチングトランジスタ４０１ないし４０３を備えることができる。スイッチングトランジスタ４０１ないし４０３は、それぞれ対応するイネーブル信号Ｖｐａｓｓ＿ｅｎ、ＶＢｉａｓ１＿ｅｎ及びＶＢｉａｓ２＿ｅｎによってターンオンされる。例えば、スイッチングトランジスタ４０１は、プログラム禁止イネーブル信号Ｖｐａｓｓ＿ｅｎに応答してターンオンされることができ、プログラム禁止電圧Ｖｐａｓｓを出力電圧Ｓ＿ＤＳＤに提供する。
【００３３】
第１エッジグローバルワードラインデコーダ３１２は、ワードライン電圧発生器３０から出力された電圧（例えば、プログラム電圧Ｖｐｇｍ、プログラム禁止電圧Ｖｐａｓｓ、及び下向きバイアス電圧ＶＢｉａｓ１及びＶＢｉａｓ２）のうち何れか一つを選択して出力できる。出力された電圧Ｓ０が、第１エッジノーマルセル２０３に接続された第１ワードライン（第１エッジワードラインとも言う、ＷＬ［０］）に印加される。図４Ｂは、図３に図示された第１エッジグローバルワードラインデコーダ３１２を表わす。図３及び図４Ｂを参照すれば、第１エッジグローバルワードラインデコーダ３１２は、第１ワードラインＷＬ［０］にプログラム電圧Ｖｐｇｍ、プログラム禁止電圧Ｖｐａｓｓ、及び下向きバイアス電圧ＶＢｉａｓ１及びＶＢｉａｓ２を選択的に印加するため、各電圧に対応する４個のスイッチングトランジスタ４１１ないし４１４を備えることができる。スイッチングトランジスタ４１１ないし４１４は、それぞれ対応するイネーブル信号Ｖｐｇｍ＿ｅｎ、Ｖｐａｓｓ＿ｅｎ、ＶＢｉａｓ１＿ｅｎ、及びＶＢｉａｓ２＿ｅｎによってターンオンされうる。
【００３４】
ノーマルグローバルワードラインデコーダ３１３は、ワードライン電圧発生器３０から出力された電圧（例えば、プログラム電圧Ｖｐｇｍ、プログラム禁止電圧Ｖｐａｓｓ、下向きバイアス電圧ＶＢｉａｓ１及びＶＢｉａｓ２、及び上向きバイアス電圧ＶＢｉａｓ３）のうち何れか一つを選択して出力できる。出力された電圧Ｓ１ないしＳ３０が、ノーマルセル（２０４、２０５…）にそれぞれ接続された複数のワードライン（ＷＬ［１］，ＷＬ［２］…）にそれぞれ印加されうる。図４Ｃは、図３に図示されたノーマルグローバルワードラインデコーダ３１３のうち一つを表わす。図３及び図４Ｃを参照すれば、ノーマルグローバルワードラインデコーダ３１３は、対応するワードラインにプログラム電圧Ｖｐｇｍ、プログラム禁止電圧Ｖｐａｓｓ、上向きバイアス電圧ＶＢｉａｓ３及び下向きバイアス電圧ＶＢｉａｓ１及びＶＢｉａｓ２を選択的に印加するため、各電圧に対応する５個のスイッチングトランジスタ４２１ないし４２５を備えることができる。スイッチングトランジスタ４２１ないし４２５は、それぞれ対応するイネーブル信号Ｖｐｇｍ＿ｅｎ、Ｖｐａｓｓ＿ｅｎ、ＶＢｉａｓ３＿ｅｎ、ＶＢｉａｓ１＿ｅｎ、及びＶＢｉａｓ２＿ｅｎによってターンオンされうる。
【００３５】
第２エッジグローバルワードラインデコーダ３１４は、ワードライン電圧発生器３０から出力された電圧（例えば、プログラム電圧Ｖｐｇｍ、プログラム禁止電圧Ｖｐａｓｓ、及び上向きバイアス電圧ＶＢｉａｓ３）のうち何れか一つを選択して出力できる。出力された電圧Ｓ３１は、第２エッジノーマルセル２０７に接続された第２ワードラインＷＬ［３１］に印加されうる。図４Ｄは、図３に図示された第２エッジグローバルワードラインデコーダ３１４を表わす。図３及び図４Ｄを参照すれば、第２エッジグローバルワードラインデコーダ３１４は、第２ワードラインＷＬ［３１］にプログラム電圧Ｖｐｇｍ、プログラム禁止電圧Ｖｐａｓｓ、及び上向きバイアス電圧ＶＢｉａｓ３を選択的に印加するため、各電圧に対応する３個のスイッチングトランジスタ４３１ないし４３３を備えることができる。スイッチングトランジスタ４３１ないし４３３は、それぞれ対応するイネーブル信号Ｖｐｇｍ＿ｅｎ、Ｖｐａｓｓ＿ｅｎ、及びＶＢｉａｓ３＿ｅｎによってターンオンされうる。
【００３６】
第２ダミーグローバルワードラインデコーダ３１５は、ダミーワードライン電圧発生器４０から出力された電圧（例えば、プログラム禁止電圧Ｖｐａｓｓ、及び上向きバイアス電圧ＶＢｉａｓ３）のうち何れか一つを選択して出力できる。出力された電圧Ｓ＿ＤＳＵは、第２ダミーセル２０８に接続された第２ダミーワードラインＤＷＬ２に印加されうる。図４Ｅは、図３に図示された第２ダミーグローバルワードラインデコーダ３１５を表わす。図３及び図４Ｅを参照すれば、第２ダミーグローバルワードラインデコーダ３１５は、第２ダミーワードラインＤＷＬ２にプログラム禁止電圧Ｖｐａｓｓ、及び上向きバイアス電圧ＶＢｉａｓ３を選択的に印加するため、各電圧に対応する２個のスイッチングトランジスタ４４１ないし４４２を備えることができる。スイッチングトランジスタ４４１ないし４４２は、それぞれ対応するイネーブル信号Ｖｐａｓｓ＿ｅｎ、及びＶＢｉａｓ３＿ｅｎによってターンオンされうる。
【００３７】
したがって、一般的に、第１タイプグローバルワードラインデコーダは、選択的にｎ個の電圧を印加することができる。ｎは３より大きい整数であり、第２タイプグローバルワードラインデコーダは、選択的にｎ−１個までの電圧を印加することができる。特に、図３の例において、第１タイプグローバルワードラインデコーダは、選択的に５個の電圧を印加し、第２タイプグローバルワードラインデコーダは、選択的に２個または３個の電圧を印加することができる。
【００３８】
図５は、プログラム時、図３に図示された複数のグローバルワードラインデコーダ３１１ないし３１５のそれぞれに必要なスイッチングトランジスタを表わす表である。図６は、プログラムモードの場合、それぞれのワードラインに印加される電圧を表わす表である。
【００３９】
図２、図３、図５及び図６を参照すれば、第１ダミーグローバルワードラインデコーダ３１１は、プログラムモードの場合、第１ダミーワードラインＤＷＬ１に、第１ワードラインＷＬ［０］が選択された場合には、下向きバイアス電圧ＶＢｉａｓ２を印加し、第２ワードラインＷＬ［１］が選択された場合には、下向きバイアス電圧ＶＢｉａｓ１を印加し、残りのワードラインＷＬ［２］ないしＤＷＬ２が選択された場合には、プログラム禁止電圧Ｖｐａｓｓを印加する。したがって、第１ダミーグローバルワードラインデコーダ３１１は、プログラム電圧Ｖｐｇｍ、及び上向きバイアス電圧ＶＢｉａｓ３を除外したプログラム禁止電圧Ｖｐａｓｓ及び下向きバイアス電圧ＶＢｉａｓ１及びＶＢｉａｓ２のうち選択された電圧をスイッチングするため、３個のスイッチングトランジスタＳｗｉｔｃｈ２ないしＳｗｉｔｃｈ４を備えることができる。しかし、プログラム電圧ＶｐｇｍをスイッチングするためのスイッチングトランジスタＳｗｉｔｃｈ１及び上向きバイアス電圧ＶＢｉａｓ３をスイッチングするためのスイッチングトランジスタＳｗｉｔｃｈ５は必要ではない。
【００４０】
第１エッジグローバルワードラインデコーダ３１２は、プログラムモードの場合、第１ワードラインＷＬ［０］に、第１ワードラインＷＬ［０］が選択された場合には、プログラム電圧Ｖｐｇｍを印加し、第２ワードラインＷＬ［１］が選択された場合には、下向きバイアス電圧ＶＢｉａｓ２を印加し、第３ワードラインＷＬ［２］が選択された場合には、下向きバイアス電圧ＶＢｉａｓ１を印加し、残りのワードラインＤＷＬ１、ＷＬ［２］ないしＤＷＬ２が選択された場合には、プログラム禁止電圧Ｖｐａｓｓを印加する。したがって、第１エッジグローバルワードラインデコーダ３１２は、上向きバイアス電圧ＶＢｉａｓ３を除外したプログラム電圧Ｖｐｇｍ、プログラム禁止電圧Ｖｐａｓｓ及び下向きバイアス電圧ＶＢｉａｓ１及びＶＢｉａｓ２のうち対応する電圧をスイッチングするため、４個のスイッチングトランジスタＳｗｉｔｃｈ１ないしＳｗｉｔｃｈ４を含みうる。しかし、上向きバイアス電圧ＶＢｉａｓ３をスイッチングするためのスイッチングトランジスタＳｗｉｔｃｈ５は必要ではない。
【００４１】
図６に表れたように、ワードラインＷＬ［１］ないしＷＬ［３０］は、プログラムモードの実施形態として、５種の電圧Ｖｐｇｍ、Ｖｐａｓｓ、ＶＢｉａｓ１、ＶＢｉａｓ２、ＶＢｉａｓ３のうちから選択的に印加される。したがって、ノーマルグローバルワードラインデコーダ３１３は、プログラム電圧Ｖｐｇｍ、プログラム禁止電圧Ｖｐａｓｓ、上向きバイアス電圧ＶＢｉａｓ３及び下向きバイアス電圧ＶＢｉａｓ１及びＶＢｉａｓ２のそれぞれをスイッチングするため、５個のスイッチングトランジスタＳｗｉｔｃｈ１ないしＳｗｉｔｃｈ５を含みうる。
【００４２】
プログラムモードの実施形態として、第２エッジグローバルワードラインデコーダ３１４は、第２エッジグローバルワードラインＷＬ［３１］に、第２エッジグローバルワードラインデコーダ３１４は、第２エッジワードラインＷＬ［３１］が選択された場合には、プログラム電圧Ｖｐｇｍを印加し、ワードラインＷＬ［３０］が選択された場合には、上向きバイアス電圧ＶＢｉａｓ３を印加し、残りのワードラインＤＷＬ２、ＤＷＬ１、ＷＬ［０］ないしＷＬ［２９］が選択された場合には、プログラム禁止電圧Ｖｐａｓｓを印加する。したがって、第２エッジグローバルワードラインデコーダ３１４は、下向きバイアス電圧ＶＢｉａｓ１及びＶＢｉａｓ２を除外したプログラム電圧Ｖｐｇｍ、プログラム禁止電圧Ｖｐａｓｓ及び上向きバイアス電圧ＶＢｉａｓ３のうち対応する電圧をスイッチングするため、３個のスイッチングトランジスタＳｗｉｔｃｈ１、Ｓｗｉｔｃｈ２及びＳｗｉｔｃｈ５を備えることができる。しかし、下向きバイアス電圧ＶＢｉａｓ１、ＶＢｉａｓ２をスイッチングするためのスイッチングトランジスタＳｗｉｔｃｈ３、Ｓｗｉｔｃｈ４は必要ではない。
【００４３】
プログラムモードの実施形態として、第２ダミーグローバルワードラインデコーダ３１５は、第２ダミーワードラインＤＷＬ２に、第２エッジワードラインＷＬ［３１］が選択された場合には、上向きバイアス電圧ＶＢｉａｓ３を印加し、残りのワードラインＤＷＬ１ないしＷＬ［３０］が選択された場合には、プログラム禁止電圧Ｖｐａｓｓを印加する。したがって、第２ダミーグローバルワードラインデコーダ３１５は、プログラム電圧Ｖｐｇｍ、及び下向きバイアス電圧ＶＢｉａｓ１、ＶＢｉａｓ２を除外したプログラム禁止電圧Ｖｐａｓｓ、及び上向きバイアス電圧ＶＢｉａｓ３のうち選択された電圧をスイッチングするため、２個のスイッチングトランジスタＳｗｉｔｃｈ２及びＳｗｉｔｃｈ５を含みうる。しかし、プログラム電圧ＶｐｇｍをスイッチングするためのスイッチングトランジスタＳｗｉｔｃｈ１及び下向きバイアス電圧ＶＢｉａｓ１、ＶＢｉａｓ２をスイッチングするためのスイッチングトランジスタＳｗｉｔｃｈ３、Ｓｗｉｔｃｈ４は必要ではない。
【００４４】
したがって、ノーマルグローバルワードラインデコーダ３１３を除外した第１ダミーグローバルワードラインデコーダ３１１、第１エッジグローバルワードラインデコーダ３１２、第２エッジグローバルワードラインデコーダ３１４、及び第２ダミーグローバルワードラインデコーダ３１５は、対応するワードラインに必要な電圧数だけスイッチングトランジスタを備えることができ、結果的にレイアウトを減少させうる。
【００４５】
図７は、本発明の他の一実施形態によるプログラム時、ＮＡＮＤフラッシュストリング  ７００構造に印加される電圧を表わす。図２に図示された実施形態と比べると、図２に図示された実施形態では、隣接非選択セル２０２、２０３、及び２０５が、選択セル２０４を基準に下の２個のセル２０２、２０３及び上の一つのセル２０５を含み、図７に図示された実施形態では、隣接非選択セル７０３、及び７０５が、選択セル７０４を基準に下の１個のセル７０３と上の一つのセル７０５とを含む点で差がある。したがって、説明の重複を避けるために、差異点を中心に記述する。
【００４６】
選択セル７０４のゲート、すなわち、選択セル７０４に連結されたワードラインＷＬ［１］には、プログラム電圧Ｖｐｇｍが提供されることによって、プログラムがなされうる。隣接非選択セル７０３、及び７０５の各ゲートには、下向きバイアス電圧ＶＢｉａｓ２、及び上向きバイアス電圧ＶＢｉａｓ３がそれぞれ提供されることによって、プログラムが防止される。下向きバイアス電圧ＶＢｉａｓ２、及び上向きバイアス電圧ＶＢｉａｓ３は、プログラム禁止電圧Ｖｐａｓｓより低い電圧である。非隣接非選択セル７０２、７０６、７０７、及び７０８には、プログラム禁止電圧Ｖｐａｓｓが提供されうる。
【００４７】
図８は、本発明の他の一実施形態によるグローバルワードラインデコーダ及び電圧発生部の機能ブロック図である。電圧発生部８３０は、ダミーワードライン電圧発生器５０、及びワードライン電圧発生器６０を備えることができる。ダミーワードライン電圧発生器５０から出力される前記プログラム電圧Ｖｐｇｍ、すなわち、ダミーワードラインＤＷＬ１、ＤＷＬ２が選択された場合に印加されるプログラム電圧Ｖｐｇｍはポストプログラム電圧であり、ノーマルワードラインＷＬ［０］〜ＷＬ［３１］が選択された場合に印加されるプログラム電圧Ｖｐｇｍと異なりうる。
【００４８】
グローバルワードラインデコーダ８１０は、第１ダミーグローバルワードラインデコーダ８１１、第１エッジグローバルワードラインデコーダ８１２、ノーマルグローバルワードラインデコーダ８１３、第２エッジグローバルワードラインデコーダ８１４、及び第２ダミーグローバルワードラインデコーダ８１５を備えることができる。
【００４９】
ワードライン電圧発生部８３０及びグローバルワードラインデコーダ８１０の動作は、電圧発生器８３０が下向きバイアス電圧ＶＢｉａｓ１を出力するか、これをスイッチングせず、第１ダミーグローバルワードラインデコーダ８１１及び第２ダミーグローバルワードラインデコーダ８１５は、プログラム電圧Ｖｐｇｍを出力するか、これをスイッチングするという点を除いては図３に図示された電圧発生部３３０及びグローバルワードラインデコーダ３１０の動作と同一である。したがって、特に、図８の例において、第１タイプグローバルワードラインデコーダは、選択的に４個の電圧を印加し、第２タイプグローバルワードラインデコーダは、選択的に３個の電圧を印加する。
【００５０】
図９は、プログラムモードの他の実施形態として、図８に図示されたデコーダ８１１ないし８１５のそれぞれに必要なスイッチングトランジスタを表わす表である。図１０は、本発明の他の一実施形態によるプログラムの場合、ワードラインに印加される電圧を表わす表である。
【００５１】
図７ないし図１０を参照すれば、プログラムモードの他の例として、第１ダミーグローバルワードラインデコーダ８１１は、プログラムの場合、第１ダミーワードラインＤＷＬ１に、第１ワードラインＷＬ［０］が選択された場合には、下向きバイアス電圧ＶＢｉａｓ２を印加し、残りのワードラインＷＬ［１］ないしＤＷＬ２が選択された場合には、プログラム禁止電圧Ｖｐａｓｓを印加する。第１ダミーグローバルワードラインデコーダ８１１は、第１ダミーワードラインＤＷＬ１が選択された場合には、プログラム電圧Ｖｐｇｍを印加する。したがって、第１ダミーグローバルワードラインデコーダ８１１は、上向きバイアス電圧ＶＢｉａｓ３を除外したプログラム禁止電圧Ｖｐａｓｓ、プログラム電圧Ｖｐｇｍ、及び下向きバイアス電圧ＶＢｉａｓ２のうち対応する電圧をスイッチングするため、３個のスイッチングトランジスタＳｗｉｔｃｈ１ないしＳｗｉｔｃｈ３を備えることができる。しかし、上向きバイアス電圧ＶＢｉａｓ３をスイッチングするためのスイッチングトランジスタＳｗｉｔｃｈ４は必要ではない。
【００５２】
プログラムモードの他の実施形態として、第１エッジグローバルワードラインデコーダ８１２は、第１エッジワードラインＷＬ［０］に、第１エッジワードラインＷＬ［０］が選択された場合には、プログラム電圧Ｖｐｇｍを印加し、第２ワードラインＷＬ［１］が選択された場合には、下向きバイアス電圧ＶＢｉａｓ２を印加し、残りのワードラインＤＷＬ１、ＷＬ［２］ないしＤＷＬ２が選択された場合には、プログラム禁止電圧Ｖｐａｓｓを印加する。したがって、第１エッジグローバルワードラインデコーダ８１２は、上向きバイアス電圧ＶＢｉａｓ３を除外したプログラム電圧Ｖｐｇｍ、プログラム禁止電圧Ｖｐａｓｓ及び下向きバイアス電圧ＶＢｉａｓ２のうち対応する電圧をスイッチングするため、３個のスイッチングトランジスタＳｗｉｔｃｈ１ないしＳｗｉｔｃｈ３を備えることができる。しかし、上向きバイアス電圧ＶＢｉａｓ３をスイッチングするためのスイッチングトランジスタＳｗｉｔｃｈ４は必要ではない。
第１ダミーグローバルワードラインデコーダ８１１と第１エッジグローバルワードラインデコーダ８１２は、実質的に同一構造を有しうる。
【００５３】
図１０に示すように、プログラムモードの他の例として、４種の電圧Ｖｐｇｍ、Ｖｐａｓｓ、Ｖｂｉａｓ２、Ｖｂｉａｓ３は、選択的にワードラインＷＬ［１］ないしＷＬ［３０］に印加される必要がある。したがって、ノーマルグローバルワードラインデコーダ８１３のそれぞれは、プログラム電圧Ｖｐｇｍ、プログラム禁止電圧Ｖｐａｓｓ、上向きバイアス電圧ＶＢｉａｓ３及び下向きバイアス電圧ＶＢｉａｓ２をスイッチングするため、４個のスイッチングトランジスタＳｗｉｔｃｈ１ないしＳｗｉｔｃｈ４を備えることができる。
【００５４】
プログラムモードの他の実施形態として、第２エッジグローバルワードラインデコーダ８１４は、第２エッジワードラインＷＬ［３１］に、第２エッジワードラインＷＬ［３１］が選択された場合には、プログラム電圧Ｖｐｇｍを印加し、ワードラインＷＬ［３０］が選択された場合には、上向きバイアス電圧ＶＢｉａｓ３を印加し、残りのワードラインＤＷＬ２、ＤＷＬ１ないしＷＬ［２９］が選択された場合には、プログラム禁止電圧Ｖｐａｓｓを印加する。したがって、第２エッジグローバルワードラインデコーダ８１４は、下向きバイアス電圧ＶＢｉａｓ２を除外したプログラム電圧Ｖｐｇｍ、プログラム禁止電圧Ｖｐａｓｓ及び上向きバイアス電圧ＶＢｉａｓ３のうち対応する電圧をスイッチングするため、３個のスイッチングトランジスタＳｗｉｔｃｈ１、Ｓｗｉｔｃｈ２及びＳｗｉｔｃｈ４を備えることができ、下向きバイアス電圧ＶＢｉａｓ２をスイッチングするためのスイッチングトランジスタＳｗｉｔｃｈ３は必要ではない。
【００５５】
プログラムモードの他の例として、第２ダミーグローバルワードラインデコーダ８１５は、第２ダミーワードラインＤＷＬ２に、第２エッジワードラインＷＬ［３１］が選択された場合には、上向きバイアス電圧ＶＢｉａｓ３を印加し、残りのワードラインＤＷＬ１ないしＷＬ［３０］が選択された場合には、プログラム禁止電圧Ｖｐａｓｓを印加する。第２ダミーグローバルワードラインデコーダ８１５は、第２ダミーワードラインＤＷＬ２が選択された場合には、プログラム電圧Ｖｐｇｍを印加する。したがって、第２ダミーグローバルワードラインデコーダ３１５は、下向きバイアス電圧ＶＢｉａｓ２を除外したプログラム禁止電圧Ｖｐａｓｓ、プログラム電圧Ｖｐｇｍ、及び上向きバイアス電圧ＶＢｉａｓ３のうち選択された電圧をスイッチングするため、３個のスイッチングトランジスタＳｗｉｔｃｈ１、Ｓｗｉｔｃｈ２及びＳｗｉｔｃｈ４を備えることができ、下向きバイアス電圧ＶＢｉａｓ２をスイッチングするためのスイッチングトランジスタＳｗｉｔｃｈ３は必要ではない。
【００５６】
第２ダミーグローバルワードラインデコーダ８１５と第２エッジグローバルワードラインデコーダ８１４とは、実質的に同一構造を有しうる。
したがって、第１ダミーグローバルワードラインデコーダ８１１、第１エッジグローバルワードラインデコーダ８１２、第２エッジグローバルワードラインデコーダ８１４、及び第２ダミーグローバルワードラインデコーダ８１５は、対応するワードラインに必要な電圧の数だけスイッチングトランジスタを備えることによって、不揮発性メモリ装置のレイアウト面積を減少させうる。
【００５７】
前述した実施形態では、選択セルの隣接セルに印加されるバイアス電圧の種類が３種ＶＢｉａｓ１、ＶＢｉａｓ２、ＶＢｉａｓ３である場合と選択セルの隣接セルに印加されるバイアス電圧の種類が２種ＶＢｉａｓ２、ＶＢｉａｓ３である場合とを例として記述したが、前述した実施形態に限定されるものではない。例えば、プログラム禁止電圧より低く設定されるバイアス電圧の種類及び／または第２タイプワードラインデコーダの種類も異なりうる。
【００５８】
本発明の実施形態によって、不揮発性メモリ装置は、グローバルワードラインデコーダを通じて複数のワードラインのうち一つのワードラインを選択することができ、グローバルワードラインデコーダは、スイッチングトランジスタを通じて書き込み／読み取り動作を行うために必要な電圧を印加することができる。
【００５９】
もし、グローバルワードラインデコーダを対応するワードラインに印加される電圧の数によって分類せず、各ワードラインに対応するデコーダが同一構造を有すれば、すなわち、電圧発生部から出力された電圧の個数と同一なスイッチングトランジスタを複数のワードラインのそれぞれに同様に割り当てれば、必要ないスイッチングトランジスタが追加されてレイアウトが増加しうる。
【００６０】
ところが、本発明の実施形態によれば、対応する各ワードラインに印加される電圧の数によって複数のグローバルワードラインデコーダタイプは異ならせて具現可能であるので、不要なスイッチングトランジスタの数を減少することができる。したがって、不揮発性メモリ装置のレイアウト面積を減らしうる。
【００６１】
本発明の実施形態が、ここで説明され、特定の用語が使われたが、それらは、単に一般的、説明的に使われて解釈されなければならず、制限的な目的のために使ってはならない。したがって、当業者ならば、これより多様な変形及び均等な他実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決まるべきである。
【産業上の利用可能性】
【００６２】
本発明は、不揮発性メモリ装置の面積を減らしうるグローバルワードラインデコーダ及びそのデコーディング方法に関連の技術分野に適用可能である。
【図面の簡単な説明】
【００６３】
【図１】本発明の一実施形態によるＮＡＮＤフラッシュメモリ装置のコアを表わす。
【図２】本発明の一実施形態によるプログラム時、ＮＡＮＤフラッシュストリング構造に印加される電圧を表わす。
【図３】本発明の一実施形態によるグローバルワードラインデコーダ及び電圧発生部の機能ブロック図である。
【図４Ａ】図３に図示された第１ダミーグローバルワードラインデコーダを表わす。
【図４Ｂ】図３に図示された第１エッジグローバルワードラインデコーダを表わす。
【図４Ｃ】図３に図示されたノーマルグローバルワードラインデコーダを表わす。
【図４Ｄ】図３に図示された第２エッジグローバルワードラインデコーダを表わす。
【図４Ｅ】図３に図示された第２ダミーグローバルワードラインデコーダを表わす。
【図５】プログラムモードの場合、図３に図示された複数のグローバルワードラインデコーダのそれぞれに必要なスイッチングトランジスタを表わす表である。
【図６】本発明の一実施形態によるプログラムモードの場合、ワードラインに印加される電圧を表わす表である。
【図７】本発明の他の一実施形態によるプログラムモードの場合、ＮＡＮＤフラッシュストリング構造に印加される電圧を表わす。
【図８】本発明の他の一実施形態によるグローバルワードラインデコーダ及び電圧発生部の機能ブロック図である。
【図９】プログラムモードの場合、図８に図示された複数のグローバルワードラインデコーダのそれぞれに必要なスイッチングトランジスタを表わす表である。
【図１０】本発明の他の一実施形態による前記プログラムモードの場合、ワードラインに印加される電圧を表わす表である。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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