(57)【要約】【課題】サージ電圧によって自身が破壊されるのを防止した静電保護回路を提供する。【解決手段】ｐＭＯＳトランジスタ２０のゲート電極２５が、接合ゲート型電界効果トランジスタ３０のソース電極、ソース電位取出領域３４、チャネル領域３２、ドレイン電位取出領域３５およびドレイン電極を介して参照電位線路Ｌ４に電気的に接続されている。ｐＭＯＳトランジスタ２０のソース電極とボディ電極とがそれぞれ信号線路Ｌ１に電気的に接続されている。これにより、信号線路Ｌ１にサージ電圧が印加され、サージ電圧がボディ領域２１とソース領域２２とに伝わり、ボディ領域２１とソース領域２２とがサージ電圧となった場合には、ボディ領域２１のうちゲート電極２５直下の部分にｐ型チャネル（図示せず）が形成され、ソース領域２２のサージ電圧がｐ型チャネルを介してドレイン領域２３に伝わり、参照電位線路Ｌ４へ放電される。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１ゲート、第１ソース、第１ドレインおよび第１ボディを有するＭＯＳトランジスタと、
第２ゲート、第２ソース、第２ドレインおよび第２ボディを有し、かつ前記第２ゲートに電圧を印加していないときに前記第２ソースおよび前記第２ドレイン間に電流が流れるノーマリー・オン型電界効果トランジスタと
を備え、
前記第１ゲートが前記第２ソースおよび前記第２ドレインのいずれか一方に電気的に接続され、
前記第１ソースおよび前記第１ドレインのいずれか一方と、前記第１ボディとが共に、信号線路に電気的に接続され、
前記第１ソースおよび前記第１ドレインのうち前記信号線路に電気的に未接続の方と、前記第２ソースおよび前記第２ドレインのうち前記第１ゲートに電気的に未接続の方とが共に、参照電位線路に電気的に接続されている静電保護回路。
【請求項２】
前記第１ゲートと、前記第２ソースおよび前記第２ドレインのうち前記第１ゲートに電気的に接続されている方とが共に、第１電圧の供給される第１電源線に電気的に接続され、
前記第２ゲートと、前記第２ボディとが共に、前記第１電圧との関係でピンチオフ可能な大きさの第２電圧の供給される第２電源線に電気的に接続されている請求項１に記載の静電保護回路。
【請求項３】
前記ＭＯＳトランジスタは、ｐＭＯＳ型であり、
前記ノーマリー・オン型電界効果トランジスタは、接合ゲート型もしくはｎＭＯＳ型である請求項１に記載の静電保護回路。
【請求項４】
前記ＭＯＳトランジスタは、ｎＭＯＳ型であり、
前記ノーマリー・オン型電界効果トランジスタは、接合ゲート型もしくはｐＭＯＳ型である請求項１に記載の静電保護回路。
【請求項５】
第１導電型の不純物を含む第１ボディ領域もしくは第１半導体基板と、
前記第１ボディ領域もしくは前記第１半導体基板に電気的に接続された第１取出電極と、
前記第１ボディ領域もしくは前記第１半導体基板の表面に形成されると共に所定の間隙を介して互いに対向配置され、かつ前記第１導電型とは異なる第２導電型の不純物を含むソース領域およびドレイン領域と、
前記ソース領域に電気的に接続された第１ソース電極と、
前記ドレイン領域に電気的に接続された第１ドレイン電極と、
前記第１ボディ領域もしくは前記第１半導体基板の表面のうち前記ソース領域と前記ドレイン領域との間に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の表面に形成された第１ゲート電極と
を有するＭＯＳトランジスタと、
第１導電型の不純物を含む第２ボディ領域もしくは第２半導体基板と、
前記第２ボディ領域もしくは前記第２半導体基板に電気的に接続された第２取出電極と、
前記第２ボディ領域もしくは前記第２半導体基板の表面に形成されると共に、前記第１導電型とは異なる第２導電型の不純物を含むチャネル領域と、
前記チャネル領域の表面に形成されると共に所定の間隙を介して互いに対向配置され、かつ前記チャネル領域の第２導電型の不純物濃度よりも高濃度の第２導電型の不純物を含むソース電位取出領域およびドレイン電位取出領域と、
前記ソース電位取出領域に電気的に接続された第２ソース電極と、
前記ドレイン電位取出領域に電気的に接続された第２ドレイン電極と、
前記チャネル領域の表面のうち前記ソース電位取出領域と前記ドレイン電位取出領域との間に形成されたゲート領域と、
前記ゲート領域に電気的に接続された第２ゲート電極と
を有する接合ゲート型電界効果トランジスタと
を備え、
前記第１ゲート電極が前記第２ソース電極および前記第２ドレイン電極のいずれか一方に電気的に接続され、
前記第１ソース電極および前記第１ドレイン電極のいずれか一方と、前記第１取出電極とが共に、信号線路に電気的に接続され、
前記第１ソース電極および前記第１ドレイン電極のうち前記信号線路に電気的に未接続の方と、前記第２ソース電極および前記第２ドレイン電極のうち前記第１ゲート電極に電気的に未接続の方とが共に、参照電位線路に電気的に接続されている静電保護素子。
【請求項６】
集積回路と、前記集積回路を静電保護する静電保護素子とを備え、
前記静電保護素子は、
第１導電型の不純物を含む第１ボディ領域もしくは第１半導体基板と、
前記第１ボディ領域もしくは前記第１半導体基板に電気的に接続された第１取出電極と、
前記第１ボディ領域もしくは前記第１半導体基板の表面に形成されると共に所定の間隙を介して互いに対向配置され、かつ前記第１導電型とは異なる第２導電型の不純物を含むソース領域およびドレイン領域と、
前記ソース領域に電気的に接続された第１ソース電極と、
前記ドレイン領域に電気的に接続された第１ドレイン電極と、
前記第１ボディ領域もしくは前記第１半導体基板の表面のうち前記ソース領域と前記ドレイン領域との間に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の表面に形成された第１ゲート電極と
を有するＭＯＳトランジスタと、
第１導電型の不純物を含む第２ボディ領域もしくは第２半導体基板と、
前記第２ボディ領域もしくは前記第２半導体基板に電気的に接続された第２取出電極と、
前記第２ボディ領域もしくは前記第２半導体基板の表面に形成されると共に、前記第１導電型とは異なる第２導電型の不純物を含むチャネル領域と、
前記チャネル領域の表面に形成されると共に所定の間隙を介して互いに対向配置され、かつ前記チャネル領域の第２導電型の不純物濃度よりも高濃度の第２導電型の不純物を含むソース電位取出領域およびドレイン電位取出領域と、
前記ソース電位取出領域に電気的に接続された第２ソース電極と、
前記ドレイン電位取出領域に電気的に接続された第２ドレイン電極と、
前記チャネル領域の表面のうち前記ソース電位取出領域と前記ドレイン電位取出領域との間に形成されたゲート領域と、
前記ゲート領域に電気的に接続された第２ゲート電極と
を有する接合ゲート型電界効果トランジスタと
を備え、
前記第１ゲート電極が前記第２ソース電極および前記第２ドレイン電極のいずれか一方に電気的に接続され、
前記第１ソース電極および前記第１ドレイン電極のいずれか一方と、前記第１取出電極とが共に、信号線路に電気的に接続され、
前記第１ソース電極および前記第１ドレイン電極のうち前記信号線路に電気的に未接続の方と、前記第２ソース電極および前記第２ドレイン電極のうち前記第１ゲート電極に電気的に未接続の方とが共に、参照電位線路に電気的に接続されている半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号線路に印加されたサージ電圧を被保護回路から逸らせる静電保護回路、静電保護素子および半導体装置に関する。
【背景技術】
【０００２】
一般に、半導体集積回路（ＩＣ： Integrated Circuit）は、静電放電（ＥＳＤ：Electrostatic Discharge）によって生じるサージ電圧に弱く、サージ電圧によって破壊され易い。サージ電圧は、およそ２０００Ｖの静電気を蓄積可能な人間（ユーザ）が静電対策を行わずにＩＣを取り扱うことによって生じることが多い。
【０００３】
通常、サージ電圧からＩＣを保護するために、サージ電圧を被保護回路から逸らせる静電保護回路がＩＣ内に設けられている。例えば、ＩＣの信号線路と接地電位線路とをダイオードを介して接続することにより、信号線路にサージ電圧が印加されたときにダイオードがオンするので、サージ電圧を接地電位線路に逸らせることが可能である。また、ダイオードの代わりに、電界効果トランジスタ（ＦＥＴ）を信号線路と接地電位線路との間に挿入接続し、ＦＥＴをゲート制御型ドレインアバランシェブレイクダウンモードで制御することにより、サージ電圧を接地電位線路に逸らせることが可能である。
【０００４】
また、例えば、ＭＯＳ（Metal-Oxide-Semiconductor）トランジスタを用いて、サージ
電圧を被保護回路から逸らせることも可能である。図３は、ＭＯＳトランジスタを用いた静電保護回路の回路構成の一例を表したものである。図３に例示した静電保護素子１００は、ｎ型ＭＯＳトランジスタ１１０と、ｐ型ＭＯＳトランジスタ１２０とを備えたものである。ｎ型ＭＯＳトランジスタ１１０は、ゲート、ソース、ドレインおよびｐ型半導体基板を有しており、ｎ型ＭＯＳトランジスタ１１０のゲート、ソースおよびｐ型半導体基板がそれぞれ接地線路Ｌ４に接続され、ｎ型ＭＯＳトランジスタ１１０のドレインが信号線路Ｌ１に接続されている。また、ｐ型ＭＯＳトランジスタ１２０は、ゲート、ソース、ドレインおよびｎ型半導体基板を有しており、ｐ型ＭＯＳトランジスタ１２０のゲート、ソースおよびｎ型半導体基板がそれぞれ電源線路Ｌ２に接続され、ｐ型ＭＯＳトランジスタ１２０のドレインが信号線路Ｌ１に接続されている。これにより、この静電保護素子１００では、信号線路に信号電圧が印加されたときには動作せず、信号線路にサージ電圧が印加されたときには、サージ電圧の大きさに応じて、ｐ型ＭＯＳトランジスタ１２０がオンしたり、ｎ型ＭＯＳトランジスタ１１０がブレイクダウンすることにより、サージ電圧を被保護回路から逸らせることが可能である（特許文献１参照）。
【０００５】
【特許文献１】特開２００３−１３３４３４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、上記した静電保護素子１００に対して高耐圧駆動用のＭＯＳトランジスタを用いる場合がある。この高耐圧駆動用のＭＯＳトランジスタでは、高電圧に耐え得るようにするためにブレイクダウン電圧Ｖｂ（図４参照）が高く設定されている。そのため、静電保護素子１００に対して高耐圧駆動用のＭＯＳトランジスタを用いた場合に、信号線路Ｌ１に信号電圧が印加されると、スナップバックした瞬間（図４中の破線で囲まれた領域）に、少ない電流でも発熱量が多いため許容温度を超えてしまい、静電保護素子１００のＭＯＳトランジスタ自体が破壊されてしまうという問題があった。
【０００７】
本発明はかかる問題点に鑑みてなされたもので、その目的は、サージ電圧によって自身が破壊されるのを防止した静電保護回路、静電保護素子および半導体装置を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の静電保護回路は、第１ゲート、第１ソース、第１ドレインおよび第１ボディを有するＭＯＳトランジスタと、第２ゲート、第２ソース、第２ドレインおよび第２ボディを有するノーマリー・オン型電界効果トランジスタとを備えたものである。ここで、ノーマリー・オン型とは、第２ゲートに電圧を印加していないときにチャネルが存在し第２ソースおよび第２ドレイン間に電流を流すことの可能なものを指している。本静電保護回路において、第１ゲートが第２ソースおよび第２ドレインのいずれか一方に電気的に接続されている。また、第１ソースおよび第１ドレインのいずれか一方と、第１ボディとが共に、信号線路に電気的に接続されている。さらに、第１ソースおよび第１ドレインのうち信号線路に電気的に未接続の方と、第２ソースおよび第２ドレインのうち第１ゲートに電気的に未接続の方とが共に、参照電位線路に電気的に接続されている。
【０００９】
本発明の静電保護回路では、第１ゲートが第２ソースおよび第２ドレインを介して参照電位線路に電気的に接続されている。これにより、信号線路にサージ電圧が印加され、サージ電圧が第１ボディと、信号線路に電気的に接続された第１ソースまたは第１ドレインとに伝わり、第１ボディと、信号線路に電気的に接続された第１ソースまたは第１ドレインとがサージ電圧となった場合には、ＭＯＳトランジスタにチャネルが形成される。これにより、信号線路に電気的に接続されたソースまたはドレインのサージ電圧がチャネルを介して、第１ソースまたは第１ドレインのうち信号線路に未接続の方に伝わる。ここで、第１ソースおよび第１ドレインのうち信号線路に電気的に未接続の方が参照電位線路に電気的に接続されているので、第１ソースまたは第１ドレインのうち信号線路に未接続の方に伝わったサージ電圧が参照電位線路へ放電される。
【００１０】
本発明の静電保護素子は、ＭＯＳトランジスタと、接合ゲート型電界効果トランジスタとを備えたものである。ＭＯＳトランジスタは、以下の（Ａ１）〜（Ａ７）の各構成要素を有しており、接合ゲート型電界効果トランジスタは、以下の（Ｂ１）〜（Ｂ８）の各構成要素を有している。また、本発明の半導体装置は、以下の（Ａ１）〜（Ａ７）の各構成要素を含むＭＯＳトランジスタと、以下の（Ｂ１）〜（Ｂ８）の各構成要素を含む接合ゲート型電界効果トランジスタとを有する静電保護素子を備えている。
【００１１】
（Ａ１）第１導電型の不純物を含む第１ボディ領域もしくは第１半導体基板
（Ａ２）第１ボディ領域もしくは第１半導体基板に電気的に接続された第１取出電極
（Ａ３）第１ボディ領域もしくは第１半導体基板の表面に形成されると共に所定の間隙を介して互いに対向配置され、かつ第１導電型とは異なる第２導電型の不純物を含むソース領域およびドレイン領域
（Ａ４）ソース領域に電気的に接続された第１ソース電極
（Ａ５）ドレイン領域に電気的に接続された第１ドレイン電極
（Ａ６）第１ボディ領域もしくは第１半導体基板の表面のうちソース領域とドレイン領域との間に形成されたゲート絶縁膜
（Ａ７）ゲート絶縁膜の表面に形成された第１ゲート電極
（Ｂ１）第１導電型の不純物を含む第２ボディ領域もしくは第２半導体基板
（Ｂ２）第２ボディ領域もしくは第２半導体基板に電気的に接続された第２取出電極
（Ｂ３）第２ボディ領域もしくは第２半導体基板の表面に形成されると共に、第１導電型とは異なる第２導電型の不純物を含むチャネル領域
（Ｂ４）チャネル領域の表面に形成されると共に所定の間隙を介して互いに対向配置され、かつチャネル領域の第２導電型の不純物濃度よりも高濃度の第２導電型の不純物を含むソース電位取出領域およびドレイン電位取出領域
（Ｂ５）ソース電位取出領域に電気的に接続された第２ソース電極
（Ｂ６）ドレイン電位取出領域に電気的に接続された第２ドレイン電極
（Ｂ７）チャネル領域の表面のうちソース電位取出領域とドレイン電位取出領域との間に形成されたゲート領域
（Ｂ８）ゲート領域に電気的に接続された第２ゲート電極
本発明の静電保護素子では、第１ゲート電極が第２ソース電極および第２ドレイン電極のいずれか一方に電気的に接続されており、第１ソース電極および第１ドレイン電極のいずれか一方と、第１取出電極とが共に、信号線路に電気的に接続されている。さらに、第１ソース電極および第１ドレイン電極のうち信号線路に電気的に未接続の方と、第２ソース電極および第２ドレイン電極のうち第１ゲート電極に電気的に未接続の方とが共に、参照電位線路に電気的に接続されている。
【００１２】
本発明の静電保護素子および半導体回路では、第１ゲート電極が第２ソース電極および第２ドレイン電極を介して参照電位線路に電気的に接続されている。これにより、信号線路にサージ電圧が印加され、サージ電圧が第１取出電極と、信号線路に電気的に接続された第１ソース電極または第１ドレイン電極とに伝わり、第１取出電極と、信号線路に電気的に接続された第１ソース電極または第１ドレイン電極とがサージ電圧となった場合には、ＭＯＳトランジスタにチャネルが形成される。これにより、信号線路に電気的に接続されたソースまたはドレインのサージ電圧がチャネルを介して、第１ソース電極または第１ドレイン電極のうち信号線路に未接続の方に伝わる。ここで、第１ソース電極および第１ドレイン電極のうち信号線路に電気的に未接続の方が参照電位線路に電気的に接続されているので、第１ソース電極または第１ドレイン電極のうち信号線路に未接続の方に伝わったサージ電圧が参照電位線路へ放電される。
【発明の効果】
【００１３】
本発明の静電保護回路によれば、第１ゲートを、第２ソースおよび第２ドレインを介して参照電位線路に電気的に接続すると共に、第１ソースおよび第１ドレインのうち信号線路に電気的に未接続の方を参照電位線路に電気的に接続するようにしたので、低電圧で静電保護動作を開始することができる。これにより、サージ電圧によって静電保護回路そのものが破壊されるのを防止することができる。
【００１４】
本発明の静電保護素子および半導体回路によれば、第１ゲート電極を、第２ソース電極および第２ドレイン電極を介して参照電位線路に電気的に接続すると共に、第１ソース電極および第１ドレイン電極のうち信号線路に電気的に未接続の方を参照電位線路に電気的に接続するようにしたので、低電圧で静電保護動作を開始することができる。これにより、サージ電圧によって静電保護回路そのものが破壊されるのを防止することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
【００１６】
図１は、本発明の一実施の形態に係る静電保護素子１の断面構成および接続関係を表したものである。本実施の形態の静電保護素子１は、半導体装置において、集積回路と共にシリコン基板上に形成されたものであり、集積回路に電気的に接続された信号線路Ｌ１と接地線路Ｌ３（参照電位線路）との間に挿入接続されている。
【００１７】
この静電保護素子１は、図１に示したように、半導体基板１０上に、ｐＭＯＳトランジスタ２０と、接合ゲート型電界効果トランジスタ３０とを有する静電保護回路を備えたものである。
【００１８】
半導体基板１０は、例えば、ｐ型不純物を含むシリコン基板である。
【００１９】
ｐＭＯＳトランジスタ２０は、ゲート電極２５（第１ゲート）に電圧を印加したときにソース領域２２（第１ソース）およびドレイン領域２３（第１ドレイン）間に電流が流れるノーマリー・オフ型（エンハンスメント型）の電界効果トランジスタである。このｐＭＯＳトランジスタ２０は、半導体基板１０の表面に深く形成されたボディ領域２１（第１ボディ）と、ボディ領域２１の表面に形成されたソース領域２２およびドレイン領域２３と、少なくともボディ領域２１の表面のうちソース領域２２とドレイン領域２３との間に形成されたゲート絶縁膜２４と、ゲート絶縁膜２４上に形成されたゲート電極２５とを有している。なお、図１には、ゲート絶縁膜２４が、ソース領域２２の表面の一部と、ドレイン領域２３の表面の一部と、ボディ領域２１の表面のうちソース領域２２とドレイン領域２３との間の領域とに渡って形成されている場合が例示されている。
【００２０】
ボディ領域２１は、例えば、半導体基板１０の導電型とは異なる導電型（ｎ型）の不純物を含んで構成されている。ソース領域２２は、例えば、半導体基板１０の導電型と同一の導電型（ｐ型）の不純物を含んで構成されている。ドレイン領域２３は、例えば、半導体基板１０の導電型と同一の導電型（ｐ型）の不純物を含んで構成されている。ゲート絶縁膜２４は、例えば、シリコン酸化物（ＳｉＯ２）からなる。ゲート電極２５は、例えば、半導体基板１０の導電型と同一の導電型（ｐ型）の不純物を含むポリシリコン層と、シリサイド層とをゲート絶縁膜２４側から順に積層した２層構造となっている。このゲート電極２５は、後述の電源線路Ｌ２に印加される電圧（第１電圧）との関係で接合ゲート型電界効果トランジスタ３０をピンチオフすることの可能な大きさであって、かつｐＭＯＳトランジスタ２０をオフすることの可能な大きさの電圧（第２電圧）の供給される電源線路Ｌ２（第２電源線）と電気的に接続されている。
【００２１】
ソース領域２２の表面の一部には、ソース電位取出領域２６が形成されている。このソース電位取出領域２６は、ソース領域２２と同一の導電型の不純物を、ソース領域２２の不純物濃度よりも高濃度に含んで構成されており、ソース領域２２と電気的に接続されている。また、ソース電位取出領域２６の表面には、ビア（図示せず）を介してソース電極４１（図１には図示せず、図２参照）が形成されている。ビアおよびソース電極４１は、例えば、アルミニウム（Ａｌ）などの金属からなり、ソース電位取出領域２６と電気的に接続されている。従って、ソース電極４１は、ビアおよびソース電位取出領域２６を介してソース領域２２と電気的に接続されている。また、このソース電極４１は、静電保護素子１によって静電保護される、半導体基板１０上の集積回路（図示せず）への入力信号が伝播する信号線路Ｌ１とも電気的に接続されている。
【００２２】
ドレイン領域２３の表面の一部には、ドレイン電位取出領域２７が形成されている。このドレイン電位取出領域２７は、ドレイン領域２３と同一の導電型の不純物を、ドレイン領域２３の不純物濃度よりも高濃度に含んで構成されており、ドレイン領域２３と電気的に接続されている。また、ドレイン電位取出領域２７の表面には、ビア（図示せず）を介してドレイン電極４２（図１には図示せず、図２参照）が形成されている。ビアおよびドレイン電極４２は、例えば、アルミニウム（Ａｌ）などの金属からなり、ドレイン電位取出領域２７と電気的に接続されている。従って、ソース電極４２は、ビアおよびドレイン電位取出領域２７を介してドレイン領域２３と電気的に接続されている。また、このドレイン電極４２は、例えば接地電位などの参照電位となっている参照電位線路Ｌ４とも電気的に接続されている。
【００２３】
ボディ領域２１の表面の一部には、第１ボディ電位取出領域２８が形成されている。この第１ボディ電位取出領域２８は、ボディ領域２１と同一の導電型の不純物を、ボディ領域２１の不純物濃度よりも高濃度に含んで構成されており、ボディ領域２１と電気的に接続されている。また、第１ボディ電位取出領域２８の表面の一部には、第２ボディ電位取出領域２９が形成されている。この第２ボディ電位取出領域２９は、第１ボディ電位取出領域２８と同一の導電型の不純物を、第１ボディ電位取出領域２８の不純物濃度よりも高濃度に含んで構成されており、第１ボディ電位取出領域２８と電気的に接続されている。第２ボディ電位取出領域２９の表面には、ビア（図示せず）を介してボディ電極４３（図１には図示せず、図２参照）が形成されている。ビアおよびボディ電極４３は、例えば、アルミニウム（Ａｌ）などの金属からなり、第２ボディ電位取出領域２９と電気的に接続されている。従って、ボディ電極４３は、ビア、第２ボディ電位取出領域２９および第１ボディ電位取出領域２８を介してボディ領域２１と電気的に接続されている。また、このボディ電極４３は、信号線路Ｌ１とも電気的に接続されている。
【００２４】
また、ソース電位取出領域２６と、第２ボディ電位取出領域２９との間には、これらを分離する素子分離層５０が設けられている。また、ｐＭＯＳトランジスタ２０と、半導体基板１０上に形成された他の素子との間や、ｐＭＯＳトランジスタ２０と、接合ゲート型電界効果トランジスタ３０との間には、これらを分離する素子分離層５１が設けられている。
【００２５】
ここで、素子分離層５０は、例えば、ＳＴＩ（Shallow Trench Isolation）構造や、ＬＯＣＯＳ(Local Oxidation of Silicon)構造を有しており、その上面が半導体基板１０の上面よりも若干高くなるように形成されている。素子分離層５１は、下部分離層５１Ａと、上部分離層５１Ｂとを有している。下部分離層５１Ａは、例えば、ボディ領域２１の導電型とは異なる導電型の不純物を含んで構成されている。上部分離層５１Ｂは、例えば、ＳＴＩ構造や、ＬＯＣＯＳ構造を有しており、その上面が半導体基板１０の上面よりも若干高くなるように形成されている。
【００２６】
接合ゲート型電界効果トランジスタ３０は、ゲート電極に電圧を印加していないときにソース領域およびドレイン領域間に電流が流れるノーマリー・オン型（デプレッション型）の電界効果トランジスタである。この接合ゲート型電界効果トランジスタ３０は、半導体基板１０の表面に深く形成されたボディ領域３１と、ボディ領域３１の表面に形成されたチャネル領域３２と、チャネル領域３２の表面に形成されたゲート領域３３と、チャネル領域３２の表面のうちゲート領域３３を間にして対向する部位に形成されたソース電位取出領域３４（ソース領域）およびドレイン電位取出領域３５（ドレイン領域）とを有している。
【００２７】
ボディ領域３１は、例えば、半導体基板１０の導電型とは異なる導電型（ｎ型）の不純物を含んで構成されている。チャネル領域３２は、例えば、半導体基板１０の導電型と同一の導電型（ｐ型）の不純物を含んで構成されており、ボディ領域３１との界面においてボディ領域３１と共にｐｎ接合を構成している。
【００２８】
ゲート領域３３は、チャネル領域３２と異なる導電型の不純物を含んで構成されており、チャネル領域３２との界面においてチャネル領域３２と共にｐｎ接合を構成している。また、ゲート領域３３の表面には、ビア（図示せず）を介してゲート電極４４（図１には図示せず、図２参照）が形成されている。ビアおよびゲート電極４４は、例えば、アルミニウム（Ａｌ）などの金属からなり、ゲート領域３３と電気的に接続されている。また、このゲート電極４４は、電源線路Ｌ２に印加される電圧との関係で接合ゲート型電界効果トランジスタ３０をピンチオフすることの可能な大きさの電圧（第２電圧）の供給される電源線路Ｌ３とも電気的に接続されている。
【００２９】
ソース電位取出領域３４は、チャネル領域３２と同一の導電型の不純物を、チャネル領域３２の不純物濃度よりも高濃度に含んで構成されており、チャネル領域３２と電気的に接続されている。また、ソース電位取出領域３４の表面には、ビア（図示せず）を介してソース電極４５（図１には図示せず、図２参照）が形成されている。ビアおよびソース電極４５は、例えば、アルミニウム（Ａｌ）などの金属からなり、ソース電位取出領域３４およびチャネル領域３２と電気的に接続されている。また、このソース電極４５は、電源線路Ｌ２とも電気的に接続されている。つまり、このソース電極４５は、ｐＭＯＳトランジスタ２０のゲート電極２５とも電気的に接続されている。
【００３０】
ドレイン電位取出領域３５は、チャネル領域３２と同一の導電型の不純物を、チャネル領域３２の不純物濃度よりも高濃度に含んで構成されており、チャネル領域３２と電気的に接続されている。また、ドレイン電位取出領域３５の表面には、ビア（図示せず）を介してドレイン電極４６（図１には図示せず、図２参照）が形成されている。ビアおよびドレイン電極４６は、例えば、アルミニウム（Ａｌ）などの金属からなり、ドレイン電位取出領域３５およびチャネル領域３２と電気的に接続されている。また、このドレイン電極４６は、参照電位線路Ｌ４とも電気的に接続されている。
【００３１】
ボディ領域３１の表面の一部には、第１ボディ電位取出領域３６が形成されている。この第１ボディ電位取出領域３６は、ボディ領域３１と同一の導電型の不純物を、ボディ領域３１の不純物濃度よりも高濃度に含んで構成されており、ボディ領域３１と電気的に接続されている。また、第１ボディ電位取出領域３６の表面には、第２ボディ電位取出領域３７が形成されている。この第２ボディ電位取出領域３７は、第１ボディ電位取出領域３６と同一の導電型の不純物を、第１ボディ電位取出領域３６の不純物濃度よりも高濃度に含んで構成されており、第１ボディ電位取出領域３６と電気的に接続されている。また、第２ボディ電位取出領域３７の表面には、ビア（図示せず）を介してボディ電極４７（図１には図示せず、図２参照）が形成されている。ビアおよびボディ電極４７は、例えば、アルミニウム（Ａｌ）などの金属からなり、第２ボディ電位取出領域３７、第１ボディ電位取出領域３６およびボディ領域３１と電気的に接続されている。また、このボディ電極４７は、電源線路Ｌ３とも電気的に接続されている。
【００３２】
また、この接合ゲート型電界効果トランジスタ３０においても、ソース電位取出領域３４と第２ボディ電位取出領域３７との間や、ドレイン電位取出領域３５と第２ボディ電位取出領域３７との間、ゲート領域３３とソース電位取出領域３４との間、ゲート領域３３とドレイン電位取出領域３５との間には、これらを分離する素子分離層５０が設けられている。また、接合ゲート型電界効果トランジスタ３０と、半導体基板１０上に形成された他の素子との間や、接合ゲート型電界効果トランジスタ３０とｐＭＯＳトランジスタ２０との間には、これらを分離する素子分離層５１が設けられている。
【００３３】
ところで、本実施の形態の静電保護素子１において、図１に例示したｐＭＯＳトランジスタ２０および接合ゲート型電界効果トランジスタ３０は、例えば、図２に示したような等価回路によって表現することが可能である。
【００３４】
この等価回路からもわかるように、本実施の形態では、ｐＭＯＳトランジスタ２０のゲート電極２５が、接合ゲート型電界効果トランジスタ３０のソース電極４５と電気的に接続されている。つまり、ゲート電極２５が、接合ゲート型電界効果トランジスタ３０のソース電極４５、ソース電位取出領域３４、チャネル領域３２、ドレイン電位取出領域３５およびドレイン電極４６を介して参照電位線路Ｌ４に電気的に接続されている。また、ｐＭＯＳトランジスタ２０のソース電極４１とボディ電極４３とがそれぞれ信号線路Ｌ１に電気的に接続されている。
【００３５】
これにより、信号線路Ｌ１にサージ電圧が印加され、サージ電圧がボディ領域２１とソース領域２２とに伝わり、ボディ領域２１とソース領域２２とがサージ電圧となった場合には、ボディ領域２１のうちゲート電極２５直下の部分にｐ型チャネル（図示せず）が形成される。これにより、ソース領域２２のサージ電圧がｐ型チャネルを介してドレイン領域２３に伝わる。ここで、ドレイン領域２３は参照電位線路Ｌ４に電気的に接続されているので、ドレイン領域２３に伝わったサージ電圧が参照電位線路Ｌ４へ放電される。従って、サージ電圧は信号線路Ｌ１を伝播せず、静電保護素子１を介して参照電位線路Ｌ４へ逸らされる。
【００３６】
一方、電源線路Ｌ２，Ｌ３に所定の電圧が印加されている時には、接合ゲート型電界効果トランジスタ３０のゲート電極４４とボディ電極４７との間には逆バイアス電圧が印加される。これにより、チャネル領域３２のうちゲート領域３３直下の部位に空乏層が拡がり、ソース電位取出領域３４とドレイン電位取出領域３５との間がピンチオフして、接合ゲート型電界効果トランジスタ３０がオフする。その結果、ｐＭＯＳトランジスタ２０のゲート電極２５の電位が、電源線路Ｌ２に印加されている電位となるので、ｐＭＯＳトランジスタ２０もオフし、静電保護素子１が動作しなくなるので、信号電圧が信号線路Ｌ１を伝播していき、信号線路Ｌ１に接続された回路（図示せず）が動作する。
【００３７】
このように、本実施の形態では、ｐＭＯＳトランジスタ２０のゲート電極２５を、接合ゲート型電界効果トランジスタ３０のチャネル領域３２等を介して参照電位線路Ｌ４に電気的に接続すると共に、ｐＭＯＳトランジスタ２０のドレイン領域２３を参照電位線路Ｌ４に電気的に接続するようにしたので、低電圧（ｐＭＯＳトランジスタ２０のスレッショルド電圧）で静電保護動作を開始することができる。さらに、静電保護動作時における内部インピーダンスが小さいので、信号線路Ｌ１と参照電位線路Ｌ４との間の電位差を小さくすることができる。その結果、サージ電圧が印加された場合に、静電保護素子１での消費電力、ひいては発熱を小さくすることができるので、静電保護素子１の静電保護耐性を大幅に向上させることができ、サージ電圧によって静電保護素子１そのものが破壊されるのを防止することができる。
【００３８】
また、本実施の形態では、静電保護動作および通常動作を行う際に、ｐＭＯＳトランジスタ２０および接合ゲート型電界効果トランジスタ３０を制御する制御回路を必要としない。従って、静電保護素子１を制御回路の分だけ小型化することができる。
【００３９】
また、本実施の形態では、ノーマリー・オン型の電界効果トランジスタとして接合ゲート型電界効果トランジスタ３０を用いたので、接合ゲート型電界効果トランジスタ３０そのものをサージ電圧から保護するための保護機構をさらに設ける必要がない。従って、静電保護素子１を保護機構の分だけ小型化することができる。なお、ノーマリー・オン型の電界効果トランジスタとしてｎＭＯＳトランジスタを用いた場合には、ｎＭＯＳトランジスタのゲート電極をサージ電圧から保護する保護機構を設ける必要があり、この保護機能の分だけ本実施の形態よりも大型化してしまう。
【００４０】
以上、実施の形態を挙げて本発明の静電保護回路について説明したが、本発明は上記実施の形態に限定されるものではなく、本発明の静電保護回路の構成は、上記実施の形態と同様の効果を得ることが可能な限りにおいて自由に変形可能である。
【００４１】
例えば、上記各実施の形態では、ノーマリー・オン型の電界効果トランジスタとして、接合ゲート型電界効果トランジスタ３０を用いていたが、例えば、ｎＭＯＳトランジスタを用いることも可能である。ただし、この場合には、必要に応じて、ｎＭＯＳトランジスタのゲート電極をサージ電圧から保護する保護機構を設けることが好ましい。
【００４２】
また、上記実施の形態では、半導体基板１０がｐ型不純物を含むシリコン基板である場合を例示して説明したが、ｎ型不純物を含むシリコン基板であってもよい。ただし、この場合には、他の構成要素において例示した導電型がｐ型となっている場合には、ｎ型と読み替え、ｎ型となっている場合には、ｐ型と読み替えるものとする。なお、そのようにして読み替えた場合には、上記実施の形態の静電保護回路に含まれるｐＭＯＳトランジスタがｎＭＯＳトランジスタとなる。
【図面の簡単な説明】
【００４３】
【図１】本発明の一実施の形態に係る静電保護素子の断面構成図である。
【図２】図１の静電保護素子の等価回路図である。
【図３】従来の静電保護素子の回路構成図である。
【図４】従来の静電保護素子の電流電圧特性の一例を表す特性図である。
【符号の説明】
【００４４】
１…静電保護素子、１０…半導体基板、２０…ｐＭＯＳトランジスタ、２１…ボディ領域、２２…ソース領域、２３…ドレイン領域、２４…ゲート絶縁膜、２５，４４…ゲート電極、２６…ソース電位取出領域、２７…ドレイン電位取出領域、２８…第１ボディ電位取出領域、２９…第２ボディ電位取出領域、３０…接合ゲート型電界効果トランジスタ、３１…ボディ領域、３２…チャネル領域、３３…ゲート領域、３４…ソース電位取出領域、３５…ドレイン電位取出領域、３６…第１ボディ電位取出領域、３７…第２ボディ電位取出領域、４１，４５…ソース電極、４２，４６…ドレイン電極、４３，４７…ボディ電極、５０，５１…素子分離層、５１Ａ…下部分離層、５１Ｂ…上部分離層、Ｌ１…信号線路、Ｌ２，Ｌ３…電源線路、Ｌ４…接地線路。
【図１】
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【図２】
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【図３】
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【図４】
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