(57)【要約】【課題】クロック信号に同期してデータを読み書きするメモリが複数あるときに、読み書きに適したタイミングでクロック信号とデータとが同期されるように、読み出し時と書き込み時のデータの伝送タイミングを各別に、且つ、必要な時間遅延させることで、メモリのデータ読み書き動作を安定させることができるメモリインタフェース装置を提供する。【解決手段】所定周期のクロック信号に同期してデータを読み書きするメモリ２３に接続されるメモリインタフェース装置２４に、双方向データバスラインＤＢ上のデータの伝送経路を送信側と受信側に切り替える伝送経路切替部と、前記伝送経路切替部により切り替えられた送信側及び受信側の双方に設置されたデータの伝送タイミングを遅延させる遅延回路２４０、２４４と、各遅延回路２４０、２４４によるデータの遅延時間を各別に切り替える遅延時間切替部２４８を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
所定周期のクロック信号に同期してデータを読み書きするメモリに接続されるメモリインタフェース装置であって、
双方向データバスライン上のデータの伝送経路を送信側と受信側に切り替える伝送経路切替部と、前記伝送経路切替部により切り替えられた送信側バスライン及び受信側バスラインの双方に設置されたデータの伝送タイミングを遅延させる遅延回路と、各遅延回路によるデータの遅延時間を各別に切り替える遅延時間切替部を備えているメモリインタフェース装置。
【請求項２】
前記遅延時間切替部を介して送信側遅延回路及び受信側遅延回路の夫々を異なる遅延時間に切替設定し、各設定遅延時間で前記メモリに書込んだ検証データを読み出してベリファイする動作確認部と、前記遅延時間切替部を介して前記送信側遅延回路及び受信側遅延回路の夫々を前記動作確認部で正常にベリファイされた遅延時間に設定する遅延時間設定部を備えている請求項１記載のメモリインタフェース装置。
【請求項３】
前記動作確認部は前記検証データの書込み時のクロック周波数より読出し時のクロック周波数を低下させた第一動作確認処理部と、前記検証データの読出し時のクロック周波数より書込み時のクロック周波数を低下させた第二動作確認処理部を備えている請求項１または２記載のメモリインタフェース装置。
【請求項４】
前記遅延時間設定部は、前記第一動作確認処理部で正常にベリファイされた複数の設定遅延時間に対して、前記送信側遅延回路をその最短遅延時間に設定し、前記第二動作確認処理部で正常にベリファイされた複数の設定遅延時間に対して、前記受信側遅延回路をその最短遅延時間に設定する請求項３記載のメモリインタフェース装置。
【請求項５】
前記遅延時間設定部は、前記第一動作確認処理部で正常にベリファイされた複数の設定遅延時間に対して、前記送信側遅延回路をその最長遅延時間に設定し、前記第二動作確認処理部で正常にベリファイされた複数の設定遅延時間に対して、前記受信側遅延回路をその最長遅延時間に設定する請求項３記載のメモリインタフェース装置。
【請求項６】
前記遅延時間設定部は、前記第一動作確認処理部で正常にベリファイされた複数の設定遅延時間に対して、前記送信側遅延回路をその最短及び最長遅延時間以外の遅延時間に設定し、前記第二動作確認処理部で正常にベリファイされた複数の設定遅延時間に対して、前記受信側遅延回路をその最短及び最長遅延時間以外の遅延時間に設定する請求項３記載のメモリインタフェース装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、所定周期のクロック信号に同期してデータを読み書きするメモリに接続されるメモリインタフェース装置に関する。
【背景技術】
【０００２】
近年、画像データ等の大容量のデータを取り扱うコンピュータ等には、当該データを一時記憶するため、データの読み書き速度が速く、且つ、リフレッシュの必要がなく消費電力の少ないＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）が搭載されることが多い。
【０００３】
ＳＤＲＡＭ（以下、「メモリ」と記載する。）は、通常、メモリモジュールに搭載され、モジュール単位での取り付け、取り外しが可能に構成され、全てのメモリがメモリコントローラの動作クロックと同期して動作することでデータの高速な書き込み、読み出しが可能となっている。
【０００４】
メモリはマトリクス上に配置された複数のセルから構成され、各行は、通常、２から４のバンクと呼ばれる単位に分割されて管理される。メモリはメモリコントローラに指定されたセルに対して、入力される所定周期のクロック信号の立ち上がりに同期してデータを読み書きするように構成される。
【０００５】
データの読み書きを行う際、図５、図６（ａ）、図６（ｂ）に示すように、メモリ２３は、アドレスバスライン（図５、図６（ａ）、図６（ｂ）においては「ＡＢ」と記載する。）及び制御バスライン（図５、図６（ａ）、図６（ｂ）においては「制御Ｂ」と記載する。）を介して、ＣＰＵ２０でなるメモリコントローラよりＡＣＴコマンドを受信すると、当該コマンドからバンクアドレス及びロウアドレスを取り込み、対象となるデータを格納するセルのバンク及び行を確定する。
【０００６】
その後、ＲＥＡＤコマンドまたはＷＲＩＴＥコマンドを受信すると、当該コマンドからカラムアドレスを取り込んで、対象となるセルを確定して当該セルに対してデータの読み書きを実行するように構成され、読み出し時においてはＲＥＡＤコマンドの受信後の２クロック後に当該データをデータバスライン（図５、図６（ａ）、図６（ｂ）においては「ＤＢ」と記載する。）を介して出力し、書き込み時においてはＷＲＩＴＥコマンドの受信後の１クロック後に当該データを格納する。更に、その後、ＰＲＥコマンドを受信すると、データの読み書き動作を終了して待機状態に戻る。
【０００７】
ところで、メモリモジュールが複数あるとき、メモリモジュールの個数やメモリモジュールの製品間でのばらつき、経年変化、環境変化等により、各メモリモジュールと接続されるクロックバスライン等の寄生容量が変動するため、各メモリモジュールに供給されるクロック信号に波形なまりが生じ、または、クロック電圧が各メモリモジュールに設定された電圧条件を満たさなくなることで、メモリのデータ読み書き動作が不安定になると言う問題があった。
【０００８】
特許文献１及び特許文献２には、クロックバスラインの駆動電流を変更して、複数のメモリに対して入力されるクロック電圧を変更することができるメモリインタフェース装置が提案され、当該メモリインタフェース装置によれば、クロックバスラインには最適な駆動電流が供給され、クロック信号の波形なまりが解消されると共に必要なクロック電圧が確保されるため、各メモリモジュールに安定したデータの読み書き動作を実行させることができる。
【０００９】
【特許文献１】特開２００５−２７６１１４号公報
【特許文献１】特開２００６−９９６７６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかし、メモリが複数あるときには、クロックバスラインの寄生容量のみならず、データバスラインの寄生容量にも変化が生じるため、当該寄生容量によってメモリで読み書きされるデータとクロック信号の同期タイミングにずれが生じて、データの読み書き動作が不安定になる虞があった。
【００１１】
本発明の目的は、上述の問題に鑑み、所定周期のクロック信号に同期してデータを読み書きするメモリが複数あるときに、読み書きに適したタイミングでクロック信号とデータとが同期されるように、読み出し時と書き込み時のデータバスライン上のデータの伝送タイミングを各別に、且つ、必要な時間遅延させることで、メモリのデータ読み書き動作を安定させることができるメモリインタフェース装置を提供する点にある。
【課題を解決するための手段】
【００１２】
上述の目的を達成するため、本発明によるメモリインタフェース装置の第一の特徴構成は、特許請求の範囲の書類の請求項１に記載した通り、所定周期のクロック信号に同期してデータを読み書きするメモリに接続されるメモリインタフェース装置であって、双方向データバスライン上のデータの伝送経路を送信側と受信側に切り替える伝送経路切替部と、前記伝送経路切替部により切り替えられた送信側バスライン及び受信側バスラインの双方に設置されたデータの伝送タイミングを遅延させる遅延回路と、各遅延回路によるデータの遅延時間を各別に切り替える遅延時間切替部を備えている点にある。
【００１３】
上述の構成によれば、データバスラインの寄生容量に応じて、データバスライン上のデータを遅延させる時間が読み出し時と書き出し時とで異なるときであっても、遅延時間を各別に設定することができるため、読み出し時と書き込み時の夫々に適したタイミングでデータとクロック信号を同期させることができる。
【００１４】
同第二の特徴構成は、同請求項２に記載した通り、上述の第一特徴構成に加えて、前記遅延時間切替部を介して送信側遅延回路及び受信側遅延回路の夫々を異なる遅延時間に切替設定し、各設定遅延時間で前記メモリに書込んだ検証データを読み出してベリファイする動作確認部と、前記遅延時間切替部を介して前記送信側遅延回路及び受信側遅延回路の夫々を前記動作確認部で正常にベリファイされた遅延時間に設定する遅延時間設定部を備えている点にある。
【００１５】
上述の構成によれば、データバスライン上のデータが、メモリでのデータ読み書きが誤りなく正常に実行されるように、遅延時間設定部により読み出し時と書き込み時の夫々に対して各別に設定された時間遅延されるため、メモリでのデータ読み書きは誤りなく正常に実行される。
【００１６】
同第三の特徴構成は、同請求項３に記載した通り、上述の第一または第二特徴構成に加えて、前記動作確認部は前記検証データの書込み時のクロック周波数より読出し時のクロック周波数を低下させた第一動作確認処理部と、前記検証データの読出し時のクロック周波数より書込み時のクロック周波数を低下させた第二動作確認処理部を備えている点にある。
【００１７】
上述の構成によれば、メモリからデータを読み出す際の遅延時間を設定するときには、第一動作確認処理部により検証データのベリファイを行うことで、また、メモリにデータを書き込む際の遅延時間を設定するときには、第二動作確認処理部により検証データのベリファイを行うことで、読み出し時と書き込み時における遅延時間を各別に確実に設定することができる。
【００１８】
同第四の特徴構成は、同請求項４に記載した通り、上述の第三特徴構成に加えて、前記遅延時間設定部は、前記第一動作確認処理部で正常にベリファイされた複数の設定遅延時間に対して、前記送信側遅延回路をその最短遅延時間に設定し、前記第二動作確認処理部で正常にベリファイされた複数の設定遅延時間に対して、前記受信側遅延回路をその最短遅延時間に設定する点にある。
【００１９】
上述の構成によれば、メモリで読み書きされるデータは、データバスラインの現状の寄生容量に対して必要最小限の時間だけ遅延されるため、メモリでデータ読み書きを確実に実行するために要する時間は最短となる。
【００２０】
同第五の特徴構成は、同請求項５に記載した通り、上述の第三特徴構成に加えて、前記遅延時間設定部は、前記第一動作確認処理部で正常にベリファイされた複数の設定遅延時間に対して、前記送信側遅延回路をその最長遅延時間に設定し、前記第二動作確認処理部で正常にベリファイされた複数の設定遅延時間に対して、前記受信側遅延回路をその最長遅延時間に設定する点にある。
【００２１】
上述の構成によれば、メモリで読み書きされるデータは、データバスラインの寄生容量が増加したときでも誤りなく正常に読み書きを実行することができるように、確保可能な最大限の時間マージンを有する時間遅延されるため、データバスラインの寄生容量が現状より増加しても、メモリでのデータ読み書き動作は誤りなく正常に実行される。
【００２２】
同第六の特徴構成は、同請求項６に記載した通り、上述の第三特徴構成に加えて、前記遅延時間設定部は、前記第一動作確認処理部で正常にベリファイされた複数の設定遅延時間に対して、前記送信側遅延回路をその最短及び最長遅延時間以外の遅延時間に設定し、前記第二動作確認処理部で正常にベリファイされた複数の設定遅延時間に対して、前記受信側遅延回路をその最短及び最長遅延時間以外の遅延時間に設定する点にある。
【００２３】
上述の構成によれば、メモリで読み書きされるデータは、データバスラインの寄生容量が現状より増加したときに誤りのない正常な読み書きを確実に実行することができるような時間マージンを有しつつも、前記読み書きに要する時間が短くなるように、確実性と読み書き速度との兼ね合いが適度にバランスされた時間遅延されるため、データバスラインの寄生容量が現状より多少増加しても、メモリでのデータ読み書き動作は誤りなく正常に、且つ、適度な時間で実行される。
【発明の効果】
【００２４】
以上説明した通り、本発明によれば、所定周期のクロック信号に同期してデータを読み書きするメモリが複数あるときに、読み書きに適したタイミングでクロック信号とデータとが同期されるように、読み出し時と書き込み時のデータバスライン上のデータの伝送タイミングを各別に、且つ、必要な時間遅延させることで、メモリのデータ読み書き動作を安定させることができるメモリインタフェース装置を提供することができるようになった。
【発明を実施するための最良の形態】
【００２５】
以下に、本発明のメモリインタフェース装置について、当該装置が搭載された画像形成装置の一例である複写機を用いて説明する。
【００２６】
電子写真方式が採用された複写機１は、図２に示すように、液晶画面でなる表示部や複写動作等を起動するスタートキー等が配置された操作部１０と、原稿給紙台１１に載置された原稿を順次給紙して原稿画像を光電変換して画像データとして読み取る画像読取部１２と、画像読取部１２で読み取られた画像データを出力画像データに変換する画像処理部２と、前記出力画像データに基づいてトナー像を形成し、用紙に転写する画像形成部１３と、用紙上に転写されたトナー像を加熱して定着させる熱定着部１４と、画像形成部１３でトナー像が転写される用紙を収容した用紙収容部１５と、前記用紙を搬送する搬送機構１６と、前記用紙が排出される排紙部１７と、これらの機能ブロックを制御して複写機１としての処理を実行させるための制御部１８とを備えて構成される。
【００２７】
画像処理部２は、図３に示すように、ＣＰＵ２０と、ＣＰＵ２０の動作プログラムなどを格納するＲＯＭ２１と、作業領域となるＲＡＭ２２と、画像読取部１２が読み取った画像データや変換処理後の出力画像データなどを格納する複数のＳＤＲＡＭモジュール（以下、「メモリ」と記載する。）２３と、各種バスラインと接続され、ＣＰＵ２０とメモリ２３の間を送受信される各種信号を中継するメモリインタフェース装置（以下、「メモリＩＦ装置」と記載する。）２４と、ＩＯ回路などのその他の周辺回路などからなるハードウェアを備え、制御部１８からの指令に基づき、ＲＯＭ２１から読み出した動作プログラムを実行するＣＰＵ２０と前記ハードウェアとは協働して画像処理部２が行うべき各種の処理を実行する。
【００２８】
ＣＰＵ２０やメモリ２３など、画像処理部２を構成するハードウェアには、図示しないクロック生成部により生成されたクロック信号がクロックバスラインＣＬＫを介して入力される。メモリ２３は、モジュール単位で取り付け、取り外しが可能であり、所定周期で入力される前記クロック信号に同期してデータを読み書きするように構成される。前記クロック信号の周波数は、ＣＰＵ２０からの指示に基づき、図示しないＤＬＬ回路などで構成される周波数変更回路により変更可能に構成される。
【００２９】
メモリＩＦ装置２４は、図１（ａ）に示すように、送信側スリーステートバッファ２４３と、受信側スリーステートバッファ２４７と、送信側遅延回路２４０と受信側遅延回路２４４でなる遅延回路と、遅延時間切替部２４８とを備える。ここで、送信側とはＣＰＵ２０からメモリ２３への方向であり、受信側とはメモリ２３からＣＰＵ２０への方向である。
【００３０】
メモリＩＦ装置２４は、ＣＰＵ２０とメモリ２３との間で送受信されるデータを伝送する双方向データバスライン（以下、「データバス」と記載する。）ＤＢと、前記データが読み書きされるメモリセルのアドレス情報を伝送するアドレスバスライン（以下、「アドレスバス」と記載する。）ＡＢと、前記メモリセルに対する前記データの読み書きを指定する読み出し信号バスライン（以下、「読み出しバス」と記載する。）ＲＤまたは書き込み信号バスラインＷＲ（以下、「書き込みバス」と記載する。）でなる制御バスラインＢと接続される。
【００３１】
送信側スリーステートバッファ２４３は、メモリ２３に対してデータの書き込みを指示するＷＲＩＴＥコマンドが書き込みバスＷＲ上に送信されるとオンし、前記データの伝送経路を送信側バスラインＤＢＳに切り替える。送信側スリーステートバッファ２４３は、前記ＷＲＩＴＥコマンドが送信されなければオフ状態にあるため、データの読み出し時において、データが送信側遅延回路２４０を通過することはない。
【００３２】
受信側スリーステートバッファ２４７は、メモリ２３に対してデータの読み出しを指示するＲＥＡＤコマンドが読み出しバスＲＤ上に送信されるとオンし、前記データの伝送経路を受信側バスラインＤＢＲに切り替える。受信側スリーステートバッファ２４７は、前記ＲＥＡＤコマンドが送信されなければオフ状態にあるため、データの書き込み時において、データが送信側遅延回路２４０を通過することはない。
【００３３】
即ち、動作プログラムを実行するＣＰＵ２０と、書き込みバスＷＲと読み出しバスＲＤと送信側スリーステートバッファ２４３と受信側スリーステートバッファ２４７などの関連するハードウェアによって、本発明における伝送経路切替部が構成され、当該伝送経路切替部によりデータバスＤＢ上のデータの伝送経路が送信側と受信側とに切り替えられる。
【００３４】
遅延時間切替部２４８は、ＣＰＵと、前記ＣＰＵの動作プログラムを格納するＲＯＭと、作業領域となるＲＡＭと、ＩＯ回路等のハードウェアを備えたマイクロコンピュータでなり、動作プログラムを実行するＣＰＵと各ハードウェアとは、協働して、送信側遅延回路２４０と受信側遅延回路２４４によるデータの遅延時間を各別に切り替える。
【００３５】
送信側遅延回路２４０は送信側バスラインＤＢＳに、受信側遅延回路２４４は送信側バスラインＤＢＲに夫々設置され、夫々、送信側切替スイッチ２４２と複数の送信側バッファ２４１、受信側切替スイッチ２４６と複数の受信側バッファ２４５を備え、データバスＤＢ上のデータは、図１（ｂ）に示すように、通過する送信側バッファ２４１または受信側バッファ２４５の個数に応じた時間遅延される。
【００３６】
送信側切替スイッチ２４２と受信側切替スイッチ２４６は、遅延時間切替部２４８からの指示に基づき、スイッチを切り替えて、前記データが通過する送信側バッファ２４１または受信側バッファ２４５の個数を変更する。ここで、送信側バッファ２４１と受信側バッファ２４５の何れか１つを通過するときに前記データに生じる遅延時間は全て同一時間とするが、これに限定するものではなく、バッファ毎に異なる遅延時間が生じるものであってもよい。
【００３７】
動作プログラムを実行するＣＰＵ２０と関連するハードウェアは、複写機１の電源投入時、または、オペレータ指示に基づいて、遅延時間切替部２４８を介して送信側遅延回路２４０及び受信側遅延回路２４４の夫々を異なる遅延時間に切替設定し、各設定遅延時間でメモリ２３に書込んだ検証データを読み出してベリファイし、遅延時間切替部２４８を介して送信側遅延回路２４０及び受信側遅延回路２４４の夫々を正常にベリファイされた遅延時間に設定するように構成される。即ち、ＣＰＵ２０と関連するハードフェアにより、本発明における動作確認部と遅延時間設定部とが具現化される。電源投入時、または、オペレータ指示に基づいて、当該遅延時間の設定が行われることで、通常動作時においてメモリ２３でのデータの読み書きは確実に実行される。
【００３８】
ところで、クロックバスラインＣＬＫの有する寄生容量によりクロック信号に波形なまりが生じると当該波形なまりによりクロック信号の立上りタイミングの特定が困難となるが、クロック信号の周波数が高いほど相対的に当該波形なまりによる影響は大きくなるため、当該波形なまりによりデータの読み書きが正常に行えずに検証データが正常にベリファイできない虞がある。例えば、送信側遅延回路２４０及び受信側遅延回路２４４の夫々に適した遅延時間を設定しているにも関わらず、波形なまりの影響を受けて、メモリ２３でデータの読み書きが正常に行えなかった結果、正常にベリファイできないという問題が起こり得るのである。
【００３９】
当該波形なまりによる影響は、上述のようにクロック信号の周波数が高いほど大きくなるため、当該問題を回避して正確な遅延時間を設定するためには、クロック周波数を当該波形なまりによる影響が排除可能な周波数、またはそれよりも低い周波数まで低下させればよい。
【００４０】
そこで、当該波形なまりによるデータの読み書き失敗を防止して適切な遅延時間を設定することができるように、前記動作確認部は、画像処理部２が通常動作状態にあるときのクロック周波数と同一に設定された前記検証データの書込み時のクロック周波数より、前記周波数変更回路によって読出し時のクロック周波数を低下させた第一動作確認処理部と、画像処理部２が通常動作状態にあるときのクロック周波数と同一に設定された前記検証データの読出し時のクロック周波数より、前記周波数変更回路によって書込み時のクロック周波数を低下させた第二動作確認処理部を備え、前記第一動作確認処理部または前記第二動作確認処理部により前記検証データをベリファイする。
【００４１】
つまり、送信側遅延回路２４０に対する遅延時間を設定する際には、前記第一動作確認処理部により前記検証データのべリファイを実行することで、受信時におけるクロック信号の波形なまりの影響を排除して、送信側遅延回路２４０を介してメモリ２３に送信されたデータが正常に書き込まれた否かを把握することができ、受信側遅延回路２４４に対する遅延時間を設定する際には、前記第二動作確認処理部により前記検証データのべリファイを実行することで、送信時におけるクロック信号の波形なまりの影響を排除して、受信側遅延回路２４４を介してメモリ２３から送信されたデータが正常に読み出されたか否かを把握することができるのである。
【００４２】
前記第一動作確認処理部及び前記第二動作確認処理部は、前記検証データが正常にベリファイできた設定遅延時間と、前記検証データの読み書きが行われたメモリ２３のモジュール番号またはメモリセルアドレスとを関連付けてＲＡＭ２２に格納し、前記遅延時間設定部は、ＲＡＭ２２に格納された前記設定遅延時間と、前記モジュール番号または前記メモリセルアドレスとを遅延時間切替部２４８に送信し、遅延時間切替部２４８は前記設定遅延時間と、前記モジュール番号または前記メモリセルアドレスとを関連付けて記憶すると共に、前記モジュールまたは前記メモリセルでのデータ読み書きに対しては、前記設定遅延時間だけデータを遅延させるように切替スイッチ２４２、２４６を切り替える。
【００４３】
ここで、前記第一動作確認処理部及び前記第二動作確認処理部で正常にベリファイされた設定遅延時間が複数あるとき、前記遅延時間設定部は、前記第一動作確認処理部で正常にベリファイされた複数の設定遅延時間のうち、送信側遅延回路２４０をその最短及び最長遅延時間以外の遅延時間に設定し、前記第二動作確認処理部で正常にベリファイされた複数の設定遅延時間のうち、受信側遅延回路２４４をその最短及び最長遅延時間以外の遅延時間に設定するように構成される。
【００４４】
例えば、設定遅延時間が奇数個あるときにはその中央値の設定遅延時間を設定すればよく、偶数個あるときにはその中央の２個の内、何れかの設定遅延時間を設定すればよい。これによって、データバスＤＢの寄生容量が現状より多少増加しても、メモリ２３でのデータ読み書きが誤りなく正常に、且つ、適度な時間で実行される。また、データ読み書きの確実性を重要視するときには前記中央値よりも長い設定遅延時間を設定すればよく、データ読み書き速度を重要視するときには前記中央値よりも短い設定遅延時間を設定すればよい。
【００４５】
遅延時間設定部による遅延時間設定動作について、図４に示すフローチャートを用いて説明する。
【００４６】
遅延時間設定部は、遅延時間切替部２４８を介して、送信側遅延回路２４０及び受信側遅延回路２４４に対して、夫々最短遅延時間を設定する（Ｓ１）。
【００４７】
第一動作確認処理部は、通常動作状態でのクロック周波数でメモリ２３に検証データの書き込みを実行させ（Ｓ２）、前記クロック周波数よりも低下させたクロック周波数で前記検証データの読み出しを実行させ（Ｓ３）、前記検証データをベリファイし（Ｓ４）、正常にベリファイされたときには当該遅延時間をＲＡＭ２２に記憶する（Ｓ５）。
【００４８】
前記遅延時間設定部は、送信側遅延時間をバッファ１個分遅延させ（Ｓ７）、前記第一動作確認処理部は、送信側遅延時間が最長遅延時間であるときのベリファイが完了するまでステップＳ２からステップＳ７までの動作を繰り返す（Ｓ６）。
【００４９】
送信側遅延時間が最長遅延時間であるときのベリファイが完了した後、前記遅延時間設定部は、送信側遅延回路２４０及び受信側遅延回路２４４に対して、夫々最短遅延時間を設定する（Ｓ８）。
【００５０】
第二動作確認処理部は、通常動作状態でのクロック周波数よりも低下させたクロック周波数でメモリ２３に検証データの書き込みを実行させ（Ｓ９）、通常状態でのクロック周波数で前記検証データの読み出しを実行させ（Ｓ１０）、前記検証データをベリファイし（Ｓ１１）、正常にベリファイされたときには当該遅延時間をＲＡＭ２２に記憶する（Ｓ１２）。
【００５１】
前記遅延時間設定部は、受信側遅延時間をバッファ１個分遅延させ（Ｓ１４）、前記第一動作確認処理部は、受信側遅延時間が最長遅延時間であるときのベリファイが完了するまでステップＳ９からステップＳ１４までの動作を繰り返す（Ｓ１３）
【００５２】
受信側遅延時間が最長遅延時間であるときのベリファイが完了した後、前記遅延時間設定部は、遅延時間切替部２４８を介して、送信側遅延回路２４０及び受信側遅延回路２４４に対して、ＲＡＭ２２から夫々に対応する遅延時間を読み出して設定する（Ｓ１５）。
【００５３】
以下に、別実施形態について説明する。
【００５４】
上述の実施形態では、メモリ２３は、クロック信号の立上りタイミングに同期してデータの読み書きを実行するＳＤＲＡＭとして説明したが、これに限定するものではない。つまり、メモリ２３は、所定周期のクロック信号に同期してデータを読み書きするものであればよく、例えば、クロック信号の立上りと立下りタイミングに同期してデータの読み書きを実行する所謂ＤＤＲ（Double Data Rate）ＳＤＲＡＭで構成されるものであってもよい。
【００５５】
上述の実施形態では、画像形成装置の一例である複写機１に搭載されているメモリインタフェース装置２４について説明したが、所定周期のクロック信号に同期してデータを読み書きするＳＤＲＡＭなどのメモリとメモリコントローラとの間で送受信されるデータバスライン等を介して、前記メモリに本発明におけるメモリインタフェース装置を接続可能な、例えば、コンピュータ等の装置であれば、当該装置に当該メモリインタフェース装置を搭載することができる。
【００５６】
上述の実施形態では、周波数変更回路によってクロック周波数を変更することで、クロックバスラインＣＬＫの寄生容量によるクロック信号の波形なまりによるメモリ２３でのデータ読み書きに対する悪影響を解消しているが、クロックバスラインＣＬＫの駆動電流を変更して、複数のメモリ２３に対して入力されるクロック電圧を変更することで前記悪影響を解消するものであってもよい。この場合、クロック周波数を変更する必要はないため、動作確認部は第一動作確認部と第二動作確認部を備える必要はなく、前記周波数変更回路を省略することができる。
【００５７】
上述の実施形態では、遅延時間設定部は、第一動作確認処理部で正常にベリファイされた複数の設定遅延時間に対して、送信側遅延回路２４０をその最短及び最長遅延時間以外の遅延時間に設定し、第二動作確認処理部で正常にベリファイされた複数の設定遅延時間に対して、受信側遅延回路２４４をその最短及び最長遅延時間以外の遅延時間に設定するものとしたが、前記遅延時間設定部は、前記第一動作確認処理部で正常にベリファイされた複数の設定遅延時間に対して、送信側遅延回路２４０をその最短遅延時間に設定し、前記第二動作確認処理部で正常にベリファイされた複数の設定遅延時間に対して、受信側遅延回路２４４をその最短遅延時間に設定するものであってもよい。
【００５８】
上述の実施形態では、遅延時間設定部は、第一動作確認処理部で正常にベリファイされた複数の設定遅延時間に対して、送信側遅延回路２４０をその最短及び最長遅延時間以外の遅延時間に設定し、第二動作確認処理部で正常にベリファイされた複数の設定遅延時間に対して、受信側遅延回路２４４をその最短及び最長遅延時間以外の遅延時間に設定するものとしたが、前記遅延時間設定部は、前記第一動作確認処理部で正常にベリファイされた複数の設定遅延時間に対して、送信側遅延回路２４０をその最長遅延時間に設定し、前記第二動作確認処理部で正常にベリファイされた複数の設定遅延時間に対して、受信側遅延回路２４４をその最長遅延時間に設定するものであってもよい。
【００５９】
上述の実施形態では、動作確認部は、画像処理部２が通常動作状態にあるときのクロック周波数と同一に設定された検証データの書込み時のクロック周波数より、前記周波数変更回路によって読出し時のクロック周波数を低下させた第一動作確認処理部と、画像処理部２が通常動作状態にあるときのクロック周波数と同一に設定された検証データの読出し時のクロック周波数より、前記周波数変更回路によって書込み時のクロック周波数を低下させた第二動作確認処理部を備えるものとしたが、クロック信号の波形なまりによる影響が十分に小さいとき等には、検証データの書き込み時と読み込み時とでクロック周波数を変化させないものであってもよい。
【００６０】
上述の実施形態では、動作確認部は、画像処理部２が通常動作状態にあるときのクロック周波数と同一に設定された検証データの書込み時のクロック周波数より読出し時のクロック周波数を低下させた第一動作確認処理部と、画像処理部２が通常動作状態にあるときのクロック周波数と同一に設定された検証データの読出し時のクロック周波数より書込み時のクロック周波数を低下させた第二動作確認処理部を備えているものとしたが、検証データが正常にベリファイできないときには、前記第一動作確認処理部は検証データの書込み時のクロック周波数を、前記第二動作確認処理部は検証データの読出し時のクロック周波数を、画像処理部２が通常動作状態にあるときのクロック周波数よりも低い周波数に低下させるものであってもよく、当該周波数により正常にベリファイされたときには、画像処理部２が通常動作状態にあるときのクロック周波数を当該周波数に設定するものであってもよい。これにより、従来のクロック周波数では読み書きが成立しなかったメモリ２３に対しても、読み書きを正常に実行することができる。
【００６１】
尚、上述した実施形態は何れも本発明の一実施例に過ぎず、当該記載により本発明の範囲が限定されるものではなく、各部の具体的構成は本発明による作用効果を奏する範囲において適宜変更設計することができることは言うまでもない。さらに、上述の複数の実施形態を適宜組み合わせて構成しても良い。
【図面の簡単な説明】
【００６２】
【図１】（ａ）はメモリインタフェース装置のブロック構成図、（ｂ）はデータの遅延時間とバッファ数の関係の説明図
【図２】複写機の外観図
【図３】画像処理部の主要な機能ブロック図
【図４】遅延時間設定部による遅延時間設定動作を説明するフローチャート
【図５】メモリコントローラとＳＤＲＡＭの説明図
【図６】（ａ）はＳＤＲＡＭにおけるデータ読み出しタイミングの説明図、（ｂ）はＳＤＲＡＭにおけるデータ書き込みタイミングの説明図
【符号の説明】
【００６３】
２４：メモリインタフェース装置
２４０：送信側遅延回路
２４１：送信側バッファ
２４２：送信側切替スイッチ
２４３：送信側スリーステートバッファ
２４４：受信側遅延回路
２４５：受信側バッファ
２４６：受信側切替スイッチ
２４７：受信側スリーステートバッファ
２４８：遅延時間切替部
ＡＢ：アドレスバスライン
ＣＬＫ：クロックバスライン
ＤＢ：データバスライン
ＤＢＲ：受信側バスライン
ＤＢＳ：送信側バスライン
ＲＤ：読み出し信号バスライン
ＷＲ：書き込み信号バスライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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