(57)【要約】【課題】同一半導体基板上に第１導電型ＭＯＳトランジスタと第２導電型トランジスタとＭＯＳキャパシタを形成するための半導体装置の製造方法において、製造工程を追加することなく、ＭＯＳトランジスタのしきい値電圧近傍で安定した容量をもつＭＯＳキャパシタを製造する。【解決手段】工程（２）でＮｃｈＭＯＳトランジスタ９ｎの形成領域のＰ型ウェル３及びＭＯＳキャパシタ１１の形成領域のＮ型ウェル５にＮｃｈＭＯＳトランジスタ９ｎのしきい値電圧調整用ボロンイオンを同時に注入し、かつＰｃｈＭＯＳトランジスタ９ｐの形成領域のＮ型ウェル５には上記ボロンイオンを注入せず、ＭＯＳキャパシタ１１とＰｃｈＭＯＳトランジスタ９ｐでＮ型ウェル５の表面近傍の不純物イオン濃度プロファイルを異ならせる。【選択図】図１
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【特許請求の範囲】
【請求項１】
同一半導体基板上に第１導電型ＭＯＳトランジスタと第２導電型トランジスタとＭＯＳキャパシタを形成するための半導体装置の製造方法において、以下の工程（Ａ）〜（Ｅ）をその順に含む半導体装置の製造方法。
（Ａ）同一半導体基板に、第２導電型ＭＯＳトランジスタが形成される第１導電型半導体層と、第１導電型ＭＯＳトランジスタ及びＭＯＳキャパシタが形成される第２導電型半導体層を形成する工程、
（Ｂ）第２導電型ＭＯＳトランジスタ形成領域の前記第１導電型半導体層及びＭＯＳキャパシタ形成領域の前記第２導電型半導体層に第２導電型ＭＯＳトランジスタのしきい値電圧調整用不純物イオンを同時に注入し、かつ第１導電型ＭＯＳトランジスタ形成領域の第２導電型半導体層には前記第２導電型ＭＯＳトランジスタのしきい値電圧調整用不純物イオンを注入せず、前記ＭＯＳキャパシタ形成領域と前記第１導電型ＭＯＳトランジスタ形成領域で前記第２導電型半導体層の表面近傍の不純物イオン濃度プロファイルを異ならせる工程、
（Ｃ）前記第１導電型半導体層上及び前記第２導電型半導体層上にゲート絶縁膜を形成した後、前記第１導電型ＭＯＳトランジスタ形成領域及び前記ＭＯＳキャパシタ形成領域の前記ゲート絶縁膜上に第１導電型半導体膜からなる第１導電型ゲート電極を同時に形成し、前記第２導電型ＭＯＳトランジスタ形成領域の前記ゲート絶縁膜上に第２導電型半導体膜からなる第２導電型ゲート電極を形成する工程、
（Ｄ）前記第１導電型ＭＯＳトランジスタ形成領域の前記第２導電型半導体層に第１導電型ソース及び第１導電型ドレインを形成して第１導電型ＭＯＳトランジスタを形成するのと同時に前記ＭＯＳキャパシタ形成領域の前記第２導電型半導体層に第１導電型ソース及び第１導電型ドレインを形成してＭＯＳキャパシタを形成し、別途、前記第２導電型ＭＯＳトランジスタ形成領域の前記第１導電型半導体層に第２導電型ソース及び第２導電型ドレインを形成して第２導電型ＭＯＳトランジスタを形成する工程、
（Ｅ）前記第１導電型ＭＯＳトランジスタ、前記第２導電型トランジスタ及び前記ＭＯＳキャパシタを覆う層間絶縁膜を形成し、前記層間絶縁膜にコンタクトホールを形成し、前記コンタクトホール内及び前記層間絶縁膜上に金属材料からなるメタル配線を形成して前記ＭＯＳキャパシタの前記第１導電型ソース及び前記第１導電型ドレインを短絡する工程。
【請求項２】
前記工程（Ａ）と前記工程（Ｃ）の間で、前記工程（Ｂ）に替えて、又は前記工程（Ｂ）に加え、前記第１導電型ＭＯＳトランジスタ形成領域の前記第２導電型半導体層に第１導電型ＭＯＳトランジスタのしきい値電圧調整用不純物イオンを注入し、かつ前記第２導電型ＭＯＳトランジスタ形成領域の第１導電型半導体層及び前記ＭＯＳキャパシタ形成領域の前記第２導電型半導体層には前記第１導電型ＭＯＳトランジスタのしきい値電圧調整用不純物イオンを注入せず、前記ＭＯＳキャパシタ形成領域と前記第１導電型ＭＯＳトランジスタ形成領域で前記第２導電型半導体層の表面近傍の不純物イオン濃度プロファイルを異ならせる工程（Ｂ’）を行なう請求項１に記載の半導体装置の製造方法。
【請求項３】
前記工程（Ｄ）で、前記第１導電型ＭＯＳトランジスタ形成領域の前記第２導電型半導体層に前記第１導電型ソース及び前記第１導電型ドレインを形成して前記第１導電型ＭＯＳトランジスタを形成する際に前記ＭＯＳキャパシタ形成領域への前記第１導電型ソース及び前記第１導電型ドレインの形成は行なわず、前記第２導電型ＭＯＳトランジスタ形成領域の前記第１導電型半導体層に前記第２導電型ソース及び前記第２導電型ドレインを形成するのと同時に前記ＭＯＳキャパシタ形成領域の前記第２導電型半導体層に第２導電型ソース及び第２導電型ドレインを形成してＭＯＳキャパシタを形成し、
前記工程（Ｅ）で、メタル配線により前記ＭＯＳキャパシタの前記第２導電型ソース及び前記第２導電型ドレインを短絡する、請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記工程（Ｃ）で、前記ＭＯＳキャパシタのゲート電極として第１導電型のものではなく第２導電型のものを前記第２導電型ＭＯＳトランジスタの前記第２導電型ゲート電極と同時に形成する請求項１、２又は３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
同一半導体基板上に第１導電型ＭＯＳトランジスタと第２導電型トランジスタとＭＯＳキャパシタを備えた半導体装置において、
請求項１から４のいずれか一項に記載の半導体装置の製造方法によって形成されたものであって、
前記ＭＯＳキャパシタと前記第１導電型ＭＯＳトランジスタで前記第２導電型半導体層の表面近傍の不純物イオン濃度プロファイルが異なっていることを特徴とする半導体装置。
【請求項６】
同一半導体基板上に第１導電型ＭＯＳトランジスタと第２導電型トランジスタとＭＯＳキャパシタを形成するための半導体装置の製造方法において、以下の工程（Ａ）〜（Ｄ）をその順に含む半導体装置の製造方法。
（Ａ）同一半導体基板に、第２導電型ＭＯＳトランジスタが形成される第１導電型半導体層と、第１導電型ＭＯＳトランジスタ及びＭＯＳキャパシタが形成される第２導電型半導体層を形成する工程、
（Ｂ）前記第１導電型半導体層上及び前記第２導電型半導体層上にゲート絶縁膜を形成した後、第２導電型ＭＯＳトランジスタ形成領域及びＭＯＳキャパシタ形成領域の前記ゲート絶縁膜上に第２導電型半導体膜からなる第２導電型ゲート電極を形成し、第１導電型ＭＯＳトランジスタ形成領域の前記ゲート絶縁膜上に第１導電型半導体膜からなる第１導電型ゲート電極を形成する工程、
（Ｃ）前記第２導電型ＭＯＳトランジスタ形成領域の前記第１導電型半導体層に第２導電型ソース及び第２導電型ドレインを形成し、別途、前記第１導電型ＭＯＳトランジスタ形成領域の前記第２導電型半導体層に第１導電型ソース及び第１導電型ドレインを形成して第１導電型ＭＯＳトランジスタを形成するのと同時に前記ＭＯＳキャパシタ形成領域の前記第２導電型半導体層に第１導電型ソース及び第１導電型ドレインを形成してＭＯＳキャパシタを形成する工程、
（Ｄ）前記第１導電型ＭＯＳトランジスタ、前記第２導電型トランジスタ及びＭＯＳキャパシタを覆う層間絶縁膜を形成し、前記層間絶縁膜にコンタクトホールを形成し、前記コンタクトホール内及び前記層間絶縁膜上に金属材料からなるメタル配線を形成して前記ＭＯＳキャパシタの前記第１導電型ソース及び前記第１導電型ドレインを短絡する工程。
【請求項７】
前記工程（Ｃ）で、前記第１導電型ＭＯＳトランジスタ形成領域の前記第２導電型半導体層に前記第１導電型ソース及び前記第１導電型ドレインを形成して前記第１導電型ＭＯＳトランジスタを形成する際に前記ＭＯＳキャパシタ形成領域への前記第１導電型ソース及び前記第１導電型ドレインの形成は行なわず、前記第２導電型ＭＯＳトランジスタ形成領域の前記第１導電型半導体層に前記第２導電型ソース及び前記第２導電型ドレインを形成するのと同時に前記ＭＯＳキャパシタ形成領域の前記第２導電型半導体層に第２導電型ソース及び第２導電型ドレインを形成してＭＯＳキャパシタを形成し、
前記工程（Ｄ）で、メタル配線により前記ＭＯＳキャパシタの前記第２導電型ソース及び前記第２導電型ドレインを短絡する、請求項６に記載の半導体装置の製造方法。
【請求項８】
同一半導体基板上に第１導電型ＭＯＳトランジスタと第２導電型トランジスタとＭＯＳキャパシタを備えた半導体装置において、
請求項６又は７に記載の半導体装置の製造方法によって形成されたものであって、
前記ＭＯＳキャパシタは第２導電型半導体膜からなる前記第２導電型ゲート電極を備え、前記第１導電型ＭＯＳトランジスタは第１導電型半導体膜からなる前記第１導電型ゲート電極を備えていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法及び半導体装置に関し、特に、同一半導体基板上に第１導電型ＭＯＳトランジスタと第２導電型トランジスタとＭＯＳキャパシタを形成するための半導体装置の製造方法及びその製造方法によって形成された半導体装置に関するものである。
【背景技術】
【０００２】
金属（Metal）−絶縁物（Insulator）−半導体（Semiconductor）の構造は、一般にはＭＩＳ構造といわれている。ＭＩＳ構造の中で絶縁物を特に酸化物（Oxide film）に限定したものがＭＯＳ構造である。ＭＯＳ構造のゲート電極にゲート電圧ＶＧを加えると容量素子として使用でき、このような用途のＭＯＳ構造はＭＯＳダイオード又はＭＯＳキャパシタと呼ばれている。
【０００３】
ＭＯＳキャパシタのゲート電極の両側に二つの不純物イオン拡散層領域を設けるとＭＯＳトランジスタ構造になるが、ＭＯＳトランジスタ構造のソース及びドレインを結線して短絡させることによりＭＯＳキャパシタとして使用できる。また、ＭＯＳトランジスタ構造と似た構造で、半導体層とソース及びドレインが同一導電型のＭＯＳキャパシタもある（例えば特許文献１を参照）。
【０００４】
【特許文献１】特許第３７４５９５１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
通常、ＭＯＳキャパシタは同一半導体基板に形成されるＭＯＳトランジスタと同時に形成され、ＭＯＳトランジスタと同じ構造をもつ。
図１３にＮｃｈトＭＯＳランジスタのＣ−Ｖ特性（容量−ゲート電圧特性）を示す。縦軸は容量（Ｆ（ファラド））、横軸はゲート電圧（Ｖ（ボルト））を示す。
【０００６】
ゲート電圧が十分にマイナス側では空乏層が存在せず、ゲート絶縁膜の容量のみとなる。ゲート電圧が０Ｖ付近では、空乏層が広がり、ゲート絶縁膜と空乏層の直列容量となり、容量が落ち込む。ゲート電圧がプラス側では反転層にキャリアがたまり、容量が増大する。このように、ＭＯＳキャパシタは、ゲート電極に電圧を印加したときの空乏層の広がりにより容量が変化する。特にＭＯＳトランジスタのしきい値電圧（Ｖｔｈ）付近では容量が低くなる。特許文献１に開示された、半導体層とソース及びドレインが同一導電型のＭＯＳキャパシタも図１３に示したものと同様のＣ−Ｖ特性をもつ。
【０００７】
通常、ＭＯＳトランジスタのしきい値は１Ｖ未満であり、１Ｖ未満では空乏層の広がりにより容量が低くなる。したがって、従来のＭＯＳキャパシタで安定した容量を得るためには１Ｖ以上のゲート電圧領域で使用する必要があった。
【０００８】
キャパシタにおいて１Ｖ未満で安定した容量を得るためには、例えばＰＩＰ（Poly silicon-Insulator-Poly silicon）構造のキャパシタを使用する方法がある。
しかし、ＰＩＰ構造を形成するための専用の工程が必要なため、製造コストが増加するという問題があった。さらにＰＩＰ構造のキャパシタはＭＯＳキャパシタに比べて単位容量が小さいため、チップ面積が増大するという問題があった。
【０００９】
本発明は、同一半導体基板上に第１導電型ＭＯＳトランジスタと第２導電型トランジスタとＭＯＳキャパシタを形成するための半導体装置の製造方法及びその製造方法によって形成された半導体装置において、製造工程を追加することなく、ＭＯＳトランジスタのしきい値電圧近傍で安定した容量をもつＭＯＳキャパシタを製造することを目的とするものである。
【課題を解決するための手段】
【００１０】
本発明にかかる半導体装置の製造方法の第１局面は、同一半導体基板上に第１導電型ＭＯＳトランジスタと第２導電型トランジスタとＭＯＳキャパシタを形成するための半導体装置の製造方法において、以下の工程（Ａ）〜（Ｅ）をその順に含む半導体装置の製造方法である。
（Ａ）同一半導体基板に、第２導電型ＭＯＳトランジスタが形成される第１導電型半導体層と、第１導電型ＭＯＳトランジスタ及びＭＯＳキャパシタが形成される第２導電型半導体層を形成する工程、
（Ｂ）第２導電型ＭＯＳトランジスタ形成領域の上記第１導電型半導体層及びＭＯＳキャパシタ形成領域の上記第２導電型半導体層に第２導電型ＭＯＳトランジスタのしきい値電圧調整用不純物イオンを同時に注入し、かつ第１導電型ＭＯＳトランジスタ形成領域の第２導電型半導体層には上記第２導電型ＭＯＳトランジスタのしきい値電圧調整用不純物イオンを注入せず、上記ＭＯＳキャパシタ形成領域と上記第１導電型ＭＯＳトランジスタ形成領域で上記第２導電型半導体層の表面近傍の不純物イオン濃度プロファイルを異ならせる工程、
（Ｃ）上記第１導電型半導体層上及び上記第２導電型半導体層上にゲート絶縁膜を形成した後、上記第１導電型ＭＯＳトランジスタ形成領域及び上記ＭＯＳキャパシタ形成領域の上記ゲート絶縁膜上に第１導電型半導体膜からなる第１導電型ゲート電極を同時に形成し、上記第２導電型ＭＯＳトランジスタ形成領域の上記ゲート絶縁膜上に第２導電型半導体膜からなる第２導電型ゲート電極を形成する工程、
（Ｄ）上記第１導電型ＭＯＳトランジスタ形成領域の上記第２導電型半導体層に第１導電型ソース及び第１導電型ドレインを形成して第１導電型ＭＯＳトランジスタを形成するのと同時に上記ＭＯＳキャパシタ形成領域の上記第２導電型半導体層に第１導電型ソース及び第１導電型ドレインを形成してＭＯＳキャパシタを形成し、別途、上記第２導電型ＭＯＳトランジスタ形成領域の上記第１導電型半導体層に第２導電型ソース及び第２導電型ドレインを形成して第２導電型ＭＯＳトランジスタを形成する工程、
（Ｅ）上記第１導電型ＭＯＳトランジスタ、上記第２導電型トランジスタ及び上記ＭＯＳキャパシタを覆う層間絶縁膜を形成し、上記層間絶縁膜にコンタクトホールを形成し、上記コンタクトホール内及び上記層間絶縁膜上に金属材料からなるメタル配線を形成して上記ＭＯＳキャパシタの上記第１導電型ソース及び上記第１導電型ドレインを短絡する工程。
【００１１】
本願特許請求の範囲及び明細書において、第１導電型とはＰ型又はＮ型を意味し、第２導電型とは第１導電型とは反対導電型のＮ型又はＰ型を意味する。また、第１導電型ＭＯＳトランジスタとはＰｃｈＭＯＳトランジスタ又はＮｃｈＭＯＳトランジスタを意味し、第２導電型トランジスタとはＮｃｈＭＯＳトランジスタ又はＰｃｈＭＯＳトランジスタを意味する。
【００１２】
本発明にかかる半導体装置の第１態様は、本発明の半導体装置の製造方法の第１局面によって形成されたものであって、上記ＭＯＳキャパシタと上記第１導電型ＭＯＳトランジスタで上記第２導電型半導体層の表面近傍の不純物イオン濃度プロファイルが異なっているものである。
【００１３】
本発明の半導体装置の製造方法の第１局面及び半導体装置の第１態様では、ＭＯＳキャパシタと第１導電型ＭＯＳトランジスタで第２導電型半導体層の表面近傍の不純物イオン濃度プロファイルが異なっている。これにより、ＭＯＳキャパシタと第１導電型ＭＯＳトランジスタでＣ−Ｖ特性が互いに異なるものになり、ＭＯＳキャパシタは第１導電型ＭＯＳトランジスタのしきい値電圧近傍で安定した容量をもつ。
【００１４】
さらに、ＭＯＳキャパシタと第１導電型ＭＯＳトランジスタで第２導電型半導体層の表面近傍の不純物イオン濃度プロファイルを異ならせる方法は、上記工程（Ｂ）で、第２導電型ＭＯＳトランジスタ形成領域の第１導電型半導体層に第２導電型ＭＯＳトランジスタのしきい値電圧調整用不純物イオンを注入する際に、ＭＯＳキャパシタ形成領域の第２導電型半導体層に上記しきい値電圧調整用不純物イオンを同時に注入し、かつ第１導電型ＭＯＳトランジスタ形成領域の第２導電型半導体層には上記しきい値電圧調整用不純物イオンを注入しないようにすることによって行なっているので、製造工程が増加することはない。
【００１５】
本発明の半導体装置の製造方法の第１局面において、上記工程（Ａ）と上記工程（Ｃ）の間で、上記工程（Ｂ）に替えて、又は上記工程（Ｂ）に加え、上記第１導電型ＭＯＳトランジスタ形成領域の上記第２導電型半導体層に第１導電型ＭＯＳトランジスタのしきい値電圧調整用不純物イオンを注入し、かつ上記第２導電型ＭＯＳトランジスタ形成領域の第１導電型半導体層及び上記ＭＯＳキャパシタ形成領域の上記第２導電型半導体層には上記第１導電型ＭＯＳトランジスタのしきい値電圧調整用不純物イオンを注入せず、上記ＭＯＳキャパシタ形成領域と上記第１導電型ＭＯＳトランジスタ形成領域で上記第２導電型半導体層の表面近傍の不純物イオン濃度プロファイルを異ならせる工程（Ｂ’）を行なうようにしてもよい。この局面においても、製造工程を増加させることなく、ＭＯＳキャパシタと第１導電型ＭＯＳトランジスタで第２導電型半導体層の表面近傍の不純物イオン濃度プロファイルを異ならせることができる。
【００１６】
また、上記工程（Ｄ）で、上記第１導電型ＭＯＳトランジスタ形成領域の上記第２導電型半導体層に上記第１導電型ソース及び上記第１導電型ドレインを形成して上記第１導電型ＭＯＳトランジスタを形成する際に上記ＭＯＳキャパシタ形成領域への上記第１導電型ソース及び上記第１導電型ドレインの形成は行なわず、上記第２導電型ＭＯＳトランジスタ形成領域の上記第１導電型半導体層に上記第２導電型ソース及び上記第２導電型ドレインを形成するのと同時に上記ＭＯＳキャパシタ形成領域の上記第２導電型半導体層に第２導電型ソース及び第２導電型ドレインを形成してＭＯＳキャパシタを形成し、上記工程（Ｅ）で、メタル配線により上記ＭＯＳキャパシタの上記第２導電型ソース及び上記第２導電型ドレインを短絡するようにしてもよい。ＭＯＳキャパシタと第１導電型ＭＯＳトランジスタでソース及びドレインの導電型を互いに異ならせることによってもＣ−Ｖ特性が互いに異なるものになる。
【００１７】
また、上記工程（Ｃ）で、上記ＭＯＳキャパシタのゲート電極として第１導電型のものではなく第２導電型のものを上記第２導電型ＭＯＳトランジスタの上記第２導電型ゲート電極と同時に形成するようにしてもよい。ＭＯＳキャパシタと第１導電型ＭＯＳトランジスタでゲート電極の導電型を互いに異ならせることによってもＣ−Ｖ特性が互いに異なるものになる。
【００１８】
本発明にかかる半導体装置の製造方法の第２局面は、同一半導体基板上に第１導電型ＭＯＳトランジスタと第２導電型トランジスタとＭＯＳキャパシタを形成するための半導体装置の製造方法であって、以下の工程（Ａ）〜（Ｄ）をその順に含む半導体装置の製造方法である。
（Ａ）同一半導体基板に、第２導電型ＭＯＳトランジスタが形成される第１導電型半導体層と、第１導電型ＭＯＳトランジスタ及びＭＯＳキャパシタが形成される第２導電型半導体層を形成する工程、
（Ｂ）上記第１導電型半導体層上及び上記第２導電型半導体層上にゲート絶縁膜を形成した後、第２導電型ＭＯＳトランジスタ形成領域及びＭＯＳキャパシタ形成領域の上記ゲート絶縁膜上に第２導電型半導体膜からなる第２導電型ゲート電極を形成し、第１導電型ＭＯＳトランジスタ形成領域の上記ゲート絶縁膜上に第１導電型半導体膜からなる第１導電型ゲート電極を形成する工程、
（Ｃ）上記第２導電型ＭＯＳトランジスタ形成領域の上記第１導電型半導体層に第２導電型ソース及び第２導電型ドレインを形成し、別途、上記第１導電型ＭＯＳトランジスタ形成領域の上記第２導電型半導体層に第１導電型ソース及び第１導電型ドレインを形成して第１導電型ＭＯＳトランジスタを形成するのと同時に上記ＭＯＳキャパシタ形成領域の上記第２導電型半導体層に第１導電型ソース及び第１導電型ドレインを形成してＭＯＳキャパシタを形成する工程、
（Ｄ）上記第１導電型ＭＯＳトランジスタ、上記第２導電型トランジスタ及びＭＯＳキャパシタを覆う層間絶縁膜を形成し、上記層間絶縁膜にコンタクトホールを形成し、上記コンタクトホール内及び上記層間絶縁膜上に金属材料からなるメタル配線を形成して上記ＭＯＳキャパシタの上記第１導電型ソース及び上記第１導電型ドレインを短絡する工程。
【００１９】
本発明にかかる半導体装置の第２態様は、上記ＭＯＳキャパシタは第２導電型半導体膜からなる上記第２導電型ゲート電極を備え、上記第１導電型ＭＯＳトランジスタは第１導電型半導体膜からなる上記第１導電型ゲート電極を備えているものである。
【００２０】
本発明の半導体装置の製造方法の第２局面及び半導体装置の第２態様では、ＭＯＳキャパシタと第１導電型ＭＯＳトランジスタでゲート電極の導電型が異なっている。これにより、ＭＯＳキャパシタと第１導電型ＭＯＳトランジスタでＣ−Ｖ特性が互いに異なるものになり、ＭＯＳキャパシタは第１導電型ＭＯＳトランジスタのしきい値電圧近傍で安定した容量をもつ。
【００２１】
さらに、ＭＯＳキャパシタと第１導電型ＭＯＳトランジスタでゲート電極の導電型を異ならせる方法は、上記工程（Ｂ）で、第２導電型ＭＯＳトランジスタの第２導電型ゲート電極を形成するのと同時にＭＯＳキャパシタの第２導電型ゲート電極を形成することによって行なっているので、製造工程が増加することはない。
【００２２】
本発明の半導体装置の製造方法の第２局面において、上記工程（Ｃ）で、上記第１導電型ＭＯＳトランジスタ形成領域の上記第２導電型半導体層に上記第１導電型ソース及び上記第１導電型ドレインを形成して上記第１導電型ＭＯＳトランジスタを形成する際に上記ＭＯＳキャパシタ形成領域への上記第１導電型ソース及び上記第１導電型ドレインの形成は行なわず、上記第２導電型ＭＯＳトランジスタ形成領域の上記第１導電型半導体層に上記第２導電型ソース及び上記第２導電型ドレインを形成するのと同時に上記ＭＯＳキャパシタ形成領域の上記第２導電型半導体層に第２導電型ソース及び第２導電型ドレインを形成してＭＯＳキャパシタを形成し、上記工程（Ｄ）で、メタル配線により上記ＭＯＳキャパシタの上記第２導電型ソース及び上記第２導電型ドレインを短絡するようにしてもよい。ＭＯＳキャパシタと第１導電型ＭＯＳトランジスタでソース及びドレインの導電型を互いに異ならせることによってもＣ−Ｖ特性が互いに異なるものになる。
【発明の効果】
【００２３】
本発明の半導体装置の製造方法の第１局面では、工程（Ｂ）で第２導電型ＭＯＳトランジスタ形成領域の第１導電型半導体層及びＭＯＳキャパシタ形成領域の第２導電型半導体層に第２導電型ＭＯＳトランジスタのしきい値電圧調整用不純物イオンを同時に注入し、かつ第１導電型ＭＯＳトランジスタ形成領域の第２導電型半導体層には第２導電型ＭＯＳトランジスタのしきい値電圧調整用不純物イオンを注入せず、ＭＯＳキャパシタ形成領域と第１導電型ＭＯＳトランジスタ形成領域で第２導電型半導体層の表面近傍の不純物イオン濃度プロファイルを異ならせるようにした。
本発明の半導体装置の第１態様では、本発明の半導体装置の製造方法の第１局面によって形成されたものであって、ＭＯＳキャパシタと第１導電型ＭＯＳトランジスタで第２導電型半導体層の表面近傍の不純物イオン濃度プロファイルが異なっているようにした。
このように、本発明の半導体装置の製造方法の第１局面及び半導体装置の第１態様では、製造工程を増加させることなく、ＭＯＳキャパシタと第１導電型ＭＯＳトランジスタで第２導電型半導体層の表面近傍の不純物イオン濃度プロファイルが異なっているようにしたので、ＭＯＳキャパシタと第１導電型ＭＯＳトランジスタでＣ−Ｖ特性を互いに異ならせることができ、ＭＯＳキャパシタに第１導電型ＭＯＳトランジスタのしきい値電圧近傍で安定した容量をもたせることができる。
【００２４】
本発明の半導体装置の製造方法の第１局面において、工程（Ａ）と工程（Ｃ）の間で、工程（Ｂ）に替えて、又は工程（Ｂ）に加え、第１導電型ＭＯＳトランジスタ形成領域の第２導電型半導体層に第１導電型ＭＯＳトランジスタのしきい値電圧調整用不純物イオンを注入し、かつ第２導電型ＭＯＳトランジスタ形成領域の第１導電型半導体層及びＭＯＳキャパシタ形成領域の第２導電型半導体層には第１導電型ＭＯＳトランジスタのしきい値電圧調整用不純物イオンを注入せず、ＭＯＳキャパシタ形成領域と第１導電型ＭＯＳトランジスタ形成領域で第２導電型半導体層の表面近傍の不純物イオン濃度プロファイルを異ならせる工程（Ｂ’）を行なうようにしてもよい。これによっても、製造工程を増加させることなく、ＭＯＳキャパシタと第１導電型ＭＯＳトランジスタで第２導電型半導体層の表面近傍の不純物イオン濃度プロファイルを異ならせることができる。また、工程（Ｂ）に加えて工程（Ｂ’）を行なう場合には、ＭＯＳキャパシタと第１導電型ＭＯＳトランジスタでＣ−Ｖ特性をさらに大きく互いに異ならせることができ、ＭＯＳキャパシタに第１導電型ＭＯＳトランジスタのしきい値電圧近傍でさらに安定した容量をもたせることができる。
【００２５】
また、本発明の半導体装置の製造方法の第１局面において、工程（Ｄ）で、第１導電型ＭＯＳトランジスタ形成領域の第２導電型半導体層に第１導電型ソース及び第１導電型ドレインを形成して第１導電型ＭＯＳトランジスタを形成する際にＭＯＳキャパシタ形成領域への第１導電型ソース及び第１導電型ドレインの形成は行なわず、第２導電型ＭＯＳトランジスタ形成領域の第１導電型半導体層に第２導電型ソース及び第２導電型ドレインを形成するのと同時にＭＯＳキャパシタ形成領域の第２導電型半導体層に第２導電型ソース及び第２導電型ドレインを形成してＭＯＳキャパシタを形成し、工程（Ｅ）で、メタル配線によりＭＯＳキャパシタの第２導電型ソース及び第２導電型ドレインを短絡するようにしてもよい。ＭＯＳキャパシタと第１導電型ＭＯＳトランジスタでソース及びドレインの導電型を互いに異ならせることによって、ＭＯＳキャパシタと第１導電型ＭＯＳトランジスタでＣ−Ｖ特性をさらに大きく互いに異ならせることができ、ＭＯＳキャパシタに第１導電型ＭＯＳトランジスタのしきい値電圧近傍でさらに安定した容量をもたせることができる。
【００２６】
また、本発明の半導体装置の製造方法の第１局面において、工程（Ｃ）で、ＭＯＳキャパシタのゲート電極として第１導電型のものではなく第２導電型のものを第２導電型ＭＯＳトランジスタの第２導電型ゲート電極と同時に形成するようにしてもよい。ＭＯＳキャパシタと第１導電型ＭＯＳトランジスタでゲート電極の導電型を互いに異ならせることによって、ＭＯＳキャパシタと第１導電型ＭＯＳトランジスタでＣ−Ｖ特性をさらに大きく互いに異ならせることができ、ＭＯＳキャパシタに第１導電型ＭＯＳトランジスタのしきい値電圧近傍でさらに安定した容量をもたせることができる。
【００２７】
本発明の半導体装置の製造方法の第２局面では、工程（Ｂ）で、第１導電型半導体層上及び第２導電型半導体層上にゲート絶縁膜を形成した後、第２導電型ＭＯＳトランジスタ形成領域及びＭＯＳキャパシタ形成領域のゲート絶縁膜上に第２導電型半導体膜からなる第２導電型ゲート電極を形成し、第１導電型ＭＯＳトランジスタ形成領域のゲート絶縁膜上に第１導電型半導体膜からなる第１導電型ゲート電極を形成するようにした。
本発明の半導体装置の第２態様では、本発明の半導体装置の製造方法の第２局面によって形成されたものであって、ＭＯＳキャパシタは第２導電型半導体膜からなる第２導電型ゲート電極を備え、第１導電型ＭＯＳトランジスタは第１導電型半導体膜からなる第１導電型ゲート電極を備えているようにした。
このように、本発明の半導体装置の製造方法の第２局面及び半導体装置の第２態様では、製造工程を増加させることなく、ＭＯＳキャパシタと第１導電型ＭＯＳトランジスタでゲート電極の導電型が異なっているようにしたので、ＭＯＳキャパシタと第１導電型ＭＯＳトランジスタでＣ−Ｖ特性を互いに異ならせることができ、ＭＯＳキャパシタに第１導電型ＭＯＳトランジスタのしきい値電圧近傍で安定した容量をもたせることができる。
【００２８】
本発明の半導体装置の製造方法の第２局面において、工程（Ｃ）で、第１導電型ＭＯＳトランジスタ形成領域の第２導電型半導体層に第１導電型ソース及び第１導電型ドレインを形成して第１導電型ＭＯＳトランジスタを形成する際にＭＯＳキャパシタ形成領域への第１導電型ソース及び第１導電型ドレインの形成は行なわず、第２導電型ＭＯＳトランジスタ形成領域の第１導電型半導体層に第２導電型ソース及び第２導電型ドレインを形成するのと同時にＭＯＳキャパシタ形成領域の第２導電型半導体層に第２導電型ソース及び第２導電型ドレインを形成してＭＯＳキャパシタを形成し、工程（Ｄ）で、メタル配線によりＭＯＳキャパシタの第２導電型ソース及び第２導電型ドレインを短絡するようにしてもよい。ＭＯＳキャパシタと第１導電型ＭＯＳトランジスタでソース及びドレインの導電型を互いに異ならせることにより、ＭＯＳキャパシタと第１導電型ＭＯＳトランジスタでＣ−Ｖ特性をさらに大きく互いに異ならせることができ、ＭＯＳキャパシタに第１導電型ＭＯＳトランジスタのしきい値電圧近傍でさらに安定した容量をもたせることができる。
【発明を実施するための最良の形態】
【００２９】
図１は、半導体装置の製造方法の第１局面の一実施例を説明するための概略的な工程断面図である。図１（５）は半導体装置の第１態様の一実施例を示している。図１中のかっこ数字（１）〜（５）は以下に説明する工程（１）〜（５）に対応している。
まず、図１（５）を参照して半導体装置の第１態様の一実施例について説明する。
【００３０】
例えば抵抗率が２０Ω（オーム）のＰ型シリコン基板（Ｐｓｕｂ）１に、Ｐ型ウェル（ＰＷ、第１導電型半導体層）３とＮ型ウェル（ＮＷ、第２導電型半導体層）５が形成されている。Ｐ型ウェル３及びＮ型ウェル５の表面に例えば膜厚が５００ｎｍ（ナノメートル）の素子分利用のフィールド酸化膜７が形成されている。フィールド酸化膜７により、Ｐ型ウェル３にＮｃｈＭＯＳトランジスタ（第２導電型ＭＯＳトランジスタ）９ｎの形成領域が画定され、Ｎ型ウェル５にＭＯＳキャパシタ１１の形成領域とＰｃｈＭＯＳトランジスタ（第１導電型ＭＯＳトランジスタ）９ｐの形成領域が画定されている。
【００３１】
ＮｃｈＭＯＳトランジスタ９ｎの形成領域のＰ型ウェル３上に、例えば膜厚が６ｎｍのゲート酸化膜（ゲート絶縁膜）１３ａを介してＮ型ポリシリコン膜（第２導電型半導体膜）からなるＮ型ゲート電極（第２導電型ゲート電極）１５ｎが形成されている。Ｎ型ゲート電極１５ｎはＮ型ポリシリコン膜とタングステンシリサイドの積層膜によって形成されているが、図１ではＮ型ポリシリコン膜とタングステンシリサイドを一体的に図示している。ＮｃｈＭＯＳトランジスタ９ｎの形成領域のＰ型ウェル３に、上方から見てＮ型ゲート電極１５ｎを挟んで、Ｎ型ソース及びＮ型ドレイン（第２導電型ソース及び第２導電型ドレイン）を構成するＮ型高濃度拡散層（Ｎ＋）１７ｎが形成されている。これによりＮｃｈＭＯＳトランジスタ９ｎが形成されている。
【００３２】
ＭＯＳキャパシタ１１の形成領域のＮ型ウェル５上に、例えば膜厚が１３ｎｍのゲート酸化膜１３ｂを介してＰ型ポリシリコン膜（第１導電型半導体膜）からなるＰ型ゲート電極（第１導電型ゲート電極）１５ｐが形成されている。Ｐ型ゲート電極１５ｐはＰ型ポリシリコン膜とタングステンシリサイドの積層膜によって形成されているが、図１ではＰ型ポリシリコン膜とタングステンシリサイドを一体的に図示している。ＭＯＳキャパシタ１１の形成領域のＮ型ウェル５に、上方から見てＰ型ゲート電極１５ｐを挟んで、Ｐ型ソース及びＰ型ドレイン（第１導電型ソース及び第１導電型ドレイン）を構成するＰ型高濃度拡散層（Ｐ＋）１７ｐが形成されている。これによりＭＯＳキャパシタ１１が形成されている。
【００３３】
ＰｃｈＭＯＳトランジスタ９ｐの形成領域のＮ型ウェル５上にゲート酸化膜１３ｂを介してＰ型ポリシリコン膜からなるＰ型ゲート電極１５ｐが形成されている。ＰｃｈＭＯＳトランジスタ９ｐの形成領域のＮ型ウェル５に、上方から見てＰ型ゲート電極１５ｐを挟んで、Ｐ型ソース及びＰ型ドレインを構成するＰ型高濃度拡散層１７ｐが形成されている。これによりＰｃｈＭＯＳトランジスタ９ｐが形成されている。
【００３４】
ＮｃｈＭＯＳトランジスタ９ｎの形成領域、ＰｃｈＭＯＳトランジスタ９ｐの形成領域、ＭＯＳキャパシタ１１の形成領域を覆う層間絶縁膜１９が形成されている。層間絶縁膜１９にコンタクトホールが形成されている。コンタクトホール内及び層間絶縁膜１９上に金属材料からなるメタル配線２１が形成されている。ＭＯＳキャパシタ１１の２つのＰ型高濃度拡散層１７ｐ，１７ｐはメタル配線２１により結線されて短絡されている。
【００３５】
この実施例では、ＭＯＳキャパシタ１１とＰｃｈＭＯＳトランジスタ９ｐで、ゲート酸化膜１３ｂ下のＮ型ウェル５の表面近傍の不純物イオン濃度プロファイルが異なっている。
【００３６】
図１を参照して半導体装置の製造方法の第１局面の一実施例を説明する。
（１）例えば抵抗率が２０ΩのＰ型シリコン基板１に、ＮｃｈＭＯＳトランジスタ９ｎの形成を形成するのに適切なボロンイオン濃度のＰ型ウェル３と、ＰｃｈＭＯＳトランジスタ９ｐを形成するのに適切なリンイオン濃度のＮ型ウェル５を通常の方法で形成する。Ｐ型ウェル３及びＮ型ウェル５の表面に素子分利用のフィールド酸化膜７を形成する。ここでは、イオン注入法により、Ｐ型ウェル３の形成のためにＢＦ2イオンを１８０ＫｅＶの加速エネルギー、１.０×１０13／ｃｍ2のドーズ量の条件でＮｃｈＭＯＳトランジスタ９ｎの形成領域に注入し、Ｎ型ウェル５の形成のためにリンイオンを１８０ＫｅＶの加速エネルギー、４.０×１０12／ｃｍ2のドーズ量の条件でＰｃｈＭＯＳトランジスタ９ｐ及びＭＯＳキャパシタ１１の形成領域に注入した後、１１００℃、６０分の条件で熱拡散処理を行なった。フィールド酸化膜７の形成は通常のＬＯＣＯＳ（Local Oxidation of Silicon）法により行なった。
【００３７】
（２）写真製版技術により、ＰｃｈＭＯＳトランジスタ９ｐの形成領域を覆い、ＮｃｈトＭＯＳランジスタ９ｎ及びＭＯＳキャパシタ１１の形成領域に開口部をもつフォトレジスト２３を形成する。イオン注入法により、フォトレジスト２３をマスクにして、ＮｃｈＭＯＳトランジスタ９ｎの形成領域のＰ型ウェル３及びＭＯＳキャパシタ１１の形成領域のＮ型ウェル５にＮｃｈＭＯＳトランジスタ９ｎのしきい値電圧調整用のボロンイオンを同時に注入する。ここで、ＰｃｈＭＯＳトランジスタ９ｐの形成領域のＮ型ウェル５はフォトレジスト２３で覆われているので、ＰｃｈＭＯＳトランジスタ９ｐの形成領域のＮ型ウェル５にはボロンイオンは注入されない。例えば、しきい値電圧調整用のボロンイオンの注入条件は、注入種がＢＦ2イオン、加速エネルギーが８０ＫｅＶ、ドーズ量が４.０×１０12／ｃｍ2である。
【００３８】
（３）フォトレジスト２３を除去する。熱酸化処理を施して、プリゲート酸化膜を形成する。写真製版技術及びウェットエッチング技術により、ＮｃｈＭＯＳトランジスタ９ｎの形成領域のプリゲート酸化膜を除去する。ＰｃｈＭＯＳトランジスタ９ｐ及びＭＯＳキャパシタ１１の形成領域のプリゲート酸化膜が残っている状態で、熱酸化処理を施して、ＮｃｈＭＯＳトランジスタ９ｎの形成領域のＰ型ウェル３上に膜厚が６ｎｍのゲート酸化膜１３ａを形成し、ＰｃｈＭＯＳトランジスタ９ｐ及びＭＯＳキャパシタ１１の形成領域のＮ型ウェル５上に膜厚が１３ｎｍのゲート酸化膜１３ｂを形成する。例えば膜厚が２５０ｎｍのポリシリコン膜を堆積し、その上に膜厚が８０ｎｍのタングステンシリサイドを堆積する。写真製版技術及びイオン注入法により、ＮｃｈＭＯＳトランジスタ９ｎの形成領域のポリシリコン膜にリンイオンを注入してＮ型にし、ＰｃｈＭＯＳトランジスタ９ｐ及びＭＯＳキャパシタ１１の形成領域のポリシリコン膜にボロンイオンを注入してＰ型にする。写真製版技術及びエッチング技術によりシリサイド膜及びポリシリコン膜をパターニングして、ＮｃｈＭＯＳトランジスタ９ｎの形成領域のＰ型ウェル３上にゲート酸化膜１３ａを介してＮ型ゲート電極１５ｎを形成し、ＰｃｈＭＯＳトランジスタ９ｐ及びＭＯＳキャパシタ１１の形成領域のＮ型ウェル５上にゲート酸化膜１３ｂを介してＰ型ゲート電極１５ｐを形成する。ゲート酸化膜の膜厚は、ここではゲート酸化膜１３ａ，１３ｂの２種類であるが、ＰｃｈＭＯＳトランジスタ９ｐ、ＮｃｈＭＯＳトランジスタ９ｎ及びＭＯＳキャパシタ１１の形成領域で一種類であってもよい。
【００３９】
（４）写真製版技術及びイオン注入法により、ＰｃｈＭＯＳトランジスタ９ｐの形成領域のＮ型ウェル５にＰ型ソース及びＰ型ドレイン用のＰ型高濃度拡散層１７ｐ，１７ｐを形成するためのボロンイオンを注入するのと同時に、ＭＯＳキャパシタ１１の形成領域のＮ型ウェル５にＰ型ソース及びＰ型ドレイン用のＰ型高濃度拡散層１７ｐ，１７ｐを形成するためのボロンイオンを注入する。また、別途、写真製版技術及びイオン注入法により、ＮｃｈＭＯＳトランジスタ９ｎの形成領域のＰ型ウェル３にＮ型ソース及びＮ型ドレイン用のＮ型高濃度拡散層１７ｎ，１７ｎを形成するためのヒ素イオンを注入する。その後、熱拡散処理を施して、Ｐ型高濃度拡散層１７ｐ及びＮ型高濃度拡散層１７ｎを形成する。例えば、ボロンイオンの注入条件は、注入種がＢＦ2イオン、加速エネルギーが２０ＫｅＶ、ドーズ量が３.０×１０15／ｃｍ2である。また、ヒ素イオンの注入条件は、加速エネルギーが５０ＫｅＶ、ドーズ量が４.０×１０15／ｃｍ2である。
【００４０】
（５）通常の半導体装置製造プロセスにより、層間絶縁膜１９を形成し、層間絶縁膜１９にコンタクトホールを形成し、コンタクトホール内及び層間絶縁膜上に金属材料からなるメタル配線２１を形成する。このとき、ＭＯＳキャパシタ１１のＰ型ソース及びＰ型ドレインを構成するＰ型高濃度拡散層１７ｐ，１７ｐをメタル配線２１により短絡させてＭＯＳキャパシタ１１をＭＯＳキャパシタとして機能するようにする。
【００４１】
このようにして、耐圧が３Ｖ程度のエンハンスメント型のＮｃｈＭＯＳトランジスタ９ｎ、耐圧が６Ｖ程度のエンハンスメント型のＰｃｈＭＯＳトランジスタ９ｐ、耐圧が６Ｖ程度のデプレッション型のＰｃｈＭＯＳトランジスタからなるＭＯＳキャパシタ１１を形成した。
【００４２】
この実施例では、ＭＯＳキャパシタ１１とＰｃｈＭＯＳトランジスタ９ｐで、ゲート酸化膜１３ｂ下のＮ型ウェル５の表面近傍の不純物イオン濃度プロファイルが異なっている。ＭＯＳキャパシタ１１はデプレッション型のＰｃｈＭＯＳトランジスタになっている。ＭＯＳキャパシタ１１を形成するデプレッション型のＰｃｈＭＯＳトランジスタは、ＰｃｈＭＯＳトランジスタ９ｐに比べ、ゲート酸化膜１３ｂ下に多量のボロンイオンが注入されており、チャネルが導通してしまっているためＭＯＳトランジスタとして動作しない。しかし、ゲート容量のＣ−Ｖ特性はマイナス側で安定した容量を示すため、ＰｃｈＭＯＳトランジスタ９ｐのしきい値電圧近傍で安定した容量をもち、ＭＯＳキャパシタとして有用である。
【００４３】
図２は、半導体装置の製造方法の第１局面の他の実施例を説明するための概略的な工程断面図である。図２（５）は半導体装置の第１態様の他の実施例を示している。図２中のかっこ数字（１）〜（５）は以下に説明する工程（１）〜（５）に対応している。図２において図１と同じ機能を果たす部分には同じ符号を付し、それらの部分の詳細な説明は省略する。
まず、図２（５）を参照して半導体装置の第１態様の他の実施例について説明する。
【００４４】
Ｐ型シリコン基板１に、Ｐ型ウェル３、Ｎ型ウェル５及びフィールド酸化膜７が形成されている。フィールド酸化膜７により、ＮｃｈＭＯＳトランジスタ９ｎ、ＰｃｈＭＯＳトランジスタ９ｐ、ＭＯＳキャパシタ１１の形成領域が画定されている。
【００４５】
この実施例において、ＭＯＳキャパシタ１１は、図１（５）に示したＰ型高濃度拡散層１７ｐ，１７ｐに代えて、Ｎ型ソース及びＮ型ドレインを構成するＮ型高濃度拡散層（Ｎ＋）１７ｎを備えている。ＮｃｈＭＯＳトランジスタ９ｎは、図１（５）に示したゲート酸化膜１３ａに代えて膜厚が１３ｎｍのゲート酸化膜１３ｂを備えている。ＰｃｈＭＯＳトランジスタ９ｐの構造は図１（５）に示したものと同じである。
【００４６】
この実施例では、ＭＯＳキャパシタ１１とＰｃｈＭＯＳトランジスタ９ｐで、ゲート酸化膜１３ｂ下のＮ型ウェル５の表面近傍の不純物イオン濃度プロファイルが異なっている。さらに、ＭＯＳキャパシタ１１とＰｃｈＭＯＳトランジスタ９ｐで、ソース及びドレインを構成する拡散層１７ｐ，１９ｎの導電型が異なっている。
【００４７】
図２を参照して半導体装置の製造方法の第１局面の他の実施例を説明する。
（１）図１（１）を参照して説明した上記工程（１）と同じ工程で、Ｐ型シリコン基板１にＰ型ウェル３、Ｎ型ウェル５、フィールド酸化膜７を形成する。
【００４８】
（２）図１（２）を参照して説明した上記工程（２）と同様の工程で、フォトレジスト２３を形成し、フォトレジスト２３をマスクにして、ＮｃｈＭＯＳトランジスタ９ｎの形成領域のＰ型ウェル３及びＭＯＳキャパシタ１１の形成領域のＮ型ウェル５にＮｃｈＭＯＳトランジスタ９ｎのしきい値電圧調整用のボロンイオンを同時に注入する。例えば、しきい値電圧調整用のボロンイオンの注入条件は、注入種がＢＦ2イオン、加速エネルギーが１５ＫｅＶ、ドーズ量が８.０×１０11／ｃｍ2である。
【００４９】
（３）フォトレジスト２３を除去する。熱酸化処理により、ＮｃｈＭＯＳトランジスタ９ｎの形成領域のＰ型ウェル３上、ならびにＰｃｈＭＯＳトランジスタ９ｐ及びＭＯＳキャパシタ１１の形成領域のＮ型ウェル５上に膜厚が１３ｎｍのゲート酸化膜１３ｂを形成する。図１（３）を参照して説明した上記工程（３）におけるゲート電極１５ｐ，１５ｎの形成工程と同じ工程で、ＮｃｈＭＯＳトランジスタ９ｎの形成領域のＰ型ウェル３上にゲート酸化膜１３ｂを介してＮ型ゲート電極１５ｎを形成し、ＰｃｈＭＯＳトランジスタ９ｐ及びＭＯＳキャパシタ１１の形成領域のＮ型ウェル５上にゲート酸化膜１３ｂを介してＰ型ゲート電極１５ｐを形成する。ここで、図１（３）を参照して説明した上記工程（３）におけるゲート酸化膜１３ａ，１３ｂと同様に、ＮｃｈＭＯＳトランジスタ９ｎとＭＯＳキャパシタ１１及びＰｃｈＭＯＳトランジスタ９ｐとでゲート酸化膜厚を互いに異ならせてもよい。
【００５０】
（４）写真製版技術及びイオン注入法により、ＮｃｈＭＯＳトランジスタ９ｎの形成領域のＰ型ウェル３にＮ型ソース及びＮ型ドレイン用のＮ型高濃度拡散層１７ｎ，１７ｎを形成するためのヒ素イオンを注入するのと同時に、ＭＯＳキャパシタ１１の形成領域のＮ型ウェル５にＮ型ソース及びＮ型ドレイン用のＮ型高濃度拡散層１７ｎ，１７ｎを形成するためのヒ素イオンを注入する。また、別途、ＰｃｈＭＯＳトランジスタ９ｐの形成領域のＮ型ウェル５にＰ型ソース及びＰ型ドレイン用のＰ型高濃度拡散層１７ｐ，１７ｐを形成するためのボロンイオンを注入する。その後、熱拡散処理を施して、Ｐ型高濃度拡散層１７ｐ及びＮ型高濃度拡散層１７ｎを形成する。例えば、ボロンイオンの注入条件は、注入種がＢＦ2イオン、加速エネルギーが２０ＫｅＶ、ドーズ量が３.０×１０15／ｃｍ2である。また、ヒ素イオンの注入条件は、加速エネルギーが５０ＫｅＶ、ドーズ量が４.０×１０15／ｃｍ2である。
【００５１】
（５）通常の半導体装置製造プロセスにより、層間絶縁膜１９を形成し、層間絶縁膜１９にコンタクトホールを形成し、コンタクトホール内及び層間絶縁膜上に金属材料からなるメタル配線２１を形成する。このとき、ＭＯＳキャパシタ１１のＮ型ソース及びＮ型ドレインを構成するＮ型高濃度拡散層１７ｎ，１７ｎをメタル配線２１により短絡させてＭＯＳキャパシタ１１をＭＯＳキャパシタとして機能するようにする。
【００５２】
このようにして、耐圧が６Ｖ程度のエンハンスメント型のＮｃｈＭＯＳトランジスタ９ｎ、耐圧が６Ｖ程度のエンハンスメント型のＰｃｈＭＯＳトランジスタ９ｐ、耐圧が６Ｖ程度のデプレッション型のＮｃｈＭＯＳトランジスタからなるＭＯＳキャパシタ１１を形成した。
【００５３】
この実施例では、ＭＯＳキャパシタ１１とＰｃｈＭＯＳトランジスタ９ｐで、ゲート酸化膜１３ｂ下のＮ型ウェル５の表面近傍の不純物イオン濃度プロファイルが異なっている。さらに、ＭＯＳキャパシタ１１とＰｃｈＭＯＳトランジスタ９ｐで、ソース及びドレインを構成する拡散層１７ｐ，１９ｎの導電型が異なっている。ＭＯＳキャパシタ１１は、基板とソース及びドレインが同じ導電型であるためソース及びドレインが導通しており、ＭＯＳトランジスタとしては動作しない。しかし、ＭＯＳキャパシタ１１のゲート容量のＣ−Ｖ特性はプラス側で安定した容量を示すため、ＭＯＳキャパシタ１１は、ＮｃｈＭＯＳトランジスタ９ｎのしきい値電圧近傍で安定した容量をもち、ＭＯＳキャパシタとして有用である。
【００５４】
図１に示した実施例及び図２に示した実施例において、上記工程（２）でＭＯＳキャパシタ１１の形成領域のＮ型ウェル５にボロンイオン注入を１回のみ行なっているが、同一半導体基板にボロンイオン注入を用いるデバイスがある場合は、そのデバイスのボロンイオン注入の際に、同時にＭＯＳキャパシタ１１の形成領域のＮ型ウェル５にボロンイオン注入を行なうようにしてもよい。そうすれば、ＭＯＳキャパシタ１１とＰｃｈＭＯＳトランジスタ９ｐでＣ−Ｖ特性をさらに大きく互いに異ならせることができ、ＭＯＳキャパシタ１１にＰｃｈＭＯＳトランジスタ９ｐのしきい値電圧近傍でさらに安定した容量をもたせることができる。
【００５５】
また、図１に示した実施例及び図２に示した実施例では、ＭＯＳキャパシタ１１とＰｃｈＭＯＳトランジスタ９ｐはともにＰ型ゲート電極１５ｐを備えているが、ＭＯＳキャパシタ１１のゲート電極としてＮｃｈＭＯＳトランジスタ９ｎのＮ型ゲート電極１５ｎと同時に形成されたＮ型ゲート電極を備えているようにしてもよい。
【００５６】
図３は、半導体装置の半導体装置の第１態様のさらに他の実施例を概略的に示す断面図である。
この実施例では、図１（５）に示した実施例と比較して、ＭＯＳキャパシタ１１はＮｃｈＭＯＳトランジスタ９ｎのＮ型ゲート電極１５ｎと同時に形成されたＮ型ゲート電極１５ｎを備えている。図１（３）を参照して説明した上記工程（３）でＮｃｈＭＯＳトランジスタ９ｎのＮ型ゲート電極１５ｎと同時にＭＯＳキャパシタ１１の形成領域にＮ型ゲート電極１５ｎを形成するようにすることにより、この構造を得ることができる。
【００５７】
この実施例によれば、図１（５）に示した実施例と比較して、ＭＯＳキャパシタ１１とＰｃｈＭＯＳトランジスタ９ｐでＣ−Ｖ特性をさらに大きく互いに異ならせることができ、ＭＯＳキャパシタ１１にＰｃｈＭＯＳトランジスタ９ｐのしきい値電圧近傍でさらに安定した容量をもたせることができる。
【００５８】
なお、ＭＯＳキャパシタ１１がＮｃｈＭＯＳトランジスタ９ｎのＮ型ゲート電極１５ｎと同時に形成されたＮ型ゲート電極１５ｎを備えている構造は図２に示した実施例にも適用できることは容易に推測できる。
【００５９】
また、ＰｃｈＭＯＳトランジスタ９ｐのしきい値電圧を調整するための不純物イオン注入を行なう場合には、図１を参照して説明した上記工程（１）と（２）の間、又は上記工程（２）と（３）の間に、図４に示すように、ＰｃｈＭＯＳトランジスタ９ｐのしきい値電圧を調整するための不純物イオン、例えばリンイオンをＰｃｈＭＯＳトランジスタ９ｐの形成領域のＮ型ウェル５に注入する工程（２’）を行なってもよい。この際、図４に示すように、ＮｃｈＭＯＳトランジスタ９ｎ及びＭＯＳキャパシタ１１の形成領域を覆い、ＰｃｈＭＯＳトランジスタ９ｐの形成領域に開口部をもつフォトレジスト２５を形成するようにすれば、ＭＯＳキャパシタ１１の形成領域のＮ型ウェル５にリンイオンが注入されるのを遮断して、ＭＯＳキャパシタ１１とＰｃｈＭＯＳトランジスタ９ｐでＮ型ウェル５の表面近傍の不純物イオン濃度プロファイルを互いに異ならせることができる。
【００６０】
また、ＮｃｈＭＯＳトランジスタ９ｎのしきい値電圧調整用の不純物イオン注入を行なわない場合には、図１（２）を参照して説明した上記工程（２）を行なわず、図４を参照して説明した上記工程（２’）を行なうことにより、ＭＯＳキャパシタ１１とＰｃｈＭＯＳトランジスタ９ｐでＮ型ウェル５の表面近傍の不純物イオン濃度プロファイルを互いに異ならせることができる。
また、図４を参照して説明した上記工程（２’）を図２に示した実施例にも適用できることは容易に推測できる。
【００６１】
上記実施例ではＭＯＳキャパシタをＮ型ウェル５に形成しているが、Ｐ型ウェル３に形成することもできる。
図５は、半導体装置の製造方法の第１局面のさらに他の実施例を説明するための概略的な工程断面図である。図５（５）は半導体装置の第１態様のさらに他の実施例を示している。図５中のかっこ数字（１）〜（５）は以下に説明する工程（１）〜（５）に対応している。図５において図１と同じ機能を果たす部分には同じ符号を付し、それらの部分の詳細な説明は省略する。
まず、図５（５）を参照して半導体装置の第１態様の他の実施例について説明する。
【００６２】
Ｐ型シリコン基板１に、Ｐ型ウェル３、Ｎ型ウェル５及びフィールド酸化膜７が形成されている。フィールド酸化膜７により、ＮｃｈＭＯＳトランジスタ９ｎ、ＰｃｈＭＯＳトランジスタ９ｐ、ＭＯＳキャパシタ１１の形成領域が画定されている。ＭＯＳキャパシタ１１の形成領域はＰ型ウェル３に設けられている。
【００６３】
この実施例において、ＭＯＳキャパシタ１１は、Ｐ型ウェル３に形成されており、Ｎ型ゲート電極１５ｎとＮ型ソース及びＮ型ドレインを構成するＮ型高濃度拡散層（Ｎ＋）１７ｎを備えている。ＮｃｈＭＯＳトランジスタ９ｎは、図１（５）に示したゲート酸化膜１３ａに代えて膜厚が１３ｎｍのゲート酸化膜１３ｂを備えている。ＰｃｈＭＯＳトランジスタ９ｐの構造は図１（５）に示したものと同じである。
【００６４】
この実施例では、ＭＯＳキャパシタ１１とＮｃｈＭＯＳトランジスタ９ｎで、ゲート酸化膜１３ｂ下のＰ型ウェル３の表面近傍の不純物イオン濃度プロファイルが異なっている。
【００６５】
図５を参照して半導体装置の製造方法の第１局面のさらに他の実施例を説明する。
（１）図１（１）を参照して説明した上記工程（１）と同様の工程で、Ｐ型シリコン基板１にＰ型ウェル３、Ｎ型ウェル５、フィールド酸化膜７を形成する。ＭＯＳキャパシタ１１の形成領域はＰ型ウェル３に形成する。
【００６６】
（２）写真製版技術により、ＰｃｈＭＯＳトランジスタ９ｐ及びＭＯＳキャパシタ１１の形成領域を覆い、ＮｃｈトＭＯＳランジスタ９ｎの形成領域に開口部をもつフォトレジスト２７を形成する。イオン注入法により、フォトレジスト２７をマスクにして、ＮｃｈＭＯＳトランジスタ９ｎの形成領域のＰ型ウェル３にＮｃｈＭＯＳトランジスタ９ｎのしきい値電圧調整用のボロンイオンを注入する。ここで、ＰｃｈＭＯＳトランジスタ９ｐの形成領域のＮ型ウェル５及びＭＯＳキャパシタ１１の形成領域のＰ型ウェル３はフォトレジスト２７で覆われているので、ＰｃｈＭＯＳトランジスタ９ｐの形成領域のＮ型ウェル５及びＭＯＳキャパシタ１１の形成領域のＰ型ウェル３にはボロンイオンは注入されない。これにより、ＭＯＳキャパシタ１１とＮｃｈＭＯＳトランジスタ９ｎでＰ型ウェル３の表面近傍の不純物イオン濃度プロファイルが互いに異なる。例えば、しきい値電圧調整用のボロンイオンの注入条件は、注入種がＢＦ2イオン、加速エネルギーが８０ＫｅＶ、ドーズ量が４.０×１０12／ｃｍ2である。
【００６７】
（３）フォトレジスト２７を除去する。熱酸化処理により、ＮｃｈＭＯＳトランジスタ９ｎ及びＭＯＳキャパシタ１１の形成領域のＰ型ウェル３上、ならびにＰｃｈＭＯＳトランジスタ９ｐの形成領域のＮ型ウェル５上に膜厚が１３ｎｍのゲート酸化膜１３ｂを形成する。図１（３）を参照して説明した上記工程（３）におけるゲート電極１５ｐ，１５ｎの形成工程と同様の工程でゲート電極１５ｐ，１５ｎを形成する。ただし、ＮｃｈＭＯＳトランジスタ９ｎ及びＭＯＳキャパシタ１１の形成領域のＰ型ウェル３上にゲート酸化膜１３ｂを介してＮ型ゲート電極１５ｎ，１５ｎを同時に形成し、ＰｃｈＭＯＳトランジスタ９ｐの形成領域のＮ型ウェル５上にゲート酸化膜１３ｂを介してＰ型ゲート電極１５ｐを形成する。ここで、ＰｃｈＭＯＳトランジスタ９ｐとＭＯＳキャパシタ１１及びＮｃｈＭＯＳトランジスタ９ｎとでゲート酸化膜厚を互いに異ならせてもよい。
【００６８】
（４）写真製版技術及びイオン注入法により、ＮｃｈＭＯＳトランジスタ９ｎの形成領域のＰ型ウェル３にＮ型ソース及びＮ型ドレイン用のＮ型高濃度拡散層１７ｎ，１７ｎを形成するためのヒ素イオンを注入するのと同時に、ＭＯＳキャパシタ１１の形成領域のＮ型ウェル５にＮ型ソース及びＮ型ドレイン用のＮ型高濃度拡散層１７ｎ，１７ｎを形成するためのヒ素イオンを注入する。また、別途、ＰｃｈＭＯＳトランジスタ９ｐの形成領域のＮ型ウェル５にＰ型ソース及びＰ型ドレイン用のＰ型高濃度拡散層１７ｐ，１７ｐを形成するためのボロンイオンを注入する。その後、熱拡散処理を施して、Ｐ型高濃度拡散層１７ｐ及びＮ型高濃度拡散層１７ｎを形成する。例えば、ボロンイオンの注入条件は、注入種がＢＦ2イオン、加速エネルギーが２０ＫｅＶ、ドーズ量が３.０×１０15／ｃｍ2である。また、ヒ素イオンの注入条件は、加速エネルギーが５０ＫｅＶ、ドーズ量が４.０×１０15／ｃｍ2である。
【００６９】
（５）通常の半導体装置製造プロセスにより、層間絶縁膜１９を形成し、層間絶縁膜１９にコンタクトホールを形成し、コンタクトホール内及び層間絶縁膜上に金属材料からなるメタル配線２１を形成する。このとき、ＭＯＳキャパシタ１１のＮ型ソース及びＮ型ドレインを構成するＮ型高濃度拡散層１７ｎ，１７ｎをメタル配線２１により短絡させてＭＯＳキャパシタ１１をＭＯＳキャパシタとして機能するようにする。
【００７０】
このようにして、耐圧が６Ｖ程度のエンハンスメント型のＮｃｈＭＯＳトランジスタ９ｎ、耐圧が６Ｖ程度のエンハンスメント型のＰｃｈＭＯＳトランジスタ９ｐ、耐圧が６Ｖ程度のエンハンスメント型のＮｃｈＭＯＳトランジスタからなるＭＯＳキャパシタ１１を形成した。
【００７１】
この実施例では、ＭＯＳキャパシタ１１とＮｃｈＭＯＳトランジスタ９ｎで、ゲート酸化膜１３ｂ下のＰ型ウェル３の表面近傍の不純物イオン濃度プロファイルが異なっている。ＭＯＳキャパシタ１１を形成するＮｃｈＭＯＳトランジスタは、ＮｃｈＭＯＳトランジスタ９ｎに比べ、ゲート酸化膜１３ｂ下のボロンイオン濃度が小さく、ＭＯＳキャパシタ１１を形成するＮｃｈＭＯＳトランジスタとＮｃｈＭＯＳトランジスタ９ｎではしきい値電圧が異なり、ゲート容量のＣ−Ｖ特性も異なる。したがって、ＭＯＳキャパシタ１１を形成するＮｃｈＭＯＳトランジスタは、ＮｃｈＭＯＳトランジスタ９ｎのしきい値電圧近傍で安定した容量をもち、ＭＯＳキャパシタとして有用である。
【００７２】
図６は、半導体装置の製造方法の第１局面のさらに他の実施例を説明するための概略的な工程断面図である。図６（５）は半導体装置の第１態様のさらに他の実施例を示している。図６中のかっこ数字（１）〜（５）は以下に説明する工程（１）〜（５）に対応している。図６において図１、図５と同じ機能を果たす部分には同じ符号を付し、それらの部分の詳細な説明は省略する。
まず、図６（５）を参照して半導体装置の第１態様の他の実施例について説明する。
【００７３】
Ｐ型シリコン基板１に、Ｐ型ウェル３、Ｎ型ウェル５及びフィールド酸化膜７が形成されている。フィールド酸化膜７により、ＮｃｈＭＯＳトランジスタ９ｎ、ＰｃｈＭＯＳトランジスタ９ｐ、ＭＯＳキャパシタ１１の形成領域が画定されている。
【００７４】
この実施例において、ＭＯＳキャパシタ１１は、図５（５）に示したＮ型高濃度拡散層１７ｎ，１７ｎに代えて、Ｐ型ソース及びＰ型ドレインを構成するＰ型高濃度拡散層（Ｐ＋）１７ｐを備えている。ＰｃｈＭＯＳトランジスタ９ｐ及びＮｃｈＭＯＳトランジスタの構造は図５（５）に示したものと同じである。
【００７５】
この実施例では、ＭＯＳキャパシタ１１とＮｃｈＭＯＳトランジスタ９ｎで、ゲート酸化膜１３ｂ下のＰ型ウェル３の表面近傍の不純物イオン濃度プロファイルが異なっている。さらに、ＭＯＳキャパシタ１１とＮｃｈＭＯＳトランジスタ９ｎで、ソース及びドレインを構成する拡散層１７ｐ，１９ｎの導電型が異なっている。
【００７６】
図６を参照して半導体装置の製造方法の第１局面のさらに他の実施例を説明する。
（１）図１（１）を参照して説明した上記工程（１）と同じ工程で、Ｐ型シリコン基板１にＰ型ウェル３、Ｎ型ウェル５、フィールド酸化膜７を形成する。ＭＯＳキャパシタ１１の形成領域はＰ型ウェル３に形成する。
【００７７】
（２）図５（２）を参照して説明した上記工程（２）と同じ工程で、フォトレジスト２７を形成し、フォトレジスト２７をマスクにして、ＮｃｈＭＯＳトランジスタ９ｎの形成領域のＰ型ウェル３にＮｃｈＭＯＳトランジスタ９ｎのしきい値電圧調整用のボロンイオンを注入する。例えば、しきい値電圧調整用のボロンイオンの注入条件は、注入種がＢＦ2イオン、加速エネルギーが１５ＫｅＶ、ドーズ量が８.０×１０11／ｃｍ2である。
【００７８】
（３）図５（３）を参照して説明した上記工程（２）と同じ工程で、フォトレジスト２７を除去し、ゲート酸化膜１３ｂを形成し、ＮｃｈＭＯＳトランジスタ９ｎ及びＭＯＳキャパシタ１１の形成領域のＰ型ウェル３上にゲート酸化膜１３ｂを介してＮ型ゲート電極１５ｎ，１５ｎを同時に形成し、ＰｃｈＭＯＳトランジスタ９ｐの形成領域のＮ型ウェル５上にゲート酸化膜１３ｂを介してＰ型ゲート電極１５ｐを形成する。ここで、ＰｃｈＭＯＳトランジスタ９ｐとＭＯＳキャパシタ１１及びＮｃｈＭＯＳトランジスタ９ｎとでゲート酸化膜厚を互いに異ならせてもよい。
【００７９】
（４）写真製版技術及びイオン注入法により、ＰｃｈＭＯＳトランジスタ９ｐの形成領域のＮ型ウェル５にＰ型ソース及びＰ型ドレイン用のＰ型高濃度拡散層１７ｐ，１７ｐを形成するためのボロンイオンを注入するのと同時に、ＭＯＳキャパシタ１１の形成領域のＰ型ウェル３にＰ型ソース及びＰ型ドレイン用のＰ型高濃度拡散層１７ｐ，１７ｐを形成するためのボロンイオンを注入する。また、別途、ＮｃｈＭＯＳトランジスタ９ｎの形成領域のＰ型ウェル３にＮ型ソース及びＮ型ドレイン用のＮ型高濃度拡散層１７ｎ，１７ｎを形成するためのヒ素イオンを注入する。その後、熱拡散処理を施して、Ｐ型高濃度拡散層１７ｐ及びＮ型高濃度拡散層１７ｎを形成する。例えば、ボロンイオンの注入条件は、注入種がＢＦ2イオン、加速エネルギーが２０ＫｅＶ、ドーズ量が３.０×１０15／ｃｍ2である。また、ヒ素イオンの注入条件は、加速エネルギーが５０ＫｅＶ、ドーズ量が４.０×１０15／ｃｍ2である。
【００８０】
（５）通常の半導体装置製造プロセスにより、層間絶縁膜１９を形成し、層間絶縁膜１９にコンタクトホールを形成し、コンタクトホール内及び層間絶縁膜上に金属材料からなるメタル配線２１を形成する。このとき、ＭＯＳキャパシタ１１のＰ型ソース及びＰ型ドレインを構成するＰ型高濃度拡散層１７ｐ，１７ｐをメタル配線２１により短絡させてＭＯＳキャパシタ１１をＭＯＳキャパシタとして機能するようにする。
【００８１】
このようにして、耐圧が６Ｖ程度のエンハンスメント型のＮｃｈＭＯＳトランジスタ９ｎ、耐圧が６Ｖ程度のエンハンスメント型のＰｃｈＭＯＳトランジスタ９ｐ、耐圧が６Ｖ程度のデプレッション型のＰｃｈＭＯＳトランジスタからなるＭＯＳキャパシタ１１を形成した。
【００８２】
この実施例では、ＭＯＳキャパシタ１１とＮｃｈＭＯＳトランジスタ９ｎで、ゲート酸化膜１３ｂ下のＰ型ウェル３の表面近傍の不純物イオン濃度プロファイルが異なっている。さらに、ＭＯＳキャパシタ１１とＮｃｈＭＯＳトランジスタ９ｎで、ソース及びドレインを構成する拡散層１７ｐ，１９ｎの導電型が異なっている。ＭＯＳキャパシタ１１は、基板とソース及びドレインが同じ導電型であるためソース及びドレインが導通しており、ＭＯＳトランジスタとしては動作しない。しかし、ＭＯＳキャパシタ１１のゲート容量のＣ−Ｖ特性は、ＰｃｈＭＯＳトランジスタ９ｐのゲート容量のＣ−Ｖ特性とは大きく異なり、マイナス側で安定した容量を示すため、ＭＯＳキャパシタ１１は、ＰｃｈＭＯＳトランジスタ９ｐのしきい値電圧近傍で安定した容量をもち、ＭＯＳキャパシタとして有用である。
【００８３】
図５に示した実施例及び図６に示した実施例では、ＭＯＳキャパシタ１１とＮｃｈＭＯＳトランジスタ９ｎはともにＮ型ゲート電極１５ｎを備えているが、ＭＯＳキャパシタ１１のゲート電極としてＰｃｈＭＯＳトランジスタ９ｐのＰ型ゲート電極１５ｐと同時に形成されたＰ型ゲート電極を備えているようにしてもよい。
【００８４】
図７は、半導体装置の半導体装置の第１態様のさらに他の実施例を概略的に示す断面図である。
この実施例では、図５（５）に示した実施例と比較して、ＭＯＳキャパシタ１１はＰｃｈＭＯＳトランジスタ９ｐのＰ型ゲート電極１５ｐと同時に形成されたＰ型ゲート電極１５ｐを備えている。図５（３）を参照して説明した上記工程（３）でＰｃｈＭＯＳトランジスタ９ｐのＰ型ゲート電極１５ｐと同時にＭＯＳキャパシタ１１の形成領域にＰ型ゲート電極１５ｐを形成するようにすることにより、この構造を得ることができる。
【００８５】
この実施例によれば、図５（５）に示した実施例と比較して、ＭＯＳキャパシタ１１とＮｃｈＭＯＳトランジスタ９ｎでＣ−Ｖ特性をさらに大きく互いに異ならせることができ、ＭＯＳキャパシタ１１にＮｃｈＭＯＳトランジスタ９ｎのしきい値電圧近傍でさらに安定した容量をもたせることができる。
【００８６】
なお、ＭＯＳキャパシタ１１がＰｃｈＭＯＳトランジスタ９ｐのＰ型ゲート電極１５ｐと同時に形成されたＰ型ゲート電極１５ｐを備えている構造は図６に示した実施例にも適用できることは容易に推測できる。
【００８７】
また、ＰｃｈＭＯＳトランジスタ９ｐのしきい値電圧を調整するための不純物イオン注入を行なう場合には、図５を参照して説明した上記工程（１）と（２）の間、又は上記工程（２）と（３）の間に、図８に示すように、ＰｃｈＭＯＳトランジスタ９ｐのしきい値電圧を調整するための不純物イオン、例えばリンイオンをＰｃｈＭＯＳトランジスタ９ｐの形成領域のＮ型ウェル５に注入する工程（２’）を行なってもよい。この際、図８に示すように、ＮｃｈＭＯＳトランジスタ９ｎの形成領域を覆い、ＰｃｈＭＯＳトランジスタ９ｐ及びＭＯＳキャパシタ１１の形成領域に開口部をもつフォトレジスト２９を形成するようにすれば、ＭＯＳキャパシタ１１の形成領域のＰ型ウェル３にもリンイオンが注入され、ＭＯＳキャパシタ１１とＮｃｈＭＯＳトランジスタ９ｎでＰ型ウェル３の表面近傍の不純物イオン濃度プロファイルを互いに異ならせることができる。これにより、ＭＯＳキャパシタ１１を構成するＮｃｈＭＯＳトランジスタはデプレッション型になる。
【００８８】
また、ＮｃｈＭＯＳトランジスタ９ｎのしきい値電圧調整用の不純物イオン注入を行なわない場合には、図５（２）を参照して説明した上記工程（２）を行なわず、図８を参照して説明した上記工程（２’）を行なうことにより、ＭＯＳキャパシタ１１とＮｃｈＭＯＳトランジスタ９ｎでＰ型ウェル３の表面近傍の不純物イオン濃度プロファイルを互いに異ならせることができる。
また、図８を参照して説明した上記工程（２’）を図６に示した実施例にも適用できることは容易に推測できる。
【００８９】
図９は、半導体装置の製造方法の第２局面の一実施例を説明するための概略的な工程断面図である。図９（５）は半導体装置の第２態様の一実施例を示している。図８中のかっこ数字（１）〜（５）は以下に説明する工程（１）〜（５）に対応している。
まず、図９（５）を参照して半導体装置の第２態様の一実施例について説明する。
【００９０】
例えば抵抗率が２０Ω（オーム）のＰ型シリコン基板（Ｐｓｕｂ）３１に、Ｐ型ウェル（ＰＷ、第１導電型半導体層）３３とＮ型ウェル（ＮＷ、第２導電型半導体層）３５が形成されている。Ｐ型ウェル３３及びＮ型ウェル３５の表面に例えば膜厚が５００ｎｍ（ナノメートル）の素子分利用のフィールド酸化膜３７が形成されている。フィールド酸化膜３７により、Ｐ型ウェル３３にＮｃｈＭＯＳトランジスタ（第２導電型ＭＯＳトランジスタ）３９ｎの形成領域が画定され、Ｎ型ウェル３５にＭＯＳキャパシタ４１の形成領域とＰｃｈＭＯＳトランジスタ（第１導電型ＭＯＳトランジスタ）３９ｐの形成領域が画定されている。
【００９１】
ＮｃｈＭＯＳトランジスタ３９ｎの形成領域のＰ型ウェル３３上に、例えば膜厚が６ｎｍのゲート酸化膜（ゲート絶縁膜）４３を介してＮ型ポリシリコン膜（第２導電型半導体膜）からなるＮ型ゲート電極（第２導電型ゲート電極）４５ｎが形成されている。Ｎ型ゲート電極４５ｎはＮ型ポリシリコン膜とタングステンシリサイドの積層膜によって形成されているが、図９ではＮ型ポリシリコン膜とタングステンシリサイドを一体的に図示している。ＮｃｈＭＯＳトランジスタ３９ｎの形成領域のＰ型ウェル３３に、上方から見てＮ型ゲート電極４５ｎを挟んで、Ｎ型ソース及びＮ型ドレイン（第２導電型ソース及び第２導電型ドレイン）を構成するＮ型高濃度拡散層（Ｎ＋）４７ｎが形成されている。これによりＮｃｈＭＯＳトランジスタ３９ｎが形成されている。
【００９２】
ＭＯＳキャパシタ４１の形成領域のＮ型ウェル３５上に、ゲート酸化膜４３を介してＮ型ポリシリコン膜からなるＮ型ゲート電極４５ｎが形成されている。ＭＯＳキャパシタ４１の形成領域のＮ型ウェル３５に、上方から見てＰ型ゲート電極４５ｐを挟んで、Ｐ型ソース及びＰ型ドレイン（第１導電型ソース及び第１導電型ドレイン）を構成するＰ型高濃度拡散層（Ｐ＋）４７ｐが形成されている。これによりＭＯＳキャパシタ４１が形成されている。
【００９３】
ＰｃｈＭＯＳトランジスタ３９ｐの形成領域のＮ型ウェル３５上にゲート酸化膜４３を介してＰ型ポリシリコン膜（第１導電型半導体膜）からなるＰ型ゲート電極（第１導電型ゲート電極）４５ｐが形成されている。Ｐ型ゲート電極４５ｐはＰ型ポリシリコン膜とタングステンシリサイドの積層膜によって形成されているが、図９ではＰ型ポリシリコン膜とタングステンシリサイドを一体的に図示している。ＰｃｈＭＯＳトランジスタ３９ｐの形成領域のＮ型ウェル３５に、上方から見てＰ型ゲート電極４５ｐを挟んで、Ｐ型ソース及びＰ型ドレインを構成するＰ型高濃度拡散層４７ｐが形成されている。これによりＰｃｈＭＯＳトランジスタ３９ｐが形成されている。
【００９４】
ＮｃｈＭＯＳトランジスタ３９ｎの形成領域、ＰｃｈＭＯＳトランジスタ３９ｐの形成領域、ＭＯＳキャパシタ４１の形成領域を覆う層間絶縁膜４９が形成されている。層間絶縁膜４９にコンタクトホールが形成されている。コンタクトホール内及び層間絶縁膜４９上に金属材料からなるメタル配線５１が形成されている。ＭＯＳキャパシタ４１の２つのＰ型高濃度拡散層４７ｐ，４７ｐはメタル配線５１により結線されて短絡されている。
この実施例では、ＭＯＳキャパシタ４１とＰｃｈＭＯＳトランジスタ３９ｐで、ゲート電極４５ｐ，４５ｎの導電型が互いに異なっている。
【００９５】
図９を参照して半導体装置の製造方法の第２局面の一実施例を説明する。
（１）例えば抵抗率が２０ΩのＰ型シリコン基板１に、ＮｃｈＭＯＳトランジスタ３９ｎの形成を形成するのに適切なボロンイオン濃度のＰ型ウェル３３と、ＰｃｈＭＯＳトランジスタ３９ｐを形成するのに適切なリンイオン濃度のＮ型ウェル３５を通常の方法で形成する。Ｐ型ウェル３３及びＮ型ウェル３５の表面に素子分利用のフィールド酸化膜３７を形成する。ここでは、イオン注入法により、Ｐ型ウェル３３の形成のためにＢＦ2イオンを１８０ＫｅＶの加速エネルギー、１.０×１０13／ｃｍ2のドーズ量の条件でＮｃｈＭＯＳトランジスタ３９ｎの形成領域に注入し、Ｎ型ウェル３５の形成のためにリンイオンを１８０ＫｅＶの加速エネルギー、４.０×１０12／ｃｍ2のドーズ量の条件でＰｃｈＭＯＳトランジスタ３９ｐ及びＭＯＳキャパシタ４１の形成領域に注入した後、１１００℃、６０分の条件で熱拡散処理を行なった。フィールド酸化膜３７の形成は通常のＬＯＣＯＳ法により行なった。
【００９６】
（２）写真製版技術により、ＰｃｈＭＯＳトランジスタ３９ｐ及びＭＯＳキャパシタ４１の形成領域を覆い、ＮｃｈトＭＯＳランジスタ３９ｎの形成領域に開口部をもつフォトレジスト５３を形成する。イオン注入法により、フォトレジスト５３をマスクにして、ＮｃｈＭＯＳトランジスタ３９ｎの形成領域のＰ型ウェル３３ＮｃｈＭＯＳトランジスタ３９ｎのしきい値電圧調整用のボロンイオンを同時に注入する。ここで、ＰｃｈＭＯＳトランジスタ３９ｐ及びＭＯＳキャパシタ４１の形成領域のＮ型ウェル３５はフォトレジスト５３で覆われているので、ＰｃｈＭＯＳトランジスタ３９ｐの形成領域のＮ型ウェル３５にはボロンイオンは注入されない。例えば、しきい値電圧調整用のボロンイオンの注入条件は、注入種がＢＦ2イオン、加速エネルギーが８０ＫｅＶ、ドーズ量が４.０×１０12／ｃｍ2である。
【００９７】
（３）フォトレジスト５３を除去する。熱酸化処理により、ＮｃｈＭＯＳトランジスタ３９ｎの形成領域のＰ型ウェル３３上、ならびにＰｃｈＭＯＳトランジスタ３９ｐ及びＭＯＳキャパシタ４１の形成領域のＮ型ウェル３５上に膜厚が１３ｎｍのゲート酸化膜４３を形成する。例えば膜厚が２５０ｎｍのポリシリコン膜を堆積し、その上に膜厚が８０ｎｍのタングステンシリサイドを堆積する。写真製版技術及びイオン注入法により、ＮｃｈＭＯＳトランジスタ３９ｎ及びＭＯＳキャパシタ４１の形成領域のポリシリコン膜にリンイオンを注入してＮ型にし、ＰｃｈＭＯＳトランジスタ３９ｐの形成領域のポリシリコン膜にボロンイオンを注入してＰ型にする。写真製版技術及びエッチング技術によりシリサイド膜及びポリシリコン膜をパターニングして、ＮｃｈＭＯＳトランジスタ３９ｎの形成領域のＰ型ウェル３３上及びＭＯＳキャパシタ４１の形成領域のＮ型ウェル３５上にゲート酸化膜４３を介してＮ型ゲート電極４５ｎを形成し、ＰｃｈＭＯＳトランジスタ３９ｐの形成領域のＮ型ウェル３５上にゲート酸化膜４３を介してＰ型ゲート電極４５ｐを形成する。ここで、ＮｃｈＭＯＳトランジスタ３９ｎとＭＯＳキャパシタ４１及びＰｃｈＭＯＳトランジスタ３９ｐとでゲート酸化膜厚を互いに異ならせてもよい。このように、ＰｃｈＭＯＳトランジスタ３９ｐとＭＯＳキャパシタ４１でゲート電極４５ｐ，４５ｎの導電型を互いに異ならせる。
【００９８】
（４）写真製版技術及びイオン注入法により、ＰｃｈＭＯＳトランジスタ３９ｐの形成領域のＮ型ウェル３５にＰ型ソース及びＰ型ドレイン用のＰ型高濃度拡散層４７ｐ，４７ｐを形成するためのボロンイオンを注入するのと同時に、ＭＯＳキャパシタ４１の形成領域のＮ型ウェル３５にＰ型ソース及びＰ型ドレイン用のＰ型高濃度拡散層４７ｐ，４７ｐを形成するためのボロンイオンを注入する。また、別途、写真製版技術及びイオン注入法により、ＮｃｈＭＯＳトランジスタ３９ｎの形成領域のＰ型ウェル３３にＮ型ソース及びＮ型ドレイン用のＮ型高濃度拡散層４７ｎ，４７ｎを形成するためのヒ素イオンを注入する。その後、熱拡散処理を施して、Ｐ型高濃度拡散層４７ｐ及びＮ型高濃度拡散層４７ｎを形成する。例えば、ボロンイオンの注入条件は、注入種がＢＦ2イオン、加速エネルギーが２０ＫｅＶ、ドーズ量が３.０×１０15／ｃｍ2である。また、ヒ素イオンの注入条件は、加速エネルギーが５０ＫｅＶ、ドーズ量が４.０×１０15／ｃｍ2である。
【００９９】
（５）通常の半導体装置製造プロセスにより、層間絶縁膜４９を形成し、層間絶縁膜４９にコンタクトホールを形成し、コンタクトホール内及び層間絶縁膜上に金属材料からなるメタル配線５１を形成する。このとき、ＭＯＳキャパシタ４１のＰ型ソース及びＰ型ドレインを構成するＰ型高濃度拡散層４７ｐ，４７ｐをメタル配線５１により短絡させてＭＯＳキャパシタ４１をＭＯＳキャパシタとして機能するようにする。
【０１００】
このようにして、耐圧が６Ｖ程度のエンハンスメント型のＮｃｈＭＯＳトランジスタ３９ｎ、耐圧が６Ｖ程度のエンハンスメント型のＰｃｈＭＯＳトランジスタ３９ｐ、耐圧が６Ｖ程度のエンハンスメント型のＰｃｈＭＯＳトランジスタからなるＭＯＳキャパシタ４１を形成した。
【０１０１】
この実施例では、ＭＯＳキャパシタ４１とＰｃｈＭＯＳトランジスタ３９ｐで、ゲート電極４５ｐ，４５ｎの導電型が互いに異なっている。ＭＯＳキャパシタ４１を構成するＰｃｈＭＯＳトランジスタはＮ型ゲート電極４５ｎを備えていることにより、Ｐ型ゲート電極４５ｐをもつＰｃｈＭＯＳトランジスタ３９ｐに比べ、しきい値電圧が高くなっている。この実施例ではＭＯＳキャパシタ４１を構成するＰｃｈＭＯＳトランジスタのしきい値電圧は−１.５Ｖ、ＰｃｈＭＯＳトランジスタ３９ｐのしきい値電圧は−１Ｖ以上である。ＭＯＳキャパシタ４１を構成するＰｃｈＭＯＳトランジスタのゲート容量のＣ−Ｖ特性はプラス側で安定した容量を示すため、ＰｃｈＭＯＳトランジスタ３９ｐのしきい値電圧近傍で安定した容量をもち、ＭＯＳキャパシタとして有用である。
【０１０２】
図１０は、半導体装置の製造方法の第２局面の他の実施例を説明するための概略的な工程断面図である。図１０（５）は半導体装置の第２態様の他の実施例を示している。図１０中のかっこ数字（１）〜（５）は以下に説明する工程（１）〜（５）に対応している。図１０において図９と同じ機能を果たす部分には同じ符号を付し、それらの部分の詳細な説明は省略する。
まず、図１０（５）を参照して半導体装置の第１態様の他の実施例について説明する。
【０１０３】
Ｐ型シリコン基板１に、Ｐ型ウェル３３、Ｎ型ウェル３５及びフィールド酸化膜３７が形成されている。フィールド酸化膜３７により、ＮｃｈＭＯＳトランジスタ３９ｎ、ＰｃｈＭＯＳトランジスタ３９ｐ、ＭＯＳキャパシタ４１の形成領域が画定されている。
【０１０４】
この実施例において、ＭＯＳキャパシタ４１は、図９（５）に示したＰ型高濃度拡散層４７ｐ，４７ｐに代えて、Ｎ型ソース及びＮ型ドレインを構成するＮ型高濃度拡散層（Ｎ＋）４７ｎを備えている。ＰｃｈＭＯＳトランジスタ３９ｐ及びＮｃｈＭＯＳトランジスタ３９ｎの構造は図９（５）に示したものと同じである。
【０１０５】
この実施例では、ＭＯＳキャパシタ４１とＰｃｈＭＯＳトランジスタ３９ｐで、ゲート電極４５ｐ，４５ｎの導電型が互いに異なっている。さらに、ＭＯＳキャパシタ４１とＰｃｈＭＯＳトランジスタ３９ｐで、ソース及びドレインを構成する拡散層４７ｐ，４９ｎの導電型が異なっている。
【０１０６】
図１０を参照して半導体装置の製造方法の第２局面の他の実施例を説明する。
（１）図９（１）を参照して説明した上記工程（１）と同じ工程で、Ｐ型シリコン基板１にＰ型ウェル３３、Ｎ型ウェル３５、フィールド酸化膜３７を形成する。
【０１０７】
（２）図９（２）を参照して説明した上記工程（２）と同じ工程で、フォトレジスト５３を形成し、フォトレジスト５３をマスクにして、ＮｃｈＭＯＳトランジスタ３９ｎの形成領域のＰ型ウェル３３にＮｃｈＭＯＳトランジスタ３９ｎのしきい値電圧調整用のボロンイオンを同時に注入する。
【０１０８】
（３）図９（１）を参照して説明した上記工程（１）と同じ工程で、フォトレジスト５３を除去し、ゲート酸化膜４３を形成し、ゲート電極４５ｐ，４５ｎを形成する。ここで、ＮｃｈＭＯＳトランジスタ３９ｎとＭＯＳキャパシタ４１及びＰｃｈＭＯＳトランジスタ３９ｐとでゲート酸化膜厚を互いに異ならせてもよい。
【０１０９】
（４）写真製版技術及びイオン注入法により、ＮｃｈＭＯＳトランジスタ３９ｎの形成領域のＰ型ウェル３３にＮ型ソース及びＮ型ドレイン用のＮ型高濃度拡散層４７ｎ，４７ｎを形成するためのヒ素イオンを注入するのと同時に、ＭＯＳキャパシタ４１の形成領域のＮ型ウェル３５にＮ型ソース及びＮ型ドレイン用のＮ型高濃度拡散層４７ｎ，４７ｎを形成するためのヒ素イオンを注入する。また、別途、ＰｃｈＭＯＳトランジスタ３９ｐの形成領域のＮ型ウェル３５にＰ型ソース及びＰ型ドレイン用のＰ型高濃度拡散層４７ｐ，４７ｐを形成するためのボロンイオンを注入する。その後、熱拡散処理を施して、Ｐ型高濃度拡散層４７ｐ及びＮ型高濃度拡散層４７ｎを形成する。例えば、ボロンイオンの注入条件は、注入種がＢＦ2イオン、加速エネルギーが２０ＫｅＶ、ドーズ量が３.０×１０15／ｃｍ2である。また、ヒ素イオンの注入条件は、加速エネルギーが５０ＫｅＶ、ドーズ量が４.０×１０15／ｃｍ2である。
【０１１０】
（５）通常の半導体装置製造プロセスにより、層間絶縁膜４９を形成し、層間絶縁膜４９にコンタクトホールを形成し、コンタクトホール内及び層間絶縁膜上に金属材料からなるメタル配線５１を形成する。このとき、ＭＯＳキャパシタ４１のＮ型ソース及びＮ型ドレインを構成するＮ型高濃度拡散層４７ｎ，４７ｎをメタル配線５１により短絡させてＭＯＳキャパシタ４１をＭＯＳキャパシタとして機能するようにする。
【０１１１】
このようにして、耐圧が６Ｖ程度のエンハンスメント型のＮｃｈＭＯＳトランジスタ３９ｎ、耐圧が６Ｖ程度のエンハンスメント型のＰｃｈＭＯＳトランジスタ３９ｐ、耐圧が６Ｖ程度のデプレッション型のＮｃｈＭＯＳトランジスタからなるＭＯＳキャパシタ４１を形成した。
【０１１２】
この実施例では、ＭＯＳキャパシタ４１とＰｃｈＭＯＳトランジスタ３９ｐで、ゲート電極４５ｐ，４５ｎの導電型が互いに異なっている。さらに、ＭＯＳキャパシタ４１とＰｃｈＭＯＳトランジスタ３９ｐで、ソース及びドレインを構成する拡散層４７ｐ，４９ｎの導電型が異なっている。ＭＯＳキャパシタ４１は、基板とソース及びドレインが同じ導電型であるためソース及びドレインが導通しており、ＭＯＳトランジスタとしては動作しない。しかし、ＭＯＳキャパシタ４１のゲート容量のＣ−Ｖ特性はプラス側で安定した容量を示すため、ＭＯＳキャパシタ４１は、ＮｃｈＭＯＳトランジスタ３９ｎのしきい値電圧近傍で安定した容量をもち、ＭＯＳキャパシタとして有用である。
【０１１３】
図９及び図１０に示した上記実施例ではＭＯＳキャパシタをＮ型ウェル３５に形成しているが、ＭＯＳキャパシタをＰ型ウェルに形成することもできる。トリプルウェルを用いた実施例を参照してその態様を説明する。ただし、ＭＯＳキャパシタをＰ型ウェルに形成する態様はトリプルウェルを用いたものに限定されるものではない。
【０１１４】
図１１は、半導体装置の製造方法の第２局面のさらに他の実施例を説明するための概略的な工程断面図である。図１１（５）は半導体装置の第２態様のさらに他の実施例を示している。図１１中のかっこ数字（１）〜（５）は以下に説明する工程（１）〜（５）に対応している。図１１において図９と同じ機能を果たす部分には同じ符号を付し、それらの部分の詳細な説明は省略する。
まず、図１１（５）を参照して半導体装置の第２態様の他の実施例について説明する。
【０１１５】
Ｐ型シリコン基板３１に、Ｐ型ウェル３３、Ｎ型ウェル３５及びフィールド酸化膜３７が形成されている。Ｐ型ウェル３３はＰ型シリコン基板３１に形成されたＮ型ウェル５５内に形成されている。フィールド酸化膜３７により、ＮｃｈＭＯＳトランジスタ３９ｎ、ＰｃｈＭＯＳトランジスタ３９ｐ、ＭＯＳキャパシタ４１の形成領域が画定されている。ＭＯＳキャパシタ４１の形成領域はＰ型ウェル３３に設けられている。
【０１１６】
この実施例において、ＭＯＳキャパシタ４１は、Ｐ型ウェル３３に形成されており、Ｐ型ゲート電極４５ｐとＮ型ソース及びＮ型ドレインを構成するＮ型高濃度拡散層４７ｎを備えている。ＰｃｈＭＯＳトランジスタ３９ｐ及びＮｃｈＭＯＳトランジスタ３９ｎの構造は図９（５）に示したものと同じである。
この実施例では、ＭＯＳキャパシタ４１とＮｃｈＭＯＳトランジスタ３９ｎで、ゲート電極４５ｐ，４５ｎの導電型が互いに異なっている。
【０１１７】
図１１を参照して半導体装置の製造方法の第２局面のさらに他の実施例を説明する。
（１）通常の半導体装置製造プロセスにより、例えば抵抗率が２０ΩのＰ型シリコン基板１に、ＰｃｈＭＯＳトランジスタ３９ｐを形成するのに適切なリンイオン濃度のＮ型ウェル３５と、トリプルウェル用のＮ型ウェル５５を形成し、Ｎ型ウェル５５にＮｃｈＭＯＳトランジスタ３９ｎの形成を形成するのに適切なボロンイオン濃度のＰ型ウェル３３を形成する。Ｐ型ウェル３３、Ｎ型ウェル３５及びＮ型ウェル５５の表面に素子分利用のフィールド酸化膜３７を形成する。ここでは、イオン注入法により、Ｎ型ウェル５５の形成のためにリンイオンを１８０ＫｅＶの加速エネルギー、２.０×１０13／ｃｍ2のドーズ量の条件でＰｃｈＭＯＳトランジスタ３９ｐ及びＭＯＳキャパシタ４１の形成領域に注入した後、１０００℃、１２０分の条件で熱拡散処理を行ない、さらに１２００℃、３００分の条件で熱拡散処理を行なった。さらに、イオン注入法により、Ｐ型ウェル３３の形成のためにＢＦ2イオンを１８０ＫｅＶの加速エネルギー、３.５×１０12／ｃｍ2のドーズ量の条件でＮｃｈＭＯＳトランジスタ３９ｎ及びＭＯＳキャパシタ４１の形成領域に注入し、Ｎ型ウェル３５の形成のためにリンイオンを１８０ＫｅＶの加速エネルギー、１.０×１０13／ｃｍ2のドーズ量の条件でＰｃｈＭＯＳトランジスタ３９ｐの形成領域に注入した後、１１００℃、６０分の条件で熱拡散処理を行なった。フィールド酸化膜３７の形成は通常のＬＯＣＯＳ法により行なった。
【０１１８】
（２）写真製版技術により、ＰｃｈＭＯＳトランジスタ３９ｐの形成領域を覆い、ＮｃｈトＭＯＳランジスタ３９ｎ及びＭＯＳキャパシタ４１の形成領域に開口部をもつフォトレジスト５７を形成する。イオン注入法により、フォトレジスト５７をマスクにして、ＮｃｈＭＯＳトランジスタ３９ｎ及びＭＯＳキャパシタ４１の形成領域のＰ型ウェル３３にＮｃｈＭＯＳトランジスタ３９ｎのしきい値電圧調整用のボロンイオンを注入する。例えば、しきい値電圧調整用のボロンイオンの注入条件は、注入種がＢＦ2イオン、加速エネルギーが１５ＫｅＶ、ドーズ量が８.３×１０11／ｃｍ2である。
【０１１９】
（３）フォトレジスト５７を除去する。熱酸化処理により、ＮｃｈＭＯＳトランジスタ３９ｎ及びＭＯＳキャパシタ４１の形成領域のＰ型ウェル３３上、ならびにＰｃｈＭＯＳトランジスタ３９ｐの形成領域のＮ型ウェル３５上に膜厚が１３ｎｍのゲート酸化膜４３を形成する。図９（３）を参照して説明した上記工程（３）におけるゲート電極４５ｐ，４５ｎの形成工程と同様の工程でゲート電極４５ｐ，４５ｎを形成する。ただし、ＮｃｈＭＯＳトランジスタ３９ｎの形成領域のＰ型ウェル３３上にゲート酸化膜４３を介してＮ型ゲート電極４５ｎ，４５ｎを形成し、ＰｃｈＭＯＳトランジスタ３９ｐ及びＭＯＳキャパシタ４１の形成領域のＮ型ウェル３５上にゲート酸化膜４３を介してＰ型ゲート電極４５ｐを形成する。ここで、ＰｃｈＭＯＳトランジスタ３９ｐとＭＯＳキャパシタ４１及びＮｃｈＭＯＳトランジスタ３９ｎとでゲート酸化膜厚を互いに異ならせてもよい。
【０１２０】
（４）写真製版技術及びイオン注入法により、ＮｃｈＭＯＳトランジスタ３９ｎの形成領域のＰ型ウェル３３にＮ型ソース及びＮ型ドレイン用のＮ型高濃度拡散層４７ｎ，４７ｎを形成するためのヒ素イオンを注入するのと同時に、ＭＯＳキャパシタ４１の形成領域のＮ型ウェル３５にＮ型ソース及びＮ型ドレイン用のＮ型高濃度拡散層４７ｎ，４７ｎを形成するためのヒ素イオンを注入する。また、別途、ＰｃｈＭＯＳトランジスタ３９ｐの形成領域のＮ型ウェル３５にＰ型ソース及びＰ型ドレイン用のＰ型高濃度拡散層４７ｐ，４７ｐを形成するためのボロンイオンを注入する。その後、熱拡散処理を施して、Ｐ型高濃度拡散層４７ｐ及びＮ型高濃度拡散層４７ｎを形成する。例えば、ボロンイオンの注入条件は、注入種がＢＦ2イオン、加速エネルギーが２０ＫｅＶ、ドーズ量が３.０×１０15／ｃｍ2である。また、ヒ素イオンの注入条件は、加速エネルギーが５０ＫｅＶ、ドーズ量が４.０×１０15／ｃｍ2である。
【０１２１】
（５）通常の半導体装置製造プロセスにより、層間絶縁膜１９を形成し、層間絶縁膜１９にコンタクトホールを形成し、コンタクトホール内及び層間絶縁膜上に金属材料からなるメタル配線２１を形成する。このとき、ＭＯＳキャパシタ４１のＮ型ソース及びＮ型ドレインを構成するＮ型高濃度拡散層４７ｎ，４７ｎをメタル配線２１により短絡させてＭＯＳキャパシタ４１をＭＯＳキャパシタとして機能するようにする。
【０１２２】
このようにして、耐圧が６Ｖ程度のエンハンスメント型のＮｃｈＭＯＳトランジスタ３９ｎ、耐圧が６Ｖ程度のエンハンスメント型のＰｃｈＭＯＳトランジスタ３９ｐ、耐圧が６Ｖ程度のエンハンスメント型のＮｃｈＭＯＳトランジスタからなるＭＯＳキャパシタ４１を形成した。
【０１２３】
この実施例では、ＭＯＳキャパシタ４１とＮｃｈＭＯＳトランジスタ３９ｎで、ゲート電極４５ｐ，４５ｎの導電型が互いに異なっている。ＭＯＳキャパシタ４１を構成するＮｃｈＭＯＳトランジスタはＰ型ゲート電極４５ｐを備えていることにより、Ｎ型ゲート電極４５ｎをもつＮｃｈＭＯＳトランジスタ３９ｎに比べ、しきい値電圧が高くなっている。この実施例ではＭＯＳキャパシタ４１を構成するＮｃｈＭＯＳトランジスタのしきい値電圧は１.５Ｖ、ＮｃｈＭＯＳトランジスタ３９ｎのしきい値電圧は１Ｖ以下である。ＭＯＳキャパシタ４１を構成するＮｃｈＭＯＳトランジスタのゲート容量のＣ−Ｖ特性はマイナス側で安定した容量を示すため、ＮｃｈＭＯＳトランジスタ３９ｎのしきい値電圧近傍で安定した容量をもち、ＭＯＳキャパシタとして有用である。
【０１２４】
図１２は、半導体装置の半導体装置の第２態様のさらに他の実施例を概略的に示す断面図である。
この実施例では、図１１（５）に示した実施例と比較して、ＭＯＳキャパシタ１１はＰｃｈＭＯＳトランジスタ３９ｐのＰ型高濃度拡散層４７と同時に形成されたＰ型高濃度拡散層４７を備えている。図１１（４）を参照して説明した上記工程（４）で、ＰｃｈＭＯＳトランジスタ３９ｐの形成領域のＮ型ウェル３５にＰ型ソース及びＰ型ドレイン用のＰ型高濃度拡散層４７ｐ，４７ｐを形成するためのボロンイオンを注入するのと同時に、ＭＯＳキャパシタ４１の形成領域のＮ型ウェル３５にＰ型ソース及びＰ型ドレイン用のＰ型高濃度拡散層４７ｐ，４７ｐを形成するためのボロンイオンを注入し、別途、ＮｃｈＭＯＳトランジスタ３９ｎの形成領域のＰ型ウェル３３にＮ型ソース及びＮ型ドレイン用のＮ型高濃度拡散層４７ｎ，４７ｎを形成するためのヒ素イオンを注入することにより、この構造を得ることができる。
【０１２５】
この実施例によれば、図１（５）に示した実施例と比較して、ＭＯＳキャパシタ４１とＮｃｈＭＯＳトランジスタ３９ｎでＣ−Ｖ特性をさらに大きく互いに異ならせることができ、ＭＯＳキャパシタ４１にＮｃｈＭＯＳトランジスタ３９ｎのしきい値電圧近傍でさらに安定した容量をもたせることができる。
【０１２６】
図１１に示した実施例及び図１２では、ＭＯＳキャパシタ４１をトリプルウェル内に形成しているので、マイナス側で使用することもできる。ただし、ＭＯＳキャパシタ４１を必ずしもトリプルウェル内に形成しなくてもよい。また、図１〜図１０に示した実施例においても、ＭＯＳキャパシタ１１，４１をトリプルウェル内に形成することは可能である。
【０１２７】
以上、本発明の実施例を説明したが、材料、形状、配置等は一例であり、本発明はこれらに限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
【図面の簡単な説明】
【０１２８】
【図１】半導体装置の製造方法の第１局面の一実施例を説明するための概略的な工程断面図であり、（５）は半導体装置の第１態様の一実施例を示している。
【図２】半導体装置の製造方法の第１局面の他の実施例を説明するための概略的な工程断面図であり、（５）は半導体装置の第１態様の他の実施例を示している。
【図３】半導体装置の半導体装置の第１態様のさらに他の実施例を概略的に示す断面図である。
【図４】半導体装置の製造方法の第１局面のさらに他の実施例の一部を説明するための概略的な工程断面図である。
【図５】半導体装置の製造方法の第１局面のさらに他の実施例を説明するための概略的な工程断面図であり、（５）は半導体装置の第１態様のさらに他の実施例を示している。
【図６】半導体装置の製造方法の第１局面のさらに他の実施例を説明するための概略的な工程断面図であり、（５）は半導体装置の第１態様のさらに他の実施例を示している。
【図７】半導体装置の半導体装置の第１態様のさらに他の実施例を概略的に示す断面図である。
【図８】半導体装置の製造方法の第１局面のさらに他の実施例の一部を説明するための概略的な工程断面図である。
【図９】半導体装置の製造方法の第２局面の一実施例を説明するための概略的な工程断面図であり、（５）は半導体装置の第２態様の一実施例を示している。
【図１０】半導体装置の製造方法の第２局面の他の実施例を説明するための概略的な工程断面図であり、（５）は半導体装置の第２態様の他の実施例を示している。
【図１１】半導体装置の製造方法の第２局面のさらに他の実施例を説明するための概略的な工程断面図であり、（５）は半導体装置の第２態様のさらに他の実施例を示している。
【図１２】半導体装置の半導体装置の第２態様のさらに他の実施例を概略的に示す断面図である。
【図１３】ＮｃｈトＭＯＳランジスタのＣ−Ｖ特性を示す図であり、縦軸は容量（Ｆ）、横軸はゲート電圧（Ｖ）を示す。
【符号の説明】
【０１２９】
１，３１  Ｐ型シリコン基板
３，３３  Ｐ型ウェル
５，３５  Ｎ型ウェル
９ｎ，３９ｎ  ＮｃｈＭＯＳトランジスタ
９ｐ，３９ｐ  ＰｃｈＭＯＳトランジスタ
１１，４１  ＭＯＳキャパシタ
１３ａ，１３ｂ，４３  ゲート酸化膜
１５ｎ，４５ｎ  Ｎ型ゲート電極
１５ｐ，４５ｐ  Ｐ型ゲート電極
１７ｎ，４７ｎ  Ｎ型高濃度拡散層
１７ｐ，４７ｐ  Ｐ型高濃度拡散層
１９，４９  層間絶縁膜
２１，５１  メタル配線
２３，２５，２７  フォトレジスト
【図１】
2009246014.tif 000003
【図２】
2009246014.tif 000004
【図３】
2009246014.tif 000005
【図４】
2009246014.tif 000006
【図５】
2009246014.tif 000007
【図６】
2009246014.tif 000008
【図７】
2009246014.tif 000009
【図８】
2009246014.tif 000010
【図９】
2009246014.tif 000011
【図１０】
2009246014.tif 000012
【図１１】
2009246014.tif 000013
【図１２】
2009246014.tif 000014
【図１３】
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