(57)【要約】【課題】  簡単かつ小型な構成で、可変負荷容量の可変範囲に制限されることなく、微小な遅延時間を高精度かつ広い可変幅で連続的に設定可能とする。【解決手段】  入力端子と出力端子との間に並列に接続され、それぞれ単独動作させたときに入力端子の入力信号を遅延時間Ｔa ，Ｔb （Ｔa ＞Ｔb ）で出力端子に出力する遅延部Ａおよび遅延部Ｂと、アナログ制御信号Ｘ，Ｙを入力し、その差分（Ｘ−Ｙ）に応じて遅延部Ａおよび遅延部Ｂに流れる電流量を変化させ、遅延時間Ｔa ，Ｔb 間で差分（Ｘ−Ｙ）に応じて連続的に変化する遅延時間を設定する電流制御部とを備える。【選択図】        図１
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【特許請求の範囲】
【請求項１】
入力端子と出力端子との間に並列に接続され、それぞれ単独動作させたときに入力端子の入力信号を遅延時間Ｔa ，Ｔb （Ｔa ＞Ｔb ）で出力端子に出力する遅延部Ａおよび遅延部Ｂと、
アナログ制御信号Ｘ，Ｙを入力し、その差分（Ｘ−Ｙ）に応じて前記遅延部Ａおよび前記遅延部Ｂに流れる電流量を変化させ、前記遅延時間Ｔa ，Ｔb 間で差分（Ｘ−Ｙ）に応じて連続的に変化する遅延時間を設定する電流制御部と
を備えたことを特徴とする可変遅延回路。
【請求項２】
請求項１に記載の可変遅延回路において、
前記電流制御部は、ベースにアナログ制御信号Ｘ，Ｙを入力する２つのトランジスタのコレクタを前記遅延部Ａおよび前記遅延部Ｂに接続し、共通エミッタを電流源に接続した構成である
ことを特徴とする可変遅延回路。
【請求項３】
請求項１に記載の可変遅延回路において、
前記遅延部Ａおよび前記遅延部Ｂの前段にそれぞれバッファ回路を接続し、各バッファ回路を介して前記入力端子と前記遅延部Ａおよび前記遅延部Ｂを接続した構成である
ことを特徴とする可変遅延回路。
【請求項４】
請求項１に記載の可変遅延回路において、
前記遅延部Ａに負荷容量を接続し、前記遅延時間Ｔa ，Ｔb がＴa ＞Ｔb となるように設定する構成である
ことを特徴とする可変遅延回路。
【請求項５】
請求項１に記載の可変遅延回路において、
前記遅延部Ｂにピーキング容量を接続し、前記遅延時間Ｔa ，Ｔb がＴa ＞Ｔb となるように設定する構成である
ことを特徴とする可変遅延回路。
【請求項６】
請求項１に記載の可変遅延回路において、
前記遅延部Ｂにピーキングコイルを接続し、前記遅延時間Ｔa ，Ｔb がＴa ＞Ｔb となるように設定する構成である
ことを特徴とする可変遅延回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力信号を遅延させ、かつ遅延時間を制御できる可変遅延回路に関する。
【背景技術】
【０００２】
光送受信システムでは、光伝送路の経路長差、波長分散等によるスキュー、半導体集積回路内における配線長差によるスキューなどを補償するために、入力信号やクロック信号に対して微小な遅延時間を高精度かつ広い可変幅で設定できる可変遅延回路が必要である。
【０００３】
図９は、従来の可変遅延回路の構成例を示す（非特許文献１）。
図において、従来の可変遅延回路は、インバータに可変負荷容量を接続した複数の遅延回路９１をカスケードに接続し、各遅延回路９１の出力をそれぞれ分岐してセレクタ９２に入力し、その１つを選択して出力することにより、各遅延回路の容量値と遅延回路の段数に応じた遅延時間を設定する構成である。
【非特許文献１】P.Chen,et al.,"A Portable Digitally Controlled Oscillator Using Novel Varactors", IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS-II:EXPRESS BRIEFS, VOL.52,NO.5,MAY 2005
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来の可変遅延回路は、遅延回路の段数に応じて遅延時間の可変幅を広くとることができるが、各遅延回路の遅延時間が固定であれば、最小遅延幅は１つの遅延回路に設定される遅延時間に制限される。
【０００５】
また、可変負荷容量を用いて遅延時間を設定する構成では、負荷容量の可変範囲に制限があるため、１段での可変幅が小さくなり、広い可変幅を得るためには多段に接続する必要があった。一方、１段で広い可変幅を得るためには大きな容量を用いればよいが、高速信号を扱う場合に波形が劣化する問題があった。さらに、遅延時間を高精度に制御するためには、回路構成が複雑になり、回路面積が増大する問題があった。
【０００６】
本発明は、簡単かつ小型な構成で、可変負荷容量の可変範囲に制限されることなく、微小な遅延時間を高精度かつ広い可変幅で連続的に設定することができる可変遅延回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の可変遅延回路は、入力端子と出力端子との間に並列に接続され、それぞれ単独動作させたときに入力端子の入力信号を遅延時間Ｔa ，Ｔb （Ｔa ＞Ｔb ）で出力端子に出力する遅延部Ａおよび遅延部Ｂと、アナログ制御信号Ｘ，Ｙを入力し、その差分（Ｘ−Ｙ）に応じて遅延部Ａおよび遅延部Ｂに流れる電流量を変化させ、遅延時間Ｔa ，Ｔb 間で差分（Ｘ−Ｙ）に応じて連続的に変化する遅延時間を設定する電流制御部とを備える。
【０００８】
電流制御部は、ベースにアナログ制御信号Ｘ，Ｙを入力する２つのトランジスタのコレクタを遅延部Ａおよび遅延部Ｂに接続し、共通エミッタを電流源に接続した構成である。
【０００９】
遅延部Ａおよび遅延部Ｂの前段にそれぞれバッファ回路を接続し、各バッファ回路を介して入力端子と遅延部Ａおよび遅延部Ｂを接続した構成としてもよい。
【００１０】
遅延部Ａに負荷容量を接続するか、遅延部Ｂにピーキング容量を接続するか、遅延部Ｂにピーキングコイルを接続し、遅延時間Ｔa ，Ｔb がＴa ＞Ｔb となるように設定する構成としてもよい。
【発明の効果】
【００１１】
本発明の可変遅延回路は、それぞれ固有の遅延時間Ｔa ，Ｔb （Ｔa ＞Ｔb ）を有する遅延部Ａおよび遅延部Ｂに流れる電流を、電流制御部を用いてアナログ制御信号Ｘ，Ｙの差分に応じて制御することにより、遅延時間Ｔa ，Ｔb の範囲内で連続的に遅延時間を変化させることができる。これにより、簡単かつ小型な構成で、微小な遅延時間を高精度かつ広い可変幅で連続的に可変させることができる。
【発明を実施するための最良の形態】
【００１２】
（第１の実施形態）
図１は、本発明の可変遅延回路の第１の実施形態を示す。
図において、入力端子ＩＮと出力端子ＯＵＴとの間に、遅延部Ａ１１と遅延部Ｂ１２が並列に接続される。遅延部Ａ１１と遅延部Ｂ１２は、それぞれ固有の遅延時間Ｔa ，Ｔb （Ｔa ＞Ｔb ）を有し、それぞれ単独動作させたときに入力端子の入力信号を遅延時間Ｔa ，Ｔb （Ｔa ＞Ｔb ）で出力端子に出力する。遅延部Ａ１１と遅延部Ｂ１２には電流制御部１３が接続される。電流制御部１３は、アナログ制御信号Ｘ，Ｙを入力し、その差分（Ｘ−Ｙ）に応じて遅延部Ａ１１と遅延部Ｂ１２に流れる電流量を変化させ、遅延時間Ｔa ，Ｔb 間で差分（Ｘ−Ｙ）に応じて連続的に変化する遅延時間を設定する。
【００１３】
（第２の実施形態）
図２は、本発明の可変遅延回路の第２の実施形態を示す。
本実施形態の特徴は、第１の実施形態における遅延部Ａ１１と遅延部Ｂ１２の前段にバッファ回路１４，１５を接続し、各バッファ回路１４，１５を介して入力端子ＩＮと遅延部Ａ１１および遅延部Ｂ１２とを接続したところにある。これにより、並列接続される遅延部Ａ１１および遅延部Ｂ１２の回路構成にかかわらず互いの干渉を回避することができる。
【００１４】
（遅延部の構成例）
図３は、図１および図２に示す遅延部Ａ１１および遅延部Ｂ１２の第１の構成例（基本構成）を示す。遅延部の基本構成は、差動トランジスタ回路を用いたバッファ回路であり、差動入力ＩＮ，ＩＮを差動トランジスタ２１，２２の各ベースに接続し、各コレクタから所定の遅延を有する差動出力ＯＵＴ，ＯＵＴを取り出す構成である。
【００１５】
図４に示す遅延部の第２の構成例は、図３のバッファ回路に負荷容量３１，３２を接続した構成である。その充放電時間に相当する立ち上がり時間Ｔr 、立ち下がり時間Ｔf の分だけ遅延時間が増加する。図５に示す遅延部の第３の構成例は、図３のバッファ回路にピーキング容量３３を接続した構成である。ピーキング容量３３は、Ｔr,Ｔf を減少させるように働くため、遅延時間が減少する。図６に示す遅延部の第３の構成例は、図３のバッファ回路にピーキングコイル３４，３５を接続した構成である。ピーキングコイル３４，３５も同様にＴr,Ｔf を減少させるように働くため、遅延時間が減少する。
【００１６】
この負荷容量３１，３２を用いた構成を遅延部Ａ１１とし、ピーキング容量３３またはピーキングコイル３４，３５を用いた構成を遅延部Ｂ１２として組み合わせることにより、それぞれに設定される固有の遅延時間Ｔa ，Ｔb について、Ｔa ＞Ｔb となるように設定することができる。さらに、負荷容量３１，３２、ピーキング容量３３、ピーキングコイル３４，３５の各値を大きくすることにより、遅延時間Ｔa ，Ｔb をそれぞれ大きくし、可変遅延範囲を広げることができる。
【００１７】
（実施例構成）
図７は、本発明の可変遅延回路の実施例構成を示す。
図７において、本実施例構成の遅延部Ａ１１、遅延部Ｂ１２、電流制御部１３、バッファ回路１４，１５は、図２に示す第２の実施形態に対応する。また、遅延部Ａ１１は、図４に示す差動トランジスタ２１，２２と負荷容量３１，３２を用いた構成であり、遅延部Ｂ１２は図５に示す差動トランジスタ２３，２４とピーキング容量３３を用いた構成である。なお、遅延部Ｂ１２のピーキング容量３３は、図６に示すピーキングコイル３４，３５に代えてもよい。これにより、遅延部Ａ１１と遅延部Ｂ１２の遅延時間Ｔa ，Ｔb は、Ｔa ＞Ｔb の関係になるように設定される。
【００１８】
電流制御部１３は、差動トランジスタ２１，２２の共通エミッタにコレクタが接続され、ベースにアナログ制御信号Ｘが接続されるトランジスタ２５と、差動トランジスタ２３，２４の共通エミッタにコレクタが接続され、ベースにアナログ制御信号Ｙが接続されるトランジスタ２６と、トランジスタ２５，２６の共通エミッタに接続される電流源４１により構成される。
【００１９】
このアナログ制御信号Ｘ，Ｙに十分な差、例えば± 100ｍＶ程度の差がある場合には、トランジスタ２５，２６がスイッチとして動作し、遅延部Ａ１１だけまたは遅延部Ｂ１２だけに電流が流れ、遅延時間ｔは、
ｔ＝Ｔa またはｔ＝Ｔb 
に設定される。一方、アナログ制御信号Ｘ，Ｙが同じ大きさ、またはその差が小さい場合には、遅延部Ａ１１および遅延部Ｂ１２にはその差分（Ｘ−Ｙ）に応じた電流が流れ、
Ｔa ＞ｔ＞Ｔb 
となる遅延時間ｔが設定される。
【００２０】
図８は、本発明の可変遅延回路の動作例を示す。ここでは、10Ｇbit/s の１ビット分のパルスを示す。アナログ制御信号Ｘ，Ｙの差分（Ｘ−Ｙ）が０のとき、遅延時間ｔは、
ｔ＝（Ｔa＋Ｔb)／２
となる。この状態から、例えばＹを固定してＸを増やしていけば遅延時間ｔはＴa に近づき、Ｘが所定値を超えると遅延時間ｔはＴa に等しくなり、逆にＸを減らしていけば遅延時間ｔはＴb に近づき、やがて遅延時間ｔはＴb に等しくなる。すなわち、差分（Ｘ−Ｙ）がおよそ０〜± 100ｍＶの範囲にあるとき、遅延時間ｔは、
Ｔa ＞ｔ＞Ｔb 
となり、それ以上の差分（± 100ｍＶ）になると、遅延時間は、
ｔ＝Ｔa またはｔ＝Ｔb 
となることが確認された。このときの可変遅延範囲は10ｐｓ程度であった。
【００２１】
なお、この可変遅延回路を多段接続することにより、さらに大きな可変遅延量を連続的に設定することができる。
【図面の簡単な説明】
【００２２】
【図１】本発明の可変遅延回路の第１の実施形態を示す図。
【図２】本発明の可変遅延回路の第２の実施形態を示す図。
【図３】遅延部の第１の構成例（基本構成）を示す図。
【図４】遅延部の第２の構成例を示す図。
【図５】遅延部の第３の構成例を示す図。
【図６】遅延部の第４の構成例を示す図。
【図７】本発明の可変遅延回路の実施例構成を示す図。
【図８】本発明の可変遅延回路の動作例を示す図。
【図９】従来の可変遅延回路の構成例を示す図。
【符号の説明】
【００２３】
１１  遅延部Ａ
１２  遅延部Ｂ
１３  電流制御部
１４，１５  バッファ回路
２１，２２  差動トランジスタ
２３，２４  差動トランジスタ
２５，２６  トランジスタ
３１，３２  負荷容量
３３  ピーキング容量
３４，３５  ピーキングコイル
４１  電流源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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