(57)【要約】      （修正有）【課題】歪みの少ないゲート電極を有するＥＥＰＲＯＭやＮＡＮＤフラッシュメモリ等の半導体装置およびその製造方を提供する。【解決手段】半導体基板１１と、半導体基板１１の主面に、第１ゲート絶縁膜１２を介して形成された第１ゲート電極１３と、第１ゲート電極１３上に第２ゲート絶縁膜１６を介して形成された第２ゲート電極１７と、第２ゲート電極１７上に形成されるとともに、中央部が外周部より厚く、且つ第２ゲート電極１７内に２段凸状に突出したシリサイド膜１８と、第１ゲート電極１３と、第２ゲート電極１７と、シリサイド膜１８の側壁にそれぞれ形成された酸化膜２１と、第１ゲート電極１３および第２ゲート電極１７を挟むようにゲート長方向に沿って形成されたソースドレイン不純物層１９と、を具備する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の主面に、第１ゲート絶縁膜を介して形成された第１ゲート電極と、
前記第１ゲート電極上に第２ゲート絶縁膜を介して形成された第２ゲート電極と、
前記第２ゲート電極上に形成されるとともに、中央部が外周部より厚く、且つ前記第２ゲート電極内に２段凸状に突出したシリサイド膜と、
前記第１ゲート電極と、前記第２ゲート電極と、前記シリサイド膜の側壁にそれぞれ形成された酸化膜と、
前記第１ゲート電極および前記第２ゲート電極を挟むようにゲート長方向に沿って形成されたソース不純物層と、ドレイン不純物層と、
を具備することを特徴とする半導体装置。
【請求項２】
半導体基板と、
前記半導体基板の主面に、第１ゲート絶縁膜を介して形成された第１ゲート電極と、
前記第１ゲート電極上に第２ゲート絶縁膜を介して形成された第２ゲート電極と、
前記第２ゲート電極上に形成され、中央部に貫通孔を有する絶縁膜と、
前記貫通孔を含む前記絶縁膜上に形成されるとともに、中央部が外周部より厚く、且つ前記貫通孔を通って前記２ゲート電極内に突出したシリサイド膜と、
前記第１ゲート電極と、前記第２ゲート電極と、前記シリサイド膜の側壁にそれぞれ形成された酸化膜と、
前記第１ゲート電極および前記第２ゲート電極を挟むようにゲート長方向に沿って形成されたソース不純物層と、ドレイン不純物層と、
を具備することを特徴とする半導体装置。
【請求項３】
半導体基板と、
前記半導体基板の主面に、第１ゲート絶縁膜を介して形成された第１ゲート電極と、
前記第１ゲート電極上に第２ゲート絶縁膜を介して形成された第２ゲート電極と、
前記第２ゲート電極上に形成されるとともに、中央部が外周部より厚いシリサイド膜と、
前記シリサイド膜上に形成され、前記第２ゲート電極より不純物濃度の高いポリシリコン膜と、
前記第１ゲート電極と、前記第２ゲート電極と、前記シリサイド膜と、前記ポリシリコン膜の側壁にそれぞれ形成された酸化膜と、
前記第１ゲート電極および前記第２ゲート電極を挟むようにゲート長方向に沿って形成されたソース不純物層と、ドレイン不純物層と、
を具備することを特徴とする半導体装置。
【請求項４】
半導体基板の主面に第１ゲート絶縁膜を介して第１ゲート電極材料膜を形成し、素子分離領域の前記第１ゲート電極材料膜をエッチングして、第１ゲート電極を分離形成する工程と、
前記半導体基板の前記素子分離領域に、素子分離溝を形成し、前記素子分離溝に絶縁膜を埋め込んで、素子分離層を形成する工程と、
前記第１ゲート電極を覆うように、第２ゲート絶縁膜を介して第２ゲート電極材料膜を形成する工程と、
前記第２ゲート電極材料膜上に、ゲート領域の中央部が外周部より前記第２ゲート電極材料膜側に厚いシリサイド膜を形成し、前記シリサイド膜上に絶縁膜を形成する工程と、
前記絶縁膜に、第２ゲート電極パターンを形成した後、前記絶縁膜をマスクとして、前記シリサイド膜と、前記第２ゲート電極材料膜と、前記第１ゲート電極材料膜とを異方性エッチングし、第２ゲート電極および前記第１ゲート電極を分離形成する工程と、
前記シリサイド膜と、前記第２ゲート電極と、前記第１ゲート電極とを熱酸化し、前記シリサイド膜と前記第２ゲート電極との反応により、前記シリサイド膜を前記第２ゲート電極内へ突出させる工程と、
前記基板の素子領域に、前記基板と逆導電型の不純物イオンを注入し、ソース不純物層と、ドレイン不純物層とを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項５】
前記第２ゲート電極材料膜上に、ゲート領域の中央部が外周部より前記第２ゲート電極材料膜側に厚いシリサイド膜を形成する工程は、
前記第２ゲート電極材料膜に、前記ゲート領域の中央部に前記ゲート領域の幅より狭い開口を有する凹部を形成し、前記凹部を含む前記第２ゲート電極材料膜上に、前記シリサイド膜を形成することにより行い、
または、前記ゲート領域の中央部に前記ゲート領域の幅より狭い貫通孔を有する絶縁膜を形成し、前記貫通孔を含む前記絶縁膜上に前記シリサイド膜を形成することにより行うことを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体装置として、浮遊ゲート電極と、制御ゲート電極と、制御ゲート電極を低抵抗化するための金属膜が積層されたゲート電極を有し、電気的に書き換え可能なメモリトランジスタを用いた不揮発性半導体記憶装置ＥＥＰＲＯＭ（Electrically Erasable Programmable Read only Memory）が知られている。
【０００３】
不揮発性半導体記憶装置では、ゲート電極を形成した後に、異方性エッチングによるダメージ回復、浮遊ゲート電極からの側壁を介したリーク電流の防止などを目的に、ゲート電極を熱酸化し、ゲート電極の側壁に酸化膜を形成している。
【０００４】
然しながら、素子の微細化によりゲート長が短くなるにつれて、ゲート電極の熱酸化工程における制御ゲート電極とシリサイド膜との反応が面内で不均一になり、ゲート電極が歪むという問題がある。
【０００５】
ゲート電極が歪むと、ゲート電極に対してセルフアライン方式で、半導体基板にソースドレイン領域を形成するための不純物イオンを注入する際に、イオン注入に対して影が生じるので、半導体基板に不純物が注入されなくなる領域が発生し、トランジスタとして動作しなくなる問題がある。
【０００６】
これに対して、制御ゲート電極としての正常な形状および寸法を保つことのできる不揮発性半導体記憶装置が知られている（例えば、特許文献１参照。）。
【０００７】
特許文献１に開示された不揮発性半導体記憶装置は、制御ゲート電極を低抵抗化するための金属膜としてＷ／Ｓｉ組成比が２．４以下のタングステンシリサイド膜を有し、タングステンシリサイド膜の側壁を側壁膜で覆うことにより、ゲート電極の熱酸化工程でタングステンシリサイド膜が酸化されないようにしている。
【０００８】
然しながら、特許文献１に開示された不揮発性半導体記憶装置は、素子の微細化によりゲート長が短くなるにつれて、ゲート電極の熱酸化工程において、依然として制御ゲート電極とシリサイド膜との反応の不均性によるゲート電極の歪みが無視できなくなる問題がある。
【特許文献１】特開２００５−４４８４４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、歪みの少ないゲート電極を有する半導体装置およびその製造方を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の一態様の半導体装置は、半導体基板と、前記半導体基板の主面に、第１ゲート絶縁膜を介して形成された第１ゲート電極と、前記第１ゲート電極上に第２ゲート絶縁膜を介して形成された第２ゲート電極と、前記第２ゲート電極上に形成されるとともに、中央部が外周部より厚く、且つ前記第２ゲート電極内に２段凸状に突出したシリサイド膜と、前記第１ゲート電極と、前記第２ゲート電極と、前記シリサイド膜の側壁にそれぞれ形成された酸化膜と、前記第１ゲート電極および前記第２ゲート電極を挟むようにゲート長方向に沿って形成されたソース不純物層と、ドレイン不純物層と、を具備することを特徴としている。
【００１１】
本発明の別態様の半導体装置は、半導体基板と、前記半導体基板の主面に、第１ゲート絶縁膜を介して形成された第１ゲート電極と、前記第１ゲート電極上に第２ゲート絶縁膜を介して形成された第２ゲート電極と、前記第２ゲート電極上に形成され、中央部に貫通孔を有する絶縁膜と、前記貫通孔を含む前記絶縁膜上に形成されるとともに、中央部が外周部より厚く、且つ前記貫通孔を越えて通って前記２ゲート電極内に突出したシリサイド膜と、前記第１ゲート電極と、前記第２ゲート電極と、前記シリサイド膜の側壁にそれぞれ形成された酸化膜と、前記第１ゲート電極および前記第２ゲート電極を挟むようにゲート長方向に沿って形成されたソース不純物層と、ドレイン不純物層と、を具備することを特徴としている。
【００１２】
本発明の更に別態様の半導体装置は、半導体基板と、前記半導体基板の主面に、第１ゲート絶縁膜を介して形成された第１ゲート電極と、前記第１ゲート電極上に第２ゲート絶縁膜を介して形成された第２ゲート電極と、前記第２ゲート電極上に形成されるとともに、中央部が外周部より厚いシリサイド膜と、前記シリサイド膜上に形成され、前記第２ゲート電極より不純物濃度の高いポリシリコン膜と、前記第１ゲート電極と、前記第２ゲート電極と、前記シリサイド膜と、前記ポリシリコン膜の側壁にそれぞれ形成された酸化膜と、前記第１ゲート電極および前記第２ゲート電極を挟むようにゲート長方向に沿って形成されたソース不純物層と、ドレイン不純物層と、を具備することを特徴としている。
【００１３】
本発明の一態様の半導体装置の製造方法は、半導体基板の主面に第１ゲート絶縁膜を介して第１ゲート電極材料膜を形成し、素子分離領域の前記第１ゲート電極材料膜をエッチングして、第１ゲート電極を分離形成する工程と、前記半導体基板の前記素子分離領域に、素子分離溝を形成し、前記素子分離溝に絶縁膜を埋め込んで、素子分離層を形成する工程と、前記第１ゲート電極を覆うように、第２ゲート絶縁膜を介して第２ゲート電極材料膜を形成する工程と、前記第２ゲート電極材料膜上に、ゲート領域の中央部が外周部より前記第２ゲート電極材料膜側に厚いシリサイド膜を形成し、前記シリサイド膜上に絶縁膜を形成する工程と、前記絶縁膜に、第２ゲート電極パターンを形成した後、前記絶縁膜をマスクとして、前記シリサイド膜と、前記第２ゲート電極材料膜と、前記第１ゲート電極材料膜とを異方性エッチングし、第２ゲート電極および前記第１ゲート電極を分離形成する工程と、前記シリサイド膜と、前記第２ゲート電極と、前記第１ゲート電極とを熱酸化し、前記シリサイド膜と前記第２ゲート電極との反応により、前記シリサイド膜を前記第２ゲート電極内へ突出させる工程と、前記基板の素子領域に、前記基板と逆導電型の不純物イオンを注入し、ソース不純物層と、ドレイン不純物層とを形成する工程と、を有することを特徴としている。
【発明の効果】
【００１４】
本発明によれば、歪みの少ないゲート電極を有する半導体装置およびその製造方が得られる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１６】
本発明の実施例１について図１乃至図１０を用いて説明する。図１は不揮発性半導体記憶装置を示す断面図で、図１（ａ）はビット線方向に沿って切断した断面図、図１（ｂ）はワード線方向に沿って切断した断面図、図２は不揮発性半導体記憶装置を示す回路図、図３は不揮発性半導体記憶装置を示す平面図、図４乃至図９は不揮発性半導体記憶装置の製造工程の要部を順に示す断面図、図１０は本実施例の効果を比較例と対比して示す図で、図１０（ａ）が本実施例を示す図、図１０（ｂ）が比較例を示す図である。
【００１７】
本実施例は、半導体装置が不揮発性半導体記憶装置で、複数のメモリトランジスタをそれらのソース、ドレイン拡散層を隣接するもの同士で共用する形で直列接続してＮＡＮＤセルを構成するＮＡＮＤ型ＥＥＰＲＯＭの場合の例である。  
始めに、図２および図３を用いて、ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイについて説明する。
【００１８】
図２に示すように、ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイは、浮遊ゲート電極と制御ゲート電極が積層されたＮチャネルＭＯＳトランジスタからなる複数個のメモリトランジスタＣＧ1.1、ＣＧ2.1、ＣＧ3.1…ＣＧｎ.1が直列に接続され、一端側のドレインが選択用のＮＭＯＳトランジスタＳＧ１.1を介してビット線コンタクトによりビット線ＢＬ１に接続され、他端側のソースが選択用のＮＭＯＳトランジスタＳＧ２.1を介してソース線コンタクトによりソース線Ｓに、それぞれ接続されて１つのＮＡＮＤ型メモリセルを構成している。
【００１９】
同様に、２列目のＳＧ1.2、ＣＧ1.2、ＣＧ2.2、ＣＧ3.2…ＣＧn.2、ＳＧ2.2も１つのＮＡＮＤ型メモリセルを構成し、ＮＡＮＤ型メモリセル群が複数個アレイ状に配置され、メモリセルアレイを構成している。
【００２０】
図３に示すように、メモリセルアレイは、各トランジスタが半導体基板の同一ウェル領域に形成されており、メモリトランジスタＣＧ1.1、ＣＧ2.1、ＣＧ3.1…、ＣＧn.1（ＣＧ1.2、ＣＧ2.2、ＣＧ3.2…ＣＧn.2）の制御ゲート電極は、ビット線ＢＬに対して略直交する行方向に連続的に配設されてワード線ＷＬ１、ＷＬ2、…ＷＬnとなっている。
【００２１】
また、選択トランジスタＳＧ1.1、ＳＧ1.2（ＳＧ1.2、ＳＧ2.2）の制御ゲート電極も同様に連続的に配設されて選択線ＳＬ１、ＳＬ２となっている。  
各メモリセルの浮遊ゲート電極は、破線のハッチングで示すように、トランジスタ毎に制御ゲート電極下で分離独立している。
【００２２】
図１に示すように、本実施例の不揮発性半導体記憶装置１０は、半導体基板１１、例えばＰ型シリコン基板（Ｐ型ウエル）の主面に設けられた素子領域１１ａ上にトンネル酸化膜（第１ゲート絶縁膜）１２を介して形成されたポリシリコンの浮遊ゲート電極（第１ゲート電極）１３と、素子分離領域１１ｂに形成された溝に絶縁膜を埋め込んでなる素子分離層（ＳＴＩ：Shallow Trench Isolation)１５と、浮遊ゲート電極１３を覆うようにＯＮＯ（ＳｉＯ２／ＳｉＮ／ＳｉＯ２）膜（第２ゲート絶縁膜）１６を介して形成されたポリシリコンの制御ゲート電極（第２ゲート電極）１７と、を具備している。
【００２３】
更に、制御ゲート電極１７上に形成されるとともに、中央部が外周部より厚く、且つ制御ゲート電極１７内に２段凸状に突出した２段凸状突出部１８ａを有するタングステンシリサイド膜１８と、浮遊ゲート電極１３および制御ゲート電極１７を挟むように素子領域１１ａに形成され、半導体基板１１と逆導電型のＮ型不純物層１９と、を具備している。
【００２４】
素子分離領域１１ｂの溝には、内側に形成されたシリコン酸化膜２０を介して、絶縁膜、例えばＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜が埋め込まれている。  
浮遊ゲート電極１３および制御ゲート電極１７のビット線方向の側壁には、異方性エッチングによるダメージ回復、浮遊ゲート電極からの側壁を介したリーク電流の防止などを目的に、熱酸化法によるシリコン酸化膜２１が形成されている。
【００２５】
タングステンシリサイド膜１８上に、層間絶縁膜２２、例えばＴＥＯＳ膜が形成されている。  
不純物層１９は、メモリセル用トランジスタおよび選択用トランジスタのソース、およびドレインとなる不純物拡散層である。
【００２６】
本明細書では、浮遊ゲート電極１３、制御ゲート電極１７、およびタングステンシリサイド膜１８を総称して、ゲート電極とも称する。
【００２７】
次に、不揮発性半導体記憶装置１０の製造方法について、図４乃至図１０を用いて説明する。
【００２８】
図４に示すように、周知のプロセスにより、半導体基板１１上に第１ゲート絶縁膜となるトンネル酸化膜１２、浮遊ゲート電極となるポリシリコン膜３１、図示されない素子分離絶縁層１５、第２ゲート絶縁膜となるＯＮＯ膜１６、制御ゲート電極１７となるポリシリコン膜３３を形成する。
【００２９】
具体的には、Ｐ型シリコン基板（Ｐ型ウエル）上に熱酸化法により、例えば厚さ４〜２０ｎｍ程度のシリコン酸化膜を形成する。次に、このシリコン酸化膜を、ＮＨ3ガスを用いて窒化処理した後、更に、酸化処理することによりオキシナイトライド膜に置換する。このオキシナイトライド膜が、第１ゲート絶縁膜として働き、一般に、トンネル酸化膜と称される。
【００３０】
次に、トンネル酸化膜１２上に、ＣＶＤ（Chemical Vapor Deposition）法により、例えば厚さ１０〜５００ｎｍ程度のポリシリコン膜３１、シリコン窒化膜（図示せず）およびシリコン酸化膜（図示せず）を順次形成する。  
このアモルファスシリコン膜３１が、浮遊ゲート電極１３となる第１ゲート電極材料膜である。
【００３１】
次に、ストライプ状の素子分離領域１１ｂに開口を有するレジスト膜（図示せず）を用いて、フッ素系ガスを用いたＲＩＥ法（Reactive Ion Etching）によりシリコン酸化膜をエッチングし、このシリコン酸化膜をマスクとして、フッ素系ガスを用いたＲＩＥ法によりシリコン窒化膜をエッチングする。
【００３２】
次に、このシリコン窒化膜およびシリコン酸化膜をマスクとして、ＲＩＥ法により、ポリシリコン膜３１、トンネル酸化膜１２をエッチングする。  
ポリシリコン膜３１のエッチングは、塩素系／フッ素系ガス、例えばＨＢｒ／ＣＦ４／Ｃｌ２ガスを用いてＲＩＥ法により行う。
【００３３】
次に、ポリシリコン膜３１をマスクとして、塩素系／フッ素系ガスを用いたＲＩＥ法により、半導体基板１１を異方性エッチングし、図示されない素子分離溝を形成する。
【００３４】
これにより、ストライプ状のパターンの素子領域１１ａが形成される。第１ゲート電極材料膜のポリシリコン膜３１も、素子領域１１ａと同じストライプ状のパターンに加工されるが、この段階では、まだＮＡＮＤセル内のメモリトランジスタ毎に分離されていない。
【００３５】
次に、素子分離溝の内側を熱酸化してシリコン酸化膜２０形成した後に、素子分離溝に絶縁膜（図示せず）を埋め込む。
【００３６】
次に、アモルファスシリコン膜３１を覆うように、ＣＶＤ法により、例えば厚さ５〜３０ｎｍ程度のＯＮＯ膜１６を形成する。  
次に、ＯＮＯ膜１６上に、ＣＶＤ法により、例えば厚さ１０〜５００ｎｍ程度のポリシリコン膜３３を形成する。このアモルファスシリコン膜３３が、制御ゲート電極１７となる第２ゲート電極材料膜である。
【００３７】
次に、図５に示すように、ポリシリコン膜３３上に、ゲート電極が形成されるゲート領域３４の中央部にゲート領域３４の幅Ｗ１より狭い幅Ｗ２の開口３５ａを有するレジスト膜３５を形成する。
【００３８】
次に、図６に示すように、レジスト膜３５をマスクとして、塩素系／フッ素系ガスを用いたＲＩＥ法により、ポリシリコン膜３３を途中まで異方性エッチングし、幅Ｗ２、深さＬ１の凹部３３ａを形成する。
【００３９】
次に、図７に示すように、凹部３３ａを含むポリシリコン膜３３上に、例えばＣＶＤ法により、例えば厚さ１０〜５００ｎｍ程度のタングステンシリサイド膜３７を形成する。次に、タングステンシリサイド膜３７上に、例えばＣＶＤ法によりＴＥＯＳ膜（絶縁膜）３８を形成する。  
次に、ＴＥＯＳ膜３８上に、ゲート領域３４にゲート電極パターン、即ち素子分離領域１１ｂに対して略直角な方向にストライプ状の開口を有するレジスト膜３９を形成する。
【００４０】
次に、図８に示すように、レジスト膜３９をマスクとして、フッ素系ガスを用いたＲＩＥ法により、ＴＥＯＳ膜３８をエッチングする。  
次に、ＴＥＯＳ膜３８をマスクとして、ＲＩＥ法により、タングステンシリサイド膜３７、ポリシリコン膜３３、ＯＮＯ膜１６、ポリシリコン膜３１を順次異方性エッチングすることにより、制御ゲート電極１７を分離形成し、浮遊ゲート電極１３をＮＡＮＤセル内のメモリトランジスタ毎に分離する。
【００４１】
次に、図９に示すように、ＲＩＥエッチングによるダメージを回復させゲート絶縁膜の耐圧を向上させるなどの目的で、ゲート電極を熱酸化し、浮遊ゲート電極１３、制御ゲート電極１７、タングステンシリサイド膜１８の側壁にシリコン酸化膜２１をそれぞれ形成する。シリコン酸化膜２１は、後酸化膜とも呼ばれている。
【００４２】
後酸化工程において、制御ゲート電極１７のポリシリコン膜とタングステンシリサイド膜１８との反応が生じ、ポリシリコンがタングステンシリサイド中へ吸い上げられて移動する現象が生じる。
【００４３】
タングステンシリサイド膜３７は、予めポリシリコン膜３３の凹部３３ａに埋め込まれて、ゲート領域３４の中央部が外周部より制御ゲート電極１７のポリシリコン側に厚くなるように設定されているので、中央部で制御ゲート電極１７のポリシリコンとタングステンシリサイド膜３７との接触面積が大きくなる。
【００４４】
その結果、制御ゲート電極１７のポリシリコンとタングステンシリサイド膜３７の反応が、ゲート領域３４の中央部で起こりやすくなり、制御ゲート電極１７の両側から中央部に向かってポリシリコンを均等に移動させることが可能である。
【００４５】
従って、タングステンシリサイド膜３７は、ポリシリコンを吸収して太鼓状に膨張し、中央部が外周部より厚く、且つ制御ゲート電極１７内に２段凸状に突出した２段凸状突出部１８ａを有するタングステンシリサイド膜１８になる。
【００４６】
次に、素子領域１１ａに、浮遊ゲート電極１３および制御ゲート電極１７と自己整合的にＮ型不純物、例えば砒素（Ａｓ）をイオン注入し、浮遊ゲート電極１３および制御ゲート電極１７を挟むように、半導体基板１１と逆導電型のＮ型不純物層１９を形成する。
【００４７】
これにより、図１に示す浮遊ゲート電極１３と制御ゲート電極１７が積層され、制御ゲート電極１７上に形成されるとともに、中央部が外周部より厚く、且つ制御ゲート電極１７内に２段凸状に突出したタングステンシリサイド膜１８を有する不揮発性半導体記憶装置１０が得られる。
【００４８】
図１０は本実施例の効果を比較例と対比して示す図で、図１０（ａ）が本実施例を示す図、図１０（ｂ）が比較例を示す図である。  
本明細書では、比較例とは、タングステンシリサイド膜が制御ゲート電極１７内に２段凸状に突出した２段凸状突出部１８ａを有しない不揮発性半導体記憶装置を意味している。始めに、比較例について説明する。
【００４９】
図１０（ｂ）に示すように、比較例では、タングステンシリサイド膜の厚さは一定なので、後酸化工程において、ポリシリコン膜とタングステンシリサイド膜との反応は、界面状態などによって均一に進まず、ポリシリコンの移動が左右どちらかに偏ってしまう。
【００５０】
即ち、タングステンシリサイド膜４０は、多くのポリシリコンが移動した側がより膨張して厚い不均一部４０ａが形成され、アンバランスになる。  
その結果、制御ゲート電極１７に歪みが発生し、制御ゲート電極１７はポリシリコンの移動が偏った方に、例えばくの字状に湾曲してしまう。
【００５１】
一方、図１０（ａ）に示すように、本実施例では、タングステンシリサイド膜１８は、中央部が外周部より厚く、且つ制御ゲート電極１７内に２段凸状に突出し、ほぼ左右対称でバランスが良いので、制御ゲート電極１７が歪む恐れは皆無である。
【００５２】
ここで、ポリシリコン膜３３の凹部３３ａの幅Ｗ２は、小さ過ぎても大き過ぎても制御ゲート電極１７の歪みを抑制する効果が薄れるので、ゲート領域３４の幅Ｗ１の１／２程度が適当である。
【００５３】
比較例では、ゲート領域３４の幅Ｗ１が２００ｎｍ程度から、制御ゲート電極１７の歪みが発生し始め、１５０ｎｍ程度以下になると制御ゲート電極１７の歪みが多発する傾向が見られた。  
一方、本実施例では、ゲート領域３４の幅Ｗ１が１５０ｎｍ程度以下でも、制御ゲート電極１７の歪みの発生は見られなかった。
【００５４】
従って、ゲート電極に対してセルフアライン方式で、半導体基板１１の素子領域１１ａにソースドレインを形成するための不純物イオン注入を支障なく行うことが可能である。
【００５５】
以上説明したように、本実施例によれば、ポリシリコン膜３３に、ゲート領域３４の中央部にゲート領域３４の幅Ｗ１より狭い幅Ｗ２の開口を有する凹部３３ａを形成し、凹部３３ａを含むポリシリコン膜３３上に、タングステンシリサイド膜３７を形成している。
【００５６】
その結果、浮遊ゲート電極１３および制御ゲート電極１７の後酸化工程において、中央部が外周部より厚く、且つ制御ゲート電極１７内に２段凸状に突出し、ほぼ左右対称でバランスの良いタングステンシリサイド膜１８が得られる。  
従って、歪みの少ないゲート電極を有する不揮発性半導体記憶装置１０およびその製造方が得られる。
【００５７】
ゲート電極に対してセルフアライン方式で、半導体基板１１の素子領域１１ａにソースドレインとなる不純物層１９を形成するための不純物イオン注入を支障なく行うことができるので、ばらつきの少ない安定した動作のメモリセルトランジスタが得られる。
【００５８】
更に、制御ゲート電極１７とタングステンシリサイド膜１８との接触面積が大きくなるので、制御ゲート電極１７とタングステンシリサイド膜１８のコンタクト抵抗を小さくすることもできる利点がある。
【００５９】
微細化によりチップサイズが小さく、集積度の高い不揮発性半導体記憶装置を提供することができる。
【００６０】
ここでは、シリサイド膜が、タングステンシリサイド膜である場合について説明したが、Ｔｉ、Ｎｉ、Ｃｏ、Ｔａ、Ｍｏなどのシリサイド膜であっても構わない。
【００６１】
第１および第２ゲート電極材料膜が、ポリシリコンである場合について説明したが、アモルファスシリコンであっても構わない。
【００６２】
第２ゲート絶縁膜が、ＯＮＯ膜である場合について説明したが、酸化アルミニウム（Ａｌ２Ｏ３）膜または単層のシリコン酸化膜であっても構わない。
【００６３】
また、不揮発性半導体記憶装置１０がＮＡＮＤ型のＥＥＰＲＯＭである場合について説明したが、ＮＯＲ型や単体型のＥＥＰＲＯＭなどであっても構わない。
【実施例２】
【００６４】
本発明の実施例２について図１１乃至図１４を用いて説明する。図１１は不揮発性半導体記憶装置をビット線方向に沿って切断した断面図、図１２乃至図１６は不揮発性半導体記憶装置の製造工程の要部を示す断面図である。
【００６５】
本実施例において、上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。  
本実施例が実施例１と異なる点は、第２ゲート電極とシリサイド膜との間に、貫通孔を有する絶縁膜を形成したことにある。
【００６６】
即ち、図１１に示すように、本実施例の不揮発性半導体記憶装置５０は、制御ゲート電極１７上に形成され、中央部に貫通孔５１ａを有するシリコン窒化膜（絶縁膜）５１と、貫通孔５１ａを含むシリコン窒化膜５１上に形成されるとともに、中央部が外周部より厚く、且つ貫通孔５１ａを通って制御ゲート電極１７内に突出した突出部５２ａを有するタングステンシリサイド膜５２とを具備している。
【００６７】
次に、不揮発性半導体記憶装置５０の製造方法について、図１２乃至図１６を用いて説明する。
【００６８】
図１２に示すように、図４と同様にして半導体基板１１上にトンネル酸化膜１２、ポリシリコン膜３１、図示されない素子分離絶縁膜１５、ＯＮＯ膜１６、ポリシリコン膜３３を形成した後、ポリシリコン膜３３上に、例えばＣＶＤ法により、厚さ５〜５０ｎｍ程度のシリコン窒化膜５３を形成する。
【００６９】
次に、図１３に示すように、シリコン窒化膜５３上に、ゲート領域３４の中央部にゲート領域３４の幅Ｗ１より狭い幅Ｗ２の開口５４ａを有するレジスト膜５４を形成する。
【００７０】
次に、図１４に示すように、レジスト膜５４をマスクとして、フッ素系ガスを用いたＲＩＥ法により、シリコン窒化膜５３を異方性エッチングし、幅Ｗ２の貫通孔５３ａを形成する。
【００７１】
次に、図１５に示すように、貫通孔５３ａを含むシリコン窒化膜５３上に、例えばＣＶＤ法によりタングステンシリサイド膜５５を形成する。  
次に、タングステンシリサイド膜５５上に、例えばＣＶＤ法によりＴＥＯＳ膜５６を形成する。  
次に、ＴＥＯＳ膜５６上に、ゲート領域３４にゲート電極パターン、即ち素子分離領域１１ｂに対して略直角な方向にストライプ状の開口を有するレジスト膜５７を形成する。
【００７２】
次に、図１６に示すように、レジスト膜５７をマスクとして、フッ素系ガスを用いたＲＩＥ法により、ＴＥＯＳ膜５６をエッチングする。  
次に、ＴＥＯＳ膜５６をマスクとして、ＲＩＥ法により、タングステンシリサイド膜５５、ポリシリコン膜３３、ＯＮＯ膜１６、ポリシリコン膜３１を順次異方性エッチングすることにより、制御ゲート電極１７を分離形成し、浮遊ゲート電極１３をＮＡＮＤセル内のメモリトランジスタ毎に分離する。
【００７３】
次に、図９と同様にして、浮遊ゲート電極１３および制御ゲート電極１７の側壁に、熱酸化法によりシリコン酸化膜２１を形成する。  
ここで、制御ゲート電極１７のポリシリコンは、シリコン窒化膜５１の貫通孔５１ａを通してタングステンシリサイド膜５５と接触している部分のみ反応する。  
即ち、タングステンシリサイド膜５５と接触していない制御ゲート電極１７の両側のポリシリコンは反応しない。
【００７４】
その結果、タングステンシリサイド膜５５は、中央部が外周部より厚く、且つ貫通孔５１ａを通って制御ゲート電極１７内に突出し、左右対称でバランスが良いので、制御ゲート電極１７が歪む恐れは皆無である。
【００７５】
これにより、図１１に示す、制御ゲート電極１７上に貫通孔５１ａを有するシリコン窒化膜５１と、中央部が外周部より厚く、且つ貫通孔５１ａを通して制御ゲート電極１７内に突出した状突出部５２ａを有するタングステンシリサイド膜５２とを有する不揮発性半導体記憶装置５０が得られる。
【００７６】
ここで、シリコン窒化膜５３の貫通孔５３ａの幅Ｗ２は、小さいほど制御ゲート電極１７の歪みを抑制する効果が得られる。  
然し、小さすぎると制御ゲート電極１７とタングステンシリサイド膜５２のコンタクト抵抗が高くなり、大きすぎると制御ゲート電極１７の歪みを抑制する効果が薄れるので、ゲート領域３４の幅Ｗ１の１／２〜１／３程度が適当である。
【００７７】
以上説明したように、本実施例では、タングステンシリサイド膜５２と制御ゲート電極１７との間に形成され、貫通孔５１ａを有するシリコン窒化膜５１を具備している。  
これにより、ポリシリコンとタングステンシリサイドとの反応量が少なくなるので、反応が制御しやすくなり、制御ゲート電極１７の歪みがより抑制できるという利点がある。
【実施例３】
【００７８】
本発明の実施例３について図１７乃至図２０を用いて説明する。図１７は不揮発性半導体記憶装置をビット線方向に沿って切断した断面図、図１８乃至図２０は不揮発性半導体記憶装置の製造工程の要部を示す断面図である。
【００７９】
本実施例において、上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。  
本実施例が実施例１と異なる点は、シリサイド膜上に制御ゲート電極となるポリシリコン膜より不純物濃度の高いポリシリコン膜を形成したことにある。
【００８０】
即ち、図１７に示すように、本実施例の不揮発性半導体記憶装置７０は、制御ゲート電極１７上に形成されるとともに、中央部が外周部より厚いタングステンシリサイド膜７１と、タングステンシリサイド膜７１上に形成され、制御ゲート電極１７のポリシリコン膜３３より不純物濃度の高いポリシリコン膜７２とを具備している。
【００８１】
次に、不揮発性半導体記憶装置７０の製造方法について、図１８乃至図２０を用いて説明する。
【００８２】
図１８に示すように、図４と同様にして半導体基板１１上にトンネル酸化膜１２、ポリシリコン膜３１、図示されない素子分離絶縁膜１５、ＯＮＯ膜１６、ポリシリコン膜３３を形成した後、ポリシリコン膜３３上に、例えばＣＶＤ法によりタングステンシリサイド膜７３を形成する。
【００８３】
次に、タングステンシリサイド膜７３上に、例えばＣＶＤ法により、制御ゲート電極１７となるポリシリコン膜３３より不純物の濃度の高いポリシリコン膜７４を形成する。
【００８４】
次に、図１９に示すように、ポリシリコン膜７４上に、例えばＣＶＤ法によりＴＥＯＳ膜７５を形成する。  
次に、ＴＥＯＳ膜７５上に、ゲート領域３４にゲート電極パターン、即ち素子分離領域１１ｂに対して略直角な方向にストライプ状の開口を有するレジスト膜７６を形成する。
【００８５】
次に、図２０に示すように、レジスト膜７６をマスクとして、フッ素系ガスを用いたＲＩＥ法により、ＴＥＯＳ膜７５をエッチングする。  
次に、ＴＥＯＳ膜７５をマスクとして、ＲＩＥ法により、タングステンシリサイド膜７３、ポリシリコン膜３３、ＯＮＯ膜１６、ポリシリコン膜３１を順次異方性エッチングすることにより、制御ゲート電極１７を分離形成し、浮遊ゲート電極１３をＮＡＮＤセル内のメモリトランジスタ毎に分離する。
【００８６】
次に、図９と同様にして、浮遊ゲート電極１３および制御ゲート電極１７の側壁に、熱酸化法によりシリコン酸化膜２１を形成する。  
ここで、タングステンシリサイド膜７１は、上面および下面がポリシリコン膜で挟まれているので、ポリシリコンが両面より移動するとことができるので、上下のバランスが良くなる。  
更に、不純物濃度の高いポリシリコン膜７２から多くのポリシリコンがダングステンシリサイド膜７１に移動し、制御ゲート電極１７からのポリシリコンの移動が少なくなるので、制御ゲート電極１７側の界面での不均一性が抑えられ、ゲート電極が歪む恐れは皆無である。
【００８７】
これにより、図１７に示す、中央部が外周部より厚いタングステンシリサイド膜７１と、制御ゲート電極１７のポリシリコン膜３３より不純物濃度の高いポリシリコン膜７２とを具備する不揮発性半導体記憶装置７０が得られる。
【００８８】
以上説明したように、本実施例では、タングステンシリサイド膜７１上に制御ゲート電極１７のポリシリコン膜３３より不純物濃度の高いポリシリコン膜７２を形成したので、制御ゲート電極１７からのポリシリコンの移動を少なくして、制御ゲート電極１７側の界面の不均一性を抑えることができる利点がある。
【００８９】
更に、ポリシリコン膜３３の開口３３ａまたはシリコン窒化膜５３の貫通孔５３ａが不要であり、製造工程が簡単になる利点がある。
【図面の簡単な説明】
【００９０】
【図１】本発明の実施例に係る不揮発性半導体記憶装置を示す図で、図１（ａ）はビット線方向に沿って切断した断面図、図１（ｂ）はワード線方向に沿って切断した断面図。
【図２】本発明の実施例に係る不揮発性半導体記憶装置を示す回路図。
【図３】本発明の実施例１に係る不揮発性半導体記憶装置を示す平面図。
【図４】本発明の実施例１に係る不揮発性半導体記憶装置の製造工程の要部を順に示す断面図。
【図５】本発明の実施例１に係る不揮発性半導体記憶装置の製造工程の要部を順に示す断面図。
【図６】本発明の実施例１に係る不揮発性半導体記憶装置の製造工程の要部を順に示す断面図。
【図７】本発明の実施例１に係る不揮発性半導体記憶装置の製造工程の要部を順に示す断面図。
【図８】本発明の実施例１に係る不揮発性半導体記憶装置の製造工程の要部を順に示す断面図。
【図９】本発明の実施例１に係る不揮発性半導体記憶装置の製造工程の要部を順に示す断面図。
【図１０】本発明の実施例１に係る不揮発性半導体記憶装置の効果を比較例と対比して示す図で、図４（ａ）が本実施例を示す図、図４（ｂ）が比較例を示す図。
【図１１】本発明の実施例２に係る不揮発性半導体記憶装置をビット線方向に沿って切断した断面図。
【図１２】本発明の実施例２に係る不揮発性半導体記憶装置の製造工程の要部を順に示す断面図。
【図１３】本発明の実施例２に係る不揮発性半導体記憶装置の製造工程の要部を順に示す断面図。
【図１４】本発明の実施例２に係る不揮発性半導体記憶装置の製造工程の要部を順に示す断面図。
【図１５】本発明の実施例２に係る不揮発性半導体記憶装置の製造工程の要部を順に示す断面図。
【図１６】本発明の実施例２に係る不揮発性半導体記憶装置の製造工程の要部を順に示す断面図。
【図１７】本発明の実施例３に係る不揮発性半導体記憶装置をビット線方向に沿って切断した断面図。
【図１８】本発明の実施例３に係る不揮発性半導体記憶装置の製造工程の要部を順に示す断面図。
【図１９】本発明の実施例３に係る不揮発性半導体記憶装置の製造工程の要部を順に示す断面図。
【図２０】本発明の実施例３に係る不揮発性半導体記憶装置の製造工程の要部を順に示す断面図。
【符号の説明】
【００９１】
１０、５０、７０  不揮発性半導体装置
１１  半導体基板
１１ａ  素子領域
１１ｂ  素子分離領域
１２  トンネル酸化膜（第１ゲート絶縁膜）
１３  浮遊ゲート電極（第１ゲート電極）
１５  素子分離層（ＳＴＩ）
１６  ＯＮＯ膜（第２ゲート絶縁膜）
１７  制御ゲート電極（第２ゲート電極）
１８、３７、４０、５２、５５、７１、７３  タングステンシリサイド膜
１８ａ  ２段凸状突出部
１９  不純物層
２０、２１  シリコン酸化膜
２２  層間絶縁膜
３１  ポリシリコン膜（第１ゲート電極材料膜）
３３  ポリシリコン膜（第２ゲート電極材料膜）
３３ａ  凹部
３４  ゲート領域
３５、３９、５４、５７、７６  レジスト膜
３５ａ、５４ａ  開口
３８、５６、７５  ＴＥＯＳ膜（絶縁膜）
４０ａ  不均一部
５１、５３  シリコン窒化膜（絶縁膜）
５１ａ、５３ａ  貫通孔
５２  突出部
７２、７４  ポリシリコン膜
【図１】
2009246281.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
2009246281.tif 000017
【図１６】
2009246281.tif 000018
【図１７】
2009246281.tif 000019
【図１８】
2009246281.tif 000020
【図１９】
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【図２０】
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