(57)【要約】【課題】周波数オフセットによるジッタ耐性の低下を防止するクロックデータリカバリー回路を提供する。【解決手段】ディジタル制御発振器１０７における発振周波数の変化が矩形パルス状になるようにし、その周波数変化パルスの高さと幅を制御パラメータとしてディジタル制御回路１０４、１０５、１０６に与える。【選択図】    図１
2009088950.tif 000002
【特許請求の範囲】
【請求項１】
直列に入力されるデータ列からそのデータ列に含まれるクロックを再生するクロックデータリカバリー回路であって、
前記データ列と再生クロックとの位相を比較する位相比較器と、
制御信号に応じて発振周波数が制御され、再生クロックを出力するディジタル制御発振器と、
前記位相比較器の出力、及び前記ディジタル制御発振器において発振周波数を変化させる期間を制御する第１の制御情報と発振周波数の周波数変化ステップ数を制御する第２の制御情報とからなる２つの制御情報が入力され、これらの出力及び制御情報に基づいて前記制御信号を生成するディジタル制御回路と
を具備したことを特徴とするクロックデータリカバリー回路。
【請求項２】
前記ディジタル制御回路は、
前記位相比較器の出力からランダムジッタ成分を取り除くジッタ除去フィルタと、
前記ジッタ除去フィルタの出力と前記第１の制御情報とから再生クロックの位相を増減させるための第１の周波数増減パルスを生成する位相調整パルス生成回路と、
前記第１の周波数増減パルスを一定期間累積加算して再生クロックとデータ列の平均周波数のずれを検出し、このずれを補正するための第２の周波数増減パルスを生成する周波数差検出フィルタと、
前記第１、第２の周波数増減パルスと前記第２の制御情報とから前記ディジタル制御発振器に入力するための制御信号を生成する制御信号生成回路とを具備し、
前記位相調整パルス生成回路は、前記ジッタ除去フィルタの出力を通過させた後に前記第１の制御情報に応じた期間経過した後、その変化を打ち消す制御パルスを生成し、
前記制御信号生成回路は前記第１の周波数増減パルスに前記第２の制御情報のステップ数を乗じる演算を行うことを特徴とする請求項１に記載のクロックデータリカバリー回路。
【請求項３】
前記ディジタル制御回路は、
前記位相比較器の出力からランダムジッタ成分を取り除くジッタ除去フィルタと、
前記ジッタ除去フィルタの出力から再生クロックの位相を増減させるための第１の周波数増減パルスを生成する第１の位相調整パルス生成回路と、
前記ジッタ除去フィルタの出力から周波数オフセットを補償するための第２の周波数増減パルスを生成する第２の位相調整パルス生成回路と、
前記第１、第２の周波数増減パルスを一定期間累積加算して再生クロックとデータ列の平均周波数のずれを検出し、このずれを補正するための第３の周波数増減パルスを生成する周波数差検出フィルタと、
前記第１、第２、第３の周波数増減パルスと前記第２の制御情報とから前記ディジタル制御発振器に入力するための制御信号を生成する制御信号生成回路とを具備し、
前記第１の位相調整パルス生成回路は前記ジッタ除去フィルタの出力を通過させた後に前記第１の制御情報により定められる期間よりも短い期間経過した後にその変化を打ち消す制御パルスを生成し、
前記第２の位相調整パルス生成回路は前記ジッタ除去フィルタの出力を通過させた後に前記第１の制御情報により定められる期間経過した後その変化を打ち消す制御パルスを生成し、
前記制御信号生成回路は前記第１の周波数増減パルスに前記第２の制御情報のステップ数を乗じる演算を行うことを特徴とする請求項１に記載のクロックデータリカバリー回路。
【請求項４】
前記ディジタル制御回路は、
前記位相比較器の出力からランダムジッタ成分を取り除くジッタ除去フィルタと、
前記ジッタ除去フィルタの出力を第１の記憶回路に記憶し、前記ジッタ除去フィルタ出力と第１の記憶回路の出力とから再生クロックの位相を増減させるための第１の周波数増減パルスを生成する位相調整パルス生成回路と、
前記ジッタ除去フィルタの出力を第２の記憶回路に記憶し、前記ジッタ除去フィルタの出力と第２の記憶回路の出力とから周波数オフセットを補償するための第２の周波数増減パルスを生成する周波数補間回路と、
前記第１、第２の記憶回路の出力を一定期間累積加算して再生クロックとデータ列の平均周波数のずれを検出し、このずれを補正するための第３の周波数増減パルスを生成する周波数差検出フィルタと、
前記第１、第２、第３の周波数増減パルスと前記第２の制御情報とから前記ディジタル制御発振器に入力するための制御信号を生成する制御信号生成回路とを具備し、
前記周波数補間回路は前記第１の制御情報により定められる期間よりも離れた間隔で前記ジッタ除去フィルタの出力を受け取った場合には前記第２の記憶回路の内容を初期化し、
前記制御信号生成回路は前記第１の周波数増減パルスに前記第２の制御情報のステップ数を乗算することを特徴とする請求項１に記載のクロックデータリカバリー回路。
【請求項５】
前記周波数補間回路は、
２つのパルスを生成する２つの記憶回路と、
前記第１の制御情報が入力される２つのタイマを具備し、
２つの記憶回路によって生成されるパルスの長さが２つのタイマで制限されることを特徴とする請求項４記載のクロックデータリカバリー回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力データ列からそのデータを読み込むためのクロックを再生するクロックデータリカバリー回路に関し、特にシリアルデータ伝送回路の受信部に用いられる。
【背景技術】
【０００２】
ディジタルデータを高速シリアル伝送する場合、クロックを送らずに、データだけを送り、受信側でデータ列からクロックを再生することが一般に行われている。受信データ列からそのデータを読み込むためのクロックを再生する回路をクロックデータリカバリー回路（ＣＤＲ）と呼ぶ。ＣＤＲにおける再生クロック生成方法には、内蔵発振器の周波数を制御するＰＬＬ型と、外部から供給される基準クロックの位相を可変遅延回路や移相回路でずらすＤＬＬ型とがある。また、その制御方式には、大きく分けて、アナログ方式とディジタル方式とがあり、ＰＬＬ型はアナログ方式、ＤＬＬ型はディジタル方式による制御に適している。
【０００３】
ディジタル方式による制御は、機器の環境変化や部品となる半導体製造工程におけるバラツキの影響を少なくできるため、様々な分野に用いられており、ＣＤＲも例外ではない。しかし、従来のディジタル制御型ＣＤＲは、ＤＬＬを用いて基準クロックの位相をずらして制御するので、周波数オフセットやスプレッドスペクトラムクロッキング（ＳＳＣ）によってジッタ耐性が低下するという欠点がある。ここでいう周波数オフセットとは、受信データに含まれるクロック周波数の規定通信レート（ビットレート）からのずれであり、また、ジッタ耐性とは、データを特定のビット誤り率以下で送受信可能な最大正弦波ジッタ振幅である。
【０００４】
なお、特許文献１にはＤＬＬ型ＣＤＲの一例が開示されている。これに記載されているＤＬＬ型ＣＤＲでは、第１位相進み信号あるいは第１位相遅れ信号にパルスを挿入して第２位相進み信号あるいは第２位相遅れ信号を生成するパルス挿入回路と、第２位相進み信号と第２位相遅れ信号とに基づいて、再生クロックと基準クロックとの周波数差に対応するデータと再生クロックの周波数が基準クロックの周波数に対して高いかあるいは低いかを表わす極性データとを含む周波数差情報を生成する周波数差生成回路とを具備し、パルス挿入回路は、周波数差情報に基づいて前記周波数差を補正する周期を算出し、前記周期内に第１位相進み信号あるいは第１位相遅れ信号が入力されない場合に前記極性データに応じて前記パルスを挿入するようにしている。
【特許文献１】特開２００５−６４７３９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は上記のような事情を考慮してなされたものであり、その目的は、周波数オフセットを低減してジッタ耐性の向上を図ることができるクロックデータリカバリー回路を提供することである。
【課題を解決するための手段】
【０００６】
本発明のクロックデータリカバリー回路は、直列に入力されるデータ列からそのデータ列に含まれるクロックを再生するクロックデータリカバリー回路であって、前記データ列と再生クロックとの位相を比較する位相比較器と、制御信号に応じて発振周波数が制御され、再生クロックを出力するディジタル制御発振器と、前記位相比較器の出力、及び前記ディジタル制御発振器において発振周波数を変化させる期間を制御する第１の制御情報と発振周波数の周波数変化ステップ数を制御する第２の制御情報とからなる２つの制御情報が入力され、これらの出力及び制御情報に基づいて前記制御信号を生成するディジタル制御回路とを具備したことを特徴とする。
【発明の効果】
【０００７】
本発明によれば、周波数オフセットを低減してジッタ耐性の向上を図ることができるクロックデータリカバリー回路を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照して本発明を実施形態により説明する。この説明に際して、全図にわたり共通する部分には共通する参照符号を付して重複する説明は省略する。
【０００９】
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係るクロックデータリカバリー回路（以下、ＣＤＲと称する）１００の構成を示すブロック回路図である。図１において、１０１は位相比較器、１０２は直並列（シリアル−パラレル）変換器、１０３は不規則ジッタ（ＲＪ）除去フィルタ、１０４は位相調整パルス発生器、１０５は周波数差検出フィルタ、１０６は制御信号生成回路、１０７はディジタル制御発振器（ＤＣＯ）、１０８は分周器である。
【００１０】
位相比較器１０１は、ビット直列入力データａとディジタル制御発振器１０７で生成されるクロック（再生クロック）ｈの位相を比較する。すなわち、位相比較器１０１は、データの１ビット期間の中心に対するクロックのエッジ（ここでは便宜上、立ち下がりエッジとする）の位相の遅れ、進みをクロックｈに同期したビット直列出力信号ｂ、ｂ´として直並列変換器１０２に供給する。
【００１１】
直並列変換器１０２は、ビット直列信号ｂ、ｂ´をビット並列信号ｃ、ｃ´に変換し、再生クロックｈを分周器１０８で分周した分周クロックｉの立ち上がりエッジに同期して出力する。ビット並列信号ｃ、ｃ´は、ジッタ除去フィルタ１０３に入力される。
【００１２】
ジッタ除去フィルタ１０３は、ビット並列信号ｃの１ワードに含まれる符号１の数からビット並列信号ｃ´の１ワードに含まれる符号１の数を引き算した差を累積加算する。そして、累積加算された値が、予め定められた正負の閾値を超えると、位相アップダウン信号ｄ、ｄ´をそれぞれ有効にし、内部に累積した値を零に戻す。ジッタ除去フィルタ１０３の出力ｄ、ｄ´は、位相調整パルス発生器１０４と周波数差検出フィルタ１０５とに入力される。
【００１３】
位相調整パルス発生器１０４には周波数増減時間幅ＴD（第１の制御情報）が制御パラメータとして入力され、位相調整パルス発生器１０４は周波数増減パルスｅ0、ｅ1、ｅ0´、ｅ1´を出力する。これらのパルスのうち、パルスｅ0とｅ1（周波数増加パルス）はディジタル制御発振器１０７における発振周波数を増加させ、パルスｅ0´とｅ1´（周波数減少パルス）は逆に減少させる。位相調整パルス発生器１０４は、ジッタ除去フィルタ１０３の出力ｄが立ち上がると、分周クロックｉの１周期だけｅ0を１にする。そして、位相調整パルス発生器１０４は、次に、出力ｄが立ち上がってから時間がＴDだけ経過すると、分周クロックｉの１周期だけパルスｅ1´を１にする。ＴDの期間内に再び出力ｄが立ち上がると、最後に立ち上がった出力ｄのエッジからＴDの期間が開始され、その間はパルスｅ0、ｅ1´は共に立ち上がらない。
【００１４】
一方、ジッタ除去フィルタ１０３の他方の出力ｄ´が立ち上がると、位相調整パルス発生器１０４は、まず分周クロックｉの１周期だけパルスｅ0´を１にする。出力ｄ´が立ち上がってから時間がＴDだけ経過すると、位相調整パルス発生器１０４は、分周クロックｉの１周期だけパルスｅ1を１にする。ＴDの期間内に再びｄ´が立ち上がると、最後に立ち上がったｄ´のエッジからＴDの期間が開始され、その間はパルスｅ0´、ｅ1は共に立ち上がらない。周波数増減パルスｅ0、ｅ1、ｅ0´、ｅ1´は制御信号生成回路１０６に入力される。
【００１５】
制御信号生成回路１０６には、制御パラメータとして周波数増減ステップ数ｎ（第２の制御情報）が入力される。制御信号生成回路１０６は、周波数増減パルスｅ0、ｅ1、ｅ0´、ｅ1´に対して周波数増減ステップ数ｎをそれぞれ掛け算し、周波数差検出フィルタ１０５の出力ｆ、ｆ´と共にｎ×（ｅ0＋ｅ1−ｅ0´−ｅ1´）＋ｆ−ｆ´の演算処理を施し、制御信号生成回路１０６の内部に予め記憶していた分周クロックｉの１サイクル前の出力ｇに加算した上で、新たな信号ｇとして出力すると共に内部に記憶する。
【００１６】
周波数差検出フィルタ１０５には、周波数増減時間幅ＴDと周波数増減ステップ数ｎが制御パラメータとして入力される。周波数差検出フィルタ１０５は、ジッタ除去フィルタ１０３の出力ｄとｄ´とをそれぞれＴDの長さに伸長し、両者にｎを掛けてから引き算することにより、制御信号生成回路１０６の内部でパルスｅ0、ｅ1、ｅ0´、ｅ1´に施されている処理を再現し、その差を一定期間累積加算して正負の閾値と比較することにより、平均周波数の増分がディジタル制御発振器１０７の発振周波数の最小変化幅ＦSの２分の１以上になったかどうかを判定する。そして、その符号が正ならばｆを、負ならばｆ´を分周クロックｉの１周期だけ１にして、ディジタル制御発振器１０７の発振周波数をＦSだけ増減する。制御信号生成回路１０６の出力ｇはディジタル制御発振器１０７に入力され、ディジタル制御発振器１０７の出力ｈの周波数が出力ｇにより制御される。
【００１７】
なお、図１のＣＤＲでは、図示しないリセット回路により、ディジタル制御発振器１０７の発振周波数がビットレートに十分近い周波数ｆ0になるようにリセットされる。
【００１８】
図２は、図１に示したＣＤＲの動作の一例を示すタイミングチャートである。図２は、常に再生クロックｈの位相が入力データａのデータに含まれる送信クロック（具体的にはデータの各ビット区間の中心）に対して遅れていると仮定した場合を示している。図２に示すように、ディジタル制御発振器１０７の発振周波数は、期間ＴDの間にｎＦSだけパルス状に変化し、再生クロックの位相は、この周波数パルスの期間にランプ状に一定の傾斜で変化する。位相の変化量は、ｎＦS×ＴDで表される。リセット解除後のディジタル制御発振器１０７の周波数ｆ0により、再生クロックの位相は時々刻々変化するが、ここではｆ0により変化する位相をφ0と定め、この基準位相からのずれを再生クロックの位相として示している。
【００１９】
図３は、図１のＣＤＲ内の位相比較器１０１の具体的な回路構成の一例を示している。図３において、１０９ａ〜１０９ｆはＤ型フリップフロップであり、１１０ａ及び１１０ｂは排他的論理和（イクスクルーシブＯＲ）ゲートである。図３において、ビット直列入力データａはＤ型フリップフロップ１０９ａ、１０９ｃにそれぞれ入力される。Ｄ型フリップフロップ１０９ａには同期信号として再生クロックｈが入力され、Ｄ型フリップフロップ１０９ｃには同期信号として再生クロックｈの反転信号が入力される。そして、上記両フリップフロップ１０９ａ、１０９ｃの出力は、Ｄ型フリップフロップ１０９ｂ、１０９ｄにそれぞれ入力される。このうち、Ｄ型フリップフロップ１０９ｃの出力は、再生データとして図示しない他の回路に供給される。上記両フリップフロップ１０９ｂ、１０９ｄには同期信号として再生クロックｈがそれぞれ入力される。フリップフロップ１０９ｄの出力はフリップフロップ１０９ａの出力と共に排他的論理和ゲート１１０ａに入力され、かつフリップフロップ１０９ｄの出力はフリップフロップ１０９ｂの出力と共に排他的論理和ゲート１１０ｂに入力される。上記両排他的論理和ゲート１１０ａ、１１０ｂの出力はＤ型フリップフロップ１０９ｅ、１０９ｆにそれぞれ入力される。上記両フリップフロップ１０９ｅ、１０９ｆには同期信号として再生クロックｈがそれぞれ入力される。ビット直列出力信号ｂ、ｂ´が上記両フリップフロップ１０９ｅ、１０９ｆから出力される。
【００２０】
図４は、図１のＣＤＲ内の直並列変換器１０２の具体的な回路構成の一例を示している。直並列変換器１０２はビット直列信号ｂから信号ｃを出力する図４（ａ）に示す回路部分と、ビット直列信号ｂ´から信号ｃ´を出力する図４（ｂ）に示す回路部分とを有し、図４（ａ）に示す回路部分はそれぞれ８個のＤ型フリップフロップ１１１ａ〜１１１ｈ及び１１２ａ〜１１２ｈからなり、図４（ｂ）に示す回路部分はそれぞれ８個のＤ型フリップフロップ１１３ａ〜１１３ｈ及び１１４ａ〜１１４ｈからなる。
【００２１】
図４（ａ）に示す回路部分では、それぞれ再生クロックｈを同期信号として使用した８個のＤ型フリップフロップ１１１ａ〜１１１ｈによりビット直列信号ｂを順次シフトして記憶し、それぞれ分周クロックｉを同期信号として使用した８個のＤ型フリップフロップ１１２ａ〜１１２ｈから８ビットの並列信号ｃとして出力する。同様に、図４（ｂ）に示す回路部分では、それぞれ再生クロックｈを同期信号として使用した８個のＤ型フリップフロップ１１３ａ〜１１３ｈによりビット直列信号ｂ´を順次シフトして記憶し、それぞれ分周クロックｉを同期信号として使用した８個のＤ型フリップフロップ１１４ａ〜１１４ｈから８ビットの並列信号ｃ´として出力する。
【００２２】
図５は、図１のＣＤＲ内のジッタ除去フィルタ１０３の具体的な回路構成の一例を示している。図５において、１１５は並列加減算回路、１１６はインバータ（複数ビット）、１１７ａ及び１１７ｂは桁上げ生成回路、１１８ａ及び１１８ｂはインバータ、１１９ａ及び１１９ｂは論理積（ＡＮＤ）ゲート、１２０はノア（ＮＯＲ）ゲート、１２１は論理積（ＡＮＤ）ゲート（複数ビット）、１２２はレジスタ、１２３ａ及び１２３ｂはＤ型フリップフロップである。
【００２３】
並列加減算回路１１５では、後述する累算結果ｍ″と直並列変換器１０２の出力ｃ、ｃ´との間で、ｍ＝ｍ″＋［ｃに含まれる１の数］−［ｃ´に含まれる１の数］の演算が２の補数表現を用いて行われる。なお、並列加減算回路については、例えば、並列加算回路が特開昭６３−２４１６３４号公報などに開示されている。減算は、補数の加算によっても実行可能である。加減算結果ｍは、閾値ｋと共に桁上げ生成回路１１７ａ、１１７ｂに入力される。
【００２４】
桁上げ生成回路１１７ａ、１１７ｂ内では、図５中に符号Ａ、Ｂで示した入力どうしの加算で生じる最上位桁からの桁上げ（キャリー）が計算される。このとき必ずしもＡ＋Ｂの和を計算する必要がないことはよく知られていて、その演算方法は桁上げ先見回路（キャリールックアヘッド）などに応用されている。負の二進数の加算においては、足される負の数の上位に１を継ぎ足して桁合わせが行われ、継ぎ足す１の数は、足される数どうしの桁数が一致すれば、いくらでもよい。
【００２５】
桁上げ生成回路１１７ａの２つの入力Ａ、Ｂには、前述のｍと閾値ｋ（＞０）とが入力される。ｍが負の数の場合、ｍ≧−ｋのときは、ｍ＋ｋ≧０だから、ｍ＋ｋの最上位桁（ＭＳＢ）の上位に暗黙のうちに無限に連なっている値が１の桁をすべて０に変えるために、桁上げ出力信号ＣＯは１になる。そうではなくて、ｍ＜−ｋならば、ｍ＋ｋ＜０になるから、ＣＯは０になる。ｍが負であることはそのＭＳＢが１であることによってわかるから、ｍのＭＳＢ＝１かつ、桁上げ生成回路１１７ａの出力ＣＯ＝０であることをインバータ１１８ａ及び論理積ゲート１１９ａで検出することにより、ｍ＜−ｋの場合が判定できる。
【００２６】
一方、桁上げ生成回路１１７ｂの２つの入力Ａ、Ｂにはｍとｋの反転信号（１の補数、すなわち−ｋ−１）とが入力されている。ｍが正の数の場合、ｍ≦ｋのときは、ｍ＋（−ｋ−１）＜０だから、ｍ＋（−ｋ−１）のＭＳＢの上位に暗黙のうちに無限に連なっている値が１の桁は、そのままでよく、桁上げ出力信号ＣＯは０になる。そうではなくて、ｍ＞ｋならば、ｍ＋（−ｋ−１）≧０だから、これらの符号桁をすべて０に変えるために、桁上げ出力信号ＣＯは１になる。ｍが正であることはそのＭＳＢが０であることによってわかるから、ｍのＭＳＢ＝０かつ、桁上げ生成回路１１７ｂの出力ＣＯ＝１であることをインバータ１１８ｂ及び論理積ゲート１１９ｂとで検出することにより、ｍ＞ｋの場合が判定できる。
【００２７】
こうして判定された結果は、それぞれＤ型フリップフロップ１２３ａ（ｍ＞ｋ）と、Ｄ型フリップフロップ１２３ｂ（ｍ＜−ｋ）とに記憶されると共に、ノアゲート１２０を介して論理積ゲート（複数ビット）１２１に与えられる。ノアゲート１２０の出力は、ｍ＞ｋまたはｍ＜−ｋのとき０になって、論理積ゲート１２１の出力ｍ´は０になり、次の再生クロックｉの立ち上がりでレジスタ１２２の記憶内容がクリアされる。そうではなくて、−ｋ≦ｍ≦ｋのときには、ｍ´＝ｍになり、並列加減算回路の出力ｍがレジスタ１２２に記憶される。レジスタ１２２の出力ｍ″は、再び並列加減算回路１１５に戻され、再生クロックｉが立ち上がるたびに累積加算が実行される。
【００２８】
図６は、図１のＣＤＲ内の位相調整パルス発生器１０４の具体的な回路構成の一例を示している。図６において、１２４ａ、１２４ｂは右シフタ、１２５ａ、１２５ｂはセレクタ（選択回路）、１２６ａ、１２６ｂはレジスタ、１２７ａ、１２７ｂ、１２８ａ、１２８ｂはともに反転入力（図中の小さい丸印）付き論理積ゲートである（以下、同様に、論理積ゲートが反転入力付きかどうかは、図中の小さい丸印で示されるため、説明を省略する）。
【００２９】
図６に示す位相調整パルス発生器１０４は、図２に示した周波数増減時間幅ＴDによる制御を実現するためのものである。位相調整パルス発生器１０４の出力は、最終的にすべて累積加算されるため、周波数増加パルスｅ0を出したら時間ＴD後には、周波数減少パルスｅ1´を出さねばならない。この動作は、ＴDを最下位桁（ＬＳＢ）から１が表現する数だけ連続するサーモメーターコードとすることで実現される。信号ｄが１のときには、セレクタ１２５ａは左側の入力を選択し、レジスタ１２６ａにＴDがロードされる。この値は、右シフタ１２４ａによって１桁だけ右シフトされて、セレクタ１２５ａの右側入力に戻される。このため、ｄ＝０のときには、クロックｉの立ち上がりに同期して、レジスタ１２６ａ内のデータは右にシフトしていく。
【００３０】
論理積ゲート１２７ａは、レジスタ１２６ａのＬＳＢが０でｄ＝１であることを検出し、周波数増加パルスｅ0を１にする。ＴDがロードされるとＬＳＢ＝１になるので、ｅ0＝１の期間はクロックの１周期だけである。この後、ｄ＝０になるとシフト動作が始まり、レジスタ１２６ａの内容が全て０になる前の状態、すなわち下位２ビットが０１であることが論理積ゲート１２８ａによって検出され、周波数減少パルスｅ1´が１になる。次のクロック周期でレジスタ１２６ａの全ビットが０になるから、ｅ1´＝１の期間も１周期だけである。これで初期状態に戻り、再びｄ＝１になると、上記の動作が繰り返される。レジスタ１２６ａ内に１のビットが残っている状態でｄ＝１になった場合は、パルスｅ0もｅ1´も立ち上がらずに、ｄ＝０になってからシフト動作が開始され、時間ＴDの期間が開始される。
【００３１】
右シフタ１２４ｂ、セレクタ（選択回路）１２５ｂ、レジスタ１２６ｂ、論理積ゲート１２７ｂ、１２８ｂからなるパルスｅ0´、ｅ1の生成部分についても動作は同じであるので、その説明は省略する。
【００３２】
図７は、図１のＣＤＲ内の周波数差検出フィルタ１０５の具体的な回路構成の一例を示している。図７において、１２９ａ、１２９ｂはパルス伸長回路、１３０ａ、１３０ｂ及び１３９ａ、１３９ｂは論理積ゲート、１３１は２の補数器、１３２ａ、１３２ｂ及び１３４は論理積ゲート（複数ビット）、１３３は論理和ゲート（複数ビット）、１３５は加算器、１３６はレジスタ、１３７はタイマ、１３８は比較器、１４０ａ、１４０ｂはＤ型フリップフロップである。
【００３３】
図７に示す周波数差検出フィルタ１０５は、信号ｄ、ｄ´から周波数の変化を算出し、その平均値から周波数を変更すべきかどうかを判定して、±１ステップすなわち±ＦSだけ周波数を増減させるための信号ｆ、ｆ´を生成する。位相調整パルス発生器１０４において、信号ｄ、ｄ´が上記の処理を受けるため、これらをそのまま累積加算したのでは、正確な周波数変化が測定できない。そこで、パルス伸長器１２９ａ、１２９ｂを用いてＴDだけ信号ｄ、ｄ´を伸長し、その結果が一致している区間を論理積ゲート１３０ａ、１３０ｂで除去する。論理積ゲート１３０ａ、１３０ｂの出力ｏ、ｏ´は、複数ビットを処理する論理積ゲート１３２ａ、１３２ｂの一方の入力端子にビット数分だけ拡張されて入力される。論理積ゲート１３２ａ、１３２ｂの出力は、複数ビットの論理和ゲート１３３によって論理和がとられる。論理積ゲート１３２ａ、１３２ｂそれぞれの他方の入力にはステップ数を制御する周波数増減ステップ数ｎとその符号を２の補数器１３１で反転したもの（−ｎ）とが入力されているから、論理和ゲート１３３の出力ｐは、−ｎ、０、ｎのいずれかになり、その時間幅が信号ｏ、ｏ´によって定められ、周波数の増減と同じ変化をするように制御される。
【００３４】
論理和ゲート１３３の出力ｐは、加算器１３５とレジスタ１３６及び論理積ゲート１３４からなる累積加算回路によって累積加算され、その結果ｒが比較器１３８に入力される。比較器１３８では、累積加算結果ｒと、閾値ｓ及びその符号反転信号−ｓとが比較され、この比較結果に応じて、判定信号ｕ、ｕ´が変化する。ｒ＞ｓのときはｕ＝１、そうでないときはｕ＝０、ｒ＜−ｓのときはｕ´＝１、そうでないときはｕ´＝０である。判定信号ｕは、タイマ１３７から出力されるタイミングパルスｔの間隔を動作クロックｉの周期単位で表した数の約半分に設定される。タイマ１３７は、分周クロックｉの立ち上がりを予め定められた数だけ繰り返し計数することにより、幅が分周クロックｉの１周期で間隔が一定のタイミングパルスｔを生成する。このタイミングパルスｔは、論理積ゲート１３４の反転入力と論理積ゲート１３９ａ、１３９ｂの一方の入力端子に供給されているので、レジスタ１３６はｔ＝１になるごとに内容がクリアされ、その直前の判定信号ｕ、ｕ´の値がＤ型フリップフロップ１４０ａ、１４０ｂに記憶されて、周波数増減パルスｆ、ｆ´として出力される。
【００３５】
図８は、図１のＣＤＲ内の制御信号生成回路１０６の具体的な回路構成の一例を示している。図８において、１４１ａ、１４１ｂは左シフタ、１４２ａ、１４２ｂは論理積ゲート、１４３ａ、１４３ｂは論理和ゲート、１４４は２の補数器、１４５ａ〜１４５ｆはセレクタ、１４６は論理和ゲート（複数ビット）、１４７は１加算回路（インクリメンタ）、１４８は１減算回路（デクリメンタ）、１４９は加算器、１５０はレジスタである。
【００３６】
図８に示す回路は、位相差調整パルス発生器１０４から出力される周波数増減パルスｅ0、ｅ1、ｅ0´、ｅ1´と周波数差検出フィルタ１０５から出力される周波数増減パルスｆ、ｆ´とを処理し、ディジタル制御発振器１０７に与える制御信号ｇを生成する。
【００３７】
ここで、周波数増減パルスｅ0、ｅ1にはそれぞれｎ、周波数増減パルスｅ0´、ｅ1´にはそれぞれ−ｎが掛け算されて、内部で合計される。この処理は次のように実行される。２の補数器１４４はｎの符号を反転して−ｎを生成する。左シフタ１４１ａ、１４１ｂ、論理積ゲート１４２ａ、１４２ｂ、セレクタ１４５ａ、１４５ｃからなる回路は、ｅ0＝ｅ1＝１、ｅ0´＝ｅ1´＝１のときに、それぞれｎ、−ｎを左シフトして２ｎ、−２ｎを生成する。そうでないときは、セレクタ１４５ａ、１４５ｃはそれぞれｎ、−ｎを出力する。
【００３８】
論理和ゲート１４３ａ、１４３ｂとセレクタ１４５ｂ、１４５ｄとからなる回路は、ｅ0＝ｅ1＝０、ｅ0´＝ｅ1´＝０のときに、それぞれセレクタ１４５ｂ、１４５ｄの右側入力を選択して、これらの出力を０にする。そうでないときは、セレクタ１４５ａ、１４５ｃの出力をそのまま論理和ゲート１４６に伝達する。１加算回路１４７とセレクタ１４５ｅとは、周波数増加パルスｆ＝１のときに論理和ゲート１４６の出力に１を足し、そうでないときはそのまま、１減算回路１４８とセレクタ１４５ｆに供給する。１減算回路１４８とセレクタ１４５ｆは、周波数減少パルスｆ´＝１のときにセレクタ１４５ｅの出力から１を引き、そうでないときはそのまま、加算器１４９に伝達する。
【００３９】
加算器１４９には、セレクタ１４５ｆの出力とレジスタ１５０の出力が入力され、その出力が再びレジスタ１５０に戻される。上記の動作により、加算器１４９とレジスタ１５０では、分周クロックｉの立ち上がりに同期して、ｎ×（ｅ0＋ｅ1−ｅ0´−ｅ1´）＋ｆ−ｆ´からなる式の値の累積加算が行われ、この累積加算が制御信号ｇとしてディジタル制御発振器１０７に与えられる。
【００４０】
図９は、図１のＣＤＲ内のディジタル制御発振器１０７の具体的な回路構成の一例を示している。図９において、１５１は電流モードディジタルアナログコンバータ（ＤＡＣ）、１５２ａ〜１５２ｄはＭＯＳトランジスタ、１５３ａ〜１５３ｄはインバータである。ＤＡＣ１５１には基準電流が与えられる。ＤＡＣ１５１は制御信号（ディジタルコード）ｇに応じた制御電流を出力する。この制御電流は、ＭＯＳトランジスタ１５２ａに流れる。そして、ＭＯＳトランジスタ１５２ａと共にカレントミラー回路を構成するＭＯＳトランジスタ１５２ｂ〜１５２ｄに、ＭＯＳトランジスタ１５２ａに流れる電流に比例した電流が流れる。３個のインバータ１５３ａ〜１５３ｃは発振回路を構成しており、これら３個のインバータ１５３ａ〜１５３ｃに接続されたＭＯＳトランジスタ１５２ｂ〜１５２ｄに流れる電流値が制御されることで、その発振周波数が調整される。そして、インバータ１５３ｃの出力がインバータ１５３ｄにより波形整形されて再生クロックｈが得られる。
【００４１】
図１０は、図１のＣＤＲ内の分周器１０８の具体的な回路構成の一例を示している。図１０において、１５４ａ〜１５４ｃはＤ型フリップフロップ、１５５はインバータ、１５６ａ、１５６ｂは排他的論理和ゲート、１５７は論理積ゲートである。この分周器１０８は、再生クロックｈを８分周する例であり、このような分周器は周知であるため、動作説明は省略する。
【００４２】
図１の構成を有するＣＤＲでは、周波数差検出フィルタ１０５を設けたことにより、再生クロックｈの周波数と入力データａに含まれるクロックの周波数とは±ＦS／２以内にまで近づけることができる。したがって、受信データに含まれるクロック周波数ｆbからのずれΔｆbの絶対値が、ＦS／２よりも大きい場合には、ＦS／２にまで縮小されることになる。
【００４３】
周波数オフセットとは、先に述べたように、受信データに含まれるクロック周波数の規定通信レート（ビットレート）からのずれを示し、一般には数百ppmのオーダーまで許容される。ここで、周波数オフセットをｅf、ビットレートをｆb、受信データに含まれるクロック周波数のずれをΔｆbとすると、周波数オフセットｅfは下記の（１）式で与えられる。
【００４４】
ｅf＝Δｆb／ｆb  …  …（１）
先の特許文献１に記載されている従来のＤＬＬ型ＣＤＲのジッタ耐量ＪL（データを特定のビット誤り率以下で送受信可能な最大の正弦波ジッタ振幅、単位はＵＩp-p）は、周波数オフセットｅfの増大に伴って減少し、低域では下記の（２）式で与えられる。
【００４５】
ＪL＝（ｆb／πｆj）［（ｄφs／Ｎ）−｜｛ｅf／（１＋ｅf）｝｜］（ＵＩp-p）
…  …（２）
ここで、ｆjは正弦波ジッタの周波数、ｄはデータ遷移密度、φsは位相ステップ幅、Ｎはビットレートｆbに対する動作クロック周波数の比である。
【００４６】
これに対し、本実施形態のＣＤＲにおいて、先の特許文献１に記載されている従来のＤＬＬ型ＣＤＲと比較するため、ＰＬＬの発振周波数がｆbに等しいと仮定すると、ＣＤＲのジッタ耐性は、上記（２）式のφsを
φs＝ｎＦSＴD  …  …（３）
とおくことにより、下記の（４）式で表すことができる。
【００４７】
ＪL＝（ｆb／πｆj）［（ｄｎＦSＴD／Ｎ）−｜｛ｅf´／（１＋ｅf´）｝｜］
（ＵＩp-p）  …  …（４）
ここで、
ｅf´＝ｍｉｎ｛Δｆb，ＦS／２｝／ｆb  …  …（５）
である。
【００４８】
上記（５）式は、ＦS／２＜Δｆｂとなるように設計すれば、従来よりも周波数オフセットの影響が小さくなることを示している。
【００４９】
すなわち、本実施形態のＣＤＲによれば、周波数オフセットをディジタル制御発振器の発振周波数変化ステップＦSの２分の１に圧縮できるため、ジッタ耐性が向上する。なお、上の計算で、ジッタ除去フィルタの閾値の絶対値はＮ−１に等しいと仮定している。
【００５０】
＜第２の実施形態＞
図１１は、本発明の第２の実施形態に係るＣＤＲ２００の構成を示すブロック回路図である。本実施形態に係るＣＤＲが図１に示す第１の実施形態のものと異なる点は、位相調整パルス発生器１０４の代わりに位相調整パルス発生器２０４ａ、２０４ｂが設けられている点、周波数差検出フィルタ１０５の代わりに周波数差検出フィルタ２０５が設けられている点、及び、制御信号生成回路１０６の代わりに制御信号生成回路２０６が設けられている点であり、その他の構成は図１のものと同様なのでその説明は省略する。
【００５１】
本実施形態において、ジッタ除去フィルタ１０３の出力ｄとｄ´は、位相調整パルス発生器２０４ａ、２０４ｂ、及び周波数差検出フィルタ２０５に入力される。
【００５２】
位相調整パルス発生器２０４ａには、周波数増減時間幅Ｔ1が制御パラメータとして入力される。この周波数増減時間幅Ｔ1は分周クロックｉの１周期に相当する。位相調整パルス発生器２０４ａは周波数増減パルスｅ0、ｅ1、ｅ0´、ｅ1´を出力する。
【００５３】
位相調整パルス発生器２０４ｂには周波数増減時間幅ＴDが制御パラメータとして入力され、位相調整パルス発生器２０４ｂは周波数増減パルスｊ0、ｊ1、ｊ0´、ｊ1´を出力する。
【００５４】
位相調整パルス発生器２０４ａ、２０４ｂから出力されるパルスのうち、パルスｅ0、ｅ1及びｊ0、ｊ1はディジタル制御発振器１０７における発振周波数を増加させ、パルスｅ0´、ｅ1´及びｊ0´、ｊ1´は逆に減少させる。すなわち、パルスｅ0、ｅ1及びｊ0、ｊ1は周波数増加パルスであり、パルスｅ0´、ｅ1´及びｊ0´、ｊ1´は周波数減少パルスである。
【００５５】
位相調整パルス発生器２０４ａは、ジッタ除去フィルタ１０３の出力ｄが立ち上がると、まず分周クロックｉの１周期だけｅ0を1にする。次に位相調整パルス発生器２０４ａは、ジッタ除去フィルタ１０３の出力ｄが立ち上がってからＴ１だけ時間が経過すると、分周クロックｉの１周期だけｅ1´を１にする。Ｔ１の期間内に再び出力ｄが立ち上がると、最後に立ち上がった出力ｄのエッジからＴ１の期間が開始され、その間はｅ0、ｅ1´は共に立ち上がらない。
【００５６】
一方、位相調整パルス発生器２０４ａは、ジッタ除去フィルタ１０３の出力ｄ´が立ち上がると、まず分周クロックｉの1周期だけｅ0´を１にする。出力ｄ´が立ち上がってから時間がＴ１だけ経過すると、分周クロックｉの１周期だけｅ１を１にする。Ｔ１の期間内に再びｄ´が立ち上がると、最後に立ち上がったｄ´のエッジからＴ１の期間が開始され、その間はｅ0´、ｅ１は共に立ち上がらない。
【００５７】
位相調整パルス発生器２０４ｂは、ジッタ除去フィルタ１０３の出力ｄが立ち上がると、まず分周クロックｉの１周期だけｊ0を１にする。つぎに位相調整パルス発生器２０４ｂは、出力ｄが立ち上がってから時間がＴDだけ経過すると、分周クロックｉの１周期だけｊ１´を１にする。ＴDの期間内に再びｄが立ち上がると、最後に立ち上がったｄのエッジからＴDの期間が開始され、その間はｊ0、ｊ１´は共に立ち上がらない。
【００５８】
一方、ジッタ除去フィルタ１０３の出力ｄ´が立ち上がると、位相調整パルス発生器２０４ｂは、まず分周クロックｉの１周期だけｊ0´を１にする。出力ｄ´が立ち上がってから時間がＴDだけ経過すると、位相調整パルス発生器２０４ｂは、分周クロックｉの１周期だけｊ１を１にする。ＴDの期間内に再びｄ´が立ち上がると、最後に立ち上がったｄ´のエッジからＴDの期間が開始され、その間はｊ0´、ｊ１は共に立ち上がらない。
【００５９】
周波数増減パルスｅ0、ｅ１、ｅ0´、ｅ１´は、制御信号生成回路２０６の内部で、この回路に制御パラメータとして入力されている周波数増減ステップ数ｎと掛け算され、周波数増減パルスｊ0、ｊ１、ｊ0´、ｊ１´及び周波数差検出フィルタ２０５の出力ｆ、ｆ´とともに［ｎ×（ｅ0＋ｅ１−ｅ0´−ｅ１´）］＋（ｊ0＋ｊ１−ｊ0´−ｊ１´）＋ｆ−ｆ´の演算処理を施されて、制御信号生成回路２０６内部に予め記憶されていた分周クロックｉの１サイクル前の出力ｇに加算された上で、新たな信号ｇとして出力されると共に制御信号生成回路２０６の内部に記憶される。
【００６０】
周波数差検出フィルタ２０５には、周波数増減時間幅ＴDと周波数増減ステップ数ｎが制御パラメータとして入力される。周波数差検出フィルタ２０５は、ジッタ除去フィルタ１０３の出力ｄとｄ´とをそれぞれＴDの長さに伸長したものと、両者にｎを掛けたものを内部で生成し、それぞれについて、前者から後者を引き算したものどうしを加算することにより、制御信号生成回路２０６の内部で、パルスｅ0、ｅ1、ｅ0´、ｅ1´とパルスｊ0、ｊ1、ｊ0´、ｊ1´とに施されている処理を再現し、その和を一定期間累積加算して正負の閾値と比較することにより、平均周波数の増分がディジタル制御発振器１０７の発振周波数の最小変化幅ＦSの２分の１以上になったかどうかを判定する。そして、その符号が正ならばｆを負ならばｆ´を分周クロックｉの１周期だけ１にして、ディジタル制御発振器１０７の発振周波数をＦSだけ増減する。制御信号生成回路２０６の出力ｇは、ディジタル制御発振器１０７に入力され、ディジタル制御発振器１０７の出力ｈの周波数が出力ｇにより制御される。
【００６１】
なお、図１１のＣＤＲでは、図示しないリセット回路により、ディジタル制御発振器１０７の発振周波数がビットレートに十分近い周波数ｆ0になるようにリセットされる。
【００６２】
図１２は、図１１に示したＣＤＲの動作の一例を示すタイミングチャートである。図１２は、常に再生クロックｈの位相が入力データａのデータに含まれる送信クロック（具体的にはデータの各ビット区間の中心）に対して遅れていると仮定した場合を示している。
【００６３】
図１２では、ディジタル制御発振器１０７の発振周波数は、図２に示したものと異なり、期間Ｔ1の間は（ｎ＋１）ＦS、その後のＴD−Ｔ1の間はＦSに低下し、下り階段状に変化する。再生クロックｈの位相は、この下り階段状周波数パルスの始めのＴ1の期間では傾斜（ｎ＋１）ＦSで変化し、次のＴD−Ｔ1の間は傾斜ＦSで変化する。位相の変化量は、ｎＦSＴ1＋ＦSＴDで表される。リセット解除後のディジタル制御発振器１０７の発振周波数ｆ0により、ディジタル制御発振器１０７の出力クロックｈの位相は時々刻々変化するが、ここでは、図２と同様に、ｆ0により変化する位相をφ0と定め、この基準位相からのずれを再生クロックの位相として示している。
【００６４】
第２の実施形態のＣＤＲ２００を構成する回路ブロックのうち、周波数差検出フィルタ２０５と制御信号生成回路２０６以外の回路ブロックの構成は、第１の実施形態のＣＤＲ１００のものと同様である。すなわち、位相比較器１０１は図３に示す構成のものを、直並列変換器１０２は図４に示す構成のものを、ジッタ除去フィルタ１０３は図５に示す構成のものを、位相調整パルス発生器２０４ａ、２０４ｂは図６に示す構成のものを、ディジタル制御発振器１０７は図９に示す構成のものを、分周器１０８は図１０に示す構成のものを、それぞれ用いることができる。なお、図６については、第１の実施形態における位相調整パルス発生器１０４及び第２の実施形態における位相調整パルス発生器２０４ａから出力されるパルスｅ0、ｅ１、ｅ0´、ｅ１´に加えて、第２の実施形態における位相調整パルス発生器２０４ｂ出力されるパルスｊ0、ｊ１、ｊ0´、ｊ１´も示している。
【００６５】
図１３は、図１１のＣＤＲ内の周波数差検出フィルタ２０５の具体的な回路構成の一例を示している。図１３において、２０９ａ、２０９ｂはパルス伸長回路、２１０ａ、２１０ｂ及び２１９ａ、２１９ｂは論理積ゲート、２１１は２の補数器、２１２ａ、２１２ｂ及び２１４は論理積ゲート（複数ビット）、２１３は論理和ゲート（複数ビット）、２１５は加算器、２１６はレジスタ、２１７はタイマ、２１８は比較器、２２０ａ、２２０ｂはＤ型フリップフロップ、２２１は１加算回路、２２２は１減算回路、２２３ａ、２２３ｂはセレクタである。
【００６６】
図１３に示す周波数差検出フィルタ２０５は、図７に示した周波数差検出フィルタ１０５とは異なり、論理積ゲート２１０ａ、２１０ｂの出力ｏ、ｏ´はジッタ除去フィルタ１０３の出力ｄ、ｄ´から直接生成される。また、ステップ数制御変数ｎ、−ｎをｏ、ｏ´に乗じる操作は、図７に示した周波数差検出フィルタ１０５と同様に、２の補数器２１１、複数ビットの論理積ゲート２１２ａ、２１２ｂ、論理和ゲート２１３によって行われる。図１３中の周波数差検出フィルタ２０５では、パルス伸長器２０９ａ、２０９ｂにジッタ除去フィルタ１０３の出力ｄ、ｄ´が入力され、区間ＴDだけ伸長された後、セレクタ２２３ａ、２２３ｂに制御入力として与えられる。セレクタ２２３ａ、２２３ｂは、それぞれ、１加算回路２２１、１減算回路２２２の出力と、それらの入力とを選択して出力する。１加算回路２２１、セレクタ２２３ａには、論理和ゲート２１３の出力が供給され、セレクタ２２３ａの出力は、１減算回路２２２、セレクタ２２３ｂに供給されている。セレクタ２２３ｂの出力ｐは加算器２１５の一方の入力に入力されている。図中に示す信号ｐ、ｑ、ｒ、ｓ、ｔ、ｕ、ｕ´、ｆ、ｆ´のはたらきは、図７の周波数差検出フィルタ１０５のそれと全く同じであるため、説明を省略する。
【００６７】
図１４は、図１１のＣＤＲ内の制御信号生成回路２０６の具体的な回路構成の一例を示している。図１４において、２２４ａ、２２４ｂは左シフタ、２２５ａ、２２５ｂは論理積ゲート、２２６ａ〜２２６ｃは論理和ゲート、２２７は２の補数器、２２８ａ〜２２８ｋはセレクタ、２２９は論理和ゲート（複数ビット）、２３０ａ〜２３０ｃは１加算回路、２３１ａ〜２３１ｃは１減算回路、２３２は加算器、２３３はレジスタである。
【００６８】
図１４に示す制御信号生成回路２０６は、図８に示す制御信号生成回路に、図１４の右上に示すｊ0、ｊ1、ｊ0´、ｊ1´が入力されている回路部分を追加したものになっている。この回路部分は１加算回路２３０ａ、２３０ｂとセレクタ２２８ｅ、２２８ｆからなる２段の選択的に１を加算する回路と、これらと並列に接続された１減算回路２３１ａ、２３１ｂとセレクタ２２８ｇ、２２８ｈからなる２段の選択的に１を減算する回路と、論理和ゲート２２６ｃとセレクタ２２８ｉとで構成される。
【００６９】
２段の選択的に１を加算する回路は、ｊ0、ｊ1のそれぞれが１のときに論理和ゲート２２９の出力に、それぞれ１を加算する。２段の選択的に１を減算する回路は、ｊ0´、ｊ1´のそれぞれが１のときに論理和ゲート２２９の出力から、それぞれ１を減算する。そして、これら２段の選択的に１を加算する回路と選択的に１を減算する回路の出力（セレクタ２２８ｆ、２２８ｈの出力）は、セレクタ２２８ｉと論理和ゲート２２６ｃとによって、ｊ0´、ｊ1´のいずれか一方または両方が１のときに、２段の選択的に１を減算する回路の出力が選ばれ、そうでないときには、２段の選択的に１を加算する回路の出力が選ばれて、１加算回路２３０ｃとセレクタ２２８ｊとに入力される。
【００７０】
１加算回路２３０ｃ、１減算回路２３１ｃ、セレクタ２２８ｊ、２２８ｋ、加算器２３２、レジスタ２３３は、図８に示す制御信号生成回路１０６の１加算回路１４７、１減算回路１４８、セレクタ１４５ｅ、１４５ｆ、加算器１４９、レジスタ１５０と全く同じ動作をする。この場合、制御信号生成回路２０６の出力ｇは、［ｎ×（ｅ0＋ｅ1−ｅ0´−ｅ1´）］＋（ｊ0＋ｊ1−ｊ0´−ｊ1´）＋ｆ−ｆ´を累積加算したものになる。
【００７１】
第１の実施形態のＣＤＲでは、ＤＬＬ方式と等価な位相変化量は前記式（３）式で表されるとおりφs＝ｎＦSＴDである。この値は、小さいと位相変化への追従性が劣化して低域でのジッタ耐性が劣化する。しかし、大きすぎると、ＣＤＲ自身が出力するクロックにこの大きさの揺らぎが位相誤差として加算されるため、高域でのジッタ耐性が劣化する。よって、等価的なφsは、調整が必要になるのであるが、（３）式では、これらが制御パラメータｎとＴDとの積として周波数ステップに乗算されるため、設定の自由度が制限されてしまう。
【００７２】
図１１に示す第２の実施形態のＣＤＲでは、この値は下記の（６）式で与えられる。
【００７３】
φs＝ｎＴ1ＦS＋ＴDＦS  …  …  （６）
ここで、Ｔ1は、分周クロックｉの１周期である。
【００７４】
（６）式では、制御パラメータｎとＴDとは和の形で結合しているため、これらの選定における自由度が増加し、ジッタ耐性を全周波数にわたって適当に保つことが可能になる。また、位相への追従は、（６）式の右辺第１項でほぼ終了し、第２項が期間ＴDにわたり周波数を単位変化量であるＦSだけ増加（または減少）させる役目をする。
【００７５】
上述のように、期間ＴDの間に再びｄ（またはｄ´）が１になると、周波数変化パルスの長さはＴDよりも延長される。本方式によれば、周波数オフセットはＦS／２に設計できるから、これによる影響は、この第２項によって吸収可能である。そこで、第１項は、周波数オフセットとは無関係に、予想されるジッタの振幅に合わせて選択することができる。
【００７６】
すなわち、第２の実施形態に係るＣＤＲによれば、位相調整幅を第２の実施形態のものよりも細かく制御できるという効果がさらに得られる。
【００７７】
＜第３の実施形態＞
図１５は、本発明の第３の実施形態に係るＣＤＲ３００の構成を示すブロック回路図である。本実施形態に係るＣＤＲが図１に示す第１の実施形態のものと異なる点は、位相調整パルス発生器１０４の代わりに位相調整パルス発生器３０４が設けられている点、周波数差検出フィルタ１０５の代わりに周波数差検出フィルタ３０５が設けられている点、周波数補間回路３０９が追加されている点、及び、制御信号生成回路１０６の代わりに制御信号生成回路３０６が設けられている点であり、その他の構成は図１のものと同様なのでその説明は省略する。
【００７８】
本実施形態において、ジッタ除去フィルタ１０３の出力ｄとｄ´は、位相調整パルス発生器３０４、周波数差検出フィルタ３０５及び周波数補間回路３０９に入力される。
【００７９】
位相調整パルス発生器３０４には、図１１に示す周波数増減時間幅Ｔ1は入力されていない。しかし、この周波数増減時間幅Ｔ1は分周クロックｉの１周期に相当するので、位相調整パルス発生器３０４の内部で記憶回路（例えばＤ型フリップフロップ）を用いて生成している。すなわち、Ｔ1は固定パラメータとして設計されている。もちろん、Ｔ1を可変にすることも可能である。位相調整パルス発生器３０４は周波数増減パルスｅ0、ｅ1、ｅ0´、ｅ1´と、周波数が増加または減少のどちらの状態にあるかを示す状態信号ｋ、ｋ´とを出力する。
【００８０】
周波数補間回路３０９には周波数増減時間幅ＴDが制御パラメータとして入力され、周波数補間回路３０９は、周波数増減パルスｊ、ｊ´と、周波数が増加または減少のどちらの状態にあるかを示す状態信号ｌ、ｌ´とを出力する。これらのパルスのうち、パルスｅ0、ｅ1とｊはディジタル制御発振器１０７における発振周波数を増加させ、パルスｅ0´、ｅ1´及びｊ´は逆に減少させる。すなわち、パルスｅ0、ｅ1及びｊは周波数増加パルスであり、パルスｅ0´、ｅ1´及びｊ´は周波数減少パルスである。
【００８１】
位相調整パルス発生器３０４は、ジッタ除去フィルタ１０３の出力ｄが立ち上がると、まず分周クロックｉの１周期だけｅ0を１にする。つぎに位相調整パルス発生器３０４は、ジッタ除去フィルタ１０３の出力ｄが立ち上がってからＴ1だけ時間が経過すると、分周クロックｉの１周期だけｅ1´を１にする。Ｔ1の期間内に再び出力ｄが立ち上がると、最後に立ち上がったｄのエッジからＴ1の期間が開始され、その間ｅ0、ｅ1´は共に立ち上がらない。
【００８２】
一方、ｄ´が立ち上がると、まず分周クロックｉの１周期だけｅ0´を１にする。ｄ´が立ち上がってから時間がＴ1だけ経過すると、分周クロックｉの１周期だけｅ1を１にする。Ｔ1の期間内に再びｄ´が立ち上がると、最後に立ち上がったｄ´のエッジからＴ1の期間が開始され、その間ｅ0´、ｅ1は共に立ち上がらない。状態信号ｋ、ｋ´は、それぞれ、ｄ、ｄ´が立ち上がったことを記憶する内部記憶回路の出力であり、これらは周波数が増加または減少のどちらの状態になっているかを表す。
【００８３】
周波数補間回路３０９は、ジッタ除去フィルタ１０３の出力ｄが立ち上がると、まず分周クロックｉの１周期だけｊを１にする。つぎに周波数補間回路３０９は、ｄが立ち上がってから時間がＴDだけ経過すると、分周クロックｉの１周期だけｊ´を１にする。ＴDの期間内に再びｄが立ち上がると、最後に立ち上がったｄのエッジからＴDの期間が開始され、その間ｊ、ｊ´は共に立ち上がらない。
【００８４】
一方、ｄ´が立ち上がると、まず分周クロックｉの１周期だけｊ´を１にする。ｄ´が立ち上がってから時間がＴDだけ経過すると、分周クロックｉの１周期だけｊを１にする。ＴDの期間内に再びｄ´が立ち上がると、最後に立ち上がったｄ´のエッジからＴDの期間が開始され、その間ｊ´もｊも立ち上がらない。ＴDの期間内に反対方向の信号ｄまたはｄ´が立ち上がった場合については、後で説明する。
【００８５】
周波数増減パルスｅ0、ｅ1、ｅ0´、ｅ1´は、制御信号生成回路３０６の内部で、この回路に制御パラメータとして入力されている周波数増減ステップ数ｎと掛け算され、周波数増減パルスｊ、ｊ´及び周波数差検出フィルタ３０５の出力ｆ、ｆ´とともに［ｎ×（ｅ0＋ｅ1−ｅ0´−ｅ1´）］＋（ｊ−ｊ´）＋ｆ−ｆ´の演算処理を施されて、制御信号生成回路３０６内部に予め記憶されていた分周クロックｉの１サイクル前の出力ｇに加算された上で、新たな制御信号ｇとして出力されるとともに制御信号生成回路３０６内部に記憶される。
【００８６】
周波数差検出フィルタ３０５には、ｎが制御パラメータとして入力されている。周波数差検出フィルタ３０５は、状態信号ｋとｋ´にｎを掛けたものを内部で生成し、前者から後者を引き算した差と、状態信号ｌからｌ´を引き算した差どうしを加算することにより、制御信号生成回路３０６の内部でパルスｅ0、ｅ1、ｅ0´、ｅ1´とｊ、ｊ´とに施されている処理を再現する。そして、その和を一定期間累積加算して正負の閾値と比較することにより、平均周波数の増分がディジタル制御発振器１０７の発振周波数の最小変化幅ＦSの２分の１以上になったかどうかを判定する。そして、その符号が正ならばｆを負ならばｆ´を分周クロックｉの１周期だけ１にして、ディジタル制御発振器１０７の発振周波数をＦSだけ増減する。制御信号生成回路３０６の出力ｇは、ディジタル制御発振器１０７に入力され、その出力ｈの周波数が制御される。
【００８７】
なお、図１５のＣＤＲでは、図示しないリセット回路により、ディジタル制御発振器１０７の発振周波数がビットレートに十分近い周波数ｆ0になるようにリセットされる。
【００８８】
図１６は、図１５に示したＣＤＲの動作の一例を示すタイミングチャートである。図１６は、常に再生クロックｈの位相が入力データａのデータに含まれる送信クロック（具体的にはデータの各ビット区間の中心）に対して遅れていると仮定した場合を示している。図１６では、ディジタル制御発振器１０７の発振周波数は、図１２に示したものと同様に、期間Ｔ1の間は（ｎ＋１）ＦS、その後のＴD−Ｔ1の間はＦSに低下し、下り階段状に変化する。再生クロックｈの位相は、この下り階段状周波数パルスの始めのＴ1の期間では傾斜（ｎ＋１）ＦSで変化し、次のＴD−Ｔ1の間は傾斜ＦSで変化する。位相の変化量は、ｎＦSＴ1＋ＦSＴDで表される。リセット解除後のディジタル制御発振器１０７の発振周波数ｆ0により、ディジタル制御発振器１０７の出力クロックｈの位相は時々刻々変化するが、ここでは、図２または図１２と同様に、ｆ0により変化する位相をφ0と定め、この基準位相からのずれを再生クロックの位相として示している。
【００８９】
図１７は、図１１に示す第２の実施形態のＣＤＲ２００と、図１５に示す第３の実施形態のＣＤＲ３００の動作の違いを示すタイミングチャートであり、図１７（ａ）が第２の実施形態のものであり、図１７（ｂ）が第３の実施形態のものである。
【００９０】
互いに反対方向に周波数を変化させようとする信号ｄ、ｄ´がジッタ除去フィルタ１０３からある間隔をおいて出力されるとき、その間隔がＴDより長ければ、図１７（ａ）、（ｂ）中に実線で示すように、両者は同じ動きをする。
【００９１】
しかし、間隔がＴD以下の場合、図１７（ａ）に示す第２の実施形態の場合では、再生クロックｈの位相φが元に戻るのに対し、図１７（ｂ）に示す第３の実施形態の場合ではｎＴ1ＦSだけしか戻らない。これは、特にＴDが無限大のときに顕著になる。ＴDが無限大の場合、周波数補間回路３０９は、ディジタル制御発振器１０７の発振周波数を時分割で、ｆとｆ＋ＦS（またはｆ−ＦS）に切り替えることにより、その平均値が入力データに含まれるクロック周波数の平均値に近づくように動作する。ＴDを有限にする理由は、ＣＤＲの動作には確率的要素が含まれ、特にデータの遷移確率に依存して、周波数補間動作による位相誤差が増減するからである。ＣＤＲに使用される一般的な位相比較器は、データの変化点でしか位相差を検出できない。ＴDが有限ならば、周波数は、一度変化してから、データが変化しなくても一定期間経過後には戻されることになり、周波数ずれにより位相誤差が蓄積していくのを防ぐことができる。
【００９２】
第３の実施形態のＣＤＲ３００を構成する回路ブロックのうち、位相調整パルス発生器３０４、周波数差検出フィルタ３０５、制御信号生成回路３０６及び周波数補間回路３０９以外の回路ブロックの構成は、第１及び第２の実施形態のＣＤＲのものと同様である。
【００９３】
図１８は、図１５のＣＤＲ内の位相調整パルス発生器３０４の具体的な回路構成の一例を示している。図１８において、３１０ａ、３１０ｂはＤ型フリップフロップ、３１１ａ〜３１１ｄは論理積ゲートである。フリップフロップ３１０ａは、分周クロックｉに同期してジッタ除去フィルタ１０３の出力ｄを記憶する。論理積ゲート３１１ａ、３１１ｂは、ジッタ除去フィルタ１０３の出力ｄ及びフリップフロップ３１０ａの出力の論理をとって周波数増減パルスｅ0、ｅ1´を出力する。状態信号ｋはフリップフロップ３１０ａの出力として得られる。フリップフロップ３１０ｂは、分周クロックｉに同期してジッタ除去フィルタ１０３の出力ｄ´を記憶する。論理積ゲート３１１ｃ、３１１ｄは、ジッタ除去フィルタ１０３の出力ｄ´及びフリップフロップ３１０ｂの出力の論理積をとって周波数増減パルスｅ0´、ｅ1を出力する。状態信号ｋ´はフリップフロップ３１０ｂの出力として得られる。
【００９４】
図１９は、図１５のＣＤＲ内の周波数差検出フィルタ３０５の具体的な回路構成の一例を示している。図１９において、３１２は２の補数器、３１３ａ、３１３ｂ及び３１８は論理積ゲート（複数ビット）、３１４は論理和ゲート（複数ビット）、３１５は１加算回路、３１６は１減算回路、３１７ａ、３１７ｂはセレクタ、３１９は加算器、３２０はレジスタ、３２１はタイマ、３２２は比較器、３２３ａ、３２３ｂは論理積ゲート、３２４ａ、３２４ｂはＤ型フリップフロップである。
【００９５】
図１９に示す周波数差検出フィルタ３０５は、入力ｋ、ｋ´、ｌ、ｌ´をもとに周波数差を検出するため、図７に示す周波数差検出フィルタ１０５や図１３に示す周波数差検出フィルタ２０５などのようなパルス伸長器を必要としない。また、入力ｋ、ｋ´はｄ、ｄ´を分周クロックｉの１サイクル遅延させたものであり、これらはジッタ除去フィルタ１０３から出力されるアップ／ダウン信号なので、同時に１になることがないため、図１９では論理積ゲート３１３ａ、３１３ｂにそれぞれ直接入力され、ステップ数を表す制御変数ｎと、２の補数器３１２によるその符号反転信号（−ｎ）とを選択させている。
【００９６】
論理積ゲート３１３ａ、３１３ｂの出力を受ける論理和ゲート３１４からは、ｋ＝ｋ´＝０のときには０が、ｋ＝１かつｋ´＝０のときにはｎが、ｋ＝０かつｋ´＝１のときには−ｎが出力される。論理和ゲート３１４の出力は、１加算回路３１５とセレクタ３１７ａの一方の入力に入力されている。セレクタ３１７ａは、入力ｌ＝１のときには、１加算回路の出力を、ｌ＝０のときには論理和ゲート３１４の出力を選択して出力する。セレクタ３１７ａの出力は１減算回路３１６とセレクタ３１７ｂとに入力されている。セレクタ３１７ｂは、入力ｌ´＝１のときには、１減算回路の出力を、ｌ´＝０のときには、セレクタ３１７ａの出力を選択して出力する。このため、セレクタ３１７ｂの出力ｐは、ｐ＝ｎ×（ｋ−ｋ´）＋ｌ−ｌ´になる。図中に示す信号ｐ、ｑ、ｒ、ｓ、ｔ、ｕ、ｕ´、ｆ、ｆ´のはたらきは、先の実施形態における周波数差検出フィルタ１０５または２０５のそれと全く同じであるため、説明を省略する。
【００９７】
図２０は、図１５のＣＤＲ内の制御信号生成回路３０６の具体的な回路構成の一例を示している。図２０において、３１２は２の補数器、３２５ａ、３２５ｂは左シフタ、３２６ａ、３２６ｂは論理積ゲート、３２７ａ、３２７ｂは論理和ゲート、３２８ａ〜３２８ｈはセレクタ、３２９は論理和ゲート（複数ビット）、３３０ａ、３３０ｂは１加算回路、３３１ａ、３３１ｂは１減算回路、３３２は加算器、３３３はレジスタである。
【００９８】
図２０に示す制御信号生成回路３０６は、図１４に示す第２の実施形態に係る制御信号生成回路２０６の右上にあるｊ0、ｊ1、ｊ0´、ｊ1´が入力されている回路、すなわち論理和ゲート２２６ｃ、セレクタ２２８ｅ〜２２８ｉ、１加算回路２３０ａ、２３０ｂ、１減算回路２３１ａ、２３１ｂからなる回路部分を図２０の右上にあるｊ、ｊ´が入力されている回路、すなわち１加算回路３３０ａ、１減算回路３３１ａ、セレクタ３２８ｅ、３２８ｆからなる回路で置き換えたものである。図２０の回路では、図１４の回路に対し、入力ｊ0、ｊ1、ｊ0´、ｊ1´がｊ、ｊ´に変わったため、信号ｇは、［ｎ×（ｅ0＋ｅ1−ｅ0´−ｅ1´）］＋（ｊ−ｊ´）＋ｆ−ｆ´を累積加算したものになる。
【００９９】
図２１は、図１５のＣＤＲ内の周波数補間回路３０９の具体的な回路構成の一例を示している。図２１において、３３４ａ、３３４ｂはタイマ、３３５は制御回路である。
【０１００】
制御回路３３５は、内部に３つの状態を持ち、ｄ、ｄ´の値に応じて、それらの間を遷移する有限状態ステートマシンである。状態は状態変数ｌ、ｌ´で表され、制御回路３３５は内部に状態変数ｌ、ｌ´をそれぞれ記憶する２つの記憶回路（例えばＤ型フリップフロップ）を有する。状態変数ｌ、ｌ´はそのまま外部に出力される。状態のうちの１つはｌ＝ｌ´＝０の初期状態である。内部状態が初期状態にあるとき、ｄ＝１、ｄ´＝０になると、ｌ＝１、ｌ´＝０の状態に遷移する。これは、周波数が１ステップ上がったことを示す。ｌ＝１、ｌ´＝０の状態は、さらに、ｄ＝１、ｄ´＝０が入力されても変化せず、周波数は１ステップ以上上がらない。この状態で、ｄ＝０、ｄ´＝１が入力されると、内部状態は初期状態に戻る。
【０１０１】
一方、内部状態が初期状態にあるとき、ｄ＝０、ｄ´＝１になると、ｌ＝０、ｌ´＝１の状態に遷移する。これは、周波数が１ステップ下がったことを示す。ｌ＝０、ｌ´＝１の状態は、さらに、ｄ＝０、ｄ´＝１が入力されても変化せず、周波数は１ステップ以上下がらない。この状態で、ｄ＝１、ｄ´＝０が入力されると、内部状態は初期状態に戻る。このような動作により、ディジタル制御発振器１０７の発振周波数は±ＦSの範囲で上下し、パルス幅変調された波形で周波数オフセットを内挿するように働く。なお、ジッタ除去フィルタの原理上、ｄ＝ｄ´＝１にはならない。
【０１０２】
図２１中の２つのタイマ３３４ａ、３３４ｂは、内部状態がｌ＝１、ｌ´＝０の状態とｌ＝０、ｌ´＝１の状態とに留まる期間をそれぞれ長さＴDに制限するためのものである。ただし、それぞれの状態で、ＴD以内に再び、初期状態からそれぞれの状態に遷移するような入力が入ると、ＴDはその時点から開始されるため、初期状態には戻らない。
【０１０３】
図２２は、図２１に示した周波数補間回路３０９内のタイマ３３４ａ、３３４ｂの具体的な回路構成の一例を示している。図２２において、３３６は右シフタ、３３７はセレクタ、３３８はレジスタ、３３９は論理積ゲートである。
【０１０４】
図２２に示すタイマは、図２１に示した周波数補間回路３０９の内部状態停留期間を制限し、図１６に示した周波数変化の幅ＴDを実現するためのものである。この動作は、ＴDを最下位桁（ＬＳＢ）から１が表現する数だけ連続するサーモメーターコードとすることで実現される。信号ｄ（ｄ´）が１のときには、セレクタ３３７は左の入力を選択し、レジスタ３３８にＴDがロードされる。この値は、右シフタ３３６によって１桁だけ右シフトされて、セレクタ３３７の右側入力に戻される。このため、ｄ（ｄ´）＝０のときには、分周クロックｉの立ち上がりに同期して、レジスタ３３８内のデータは右にシフトしていく。論理積ゲート３３９は、レジスタ３３８の内容が全て０になる前の状態、すなわち下位２ビットが０１であることを検出すると出力ｕ（ｕ´）を１にする。次のクロック周期でレジスタ３３８の全ビットが０になるから、出力ｕ（ｕ´）＝１の期間は１周期だけである。これで初期状態に戻り、再びｄ（ｄ´）＝１になると、上記の動作が繰り返される。レジスタ３３８内に１のビットが残っている状態でｄ（ｄ´）＝１になった場合は、出力ｕ（ｕ´）は立ち上がらずに、レジスタ３３８にＴDがロードされ、ｄ（ｄ´）＝０になってからシフト動作が開始されるため、時間ＴDが再び開始される。
【０１０５】
図２３は、図２１に示した周波数補間回路３０９で使用される制御回路３３５の状態遷移図である。図２３中、各矢印に付されたスラッシュ記号「／」の左側は入力信号、右側が出力信号を表し、先頭から図２１中の信号ｕ、ｕ´、ｄ、ｄ´、ｊ、ｊ´を示している。また、状態を表す円内のスラッシュ記号の左側は状態番号、右側は状態出力ｌ、ｌ´である。
【０１０６】
図２４は、位相補間回路３０９を設けた場合の効果を示す特性図であり、実線が位相補間回路３０９を搭載した場合、破線が図１５中の位相補間回路３０９を削除し、その出力が入力される端子に全て０を入力した場合の、正弦波ジッタに対する耐性（トレランス）のシミュレーション結果を示し、±1250ppmの周波数オフセットについて、ＦS＝500ppm、ｎ＝５ステップ、ＴD＝２サイクルでシミュレーションしたものである。
【０１０７】
図２４から明らかなように、少なくとも0.05[ＵＩｐ−ｐ]のジッタ耐性の改善が、ほぼ全周波数にわたって見られる。たとえば、正規分布のＲＪ成分を0.1[ＵＩｐ−ｐ]とした場合、その片側標準偏差はピーク・ツー・ピーク間の１４分の１と仮定される場合が多い。このときのビット誤り率は、１０の−１２乗である。全周波数にわたっての耐性向上をＲＪに対して振り分けると、ＲＪは、0.15[ＵＩｐ−ｐ]まで増えてもよく、このときのビット誤り率は、ＲＪの標準偏差が同じ場合、１０の−１５乗よりも低くなる。
【０１０８】
第３の実施形態のＣＤＲによれば、ディジタル制御発振器のある発振周波数ステップと隣接ステップとの間が補間されるため、周波数オフセットによるジッタ耐性の劣化をさらに少なくできる。
【図面の簡単な説明】
【０１０９】
【図１】本発明の第１の実施形態に係るクロックデータリカバリー回路の構成を示すブロック回路図。
【図２】第１の実施形態のＣＤＲの動作の一例を示すタイミングチャート。
【図３】第１の実施形態のＣＤＲ内の位相比較器の具体的な回路構成図。
【図４】第１の実施形態のＣＤＲ内の直並列変換器の具体的な回路構成図。
【図５】第１の実施形態のＣＤＲ内のジッタ除去フィルタの具体的な回路構成図。
【図６】第１の実施形態のＣＤＲ内の位相調整パルス発生器の具体的な回路構成図。
【図７】第１の実施形態のＣＤＲ内の周波数差検出フィルタの具体的な回路構成図。
【図８】第１の実施形態のＣＤＲ内の制御信号生成回路の具体的な回路構成図。
【図９】第１の実施形態のＣＤＲ内のディジタル制御発振器の具体的な回路構成図。
【図１０】第１の実施形態のＣＤＲ内の分周器の具体的な回路構成図。
【図１１】本発明の第２の実施形態に係るＣＤＲの構成を示すブロック回路図。
【図１２】第２の実施形態のＣＤＲの動作の一例を示すタイミングチャート。
【図１３】第２の実施形態のＣＤＲ内の周波数差検出フィルタの具体的な回路構成図。
【図１４】第２の実施形態のＣＤＲ内の制御信号生成回路の具体的な回路構成図。
【図１５】本発明の第３の実施形態に係るＣＤＲの構成を示すブロック回路図。
【図１６】第３の実施形態のＣＤＲの動作の一例を示すタイミングチャート。
【図１７】図１１に示す第２の実施形態のＣＤＲと図１５に示す第３の実施形態のＣＤＲの動作の違いを示すタイミングチャート。
【図１８】第３の実施形態のＣＤＲ内の位相調整パルス発生器の具体的な回路構成図。
【図１９】第３の実施形態のＣＤＲ内の周波数差検出フィルタの具体的な回路構成図。
【図２０】第３の実施形態のＣＤＲ内の制御信号生成回路の具体的な回路構成図。
【図２１】第３の実施形態のＣＤＲ内の周波数補間回路の具体的な回路構成図。
【図２２】図２１に示した周波数補間回路内のタイマの具体的な回路構成図。
【図２３】図２１に示した周波数補間回路で使用される制御回路の状態遷移図。
【図２４】第３の実施形態のＣＤＲの効果を説明するための特性図。
【符号の説明】
【０１１０】
１０１…位相比較器、１０２…直並列変換器、１０３…不規則ジッタ除去フィルタ、１０４、２０４ａ、２０４ｂ、３０４…位相調整パルス発生器、１０５、２０５、３０５…周波数差検出フィルタ、１０６、２０６、３０６…制御信号生成回路、１０７…ディジタル制御発振器、１０８…分周器、３０９…周波数補間回路。
【図１】
2009088950.tif 000003
【図２】
2009088950.tif 000004
【図３】
2009088950.tif 000005
【図４】
2009088950.tif 000006
【図５】
2009088950.tif 000007
【図６】
2009088950.tif 000008
【図７】
2009088950.tif 000009
【図８】
2009088950.tif 000010
【図９】
2009088950.tif 000011
【図１０】
2009088950.tif 000012
【図１１】
2009088950.tif 000013
【図１２】
2009088950.tif 000014
【図１３】
2009088950.tif 000015
【図１４】
2009088950.tif 000016
【図１５】
2009088950.tif 000017
【図１６】
2009088950.tif 000018
【図１７】
2009088950.tif 000019
【図１８】
2009088950.tif 000020
【図１９】
2009088950.tif 000021
【図２０】
2009088950.tif 000022
【図２１】
2009088950.tif 000023
【図２２】
2009088950.tif 000024
【図２３】
2009088950.tif 000025
【図２４】
2009088950.tif 000026