(57)【要約】【課題】配線層の表面を被覆する配線保護膜の設計厚みを小さくし、配線層とセルフアラインプロセスで形成されるビアプラグの間隔を縮小し、半導体装置を微細化する。【解決手段】キャップ層１６及びサイドウオール層１７から成る保護膜で被覆された配線層１５の上部に、配線層１５と同じレイアウトパターンで延びるダミーマスク層２０、２１を形成する。ビアプラグ２２を、配線層１５及びその保護膜１６、１７と自己整合的に形成するセルフアラインプロセスに際して、エッチングされるキャップ層１６の膜厚を小さくし、ビアプラグ２２の設計間隔を縮小することで、半導体装置１０を微細化する。【選択図】図１
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【特許請求の範囲】
【請求項１】
それぞれの表面が絶縁保護膜で被覆される複数の配線を含み、全体が第１の層間絶縁膜に覆われた第１の配線層と、
前記第１の層間絶縁膜と異なる材料で形成され、それぞれが前記第１の層間絶縁膜の上部で前記複数の配線と同じレイアウトで延びる複数のダミー絶縁膜と、
前記複数の配線のうち隣接する２つの配線の間で、前記第１の層間絶縁膜を貫通し、前記隣接する２つの配線及び対応する絶縁保護膜と自己整合的に形成された導電性プラグとを備えることを特徴とする半導体装置。
【請求項２】
前記導電性プラグは、前記隣接する２つの配線の上部に形成された、隣接する２つのダミー絶縁膜と自己整合的に形成されている、請求項１に記載の半導体装置。
【請求項３】
前記絶縁保護膜がシリコン窒化膜であり、前記第１の層間絶縁膜がシリコン酸化膜である、請求項１又は２に記載の半導体装置。
【請求項４】
ＤＲＡＭ装置として構成される、請求項１〜３の何れか一に記載の半導体装置。
【請求項５】
前記絶縁保護膜が、前記複数の配線の上部を覆うキャップ層と、前記複数の配線の側面を覆うサイドウオール層とを含み、前記複数のダミー絶縁膜が、前記キャップ層の上方で延びる中央部分と、前記サイドウオール層の上方で延びるサイド部分とを含む、請求項１〜３の何れか一に記載の半導体装置。
【請求項６】
前記ダミー絶縁膜を覆う第２の層間絶縁膜を更に備え、該第２の層間絶縁膜の内部には、前記導電性プラグに接続されたキャパシタが形成されている、請求項１〜５の何れか一に記載の半導体装置。
【請求項７】
データプロセッサ、及び、前記データプロセッサに接続されたメモリを有するデータ処理システムであって、
前記メモリが、
それぞれの表面が絶縁保護膜で被覆される複数の配線を含み、全体が第１の層間絶縁膜に覆われた第１の配線層と、
前記第１の層間絶縁膜と異なる材料で形成され、それぞれが前記第１の層間絶縁膜の上部で前記複数の配線と同じレイアウトで延びる複数のダミー絶縁膜と、
前記複数の配線のうち隣接する２つの配線の間で、前記第１の層間絶縁膜を貫通し、前記隣接する２つの配線及び対応する絶縁保護膜と自己整合的に形成された導電性プラグとを備えることを特徴とするデータ処理システム。
【請求項８】
表面が絶縁保護膜で被覆された複数の配線を含む第１の配線層を形成する工程と、
前記第１の配線層を覆って第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜上で前記複数の配線と同じレイアウトで延びるダミー絶縁膜を形成する工程と、
前記複数の配線及び該複数の配線を被覆する絶縁保護膜と自己整合的に、前記第１の層間絶縁膜を貫通するビアホールを形成する工程と、
前記ビアホール内にビアプラグを形成する工程とを有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、その製造方法、及び、データ処理システムに関し、更に詳しくは、表面が保護絶縁膜で被覆された配線を有する半導体装置、その製造方法、及び、前記半導体装置を含むデータ処理システムに関する。
【背景技術】
【０００２】
近年、半導体装置の微細化が進むにつれ、ホールパターンをフォトリソグラフィ単独で形成することが困難になっている。特に、ＤＲＡＭ装置のようなメモリ製品のセルアレイ内では、最小ピッチで配置された配線層のスペース部に、同じく最小ピッチで並んだホールパターンを、その配線層とショートさせずに形成する必要がある。そのため、ホールサイズの微細化は顕著となり、フォトリソグラフィでの形成が困難な状況となってきた。従来は、その解決方法として、配線層の表面を被覆するようにして形成されたシリコンナイトライド（ＳｉＮ）保護膜をマスクとして、それに直交する形のスリットパターンを用いて選択エッチングすることによりホールパターンを形成する微細ホールパターン形成方法が採用されている。選択エッチングでは、ＳｉＮに対して高い選択比で層間絶縁膜をエッチングして、スリットパターンに対応するスリット溝を形成し、そのスリット溝の中に導電性材料を埋め込む。次いで、配線層の表面を被覆するＳｉＮ膜をストッパとして、余分な導電性材料をＣＭＰによって除いて、導電性材料を個々のビアプラグに分離する。しかし、この方法では、マスクとなるＳｉＮ膜が、配線層加工時のエッチング、スリット溝の開口時のエッチング、及び、ＣＭＰによる研磨と、複数回にわたって削られるため、最終的に配線層を露出させないようにＳｉＮの残膜を確保することが困難であった。また、残膜を確保するために、このＳｉＮ膜の初期膜厚を増やすと、最小ピッチで配置された配線層間の狭スペースを絶縁膜で埋めることが困難になる。このため、配線を保護するＳｉＮ膜の膜厚の確保が、半導体装置の微細化に障害となるという問題があった。
【０００３】
特許文献１は、上記問題を解決する手法を記載している。該特許文献では、ＤＲＡＭ装置のビット線を構成する配線層の表面を被覆するＳｉＮ保護膜を覆う層間絶縁膜の上に、ＮＳＧ（non-siliconglass）から成るエッチストッパ膜を全面に形成し、その上にストレージノードを収容する厚い層間絶縁膜を形成している。層間絶縁膜のエッチングに際しては、エッチストッパ膜がＳｉＮ保護膜のエッチングを防止するので、ＳｉＮ保護膜の膜厚減少が防止できる。層間絶縁膜がエッチングされたら、次いでエッチストッパ膜をエッチングし、更に、ビット線に対して自己整合エッチングを行って、シリコン基板の拡散層に達するコンタクトホールを形成する。エッチストッパ膜には、Ｓｉ３Ｎ4膜などが使用される。
【特許文献１】特開２００１−２９８０８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記特許文献に記載の方法によると、キャパシタと下地ノードを接続するためのコンタクトを形成する際のエッチングにおいては、配線層の表面を被覆するＳｉＮ保護膜のエッチング量は少なくなる。しかし、微細化が進むと、ストレージノードの穴径は小さくなり、その深さはますます増加するため、このようなキャパシタ形成用のエッチングと、下地ノードと接続するためのコンタクトを形成するエッチングとを同時に行う方法では、エッチング時のアスペクト比が大幅に増加してしまい、エッチングそのものが困難となる上に、他のノードとのショートや下地接続ノードに対する踏み外しを回避するための合わせ、寸法制御が困難になり、メモリセルの微細化にとって障害となる。
【０００５】
本発明は、上記に鑑み、コンタクトホール形成の際の自己整合エッチングにあたり、まずホールパターンの代わりにスリットパターンを採用することにより、微細化した際のフォトリソグラフィでの解像性を向上させるとともに、スリットの延在方向への寸法精度、合わせずれの問題も回避することを可能とする。深さ方向もコンタクト形成だけを考慮した深さに設定可能でエッチング時のアスペクト比を最小限に抑えることが出来、更にそのスリット分離の際に行うＣＭＰ用のマスクとなるダミー絶縁膜を配線を被服する絶縁保護膜とは別に設けることにより、SiN保護膜の残膜を確保することを可能とし、これらによって微細化を容易にした半導体装置、その製造方法、及び、そのような半導体装置を含むデータシステムを提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明は、それぞれの表面が絶縁保護膜で被覆される複数の配線を含み、全体が第１の層間絶縁膜に覆われた第１の配線層と、
前記第１の層間絶縁膜と異なる材料で形成され、それぞれが前記第１の層間絶縁膜の上部で前記複数の配線と同じレイアウトで延びる複数のダミー絶縁膜と、
前記複数の配線のうち隣接する２つの配線の間で、前記第１の層間絶縁膜を貫通し、前記隣接する２つの配線及び対応する絶縁保護膜と自己整合的に形成された導電性プラグとを備えることを特徴とする半導体装置を提供する。
【０００７】
また、本発明は、データプロセッサ、及び、前記データプロセッサに接続されたメモリを有するデータ処理システムであって、
前記メモリが、
それぞれの表面が絶縁保護膜で被覆される複数の配線を含み、全体が第１の層間絶縁膜に覆われた第１の配線層と、
前記第１の層間絶縁膜と異なる材料で形成され、それぞれが前記第１の層間絶縁膜の上部で前記複数の配線と同じレイアウトで延びる複数のダミー絶縁膜と、
前記複数の配線のうち隣接する２つの配線の間で、前記第１の層間絶縁膜を貫通し、前記隣接する２つの配線及び対応する絶縁保護膜と自己整合的に形成された導電性プラグとを備えることを特徴とするデータ処理システムを提供する。
【０００８】
更に、本発明は、表面が絶縁保護膜で被覆された複数の配線を含む第１の配線層を形成する工程と、
前記第１の配線層を覆って第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜上で前記複数の配線と同じレイアウトで延びるダミー絶縁膜を形成する工程と、
前記複数の配線及び該複数の配線を被覆する絶縁保護膜と自己整合的に、前記第１の層間絶縁膜を貫通するビアホールを形成する工程と、
前記ビアホール内にビアプラグを形成する工程とを有することを特徴とする半導体装置の製造方法を提供する。
【発明の効果】
【０００９】
本発明の半導体装置、データ処理システム、及び、本発明の製造方法で得られた半導体装置では、導電性プラグを収容するコンタクトホールや、ビアホールの形成のための第１の層間絶縁膜のエッチングに際して、そのパターンが第１の配線層と直交するスリットパターンであるため、その方向への合わせずれは問題とならず、また、ラインパターンであるため、微細化に対するフォトリソグラフィの解像マージン、エッチングでの開口性確保も容易である。更にスリットエッチング時、及びコンタクト分離用ＣＭＰの際に、第１の配線層と同じレイアウトで各配線の上方に形成されたダミー絶縁膜によって、各配線の絶縁保護膜が保護されるので、絶縁保護膜の膜厚の減少が抑制できる。このため、配線、導電性プラグの寸法、間隔を縮小していった際の加工マージンを確保することができ、半導体装置やデータ処理システムのメモリの微細化が容易になる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の例示的な実施形態について詳細に説明する。なお、全図を通して同様な要素には同様な符号を付して示した。図１は、本発明の第１の実施形態に係る半導体装置の断面図である。図２は、その半導体装置のパターンレイアウトを示す。なお、図１は図２のＩ−Ｉ線に沿う断面図である。
【００１１】
図１及び図２において、半導体装置１０は、半導体基板１１と、その上部に形成される第１〜第３の配線層３４、１５、３５と、これら配線層の間を絶縁する第１〜第４の層間絶縁膜１４ａ、１４、１９、２４と、第２の層間絶縁膜１４と第４の層間絶縁膜２４との間に挟まれ、第２の配線層１５の各配線の上方に形成されたダミーマスク層２０、２１と、第１の配線層３４と第３の配線層３５とを接続するビアプラグ２２とを有する。ビアプラグ２２は、第２の配線層１５に含まれる隣接する各２つの配線間を貫通している。
【００１２】
第２の配線層１５の各配線には、ＳｉＮ膜からなるキャップ層１６、及び、サイドウオール層１７を含むシシリコンナイトライド（ＳｉＮ）保護膜が形成されており、これらのＳｉＮ保護膜によって第２の配線層１５の各配線の表面が覆われている。ダミーマスク層は、ＳｉＮ膜から成り、第２の配線層１５の各配線を上方から覆い、且つ、各配線と同じパターンレイアウトを有し、各配線のルート上に延びている。ダミーマスク層２０、２１は、ＳｉＮ保護膜のキャップ層１６に平面的に重なる位置に形成された中央部分２０と、サイドウオール層１７に平面的に重なる位置に形成されたサイド部分２１とから構成される。
【００１３】
本実施形態の半導体装置１０では、まず、ビアホールを形成する際にホールパターンの代わりにスリットパターン２８を採用している。これにより、微細化した際のフォトリソグラフィでの解像性を向上させるとともに、スリットの延在方向への寸法精度、合わせずれの問題を回避することを可能としている。更に、狭いピッチで配線された第２の配線層１５の上方に、その配線層のレイアウトと同じレイアウトを有するダミーマスク層２０、２１を形成している。この構成により、第２の配線層１５及びＳｉＮ保護膜１６、１７を含む配線構造と自己整合的にビアホールを形成するためのスリットパターン２８をセルフアラインエッチングする際、ダミーマスク層２０，２１がそのエッチストッパ層となるだけでなく、その後のビア分離の際に行われるＣＭＰのストッパ層としても機能する。このため、その下方で第２の配線層１５を保護するＳｉＮ保護膜１６、１７の膜厚減少を最小限にすることが出来る。こうすることにより、スリット開口とＣＭＰでのすりきりを組み合わせたビア開口プロセスにとって、最も問題となるＳｉＮ保護膜の膜厚減少を最小限にすることを可能とし、半導体装置の微細化が容易になる。
【００１４】
図２に示すように、第２の配線層１５の各配線とダミーマスク層の中央部分２０とは、同じレイアウト上に位置し、第１の配線層３４と第３の配線層３５とは、同じレイアウト上に位置し、図示しないビアプラグ２２は、第１の配線層と第３の配線層とを接続している。なお、同図に示した符号２８は、ビアプラグ２２を収容するホールパターンを形成する際に用いるスリットパターンを示し、また、そのスリットパターンによって第３の絶縁膜１９に形成されるスリット溝を示している。
【００１５】
本実施形態では、上記構造の作製にあたり、ビアプラグ２２を収容するビアホールをエッチング形成する際に、第３の層間絶縁膜１９の部分では、第２の配線層１５の各配線と直交する方向に延びるスリット溝２８（図２）を形成し、第１及び第２の層間絶縁膜１４ａ、１４の部分では、絶縁膜を貫通するビアホールとして形成する。本明細書では、以下、スリット溝２８とスルーホール２９とを含むパターンをホールパターンと呼ぶ。このホールパターンを形成した後に、全面に導電材料を堆積し、スルーホール２９及びスリット溝２８を埋め込む。次いで、ＣＭＰプロセスを用いて、堆積した導電材料を研磨し、この際にＳｉＮ膜から成るダミーマスク層２０、２１をエッチストップ層として用いる。このＣＭＰ研磨によって、スリット溝２８の部分の導電材料が除かれて各ビアプラグが分離される。この工程により、第１の配線層３４の各配線と、第３の配線層３５の対応する配線とを接続するビアプラグ２２が得られることになる。
【００１６】
図３及び図４を参照して、上記実施形態に係る半導体装置を製造するプロセスを更に詳細に説明する。なお、これらの図では、半導体基板を含む、第１の配線層の下層構造の図示を省略している。まず、半導体基板の上方に、パターニングされた第１の配線層３４、及び、第１の配線層３４を覆う第１の層間絶縁膜１４ａを形成する（図３（ａ））。次いで、その上に、パターニングされたキャップ層１６及び第２の配線層１５を形成し、更に、このキャップ層１６及び第２の配線層１５の側壁にＣＶＤ法及びエッチバック法でサイドウオール層１７を形成し、キャップ層１６と共に、配線層１５のＳｉＮ保護膜とする（図３（ｂ））。
【００１７】
その後、第２の層間絶縁膜１４を堆積し、その上に、第２の配線層１５の各配線と同じレイアウトパターンを有するダミーマスク層２０、２１を形成する（図３（ｃ））。ダミーマスク層２０、２１の形成では、まず、中央部分２０をＳｉＮ膜の堆積及びパターニングで形成し、次いでサイド部分２１をＳｉＮ膜の堆積及びエッチバックによって形成する。引き続き、第３の層間絶縁膜１９を堆積した後、その上に後のエッチング用ハードマスク層としてアモルファスカーボン、プラズマＳｉＯＮ膜を堆積し（図示せず）、図２に示したスリット溝２８のパターンを有するフォトレジストパターン（図示せず）を形成する。このフォトレジストパターン、及び前記ハードマスク層をマスクとして、且つ、ダミーマスク層２０、２１、及び、ＳｉＮ保護膜１６、１７を含む第２の配線層１５と自己整合的にエッチングを行い、第３〜第１の層間絶縁膜１９、１４、１４ａを貫通するビアホールを形成する。このエッチングでは、ＳｉＮ膜に対して高い選択性を有するエッチングプロセスを適用する。このエッチングによって、第３の層間絶縁膜１９内で第２の配線層１５の各配線と直交方向に延びるスリット溝２８と、第２の配線層１５の隣接する各２つの配線の間で第２及び第１の層間絶縁膜１４、１４ａを貫通するスルーホール２９とから成るホールパターン３０が形成される（図３（ｄ））。
【００１８】
その後、タングステン（Ｗ）層２２Ａを全面に堆積する（図４（ｅ））。引き続き、ＣＭＰ法によってＷ層２２Ａを研磨し、ダミーマスク層２０、２１をストッパとすることで、分離されたビアプラグ２２が得られる（図４（ｆ））。その後、ビアプラグ２２の頂部に接する第３の配線層３５を、研磨されたダミーマスク層２０、２１及び第３の層間絶縁膜１９上に形成する。次いで、第４の層間絶縁膜２４を全面に堆積する（図４（ｇ））。
【００１９】
上記実施形態では、第２の配線層１５の下部構造は、任意の構造のものが採用できる。また、第２の配線層をゲート電極として構成し、第１の配線層を半導体基板内に形成された拡散層として構成することも出来る。
【００２０】
図５及び図６はそれぞれ、本発明の第２の実施形態に係る半導体装置の断面図、及び、その半導体装置のレイアウトパターンを示す平面図である。図５は、図６のＶ−Ｖ線に沿う断面図である。なお、図６には、エッチングの際に形成されるスリット溝２８が示してある。本実施形態の半導体装置は、ＤＲＡＭ装置として構成される。ＤＲＡＭ装置１０Ａは、半導体基板１１上に形成されており、半導体基板１１は、素子分離領域１２を構成する絶縁膜によって活性領域が区画されている。ＤＲＡＭ装置１０Ａは、第１〜第５の層間絶縁膜１４ａ、１４、１８、１９、２４と、ゲート電極２６を構成する第１の配線層と、第２の層間絶縁膜１４上に形成され、ビット線を構成する第２の配線層１５と、第３の層間絶縁膜１８上に、第２の配線層１５の各配線に対応して配設されるダミーマスク層２０、２１と、ダミーマスク層２０、２１上に形成されたランディングパッド２３と、ランディングパッド２３上に形成されたキャパシタノード２５を有するキャパシタとを備える。
【００２１】
素子分離領域１２で区画された活性領域の拡散層上には、下部電極（コンタクトプラグ）１３が形成される。下部電極１３とランディングパッド２３とは、ビアプラグ２２を介して接続される。下部電極１３とランディングパッド２３とに上下方向に挟まれた位置には、第２の配線層１５が形成されている。ビアプラグ２２は、第２の配線層１５を構成する隣接する各２つのビット線の間に、セルフアラインプロセスを利用して形成されている。
【００２２】
第２の配線層１５を構成する各ビット線は、配線のパターニングに際してマスクとなるキャップ層１６と、サイドウオール層１７とによって覆われ、保護されている。キャップ層１６及びサイドウオール層１７は、第２の配線層１５を保護するＳｉＮ保護膜を構成する。ダミーマスク層は、第２の配線層１５のキャップ層１６及びサイドウオール層１７にそれぞれ対応する中央部分２０及びサイド部分２１から成り、ビット線と同じレイアウトパターンで配置されている。キャップ層１６及びサイドウオール層１７は、ビット線１５とダミーマスク層の中央部分２０とにミスアライメントが生じた際には、ビット線１５とビアプラグ２２とのショートを防止する配線保護層として機能する。図６には、半導体装置の全体レイアウトを示すために、第２の配線層と直交方向に延びるゲート電極２６と、ゲート電極の間にこれらとセルフアライメントで形成されるソースコンタクト２７とが示されている。
【００２３】
本実施形態のＤＲＡＭ装置１０Ａでは、狭いピッチで配線されたビット線を構成する第２の配線層１５の上方に、ビット線のレイアウトと同じレイアウトを有するダミーマスク層２０、２１を形成している。この構成により、ビット線１５及びＳｉＮ保護膜１６、１７を含む配線構造と自己整合的にビアホールを形成する際、スリット開口とＣＭＰでのすりきりを組み合わせたビア開口プロセスにて最も問題となるＣＭＰすりきり時のビット線１５を保護するＳｉＮ保護膜１６、１７の膜厚減少が防止できる。このため、ビット線１５を覆うＳｉＮ保護膜１６、１７の設計厚みを小さくでき、ビアプラグ２２の設計上の間隔を小さくできるので、半導体装置の微細化が容易になる。
【００２４】
図７及び図８を参照しながら、第２の実施形態に係る半導体装置であるＤＲＡＭ装置の製造プロセスを説明する。まず、半導体基板１１の表面部分に、通常の素子分離（ＳＴＩ）領域１２を形成し、半導体基板１１を、複数の活性領域に区画する（図７（ａ））。次いで、活性領域に、ソース・ドレイン拡散層及びゲート電極を含むＭＩＳＦＥＴ（図示せず）を形成する。次いで、ＣＶＤ法によりシリコン酸化膜を成膜し、ＣＭＰ法により平坦化して第１の層間絶縁膜１４ａを形成する。その後、フォトリソグラフィ、及び、ドライエッチングにより、第１の層間絶縁膜１４ａをパターニングして、活性領域の拡散層上にコンタクトホールを開口する。コンタクトホール内を含む第１の層間絶縁膜１４ａ上にポリシリコンを堆積し、ＣＭＰ法により分離して下部電極１３を形成する。その後、更にＣＶＤ法によりシリコン酸化膜を成膜し、ＣＭＰ法により平坦化して第２の層間絶縁膜１４を形成する（図７（ｂ））。
【００２５】
その後、ＣＶＤ法などにより、タングステン（Ｗ）膜、及び、ＳｉＮ膜を堆積し、フォトリソグラフィ、及び、ドライエッチングにより、ビット線１５、及び、キャップ層１６を形成する。更に、ＣＶＤ法によりＳｉＮ膜を堆積し、エッチバックによりサイドウオール層１７を形成する。これによって、ＳｉＮ保護膜によって表面が保護されたビット線から成る第２の配線層１５が得られる（図７（ｃ））。続いて、その上にＣＶＤ法などにより、シリコン酸化膜を成膜し、ＣＭＰ法により平坦化することにより第３の層間絶縁膜１８を形成する。
【００２６】
次に、ＣＶＤ法などによりＳｉＮ膜を堆積し、フォトリソグラフィ、及び、ドライエッチングによりダミーマスク層の中央部分２０を形成する。中央部分２０は、ビット線１５と同じレイアウトパターンとなるようにパターニングする。次いで、ＣＶＤ法などによりＳｉＮ膜を堆積し、エッチバック法によりダミーマスク層のサイド部分２１を形成する（図７（ｄ））。次に、ＣＶＤ法などによりシリコン酸化膜を成膜し、ＣＭＰ法により平坦化することにより、第４の層間絶縁膜１９を形成する。その上に、後のドライエッチング用ハードマスク層としてアモルファスカーボン、プラズマＳｉＯＮ膜を堆積した後（図示せず）、フォトリソグラフィ、及び、ドライエッチングにより、第４〜第２の層間絶縁膜１９、１８、１４をエッチングする。このエッチングには、図６に示したスリット溝２８のパターンを有するフォトレジストマスク、及び前記ハードマスク層をエッチングマスクとし、且つ、ＳｉＮに対して高い選択比で第４〜第２の層間絶縁膜１９、１８、１４をパターニングする。これにより、第４の層間絶縁膜１９に形成されたスリット溝２８と、第２及び第３の層間絶縁膜に形成されたスルーホール２９とから成るホールパターン３０が形成される（図７（ｅ））。これによって、下部電極１３の頂部が開口する。
【００２７】
次いで、スリット溝２８及びスルーホール２９を含むホールパターン３０内を含む全面にタングステン層２２Ａを堆積する（図８（ｆ））。更に、ダミーマスク層２０、２１をストッパとして、タングステン層２２ＡをＣＭＰ法により研磨することで、スリット溝２８内のタングステン層を除去し、相互に分離されたビアプラグ２２を形成する（図８（ｇ））。次に、ＣＶＤ法によりタングステン膜を成膜し、フォトリソグラフィ、及び、ドライエッチングによりランディングパッド２３を形成する。その後は、通常のＤＲＡＭのキャパシタ形成プロセスにより、キャパシタを収容する第５の層間絶縁膜２４、及び、キャパシタノード２５を形成する（図８（ｈ））。その後は、公知のプロセスを採用することにより、ＤＲＡＭ装置を完成させる。
【００２８】
図９は、本発明の第３の実施形態に係る半導体装置を示す断面図である。また、図１０は、図２などと同様に、本実施形態の半導体装置のレイアウトパターンを示している。なお、図９は、図１０のＩＸ−ＩＸ線に沿う断面図である。
【００２９】
本実施形態の半導体装置は、本発明の構成をロジック回路に適用した例であり、第２の実施形態における下部電極１３、ビット線１５、ランディングパッド２３を、タングステンやアルミニウム、銅などで形成された配線層に置き換えている。半導体装置１０Ｂは、以下の工程により製造される。まず、半導体基板１１上に、通常の半導体装置の製造工程で用いられるＳＴＩプロセスにより素子分離領域１２を形成して、活性領域を区画する。その後、活性領域にソース・ドレイン拡散層、及び、ゲート電極を有するＭＩＳＦＥＴ（図示せず）を形成する。次いで、ＣＶＤ法などによりシリコン酸化膜を成膜し、ＣＭＰ法により平坦化することにより、第１の層間絶縁膜１４ａを形成する。
【００３０】
次に、フォトリソグラフィ、及びドライエッチングにより活性領域内の拡散層上にコンタクトホールを開口する。次いで、ＣＶＤ法などにより、このコンタクトホール内にタングステンを埋め込み、ＣＭＰ法などを用い、第１の層間絶縁膜１４ａ上のタングステンを除去することにより、コンタクトプラグ１３を形成する。次に、ＣＶＤ法などによりタングステンを成膜し、フォトリソグラフィ、及び、ドライエッチングにより第１の配線層３１を形成する。その後、ＣＶＤ法などによりシリコン酸化膜を成膜し、ＣＭＰ法により平坦化することにより第２の層間絶縁膜１４を形成する。
【００３１】
次に、ＣＶＤ法などによりタングステン及びＳｉＮ膜を堆積し、フォトリソグラフィ、及び、ドライエッチングにより第２の配線層１５、ＳｉＮ膜から成るキャップ層１６を形成する。その後、ＣＶＤ法などによりＳｉＮ膜を堆積し、エッチバック法によりサイドウオール層１７を形成する。次に、ＣＶＤ法などによりシリコン酸化膜を成膜し、ＣＭＰ法により平坦化することにより第３の層間絶縁膜１８を形成する。その後、ＣＶＤ法などによりＳｉＮ膜を堆積しフォトリソグラフィ、及び、ドライエッチングによりダミーマスク層の中央部分２０を形成する。ダミーマスク層の中央部分２０は、前記第２配線層１５と全く同じレイアウトパターンに形成する。その後、ＣＶＤ法などによりＳｉＮ膜を堆積し、エッチバック法によりダミーマスク層のサイド部分２１を形成する。
【００３２】
次に、ＣＶＤ法などによりシリコン酸化膜を成膜し、ＣＭＰ法により平坦化することにより第４の層間絶縁膜１９を形成する。その上に、後のドライエッチング用ハードマスク層としてアモルファスカーボン、プラズマＳｉＯＮ膜を堆積した後（図示せず）、フォトリソグラフィ、及び、ドライエッチングにより、第２の配線層１５及びダミーマスク層２０、２１に直交したスリットパターン２８とスルーホール２９とを含むホールパターンを、第４〜第２絶縁膜１９、１８、１４中に開口する。このドライエッチングでは、ＳｉＮに対して高選択性を有するエッチングプロセスを採用する。このドライエッチングでは、ダミーマスク層２０、２１、キャップ層１６、及び、サイドウオール層１７がマスクとなり、スリットパターン２８を含むホールパターンがセルフアラインプロセスで開口される。
【００３３】
引き続き、スリッパターントを含むホールパターン内を、ＣＶＤ法などによりタングステンで埋め込む。次いで、ダミーマスク層２０、２１をストッパとしてＣＭＰを行い、各スルーホール２９内のタングステンを相互から切り離して、ビアプラグ２２を形成する。
【００３４】
次に、アルミニウム膜を成膜し、フォトリソグラフィ、及び、ドライエッチングにより第３の配線層３２を形成し、その後、ＣＶＤ法などによりシリコン酸化膜を成膜し、ＣＭＰ法により平坦化することにより、第５の層間絶縁膜２４を形成する。これによって、図９に示すロジック回路を構成する半導体装置１０Ｂを得る。
【００３５】
本実施形態では、半導体製品で用いられるロジック回路の信号線において、狭スペースで形成された信号配線層のスペース部に、その信号線とショートすることなくセルフアラインでビアプラグを形成することが出来る。このため、狭いスペースで信号配線層を挟んで形成された上下層の信号線の間の接続が可能になる。掛かる構成により、信号線の接続にあたり、より多様な接続関係を可能とし、レイアウト面積を減少させることも出来る。
【００３６】
また、上記実施形態において、配線層やビアプラグに用いられる材料も、銅などといった導電性材料であれば使用可能である。さらに、スリットパターンを含むホールパターンをセルフアラインプロセスで開口するにあたっては、上記実施形態で用いたＳｉＮ以外であってもよく、ドライエッチングやＣＭＰに際して、酸化膜のエッチングレートや研磨レートよりも遅い絶縁膜であればストッパ膜として採用できる。
【００３７】
従来は、配線層の保護膜の厚みについては、配線層加工時、ビアホール開口時、及び、ＣＭＰ時の全ての工程段階での膜厚の減少を考慮してその膜厚を設定する必要があったが、本実施形態では、実質的に配線層のパターニングの際の膜厚減少のみを考慮した膜厚に設定できる。このため、ビアホール内に形成されるビアプラグの配列ピッチを小さく設計でき、半導体装置の更なる高密度化が可能になる。また、本発明の構造を、半導体製品のロジック回路内の配線構造に用いることにより、信号線の接続にあたり、より多様な接続関係を可能とするため、ロジック回路においても、レイアウト面積を縮小させることが出来る。
【００３８】
図１１は、本発明の第４の実施形態に係る半導体装置の構成を示すブロック図である。本半導体装置は、前記第２の実施形態に係るＤＲＡＭ装置（半導体記憶装置）を含むデータ処理システムを構成する。データ処理システム１００は、ＣＰＵ（Central Processing Unit）１１０と、半導体記憶装置１２０と、半導体記憶装置以外の記憶装置１４０と、入出力装置１５０とを備えている。図１１では、ＣＰＵ１１０はシステムバス１３０を介して半導体記憶装置１２０に接続されているが、システムバス１３０を介さずにローカルなバスによって接続されても良い。システムバス１３０は、図面の簡略化のため１本のみを描いているが、実際は複数のバスを含み、これらは必要に応じてコネクタなどを介し、シリアルないしパラレルに接続される。なお、図示したように、必要に応じて第２の実施形態の半導体記憶装置以外の記憶装置１４０や、入出力装置１５０がシステムバス１３０に接続される。
【００３９】
入出力装置１５０には、例えば液晶ディスプレイなどのディスプレイデバイスが含まれる。半導体記憶装置以外の記憶装置１４０には、ハードディスクやＭＯドライブなどが含まれる．しかし、これらには限定されない。入出力装置１５０には、入力装置と出力装置のいずれか一方のみの場合も含まれる。半導体記憶装置１２０は、例えばＲＡＭ（Random Access Memory）やＲＯＭ（Read Only Memory）であり、具体的にはＳＲＡＭ（Static Random-Access-Memory）、ＳＤＲＡＭ（Synchronous Dynamic Random-Access-Memory）、ＤＤＲ−ＳＤＲＡＭ（Double Data Rate Synchronous Dynamic Random-Access-Memory）、ＤＤＲ２−ＳＤＲＡＭ（Double Data Rate 2 Synchronous Dynamic Random-Access-Memory）、ＤＤＲ３−ＳＤＲＡＭ（Double Data Rate 3 Synchronous Dynamic Random-Access-Memory）等のＤＲＡＭ、フラッシュメモリ等の半導体素子から構成される記憶媒体である。さらに、各構成要素の個数は、図１１では簡略化のため、１つの記載にとどめているが、それには限定されず、全てまたはいずれかの要素が複数個の場合も含まれる。
【００４０】
本発明の半導体装置としては、ＤＲＡＭ装置の他に、ＮＡＮＤ型フラッシュメモリなどのメモリ機能を有する半導体記憶装置、マイクロプロセッサーなどのロジック機能を有する半導体装置、それらの２つ以上が混載された任意のシステムを構成する半導体装置などが挙げられる。
【００４１】
本発明を特別に示し且つ例示的な実施形態を参照して説明したが、本発明は、その実施形態及びその変形に限定されるものではない。当業者に明らかなように、本発明は、添付のクレームに規定される本発明の精神及び範囲を逸脱することなく、種々の変更が可能である。
【図面の簡単な説明】
【００４２】
【図１】本発明の第１の実施形態に係る半導体装置の断面図。
【図２】図１の半導体装置のパターンレイアウトを示す平面図。
【図３】（ａ）〜（ｄ）は、第１の実施形態の半導体装置の製造工程を順次に示す断面図。
【図４】（ｅ）〜（ｇ）は、図３に続く工程を順次に示す断面図。
【図５】本発明の第２の実施形態に係る半導体装置の断面図。
【図６】図５の半導体装置のパターンレイアウトを示す平面図。
【図７】（ａ）〜（ｅ）は、第２の実施形態の半導体装置の製造工程を順次に示す断面図。
【図８】（ｆ）〜（ｈ）は、図７に続く工程を順次に示す断面図。
【図９】本発明の第３の実施形態に係る半導体装置の断面図。
【図１０】図９の半導体装置のパターンレイアウトを示す平面図。
【図１１】本発明の第４の実施形態に係る半導体装置のブロック図。
【符号の説明】
【００４３】
１０，１０Ａ、１０Ｂ：半導体装置
１１：半導体基板
１２：素子分離領域
１３：下部電極（コンタクトプラグ）
１４ａ、１４、１８、１９、２４：絶縁膜
１５：第２の配線層
１６：キャップ層
１７：サイドウオール層
２０、２１：ダミーマスク層
２２：ビアプラグ
２３：ランディングパッド
２５：キャパシタノード
２６：ゲート電極
２７：ソースコンタクト
２８：スリット溝（スリットパターン）
２９：スルーホール
３０：ホールパターン
３１：第１の配線層
３２：第３の配線層
３４：第１の配線層
３５：第３の配線層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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