(57)【要約】【課題】貫通電流の少ないＣＭＯＳインバータを有する出力バッファ回路を提供する。【解決手段】ソースがＶｄｄに接続され、ドレインが出力ノードＮｏｕｔに接続され、ゲートが第１ノードＮ１に接続された第１Ｐ−ＭＯＳトランジスタと、ドレインが出力ノードＮｏｕｔに接続され、ソースがＶｄｄより低いＶｓｓに接続され、ゲートが第２ノードＮ２に接続された第２Ｎ−ＭＯＳトランジスタとを有する第１回路と、ソースがＶｄｄに接続され、ドレインが第１ノードＮ１に接続され、ゲートが入力ノードＮｉｎに第３Ｐ−ＭＯＳトランジスタと、ドレインが第２ノードＮ２に接続され、ソースがＶｓｓ接続され、ゲートが入力ノードＮｉｎに接続された第４Ｎ−ＭＯＳトランジスタを有する第２回路と、第１ノードＮ１と第２ノードＮ２との間に接続される抵抗素子１３とを具備する。【選択図】図１
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【特許請求の範囲】
【請求項１】
ソースが第１電源電位に接続され、ドレインが出力ノードに接続され、ゲートが第１ノードに接続された第１Ｐチャネル絶縁ゲート電界効果トランジスタと、ドレインが前記出力ノードに接続され、ソースが前記第１電源電位より低い第２電源電位に接続され、ゲートが第２ノードに接続された第２Ｎチャネル絶縁ゲート電界効果トランジスタとを有する第１回路と、
ソースが前記第１電源電位に接続され、ドレインが前記第１ノードに接続され、ゲートが入力ノードに接続された第３Ｐチャネル絶縁ゲート電界効果トランジスタと、ドレインが前記第２ノードに接続され、ソースが前記第２電源電位に接続され、ゲートが前記入力ノードに接続された第４Ｎチャネル絶縁ゲート電界効果トランジスタとを有する第２回路と、
前記第１ノードと前記第２ノードとの間に接続される抵抗素子と、
を具備することを特徴とする出力バッファ回路。
【請求項２】
前記抵抗素子が、ソースが前記第１ノードに接続され、ドレインが前記第２ノードに接続され、ゲートが前記第２電源電位に接続された第５Ｐチャネル絶縁ゲート電界効果トランジスタ、またはドレインが前記第１ノードに接続され、ソースが前記第２ノードに接続され、ゲートが前記第１電源電位に接続された第６Ｎチャネル絶縁ゲート電界効果トランジスタであることを特徴とする請求項１に記載の出力バッファ回路。
【請求項３】
前記抵抗素子は、２つの第１および第２抵抗素子からなり、前記入力ノードに入力される信号の反転に応じて前記第１ノードと前記第２ノードとの間に交互に接続されることを特徴とする請求項１に記載の出力バッファ回路。
【請求項４】
前記第１抵抗素子が、ソースが前記第１ノードに接続され、ドレインが前記第２ノードに接続され、ゲートが前記入力ノードに接続された第７Ｐチャネル絶縁ゲート電界効果トランジスタであり、前記第２抵抗素子が、ドレインが前記第１ノードに接続され、ソースが前記第２ノードに接続され、ゲートが前記入力ノードに接続された第８Ｎチャネル絶縁ゲート電界効果トランジスタであることを特徴とする請求項３に記載の出力バッファ回路。
【請求項５】
前記第１Ｐチャネル絶縁ゲート電界効果トランジスタのゲート入力容量をＣ１、前記第２Ｎチャネル絶縁ゲート電界効果トランジスタのゲート入力容量をＣ２、前記第３Ｐチャネル絶縁ゲート電界効果トランジスタのオン抵抗をＲ３、前記第４Ｎチャネル絶縁ゲート電界効果トランジスタのオン抵抗をＲ４、前記第１ノードと前記第２ノードとの間に接続される抵抗素子の抵抗をＲ０としたとき、
Ｃ１（Ｒ０＋Ｒ４）がＣ２Ｒ４より大きく、Ｃ２（Ｒ０＋Ｒ３）がＣ１Ｒ３より大きいことを特徴とする請求項１に記載の出力バッファ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、出力バッファ回路に関する。
【背景技術】
【０００２】
出力用のＣＭＯＳインバータと駆動用のＣＭＯＳインバータを直列接続した出力バッファ回路は、ＣＭＯＳインバータを構成するＰ−ＭＯＳトランジスタとＮ―ＭＯＳトランジスタの動作速度の僅かな違いなどにより、入力信号が反転するときに両方のＭＯＳトランジスタが同時にオンになり、電源からグランドへ貫通電流が流れ、消費電流の増大を招く問題がある。
【０００３】
従来、出力用のＣＭＯＳインバータの貫通電流を防止するために、入力信号が反転するときに両方のＭＯＳトランジスタを同時にオフするデッドタイムが設けられている（例えば特許文献１参照）。
【０００４】
特許文献１に開示された出力バッファ回路は、出力用のＣＭＯＳインバータと、駆動用の第１および第２のＣＭＯＳインバータとを具備している。  
第１のＣＭＯＳインバータは出力用のＣＭＯＳインバータのＰ−ＭＯＳトランジスタを駆動し、第２のＣＭＯＳインバータは出力用のＣＭＯＳインバータのＮ−ＭＯＳトランジスタを駆動している。
【０００５】
第１の駆動信号及び第２の駆動信号の各々により、出力用のＣＭＯＳインバータ回路の一対のＭＯＳトランジスタの各々がオフからオンになるタイミングが、一対の相手のＭＯＳトランジスタがオンからオフになるタイミングより遅れるように、出力用のＣＭＯＳインバータの一対のＭＯＳトランジスタの各々のゲート入力容量、および第１のＣＭＯＳンバータおよび第２のＣＭＯＳインバータの各ＭＯＳトランジスタのオン抵抗を設定している。
【０００６】
然しながら、特許文献１に開示された出力バッファ回路は、駆動用に追加されたＣＭＯＳインバータが新たな貫通電流の発生源となる問題がある。  
また、これだけでは出力用のＣＭＯＳインバータのＰ−ＭＯＳトランジスタとＮ―ＭＯＳトランジスタがオンオフする順番が確定しないので、オンオフする順番を確定させるためのロジック回路が別途必要となり、回路規模が大きくなるという問題がある。
【特許文献１】特開２００７−２１４６０５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、貫通電流の少ないＣＭＯＳインバータを有する出力バッファ回路を提供する。
【課題を解決するための手段】
【０００８】
本発明の一態様の出力バッファ回路は、ソースが第１電源電位に接続され、ドレインが出力ノードに接続され、ゲートが第１ノードに接続された第１Ｐチャネル絶縁ゲート電界効果トランジスタと、ドレインが前記出力ノードに接続され、ソースが前記第１電源電位より低い第２電源電位に接続され、ゲートが第２ノードに接続された第２Ｎチャネル絶縁ゲート電界効果トランジスタとを有する第１回路と、ソースが前記第１電源電位に接続され、ドレインが前記第１ノードに接続され、ゲートが入力ノードに接続された第３Ｐチャネル絶縁ゲート電界効果トランジスタと、ドレインが前記第２ノードに接続され、ソースが前記第２電源電位に接続され、ゲートが前記入力ノードに接続された第４Ｎチャネル絶縁ゲート電界効果トランジスタとを有する第２回路と、前記第１ノードと前記第２ノードとの間に接続される抵抗素子と、を具備することを特徴としている。
【発明の効果】
【０００９】
本発明によれば、貫通電流の少ないＣＭＯＳインバータを有する出力バッファ回路が得られる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１１】
本発明の実施例１に係る出力バッファ回路について図１乃至図３を用いて説明する。図１は出力バッファ回路を示す回路図、図２は出力バッファ回路の動作原理を示す図、図３は出力バッファ回路の動作を示すタイミンクチャートである。
【００１２】
図１に示すように、本実施例の出力バッファ回路１０は、ソースが第１電源電位Ｖｄｄに接続され、ドレインが出力ノードＮｏｕｔに接続され、ゲートが第１ノードＮ１に接続された第１Ｐチャネル絶縁ゲート電界効果トランジスタＭ１（以後、第１Ｐ−ＭＯＳトランジスタという）と、ドレインが出力ノードＮｏｕｔに接続され、ソースが第１電源電位Ｖｄｄより低い第２電源電位Ｖｓｓに接続され、ゲートが第２ノードＮ２に接続された第２Ｎチャネル絶縁ゲート電界効果トランジスタＭ２（以後、第２Ｎ−ＭＯＳトランジスタという）とを有する第１回路１１と、ソースが第１電源電位Ｖｄｄに接続され、ドレインが第１ノードＮ１に接続され、ゲートが入力ノードＮｉｎに接続された第３Ｐチャネル絶縁ゲート電界効果トランジスタＭ３（以後、第３Ｐ−ＭＯＳトランジスタという）と、ドレインが第２ノードＮ２に接続され、ソースが第２電源電位Ｖｓｓに接続され、ゲートが入力ノードＮｉｎに接続された第４Ｎチャネル絶縁ゲート電界効果トランジスタＭ４（以後、第４Ｎ−ＭＯＳトランジスタという）とを有する第２回路１２とを具備している。
【００１３】
更に、出力バッファ回路１０は、第１ノードＮ１と第２ノードＮ２との間に接続され、第１ノードＮ１と第２ノードＮ２との間の配線抵抗を含まない抵抗素子１３を具備している。
【００１４】
第１回路１１は出力用のＣＭＯＳインバータであり、第２回路１２は駆動用のＣＭＯＳインバータである。抵抗素子１３は、例えばポリシリコン抵抗、シリサイド抵抗などのバルク抵抗体である。第１電源電位Ｖｄｄは正電源電位であり、第２電源電位は、例えば接地（ＧＮＤ）である。
【００１５】
図２は出力バッファ回路１０の動作原理を示す図である。図２において、Ｃ１は第１Ｐ−ＭＯＳトランジスタＭ１のゲート入力容量、Ｃ２は第２Ｎ−ＭＯＳトランジスタＭ２のゲート入力容量、Ｒ３は第３Ｐ−ＭＯＳトランジスタのオン抵抗、Ｒ４は第４Ｎ−ＭＯＳトランジスタのオン抵抗、Ｒ０は抵抗素子１３の抵抗を示している。
【００１６】
ゲート入力容量Ｃ１は第１Ｐ−ＭＯＳトランジスタＭ１のゲート・ドレイン間容量およびゲート・ソース間容量を有している。ゲート入力容量Ｃ２は、第２Ｎ−ＭＯＳトランジスタＭ２のゲート・ドレイン間容量およびゲート・ソース間容量を有している。
【００１７】
出力バッファ回路１０において、τ１＝Ｃ１（Ｒ０＋Ｒ４）がτ２＝Ｃ２Ｒ４より大きく、τ３＝Ｃ２（Ｒ０＋Ｒ３）がτ４＝Ｃ１Ｒ３より大きくなるように設定されている。
【００１８】
図２（ａ）に示すように、入力信号Ｖｉｎが“Ｌ”レベルから“Ｈ”レベルになると、第３Ｐ−ＭＯＳトランジスタＭ３がオフになり、第４Ｎ―ＭＯＳトランジスタＭ４がオンになる。  
これにより、ゲート入力容量Ｃ１にチヤージされていた電荷は抵抗Ｒ０とオン抵抗Ｒ４を介し、ＣＲ時定数τ１＝Ｃ１（Ｒ０＋Ｒ４）にしたがって放電する。  
同様に、ゲート入力容量Ｃ２にチャージされていた電荷はオン抵抗Ｒ４を介し、ＣＲ時定数τ２＝Ｃ２Ｒ４にしたがって放電する。
【００１９】
上述したように、τ１がτ２より大きく、第２ノードＮ２の電位Ｖ２が第１ノードＮ１の電位Ｖ１より早く降下するので、第２Ｎ―ＭＯＳトランジスタＭ２が先にオフになり、その後に第１Ｐ−ＭＯＳトランジスタＭ１がオンになる。
【００２０】
図２（ｂ）に示すように、入力信号Ｖｉｎが“Ｈ”レベルから“Ｌ”レベルになると、第４Ｎ―ＭＯＳトランジスタＭ４がオフになり、第３Ｐ−ＭＯＳトランジスタＭ３がオンになる。  
これにより、ゲート入力容量Ｃ１はオン抵抗Ｒ３を介し、ＣＲ時定数τ３＝Ｃ１Ｒ３にしたがって充電される。  
同様に、ゲート入力容量Ｃ２はオン抵抗Ｒ３と抵抗Ｒ０を介し、ＣＲ時定数τ４＝Ｃ２（Ｒ０＋Ｒ３）にしたがって充電される。
【００２１】
上述したように、τ４がτ３より大きく、第１ノードＮ１の電位Ｖ１が第２ノードＮ２の電位Ｖ２より早く上昇する。その結果、第１Ｐ―ＭＯＳトランジスタＭ１が先にオフになり、その後に第２Ｎ−ＭＯＳトランジスタＭ２がオンになる。
【００２２】
図３は出力バッファ回路１０の動作を示すタイミングチヤートである。  
図３に示すように、初期状態として、入力信号Ｖｉｎが“Ｌ”レベルで、出力信号Ｖｏｕｔが”Ｌ”レベルのとき、第３Ｐ−ＭＯＳトランジスタＭ３がオン、第４Ｎ−ＭＯＳトランジスタＭ４がオフ、第１Ｐ−ＭＯＳトランジスタＭ１がオフ、第２Ｎ−ＭＯＳトランジスタＭ２がオンであり、第１ノードＮ１の電位Ｖ１が“Ｈ”レベル、第２ノードＮ２の電位Ｖ２が“Ｈ”レベルにある。
【００２３】
時間ｔ０で、入力信号Ｖｉｎが“Ｌ”レベルから“Ｈ”レベルに反転すると、ゲート入力容量Ｃ２にチャージされていた電荷がオン抵抗Ｒ４を介して放電され、第２ノードＮ２の電位Ｖ２がＣＲ時定数τ２＝Ｃ２Ｒ４に従って“Ｈ”レベルから“Ｌ”レベルに向かって指数関数的に降下する（但し、図では便宜的に直線で表示している）。  
時間ｔ１で、第２ノードＮ２の電位Ｖ２が第２Ｎ−ＭＯＳトランジスタＭ２の閾値Ｖｔｈ２より小さくなり、第２Ｎ−ＭＯＳトランジスタＭ２がオンからオフになる。
【００２４】
同様に、時間ｔ０で、ゲート入力容量Ｃ１にチャージされていた電荷が抵抗Ｒ０とオン抵抗Ｒ４を介して放電され、第１ノードＮ１の電位Ｖ１がＣＲ時定数τ１＝Ｃ１（Ｒ０＋Ｒ４）に従って“Ｈ”レベルから“Ｌ”レベルに向かって指数関数的に降下する。  
時間ｔ１より遅い時間ｔ２で、第１ノードＮ１の電位Ｖ１が第１Ｐ−ＭＯＳトランジスタＭ１の閾値Ｖｔｈ１より小さくなり、第１Ｐ−ＭＯＳトランジスタＭ１がオフからオンになる。出力ノードＮｏｕｔの出力信号Ｖｏｕｔは“Ｌ”レベルから“Ｈ”レベルになる。
【００２５】
これにより、時間ｔ１と時間ｔ２の間で、第１Ｐ−ＭＯＳトランジスタＭ１および第２Ｎ−ＭＯＳトランジスタＭ２がともにオフになる、即ち、第１Ｐ−ＭＯＳトランジスタＭ１および第２Ｎ−ＭＯＳトランジスタＭ２がともにオンになることはない。  
従って、第１電源電位Ｖｄｄから第１Ｐ−ＭＯＳトランジスタＭ１および第２Ｎ−ＭＯＳトランジスタＭ２を介してグラントへ流れる貫通電流を防止することが可能である。時間ｔ１とｔ２の間が、第１デッドタイムτｄ１＝ｔ２−ｔ１である。
【００２６】
時間ｔ３で、入力信号Ｖｉｎが“Ｈ”レベルから“Ｌ”レベルに反転すると、ゲート入力容量Ｃ１はオン抵抗Ｒ３を介して充電され、第１ノードＮ１の電位Ｖ１がＣＲ時定数τ３＝Ｃ１Ｒ３に従って“Ｌ”レベルから“Ｈ”レベルに向かって指数関数的に上昇する。時間ｔ４で、第１ノードＮ１の電位Ｖ１が第１Ｐ−ＭＯＳトランジスタＭ１の閾値Ｖｔｈ１より大きくなり、第１Ｐ−ＭＯＳトランジスタＭ１がオフになる。
【００２７】
同様に、時間ｔ３で、ゲート入力容量Ｃ２は抵抗Ｒ０とオン抵抗Ｒ３を介して充電され、第２ノードＮ２の電位Ｖ２がＣＲ時定数τ４＝Ｃ２（Ｒ０＋Ｒ３）に従って“Ｌ”レベルから“Ｈ”レベルに向かって指数関数的に上昇する。  
時間ｔ４より遅い時間ｔ５で、第２ノードＮ２の電位Ｖ２が第２Ｎ−ＭＯＳトランジスタＭ２の閾値Ｖｔｈ２より大きくなり、第２Ｎ−ＭＯＳトランジスタＭ２がオンになる。出力ノードＮｏｕｔの出力信号Ｖｏｕｔは“Ｈ”レベルから“Ｌ”レベルになる。
【００２８】
これにより、時間ｔ４とｔ５の間で、第１Ｐ−ＭＯＳトランジスタＭ１および第２Ｎ−ＭＯＳトランジスタＭ２がともにオフになる、即ち、第１Ｐ−ＭＯＳトランジスタＭ１および第２Ｎ−ＭＯＳトランジスタＭ２がともにオンになることはない。  
従って、第１電源電位Ｖｄｄから第１Ｐ−ＭＯＳトランジスタＭ１および第２Ｎ−ＭＯＳトランジスタＭ２を介してグラントへ流れる貫通電流を防止することが可能である。時間ｔ４とｔ５の間が、第２デッドタイムτｄ２＝ｔ５−ｔ４である。
【００２９】
以上説明したように本実施例の出力バッファ回路１０は、第１ノードＮ１と第２ノードＮ２との間に接続され、第１ノードＮ１と第２ノードＮ２との間の配線抵抗を含まない抵抗素子１３を具備し、第１ゲート入力容量Ｃ１を充電する時定数τ１を、第２ゲート入力容量Ｃ２を充電する時定数τ２より大きくし、第１ゲート入力容量Ｃ１を放電する時定数τ３を、第２ゲート入力容量Ｃ２を放電する時定数τ４より小さくしている。
【００３０】
その結果、第１Ｐ−ＭＯＳトランジスタＭ１および第２Ｎ−ＭＯＳトランジスタＭ２のうち、一方のＭＯＳトランジスタがオンからオフになった後に、他方のＭＯＳトランジスタをオフからオンにすることができる。  
即ち、第１Ｐ−ＭＯＳトランジスタＭ１および第２Ｎ−ＭＯＳトランジスタＭ２が、同時にオンになることはないので、貫通電流は発生しない。  
従って、貫通電流の少ないＣＭＯＳインバータを有する出力バッファ回路が得られる。貫通電流に起因するノイズを低減することができる。
【００３１】
Ｐ―ＭＯＳトランジスタは、Ｎ−ＭＯＳトランジスタに比べて、電流駆動能力が小さいので、通常、Ｐ―ＭＯＳトランジスタのサイズをＮ−ＭＯＳトランジスタより大きくし、Ｐ―ＭＯＳトランジスタとＮ−ＭＯＳトランジスタの電流駆動能力が等しくなるようにしている。
【００３２】
そのため、第１ゲート入力容量Ｃ１が第２ゲート入力容量Ｃ２より大きくなるので、τ１＞τ２、およびτ３＜τ４の両方の条件が満たせない場合があり得る。その場合は、どちらかの条件を満たすように抵抗Ｒ０を設定する。
【００３３】
ここでは、抵抗素子１３がバルク抵抗体である場合について説明したが、ＭＯＳトランジスタのオン抵抗を用いても構わない。  
ＭＯＳトランジスタを用いた抵抗素子は、バルク抵抗体を用いた抵抗素子よりサイズを小さくすることができる、ＣＭＯＳインバータを構成するスイッチング用のＭＯＳトランジスタと同一工程で形成でき、出力バッファ回路１０を有する半導体集積装置の製造工程が簡略化できる利点がある。
【００３４】
図４はＭＯＳトランジスタを用いた抵抗素子を示す図で、図４（ａ）はＰ−ＭＯＳトランジスタを用いた抵抗素子を示す図、図４（ｂ）はＮ−ＭＯＳトランジスタを用いた抵抗素子を示す図である。  
図４（ａ）に示すように、ソースが第１ノードＮ１に接続され、ドレインが第２ノードＮ２に接続され、抵抗素子２０はゲートが第２電源電位Ｖｓｓに接続された第５Ｐ−ＭＯＳトランジスタＭ５を有している。  
図４（ｂ）に示すように、抵抗素子２１はドレインが第１ノードＮ１に接続され、ソースが第２ノードＮ２に接続され、ゲートが第１電源電位Ｖｄｄに接続された第６Ｎ−ＭＯＳトランジスタＭ６を有している。
【実施例２】
【００３５】
本発明の実施例２に係る出力バッファ回路について、図５乃至図７を用いて説明する。図５は出力バッファ回路を示す回路図、図６は出力バッファ回路の動作原理を示す図、図７は出力バッファ回路の動作を示すタイミンクチャートである。  
本実施例において、上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。  
本実施例が実施例１と異なる点は、抵抗素子の抵抗が入力ノードに入力される信号の反転に応じて変化するようにしたことにある。
【００３６】
即ち、図５に示すように、本実施例の出力バッファ回路３０は、入力ノードに入力される信号の反転に応じて第１ノードと第２ノードとの間に交互に接続され、第１ノードと第２ノードとの間の配線抵抗を含まない第１抵抗素子および第２抵抗素子とを具備する抵抗回路３１を具備している。
【００３７】
第１抵抗素子は、ソースが第１ノードＮ１に接続され、ドレインが第２ノードＮ２に接続され、ゲートが入力ノードＶｉｎに接続された第７Ｐチャネル絶縁ゲート電界効果トランジスタＭ７（以後、第７Ｐ−ＭＯＳトランジスタという）である。  
第２抵抗素子は、ドレインが第１ノードＮ１に接続され、ソースが第２ノードＮ２に接続され、ゲートが入力ノードＶｉｎに接続された第８Ｎチャネル絶縁ゲート電界効果トランジスタＭ８（以後、第８Ｎ−ＭＯＳトランジスタという）である。
【００３８】
図６（ａ）に示すように、入力信号Ｖｉｎが“Ｌ”レベルから“Ｈ”レベルになると、第４Ｎ−ＭＯＳトランジスタＭ４および第８Ｎ−ＭＯＳトランジスタＭ８がオンになるので、第１ノードＮ１と第２ノードＮ２との間に接続される抵抗素子の抵抗Ｒ０は抵抗回路３１の第８Ｎ−ＭＯＳトランジスタＭ８のオン抵抗Ｒ８になる。  
その結果、ゲート入力容量Ｃ１にチャージされていた電荷を放電するＣＲ時定数τ１がＣ１（Ｒ８＋Ｒ４）となる。第２ゲート入力容量Ｃ２を放電するＣＲ時定数τ２は変わらない。
【００３９】
一方、入力信号Ｖｉｎが“Ｈ”レベルから“Ｌ”レベルになると、第３Ｐ−ＭＯＳトランジスタＭ３および第７Ｐ−ＭＯＳトランジスタＭ７がオンになるので、第１ノードＮ１と第２ノードＮ２との間に接続される抵抗素子の抵抗Ｒ０は抵抗回路３１の第７Ｐ−ＭＯＳトランジスタＭ７のオン抵抗Ｒ７になる。  
その結果、ゲート入力容量Ｃ２を充電するＣＲ時定数τ４がＣ２（Ｒ７＋Ｒ３）となる。第１ゲート入力容量Ｃ１を充電するＣＲ時定数τ３は変わらない。
【００４０】
従って、第１及び第２ゲート入力容量Ｃ１、Ｃ２に応じて、ＣＲ時定数τ１、τ４をオン抵抗Ｒ７、Ｒ８により個別に設定することができ、第１デッドタイムτｄ１、第２デッドタイムτｄ２をそれぞれ独立に調整することが可能である。
【００４１】
図７は出力バッファ回路３０の動作を示すタイミングチヤートである。  
図７に示すように、オン抵抗Ｒ７を抵抗Ｒ０より大きくすることにより、時間ｔ２より遅い時間ｔ２＋αで、第１Ｐ−ＭＯＳトランジスタＭ１がオンになる。  
オン抵抗Ｒ８を抵抗Ｒ０より大きくすることにより、時間ｔ５より遅い時間ｔ５＋βで、第２Ｎ−ＭＯＳトランジスタＭ２がオンになる。
【００４２】
これにより、第１デッドタイムτｄ１が（ｔ２＋α）−ｔ１、第２デッドタイムτｄ２が（ｔ５＋β）−ｔ４となり、第１および第２デッドタイムτｄ１、τｄ２それぞれ独立に調整される。
【００４３】
以上説明したように、本実施例の出力バッファ回路３０は、入力ノードＮｉｎに入力される入力信号Ｖｉｎの反転に応じて抵抗が変化する抵抗回路３１を具備しているので、第１および第２ゲート入力容量Ｃ１、Ｃ２に応じて、それぞれ最適な第１デッドタイムτｄ１、第２デッドタイムτｄ２を確保することができる利点がある。  
第１ゲート入力容量Ｃ１が第２ゲート入力容量Ｃ２より大きい場合でも、τ１＞τ２、およびτ３＜τ４の両方の条件を満たすように、オン抵抗Ｒ７、Ｒ８を設定することができる。
【００４４】
ここでは、オン抵抗Ｒ７、Ｒ８が抵抗Ｒ０より大きい場合について説明したが、τ１＞τ２、およびτ３＜τ４となる条件を満たす範囲内において、オン抵抗Ｒ７、Ｒ８が抵抗Ｒ０より小さくすることもできる。
【００４５】
第７Ｐ―ＭＯＳトランジスタＭ７および第８Ｎ―ＭＯＳトランジスタＭ８のゲートが入力ノードＮ１に接続されている場合について説明したが、入力ノードＮ１と同相の別のノードに接続することもできる。
【００４６】
図８は出力バッファ回路３０の駆動方法を示す図で、第７Ｐ―ＭＯＳトランジスタＭ７および第８Ｎ―ＭＯＳトランジスタＭ８のゲートが入力ノードＮ１とは別のノードに接続された場合を示す回路図である。  
図８に示すように、出力バッフア回路３０の入力ノードＮｉｎと第３ノードＮ３との間に偶数段、ここでは２段のインバータ４０の直列回路が接続されている。  
第７Ｐ―ＭＯＳトランジスタＭ７および第８Ｎ―ＭＯＳトランジスタＭ８のゲートは、第３ノードＮ３に接続されている。
【００４７】
第３ノードＮ３の信号が反転すると、第７Ｐ―ＭＯＳトランジスタＭ７および第８Ｎ―ＭＯＳトランジスタＭ８のうち、一方のＭＯＳトランジスタがオンになり、他方のＭＯＳトランジスタがオフになる。  
第３ノードＮ３の信号は、インバータ４０の信号伝播遅延時をτｄ３として、２τｄ３だけ遅れて入力ノードＮｉｎに伝播し、入力信号Ｖｉｎが反転する。  
このような場合でも、抵抗回路３１の抵抗は先に確定しているので、出力バッファ回路３０を問題なく動作させることができる。
【００４８】
また、第１および第２抵抗素子が、第７Ｐ―ＭＯＳトランジスタＭ７および第８Ｎ―ＭＯＳトランジスタＭ８である場合について説明したが、第１および第２抵抗素子を別のスイッチング素子とバルク抵抗体の直列回路とすることも可能である。
【図面の簡単な説明】
【００４９】
【図１】本発明の実施例１に係る出力バッファ回路を示す回路図。
【図２】本発明の実施例1に係る出力バッファ回路の要部の動作原理を示す図。
【図３】本発明の実施例1に係る出力バッファ回路の動作を示すタイミンクチャート。
【図４】本発明の実施例1に係る出力バッファ回路の別の抵抗素子を示す図で、図４（ａ）はＰ―ＭＯＳトランジスタを用いた抵抗素子を示す、図４（ｂ）はＮ−ＭＯＳトランジスタを用いた抵抗素子を示す図。
【図５】本発明の実施例２に係る出力バッファ回路を示す回路図。
【図６】本発明の実施例２に係る出力バッファ回路の要部の動作原理を示す図。
【図７】本発明の実施例２に係る出力バッファ回路の動作を示すタイミンクチャート。
【図８】本発明の実施例２に係る出力バッファ回路の駆動方法を示す図。
【符号の説明】
【００５０】
１０、３０  出力バッファ回路
１１  第１回路
１２  第２回路
１３、２０、２１  抵抗素子
３１  抵抗回路
４０  インバータ
Ｖｉｎ  入力信号
Ｖｏｕｔ  出力信号
Ｎｉｎ  入力ノード
Ｎｏｕｔ  出力ノード
Ｎ１  第１ノード
Ｎ２  第２ノード
Ｎ３  第３ノード
Ｃ１  第１ゲート容量
Ｃ２  第２ゲート容量
Ｒ０  抵抗
Ｒ３、Ｒ４、Ｒ７、Ｒ８  オン抵抗
Ｍ１  第１Ｐ−ＭＯＳトランジスタ
Ｍ２  第２Ｎ−ＭＯＳトランジスタ
Ｍ３  第３Ｐ−ＭＯＳトランジスタ
Ｍ４  第４Ｎ−ＭＯＳトランジスタ
Ｍ５  第５Ｐ−ＭＯＳトランジスタ
Ｍ６  第６Ｎ−ＭＯＳトランジスタ
Ｍ７  第７Ｐ−ＭＯＳトランジスタ
Ｍ８  第８Ｎ−ＭＯＳトランジスタ
【図１】
2009253697.tif 000003
【図２】
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【図３】
2009253697.tif 000005
【図４】
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【図５】
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【図６】
2009253697.tif 000008
【図７】
2009253697.tif 000009
【図８】
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