(57)【要約】【課題】プロセス変動等によるサンプルごとのしきい値のばらつきを低減させることができ、高速動作を行うことができる、入力検出及び／又は切断検出を行う検出回路を得る。【解決手段】１対のシリアルデータ信号が対応する入力端に入力される差動増幅回路で構成された第１検出用レシーバ２と、１対のシリアルデータ信号が対応する入力端に入力される差動増幅回路で構成された第２検出用レシーバ３と、対応する入力端に入力された各基準電圧Ｖｒｐ及びＶｒｍにそれぞれオフセットを加えて出力する差動増幅回路で構成されたリファレンスレシーバ７の各差動増幅回路は、前記各シリアルデータ信号が対応してゲートに入力されるＭＯＳトランジスタからなる１対の入力トランジスタを有し、該各入力トランジスタのサブストレートゲートに電圧差を設けてそれぞれオフセットが設けられるようにした。【選択図】図１
2009194600.tif 000002
【特許請求の範囲】
【請求項１】
相反する信号レベルを有する１対のシリアルデータ信号が入力されたか否かの入力検出、及び／又は該１対のシリアルデータ信号が伝送されるケーブル等の伝送媒体が接続されているか否かの切断検出を行う検出回路において、
前記１対のシリアルデータ信号が対応する入力端にそれぞれ入力される差動増幅回路で構成された第１検出用レシーバ回路部と、
前記１対のシリアルデータ信号が対応する入力端にそれぞれ入力される差動増幅回路で構成された第２検出用レシーバ回路部と、
前記第１検出用レシーバ回路部及び前記第２検出用レシーバ回路部の各出力信号から所定の方法で前記入力検出及び／又は前記切断検出を行う検出回路部と、
を備え、
前記第１検出用レシーバ回路部及び前記第２検出用レシーバ回路部の各差動増幅回路は、前記各シリアルデータ信号が対応してゲートに入力されるＭＯＳトランジスタからなる１対の第１入力トランジスタを有し、該各第１入力トランジスタのサブストレートゲートに電圧差を設けることによりそれぞれオフセットが設けられることを特徴とする検出回路。
【請求項２】
前記第１検出用レシーバ回路部及び前記第２検出用レシーバ回路部の各差動増幅回路は、
前記各第１入力トランジスタの負荷をなす第１負荷回路部と、
前記各第１入力トランジスタに第１バイアス電流を供給する第１バイアス電流供給回路部と、
をそれぞれ備え、
前記各第１入力トランジスタのそれぞれのサブストレートゲートは、前記第１バイアス電流供給回路部の入力端と出力端に対応して接続されることを特徴とする請求項１記載の検出回路。
【請求項３】
対応する入力端に入力された各所定の電圧にそれぞれオフセットを加えて出力する差動増幅回路で構成されたリファレンスレシーバ回路部と、
該リファレンスレシーバ回路部から出力された各出力電圧の電圧比較を行い、該比較結果に応じたオフセット制御信号を生成し出力するオフセット制御信号生成回路部と、
を備え、
前記第１バイアス電流供給回路部は、前記オフセット制御信号に応じた前記第１バイアス電流を生成することを特徴とする請求項２記載の検出回路。
【請求項４】
前記リファレンスレシーバ回路部の差動増幅回路は、前記各所定の電圧が対応してゲートに入力されるＭＯＳトランジスタからなる１対の第２入力トランジスタを有し、該各第２入力トランジスタのサブストレートゲートに電圧差を設けることによりそれぞれオフセットが設けられることを特徴とする請求項３記載の検出回路。
【請求項５】
前記リファレンスレシーバ回路部の差動増幅回路は、
前記各第２入力トランジスタの負荷をなす第２負荷回路部と、
前記各第２入力トランジスタに第２バイアス電流を供給する第２バイアス電流供給回路部と、
を備え、
前記各第２入力トランジスタのそれぞれのサブストレートゲートは、前記第２バイアス電流供給回路部の入力端と出力端に対応して接続されることを特徴とする請求項４記載の検出回路。
【請求項６】
前記第２バイアス電流供給回路部は、前記オフセット制御信号に応じた前記第２バイアス電流を生成することを特徴とする請求項５記載の検出回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＵＳＢ等を使用した高速シリアル通信システムに使用するシリアルデータ信号が入力されたか否かの入力検出、及び／又はケーブル等の伝送媒体が接続されているか否かの切断検出を行う検出回路に関する。
【背景技術】
【０００２】
近年、製品のインタフェースが高速化され高速シリアル通信を使用したシステムの開発が進んでおり、例えばこのような高速シリアル通信としてＵＳＢを使用したものがあった。ＵＳＢの規格としてはＵＳＢ１.１規格があったが、該規格よりも高速な４８０Ｍｂｐｓの通信速度を得ることができるＵＳＢ２.０規格を使用したシステムの開発が進んでいる。このようなシステムでデータを受信する場合、伝送媒体の接続の有無及び受信データの有無を信号の振幅レベルの値で判定するようにしていた。
【０００３】
図６は、ＵＳＢ２.０規格に準拠した切断検出回路の従来例を示した図である。
図６の切断検出回路１２０は、シリアル伝送線路ＤＰ及びＤＭから伝送された、相反する信号レベルを有する１対のシリアルデータ信号を受信し、該シリアルデータ信号の振幅レベルによってケーブル等の伝送媒体が接続されているか否かの検出を行う切断検出用レシーバ１１７及び１１８を備えていた。切断検出用レシーバ１１７及び１１８には、受信した差動信号の振幅レベルが所定の値よりも大きくなったときのみ動作するようにしきい値にオフセットが設けられていた。更に、切断検出回路１２０は、切断検出用レシーバ１１７及び１１８の各出力信号ＯＵＴａ及びＯＵＴｂを積分して出力する積分回路１１４と、積分回路１１４の出力信号を波形整形して出力するシュミット回路１１５を備えている。
【０００４】
図７は、図６の各部の信号の例を示したタイミングチャートである。
切断検出用レシーバ１１７及び１１８は、それぞれしきい値にオフセットが設けられたレシーバをなし、シリアル伝送線路ＤＰ及びＤＭからしきい値ＶＨＳＤＩＳＣよりも大きい振幅レベルのシリアルデータ信号を受信すると、該受信したシリアルデータ信号に応じたパルス信号をそれぞれ生成して出力信号ＯＵＴａ及びＯＵＴｂとして出力する。一方、シリアル伝送線路ＤＰ及びＤＭからしきい値ＶＨＳＤＩＳＣよりも小さい振幅レベルのシリアルデータ信号を受信しても、切断検出用レシーバ１１７及び１１８はそれぞれ反応せず、出力信号ＯＵＴａ及びＯＵＴｂはそれぞれロー（Ｌｏｗ）レベルのままである。
【０００５】
出力信号ＯＵＴａ及びＯＵＴｂは、積分回路１１４で積分された後、シュミット回路１１５で波形整形されて２値の切断検出信号ＨＳＤＩＳＣＯＮとして出力される。すなわち、切断検出回路１２０は、入力されたシリアルデータ信号の振幅レベルの違いによってケーブル等の伝送媒体が接続されているか否かの検出を行う。
図８は、図６の切断検出用レシーバ１１７の回路例を示した図である。
図８の切断検出用レシーバ１１７では、Ｐチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと呼ぶ）である入力トランジスタ１２１及び１２２は、同じサイズのＰＭＯＳトランジスタであって差動対をなしている。入力トランジスタ１２１とＮチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと呼ぶ）１２３との接続部に、定電流ｉ１０４がＰＭＯＳトランジスタ１２６によって加えられて、しきい値にオフセットが設けられている。なお、ＰＭＯＳトランジスタ１２６のゲートにはオフセット制御信号ｏｆｆｃｎｔが入力されている。
【０００６】
図８の切断検出用レシーバ１１７において、ＰＭＯＳトランジスタ１２１のゲートは、非反転入力端をなしてシリアル伝送線路ＤＰが接続され、ＰＭＯＳトランジスタ１２２のゲートは、反転入力端をなしてシリアル伝送線路ＤＭが接続されている。ＰＭＯＳトランジスタ１２２とＮＭＯＳトランジスタ１２４の接続部から出力信号ＯＵＴａが出力される。図示していないが、切断検出用レシーバ１１８における切断検出用レシーバ１１７との相違点は、ＰＭＯＳトランジスタ１２１のゲートにシリアル伝送線路ＤＭが接続され、ＰＭＯＳトランジスタ１２２のゲートにシリアル伝送線路ＤＰが接続されていることのみであり、回路構成は切断検出用レシーバ１１７と同じである。
【０００７】
図９は、図６のリファレンスレシーバ１１９の回路例を示した図である。なお、図９では、図８と同じもの又は同様のものは同じ符号で示している。
図９のリファレンスレシーバ１１９は、出力が１対の出力電圧ＶｏａとＶｏｂであることと、ＰＭＯＳトランジスタ１２１のゲートとＰＭＯＳトランジスタ１２２のゲートにそれぞれ異なる所定のオフセット電圧ＶｒｐとＶｒｍが対応して入力されていること以外は図８の切断検出用レシーバ１１７と同じ回路構成をなしている。
【０００８】
オフセット電圧生成回路１１１から出力される異なる所定のオフセット電圧ＶｒｐとＶｒｍが入力されたリファレンスレシーバ１１９の１対の出力電圧ＶｏａとＶｏｂが同じ電圧になるように、オペアンプ１１３を用いてオフセット制御信号ｏｆｆｃｎｔを調整し、リファレンスレシーバ１１９の差動増幅回路部１２７に対するオフセット調整をオフセット制御回路部１２８に行わせると共に、リファレンスレシーバ１１９に対して行わせるオフセット調整と同じオフセット調整を切断検出用レシーバ１１７と１１８に対してもそれぞれ行わせて、切断検出用レシーバ１１７と１１８のオフセットが一定になるようにしている。
このように、従来ではオフセット用の電流量を、プロセス、温度等に応じてフィードバックして調整することにより、しきい値のばらつきを低減し精度の高い切断検出回路を得ることを目的としていた。
【０００９】
なお、本発明とは異なるが、差動信号のシリアルデータの信号が入力される第１及び第２の各トランジスタからなる差動回路と、オフセット信号が入力される第３及び第４の各トランジスタからなる差動回路を設けると共に、第１のトランジスタのドレインと第３のトランジスタのドレインとの接続点の電圧と、第２のトランジスタのドレインと第４のトランジスタのドレインとの接続点の電圧とを比較するコンパレータが設けられ、該コンパレータは、シリアルデータ信号が与えられていないときには出力レベルが一定となり、シリアルデータ信号が与えられると、入力データに応じてレベルが変化するような出力が得られるシリアルデータ信号の検出回路があった（例えば、特許文献１参照。）。
【特許文献１】特開２００１−１０２８７８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかし、図９のような構成ではリファレンスレシーバ１１９に設けられたしきい値のオフセットが大きい場合に、入力トランジスタ１２１と１２２の各ゲート電圧の差が大きくなり、入力トランジスタ１２１と１２２に流れる電流ｉ１０８とｉ１０９の差が非常に大きくなる。このため、ＰＭＯＳトランジスタ１２６によって加えられるオフセット電流ｉ１０４が大きくなり、オフセット電流ｉ１０４が差動増幅回路部１２７のＰＭＯＳトランジスタ１２５を流れるテール電流（バイアス電流）ｉ１０７に相当する電流量になってしまう。
【００１１】
このような状況下で、トランジスタのサイズやしきい値電圧がプロセス変動によってばらつくと、リファレンスレシーバ１１９と切断検出用レシーバ１１７，１１８との間でオフセット電流ｉ１０４が大きく異なってしまい、しきい値のオフセットがばらついてしまうという問題があった。具体的には、図８で示した切断検出用レシーバ１１７において、オフセット電流ｉ１０４がばらついてテール電流ｉ１０７よりも大きくなり、ＰＭＯＳトランジスタ１２２を流れる電流ｉ１０６よりも大きくなると、シリアル伝送線路ＤＰ及びＤＭに大きな振幅のシリアルデータが入力されても、出力信号ＯＵＴａはローレベルのまま一定となり切断検出ができなくなるという問題があった。
【００１２】
実際に、ＵＳＢ２.０規格において、切断検出回路のしきい値のオフセットはシリアルデータ検出回路の場合と比較すると５倍程度と非常に大きいため、このような問題が発生する可能性があった。オフセットのばらつきを小さくするためには、各入力トランジスタのゲート面積を大きくする方法が考えられるが、このようにすると切断検出用レシーバ１１７及び１１８の動作スピードが低下するという問題が発生すると共に、抑えることができるオフセットのばらつき範囲にも限界があった。
【００１３】
本発明は、このような問題を解決するためになされたものであり、しきい値のオフセットを差動増幅回路における入力トランジスタの基板バイアスの差によって調整することにより、プロセス変動等によるサンプルごとのしきい値のばらつきを低減させることができ、高速動作を行うことができるＵＳＢ規格等に準拠した、高速シリアル通信システムに使用するシリアルデータ信号が入力されたか否かの入力検出、及び／又はケーブル等の伝送媒体が接続されているか否かの切断検出を行う検出回路を得ることを目的とする。
【課題を解決するための手段】
【００１４】
この発明に係る検出回路は、相反する信号レベルを有する１対のシリアルデータ信号が入力されたか否かの入力検出、及び／又は該１対のシリアルデータ信号が伝送されるケーブル等の伝送媒体が接続されているか否かの切断検出を行う検出回路において、
前記１対のシリアルデータ信号が対応する入力端にそれぞれ入力される差動増幅回路で構成された第１検出用レシーバ回路部と、
前記１対のシリアルデータ信号が対応する入力端にそれぞれ入力される差動増幅回路で構成された第２検出用レシーバ回路部と、
前記第１検出用レシーバ回路部及び前記第２検出用レシーバ回路部の各出力信号から所定の方法で前記入力検出及び／又は前記切断検出を行う検出回路部と、
を備え、
前記第１検出用レシーバ回路部及び前記第２検出用レシーバ回路部の各差動増幅回路は、前記各シリアルデータ信号が対応してゲートに入力されるＭＯＳトランジスタからなる１対の第１入力トランジスタを有し、該各第１入力トランジスタのサブストレートゲートに電圧差を設けることによりそれぞれオフセットが設けられるものである。
【００１５】
具体的には、前記第１検出用レシーバ回路部及び前記第２検出用レシーバ回路部の各差動増幅回路は、
前記各第１入力トランジスタの負荷をなす第１負荷回路部と、
前記各第１入力トランジスタに第１バイアス電流を供給する第１バイアス電流供給回路部と、
をそれぞれ備え、
前記各第１入力トランジスタのそれぞれのサブストレートゲートは、前記第１バイアス電流供給回路部の入力端と出力端に対応して接続されるようにした。
【００１６】
また、対応する入力端に入力された各所定の電圧にそれぞれオフセットを加えて出力する差動増幅回路で構成されたリファレンスレシーバ回路部と、
該リファレンスレシーバ回路部から出力された各出力電圧の電圧比較を行い、該比較結果に応じたオフセット制御信号を生成し出力するオフセット制御信号生成回路部と、
を備え、
前記第１バイアス電流供給回路部は、前記オフセット制御信号に応じた前記第１バイアス電流を生成するようにした。
【００１７】
この場合、前記リファレンスレシーバ回路部の差動増幅回路は、前記各所定の電圧が対応してゲートに入力されるＭＯＳトランジスタからなる１対の第２入力トランジスタを有し、該各第２入力トランジスタのサブストレートゲートに電圧差を設けることによりそれぞれオフセットが設けられるようにした。
【００１８】
具体的には、前記リファレンスレシーバ回路部の差動増幅回路は、
前記各第２入力トランジスタの負荷をなす第２負荷回路部と、
前記各第２入力トランジスタに第２バイアス電流を供給する第２バイアス電流供給回路部と、
を備え、
前記各第２入力トランジスタのそれぞれのサブストレートゲートは、前記第２バイアス電流供給回路部の入力端と出力端に対応して接続されるようにした。
【００１９】
この場合、前記第２バイアス電流供給回路部は、前記オフセット制御信号に応じた前記第２バイアス電流を生成するようにした。
【発明の効果】
【００２０】
本発明の検出回路によれば、前記第１検出用レシーバ回路部及び前記第２検出用レシーバ回路部の各差動増幅回路は、前記各シリアルデータ信号が対応してゲートに入力されるＭＯＳトランジスタからなる１対の第１入力トランジスタを有し、該各第１入力トランジスタのサブストレートゲートに電圧差を設けることによりそれぞれオフセットが設けられるようにした。このことから、プロセス変動によってトランジスタのサイズやしきい値電圧がばらついたことによる、しきい値のオフセットのばらつきを低減させることができ、ケーブル等の伝送媒体が接続されているか否かの切断検出を正確かつ高速に行うことができると共に、ＵＳＢ２.０規格等で規定されているように、しきい値のオフセットが大きい検出回路等でもシリアルデータ信号が入力されたか否かの入力検出を正確かつ高速に行うことができ、ＵＳＢ規格等に準拠した安定したシステムを提供することができる。
【００２１】
また、前記の効果により、プロセス変動を考慮して差動増幅回路の入力トランジスタのゲート面積を大きくする必要がなくなるため、シリアルデータ受信時にシリアルデータ信号を検出したこと、及び／又はケーブルが切断されたことを示す信号を高速に生成することができる。
【発明を実施するための最良の形態】
【００２２】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における検出回路の回路例を示した図である。
図１の検出回路１は、ＵＳＢ等を使用した高速シリアル通信システムに使用するシリアルデータ信号が入力されたか否かの入力検出、及び／又はケーブル等の伝送媒体が接続されているか否かの切断検出を行うものである。
【００２３】
検出回路１は、シリアル伝送線路ＤＰ及びＤＭが対応する入力端に接続されて１対のシリアルデータ信号が入力される差動増幅回路で構成された第１検出用レシーバ２と、第１検出用レシーバ２と同じ回路構成である第２検出用レシーバ３とを備えている。また、検出回路１は、第１検出用レシーバ２及び第２検出用レシーバ３の各出力信号ＯＵＴ１及びＯＵＴ２を積分する積分回路４と、積分回路４から出力された信号Ｓ１の波形整形を行って２値の検出信号ＨＳＤＩＳＣＯＮとして出力するシュミット回路５とを備えている。
【００２４】
更に、検出回路１は、所定の基準電圧ＶｒｐとＶｒｍをそれぞれ生成して出力するオフセット電圧生成回路６と、非反転入力端と反転入力端に入力された信号に対してオフセットを設けた差動増幅器をなすリファレンスレシーバ７と、リファレンスレシーバ７から出力された１対の出力電圧Ｖｏ１及びＶｏ２の電圧比較を行い、該比較結果に応じたオフセット制御信号ｏｆｆｃｎｔを生成して第１検出用レシーバ２、第２検出用レシーバ３及びリファレンスレシーバ７にそれぞれ出力するオペアンプ８とを備えている。なお、第１検出用レシーバ２は第１検出用レシーバ回路部を、第２検出用レシーバ３は第２検出用レシーバ回路部を、積分回路４及びシュミット回路５は検出回路部をそれぞれなす。また、リファレンスレシーバ７はリファレンスレシーバ回路部を、オペアンプ８はオフセット制御信号生成回路部をそれぞれなす。
【００２５】
第１検出用レシーバ２の非反転入力端と第２検出用レシーバ３の反転入力端にはシリアル伝送線路ＤＰがそれぞれ接続され、第１検出用レシーバ２の反転入力端と第２検出用レシーバ３の非反転入力端にはシリアル伝送線路ＤＭがそれぞれ接続されている。また、リファレンスレシーバ７において、非反転入力端には基準電圧Ｖｒｐが、反転入力端には基準電圧Ｖｒｍがそれぞれ入力され、リファレンスレシーバ７は、基準電圧ＶｒｐとＶｒｍに所定のオフセット値（Ｖｒｐ−Ｖｒｍ）を加えて出力電圧Ｖｏ１及びＶｏ２としてオペアンプ８に出力する。オペアンプ８の出力信号は、オフセットを制御する制御信号ｏｆｆｃｎｔとして第１検出用レシーバ２、第２検出用レシーバ３及びリファレンスレシーバ７にそれぞれ出力される。
【００２６】
ここで、図２は、図１で示した第１検出用レシーバ２の内部回路例を示した回路図である。
図２において、第１検出用レシーバ２は、差動増幅回路部１１とオフセット制御回路部１２とで構成されている。差動増幅回路部１１は、差動対をなすＰＭＯＳトランジスタＭ１，Ｍ２、カレントミラー回路を形成して該差動対の負荷をなすＮＭＯＳトランジスタＭ３，Ｍ４で構成されている。なお、図２では、ＰＭＯＳトランジスタＭ１及びＭ２はそれぞれ第１入力トランジスタを、ＮＭＯＳトランジスタＭ３及びＭ４は第１負荷回路部を、オフセット制御回路部１２は第１バイアス電流供給回路部をそれぞれなす。
【００２７】
ＰＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ３が直列に接続され、ＰＭＯＳトランジスタＭ２とＮＭＯＳトランジスタＭ４が直列に接続されている。また、ＮＭＯＳトランジスタＭ３とＭ４の各ゲートは接続され、該接続部はＮＭＯＳトランジスタＭ３のドレインに接続されており、ＮＭＯＳトランジスタＭ３及びＭ４の各ソースは接続され、該接続部は接地電圧ＶＳＳに接続されている。ＰＭＯＳトランジスタＭ１のゲートは非反転入力端をなしており、シリアル伝送線路ＤＰが接続されている。また、ＰＭＯＳトランジスタＭ２のゲートは反転入力端をなしており、シリアル伝送線路ＤＭが接続されている。
【００２８】
ＰＭＯＳトランジスタＭ１のサブストレートゲート（基板端子ともいう）はソースに接続され、ＰＭＯＳトランジスタＭ２のサブストレートゲートは電源電圧ＶＤＤに接続されている。また、ＮＭＯＳトランジスタＭ３及びＭ４の各サブストレートゲートはそれぞれ接地電圧ＶＳＳに接続されている。ＰＭＯＳトランジスタＭ２とＮＭＯＳトランジスタＭ４との接続部が第１検出用レシーバ２の出力端をなし、該出力端から出力信号ＯＵＴ１が出力される。
オフセット制御回路部１２は、差動増幅回路部１１のバイアス電流であるテール電流を生成するＰＭＯＳトランジスタＭ５と、ＰＭＯＳトランジスタＭ５のドレインと、ＰＭＯＳトランジスタＭ１及びＭ２の各ソースの接続部との間に接続された抵抗Ｒ１とを備えている。ＰＭＯＳトランジスタＭ５において、ゲートにはオフセット制御信号ｏｆｆｃｎｔが入力され、サブストレートゲートは電源電圧ＶＤＤに接続されている。
【００２９】
なお、第２検出用レシーバ３における第１検出用レシーバ２との相違点は、ＰＭＯＳトランジスタＭ１のゲートにシリアル伝送線路ＤＭが接続され、ＰＭＯＳトランジスタＭ２のゲートにシリアル伝送線路ＤＰが接続されていることのみであり、回路構成は第１検出用レシーバ２と同じである。
このような構成において、ＰＭＯＳトランジスタＭ１のドレイン電流をｉ１とし、ＰＭＯＳトランジスタＭ２のドレイン電流をｉ２とする。更に、オフセット制御回路部１２からＰＭＯＳトランジスタＭ１とＭ２に流れるＰＭＯＳトランジスタＭ５のドレイン電流をｉ３とする。なお、電流ｉ３は第１バイアス電流をなす。電流ｉ３は、電流ｉ１とｉ２との和であり、電流ｉ３は、第１検出用レシーバ２のしきい値にオフセットを設けるためのものである。ＰＭＯＳトランジスタＭ１とＭ２の各ソースの接続部の電圧をＶ１とする。
【００３０】
電流ｉ１は、シリアル伝送線路ＤＰからの入力電圧の電圧値で決まり、電流ｉ２はシリアル伝送線路ＤＭからの入力電圧の電圧値で決まる。電流ｉ３の電流値に比例して第１検出用レシーバ２のしきい値のオフセットが大きくなり、該オフセット値はオペアンプ８から入力されるオフセット制御信号ｏｆｆｃｎｔの電圧で調整することができる。具体的には、オペアンプ８からのオフセット制御信号ｏｆｆｃｎｔの電圧が小さくなるほど電流ｉ３は大きくなって電圧Ｖ１が小さくなり、ＰＭＯＳトランジスタＭ２の基板バイアス電圧及びしきい値電圧が大きくなる。このとき、ＰＭＯＳトランジスタＭ１の基板バイアス電圧は０のままでありＰＭＯＳトランジスタＭ１のしきい値電圧は一定であるため、第１検出用レシーバ２のオフセットは大きくなる。
【００３１】
一方、オペアンプ８から出力されたオフセット制御信号ｏｆｆｃｎｔの電圧が大きくなるほど電流ｉ３は小さくなって電圧Ｖ１が大きくなり、ＰＭＯＳトランジスタＭ２の基板バイアス電圧としきい値電圧がそれぞれ小さくなる。このときも同様に、ＰＭＯＳトランジスタＭ１の基板バイアス電圧は０のままであり、ＰＭＯＳトランジスタＭ１のしきい値電圧が一定であるため、第１検出用レシーバ２のオフセットは小さくなる。このように、オペアンプ８の出力信号であるオフセット制御信号ｏｆｆｃｎｔに応じて、第１検出用レシーバ２のオフセットを調整することができる。
【００３２】
図３は、図１で示したリファレンスレシーバ７の回路例を示した図である。なお、図３では、図２と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略する。
図３のリファレンスレシーバ７の構成において、ＰＭＯＳトランジスタＭ１のドレイン電流をｉ１１とし、ＰＭＯＳトランジスタＭ２のドレイン電流をｉ１２とする。
図３において、リファレンスレシーバ７は、差動増幅回路部１１とオフセット制御回路部１２とで構成されている。なお、図３では、ＰＭＯＳトランジスタＭ１及びＭ２はそれぞれ第２入力トランジスタを、ＮＭＯＳトランジスタＭ３及びＭ４は第２負荷回路部を、オフセット制御回路部１２は第２バイアス電流供給回路部をそれぞれなし、電流ｉ３は第２バイアス電流をなす。
【００３３】
差動増幅回路部１１において、ＰＭＯＳトランジスタＭ１のゲートには基準電圧Ｖｒｐが、ＰＭＯＳトランジスタＭ２のゲートには基準電圧Ｖｒｍがそれぞれ入力され、入力された基準電圧ＶｒｐとＶｒｍは所定のオフセット値（Ｖｒｐ−Ｖｒｍ）が与えられてリファレンスレシーバ７から出力される。ＰＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ３との接続部から出力電圧Ｖｏ１が出力され、ＰＭＯＳトランジスタＭ２とＮＭＯＳトランジスタＭ４との接続部からは出力電圧Ｖｏ２が出力される。
【００３４】
このように、リファレンスレシーバ７から出力された差動出力電圧Ｖｏ１及びＶｏ２はオペアンプ８の対応する入力端にそれぞれ入力され、リファレンスレシーバ７は、オペアンプ８からの比較結果を示す電圧がフィードバックされ、オフセット制御信号ｏｆｆｃｎｔによりオフセットの調整が行われる。オペアンプ８は、リファレンスレシーバ７の出力電圧Ｖｏ１とＶｏ２が同じ値になるように、すなわち、電流ｉ１１とｉ１２が同じになるようにリファレンスレシーバ７のオフセットを調整する。このため、第１検出用レシーバ２、第２検出用レシーバ３及びリファレンスレシーバ７は、基準電圧ＶｒｐとＶｒｍとの差であるオフセット値（Ｖｒｐ−Ｖｒｍ）に応じたしきい値となり、プロセス、温度、電源電圧等が変化しても第１検出用レシーバ２、第２検出用レシーバ３及びリファレンスレシーバ７の各しきい値は一定になる。
【００３５】
更に、第１検出用レシーバ２及び第２検出用レシーバ３は、従来のような付加的なオフセット電流によってではなくて、差動信号が入力されるトランジスタの基板バイアスの差、すなわちしきい値電圧の差によってオフセットが設けられているため、オフセットが大きい場合においても、プロセス変動によるサンプルごとのしきい値のばらつきを低減させることができる。
ＵＳＢ２.０規格で規定されたシリアルデータ信号の振幅は、シリアル伝送線路ＤＰ，ＤＭが接続されているときで４００ｍＶ、シリアル伝送線路ＤＰ，ＤＭが切断されているときで８００ｍＶであり、ＵＳＢ１.１規格で規定された３.３Ｖよりもかなり小さい値になっている。
【００３６】
このように、シリアルデータ信号の振幅が小さくなってデータ受信を判定することが難しくなった場合においても、図１〜図３で示した検出回路１は、シリアル伝送線路ＤＰ及びＤＭからの１対のシリアルデータ信号の振幅判定を正確に行うことができ、該１対のシリアルデータ信号が入力されたか否かの入力検出、及び／又は該１対のシリアルデータ信号が伝送されるケーブル等の伝送媒体が接続されているか否かの切断検出を正確に行うことができる。また、検出回路１は、従来のようにオフセットのばらつきを抑制するために入力トランジスタのゲート面積を大きくする必要がなく、高速動作を行うことができる。
【００３７】
ここで、図４は、図１で示した積分回路４の内部回路例を示した図である。
図４において、積分回路４は、ＰＭＯＳトランジスタＭ１１、ＮＭＯＳトランジスタＭ１２，Ｍ１３及びローパスフィルタ１５で構成されている。電源電圧ＶＤＤと接地電圧ＶＳＳとの間には、ＰＭＯＳトランジスタＭ１１とＮＭＯＳトランジスタＭ１２が直列に接続され、ＮＭＯＳトランジスタＭ１２と並列にＮＭＯＳトランジスタＭ１３が接続されている。ＰＭＯＳトランジスタＭ１１のゲートは接地電圧ＶＳＳに接続され、ＮＭＯＳトランジスタＭ１２のゲートには第１検出用レシーバ２からの出力信号ＯＵＴ１が入力され、ＮＭＯＳトランジスタＭ１３のゲートには第２検出用レシーバ３からの出力信号ＯＵＴ２が入力されている。ＰＭＯＳトランジスタＭ１１、ＮＭＯＳトランジスタＭ１２及びＭ１３の接続部がローパスフィルタ１５の入力端に接続されている。ローパスフィルタ１５の出力信号が積分回路４の出力信号Ｓ１をなしている。
【００３８】
ここで、ＮＭＯＳトランジスタＭ１２とＭ１３の各電流駆動能力は、ＰＭＯＳトランジスタＭ１１よりもそれぞれ大きくし、ＰＭＯＳトランジスタＭ１１のオン抵抗に対してＮＭＯＳトランジスタＭ１２及びＭ１３の各オン抵抗は十分に小さいものとする。このようにすることにより、ＮＭＯＳトランジスタＭ１２及びＭ１３の各ゲートに対応して入力された信号ＯＵＴ１及びＯＵＴ２は、信号レベルが反転されてローパスフィルタ１５に入力され、ローパスフィルタ１５で積分されてシュミット回路５に出力される。
【００３９】
また、信号ＯＵＴ１が立ち上がると共に信号ＯＵＴ２が立ち下がるとき、又は信号ＯＵＴ１が立ち下がると共に信号ＯＵＴ２が立ち上がるときに、信号ＯＵＴ１とＯＵＴ２が同じ電圧になることがある。このように、信号ＯＵＴ１とＯＵＴ２の信号レベルが遷移する短い期間、積分回路４の出力信号Ｓ１には小さいパルスが発生する可能性がある。シュミット回路５は、入力された２値の信号Ｓ１の立ち上がりと立ち下がりに対して、それぞれ異なるしきい値を有しており、これによって前記小さいパルスを有する２値の信号を波形整形して出力することができる。
【００４０】
図５は、図１の各部の信号の例を示したタイミングチャートである。
第１検出用レシーバ２及び第２検出用レシーバ３は、しきい値にオフセットが設けられたレシーバをなしており、シリアル伝送線路ＤＰ及びＤＭからしきい値ＶＨＳＤＩＳＣよりも大きい振幅レベルのシリアルデータ信号を受信すると、該データ信号に応じたパルス信号を生成して出力信号ＯＵＴ１及びＯＵＴ２として出力する。一方、シリアル伝送線路ＤＰ及びＤＭからしきい値ＶＨＳＤＩＳＣより小さい振幅レベルのシリアルデータ信号を受信しても、第１検出用レシーバ２及び第２検出用レシーバ３は反応せず、出力信号ＯＵＴ１及びＯＵＴ２はそれぞれローレベルのままである。
【００４１】
出力信号ＯＵＴ１及びＯＵＴ２は、積分回路４で積分された後、シュミット回路５で波形整形されて２値の検出信号ＨＳＤＩＳＣＯＮとして出力される。すなわち、検出回路１は、入力されたシリアルデータ信号の振幅レベルの違いによって、相反する信号レベルを有する１対のシリアルデータ信号が入力されたか否かの入力検出、及び／又はケーブル等の伝送媒体が接続されているか否かの切断検出を行う。
【００４２】
このように、本第１の実施の形態における検出回路は、従来のように付加的なオフセット電流によってではなく、差動信号が入力されるトランジスタの基板バイアスの差、すなわちしきい値電圧の差によってオフセットを設けるようにした。このようにすることにより、プロセス変動によってトランジスタのサイズやしきい値電圧がばらついたことによる、しきい値のオフセットのばらつきを低減させることができ、ケーブル等の伝送媒体が接続されているか否かの切断検出を正確かつ高速に行うことができ、ＵＳＢ２.０規格等で規定されているように、しきい値のオフセットが大きい検出回路等でもシリアルデータ信号が入力されたか否かの入力検出を正確かつ高速に行うことができる。
【図面の簡単な説明】
【００４３】
【図１】本発明の第１の実施の形態における検出回路の回路例を示した図である。
【図２】図１で示した第１検出用レシーバ２の内部回路例を示した回路図である。
【図３】図１で示したリファレンスレシーバ７の回路例を示した図である。
【図４】図１で示した積分回路４の内部回路例を示した図である。
【図５】図１の各部の信号の例を示したタイミングチャートである。
【図６】ＵＳＢ２.０規格に準拠した切断検出回路の従来例を示した図である。
【図７】図６の各部の信号の例を示したタイミングチャートである。
【図８】図６の切断検出用レシーバ１１７の回路例を示した図である。
【図９】図６のリファレンスレシーバ１１９の回路例を示した図である。
【符号の説明】
【００４４】
１  検出回路
２  第１検出用レシーバ
３  第２検出用レシーバ
４  積分回路
５  シュミット回路
６  オフセット電圧生成回路
７  リファレンスレシーバ
８  オペアンプ
１１  差動増幅回路部
１２  オフセット制御回路部
Ｍ１，Ｍ２，Ｍ５  ＰＭＯＳトランジスタ
Ｍ３，Ｍ４  ＮＭＯＳトランジスタ
Ｒ１  抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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