(57)【要約】【課題】工程数の増加を抑えつつアライメントマークを適切に保護でき、且つアライメントマークの崩壊を抑止できる光半導体デバイスの作製方法を提供する。【解決手段】エッチングレートがＩｎＰより小さいエッチングストップ層及びＩｎＰ系化合物半導体層をＩｎＰウェハ１３上に順に形成し、ＩｎＰ系化合物半導体層をエッチングするとともにエッチングストップ層で該エッチングを停止することによりアライメントマーク５１を形成し、ＩｎＰクラッド層によってアライメントマーク５１を埋め込み、アライメントマーク５１と、ＩｎＰ層のうちアライメントマーク５１を埋め込む部分とを覆いつつ半導体メサ１５を形成し、ＩｎＰ埋込領域２９により半導体メサ１５の両側面を埋め込み、ＩｎＰクラッド層のうちアライメントマーク５１を埋め込む部分を選択的にエッチングしてアライメントマーク５１を露出させる。【選択図】図１
2009194231.tif 000002
【特許請求の範囲】
【請求項１】
ＩｎＰ基板と、前記ＩｎＰ基板上に形成されたＩｎＰ層を含み光導波路構造を有する半導体メサと、前記半導体メサの両側面を埋め込むＩｎＰ埋込領域とを備える光半導体デバイスを作製する方法であって、
所定のエッチャントに対するエッチングレートがＩｎＰより小さい半導体材料からなるエッチングストップ層及びＩｎＰ系化合物半導体層を、前記ＩｎＰ基板となるウェハ上に順に形成する積層工程と、
アライメントマークの平面形状を含むエッチングマスクを前記ＩｎＰ系化合物半導体層上に形成し、該エッチングマスクを用いて前記ＩｎＰ系化合物半導体層をエッチングするとともに、前記エッチングストップ層で該エッチングを停止することにより前記アライメントマークを形成する第１のエッチング工程と、
前記ＩｎＰ系化合物半導体層上に前記ＩｎＰ層を形成すると共に、該ＩｎＰ層によって前記アライメントマークを埋め込むＩｎＰ層形成工程と、
前記アライメントマークと、前記ＩｎＰ層のうち前記アライメントマークを埋め込む部分とを覆い且つ前記半導体メサの平面形状を含むエッチングマスクを前記ＩｎＰ層上に形成し、該エッチングマスクを用いて前記ＩｎＰ層、前記ＩｎＰ系化合物半導体層及び前記エッチングストップ層をエッチングすることにより前記半導体メサを形成する第２のエッチング工程と、
前記ＩｎＰ埋込領域により前記半導体メサの両側面を埋め込む埋込工程と、
前記半導体メサと、前記ＩｎＰ埋込領域のうち前記半導体メサの両側面を埋め込む部分とを覆うエッチングマスクを形成し、前記ＩｎＰ層のうち前記アライメントマークを埋め込む部分を前記所定のエッチャントによりエッチングして前記アライメントマークを露出させる第３のエッチング工程と
を備えることを特徴とする、光半導体デバイスの作製方法。
【請求項２】
前記エッチングストップ層が活性層であることを特徴とする、請求項１に記載の光半導体デバイスの作製方法。
【請求項３】
前記ＩｎＰ系化合物半導体層が、前記活性層上に設けられる光閉じ込め層であることを特徴とする、請求項２に記載の光半導体デバイスの作製方法。
【請求項４】
前記ＩｎＰ系化合物半導体層が活性層であることを特徴とする、請求項１に記載の光半導体デバイスの作製方法。
【請求項５】
前記活性層上に回折格子を形成する回折格子形成工程を、前記第１のエッチング工程と前記ＩｎＰ層形成工程との間に更に備えており、
前記回折格子形成工程の際に、前記回折格子の形成に使用されるエッチングマスクの位置合わせを前記アライメントマークにより行うことを特徴とする、請求項２〜４のいずれか一項に記載の光半導体デバイスの作製方法。
【請求項６】
前記ＩｎＰ層が、前記活性層上に設けられるクラッド層であることを特徴とする、請求項２〜５のいずれか一項に記載の光半導体デバイスの作製方法。
【請求項７】
前記エッチングストップ層がＧａを含み、前記所定のエッチャントが、塩酸及びリン酸のうち少なくとも一方を含む溶液であることを特徴とする、請求項１〜６のいずれか一項に記載の光半導体デバイスの作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光半導体デバイスの作製方法に関するものである。
【背景技術】
【０００２】
光半導体デバイスを作製する際には、リソグラフィ用のアライメントマークをウェハ上に形成する。そして、プロセス中のアライメントマークの変形や損傷を防止するために、アライメントマーク上に保護膜を形成することが知られている（特許文献１参照）。
【０００３】
また、光半導体デバイスの構造として、埋め込み構造を有するものが知られている。このような光半導体デバイスを作製する際には、光導波路構造を有する半導体メサをエッチングにより形成し、半導体メサの両側に埋込領域を再成長させてその両側面を埋め込む。
【特許文献１】特開２００１−２５１００７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
埋め込み構造を有する光半導体デバイスを作製する際には、前述したように、エッチングによる半導体メサの形成、及び埋込領域の再成長が必要となる。したがって、半導体メサを形成する際にはエッチングマスクが形成され、埋め込み後には除去される。このような作製方法において、アライメントマーク上に保護膜を形成するという従来の方法によってアライメントマークを適切に保護するためには、アライメントマーク上の保護膜を十分に残しつつ半導体メサ形成用のエッチングマスクを除去するための工夫が必要となり、工程が複雑になってしまう。また、光半導体デバイスを作製する工程とは別に保護膜を形成するための工程が必要となり、工程数が増加してしまう。
【０００５】
本発明者は、ＩｎＰ基板を用いた光半導体デバイスについて研究している。ＩｎＰ基板を用いた光半導体デバイスにおいて、上述した課題を解決する一つの方法として例えば次のようなものが考えられる。図１１（ａ）に示すように、半導体メサの一部となるＩｎＰ系半導体膜１０２（例えばＧａＩｎＡｓＰ活性層など）をＩｎＰウェハ１０１上に形成したのち、図１１（ｂ）に示すように、このＩｎＰ系半導体膜１０２及びＩｎＰウェハ１０１のうち或る領域（例えばウェハの縁部付近）を所定パターンにエッチングしてアライメントマーク１０３を形成する。次に、図１１（ｃ）に示すように、このＩｎＰ系半導体膜１０２上に更に形成されるＩｎＰ膜１０４（例えばＩｎＰクラッド層など）を用いてアライメントマーク１０３を埋め込む。そして、図１１（ｄ）に示すように、半導体メサ１０５の形成、および埋込領域１０６の再成長を行ったのち、ＩｎＰ膜１０４とＩｎＰ系半導体膜１０２とのエッチングレート差を利用し、アライメントマーク１０３を覆うＩｎＰ膜１０４を選択的にエッチングすることにより、図１１（ｅ）に示すようにアライメントマーク１０３を露出させる。このような方法によれば、光半導体デバイスを作製するプロセスを利用してアライメントマークを保護できるので、アライメントマークを保護する為の保護膜を光半導体デバイスの作製プロセスとは別に形成する必要がなく、従来の方法と比較して少ない工程数でアライメントマークを適切に保護できる。
【０００６】
しかしながら、上述した方法には次の課題がある。一般的に、アライメントマークを作成する際には、視認性を確保するため十分なコントラストを実現することが望ましいと考えられている。上述した方法では、図１１（ｂ）に示したようにＩｎＰ系半導体膜１０２を貫通してＩｎＰウェハ１０１に達するようにエッチングを施すことで、十分なコントラストを実現することができる。しかし、この方法では、図１１（ｅ）に示した工程においてアライメントマーク１０３を露出させる際に、アライメントマーク１０３の根元部分（ＩｎＰウェハ１０１）をエッチングにより削り取ってしまいアライメントマーク１０３が崩れてしまうおそれがある。
【０００７】
本発明は、上記事情に鑑みてなされたものであり、特許文献１に記載されたような従来の方法と比較して工程数の増加を抑えつつアライメントマークを適切に保護でき、且つアライメントマークの崩壊を抑止できる光半導体デバイスの作製方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記した課題を解決するために、本発明による光半導体デバイスの作製方法は、ＩｎＰ基板と、ＩｎＰ基板上に形成されたＩｎＰ層を含み光導波路構造を有する半導体メサと、半導体メサの両側面を埋め込むＩｎＰ埋込領域とを備える光半導体デバイスを作製する方法であって、所定のエッチャントに対するエッチングレートがＩｎＰより小さい半導体材料からなるエッチングストップ層及びＩｎＰ系化合物半導体層を、ＩｎＰ基板となるウェハ上に順に形成する積層工程と、アライメントマークの平面形状を含むエッチングマスクをＩｎＰ系化合物半導体層上に形成し、該エッチングマスクを用いてＩｎＰ系化合物半導体層をエッチングするとともに、エッチングストップ層で該エッチングを停止することによりアライメントマークを形成する第１のエッチング工程と、ＩｎＰ系化合物半導体層上にＩｎＰ層を形成すると共に、該ＩｎＰ層によってアライメントマークを埋め込むＩｎＰ層形成工程と、アライメントマークと、ＩｎＰ層のうちアライメントマークを埋め込む部分とを覆い且つ半導体メサの平面形状を含むエッチングマスクをＩｎＰ層上に形成し、該エッチングマスクを用いてＩｎＰ層、ＩｎＰ系化合物半導体層及びエッチングストップ層をエッチングすることにより半導体メサを形成する第２のエッチング工程と、ＩｎＰ埋込領域により半導体メサの両側面を埋め込む埋込工程と、半導体メサと、ＩｎＰ埋込領域のうち半導体メサの両側面を埋め込む部分とを覆うエッチングマスクを形成し、ＩｎＰ層のうちアライメントマークを埋め込む部分を所定のエッチャントによりエッチングしてアライメントマークを露出させる第３のエッチング工程とを備えることを特徴とする。
【０００９】
この光半導体デバイスの作製方法においては、ＩｎＰ系化合物半導体層をエッチングしてアライメントマークを形成したのち、ＩｎＰ層（例えば、ＩｎＰクラッド層など）を用いてアライメントマークを埋め込んでいる。そして、半導体メサを形成する第２のエッチング工程と埋込工程とを経た第３のエッチング工程において、ＩｎＰ層とＩｎＰ系化合物半導体層とのエッチングレート差を利用し、アライメントマークを覆うＩｎＰ層を選択的にエッチングすることにより、アライメントマークを好適に露出させている。このように、上記した光半導体デバイスの作製方法によれば、光半導体デバイスを作製するプロセスを利用してアライメントマークを保護できるので、アライメントマークを保護する為の保護膜を光半導体デバイスの作製プロセスとは別に形成する必要がなく、従来の方法と比較して少ない工程数でアライメントマークを適切に保護できる。
【００１０】
また、上記した光半導体デバイスの作製方法においては、ＩｎＰ基板となるウェハ上に、所定のエッチャントに対するエッチングレートがＩｎＰより小さい半導体材料からなるエッチングストップ層及びＩｎＰ系化合物半導体層を順に形成している。そして、第１のエッチング工程においてアライメントマークを形成する際に、このエッチングストップ層でエッチングを停止している。これにより、第３のエッチング工程においてアライメントマークの根元部分のＩｎＰウェハ（或いは、ＩｎＰウェハとエッチングストップ層との間に設けられた他のＩｎＰ層）が過度にエッチングされて該根元部分が削れてしまうことを抑止でき、アライメントマークの形状を好適に維持できる。また、ＩｎＰ系化合物半導体層の厚さを調節することにより、十分なコントラストを得ることも可能となる。
【００１１】
また、光半導体デバイスは、エッチングストップ層が活性層であることを特徴としてもよい。活性層は、一般的にＩｎＧａＡｓＰやＡｌＧａＩｎＡｓといったＩｎＰに対してエッチング選択性を有する材料により構成されることが多く、このような活性層をエッチングストップ層として利用することで、上記した光半導体デバイスの作製方法を好適に実施できる。また、この場合、ＩｎＰ系化合物半導体層が、活性層上に設けられる光閉じ込め層であると尚良い。光閉じ込め層もまた、活性層と同様にＩｎＰに対してエッチング選択性を有する材料により構成されることが多い。このような光閉じ込め層をＩｎＰ系化合物半導体層として利用することで、上記した光半導体デバイスの作製方法を更に好適に実施できる。
【００１２】
また、光半導体デバイスの作製方法は、ＩｎＰ系化合物半導体層が活性層であることを特徴としてもよい。上述したように、活性層は、ＩｎＰに対してエッチング選択性を有する材料により構成されることが多いので、ＩｎＰ系化合物半導体層として利用しても、上記した光半導体デバイスの作製方法を好適に実施できる。なお、この場合、エッチングストップ層は、ＩｎＰウェハと活性層との間に別途設けられることとなる。
【００１３】
また、光半導体デバイスの作製方法は、活性層上に回折格子を形成する回折格子形成工程を、第１のエッチング工程とＩｎＰ層形成工程との間に更に備えており、回折格子形成工程の際に、回折格子の形成に使用されるエッチングマスクの位置合わせをアライメントマークにより行うことを特徴としてもよい。これにより、例えば位相シフト領域を有する回折格子等、高い位置精度を要する回折格子を好適に形成できる。
【００１４】
また、光半導体デバイスの作製方法は、ＩｎＰ層が、活性層上に設けられるクラッド層であることを特徴としてもよい。このように、活性層上にクラッド層として設けられるＩｎＰ層をアライメントマークの埋め込みに利用することで、アライメントマークを適切に保護できる。
【００１５】
また、光半導体デバイスの作製方法は、エッチングストップ層がＧａを含み、所定のエッチャントが、塩酸及びリン酸のうち少なくとも一方を含む溶液であることを特徴としてもよい。塩酸及びリン酸の少なくとも一方を含む溶液を用いてエッチングを行うと、ＧａＩｎＡｓＰやＡｌＧａＩｎＡｓ等に対するエッチングレートに比べてＩｎＰのエッチングレートが極めて速くなる。したがって、第３のエッチング工程の際に、アライメントマークを覆うＩｎＰ層の選択的エッチングを効果的に行うことができる。
【発明の効果】
【００１６】
本発明による光半導体デバイスの作製方法によれば、従来の方法と比較して工程数の増加を抑えつつアライメントマークを適切に保護でき、且つアライメントマークの崩壊を抑止できる。
【発明を実施するための最良の形態】
【００１７】
以下、添付図面を参照しながら本発明による光半導体デバイスの作製方法の実施の形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
【００１８】
図１は、本実施形態に係る光半導体デバイスの作製方法によって作製される、光半導体デバイスおよびアライメントマークの構成を示す斜視図である。なお、図１は、光半導体デバイスおよびアライメントマークが形成されたウェハの一部を切り欠いて示しており、更に光半導体デバイスの一部を切り欠いてその内部構造を示している。本実施形態では、光半導体デバイスとしていわゆる埋め込みヘテロ構造（ＢＨ構造）を有する分布帰還型（ＤＦＢ：Distributed FeedBack）の半導体レーザを作製する方法を例示するが、本実施形態に係る作製方法の適用対象は半導体レーザに限られるものではなく、ＢＨ構造を有するものであれば、例えば半導体光変調素子といった他の光半導体デバイスでもよい。
【００１９】
本実施形態に係る作製方法によって作製される半導体レーザ１０は、図１に示されるように、ｎ型（第１導電型）のＩｎＰ基板１３と、ＩｎＰ基板１３の主面１３ａ上に設けられた半導体メサ１５とを備えている。
【００２０】
半導体メサ１５は、ＩｎＰ基板１３の主面１３ａ上に設けられたバッファ層１７と、バッファ層１７上に設けられた活性層１９と、活性層１９上に設けられたＩｎＰクラッド層２１とを含んで構成されている。また、半導体メサ１５は、バッファ層１７と活性層１９との間に設けられた光閉じ込め層２３、および活性層１９とＩｎＰクラッド層２１との間に設けられた光閉じ込め層２５を更に含んで構成されている。そして、光閉じ込め層２５とＩｎＰクラッド層２１との境界部分には、回折格子２５ａが形成されている。
【００２１】
バッファ層１７の構成材料としては、例えばｎ型ＩｎＰが挙げられる。バッファ層１７の厚さは例えば５５０［ｎｍ］であり、ＩｎＰ基板１３と共に活性層１９に対する下部クラッド層として機能する。活性層１９は、そのバンドギャップがバッファ層１７およびＩｎＰクラッド層２１より小さいＩｎＰ系化合物半導体からなり、その厚さは例えば２００［ｎｍ］、その発光波長は例えば１．３［μｍ］〜１．５［μｍ］である。活性層１９は、単一の半導体層から成ることもできるが、単一量子井戸（ＳＱＷ）構造あるいは多重量子井戸（ＭＱＷ）構造を有することが好ましい。一実施例としては、活性層１９は、互いに組成比の異なるＧａＩｎＡｓＰ井戸層（例えばバンドギャップ波長１．４１［μｍ］）とＧａＩｎＡｓＰバリア層（例えばバンドギャップ波長１．１［μｍ］）とが交互に積層されて成る。また、他の実施例としては、活性層１９は、互いに組成比の異なるＡｌＧａＩｎＡｓ井戸層（例えばバンドギャップ波長１．４１［μｍ］）とＡｌＧａＩｎＡｓバリア層（例えばバンドギャップ波長１．１［μｍ］）とが交互に積層されて成る。或いは、活性層１９は、ＧａＩｎＡｓＰ井戸層（例えばバンドギャップ波長１．４１［μｍ］）とＩｎＧａＡｓバリア層（例えばバンドギャップ波長１．１［μｍ］）とによって構成されてもよい。このような活性層１９を構成するＩｎＰ系化合物半導体は、所定のエッチャントに対するエッチングレートがＩｎＰより小さいので、後述する半導体レーザ１０の作製方法において、活性層１９となる層はエッチングストップ層としても機能する。
【００２２】
ＩｎＰクラッド層２１は、ｐ型（第２導電型）ＩｎＰからなる。ＩｎＰクラッド層２１の厚さは例えば４５０［ｎｍ］であり、後述するＩｎＰクラッド層２７と共に活性層１９に対する上部クラッド層として機能する。また、ＩｎＰクラッド層２１は、後述する半導体レーザ１０の作製方法において、アライメントマークを埋め込むためのＩｎＰ層として機能する。
【００２３】
光閉じ込め層２３は、そのバンドギャップがバッファ層１７より小さく活性層１９より大きいＩｎＰ系化合物半導体からなる。また、光閉じ込め層２５は、そのバンドギャップがＩｎＰクラッド層２１より小さく活性層１９より大きいＩｎＰ系化合物半導体からなる。一実施例としては、光閉じ込め層２３，２５はＧａＩｎＡｓＰまたはＡｌＧａＩｎＡｓからなる。光閉じ込め層２３，２５の厚さは例えば５０［ｎｍ］である。光閉じ込め層２５を構成するＩｎＰ系化合物半導体は、所定のエッチャントに対するエッチングレートがＩｎＰより小さいので、後述する半導体レーザ１０の作製方法において、光閉じ込め層２５となる層はアライメントマークを構成するＩｎＰ系化合物半導体層として機能する。
【００２４】
半導体メサ１５の両側には、ＩｎＰ埋込領域２９が設けられている。ＩｎＰ埋込領域２９は、半導体メサ１５の両側面を埋め込むようにＩｎＰ基板１３の主面１３ａ上に配置された半絶縁性領域であり、本実施形態では半導体メサ１５の各層と接している。図１に示されるＩｎＰ埋込領域２９は、半導体メサ１５の両側面を覆うと共にＩｎＰ基板１３の主面１３ａ上に設けられたｐ型ＩｎＰ層２９ａと、ＩｎＰ層２９ａ上に設けられたｎ型ＩｎＰ層２９ｂとを含んで構成されている。このような構成により、ＩｎＰ埋込領域２９は、半導体レーザ１０に供給された電流を半導体メサ１５へ効率的に導くように働く。ＩｎＰ層２９ａ，２９ｂの厚さは、例えば１２００［ｎｍ］である。なお、ＩｎＰ埋込領域としては、このような形態以外にも、例えば鉄（Ｆｅ）などの元素がドープされた一つのＩｎＰ層からなる形態であってもよい。
【００２５】
半導体メサ１５上、及び埋込領域２９上にはＩｎＰクラッド層２７及びコンタクト層３１がこの順に設けられている。ＩｎＰクラッド層２７はｐ型ＩｎＰからなり、その厚さは例えば１６００［ｎｍ］である。コンタクト層３１は、ｐ型のIII−Ｖ族化合物半導体層であり、一実施例としては、コンタクト層３１はｐ型ＧａＩｎＡｓからなる。コンタクト層３１の厚さは、例えば５００［ｎｍ］以下である。
【００２６】
なお、図示しないが、コンタクト層３１上には、半導体メサ１５上に開口を有する絶縁膜が設けられる。そして、絶縁膜の開口内には、コンタクト層３１と電気的に接続される電極が埋め込まれる。この電極は、例えばＴｉ／Ｐｔ／Ａｕ構造を有する。また、ＩｎＰ基板１３の裏面１３ｂにも電極が設けられる。この電極は、例えばＡｕＧｅＮｉ／Ａｕ構造を有する。これらの電極間に電圧が印加されることにより、活性層１９に電流が供給され、半導体レーザ１０の端面から発光する。
【００２７】
また、本実施形態に係る作製方法によって作製されるリソグラフィ用のアライメントマーク５１は、図１に示されるように、ＩｎＰ基板１３上において半導体レーザ１０とは異なる領域に形成された凹部８１内において凸状に形成される。アライメントマーク５１は、ＩｎＰ基板１３の主面１３ａ上に形成された光閉じ込め層５９を含んで構成されており、アライメントマーク５１の周囲に形成された凹部８１の底部は、活性層５５によって構成されている。なお、活性層５５及び光閉じ込め層５９の組成および厚さは、それぞれ活性層１９及び光閉じ込め層２５と同じである。
【００２８】
アライメントマーク５１の平面形状は、例えば図１に示すように、或る方向に沿って平行に並ぶ一対の線状部分と、該方向と交差する方向に沿って平行に並ぶ別の一対の線状部分とを含むように構成される。互いに平行な一対の線状部分同士の間隔は、例えば１０［μｍ］である。また、各線状部分の短手方向の幅は、例えば１０［μｍ］である。
【００２９】
ここで、図２は、図１に示した半導体レーザ１０およびアライメントマーク５１が形成されるウェハ状のＩｎＰ基板１３の平面形状を示す図である。ＩｎＰ基板１３の周縁には、オリエンテーションフラットＯＦが形成されている。ＩｎＰ基板１３の主面１３ａの中央部分には、光半導体デバイスを作製するための複数の領域がマトリックス状に配置されたパターン領域３２が設けられている。そして、ＩｎＰ基板１３の主面１３ａの周辺部分には、図１に示したアライメントマーク５１を形成するための複数のアライメントマーク領域３４が、パターン領域３２を取り囲むように設けられている。
【００３０】
続いて、本実施形態による光半導体デバイス（半導体レーザ１０）の作製方法について詳細に説明する。図３〜図８は、本実施形態に係る作製方法の各工程を示す斜視図である。本実施形態に係る光半導体デバイスの作製方法は、例えば以下の順序で実施されることが好ましい。
【００３１】
（積層工程）
まず、（１００）面を有するｎ型ＩｎＰ基板（ＩｎＰウェハ）１３を用意する。次に、半導体メサ１５（図１参照）となる半導体積層７３をｎ型ＩｎＰ基板１３上に形成する。具体的には、図３（ａ）に示すように、ＩｎＰ基板１３の主面１３ａ上に、バッファ層１７となるｎ型ＩｎＰ半導体膜６１、光閉じ込め層２３となるＧａＩｎＡｓＰ半導体膜（またはＡｌＧａＩｎＡｓ半導体膜）６３、活性層１９，５５となるＩｎＧａＡｓＰ／ＩｎＧａＡｓＰ超格子多重積層膜（またはＡｌＧａＩｎＡｓ／ＡｌＧａＩｎＡｓ超格子多重積層膜、ＩｎＧａＡｓＰ／ＩｎＧａＡｓ超格子多重積層膜など）６５、光閉じ込め層２５，５９となるＧａＩｎＡｓＰ半導体膜（またはＡｌＧａＩｎＡｓ半導体膜）６７、及びキャップ層となるｐ型ＩｎＰ半導体膜６９を順次成長させる。これらの半導体膜のうち、超格子多重積層膜６５は、所定のエッチャントに対するエッチングレートがＩｎＰより小さい半導体材料からなるエッチングストップ層である。また、半導体膜６７は、所定のエッチャントに対するエッチングレートがＩｎＰより小さい半導体材料からなるＩｎＰ系化合物半導体層である。好適な実施例では、これらの半導体膜６１，６３，６５，６７及び６９を、有機金属気相成長（ＭＯＣＶＤ）法によりエピタキシャル成長させるとよい。また、ｎ型ＩｎＰ半導体膜６１には、ｎ型不純物として例えばシリコン（Ｓｉ）をドープするとよい。
【００３２】
（第１のエッチング工程）
続いて、図３（ｂ）に示すように、アライメントマーク５１（図１参照）の平面形状を表すエッチングマスクＭ４、およびアライメントマーク５１上及びその周囲を除く半導体積層７３の全面を覆うエッチングマスクＭ５を半導体積層７３上に形成する。具体的には、まず半導体積層７３上に絶縁膜（ＳｉＮ、ＳｉＯＮ、またはＳｉＯ2など）を堆積する。このとき、絶縁膜の厚さは例えば１００［ｎｍ］である。そして、この絶縁膜上にフォトレジストを塗布し、アライメントマーク５１の平面形状を含み且つアライメントマーク５１の周囲が除かれたパターンとなるようにフォトレジストを露光する。フォトレジストの現像処理を行ったのち、反応性イオンエッチング（ＲＩＥ）といったドライエッチング、もしくはフッ酸（ＨＦａｑ）や緩衝フッ酸（ＢＨＦ）を用いたウェットエッチングにより、フォトレジストパターンを介して絶縁膜をエッチングする。こうして、エッチングマスクＭ４およびＭ５が形成される。なお、フォトレジストパターンは、アッシングまたは溶液処理により除去される。
【００３３】
続いて、図４（ａ）に示すように、半導体積層７３のうちエッチングマスクＭ４，Ｍ５で覆われていない部分に対してエッチングを施す。このときのエッチング方法としては、例えばＲＩＥといったドライエッチング、もしくは塩酸及びリン酸のうち少なくとも一方を含む溶液を用いたウェットエッチングが好適である。また、エッチング深さは、超格子多重積層膜６５を露出させ、且つ超格子多重積層膜６５を貫通しない程度とする。すなわち、本実施形態におけるＩｎＰ系化合物半導体層である半導体膜６７を貫通するようエッチングするとともに、エッチングストップ層である超格子多重積層膜６５で該エッチングを停止する。これにより、超格子多重積層膜６５を底部とする凹部８１が形成され、光閉じ込め層５９を有するアライメントマーク５１が形成される。なお、この段階では、アライメントマーク５１上にｐ型ＩｎＰ半導体膜６９が残存している。その後、エッチングマスクＭ４，Ｍ５を除去する。エッチングマスクＭ４，Ｍ５は絶縁膜からなるので、例えばフッ酸（ＨＦａｑ）や緩衝フッ酸（ＢＨＦ）を用いたウェットエッチングにより、エッチングマスクＭ４，Ｍ５を除去するとよい。
【００３４】
（回折格子形成工程）
続いて、図４（ｂ）に示すように、半導体積層７３のうち半導体レーザ１０となる領域のＧａＩｎＡｓＰ半導体膜６７に回折格子６７ａを形成する。この回折格子６７ａの形成過程は、エッチングマスクの形状およびエッチング深さが異なる点を除き、上記第１のエッチング工程と同様である。なお、本工程においては、エッチングマスクを例えばフォトリソグラフィ、ナノインプリント或いは電子ビーム露光によって形成することができる。回折格子６７ａの形成後、キャップ層であるｐ型ＩｎＰ半導体膜６９をエッチングにより除去する。
【００３５】
ここで、ＤＦＢ型半導体レーザの一方式として、回折格子６７ａに位相シフト領域（図４（ｂ）のＡ部分）を設けた位相シフト回折格子を有する構成が知られている。例えば、λ／４位相シフト構造の回折格子を有するＤＦＢ型半導体レーザなどである。このような位相シフト領域を有する回折格子を形成する場合、この回折格子形成のためのエッチングマスクパターンを、アライメントマーク５１を用いて位置決めすることができる。
【００３６】
位相シフト回折格子を有するＤＦＢ型半導体レーザにおいては、位相シフト領域が回折格子のどの位置にあるかによって、半導体レーザ内の光強度分布、単一モード発振特性、および光出力等のレーザ発振特性等が変化する。そのため、位相シフト領域の位置は、精度良く且つ再現性良く決定されることが重要である。そこで、回折格子形成のためのエッチングマスクパターンを上記のようにアライメントマーク５１を用いて位置決めした上でエッチングマスクを形成することにより、半導体レーザ１０における回折格子６７ａの位相シフト領域Ａの位置を再現性よく且つ高精度に配置することができるので、所望の特性を有する高性能のＤＦＢ型半導体レーザを歩留まり良く製造することができる。
【００３７】
（ＩｎＰ層形成工程）
続いて、図５（ａ）に示すように、ＩｎＰクラッド層２１（図１参照）となるｐ型ＩｎＰ半導体膜（ＩｎＰ層）７１をＩｎＰ基板１３上の全面に成長させることにより、ｐ型ＩｎＰ半導体膜７１をＧａＩｎＡｓＰ半導体膜６７上に形成すると共に、ｐ型ＩｎＰ半導体膜７１によってアライメントマーク５１を埋め込む。そして、より好適には、ｐ型ＩｎＰ半導体膜７１上に、キャップ層となるｐ型ＧａＩｎＡｓ半導体膜７５を形成する。一実施例としては、ｐ型ＩｎＰおよびｐ型ＧａＩｎＡｓをＭＯＣＶＤ法により順にエピタキシャル成長させることにより、ｐ型ＩｎＰ半導体膜７１およびｐ型ＧａＩｎＡｓ半導体膜７５を形成するとよい。
【００３８】
（第２のエッチング工程）
続いて、図５（ｂ）に示すように、エッチングマスクＭ６，Ｍ７をｐ型ＩｎＰ半導体膜７１上（本実施形態ではｐ型ＧａＩｎＡｓ半導体膜７５上）に形成する。エッチングマスクＭ６は、半導体メサ１５の平面形状を表し光導波方向を長手方向とするエッチングマスクである。エッチングマスクＭ７は、アライメントマーク５１と、ｐ型ＩｎＰ半導体膜７１のうちアライメントマーク５１を埋め込む部分とを覆うエッチングマスクである。このエッチングマスクＭ６，Ｍ７の形成過程は、その形状が異なる点を除き、上記第１のエッチング工程におけるエッチングマスクＭ４，Ｍ５の形成過程と同様である。
【００３９】
続いて、各半導体膜６１，６３，６５，６７，７１および７５のうちエッチングマスクＭ６，Ｍ７で覆われていない部分をエッチングにより除去する。このときのエッチング方法としては、例えばＲＩＥといったドライエッチング、もしくはＢｒとメタノールの混合溶液を用いたウェットエッチングが好適である。また、エッチング深さは、ｎ型ＩｎＰ基板１３が露出する程度、具体的には２．０［μｍ］程度が好適である。これにより、図６（ａ）に示すように、バッファ層１７、光閉じ込め層２３、活性層１９、光閉じ込め層２５、ＩｎＰクラッド層２１、およびキャップ層３７を有する半導体メサ１５が形成される。
【００４０】
（埋込工程）
続いて、図６（ｂ）に示すように、エッチングマスクＭ６，Ｍ７を残した状態でＩｎＰ基板１３上にＩｎＰ埋込領域２９を成長させることにより、半導体メサ１５の両側面を埋め込む。好適な実施例では、ｐ型ＩｎＰ層２９ａおよびｎ型ＩｎＰ層２９ｂをＭＯＣＶＤ法により順にエピタキシャル成長させて、ＩｎＰ埋込領域２９を形成するとよい。或いは、ＦｅドープＩｎＰをＭＯＣＶＤ法によりエピタキシャル成長させて、ＩｎＰ埋込領域を形成してもよい。
【００４１】
その後、エッチングマスクＭ６，Ｍ７を除去する。エッチングマスクＭ６，Ｍ７は絶縁膜からなるので、例えばフッ酸（ＨＦａｑ）や緩衝フッ酸（ＢＨＦ）を用いたウェットエッチングにより、エッチングマスクＭ６，Ｍ７を除去するとよい。更に、キャップ層３７、およびエッチングマスクＭ７に覆われていたキャップ層であるｐ型ＧａＩｎＡｓ半導体膜７５を、例えばリン酸（Ｈ3ＰＯ4）等を用いて除去する。これにより、後述のクラッド・コンタクト形成工程における結晶成長への影響を低減することができる。
【００４２】
（クラッド・コンタクト形成工程）
続いて、図７（ａ）に示すように、ｎ型ＩｎＰ基板１３上の全面に亘ってｐ型ＩｎＰ半導体膜を成長させることにより、ＩｎＰクラッド層２７を形成する。すなわち、ＩｎＰクラッド層２７は、半導体メサ１５上、埋込領域２９上、およびアライメントマーク５１を埋め込むｐ型ＩｎＰ半導体膜７１上に亘って設けられる。そして、ＩｎＰクラッド層２７上にｐ型ＧａＩｎＡｓ半導体膜を成長させることにより、コンタクト層３１を形成する。好適な実施例では、ＩｎＰクラッド層２７となるｐ型ＩｎＰ半導体膜、およびコンタクト層３１となるｐ型ＧａＩｎＡｓ半導体膜を、それぞれＭＯＣＶＤ法によりエピタキシャル成長させるとよい。
【００４３】
（第３のエッチング工程）
続いて、図７（ｂ）に示すように、半導体メサ１５と、ＩｎＰ埋込領域２９のうち半導体メサ１５の両側面を埋め込む部分とを覆うエッチングマスクＭ８を形成する。具体的には、まずコンタクト層３１上に絶縁膜（ＳｉＮ、ＳｉＯＮ、またはＳｉＯ2など）を堆積する。このとき、絶縁膜の厚さは例えば１００［ｎｍ］である。そして、この絶縁膜上にフォトレジストを塗布し、半導体メサ１５と、ＩｎＰ埋込領域２９のうち半導体メサ１５の両側面を埋め込む部分とを覆うパターンとなるようにフォトレジストを露光する。このとき、露光部分の位置決めには高い精度は不要である。したがって、ウェハの中心位置及びオリエンテーションフラットＯＦ（図２参照）の位置を機械的に検出することにより露光部分の位置決めを行うとよい。
【００４４】
フォトレジストの現像処理を行ったのち、反応性イオンエッチング（ＲＩＥ）といったドライエッチング、もしくはフッ酸（ＨＦａｑ）や緩衝フッ酸（ＢＨＦ）を用いたウェットエッチングにより、フォトレジストパターンを介して絶縁膜をエッチングする。こうして、エッチングマスクＭ８が形成される。なお、フォトレジストパターンは、アッシングまたは溶液処理により除去される。
【００４５】
続いて、ＩｎＰ基板１３上に積層された各半導体層のうちエッチングマスクＭ８で覆われていない部分に対してエッチングを施す。このとき、アライメントマーク５１に含まれる光閉じ込め層５９及び活性層５５（すなわち図３に示した半導体膜６７、超格子多重積層膜６５）に対するエッチングレートがＩｎＰに対するエッチングレートより小さい所定のエッチャントを用いることにより、アライメントマーク５１を覆うコンタクト層３１およびＩｎＰクラッド層２７、並びにアライメントマーク５１を埋め込むｐ型ＩｎＰ半導体膜７１を選択的にエッチングし、アライメントマーク５１を露出させる。好適な実施例としては、活性層５５及び光閉じ込め層５９が例えばＧａＩｎＡｓＰまたはＡｌＧａＩｎＡｓからなる場合、エッチャントとして塩酸及びリン酸のうち少なくとも一方を含む溶液を使用するとよい。
【００４６】
その結果、図８に示すように、光閉じ込め層５９を有するアライメントマーク５１が、活性層５５を底部とする凹部８１内において十分に識別可能なように突出することとなる。この後、例えばフッ酸（ＨＦａｑ）や緩衝フッ酸（ＢＨＦ）を用いたウェットエッチングによりエッチングマスクＭ８を除去する。以上の工程により、図１に示した半導体レーザ１０およびアライメントマーク５１が得られる。
【００４７】
（絶縁層及び電極形成工程）
その後、開口を有する絶縁層（図示せず）をコンタクト層３１上に形成し、その開口を埋め込むように電極（図示せず）を形成する。また、ＩｎＰ基板１３の裏面１３ｂに別の電極（図示せず）を形成する。これらの工程においては、先の工程において形成されたアライメントマーク５１を基準に位置合わせが行われる。最後に、各半導体レーザ１０毎にＩｎＰ基板１３をチップ状に分割することにより、ＢＨ構造を有するＤＦＢ型半導体レーザが得られる。
【００４８】
以上に説明した、本実施形態に係る光半導体デバイスの作製方法によって得られる効果について説明する。本実施形態の作製方法においては、まず光閉じ込め層２５となるＧａＩｎＡｓＰ半導体膜（またはＡｌＧａＩｎＡｓ半導体膜）６７をエッチングしてアライメントマーク５１を形成したのち（第１のエッチング工程）、ＩｎＰクラッド層２１となるｐ型ＩｎＰ半導体膜７１を用いてアライメントマークを埋め込んでいる。そして、半導体メサ１５を形成する第２のエッチング工程と埋込工程とを経た第３のエッチング工程において、ｐ型ＩｎＰ半導体膜７１と半導体膜６７とのエッチングレート差を利用し、アライメントマーク５１を覆うｐ型ＩｎＰ半導体膜７１を選択的にエッチングすることにより、アライメントマーク５１を好適に露出させている。このように、本実施形態に係る光半導体デバイスの作製方法によれば、半導体レーザ１０を作製するプロセスを利用してアライメントマーク５１を保護できるので、アライメントマーク５１を保護する為の保護膜を半導体レーザ１０の作製プロセスとは別に形成する必要がなく、従来の方法と比較して少ない工程数でアライメントマーク５１を適切に保護できる。
【００４９】
また、本実施形態に係る光半導体デバイスの作製方法においては、ＩｎＰ基板１３となるウェハ上に、所定のエッチャントに対するエッチングレートがＩｎＰより小さい半導体材料からなる超格子多重積層膜６５及び半導体膜（ＩｎＰ系化合物半導体層）６７を順に形成している。そして、第１のエッチング工程においてアライメントマーク５１を形成する際に、超格子多重積層膜６５をエッチングストップ層として機能させ、エッチングを停止している（図９（ａ））。ここで、例えば図９（ｂ）に示すように、アライメントマーク１１４を形成する際に図１１（ａ）〜（ｅ）に示した方法に従って活性層１１０や光閉じ込め層１１１，１１２を貫通してＩｎＰ層１１３に達するようにエッチングを行った場合、アライメントマーク１１４を掘り起こす第３のエッチング工程において、アライメントマーク１１４の根元部分のＩｎＰが過度にエッチングされて削れてしまい、アライメントマーク１１４が用を為さなくなるおそれがある。これに対し、本実施形態の作製方法では、第３のエッチング工程において超格子多重積層膜６５がＩｎＰ半導体膜６１を保護するので、アライメントマーク５１の根元部分が削れてしまうことを抑止し、アライメントマーク５１の形状を好適に維持できる。また、半導体膜６７の厚さを調節することにより、十分なコントラストを得ることも可能となる。
【００５０】
また、活性層は、一般的にＩｎＧａＡｓＰやＡｌＧａＩｎＡｓといったＩｎＰに対してエッチング選択性を有する材料により構成されることが多く、このような活性層を構成するための超格子多重積層膜６５をエッチングストップ層として利用することで、上記した効果を容易に得ることができる。活性層上の光閉じ込め層もまた、活性層と同様にＩｎＰに対してエッチング選択性を有する材料により構成されることが多いので、このような光閉じ込め層を構成するための半導体膜６７をＩｎＰ系化合物半導体層として利用することで、上記した効果を更に容易に得ることができる。
【００５１】
また、本実施形態のように、活性層上に設けられるＩｎＰクラッド層２１を、アライメントマーク５１を埋め込むためのＩｎＰ層として利用すると良い。これにより、半導体レーザ１０を作製するプロセスを利用してアライメントマーク５１を適切に保護できる。
【００５２】
また、本実施形態のように、エッチングストップ層（超格子多重積層膜６５）がＧａを含む場合、第３のエッチング工程において使用されるエッチャントとして、塩酸及びリン酸のうち少なくとも一方を含む溶液を用いるとよい。塩酸及びリン酸の少なくとも一方を含む溶液を用いてエッチングを行うと、ＧａＩｎＡｓＰやＡｌＧａＩｎＡｓ等に対するエッチングレートに比べてＩｎＰのエッチングレートが極めて速くなる。したがって、第３のエッチング工程の際に、アライメントマーク５１を覆うＩｎＰクラッド層２１の選択的エッチングを効果的に行うことができる。
【００５３】
なお、本実施形態ではエッチングストップ層として活性層（超格子多重積層膜６５）を利用し、アライメントマークを構成するＩｎＰ系化合物半導体層として活性層上の光閉じ込め層（半導体膜６７）を利用しているが、ＩｎＰ系化合物半導体層として活性層（超格子多重積層膜６５）を利用してもよい。その場合、活性層（超格子多重積層膜６５）とバッファ層（ｎ型ＩｎＰ半導体膜６１）との間にエッチングストップ層を設ける必要がある。したがって、例えば活性層とバッファ層との間の光閉じ込め層（半導体膜６３）をエッチングストップ層として利用してもよく、或いは、活性層（超格子多重積層膜６５）と光閉じ込め層（半導体膜６３）との間に、エッチングストップ層を更に設けてもよい。また、例えば光閉じ込め層（半導体膜６３）とＩｎＰバッファ層１７との間に、これらの中間のバンドギャップ（例えばバンドギャップ波長が１．０［μｍ］）を有するエッチングストップ層を設けてもよい。
【００５４】
また、アライメントマーク５１の形状は、図１に示した形状に限られるものではない。図１０（ａ）及び（ｂ）は、アライメントマーク形状の変形例を示す斜視図である。例えば、アライメントマーク５１は、図１０（ａ）に示すように、超格子多重積層膜６５によって構成された平らな面上に凸状に形成されてもよく、或いは、図１０（ｂ）に示すように、超格子多重積層膜６５を底部とする溝状に形成されてもよい。
【００５５】
本発明による光半導体デバイスの作製方法は、上記した実施形態に限られるものではなく、他にも様々な変形が可能である。例えば、上記実施形態では光半導体デバイスの一例としてＤＦＢ型の半導体レーザ素子を例示したが、本発明は、ＤＦＢ型以外の半導体レーザ素子、半導体光変調素子、半導体レーザ素子と半導体光変調素子とを集積した半導体光集積素子、或いは光合分波器などの他の光半導体デバイスにも適用できる。
【００５６】
また、上記実施形態ではｎ型ＩｎＰ基板上にｎ型のバッファ層、活性層、及びｐ型のＩｎＰクラッド層が積層された光半導体デバイスについて本発明を適用したが、ｐ型ＩｎＰ基板上にｐ型のバッファ層、活性層、及びｎ型のＩｎＰクラッド層が積層された光半導体デバイスについても本発明を適用可能である。また、上記実施形態では活性層の構成材料としてＧａＩｎＡｓＰおよびＡｌＧａＩｎＡｓを例示したが、本発明における活性層は、ＩｎＰに対して選択的にエッチング可能なものであれば他の組成を有しても良い。
【図面の簡単な説明】
【００５７】
【図１】図１は、本発明の一実施形態に係る光半導体デバイスの作製方法によって作製される、光半導体デバイスおよびアライメントマークの構成を示す斜視図である。
【図２】図２は、図１に示した半導体レーザ１０およびアライメントマーク５１が形成されるウェハ状のＩｎＰ基板１３の平面形状を示す図である。
【図３】図３（ａ）は積層工程を示す図である。図３（ｂ）は第１のエッチング工程を示す図である。
【図４】図４（ａ）は第１のエッチング工程を示す図である。図４（ｂ）は回折格子形成工程を示す図である。
【図５】図５（ａ）はＩｎＰ層形成工程を示す図である。図５（ｂ）は第２のエッチング工程を示す図である。
【図６】図６（ａ）は第２のエッチング工程を示す図である。図６（ｂ）は埋込工程を示す図である。
【図７】図７（ａ）はクラッド・コンタクト形成工程を示す図である。図７（ｂ）は第３のエッチング工程を示す図である。
【図８】図８は第３のエッチング工程を示す図である。
【図９】図９（ａ）及び（ｂ）は、本発明の一実施形態による光半導体デバイスの作製方法により作製されたアライメントマークと、別の方法により作製されたアライメントマークとを比較する図である。
【図１０】図１０（ａ）及び（ｂ）は、アライメントマーク形状の変形例を示す斜視図である。
【図１１】図１１（ａ）〜（ｅ）は、ＩｎＰ基板を用いた光半導体デバイスにおいて、アライメントマークを保護する一つの方法を示す図である。
【符号の説明】
【００５８】
１０…半導体レーザ、１３…ＩｎＰ基板（ＩｎＰウェハ）、１５…半導体メサ、１７…バッファ層、１９，５５…活性層、２１…クラッド層、２３，２５，５９…光閉じ込め層、２５ａ…回折格子、２７…クラッド層、２９…埋込領域、３１…コンタクト層、３２…パターン領域、３４…アライメントマーク領域、３７…キャップ層、５１…アライメントマーク、８１…凹部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2009194231.tif 000009
【図８】
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【図９】
2009194231.tif 000011
【図１０】
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【図１１】
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