(57)【要約】【課題】製造コストの上昇を抑制し、かつゲート絶縁膜の厚みを大きくすることなく耐圧を向上させることが可能な絶縁ゲート型電界効果トランジスタおよびその製造方法を提供する。【解決手段】ＭＯＳＦＥＴ１は、ｎ＋ＳｉＣ基板１０と、ｎ−ＳｉＣ層２０と、一対のｐウェル２１と、ゲート酸化膜３０と、ゲート電極４０と、ｎ−ＳｉＣ層２０内に互いに分離して配置された導電型がｐ型の複数の緩和領域２３とを備えている。そして、複数の緩和領域２３は、一対のｐウェル２１に挟まれるｎ−ＳｉＣ層２０の領域の第２の主面２０Ｂと、第２の主面２０Ｂに対向するｎ＋ＳｉＣ基板１０との間において、第２の主面２０Ｂに沿った方向に並ぶように、一対のｐウェル２１同士の間隔の１／３以下の間隔で配置されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成された第１導電型の半導体層と、
前記半導体層において、前記基板側の主面である第１の主面とは反対側の主面である第２の主面を含むように形成された前記第１導電型とは異なる第２導電型の一対の第２導電型領域と、
前記第２の主面上に形成され、絶縁体からなる絶縁膜と、
前記絶縁膜上に形成された電極と、
前記半導体層内に互いに分離して配置された前記第２導電型の複数の緩和領域とを備え、
前記複数の緩和領域は、前記一対の第２導電型領域に挟まれる前記半導体層の領域の前記第２の主面と、前記第２の主面に対向する前記基板との間において、前記第２の主面に沿った方向に並ぶように、前記一対の第２導電型領域同士の間隔の１／３以下の間隔で配置されている、絶縁ゲート型電界効果トランジスタ。
【請求項２】
前記一対の第２導電型領域内のそれぞれに前記第２の主面を含むように形成され、前記半導体層よりも高濃度の前記第１導電型の不純物を含む高濃度第１導電型領域をさらに備え、
前記緩和領域における前記第２導電型の不純物濃度は、前記高濃度第１導電型領域における前記第１導電型の不純物濃度よりも低い、請求項１に記載の絶縁ゲート型電界効果トランジスタ。
【請求項３】
基板を準備する工程と、
前記基板上に第１導電型の半導体層を形成する工程と、
前記半導体層内に、前記半導体層の前記基板側の主面である第１の主面とは反対側の主面である第２の主面に沿う方向に並ぶように、前記第１導電型とは異なる第２導電型の複数の緩和領域を形成する工程と、
前記第２の主面を含むように、前記第２導電型の一対の第２導電型領域を形成する工程と、
前記第２の主面上に絶縁体からなる絶縁膜を形成する工程と、
前記絶縁膜上に電極を形成する工程とを備え、
前記緩和領域を形成する工程では、前記第２導電型領域を形成する工程において形成される前記一対の第２導電型領域に挟まれる前記半導体層の領域の、前記第２の主面と、前記第２の主面に対向する前記基板との間に、前記一対の第２導電型領域同士の間隔の１／３以下の間隔で、前記複数の緩和領域が形成される、絶縁ゲート型電界効果トランジスタの製造方法。
【請求項４】
前記一対の第２導電型領域内のそれぞれに、前記第２の主面を含むように、前記半導体層よりも高濃度の前記第１導電型の不純物を含む高濃度第１導電型領域を形成する工程をさらに備え、
前記緩和領域を形成する工程では、前記緩和領域における前記第２導電型の不純物濃度が、前記高濃度第１導電型領域における前記第１導電型の不純物濃度よりも低くなるように、前記緩和領域が形成される、請求項３に記載の絶縁ゲート型電界効果トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は絶縁ゲート型電界効果トランジスタおよびその製造方法に関し、より特定的には、製造が容易で、かつ高い耐圧を実現することが可能な絶縁ゲート型電界効果トランジスタおよびその製造方法に関する。
【背景技術】
【０００２】
近年、電界効果トランジスタ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ；ＦＥＴ）が使用される装置の高性能化に伴い、ＦＥＴに対しては耐圧の向上、動作の高速化、低損失化などが求められている。ＦＥＴの一種である絶縁ゲート型電界効果トランジスタ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ；ＭＩＳＦＥＴ）においては、たとえばゲート電極の直下に配置されるゲート絶縁膜に大きな電界がかかり、当該ゲート絶縁膜において絶縁破壊が発生する場合がある。その結果、ＭＩＳＦＥＴの耐圧が低下するという問題が生じる。この耐圧の低下を抑制するためには、ゲート絶縁膜の厚みを大きくするという対策が考えられる。しかし、ゲート絶縁膜の厚みを大きくした場合、ゲート絶縁膜の静電容量が大きくなる。その結果、ＭＩＳＦＥＴの動作速度が低下するという問題が生じる。つまり、従来のＭＩＳＦＥＴにおいては、耐圧の向上と動作の高速化とを両立させることが難しいという問題点があった。
【０００３】
これに対し、ゲート絶縁膜の厚みを大きくすることなく、耐圧を向上させる方法として、ＭＩＳＦＥＴの耐圧を担う領域に、電界の集中を緩和する領域を形成する対策が提案されている（たとえば特許文献１および２参照）。
【特許文献１】特開平９−１９１１０９号公報
【特許文献２】国際公開第９７／０４７０４５号パンフレット
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記特許文献１および２に開示された構成を含め、従来の電界集中を緩和する領域を形成する対策では、当該領域を形成するために製造工程が大幅に増加し、製造コストが上昇する、あるいは当該領域の形成位置を厳密に制御する必要があるため、不良品の発生リスクが高くなるという問題点があった。
【０００５】
そこで、本発明の目的は、製造コストの上昇を抑制し、かつゲート絶縁膜の厚みを大きくすることなく耐圧を向上させることが可能な絶縁ゲート型電界効果トランジスタおよびその製造方法を提供することである。
【課題を解決するための手段】
【０００６】
本発明に従った絶縁ゲート型電界効果トランジスタは、基板と、基板上に形成された第１導電型の半導体層と、当該半導体層において、基板側の主面である第１の主面とは反対側の主面である第２の主面を含むように形成された第１導電型とは異なる第２導電型の一対の第２導電型領域と、第２の主面上に形成され、絶縁体からなる絶縁膜と、絶縁膜上に形成された電極と、半導体層内に互いに分離して配置された第２導電型の複数の緩和領域とを備えている。そして、上記複数の緩和領域は、一対の第２導電型領域に挟まれる上記半導体層の領域の第２の主面と、当該第２の主面に対向する基板との間において、第２の主面に沿った方向に並ぶように、一対の第２導電型領域同士の間隔の１／３以下の間隔で配置されている。
【０００７】
本発明の絶縁ゲート型電界効果トランジスタ（ＭＩＳＦＥＴ）においては、一対の第２導電型領域に挟まれる上記半導体層の領域の、第２の主面と、当該第２の主面に対向する基板との間に緩和領域が形成されているため、上記電極と基板との間に空乏層が広がった場合、第２導電型の緩和領域の電位が固定され、この間の電界が分散される。その結果、絶縁膜にかかる電界が緩和され、ＭＩＳＦＥＴの耐圧が向上する。また、本発明のＭＩＳＦＥＴにおいては、上記緩和領域が複数個分離して形成されるため、電流の流路が確実に確保される。さらに、本発明のＭＩＳＦＥＴにおいては、上記複数の緩和領域が、第２の主面に沿った方向に並ぶように、一対の第２導電型領域同士の間隔の１／３以下の間隔で配置されている。これにより、当該緩和領域を半導体層内に所定の間隔で並べて形成すればよいため、製造工程が大幅に増加することはなく、かつ緩和領域が所望の形成位置とは多少異なった位置に形成された場合でも、ＭＩＳＦＥＴの性能への影響は小さいため、不良品の発生リスクが大幅に上昇することはない。
【０００８】
以上のように、本発明のＭＩＳＦＥＴによれば、製造コストの上昇を抑制し、かつゲート絶縁膜の厚みを大きくすることなく耐圧を向上させることが可能な絶縁ゲート型電界効果トランジスタを提供することができる。
【０００９】
上記絶縁ゲート型電界効果トランジスタにおいて好ましくは、上記一対の第２導電型領域内のそれぞれに第２の主面を含むように形成され、上記半導体層よりも高濃度の第１導電型の不純物を含む高濃度第１導電型領域をさらに備えている。そして、緩和領域における第２導電型の不純物濃度は、高濃度第１導電型領域における第１導電型の不純物濃度よりも低くなっている。
【００１０】
上記構成によれば、ＭＩＳＦＥＴにおける電流の経路として利用可能な高濃度第１導電型領域が形成されているとともに、緩和領域における第２導電型の不純物濃度が高濃度第１導電型領域における第１導電型の不純物濃度よりも低くなっているため、緩和領域が高濃度第１導電型領域に重なった場合でも、電流の経路としての高濃度第１導電型領域の機能への影響を抑制することができる。
【００１１】
本発明に従った絶縁ゲート型電界効果トランジスタの製造方法は、基板を準備する工程と、基板上に第１導電型の半導体層を形成する工程と、当該半導体層内に、半導体層の基板側の主面である第１の主面とは反対側の主面である第２の主面に沿う方向に並ぶように、第１導電型とは異なる第２導電型の複数の緩和領域を形成する工程と、第２の主面を含むように、第２導電型の一対の第２導電型領域を形成する工程と、第２の主面上に絶縁体からなる絶縁膜を形成する工程と、絶縁膜上に電極を形成する工程とを備えている。そして、緩和領域を形成する工程では、第２導電型領域を形成する工程において形成される一対の第２導電型領域に挟まれる半導体層の領域の、第２の主面と、第２の主面に対向する基板との間に、一対の第２導電型領域同士の間隔の１／３以下の間隔で、上記複数の緩和領域が形成される。
【００１２】
本発明の絶縁ゲート型電界効果トランジスタ（ＭＩＳＦＥＴ）の製造方法においては、一対の第２導電型領域に挟まれる上記半導体層の領域の、第２の主面と、当該第２の主面に対向する基板との間に緩和領域が形成されるため、上記電極と基板との間に空乏層が広がった場合、第２導電型の緩和領域の電位が固定され、この間の電界が分散される。その結果、絶縁膜にかかる電界が緩和され、製造されるＭＩＳＦＥＴの耐圧が向上する。また、本発明のＭＩＳＦＥＴの製造方法においては、上記緩和領域が複数個分離して形成されるため、電流の流路が確実に確保される。さらに、本発明のＭＩＳＦＥＴの製造方法においては、上記複数の緩和領域が、第２の主面に沿った方向に並ぶように、一対の第２導電型領域同士の間隔の１／３以下の間隔で形成される。これにより、当該緩和領域を半導体層内に所定の間隔で並べて形成すればよいため、製造工程が大幅に増加することはなく、かつ緩和領域が所望の形成位置とは多少異なった位置に形成された場合でも、ＭＩＳＦＥＴの性能への影響は小さいため、不良品の発生リスクが大幅に上昇することはない。
【００１３】
以上のように、本発明のＭＩＳＦＥＴの製造方法によれば、製造コストの上昇を抑制し、かつゲート絶縁膜の厚みを大きくすることなく耐圧を向上させることが可能な絶縁ゲート型電界効果トランジスタを製造することができる。
【００１４】
なお、上記本発明の絶縁ゲート型電界効果トランジスタおよびその製造方法において、上記複数の緩和領域の間隔は、不良品の発生リスクを一層低減する観点から、一対の第２導電型領域同士の間隔の１／３以下であることが好ましく、１／５以下とすることがより好ましい。一方、上記複数の緩和領域の間隔が狭くなりすぎると、ＭＩＳＦＥＴにおける電流の経路が狭くなり、オン状態におけるＭＩＳＦＥＴの特性が低下するおそれがあるため、上記複数の緩和領域の間隔は、一対の第２導電型領域同士の間隔の１／１０以上であることが好ましく、１／７以上とすることがより好ましい。
【００１５】
上記絶縁ゲート型電界効果トランジスタの製造方法において好ましくは、一対の第２導電型領域内のそれぞれに、上記第２の主面を含むように、上記半導体層よりも高濃度の第１導電型の不純物を含む高濃度第１導電型領域を形成する工程をさらに備えている。そして、緩和領域を形成する工程では、緩和領域における第２導電型の不純物濃度が、高濃度第１導電型領域における第１導電型の不純物濃度よりも低くなるように、緩和領域が形成される。
【００１６】
上記プロセスによれば、ＭＩＳＦＥＴにおける電流の経路として利用可能な高濃度第１導電型領域が形成されるとともに、緩和領域における第２導電型の不純物濃度が高濃度第１導電型領域における第１導電型の不純物濃度よりも低くなるように緩和領域が形成されるため、緩和領域が高濃度第１導電型領域に重なった場合でも、電流の経路としての高濃度第１導電型領域の機能への影響を抑制することができる。
【００１７】
なお、緩和領域における第２導電型の不純物の濃度は、耐圧を向上させる効果を十分に発揮させる観点からは、上記半導体層における第１導電型の不純物の濃度よりも高いことが好ましく、第２導電型領域における第２導電型の不純物の濃度よりも高いことがより好ましい。一方、電流の経路としての高濃度第１導電型領域の機能への影響を抑制する観点からは、緩和領域における第２導電型の不純物の濃度は、高濃度第１導電型領域における第１導電型の不純物濃度の１／３以下であることが好ましい。
【発明の効果】
【００１８】
以上の説明から明らかなように、本発明の絶縁ゲート型電界効果トランジスタおよびその製造方法によれば、製造コストの上昇を抑制し、かつゲート絶縁膜の厚みを大きくすることなく耐圧を向上させることが可能な、絶縁ゲート型電界効果トランジスタおよびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１９】
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。
【００２０】
（実施の形態１）
図１は、本発明の一実施の形態である実施の形態１における絶縁ゲート型電界効果トランジスタである酸化膜電界効果トランジスタ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ；ＭＯＳＦＥＴ）の構成を示す概略断面図である。まず、図１を参照して、実施の形態１におけるＭＯＳＦＥＴについて説明する。
【００２１】
図１を参照して、実施の形態１におけるＭＯＳＦＥＴ１は、ワイドバンドギャップ半導体であるＳｉＣ（炭化珪素）からなり、導電型がｎ型（第１導電型）の基板であるｎ＋ＳｉＣ基板１０と、導電型がｎ型（第１導電型）の半導体層としてのｎ−ＳｉＣ層２０と、導電型がｐ型（第２導電型）の第２導電型領域としての一対のｐウェル２１と、導電型がｎ型（第１導電型）の高濃度第１導電型領域としてのｎ＋ソース領域２２と、ｎ−ＳｉＣ層２０内に互いに分離して配置された導電型がｐ型（第２導電型）の複数の緩和領域２３とを備えている。ｎ＋ＳｉＣ基板１０は、六方晶ＳｉＣ（４Ｈ−ＳｉＣ）からなり、高濃度のｎ型不純物（導電型がｎ型である不純物）を含んでいる。ｎ−ＳｉＣ層２０は、ｎ＋ＳｉＣ基板１０の一方の主面上に形成され、ｎ型不純物を含むことにより導電型がｎ型となっている。ｎ−ＳｉＣ層２０に含まれるｎ型不純物は、たとえばＮ（窒素）であり、ｎ＋ＳｉＣ基板１０に含まれるｎ型不純物よりも低い濃度で含まれている。
【００２２】
一対のｐウェル２１は、ｎ−ＳｉＣ層２０において、ｎ＋ＳｉＣ基板１０側の主面である第１の主面２０Ａとは反対側の主面である第２の主面２０Ｂを含むように互いに分離して形成され、ｐ型不純物（導電型がｐ型である不純物）を含むことにより、導電型がｐ型（第２導電型）となっている。ｐウェル２１に含まれるｐ型不純物は、たとえばアルミニウム（Ａｌ）、硼素（Ｂ）などであり、ｎ＋ＳｉＣ基板１０に含まれるｎ型不純物よりも低い濃度で含まれている。
【００２３】
ｎ＋ソース領域２２は、第２の主面２０Ｂを含み、かつｐウェル２１に取り囲まれるように、一対のｐウェル２１のそれぞれの内部に形成されている。ｎ＋ソース領域２２は、ｎ型不純物、たとえばＰ、Ａｓなどをｎ−ＳｉＣ層２０に含まれるｎ型不純物よりも高い濃度で含んでいる。
【００２４】
複数の緩和領域２３は、上記一対のｐウェル２１に挟まれるｎ−ＳｉＣ層２０の領域の第２の主面２０Ｂと、第２の主面２０Ｂに対向するｎ＋ＳｉＣ基板１０との間において、第２の主面２０Ｂを含み、当該第２の主面２０Ｂに沿った方向に並ぶように形成されている。そして、複数の緩和領域２３は、一対のｐウェル２１同士の間隔Ｌ１の１／３以下の間隔Ｌ２で配置されている。緩和領域２３は、ｐ型不純物、たとえばＡｌ、Ｂなどをｐウェル２１に含まれるｐ型不純物よりも高い濃度で、かつｎ＋ソース領域２２に含まれるｎ型不純物よりも低い濃度で含んでいる。また、緩和領域２３は、当該第２の主面２０Ｂに沿って緩和領域２３が並ぶ方向において、等間隔に、かつ第２の主面２０Ｂの全域にわたって形成されている。つまり、複数の緩和領域２３は、所定の同一面を含むように、緩和領域２３が並ぶ方向において一様に形成されている。さらに、緩和領域２３が並ぶ方向、およびｎ＋ＳｉＣ基板１０と第２の主面２０Ｂとが対向する方向に垂直な方向（図１において紙面に垂直な方向）において、緩和領域２３は、延在するように形成されていてもよいし、ドット状に形成されていてもよい。つまり、緩和領域２３は、第２の主面２０Ｂの上側からみて、ストライプ状に形成されていてもよいし、マトリックス状に点在していてもよい。
【００２５】
さらに、図１を参照して、ＭＯＳＦＥＴ１は、絶縁膜としてのゲート酸化膜３０と、ゲート電極４０と、一対のソースコンタクト電極８０と、ソース電極６０と、ドレイン電極７０とを備えている。
【００２６】
ゲート酸化膜３０は、第２の主面２０Ｂに接触し、一方のｎ＋ソース領域２２の上部表面から他方のｎ＋ソース領域２２の上部表面にまで延在するようにｎ−ＳｉＣ層２０の第２の主面２０Ｂ上に形成され、たとえば二酸化珪素（ＳｉＯ２）からなっている。ゲート電極４０は、一方のｎ＋ソース領域２２上から他方のｎ＋ソース領域２２上にまで延在するように、ゲート酸化膜３０に接触して配置されている。また、ゲート電極４０は、Ａｌ、ポリシリコンなどの導電体からなっている。
【００２７】
ソースコンタクト電極８０は、一対のｎ＋ソース領域２２上のそれぞれから、ゲート酸化膜３０から離れる向きに延在するとともに、第２の主面２０Ｂに接触して配置されている。また、ソースコンタクト電極８０は、たとえばＮｉＳｉ（ニッケルシリサイド）など、ｎ＋ソース領域２２とオーミックコンタクト可能な材料からなっている。
【００２８】
ソース電極６０は、第２の主面２０Ｂ上において、ソースコンタクト電極８０の上に、ソースコンタクト電極８０と接触するように形成されている。また、ソース電極６０は、Ａｌなどの導電体からなり、ソースコンタクト電極８０を介してｎ＋ソース領域２２と電気的に接続されている。
【００２９】
ドレイン電極７０は、ｎ＋ＳｉＣ基板１０においてｎ−ＳｉＣ層２０が形成される側とは反対側の主面に接触して形成されている。このドレイン電極７０は、たとえばＮｉＳｉなど、ｎ＋ＳｉＣ基板１０とオーミックコンタクト可能な材料からなっており、ｎ＋ＳｉＣ基板１０と電気的に接続されている。
【００３０】
すなわち、実施の形態１における絶縁ゲート型電界効果トランジスタとしてのＭＯＳＦＥＴ１は、ｎ＋ＳｉＣ基板１０と、ｎ＋ＳｉＣ基板１０上に形成されたｎ−ＳｉＣ層２０と、ｎ−ＳｉＣ層２０において、ｎ＋ＳｉＣ基板１０側の主面である第１の主面２０Ａとは反対側の主面である第２の主面２０Ｂを含むように形成された一対のｐウェル２１と、第２の主面２０Ｂ上に形成され、絶縁体（たとえばＳｉＯ２）からなるゲート酸化膜３０と、ゲート酸化膜３０上に形成されたゲート電極４０と、ｎ−ＳｉＣ層２０内に互いに分離して配置されたｐウェル２１以外のｐ型領域である複数の緩和領域２３とを備えている。そして、当該複数の緩和領域２３は、一対のｐウェル２１に挟まれるｎ−ＳｉＣ層２０の領域の第２の主面２０Ｂと、第２の主面２０Ｂに対向するｎ＋ＳｉＣ基板１０との間において、第２の主面２０Ｂに沿った方向に並ぶように、一対のｐウェル２１同士の間隔の１／３以下の間隔で配置されている。
【００３１】
さらに、実施の形態１におけるＭＯＳＦＥＴ１は、一対のｐウェル２１内のそれぞれに第２の主面２０Ｂを含むように形成され、ｎ−ＳｉＣ層２０よりも高濃度のｎ型不純物を含むｎ＋ソース領域２２をさらに備えている。そして、緩和領域２３におけるｐ型不純物の濃度は、ｎ＋ソース領域２２におけるｎ型不純物の濃度よりも低くなっている。
【００３２】
次に、ＭＯＳＦＥＴ１の動作について説明する。図１を参照して、ゲート電極４０の電圧が０Ｖの状態すなわちオフ状態では、ゲート酸化膜３０の直下に位置するｐウェル２１とｎ−ＳｉＣ層２０との間が逆バイアスとなり、非導通状態となる。一方、ゲート電極４０に正の電圧を印加していくと、ｐウェル２１のゲート酸化膜３０と接触する付近であるチャネル領域において、反転層が形成される。その結果、ｎ＋ソース領域２２とｎ−ＳｉＣ層２０とが電気的に接続され、ソース電極６０とドレイン電極７０との間に電流が流れる。
【００３３】
ここで、実施の形態１におけるＭＯＳＦＥＴ１においては、一対のｐウェル２１に挟まれるｎ−ＳｉＣ層２０の領域の、第２の主面２０Ｂと、第２の主面Ｂに対向するｎ＋ＳｉＣ基板１０との間に緩和領域２３が形成されている。そのため、ドレイン電圧が印加され、ゲート電極４０とｎ＋ＳｉＣ基板１０との間に空乏層が広がった場合、緩和領域２３の電位が固定され、この間の電界が分散される。その結果、ゲート酸化膜３０にかかる電界が緩和され、ＭＯＳＦＥＴ１の耐圧が向上する。また、実施の形態１におけるＭＯＳＦＥＴ１においては、緩和領域２３が複数個分離して形成されるため、電流の流路が確実に確保される。
【００３４】
さらに、実施の形態１におけるＭＯＳＦＥＴ１においては、複数の緩和領域２３が、第２の主面２０Ｂを含むとともに第２の主面２０Ｂに沿った方向に並ぶように、一対のｐウェル２１同士の間隔の１／３以下の間隔で配置されている。また、複数の緩和領域２３は、当該第２の主面２０Ｂに沿って緩和領域２３が並ぶ方向において、等間隔に、かつ第２の主面２０Ｂの全域にわたって形成されている。これにより、緩和領域２３をｎ−ＳｉＣ層２０内に所定の間隔で並べて形成すればよいため、製造工程が大幅に増加することはなく、かつ緩和領域２３が所望の形成位置とは多少異なった位置に形成された場合でも、ＭＯＳＦＥＴ１の性能への影響は小さいため、不良品の発生リスクが大幅に上昇することはない。
【００３５】
以上のように、実施の形態１におけるＭＯＳＦＥＴ１は、製造コストの上昇を抑制し、かつゲート酸化膜３０の厚みを大きくすることなく耐圧を向上させることが可能なＭＯＳＦＥＴとなっている。
【００３６】
さらに、実施の形態１におけるＭＯＳＦＥＴ１においては、電流の経路として利用されるｎ＋ソース領域２２が形成されているとともに、緩和領域２３におけるｐ型不純物の濃度がｎ＋ソース領域２２におけるｎ型不純物の濃度よりも低くなっている。そのため、緩和領域２３がｎ＋ソース領域２２に重なった場合でも、電流の経路としてのｎ＋ソース領域２２の機能への影響が抑制されている。
【００３７】
次に、本発明に従った絶縁ゲート型電界効果トランジスタの製造方法の一実施の形態である実施の形態１におけるＭＯＳＦＥＴの製造方法について説明する。図２は、実施の形態１におけるＭＯＳＦＥＴの製造方法の概略を示すフローチャートである。また、図３〜図６は、実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【００３８】
図２を参照して、実施の形態１における絶縁ゲート型電界効果トランジスタの製造方法においては、まず、工程（Ｓ１０）として基板準備工程が実施される。この工程（Ｓ１０）では、第１導電型の基板が準備される。具体的には、図３を参照して、たとえば六方晶ＳｉＣ（４Ｈ−ＳｉＣ）からなり、ｎ型不純物を含むことにより導電型がｎ型であるｎ＋ＳｉＣ基板１０が準備される。
【００３９】
次に、図２を参照して、工程（Ｓ２０）としてｎ−型層形成工程が実施される。この工程（Ｓ２０）では、ｎ＋ＳｉＣ基板１０上に第１導電型の半導体層が形成される。具体的には、図３を参照して、エピタキシャル成長によりｎ＋ＳｉＣ基板１０上にｎ−ＳｉＣ層２０が形成される。エピタキシャル成長は、たとえば原料ガスとしてＳｉＨ４（シラン）とＣ３Ｈ８（プロパン）との混合ガスを採用して実施することができる。このとき、ｎ型不純物として、たとえば窒素を導入する。これにより、ｎ＋ＳｉＣ基板１０に含まれるｎ型不純物よりも低い濃度のｎ型不純物を含むｎ−ＳｉＣ層２０を形成することができる。
【００４０】
次に、図２を参照して、工程（Ｓ３０）として緩和領域形成工程が実施される。この工程（Ｓ３０）では、ｎ−ＳｉＣ層２０内に、ｎ−ＳｉＣ層２０のｎ＋ＳｉＣ基板１０側の主面である第１の主面２０Ａとは反対側の主面である第２の主面２０Ｂに沿う方向に並ぶように、導電型がｐ型の緩和領域が形成される。具体的には、図４を参照して、まず、第２の主面２０Ｂ上にレジストが塗布された後、露光および現像が行なわれ、所望の緩和領域２３の形状に応じた領域に開口９１Ａを有するレジスト膜９１が形成される。そして、このレジスト膜９１をマスクとして用いて、Ａｌ、Ｂなどのｐ型不純物がイオン注入によりｎ−ＳｉＣ層２０に導入される。これにより、複数の緩和領域２３が形成される。イオン注入により導入されるｐ型不純物は、後述する工程（Ｓ４０）において形成されるｐウェル２１に含まれるｐ型不純物よりも高い濃度で、かつ後述する工程（Ｓ５０）において形成されるｎ＋ソース領域２２に含まれるｎ型不純物よりも低い濃度とされる。このとき、緩和領域２３は、後述する工程（Ｓ４０）において形成される一対のｐウェル２１に挟まれるｎ−ＳｉＣ層２０の領域の、第２の主面２０Ｂと、第２の主面２０Ｂに対向するｎ＋ＳｉＣ基板１０との間に、一対のｐウェル２１同士の間隔の１／３以下の間隔で形成される。また、緩和領域２３は、当該第２の主面２０Ｂに沿って緩和領域２３が並ぶ方向において、等間隔に、かつ第２の主面２０Ｂの全域にわたって形成される。つまり、複数の緩和領域２３は、所定の同一面を含むように、緩和領域２３が並ぶ方向において一様に形成される。
【００４１】
次に、図２を参照して、工程（Ｓ４０）としてｐウェル形成工程が実施される。この工程（Ｓ４０）では、ｎ−ＳｉＣ層２０において、ｎ＋ＳｉＣ基板１０側の主面である第１の主面２０Ａとは反対側の主面である第２の主面２０Ｂを含むように、第２導電型の第２導電型領域が形成される。具体的には、図５を参照して、まず、第２の主面２０Ｂ上にレジストが塗布された後、露光および現像が行なわれ、所望の第２導電型領域としてのｐウェル２１の形状に応じた領域に開口を有するレジスト膜が形成される。そして、このレジスト膜をマスクとして用いて、Ａｌ、Ｂなどのｐ型不純物がイオン注入によりｎ−ＳｉＣ層２０に導入される。これにより、第２導電型領域としてのｐウェル２１が形成される。
【００４２】
次に、図２を参照して、工程（Ｓ５０）としてｎ＋領域形成工程が実施される。この工程（Ｓ５０）では、ｐウェル２１内の第２の主面２０Ｂを含む領域に、ｎ−ＳｉＣ層２０よりも高濃度の第１導電型の不純物を含む高濃度第１導電型領域が形成される。具体的には、図５を参照して、上記工程（Ｓ４０）の場合と同様の手順により、所望の高濃度第１導電型領域としてのｎ＋ソース領域２２の形状に応じた領域に開口を有するレジスト膜が形成される。そして、当該レジスト膜をマスクとして用いて、リン（Ｐ）などのｎ型不純物がイオン注入によりｎ−ＳｉＣ層２０に導入される。これにより、高濃度第１導電型領域としてのｎ＋ソース領域２２が形成される。
【００４３】
次に、図２を参照して、工程（Ｓ６０）として活性化アニール工程が実施される。この工程（Ｓ６０）では、工程（Ｓ３０）〜（Ｓ５０）においてイオン注入が実施されたｎ−ＳｉＣ層２０を加熱することにより、上記イオン注入によって導入された不純物を活性化させる熱処理である活性化アニールが実施される。活性化アニールは、たとえばアルゴンガス雰囲気中において、１７００℃程度の温度に３０分間程度保持する熱処理を実施することにより行なうことができる。
【００４４】
次に、図２を参照して、工程（Ｓ７０）として酸化膜形成工程が実施される。この工程（Ｓ７０）では、図６を参照して、工程（Ｓ１０）〜（Ｓ６０）までが実施されて所望のイオン注入層を含むｎ−ＳｉＣ層２０が形成されたｎ＋ＳｉＣ基板１０が熱酸化される。これにより、二酸化珪素（ＳｉＯ２）からなり、ゲート酸化膜３０（図１参照）となるべき熱酸化膜９２が、第２の主面２０Ｂを覆うように形成される。
【００４５】
次に、図２を参照して、工程（Ｓ８０）としてオーミック電極形成工程が実施される。この工程（Ｓ８０）では、図１を参照して、第２の主面２０Ｂに接触しつつ、ｎ＋ソース領域２２上から、ゲート酸化膜３０から離れる向きに延在するように、ソースコンタクト電極８０が形成される。また、工程（Ｓ８０）では、ｎ＋ＳｉＣ基板１０においてｎ−ＳｉＣ層２０が形成される側とは反対側の主面に接触するようにドレイン電極７０が形成される。具体的には、たとえば蒸着法により所望の位置に形成されたニッケル（Ｎｉ）膜が加熱されてシリサイド化されることにより、ソースコンタクト電極８０およびドレイン電極７０が形成される。
【００４６】
次に、図２を参照して、工程（Ｓ９０）として電極形成工程が実施される。この工程（Ｓ９０）では、たとえば導電体であるＡｌ、ポリシリコンなどからなるゲート電極４０（図１参照）が、ゲート酸化膜３０上に、ゲート酸化膜３０に接触するように形成される。また、この工程（Ｓ９０）では、Ａｌなどの導電体からなり、ソースコンタクト電極８０を介してｎ＋ソース領域２２と電気的に接続されるソース電極６０（図１参照）が、ソースコンタクト電極８０上に、当該ソースコンタクト電極８０に接触して形成される。このゲート電極４０およびソース電極６０の形成は、たとえば蒸着法により実施することができる。以上の工程（Ｓ１０）〜（Ｓ９０）により、実施の形態１における絶縁ゲート型電界効果トランジスタとしてのＭＯＳＦＥＴ１の製造プロセスは完了し、実施の形態１のＭＯＳＦＥＴ１（図１参照）が完成する。
【００４７】
実施の形態１におけるＭＯＳＦＥＴの製造方法においては、一対のｐウェル２１に挟まれるｎ−ＳｉＣ層２０の領域の、第２の主面２０Ｂと、第２の主面２０Ｂに対向するｎ＋ＳｉＣ基板１０との間に緩和領域が形成されるため、製造されたＭＯＳＦＥＴ１においてドレイン電圧が印加され、ゲート電極４０とｎ＋ＳｉＣ基板１０との間に空乏層が広がった場合、緩和領域２３の電位が固定され、この間の電界が分散される。その結果、ゲート酸化膜３０にかかる電界が緩和されるため、製造されるＭＯＳＦＥＴ１の耐圧が向上する。また、実施の形態１におけるＭＯＳＦＥＴ１においては、緩和領域２３が複数個分離して形成されるため、製造されるＭＯＳＦＥＴにおいて電流の流路が確実に確保される。
【００４８】
さらに、実施の形態１におけるＭＯＳＦＥＴ１の製造方法においては、複数の緩和領域２３が、第２の主面２０Ｂを含むとともに第２の主面２０Ｂに沿った方向に並ぶように、一対のｐウェル２１同士の間隔の１／３以下の間隔で形成される。また、複数の緩和領域２３は、当該第２の主面２０Ｂに沿って緩和領域２３が並ぶ方向において、等間隔に、かつ第２の主面２０Ｂの全域にわたって形成される。これにより、緩和領域２３をｎ−ＳｉＣ層２０内に所定の間隔で並べて形成すればよいため、製造工程が大幅に増加することはなく、かつ緩和領域２３が所望の形成位置とは多少異なった位置に形成された場合でも、ＭＯＳＦＥＴ１の性能への影響は小さいため、不良品の発生リスクが大幅に上昇することはない。
【００４９】
以上のように、実施の形態１におけるＭＯＳＦＥＴ１の製造方法によれば、製造コストの上昇を抑制し、かつゲート酸化膜３０の厚みを大きくすることなく耐圧を向上させることが可能なＭＯＳＦＥＴを製造することができる。
【００５０】
さらに、実施の形態１におけるＭＯＳＦＥＴ１の製造方法においては、電流の経路として利用されるｎ＋ソース領域２２が形成されるとともに、緩和領域２３におけるｐ型不純物の濃度がｎ＋ソース領域２２におけるｎ型不純物の濃度よりも低くなるように緩和領域２３が形成される。そのため、製造されるＭＯＳＦＥＴ１において緩和領域２３がｎ＋ソース領域２２に重なった場合でも、電流の経路としてのｎ＋ソース領域２２の機能への影響が抑制される。
【００５１】
（実施の形態２）
次に、本発明の実施の形態２について説明する。図７は、本発明の一実施の形態である実施の形態２における絶縁ゲート型電界効果トランジスタであるＭＯＳＦＥＴの構成を示す概略断面図である。
【００５２】
図７を参照して、実施の形態２におけるＭＯＳＦＥＴ１と、図１に基づいて説明した実施の形態１におけるＭＯＳＦＥＴ１とは、基本的に同様の構成を有し、同様に動作するとともに同様の効果を奏する。しかし、実施の形態２におけるＭＯＳＦＥＴ１は、緩和領域２３の形成位置において、実施の形態１におけるＭＯＳＦＥＴ１とは異なっている。
【００５３】
すなわち、図７を参照して、実施の形態２におけるＭＯＳＦＥＴ１においては、緩和領域２３は、一対のｐウェル２１に挟まれるｎ−ＳｉＣ層２０の領域の第２の主面２０Ｂと、第２の主面２０Ｂに対向するｎ＋ＳｉＣ基板１０との間において、第２の主面２０Ｂおよびｎ＋ソース領域２２から離れて配置されている。より具体的には、実施の形態２におけるＭＯＳＦＥＴ１においては、ｎ−ＳｉＣ層２０は、ｎ＋ＳｉＣ基板１０上に配置される第１の半導体層としての第１ｎ−ＳｉＣ層２８と、第１ｎ−ＳｉＣ層２８上に配置される第２の半導体層としての第２ｎ−ＳｉＣ層２９とを含んでいる。そして、複数の緩和領域２３は、第１ｎ−ＳｉＣ層２８と第２ｎ−ＳｉＣ層２９との界面を含み、当該界面に沿った方向に並ぶように、第１ｎ−ＳｉＣ層２８内に形成されている。
【００５４】
実施の形態２におけるＭＯＳＦＥＴ１によれば、緩和領域２３がｎ＋ソース領域２２から離れて配置されているため、緩和領域２３の形成による電流の経路としてのｎ＋ソース領域２２の機能への影響が抑制されている。
【００５５】
次に、実施の形態２におけるＭＯＳＦＥＴ１の製造方法について説明する。図８は、実施の形態２におけるＭＯＳＦＥＴの製造方法の概略を示すフローチャートである。また、図９〜図１１は、実施の形態２におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【００５６】
図８および図２を参照して、実施の形態２におけるＭＯＳＦＥＴの製造方法と、図２に基づいて説明した実施の形態１におけるＭＯＳＦＥＴの製造方法とは、基本的に同様に実施される。しかし、実施の形態２における絶縁ゲート型電界効果トランジスタの製造方法は、実施の形態１において工程（Ｓ２０）として実施されるｎ−型層形成工程に代えて、工程（Ｓ１０）よりも後であって工程（Ｓ３０）よりも前に工程（Ｓ２１）として実施される第１ｎ−型層形成工程と、工程（Ｓ３０）よりも後であって工程（Ｓ４０）よりも前に工程（Ｓ２２）として実施される第２ｎ−型層形成工程を備えている点において、実施の形態１とは異なっている。なお、この工程（Ｓ２１）および（Ｓ２１）は、ｎ＋ＳｉＣ基板１０上にｎ型の半導体層であるｎ−ＳｉＣ層２０を形成する工程を構成する。
【００５７】
すなわち、実施の形態２におけるＭＯＳＦＥＴ１の製造方法においては、図８を参照して、まず、工程（Ｓ１０）が実施の形態１の場合と同様に実施される。そして、工程（Ｓ２１）として、第１ｎ−型層形成工程が実施される。具体的には、図９を参照して、工程（Ｓ１０）において準備されたｎ＋ＳｉＣ基板１０上に、導電型がｎ型の半導体層である第１ｎ−ＳｉＣ層２８が形成される。この工程（Ｓ２１）における第１ｎ−ＳｉＣ層２８の形成は、実施の形態１におけるｎ−ＳｉＣ層２０の形成と同様に実施することができる。
【００５８】
次に、図８を参照して、工程（Ｓ３０）として緩和領域形成工程が実施される。この工程（Ｓ３０）は、基本的には、実施の形態１の場合と同様に実施することができる。すなわち、この工程（Ｓ３０）では、図１０を参照して、第１ｎ−ＳｉＣ層２８内に、第１ｎ−ＳｉＣ層２８のｎ＋ＳｉＣ基板１０側の主面である第１の主面２８Ａとは反対側の主面である第２の主面２８Ｂに沿う方向に並ぶように、導電型がｐ型の緩和領域が形成される。具体的には、まず、第２の主面２８Ｂ上にレジストが塗布された後、露光および現像が行なわれ、所望の緩和領域２３の形状に応じた領域に開口９１Ａを有するレジスト膜９１が形成される。そして、このレジスト膜９１をマスクとして用いて、Ａｌ、Ｂなどのｐ型不純物がイオン注入により第１ｎ−ＳｉＣ層２８に導入される。これにより、複数の緩和領域２３が第１ｎ−ＳｉＣ層２８内に形成される。
【００５９】
次に、図８を参照して、工程（Ｓ２２）として、第２ｎ−型層形成工程が実施される。具体的には、図１０および図１１を参照して、工程（Ｓ３０）において形成されたレジスト膜９１が除去された上で、第１ｎ−ＳｉＣ層２８上に、導電型がｎ型の半導体層である第２ｎ−ＳｉＣ層２９が形成される。この工程（Ｓ２２）における第２ｎ−ＳｉＣ層２９の形成は、実施の形態１におけるｎ−ＳｉＣ層２０の形成と同様に実施することができる。上記工程（Ｓ２１）および（Ｓ２２）により、ｎ−ＳｉＣ層２０が形成される。
【００６０】
そして、図８を参照して、工程（Ｓ４０）〜（Ｓ９０）が実施の形態１の場合と同様に実施される。このとき、工程（Ｓ５０）においては、図７を参照して、ｎ＋ソース領域２２は、緩和領域２３とは離れて形成される。これにより、緩和領域２３の形成による電流の経路としてのｎ＋ソース領域２２の機能への影響が抑制される。以上の工程により、図７に示す実施の形態２におけるＭＯＳＦＥＴ１を製造することができる。
【実施例１】
【００６１】
以下、本発明の実施例１について説明する。本発明の絶縁ゲート型電界効果トランジスタであるＭＯＳＦＥＴを試作し、耐圧を調査する実験を行なった。実験の手順は以下のとおりである。
【００６２】
まず、実験用のＭＯＳＦＥＴの作製方法について説明する。実験用のＭＯＳＦＥＴは、図２に基づいて説明した実施の形態１におけるＭＯＳＦＥＴの製造方法と同様のプロセスで作製された。ここで、図２を参照して、工程（Ｓ１０）においては、ｎ＋ＳｉＣ基板１０として、厚さ４００μｍ、抵抗率０．０２２Ω・ｃｍ、オフ角８°の｛０００１｝面４Ｈ−ＳｉＣ基板を準備した。また、工程（Ｓ２０）においては、当該４Ｈ−ＳｉＣ基板上に、ｎ型不純物を５×１０１５ｃｍ−３の濃度で含む厚さ１０μｍのＳｉＣ層を、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ；化学蒸着）エピタキシャル法により成長させた。
【００６３】
さらに、工程（Ｓ３０）においては、ｐ型不純物を１×１０１７ｃｍ−３の濃度で含む緩和領域２３が形成された。また、工程（Ｓ４０）においては、ｐ型不純物を１×１０１７ｃｍ−３の濃度で含むｐウェル２１が形成された。さらに、工程（Ｓ５０）においては、ｎ型不純物を５×１０１９ｃｍ−３の濃度で含むｎ＋ソース領域２２が形成された（実施例）。
【００６４】
一方、比較のため、上記実施例の製造プロセスのうち、工程（Ｓ３０）のみを省略し、他のプロセスを同様に実施することにより、実験用のＭＯＳＦＥＴを作製した（比較例）。そして、上記実施例および比較例のＭＯＳＦＥＴの耐圧を測定した。
【００６５】
次に、実験の結果について説明する。実施例および比較例のＭＯＳＦＥＴの耐圧を測定した結果、比較例のＭＯＳＦＥＴの耐圧が平均で８００Ｖであったのに対し、実施例のＭＯＳＦＥＴの耐圧は、１ｋＶにまで向上していた。特に、実施例のＭＯＳＦＥＴでは、比較例のＭＯＳＦＥＴに比べて、耐圧の測定中に設計上の耐圧よりも極端に低い印加電圧で絶縁破壊を起こすＭＯＳＦＥＴの割合が減少していた。
【００６６】
以上の実験結果より、本発明の絶縁ゲート型電界効果トランジスタによれば、製造コストの上昇を抑制し、かつゲート絶縁膜の厚みを大きくすることなく耐圧を向上させることが可能であることが確認された。
【００６７】
なお、上記実施の形態および実施例においては、本発明の絶縁ゲート型電界効果トランジスタの一例として、基板および半導体層がＳｉＣからなる場合について説明したが、本発明の絶縁ゲート型電界効果トランジスタはこれに限られない。本発明の絶縁ゲート型電界効果トランジスタにおける基板および半導体層の素材としては、Ｓｉの他、ＧａＮ（窒化ガリウム）などの種々のワイドバンドギャップ半導体を採用することができる。
【００６８】
今回開示された実施の形態および実施例はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００６９】
本発明の絶縁ゲート型電界効果トランジスタおよびその製造方法は、製造が容易で、かつ高い耐圧を実現することが要求される絶縁ゲート型電界効果トランジスタおよびその製造方法に、特に有利に適用され得る。
【図面の簡単な説明】
【００７０】
【図１】実施の形態１におけるＭＯＳＦＥＴの構成を示す概略断面図である。
【図２】実施の形態１におけるＭＯＳＦＥＴの製造方法の概略を示すフローチャートである。
【図３】実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図４】実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図５】実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図６】実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図７】実施の形態２におけるＭＯＳＦＥＴの構成を示す概略断面図である。
【図８】実施の形態２におけるＭＯＳＦＥＴの製造方法の概略を示すフローチャートである。
【図９】実施の形態２におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図１０】実施の形態２におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図１１】実施の形態２におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【符号の説明】
【００７１】
１  ＭＯＳＦＥＴ、１０  ｎ＋ＳｉＣ基板、２０  ｎ−ＳｉＣ層、２０Ａ  第１の主面、２０Ｂ  第２の主面、２１  ｐウェル、２２  ｎ＋ソース領域、２３  緩和領域、２８  第１ｎ−ＳｉＣ層、２８Ａ  第１の主面、２８Ｂ  第２の主面、２９  第２ｎ−ＳｉＣ層、３０  ゲート酸化膜、４０  ゲート電極、６０  ソース電極、７０  ドレイン電極、８０  ソースコンタクト電極、９１  レジスト膜、９１Ａ  開口、９２  熱酸化膜。
【図１】
2009194164.tif 000003
【図２】
2009194164.tif 000004
【図３】
2009194164.tif 000005
【図４】
2009194164.tif 000006
【図５】
2009194164.tif 000007
【図６】
2009194164.tif 000008
【図７】
2009194164.tif 000009
【図８】
2009194164.tif 000010
【図９】
2009194164.tif 000011
【図１０】
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【図１１】
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