(57)【要約】【課題】本発明はクロックデータリカバリ回路に関し，受信データに同期したクロックを生成し，データのタイミングを調整し，ジッタ特性を改善することを目的とする。【解決手段】入力データ変化を検出し，パルス生成するデータ変化パルス生成手段とこの信号を平滑化する第１ループフィルタと第２クロック信号の間の位相差信号を生成する位相差信号生成手段と，この信号を平滑化する第２ループフィルタと制御信号生成手段の信号を平滑化する第３ループフィルタと，第１及び第２ループフィルタの信号から制御信号を生成する制御信号生成手段と，位相差信号生成手段の信号に基づき第１クロック信号周期に応じた時間幅の第３クロック信号を供給する高周波ジッタ吸収用クロック生成手段と，第３ループフィルタからの信号の電圧レベルに応じて第１クロック周波数を可変供給する電圧制御発振手段で入力データに同期した第１クロック信号を再生するよう構成する。【選択図】図１
2009253876.tif 000002
【特許請求の範囲】
【請求項１】
入力データ信号のデータ変化を検出し，第１のクロック信号に基づき，検出パルスとして生成するデータ変化パルス生成手段と，
前記データ変化パルス生成手段から出力される信号を平滑化する第１のループフィルタと，
前記入力データ信号と，前記第１のクロック信号を予め定められた分周比に従い，分周した第２のクロック信号との間の位相差に基づいて，位相差信号を生成する位相差信号生成手段と，
前記位相差信号生成手段から出力される信号を平滑化する第２のループフィルタと，
制御信号生成手段から出力される信号を平滑化する第３のループフィルタと，
前記第１のループフィルタの出力信号と，前記第２のループフィルタの出力信号とから制御信号を生成する制御信号生成手段と，
前記位相差信号生成手段から出力される信号に基づき，前記第１のクロック信号の周期に対応した時間幅の第３のクロック信号を供給する高周波ジッタ吸収用クロック生成手段と，
前記第３のループフィルタから出力される信号の電圧レベルに応じて前記第１のクロック信号の発振周波数を可変し，供給する電圧制御発振手段と，
を備えることを特徴とするクロックデータリカバリ回路。
【請求項２】
前記制御信号生成手段は，前記データ変化パルス生成手段により，入力データ信号の立上り，または立下り，または両変化時毎にデータ１ビット分の時間幅またはその一定倍の時間幅のパルスを生成すると共に，前記位相差信号生成手段により，前記入力データ信号と前記電圧制御発振手段から出力される前記第１のクロック信号との位相差に応じて，データ変化時点の位相差を表すパルス幅が予め定められた幅に設定され，前記第１のループフィルタによる前記データ変化パルスの積分値と，前記第２のループフィルタによる前記位相差信号の積分値とを演算することにより前記電圧制御発振手段の制御信号を生成する，
ことを特徴とする請求項１に記載のクロックデータリカバリ回路。
【請求項３】
入力データ信号のデータ変化を検出し第１のクロック信号に基づき検出パルスとして生成する第１のデータ変化パルス生成手段と，
前記第１のデータ変化パルス生成手段から出力される信号を平滑化する第１のループフィルタと，
前記入力データ信号と前記第１のクロック信号を分周した第２のクロック信号との間の位相差に基づいて位相差信号を生成する位相差信号生成手段と，
前記位相差信号生成手段から出力される信号を平滑化する第２のループフィルタと，
前記第１のループフィルタの出力信号と，前記第２のループフィルタの出力信号と，第３のループフィルタの出力信号とから制御信号を生成する制御信号生成手段と，
制御信号生成手段から出力される信号を平滑化する前記第３のループフィルタと，
前記第３のループフィルタから出力される信号の電圧レベルに応じて前記第１のクロック信号の発振周波数を可変し，供給する電圧制御発振手段と，
前記入力データ信号を前記第１のクロック信号でリタイミングした信号からデータ変化点を検出する第２のデータ変化パルス生成手段と，
前記第１のデータ変化パルス生成手段と，前記第２のデータ変化パルス生成手段の出力からパルス誤り率を算出するデータ変化パルス誤り検出手段と，
を備えることを特徴とするクロックデータリカバリ回路。
【請求項４】
請求項３において，
前記データ変化パルス誤り検出手段は，前記第１のデータ変化パルス生成手段と前記第２のデータ変化パルス生成手段から出力される２つのデータ変化パルスを比較し，その比較結果に基づいてパルス誤り率を算出する，
ことを特徴とするクロックデータリカバリ回路。
【請求項５】
前記電圧制御発振手段の制御電圧を可変にして掃引する制御電位掃引手段と，
前記電圧制御発振手段の制御電圧の入力として前記制御電位掃引手段の出力か，前記第３のループフィルタの出力かの一方に切替え可能な制御信号切替手段と，
前記制御電位掃引手段の出力信号及び前記第３のループフィルタの出力信号をモニタすると共に，前記データ変化パルス誤り検出手段からのデータ変化パルスの誤り率をモニタしてモニタ結果に基づいて，クロック状態を判断する電圧制御発振周波数ロック掃引シーケンサ手段と，
を備えることを特徴とする請求項３又は請求項４の何れかに記載のクロックデータリカバリ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，クロックデータリカバリ回路に関し，特に，受信シリアルデータに同期したクロックを生成し，その生成したクロックを用いてシリアルデータのタイミングを調整し，ジッタ特性を改善するクロックデータリカバリ回路に関する。
【背景技術】
【０００２】
クロックデータリカバリ（以下，ＣＤＲと記す）回路においては，シリアルデータの位相と電圧制御発振器（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌａｔｏｒ：以下，単にＶＣＯという）の発振クロックの位相が一致するようにＶＣＯの電圧制御信号を，位相差を検出した結果に基づいて，制御し，クロックの再生機能を達成する。
【０００３】
発振周波数範囲が広いＶＣＯを使用したＣＤＲ回路においては，場合により位相検出による制御だけでは正しい周波数を合致することができず，周波数が異なった状態で不安定，あるいは，擬似的に位相ロックされたままとなる恐れが生じる。この場合に，位相がロックされるべき周波数に近い周波数（または，その有理数倍）を出力するＶＣＸＯ（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｃｒｙｓｔａｌ  Ｏｓｃｉｌａｔｏｒ）等を用いて，参照用のクロック（リファレンスクロックとも記す）を生成し，周波数検出・ロックを行った後に，位相吸収を行う方法が採られることが一般的である。
【０００４】
図６に，背景となるＣＤＲ回路の構成を示す。この回路は従来のチャージポンプ方式を採用した例である。
【０００５】
図６において，ＣＤＲ回路には，受信部５０，周波数検出部５１，位相検出部５２，チャージポンプ制御部５３，チャージポンプ５４，ループフィルタ５５，ＶＣＯ５６，Ｄ−ＦＦ５７，送信部５８を備えている。
【０００６】
受信部５０は，通信インタフェース等からデータ信号を受け，その受信したデータ信号を波形整形し，ＣＤＲ回路の各機能部に供給するためのバッファ回路等からなる。
【０００７】
周波数検出部５１は，ＣＤＲ回路の周波数基準となる参照用クロックＲｅｆＣｌｋと，ＶＣＯ５６から出力される発振クロックＣｌｋ（ｇ）のクロック信号の周波数比較を行い，その周波数差に基づき，ＶＣＯ５６出力のＣｌｋ（ｇ）発振周波数が，ＲｅｆＣｌｋの周波数より小さい場合，出力信号ｕｐ１により，発振周波数を大きくするための周波数差に対応したパルスをチャージポンプ制御部５３に出力する。一方，逆に，ＲｅｆＣｌｋの周波数より大きい場合，出力信号ｄｏｗｎ１により，発振周波数を小さくするための周波数差に対応したパルスをチャージポンプ制御部５３に出力する。
【０００８】
位相検出部５２は，ＣＤＲ回路の位相基準となる入力データＤａｔａＧと，ＶＣＯ５６から出力される発振クロックＣｌｋ（ｇ）のクロック信号の位相比較を行い，その位相差に基づき，ＶＣＯ５６出力のＣｌｋ（ｇ）の位相が，ＤａｔａＧの位相より小さい場合，出力信号ｕｐ２により，位相を進めるための位相差に対応したパルスをチャージポンプ制御部５３に出力する。一方，逆に，ＤａｔａＧの位相より大きい場合，出力信号ｄｏｗｎ２により，位相を遅らせるための位相差に対応したパルスをチャージポンプ制御部５３に出力する。
【０００９】
チャージポンプ制御部５３は，周波数検出部５１から入力されるｕｐ１又はｄｏｗｎ１と，位相検出部５２から入力されるｕｐ２又はｄｏｗｎ２に基づいて，チャージポンプ５４に出力するパルスの制御を行う。
【００１０】
チャージポンプ５４は，チャージポンプ制御部５３から入力されるｕｐ３信号と，ｄｏｗｎ３信号に基づいて，信号Ｓｉｇ（ｈ）を出力する。チャージポンプの出力信号Ｓｉｇ（ｈ）は，具体的には，３ステート（Ｈｉｈｇ，Ｌｏｗ，ハイ・インピーダンス）状態の信号であり，ｕｐ３信号及びｄｏｗｎ３信号が入力されない時は，チャージポンプの出力端子はハイ・インピーダンス状態を保持する。例えば，チャージポンプ５４は，信号線ｕｐ３からのパルスを受けると，そのパルス幅時間に比例した正の電荷を出力し，その電位を増大させる。また，信号線ｄｏｗｎ３からのパルスを受けると，そのパルス幅時間に比例した負の電荷を出力し，その電位を減少させる。
【００１１】
ループフィルタ５５は，チャージポンプ５４からのＳｉｇ（ｈ）信号を積分する積分回路である。ＶＣＯ５６は，ループフィルタ５５から出力されるＳｉｇ（ｇ）信号の制御電圧に対応した周波数のクロック信号Ｃｌｋ（ｇ）の発振を行う。クロック信号Ｃｌｋ（ｇ）は，ディレイ・フリップフロップ（Ｄ−ＦＦとも記す）５７のクロックとしても使用され，入力データＤａｔａＧは，Ｄ−ＦＦ５７で，リタイミングされる。リタイミングされたＤａｔａＨは，送信部５８を介して，次に送られるべき回路部へ送出される。
【００１２】
図７は背景となるＣＤＲ回路に含まれるチャージポンプ制御部の処理フローを示す。なお，この処理フローではタイマ１（ｔｉｍｅｒ１で表す），タイマ２（ｔｉｍｅｒ２で表す），及びアップダウンカウンタ１（ｕｄｃ１で表す），アップダウンカウンタ２（ｕｄｃ２で表す）を使用しているが，これらはチャージポンプ制御部５３（図６）に備えられているが，図示省略されている。
【００１３】
チャージポンプ制御部５３の制御が開始されると，最初に，タイマ１，タイマ２をクリアする。周波数検出部５１からの２本の信号線ｕｐ１，ｄｏｗｎ１の各パルスに従い，アップダウンカウンタ１（ｕｄｃ１）をカウントアップまたはカウントダウンする（図７のＳ１２）。時間Ｔ１後，ｕｄｃ１のカウント値の絶対値が，予め定められた値ＣＮＴ１より小さい場合（ステップＳ１４のＹｅｓ），周波数ロックがなされたと判断し，ｕｄｃ１のカウント値に比例した時間（ｕｄ１×Ｗ１）だけ，ｕｄｃ１が正の場合は信号線ｕｐ３へ，負の場合は信号線ｄｏｗｎ３へパルスを送出する（図７のＳ１５）。
【００１４】
周波数ロックされた状態においては，次に，位相ロック状態を監視するため，位相検出部５２からの２本の信号線ｕｐ２，ｄｏｗｎ２の各パルスに従い，アップダウンカウンタ２（ｕｄｃ２）をカウントアップまたはカウントダウンする（図７のＳ１６）。時間Ｔ２後に，ｕｄｃ２のカウント値の絶対値が予め定められた値ＣＮＴ２より小さい場合（図７のＳ１７のＹｅｓ），位相ロックされたと判断し，ｕｄｃ２のカウント値に比例した時間（ｕｄ２×Ｗ２）だけ，ｕｄｃ２が正の場合は信号線ｕｐ３へ，負の場合は信号線ｄｏｗｎ３へパルスを送出し，その後，ｕｄｃ２とｔｉｍｅｒ２をクリアして（同Ｓ１９），ステップＳ１２の処理へ戻る。
【００１５】
また，時間Ｔ２後に，ｕｄｃ２のカウント値の絶対値が予め定められた値ＣＮＴ２以上の場合（図７のＳ１７のＮｏ），位相ロックしていないと判断し，ｔｉｍｅｒ２とｕｄｃ２をクリアして（同Ｓ１８），ステップＳ１２の処理に戻る。なお，図７のフローでは，両タイマのカウント値ｔｉｍｅｒ１，ｔｉｍｅｒ２の増加フローは，説明を簡単化するために省略している。
【００１６】
また，他の従来技術として，クロック再生システムにおける遷移密度変化に起因する利得誤差を補正するためのシステムにおいて，ＰＬＬによって生成された位相誤差がＰＬＬへ供給したデータストリームの遷移密度とは無関係になるように，ＰＬＬを構成することが知られている（特許文献１）。
【特許文献１】特開２００４−２０８２９８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
しかし，図６に示す背景となる従来のチャージポンプ式のＣＤＲ回路では，以下のような課題がある。
【００１８】
（１）ＣＤＲ回路がロックされるまでの過渡時間においては，最初に周波数検出を行うことで，ＶＣＯがリファレンスクロック（ＲｅｆＣｌｋ）に周波数追従し，次に，位相検出を行うことでＶＣＯのクロックを入力データ（ＤａｔａＩｎ）に追従させる。この過程の中で，ｕｐ３とｄｏｗｎ３信号により生じる不連続なパルスを用いて，ＶＣＯ５６の制御信号を生成している。
【００１９】
また，ロックされた状態においても，チャージポンプ５４にて生じる漏れ電流により，不連続なパルスが生じるため，ＶＣＯ５６の制御電圧として影響することになる。その結果，高周波数のジッタ成分が生じる他，ＣＤＲ制御ループの伝達特性が終始不連続に変動し，ＣＤＲ回路の周波数制御の安定性に欠けることになる。
【００２０】
（２）ＣＤＲ回路がロックされている状態において，位相検出が受信入力データに対する高周波ジッタ吸収において支配的となる。その結果，位相検出信号を用いて，チャージポンプ５４を制御し，チャージポンプ５４の出力がループフィルタ５５を介し，ＶＣＯ制御しているため，このＶＣＯ制御が追従できる高周波ジッタに限定されて，部分的に位相吸収しているのみである。
【００２１】
（３）ＣＤＲ回路が正常に動作している状況において，ＣＤＲ回路の性能限界等によりデータエラーが発生しているか否かは，ＣＤＲ回路内では判別していない。
【００２２】
（４）ＶＣＯの周波数可変範囲が広い場合，周波数が異なった状態における擬似的な位相ロックやロックすべき周波数が予測できないことを避けるため，ＶＣＯの他に周波数検出用に可変周波数範囲が狭く，精度の高いＶＣＸＯが必要となる。
【００２３】
本発明は，上記の問題を解決し，受信シリアルデータに同期したクロックを生成し，その生成したクロックを用いてシリアルデータのタイミングを調整し，ジッタ特性を改善するクロックデータリカバリ回路を提供することを目的とする。
【課題を解決するための手段】
【００２４】
このクロックデータリカバリ回路は，入力データ信号のデータ変化を検出し，第１のクロック信号に基づき，検出パルスとして生成するデータ変化パルス生成手段と，データ変化パルス生成手段から出力される信号を平滑化する第１のループフィルタと，入力データ信号と，第１のクロック信号を予め定められた分周比に従い，分周した第２のクロック信号との間の位相差に基づいて，位相差信号を生成する位相差信号生成手段と，位相差信号生成手段から出力される信号を平滑化する第２のループフィルタと，制御信号生成手段から出力される信号を平滑化する第３のループフィルタと，第１のループフィルタの出力信号と，第２のループフィルタの出力信号とから制御信号を生成する制御信号生成手段と，位相差信号生成手段から出力される信号に基づき，第１のクロック信号の周期に対応した時間幅の第３のクロック信号を供給する高周波ジッタ吸収用クロック生成手段と，第３のループフィルタから出力される信号の電圧レベルに応じて第１のクロック信号の発振周波数を可変し，供給する電圧制御発振手段とを備え，入力データ信号から，この入力データ信号に同期した前記第１のクロック信号を再生するよう構成する。
【００２５】
好ましくは，制御信号生成手段は，データ変化パルス生成手段により，入力データ信号の立上り，または立下り，または両変化時毎にデータ１ビット分の時間幅またはその一定倍の時間幅のパルスを生成すると共に，位相差信号生成手段により，入力データ信号と電圧制御発振手段から出力される第１のクロック信号との位相差に応じて，データ変化時点の位相差を表すパルス幅が予め定められた幅に設定され，第１のループフィルタによるデータ変化パルスの積分値と，前記第２のループフィルタによる前記位相差信号の積分値とを演算することにより電圧制御発振手段の制御信号を生成する。
【００２６】
更に，クロックデータリカバリ回路の他の構成として，入力データ信号のデータ変化を検出し，第１のクロック信号に基づき検出パルスとして生成する第１のデータ変化パルス生成手段と，第１のデータ変化パルス生成手段から出力される信号を平滑化する第１のループフィルタと，入力データ信号と第１のクロック信号を分周した第２のクロック信号との間の位相差に基づいて位相差信号を生成する位相差信号生成手段と，位相差信号生成手段から出力される信号を平滑化する第２のループフィルタと，第１のループフィルタの出力信号と，前記第２のループフィルタの出力信号と，第３のループフィルタの出力信号とから制御信号を生成する制御信号生成手段と，制御信号生成手段から出力される信号を平滑化する前記第３のループフィルタと，第３のループフィルタから出力される信号の電圧レベルに応じて第１のクロック信号の発振周波数が制御される電圧制御発振手段と，入力データ信号を前記第１のクロック信号でリタイミングした信号からデータ変化点を検出する第２のデータ変化パルス生成手段と，第１のデータ変化パルス生成手段と，第２のデータ変化パルス生成手段から出力される２つのデータ変化パルスを比較し，該比較結果に基づいてパルス誤り率を算出するデータ変化パルス誤り検出手段とを備え，入力データ信号から，入力データ信号に同期した前記第１のクロック信号を再生するよう構成する。
【００２７】
上記の他の構成において，好ましくは，第１のデータ変化パルス生成手段と第２のデータ変化パルス生成手段から出力される２つのデータ変化パルスを比較し，その比較結果に基づいてパルス誤り率を算出するデータ変化パルス誤り検出手段を備えるよう構成することができる。
【００２８】
更に，上記の他の構成において，好ましくは，電圧制御発振手段の制御電圧を可変にして掃引する制御電位掃引手段と，電圧制御発振手段の制御電圧の入力として制御電位掃引手段の出力か，前記第３のループフィルタの出力かの一方に切替え可能な制御信号切替手段と，制御電位掃引手段の出力信号及び第３のループフィルタの出力信号をモニタすると共に，データ変化パルス誤り検出手段からのデータ変化パルスの誤り率をモニタしてモニタ結果に基づいて，クロック状態を判断する電圧制御発振周波数ロック掃引シーケンサ手段とを備えるよう構成することができる。
【００２９】
好ましくは，前記第１のデータ変化パルス生成手段と，前記第２のデータ変化パルス生成手段から出力される２つのデータ変化パルスを比較し，その比較結果に基づいてパルス誤り率を算出するデータ変化パルス誤り検出手段を備えるよう構成することができる。
【発明の効果】
【００３０】
本発明に係るＣＤＲ回路により，ＣＤＲ回路から出力されるデータ信号は，低周波ジッタを吸収するために制御されたＶＣＯからのクロック信号でリタイミングされるため，高周波ジッタの発生が生じ難い。
【００３１】
また，低周波ジッタ吸収されたＶＣＯクロック信号を用いて，入力データ信号の変化点を検出し，入力データ信号をその変化点の直後で保持するため，入力データ信号に重畳している高周波ジッタの±０．５ＵＩ（Ｕｎｉｔ  Ｉｎｔｅｒｖａｌ）未満の高周波ジッタ成分は，完全に吸収することができる。
【００３２】
入力データのデータ変化パルス検出情報は，ＣＤＲ回路動作の元として，リタイミング後のデータ変化パルスと比較したＮＧの結果は，ＣＤＲ回路が正常とした場合に入力データの特性に依存したＣＤＲ回路におけるビットエラーが生じたものと判断する。そして，周波数掃引を行う際，負帰還ループ内のＶＣＯ制御信号の１点を分断し，ＶＣＯに対しては，制御信号を強制的に変化させつつ，分点の別の信号をモニタする。これにより，このモニタ結果と，２つのデータ変化パルスの比較結果と合わせて負帰還ループがロックされたか否かを判断し，ロックされた状態で分断点を接続することで，正常な負帰還ループのロックが得られＣＤＲ回路の再生を行うことができる。
【発明を実施するための最良の形態】
【００３３】
図１はＣＤＲ回路の第１の実施例の構成であり，図２は第１の実施例のタイミングチャートを示す図である。
【００３４】
図１において，ＣＤＲ回路は，受信部１，送信部２，Ｄ−ＦＦ３，Ｄ−ＦＦ４，ＶＣＯ５，データ変化パルス生成部６，位相差信号生成部７，１／２分周器８，高周波ジッタ吸収用クロック生成部９，ループフィルタ１０（１０Ａ，１０Ｂ，１０Ｃを代表），制御信号生成部１１，インバータ１２を備えている。
【００３５】
受信部１は，通信路等を介して受信されたシリアルデータＤａｔａＩｎを入力信号（例えば，ＮＲＺ（Ｎｏｎ  Ｒｅｔｕｒｎ  ｔｏ  Ｚｅｒｏ）符号形式信号とする）とし，その入力信号を波形整形した後，ＣＤＲ回路内の各機能部へ入力データ信号ＤａｔａＡとして受け渡すためのドライブ回路を備える。送信部２は，ＣＤＲ回路内で入力データ信号ＤａｔａＩｎがＣＤＲ回路内のクロック信号を基準として，リタイミングされた後，データ信号ＤａｔａＯｕｔとして送信する。
【００３６】
Ｄ−ＦＦ３は，クロック信号Ｃｌｋ（ｃ）を基準クロックとして入力データＤａｔａＡをリタイミングする。Ｄ−ＦＦ４は，Ｄ−ＦＦ３の出力と接続されており，そのＤ−ＦＦ３の出力データＤａｔａＢは，クロック信号Ｃｌｋ（ｄ）を基準クロックとしてリタイミングされ，リタイミング後のデータＤａｔａＣとなる。
【００３７】
ＶＣＯ５は，電圧制御発振器であり，ＣＤＲ回路内での基準クロックＣｌｋ（ａ）の信号を出力する。ＶＣＯ５は，制御電圧信号Ｓｉｇ（ｃ）による電圧制御によって，そのＣｌｋ（ａ）の発振周波数を所定の中心発振周波数から比較的広い周波数範囲まで，可変させることができる。
【００３８】
データ変化パルス生成部６は，受信部１で波形整形された入力データＤａｔａＡと，ＶＣＯ５の出力クロックＣｌｋ（ａ）を入力とし，ＤａｔａＡの立上り，及び立下りの変化タイミングをＣｌｋ（ａ）の１クロックのパルス幅として検出し，出力ＡＬＴＥＲを論理回路により生成する。
【００３９】
１／２分周器８は，ＶＣＯ５の出力クロックＣｌｋ（ａ）を２分周し，Ｃｌｋ（ｂ）のクロック信号を生成する。
【００４０】
位相差信号生成部７は，受信部１で波形整形された入力データＤａｔａＡと，クロックＣｌｋ（ａ）を１／２分周器８により２分周されたクロックＣｌｋ（ｂ）を入力とし，この両波形の位相差信号ＰｈａｓｅＡを論理回路により生成する。
【００４１】
高周波ジッタ吸収用クロック生成部９は，ＰｈａｓｅＡ信号を入力とし，ＰｈａｓｅＡ信号の立上りのタイミングを基準とし，Ｃｌｋ（ａ）の半周期をＬＯＷレベルのパルス幅とするＣｌｋ（ｃ）信号を生成し，Ｄ−ＦＦ３の基準クロックとして供給する。
【００４２】
ループフィルタ１０（Ａ，Ｂ，Ｃ）は，低域通過フィルタで，入力信号の高周波成分を除去する。入力信号ＡＬＴＥＲが，ループフィルタ１０Ａにより平滑化され，出力信号Ｓｉｇ（ａ）となる。入力信号ＰｈａｓｅＡが，ループフィルタ１０Ｂにより平滑化され，出力信号Ｓｉｇ（ｂ）を，また，制御信号生成部１１の出力信号Ｓｉｇ（ｄ）は，ループフィルタ１０Ｃにより平滑化されて，Ｓｉｇ（ｃ）を生成する。
【００４３】
制御信号生成部１１は，入力信号をＳｉｇ（ａ），Ｓｉｇ（ｂ）及びＳｉｇ（ｃ）として，後述する演算にて，出力信号としてＳｉｇ（ｄ）を生成する。この演算されたＳｉｇ（ｄ）は，ループフィルタ１０Ｃにて平滑化されて，Ｓｉｇ（ｃ）となり，このＳｉｇ（ｃ）がＶＣＯ５の制御電圧として供給されると共に，フィードバックループにて，制御信号生成部１１に入力されている。インバータ１２は，入力クロック信号の論理を反転させるものである。
【００４４】
以下に，本ＣＤＲ回路に用いられる制御信号生成部１１の演算の概要について説明する。制御信号生成部１１の演算式は，以下のように設定する。
【００４５】
（演算式１）Ｓｉｇ（ｂ）÷Ｓｉｇ（ａ）×Ｓｉｇ（ｃ）×２
ここで，（演算式１）のＳｉｇ（ｂ）は，図１の位相差信号生成部７の出力信号ＰｈａｓｅＡがループフィルタ１０Ｂにより積分された値に対応する信号である。また，Ｓｉｇ（ａ）は，データ変化パルス生成部６の出力信号ＡＬＴＥＲがループフィルタ１０Ａにより積分された値に対応する信号である。Ｓｉｇ（ｃ）は，制御信号生成部の演算結果に対応する出力信号Ｓｉｇ（ｄ）をループフィルタ１０Ｃで積分した後に，フィードバックして演算の入力として用いている。Ｓｉｇ（ａ）は，データ遷移密度に比例した信号である。Ｓｉｇ（ｂ）は，データ遷移密度に比例した値から，基準とするクロック信号との位相差分に対応した値が加えられるか，又は減じられた値として求められる。
【００４６】
これにより，制御信号生成部１１は，データ遷移密度とは無関係の位相誤差を演算することができる。この２つの信号と共に，ＶＣＯ５の制御電圧となるＳｉｇ（ｃ）の信号をフィードバックループで，制御信号生成部１１の演算に取り入れることにより，低周波ジッタ成分を吸収するＶＣＯ５の発振クロック信号Ｃｌｋ（ａ）を得ることができる。
【００４７】
（演算式１）の制御信号生成部１１から出力される演算結果は，位相差信号ＰｈａｓｅＡのハイレベル振幅がクロック信号の半相となったときに，ロックされたときのＶＣＯ制御電位となるように定めてある。ただし，この演算方法は一例であり，ＶＣＯ制御信号の仕様やＣＤＲ回路が受けるビットレートに従い，それらの条件に適した演算方法を採用できる。また，データ変化の数がある一定値に達する毎に位相差信号の平均値を用いて，ＶＣＯ制御信号とする方法も考えられる。その演算結果は，ループフィルタを介してＶＣＯ制御電位としてＶＣＯ５へ送られる。
【００４８】
図２の（Ｌ１）〜（Ｌ１５）は，図１に示す各機能部からの入出力信号を示している。なお，図２では，ＶＣＯ５の出力であるクロック信号Ｃｌｋ（ａ）のパルスを基準とし（図２の（Ｌ１）），そのクロック半周期を１単位時間として図示している（同ｔ（１）〜（３２）の期間）。
【００４９】
まず，図２の区間ｔ（１）〜（３２）の中の，例えば，ｔ（１）〜（４）の期間の（Ｌ４）ＰｈａｓｅＡと，（Ｌ５）ＡＬＴＥＲの積分値を求める。その信号に接続されているループフィルタ１０Ａ及び１０Ｂにより，それに対応する積分値は，Ｓｉｇ（ａ）及びＳｉｇ（ｂ）として以下のようになる。
【００５０】
（式１）  Ｓｉｇ（ａ）の平均値＝∫（ＡＬＴＥＲ）
（式２）  Ｓｉｇ（ｂ）の平均値＝∫（ＰｈａｓｅＡ）
これらの値は，ＰｈａｓｅＡ，ＡＬＴＥＲの形状に従い，ある時定数を持った緩やかな変動電位を持つものとする。
【００５１】
Ｓｉｇ（ｃ）は次のようになる。
【００５２】
（式３）  Ｓｉｇ（ｃ）＝∫（Ｓｉｇ（ｄ））
ここで，Ｓｉｇ（ｄ）は，制御信号生成部１１により，以下のように演算されるものとする。
【００５３】
（式４）  Ｓｉｇ（ｄ）＝Ｓｉｇ（ｂ）／Ｓｉｇ（ａ）×Ｓｉｇ（ｃ）×２
Ｓｉｇ（ｄ）は，Ｓｉｇ（ａ），Ｓｉｇ（ｂ），Ｓｉｇ（ｃ）と比べ，さらに大きな時定数で，より緩やかに電位が変動する。
【００５４】
本ＣＤＲ回路において，以下のような，フィードバックループ制御が行われる。
【００５５】
（１）入力データの周波数が小さくなる方向へ変化すると，
（２）入力データ信号と，クロックＣｌｋ（ａ）の位相関係が，ＰｈａｓｅＡのパルス幅は小さくなる方向（Ｓｉｇ（ｂ）は小さくなる）に変化する。
【００５６】
（３）クロック周期がまだ変化していない時，ＶＣＯのＣｌｋ（ａ）のクロック周期を基準とするＡＬＴＥＲは変わらず（Ｓｉｇ（ａ）が変わらず）。
【００５７】
（４）Ｓｉｇ（ｄ）はＳｉｇ（ｂ）／Ｓｉｇ（ａ）×Ｓｉｇ（ｃ）×２により，小さくなる方向に制御される。
【００５８】
（５）Ｓｉｇ（ｄ）が小さくなるに従い，ＶＣＯ制御電圧は小さくなる。
【００５９】
（６）よって，ＶＣＯの発振周波数が小さくなる方向に変化するので，入力データの周波数に追従する方向に制御が行われることとなる。
【００６０】
入力データの周波数変化が大きくなる方向へ変化する場合も同様な制御が行われる。
【００６１】
次に，図２において，本ＣＤＲ回路の図１中の機能部のクロック信号等に対するタイミング概要を（Ｌ１）〜（Ｌ１５）の波形に基づいて説明する。
【００６２】
図２の（Ｌ１）〜（Ｌ４）までには，図１に示すクロック信号Ｃｌｋ（ａ），Ｃｌｋ（ｂ），入力データＤａｔａＡ，位相差信号ＰｈａｓｅＡのタイミングチャートを示しており，負帰還ループによりロックされている状態で，クロック信号Ｃｌｋ（ａ）の立下り時点と入力データＤａｔａＡの変化時点が一致するように描いている。
【００６３】
また，図２のタイミングチャートにて，入力データ信号に高周波ジッタ大の場合（Ｌ１０）に示した波形ＤａｔａＡ’と，（Ｌ１３）に示したＣｌｋ（ｃ）’の波形について，図２の例では，高周波ジッタを分かりやすくするため，ＤａｔａＡ’にジッタ成分を，最大でクロックＣｌｋ（ａ）の半周期程度に近い成分を含めて記載している。
【００６４】
（Ｌ４）ＰｈａｓｅＡ信号は，（Ｌ３）入力データＤａｔａＡの立上り／立下りの変化点からハイレベルとなり，（Ｌ２）Ｃｌｋ（ｂ）の変化点でロウレベルとなることを示す。また，ＰｈａｓｅＡのハイレベル期間が，（Ｌ１）Ｃｌｋ（ａ）の半周期となる状態が継続している場合を示す。
【００６５】
（Ｌ５）ＡＬＴＥＲ信号は，（Ｌ３）入力データＤａｔａＡと（Ｌ１）クロック信号Ｃｌｋ（ａ）に基づいて，データ変化パルス生成部６により，データ変化パルスが論理生成される。具体的には，（Ｌ３）入力データＤａｔａＡの立上り／立下りの変化後，（Ｌ１）Ｃｌｋ（ａ）の立上りのタイミング基準で，論理回路によりＣｌｋ（ａ）の１周期分のパルス幅で検出し，ＡＬＴＥＲ信号を生成する。
【００６６】
（Ｌ６）Ｃｌｋ（ｃ）は，高周波ジッタ吸収用クロック生成部９から出力されるクロック信号のタイミングを示す。具体的には，（Ｌ４）ＰｈａｓｅＡの立上り時点から，（Ｌ１）Ｃｌｋ（ａ）の半周期分のクロックパルス幅でロウレベルを保ち，その後，ハイレベルに立上る。
【００６７】
（Ｌ７）ＤａｔａＢは，Ｄ−ＦＦ３の入力として（Ｌ３）ＤａｔａＡを入力とした場合のＤ−ＦＦ３の出力信号のタイミングを示す。
【００６８】
（Ｌ８）ＤａｔａＣは，Ｄ−ＦＦ４の入力として，（Ｌ７）ＤａｔａＢが入力された場合のＤ−ＦＦ４の出力信号のタイミングを示す。
【００６９】
（Ｌ９）Ｃｌｋ（ｄ）は，Ｄ−ＦＦ４の入力ラッチタイミングの基準となるクロック信号であり，Ｃｌｋ（ａ）信号がインバータ１２を介して，Ｄ−ＦＦ４に接続されているため，Ｃｌｋ（ａ）の論理が反転している。
【００７０】
（Ｌ１０）〜（Ｌ１５）までには，前述のＤａｔａＡ，ＰｈａｓｅＡ，ＡＬＴＥＲ，Ｃｌｋ（ｃ），ＤａｔａＢ及びＤａｔａＣのタイミングと比較するために，条件として入力信号の±０．５ＵＩ未満の高周波ジッタが入力データＤａｔａＡに付加された場合における信号ＤａｔａＡ’とし，以下同様に，ＰｈａｓｅＡ’，ＡＬＴＥＲ’，Ｃｌｋ（ｃ）’，ＤａｔａＢ’及びＤａｔａＣ’として示している。
【００７１】
（Ｌ１１）ＰｈａｓｅＡ’は，（Ｌ１０）入力データＤａｔａＡ’の変化点から，（Ｌ２）Ｃｌｋ（ｂ）の変化点でロウレベルとなることを示す。これは，（Ｌ３）入力データＤａｔａＡにジッタが無い場合における（Ｌ４）ＰｈａｓｅＡの波形に，高周波ジッタ成分が影響する状況を示す。すなわち，（Ｌ１０）入力ＤａｔａＡ’の変化点が（Ｌ１）Ｃｌｋ（ａ）の立下りタイミングから，位相がずれていることを示している。
【００７２】
例えば，図２に示す（Ｌ１１）ＰｈａｓｅＡ’のタイミングｔ（６）の場合は位相関係が，（Ｌ１）Ｃｌｋ（ａ）に対して遅れていることを示す。（Ｌ１１）ＰｈａｓｅＡ’の時間タイミングｔ（６）区間では，位相が遅れている分，（Ｌ４）ＰｈａｓｅＡに比較して，パルス幅が小さくなっている。
【００７３】
一方，（Ｌ１１）ＰｈａｓｅＡ’のタイミングｔ（１１）の場合は，（Ｌ１）Ｃｌｋ（ａ）に対して位相関係が進んでいることを示す。（Ｌ１１）ＰｈａｓｅＡ’の時間タイミングｔ（１１）区間では，位相が進んでいる分，位相関係が同期している（Ｌ４）ＰｈａｓｅＡに比較して，パルス幅が大きくなっている。
【００７４】
（Ｌ１２）ＡＬＴＥＲ’は，データ変化パルス生成部６により，（Ｌ１０）入力データＤａｔａＡ’の立上り／立下りの変化後，（Ｌ１）Ｃｌｋ（ａ）の立上りのタイミング基準で，論理回路によりＣｌｋ（ａ）の１周期分のパルス幅で検出し，生成される。したがって，高周波ジッタ±０．５ＵＩ以内のジッタであれば，同入力データ信号のジッタなしとした場合の（Ｌ５）ＡＬＴＥＲ信号の面積と同面積のパルスが生成される。
【００７５】
（Ｌ１３）Ｃｌｋ（ｃ）’は，（Ｌ１１）ＰｈａｓｅＡ’信号の立上りを基準としたタイミングで，信号がＬｏｗレベルとなり，（Ｌ１）Ｃｌｋ（ａ）の半周期のパルス幅で，Ｈｉｇｈレベルになることを示す。
【００７６】
（Ｌ１４）〜（Ｌ１５）は，ＤａｔａＢ’，ＤａｔａＣ’のタイミング関係を示す。
【００７７】
（Ｌ１４）ＤａｔａＢ’は，Ｄ−ＦＦ３の入力として（Ｌ１０）ＤａｔａＡ’を入力とした場合のＤ−ＦＦ３の出力信号のタイミングを示す。
【００７８】
（Ｌ１５）ＤａｔａＣ’は，Ｄ−ＦＦ４の入力として，（Ｌ１１）ＤａｔａＢ’が入力された場合のＤ−ＦＦ４の出力信号のタイミングを示す。
【００７９】
以上のタイミング動作は，本ＣＤＲ回路により，入力データＤａｔａＡ’に高周波ジッタ成分がある場合にもデータ（Ｌ１５）ＤａｔａＣ’は，高周波ジッタが無い場合の（Ｌ８）ＤａｔａＣと同じデータが得られることを示すものである。
【００８０】
以上のように，入力信号ＤａｔａＡは，高周波ジッタ吸収用クロック生成部９から供給されるクロック信号Ｃｌｋ（ｃ）により，Ｄ−ＦＦ３でリタイミングされる。その後，更に，ＶＣＯ５の出力クロック信号Ｃｌｋ（ａ）の反転クロック信号Ｃｌｋ（ｄ）により，Ｄ−ＦＦ４でリタイミングされて（ＤａｔａＣ），送信部２を介し，データ信号ＤａｔａＯｕｔとして送信される。
【００８１】
以上説明した実施例１のＣＤＲ回路により，以下のように課題（１）を解決することができる。図１中の高周波ジッタ吸収用クロック生成部９と，それから生成されるクロック信号Ｃｌｋ（ｃ）と，そのクロック信号Ｃｌｋ（ｃ）を供給されるＤ−ＦＦ３が，入力データ信号ＤａｔａＡの高周波ジッタ成分を吸収する主要機能部である。それ以外の基本構成図の機能部分は，入力データ信号ＤａｔａＡの低周波ジッタ成分を吸収する部分である。
【００８２】
低周波成分の位相吸収は，このＣＤＲ回路の負帰還ループにおいて，ＶＣＯ５の制御電圧を変化させ，その結果生じるＶＣＯ５からの生成クロック信号Ｃｌｋ（ａ）の周波数変化により行われる。負帰還ループでは，回路構成上，不連続なＶＣＯ制御電圧の発生が無く，結果としてリタイミングされる入力データ信号ＤａｔａＣへ高周波ジッタを付加することはない。以上のことは，高周波ジッタ成分を吸収する主要機能部を備えた構成でも同様である。
【００８３】
入力データ信号ＤａｔａＡをＤ−ＦＦ３でリタイミングし，その出力ＤａｔａＢを，さらにＤ−ＦＦ４で最後にリタイミングする。このＤ−ＦＦ４のリタイミング時に基準とするクロック信号がＣｌｋ（ｄ）である。リタイミングに使用するクロック（Ｃｌｋ（ｃ），Ｃｌｋ（ｄ））は，ＶＣＯから生成されるため，ＤａｔａＣに高周波ジッタ成分を付加することはない。これにより，課題（１）は解決されることとなる。
【００８４】
次に，課題（２）については以下のように解決することができる。図１の高周波ジッタ吸収用クロック生成部９は，入力データの変化点から，図２の（Ｌ６）に示すクロック信号Ｃｌｋ（ａ）の半周期分遅延した時点で立上りが生じる高周波ジッタ吸収用クロック信号Ｃｌｋ（ｃ）を生成する。
【００８５】
クロック信号Ｃｌｋ（ｃ）立上りにより，入力データ信号ＤａｔａＡ’（図２の（Ｌ１０）に示す波形）は，Ｄ−ＦＦ３にて保持される（同（Ｌ１４）のＤａｔａＢ’波形）。続いて，その出力は，Ｃｌｋ（ａ）の反転クロック信号Ｃｌｋ（ｄ）（同（Ｌ９）の波形）の立上りで，Ｄ−ＦＦ４により保持される（同（Ｌ１５）のＤａｔａＣ’波形）。
【００８６】
以上により，負帰還ループでロックされた状態では，予め低周波ジッタが吸収されており，その上に高周波ジッタが付加されていても，クロック信号Ｃｌｋ（ｃ）により入力データ信号を保持でき，ジッタ量±０．５ＵＩ（Ｕｎｉｔ  Ｉｎｔｅｒｖａｌ）未満の高周波ジッタ成分を吸収することが出来る。
【００８７】
図３はＣＤＲ回路の第２の実施例の構成を示し，図４はＶＣＯロック掃引シーケンサ部の処理フローを示す図である。
【００８８】
図３において，ＣＤＲ回路は，受信部２１，送信部２２，Ｄ−ＦＦ２３，Ｄ−ＦＦ２４，ＶＣＯ２５，データ変化パルス生成部２６，高周波ジッタ吸収用クロック生成部２７，インバータ２９，ＶＣＯ制御信号生成部３０，ループフィルタ３１Ｃ，制御スイッチＣＯＮＴ−ＳＷ４０，ＶＣＯ制御電位掃引部４１，ＶＣＯロック掃引シーケンサ部４２，リタイム後データ変化パルス生成部４３，データ変化パルス誤り検出部４４を備えている。
【００８９】
さらに，ＶＣＯ制御信号生成部３０は，ループフィルタ３１Ａ，ループフィルタ３１Ｂ，制御信号生成部３２，位相差信号生成部３３，１／２分周器３４を備えている。なお，図３の２１〜２７と，ＶＣＯ制御信号生成部３０内の３１（Ａ，Ｂ）〜３４は，図２の対応する名称の各機能部と同様な動作機能であり，ここではその動作説明は省略する。
【００９０】
なお，高周波ジッタ吸収を実現する機能部分（図３の点線部）の高周波ジッタ吸収用クロック生成部２７と，Ｄ−ＦＦ２３は，課題（３），（４）を解決するための手段として，必須の機能部ではない。
【００９１】
図１のＤａｔａＡに対するデータ変化パルス生成部６の動作が（図３ではデータ変化パルス生成部２６），図３の実施例では，リタイミングにより再生されたデータＤａｔａＣに対しても，リタイム後データ変化パルス生成部４３により行われる。そして，この２つのデータ変化パルス生成部２６，リタイム後データ変化パルス生成部４３から生成されたＡＬＴＥＲ（ａ），ＡＬＴＥＲ（ｂ）のパルスは，データ変化パルス誤り検出部４４において，比較される。この比較は，具体的には，データ変化パルス誤り検出部４４において，両パルスのハイレベル，ロウレベルが一致するかにより，クロック１周期分のパルスの不一致をデータの１エラーとして，予め定めた期間中の総パルスカウント数と，誤りのあったパルス数を監視し，それらの値から誤り率を求める。
【００９２】
以上の比較結果と，ＶＣＯ制御信号生成部３０からループフィルタ３１Ｃを経て得られた信号Ｓｉｇ（ｃ）と，ＶＣＯ制御電位掃引部４１からの掃引電位Ｖｒｅｆの情報に基づいて，ＶＣＯロック掃引シーケンサ部４２は，負帰還ループ内に設けられた制御スイッチＣＯＮＴ−ＳＷ４０により，以下に示す通り負帰還ループをロックさせるように動作させる。図４は，その詳細な動作フロー示す図であり，図４に基づいて説明する。
【００９３】
負帰還ループがロックされていない状態あるいは，リカバリを強制的に開始する際に，ＶＣＯロック掃引シーケンサ部４２は，ＶＣＯ制御電位掃引部４１にＶＣＯ２５を接続するためにＣＯＮＴ−ＳＷ４０を接点ＳＷ（ｂ）に切替える（図４のＳ１）。
【００９４】
その接続後，ＶＣＯロック掃引シーケンサ部４２は，ＶＣＯ制御電位掃引部４１に指令Ｍｓｇを出す（図４のＳ２）。その指令により，ＶＣＯ制御電位掃引部４１は，ＶＣＯ制御信号の電位Ｖｒｅｆを掃引する。
【００９５】
次に，ＶＣＯロック掃引シーケンサ部４２は，この電位ＶｒｅｆとＶＣＯ制御信号生成部３０からループフィルタ３１Ｃを介して生成される信号Ｓｉｇ（ｃ）電位を比較し（図４のＳ３），同時に，データ変化パルス誤り検出部４４により算出されるデータ変化パルス誤り率をモニタする（同Ｓ４）。この処理動作は，ＶＣＯ制御電位掃引部４１からのＶＣＯ制御信号電位Ｖｒｅｆが連続的に変化している短時間毎に行っている。
【００９６】
この処理動作で，両電位が一致し，かつ，データ変化パルス誤り率が，予め定めた基準値以下となったかどうかを判断する（図４のＳ５）。この条件を満足する場合をリカバリ状態へ遷移したとみなし（図４のＳ５のＹｅｓ），ＣＯＮＴ−ＳＷ４０を負帰還ループ側に再接続する（同Ｓ６）。
【００９７】
リカバリ状態への遷移状態へ移行した後，ＶＣＯロック掃引シーケンサ部４２は，ＶＣＯ制御信号電位Ｖｒｅｆが予め定めた範囲以内にあり，かつ，データ変化パルス誤り率が予め定められた値以下である場合に，リカバリ状態にあると判断する（図４のＳ７のＹｅｓ）。一方，リカバリ状態にないと判断した場合（図４のＳ７のＮｏ），ステップＳ１の処理へ戻る。
【００９８】
一方，リカバリ状態でないと判断した場合（図４のＳ５のＮｏ），ステップＳ２に処理を移行する。ＶＣＯロック掃引シーケンサ部４２は，ＶＣＯ制御電位掃引部４１に指令Ｍｓｇを出して（図４のＳ２），その指令を受けたＶＣＯ制御電位掃引部４１は，ＶＣＯ制御信号の電位Ｖｒｅｆを変化させて掃引する。
【００９９】
図５は，図３に示した本ＣＤＲ回路の実施例のタイミングチャートである。
【０１００】
図５において，（Ｌ２１）〜（Ｌ３０）は，図３中に示した各機能部からの入出力信号を示している。なお，図５中で，ＶＣＯ５の出力クロック信号Ｃｌｋ（ａ）のクロック信号のパルスを基準とし（図５の（Ｌ２１）），そのクロック半周期を１単位時間として図示している（同ｔ（１）〜（３２）の期間）。
【０１０１】
なお，（Ｌ２１）〜（Ｌ２９）のタイミング波形は，図１のＣＤＲ回路の対応する機能部と同じ機能部の同信号（図２の（Ｌ１）〜（Ｌ９）のタイミング波形）と同内容であり，説明は省略する。ここでは，図３のリタイム後データ変化パルス生成部４３が生成するＡＬＴＥＲ（ｂ）信号のタイミング波形について説明する。
【０１０２】
（Ｌ３０）ＡＬＴＥＲ（ｂ）信号は，リタイミング後の（Ｌ２８）データＤａｔａＣと（Ｌ２１）クロック信号Ｃｌｋ（ａ）に基づいて，リタイム後データ変化パルス生成部４３により，データ変化パルスとして論理生成される。具体的には，（Ｌ２８）データＤａｔａＣの立上り／立下りの変化後，（Ｌ２１）Ｃｌｋ（ａ）の立上りのタイミング基準で，論理回路によりＣｌｋ（ａ）の１周期分のパルス幅で検出し，ＡＬＴＥＲ（ｂ）信号が生成される。図５の例では，（Ｌ２３）入力データＤａｔａＡと，（Ｌ２１）クロック信号Ｃｌｋ（ａ）がロックされた状態のタイミング関係を示し，入力データのデータ変化パルス（Ｌ２５）ＡＬＴＥＲ（ａ）と（Ｌ３０）ＡＬＴＥＲ（ｂ）が位相差を除き，一致する場合を示している。
【０１０３】
次に，図３において，入力データＤａｔａＡに対するデータ変化パルス生成部２６から出力されるＡＬＴＥＲ（ａ）と，リタイミング後の入力データＤａｔａＣに対するリタイム後データ変化パルス生成部４３から出力されるＡＬＴＥＲ（ｂ）のパルスに基づいて，データ変化パルス誤り検出部４４は，擬似的にビットエラーを検出することができることを以下に説明する。
【０１０４】
（１）ＡＬＴＥＲ（ａ）をＣｌｋ（ａ）１相分遅延させ，ＡＬＴＥＲ（ｂ）と位相を合わせる。
【０１０５】
（２）Ｃｌｋ（ａ）の立下りで，ＡＬＴＥＲ（ａ）とＡＬＴＥＲ（ｂ）の論理を比較し，論理が不一致の場合，擬似的なビットエラーとみなす。
【０１０６】
以上に示した図３のＣＤＲ回路の実施例によれば，課題（３）は以下のように解決されることとなる。
【０１０７】
この図３のＣＤＲ回路によれば，入力信号とリタイミング後の信号のデータ変化パルスどうしを比較することにより，擬似的にデータの誤りを検出することができる。
【０１０８】
これにより，入力データが完全に再生（またはリカバリ）できれば，この誤り率はゼロであり，リカバリの度合いが減少するに従い，誤り率は増加するため，この誤り検出率がＣＤＲ回路のリカバリ率の優劣を反映することになる。
【０１０９】
特に，負帰還ループがロックされつつある状態にある場合，あるいは，ロックが解除されつつある状態における当誤り率の変動は，他にＣＤＲ回路に劣化要因等がなければ，顕著になる。
【０１１０】
また，図３の第２の実施例のＣＤＲ回路によれば，課題（４）は以下のように解決されることとなる。
【０１１１】
図３において，ＣＮＴ−ＳＷ４０をＶＣＯ制御電位掃引部４１に接続することができるＳＷ（ｂ）側に切替えた状態で，負帰還ループがロックされる引込み時間（ＳＷ（ａ）側に接続したループ状態の場合）よりも長い時間で，ＶＣＯ制御電位Ｖｒｅｆを変化させる。入力データの性質に依存し，ある定まったＶＣＯ制御電位Ｖｒｅｆにおいて，ＣＤＲ回路はロック状態となるが，データ変化パルス誤り率が減少すること及びＶＣＯ制御電位と，ＶＣＯ制御信号生成部３０から検出される信号の電位が一致することにより，正常なロック状態であることの判断を行うことができる。
【０１１２】
また，完全な負帰還ループのロック状態に達するまでの間に，ロックする際の過渡現象を検出し，利用することが掃引時間を短縮するために有効となる。
【図面の簡単な説明】
【０１１３】
【図１】ＣＤＲ回路の第１の実施例の構成を示す図である。
【図２】第１の実施例のタイミングチャートを示す図である。
【図３】ＣＤＲ回路の第２の実施例の構成を示す図である。
【図４】ＶＣＯロック掃引シーケンサ部の処理フローを示す図である。
【図５】第２の実施例のタイミングチャートを示す図である。
【図６】背景となるＣＤＲ回路の構成を示す図である。
【図７】チャージポンプ制御の処理フローを示す図である。
【符号の説明】
【０１１４】
１          受信部
２          送信部
３，４      Ｄ−ＦＦ
５          ＶＣＯ（電圧制御発振器）
６          データ変化パルス生成部
７          位相差信号生成部
８          １／２分周器
９          高周波ジッタ吸収用クロック生成部
１０（Ａ，Ｂ，Ｃ）  ループフィルタ
１１                制御信号生成部
１２                インバータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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