(57)【要約】【課題】本発明は、高速ターンオフが可能なスイッチング素子の高速な電流遮断に伴い発生するスイッチングノイズを確実に低減するとともに、スイッチング素子の駆動回路系を安定に動作させることができる半導体素子の駆動回路を提供することを目的とする。【解決手段】半導体素子ＱのゲートにダイオードＤｒのカソードを接続し、前記半導体素子のソースに前記ダイオードのアノードを接続するとともに、  前記ゲートと前記カソードとの間又は前記ソースと前記アノードとの間に抵抗Ｒｒが挿入接続されたフィードバック回路１０を有することを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体素子の駆動回路であって、
前記半導体素子のゲートにダイオードのカソードを接続し、前記半導体素子のソースに前記ダイオードのアノードを接続するとともに、
前記ゲートと前記カソードとの間又は前記ソースと前記アノードとの間に抵抗が挿入接続されたフィードバック回路を有することを特徴とする半導体素子の駆動回路。
【請求項２】
前記半導体素子は、ユニポーラ構造の半導体素子であることを特徴とする請求項１に記載の半導体素子の駆動回路。
【請求項３】
前記半導体素子は、ＭＯＳＦＥＴであることを特徴とする請求項１又は２に記載の半導体素子の駆動回路。
【請求項４】
前記ダイオードは、ショットキーバリアダイオード又はショットキーバリアダイオード以上の動作速度を有する高速ダイオードであることを特徴とする請求項１乃至３のいずれか一項に記載の半導体素子の駆動回路。
【請求項５】
前記抵抗は、前記半導体素子のスイッチングオフ時に、前記フィードバック回路により前記ゲートに供給される電流が、発振を起こさない大きさに設定されたことを特徴とする請求項１乃至４のいずれか一項に記載の半導体素子の駆動回路。
【請求項６】
前記半導体素子のドレインと前記ソースとの間には、スナバコンデンサが接続されていることを特徴とする請求項１乃至５のいずれか一項に記載の半導体素子の駆動回路。
【請求項７】
前記半導体素子及び前記ダイオードは、モジュールに収容され、
前記抵抗及び前記スナバコンデンサは、前記モジュールの外部に設けられたことを特徴とする請求項６に記載の半導体素子の駆動回路。
【請求項８】
モジュール内に収容された半導体装置の駆動回路であって、
前記半導体素子のゲートにダイオードのカソードを接続し、前記半導体素子のソースに前記ダイオードのアノードを接続したフィードバック回路を有し、
前記ダイオードのオン抵抗は、前記半導体素子のスイッチングオフ時に、前記フィードバック回路により前記ゲートに供給される電流が、発振を起こさない大きさに設定されたことを特徴とする半導体素子の駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の駆動回路に関する。
【背景技術】
【０００２】
従来から、半導体素子としてドレイン、ゲート、ソースを備えたＭＯＳ電界効果型トランジスタと、ソースとソース端子間に接続されている浮遊インダクタンスと、ソース端子とゲート間に接続され、ゲート側にカソードが接続された単方向ダイオードとを有し、浮遊インダクタンスに高電圧高速サージが印加されたとき、単方向ダイオードを介して、ＭＯＳ電界効果トランジスタをオン状態にすることができるように調整し、高電圧高速サージに対してもラッチアップを抑制することができるようにした絶縁ゲート型半導体装置が知られている（例えば、特許文献１参照）。
【特許文献１】特開２００４−７９８９２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上述の特許文献１に記載の構成では、高電圧高速サージが印加されたときに、素子のオン状態が長く継続してしまい、スイッチング素子のオン・オフ状態を変化させる駆動回路系を不安定にしてしまう場合があるという問題があった。また、逆に、浮遊インダクタンスの値が小さい場合には、素子がオン状態になりにくく、その調整が困難であるという問題があった。
【０００４】
そこで、本発明は、高速ターンオフが可能なスイッチング素子の高速な電流遮断に伴い発生するスイッチングノイズを確実に低減するとともに、スイッチング素子の駆動回路系を安定に動作させることができる半導体素子の駆動回路を提供することを目的とする。
【課題を解決するための手段】
【０００５】
上記目的を達成するため、第１の発明に係る半導体素子の駆動回路は、
前記半導体素子のゲートにダイオードのカソードを接続し、前記半導体素子のソースに前記ダイオードのアノードを接続するとともに、
前記ゲートと前記カソードとの間又は前記ソースと前記アノードとの間に抵抗が挿入接続されたフィードバック回路を有することを特徴とする。
【０００６】
これにより、半導体素子のターンオフ時に発生するスイッチングノイズに同期させてゲートにオン信号を与え、半導体素子を減衰抵抗として用いることでスイッチングノイズを低減することができるとともに、抵抗により半導体素子がオンとなる期間が一瞬となるように調整することができ、半導体素子の駆動回路系を安定に動作させることができる。
【０００７】
第２の発明は、第１の発明に係る半導体素子の駆動回路において、
前記半導体素子は、ユニポーラ構造の半導体素子であることを特徴とする。
【０００８】
これにより、高速動作が可能なユニポーラ構造の半導体素子についても素子のターンオフ時のスイッチングノイズを抑制することができ、アクティブゲート制御回路を高速の半導体素子にも適用することができる。
【０００９】
第３の発明は、第１又は第２の発明に係る半導体素子の駆動回路において、
前記半導体素子は、ＭＯＳＦＥＴであることを特徴とする。
【００１０】
これにより、高速動作が可能なＭＯＳＦＥＴを用いて、スイッチング損失が少なく安定な動作の駆動回路を実現させることができる。
【００１１】
第４の発明は、第１〜３のいずれかの発明に係る半導体素子の駆動回路において、
前記ダイオードは、ショットキーバリアダイオード又はショットキーバリアダイオード以上の動作速度を有する高速ダイオードであることを特徴とする。
【００１２】
これにより、半導体素子のターンオフ時に発生するスイッチングノイズに確実に同期させてゲートにオン信号を与えることができ、アクティブゲート制御を確実に実行することができる。
【００１３】
第５の発明は、第１〜４のいずれかの発明に係る半導体素子の駆動回路において、
前記抵抗は、前記半導体素子のスイッチングオフ時に、前記フィードバック回路により前記ゲートに供給される電流が、発振を起こさない大きさに設定されたことを特徴とする。
【００１４】
これにより、半導体素子が一瞬だけオンとなり、半導体素子の駆動回路系のスイッチング動作を確実に安定化させることができる。
【００１５】
第６の発明は、第１〜５のいずれかの発明に係る半導体素子の駆動回路において、
前記半導体素子のドレインと前記ソースとの間には、スナバコンデンサが接続されていることを特徴とする。
【００１６】
これにより、高周波のスイッチングノイズを抑制しつつ、サージ電圧の発生も抑制することができる。
【００１７】
第７の発明は、第６の発明に係る半導体素子の駆動回路において、
前記半導体素子及び前記ダイオードは、モジュールに収容され、
前記抵抗及び前記スナバコンデンサは、前記モジュールの外部に設けられたことを特徴とする。
【００１８】
これにより、後付けでモジュール内の駆動回路が適切に動作するように設定を行うことができる。
【００１９】
第８の発明に係る半導体素子の駆動回路は、モジュール内に収容された半導体装置の駆動回路であって、
前記半導体素子のゲートにダイオードのカソードを接続し、前記半導体素子のソースに前記ダイオードのアノードを接続したフィードバック回路を有し、
前記ダイオードのオン抵抗は、前記半導体素子のスイッチングオフ時に、前記フィードバック回路により前記ゲートに供給される電流が、発振を起こさない大きさに設定されたことを特徴とする。
【００２０】
これにより、回路構成を簡素にし、部品点数を減らすことができる。
【発明の効果】
【００２１】
本発明によれば、半導体素子のターンオフ時に発生するスイッチングノイズを低減することができるとともに、半導体素子の駆動回路系を安定動作させることができる。
【発明を実施するための最良の形態】
【００２２】
以下、図面を参照して、本発明を実施するための最良の形態の説明を行う。
【実施例１】
【００２３】
図１は、本発明を適用した実施例１に係る半導体素子の駆動回路５０の全体構成図である。図１において、実施例１に係る半導体素子の駆動回路５０は、半導体素子Ｑと、フィードバック回路１０とを備える。半導体素子Ｑには、必要に応じて、スナバコンデンサＣｓが接続されてよい。実施例１においては、スナバコンデンサＣｓが接続された例について説明する。フィードバック回路１０は、ダイオードＤｒと、抵抗Ｒｒとを含む。
【００２４】
また、本実施例に係る半導体素子Ｑの駆動回路５０は、関連構成要素として、ゲートドライブ回路２０を備えてよい。更に、本実施例に係る半導体素子Ｑの駆動回路５０においては、半導体素子Ｑ内に寄生的に存在する入力容量Ｃｉｓｓと、出力容量Ｃｏｓｓが等価回路的に示されている。同様に、配線に寄生的に存在するインダクタンスとして、ドレイン側配線インダクタンスＬｓｄ、ソース側配線インダクタンスＬｓｓが等価回路として示されている。また、ドレイン側配線インダクタンスＬｓｄの上方には配線インダクタンスＬｓ１、ソース側配線インダクタンスＬｓｓの下方には配線インダクタンスＬｓ２が同様に示されている。また、半導体素子Ｑの端子として、ドレイン端子ｄｒａｉｎと、ゲート端子ｇａｔｅと、信号用ソース端子ｓｏｕｒｃｅ（ｓｉｇ）と、主回路ソース端子ｓｏｕｒｃｅ（ｐｏｗｅｒ）が示されている。
【００２５】
半導体素子Ｑは、ゲートに電圧が印加されることにより、オン・オフ動作を行うスイッチング素子である。半導体素子Ｑは、ＩＧＢＴよりも高速に動作するスイッチング素子が適用されてよく、例えば、電流遮断が高速なユニポーラ構造の半導体素子が適用されてもよい。本実施例に係る半導体素子Ｑの駆動回路においては、半導体素子Ｑは、電流を急峻に遮断でき、ＩＧＢＴよりも高速動作が可能なユニポーラ構造のｎ型パワーＭＯＳＦＥＴが適用されており、ＩＧＢＴよりも高速にスイッチング動作を行うことができる。また、半導体素子Ｑは、実施例１においてはｎ型ＭＯＳＦＥＴが適用されているので、ゲートに所定電圧以上の正電圧が印加されることにより、半導体素子Ｑはオンとなり導通するように構成されている。
【００２６】
半導体素子Ｑは、寄生的な入力容量Ｃｉｓｓと出力容量Ｃｏｓｓを有する。これは、半導体素子Ｑの特性により、定められる容量である。
【００２７】
スナバコンデンサは、サージ電圧抑制用のコンデンサである。高速のサージ電圧が半導体素子Ｑに印加されたときに、発生する電流を吸収してこれを抑制する。
【００２８】
ドレイン側配線インダクタンスＬｓｄ及びソース側配線インダクタンスＬｓｓは、配線に寄生的に存在するインダクタンスであるが、本実施例に係る半導体素子Ｑの駆動回路５０においては、配線インダクタンスＬｓｓに発生する誘導起電力を有効に活用してスイッチングノイズの低減を行う。この点の詳細については、後述する。なお、配線インダクタンスＬｓ１、Ｌｓ２も、配線に寄生的に存在するインダクタンスである。
【００２９】
フィードバック回路１０は、半導体素子Ｑのターンオフ時に発生する高周波振動（スイッチングノイズ）を半導体素子Ｑのゲートにフィードバックして、半導体素子Ｑにオン信号を付与するための回路である。この点、詳細については、後述する。
【００３０】
ゲート駆動回路２０は、半導体素子Ｑをスイッチング駆動するための回路であり、図１においては、等価回路として、スイッチＳ１、Ｓ２が示されている。上述のように、半導体素子Ｑのゲートに所定のゲート電圧を印加することにより、半導体素子Ｑのスイッチング制御を行うが、図１においては、スイッチＳ１をオンかつスイッチ２をオフにして半導体素子Ｑをオンとし、スイッチＳ１をオフかつスイッチＳ２をオンにして半導体素子Ｑをオフに制御する。
【００３１】
次に、図３乃至図５を用いて、本実施例に係る半導体素子Ｑの駆動回路５０の適用が有効である例について説明する。
【００３２】
図３は、図１の本実施例に係る半導体素子Ｑの駆動回路５０から、フィードバック回路１０を取り除いた比較例に係る半導体素子Ｑの駆動回路１５０を示した図である。個々の構成要素は、図１について説明済みであるので、その説明は省略する。
【００３３】
図４は、図３に係る半導体素子Ｑの駆動回路１５０の動作波形を示した図である。図４（ａ）は、スナバコンンデンサＣｓがない場合の動作波形図であり、図４（ｂ）は、スナバコンデンサＣｓがある場合の動作波形図である。また、図４において、横軸は総て時間ｔ〔ｓ〕であり、縦軸は、Ｖｇがゲート電圧、ｉｃｈが半導体素子Ｑを流れるチャネル電流、ｉｄがドレイン電流、Ｖｄｓがドレイン−ソース間電圧、ｉｓｓがソース電流を示している。
【００３４】
図３及び図４（ａ）において、半導体素子Ｑがオン状態（ｔ＜ｔ１）のとき、周囲の配線インダクタンスＬｓ１、Ｌｓ２、ドレイン側配線インダクタンスＬｓｄ及びソース側配線インダクタンスＬｓｓに電流が流れている。図４（ａ）のスナバコンデンサＣｓが無い場合には、半導体素子Ｑがターンオフすると（ｔ＝ｔ１）、半導体素子Ｑを流れるチャネル電流ｉｃｈが遮断されて、半導体素子Ｑの出力容量Ｃｏｓｓと、配線インダクタンスＬｓ１、Ｌｓ２、ドレイン側配線インダクタンスＬｓｄ及びソース側配線インダクタンスＬｓｓによる共振が発生する。このとき、出力容量Ｃｏｓｓに発生する共振電圧（サージ電圧）が大きくなると、半導体素子Ｑが破壊するおそれがある。
【００３５】
そこで、図４（ｂ）のように、出力容量Ｃｏｓｓより大きな静電容量を有するスナバコンデンサＣｓを接続すると、ｉｄ及びＶｄｓを見ると分かるように、サージ電圧を抑制することができる。しかしながら、ターンオフ時（ｔ＝ｔ１）にｉｃｈが遮断されたとき、出力容量Ｃｏｓｓ、ドレイン側配線インダクタンスＬｓｄ、ソース側配線インダクタンスＬｓｓ、スナバコンデンサＣｓを介した新たな共振回路が形成されているので、ｉｓｓに示されるように、図４（ａ）と異なる共振が発生する。
【００３６】
ここで、半導体素子Ｑには、パワーＭＯＳＦＥＴが適用されており、ＩＧＢＴと比較して小型であり、ソース側配線インダクタンスＬｓｓ、ドレイン側配線インダクタンスＬｓｄ及び出力容量Ｃｏｓｓを小さく設計するので、ＩＧＢＴのスイッチングで発生するスイッチングノイズよりも高い周波数を有するスイッチングノイズを発生し易いという性質を有する。
【００３７】
図５は、図４（ｂ）で発生する高周波共振（スイッチングノイズ）ｉｈｆを説明するための、図３に係る半導体素子Ｑの駆動回路１５０の高周波等価回路図である。図５において、Ｒｏｎは、半導体素子Ｑ（パワーＭＯＳＦＥＴ）のオン抵抗を模擬しており、ゲート電圧Ｖｇによって変化する。また、スイッチングノイズｉｈｆは、半導体素子Ｑが完全にターンオフすると、オン抵抗Ｒｏｎ＝∞となり、スイッチングノイズｉｈｆは、スナバコンデンサＣｓ−ドレイン側配線インダクタンスＬｓｄ−出力容量Ｃｏｓｓ−ソース側配線インダクタンスＬｓｓを還流する。ここで、スナバコンデンサＣｓ≫出力容量Ｃｏｓｓのとき、スイッチングノイズｉｈｆは、ドレイン側配線インダクタンスＬｓｄ、ソース側配線インダクタンスＬｓｓ−出力抵抗Ｃｏｓｓ−オン抵抗Ｒｏｎの並列共振とみなせる。よって、半導体素子Ｑを再度ターンオンしてオン抵抗Ｒｏｎを小さくすることができれば、スイッチングノイズを減衰させることができる。
【００３８】
図５で説明した点を踏まえて、図１に戻るとともに図２を用いて、本実施例に係る半導体素子Ｑの駆動回路５０について説明する。図２は、図１の本実施例に係る半導体素子Ｑの駆動回路５０の動作波形を示した図である。図５において説明したように、スイッチングノイズｉｈｆが発生したときに、半導体素子Ｑを再度ターンオンすることができれば、発生した並列共振を小さくし、スイッチングノイズｉｈｆを減衰させることができる。半導体素子Ｑに、このような動作を行わせるべく、図１の本実施例に係る半導体素子Ｑの駆動回路５０においては、フィードバック回路１０が設けられている。
【００３９】
図１において、フィードバック回路１０を形成するダイオードＤｒと、抵抗Ｒｒが半導体素子Ｑのゲートとソースとの間に接続されている。ソースは、信号用ソース端子ｓｏｕｒｃｅ（ｓｉｇ）と主回路ソース端子ｓｏｕｒｃｅ（ｐｏｗｅｒ）の２種類があるが、ダイオードＤｒは、主回路ソース端子ｓｏｕｒｃｅ（ｐｏｗｅｒ）側に接続されている。また、ダイオードＤｒは、カソードが半導体素子Ｑのゲートに接続され、アノードがソースに接続されている。ダイオードＤｒと抵抗Ｒｒは、直列接続されており、図１においては、ダイオードＤｒのカソードと半導体素子Ｑのゲートとの間に挿入接続されているが、これは、アノードと半導体素子Ｑのソースとの間に挿入接続されていてもよい。
【００４０】
次に、図１及び図２を用いて、本実施例に係る半導体素子Ｑの駆動回路５０の動作について説明する。図２は、実施例１に係る半導体素子Ｑの駆動回路５０の動作波形を示した図である。図２において、Ｖｇはゲート電圧、ｉｃｈはチャネル電流、ｉｄはドレインに流れ込む電流、Ｖｄｓはドレイン−ソース間電圧、ｉｈｆはスイッチングノイズ（電流）、ｉｒは共振電流を示す。
【００４１】
図２（ａ）は、比較対象となる従来の動作波形を示した図である。図１及び図２（ａ）において、ゲート電圧Ｖｇがターンオフされると、チャネル電流ｉｃｈが流れなくなり、ドレインにも電流ｉｄが流れ込まなくなる。しかしながら、図１において示されるように、電磁誘導作用により、出力容量Ｃｏｓｓを電流が流れてドレイン−ソース間電圧Ｖｄｓが発生し、これはスナバコンデンサＣｓにより抑制されるが、このときドレイン側配線インダクタンスＬｓｄ、ソース側配線インダクタンスＬｓｓ、出力容量Ｃｏｓｓ及びスナバコンデンサＣｓ間で別の共振が発生し、スイッチングノイズｉｈｆが発生してしまう。
【００４２】
ここで、フィードバック回路１０が存在しなければ、スイッチングノイズｉｈｆが図２（ａ）のように残ってしまうが、本実施例に係る半導体素子Ｑの駆動回路においては、スイッチングノイズｉｈｆが発生したときに、電磁誘導作用により、配線インダクタンスＬｓｓの両端に下側が高電位となる誘導起電力が発生し、この誘導起電力により発生した電圧による電流が、ダイオードＤｒ及び抵抗Ｒｒを介して半導体素子Ｑのゲートに流れ込むフィードバック回路１０を形成している。ソース側配線インダクタンスＬｓｓから半導体素子Ｑのゲートに向かって電流が流れると、半導体素子Ｑの入力容量Ｃｉｓｓに電荷が蓄積され、ゲート電圧Ｖｇが上昇する。そして、ゲート電圧Ｖｇの上昇により、半導体素子Ｑがオンすると、スイッチングノイズｉｈｆは、半導体素子Ｑのオン抵抗Ｒｏｎにより電力消費され、スイッチングノイズｉｈｆを抑制することができる。
【００４３】
図２（ｂ）は、実施例１に係る半導体素子Ｑの駆動回路５０の動作波形を示した図である。つまり、本実施例に係る半導体素子Ｑの駆動回路５０のフィードバック回路１０により、スイッチングノイズにより発生した誘導起電力が、半導体素子Ｑのゲートにフィードバックされた場合の動作波形を示した図である。図２（ｂ）において、ゲート電圧Ｖｇが下降中に、半導体素子Ｑがオンした間だけ高くなり、同じタイミングでチャネル電流ｉｃｈが流れていることが示されている。また、同じタイミングで共振電流ｉｒが流れ、それにより、スイッチングノイズｉｈｆが抑制されていることが示されている。このように、本実施例に係る半導体素子Ｑの駆動回路５０によれば、スイッチングノイズｉｈｆが発生したときに、これを配線インダクタンスＬｓｓにより発生する誘導起電力により検出し、この検出信号に同期させてゲート電圧にオン信号を与えることにより半導体素子Ｑをオンさせ、半導体素子Ｑのオン抵抗Ｒｏｎによりスイッチングノイズｉｈｆを減衰させることができる。つまり、半導体素子Ｑが高速にターンオフし、高周波のスイッチングノイズｉｈｆが発生しても、これに同期させてスイッチングノイズｉｈｆを減衰させるフィードバック制御を自動的に行うことができるので、高速かつ低損失なターンオフ動作を行うことが可能となる。なお、ソース側配線インダクタンスＬｓｓで発生した誘導起電力による電流を迅速に半導体素子Ｑのゲートにフィードバックする観点から、ダイオードＤｒは、周波数特性の良好な高速なダイオードＤｒが適用されることが好ましく、例えば、ショットキーバリアダイオード等が適用されてもよい。その他、通常のＰＩＮダイオードよりも高速であり、ショットキーバリアダイオードに近いレベル又はそれ以上の高速のダイオードＤｒであれば、種々のダイオードＤｒを適用することができる。
【００４４】
図６は、実施例１に係る半導体素子Ｑの駆動回路５０のフィードバック時の動作を説明するための等価回路図である。図６において、図１で示された半導体素子Ｑは、可変抵抗Ｒｏｎで置き換えられている。また、Ｚｇは、図１におけるゲート駆動回路２０のスイッチＳ２の出力インピーダンスであり、ターンオフ時の入力容量Ｃｉｓｓに対する放電抵抗となる。他の構成要素は、図１に示した半導体素子Ｑの駆動回路５０と同様である。
【００４５】
図６において、半導体素子Ｑの入力容量Ｃｉｓｓは、寄生のソース側配線インダクタンスＬｓｓ、ダイオードＤｒ、抵抗Ｒｒ、インピーダンスＺｇを介して回路を形成している。半導体素子Ｑがターンオフしたときには、可変抵抗Ｒｏｎは∞の状態である。半導体素子Ｑのターンオフによりスイッチングノイズｉｈｆが発生し、スイッチングノイズｉｈｆ発生に伴うソース側配線インダクタンスＬｓｓの誘導起電圧によって共振電流ｉｒが入力容量Ｃｉｓｓに流れる。共振電流ｉｒによって入力容量Ｃｉｓｓが充電されると、半導体素子Ｑがオンして可変抵抗Ｒｏｎが小さくなるので、図２に示したように、スイッチングノイズｉｈｆの値が急激に減少する。このように、スイッチングノイズｉｈｆが発生してから、可変抵抗Ｒｏｎを小さくしてこれにスイッチングノイズｉｈｆを流すことにより、スイッチングノイズｉｈｆを急激に減少させることができる。
【００４６】
次に、図７及び図８を用いて、抵抗Ｒｒの設定の仕方について説明する。図７は、本実施例に係る半導体素子Ｑの駆動回路のフィードバック時の動作を更に詳細に説明するための等価回路図である。
【００４７】
図７において、ターンオフ時にスイッチングノイズｉｈｆが発生すると、入力容量Ｃｉｓｓ、ダイオードＤｒ、抵抗Ｒｒ、インピーダンスＺｇにソース側配線インダクタンスＬｓｓの誘導起電圧ＶＬが印加される。誘導起電圧ＶＬは、ドレイン側配線インダクタンスＬｓｄ、ソース側配線インダクタンスＬｓｓ、半導体素子Ｑの出力容量Ｃｏｓｓ及び遮断電流の初期値で決定する。誘導起電圧ＶＬによってフィードバック回路１０に流れる共振電流ｉｒは、インピーダンスＺｇと抵抗Ｒｒによって減衰する。インピーダンスＺｇに誘導起電圧ＶＬから電流が流れ続けると、再オフするための放電電流が入力容量ＣｉｓｓからインピーダンスＺｇに流れ難くなり、オン時間が無駄に長くなる。
【００４８】
図８は、図７に係る等価回路の動作を説明するための波形図である。図８（ａ）は、図７のフィードバックが安定動作しているときの波形図を示しており、図８（ｂ）は、図７のフィードバックが不安定動作しているときの波形図を示している。
【００４９】
図８（ｂ）において、オン抵抗Ｒｏｎが長時間オンになって低抵抗の状態が継続した状態が示されており、このとき、共振電流ｉｒが振動していることが分かる。一方、図８（ａ）においては、オン抵抗Ｒｏｎは、短時間だけオンとなって低抵抗の状態となり、このとき、共振電流ｉｒは、振動せず、一瞬だけ流れて収束して０となっている。
【００５０】
このように、オン抵抗Ｒｏｎが長時間オンとなっている状態になると、共振電流ｉｒはすぐには収束せず、しばらく振動してしまう。これは、図６において、フィードバック回路１０内で別の共振が発生したと考えてもよい。図８から分かるように、半導体素子Ｑがオンとなる時間は、あまり長時間継続せず、短時間に一瞬だけオンとなることが好ましい。
【００５１】
ここで、図６に戻ると、インピーダンスＺｇは、入力容量Ｃｉｓｓの放電抵抗であるので、半導体素子Ｑを高速にターンオフする前提から、通常、極めて小さな値に設定される。また、ソース側配線インダクタンスＬｓｓの値は、不明確であったり、ばらついたりする。よって、本実施例に係る半導体素子Ｑの駆動回路５０においては、共振電流ｉｒの減衰を確実に行うように、抵抗Ｒｒの適切に設定し、共振電流ｉｒの振動により、半導体素子Ｑのオン時間が無駄に長くなり、スイッチング損失が増大することを抑制することが好ましい。つまり、共振電流ｉｒが、半導体素子Ｑを一瞬だけオンさせ、その後は共振電流ｉｒが流れ続けて振動しないように、抵抗Ｒｒで適切に共振電流ｉｒを減衰させるような設定とする。
【００５２】
図７に戻り、誘導起電圧ＶＬが高周波成分を含む場合、ダイオードＤｒの周波数特性が悪いと、フィードバック回路内で発振が起こるので、ダイオードＤｒには、周波数特性の良い高速ダイオードを使用することが好ましい。例えば、ダイオードＤｒには、ショットキーバリアダイオードを適用するようにしてもよい。
【００５３】
また、他に、抵抗Ｒｒの代わりに、ダイオードＤｒの順方向電圧降下（Ｖ−Ｉ特性）を利用して、抵抗Ｒｒを代用するようにしてもよい。逆に、配線インダクタンスＬｓｓの値が小さく、誘導起電圧ＶＬの値が入力容量Ｃｉｓｓを充電するのに十分なエネルギーを蓄えていない場合には、抵抗Ｒｒの端子を、配線インダクタンスＬｓｓが大きくなるように接続してよい。
【００５４】
次に、図９乃至図１１を用いて、本実施例に係る半導体素子Ｑの駆動回路５０ａを実際に適用した実験結果について説明する。
【００５５】
図９は、実験の対象となった実施例１に係る半導体素子Ｑの駆動回路５０ａの適用図である。図１に示した半導体素子Ｑの駆動回路５０とほぼ同様であるが、フィードバック回路１０ａにつき、ダイオードＤｒのアノードと半導体素子Ｑのソースの間に抵抗Ｒｒが挿入接続されている点で、図１に係る半導体素子Ｑの駆動回路５０と異なっている。また、ゲート駆動回路２０は、図９に係る半導体素子Ｑの駆動回路５０ａにおいては省略されている。他の構成要素については、図１に係る半導体素子Ｑの駆動回路５０と同様である。
【００５６】
図９において、本実験においては、スナバコンデンサＣｓ、出力容量Ｃｏｓｓを介して発生する高周波スイッチングノイズによって発生する誘導起電圧Ｖｓ、ドレイン−ソース間電圧Ｖｄｓ、及びゲート電圧Ｖｇｓを測定対象として評価した。なお、誘導起電圧Ｖｓは、低減のターゲットであるスイッチングノイズによって誘起されるので、誘導起電圧Ｖｓの測定で、スイッチングノイズの周波数成分と振幅の変化を測定することができる。
【００５７】
図１０は、図９に示した実施例１に係る半導体素子Ｑの駆動回路５０ａの誘導起電圧Ｖｓ、ドレイン−ソース間電圧Ｖｄｓ、及びゲート電圧Ｖｇｓについて、波形グラフを示した図である。
【００５８】
図１０（ａ）は、実施例１に係る半導体素子Ｑの駆動回路５０ａを適用しない場合の比較用の波形グラフであり、図９のフィードバック回路１０を設けない場合の波形グラフである。図１０（ａ）に示すように、誘導起電圧Ｖｓの振動の主成分は７５〔ＭＨｚ〕であり、ドレイン−ソース間電圧Ｖｄｓの振動の主成分２７〔ＭＨｚ〕よりも高周波になる。これは、共振周波数が経路のインダクタンスＬとキャパシタンスＣの積で決まるのに対して、ドレイン−ソース間電圧Ｖｄｓの共振周波数は主にスナバコンデンサＣｓ及び配線インダクタンスＬｓ１、Ｌｓ２で定まり、誘導起電圧Ｖｓの共振周波数は主に出力容量Ｃｏｓｓ、ソース側配線インダクタンスＬｓｓ及びドレイン側配線インダクタンスＬｓｄで定まり、かつＣｓ＞Ｃｏｓｓとして回路設計を行っているためである。このように、ドレイン−ソース間電圧Ｖｄｓの振動とは別にスナバコンデンサＣｓを接続すると、出力容量Ｃｏｓｓと配線インダクタンスＬｓｓ、Ｌｓｄを介して高周波スイッチングノイズが発生するのが分かる。
【００５９】
一方、図１０（ｂ）は、実施例１に係る半導体素子Ｑの駆動回路５０ａを適用した場合の各波形である。図１０（ｂ）において、誘導起電圧Ｖｓ及びゲート電圧Ｖｇｓの波形から、高周波成分が除去されていることが分かる。
【００６０】
図１１は、図１０の誘導起電圧Ｖｓを周波数解析したグラフである。図１１において、本実施例に係る半導体素子Ｑの駆動回路５０ａを適用することにより、スイッチングで発生する７５〔ＭＨｚ〕の高周波スイッチングノイズが低減していることが分かる。また、図１１において、２７〔ＭＨｚ〕成分に関しても、スイッチングノイズの低減を確認できる。スナバコンデンサＣｓと出力容量Ｃｏｓｓは並列に接続されているので、ドレイン−ソース間電圧Ｖｄｓで確認したスナバコンデンサＣｓ、配線インダクタンスＬｓ１、Ｌｓ２を流れる共振電流は実際には微小に出力容量Ｃｏｓｓ側に流入しており、その電流に対する低減効果も示している。
【００６１】
このように、実施例１に係る半導体素子Ｑの駆動回路によれば、半導体素子ＱにパワーＭＯＳＦＥＴのような高速スイッチング素子を用いた場合でも、簡素な構成で高速でスイッチング動作させることができるとともに、スイッチングノイズを低減し、スイッチング損失を減少させることができる。
【実施例２】
【００６２】
図１２は、本発明を適用した実施例２に係る半導体素子Ｑの駆動回路５０ｂの全体構成を示した図である。図１２において、実施例２に係る半導体素子Ｑの駆動回路５０ｂは、半導体素子Ｑのモジュール３０の内部にダイオードＤｒを格納することで、ゲート駆動回路の誤配線や部品点数の増加を防止している。本発明に係る半導体装置の駆動回路は、構成が簡素であるため、パワーＭＯＳＦＥＴ等のモジュール内部にダイオードＤｒを格納することができる。
【００６３】
図１２において、本実施例に係る半導体素子Ｑの駆動回路５０ｂにおいて、半導体素子Ｑモジュール３０は、ドレイン端子ｄｒａｉｎと、ゲート端子ｇａｔｅと、信号用ソース端子ｓｏｕｒｃｅ（ｓｉｇ）と、主回路ソース端子ｓｏｕｒｃｅ（ｐｏｗｅｒ）に加えて、アノード端子ａｎｏｄｅを備えている。そして、ダイオードＤｒのカソードは、半導体素子Ｑのゲートに接続され、アノードはアノード端子ａｎｏｄｅに接続されている。ダイオードＤｒは、実施例１と同様に、ショットキーバリアダイオード等の高速ダイオードが適用されてよい。
【００６４】
一方、半導体素子Ｑモジュール３０の外部には、ドレイン端子ｄｒａｉｎと主回路ソース端子ｓｏｕｒｃｅ（ｐｏｗｅｒ）間にスナバコンデンサＣｓが接続されるとともに、アノード端子ａｎｏｄｅと主回路ソース端子ｓｏｕｒｃｅ（ｐｏｗｅｒ）間に抵抗Ｒｒが接続されている。パワーＭＯＳＦＥＴ等の半導体素子Ｑの遮断電流やスイッチング速度は、使用する電力変換機によって異なるので、各回路に応じたスナバコンデンサＣｓを選定する場合が多い。よって、本実施例に係る半導体素子Ｑの駆動回路５０ｂにおいては、スナバコンデンサＣｓはモジュール３０の外付けとして、種々の選択を可能としている。また、抵抗ＲｒもスナバコンデンサＣｓに応じて適切に設計を行うので、これも外付けとし、スナバコンデンサＣｓの選定に応じて適切な抵抗Ｒｒを設定して、フィードバック回路１０ｂを構成できるようにしている。
【００６５】
このように、実施例２に係る半導体素子Ｑの駆動回路５０ｂによれば、ダイオードＤｒを半導体素子Ｑのモジュール３０内に格納してゲート回路の誤配線や部品点数の増加を防止するとともに、スナバコンデンサＣｓ及び抵抗Ｒｒは選定の自由度を残し、適切なサージ電圧と高周波スイッチングノイズの抑制を行うことができる。
【実施例３】
【００６６】
図１３は、本発明を適用した実施例３に係る半導体素子Ｑの駆動回路５０ｃの全体構成を示した図である。図１３において、実施例３に係る半導体素子Ｑの駆動回路５０ｃは、ダイオードＤｒをモジュール３０ａに格納しており、ダイオードＤｒのカソードが半導体素子Ｑのゲートに接続されている点で、実施例２に係る半導体素子Ｑの駆動回路５０ｂと共通するが、モジュール３０ａにアノード端子ａｎｏｄｅは設けられておらず、ダイオードＤｒのアノードがモジュール３０ａ内で主回路ソース端子ｓｏｕｒｃｅ（ｐｏｗｅｒ）に接続されている点で、異なっている。また、実施例３に係る半導体素子Ｑの駆動回路５０ｃは、スナバコンデンサＣｓが、モジュール３０ａの内部に格納されている点でも、実施例２に係る半導体素子Ｑの駆動回路５０ｂと異なっている。更に、実施例３に係る半導体素子Ｑの駆動回路５０ｃは、フィードバック回路１０ｃにおいて、ダイオードＤｒに接続されている抵抗Ｒｒが存在しない点でも、実施例１及び実施例２に係る半導体素子Ｑの駆動回路５０、５０ａ、５０ｂと異なっている。
【００６７】
このように、スナバコンデンサＣｓを半導体素子Ｑのモジュール３０ａ内に格納するように構成してもよい。この場合には、ソース側配線インダクタンスＬｓｓが小さくなるように、モジュール３０ａを設計すればよい。これにより、フィードバック回路１０ｃに大きな抵抗Ｒｒを設ける必要が無くなり、ダイオードＤｒのオン特性（オン抵抗）を利用することで、モジュール３０ａ内でフィードバック回路１０ｃを完結させることが可能となる。また、ゲート駆動回路に用いる部品点数を、フィードバック回路１０ｃを設けないゲート駆動回路と同様にすることができ、モジュール３０ａ外部の部品点数を全く増加させることなく、サージ電圧と高周波スイッチングノイズの抑制を行うことができる。
【００６８】
なお、実施例３に係る半導体素子Ｑの駆動回路５０ｃにおいても、半導体素子Ｑは、ＭＯＳＦＥＴ等の高速スイッチング可能な半導体素子Ｑが適用されてよく、ダイオードＤｒには、ショットキーバリアダイオード等の高速ダイオードが適用されることが好ましい。
【００６９】
このように、実施例３に係る半導体素子Ｑの駆動回路５０ｃによれば、スナバコンデンサＣｓをモジュール３０ａ内に一体化して格納するともに、ソース側配線インダクタンスＬｓｓを小さく設定することにより、フィードバック回路１０ｃに必要とされる抵抗ＲｒをダイオードＤｒのオン抵抗で代用させ、ゲート駆動回路の部品点数を、アクティブゲートを用いないゲート駆動回路と同様にすることができる。
【実施例４】
【００７０】
図１４は、本発明を適用した実施例４に係る半導体素子Ｑの駆動回路５０ｄの全体構成を示した図である。図１４において、実施例４に係る半導体素子Ｑの駆動回路５０ｄは、実施例１の図９に係る半導体素子Ｑの駆動回路５０ａから、スナバコンデンサＣｓを取り除いた回路構成となっている。このように、本発明は、スナバコンデンサＣｓを接続しない半導体素子Ｑの駆動回路５０ｄにも適用することがでる。この場合にも、高速スイッチングにより、ＭＯＳＦＥＴ等の半導体素子Ｑを高速ターンオフしたときには、電磁誘導作用によりソース側配線インダクタンスＬｓｓの両端に誘導起電圧Ｖｓが発生する点は同様である。そして、共振電流ｉｒがフィードバック回路１０ａを流れて抵抗ＲｒとダイオードＤｒを介して半導体素子Ｑのゲートに流れ込み、入力容量Ｃｉｓｓに電荷が蓄積されたら、ゲート電圧Ｖｇの上昇により半導体素子Ｑがオンすれば、スイッチングノイズを減衰させることができる。なお、個々の構成要素については、実施例１の図９に係る半導体素子Ｑの駆動回路５０ａと同様であるので、同一の参照符号を付してその説明を省略する。
【００７１】
図１５は、実施例４に係る半導体素子Ｑの駆動回路５０ｄのソース側配線インダクタンスＬｓｓに発生する誘導起電圧Ｖｓ及びゲート電圧Ｖｇｓの波形グラフを示した図である。図１５（ａ）は、実施例４に係る半導体素子Ｑの駆動回路５０ｄが適用されていない場合の対比用の波形図であり、図１５（ｂ）は、実施例４に係る半導体素子Ｑの駆動回路５０ｄが適用された場合の波形図である。
【００７２】
図１５（ａ）と図１５（ｂ）とを比較すると、本実施例に係る半導体素子Ｑの駆動回路５０ｄを適用した図１５（ｂ）の波形図が、本実施例に係る半導体素子Ｑの駆動回路５０ｄを適用しない図１５（ａ）の波形図よりもＶｓ、Ｖｇｓの双方において振動が抑制されており、スイッチングノイズの減衰効果が得られていることが分かる。
【００７３】
図１６は、図１５の誘導起電圧Ｖｓを周波数解析した周波数グラフを示した図である。図１６においても、本実施例に係る半導体素子Ｑの駆動回路５０ｄを適用した周波数特性の方が、本実施例に係る半導体素子Ｑの駆動回路５０ｄを適用しない周波数特性よりも振動が抑制されており、スイッチングノイズが抑制されていることが分かる。
【００７４】
このように、実施例４に係る半導体素子Ｑの駆動回路５０ｄによれば、スナバコンデンサＣｓを有しない半導体素子Ｑの駆動回路５０ｄについても、ターンオフ時のスイッチングノイズを抑制することができ、高速かつ低損失のターンオフを行うことができる。
【００７５】
以上、本発明の好ましい実施例について詳説したが、本発明は、上述した実施例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施例に種々の変形及び置換を加えることができる。
【図面の簡単な説明】
【００７６】
【図１】実施例１に係る半導体素子の駆動回路５０の全体構成図である。
【図２】実施例１に係る半導体素子Ｑの駆動回路５０の動作波形を示した図である。図２（ａ）は、比較対象となる従来の動作波形を示した図である。図２（ｂ）は、実施例１に係る半導体素子Ｑの駆動回路５０の動作波形を示した図である。
【図３】実施例１に係る半導体素子Ｑの駆動回路５０の比較例に係る半導体素子Ｑの駆動回路１５０を示した図である。
【図４】比較例に係る半導体素子Ｑの駆動回路１５０の動作波形を示した図である。図４（ａ）は、スナバコンンデンサＣｓがない場合の動作波形図である。図４（ｂ）は、スナバコンデンサＣｓがある場合の動作波形図である。
【図５】比較例に係る半導体素子Ｑの駆動回路１５０の高周波等価回路図である。
【図６】実施例１に係る半導体素子Ｑの駆動回路５０のフィードバック時の動作説明用等価回路図である。
【図７】実施例１に係る半導体素子Ｑの駆動回路５０のフィードバック時の動作の詳細説明用等価回路図である。
【図８】図７に係る等価回路の動作説明用波形図である。図８（ａ）は、フィードバック安定動作時の波形図である。図８（ｂ）は、フィードバック不安定動作時の波形図である。
【図９】実験対象の実施例１に係る半導体素子Ｑの駆動回路５０ａの適用図である。
【図１０】実施例１に係る半導体素子Ｑの駆動回路５０ａの波形図である。図１０（ａ）は、実施例１に係る半導体素子Ｑの駆動回路５０ａを適用しない場合の波形図である。図１０（ｂ）は、実施例１に係る半導体素子Ｑの駆動回路５０ａを適用した場合の波形図である。
【図１１】図１０の誘導起電圧Ｖｓを周波数解析したグラフ図である。
【図１２】実施例２に係る半導体素子Ｑの駆動回路５０ｂの全体構成図である。
【図１３】実施例３に係る半導体素子Ｑの駆動回路５０ｃの全体構成図である。
【図１４】実施例４に係る半導体素子Ｑの駆動回路５０ｄの全体構成図である。
【図１５】実施例４に係る半導体素子Ｑの駆動回路５０ｄの波形グラフ図である。図１５（ａ）は、実施例４に係る半導体素子Ｑの駆動回路５０ｄが適用されていない場合の波形図である。図１５（ｂ）は、実施例４に係る半導体素子Ｑの駆動回路５０ｄが適用された場合の波形図である。
【図１６】図１５の誘導起電圧Ｖｓを周波数解析した周波数グラフ図である。
【符号の説明】
【００７７】
１０、１０ａ、１０ｂ、１０ｃ    フィードバック回路
２０    ゲート駆動回路
３０、３０ａ    モジュール
５０、５０ａ、５０ｂ、５０ｃ、５０ｄ    半導体素子の駆動回路
Ｑ    半導体素子
Ｄｒ    ダイオード
Ｒｒ    抵抗
Ｒｏｎ    オン抵抗（可変抵抗）
Ｃｓ    スナバコンデンサ
Ｌｓｄ    ドレイン側配線インダクタンス
Ｌｓｓ    ソース側配線インダクタンス
Ｌｓ１、Ｌｓ２    配線インダクタンス
Ｃｉｓｓ    入力容量
Ｃｏｓｓ    出力容量
Ｓ１、Ｓ２    スイッチ
ｄｒａｉｎ    ドレイン端子
ｇａｔｅ    ゲート端子
ｓｏｕｒｃｅ（ｓｉｇ）    信号用ソース端子
ｓｏｕｒｃｅ（ｐｏｗｅｒ）    主回路ソース端子
ａｎｏｄｅ    アノード端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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