(57)【要約】【課題】不揮発性メモリ素子のプログラム方法を提供する。【解決手段】（イ）メモリセルにプログラム電圧を印加し、次いで、第１検証電圧で検証する第１プログラミングステップと、（ロ）第１検証電圧を利用した検証を通過したメモリセルに電荷の安定化を促進するための摂動パルスを印加するステップと、（ハ）摂動パルスの印加後に第１検証電圧より高い第２検証電圧で検証するステップと、を含むことを特徴とする不揮発性メモリ素子のプログラム方法である。【選択図】図３
2009059462.tif 000002
【特許請求の範囲】
【請求項１】
（イ）メモリセルにプログラム電圧を印加し、次いで、第１検証電圧で検証する第１プログラミングステップと、
（ロ）前記第１検証電圧を利用した検証を通過したメモリセルに電荷の安定化を促進するための摂動パルスを印加するステップと、
（ハ）摂動パルスの印加後に前記第１検証電圧より高い第２検証電圧で検証するステップと、を含むことを特徴とする不揮発性メモリ素子のプログラム方法。
【請求項２】
前記（ハ）ステップでの前記第２検証電圧を利用した検証を通過しないとき、前記メモリセルにプログラム電圧を印加し、電荷の安定化を促進するための摂動パルスを印加し、前記第２検証電圧で再び検証する第２プログラミングステップをさらに含むことを特徴とする請求項１に記載の不揮発性メモリ素子のプログラム方法。
【請求項３】
前記第２プログラミングステップでは、前記第２検証電圧を利用した検証を通過するまで、プログラム電圧の大きさを段階的に増大させつつ、プログラム電圧の印加、摂動パルスの印加及び第２検証電圧による検証動作を反復することを特徴とする請求項２に記載の不揮発性メモリ素子のプログラム方法。
【請求項４】
前記第１プログラミングステップでは、前記第１検証電圧を利用した検証を通過するまで、プログラム電圧の大きさを段階的に増大させつつ、前記プログラム電圧の印加及び第１検証電圧による検証動作を反復することを特徴とする請求項３に記載の不揮発性メモリ素子のプログラム方法。
【請求項５】
前記第１プログラミングステップでは、前記第１検証電圧を利用した検証を通過するまで、プログラム電圧の大きさを段階的に増大させつつ、前記プログラム電圧の印加及び第１検証電圧による検証動作を反復することを特徴とする請求項１に記載の不揮発性メモリ素子のプログラム方法。
【請求項６】
第１検証電圧をＶｒｅｆ´、第２検証電圧をＶｒｅｆとするとき、第１検証電圧は、Ｖｒｅｆ´＝Ｖｒｅｆ−ｘＶ（ここで、０＜ｘ＜１、Ｖは電圧を意味する）で決まることを特徴とする請求項１に記載の不揮発性メモリ素子のプログラム方法。
【請求項７】
第１及び第２検証電圧の差は、検証時及び安定化後のしきい電圧値の差により決まることを特徴とする請求項１に記載の不揮発性メモリ素子のプログラム方法。
【請求項８】
前記メモリセルは、制御ゲートと電荷保存層とを備え、
前記プログラム電圧は、前記メモリセルの制御ゲートに印加され、
前記摂動パルスは、前記メモリセルの制御ゲート、前記メモリセルが形成された基板及び前記メモリセルのチャンネルのうちいずれか一つに印加されることを特徴とする請求項１に記載の不揮発性メモリ素子のプログラム方法。
【請求項９】
前記摂動パルスは、前記プログラム電圧による電界と逆の電界を印加することを特徴とする請求項８に記載の不揮発性メモリ素子のプログラム方法。
【請求項１０】
前記メモリセルは、フローティングゲート型フラッシュメモリセル及び電荷トラップ型フラッシュメモリセルのうちいずれか一つであることを特徴とする請求項８に記載の不揮発性メモリ素子のプログラム方法。
【請求項１１】
前記メモリセルは、基板上の共通ソースラインと複数のビットラインとの間にＮＡＮＤ構造で配置された複数のメモリセルのうち選択されたメモリセルであることを特徴とする請求項８に記載の不揮発性メモリ素子のプログラム方法。
【請求項１２】
前記メモリセルは、基板上の共通ソースラインと複数のビットラインとの間にＮＡＮＤ構造で配置された複数のメモリセルのうち選択されたメモリセルであることを特徴とする請求項１に記載の不揮発性メモリ素子のプログラム方法。
【請求項１３】
前記メモリセルは、フローティングゲート型フラッシュメモリセル及び電荷トラップ型フラッシュメモリセルのうちいずれか一つであることを特徴とする請求項１２に記載の不揮発性メモリ素子のプログラム方法。
【請求項１４】
前記第１検証電圧を利用する検証は、前記メモリセルのしきい電圧を検証し、前記第２検証電圧を利用する検証は、前記メモリセルのしきい電圧を検証することを特徴とする請求項１に記載の不揮発性メモリ素子のプログラム方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリ素子のプログラム方法に係り、特にプログラム状態のしきい電圧分布を効率的に減らすことができる不揮発性メモリ素子のプログラム方法に関する。
【背景技術】
【０００２】
半導体メモリのうち、不揮発性メモリは、電源供給が遮断されても、保存されたデータが消滅されずに保存される保存装置である。
【０００３】
大容量の不揮発性メモリとして、現在ポリシリコンからなるフローティングゲートに電荷を保存して動作するフローティングゲート型フラッシュメモリが常用化されている。
【０００４】
フラッシュメモリのメモリセルは、一つのセルに二つの記録状態１，０を記録する単一レベルセル（Ｓｉｎｇｌｅ  Ｌｅｖｅｌ  Ｃｅｌｌ：ＳＬＣ）と、一つのセルに四つ以上の状態、例えば１１，１０，０１，００を記録するマルチレベルセル（Ｍｕｌｔｉ  Ｌｅｖｅｌ  Ｃｅｌｌ：ＭＬＣ）とに区分される。
【０００５】
マルチレベルセル技術は、ＮＡＮＤ型及びＮＯＲ型フラッシュメモリの大容量化に重要な技術である。
【０００６】
ＭＬＣの動作において、各記録状態に該当するセルのしきい電圧Ｖｔｈ値の分布が少なくてはじめて、それぞれの記録状態を分離して認識できる。
【０００７】
一般的に、フラッシュメモリでは、メモリセル間のしきい電圧分布を減らすために、プログラム電圧Ｖｐｇｍを一定に上昇させつつ反復して印加させる増加型ステップパルスプログラム（Ｉｎｃｒｅｍｅｎｔａｌ  Ｓｔｅｐ  Ｐｕｌｓｅ  Ｐｒｏｇｒａｍｍｉｎｇ：ＩＳＰＰ）方式が利用されている。
【０００８】
周知のように、ＩＳＰＰ方式は、印加されるプログラム電圧パルスの大きさをΔＶｐｇｍほどずつ段階的に増大させつつ、プログラム電圧パルスを印加し、次いで、検証電圧パルスを印加してメモリセルのしきい電圧を確認する過程を反復して、メモリセルのしきい電圧を所望の値に達させる方式である。フラッシュメモリを構成する複数のメモリセルは、初期しきい電圧分布を有するので、かかるメモリセル別のしきい電圧分布を考慮して、あらゆるメモリセルを所望のしきい電圧に達させるためにＩＳＰＰ方式を導入する。
【０００９】
しかし、フローティングゲートを利用するフラッシュメモリでは、セルのサイズが小さくなるにつれて、セル間のカップリング、特にフローティングゲート間のカップリングの増加により、かかるしきい電圧の分布を制御しがたくなる。
【００１０】
最近、かかる問題を解決するようにセル間のカップリングを小さくするために、フローティングゲートの代わりに、電荷をトラップできるシリコンナイトライド（Ｓｉ３Ｎ４）のような電荷トラップサイトを含む絶縁層、すなわち電荷トラップ層を利用した電荷トラップ型フラッシュ（Ｃｈａｒｇｅ  Ｔｒａｐ  Ｆｌａｓｈ：ＣＴＦ）メモリが開発されている。
【００１１】
しかし、ＣＴＦメモリへのプログラム時に、注入される電子は、電荷トラップ層にトラップされて局所化されるが、このとき、窒化膜の内部で電子が深いトラップに安定化されつつ空間的には拡散する。このように電子が安定化されつつ空間的に拡散する間には、素子のしきい電圧値が変化するので、局所化された電子の安定化が進められるにつれて、しきい電圧Ｖｔｈ値が固定されるまで時間がかかる。
【００１２】
このように、ＣＴＦメモリでは、プログラム後に電荷トラップ層内にトラップされた電荷の移動により、しきい電圧値がプログラム後に経時的に変動する特性を有する。
【００１３】
かかる経時的なしきい電圧の変動は、ＩＳＰＰ方式でプログラム時のしきい電圧値分布の制御を困難にする。
【００１４】
前記のように経時的にしきい電圧が変動すれば、プログラムした後の所定の時間後にプログラム状態を検証する動作にエラーが発生する。
【００１５】
かかる検証エラーにより、ＩＳＰＰ方式のプログラムにより得られるプログラム状態のしきい電圧値の分布が増加するという問題が発生する。
【００１６】
すなわち、しきい電圧が経時的に変動すれば、実質的に時間がさらに経ればしきい電圧が目標値に達する場合にも、検証結果、メモリセルが目標とするしきい電圧に達しないと検証される検証エラーが発生しうる。検証結果、目標とするしきい電圧に達しないと検証されれば、再びΔＶｐｇｍほど増大したプログラム電圧を印加してプログラムするので、しきい電圧が過度に高くなるオーバープログラムが発生する。これにより、プログラム状態のしきい電圧値の分布が増加する。
【発明の開示】
【発明が解決しようとする課題】
【００１７】
本発明の目的は、オーバープログラムを防止してプログラム状態のしきい電圧分布を減らすことができる不揮発性メモリ素子のプログラム方法を提供するところにある。
【課題を解決するための手段】
【００１８】
前記目的を達成するために、本発明による不揮発性メモリ素子のプログラム方法は、（イ）メモリセルにプログラム電圧を印加し、次いで、第１検証電圧で検証する第１プログラミングステップと、（ロ）前記第１検証電圧を利用した検証を通過したメモリセルに電荷の安定化を促進するための摂動パルスを印加するステップと、（ハ）摂動パルスの印加後に前記第１検証電圧より高い第２検証電圧で検証するステップと、を含むことを特徴とする。
【００１９】
前記（ハ）ステップでの前記第２検証電圧を利用した検証を通過しないとき、前記メモリセルにプログラム電圧を印加し、電荷の安定化を促進するための摂動パルスを印加し、前記第２検証電圧で再び検証する第２プログラミングステップをさらに含む。
【００２０】
このとき、前記第２プログラミングステップでは、前記第２検証電圧を利用した検証を通過するまで、プログラム電圧の大きさを段階的に増大させつつ、プログラム電圧の印加、摂動パルスの印加及び第２検証電圧による検証動作を反復できる。
【００２１】
前記第１プログラミングステップでは、前記第１検証電圧を利用した検証を通過するまで、プログラム電圧の大きさを段階的に増大させつつ、前記プログラム電圧の印加及び第１検証電圧による検証動作を反復できる。
【００２２】
第１検証電圧をＶｒｅｆ´、第２検証電圧をＶｒｅｆとするとき、第１検証電圧は、Ｖｒｅｆ´＝Ｖｒｅｆ−ｘＶ（ここで、０＜ｘ＜１、Ｖは電圧を意味する）で決まる。
第１及び第２検証電圧の差は、検証時及び安定化後のしきい電圧値の差により決まる。
【００２３】
前記メモリセルは、制御ゲートと電荷保存層とを備え、前記プログラム電圧は、前記メモリセルの制御ゲートに印加され、前記摂動パルスは、前記メモリセルの制御ゲート、前記メモリセルが形成された基板及び前記メモリセルのチャンネルのうちいずれか一つに印加される。
【００２４】
前記摂動パルスは、前記プログラム電圧による電界と逆の電界を印加する。
前記メモリセルは、フローティングゲート型フラッシュメモリセル及び電荷トラップ型フラッシュメモリセルのうちいずれか一つでありうる。
【００２５】
前記メモリセルは、基板上の共通ソースラインと複数のビットラインとの間にＮＡＮＤ構造で配置された複数のメモリセルのうち選択されたメモリセルでありうる。
【発明の効果】
【００２６】
本発明のプログラム方法によれば、摂動パルスを付加することによって、電荷の安定化を促進して短時間内にしきい電圧を飽和状態に達させることによって、判定エラーに起因したオーバープログラムを防止し、検証電圧を二つのステップに分けて第１検証電圧Ｖｒｅｆ´を利用した検証を通過した以後にのみ摂動パルスを印加するので、摂動パルスをＩＳＰＰ時に毎度印加することよりプログラム時間を短縮できるので、プログラム状態のしきい電圧分布を効率的に減らすことができる。
【００２７】
したがって、本発明のプログラム方法を適用すれば、各記録状態に該当するセルのしきい電圧値の分布が少ないので、マルチレベルセルの動作でそれぞれの記録状態を分離して認識できる。
【発明を実施するための最良の形態】
【００２８】
以下、添付された図面を参照しつつ、本発明による不揮発性メモリ素子のプログラム方法の望ましい実施形態を詳細に説明する。
【００２９】
本発明によるプログラム方法は、電荷保存を利用してデータ記録が可能な不揮発性メモリ素子、例えばフラッシュメモリ素子に適用される。このとき、前記フラッシュメモリ素子は、電荷保存層と制御ゲートとを有する複数のメモリセルを有し、前記電荷保存層は、フローティングゲートまたは電荷トラップ層でありうる。すなわち、前記メモリセルは、フローティングゲート型フラッシュメモリセル及び電荷トラップ型フラッシュメモリセルのうち一つでありうる。
【００３０】
図１は、本発明によるプログラム方法が適用されてプログラム動作が行われるフラッシュメモリセルの一例を概略的に示す。このフラッシュメモリセルは、図２を参照して後述するＮＡＮＤ型フラッシュメモリ素子の一メモリセルを構成する。
【００３１】
図１に示すように、フラッシュメモリセル１０は、基板１１と、この基板１１上に形成されたゲート構造体２０とを備える。
前記基板１１には、所定の導電性不純物がドーピングされた第１及び第２不純物領域１３，１５が形成される。第１及び第２不純物領域１３，１５のうち一つはドレインＤ、残りの一つはソースＳとして使われる。
【００３２】
前記ゲート構造体２０は、基板１１上に形成されたトンネリング絶縁膜２１、このトンネリング絶縁膜２１上に形成された電荷保存層２３、及びこの電荷保存層２３上に形成されたブロッキング絶縁膜２５を備える。ブロッキング絶縁膜２５上には、制御ゲート２７が形成される。図１において、ゲート構造体２０は、前記トンネリング絶縁膜２１、電荷保存層２３及び／またはブロッキング絶縁膜２５の側壁に形成されたスペーサ１９をさらに備える。
【００３３】
前記トンネリング絶縁膜２１は、電荷のトンネリングのための膜であって、基板１１上に形成される。第１及び第２不純物領域１３，１５は、前記トンネリング絶縁膜２１と電気的に連結されるように前記基板１１に形成される。前記トンネリング絶縁膜２１は、トンネリング酸化膜であって、例えばＳｉＯ２または多様なｈｉｇｈ−ｋ酸化物で形成されるか、またはそれらの組み合わせからなる酸化物で形成される。
【００３４】
代案として、前記トンネリング絶縁膜２１は、シリコン窒化膜、例えばＳｉ３Ｎ４で形成されることもある。このとき、シリコン窒化膜は、不純物濃度が高くなく（すなわち、不純物の濃度がシリコン酸化膜に準ずるべき）、シリコンとの界面特性が優秀であるように形成されることが望ましい。
【００３５】
また、代案として、前記トンネリング絶縁膜２１は、シリコン窒化膜と酸化膜との二重層構造でなることもある。
【００３６】
前記のように、前記トンネリング絶縁膜２１は、酸化物または窒化物の単層構造で形成されるか、または相異なるエネルギーバンドギャップを有する物質で複数層構造で形成されてもよい。
【００３７】
前記電荷保存層２３は、電荷保存により情報が保存される領域である。この電荷保存層２３は、電荷トラップ層で形成されるか、またはフローティングゲートで形成される。
【００３８】
例えば、前記電荷保存層２３は、電荷トラップ層の役割を行うように、窒化物、高い誘電率を有するｈｉｇｈ−ｋ誘電体及びナノドットのうちいずれか一つを含むように形成される。例えば、電荷保存層２３は、Ｓｉ３Ｎ４のような窒化物やＨｆＯ２，ＺｒＯ２，Ａｌ２Ｏ３，ＨｆＳｉＯＮ，ＨｆＯＮまたはＨｆＡｌＯのようなｈｉｇｈ−ｋ酸化物で形成される。また、前記電荷保存層２３は、電荷トラップサイトとして不連続的に配置された複数のナノドットを含む。このとき、前記ナノドットは、微小結晶体の形態に形成される。前記のように電荷保存層２３が電荷トラップ層の役割を行うように形成された場合、前記フラッシュメモリセル１０は、ＣＴＦメモリセルとなる。
【００３９】
また、前記電荷保存層２３は、ポリシリコンを含むように形成される。前記電荷保存層２３がポリシリコンを含む場合、電荷保存層２３は、フローティングゲートの役割を行い、前記フラッシュメモリセル１０は、フローティングゲート型フラッシュメモリセルとなる。
【００４０】
前記ブロッキング絶縁膜２５は、電荷保存層２３が形成された位置を通過して上側に電荷が移動することを遮断するためのものであって、酸化層で形成される。
【００４１】
前記ブロッキング絶縁膜２５は、ＳｉＯ２で形成されるか、またはトンネリング絶縁膜２１より高い誘電率を有する物質であるｈｉｇｈ−ｋ物質、例えばＳｉ３Ｎ４，Ａｌ２Ｏ３，ＨｆＯ２，Ｔａ２Ｏ５またはＺｒＯ２で形成される。ブロッキング絶縁膜２５が複数層構造で形成されることもある。例えば、ブロッキング絶縁膜２５は、ＳｉＯ２のような通常的に使われる絶縁物質からなる絶縁層と、トンネリング絶縁膜２１より高い誘電率を有する物質で形成された高誘電体層と、を備えて二層またはそれ以上で構成される。
【００４２】
前記制御ゲート２７は、金属膜で形成される。例えば、前記制御ゲート２７は、ＴａＮ，Ａｌ，ＲｕまたはＮｉＳｉなどのシリサイド物質で形成される。
【００４３】
前記のようなフラッシュメモリセルに電子を注入すれば、注入された電子が電荷保存層２３に保存されてプログラム状態のしきい電圧を有する。
【００４４】
ここで、フラッシュメモリ素子のメモリセルは、二つの状態、すなわちプログラム状態と消去状態とを有する。フラッシュメモリセルのしきい電圧を減少させて、読み取り時に制御ゲート２７に提供される電圧によりビットラインに連結されたドレインに電流が流れるオン状態を消去状態とし、フラッシュメモリセルのしきい電圧を増大させて、読み取り時に制御ゲート２７に提供される電圧によりビットラインに連結されたドレインに電流が流れないオフ状態をプログラム状態という。
【００４５】
本発明によるプログラム方法は、前記のようなフローティングゲート型または電荷トラップ型フラッシュメモリセルを適用したフラッシュメモリ素子をプログラムするのに適用できる。
【００４６】
図２は、本発明によるプログラム方法が適用される不揮発性メモリ素子の一例としてＮＡＮＤ型フラッシュメモリ素子の回路図である。
図２に示すように、フラッシュメモリ素子は、複数のセルストリングで構成される。図２では、例示として二つのセルストリング３０，３１を示す。しかし、ＮＡＮＤ型フラッシュメモリ素子は、二つ以上のセルストリングを有する。
【００４７】
各セルストリングは、隣接メモリセルとソース／ドレインを共有する複数のメモリセルアレイを備える。セルストリングの各メモリセルは、電荷トラップ型フラッシュメモリセル及びフローティングゲート型フラッシュメモリセルのうちいずれか一つで構成される。
【００４８】
セルストリングには、接地選択トランジスタ（Ｇｒｏｕｎｄ  ＳｅｌｅｃｔｉｏｎＴｒａｎｓｉｓｔｏｒ：ＧＳＴ）、複数のメモリセル及びストリング選択トランジスタ（Ｓｔｒｉｎｇ  Ｓｅｌｅｃｔｉｏｎ  Ｔｒａｎｓｉｓｔｏｒ：ＳＳＴ）が直列に連結されている。このセルストリングの一端は、ビットラインに連結され、他端は、共通ソースライン（Ｃｏｍｍｏｎ  Ｓｏｕｒｃｅ  Ｌｉｎｅ：ＣＳＬ）に連結される。ＧＳＴは、ＣＳＬに連結され、ＳＳＴは、ビットラインに連結される。
【００４９】
セルストリングとクロスする方向に、複数のメモリセルの制御ゲートには、ワードライン（Ｗｏｒｄ  Ｌｉｎｅ：ＷＬ）が連結され、ＳＳＴのゲートには、ストリング選択ライン（Ｓｔｒｉｎｇ  Ｓｅｌｅｃｔｉｏｎ  Ｌｉｎｅ：ＳＳＬ）が連結され、ＧＳＴのゲートには、接地選択ライン（Ｇｒｏｕｎｄ  Ｓｅｌｅｃｔｉｏｎ  Ｌｉｎｅ：ＧＳＬ）が連結される。
【００５０】
メモリセルにプログラムされるデータは、ビットラインの電圧によって変わる。ビットラインの電圧が電源電圧Ｖｃｃであれば、プログラムが禁止される。一方、ビットラインの電圧が接地電圧０Ｖであれば、プログラムされる。図２では、ビットラインＢＬｎ−１に接地電圧０Ｖが提供され、ビットラインＢＬｎに電源電圧Ｖｃｃが提供される動作状態を例示する。
【００５１】
プログラム動作時に、選択されたワードライン、例えばワードラインＷＬ２９には、プログラム電圧Ｖｐｇｍが提供される。選択されていないワードライン、例えばワードラインＷＬ３１，ＷＬ３０，ＷＬ２８ないしＷＬ０には、パス電圧Ｖｐａｓｓが提供される。プログラム電圧Ｖｐｇｍとして、例えば基本電圧を１６Ｖとして段階的に０．５Ｖずつ増大する電圧を提供し、パス電圧Ｖｐａｓｓとして、例えば９Ｖの電圧を提供できる。電源電圧Ｖｃｃは、ＳＳＬに供給され、接地電圧０Ｖは、ＧＳＬに供給される。
【００５２】
選択されたワードラインＷＬ２９において、接地電圧が提供されたビットラインＢＬｎ−１に該当するメモリセルはプログラムされる。図２では、メモリセルＡがプログラムされる。
【００５３】
かかる不揮発性メモリ素子にプログラムするための本発明の一実施形態によるプログラム方法は、図３に示されている。
【００５４】
本発明によるプログラム方法は、オーバープログラムを防止してプログラム状態のしきい電圧分布を減らすように、ＩＳＰＰ方式でプログラムする間に検証電圧を相対的に低い検証電圧とそれより高い検証電圧との二つのステップに分けて適用し、相対的に低い検証電圧を利用した検証を通過した以後には、電荷の安定化を促進させる摂動パルスを付加する。これにより、短時間内に電荷の安定化がなされてしきい電圧が速く安定するので、しきい電圧が所望の基準値より低いと判定される判定エラーにより再びプログラムを進めることによってオーバープログラムされるという問題が防止され、これにより、プログラム状態のしきい電圧分布を、一般的なＩＳＰＰ方式でプログラムした場合に比べて大きく減らすことができる。また、検証電圧を二つのステップに分けて適用することによって、メモリセルが一定なしきい電圧以上である状態に達したときのみ摂動パルスを付加するので、摂動パルスの付加に起因したプログラム時間の延長を最小化させることができる。
【００５５】
図３は、本発明の一実施形態による不揮発性メモリ素子のプログラム方法を示すフローチャートである。図４は、図３のプログラム方法による改善されたＩＳＰＰ技法を示す。
図３及び図４に示すように、本発明によるプログラム方法は、メモリセルにプログラム電圧を印加し、次いで、第１検証電圧Ｖｒｅｆ´で検証する第１プログラミングステップＳ１００、前記第１検証電圧Ｖｒｅｆ´を利用した検証を通過したメモリセルに電荷の安定化を促進するための摂動パルスを印加するステップＳ２００、摂動パルスの印加後に前記第１検証電圧Ｖｒｅｆ´より高い第２検証電圧Ｖｒｅｆで検証するステップＳ３００を含む。
【００５６】
また、本発明によるプログラム方法は、前記第２検証電圧Ｖｒｅｆを利用した検証を通過したか否かを判定するステップＳ４００で、検証を通過しないと判定される時に進められる第２プログラミングステップＳ５００をさらに含む。前記第２プログラミングステップＳ５００では、メモリセルにプログラム電圧を印加し、次いで、電荷の安定化を促進するための摂動パルスを印加した後に第２検証電圧Ｖｒｅｆで検証する。
【００５７】
ＩＳＰＰ方式を適用する場合、第１プログラミングステップＳ１００では、前記第１検証電圧Ｖｒｅｆ´を利用した検証を通過するまで、プログラム電圧の大きさを段階的に増大させつつ、プログラム電圧の印加及び第１検証電圧Ｖｒｅｆ´による検証動作を反復する。同様に、第２プログラミングステップＳ５００では、第２検証電圧Ｖｒｅｆを利用した検証を通過するまで、プログラム電圧の大きさを段階的に増大させつつ、プログラム電圧の印加、摂動パルスの印加及び第２検証電圧Ｖｒｅｆによる検証動作を反復する。
【００５８】
図２ないし図４を参照してＩＳＰＰ方式を適用した場合の本発明によるプログラム方法をさらに具体的に説明すれば、次の通りである。
【００５９】
プログラムモードが開始すれば、データ入力により特定のワードラインＷＬ、例えばワードラインＷＬ２９が選択される。これにより、選択されたワードラインと、接地電圧、例えば０Ｖに設定されたビットラインとに連結されたメモリセルが選択されて、この選択されたメモリセルに本発明によるプログラムが進められる。前述したように、図２では、ワードラインＷＬ２９上に位置したメモリセルＡが選択される例を示す。
【００６０】
選択されたメモリセルに第１プログラミングステップＳ１００によるプログラムを進む。第１プログラミングステップＳ１００では、プログラム電圧Ｖｐｇｍを印加し（ステップＳ１１０）、第１検証電圧Ｖｒｅｆ´で検証して（ステップＳ１３０）、第１検証電圧Ｖｒｅｆ´を利用した検証を通過したか否かを判定する（ステップＳ１５０）過程を、プログラム電圧Ｖｐｇｍを段階的に△Ｖｐｇｍほどずつ増大させつつ、第１検証電圧Ｖｒｅｆ´を利用した検証を通過するまで反復する。
【００６１】
すなわち、ワードラインＷＬにｎ番目のＩＳＰＰ  Ｖｐｇｍを印加する。ｎ＝１である時のＩＳＰＰ  Ｖｐｇｍは、ＩＳＰＰ時に印加される基本プログラム電圧である。プログラム電圧が、例えば１６Ｖから段階的に０．５Ｖずつ増大するならば、ｎ＝１である時のＩＳＰＰ  Ｖｐｇｍは１６Ｖとなる。
【００６２】
このとき、ワードラインＷＬにＩＳＰＰ  Ｖｐｇｍ及び第１検証電圧Ｖｒｅｆ´が印加されるので、実質的にプログラム電圧は、選択されたメモリセルに制御ゲートを通じて印加される。
【００６３】
第１プログラミングステップＳ１００で、第１検証電圧Ｖｒｅｆ´を使用した検証が失敗したと決定されるとき（ステップＳ１５０）、プログラム電圧Ｖｐｇｍは、一ステップほど増大し、プロセスはステップＳ１１０に戻る。
【００６４】
第１プログラミングステップＳ１００で、第１検証電圧Ｖｒｅｆ´を利用した検証を通過したと判断されれば（ステップＳ１５０）、前記選択されたメモリセルに電荷の安定化を促進するための摂動パルスを印加する（ステップＳ２００）。次いで、前記第１検証電圧Ｖｒｅｆ´より高い第２検証電圧Ｖｒｅｆで前記選択されたメモリセルを検証して（ステップＳ３００）、この選択されたメモリセルが所望のしきい電圧、すなわち前記第２検証電圧Ｖｒｅｆに該当するしきい電圧を有するようにプログラムされたか否かを判定する（ステップＳ４００）。
【００６５】
前記プログラム判定ステップＳ４００で選択されたメモリセルが第２検証電圧Ｖｒｅｆを利用した判定を通過すれば、プログラムは終了する（ステップＳ６００）。前記プログラム判定ステップＳ４００で選択されたメモリセルが第２検証電圧Ｖｒｅｆを利用した判定を通過しなければ、第２プログラミングステップＳ５００がさらに進められる。
【００６６】
第２プログラミングステップＳ５００は、ワードラインＷＬにｎ番目のＩＳＰＰ  Ｖｐｇｍを印加するステップＳ５１０、摂動パルスを印加するステップＳ５３０、第２検証電圧Ｖｒｅｆで検証するステップＳ５５０、及び第２検証電圧Ｖｒｅｆを利用した検証を通過したか否かを判定するステップＳ５７０で構成される。第２プログラミングステップＳ５００は、プログラム電圧Ｖｐｇｍを段階的に△Ｖｐｇｍほどずつ増大させつつ、第２検証電圧Ｖｒｅｆを利用した検証を通過するまで反復する。前記第２プログラミングステップＳ５００において、選択されたメモリセルが第２検証電圧Ｖｒｅｆを利用した検証を通過したと判定されれば、プログラムが終了する（Ｓ６００）。
【００６７】
このとき、第２プログラミングステップＳ５００でワードラインＷＬに最初に印加されるＩＳＰＰ  Ｖｐｇｍは、第１プログラミングステップＳ１００で最後に印加されたＩＳＰＰ  Ｖｐｇｍより△Ｖｐｇｍほど増大した電圧となりうる。例えば、第２プログラミングステップＳ５００でワードラインＷＬに適用されるＩＳＰＰ  Ｖｐｇｍは、最初及びその以後に第２プログラミングステップＳ５００に適用される前に△Ｖｐｇｍほど増大する。第２プログラミングステップＳ５００でも、ワードラインＷＬにＩＳＰＰ  Ｖｐｇｍ及び第２検証電圧Ｖｒｅｆが印加されるので、実質的にプログラム電圧は、選択されたメモリセルに制御ゲートを通じて印加される。
【００６８】
前記摂動パルスの印加ステップＳ２００，Ｓ５３０において、摂動パルスは、プログラム電圧による電界と逆の電界を印加する。例えば、前記摂動パルスは、図４に示すように、プログラム電圧と逆極性を有するＤＣ電圧でありうる。すなわち、この摂動パルスは、プログラム電圧と逆極性を有するＤＣ摂動パルスでありうる。このとき、前記摂動パルスの大きさは、プログラム電圧の大きさより小さいことが望ましい。
【００６９】
図５Ａないし図５Ｃは、それぞれプログラム電圧及び検証電圧が選択されたワードラインＷＬ、すなわち選択されたメモリセルの制御ゲートを通じて印加されるとき、摂動パルスが選択されたメモリセルの制御ゲート、チャンネル、基板を通じて印加される実施形態を示す。
【００７０】
前記摂動パルスは、図５Ａのように選択されたワードラインＷＬ、すなわち選択されたメモリセルの制御ゲートを通じて印加される。また、前記摂動パルスは、図５Ｂのように選択されたメモリセルのチャンネルを通じて印加される。また、前記摂動パルスは、図５Ｃのように複数のメモリセルが形成された不揮発性メモリ素子の半導体基板（バルク）を通じて印加される。
【００７１】
ここで、図５Ａのように、摂動パルスが選択されたワードライン（制御ゲート）を通じてプログラム電圧や第１検証電圧Ｖｒｅｆ´に続いてネガティブパルスに印加される場合、本発明によるプログラム方法が適用される不揮発性メモリ素子は、ネガティブ電圧を生成させる電圧発生器をさらに備えることが望ましい。
【００７２】
図５Ｂのように、摂動パルスが選択されたメモリセルのチャンネルに印加される場合、摂動パルスは、実質的に前記選択されたメモリセルが含まれたセルストリングの一端が連結されたビットライン、例えば、図２ではＢＬｎ−１を通じて印加される。前述したように、セルストリングは、隣接メモリセルとソース／ドレインを共有する複数のメモリセルアレイを備えるものであって、このセルストリングの一端は、ビットラインに連結され、他端は、ＣＳＬに連結される。
【００７３】
図４ないし図５Ｃでは、摂動パルスがプログラム電圧に対して逆極性のＤＣパルスである例を示すが、これは、例示だけであり、摂動パルスの形態がこれに限定されるものではない。例えば、摂動パルスはＡＣパルスでもありうる。
【００７４】
前記のように摂動パルスが印加されれば、電荷保存層に注入された電荷は、電荷保存層に速くて均一に分布される。これにより、摂動パルスを印加しない場合に比べて、電荷が電荷保存層に注入されてからメモリセルのしきい電圧が一定になるまでの時間を大きく短縮できる。
【００７５】
以下では、本発明によるプログラム方法での摂動パルスの印加によるしきい電圧分布の改善効果を、一般的なＩＳＰＰ方式を適用した従来のプログラム方法と比較して説明する。
【００７６】
図６は、一般的なＩＳＰＰ方式でプログラム時の選択されたワードラインに印加される電圧パルス波形図、及びこのＩＳＰＰ電圧パルスでＣＴＦメモリセルプログラム時のしきい電圧変化を示す。図７Ａ及び図７Ｂは、従来のプログラム方法の適用時のプログラム図式及びメモリセルのしきい電圧分布を示す。
【００７７】
図６に示すように、一般的なＩＳＰＰ方式によれば、プログラム電圧をワードラインに印加して選択されたメモリセルをプログラムした後、検証電圧Ｖｖｅｒを印加して検証する。検証結果、選択されたメモリセルが所望のしきい電圧に達しないと判定されれば、一定な大きさほど増大したプログラム電圧を再び印加してプログラムを進み、再び検証を進む。このように、一般的なＩＳＰＰ方式では、メモリセルが設定しきい電圧に達するようにプログラムされるまで、プログラム電圧を段階的に増大させつつ、１回のプログラム動作当たり１回の検証動作を進む。
【００７８】
一般的なＩＳＰＰ方式でプログラム時には、プログラム電圧を、例えば１６Ｖから０．５Ｖずつ段階的に増大させつつ、一回のプログラム電圧の印加動作及び一回の検証動作を交互に反復する。
【００７９】
このようにプログラム時、ＣＴＦメモリセルは、プログラムパルスの印加後にしきい電圧Ｖｔｈが経時的に増大するトランジェントしきい電圧Ｖｔｈ特性を有する。したがって、例えば、１７Ｖのプログラムパルスでプログラムしたとき、しきい電圧が検証電圧Ｖｒｅｆより低いと判定されたとしても、経時的にしきい電圧が次第に増大してしきい電圧が検証電圧Ｖｒｅｆを超える場合が発生する。
【００８０】
かかる場合にも、図７Ａから分かるように、検証動作ではプログラム失敗と判定されて、再びプログラムパルスを付加し、結局はメモリセルがオーバープログラムされる。したがって、図７Ｂのように、経時的なしきい電圧変化がない場合に比べてメモリセルのしきい電圧分布が大きい。
【００８１】
このように一般的なＩＳＰＰ方式でプログラム時、十分にプログラムされたメモリセルも、トランジェントしきい電圧Ｖｔｈ特性により、検証時にプログラム失敗と判定されて、さらにプログラムされる可能性があるので、しきい電圧分布の発生可能性が高くなる。
【００８２】
図８は、プログラム電圧を印加した以後のメモリセルのしきい電圧が変化する形態を示すグラフである。図８において、左側の縦軸はしきい電圧変動量ｄＶｔｈを表し、横軸は時間を表す。
【００８３】
図８に示すように、１３Ｖのプログラムパルスｐｇｍ  ｐｕｌｓｅを１００μsの間に印加した後、メモリセルを４．５Ｖの読み取り電圧Ｖｒｅａｄで読み取る場合を考慮する。このとき、飽和されるまでのしきい電圧変動量は、プログラム電圧の印加後に約４０μs経過した時点からは約０．１Ｖとなり、約５００μs経過した時点からは約０．０１Ｖとなる。
【００８４】
このように、プログラム電圧の印加後にメモリセルのしきい電圧が飽和されるまでは長時間が必要であるので、メモリセルがしきい電圧の飽和状態に達するのにかかる時間を短縮させる必要がある。
【００８５】
本発明によるプログラム方法では、摂動パルスを印加してメモリセルのしきい電圧が飽和状態に達する時間を短縮させる。
【００８６】
図９は、プログラムパルスに続いて逆極性のＤＣ摂動パルス（ＤＣ  ｍｏｄｕｌａｔｉｏｎ）を印加する時の電圧パルス波形図である。図１０は、図９のようなプログラム電圧を印加し、次いで、逆極性のＤＣ摂動パルス（ＤＣ  ｍｏｄｕｌａｔｉｏｎ）を印加した時のＤＣ摂動パルスの印加時間によるメモリセルのしきい電圧が変化する形態を示すグラフである。図１０において、左側の縦軸は、しきい電圧変動量ｄＶｔｈを表す。
【００８７】
図９及び図１０に示すように、１３Ｖのプログラム電圧を１００μsの間に印加した後、次いで、−２．９ＶのＤＣ摂動パルスを印加した後、メモリセルを４．５Ｖの読み取り電圧Ｖｒｅａｄで読み取る場合を考慮する。
【００８８】
図８及び図１０を比較すれば、ＤＣ摂動パルスを１０μs，３０μs，５０μsの間に印加する時にいずれもしきい電圧変動量が大きく減少するということが分かる。例えば、−２．９ＶのＤＣ摂動パルスを３０μsの間に印加したとき、プログラム電圧の印加後に４０μs経過した時点でしきい電圧変動量△Ｖｔｈは約１０ｍＶとなって、ＤＣ摂動パルスを印加しない場合のしきい電圧変動量△Ｖｔｈの約０．１Ｖに比べて大きく減少するということが分かる。
【００８９】
図８及び図１０の比較から分かるように、プログラム電圧と逆極性のＤＣ摂動パルスを印加すれば、しきい電圧が安定化される時間を大きく短縮させる。
【００９０】
しかし、ＩＳＰＰ  Ｖｐｇｍを印加するステップごとに摂動パルスを印加させれば、プログラム時間は、摂動パルスの印加時間に印加回数をかけたほど延長する。
【００９１】
したがって、本発明によるプログラム方法では、かかるプログラム時間の延長を最小化するために、メモリセルが前述した第１検証電圧Ｖｒｅｆ´を利用した検証を通過した場合にのみ摂動パルスを印加する方式を採択する。前記第１検証電圧Ｖｒｅｆ´は、検証時と安定化後とのしきい電圧差を考慮して設定される。
【００９２】
図１１Ａは、プログラム電圧が印加された後のメモリセルのしきい電圧トランジェント現象による経時的なしきい電圧差を示す。図１１Ｂは、図１１Ａでの各メモリセルの５μsから３５０μsまでの経時的なしきい電圧値変動量△Ｖｔｈを示す。図１１Ａでは、プログラム電圧の印加後に５μs経過した時及び３５０μs経過した時に測定した複数のメモリセルのしきい電圧値分布を示す。
【００９３】
図１１Ａ及び図１１Ｂのように、同一測定時間に対してメモリセルのしきい電圧分布は、約〜０．１Ｖの範囲であり、各メモリセルのしきい電圧値は、５μsから３５０μsまで経時的に０．５２８±０．０１Ｖほど変動した。図１１Ｂから、検証時と安定化後とのメモリセルのしきい電圧値変化量は約０．５２８Ｖであり、メモリセルのしきい電圧値変化量の差は０．０３Ｖ以内であるということが分かる。
【００９４】
このように検証時と安定化後とのしきい電圧値の差は、０．０３Ｖ誤差範囲内で一定値、例えば約０．５２８Ｖとなるので、それを考慮して第１検証電圧Ｖｒｅｆ´を決めることができる。
【００９５】
望ましくは、第１検証電圧Ｖｒｅｆ´は、第２検証電圧Ｖｒｅｆより検証時と安定化後とのしきい電圧の差ほど小さい値に決めることができる。
【００９６】
すなわち、第１検証電圧Ｖｒｅｆ´は、図１２に示したように、Ｖｒｅｆ´＝Ｖｒｅｆ−ｘＶ（Ｖは、電圧を意味する）に決めることができる。このとき、検証時と安定化後とのしきい電圧値の差が１Ｖ以内であるので、ｘは、０＜ｘ＜１に決まる。ここで、ｘは、前記範囲内でプログラム電圧または記録ページによって変わりうる。プログラムがワードライン単位でなるので、前記ページはワードラインに該当する。
【００９７】
図１２は、第１検証電圧を第２検証電圧Ｖｒｅｆより検証時と安定化後とのしきい電圧差ほど小さい値に決めるとき、プログラムパルスの印加後にしきい電圧の増大により第１検証電圧Ｖｒｅｆ´を利用した検証を通過し、安定化後に第２検証電圧Ｖｒｅｆを利用した検証を通過する場合を示す。
【００９８】
前述したように、本発明のプログラム方法によれば、摂動パルスを付加することによって、電荷の安定化を促進して短時間内にしきい電圧を飽和状態に達させることによって、判定エラーに起因したオーバープログラムが防止されてしきい電圧分布を改善できる。
【００９９】
また、各ＩＳＰＰごとに摂動パルスを印加する時には、摂動パルス印加時間×印加回数（ｔ摂動パルス×ｍ）ほどプログラム時間の延長が必要であるが、本発明では、検証電圧を二つのステップに分けて、第１検証電圧Ｖｒｅｆ´を利用した検証を通過した以後にのみ摂動パルスを印加するので、しきい電圧分布を減らす効果があり、かつ摂動パルスをＩＳＰＰ時に毎度印加することよりプログラム時間を短縮できて効率的である。
【０１００】
また、前記したような本発明によるプログラム方法を適用すれば、各記録状態に該当するメモリセルのしきい電圧値分布が少ないので、マルチレベルセル動作でそれぞれの記録状態を分離して認識することが可能になる。
【０１０１】
以上では、本発明によるプログラム方法が電荷トラップ型フラッシュメモリセルまたはフローティングゲート型フラッシュメモリセルを備えるフラッシュメモリ素子に適用される場合を説明したが、これは、例示的なものであって、本発明がこれに限定されるものではない。本発明によるプログラム方法は、電荷の安定化問題のあるあらゆる不揮発性メモリ素子に適用可能である。
【産業上の利用可能性】
【０１０２】
本発明は、半導体メモリ関連の技術分野に適用可能である。
【図面の簡単な説明】
【０１０３】
【図１】本発明によるプログラム方法が適用されてプログラム動作が行われるフラッシュメモリセルの一例を概略的に示す図面である。
【図２】本発明によるプログラム方法が適用される不揮発性メモリ素子の一例として、ＮＡＮＤ型フラッシュメモリ素子の回路図である。
【図３】本発明の一実施形態による不揮発性メモリ素子のプログラム方法を示すフローチャートである。
【図４】図３のプログラム方法による改善されたＩＳＰＰ技法を示す図面である。
【図５Ａ】プログラム電圧及び検証電圧が選択されたワードライン、すなわち選択されたメモリセルの制御ゲートを通じて印加されるとき、摂動パルスが選択されたメモリセルの制御ゲート、チャンネル、基板を通じて印加される実施形態を示す図面である。
【図５Ｂ】プログラム電圧及び検証電圧が選択されたワードライン、すなわち選択されたメモリセルの制御ゲートを通じて印加されるとき、摂動パルスが選択されたメモリセルの制御ゲート、チャンネル、基板を通じて印加される実施形態を示す図面である。
【図５Ｃ】プログラム電圧及び検証電圧が選択されたワードライン、すなわち選択されたメモリセルの制御ゲートを通じて印加されるとき、摂動パルスが選択されたメモリセルの制御ゲート、チャンネル、基板を通じて印加される実施形態を示す図面である。
【図６】一般的なＩＳＰＰ方式でプログラム時の選択されたワードラインに印加される電圧パルスの波形図、及びこのＩＳＰＰ電圧パルスでＣＴＦメモリセルのプログラム時のしきい電圧変化を示す図面である。
【図７Ａ】従来のプログラム方法の適用時のプログラム図式を示すグラフである。
【図７Ｂ】従来のプログラム方法の適用時のメモリセルのしきい電圧分布を示すグラフである。
【図８】プログラム電圧を印加した以後のメモリセルのしきい電圧が変化する形態を示すグラフである。
【図９】プログラムパルスに続いて逆極性のＤＣ摂動パルスを印加する時の電圧パルスの波形図である。
【図１０】図９のようなプログラム電圧を印加し、次いで、逆極性のＤＣ摂動パルスを印加した時のＤＣ摂動パルス印加時間によるメモリセルのしきい電圧が変化する形態を示すグラフである。
【図１１Ａ】プログラム電圧が印加された後のメモリセルのしきい電圧トランジェント現象による経時的なしきい電圧の差を示すグラフである。
【図１１Ｂ】図１１Ａでの各メモリセルの５μsから３５０μsまでの経時的なしきい電圧値変動量△Ｖｔｈを示すグラフである。
【図１２】第１検証電圧を、第２検証電圧Ｖｒｅｆより検証時と安定化後とのしきい電圧の差ほど小さい値と決めるとき、プログラムパルスの印加後にしきい電圧の増大により第１検証電圧Ｖｒｅｆ´を利用した検証を通過し、安定化後に第２検証電圧を利用した検証を通過する場合を示すグラフである。
【符号の説明】
【０１０４】
１０    フラッシュメモリセル
１１    基板
１３    第１不純物領域
１５    第２不純物領域
１９    スペーサ
２０    ゲート構造体
２１    トンネリング絶縁膜
２３    電荷保存層
２５    ブロッキング絶縁膜
２７    制御ゲート
【図１】
2009059462.tif 000003
【図２】
2009059462.tif 000004
【図３】
2009059462.tif 000005
【図４】
2009059462.tif 000006
【図５Ａ】
2009059462.tif 000007
【図５Ｂ】
2009059462.tif 000008
【図５Ｃ】
2009059462.tif 000009
【図６】
2009059462.tif 000010
【図７Ａ】
2009059462.tif 000011
【図７Ｂ】
2009059462.tif 000012
【図８】
2009059462.tif 000013
【図９】
2009059462.tif 000014
【図１０】
2009059462.tif 000015
【図１１Ａ】
2009059462.tif 000016
【図１１Ｂ】
2009059462.tif 000017
【図１２】
2009059462.tif 000018