(57)【要約】【課題】クロックパルスを用いずに入力パルスを遅延させた出力パルスを生成する。【解決手段】外部からの入力パルス信号に応じて動作を開始し、その動作の開始から第１の遅延時間Ｔ１後に出力信号を変化させる第１の遅延回路１０２と、その出力信号に応じて、動作の開始から第１の遅延時間Ｔ１後に動作を開始し、その動作の開始から第２の遅延時間Ｔ２後に出力信号を変化させる第２の遅延回路１０４と、を備え、その出力信号の変化に応じて入力パルス信号を遅延させた出力パルス信号を生成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
外部からの入力パルス信号に応じて遅延処理を開始し、その遅延処理の開始から第１の遅延時間後に所定の第１出力信号を出力する第１の遅延回路と、
前記第１出力信号に応じて、前記遅延処理の開始から第１の遅延時間後に遅延処理を開始し、その遅延処理の開始から第２の遅延時間後に所定の第２出力信号を出力する第２の遅延回路と、を備え、
前記第１出力信号と前記第２出力信号とから前記入力パルス信号を遅延させた出力パルス信号を発生させることを特徴とする遅延パルス発生回路。
【請求項２】
請求項１に記載の遅延パルス発生回路であって、
前記第１の遅延回路は、
前記外部からの入力に応じて充放電を行うコンデンサと、
前記コンデンサの端子電圧と、所定の基準電圧と、を比較し、その比較結果に応じて前記第１出力信号を出力する比較器と、
を備えることを特徴とする遅延パルス発生回路。
【請求項３】
請求項１又は２に記載の遅延パルス発生回路であって、
前記第２の遅延回路は、
前記第１出力信号に応じて充放電を行うコンデンサと、
前記コンデンサの端子電圧と、所定の基準電圧と、を比較し、その比較結果に応じて前記第２出力信号を出力する比較器と、
を備えることを特徴とする遅延パルス発生回路。
【請求項４】
請求項１〜３のいずれか１つに記載の遅延パルス発生回路であって、
前記第１出力信号及び前記第２出力信号のいずれか一方を反転させる反転素子と、
前記反転素子の出力信号と、前記第１出力信号及び前記第２出力信号の他方と、の論理積を算出して出力するアンド素子と、を備え、
前記反転素子と前記アンド素子とによって、前記第１出力信号と前記第２出力信号とから前記入力パルス信号を遅延させた出力パルス信号を発生させることを特徴とする遅延パルス発生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力パルス信号を遅延させて出力する遅延パルス発生回路に関する。
【背景技術】
【０００２】
入力パルス信号を所定時間遅延させて出力する遅延パルス発生回路が知られている。遅延パルス発生回路は、パルス信号からリセットパルスを発生させ、そのリセットパルスによってカウンタをリセットした後、そのカウンタが所定回数だけクロックパルスの数をカウントした時点で出力パルス信号を出力する構成が一般的である（特許文献１等）。
【０００３】
【特許文献１】特許第３２１８１１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、上記のような構成の場合、遅延時間やその時間の調整幅はクロックパルスの周期単位しか選択することができない。クロックパルスの周波数を高めることによって見かけ上の精度を高めることができるが、高周波数に対応するために遅延パルス発生回路の構成が複雑化する問題がある。さらに、高周波化に伴って、電力消費が大きくなり、回路の発熱の問題も生ずる。
【０００５】
また、上記のような構成の場合、外乱等によって異常なリセットパルスが印加されるとカウンタが誤ってリセットされ、遅延時間や時間間隔がずれるおそれがある。
【０００６】
本発明は、上記課題を鑑み、少なくとも１つの課題を解決することができる遅延パルス発生回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の１つの態様は、外部からの入力パルス信号に応じて遅延処理を開始し、その遅延処理の開始から第１の遅延時間後に所定の第１出力信号を出力する第１の遅延回路と、前記第１出力信号に応じて、前記遅延処理の開始から第１の遅延時間後に遅延処理を開始し、その遅延処理の開始から第２の遅延時間後に所定の第２出力信号を出力する第２の遅延回路と、を備え、前記第１出力信号と前記第２出力信号とから前記入力パルス信号を遅延させた出力パルス信号を発生させることを特徴とする遅延パルス発生回路である。
【０００８】
ここで、前記第１の遅延回路は、前記外部からの入力に応じて充放電を行うコンデンサと、前記コンデンサの端子電圧と、所定の基準電圧と、を比較し、その比較結果に応じて前記第１出力信号を出力する比較器と、を備える構成としてもよい。
【０００９】
また、前記第２の遅延回路は、前記第１出力信号に応じて充放電を行うコンデンサと、前記コンデンサの端子電圧と、所定の基準電圧と、を比較し、その比較結果に応じて前記第２出力信号を出力する比較器と、を備える構成としてもよい。
【００１０】
また、前記第１出力信号及び前記第２出力信号のいずれか一方を反転させる反転素子と、前記反転素子の出力信号と、前記第１出力信号及び前記第２出力信号の他方と、の論理積を算出して出力するアンド素子と、を備え、前記反転素子と前記アンド素子とによって、前記第１出力信号と前記第２出力信号とから前記入力パルス信号を遅延させた出力パルス信号を発生させる構成としてもよい。
【発明の効果】
【００１１】
本発明によれば、クロックパルスを用いずに入力パルス信号を遅延させた出力パルス信号を発生させることができる。
【発明を実施するための最良の形態】
【００１２】
本発明の実施の形態における遅延パルス発生回路１００は、図１に示すように、第１スイッチング素子１０、第１遅延部１２、第１比較器１４、第２スイッチング素子１６、第２遅延部１８及び第２比較器２０を含んで構成される。第１スイッチング素子１０、第１遅延部１２及び第１比較器１４は第１の遅延回路１０２を構成し、第２スイッチング素子１６、第２遅延部１８及び第２比較器２０は第２の遅延回路１０４を構成している。
【００１３】
すなわち、本実施の形態における遅延パルス発生回路１００は、外部からの入力パルス信号に応じて動作を開始する第１の遅延回路１０２を備え、第１の遅延回路１０２はその動作の開始から第１の遅延時間後に第１出力信号を出力し、その第１出力信号に応じて入力パルス信号の入力から第１の遅延時間後に動作を開始する第２の遅延回路１０４を備え、第２の遅延回路１０４はその動作の開始から第２の遅延時間後に第２出力信号を出力する。そして、第１出力信号と第２出力信号に基づいて出力パルス信号が生成されて出力される。
【００１４】
以下、図２の遅延パルス発生回路１００の具体例を参照しつつ、その構成及び作用について説明する。
【００１５】
第１スイッチング素子１０はトランジスタで構成されている。第１遅延部１２は定電流源Ｉ１を含んで構成される。第１遅延部１２の定電流源Ｉ１にはコンデンサＣ１が直列に接続され、その接続点に第１スイッチング素子１０が接続される。また、コンデンサＣ１の一端は接地される。これにより、第１スイッチング素子１０がオフ（開)のときには定電流源Ｉ１からコンデンサＣ１へ電荷が充電され、第１スイッチング素子１０がオン（閉）のときにはコンデンサＣ１から第１スイッチング素子１０を介して電荷が放電される。また、コンデンサＣ１の接地されていない端子にはトランジスタＴｒ１を含んでなるリミッタ回路が接続されており、コンデンサＣ１の最大端子電圧はトランジスタＴｒ１のベースに印加される電圧で決定されるトランジスタＴｒ１のコレクタ−エミッタ間の電圧に制限される。
【００１６】
第１比較器１４は、差動増幅器を含んで構成される。コンデンサＣ１の端子電圧Ｘ１は第１比較器１４の差動増幅器の反転入力端子に入力される。また、第１比較器１４の差動増幅器の非反転入力端子には第１基準電圧Ｖ１が入力される。したがって、コンデンサＣ１の端子電圧Ｘ１が第１基準電圧Ｖ１より小さいときに第１比較器１４の出力Ａはハイレベルになり、コンデンサＣ１の端子電圧Ｘ１が第１基準電圧Ｖ１以上のときに第１比較器１４の出力Ａはローレベルになる。
【００１７】
第２の遅延回路１０４も第１の遅延回路１０２と同様の構成とすることができる。第２スイッチング素子１６はトランジスタで構成されている。第２遅延部１８は定電流源Ｉ２を含んで構成される。第２遅延部１８の定電流源Ｉ２にはコンデンサＣ２が直列に接続され、その接続点に第２スイッチング素子１６が接続される。また、コンデンサＣ２の一端は接地される。これにより、第２スイッチング素子１６がオフ（開)のときには定電流源Ｉ２からコンデンサＣ２へ電荷が充電され、第２スイッチング素子１６がオン（閉）のときにはコンデンサＣ２から第２スイッチング素子１６を介して電荷が放電される。また、コンデンサＣ２の接地されていない端子にはトランジスタＴｒ２を含んでなるリミッタ回路が接続されており、コンデンサＣ２の最大端子電圧はトランジスタＴｒ２のベースに印加される電圧で決定されるトランジスタＴｒ２のコレクタ−エミッタ間の電圧に制限される。
【００１８】
第２比較器２０は、差動増幅器を含んで構成される。コンデンサＣ２の端子電圧Ｘ２は第２比較器２０の差動増幅器の反転入力端子に入力される。また、第２比較器２０の差動増幅器の非反転入力端子には第２基準電圧Ｖ２が入力される。したがって、コンデンサＣ２の端子電圧Ｘ２が第２基準電圧Ｖ２より小さいときに第２比較器２０の出力Ｂはハイレベルになり、コンデンサＣ２の端子電圧Ｘ２が第２基準電圧Ｖ２以上のときに第２比較器２０の出力Ｂはローレベルになる。
【００１９】
第１比較器１４の出力Ａは、反転素子２２へ入力される。反転素子２２は、第１比較器１４の出力Ａを反転させてアンド素子へ出力する。第２比較器２０の出力Ｂと反転素子２２の出力はアンド素子２４へ入力される。アンド素子２４は、第２比較器２０の出力Ｂと反転素子２２の出力の論理積を算出して出力パルス信号として出力する。
【００２０】
次に、図３のタイミングチャートを参照して、遅延パルス発生回路１００に入力パルス信号が入力された場合の具体的な作用について説明する。図３の縦軸は各信号のレベル（電圧）、横軸は時間を示している。
【００２１】
時刻ｔ１において入力パルス信号がハイレベルになると、第１スイッチング素子１０がオン（閉）状態となり、コンデンサＣ１に蓄えられていた電荷が第１スイッチング素子１０を介して放電され、端子電圧Ｘ１がローレベルとなる。これに伴って、端子電圧Ｘ１が第１基準電圧Ｖ１よりも小さくなり、第１比較器１４の出力Ａはハイレベルに変更される。さらに、出力Ａがハイレベルとなったことに伴って、第２スイッチング素子１６がオン（閉）状態となり、コンデンサＣ２に蓄えられていた電荷が第２スイッチング素子１６を介して放電され、端子電圧Ｘ２がローレベルとなる。これに伴って、端子電圧Ｘ２が第２基準電圧Ｖ２よりも小さくなり、第２比較器２０の出力Ｂはハイレベルに変更される。
【００２２】
このとき、出力Ａの反転信号はローレベルであるので、アンド素子２４から出力される出力パルス信号はローレベルとなる。
【００２３】
時刻ｔ２において入力パルス信号がローレベルに変化すると、第１スイッチング素子１０がオフ（開）状態となり、定電流源Ｉ１からコンデンサＣ１へ電荷が充電され始める。コンデンサＣ１の端子電圧Ｘ１が第１基準電圧Ｖ１以上となるまでの時間Ｔ１、すなわち第１の遅延回路１０２における遅延処理の開始から終了までの遅延時間Ｔ１は、Ｔ１＝Ｃ１×Ｖ１／Ｉ１で表される。
【００２４】
なお、遅延時間Ｔ１は、定電流源Ｉ１の出力電流値、コンデンサＣ１の容量値、トランジスタＴｒ１のベースへの印加電圧値等によって適宜調整することが可能である。
【００２５】
コンデンサＣ１への電荷の充電開始から、コンデンサＣ１の端子電圧Ｘ１が第１基準電圧Ｖ１以上となるまでの期間は、端子電圧Ｘ１は第１基準電圧Ｖ１より小さいので第１比較器１４の出力Ａはハイレベルのまま維持される。そうすると、第２スイッチング素子１６はオン（閉）状態を維持し、コンデンサＣ２も放電状態を持続させる。したがって、端子電圧Ｘ２は第２基準電圧Ｖ２よりも小さく、第２比較器２０の出力Ｂもハイレベルに維持される。
【００２６】
このとき、出力Ａの反転信号は依然としてローレベルであるので、アンド素子２４から出力される出力パルス信号はローレベルとなる。
【００２７】
時刻ｔ３において端子電圧Ｘ１が第１基準電圧Ｖ１以上となるまでコンデンサＣ１が充電されると、第１比較器１４の出力Ａがハイレベルからローレベルへ変化する。このタイミングが第１の遅延回路１０２における遅延処理の終了のタイミングとなる。これに伴って、第２スイッチング素子１６はオフ（開）状態に変更され、コンデンサＣ２が放電状態から充電状態に変化する。すなわち、定電流源Ｉ２からコンデンサＣ２へ電荷が充電され始める。コンデンサＣ２の端子電圧Ｘ２が第２基準電圧Ｖ２以上となるまでの時間Ｔ２、すなわち第２の遅延回路１０４における遅延処理の開始から終了までの遅延時間Ｔ２は、Ｔ２＝Ｃ２×Ｖ２／Ｉ２で表される。
【００２８】
本実施の形態では、遅延時間Ｔ２は入力パルス信号のパルス幅と等しくなるように予め設定しておくことが好適である。なお、遅延時間Ｔ２は、定電流源Ｉ２の出力電流値、コンデンサＣ２の容量値、トランジスタＴｒ２のベースへの印加電圧値等によって適宜調整することが可能である。
【００２９】
コンデンサＣ２への電荷の蓄積開始から、コンデンサＣ２の端子電圧Ｘ２が第２基準電圧Ｖ２以上となるまでの期間は、端子電圧Ｘ２は第２基準電圧Ｖ２より小さいので第２比較器２０の出力Ｂはハイレベルのまま維持される。
【００３０】
このとき、出力Ａの反転信号はハイレベルとなるので、アンド素子２４から出力される出力パルス信号はローレベルからハイレベルへと変化する。
【００３１】
時刻ｔ４において端子電圧Ｘ２が第２基準電圧Ｖ２以上となるまでコンデンサＣ２が充電されると、第２比較器２０の出力Ｂがハイレベルからローレベルへ変化する。これに伴って、アンド素子２４から出力される出力パルス信号はハイレベルからローレベルへと変化する。
【００３２】
以上のように、本実施の形態によれば、クロックパルスをカウントする等の処理を用いずに入力パルス信号を遅延させた出力パルス信号を生成することができる。これにより、遅延パルス発生回路の構成を簡素化できる。また、高周波化に伴う電力消費の増大や回路の発熱の問題も回避することができる。
【００３３】
また、カウンタを用いない構成であるので、外乱等によって異常なリセットパルスが印加されてカウンタが誤ってリセットされることがなく、外乱等によって遅延時間や時間間隔がずれるおそれがない。
【００３４】
なお、本発明は図２における実施例に限定されるものでなく、複数の遅延回路を直列に接続してパルスの立ち上がりと立ち下がりを遅延させるものであればよい。例えば、第１の遅延回路から出力される第１出力信号や第２の遅延回路から出力される第２出力信号が入力パルス信号に応じてハイレベルからローレベルへと変化するような構成とすることもできる。
【図面の簡単な説明】
【００３５】
【図１】本発明の実施の形態における遅延パルス発生回路の基本構成を示すブロック図である。
【図２】本発明の実施の形態における遅延パルス発生回路の構成例を示す図である。
【図３】本発明の実施の形態における遅延パルス発生回路の作用を説明するタイミングチャートである。
【符号の説明】
【００３６】
１０  第１スイッチング素子、１２  第１遅延部、１４  第１比較器、１６  第２スイッチング素子、１８  第２遅延部、２０  第２比較器、２２  反転素子、２４  アンド素子、１００  遅延パルス発生回路、１０２  第１の遅延回路、１０４  第２の遅延回路。
【図１】
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【図２】
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【図３】
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