(57)【要約】【課題】    被測定デバイスの試験を複数のピンカードにまたがって行う場合でも、高速に試験を行うことができる半導体試験装置を提供する。【解決手段】      テストシーケンスを制御するテスタコントローラと、このテスタコントローラに制御バスを介して接続された複数のピンカードとを備え、前記テスタコントローラの命令に基づいて被測定デバイスを測定する半導体試験装置において、  複数の前記ピンカードは、前記テスタコントローラの制御とは独立して前記制御バスを介してバス制御を行うバススケジュール管理部を備える。【選択図】                    図２
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【特許請求の範囲】
【請求項１】
テストシーケンスを制御するテスタコントローラと、このテスタコントローラに制御バスを介して接続された複数のピンカードとを備え、前記テスタコントローラの命令に基づいて被測定デバイスを測定する半導体試験装置において、
複数の前記ピンカードは、前記テスタコントローラの制御とは独立して前記制御バスを介してバス制御を行うバススケジュール管理部を備えることを特徴とする半導体試験装置。
【請求項２】
前記バススケジュール管理部は、
複数の前記ピンカード間でバスイネーブルとなる状態が各ステートに対して排他的に設定されるように管理することを特徴とする請求項１記載の半導体試験装置。
【請求項３】
前記バススケジュール管理部は、
複数の前記ピンカード間でバスイネーブルとなる状態が各ステートに対して排他的に設定されるように時分割又はビット分割により管理することを特徴とする請求項２記載の半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の被測定デバイスを並列に試験する半導体試験装置に関し、特に被測定デバイスの試験を複数のピンカードにまたがって行う場合でも、高速に試験を行うことができる半導体試験装置に関する。
【背景技術】
【０００２】
一般に、半導体試験装置（テスタ）は、被測定デバイス（以下ＤＵＴともいう）であるＩＣ、ＬＳＩ等に試験信号を与えることにより得られるＤＵＴの出力に基づき、ＤＵＴの良否の判定を行なうものである。このような半導体試験装置に関連する先行技術文献には次のようなものがある。
【０００３】
【特許文献１】特開２００５―３２１２３８号公報
【０００４】
ところで、このようなテスタは試験時間を短縮するため、複数のピンカードによって複数のＤＵＴを並列に測定することが行われている。ここで、テスタが並列にＤＵＴの測定を行なえる数は、テスタが備えている総測定ピンとＤＵＴの測定ピン数で決定される。すなわち、１つのＤＵＴを測定するために必要な測定ピン数に対し、テスタが備えている総測定ピン数を、必要数で分割した数が同時に試験できる数となる。
【０００５】
例として、テスタが測定ピンを1024ピン分実装している場合、１つのＤＵＴあたり測定ピンを32ピン必要とすると、
1024÷32= 32個、
同時に並列測定できる。
【０００６】
また、一般的なテスタは、１枚の基板に数十ピン単位で測定ピンを実装する基板（以降、ピンカードと呼ぶ）が、多数枚実装されて数千単位の測定ピンを持つテスタを構成する。その場合、一つのＤＵＴに接続されるピンが、一枚のピンカードで済む場合もあれば、複数枚のピンカードが必要となる場合もある。
【０００７】
以下、図６を参照して、複数のＤＵＴを並列に試験するためのテスタの構成例を説明する。ピンカード１の構成を説明する。ＢＵＳ Ｉ／Ｆ（バスインターフェース）１０は制御バス６０を介して入出力される信号をローカルバス１１に受け渡すインターフェースである。
【０００８】
パターン発生部１２は、ＤＵＴ１６１に出力する種々のパターンを発生させる。ドライバ１２１、１２２、及び１２３は駆動回路である。また、これらのドライバはパターン発生部１２で発生されたパターンをＤＵＴ１６１、１６２、及び１６３に出力する。
【０００９】
比較回路１３には、パターン発生部１２で発生したパターンと共に、ＤＵＴ１６１から出力されたパターンがコンパレータ１３１を介して入力される。同様に、比較回路１４には、パターン発生部１２で発生したパターンと共に、ＤＵＴ１６２から出力されたパターンがコンパレータ１４１を介して入力される。また、比較回路１５には、パターン発生部１２で発生したパターンと共に、ＤＵＴ１６３から出力されたパターンがコンパレータ１５１を介して入力される。ピンカード２及びピンカード３の構成についてはピンカード１と同様の構成からなるので説明を省略する。
【００１０】
テスタコントローラ５０には、テストシーケンス制御部５１とＢＵＳ Ｉ／Ｆ５２が含まれる。テストシーケンス制御部５１はテスタ全体のテストシーケンスを制御する。ＢＵＳ Ｉ／Ｆ５２は制御ＢＵＳ６０を介して各ピンカードに実装されたＢＵＳ Ｉ／Ｆと信号のやりとりを行う。
【００１１】
この図６の構成のように、測定対象のＤＵＴが、一つのドライバにつき一つのコンパレータを必要とする場合、１枚のピンカードで３個のＤＵＴを測定できることになる。この場合、一枚のピンカードで完結した状態で試験結果を得ることができる。すなわち、１つのＤＵＴの試験結果を、他スロットの測定ピンの試験結果と合わせてみる必要がない。
【００１２】
次に、図７を参照して、ＤＵＴの測定ピンが２枚のピンカードにまたがって接続される場合のブロック図を示す。図７は、６個のドライバと６個のコンパレータを必要とするＤＵＴ１６４を測定する場合の構成例である。この場合、試験結果のPass/Failを判定する場合、隣のピンカードの結果と合わせて初めて判る。つまり、一つのピンカードでＤＵＴの測定が完結しない。
【００１３】
通常、隣のピンカードの情報を得るには、制御バス６０を用いてバス通信を行い、情報を得なければならない。この場合、位相やレイテンシ（テストシーケンス制御部５１がデータの転送を要求してから、実際にデータが転送されてくるまでの遅延時間をいう。）が問題となる。
【００１４】
例として図８を参照して、制御バス６０のタイミングチャートを示す。制御信号として、各カードを認識するためのアドレスストローブ信号（ADD_stb）や、データをバスに出力する制御信号であるデータストローブ信号(Data_stb) によって制御される。
【００１５】
テスタコントローラ５０で特定のカードの情報を取得する場合、アドレスを指定する時間等（Ｔａｄ）が必要となり、これがオーバーヘッドとして掛かるため、ＤＵＴの測定により多くのピンカードを必要とする場合には測定時間が遅延する。
【００１６】
このように、従来のテスタでは、ＤＵＴの測定に複数のピンカードが必要となる場合には、テスタコントローラ５０が各ピンカードで測定された情報を一旦取り込む場合があった。
【発明の開示】
【発明が解決しようとする課題】
【００１７】
一般に、テスト条件が試験中に変わらないような場合には、全ての試験が終了してから、ＤＵＴ毎の測定結果をテスタコントローラ５０に取り込めば足りる。
【００１８】
しかし、一つのＤＵＴを測定する場合でも、他ピンの判定結果からテスト条件を逐次変更しなければならないテストプログラムの場合、テストシーケンスを制御しているテスタコントローラ５０にテスト情報を全て取り込んで、この情報に基づいてテスタコントローラ５０が次のテスト条件を決定しなければならない。
【００１９】
また、他のＤＵＴの判定結果からテスト条件を逐次変更しなければならないようなテストプログラムの場合も、同様にテスタコントローラ５０にテスト情報を全て取り込まなければならない。
【００２０】
さらに、テスタコントローラ５０がテスト情報を取り込む必要がない場合でも、ピンカード間で、テスト情報をやり取りする場合は、テスタコントローラ５０が仲介し、制御バス６０を介して行う必要がある。
【００２１】
いずれの場合も、図８のタイミングチャートで示したように、取り込むべきピンカードのアドレスを設定する時間（Tad）がオーバーヘッドとして必要となるため、試験結果の転送時間が長くなり、測定時間の増大を引き起こし、テストのスループットを悪化させる。
【００２２】
次に、テスト例を用いて問題点を説明する。このテストの判定は、ＤＵＴ毎にピンカード内で行われるものとする。図９は、ＤＵＴ個別のテストの状態遷移である。まず、テスト条件の設定がなされ（S1）、パワーオンされる（S2）。
【００２３】
そして、テスト１（S3）のところまで状態が進み、次ステップのS4のところで判定した結果、S41へ進む必要が生じた場合を考える。この場合、図６のように同一ＤＵＴの測定に複数のピンカードを必要としない場合には、この一つのピンカード内で判定結果を集約することが出来るため、制御バス６０を介すことなく各ピンカードが同時に次のステップに進むことが出来る。
【００２４】
しかし、図７のように２枚のピンカードを用いて一つのＤＵＴを測定する場合、ピンカード２側の情報をピンカード１側に転送しピンカード１で判定を行う。すなわち、他のピンカードの情報に基づいて試験を行う場合、制御バス６０を使用してデータを集める必要がある。
【００２５】
しかも、通常は図７に示したようにピンカードが２枚からなる構成ではなく、数十枚からなるため、テスタコントローラ５０を介してバス制御を行っていてはスループットが低下する。
【００２６】
本発明は、これらの問題点に鑑みてなされたものであり、被測定デバイスの試験を複数のピンカードにまたがって行う場合でも、高速に試験を行うことができる半導体試験装置を提供することを目的とする。
【課題を解決するための手段】
【００２７】
この様な課題を達成するために請求項１記載の発明は、
テストシーケンスを制御するテスタコントローラと、このテスタコントローラに制御バスを介して接続された複数のピンカードとを備え、前記テスタコントローラの命令に基づいて被測定デバイスを測定する半導体試験装置において、
複数の前記ピンカードは、前記テスタコントローラの制御とは独立して前記制御バスを介してバス制御を行うバススケジュール管理部を備えることを特徴とする半導体試験装置。
【００２８】
請求項２記載の発明は、請求項１記載の半導体試験装置において、
前記バススケジュール管理部が、
複数の前記ピンカード間でバスイネーブルとなる状態が各ステートに対して排他的に設定する。
【００２９】
請求項３記載の発明は、請求項２記載の半導体試験装置において、
前記バススケジュール管理部が、
複数の前記ピンカード間でバスイネーブルとなる状態が各ステートに対して排他的に設定されるように時分割又はビット分割により管理する。
【発明の効果】
【００３０】
本発明では次のような効果がある。各ピンカードの間でバスイネーブルとなる状態が各ステートに対して排他的に設定するバススケジュール管理部を備えたので、予め決められたシーケンスに則してデータのやり取りをする場合、相手先のアドレスを指定するオーバーヘッドが減り、高速にデータのやり取りができる。
【発明を実施するための最良の形態】
【００３１】
以下、図１を参照して本発明のピンカードのブロック図を説明する。ただし、図６と同様の構成については同一の符号を付して説明を省略する。
【００３２】
バススケジュール管理部１７は、新たに追加された構成であり、バススケジュールを管理するものである。また、このバススケジュール管理部１７は、以下の２つの役割を担う。第１に、制御バス６０に対しアクセスするタイミングをカード毎に独立して制御する。第２に、テスタコントローラ５０及びテストパターン発生部１２から出力される制御信号に基づいて各ピンカード間の同期を取る。
【００３３】
図２はバススケジュール管理部１７とＢＵＳ Ｉ／Ｆ１０の構成図である。ＢＵＳ Ｉ／Ｆ１０は、テスタコントローラ５０から出力されるテストシーケンスステート番地１７５を、バストランシーバ１０１を介してバス制御回路の制御でバススケジュール管理部１７に転送する他、後述するルックアップテーブル１７３から出力されたＢＵＳ＿Ｅｎ（バスイネーブル）１７４を制御バス６０に出力する。
【００３４】
メモリ１７１はテスタコントローラ５０から与えられるテストシーケンスステート番地１７５が記憶される。バス・イネーブルステートマシーン１７２はバスの制御に用いられる。
【００３５】
次に、動作を説明する。まず、図９に示すようなテストシーケンスで試験が行われるとする。テスタコントローラ５０は、図９に示すようなテストシーケンスの状態を、制御バス６０を用いて制御する。具体的には、各テストの状態を示すテストシーケンスステート番地１７５を各ピンカードへ送る。各ピンカードでは、この信号をＢＵＳ Ｉ／Ｆ１０で受信し、バススケジュール管理部１７へ転送する。
【００３６】
バススケジュール管理部１７は、メモリ１７１の記憶内容に基づいて、BUS_act１７６を出力し、バス・イネーブルステートマシーン１７２を動作させる。ここで、図９のテスト状態のうち、制御バス６０を用いてデータをやり取りする状態は、S4とS6の判定時である。この条件を、メモリ１７１にプログラムしておく。
【００３７】
図３（Ａ）はメモリ１７１にプログラムした例である。図の中で、斜線が入った位置（S4とS6）にアクセスされると、制御バス６０を使用して、図３（Ｂ）のようにデータがやり取りできる状態であることを意味する信号BUS_act（図３（Ｂ）の符号５００）を出力する。
【００３８】
バス・イネーブルステートマシーン１７２は、このBUS_act信号を受けてステートが動作する。この例では、判りやすいようにバスイネーブル番地（図３（Ｂ）の符号５０１）が状態sbe0からsbe8までインクリメントされる例を示す。
【００３９】
図４はピンカード毎に実装されたルックアップテーブル１７３の例であり、この中に、制御バス６０に対するバスアクセスのタイミングをプログラムする。この例では、ピンカード１、２、及び３の間でバスがぶつからないように、バスイネーブルとなる状態が各ステート（sbe0からsbe8）に対して排他的に設定してある。このため、図３（Ｂ）のタイミングチャートで明らかなように、各ピンカードのBUS_En信号（図３（Ｂ）の符号５０２）が排他的にアサートされている。
【００４０】
このように、バススケジュール管理部１７が各ピンカードの間でバスがぶつからないように制御するので、予め決められたシーケンスに則してデータのやり取りをする場合、相手先のアドレスを指定するオーバーヘッドが減り、高速にデータのやり取りができる。
【００４１】
次に、本発明の応用例を説明する。一般的に、バスを使用する場合時分割で行うが、本発明では、バススケジュール管理部１７が個々のピンカードで独立にルックアップテーブル１７３の状態を設定できることを利用して、バスをビット分割にして使用する例を示す。図５はバスをビット分割した場合の構成例である。ただし、ハードウェア的な構成としては、図５は図１と同様なので説明を省略する。
【００４２】
ビット分割のやり方としては、テストシーケンスコントローラー５０で設定されるテストシーケンスステート番地１７５によってバスのアクセスタイミングを設定する。したがって、予めビット毎に接続先を決めておくのでバスアクセス時には相互接続が可能となる。図５においては、黒塗りの四角形の端子同士が接続されデータを個別にやり取り可能であるとする。
【００４３】
このようなバスをビット分割方法は、データをやり取りする総データ量が少なく、かつ接続相手の組み合わせが多い場合などに有効であり、相手先のアドレスを指定するオーバーヘッドが減り、高速にデータのやり取りができる。
【図面の簡単な説明】
【００４４】
【図１】本発明のピンカードの構成図である。
【図２】バススケジュール管理部とＢＵＳ  Ｉ／Ｆの詳細構成図である。
【図３】本発明のタイミングチャートである。
【図４】各ピンカードのルックアップテーブルの内容である。
【図５】本発明の応用例の構成図である。
【図６】従来の並列測定を行う半導体試験装置の構成図である。
【図７】ＤＵＴの測定ピンが複数のピンカードにまたがる場合の半導体試験装置の構成図である。
【図８】制御バスのタイミングチャートである。
【図９】ＤＵＴのテストの状態遷移図である。
【符号の説明】
【００４５】
１        ピンカード
１０      ＢＵＳ  Ｉ／Ｆ
１１      ローカルバス
１２      パターン発生部
１３      比較回路
１４      比較回路
１５      比較回路
１７      ＢＵＳスケジュール管理部
６０      制御バス
１０１    バストランシーバ
１２１    ドライバ
１２２    ドライバ
１２３    ドライバ
１３１    コンパレータ
１４１    コンパレータ
１５１    コンパレータ
１７１    メモリ
１７２    バス・イネーブルステートマシーン
１７３    ルックアップテーブル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2009257959.tif 000010
【図９】
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