(57)【要約】      （修正有）【課題】生産性が向上されたテスト装置を提供する。【解決手段】テスト装置は、第１テストアクティブ領域２１０と、第１テストアクティブ領域と他方向に離隔され、一方向に延長されて形成された第２テストアクティブ領域と、複数のテストゲートライン２３０と、テストゲートラインに隣接して第１および第２テストアクティブ領域上に形成された複数のテストコンタクト２４０と、第１テストアクティブ領域に形成されたテストコンタクトと第２テストアクティブ領域に形成されたテストコンタクトを一対ずつ電気的に接続する複数の接続アクティブ領域２１２と、第１テストアクティブ領域または第２テストアクティブ領域上に隣接して形成された２つのテストコンタクトをそれぞれ電気的に接続する複数の金属配線２７０とを含み、複数のテストコンタクトを電気的に接続するオープンコンタクトチェーンが形成される。【選択図】図３Ａ
2009044159.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に一方向に延長されて形成された第１テストアクティブ領域と、
前記第１テストアクティブ領域と離隔され、前記一方向に延長されて形成された第２テストアクティブ領域と、
前記第１テストアクティブ領域または第２テストアクティブ領域を他方向に横切って形成された複数のテストゲートラインと、
前記第１および第２テストアクティブ領域および前記複数のテストゲートラインのうち少なくとも一つの上に形成された複数のテストコンタクトと、
前記テストコンタクトと電気的に接続される複数の導電領域および複数の導電配線と、を含み、
前記複数の導電領域および前記複数の導電配線と前記複数のテストコンタクトとが電気的に接続されることにより、オープンコンタクトチェーンが形成される、テスト装置。
【請求項２】
前記複数のテストコンタクトは、前記テストゲートラインに隣接して前記第１および第２アクティブ領域に形成され、
前記複数の導電領域は、前記第１及び第２テストアクティブ領域を接続し、前記第１テストアクティブ領域に形成されたテストコンタクトと前記第２アクティブ領域に形成されたテストコンタクトを電気的に接続し、
前記複数の導線配線は、前記第１テストアクティブ領域または前記第２テストアクティブ領域情に互い隣接して形成された２つのテストコンタクトを電気的に接続する、請求項１に記載のテスト装置
【請求項３】
前記オープンコンタクトチェーンは、前記複数のテストコンタクトがコンタクトオープンであるか否かをテストする、請求項２に記載のテスト装置。
【請求項４】
前記第１および第２テストアクティブ領域は、前記複数のテストゲートラインによって複数の領域に区分され、
前記テストゲートラインによって分離されたそれぞれの領域上にシリサイド領域が形成されている、請求項２に記載のテスト装置。
【請求項５】
前記第１および第２アクティブ領域は、導電型がＮ型のアクティブ領域である、請求項４に記載のテスト装置。
【請求項６】
前記接続アクティブ領域上にシリサイド領域が形成されている、請求項２に記載のテスト装置。
【請求項７】
前記複数のテストゲートラインのそれぞれは、前記第１テストアクティブ領域または第２テストアクティブ領域のいずれか１つを選択的に横切る、請求項２に記載のテスト装置。
【請求項８】
前記オープンコンタクトチェーンの一側端に接続された入力パッドおよび前記オープンコンタクトチェーンの他側端に接続された出力パッドをさらに含む、請求項２に記載のテスト装置。
【請求項９】
前記半導体基板上にスタティックメモリセル領域およびスタティックメモリテスト領域が定義され、
前記第１および第２テストアクティブ領域と、前記テストゲートラインと、前記テストコンタクトと、前記接続アクティブ領域と、前記金属配線と、は前記スタティックメモリテスト領域に形成されている、請求項２に記載のテスト装置。
【請求項１０】
前記第１および第２アクティブ領域と、前記複数のゲートラインと、前記複数のコンタクトと、が前記スタティックメモリセル領域上に形成され、
前記第１および第２テストアクティブ領域は、前記第１および第２アクティブ領域に対応し、前記テストゲートラインは、前記ゲートラインに対応し、前記テストコンタクトは、前記コンタクトに対応して形成される、請求項９に記載のテスト装置。
【請求項１１】
前記複数のテストゲートラインは、一方向に並列に形成され、上部にテストコンタクトが形成され、
前記複数の導電領域は、前記テストゲートラインを隣接した一対ずつ電気的に接続し、
前記導電配線は、前記接続ゲートラインによって接続されたそれぞれの前記テストゲートライン上の前記テストコンタクトと前記接続ゲートラインの反対側に隣接した前記テストコンタクトとを接続する、請求項１に記載のテスト装置。
【請求項１２】
前記オープンコンタクトチェーンは、前記複数のテストコンタクトがコンタクトオープンであるか否かをテストする、請求項１１に記載のテスト装置。
【請求項１３】
前記オープンコンタクトチェーンの一側端に接続された入力パッドおよび前記オープンコンタクトチェーンの他側端に接続された出力パッドをさらに含む、請求項１１に記載のテスト装置。
【請求項１４】
前記半導体基板上にスタティックメモリセル領域およびスタティックメモリテスト領域が定義され、
前記テストゲートライン、前記接続ゲートラインおよび前記導電配線は、スタティックメモリテスト領域に形成されている、請求項１１に記載のテスト装置。
【請求項１５】
ゲートラインと、前記ゲートライン上に形成された複数のコンタクトとが、前記セル領域に含まれており、
前記テストゲートラインは、前記ゲートラインに対応し、前記テストコンタクトは、前記コンタクトに対応して形成されている、請求項１４に記載のテスト装置。
【請求項１６】
半導体基板上に離隔されて形成された複数の導電領域と、
前記複数の導電領域のそれぞれの上に形成された複数のコンタクトと、
前記複数の導電領域を２つずつ電気的に接続する１つ以上の接続領域と、
電気的に互いに非接触の前記複数の導電領域上に形成された前記複数のコンタクトを２つずつ電気的に接続してオープンコンタクトチェーンが形成されるための１つ以上の導電配線と、を含み、
前記導電領域および前記コンタクトは、テストするセル領域の構造と同様に形成されている、スタティックメモリ用テスト装置。
【請求項１７】
前記導電領域および前記接続領域は、アクティブ領域上に形成されたシリサイド領域である、請求項１６に記載のスタティックメモリ用テスト装置。
【請求項１８】
前記アクティブ領域は、導電型がＮ型のアクティブ領域である、請求項１７に記載のスタティックメモリ用テスト装置。
【請求項１９】
前記導電領域および前記接続領域は、ポリシリコンである、請求項１６に記載のスタティックメモリ用テスト装置。
【請求項２０】
前記導電領域は、ゲートラインである、請求項１６に記載のスタティックメモリ用テスト装置。
【請求項２１】
前記オープンコンタクトチェーンの一側端に接続された入力パッドおよび前記オープンコンタクトチェーンの他側端に接続された出力パッドをさらに含む、請求項１６に記載のスタティックメモリ用テスト装置。
【請求項２２】
請求項１に記載のテスト装置を有し、
セル領域およびテスト領域が定義された半導体基板と、
前記セル領域上に形成された第１および第２アクティブ領域と、
前記第１アクティブ領域または第２アクティブ領域上に形成された複数のゲートラインと、
前記第１および第２アクティブ領域および前記ゲート領域の少なくとも１つの上に形成された複数のコンタクトと、を含む、半導体集積回路装置。
【請求項２３】
前記第１および第２アクティブ領域は、前記セル領域上に並列に形成され、
前記複数のコンタクトは、前記ゲートラインおよび前記第１および第２アクティブ領域上に形成され、
前記第１および第２テストアクティブ領域は、テスト領域上に形成された前記セル領域上の前記第１および第２アクティブ領域に対応して形成され、
前記複数のテストゲートラインは、前記第１および第２テストアクティブ領域上に形成された前記ゲートラインと対応して形成され、
前記複数のテストコンタクトは、前記第１および第２アクティブ領域上に形成された前記コンタクトと対応して形成され、
前記複数の導電領域は、前記第１および第２テストアクティブ領域を接続し、前記第１テストアクティブ領域に形成されたテストコンタクトと、前記第２テストアクティブ領域に形成されたテストコンタクトを一対ずつ電気的接続し、
前記導電配線は、第１テストアクティブ領域または、第２テストアクティブ領域上に隣接して形成されたテストコンタクトを２つずつ電気的に接続する、請求項２２に記載の半導体集積回路装置。
【請求項２４】
前記第１および第２アクティブ領域上と、前記第１および第２テストアクティブ領域上と、前記接続アクティブ上と、にシリサイド領域が形成されている、請求項２３に記載の半導体集積回路装置。
【請求項２５】
前記複数のゲートラインは、前記セル領域上に一方向に並列に形成され、
前記複数のコンタクトは、前記複数のゲートライン上に形成され、
前記複数のテストゲートラインは、前記テスト領域上に形成され、前記複数のゲートラインと対応して形成され、
前記複数のコンタクトは、前記テストゲートライン上に形成された複数のテストコンタクトに対応して形成され、
前記複数の導電領域は、互いに隣接する前記テストゲートラインを一対ずつ電気的に接続する１つ以上の接続ゲートラインであり、
前記複数の導電領域は、前記接続ゲートラインによって接続されたそれぞれの前記テストゲートライン上の前記テストコンタクトと、前記接続ゲートラインの反対側に隣接した前記テストコンタクトとを接続する、請求項２２に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はスタティックメモリ素子に関し、より詳細には生産性が向上したスタティックメモリ素子に関するものである。
【背景技術】
【０００２】
スタティックＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：ＳＲＡＭ）は、ダイナミックＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：ＤＲＡＭ）に比べてメモリ容量の面では劣るが、動作速度が速いという長所を有する。したがって、高速の動作が要求されるコンピュータのキャッシュメモリ、携帯用電子製品などに広く使用されている。
【０００３】
スタティックメモリセルは、薄膜トランジスタセル（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ  ｃｅｌｌ：ＴＦＴ  ｃｅｌｌ）、完全ＣＭＯＳセル（Ｆｕｌｌ  Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｃｅｌｌ：ＦＣＭＯＳ  ｃｅｌｌ）などに分類される。完全ＣＭＯＳセルはラッチを構成する複数のプルアップトランジスタおよびプルダウントランジスタと、前記ラッチにアクセスするための複数のパストランジスタと、を含む。
【０００４】
一方、半導体メモリ素子が集積化されることによって、メモリセルのサイズがますます小さくなっており、メモリセルのサイズが小さくなるにつれ、金属コンタクトのサイズもまた小さくなってきている。コンタクトのサイズが小さくなることによってコンタクトを正確にパターニングすることが困難になり、コンタクト形成不良が増加している。したがって、コンタクトが正しく形成され、上部領域と下部領域を電気的に接続させるか否か（コンタクトオープンの可否）を確認してテストすることは重要なテストの１つである。
【０００５】
スタティックメモリ素子において、コンタクトオープンになっているか否かをテストする方法の１つで電子ビームを使用する方法がある。しかし、電子ビームを使用する方法の場合、長い時間が必要とされて生産性が大きく落ちるとともに、電子ビーム設備の不安定性によるノイズの問題がある。
【０００６】
一方、スタティックメモリ素子において、コンタクトオープンなれているか否かをテストする他の方法には、テストするためのテスト素子を別に形成するという方法がある。このような方法では、テスト素子と実際のセル素子の構造とが異なるため、セル素子がコンタクトオープンされているか否かをテスト素子が正確に反映することができない。したがって、テスト素子のテストコンタクトがオープンされていたとしてもセル素子のコンタクトがオープンされていないか、反対にテスト素子のテストコンタクトがオープンされていないのに対してセル素子のコンタクトがオープンされている場合が生じうる。その結果、テストの正確性が落ちて生産性が低下しうる。
【特許文献１】韓国公開特許第２００６−０８６７５６号公報（図面３）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明が解決しようとする課題は、生産性が向上したテスト装置を提供することにある。
【０００８】
本発明が解決しようとするその他の課題は、生産性が向上したスタティックメモリ用テスト装置を提供することにある。
【０００９】
本発明が解決しようとする別の課題は、生産性が向上した半導体集積回路装置を提供することにある。
【００１０】
本発明が解決しようとする課題は以上で言及した課題に制限されず、言及されていないまた他の課題は以下の記載から当業者に明確に理解できるであろう。
【課題を解決するための手段】
【００１１】
前記課題を達成するためになされた本発明の一実施形態によるテスト装置は、半導体基板上に一方向に延長されて形成された第１テストアクティブ領域と、前記第１テストアクティブ領域と他方向に離隔され、前記一方向に延長されて形成された第２テストアクティブ領域と、前記第１テストアクティブ領域または第２テストアクティブ領域を他方向に横切って形成された複数のテストゲートラインと、前記テストゲートラインに隣接して前記第１および第２テストアクティブ領域上に形成された複数のテストコンタクトと、前記第１および第２テストアクティブ領域を接続することにより、前記第１テストアクティブ領域に形成されたテストコンタクトと前記第２テストアクティブ領域に形成されたテストコンタクトを一対ずつ電気的に接続する複数の接続アクティブ領域と、前記第１テストアクティブ領域または第２テストアクティブ領域上に隣接して形成された２つのテストコンタクトを電気的にそれぞれ接続する複数の金属配線と、を含み、前記複数のテストコンタクトが電気的に接続されることにより、オープンコンタクトチェーンが形成される。
【００１２】
前記課題を達成するためになされた本発明の他の実施形態によるテスト装置は、上部にテストコンタクトが形成され、一方向に並列に形成された複数のテストゲートラインと、互いに隣接する前記テストゲートラインを一対ずつ電気的に接続する１つ以上の接続ゲートラインと、前記接続ゲートラインによって接続されたそれぞれの前記テストゲートライン上の前記テストコンタクトと前記接続ゲートラインの反対側に隣接した前記テストコンタクトとを接続する金属配線と、を含み、前記複数のテストゲートライン上のテストコンタクトが電気的に接続されてオープンコンタクトチェーンが形成される。
【００１３】
前記その他の課題を達成するためになされた本発明の一実施形態によるスタティックメモリ用テスト装置は、半導体基板上に離隔されて形成された複数の導電領域と、前記複数の導電領域のそれぞれの上に形成された複数のコンタクトと、前記複数の導電領域を２つずつ電気的に接続する１つ以上の接続領域と、電気的に互いに非接触の前記複数の導電領域上に形成された前記複数のコンタクトを２つずつ電気的に接続してオープンコンタクトチェーンが形成されるための１つ以上の金属配線と、を含み、前記導電領域および前記コンタクトはテストするセル領域の構造と同様に形成される。
【００１４】
前記別の課題を達成するためになされた本発明の他の実施形態による半導体集積回路装置は、セル領域およびテスト領域が定義された半導体基板と、前記セル領域上に一方向に延長され、他方向に互いに離隔されて並列に形成された第１および第２アクティブ領域と、前記第１アクティブ領域または第２アクティブ領域を他方向に横切って形成された複数のゲートラインと、前記ゲートラインに隣接して前記第１および第２アクティブ領域上に形成された複数のコンタクトと、前記セル領域上の前記第１および第２アクティブ領域に対応して前記テスト領域上に形成された第１および第２テストアクティブ領域と、前記ゲートラインに対応して前記第１および第２テストアクティブ領域上に形成された複数のテストゲートラインと、前記コンタクトに対応して前記第１および第２テストアクティブ領域上に形成された複数のテストコンタクトと、前記第１および第２テストアクティブ領域を接続することにより、前記第１テストアクティブ領域に形成されたテストコンタクトと前記第２テストアクティブ領域に形成されたテストコンタクトとを一対ずつ電気的に接続する複数の接続アクティブ領域と、前記第１テストアクティブ領域または第２テストアクティブ領域上に隣接して形成されたテストコンタクトを２つずつ電気的に接続する金属配線と、を含み、前記複数のテストコンタクトが電気的に接続されてコンタクトチェーンが形成される。
【００１５】
前記別の課題を達成するためになされた本発明の他の実施形態による半導体集積回路装置は、セル領域およびテスト領域が定義された半導体基板と、前記セル領域上に一方向に並列に形成された複数のゲートラインと、それぞれの前記ゲートライン上に形成された複数のコンタクトと、前記複数のゲートラインに対応して前記テスト領域上に形成された複数のテストゲートラインと、前記複数のコンタクトに対応して前記テストゲートライン上に形成された複数のテストコンタクトと、互いに隣接する前記テストゲートラインを一対ずつ電気的に接続する１つ以上の接続ゲートラインと、前記接続ゲートラインによって接続されたそれぞれの前記テストゲートライン上の前記テストコンタクトと前記接続ゲートの反対側に隣接した前記テストコンタクトと接続する金属配線と、を含み、前記複数のテストゲートライン上のテストコンタクトを電気的に接続するオープンコンタクトチェーンが形成される。
【００１６】
本発明のその他具体的な事項は詳細な説明および図に含まれている。
【発明の効果】
【００１７】
上述したようなスタティックメモリ素子は、次のような効果を奏する。
【００１８】
スタティックメモリ素子で複数のテストコンタクトを電気的に接続するオープンコンタクトチェーンを形成することができる。すなわち、複数のテストコンタクトが正常にオープンされたか否かをより容易にテストすることができ、生産性を向上させることができる。
【００１９】
また、本発明の一実施形態によるスタティックメモリ素子のテスト領域のテストコンタクトは、セル領域のコンタクトと対応するように形成される。したがって、テストコンタクトがオープンされているか否かは、セル領域のコンタクトがオープンされているか否かをより正確に反映させることができる。すなわち、より正確なテストを実行することができるため、生産性を向上させることができる。
【発明を実施するための最良の形態】
【００２０】
本発明の利点および特徴、並びにそれらを達成する方法は添付される図面と共に後述する実施形態を参照することによって明確になる。しかし、本発明の目的は、以下で開示される実施形態に限定されず、相異なる多様な形態によっても達成可能である。したがって、以下の本実施形態は単に、本発明の開示を完全なものとし、当業者に本発明の範囲を認識させるために提供するものである。すなわち、本発明の範囲はあくまで、請求項に記載された発明によってのみ規定される。なお、いくつかの実施形態において、公知の工程、段階、構造及び技術は、本発明が不明瞭に解釈されるのを避けるために、説明を省略する。
【００２１】
１つの素子が他の素子と「接続された」または「カップリングされた」と参照されるときは、他の素子と直接連結またはカップリングされる場合、あるいは中間に他の素子を介在させた場合のすべてを含む。これに対し、１つの素子が異なる素子と「直接接続された」または「直接カップリングされた」で参照されるときは、中間に他の素子を介在させないことを表す。明細書全体にかけて、同一参照符号は同一構成要素を参照する。「および／または」は言及されたアイテムの各々および１つ以上のすべての組み合わせを含む。
【００２２】
第１、第２などが、多様な素子、構成要素および／またはセクションを説明するために使用される。しかしながら、これらの素子、構成要素および／またはセクションは、これらの用語によって制限されないことはもちろんである。これらの用語は単に１つの素子、構成要素、またはセクションを他の素子、構成要素またはセクションと区別するために使用されるものである。したがって、以下で言及される第１素子、第１構成要素、または第１セクションは、本発明の技術的思想内で第２素子、第２構成要素、または第２セクションであり得ることはもちろんである。
【００２３】
本明細書で使用された用語は、実施形態を説明するためであり、本発明を制限しようとするものではない。本明細書において単数形は、文言で特別に言及しない限り複数形も含む。明細書で使用される「含む」および／または「含む」は言及した構成要素、段階、動作および／または素子は１つ以上の他の構成要素、段階、動作および／または素子の存在または追加を排除しない。
【００２４】
他に定義されなければ、本明細書で使用されるすべての用語（技術および科学的用語を含む）は、本発明が属する技術分野で通常の知識を有する者に共通に理解されうる意味において使用されるものである。また、一般的に使用される辞典に定義されている用語は、明確に特別に定義されていない限り理想的にまたは過度に解釈されない。
【００２５】
空間的に相対的な用語である「下に」、「下」、「下部」、「上」、「上部」などは図面に示されているように１つの素子、または構成要素と他の素子、または構成要素との相関関係を容易に記述するために使用され得る。空間的に相対的な用語は、図面に示されている方向に加えて使用時、または動作時素子の互いに異なる方向を含む用語と理解しなければならない。例えば、図面に示されている素子を逆さにするならば、他の素子の「下」または「下に」と説明された素子は他の素子の「上」に置くことができる。したがって、例示的な用語である「下」は下と上の方向のすべてを含み得る。素子は、他の方向にも配向され得、これに伴い空間的に相対的な用語は配向により解釈されうる。
【００２６】
以下、図１から図４を参照して本発明の一実施形態によるスタティックメモリ素子の構造について詳細に説明する。本発明の一実施形態によるスタティックメモリ素子は半導体基板上に定義されたセル領域およびテスト領域を含む。
【００２７】
図１は本発明の一実施形態による半導体集積回路装置のスタティックメモリセルの回路図である。
【００２８】
図１を参照すると、本発明の一実施形態によるスタティックメモリ素子は、セル領域に形成されたスタティックメモリセルを含み、スタティックメモリセルは、ラッチを構成する複数のプルアップトランジスタＰＵ１，ＰＵ２と、プルダウントランジスタＰＤ１，ＰＤ２と、前記ラッチにアクセスするための複数のパストランジスタＰＳ１，ＰＳ２と、を含む。
【００２９】
スタティックメモリセルの単位セルは、第１および第２パストランジスタＰＳ１，ＰＳ２、第１および第２プルダウントランジスタＰＤ１，ＰＤ２および第１および第２プルアップトランジスタＰＵ１，ＰＵ２を具備する。ここで、第１および第２パストランジスタＰＳ１，ＰＳ２、第１および第２プルダウントランジスタＰＤ１，ＰＤ２はＮＭＯＳトランジスタであり、第１および第２プルアップトランジスタＰＵ１，ＰＵ２はＰＭＯＳトランジスタである。
【００３０】
第１および第２プルダウントランジスタＰＤ１，ＰＤ２のソースは、接地ライン（ＶＳＳ）に接続され、第１および第２プルアップトランジスタＰＵ１，ＰＵ２のソースは電源ライン（ＶＤＤ）に接続される。
【００３１】
また、ＮＭＯＳトランジスタから成る第１プルダウントランジスタＰＤ１とＰＭＯＳトランジスタから成る第１プルアップトランジスタＰＵ１とが、第１インバータ（ｉｎｖｅｒｔｅｒ）を構成し、ＮＭＯＳトランジスタから成る第２プルダウントランジスタＰＤ２とＰＭＯＳトランジスタから成る第２プルアップトランジスタＰＵ２とが、第２インバータを構成する。
【００３２】
第１および第２インバータの出力端子は、第１パストランジスタＰＳ１と第２パストランジスタＰＳ２のソースとに接続される。また第１および第２インバータは、１つのラッチ回路を構成するため、入力端子と出力端子とが互いに交差して接続される。
【００３３】
また、第１および第２パストランジスタＰＳ１，ＰＳ２のドレーンは、それぞれ第１および第２ビットラインＢＬ，／ＢＬが接続される。ここで、「／ＢＬ」は、ＢＬの反転信号を表す。第１および第２パストランジスタＰＳ１，ＰＳ２は、またワードライン（ＷＬ）と接続される。
【００３４】
図２は、本発明の一実施形態によるスタティックメモリ素子のセル領域のレイアウト図である。
【００３５】
図２を参照すると、本発明の一実施形態によるスタティックメモリ素子のセル領域において、一方向に延長され、他方向に並列に離隔されて形成された一対の第１導電型アクティブ領域１１０が形成されることが示される。この時、第１導電型アクティブ領域１１０は、導電型がＮ型のアクティブ領域（Ｎ型アクティブ領域）でありうる。
【００３６】
一方、第１導電型アクティブ領域１１０と他方向に離隔された複数の第２導電型アクティブ領域１２０が形成される。第２導電型アクティブ領域１２０は、第１導電型アクティブ領域１１０より一方向への延長の長さが短い。第２導電型アクティブ領域１２０は例えば、導電型がＰ型のアクティブ領域（Ｐ型アクティブ領域）でありうる。
【００３７】
第１導電型アクティブ領域１１０または第２導電型アクティブ領域１２０を他方向に横切る複数のゲートライン１３０が形成される。複数のゲートライン１３０は、第１導電型アクティブ領域１１０または第２導電型アクティブ領域１２０と一部オーバーラップされて形成されることによりトランジスタを形成する。この時、第１導電型アクティブ領域１１０とオーバーラップする領域に形成されるトランジスタはＮ型トランジスタ、例えばプルダウントランジスタまたはパストランジスタであり得、第２導電型アクティブ領域１２０とオーバーラップする領域に形成されるトランジスタはＰ型トランジスタ、すなわちプルアップトランジスタでありうる。
【００３８】
第１導電型アクティブ領域１１０または第２導電型アクティブ領域１２０と複数のゲートライン１３０とがオーバーラップする領域の両側にはソース／ドレーン領域が形成され、ソース／ドレーン領域上には複数の第１コンタクト１４０が形成される。複数の第１コンタクト１４０はソース／ドレーン領域と上部配線が接続される。また、一部ゲートライン１３０上には第２コンタクト１５０が形成され、第２コンタクト１５０を通じてゲートライン１３０に電圧が印加される。第２導電型アクティブ領域１２０と隣接した一部のゲートライン１３０上には、第２導電型アクティブ領域１２０および一部のゲートライン１３０にかけて共有コンタクト（ｓｈａｒｅｄ  ｃｏｎｔａｃｔ）１６０が形成される。
【００３９】
一方、ゲートライン１３０がオーバーラップされない第１および第２導電型アクティブ領域１１０，１２０の上面およびゲートライン１３０上部にはシリサイド領域が形成されうる。シリサイド領域は、第１コンタクト１４０、第２コンタクト１５０および共有コンタクト１６０の接触抵抗を減少させる。
【００４０】
図３Ａは、本発明の一実施形態によるスタティックメモリ素子のテスト領域のレイアウト図である。図３Ｂは、図３ＡのＡ−Ａ’線に沿って切断した断面図である。
【００４１】
図２から図３Ｂを参照すると、本発明の一実施形態によるスタティックメモリ素子のテスト領域には、半導体基板１００上に一方向に延長されて他方向に並列に一対のテストアクティブ領域２１０が離隔されて形成される。この時、一対のテストアクティブ領域２１０は、図２に示すセル領域の第１導電型アクティブ領域１１０と対応するように形成される。ここで、対応するとは、間隔およびサイズなどが同様に形成されるということを意味する。一対のテストアクティブ領域２１０は、複数の離隔された接続アクティブ領域２１２によって電気的に接続される。すなわち、一方向に並列に形成された一対のテストアクティブ領域２１０は、複数の接続アクティブ領域２１２によって接続されてはしご形状のアクティブ領域を形成する。一方、テストアクティブ領域２１０および接続アクティブ領域２１２上には、シリサイド領域１０５が形成され、電気的に互いに接続することができる。この時、テストアクティブ領域２１０は、ゲートライン１３０によって複数の領域に区分され、各分離領域は、互いに電気的に接続されない。
【００４２】
テストアクティブ領域２１０を他方向に横切る複数のテストゲートライン２３０が形成される。テストアクティブ領域２１０上では、複数のテストゲートライン２３０が、セル領域の第１導電型アクティブ領域１１０上に形成されたゲートライン１３０に対応するように形成される。すなわち、テストアクティブ領域２１０上のテストゲートライン２３０は、第１導電型アクティブ領域１１０上のゲートライン１３０と同一の位置に同一のサイズを有するように形成される。しかし、テストアクティブ領域２１０以外の領域ではテストゲートライン２３０とゲートライン１３０が対応しなくても良い。図２および図３Ａを参照すると、セル領域のゲートライン１３０のうち一部は第１導電型アクティブ領域１１０を１つ以上オーバーラップするように形成された。これに対し、テスト領域のテストゲートライン２３０は、テストアクティブ領域２１０１つについてテストゲートライン２３０１つだけがオーバーラップするように形成される。これは、テストゲートライン２３０と隣接したテストコンタクト２４０がパターニング過程において電気的に接続されるとき、テストコンタクト２４０がオープンされないにも関わらずテストゲートライン２３０を通じて電気が流れることを防止するためである。
【００４３】
複数のテストゲートライン２３０によって、一対のテストアクティブ領域２１０は、それぞれ複数の分離領域に区分され、その分離領域上に複数のテストコンタクト２４０が形成される。複数のテストコンタクト２４０は、テストアクティブ領域２１０と接続され、一対のテストアクティブ領域２１０は、接続アクティブ領域２１２によって接続されるため、図３Ａにおいて接続アクティブ領域２１２の両終端に位置した向かい合う２つのコンタクトは電気的に接続されるようになる。
【００４４】
一方、それぞれのテストアクティブ領域２１０上に一方向に隣接して形成されたテストコンタクト２４０は、２つずつ金属配線２７０に接続される。この時、複数の金属配線２７０は、図３に示すようにジグザグに形成される。
【００４５】
本発明の一実施形態によるスタティックメモリ素子によれば、一対のテストアクティブ領域２１０上に形成された複数のテストコンタクト２４０が電気的に接続されたオープンコンタクトチェーンＣ１が形成されうる。この時、オープンコンタクトチェーンＣ１の一側端には入力パッド（不図示）が形成されて、オープンコンタクトチェーンＣ１の他側端には出力パッド（不図示）が形成されうる。入力パッドに電圧が印加されればオープンコンタクトチェーンＣ１について電流が通じる。この時、すべてのテストコンタクト２４０が正常にオープンされたのであれば、印加された電流はオープンコンタクトチェーンＣ１の他側端で測定される。すなわち、複数のテストコンタクト２４０が正常にオープンされたか否かをより容易にテストをすることができるため、生産性を向上させることができる。
【００４６】
また、本発明の一実施形態によるスタティックメモリ素子のテスト領域のテストアクティブ領域２１０およびテストコンタクト２４０は、セル領域の第１導電型アクティブ領域１１０および第１コンタクト１４０と対応するように形成される。したがって、テストコンタクト２４０周辺の環境はセル領域の第１コンタクト１４０の周辺環境と同様に形成される。すなわち、テストコンタクト２４０がオープンされたか否かは、第１コンタクト１４０がオープンされたか否かをより正確に反映させることができる。したがって、より正確なテストをすることができることによって生産性を向上させることができる。
【００４７】
図４は、本発明の一実施形態によるスタティックメモリ素子の変形例である。
【００４８】
図４を参照すると、テストアクティブ領域２１４を一対に分離せず、１つの広い領域に形成する。ここで、各テストゲートライン２３２は、テストコンタクト２４０が２つずつ分離されるようにテストアクティブ領域２１４を横切って形成される。このような場合、テストゲートライン２３２により分離されたテストアクティブ領域２１４の各分離領域は電気的に接続されない。この時、テストゲートライン２３２によって分離されたテストアクティブ領域２１４の各分離領域上にはシリサイド領域が形成されうる。シリサイド領域は、導電領域であるため、テストアクティブ領域２１４の各分離領域上に形成された２つのテストコンタクト２４０は互いに電気的に接続され、隣接した分離領域上に形成された２つのテストコンタクト２４０は、金属配線２７０に接続される。したがって、オープンコンタクトチェーンＣ１’が形成されうる。
【００４９】
図４に示された本実施形態の変形例によれば、オープンコンタクトチェーンＣ１’が形成されて複数のテストコンタクト２４０がオープンされたか否かを容易に正確に測定することができる。
【００５０】
以下、図５Ａおよび図５Ｂを参照して本発明の他の実施形態によるスタティックメモリ素子について説明する。
【００５１】
図５Ａは、本発明の他の実施形態によるスタティックメモリ素子のテスト領域のレイアウト図である。図５Ｂは、図５ＡのＢ−Ｂ’線に沿って切断した断面図である。
【００５２】
図２、図５および図５Ｂを参照すると、本発明の他の実施形態によるスタティックメモリ素子のテスト領域にはテストゲートライン３３０が形成される。テストゲートライン３３０は、複数形成されるが、各テストゲートライン３３０は、一方向に並列に離隔されて形成されうる。テストゲートライン３３０の間の間隔は互いに異なりうる。ここで、複数のテストゲートライン３３０は、セル領域の複数のゲートライン１３０に対応するように形成されうる。複数のテストゲートライン３３０は、テストアクティブ領域３１０上に形成され得、テストアクティブ領域を横切って形成されうる。
【００５３】
複数のテストゲートライン３３０は、隣接した一対ずつの接続ゲートライン３３２によって電気的に接続される。すなわち、隣接した一対のテストゲートライン３３０は、接続ゲートライン３３２によって接続されて１つの構造体を形成することができる。
【００５４】
それぞれのテストゲートライン３３０上には、テストコンタクト３５０が形成される。複数のテストコンタクト３５０は、セル領域の第２コンタクト１５０に対応するように形成されうる。この時、接続ゲートライン３３２によって電気的に接続された一対のテストゲートライン３３０上に形成された２つのテストコンタクト３５０は電気的に接続される。
【００５５】
一方、一側に接続ゲートライン３３２が形成されたそれぞれのテストゲートライン３３０上のテストコンタクト３５０は、他側に隣接したテストコンタクト３５０と金属配線３７０で接続される。すなわち、テストゲートライン３３０は、一側に隣接して形成されたテストゲートライン３３０と接続ゲートライン３３２とを通じて接続され、テストゲートライン３３０上に形成されたテストコンタクト３５０は、他側に形成されたテストコンタクト３５０と金属配線３７０とに接続されて複数のテストゲートライン３３０上に形成された複数のテストコンタクト３５０を電気的に接続するオープンコンタクトチェーンＣ２を形成する。
【００５６】
本発明の他の実施形態によるスタティックメモリ素子によれば、複数のテストゲートライン３３０上に形成された複数のテストコンタクト３５０が電気的に接続されたオープンコンタクトチェーンＣ２が形成されうる。この時、オープンコンタクトチェーンＣ２の一側端には入力パッド（不図示）が形成され、オープンコンタクトチェーンＣ２の他側端には出力パッド（不図示）が形成されうる。入力パッドに電圧が印加されればオープンコンタクトチェーンＣ２に沿って電流が通じる。この時、すべてのテストコンタクト３５０が正常にオープンされていれば、印加された電流は、オープンコンタクトチェーンＣ２の他側端で測定される。すなわち、複数のテストコンタクト３５０が正常にオープンされたか否かをより容易にテストすることができるため、生産性を向上させることができる。
【００５７】
また、本発明の一実施形態によるスタティックメモリ素子のテスト領域のテストゲートライン３３０およびテストコンタクト３５０はセル領域のゲートライン１３０および第２コンタクト１５０と対応するように形成される。したがって、テストコンタクト３５０周辺の環境は、セル領域の第２コンタクト１５０の周辺環境と同様形成される。すなわち、テストコンタクト３５０がオープンされたか否かは、第２コンタクト１５０がオープンされたか否かをより正確に反映させることができる。したがって、より正確なテストをすることができることによって生産性を向上させることができる。
【００５８】
以上添付された図面を参照し、本発明の実施形態について説明したが、本発明が属する技術分野における通常の知識を有する者は、本発明を、その技術的思想や必須の特徴を変更しない範囲で、他の具体的な形態において実施されうるということを理解することができる。したがって、上記実施形態はすべての面で例示的なものであり、限定的でないものと理解しなければならない。
【産業上の利用可能性】
【００５９】
本発明に適用される装置および方法は高集積回路半導体素子、プロセッサー、ＭＥＭ’ｓ（Ｍｉｃｒｏ  Ｅｌｅｃｔｒｏ  Ｍｅｃｈａｎｉｃａｌ）素子、光電子素子、ディスプレイ素子などの製造工程および分析方法などで使用されうる。
【図面の簡単な説明】
【００６０】
【図１】本発明の一実施形態による半導体集積回路装置のスタティックメモリセルの回路図である。
【図２】本発明の一実施形態によるスタティックメモリ素子のセル領域のレイアウト図である。
【図３Ａ】本発明の一実施形態によるスタティックメモリ素子のテスト領域のレイアウト図である。
【図３Ｂ】図３ＡのＡ−Ａ’線に沿って切断した断面図である。
【図４】本発明の一実施形態によるスタティックメモリ素子の変形実施形態である。
【図５Ａ】本発明の他の実施形態によるスタティックメモリ素子のテスト領域のレイアウト図である。
【図５Ｂ】図５ＡのＢ−Ｂ’線に沿って切断した断面図である。
【符号の説明】
【００６１】
１００  半導体基板、
１０５  シリサイド領域、
１１０  第１導電型アクティブ領域、
１２０  第２導電型アクティブ領域、
１３０  ゲートライン、
１４０  第１コンタクト、
１５０  第２コンタクト、
１６０  共有コンタクト、
２１０，２１４  テストアクティブ領域、
２１２  接続アクティブ領域、
２３０，２３２，３３０  テストゲートライン、
２４０，３５０  テストコンタクト、
２７０，３７０  金属配線、
３３２  接続ゲートライン、
Ｃ１，Ｃ１’，Ｃ２  コンタクトチェーン。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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