(57)【要約】      （修正有）【課題】パッケージ基板が薄型化しても、パッケージ反りを抑制できる半導体装置の製造方法及びこの製造方法により得られた半導体装置を提供する。【解決手段】半導体装置は半導体素子１１上に形成された複数のバンプ１７を、基板１０上の対応する電極２１に配置する工程、半導体素子１１のバンプ１７形成面と反対面に、接続材料１８を介して放熱板を配置する工程、半導体素子１１のバンプ１７、基板１０及び放熱板を一括で接続する工程並びに半導体素子１１と基板１０の間にアンダフィル樹脂１２を供給する工程からなる。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体素子上に形成された複数のバンプを、基板上の対応する電極に配置する工程、半導体素子のバンプ形成面と反対面に、接続材料を介して放熱板を配置する工程、半導体素子のバンプ、基板及び放熱板を一括で接続する工程並びに半導体素子と基板の間にアンダフィル樹脂を供給する工程とからなることを特徴とする半導体装置の製造方法。
【請求項２】
放熱板の厚みが、基板全体の厚みの２０〜８０％の範囲である請求項１記載の半導体装置の製造方法。
【請求項３】
請求項１又は２記載の方法により得られた半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法及びこの製造方法により得られた半導体装置に関する。
【背景技術】
【０００２】
最近の携帯機器における小型・高密度化、高速化の進展は目覚しく、これらに搭載される半導体パッケージも小型化、薄型化してきている。その代表的な半導体パッケージとして、ＦＣ−ＢＧＡ（Ｆｌｉｐ  Ｃｈｉｐ  Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）が挙げられる。
【０００３】
ＦＣ−ＢＧＡに用いられるパッケージ基板は、電気特性向上の観点から薄型化が進展しており、その要求は年々厳しくなってきている。パッケージ基板を薄くするためには、ベースとなるコア基材を薄型化するとともに、微細配線可能なビルドアップ層間絶縁樹脂を用いてビルドアップ積層数を削減することが有効である。
【０００４】
しかしながら、パッケージ基板が薄肉化した場合、半導体素子を実装した後のパッケージ反りやアンダフィル材を半導体素子と基板間に供給し硬化させた後のパッケージ反りが増大する傾向にある。パッケージ反りが大きい場合、その後の搬送工程や組立工程で問題となる。このことから、ＦＣ−ＢＧＡに代表される半導体パッケージにおいて、パッケージ反りの低減は重要課題の一つとなっている。
【０００５】
これら課題に対応するためには、基板材料面からのアプローチとして、コア基材や層間絶縁樹脂の低熱膨張化が有効であり、低熱膨張基材として下記の特許文献１、２が公知となっている。
【０００６】
特許文献１がコア基材に、特許文献２が層間絶縁樹脂に関するものであり、いずれも低熱膨張化が図られている。これら低熱膨張コア基材及び層間絶縁樹脂をパッケージ基板に適用することで、半導体素子との熱膨張係数差が小さくなり、パッケージ反りの低減が期待できる。
【０００７】
しかしながら、パッケージ基板の厚みは年々薄くなる傾向にあり、基材の低熱膨張化だけではパッケージ反りを十分に低減できなくなってきている。
【特許文献１】特開２００６−２１３８７６号公報
【特許文献２】国際公開第０３／０４７３２４号パンフレット
【発明の開示】
【発明が解決しようとする課題】
【０００８】
通常、半導体装置の製造方法を図１に示す。半導体素子上に形成された複数のバンプを、基板上の対応する電極に配置し、リフローによってバンプを溶融させて電気的に接続する。
【０００９】
次に、半導体素子と基板の間にアンダフィル材を供給し、所定の硬化条件でアンダフィル材を硬化させる。最後に、半導体素子上に接続材料を介して蓋（放熱板）を接続する。以上の工程を経ることで半導体装置を得ることができる。
【００１０】
しかしながら、このような半導体装置の製造方法では、パッケージ基板が薄型化した場合、半導体素子を実装した後のパッケージ反りやアンダフィル材を半導体素子と基板間に供給し硬化させた後のパッケージ反りが増大する傾向にあり、パッケージ反りを低減することは、上述した通り、非常に困難になってきている。このことから、半導体装置の製造方法を最適化することで、パッケージ反りを低減することが重要である。
【００１１】
本発明は、パッケージ基板が薄型化しても、パッケージ反りを抑制できる半導体装置の製造方法及びこの製造方法により得られた半導体装置を提供することを目的とするものである。
【課題を解決するための手段】
【００１２】
本発明者は、上記の課題を解決するために、鋭意検討を重ねた結果、半導体素子と基板と放熱板を一括で接続することで、上記目的を達成し得ることを見出し、本発明を完成するに至った。
【００１３】
すなわち、本発明は次の事項に関する。
（１）半導体素子上に形成された複数のバンプを、基板上の対応する電極に配置する工程、半導体素子のバンプ形成面と反対面に、接続材料を介して放熱板を配置する工程、半導体素子のバンプ、基板及び放熱板を一括で接続する工程並びに半導体素子と基板の間にアンダフィル樹脂を供給する工程とからなることを特徴とする半導体装置の製造方法。
【００１４】
（２）放熱板の厚みが、基板全体の厚みの２０〜８０％の範囲である上記（１）記載の半導体装置の製造方法。
（３）上記（１）又は（２）記載の方法により得られた半導体装置。
【発明の効果】
【００１５】
本発明によれば、パッケージ基板が薄型化しても、パッケージ反りを抑制できる半導体装置を製造することが可能となった。
【発明を実施するための最良の形態】
【００１６】
本発明において、パッケージ基板に用いるコア基材としては、例えば、板状のコア基材の両面とコア基材内部に形成された配線パターンがコア基材を貫通するめっきスルーホールで電気的に接続された両面プリント配線板が挙げられる。コア基材内部に形成された配線パターンは、１層のみであっても２層以上であってもよい。
【００１７】
コア基材の材質としては特に制限はないが、通常、エポキシ樹脂、例えば、ビフェニル型エポキシ樹脂、ビスフェノールＡ型エポキシ樹脂、ビスフェノールＦ型エポキシ樹脂、ビスフェノールＳ型エポキシ樹脂、ビフェニルノボラック型エポキシ樹脂、フェノールノボラック型エポキシ樹脂、クレゾールノボラック型エポキシ樹脂等の熱硬化性樹脂などを用いることが好ましい。
【００１８】
硬化剤は、フェノールノボラック樹脂、クレゾールノボラック樹脂、ビスフェノールＡ型ノボラック樹脂、アミノトリアジンノボラック樹脂、ビスマレイミド含有アミノトリアジンノボラック樹脂等が好ましい。必要に応じて難燃剤、充てん剤（例えば、無機粉末充てん剤、ガラスクロス等の繊維状充てん剤）を含有するコア基材材料の加熱加圧硬化物が挙げられる。
【００１９】
本発明に用いられるパッケージ基板の層間絶縁樹脂層の材質は、特に制限はないが、通常、熱硬化性樹脂組成物の硬化物や、ガラスクロス含有物が好ましい。熱硬化性樹脂組成物は特に限定するものではないが、好ましくは、耐めっき液性、耐熱性、耐絶縁性を考慮し、エポキシ樹脂、熱硬化剤の混合物を用いることが好ましい。
【００２０】
エポキシ樹脂としては、ビスフェノールＡ型エポキシ樹脂、ビスフェノールＦ型エポキシ樹脂、フェノールノボラック型エポキシ樹脂、ビフェノール型エポキシ樹脂、ナフタレン型エポキシ樹脂、ジシクロペンタジエン型エポキシ樹脂等を用いることができる。熱硬化剤としては、アミン系硬化剤、グアニジン系硬化剤、イミダゾール系硬化剤、フェノール系硬化剤、酸無水物系硬化剤等を用いることができる。
【００２１】
また、難燃剤としてハロゲン含有樹脂、リン含有樹脂、窒素含有樹脂等を併用してもよい。また、必要に応じてアルミナ、シリカ、無機水和物充てん剤、アルミノケイ酸塩、水酸化アルミニウム等の無機充てん剤を添加してもよい。
【００２２】
熱硬化剤の量は、エポキシ基に対して０．５〜１．５当量とすることが好ましく、０．７５〜１．２５当量とすることがより好ましい。
また、無機充てん剤の量は、溶剤を除く全固形分中で２０〜８０重量％とすることが好ましく、３０〜７０重量％とすることがより好ましい。
【００２３】
通常、上記の熱硬化性樹脂組成物を用いて、熱硬化性樹脂組成物がＢ−ステージ化したシート状の層間絶縁樹脂材料を作製し、この層間絶縁樹脂材料を用いて層間絶縁樹脂層を形成する。層間絶縁樹脂材料の作製に際し、熱硬化性樹脂組成物は、ガラス織布やガラス不織布等のガラスクロスに含浸し、乾燥してＢ−ステージ化して製造してもよい。
【００２４】
コア基材の厚みは、特に制限はないが、０．０３〜０．４ｍｍであることが好ましく、０．０８〜０．２５ｍｍであることがより好ましい。コア基材の厚みはガラスクロスの厚みの制約上０．０３ｍｍ未満に作製することが困難であり、０．４ｍｍを超えるとパッケージ反り低減効果が小さくなる傾向がある。
【００２５】
層間絶縁樹脂層の厚みは、０．０１〜０．１ｍｍであることが好ましく、０．０２〜０．０８ｍｍであることがより好ましい。層間絶縁樹脂層の厚みは０．０１ｍｍ未満に作製することが困難であり、０．１ｍｍを超えるとパッケージ反りが増大する傾向がある。
【００２６】
配線層及びコア基材の配線パターンの材質としては、銅などが挙げられる。配線層及びコア基材の配線パターンの厚みは、０．００３〜０．０２ｍｍであることが好ましく、０．００５〜０．０１８ｍｍであることがより好ましい。０．００３ｍｍ未満であると、基板剛性がなくなり、基板単体の反りが増大する傾向があり、０．０２ｍｍを超えると配線間に層間絶縁樹脂層を埋め込むことが困難となる傾向がある。
【００２７】
上記コア基材、層間絶縁樹脂層及び配線層を積層したビルドアップ配線板は、通常の方法で作製され、特に制限はない。例えば、銅箔を両面に貼り合わせた銅張りガラス布−エポキシ樹脂積層板（コア基材）をエッチングすることによって表裏の回路を形成する。表裏の回路表面に酸化還元処理を行う。必要に応じて、コア基材にスルーホール形成及びスルーホール内壁めっき処理を行う。
【００２８】
熱硬化樹脂組成物からなるワニス溶液を所定の厚みに塗工し、乾燥することによってＢステージ状態の層間絶縁樹脂材料を作製する。この層間絶縁樹脂材料を、表面の回路を形成した基板上に配置し、真空加圧式ラミネータなどにより、真空下で加温加圧積層した後、熱風循環式乾燥機内で乾燥（例えば、１２０℃で３０分及び１８０℃で３０分）し、樹脂が熱硬化してなる層間絶縁樹脂層を形成する。
【００２９】
同様に、層間絶縁樹脂材料を、裏面の回路を形成した基板上に配置し、真空加圧式ラミネータなどにより、真空下で加温加圧積層した後、熱風循環式乾燥機内で乾燥（例えば、１２０℃で３０分及び１８０℃で３０分）し、樹脂が熱硬化してなる層間絶縁樹脂層を形成する。
【００３０】
その後、炭酸ガスレーザなどにより、インナービアホールを形成するための所定の加工を行い、セミアディティブ工法によって、表裏の層間絶縁樹脂層上に配線層としての回路を形成する。
【００３１】
必要に応じて、回路保護用にソルダレジストを塗布又はラミネートし、露光、現像工程又は炭酸ガスレーザなどにより所定の箇所を開口し、必要に応じてＮｉ／Ａｕめっきを施し、さらには共晶はんだ、Ｓｎ−Ａｇ系の脱鉛はんだで受けはんだを施してもよい。
【００３２】
本発明に用いるパッケージ基板の総厚みは０．７ｍｍ以下が好ましく、０．６ｍｍ以下がより好ましい。パッケージ基板の総厚みが０．７ｍｍより厚い場合は、基板剛性が高く、反り発生が顕著でないため、本発明の基板構成を適用しても反り低減効果が小さいからである。
【００３３】
半導体素子のバンプの材質は、特に制限はないが、通常、Ａｕ、Ｃｕに加え、９５Ｐｂ−５Ｓｎ等の高融点はんだやＳｎ−Ａｇ系の脱鉛はんだが好適に使用される。
また、バンプ配置もペリフェラル、エリアアレイ、さらには不規則な配列など、特に制限はない。
【００３４】
半導体素子のバンプ形成面と反対面は、Ｓｉ面でも差し支えないが、放熱板との接続にはんだを用いる場合は表面処理が必要となる。この表面処理は特に限定するものではないが、Ｃｒ、Ｔｉ等の金属材料を蒸着した後、Ａｕを蒸着又はめっきしても差し支えない。
【００３５】
放熱板の材質も特に制限はないが、熱伝導性を考慮すると銅が最も好ましい。銅は加熱処理することで酸化し易いため、表面にＮｉを施してもよい。また半導体素子と接続する面にはＡｕめっきを施してもよい。
【００３６】
放熱板の厚みはパッケージ基板総厚みの２０〜８０％の厚みするのが好ましく。３０〜７０％の厚みにするのがより好ましい。放熱板の厚みが２０％未満になると、パッケージ反りの低減効果が得られず、８０％を超えると、薄型化できなくなる傾向がある。
【００３７】
半導体素子と放熱板の接続に用いられる接続材料は、特に制限はなく、各接続部がリフロー処理によって一括で接続可能な材料であればよい。通常、共晶はんだペーストやＳｎ−Ａｇ系の脱鉛はんだペーストが好適に使用される。また高熱伝導性の速硬化タイプのペーストを用いても差し支えない。
【００３８】
本発明で得られる半導体素子の配置方法は、特に制限はないが、通常、フリップチップボンダを用いて、パッケージ基板上に配置される。その際、半導体素子のバンプは、基板上の対応する電極に配置される。バンプと電極は、はんだなどによって接続されるため、半導体素子のバンプには、基板に配置される前に、フラックスを転写しても差し支えない。またパッケージ基板の電極にはフラックスレスの受けはんだを用いても差し支えない。
【００３９】
半導体素子と放熱板を接続する接続材料の塗布には、通常、ディスペンサが用いられる。ノズルの形状は、特に制限はなく、マルチノズルタイプでも、一筆描きタイプでも差し支えない。
【００４０】
放熱板の配置方法は、特に制限はなく、通常、フリップチップボンダやダイボンダを使用して差し支えない。半導体素子はパッケージ基板上に配置されているだけで、接続されていないため、放熱板を配置する際は、数１０ｇ〜数１００ｇの低荷重制御可能なボンダが望ましい。
【００４１】
半導体素子のバンプと、基板と、放熱板を一括で接続するためのリフローには通常のリフロー装置を用いることができる。はんだは酸化が著しいため、酸素濃度を３００ｐｐｍで制御可能なリフロー装置が好ましい。リフロープロファイルは特に限定するものではないが、接続材料とパッケージサイズ毎に定められたＪＥＤＥＣの規格に準拠してプロファイルを選定するのが好ましい。
【００４２】
アンダフィル材の注入には、通常、ディスペンサが用いられる。半導体素子とパッケージ基板の間にアンダフィル材が毛細管現象により、完全に充填された後、アンダフィル材はクリーンオーブンなどで所定の硬化条件で硬化される。
【００４３】
蓋付け工程は、特に制限はなく、はんだなどの接続材料をディスペンサで放熱板上に塗布した後、ボンダにより蓋を所定の位置に配置し、リフロー装置を用いて接続される。
以上、本発明の製造方法はパッケージ反りを小さくでき、特に薄型ＦＣ−ＢＧＡの製造に最適である。
【実施例】
【００４４】
以下、実施例により本発明を詳しく説明する。
下記に、実施例及び比較例で用いる材料を詳細に説明する。なお、各材料の物性値は、各材料の硬化物の物性値であり、これら硬化物を得るために行った処理条件を以下に示す。
【００４５】
アンダフィル材は、ＣＥＬ−Ｃ−３７３０（日立化成工業株式会社製、商品名）を用いた。アンダフィル材の硬化条件は１６５℃、２時間で行った。
ソルダレジストは、ＳＲ７２００Ｇ（日立化成工業株式会社製、商品名）を用いた。ソルダレジストの乾燥条件は８０℃、２０分、露光条件は室温で３００ｍＪ／ｃｍ２、後硬化条件は１５０℃、１時間で行った。
【００４６】
層間絶縁樹脂層は、ＡＳ−ＺＩＩ（日立化成工業株式会社製、商品名、ガラスクロス非含有樹脂組成物）を用いた。ＡＳ−ＺＩＩのＢ−ステージ化は、ＰＥＴフィルム上に樹脂を塗布した後、溶剤除去後の樹脂厚みが０．０５ｍｍとなるように１００℃で５分乾燥して作製した。ラミネート条件は、９０℃で圧力０．５ＭＰａ・ｓ、真空度５ｈＰａ・ｓで６０秒間とし、後硬化条件は１７０℃、６０分で行った。
【００４７】
コア基材は、両面に厚み０．０１２ｍｍのベタ銅箔が張り合わされたＭＣＬ−Ｅ−６７９ＦＧ（Ｓ）（日立化成工業株式会社製、商品名、ガラスクロス含有樹脂組成物）を用いた。
また、ガラスクロスはＧＡ−２１１６を用いた。半導体素子と放熱板の接続材料には、Ｓｎ−３．０Ａｇ−０．５ＣｕのはんだペーストＭ７０５（千寿金属工業株式会社製、商品名）を用いた。
【００４８】
（実施例１）
以下に記載する材料構成と製造方法により半導体装置を作製し、一括リフロー後とアンダフィル硬化後のパッケージ反りを、表面粗さ計を用いて測定した。
測定箇所は、パッケージ基板裏面の両対角を走査し、平均値をパッケージ反り量とした。凹方向をプラス方向、凸方向をマイナス方向と定義した。
【００４９】
図１に本発明になる半導体装置の製造方法の詳細を示す。
パッケージ基板サイズは３５ｍｍ角で、厚みは総厚で０．６９２ｍｍである。コア基材１３の厚みは０．４ｍｍ、コア基材表裏の銅箔１４の厚みは０．０１２ｍｍ、層間絶縁樹脂層１５は表裏に０．０５ｍｍのものを２層ずつ形成した。層間絶縁樹脂層表裏には、さらに銅箔１４が０．０１２ｍｍ施され、最外層のソルダレジソト１６の厚みは銅箔上に０．０２２ｍｍである。
【００５０】
半導体素子１１のバンプ１７が搭載される箇所には、半導体素子１１のバンプ１７と対応するように電極２１が設けてあり、銅パッド上にＮｉ／Ａｕめっき、さらにＮｉ／Ａｕめっき上にＳｎ−３．０Ａｇ−０．５Ｃｕの、受けはんだが施されている。電極２１のソルダレジスト開口径は０．０８ｍｍで、０．２ｍｍピッチでエリアアレイ状に基板中心部に６６行×６６列に配列してある。
【００５１】
半導体素子１１のサイズは、１５ｍｍ角で、厚みは０．２ｍｍである。はんだバンプ１７は０．２ｍｍピッチで、パッケージ基板１０と同様にエリアアレイ状に６６行×６６列に配列してある。バンプ径は０．１ｍｍである。半導体素子１１の裏面には、Ｃｒが蒸着され、さらにＡｕがフラッシュめっきされている。
【００５２】
フリップチップボンダを用いて、半導体素子１１のバンプ先端に、スパークルフラックスＷＦ−６３００ＬＦ（千寿金属工業株式会社製、商品名）を転写した後、半導体素子１１のバンプ１７とパッケージ基板１０の電極２１が対応するように、室温下で、荷重１００ｇで配置した。その後、半導体素子１１の裏面にはんだペーストを、ディスペンサを用いて１５０ｍｇ塗布し、さらにその上に、１５ｍｍ□、厚みが０．２５ｍｍ厚の放熱板１９を、フリップチップボンダを用いて配置した。
【００５３】
次に、ＩＲリフロー装置を用いて、窒素雰囲気下（酸素濃度３００ｐｐｍ以下）で、ＩＰＣ／ＪＥＤＥＣ  Ｊ−ＳＴＤ−０２０Ｃ規格に準拠して、バンプ部及びはんだペースト部を接続した。半導体素子１１とパッケージ基板１０のギャップは０．０８ｍｍ、半導体素子１１と放熱板１９の接続材料の厚みは０．０５ｍｍであった。
【００５４】
次いで、アンダフィル材１２を半導体素子１１の端部に、ディスペンサを用いて７０ｍｇ塗布し、半導体素子１１とパッケージ基板１０の間に含浸させた。その後、クリーンオーブンを用いて、１６５℃で２時間の硬化を行った。通常は、さらに放熱板上（パッケージ基板全体）に銅からなる蓋２０が取り付けられるが、ここでは省略した。
【００５５】
各構成材料の物性値を示す。熱膨張係数は平面方向の線膨張係数を意味する。
半導体素子１１は、弾性率が１８６ＧＰａ、熱膨張係数が３．２×１０−６／℃である。
銅箔１４及び放熱板１９は、弾性率が１２３ＧＰａ、熱膨張係数が１７××１０−６／℃である。
はんだバンプ１７及び接続材料１８は、Ｓｎ−３．０Ａｇ−０．５Ｃｕを用い、弾性率が４１．６ＧＰａ、熱膨張係数が２１．５×１０−６／℃である。
【００５６】
アンダフィル材１２は、Ｔｇが１３０℃、Ｔｇ以下の弾性率と熱膨張係数は、９．８ＧＰａ、２６×１０−６／℃、Ｔｇ以上の弾性率と熱膨張係数は、１４７ＭＰａ、９６×１０−６／℃である。
ソルダレジスト１６は、Ｔｇが８０℃、Ｔｇ以下の弾性率と熱膨張係数は、６ＧＰａ、４０×１０−６／℃、Ｔｇ以上の弾性率と熱膨張係数は、１００ＭＰａ、１６０×１０−６／℃である。
【００５７】
層間絶縁樹脂層１５は、Ｔｇが１６０℃、Ｔｇ以下の弾性率と熱膨張係数は、５．９ＧＰａ、４３×１０−６／℃、Ｔｇ以上の弾性率と熱膨張係数は、５０ＭＰａ、１３２×１０−６／℃である。
コア基材１３は、Ｔｇが１８０℃、Ｔｇ以下の弾性率と熱膨張係数は、２７ＧＰａ、１５×１０−６／℃、Ｔｇ以上の弾性率と熱膨張係数は、１５ＧＰａ、１０．５×１０−６／℃である。
【００５８】
表面粗さ計を用いて、反り評価を行った結果、一括リフロー後のパッケージ反りは−０．０５１ｍｍ、アンダフィル硬化後のパッケージ反りは−０．０５２ｍｍであった。
【００５９】
（実施例２）
実施例１のコア基材１３の厚みが０．２ｍｍのものを用い、その他は実施例１と同様である。表面粗さ計を用いて、反り評価を行った結果、一括リフロー後のパッケージ反りは、０．００７ｍｍ、アンダフィル硬化後のパッケージ反りは、０．００７ｍｍであった。
【００６０】
（実施例３）
実施例２の放熱板の厚みが０．３５ｍｍのものを用い、その他は実施例２と同様である。表面粗さ計を用いて、反り評価を行った結果、一括リフロー後のパッケージ反りは、０．０７１ｍｍ、アンダフィル硬化後のパッケージ反りは、０．０７９ｍｍであった。
【００６１】
（実施例４）
実施例２の半導体素子の厚みが０．１ｍｍのものを用い、その他は実施例３と同様である。表面粗さ計を用いて、反り評価を行った結果、一括リフロー後のパッケージ反りは、−０．０４６ｍｍ、アンダフィル硬化後のパッケージ反りは−０．０５ｍｍであった。
【００６２】
（比較例１）
次に、比較例を示す。半導体装置の構造は図２に示した構造と同様で、パッケージ基板構成は実施例１と同じである。半導体素子の厚みが０．７２５ｍｍである。表面粗さ計を用いて、反り評価を行った結果、半導体素子を実装した後のパッケージ反りは−０．２３４ｍｍ、アンダフィル硬化後のパッケージ反りは−０．２４４ｍｍであった。
【００６３】
（比較例２）
実施例１の放熱板の厚みが０．１ｍｍのものを用い、その他は実施例１と同様である。表面粗さ計を用いて、反り評価を行った結果、一括リフロー後のパッケージ反りは−０．２１ｍｍ、アンダフィル硬化後のパッケージ反りは−０．２１９ｍｍであった。
【００６４】
以上の結果から、本発明になる半導体装置の製造方法は、半導体素子、パッケージ基板、放熱板を一括でリフロー接続するため、パッケージ反りを小さくでき、特に薄型ＦＣ−ＢＧＡの製造に最適である。
【図面の簡単な説明】
【００６５】
【図１】本発明の半導体装置の製造方法を示す図である。
【図２】従来の半導体装置の製造方法を示す図である。
【符号の説明】
【００６６】
１０  パッケージ基板
１１  半導体素子
１２  アンダフィル材
１３  コア基材
１４  銅箔
１５  層間絶縁樹脂層
１６  ソルダレジソト
１７  バンプ
１８  接続材料
１９  放熱板
２０  蓋
２１  電極
【図１】
2009088380.tif 000003
【図２】
2009088380.tif 000004