(57)【要約】【課題】順方向電圧ＶＦと逆方向漏れ電流ＩＲとの両方を改善し、順方向電圧が低くかつ逆方向漏れ電流の少く、素子耐圧の高いショットキーバリアダイオードを提供する。【解決手段】  本発明のショットキーバリアダイオードは、表面に第１導電型の半導体層を有する半導体基板と、前記第１導電型の半導体層の表面から所定の深さに設けられたジャンクションバリアとしての複数の第２導電型の半導体層と、前記第１導電型の半導体層の表面で前記第２導電型の半導体層を囲むように環状に形成された第２導電型の半導体層からなるガードリングと、前記第１導電型の半導体層及び前記第２導電型の半導体層とに接するように配設された金属層とを具備したショットキーバリアダイオードであって、電圧印加時に、前記ジャンクションバリア内が、空乏層で充填されるように、前記空乏層の幅が決定されることを特徴とする。【選択図】図３
2009059764.tif 000002
【特許請求の範囲】
【請求項１】
表面に第１導電型の半導体層を有する半導体基板と、
前記第１導電型の半導体層の表面から所定の間隔で所定の深さに設けられたジャンクションバリアとしての複数の第２導電型の半導体層と、
前記第１導電型の半導体層及び前記第２導電型の半導体層に接するように配設された金属層とを具備したショットキーバリアダイオードであって、
電圧印加時に、前記ジャンクションバリア内が、空乏層で充填されるように、前記空乏層幅が決定されるショットキーバリアダイオード。
【請求項２】
請求項１に記載のショットキーバリアダイオードであって、
前記ジャンクションバリアの幅ｗｐは電圧印加時のジャンクションバリア内における空乏層幅ｗｏｐと以下のような関係をもつように設定されたショットキーバリアダイオード。
【数１】
2009059764.tif 000004
【請求項３】
請求項２に記載のショットキーバリアダイオードであって、
さらに前記第１導電型の半導体層の表面で前記第２導電型の半導体層を囲むように環状に形成された第２導電型の半導体層からなるガードリングを具備した
ショットキーバリアダイオード。
【請求項４】
請求項１乃至３のいずれかに記載のショットキーバリアダイオードであって、
前記半導体基板は、第１導電型の半導体層としてのｎ−エピタキシャル成長層を形成したｎ＋シリコン基板であり、
前記ジャンクションバリアは、逆方向電圧印加時にジャンクションバリアからの空乏層の広がりによってｎ−エピタキシャル成長層をピンチオフし得る程度の不純物濃度に設定されたショットキーバリアダイオード。
【請求項５】
請求項１乃至４のいずれかに記載のショットキーバリアダイオードであって、
前記金属層は、ニッケル、モリブデン、チタンのいずれかを含むショットキーメタル層と、アルミニウムを含む電極層とで構成されるショットキーバリアダイオード。
【請求項６】
表面に第１導電型の半導体層を有する半導体基板と、
前記第１導電型の半導体層の表面から所定の深さに設けられたジャンクションバリアとしての複数の第２導電型の半導体層と、
前記第１導電型の半導体層及び前記第２導電型の半導体層とに接するように配設された金属層とを具備したショットキーバリアダイオードの製造方法であって、
前記ジャンクションバリアを形成する工程が、
電圧印加時に、前記ジャンクションバリア内が、空乏層で充填されるように、前記空乏層幅を決定する工程と、
前記ジャンクションバリアの形成領域に開口をもつように、マスクパターンを形成し、
前記決定する工程で決定された空乏層幅となるように不純物を注入する工程を含むショットキーバリアダイオードの製造方法。
【請求項７】
請求項６に記載のショットキーバリアダイオードの製造方法であって、
前記決定する工程は、
前記ジャンクションバリアの幅ｗｐは電圧印加時のジャンクションバリア内における空乏層幅ｗｏｐと以下のような関係をもつようにした
ｗｐ＜２ｗｏｐ
ショットキーバリアダイオードの製造方法。
【請求項８】
請求項７に記載のショットキーバリアダイオードの製造方法であって、
さらに前記第１導電型の半導体層の表面で前記第２導電型の半導体層を囲むように環状に形成された第２導電型の半導体層からなるガードリングを具備した
ショットキーバリアダイオードの製造方法。
【請求項９】
請求項６乃至８のいずれかに記載のショットキーバリアダイオードの製造方法であって、
前記半導体基板は、第１導電型の半導体層としてのｎ−エピタキシャル成長層を形成したｎ＋シリコン基板であり、
前記決定する工程は、
前記ジャンクションバリアが、逆方向電圧印加時にジャンクションバリアからの空乏層の広がりによってｎ−エピタキシャル成長層をピンチオフし得る程度の不純物濃度となるように、その幅および不純物濃度を設定する工程を含むショットキーバリアダイオードの製造方法。
【請求項１０】
請求項６乃至９のいずれかに記載のショットキーバリアダイオードの製造方法であって、
前記金属層として、ニッケル、モリブデン、チタンのいずれかを含むショットキーメタル層と、アルミニウムを含む電極層とを順次成膜する工程を含むショットキーバリアダイオードの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ショットキーバリアダイオードおよびその製造方法に関し、特に耐圧特性の改善に係わるものである。
【背景技術】
【０００２】
仕事関数の異なる半導体（基板）と金属（層）との接触により形成されるショットキー接合は、その障壁により整流作用を有するため、ショットキーバリアダイオードとしてよく知られており、このショットキーバリアダイオードは、順方向の電圧降下が低く高速応答特性に優れていることからスイッチング電源として広く用いられている。また、スイッチング電源では、整流を行うショットキーバリアダイオードの順方向降下電圧が電源効率を決定する大きな要因となっており、この順方向電圧の降下をできる限り小さくすることが望まれている。さらに、回路設計上、定格電圧以上の耐圧がショットキーバリアダイオードに要求されることが多い。
【０００３】
例えば、図４に示すように、ｎ＋型半導体基板３１にｎ−型半導体層３２を積層し、その表面とショットキー接合を形成するショットキー金属層３６を設けたショットキーバリアダイオードを想定する。この金属層は例えばＴｉである。更に金属層全面を覆うようにアノード電極３７となるＡｌ層を設ける。半導体基板外周には耐圧を確保するためにｐ＋型不純物を拡散したガードリング３４が設けられ、その一部がショットキー金属層３６とコンタクトする。
【０００４】
ところで、このショットキー接合におけるショットキー障壁の高さ、すなわち仕事関数差（以下この仕事関数差をφＢｎと称する）は、ショットキーバリアダイオードの特性を決定する要因となる。また、このφＢｎは金属に固有の値である。
【０００５】
ショットキーバリアダイオードの金属層側に正の電圧を印加すると電流が流れ、このときの電圧が順方向電圧ＶＦである。一方その逆方向、すなわちｎ型シリコン側に正、金属層側に負の電圧を印加すると電流は流れないあるショットキーバリアダイオードについて考えた場合、φＢｎが大きくなると、ショットキーバリアダイオードの順方向電圧ＶＦが高くなり、逆に逆方向電圧時のリーク電流ＩＲは低減する。すなわち順方向電圧ＶＦとリーク電流ＩＲはトレードオフの関係にある。
【０００６】
そこで、図５に示すように、ｎ−型半導体層２に複数のｐ＋型領域１０７を設けた構造が広く用いられている。これはｐｎ接合により逆方向電圧印加時に空乏層を広げ、これによりショットキー接合領域でリーク電流が発生してもカソード側への漏れを抑制できるものである。
【０００７】
例えば耐圧が４０Ｖ程度の場合はｎ−型半導体層２は１Ω・ｃｍ程度、６００Ｖ程度の装置の場合はｎ−型半導体層２は３０Ω・ｃｍ程度の比抵抗が必要となる。ｐ＋型領域１０７の深さは耐圧によるがいずれの場合も１μｍ程度である。（例えば、特許文献１参照。）。
【０００８】
前述の如く図４のショットキーバリアダイオードにおいては、φＢｎが高ければＶＦは高くなり、ＩＲは下がるトレードオフの関係にある。また、φＢｎが同じ場合、ショットキー接合面積により、ＶＦおよびＩＲの値が変動する。
【０００９】
そこで、ｎ−型半導体層３２の比抵抗ρを下げることにより電流経路の抵抗値を低減し、低ＶＦ化を図ることができる。
しかし、この方法では、耐圧を決定するｐ＋型領域３４下方のｎ−型半導体層３２の比抵抗も下がることになる。従って空乏層の延びが不十分となり、所定の耐圧が確保できない問題となる。
【００１０】
また、図５の構造においては、ｐ＋型領域１０７はその深さは例えば１μｍ程度とｎ−型半導体層２の深さに対して十分浅い。また、所定の耐圧を確保するためにｎ−型半導体層２の不純物濃度は低くしてあり、ｐ＋型領域１０７を設けることにより電流経路が狭まると低ＶＦ化が進まないという問題もある。
【００１１】
このように、ショットキーバリアダイオードではショットキー接合面積、ショットキー金属層、半導体層の比抵抗等を適宜選択し、所望の特性に近づけている。しかし、所定のＶＦ特性およびＩＲ特性が得られ、かつ所定の耐圧を確保するということは非常にコントロールが困難であり、いずれかを多少犠牲にして設計がなされるというのが実情である。
【００１２】
そこで、ｎ＋型半導体基板に達するｎ−型半導体層に複数のピラー状のｐ型半導体領域（ジャンクションバリア）を、基板に到達する深さで所定の間隔で設けることにより、逆方向電圧印加時にはｐ型半導体領域から空乏層が基板の水平方向に広がるようにした構造が提案されている（特許文献２）。この構造では、ｐ型半導体領域の内部へも空乏層が広がるため、ｎ−型半導体層２はほぼ空乏化した領域となる。空乏層はｐ型半導体領域の深さ方向（基板垂直方向）に沿ってほぼ均一に広がってピンチオフし、電界強度を一定に保つことが出来る。そしてショットキー接合界面にかかる電界を緩和して逆方向の漏れ電流を抑制することができる。
【００１３】
このようなジャンクションバリアを持つショットキーバリアダイオードにおいて、図５および６に示すように、ジャンクションバリア間の幅Ｗを２ｗ０＜Ｗ＜３Ｄ（ｗ０：空乏層幅、Ｄ：ジャンクションバリアの深さ）を満たすように設定して、ピンチオフ効果によるショットキー特性（順方向電圧ＶＦ，逆方向漏れ電流ＩＲ）を改善する構造も提案されている（特許文献３）。
【００１４】
【特許文献１】特開２０００−２６１００４号公報 （第２−４頁、第１、３図）
【特許文献２】特開２００５−２４３７１６号公報
【特許文献３】特公平７−５０７９１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
上記特許文献３の構成によっても、ジャンクションバリアの幅Ｗが大きくなるにつれて、図７に示すように、空乏層９の広がりによりジャンクションバリア底部のラウンド部に電界集中が生じ、素子の耐圧が低下するという問題があった。
【００１６】
本発明は、前記実情に鑑みてなされたもので、順方向電圧ＶＦと逆方向漏れ電流ＩＲとの両方を改善し、順方向電圧が低くかつ逆方向漏れ電流が少なく、素子耐圧の高いショットキーバリアダイオードを提供することを目的とする。
【課題を解決するための手段】
【００１７】
そこで本発明のショットキーバリアダイオードは、表面に第１導電型の半導体層を有する半導体基板と、前記第１導電型の半導体層の表面から所定の深さに設けられたジャンクションバリアとしての複数の第２導電型の半導体層と、前記第１導電型の半導体層の表面で前記第２導電型の半導体層を囲むように環状に形成された第２導電型の半導体層からなるガードリングと、前記第１導電型の半導体層及び前記第２導電型の半導体層とに接するように配設された金属層とを具備したショットキーバリアダイオードであって、電圧印加時に、前記ジャンクションバリア内が、空乏層で充填されるように、前記空乏層の幅が決定されることを特徴とする。
【００１８】
また、本発明は、上記ショットキーバリアダイオードにおいて、前記ジャンクションバリアの幅ｗｐは電圧印加時のジャンクションバリア内における空乏層幅ｗｏｐと以下のような関係をもつようにした
ｗｐ＜２ｗｏｐ
ものを含む。
上記構成によれば、電圧印加時においてはジャンクションバリア内に空乏層が拡がり、ジャンクションバリア内を空乏層で埋めることで、耐圧を維持することができる一方第１導電型の半導体層と金属層との接合面積を増大し、順方向電圧降下の少ない、ショットキーバリアダイオードを形成することが可能となる。
【００１９】
また、本発明は、上記ショットキーバリアダイオードにおいて、さらに前記第１導電型の半導体層の表面で前記第２導電型の半導体層を囲むように環状に形成された第２導電型の半導体層からなるガードリングを具備したものを含む。
【００２０】
また、本発明は、上記ショットキーバリアダイオードにおいて、前記半導体基板は、第１導電型の半導体層としてのｎ−エピタキシャル成長層を形成したｎ＋シリコン基板であり、前記ジャンクションバリアは、逆方向電圧印加時にジャンクションバリアからの空乏層の広がりによってｎ−エピタキシャル成長層をピンチオフし得る程度の不純物濃度に設定されたものを含む。
【００２１】
また本発明は、上記ショットキーバリアダイオードにおいて、前記金属層は、ニッケル、モリブデン、チタンのいずれかを含むショットキーメタル層と、アルミニウムを含む電極層とで構成されるものを含む。
【００２２】
また本発明は、表面に第１導電型の半導体層を有する半導体基板と、前記第１導電型の半導体層の表面から所定の深さに設けられたジャンクションバリアとしての複数の第２導電型の半導体層と、前記第１導電型の半導体層及び前記第２導電型の半導体層とに接するように配設された金属層とを具備したショットキーバリアダイオードの製造方法であって、前記ジャンクションバリアを形成する工程が、電圧印加時に、前記ジャンクションバリア内が、空乏層で充填されるように、前記空乏層幅を決定する工程と、前記ジャンクションバリアの形成領域に開口をもつように、マスクパターンを形成し、前記決定する工程で決定された空乏層幅となるように不純物を注入する工程を含むことを特徴とする。
【００２３】
また本発明は、上記ショットキーバリアダイオードの製造方法において、前記決定する工程は、前記ジャンクションバリアの幅ｗｐは電圧印加時のジャンクションバリア内における空乏層幅ｗｏｐと以下のような関係をもつようにしたものを含む。
ｗｐ＜２ｗｏｐ
【００２４】
また本発明は、上記ショットキーバリアダイオードの製造方法において、さらに前記第１導電型の半導体層の表面で前記第２導電型の半導体層を囲むように環状に形成された第２導電型の半導体層からなるガードリングを具備したものを含む。
【００２５】
また本発明は、上記ショットキーバリアダイオードの製造方法において、前記半導体基板は、第１導電型の半導体層としてのｎ−エピタキシャル成長層を形成したｎ＋シリコン基板であり、前記決定する工程は、前記ジャンクションバリアが、逆方向電圧印加時にジャンクションバリアからの空乏層の広がりによってｎ−エピタキシャル成長層をピンチオフし得る程度の不純物濃度となるように、その幅および不純物濃度を設定する工程を含む。
【００２６】
また本発明は、上記ショットキーバリアダイオードの製造方法において、前記金属層として、ニッケル、モリブデン、チタンのいずれかを含むショットキーメタル層と、アルミニウムを含む電極層とを順次成膜する工程を含む。
【発明の効果】
【００２７】
上記構成によれば、ジャンクションバリア層の幅をｗｐ＜２ｗｏｐとすることで、逆方向電圧印加時にジャンクションバリア層内が空乏層で充填される構造にして耐圧の低下を防ぐようにしているため、順方向電圧の降下を最大限に抑制し、耐圧を維持することができる。
【発明を実施するための最良の形態】
【００２８】
以下本発明の実施の形態について、図面を参照しつつ詳細に説明する。
【００２９】
図１は、本発明の実施の形態に係るショットキーバリアダイオードの断面図である。本実施の形態のショットキーバリアダイオードは、表面に第１導電型の半導体層として低濃度であるｎ−シリコン層２を有するｎ＋シリコン基板１と、前記ｎ−シリコン層２の表面から所定の深さに設けられたジャンクションバリア７としての複数の第２導電型の半導体層と、前記ｎ−シリコン層２の表面でジャンクションバリア７を囲むように環状に形成された第２導電型の半導体層からなるガードリング６と、前記ｎ−シリコン層２及びジャンクションバリア７に接するように配設されたショットキーメタル４およびこの上層に形成された電極層５としての金属層とを具備したショットキーバリアダイオードであって、前記ジャンクションバリアの幅ｗｐは電圧印加時のジャンクションバリア内における空乏層幅ｗｏｐと以下のような関係をもつようにしたことを特徴とする。
ｗｐ＜２ｗｏｐ
【００３０】
ここでは、ｎ＋シリコン基板１の表面に形成されたｎ−シリコン層２上に開口部を備えたシリコン酸化膜３がその開口部からｎ−シリコン層２表面が露出するよう形成され、露出したｎ−シリコン層２表面にニッケル、チタン、モリブデンなどからなるショットキーメタル４を蒸着しショットキー接触状態を構成している。またｎ−シリコン層２の表面にはイオン注入法などでボロンを注入することで形成された高濃度ｐ型半導体層であるガードリング６が環状に形成され、アルミニウムからなる電極５がショットキーメタル４上を被覆している。さらに、ｎ＋型シリコン基板１のｎ−シリコン層２と相対向する側にはオーミック接続された金、銀などからなる電極８が形成されている。
【００３１】
次にこのショットキーバリアダイオードの製造方法について説明する。
図２（ａ）乃至（ｃ）はこのショットキーバリアダイオードの製造工程を示す図である。なお、本実施の形態では、ガードリング６とジャンクションバリア７とを同一の斜めイオン注入工程で形成するもので、前記ジャンクションバリアを形成する工程が、電圧印加時に、前記ジャンクションバリア内が、空乏層で充填されるように、下式を満たすように、前記空乏層幅を決定する工程と、前記ジャンクションバリアの形成領域に開口をもつように、マスクパターンを形成し、前記決定する工程で決定された空乏層幅となるように不純物を注入する工程を含むことを特徴とする。他の工程は通例の方法に従うためここでは簡単に説明する。
ｗｐ＜２ｗｏｐ      （式）
ｗｐ：ジャンクションバリアの幅
ｗｏｐ：電圧印加時のジャンクションバリア内における空乏層幅
【００３２】
まず、図２（ａ）に示すように、ｎ＋シリコン基板１表面にエピタキシャル成長法により、低濃度であるｎ−シリコン層２を形成し、この上層にレジストＲを塗布し上記式に従って決定されたジャンクションバリア層の幅をもつようにフォトリソグラフィによりレジストパターンを形成する。
【００３３】
ここで空乏層幅ｗoは、以下に示すようにジャンクションバリア層内に伸長する空乏層幅ｗopとｎ-シリコン層内に伸長する空乏層幅ｗonとの和で表される。また図３に示すように、電圧印加時にジャンクションバリア内部が空乏層９で埋め尽くされる構造をとるとき、次式の関係がある。
【数２】
2009059764.tif 000003
【００３４】
例えば、ジャンクションバリア層の幅ｗｐをｗｐ＜２ｗｏｐ （ｗｏｐ:電圧印加時のジャンクションバリア層内の空乏層幅)にして、逆方向電圧印加時にジャンクションバリア層内を空乏層で充填される構造にして耐圧の低下を防ぐ。
ｗｏｐは、下記に示すように、Ｎｎ，Ｎｐより求める。
例えば、ＶＲ=40V, Ｎｎ=8E15cm-3,Ｎｐ=1E17cm-3なら、 ｗｐ<0.4um とする。
以上により、耐圧の低下がなく、トレードオフ改善率の高いショットキーバリアダイオードを得ることができる。
【００３５】
この後図２（ｂ）に示すように、このレジストパターンをマスクとして、ガードリング６およびジャンクションバリア７を形成するためのイオン注入を行う。
ここで、ジャンクションバリア７は低濃度、ガードリング６とジャンクションバリア７とは同一のイオン注入工程で形成され、ジャンクションバリア７が所望の濃度となるように設定される。そしてイオン注入後レジストパターンＲを除去し、拡散のためのアニール工程を経て、ガードリング６とジャンクションバリア７とを形成する。ここで高濃度のｐ型シリコン層であるガードリング６は幅３０μｍ、ジャンクションバリア７は幅０．３μｍいずれも深さ２μｍ、不純物濃度１×１０16／ｃｍ3〜６×１０17／ｃｍ3としている。
【００３６】
さらに図２（ｃ）に示すように、表面に酸化シリコン膜３を形成しこれをフォトリソグラフィによりパターニングし、開口を形成しガードリング６とジャンクションバリア７の形成された、ｎ−シリコン層２にコンタクトするようにショットキーメタル４および電極５を形成しパターニングする。そして必要に応じて保護膜（図示せず）を形成し、ショットキーバリアダイオードを完成した。
【００３７】
他の工程については従来例のショットキーバリアダイオードと同様に形成される。
【００３８】
上記構成によれば、図３に示すように、電圧印加時にはジャンクションバリア内部が空乏層９で埋め尽くされることになり、耐圧の低下がなく、トレードオフ改善率の高いショットキーバリアダイオードを製造することができる。
【００３９】
なお、前記実施の形態では、ショットキーメタル層として、ニッケル、モリブデン、チタンを用いたがこのほか、バナジウム、クロム、タングステン、パラジウム、白金等の各種金属から選択可能であり、また成膜方法についても、真空蒸着やスパッタリングなどの方法が適用可能である。
【００４０】
また、前記実施の形態では、ショットキーメタル４と電極５との２層構造で構成したが、材料の選択により、低抵抗でかつ最適範囲の仕事関数を持つ材料を選択することができれば単層構造で構成することも可能である。
【００４１】
以上、本発明の実施例を示したが、本発明の実施の形態は上述した図面及び記述に限定されるものではない。
【産業上の利用可能性】
【００４２】
本発明は、耐圧の低下がなく、トレードオフ改善率が高いことから、大電流用にも適用可能なショットキーバリアダイオードとして有用である。
【図面の簡単な説明】
【００４３】
【図１】本発明の実施の形態に係るショットキーバリアダイオードの構成を示す断面図
【図２】本発明の実施の形態に係るショットキーバリアダイオードの製造工程を示す断面図
【図３】本発明の実施の形態に係るショットキーバリアダイオードの電圧印加時を示す要部拡大説明図
【図４】従来のショットキーバリアダイオードの構成を示す断面図
【図５】従来のショットキーバリアダイオードの構成を示す断面図
【図６】従来のショットキーバリアダイオードの構成を示す断面図
【図７】従来のショットキーバリアダイオードの構成を示す断面図
【符号の説明】
【００４４】
１  ｎ＋型シリコン基板
２  ｎ−型エピタキシャル層
３  シリコン酸化膜
４  ショットキーメタル
５  電極
６  ガードリング
７  ジャンクションバリア
８  電極
９  空乏層
【図１】
2009059764.tif 000005
【図２】
2009059764.tif 000006
【図３】
2009059764.tif 000007
【図４】
2009059764.tif 000008
【図５】
2009059764.tif 000009
【図６】
2009059764.tif 000010
【図７】
2009059764.tif 000011