(57)【要約】【課題】本発明は、電流磁界を低減して自己インダクタンスを抑え、スイッチング速度を向上させるＭＯＳトランジスタ及びこれを用いた半導体集積回路装置を提供することを目的とする。【解決手段】半導体基板７０表面上で同一方向に平行に延在する複数のゲート２０、２０ａの両側に、ドレイン３０、３０ａ及びソース４０、４０ａが平行に配置されたトランジスタセルＴＣ１１〜ＴＣ３８、ＴＣ１〜ＴＣ８を複数有するＭＯＳトランジスタ１００、１００ａであって、  前記トランジスタセルの延在方向に分割されたトランジスタセルブロックＴＣＢ１〜ＴＣＢ３、ＴＣＢ１ａ、ＴＣＢ２ａを複数有し、  前記トランジスタセルブロックの前記ドレインを流れる電流の向きが、同一の前記トランジスタセルブロック内で同一であって、隣接した前記トランジスタセルブロック同士で逆向きとなるように、前記ドレインに電流を供給するドレイン給電用導通孔３１、３１ａを配置したことを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板表面上で同一方向に平行に延在する複数のゲートの両側に、ドレイン及びソースが平行に配置されたトランジスタセルを複数有するＭＯＳトランジスタであって、
前記トランジスタセルの延在方向に分割されたトランジスタセルブロックを複数有し、
前記トランジスタセルブロックの前記ドレインを流れる電流の向きが、同一の前記トランジスタセルブロック内で同一であって、隣接した前記トランジスタセルブロック同士で逆向きとなるように、前記ドレインに電流を供給するドレイン給電用導通孔を配置したことを特徴とするＭＯＳトランジスタ。
【請求項２】
前記隣接したトランジスタセルブロックは、前記トランジスタセルの延在方向と交わる境界線により分割され、
前記ドレイン給電用導通孔は、前記隣接したトランジスタセルブロック同士で互いに前記境界線付近に設けられるか、又は互いに前記境界線と反対側に配置されたことを特徴とする請求項１に記載のＭＯＳトランジスタ。
【請求項３】
前記境界線は、前記トランジスタセルの延在方向と直角に交わることを特徴とする請求項２に記載のＭＯＳトランジスタ。
【請求項４】
前記境界線は、前記トランジスタセルの前記ドレインの電気的接続を分断する線と一致することを特徴とする請求項２又は３に記載のＭＯＳトランジスタ。
【請求項５】
前記境界線は、連続的に延在して配置された前記ドレインの電流の向きが変わる仮想的な線であることを特徴とする請求項２又は３に記載のＭＯＳトランジスタ。
【請求項６】
請求項１乃至５のいずれか一項に記載のＭＯＳトランジスタを備えたことを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳトランジスタ及びこれを用いた半導体集積回路装置に関し、特に、同一方向に延在する複数のトランジスタセルから構成されるＭＯＳトランジスタ及びこれを用いた半導体集積回路装置に関する。
【背景技術】
【０００２】
従来から、半導体基板の表面上に、酸化膜を介して、延在して設けられたゲートの両側の半導体基板表面に、ドレインとソースが配置されて複数のトランジスタセルを構成し、これらのトランジスタセルが並列に接続されて全体として１つのトランジスタを構成するＭＯＳトランジスタが知られている。かかるＭＯＳトランジスタにおいては、ゲートに電位を供給することにより、ソース−ドレイン間に電流が流れる。
【０００３】
図７は、従来のＭＯＳトランジスタ２００の第１メタル配線層と、ゲート、ドレイン及びソースの配線パターンの平面デザインを示した図である。図７において、横方向に延在するゲート１２０の両側に、ソース１４０及びドレイン１３０が平行に延在して交互に配置されたトランジスタセルＴＣ１０〜ＴＣ８０が８個形成されている。ゲート１２０は、例えば第１メタル配線層に形成されたゲート給電金属１１０にコンタクトホール等の導電孔（図示せず）により接続され、ゲート給電金属１１０から電圧が印加され、ゲート１２０を駆動するように構成されている。
【０００４】
図７において、ゲート１２０が駆動してオンとなり、ドレイン１３０及びソース１４０に電流が流れるときには、第２メタル配線層との配置関係により定められるスルーホール１３１、１４１の配置位置との関係から、常に一定方向にドレイン電流及びソース電流が流れる。図７においては、紙面向かって左向きに総てのドレイン電流及びソース電流が流れている。従って、電流によりＭＯＳトランジスタ２００の周囲に発生する磁界の向きは、アンペール右ネジの法則に従い、ＭＯＳトランジスタ２００のあらゆる領域において、一定の向きになる。
【０００５】
図８は、図７の配線デザインに適用される、従来のＭＯＳトランジスタ２００の第２メタル配線層の配線パターンを示した図である。図８において、ドレイン配線パターン１５０及びソース配線パターン１６０が隣接して、ＭＯＳトランジスタ２００の配線デザイン全体を平面的に覆うように配置されている。ＭＯＳトランジスタ２００の配線デザインの右半分領域をドレイン配線パターン１５０が覆い、左半分領域をソース配線パターン１６０が覆うように構成されている。ドレイン配線パターン１５０は、ドレインパッド１５１に接続され、ソース配線パターン１６０は、ソースパッド１６１に接続されている。ドレイン１３０及びソース１４０と第２メタル配線層との間の絶縁層又は拡散層には、電気を通電するスルーホール１３１、１４１が形成される。そして、第２メタル配線層のドレイン配線パターン１５１に正電圧が印加されるとともに、ソース配線パターン１６１は接地され、ドレイン配線パターン１５０及びソース配線パターン１６０からスルーホール１３１、１４１を介してドレイン１３０及びソース１４０に電流が供給されるように構成される。従って、ドレイン１３０にはＭＯＳトランジスタ２００の右半分の領域から電流が供給され、ソース１４０からは左半分の領域から電流が流れ出ることになる。
【０００６】
図９は、図７に示したＭＯＳトランジスタ２００の配線デザインに、第２メタル配線層であるドレイン配線パターン１５０及びソース配線パターン１６０を平面的に覆うように配置し、透過的に上面視したＭＯＳトランジスタ２００の平面構成を示した図である。図９において、第２メタル配線層のドレイン配線パターン１５０はＭＯＳトランジスタ２００の右半分の領域を覆い、第２メタル配線層のソース配線パターン１６０はＭＯＳトランジスタ２００の左半分の領域を覆っているため、ドレイン配線パターン１５０とドレイン１３０を電気的に接続するスルーホール１３１は、ドレイン１３０とドレイン配線パターン１５０とが重なり合うＭＯＳトランジスタ２００の右半分の領域に形成され、ソース配線パターン１６０とソースを電気的に接続するスルーホール１４１は、ソース１４０とソース配線パターン１６０とが重なり合うＭＯＳトランジスタ２００の左半分の領域に形成されている。
【０００７】
よって、高電位側のドレイン１３０を流れる電流は、右側領域にある導電孔１３１から供給されるので、ドレイン１３０を紙面向かって左向きで流れ、接地側のソース１４０を流れる電流は、左側領域にある導電孔１４１から流出するので、やはり紙面向かって左向きで流れることになる。
【０００８】
従って、図７にも示したように、ドレイン１３０及びソース１４０を流れる電流は常に紙面向かって左向きの一定方向となり、この電流により発生する磁界も常に一定方向となる。
【０００９】
なお、縦型ＭＯＳＦＥＴにおいて、ゲート配線に流れる電流により発生する磁界の向きを、隣接するゲート配線同士で相殺すべく、隣接するゲート配線を流れる電流が反対方向となるように、ゲート配線の延在方向の両端に、対向するゲート電位給電部を設け、ゲート電位給電部に、ゲート配線を交互に接続するようにした技術が知られている（例えば、特許文献１参照）。
【特許文献１】特開２００３−１７６９７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、上述の従来技術の構成では、ドレイン１３０を流れる電流の向きは常に一定であるため、ＭＯＳトランジスタ２００には常に一定方向の自己インダクタンスが発生しており、ＭＯＳトランジスタ２００を高速スイッチングさせて用いるときには、かかる自己インダクタンスにより、電流変化により生じた磁界が、電流のオン、オフの切り換えを妨げる向きに働き、切り換え動作を遅らせてしまい、高速スイッチングが困難であるという問題があった。
【００１１】
つまり、自己インダクタンスにより、ＭＯＳトランジスタ２００をオンとしてドレイン１３０を流れる電流を増加させる場合には、電流の増加を妨げる向きに磁界が作用し、ＭＯＳトランジスタ２００をオフとしてドレイン１３０を流れる電流を減少させる場合には、電流の減少を妨げる向きに磁界が作用するので、高速スイッチング動作を実行するのが困難であるという問題があった。
【００１２】
また、上述の特許文献１に記載の構成では、ゲート電流に起因する磁界を相殺することができるが、流れる電流の大きいドレインについては何ら対策が講じられていないため、ＭＯＳＦＥＴ全体としては、ドレイン電流による自己インダクタンスの影響が大きく残り、高速スイッチングはやはり困難であるという問題があった。
【００１３】
そこで、本発明は、ドレイン電流による電流磁界を低減して自己インダクタンスを抑え、スイッチング速度を向上させるＭＯＳトランジスタ及びこれを用いた半導体集積回路装置を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記目的を達成するため、第１の発明に係るＭＯＳトランジスタ（１００、１００ａ）は、半導体基板（７０）表面上で同一方向に平行に延在する複数のゲート（２０、２０ａ）の両側に、ドレイン（３０、３０ａ）及びソース（４０、４０ａ）が平行に配置されたトランジスタセル（ＴＣ１１〜ＴＣ３８、ＴＣ１〜ＴＣ８）を複数有するＭＯＳトランジスタ（１００、１００ａ）であって、
前記トランジスタセル（ＴＣ１１〜ＴＣ３８、ＴＣ１〜ＴＣ８）の延在方向に分割されたトランジスタセルブロック（ＴＣＢ１〜ＴＣＢ３、ＴＣＢ１ａ、ＴＣＢ２ａ）を複数有し、
前記トランジスタセルブロック（ＴＣＢ１〜ＴＣＢ３、ＴＣＢ１ａ、ＴＣＢ２ａ）の前記ドレイン（３０、３０ａ）を流れる電流の向きが、同一の前記トランジスタセルブロック（ＴＣＢ１〜ＴＣＢ３、ＴＣＢ１ａ、ＴＣＢ２ａ）内で同一であって、隣接した前記トランジスタセルブロック（ＴＣＢ１〜ＴＣＢ３、ＴＣＢ１ａ、ＴＣＢ２ａ）同士で逆向きとなるように、前記ドレイン（３０、３０ａ）に電流を供給するドレイン給電用導通孔（３１、３１ａ）を配置したことを特徴とする。
【００１５】
これにより、隣接するトランジスタセルブロック同士でドレイン電流による発生する磁界を相殺することができ、ＭＯＳトランジスタのスイッチング速度を向上させることができる。
【００１６】
第２の発明は、第１の発明に係るＭＯＳトランジスタ（１００、１００ａ）において、
前記隣接したトランジスタセルブロック（ＴＣＢ１〜ＴＣＢ３、ＴＣＢ１ａ、ＴＣＢ２ａ）は、前記トランジスタセル（ＴＣ１１〜ＴＣ３８、ＴＣ１〜ＴＣ８）の延在方向と交わる境界線（ＢＬ１、ＢＬ２、ＢＬ１ａ）により分割され、
前記ドレイン給電用導通孔（３１、３１ａ）は、前記隣接したトランジスタセルブロック（ＴＣＢ１〜ＴＣＢ３、ＴＣＢ１ａ、ＴＣＢ２ａ）同士で互いに前記境界線（ＢＬ１、ＢＬ２、ＢＬ１ａ）付近に設けられるか、又は互いに前記境界線（ＢＬ１、ＢＬ２、ＢＬ１ａ）と反対側に配置されたことを特徴とする。
【００１７】
これにより、種々の形状のトランジスタセルブロックに対し、隣接するトランジスタブロック同士で、境界線を基準線としてドレインを流れる電流を対向する向きに流れるようにし、発生する電流磁界を互いに相殺することができる。
【００１８】
第３の発明は、第２の発明に係るＭＯＳトランジスタ（１００、１００ａ）において、
前記境界線（ＢＬ１、ＢＬ２、ＢＬ１ａ）は、前記トランジスタセル（ＴＣ１１〜ＴＣ３８、ＴＣ１〜ＴＣ８）の延在方向と直角に交わることを特徴とする。
【００１９】
これにより、利用度が高く、完全な対称形を作り易い長方形形状をなして分割されたトランジスタセルブロックについて、ドレイン電流により発生する磁界を、隣接するトランジスタセルブロック同士で正確に相殺するように配線デザインを定めることができる。
【００２０】
第４の発明は、第２又は３の発明に係るＭＯＳトランジスタ（１００、１００ａ）において、
前記境界線（ＢＬ１、ＢＬ２）は、前記トランジスタセル（ＴＣ１１〜ＴＣ３８、ＴＣ１〜ＴＣ８）の前記ドレイン（３０）の電気的接続を分断する線と一致することを特徴とする。
【００２１】
これにより、ドレインを完全に分断して分割されたトランジスタセルブロックを有するＭＯＳトランジスタについて、高速スイッチングの性能を向上させることができる。
【００２２】
第５の発明は、第２又は３の発明に係るＭＯＳトランジスタ（１００、１００ａ）において、
前記境界線（ＢＬ１ａ）は、連続的に延在して配置された前記ドレイン（３０ａ）の電流の向きが変わる仮想的な線であることを特徴とする。
【００２３】
これにより、ＭＯＳトランジスタのトランジスタセル自体は分割されていない構成であっても、仮想的なトランジスタセルブロックを設定することにより、隣接したトランジスタセルブロック同士でドレイン電流の向きが反対となるようなＭＯＳトランジスタとすることができ、外形上、分割されていないＭＯＳトランジスタについても本発明を適用することができる。
【００２４】
第６の発明に係る半導体集積回路装置は、第１〜５のいずれか一つの発明に係るＭＯＳトランジスタ（１００、１００ａ）を用いてトランジスタ回路を形成した半導体基板（７０）を有し、
該基板（７０）を収容するパッケージを備えたことを特徴とする。
【００２５】
これにより、スイッチング性能を向上させたＭＯＳトランジスタを用いて集積回路装置を構成することができ、集積回路装置の動作速度を向上させることができる。
【００２６】
なお、上記括弧内の参照符号は、理解を容易にするために付したものであり、一例に過ぎず、図示の態様に限定されるものではない。
【発明の効果】
【００２７】
本発明によれば、自己インダクタンスを低減し、スイッチング速度を向上させることができる。
【発明を実施するための最良の形態】
【００２８】
以下、図面を参照して、本発明を実施するための最良の形態の説明を行う。
【実施例１】
【００２９】
図１は、本発明を適用した実施例１に係るＭＯＳトランジスタ１００の平面構成を示した図である。図１において、本実施例に係るＭＯＳトランジスタ１００は、ゲート２０と、ゲート給電金属１０と、コンタクトホール２１と、ドレイン３０と、ドレイン給電用導通孔３１と、ソース４０と、ソース給電用導通孔４１とを備える。
【００３０】
なお、図１におけるドレイン３０とソース４０は、厳密にはドレイン３０給電用のドレイン配線とソース４０給電用のソース配線のパターンを示しているが、ドレイン３０及びソース４０はドレイン配線とソース配線の真下にあり、ほぼ同様のパターンを形成していると考えてよいので、これをドレイン３０及びソース４０として説明することとする。また、実施例１の断面構成の詳細については、後述する。
【００３１】
図１において、ＭＯＳトランジスタ１００は、横方向に、境界線ＢＬ１、ＢＬ２により、３個のトランジスタセルブロックＴＣＢ１〜ＴＣＢ３に分割されている。つまり、境界線ＢＬ１により、トランジスタセルブロックＴＣＢ１とトランジスタセルブロックＴＣＢ２のドレイン３０が分割され、境界線ＢＬ２により、トランジスタセルブロックＴＣＢ２とトランジスタセルブロックＴＣＢ３のゲート２０及びドレイン３０が分割されている。そして、各々のトランジスタセルブロックＴＣＢ１〜ＴＣＢ３は、縦方向に８個のトランジスタセルを有する。例えば、トランジスタセルブロックＴＣＢ３は、８個のトランジスタセルＴＣ３１〜ＴＣ３８を有する。なお、他のトランジスタセルブロックＴＣＢ１、ＴＣＢ２については、総てのトランジスタセルについて参照符号が付されている訳ではないが、総て同様に８個のトランジスタセルを有し、トランジスタセルブロックＴＣＢ１はトランジスタセルＴＣ１１〜ＴＣ１８、トランジスタセルブロックＴＣＢ２はトランジスタセルＴＣ２１〜ＴＣ２８を備えている。
【００３２】
このように、実施例１に係るＭＯＳトランジスタ１００は、分割されたトランジスタセルブロックＴＣＢ１〜ＴＣＢ３の境界線ＢＬ１、ＢＬ２が、同一のライン上に延在するトランジスタセル、例えば１ライン目のトランジスタセルＴＣ１１、ＴＣ２１、ＴＣ３１を外形的又は電気的に分割しており、境界線ＢＬ１、ＢＬ２とトランジスタセルブロックＴＣＢ１〜ＴＣＢ３の外形的境界線とは一致している場合の態様例を示している。
【００３３】
以下、各々の構成要素について詳説する。
【００３４】
各々のトランジスタセルＴＣ１１〜ＴＣ３８は、総てゲート２０、ドレイン３０及びソース４０を備えている。
【００３５】
ゲート２０は、総て同一方向に平行に複数本延在して形成されている。図１においては、横方向に延在するゲート２０が、縦方向に平行に８本形成されている。そして、ゲート２０は、縦方向に延在する境界線ＢＬ１、ＢＬ２により、横方向に３つのブロックＴＣＢ１〜ＴＣＢ３に分割されている。
【００３６】
ゲート２０は、例えばポリシリコン等で形成されてよく、ＭＯＳトランジスタ１００のゲート電極の役割を果たす。ゲート２０は、コンタクトホール２１によりゲート給電金属１０と接続され、ゲート給電金属１０からゲートに電流が供給される。ゲート給電金属１０は、例えばアルミニウム等の配線用金属が用いられてよい。
【００３７】
ゲート２０の両側には、ドレイン３０及びソース４０が交互に形成され、ゲート２０、ドレイン３０及びソース４０で１つのトランジスタセルＴＣ１１〜ＴＣ３８をなす。ドレイン３０とソース４０は、ゲート２０を挟んで交互に形成されているので、１つのゲート２０に対し、隣接するトランジスタセルＴＣ１１〜ＴＣ１８、ＴＣ２１〜ＴＣ２８、ＴＣ３１〜ＴＣ３８同士は、ドレイン３０及びソース４０を共有することになる。（但し、端部のトランジスタセル同士はドレイン３０のみを共有する。）
ドレイン給電用導通孔３１は、ドレインに電流を供給するための導通孔であり、いわゆるスルーホール等が設けられて構成されてよい。同様に、ソース給電用導通孔４１は、ソースと電気的導通を図るための導通孔であり、やはりスルーホール等により構成されてよい。ドレイン給電用導通孔３１及びソース給電用導通孔４１内部には、アルミニウム等の配線用金属が充填され、他の給電層と電気的接続がなされる。
【００３８】
図２は、図１に係るＭＯＳトランジスタ１００のＡ―Ａ'断面における構成を示した図である。図２において、本実施例に係るＭＯＳトランジスタ１００は、半導体基板７０の表面上に、酸化膜２２を介してゲート２０が形成され、ゲート２０の両側の半導体基板７０の表面に、拡散層であるドレイン３０とソース４０が形成されている。ドレイン３０の上には、第１メタル配線層上に配線用金属で構成されたドレイン配線３２が形成され、ドレイン３０とドレイン配線３２を電気的に接続するスルーホール等のドレイン給電用導通孔３１が形成されている。同様に、ソース４０の上には、第１メタル配線層上に配線用金属で構成されたソース配線４２が形成され、ソース４０とソース配線４２を電気的に接続するソース給電用導通孔４１が形成されている。また、第１メタル配線層上にはゲート給電金属１０も形成されている。図２では、ゲート２０とゲート給電金属１０が接続される構造は図示されていないが、ゲート給電金属１０がゲート２０の直上にあり、上面視的に重なる位置で、酸化膜２２の上部に導通孔としてコンタクトホール２１が形成され、これにより両者の電気的接続がなされる。
【００３９】
このように、ドレイン３０とドレイン配線３２は上面視的には配置が共通であり、ドレイン給電用導通孔３１も共通の位置となる。同様に、ソース４０とソース配線４２も上面視的には配置が共通であり、ソース給電用導通孔４１も共通の位置となる。よって、ドレイン配線３２とドレイン３０及びソース配線４２とソース４０は、平面構成図は同じとなるので、図１に示したＭＯＳトランジスタ１００の配線デザインも、ドレイン３０とドレイン配線３２及びソース４０とソース配線４２を共通に示した図である。従って、本明細書における本実施例及び他の実施例において、ドレイン３０及びソース４０で表現されている平面的構成については、ドレイン配線３２及びソース配線４２と読み替えて適用することができる。
【００４０】
次に、図１に戻り、本実施例に係るＭＯＳトランジスタ１００の平面構成について、更に詳細に説明する。
【００４１】
上述のようなトランジスタセル構成を有する本実施例に係るＭＯＳトランジスタ１００は、全体としては３つのトランジスタセルブロックＴＣＢ１〜ＴＣＢ３を有し、各々のトランジスタセルブロックＴＣＢ１〜ＴＣＢ３が８個のトランジスタセルＴＣ１１〜ＴＣ１８、ＴＣ２１〜ＴＣ２８、ＴＣ３１〜ＴＣ３８を有しているので、合計２４個のトランジスタセルＴＣ１１〜ＴＣ３８を有することになる。これらのトランジスタセルＴＣ１１〜ＴＣ３８は総て電気的に並列接続され、全体として１つのＭＯＳトランジスタ１００を形成する。
【００４２】
図３は、本実施例に係るＭＯＳトランジスタ１００を回路記号として示した図である。図３に示すように、ドレイン３０は高電位側（電源側）に接続され、ソース４０は接地側に接続される。ＭＯＳトランジスタ１００がＮチャネルＭＯＳトランジスタの場合には、ゲート２０に正電位を加えたときにＭＯＳトランジスタ１００はオンとなり、ドレイン３０からソース４０に電流が流れる。ＭＯＳトランジスタ１００がＰチャネルＭＯＳトランジスタの場合には、ゲート２０に負電位を加えたときにＭＯＳトランジスタ１００はオンとなり、ドレイン３０からソース４０に電流が流れる。いずれにせよ、ドレイン３０は高電位側に接続され、ソース４０は接地側に接続され、ＭＯＳトランジスタ１００がオンとなったときには、ドレイン３０には接続配線から電流が流れ込み、ソース４０からは接続配線に向かって電流が流れ出ることになる。
【００４３】
図１に戻り、境界線ＢＬ２を介して隣接するトランジスタセルブロックＴＣＢ２とトランジスタセルブロックＴＣＢ３の、ドレイン３０に設けられているドレイン給電用導電孔３１に着目すると、トランジスタセルブロックＴＣＢ２のドレイン給電用導通孔３１は、総てのトランジスタセルＴＣ２１〜ＴＣ２８について紙面向かって左側寄りの境界線ＢＬ２の反対側に配置されている。一方、トランジスタセルブロックＴＣＢ３のドレイン給電用導通孔３２は、総てのトランジスタセルＴＣ３１〜ＴＣ３８について紙面向かって右側寄りの境界線ＢＬ２の反対側に配置されている。つまり、隣接するトランジスタセルブロックＴＣＢ２とトランジスタセルブロックＴＣＢ３のドレイン３０に設けられているドレイン給電用導電孔３１は、ともに境界線ＢＬ２の反対側に略線対称に配置されていることになる。
【００４４】
このような配置でドレイン給電用導電孔３１が設けられた場合には、図３で説明したように、ドレイン給電用導電孔３１からはドレイン３０に常に電流が流れ込むので、ドレイン３０を流れるドレイン電流の向きは、トランジスタセルブロックＴＣＢ２の場合は紙面向かって右向き、つまりドレイン給電用導電孔３１から境界線ＢＬ２に向かう右向きの電流が流れることになる。一方、トランジスタセルブロックＴＣＢ３の場合は、ドレイン給電用導電孔３１が向かって右側に設けられているので、ドレイン電流は紙面向かって左向きに流れ、やはりドレイン給電用導電孔３１から境界線ＢＬ２に向かう左向きの電流が流れる。よって、トランジスタセルブロックＴＣＢ２とトランジスタセルブロックＴＣＢ３のドレイン電流は、ともに境界線ＢＬ２に向かって反対向きに流れることになる。
【００４５】
従って、トランジスタセルブロックＴＣＢ２の周囲に発生する電流磁界と、トランジスタセルブロックＴＣＢ３の周囲に発生する電流磁界も反対向きとなり、両者は互いに相殺する。従って、トランジスタセルブロックＴＣＢ２、ＴＣＢ３で発生する自己インダクタンスは、磁界の相殺により抑制されるので、スイッチの切り換えがありゲート電流の向きが切り換わっても、これを妨げる磁界は低減され、スイッチング速度を向上させることができる。
【００４６】
同様に、隣接するトランジスタセルブロックＴＣＢ１とトランジスタセルＴＣＢ２のドレイン給電用導通孔３１の配置に着目すると、トランジスタセルブロックＴＣＢ１のドレイン給電用導通孔３１も、トランジスタセルブロックＴＣＢ２のドレイン給電用導通孔３１も、ともに境界線ＢＬ１付近に配置されている。この場合は、ともに境界線ＢＬ１から離れる向きにドレイン電流が流れ、やはり両者のドレイン３０を流れる電流の向きは反対となる。つまり、トランジスタセルブロックＴＣＢ１においては、紙面向かって左向きにドレイン電流が流れ、トランジスタセルブロックＴＣＢ２においては、紙面向かって右向きにドレイン電流が流れる。このように、隣接するトランジスタセルブロックＴＣＢ１とトランジスタセルＴＣＢ２においても、ドレイン３０を流れる電流の向きは反対となるので、これにより発生する電流磁界も相互に相殺し合い、自己インダクタンスの発生を抑制し、スイッチング性能を向上させることができる。
【００４７】
このように、本実施例に係るＭＯＳトランジスタ１００においては、隣接するトランジスタセルブロックＴＣＢ１〜ＴＣＢ３同士で、境界線ＢＬ１、ＢＬ２に関して略線対称の位置にドレイン給電用導通孔３１を配置することにより、隣接するトランジスタセルブロックＴＣＢ１〜ＴＣＢ３同士のドレイン電流の向きを反対にし、発生する電流磁界も互いに反対向きとして相殺させ、自己インダクタンスを低減することができる。その結果、ＭＯＳトランジスタ１００のスイッチング速度を高めることができる。
【００４８】
次に、図１において、ソース給電用導通孔４１の配置について説明する。図１において、各トランジスタセルブロックＴＣＢ１〜ＴＣＢ３のソース給電用導通孔４１の位置は、総て各トランジスタセルブロック内でドレイン給電用導通孔３１の位置と反対側に設けられている。従って、必然的に、ソース給電用導通孔４１の配置も、境界線ＢＬ１、ＢＬ２に関して略線対称の配置となっており、ソース電流も、隣接するトランジスタセルブロックＴＣＢ１〜ＴＣＢ３同士で互いに反対向きとなるような配置となっている。図３で説明したように、ソース４０を流れる電流は、ソース４０からソース給電用導通孔４１に向かって流れ出る向きの電流が常に流れる。また、ソース給電用導通孔４１は、上述のように各トランジスタセルブロックＴＣＢ１〜ＴＣＢ３内で、ドレイン給電用導通孔３１と反対側に配置されているので、ドレイン給電用導通孔３１からドレイン３０に流入する電流と同じ向きになる。従って、トランジスタセルブロックＴＣＢ１のドレイン３０及びソース４０を流れる電流は、ともに境界線ＢＬ１から左側に離れてゆく左向きの電流が流れ、トランジスタセルブロックＴＣＢ２のドレイン３０及びソース４０を流れる電流は、これとは逆に境界線ＢＬ１から境界線ＢＬ２に向かう右向きの電流が流れる。トランジスタセルブロックＴＣＢ３は、ドレイン３０及びソース４０の双方とも、境界線ＢＬ２に向かう左向きの電流が流れることになり、やはり隣接するトランジスタセルブロックＴＣＢ２と反対向きの電流が流れる。
【００４９】
このように、本実施例に係るＭＯＳトランジスタ１００においては、ドレイン電流のみならず、ソース電流を含めて隣接するトランジスタセルブロックＴＣＢ１〜ＴＣＢ３同士で反対向きのドレイン電流及びソース電流が流れるように構成しているので、隣接する隣接するトランジスタセルブロックＴＣＢ１〜ＴＣＢ３同士で大幅に自己インダクタンスを相殺して低減させ、スイッチング性能を高めることができる。
【００５０】
本実施例に係るＭＯＳトランジスタ１００においては、ソース電流により発生する電流磁界を低減する効果も同時に実現することができ、スイッチング性能を大きく改善できる優れた構成であることが分かる。
【００５１】
更に、本実施例に係るＭＯＳトランジスタ１００のゲート２０を流れる電流について着目すると、各トランジスタセルブロックＴＣＢ１〜ＴＣＢ３の各トランジスタセルＴＣ１１〜ＴＣ３８のゲート２０に電流を供給するゲート給電金属１０の配置構成が、総てドレイン給電用導通孔３１と一致する側に設けられていることが分かる。つまり、ゲート２０を流れる電流も、隣接するトランジスタセルブロックＴＣＢ１〜ＴＣＢ３同士で反対となるように配置構成されている。従って、本実施例に係るＭＯＳトランジスタ１００によれば、ゲート電流により発生する電流磁界についても、隣接するトランジスタセルブロックＴＣＢ１〜ＴＣＢ３同士で反対向きとし、自己インダクタンスの発生を抑制することができる。
【００５２】
なお、本実施例に係るＭＯＳトランジスタ１００において、各トランジスタセルブロックＴＣＢ１〜ＴＣＢ３に設けられたドレイン給電用導通孔３１及びソース給電用通電孔４１の配置は、境界線ＢＬ１、ＢＬ２に関して略線対称となっていればよく、完全な線対称の関係にあることを必ずしも要しない。例えば、図１に示されるように、トランジスタセルブロックＴＣＢ１とトランジスタセルブロックＴＣＢ２の大きさは完全に一致している訳ではなく、若干大きさが異なっている。このような場合には、境界線ＢＬ１に関して無理に完全な線対称とする必要はなく、隣接するトランジスタセルブロックＴＣＢ１とトランジスタセルブロックＴＣＢ２のドレイン３０又はソース４０を流れる電流が、反対となるようにドレイン給電用導通孔３１又はソース給電用導通孔４１を配置すれば足りる。本実施例に係るＭＯＳトランジスタ１００は、種々の態様の配線パターンをとり得るが、隣接するトランジスタセルブロックＴＣＢ１〜ＴＣＢ２同士でドレイン電流、更にはソース電流の向きが反対となるようにドレイン給電用導通孔３１とソース給電用導通孔４１を配置できれば、好適に本発明を適用することができる。
【００５３】
また、図１に係るＭＯＳトランジスタ１００においては、各トランジスタセルブロックＴＣＢ１〜ＴＣＢ３の境界線ＢＬ１、ＢＬ２が、各トランジスタセルＴＣ１１〜ＴＣ３８又はゲート２０の延在方向と直角に交わるように構成しているが、境界線ＢＬ１、ＢＬ２は、必ずしも各トランジスタセルＴＣ１１〜ＴＣ３８の延在方向と直角でなくてもよい。例えば、台形型や平行四辺形型のトランジスタセルブロックＴＣＢ１〜ＴＣＢ３についても、本実施例に係るＭＯＳトランジスタ１００は適用することができる。境界線ＢＬ１、ＢＬ２の形状が変化しても、境界線ＢＬ１、ＢＬ２を基準線として対称関係を利用し、隣接するトランジスタセルブロックＴＣＢ１〜ＴＣＢ３のドレイン電流が反対向きとなるようにドレイン給電用通電孔３１を配置できるからである。
【００５４】
また、図１に係るＭＯＳトランジスタにおいては、トランジスタセルブロックＴＣＢ１〜ＴＣＢ３が３個の例について説明しているが、トランジスタセルブロックＴＣＢ１〜ＴＣＢ３は、２個以上でさえあればよく、態様により更に多くのトランジスタセルブロックを設けるようにしてもよい。
【００５５】
次に、図４を用いて、本実施例に係るＭＯＳトランジスタ１００の第２メタル配線層の例について説明する。図４は、本実施例に係るＭＯＳトランジスタ１００の第２メタル配線層の配線パターンの一例である。
【００５６】
図４において、第２メタル配線層は、ドレイン配線パターン５０とソース配線パターン６０を有し、ドレイン配線パターン５０はドレインパッド５１に接続され、ソース配線パターン６０はソースパッド６１に接続されている。ドレインパッド５１及びソースパッド６１に電流が供給され、ドレイン配線パターン５０及びソース配線パターン６０を介してドレイン給電用導通孔３１及びソース給電用導通孔４１に電流供給がなされる。図４に示す第２メタル配線層の配線パターンは、従来の図８で示したドレイン配線パターン１５０及びソース配線パターン１６０と異なり、ドレイン配線パターン５０とソース配線パターン６０が互いに挟み合うような形状部分を有している。
【００５７】
なお、第２メタル配線層は、図２で示した第１メタル配線層の上方に絶縁層を介して設けられてよい。
【００５８】
次に、図５を用いて、図１に示したＭＯＳトランジスタ１００の電極配線パターンに、図４で示した第２メタル配線層のドレイン配線パターン５０とソース配線パターン６０を覆った状態のＭＯＳトランジスタ１００について説明する。図５は、本実施例に係るＭＯＳトランジスタ１００の上面透視図である。
【００５９】
図５において、ドレイン給電用導通孔３１とドレイン配線パターン５０とが重なっている状態と、ソース給電用導通孔４１とソース配線パターン６０とが重なっている状態が示されている。なお、個々の構成要素は、今まで説明した内容と同様であるので、同一の参照符号を付し、その説明を省略する。
【００６０】
本実施例に係るＭＯＳトランジスタは、ドレイン給電用導通孔３１又はソース給電用導通孔４１のいずれかが各トランジスタセルブロックＴＣＢ１〜ＴＣＢ３の端部か境界線ＢＬ１、ＢＬ２付近に集中した構成となっているので、各トランジスタセルブロックＴＣＢ１〜ＴＣＢ３の、横方向（トランジスタセルＴＣ１１〜ＴＣ３８の延在方向）の端辺又は境界線ＢＬ１、ＢＬ２付近を第２メタル配線層が覆うように構成すれば、ＭＯＳトランジスタ１００のドレイン３０及びソース４０に対して、電流を供給できることになる。
【００６１】
図５において、ドレイン給電用導通孔３１が集中して配置された境界線ＢＬ１付近と、トランジスタセルブロックＴＣＢ３の右端辺付近をドレイン配線パターン５０が覆っており、ソース給電用導通孔４１が集中して配置された境界線ＢＬ２付近と、トランジスタセルブロックＴＣＢ１の左端辺をソース配線パターン６０が覆うように構成されている。
【００６２】
このように、各トランジスタセルブロックＴＣＢ１〜ＴＣＢ３の端部又は境界線ＢＬ１、ＢＬ２付近にドレイン給電用導通孔３１又はソース給電用導通孔４１を交互に設け、これを覆うようにドレイン配線パターン５０とソース配線パターン６０が交互に挟み合うようにＭＯＳトランジスタ１００を構成することにより、自己インダクタンスが低減されて高速スイッチング可能なＭＯＳトランジスタ１００とすることができる。
【００６３】
なお、本実施例に係るＭＯＳトランジスタ１００の積層断面構造には、上述の平面的配置関係を保つ限り、種々の態様が適用でき、図３の断面構造の態様に限定されないことは言うまでもない。
【実施例２】
【００６４】
図６は、本発明を適用した実施例２に係るＭＯＳトランジスタ１００ａの平面構成を上面透視的に示した図である。図６において、実施例２に係るＭＯＳトランジスタ１００ａは、半導体基板７０の表面上に酸化膜（図示せず）を介して平行に複数形成されたゲート２０ａと、ゲート２０ａの両側に交互に形成されたドレイン３０ａ及びソース４０ａで、横方向に延在するトランジスタセルＴＣ１〜ＴＣ８を構成する。トランジスタセルＴＣ１〜ＴＣ８は、ゲート２０ａ、ドレイン３０ａ及びソース４０ａのいずれも延在方向（横方向）で分断されておらず、ＭＯＳトランジスタ１００ａの横方向全体に連続したトランジスタセルＴＣ１〜ＴＣ８が形成されている点で、実施例１に係るＭＯＳトランジスタ１００と異なっている。
【００６５】
ドレイン給電用導通孔３１ａは、ＭＯＳトランジスタ１００ａの中央部のドレイン３０ａ上の一定幅の領域に形成されている。ソース給電用導通孔４１ａは、中央部を挟むようにＭＯＳトランジスタ１００ａの両端部のソース４０ａ上に形成されている。つまり、ドレイン給電用導通孔３１ａは、ＭＯＳトランジスタ１００ａの中央部付近の１箇所にまとまって配置されているが、ソース給電用導通孔４１ａは、両端部に別れ、各々がまとまって配置されている。
【００６６】
本実施例に係るＭＯＳトランジスタ１００ａは、仮想的なトランジスタセルブロックＴＣＢ１ａ、ＴＣＢ２ａを有する。トランジスタセルブロックＴＣＢ１ａ、ＴＣＢ２ａは、やはり仮想的な境界線ＢＬ１ａによりトランジスタセルＴＣ１〜ＴＣ８の延在方向で２つに分割されている。
【００６７】
このように、隣接するトランジスタセルブロックＴＣＢ１ａ、ＴＣＢ２ａ及びこれらの境界線ＢＬ１ａは、ゲート２０ａ、ドレイン３０ａ又はソース４０ａのいずれかが分断され、外形的又は電気的に分断されていることを必ずしも要せず、仮想的な境界線ＢＬ１ａにより隣接するトランジスタセルブロックＴＣＢ１ａ、ＴＣＢ２ａが分割されていてもよい。
【００６８】
図６において、ＭＯＳトランジスタ１００ａの中央部に配置されたドレイン給電用導通孔３１ａは、境界線ＢＬ１ａでトランジスタセルブロックＴＣＢ１ａとトランジスタセルブロックＴＣＢ２ａとに分割されている。これは、実質的に、隣接するトランジスタセルブロックＴＣＢ１ａ、ＴＣＢ２ａの境界線ＢＬ１ａ付近に、境界線ＢＬ１ａに略線対称にドレイン給電用導通孔３１ａが配置されているのに等しい。ドレイン給電用導通孔３１ａに供給された電流は、トランジスタセルブロックＴＣＢ１ａ側は紙面向かって左向きに流れ、トランジスタセルブロックＴＣＢ２ａ側は紙面向かって右向きに流れ、両者は反対向きに流れる。従って、トランジスタセルブロックＴＣＢ１ａとトランジスタセルブロックＴＣＢ２ａの周囲に発生する電流磁界は、互いに反対向きとなり、隣接するトランジスタセルブロックＴＣＢ１ａ、ＴＣＢ２ａ同士で相殺することになる。よって、実施例２に係るＭＯＳトランジスタ１００ａにおいても、自己インダクタンスを低減させ、スイッチング性能を向上させることができる。
【００６９】
次に、ソース給電用導通孔４１ａについて着目すると、ソース給電用導通孔４１ａからは電流が流出するので、やはり中央の境界線ＢＬ１ａ付近から、両端に設けられたソース給電用導通孔４１ａに向かって電流が流れることになる。これは、ドレイン３０ａを流れる電流の向きと一致し、隣接するトランジスタセルブロックＴＣＢａ１、ＴＣＢ２ａ同士で、やはり反対側の電流が流れることになる。従って、ソース電流についても、隣接するトランジスタセルブロックＴＣＢａ１、ＴＣＢ２ａ同士で電流磁界を互いに相殺させ、自己インダクタンスを低減させることができる。
【００７０】
このように、実施例２に係るＭＯＳトランジスタ１００ａによれば、外形上はトランジスタセルＴＣ１〜ＴＣ８を分割させることなく、仮想的にトランジスタセルブロックＴＣＢ１ａ、ＴＣＢ２ａを作り出し、それらのドレイン３０ａ及びソース４０ａを流れる電流の向きを反対向きとし、発生する電流磁界を互いに相殺させて自己インダクタンスを低減させることができる。実施例２によれば、加工の労力を殆ど増加させることなく、スイッチング速度を向上させたＭＯＳトランジスタとすることができる。
【００７１】
なお、実施例２に係るＭＯＳトランジスタ１００ａにおいては、ゲート給電金属１０ａは、ゲート２０ａの片側にのみ設けられているので、ゲート電流については、隣接するトランジスタセルブロックＴＣＢａ１、ＴＣＢ２ａ同士で電流磁界を相殺するような構成とはなっていない。しかしながら、電流変化量の大きいドレイン電流について、発生する電流磁界を隣接するトランジスタセルブロックＴＣＢａ１、ＴＣＢ２ａ同士で相殺する構成となっているので、十分にスイッチング速度を高めたＭＯＳトランジスタ１００ａとすることができる。
【００７２】
なお、上述のようなドレイン給電用導通孔３１ａとソース給電用導通孔４１ａの配置構成としたことに伴い、ドレイン配線パターン５０ａはＭＯＳトランジスタ１００ａの中央領域を覆い、ソース配線パターン６０ａはドレイン配線パターン５０ａを両側から挟むように、ＭＯＳトランジスタ１００ａの両端部を覆うような構成となっている。ドレイン配線パターン５０ａはドレインパッド５１に接続されて給電され、ソース配線パターン６０ａはソースパッド６１に接続されて給電されることは、実施例１の説明と同様である。
【００７３】
このように、実施例２に係るＭＯＳトランジスタ１００ａによれば、簡素な構成でありながら、自己インダクタンスを低減し、スイッチング速度の高いＭＯＳトランジスタ１００ａとすることができる。
【００７４】
実施例１及び実施例２において説明したＭＯＳトランジスタ１００、１００ａは、種々の用途に適用できるが、特に大電流を流すパワーＭＯＳトランジスタに好適に適用可能である。パワーＭＯＳトランジスタにおいては、大電流を流しつつかつ高速スイッチングを行うことが要求されるので、電流磁界を相殺して自己インダクタンスを低減する本発明を適用することにより、大電流による高速スイッチングを行うことができる。
【００７５】
また、実施例１及び実施例２に係るＭＯＳトランジスタ１００、１００ａは、ともに半導体基板７０上に形成されている。半導体基板７０上に、抵抗やコンデンサ等の他の素子も形成することにより、電源回路等の所定の機能を実現する半導体集積回路装置を構成することができる。これにより、スイッチング速度の速い半導体集積回路装置を実現することができる。
【００７６】
以上、本発明の好ましい実施例について詳説したが、本発明は、上述した実施例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施例に種々の変形及び置換を加えることができる。
【図面の簡単な説明】
【００７７】
【図１】実施例１に係るＭＯＳトランジスタ１００の平面構成を示した図である。
【図２】図１に係るＭＯＳトランジスタ１００のＡ―Ａ'断面構成を示した図である。
【図３】本実施例に係るＭＯＳトランジスタ１００を回路記号として示した図である。
【図４】本実施例に係るＭＯＳトランジスタ１００の第２メタル配線層の一例である。
【図５】本実施例に係るＭＯＳトランジスタ１００の上面透視図である。
【図６】実施例２に係るＭＯＳトランジスタ１００ａの平面構成の上面透視図である。
【図７】従来のＭＯＳトランジスタ２００の配線パターンの平面デザイン図である。
【図８】従来のＭＯＳトランジスタ２００の第２メタル配線層の配線パターン図である。
【図９】従来のＭＯＳトランジスタ２００を透過的に上面視した平面構成図である。
【符号の説明】
【００７８】
１０    ゲート給電金属
２０    ゲート
２１    コンタクトホール
２２    酸化膜
３０    ドレイン
３１、３１ａ    ドレイン給電用導通孔
３２    ドレイン配線
４０    ソース
４１、４１ａ    ソース給電用導通孔
４２    ソース配線
５０、５０ａ    ドレイン配線パターン
５１    ドレインパッド
６０、６０ａ    ソース配線パターン
６１    ソースパッド
７０    半導体基板
１００、１００ａ    ＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
2009044085.tif 000006
【図５】
2009044085.tif 000007
【図６】
2009044085.tif 000008
【図７】
2009044085.tif 000009
【図８】
2009044085.tif 000010
【図９】
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