(57)【要約】【課題】ソフトシャットダウン機能を有するパワーデバイスドライブ装置の出力端子とパワーデバイスを接続する信号線を短縮化する。【解決手段】パワーデバイスドライブ装置５０には、光結合部１とパワーデバイスドライブ回路部２が設けられる。パワーデバイスドライブ回路部２には、ドライバ部２１、ディセイブル回路２２、Ｉ／Ｖ変換回路２３、サンプルホールド回路２４、ソフトシャットダウン回路２５、制御端子ＰＤｉｓｂ、Ｖｃｃ端子ＰＶｃｃ、Ｖｏ端子ＰＶｏ、及びＶｓｓ端子ＰＶｓｓが設けられる。ＩＧＢＴ４の短絡等の異常事態が発生したとき、制御信号Ｓｓｅｔがディセイブル状態となる。ディセイブル状態の制御信号Ｓｓｅｔがディセイブル回路２２に入力され、出力部から出力される信号がＨｚ状態となり、ソフトシャットダウン回路２５のＮｃｈ  ＭＯＳトランジスタＮＭＴ３が“ＯＮ”しＩＧＢＴ４をソフトシャットダウン状態にする。【選択図】図１
2009189150.tif 000002
【特許請求の範囲】
【請求項１】
入力信号が入力され、ドライバ出力信号を出力するドライバと、高電位側電源側にハイサイドトランジスタが設けられ、低電位側電源側にローサイドトランジスタが設けられ、前記ハイサイドトランジスタ及び前記ローサイドトランジスタが縦続接続される出力部とを有し、前記ハイサイドトランジスタと前記ローサイドトランジスタの間から前記ドライバ出力信号に基づいてパワーデバイスを駆動する駆動信号を出力するドライバ部と、
前記ハイサイドトランジスタ及び前記ローサイドトランジスタをオフさせる制御信号が入力される制御端子と、
前記制御端子に接続され、前記制御信号がイネーブル状態のときに電流が流れる第１の抵抗と、
前記制御端子を介して前記制御信号が入力され、前記制御信号がディセイブル状態のときに前記ハイサイドトランジスタ及び前記ローサイドトランジスタをオフさせるディセイブル回路と、
前記制御端子を介して前記制御信号が入力され、前記第１の抵抗に流れる電流を電圧に変換するＩ／Ｖ変換回路と、
前記Ｉ／Ｖ変換回路から出力される電流電圧変換された第１の信号と前記制御信号とが入力され、前記制御信号がイネーブル状態のときに前記第１の信号をサンプリングして一定期間状態を保持するサンプルホールド回路と、
前記サンプルホールド回路から出力される第２の信号と前記制御信号の反転信号の第３の信号とが入力され、前記制御信号がディセイブル状態のときに前記第２の信号が供給される期間前記出力部の出力側から電流を引き抜いて、前記パワーデバイスをソフトシャットダウン状態にするソフトシャットダウン回路と、
を具備することを特徴とするパワーデバイスドライブ装置。
【請求項２】
入力信号が入力され、ドライバ出力信号を出力するドライバと、高電位側電源側にハイサイドトランジスタが設けられ、低電位側電源側にローサイドトランジスタが設けられ、前記ハイサイドトランジスタ及び前記ローサイドトランジスタが縦続接続される出力部とを有し、前記ハイサイドトランジスタと前記ローサイドトランジスタの間から前記ドライバ出力信号に基づいてパワーデバイスを駆動する駆動信号を出力するドライバ部と、
前記ハイサイドトランジスタ及び前記ローサイドトランジスタをオフさせる制御信号が入力される制御端子と、
前記制御端子に接続され、前記制御信号がイネーブル状態のときに電流が流れる第１の抵抗と、
前記制御端子を介して前記制御信号が入力され、前記制御信号がディセイブル状態のときに前記ハイサイドトランジスタ及び前記ローサイドトランジスタをオフさせるディセイブル回路と、
前記制御端子を介して前記制御信号が入力され、前記第１の抵抗に流れる電流を電圧に変換するＩ／Ｖ変換回路と、
前記Ｉ／Ｖ変換回路から出力される電流電圧変換された第１の信号が入力され、前記制御信号がイネーブル状態のときに前記第１の信号を一定期間所定電圧にピークホールドするピークホールド回路と、
前記ピークホールド回路から出力される第２の信号と前記制御信号の反転信号の第３の信号とが入力され、前記制御信号がディセイブル状態のときに前記第２の信号が供給される期間前記出力部の出力側から電流を引き抜いて、前記パワーデバイスをソフトシャットダウン状態にするソフトシャットダウン回路と、
を具備することを特徴とするパワーデバイスドライブ装置。
【請求項３】
前記イネーブル状態とは前記制御信号がハイレベルのときであり、前記ディセイブル状態とは前記制御信号がローレベルのときであることを特徴とする請求項１又は２に記載のパワーデバイスドライブ装置。
【請求項４】
前記ソフトシャットダウン回路は、一端に前記第２の信号が入力され、前記第３の信号に基づいてオン・オフ動作する第１のスイッチと、前記出力部の出力側と前記低電位側電源側の間に設けられ、ゲートが前記第１のスイッチの他端に接続される第１のトランジスタとを有することを特徴とする請求項１乃至３のいずれか１項に記載のパワーデバイスドライブ装置。
【請求項５】
前記ディセイブル回路は、前記制御信号を増幅する第１のアンプと、前記第１のアンプの出力信号を反転した前記第３の信号を出力する第２のアンプと、前記第１のアンプの出力信号と前記ドライバの第１のドライバ出力信号とが入力され、論理演算した信号を前記ハイサイドトランジスタのゲートに出力する第１のＡＮＤ回路と、前記第１のアンプの出力信号と前記ドライバの第１のドライバ出力信号の反転信号の第２のドライバ出力信号とが入力され、論理演算した信号を前記ローサイドトランジスタのゲートに出力する第２のＡＮＤ回路とを有することを特徴とする請求項１乃至４のいずれか１項に記載のパワーデバイスドライブ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワーデバイスドライブ装置に関する。
【背景技術】
【０００２】
ＩＧＢＴ（Insulated  Gate  Bipolar  Transistor）やパワーＭＯＳトランジスタなどのパワーデバイスをスイッチング動作させることによりモータに電流が供給される。負荷の短絡等の異常事態にパワーデバイスを急激にターンオフさせた場合、負荷となるパワーデバイスが損傷或いは破壊する危険性が生じる。この危険性を回避する手段として、ソフトシャットダウン機能を有するパワーデバイスドライブ装置が多用される（例えば、特許文献１参照。）。
【０００３】
特許文献１などに記載されるソフトシャットダウン機能を有するパワーデバイスドライブ装置では、パワーデバイスドライブ装置の出力部の出力端子側に外付け抵抗が設けられる。このため、パワーデバイスドライブ装置の出力端子とＩＧＢＴなどのパワーデバイスの間を接続する信号線を短縮化できないという問題点がある。また、パワーデバイスドライブ装置の出力端子とＩＧＢＴなどのパワーデバイスの間に外付けトランジスタなどが必要であり部品点数を削減しにくいという問題点がある。
【特許文献１】特開２００６−２９５３２６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、ソフトシャットダウン機能を有し、出力端子とパワーデバイスを接続する信号線を短縮化することができるパワーデバイスドライブ装置を提供する。
【課題を解決するための手段】
【０００５】
本発明の一態様のパワーデバイスドライブ装置は、入力信号が入力され、ドライバ出力信号を出力するドライバと、高電位側電源側にハイサイドトランジスタが設けられ、低電位側電源側にローサイドトランジスタが設けられ、前記ハイサイドトランジスタ及び前記ローサイドトランジスタが縦続接続される出力部とを有し、前記ハイサイドトランジスタと前記ローサイドトランジスタの間から前記ドライバ出力信号に基づいてパワーデバイスを駆動する駆動信号を出力するドライバ部と、前記ハイサイドトランジスタ及び前記ローサイドトランジスタをオフさせる制御信号が入力される制御端子と、前記制御端子に接続され、前記制御信号がイネーブル状態のときに電流が流れる第１の抵抗と、前記制御端子を介して前記制御信号が入力され、前記制御信号がディセイブル状態のときに前記ハイサイドトランジスタ及び前記ローサイドトランジスタをオフさせるディセイブル回路と、前記制御端子を介して前記制御信号が入力され、前記第１の抵抗に流れる電流を電圧に変換するＩ／Ｖ変換回路と、前記Ｉ／Ｖ変換回路から出力される電流電圧変換された第１の信号と前記制御信号とが入力され、前記制御信号がイネーブル状態のときに前記第１の信号をサンプリングして一定期間状態を保持するサンプルホールド回路と、前記サンプルホールド回路から出力される第２の信号と前記制御信号の反転信号の第３の信号とが入力され、前記制御信号がディセイブル状態のときに前記第２の信号が供給される期間前記出力部の出力側から電流を引き抜いて、前記パワーデバイスをソフトシャットダウン状態にするソフトシャットダウン回路とを具備することを特徴とする。
【０００６】
更に、本発明の他態様のパワーデバイスドライブ装置は、入力信号が入力され、ドライバ出力信号を出力するドライバと、高電位側電源側にハイサイドトランジスタが設けられ、低電位側電源側にローサイドトランジスタが設けられ、前記ハイサイドトランジスタ及び前記ローサイドトランジスタが縦続接続される出力部とを有し、前記ハイサイドトランジスタと前記ローサイドトランジスタの間から前記ドライバ出力信号に基づいてパワーデバイスを駆動する駆動信号を出力するドライバ部と、前記ハイサイドトランジスタ及び前記ローサイドトランジスタをオフさせる制御信号が入力される制御端子と、前記制御端子に接続され、前記制御信号がイネーブル状態のときに電流が流れる第１の抵抗と、前記制御端子を介して前記制御信号が入力され、前記制御信号がディセイブル状態のときに前記ハイサイドトランジスタ及び前記ローサイドトランジスタをオフさせるディセイブル回路と、前記制御端子を介して前記制御信号が入力され、前記第１の抵抗に流れる電流を電圧に変換するＩ／Ｖ変換回路と、前記Ｉ／Ｖ変換回路から出力される電流電圧変換された第１の信号が入力され、前記制御信号がイネーブル状態のときに前記第１の信号を一定期間所定電圧にピークホールドするピークホールド回路と、前記ピークホールド回路から出力される第２の信号と前記制御信号の反転信号の第３の信号とが入力され、前記制御信号がディセイブル状態のときに前記第２の信号が供給される期間前記出力部の出力側から電流を引き抜いて、前記パワーデバイスをソフトシャットダウン状態にするソフトシャットダウン回路とを具備することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、ソフトシャットダウン機能を有し、出力端子とパワーデバイスを接続する信号線を短縮化することができるパワーデバイスドライブ装置を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【０００９】
まず、本発明の実施例１に係るパワーデバイスドライブ装置について、図面を参照して説明する。図１はパワーデバイスドライブ装置を示す回路図、図２は比較例のパワーデバイスドライブ装置を示す回路図である。本実施例では、外付け抵抗をパワーデバイスドライブ装置の出力部の出力端子側に設けずに制御端子側に設けている。
【００１０】
図１に示すように、ソフトシャットダウン機能を有するパワーデバイスドライブ装置５０には、光結合部１とパワーデバイスドライブ回路部２が設けられる。パワーデバイスドライブ装置５０は、ＨＥＶ（Hybrid  Electric  Vehicle）に適用される。ここでは、パワーデバイスドライブ装置５０をＨＥＶに適用しているが、例えばモータ制御用ＩＰＭ（Intelligent  Power  Module）などにも適用することができる。パワーデバイスドライブ装置５０は、ソフトシャットダウン機能を有するドライバＩＣカプラーとも呼称される。
【００１１】
光結合部１には、アンプＡＭＰ１、ヒステリシスアンプＨＡＭＰ１、発光ダイオードＬＥＤ１、受光ダイオードＰＤ１、端子Ｐａｄ１、及び端子Ｐａｄ２が設けられる。
【００１２】
発光ダイオードＬＥＤ１は、アノードが端子Ｐａｄ１に接続され、カソードが端子Ｐａｄ２に接続され、端子Ｐａｄ１と端子Ｐａｄ２間に印加される電気信号を光信号に変換する。
【００１３】
受光ダイオードＰＤ１は、発光ダイオードＬＥＤ１とアンプ１の間に設けられ、カソードがアンプＡＭＰ１の入力側の一端に接続され、カソードがアンプＡＭＰ１の入力側の他端に接続され、発光ダイオードＬＥＤ１で生成される光信号を電気信号に変換する。
【００１４】
アンプ１は、受光ダイオードＰＤ１とヒステリシスアンプＨＡＭＰ１の間に設けられ、受光ダイオードＰＤ１で生成される電気信号を増幅する。ヒステリシスアンプＨＡＭＰ１は、シュミットアンプとも呼称され、アンプ１から出力される信号が入力され、所定のヒステリシス幅を有し、アンプ１から出力される信号のノイズ成分を除去し、増幅した電気信号をノードＮ１から出力する。
【００１５】
パワーデバイスドライブ回路部２には、ドライバ部２１、ディセイブル回路２２、Ｉ／Ｖ変換回路２３、サンプルホールド回路２４、ソフトシャットダウン回路２５、制御端子ＰＤｉｓｂ、Ｖｃｃ端子ＰＶｃｃ、Ｖｏ端子ＰＶｏ、及びＶｓｓ端子ＰＶｓｓが設けられる。
【００１６】
ドライバ部２１には、ドライバ３１、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１、及びＮｃｈ  ＭＯＳトランジスタＮＭＴ２が設けられる。
【００１７】
ドライバ３１は、ヒステリシスアンプＨＡＭＰ１から出力されるノードＮ１の信号が入力信号として入力され、第１のドライバ出力信号をノードＮ２から出力し、第２のドライバ出力信号をノードＮ３から出力する。ここで、ノードＮ１及びＮ２の信号は、同相であり、ノードＮ３の信号とは逆相となる。
【００１８】
Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１は、ドレインがＶｃｃ端子ＰＶｃｃから供給される高電位側電源Ｖｃｃに接続され、ゲートがノードＮ４に接続され、ソースがノードＮ６に接続される。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１は、ハイサイドトランジスタと呼称され、比較的耐圧の高いＭＯＳトランジスタが用いられる。
【００１９】
Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２は、ドレインがノードＮ６に接続され、ゲートがノードＮ５に接続され、ソースがＶｓｓ端子ＰＶｓｓから供給される低電位側電源（接地電位）Ｖｓｓに接続される。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２は、ローサイドトランジスタと呼称され、比較的耐圧の高いＭＯＳトランジスタが用いられる。
【００２０】
出力部としてのＮｃｈ  ＭＯＳトランジスタＮＭＴ１及びＮＭＴ２は、高電位側電源Ｖｃｃと低電位側電源（接地電位）Ｖｓｓの間に縦続接続され、Ｖｏ端子ＰＶｏを介してノードＮ６から出力信号を出力する。
【００２１】
Ｖｏ端子ＰＶｏは、信号線を介して外部の端子Ｐａｄ３に接続される。パワーデバイスとしてのＩＧＢＴ（Insulated  Gate  Bipolar  Transistor）４は、ゲートが端子Ｐａｄ３に接続され、コレクタは高電位側電源Ｖｃｃに接続され、エミッタが低電位側電源（接地電位）Ｖｓｓに接続される。
【００２２】
ここで、本実施例のパワーデバイスドライブ装置５０では、Ｖｏ端子ＰＶｏと端子Ｐａｄ３を接続する信号線には、後述する比較例のパワーデバイスドライブ装置に設けられる外付け抵抗や外付けトランジスタなどが設けられない。このため、ＩＧＢＴのゲートラインを短縮化することができる。
【００２３】
ディセイブル回路２２には、アンプＡＭＰ２、アンプＡＭＰ３、２入力ＡＮＤ回路ＡＮＤ１、及び２入力ＡＮＤ回路ＡＮＤ２が設けられる。ディセイブル回路２２は、制御信号Ｓｓｅｔがディセイブル状態（“Ｌｏｗ”レベル）のときにＮｃｈ  ＭＯＳトランジスタＮＭＴ１及びＮＭＴ２を“ＯＦＦ”させる。
【００２４】
アンプＡＭＰ２は、ノードＮ７とノードＮ８の間に設けられ、制御端子ＰＤｉｓｂ端子を介して入力される制御信号Ｓｓｅｔが入力され、制御信号Ｓｓｅｔを増幅した信号をノードＮ８から出力する。ノードＮ７は制御端子ＰＤｉｓｂ端子に接続される。アンプＡＭＰ３は、ノードＮ８とノードＮ９の間に設けられ、ノードＮ８の信号が入力され、ノードＮ８の信号を反転増幅し、その信号をノードＮ９から出力する。
【００２５】
２入力ＡＮＤ回路ＡＮＤ１は、ノードＮ２及びＮ８とノードＮ４の間に設けられ、論理演算した信号をノードＮ４から出力する。ノードＮ４の信号は、ノードＮ２及びＮ８が共に“Ｈｉｇｈ”レベルのときに“Ｈｉｇｈ”レベルとなり、それ以外は“Ｌｏｗ”レベルとなる。
【００２６】
２入力ＡＮＤ回路ＡＮＤ２は、ノードＮ３及びＮ８とノードＮ５の間に設けられ、論理演算した信号をノードＮ５から出力する。ノードＮ５の信号は、ノードＮ３及びＮ８が共に“Ｈｉｇｈ”レベルのときに“Ｈｉｇｈ”レベルとなり、それ以外は“Ｌｏｗ”レベルとなる。
【００２７】
制御端子ＰＤｉｓｂには、パワーデバイスドライブ装置５０の外付けとして抵抗Ｒ１、フリップフロップＦＦ１、及びショート検出回路３が設けられる。
【００２８】
ショート検出回路３は、インバータのシャント抵抗からの信号が入力され、ショート信号Ｓｓｈｒを出力する。負荷短絡などが発生した異常事態ではショート信号Ｓｓｈｒは“Ｌｏｗ”レベルとなり、それ以外のときは“Ｈｉｇｈ”レベルとなる。
【００２９】
フリップフロップＦＦ１は、ショート検出回路３と抵抗Ｒ１の間に設けられ、ショート検出回路３から出力されるショート信号ＳｓｈｒがＳポートに入力され、クロック信号ＣＬＫＡに基づいて（信号の立ち上がりエッジで）データがラッチされ、ラッチされたデータがＱポートから制御信号Ｓｓｅｔとして出力される。図示しないマイコンなどから出力されるリセット信号ＳｒｅｓｅｔがＲポートに入力され、リセット信号Ｓｒｅｓｅｔに基づいてデータがリセットされる。抵抗Ｒ１は、フリップフロップＦＦ１と制御端子ＰＤｉｓｂの間に設けられる。
【００３０】
ここで、制御信号Ｓｓｅｔは、負荷短絡などが発生した異常事態では“Ｌｏｗ”レベルであるディセイブル状態となり、それ以外（正常動作状態）では“Ｈｉｇｈ”レベルのイネーブル状態となる。
【００３１】
Ｉ／Ｖ変換回路２３には、ダイオードＤ１、ダイオードＤ２、ＮＰＮトランジスタＮＴ１、ＮＰＮトランジスタＮＴ２、ＰＮＰトランジスタＰＴ１、ＰＮＰトランジスタＰＴ２、及び抵抗Ｒ２が設けられる。
【００３２】
Ｉ／Ｖ変換回路２３は、制御端子ＰＤｉｓｂ端子を介して入力される制御信号Ｓｓｅｔがイネーブル状態（“Ｈｉｇｈ”レベル）のときに、制御端子ＰＤｉｓｂ端子に接続される抵抗Ｒ１に流れる電流を電圧に変換し、ノードＮ１３からＩ／Ｖ変換した信号を出力する。Ｉ／Ｖ変換回路２３は、制御信号Ｓｓｅｔがディセイブル状態（“Ｌｏｗ”レベル）のときＩ／Ｖ変換しない（ノードＮ１３から信号が出力されない）。
【００３３】
ダイオードＤ１は、アノードがノードＮ７に接続される、ダイオードＤ２は、アノードがダイオードＤ１のカソードに接続され、カソードがノードＮ１１に接続される。
【００３４】
ＮＰＮトランジスタＮＴ１は、コレクタがノードＮ１１に接続され、ベースがコレクタ（ノードＮ１１）に接続され、エミッタが低電位側電源（接地電位）Ｖｓｓに接続される。ＮＰＮトランジスタＮＴ２は、コレクタがノードＮ１２に接続され、ベースがＮＰＮトランジスタＮＴ１のベースに接続され、エミッタが低電位側電源（接地電位）Ｖｓｓに接続される。ＮＰＮトランジスタＮＴ１及びＮＴ２はカレントミラー回路を構成する。
【００３５】
ＰＮＰトランジスタＰＴ１は、エミッタが高電位側電源Ｖｃｃに接続され、コレクタがノードＮ１２に接続され、ベースがコレクタ（ノードＮ１２）に接続される。ＰＮＰトランジスタＰＴ２は、エミッタが高電位側電源Ｖｃｃに接続され、コレクタがノードＮ１３に接続され、ベースがＰＮＰトランジスタＰＴ１のベースに接続される。ＰＮＰトランジスタＰＴ１及びＰＴ２はカレントミラー回路を構成する。抵抗Ｒ２は、一端がノードＮ１３に接続され、他端が低電位側電源（接地電位）Ｖｓｓに接続される。
【００３６】
サンプルホールド回路２４には、スイッチＳＷ１とコンデンサＣ１が設けられる。サンプルホールド回路２４は、制御信号Ｓｓｅｔがイネーブル状態（“Ｈｉｇｈ”レベル）のときに、ノードＮ１３から出力されるＩ／Ｖ変換された信号が入力されコンデンサＣ１に電荷を蓄積する。
【００３７】
スイッチＳＷ１は、一端がノードＮ１３に接続され、他端がノードＮ１４接続され、ノードＮ８の信号に基づいて“ＯＮ”、“ＯＦＦ”動作する。コンデンサＣ１は、一端がノードＮ１４に接続され、他端が低電位側電源（接地電位）Ｖｓｓに接続される。
【００３８】
ソフトシャットダウン回路２５には、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ３、抵抗Ｒ３、抵抗Ｒ４、及びスイッチＳＷ２が設けられる。
【００３９】
スイッチＳＷ２は、一端がノードＮ１４に接続され、他端がノードＮ１５ｎｉ接続され、ノードＮ９の信号に基づいて“ＯＮ”、“ＯＦＦ”動作する。抵抗Ｒ３は、一端がノードＮ１５に接続され、他端が低電位側電源（接地電位）Ｖｓｓに接続される。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ３は、ドレインがノードＮ６に接続され、ゲートがノードＮ１５に接続され、ソースが抵抗Ｒ４の一端に接続される。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ３は、比較的耐圧の高いＭＯＳトランジスタが用いられる。抵抗Ｒ４は、他端が低電位側電源（接地電位）Ｖｓｓに接続される。
【００４０】
ソフトシャットダウン回路２５は、ＩＧＢＴ４の短絡等の異常事態が発生し、制御信号Ｓｓｅｔがディセイブル状態（“Ｌｏｗ”レベル）のとき、サンプルホールド回路２４から出力されるノードＮ１４の信号が入力され、サンプルホールド回路２４のコンデンサＣ１に蓄積された電荷が放出されるまでの期間Ｎｃｈ  ＭＯＳトランジスタＮＭＴ３が“ＯＮ”し、出力部の出力側の電流を引き抜いてＶｏ端子ＰＶｏに接続されるパワーデバイスとしてのＩＧＢＴ４をソフトシャットダウン状態にする。
【００４１】
図２に示すように、比較例のパワーデバイスドライブ装置６０には、ドライバ３２、アンプＡＭＰ１１、インバータＩＮＶ１、発光ダイオードＬＥＤ１１、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１１、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１２、受光ダイオードＰＤ１１、端子Ｐａｄ１、端子Ｐａｄ２、端子Ｐａｄ１１、Ｖｃｃ端子ＰＶｃｃ、Ｖｏ端子ＰＶｏ、及びＶｓｓ端子ＰＶｓｓが設けられる。
【００４２】
発光ダイオードＬＥＤ１１は、アノードが端子Ｐａｄ１に接続され、カソードが端子Ｐａｄ２に接続され、端子Ｐａｄ１と端子Ｐａｄ２間に印加される電気信号を光信号に変換する。
【００４３】
受光ダイオードＰＤ１１は、発光ダイオードＬＥＤ１１とアンプ１１の間に設けられ、カソードがアンプＡＭＰ１１の入力側の一端に接続され、カソードがアンプＡＭＰ１１の入力側の他端に接続され、発光ダイオードＬＥＤ１１で生成される光信号を電気信号に変換する。
【００４４】
アンプ１１は、受光ダイオードＰＤ１１とドライバ３２の間に設けられ、受光ダイオードＰＤ１１で生成される電気信号を増幅し、増幅した信号をノードＮ２１から出力する。
【００４５】
ドライバ３２は、スアンプＨＡＭＰ１１から出力されるノードＮ２１の信号が入力信号として入力され、第１のドライバ出力信号をノードＮ２２から出力し、第２のドライバ出力信号をノードＮ２３から出力する。ドライバ３２には、端子Ｐａｄ１１を介して入力される反転信号ＳｈａｎをインバータＩＮＶ１で反転した信号が入力される。
【００４６】
Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１１は、ドレインがＶｃｃ端子ＰＶｃｃから供給される高電位側電源Ｖｃｃに接続され、ゲートがノードＮ２２に接続され、ソースがノードＮ２４に接続される。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１２は、ドレインがノードＮ２４に接続され、ゲートがノードＮ２３に接続され、ソースがＶｓｓ端子ＰＶｓｓから供給される低電位側電源（接地電位）Ｖｓｓに接続される。
【００４７】
出力部としてのＮｃｈ  ＭＯＳトランジスタＮＭＴ１１及びＮＭＴ１２は、高電位側電源Ｖｃｃと低電位側電源（接地電位）Ｖｓｓの間に縦続接続され、Ｖｏ端子ＰＶｏを介してノードＮ２４から出力信号を出力する。
【００４８】
Ｖｏ端子ＰＶｏはノードＮ２５に接続され、ノードＮ２５は外部の端子Ｐａｄ３に接続される。ノードＮ２５と低電位側電源（接地電位）Ｖｓｓの間には、比較例のパワーデバイスドライブ装置６０の外付けとしての抵抗Ｒ１１及びＮｃｈ  ＭＯＳトランジスタＮＭＴ１３が縦続接続される。
【００４９】
パワーデバイスとしてのＩＧＢＴ５は、ゲートが端子Ｐａｄ３に接続され、コレクタは高電位側電源Ｖｃｃに接続され、エミッタが低電位側電源（接地電位）Ｖｓｓに接続される。ダイオードＤ１１は、カソードがＩＧＢＴ５のコレクタ側に接続される。
【００５０】
ダイオードＤ１１のアノードと端子Ｐａｄ１１の間には、コンパレータＣＯＭＰ１とフリップフロップＦＦ１１が設けられる。
【００５１】
コンパレータＣＯＭＰ１は、入力側の＋ポートがダイオードＤ１１のアノードに接続され、入力側の−ポートに基準電圧Ｖｒｅｆが印加され、比較増幅した信号をショート信号Ｓｓｈｒａとして出力する。
【００５２】
フリップフロップＦＦ１１は、コンパレータＣＯＭＰ１から出力されるショート信号ＳｓｈｒａがＳポートに入力され、クロック信号ＣＬＫＡに基づいて（信号の立ち上がりエッジで）データがラッチされ、ラッチされたデータがＱポートからフォールト信号Ｓｆａｌとして出力される。ラッチされ、反転されたデータがＱ／ポートから反転信号Ｓｈａｎとして出力される。マイコンから出力されるリセット信号ＳｒｅｓｅｔがＲポートに入力され、リセット信号Ｓｒｅｓｅｔに基づいてデータがリセットされる。
【００５３】
フォールト信号ＳｆａｌはＮｃｈ  ＭＯＳトランジスタＮＭＴ１３のゲート及びマイコンに出力され、反転信号Ｓｈａｎは端子Ｐａｄ１１に出力される。
【００５４】
ここで、フォールト信号Ｓｆａｌは、負荷短絡などが発生した異常事態では“Ｈｉｇｈ”レベルとなり、それ以外（正常動作状態）では“Ｌｏｗ”レベルとなる。反転信号Ｓｈａｎは、負荷短絡などが発生した異常事態では“Ｌｏｗ”レベルとなり、それ以外（正常動作状態）では“Ｈｉｇｈ”レベルとなる。フォールト信号Ｓｆａｌが“Ｈｉｇｈ”レベルで、反転信号Ｓｈａｎが“Ｌｏｗ”レベルのときにＩＧＢＴ５はソフトシャットダウン状態になる。
【００５５】
次に、パワーデバイスドライブ装置の動作について図３を参照して説明する。図３はパワーデバイスドライブ装置のソフトシャットダウン動作を示す図、図３（ａ）は制御信号がイネーブル状態のときのパワーデバイスドライブ装置のソフトシャットダウン動作を示す図、図３（ｂ）は制御信号がディセイブル状態のときのパワーデバイスドライブ装置のソフトシャットダウン動作を示す図である。
【００５６】
図３（ａ）に示すように、パワーデバイスとしてのＩＧＢＴ４が正常動作をして制御信号Ｓｓｅｔがイネーブル状態（“Ｈｉｇｈ”レベル）のとき、抵抗Ｒ１に電流が流れ、サンプルホールド回路２４のコンデンサＣ１に電荷が蓄積される。ソフトシャットダウン回路２５のスイッチＳＷ２は“ＯＦＦ”しているので、ソフトシャットダウン回路２５は動作しない。
【００５７】
このため、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１及びＮＭＴ２から構成される出力部から出力されるノードＮ６の出力信号は、入力信号Ｓｉｎが“Ｈｉｇｈ”レベルのときに“Ｈｉｇｈ”レベルとなり、入力信号Ｓｉｎが“Ｌｏｗ”レベルのときに“Ｌｏｗ”レベルとなる。
【００５８】
図３（ｂ）に示すように、負荷短絡などが発生した異常事態で、制御信号Ｓｓｅｔがディセイブル状態（“Ｌｏｗ”レベル）のとき、ディセイブル回路２２から出力されるノードＮ４及びＮ５の信号が共に“Ｌｏｗ”レベルとなり、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１及びＮＭＴ２が共に“ＯＦＦ”し、出力部の出力側のノードＮ６はＨｚ状態（ハイインピーダンス状態）となる。そして、抵抗Ｒ１に電流が流れずＩ／Ｖ変換回路２３が動作を停止し、サンプルホールド回路２４のスイッチＳＷ１が“ＯＦＦ”し、ソフトシャットダウン回路２５のスイッチＳＷ２が“ＯＮ”する。
【００５９】
この結果、サンプルホールド回路２４のコンデンサＣ１に蓄積されている電荷が放出されるまでの期間、ソフトシャットダウン回路２５のＮｃｈ  ＭＯＳトランジスタＮＭＴ３が“ＯＮ”し、出力部の出力側のノードＮ６から電流を引き抜く。つまり、負荷短絡などが発生した異常事態のＩＧＢＴ４のゲートから電流を引き抜くことになり、ＩＧＢＴ４がソフトシャットダウン状態となる。
【００６０】
上述したように、本実施例のパワーデバイスドライブ装置では、光結合部１とパワーデバイスドライブ回路部２が設けられる。光結合部１には、アンプＡＭＰ１、ヒステリシスアンプＨＡＭＰ１、発光ダイオードＬＥＤ１、受光ダイオードＰＤ１、端子Ｐａｄ１、及び端子Ｐａｄ２が設けられる。パワーデバイスドライブ回路部２には、ドライバ部２１、ディセイブル回路２２、Ｉ／Ｖ変換回路２３、サンプルホールド回路２４、ソフトシャットダウン回路２５、制御端子ＰＤｉｓｂ、Ｖｃｃ端子ＰＶｃｃ、Ｖｏ端子ＰＶｏ、及びＶｓｓ端子ＰＶｓｓが設けられる。ドライバ部２１には、ドライバ３１、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１、及びＮｃｈ  ＭＯＳトランジスタＮＭＴ２が設けられる。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１、及びＮｃｈ  ＭＯＳトランジスタＮＭＴ２から構成される出力部から出力信号がＶｏ端子ＰＶｏを介してパワーデバイスとしてのＩＧＢＴ４に出力される。制御信号Ｓｓｅｔは制御端子ＰＤｉｓｂから入力される。ＩＧＢＴ４の短絡等の異常事態が発生したとき、制御信号Ｓｓｅｔがディセイブル状態（“Ｌｏｗ”レベル）となる。ディセイブル状態の制御信号Ｓｓｅｔがディセイブル回路２２に入力され、出力部から出力される信号がＨｚ状態となる。ディセイブル状態の制御信号Ｓｓｅｔにより、サンプルホールド回路２４のコンデンサＣ１に蓄積された電荷が放出されるまでの期間ソフトシャットダウン回路２５のＮｃｈ  ＭＯＳトランジスタＮＭＴ３が“ＯＮ”し、出力部の出力側の電流を引き抜いてＶｏ端子ＰＶｏに接続されるパワーデバイスとしてのＩＧＢＴ４をソフトシャットダウン状態にする。
【００６１】
このため、ソフトシャットダウン機能を有するパワーデバイスドライブ装置５０のＶｏ端子ＰＶｏと端子Ｐａｄ３を接続する信号線には、比較例のパワーデバイスドライブ装置６０で使用される外付け抵抗や外付けトランジスタなどが不用となる。したがって、ＩＧＢＴ４のゲートラインを短縮化することができる。また、外付けトランジスタなどを必要としないので、部品点数を削減することができる。
【００６２】
なお、本実施例では、高電位側電源Ｖｃｃ側にＮｃｈ  ＭＯＳトランジスタＮＭＴ１を設け、低電位側電源（接地電位）Ｖｓｓ側にＮｃｈ  ＭＯＳトランジスタＮＭＴ２を設けているが、高電位側電源Ｖｃｃ側にＰｃｈ  ＭＯＳトランジスタを設け、低電位側電源（接地電位）Ｖｓｓ側にＮｃｈ  ＭＯＳトランジスタを設けてもよい。また、高電位側電源Ｖｃｃ側に第１のＰｃｈ  ＭＯＳトランジスタを設け、低電位側電源（接地電位）Ｖｓｓ側に第２のＰｃｈ  ＭＯＳトランジスタを設けてもよい。その場合、ディセイブル回路２２及びドライバ３１の回路構成を変更し、ノードＮ４及びノードＮ５の信号レベルを適宜変更するのが好ましい。また、サンプルホールド回路２４の出力側に、入力側の−ポートに出力側の信号が帰還入力されるヴォルテージフォロアーとしてのコンパレータを設けてもよい。更に、パワーデバイスとしてＩＧＢＴ４を使用しているが、使用される電圧や電流に応じて、パワーＭＯＳトランジスタを代わりに用いてもよい。
【実施例２】
【００６３】
次に、本発明の実施例２に係るパワーデバイスドライブ装置について、図面を参照して説明する。図４はパワーデバイスドライブ装置を示す回路図、図５はピークホールド回路を示す回路図である。本実施例では、実施例１のサンプルホールド回路の代わりにピークホールド回路を設けている。
【００６４】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００６５】
図４に示すように、ソフトシャットダウン機能を有するパワーデバイスドライブ装置５１には、光結合部１とパワーデバイスドライブ回路部２ａが設けられる。パワーデバイスドライブ装置５１は、ＨＥＶに適用される。
【００６６】
パワーデバイスドライブ回路部２ａには、ドライバ部２１、ディセイブル回路２２、Ｉ／Ｖ変換回路２３、ソフトシャットダウン回路２５、ピークホールド回路２６、制御端子ＰＤｉｓｂ、Ｖｃｃ端子ＰＶｃｃ、Ｖｏ端子ＰＶｏ、及びＶｓｓ端子ＰＶｓｓが設けられる。
【００６７】
ここで、本実施例のパワーデバイスドライブ装置５１では、Ｖｏ端子ＰＶｏと端子Ｐａｄ３を接続する信号線には、実施例１の比較例のパワーデバイスドライブ装置に設けられる外付け抵抗や外付けトランジスタなどが設けられない。このため、ＩＧＢＴのゲートラインを短縮化することができる。
【００６８】
ピークホールド回路２６は、Ｉ／Ｖ変換回路２３とソフトシャットダウン回路２５の間に設けられ、制御信号Ｓｓｅｔがイネーブル状態（“Ｈｉｇｈ”レベル）のときに、ノードＮ１３から出力されるＩ／Ｖ変換された信号が入力され、所定電圧にピークホールドする。
【００６９】
図５に示すように、ピークホールド回路２６には、コンデンサＣ２、コンパレータＣＯＭＰ２、及びダイオードＤ３が設けられる。
【００７０】
コンパレータＣＯＭＰ２は、入力側の＋ポートがノードＮ１３の信号が入力され、入力側の−ポートにノードＮ３１の信号が帰還入力され、比較増幅した信号を出力する。ダイオードＤ３は、アノードがコンパレータＣＯＭＰ２の出力側に接続され、カソードがノードＮ３１に接続される。
【００７１】
コンデンサＣ２は、一端がノードＮ３１に接続され、他端が低電位側電源（接地電位）Ｖｓｓに接続され、一端側（ノードＮ３１）がソフトシャットダウン回路２５のスイッチＳＷ２に接続される。コンデンサＣ２は、制御信号Ｓｓｅｔがイネーブル状態（“Ｈｉｇｈ”レベル）のとき、ノードＮ１３から出力されるＩ／Ｖ変換された信号が入力され、電荷を蓄積する。
【００７２】
ソフトシャットダウン回路２５は、ＩＧＢＴ４の短絡等の異常事態が発生し、制御信号Ｓｓｅｔがディセイブル状態（“Ｌｏｗ”レベル）のときに、ピークホールド回路２６から出力される信号が入力され、ピークホールド回路２６のコンデンサＣ２に蓄積された電荷が放出されるまでの期間Ｎｃｈ  ＭＯＳトランジスタＮＭＴ３が“ＯＮ”し、出力部の出力側の電流を引き抜いてＶｏ端子ＰＶｏに接続されるパワーデバイスとしてのＩＧＢＴ４をソフトシャットダウン状態にする。
【００７３】
上述したように、本実施例のパワーデバイスドライブ装置では、光結合部１とパワーデバイスドライブ回路部２ａが設けられる。光結合部１には、アンプＡＭＰ１、ヒステリシスアンプＨＡＭＰ１、発光ダイオードＬＥＤ１、受光ダイオードＰＤ１、端子Ｐａｄ１、及び端子Ｐａｄ２が設けられる。パワーデバイスドライブ回路部２ａには、ドライバ部２１、ディセイブル回路２２、Ｉ／Ｖ変換回路２３、ソフトシャットダウン回路２５、ピークホールド回路２６、制御端子ＰＤｉｓｂ、Ｖｃｃ端子ＰＶｃｃ、Ｖｏ端子ＰＶｏ、及びＶｓｓ端子ＰＶｓｓが設けられる。ドライバ部２１には、ドライバ３１、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１、及びＮｃｈ  ＭＯＳトランジスタＮＭＴ２が設けられる。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１、及びＮｃｈ  ＭＯＳトランジスタＮＭＴ２から構成される出力部から出力信号がＶｏ端子ＰＶｏを介してパワーデバイスとしてのＩＧＢＴ４に出力される。制御信号Ｓｓｅｔは制御端子ＰＤｉｓｂから入力される。ＩＧＢＴ４の短絡等の異常事態が発生したとき、制御信号Ｓｓｅｔがディセイブル状態（“Ｌｏｗ”レベル）となる。ディセイブル状態の制御信号Ｓｓｅｔがディセイブル回路２２に入力され、出力部から出力される信号がＨｚ状態となる。ディセイブル状態の制御信号Ｓｓｅｔにより、ピークホールド回路２６のコンデンサＣ２に蓄積された電荷が放出されるまでの期間ソフトシャットダウン回路２５のＮｃｈ  ＭＯＳトランジスタＮＭＴ３が“ＯＮ”し、出力部の出力側の電流を引き抜いてＶｏ端子ＰＶｏに接続されるパワーデバイスとしてのＩＧＢＴ４をソフトシャットダウン状態にする。
【００７４】
このため、ソフトシャットダウン機能を有するパワーデバイスドライブ装置５１のＶｏ端子ＰＶｏと端子Ｐａｄ３を接続する信号線には、実施例１と同様に外付け抵抗や外付けトランジスタなどが不用となる。したがって、ＩＧＢＴ４のゲートラインを短縮化することができる。また、外付けトランジスタなどを必要としないので、部品点数を削減することができる。
【００７５】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００７６】
例えば、実施例２ではピークホールド回路２６の出力側に、入力側の−ポートに出力側の信号が帰還入力されるヴォルテージフォロアーとしてのコンパレータを設けてもよい。また、実施例１及び２のＩ／Ｖ変換回路２３をバイポーラトランジスタで構成しているが、ＭＯＳトランジスタ或いはＭＩＳトランジスタなどで構成してもよい。
【００７７】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  入力信号が入力され、ドライバ出力信号を出力するドライバと、高電位側電源側に第１のＮｃｈ  ＭＯＳトランジスタが設けられ、低電位側電源側に第２のＮｃｈ  ＭＯＳトランジスタが設けられ、前記第１及び第２のＮｃｈ  ＭＯＳトランジスタが縦続接続される出力部とを有し、前記第１のＮｃｈ  ＭＯＳトランジスタと前記第２のＮｃｈ  ＭＯＳトランジスタの間から前記ドライバ出力信号に基づいてパワーデバイスを駆動する駆動信号を出力するドライバ部と、前記第１及び第２のＮｃｈ  ＭＯＳトランジスタをオフさせる制御信号が入力される制御端子と、前記制御端子に接続され、前記制御信号がイネーブル状態のときに電流が流れる第１の抵抗と、前記制御端子を介して前記制御信号が入力され、前記制御信号がディセイブル状態のときに前記第１及び第２のＮｃｈ  ＭＯＳトランジスタをオフさせるディセイブル回路と、前記制御端子を介して前記制御信号が入力され、前記第１の抵抗に流れる電流を電圧に変換するＩ／Ｖ変換回路と、前記Ｉ／Ｖ変換回路から出力される電流電圧変換された第１の信号と前記制御信号とが入力され、前記制御信号がイネーブル状態のときに前記第１の信号をサンプリングして一定期間状態を保持するサンプルホールド回路と、前記サンプルホールド回路から出力される第２の信号と前記制御信号の反転信号の第３の信号とが入力され、前記制御信号がディセイブル状態のときに前記第２の信号が供給される期間前記出力部の出力側から電流を引き抜いて、前記パワーデバイスをソフトシャットダウン状態にするソフトシャットダウン回路とを具備するパワーデバイスドライブ装置。
【００７８】
（付記２）  前記サンプルホールド回路は、一端に前記第１の信号が入力され、前記制御信号に基づいてオン・オフ動作する第１のスイッチと、一端が前記第１のスイッチの他端に接続され、他端が前記低電位側電源に接続され、一端側から前記第２の信号を出力する第１のコンデンサとを有する付記１に記載のパワーデバイスドライブ装置。
【００７９】
（付記３）  入力信号が入力され、ドライバ出力信号を出力するドライバと、高電位側電源側に第１のＮｃｈ  ＭＯＳトランジスタが設けられ、低電位側電源側に第２のＮｃｈ  ＭＯＳトランジスタが設けられ、前記第１及び第２のＮｃｈ  ＭＯＳトランジスタが縦続接続される出力部とを有し、前記第１のＮｃｈ  ＭＯＳトランジスタと前記第２のＮｃｈ  ＭＯＳトランジスタの間から前記ドライバ出力信号に基づいてパワーデバイスを駆動する駆動信号を出力するドライバ部と、前記第１及び第２のＮｃｈ  ＭＯＳトランジスタをオフさせる制御信号が入力される制御端子と、前記制御端子に接続され、前記制御信号がイネーブル状態のときに電流が流れる第１の抵抗と、前記制御端子を介して前記制御信号が入力され、前記制御信号がディセイブル状態のときに前記第１及び第２のＮｃｈ  ＭＯＳトランジスタをオフさせるディセイブル回路と、前記制御端子を介して前記制御信号が入力され、前記第１の抵抗に流れる電流を電圧に変換するＩ／Ｖ変換回路と、前記Ｉ／Ｖ変換回路から出力される電流電圧変換された第１の信号が入力され、前記制御信号がイネーブル状態のときに前記第１の信号を一定期間所定電圧にピークホールドするピークホールド回路と、前記ピークホールド回路から出力される第２の信号と前記制御信号の反転信号の第３の信号とが入力され、前記制御信号がディセイブル状態のときに前記第２の信号が供給される期間前記出力部の出力側から電流を引き抜いて、前記パワーデバイスをソフトシャットダウン状態にするソフトシャットダウン回路とを具備するパワーデバイスドライブ装置。
【００８０】
（付記４）  前記ピークホールド回路は、入力側の＋ポートに前記第１の信号が入力される第１のコンパレータとアノードが前記第１のコンパレータの出力側に接続され、カソードが前記第１のコンパレータの入力側の−ポートに接続される第１のダイオードと、一端が前記第１のダイオードのカソードに接続され、他端が前記低電位側電源に接続され、一端側から前記第２の信号を出力する第１のコンデンサとを有する付記３に記載のパワーデバイスドライブ装置。
【図面の簡単な説明】
【００８１】
【図１】本発明の実施例１に係るパワーデバイスドライブ装置を示す回路図。
【図２】本発明の実施例１に係る比較例のパワーデバイスドライブ装置を示す回路図。
【図３】本発明の実施例１に係るパワーデバイスドライブ装置のソフトシャットダウン動作を示す図、図３（ａ）は制御信号がイネーブル状態のときのパワーデバイスドライブ装置のソフトシャットダウン動作を示す図、図３（ｂ）は制御信号がディセイブル状態のときのパワーデバイスドライブ装置のソフトシャットダウン動作を示す図。
【図４】本発明の実施例２に係るパワーデバイスドライブ装置を示す回路図。
【図５】本発明の実施例２に係るピークホールド回路を示す回路図。
【符号の説明】
【００８２】
１  光結合部
２、２ａ  パワーデバイスドライブ回路部
３  ショート検出回路
４、５  ＩＧＢＴ
２１  ドライバ部
２２  ディセイブル回路
２３  Ｉ／Ｖ変換回路
２４  サンプルホールド回路
２５  ソフトシャットダウン回路
２６  ピークホールド回路
３１  ドライバ
５０、５１、６０  パワーデバイスドライブ装置
ＡＭＰ１〜３、ＡＭＰ１１  アンプ
ＡＮＤ１、ＡＮＤ２  ２入力ＡＮＤ回路
Ｃ１、Ｃ２  コンデンサ
ＣＬＫＡ  クロック信号
ＣＯＭＰ１、ＣＯＭＰ２  コンパレータ
Ｄ１、Ｄ２、Ｄ３、Ｄ１１  ダイオード
ＦＦ１、ＦＦ１１  フリップフロップ
ＨＡＭＰ１  ヒステリシスアンプ
Ｈｚ  ハイインピーダンス状態
ＩＮＶ１  インバータ
ＬＥＤ１、ＬＥＤ１１  発光ダイオード
Ｎ１１〜９、Ｎ１１〜１５、Ｎ２１〜２５、Ｎ３１  ノード
ＮＭＴ１〜３、ＮＭＴ１１〜１３  Ｎｃｈ  ＭＯＳトランジスタ
ＮＴ１、ＮＴ２  ＮＰＮトランジスタ
Ｐａｄ１〜３、Ｐａｄ１１  端子
ＰＤ１、ＰＤ１１  受光ダイオード
ＰＤｉｓｂ  制御端子
ＰＴ１、ＰＴ２  ＰＮＰトランジスタ
ＰＶｃｃ  Ｖｃｃ端子
ＰＶｏ  Ｖｏ端子
ＰＶｓｓ  Ｖｓｓ端子
Ｒ１〜４、Ｒ１１  抵抗
Ｓｆａｌ  フォールト信号
Ｓｈａｎ  反転信号
Ｓｒｅｓｅｔ  リセット信号
Ｓｓｅｔ  制御信号
Ｓｓｈｒ、Ｓｓｈｒａ  ショート信号
ＳＷ１、ＳＷ２  スイッチ
Ｖｃｃ  高電位側電源
Ｖｒｅｆ  基準電圧
Ｖｓｓ  低電位側電源（接地電位）
【図１】
2009189150.tif 000003
【図２】
2009189150.tif 000004
【図３】
2009189150.tif 000005
【図４】
2009189150.tif 000006
【図５】
2009189150.tif 000007