(57)【要約】【課題】  フローティングボディーメモリーを、ＳＯＩウェハーを使わないで具現することで、製造原価を低減する。【解決手段】  半導体素子は、多数のシリコンピラーを具備したシリコン基板の前記各シリコンピラーに、バーティカルピラートランジスターが形成されて具現される。前記バーティカルピラートランジスターのゲートは、前記シリコンピラーの底部一側面に選択的に形成され、前記バーティカルピラートランジスターのドレイン領域は、隣合うドレイン領域の間に相互連結されるように形成される。【選択図】  図１
2009253264.tif 000002
【特許請求の範囲】
【請求項１】
多数のシリコンピラーを具備したシリコン基板の前記各シリコンピラーにバーティカルピラートランジスターが形成され、
前記バーティカルピラートランジスターのゲートは、前記シリコンピラーの底部一側面に選択的に形成され、前記バーティカルピラートランジスターのドレイン領域は、隣合うドレイン領域の間に相互連結されるように形成されることを特徴とする半導体素子。
【請求項２】
前記ゲートは、隣接した二つのバーティカルピラートランジスターの間に、互いに向かい合う面のみに選択的に形成されることを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記ゲートは前記シリコンピラー底部の表面に埋め込まれるように形成されることを特徴とする請求項１に記載の半導体素子。
【請求項４】
多数のシリコンピラーを具備したシリコン基板と、
前記各シリコンピラー底部の一側面に形成されたゲートと、
前記ゲート上側のシリコンピラー部分に形成されたソース領域と、
前記ゲートおよびソース領域を含んでバーティカルピラートランジスターを構成するように、前記ゲート下側のシリコン基板部分に形成されたドレイン領域と、
一方向に配列されたバーティカルピラートランジスターのゲートを相互連結させるように形成されたワードラインと
を含み、
前記ドレイン領域は、一方向と直交する他の方向に配列された隣合うドレイン領域の間に相互連結されるように形成されることを特徴とする半導体素子。
【請求項５】
前記ゲートは、隣接した二つのバーティカルピラートランジスターの間に、互いに向かい合う面のみに選択的に形成されることを特徴とする請求項４に記載の半導体素子。
【請求項６】
前記ゲートは前記シリコンピラー底部の表面に埋め込まれるように形成されることを特徴とする請求項４に記載の半導体素子。
【請求項７】
前記ワードラインを含んだバーティカルピラートランジスターの間に埋め込まれた絶縁膜をさらに含むことを特徴とする請求項４に記載の半導体素子。
【請求項８】
多数のシリコンピラーを具備したシリコン基板の前記各シリコンピラーの底部一側面に、バーティカルピラートランジスターのゲートを形成し、前記バーティカルピラートランジスターのドレイン領域を、隣合うドレイン領域の間に相互連結されるように形成することを特徴とする半導体素子の製造方法。
【請求項９】
前記ゲートは、隣接した二つのバーティカルピラートランジスターの間に、互いに向かい合う面のみに選択的に形成することを特徴とする請求項８に記載の半導体素子の製造方法。
【請求項１０】
前記ゲートは前記シリコンピラー底部の表面に埋め込まれるように形成することを特徴とする請求項８に記載の半導体素子の製造方法。
【請求項１１】
シリコン基板を蝕刻して多数のシリコンピラーを形成する工程と、
前記シリコンピラー間の領域のうちゲート形成地域以外の領域に第１絶縁膜を埋め込む工程と、
前記第１絶縁膜を埋め込まないシリコンピラー部分の底部表面を等方性蝕刻する工程と、
前記等方性蝕刻されたシリコンピラー底部部分にゲートを形成する工程と、
前記第１絶縁膜を除去する工程と、
前記ゲート下側のシリコン基板部分内にドレイン領域を形成する工程と、
前記底部一側面に選択的にゲートが形成されたシリコンピラーの間を埋めるように第２絶縁膜を形成する工程と、
前記第２絶縁膜内に一方向に配列されたゲートを連結するワードラインを形成する工程と、
前記ワードラインを含めてシリコンピラーの間を埋るように第３絶縁膜を形成する工程と、
前記ゲート上側のシリコンピラー部分にバーティカルピラートランジスターが構成されるようにソース領域を形成する工程と、
前記一方向と直交する他の方向に配列されたバーティカルピラートランジスターのドレイン領域が相互連結されるように、前記ソース領域が形成された基板結果物をアニーリングする工程と
を含むことを特徴とする半導体素子の製造方法。
【請求項１２】
前記シリコンピラーを形成する工程は、
前記シリコン基板上に前記シリコンピラー形成領域を隠すハードマスクを形成する工程と、
前記シリコン基板を蝕刻して第１溝を形成する工程と、
前記第１溝およびハードマスクの側壁上に第１スペーサを形成する工程と、
前記ハードマスクおよび第１スペーサを蝕刻マスクとして利用して、前記第１溝底面のシリコン基板部分を蝕刻して第２溝を形成する工程と
を含むことを特徴とする請求項１１に記載の半導体素子の製造方法。
【請求項１３】
前記第２溝を形成する工程後、前記第１スペーサおよび第２溝表面上に第２スペーサを形成する工程をさらに含むことを特徴とする請求項１２に記載の半導体素子の製造方法。
【請求項１４】
前記第１絶縁膜は酸化膜で形成することを特徴とする請求項１１に記載の半導体素子の製造方法。
【請求項１５】
前記第２および第３絶縁膜は酸化膜で形成することを特徴とする請求項１１に記載の半導体素子の製造方法。
【請求項１６】
前記ゲートは、隣接した二つのバーティカルピラートランジスターの間に、互いに向かい合う面のみにそれぞれ形成することを特徴とする請求項１１に記載の半導体素子の製造方法。
【請求項１７】
前記ゲートは前記シリコンピラー底部の一側表面に埋め込まれるように形成することを特徴とする請求項１１に記載の半導体素子の製造方法。
【請求項１８】
前記ドレイン領域を形成する工程後、かつ、前記第２絶縁膜を形成する工程前、前記一方向に沿って形成されたドレイン領域を蝕刻して互いに分離させる工程をさらに含むことを特徴とする請求項１１に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子およびその製造方法に関するものであり、より詳細には、バーティカルピラーにフローティングボディーメモリーを形成して具現した半導体素子およびその製造方法に関するものである。
【背景技術】
【０００２】
半導体素子の高集積化、高速化および低電力化が推進されることによって、さらに小さな面積で所望の動作を安定的に遂行するようにするための、数多くの研究が進められている。そのうちの一つとして、キャパシターなしにフローティングボディーに多数のキャリアを蓄積させて、トランジスターのしきい電圧（Ｖｔ）に変化を与えることを通じて、データを書込みおよび読出しするフローティングボディーメモリーに対する研究が活発に進められている。
【０００３】
より具体的には、前記フローティングボディーメモリーは、ドレインに強いポジティブ電圧が印加されてホットキャリアが発生すると、前記ホットキャリアによる衝突イオン化によって電子−ホール(electron-hole)対が生成される。このように生成された電子−ホール対の前記電子は、ドレインにかかった高い電圧によって前記ドレインに抜け出るが、前記ホールはフローティングボディーであるシリコン層に蓄積されることから、前記シリコン基板に蓄積されたホールによってトランジスターのしきい電圧（Ｖｔ）が低くなって、電圧印加時、多くの電流が流れるようになるので、トランジスターがメモリーの役割をするようになる。たとえば、前記フローティングボディーメモリーにおいて、“０”状態は、ホールが蓄積されないしきい電圧が高い状態であり、“１”状態は、ホールが蓄積されてしきい電圧が低い状態である。前記フローティングボディーメモリーの消去動作は、ソースとシリコン基板との間のＰＮ接合に順方向バイアスを印加して、蓄積されたホールを外部に放出させれば良い。
【０００４】
このようなフローティングボディーメモリーは、キャパシターがないために、キャパシター形成工程およびキャパシター形成面積が必要ではなく、そのため、典型的なＤＲＡＭと比べて工程減少および密度増加という利点を有するものである。
【０００５】
一方、前記フローティングボディーメモリーは、バルクシリコンで作製された単結晶シリコンウェハー上ではなく、シリコン基板、埋没酸化膜およびシリコン層の積層構造で作製されたＳＯＩ(Silicon On Insulator)ウェハーに具現される。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、前記ＳＯＩウェハーは価格が非常に高いために、半導体素子の製造原価を増加させるようになるので、その利用は困難である。また、前記ＳＯＩウェハーにおいて、前記埋没酸化膜は酸素イオン注入およびアニーリング工程を通じて形成されるが、前記酸素イオン注入工程によってシリコンに欠陷が発生することがあるので、このようなＳＯＩウェハーの利用は素子特性に問題を起こすことがある。
【０００７】
本発明は、バーティカルピラーにフローティングボディーメモリーを形成することで、ＳＯＩウェハーを使わないようにして、製造原価を低減した半導体素子およびその製造方法を提供する。
【０００８】
また、本発明はＳＯＩウェハーを使わないことで、前記ＳＯＩウェハーの埋没酸化膜の形成に起因するシリコン欠陷の発生を防止することができる半導体素子およびその製造方法を提供する。
【０００９】
さらに、本発明は一般的な単結晶シリコンウェハーを利用してバーティカルピラー構造のフローティングボディーメモリーを形成することで、シリコン欠陷の発生を根本的に防止することができて、動作特性および信頼性が向上した半導体素子およびその製造方法を提供する。
【課題を解決するための手段】
【００１０】
本発明による半導体素子は、多数のシリコンピラーを具備したシリコン基板の前記各シリコンピラーにバーティカルピラートランジスターが形成されて具現され、前記バーティカルピラートランジスターのゲートは、前記シリコンピラーの底部一側面に選択的に形成され、前記バーティカルピラートランジスターのドレイン領域は、隣合うドレイン領域の間に相互連結されるように形成されることを特徴とする。
【００１１】
ここで、前記ゲートは、隣接した二つのバーティカルピラートランジスターの間に、互いに向かい合う面のみに選択的に形成される。
【００１２】
前記ゲートは前記シリコンピラー底部の表面に埋め込まれるように形成される。
また、本発明による半導体素子は、多数のシリコンピラーを具備したシリコン基板と、前記各シリコンピラー底部の一側面に形成されたゲートと、該ゲート上側のシリコンピラー部分に形成されたソース領域と、前記ゲートおよびソース領域を含んでバーティカルピラートランジスターを構成するように前記ゲート下側のシリコン基板部分に形成されたドレイン領域と、一方向に配列されたバーティカルピラートランジスターのゲートを相互連結させるように形成されたワードラインとを含み、前記ドレイン領域は、一方向と直交する他の方向に配列された隣合うドレイン領域の間に相互連結されるように形成されることを特徴とする。
【００１３】
ここで、前記ゲートは、隣接した二つのバーティカルピラートランジスターの間に、互いに向かい合う面のみに選択的に形成される。
【００１４】
前記ゲートは前記シリコンピラー底部の表面に埋め込まれるように形成される。
前述した本発明の半導体素子は、前記ワードラインを含んだバーティカルピラートランジスターの間に埋め込まれた絶縁膜をさらに含む。
【００１５】
本発明による半導体素子の製造方法は、多数のシリコンピラーを具備したシリコン基板の前記各シリコンピラーの底部一側面に、バーティカルピラートランジスターのゲートを形成し、前記バーティカルピラートランジスターのドレイン領域を、隣合うドレイン領域の間に相互連結されるように形成することを特徴とする。
【００１６】
ここで、前記ゲートは、隣接した二つのバーティカルピラートランジスターの間に、互いに向かい合う面のみに選択的に形成する。
【００１７】
前記ゲートは前記シリコンピラー底部の表面に埋め込まれるように形成する。
また、本発明による半導体素子の製造方法は、シリコン基板を蝕刻して多数のシリコンピラーを形成する工程と、前記シリコンピラー間の領域のうちゲート形成地域以外の領域に第１絶縁膜を埋め込む工程と、前記第１絶縁膜を埋め込まないシリコンピラー部分の底部表面を等方性蝕刻する工程と、前記等方性蝕刻されたシリコンピラー底部部分にゲートを形成する工程と、前記第１絶縁膜を除去する工程と、前記ゲート下側のシリコン基板部分内にドレイン領域を形成する工程と、前記底部一側面に選択的にゲートが形成されたシリコンピラーの間を埋めるように第２絶縁膜を形成する工程と、前記第２絶縁膜内に一方向に配列されたゲートを連結するワードラインを形成する工程と、前記ワードラインを含めてシリコンピラーの間を埋めるように第３絶縁膜を形成する工程と、前記ゲート上側のシリコンピラー部分にバーティカルピラートランジスターが構成されるようにソース領域を形成する工程と、前記一方向と直交する他の方向に配列されたバーティカルピラートランジスターのドレイン領域が相互連結されるように、前記ソース領域が形成された基板結果物をアニーリングする工程とを含む。
【００１８】
ここで、前記シリコンピラーを形成する工程は、前記シリコン基板上に前記シリコンピラー形成領域を隠すハードマスクを形成する工程と、前記シリコン基板を蝕刻して第１溝を形成する工程と、前記第１溝およびハードマスクの側壁上に第１スペーサを形成する工程と、前記ハードマスクおよび第１スペーサを蝕刻マスクとして利用して、前記第１溝底面のシリコン基板部分を蝕刻して第２溝を形成する工程とを含む。
【００１９】
前記第２溝を形成する工程後、前記第１スペーサおよび第２溝表面上に第２スペーサを形成する工程をさらに含む。
【００２０】
前記第１絶縁膜は酸化膜で形成する。
前記第２および第３絶縁膜は酸化膜で形成する。
【００２１】
前記ゲートは隣接した二つのバーティカルピラートランジスターの間に、互いに向かい合う面のみにそれぞれ形成する。
【００２２】
前記ゲートは前記シリコンピラー底部の一側表面に埋め込まれるように形成する。
前述した本発明による半導体素子の製造方法は、前記ドレイン領域を形成する工程後、かつ、前記第２絶縁膜を形成する工程前、前記一方向に沿って形成されたドレイン領域を蝕刻して互いに分離させる工程をさらに含む。
【発明の効果】
【００２３】
本発明は、シリコンピラーにバーティカルピラートランジスターを形成しながら、前記トランジスターのゲートを前記シリコンピラーの半分だけを囲むようにすることで、フローティングボディーメモリーの動作を具現することができる。
【００２４】
したがって、本発明は、高価なＳＯＩウェハーを使用することなくフローティングボディーメモリーを具現することができるため、製造原価を低減することができるし、また、動作特性および信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００２５】
以下、添付された図面を参照して本発明の望ましい実施形態を詳細に説明するようにする。
【００２６】
図１は、本発明の実施形態による半導体素子を示す断面図である。
図１に示すように、シリコン基板１００は、その表面に多数のシリコンピラー１１０を具備し、前記シリコンピラー１１０には、フローティングボディーメモリーとして動作可能なバーティカルピラートランジスター１２０が形成されており、前記バーティカルピラートランジスター１２０の間には、第１絶縁膜（図示せず）、第２絶縁膜１４４および第３絶縁膜（図示せず）が埋め込まれている。
【００２７】
前記バーティカルピラートランジスター１２０は、前記シリコンピラー１１０の底部一側面のみに埋め込まれるように形成されたゲート１１４、該ゲート１１４上側のシリコンピラー１１０部分に形成されたソース領域１１６、および前記ゲート１１４下のシリコン基板１００部分内に形成されたドレイン領域１１８ａを含む。
【００２８】
前記ドレイン領域１１８ａは、前記バーティカルピラートランジスター１２０のボディーがフローティング状態になるように、すなわち、フローティングボディーになるように、前記シリコン基板１００内で隣合うドレイン領域１１８ａが互いに連結された構造を有する。
【００２９】
前記バーティカルピラートランジスター１２０のゲート１１４は、前記シリコンピラー１１０の底部一側面のみを覆う形態を有する。これは、前記ゲート１１４がシリコンピラー１１０をすべて囲むように形成される場合は、前記シリコンピラー１１０の直径がある程度確保されて、断面上で見る時、両側それぞれから形成される空乏領域が互いに会わず、前記シリコンピラーに具現されたバーティカルピラートランジスターがフローティングボディーメモリーとして動作することができるが、前記シリコンピラーの直径が小さくなれば、両側それぞれから形成される空乏領域が互いに重なって、トランジスターのチャンネルが完全空乏されることで、フローティングボディーメモリーの動作を具現することができないため、前記ゲート１１４をシリコンピラー１１０の一側面のみを覆うように形成するものである。
【００３０】
一方、図示しないが、前記ドレイン領域１１８ａの延長方向と直交する一方向に沿って配列された各バーティカルピラートランジスター１２０の間には、ゲート１１４を連結するようにダマシン工程を通じてワードラインが形成されている。
【００３１】
このように、本発明による半導体素子は、バーティカルピラートランジスターを利用して、フローティングボディーメモリーを具現したものであるので、一般的な単結晶シリコンウェハーを利用しても前記フローティングボディーメモリーを具現することができる。よって、本発明の半導体素子は、高価なＳＯＩウェハーを使わなくても良いため、製造原価の上昇が防止される。
【００３２】
また、本発明による半導体素子は、ＳＯＩウェハーを使用することなく、一般的な単結晶シリコンウェハーを使って具現するので、前記ＳＯＩウェハーの埋没酸化膜形成に起因するシリコン欠陥発生を防止することができ、これによって、素子特性および信頼性を向上させることができる。
【００３３】
さらに、本発明による半導体素子は、バーティカルピラートランジスター構造を利用することで、高集積化によってシリコンピラーの直径がさらに小さくなってもフローティングボディーメモリーの動作が可能であるため、高集積素子の製造に非常に有利に対処することができる。
【００３４】
図２Ａ〜図２Ｈ、図３、図４Ａおよび図４Ｂは、本発明の実施形態による半導体素子の製造方法を説明するための図面であり、これらを説明すると次のようである。ここで、図２Ａ〜図２Ｈは工程別断面図であり、図３は図２Ｃに対応する平面図であり、図４Ａおよび図４Ｂは図２Ｇに対応するワードライン形成過程を説明するための平面図である。
【００３５】
図２Ａを参照すると、多数のシリコンピラー形成領域を有するシリコン基板１００上に、パッド酸化膜１０１とパッド窒化膜１０２を順に形成した後、前記パッド窒化膜１０２とパッド酸化膜１０１を蝕刻して、前記シリコン基板１００のシリコンピラー形成領域を隠すハードマスク１０３を形成する。その後、前記ハードマスク１０３を蝕刻マスクとして利用して、露出したシリコン基板１００部分を蝕刻して、所定深さの第１溝Ｈ１を形成する。
【００３６】
図２Ｂを参照すると、前記第１溝Ｈ１の表面を含むハードマスク１０３上に、第１酸化膜１０４と第１窒化膜１０５を順に形成した後、前記第１窒化膜１０５と第１酸化膜１０４をエッチバックして、前記第１溝Ｈ１とハードマスク１０３の側壁に第１スペーサ１０６を形成する。その後、前記第１スペーサ１０６を含むハードマスク１０３を蝕刻マスクとして利用して、前記第１溝Ｈ１底面のシリコン基板１００部分を蝕刻して第２溝Ｈ２を形成し、これを通じて、前記第１溝Ｈ１と第２溝Ｈ２によって定義され、マトリックス形態で配列される多数のシリコンピラー１１０を形成する。
【００３７】
前記第２溝Ｈ２、第１スペーサ１０６およびハードマスク１０３上に第２酸化膜１０７と第２窒化膜１０８を順に形成した後、これらをエッチバック(Etch Back)して、前記第２溝Ｈ２の側壁と第１スペーサ１０６上に第２スペーサ１０９を形成する。
【００３８】
図２Ｃを参照すると、多数のシリコンピラー１１０が形成されたシリコン基板１００上に、前記シリコンピラー１１０間の領域を埋めるように、酸化膜などから第１絶縁膜を形成した後、前記ハードマスク１０３が露出するまで前記第１絶縁膜１４２の表面を除去する。前記第１絶縁膜１４２表面の除去は、エッチバックまたはＣＭＰ(Chemical 
Mechanical Polishing)工程で遂行する。その後、前記シリコンピラー１１０間の領域のうちのゲート形成地域に埋め込まれた第１絶縁膜１４２部分を除去して、前記第１絶縁膜１４２が、前記ゲート形成地域以外のシリコンピラー間の領域のみに埋め込まれるようにする。
【００３９】
ここで、前記第１絶縁膜１４２の選択的埋込みは、図３に示すように、前記第１絶縁膜１４２が形成されたシリコン基板１００の結果物上に、前記ゲート形成地域を露出させる第１感光膜パターン１５０を形成した後、前記第１感光膜パターン１５０から露出した前記ゲート形成地域の第１絶縁膜部分を除去することによってなされる。
【００４０】
図２Ｄを参照すると、前記ゲート形成地域の露出した第２スペーサ１０９部分を除去する。その後、前記第２スペーサ１０９が除去されて露出したゲート形成地域の第２溝Ｈ２側壁の前記シリコンピラー１１０の底部表面を、等方性蝕刻し、これを通じて、前記ゲート形成地域の隣合うシリコンピラー１１０間の互いに向かい合う底部表面それぞれに、ぽこんと凹んだ第３溝Ｈ３を形成する。この時、前記第３溝Ｈ３は、シリコンピラー１１０の全表面に環形で形成されるのではなく、露出したシリコンピラー１１０部分のみに形成される。
【００４１】
図２Ｅを参照すると、前記第３溝Ｈ３が形成されたシリコン基板１００の結果物上に、酸化膜などから成るゲート絶縁膜１１２とポリシリコン膜などから成るゲート導電膜１１３を順に形成した後、前記ゲート導電膜１１３とゲート絶縁膜１１２を非等方性蝕刻して、前記第３溝Ｈ３内に埋め込まれた形態でゲート１１４を形成する。ここで、前記ゲート１１４は、前記第３溝Ｈ３内に埋め込まれた形態、すなわち、前記シリコンピラー１０２の底部一側面のみを覆う形態で形成される。
【００４２】
図２Ｆを参照すると、前記ゲート形成地域以外の前記シリコンピラー１１０の間に埋め込まれた第１絶縁膜を除去する。その後、前記第１絶縁膜が除去されたシリコン基板１００の結果物に、所定導電型の不純物、たとえば、Ｎ型不純物をイオン注入して、前記第２溝Ｈ２を含む前記ゲート１１４下側のシリコン基板１００部分にイオン注入層を形成した後、前記イオン注入層を蝕刻してドレイン領域１１８を形成する。
【００４３】
図２Ｇを参照すると、前記ゲート１１４を含むシリコンピラー１１０の間を埋めるように、シリコン基板１００の結果物上に酸化膜から成る第２絶縁膜１４４を蒸着した後、前記ハードマスク１０３が露出するまで前記第２絶縁膜１４４の表面をエッチバックし、またはＣＭＰ処理する。その後、公知のダマシン工程によって前記第２絶縁膜１４４を蝕刻して、前記ドレイン領域が配列された他の方向と直交する一方向に沿って配列されたゲート１１４を露出させるトレンチを形成した後、前記トレンチ内に導電膜、たとえば、ポリシリコン膜を埋め込んで、前記一方向に配列されたゲート１１４の間を連結するワードライン（図示せず）を形成する。その後、前記ワードラインを覆うように、シリコンピラー１１０の間の前記ワードライン上に第３絶縁膜（図示せず）を埋める。
【００４４】
より詳しくは、前記ワードラインの形成は次のようになされる。
先ず、図４Ａに示すように、第２絶縁膜が形成されたシリコン基板１００上に、ワードライン形成領域、すなわち一方向に配列されたゲート１１４およびこれらの間の領域を、露出させる第２感光膜パターン１５２を形成した後、前記第２感光膜パターン１５２から露出した第２絶縁膜部分を蝕刻して、前記第２絶縁膜の表面内に、一方向に配列されたゲート１１４を露出させるトレンチ（図示せず）を形成する。
【００４５】
続いて、図４Ｂに示すように、前記トレンチ内にポリシリコン膜などから成る導電膜を埋め込んで、一方向に配列されたゲート１１４を連結するワードライン１３０を形成する。
【００４６】
図４Ａおよび図４Ｂで未説明の図面符号Ａは、ゲートが形成される部分を示す。
図２Ｈを参照すると、前記シリコンピラー１１０が露出するように、ハードマスクを除去する。この際、断面上で見る時、前記シリコンピラー１１０の上側にある第２絶縁膜１４４部分が共に除去される。その後、前記ゲート１１４上側の露出したシリコンピラー１１０部分に、所定導電型の不純物、たとえば、Ｎ型の不純物をイオン注入した後、前記Ｎ型不純物のイオン注入がなされた基板結果物をアニーリングして、前記ゲート１１４上側の露出したシリコンピラー１１０部分にソース領域１１６を形成し、これを通じて、前記ゲート１１４、ソース領域１１６およびドレイン領域１１８ａを含むバーティカルピラートランジスター１２０を形成する。この時、前記アニーリングが進行するうちに、ドレイン領域１１８ａ内のＮ型不純物拡散がなされることで、一方向と直交する他の方向に配列されたドレイン領域１１８ａがすべて連結され、これによって、トランジスターのフローティングボディーが形成される。
【００４７】
ここで、本発明のバーティカルピラートランジスター１２０は、前記ゲート１１４が、シリコンピラーの全部分を囲む形態ではなく一側面のみを選択的に覆う形態で形成されるので、フローティングボディーメモリーの動作が可能になる。
【００４８】
以後、図示しないが、前記バーティカルピラートランジスター１２０のソース領域１１６とコンタクトされるストレージノードコンタクトの形成工程を含む一連の後続工程を順に実行して、本発明によるバーティカルピラートランジスター構造のフローティングボディーメモリーセルを有する半導体素子の製造を完成する。
【００４９】
前述したように、本発明は、一般的なシリコン基板を使いながら、ゲートの形成位置を調節して、バーティカルピラートランジスター構造でフローティングボディーメモリーの動作が可能な半導体素子を具現する。
【００５０】
したがって、本発明は、高価なＳＯＩウェハー使用を排除することで製造原価を低減することができることはもちろん、欠陥発生を防止して素子特性および信頼性を向上させることができる。また、本発明は、バーティカルピラートランジスターを利用してフローティングボディーメモリー動作が可能な半導体素子を製造することで、高集積素子の製造に非常に有利に対処することができる。
【００５１】
以上、ここでは本発明を特定の実施形態に関して図示し説明したが、本発明はこれに限定されるものではなく、特許請求の範囲に記載した本発明の精神と分野を逸脱しない範囲内で本発明が多様に改造および変更され得るということを、当業界で通常の知識を有する者は容易に理解することができる。
【図面の簡単な説明】
【００５２】
【図１】本発明の実施形態による半導体素子を説明するための断面図である。
【図２Ａ】本発明の実施形態による半導体素子の製造方法を説明するための初期工程での断面図である。
【図２Ｂ】本発明の実施形態による半導体素子の製造方法を説明するための図２Ａに続く工程での断面図である。
【図２Ｃ】本発明の実施形態による半導体素子の製造方法を説明するための図２Ｂに続く工程での断面図である。
【図２Ｄ】本発明の実施形態による半導体素子の製造方法を説明するための図２Ｃに続く工程での断面図である。
【図２Ｅ】本発明の実施形態による半導体素子の製造方法を説明するための図２Ｄに続く工程での断面図である。
【図２Ｆ】本発明の実施形態による半導体素子の製造方法を説明するための図２Ｅに続く工程での断面図である。
【図２Ｇ】本発明の実施形態による半導体素子の製造方法を説明するための図２Ｆに続く工程での断面図である。
【図２Ｈ】本発明の実施形態による半導体素子の製造方法を説明するための図２Ｇに続く工程での断面図である。
【図３】図２Ｃに対応する平面図である。
【図４Ａ】図２Ｇに対応するワードライン形成過程を説明するための平面図である。
【図４Ｂ】図２Ｇに対応するワードライン形成過程を説明するための平面図である。
【符号の説明】
【００５３】
１００  シリコン基板
１０１  パッド酸化膜
１０２  パッド窒化膜
１０３  ハードマスク
１０４  第１酸化膜
１０５  第１窒化膜
１０６  第１スペーサ
１０７  第２酸化膜
１０８  第２窒化膜
１０９  第２スペーサ
１１０  シリコンピラー
１１２  ゲート絶縁膜
１１３  ゲート導電膜
１１４  ゲート
１１６  ソース領域
１１８，１１８ａ  ドレイン領域
１２０  バーティカルピラートランジスター
１３０  ワードライン
１４２  第１絶縁膜
１４４  第２絶縁膜
１５０  第１感光膜パターン
１５２  第２感光膜パターン
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【図２Ｇ】
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【図２Ｈ】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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