(57)【要約】【課題】ＩＣやＬＳＩを搭載した回路基板の信号間のタイミング検査を、安価な部品で構成したタイミング検査装置で自動検査することにより、検査コストを低減する。【解決手段】回路基板接続コネクタ、判定トリガ選択スイッチ、判定トリガラッチスイッチ、判定イネーブル生成回路、判定用外部クロック入力端子、判定レベル選択スイッチ、判定回路、リセットボタン、判定結果表示用LEDを備えた回路基板タイミング検査装置に、検査装置接続コネクタで回路基板を接続することによりＩＣやＬSI間の信号のタイミング検査を自動で行う。【選択図】図１
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【特許請求の範囲】
【請求項１】
ICやLSIを実装した回路基板において、該ICや該LSIのタイミング制約のある信号線を引き出すためのコネクタを搭載した該回路基板と、前記回路基板の該コネクタに接続するためのインタフェースを備え、該インタフェースより取り込んだタイミング検査をする該信号線を選択する機能を備え、選択した前記信号線の信号をサンプリングする回数を選択する機能と、選択した該サンプリングする回数以上に該信号をサンプリングできた場合にLEDが点灯して該タイミング制約を満たしていることを知らせる機能と、リセットボタンにより該LEDの点灯を解除する機能を備えたことを特徴とする回路基板タイミング検査装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路基板の検査装置に関するものである。
【背景技術】
【０００２】
回路基板は、ＬＳＩやＩＣといった半導体デバイスが実装される場合がある。ＩＣやＬＳＩは回路基板に構成されたパターン配線でお互い接続され、信号をやり取りしている。
回路基板が正しく動作するためには、部品メーカが公開しているデータシート記載のタイミング規定を守る必要がある。そのため、回路基板設計時にタイミング違反しない設計を行っている。
【０００３】
しかし、実際には回路基板を構成しているすべての部品がばらつきをもっており、ある程度設計余裕度を持たせて設計を行った場合でも製造した回路基板が部品不良、製造不良などの原因により必ずしもタイミング規定を満たしているとは限らない。
【０００４】
そのため、回路上特に重要なタイミングについては出荷時に実際の信号波形を測定し、タイミング違反していないか確認する必要がある。
【０００５】
確認する単純な手段として、オシロスコープを利用したプローブ検査がある。まず、回路基板上に実装した部品のリードやプローブ用端子をプローブし、次に波形をモニタに表示して時間を測定し、その測定した時間がタイミング規定内かどうかを目視で判定する方法がある。
【０００６】
また、パターン発生器やタイミング発生器、比較器等を備えた大規模な検査装置でタイミング検査をする方法もある。
【特許文献１】特許公開平５−１０７２９５
【発明の開示】
【発明が解決しようとする課題】
【０００７】
解決しようとする問題点は、オシロスコープで回路基板に実装されたＩＣやＬＳＩのリード、もしくはプローブ用端子にプローブを接続し波形を表示させて目視でタイミング規定を満たしていることを確認する方法は、タイミング規定を辛うじて満たしている場合にも目視により判定可能という利点と、すべてのタイミングパターンに対して目視で判定可能という利点があるが検査に時間がかかる、という点が課題である。
【０００８】
また、ＩＣＴなどの大規模な検査装置によるタイミング検査は、検査装置が非常に高価であり、また検査用プログラム開発も必要であるため、設備コスト、検査立ち上げコストが非常に高い、という点が課題である。
【課題を解決するための手段】
【０００９】
請求項１の発明によれば、ICやLSIを実装した回路基板において、該ICや該LSIのタイミング制約のある信号線を引き出すためのコネクタを搭載した該回路基板と、前記回路基板の該コネクタに接続するためのインタフェースを備え、該インタフェースより取り込んだタイミング検査をする該信号線を選択する機能を備え、選択した前記信号線の信号をサンプリングする回数を選択する機能と、選択した該サンプリングする回数以上に該信号をサンプリングできた場合にLEDが点灯して該タイミング制約を満たしていることを知らせる機能と、リセットボタンにより該LEDの点灯を解除する機能を備えたことを特徴とする。
【００１０】
すなわち、ＪＥＤＥＣで標準化されている７４シリーズなどの安価なＩＣで構成し基本的なタイミングパターンに対しタイミング規定内かどうか自動判定することができる回路基板タイミング検査装置と、検査対象となる信号のタイミング規定に対し前記回路基板タイミング検査装置で検査可能なレベルまで設計余裕度を持たせて設計し、かつ回路基板にタイミング検査用の端子を実装した回路基板を接続し、回路基板のＩＣやＬＳＩ間の信号がタイミング規定を満たしているか自動で判定することを最も主要な特徴とする。
【発明の効果】
【００１１】
本発明の回路基板タイミング検査装置は、回路基板に実装されたＩＣやＬＳＩ間の信号に対し基本的なタイミングパターンのタイミング規定を満たしているかどうかを、ＪＥＤＥＣ標準の７４シリーズ部品などの安価な部品で構成した検査プログラム不要の検査装置で自動判定できるため、検査設備の低コスト化及び検査時間を短縮できる利点がある。
【発明を実施するための最良の形態】
【００１２】
回路基板のＩＣやＬＳＩ間の検査する信号のタイミング規定に対し回路基板タイミング検査装置が判定できるような設計余裕度を持たせて設計し、かつ検査する信号を接続した検査用コネクタを実装した回路基板について、回路基板の検査用コネクタより検査する信号を回路基板タイミング検査装置内に取り込み、タイミング規定を満たしているかどうか判定する、という目的を、安価な電子部品で構成した回路により自動で判定することを実現した。
【実施例１】
【００１３】
図１は、本発明装置の１実施例であって、１００は回路基板タイミング検査装置、１０１は回路基板接続用コネクタ、１０２は判定トリガ選択スイッチ、１０３は判定トリガラッチスイッチ、１０４は判定イネーブル生成回路、１０５は判定用外部クロック入力端子、１０６は判定レベル選択スイッチ、１０７は判定回路、１０８はリセットボタン、１０９は判定結果表示用LED、１２０は回路基板、１２１は検査装置接続用コネクタである。
【００１４】
以上のように構成された本実施例の回路基板タイミング検査装置１００について、以下、その動作を説明する。
まず、予めタイミング検査する複数の信号を接続した検査装置接続用コネクタ１２１と回路基板接続用コネクタ１０１を電線で接続する。この際、検査装置接続用コネクタ１２１より検査する信号を２本選択し、回路基板接続用コネクタ１０１に接続する。
【００１５】
次に回路基板接続用コネクタ１０１より回路基板タイミング検査装置１００内に取り込んだ２本の信号（以下、信号１、信号２とする）を判定イネーブル生成回路１０４に入力する。判定イネーブル生成回路１０４には他に判定トリガ選択スイッチ１０２、及び判定トリガラッチスイッチ１０３、及びリセットボタン１０８が接続されている。
【００１６】
まず、判定トリガ選択スイッチ１０２で、タイミング検査のトリガ条件を選択する。タイミング検査のトリガ条件は図２の２００判定トリガ条件に示したＡ〜Ｌの１２種類である。また、図２の２０１判定トリガ選択スイッチ設定に示すように判定トリガ選択スイッチ１０２の設定により判定トリガ条件を選択できる。
【００１７】
この１２種類の判定トリガ条件、つまりタイミング検査該当ポイントを判定イネーブル生成回路１０４により検知する。判定トリガ選択スイッチ１０２で選択した判定トリガ条件が成立した場合に、判定イネーブル生成回路１０４より判定イネーブル信号（ハイ）が出力される。信号１、信号２が不成立の条件になると判定イネーブル信号はロウ出力となる。
【００１８】
また、判定トリガラッチスイッチ１０３がオン（ハイ）の場合は、判定トリガ条件が不成立になった場合でも1度成立した後は判定イネーブル信号（ハイ）を出力し続ける。判定イネーブル信号をロウに戻す場合はリセットボタン１０８を押す。
【００１９】
ここで、図３を用いて図１の判定イネーブル生成回路１０４の動作を詳しく説明する。図３において、３００はタイミング検査箇所検知回路、３０１はＨＬ／ＬＨ変化検知回路、３０２はＬＬ条件検知回路、３０３はＨＬ／ＬＨイネーブル生成回路、３０４はＬＨイネーブル回路、３０５はＨＬイネーブル回路、３０６は判定イネーブルラッチ回路である。
【００２０】
まず、タイミング検査箇所検知回路３００に入力された信号１、信号２をＨＬ／ＬＨ変化検知回路３０１、ＬＬ条件検知回路３０２、ＨＬ／ＬＨイネーブル生成回路３０３、ＬＨイネーブル回路３０４、ＨＬイネーブル回路３０５にそれぞれ入力する。図２の判定トリガ条件２００で示した判定条件のいずれかが成立すると、ＨＬ／ＬＨ変化検知回路３０１又はＬＬ条件検知回路３０２の出力がハイになる。
【００２１】
ここでＨＬ／ＬＨ変化検知回路３０１は、信号２がＨ（ハイ）からＬ（ロウ）に変化するタイミング（図２の判定トリガ条件Ａ）とＬ（ロウ）からＨ（ハイ）に変化するタイミング（図２の判定トリガ条件Ｂ）の両方についてハイを出力するので、ＨＬ／ＬＨイネーブル生成回路３０３によりどちらか一方の判定トリガ条件成立時のハイ出力を取り出す処理をＬＨイネーブル回路３０４とＨＬイネーブル回路３０５で行う。ＬＨイネーブル回路３０４は判定トリガ条件Ｂが成立したときのハイ出力を取り出すための回路であり、ＨＬイネーブル回路３０５は判定トリガ条件Ａが成立したときのハイ出力を取り出すための回路である。
【００２２】
また、タイミング検査箇所検知回路３００は判定トリガ条件が不成立になるとロウ出力になる。信号１、信号２が判定条件不成立の状態に戻った場合でもハイ出力を維持させたい場合は図１の判定トリガラッチスイッチ１０３をオン（ハイ）することにより判定イネーブルラッチ回路３０６内のラッチＩＣのハイ出力を固定することができる。
【００２３】
但し、判定条件が成立している時間がＪＥＤＥＣ標準ＩＣの７４７４の認識可能なクロック周期よりも短い場合はハイ出力を固定できない。固定したハイ出力は図１のリセットボタン１０８を押すことにより解除できる。
【００２４】
次に、判定イネーブル生成回路１０４の出力は判定イネーブル信号として判定回路１０７に入力される。判定イネーブル信号がハイの場合は判定回路１０７の動作がアクティブとなる。判定回路１０７には判定用外部クロック端子１０５から入力した判定用外部クロック、判定レベル選択スイッチ１０６、及びリセットボタン１０８が接続されている。判定回路１０７の動作がアクティブになると、判定用外部クロックにより判定回路１０７内のカウンタがカウントアップ動作する。判定条件が成立している間カウントアップし、一定数カウントアップすると判定回路１０７の出力（ＬＥＤ駆動信号）がハイとなる。
【００２５】
ここで図４を用いて判定回路１０７の動作を詳しく説明する。図４において、４００はカウンタ回路、４０１はバイナリカウンタＩＣ、４０２は出力選択回路、４０３はラッチ回路、４０４はラッチＩＣである。バイナリカウンタＩＣ４０１のカウントイネーブル信号として図１の判定イネーブル生成回路１０４の判定イネーブル信号を入力している。
【００２６】
またバイナリカウンタＩＣ４０１のカウントアップ用のクロックとして判定用外部クロック入力端子１０５より入力した判定用外部クロックを入力している。判定イネーブル信号がハイの間、バイナリカウンタＩＣ４０１はカウントアップし、判定用外部クロックが２クロック入力されると出力端子ＱＡがハイを出力する。
【００２７】
同様に、４クロック入力されると出力端子ＱＢがハイを出力する。８クロック入力されると出力端子ＱＣがハイを出力する。１６クロック入力されると出力端子ＱＤがハイを出力する。出力端子ＱＡからＱＤのどの出力を選択するかは、判定トリガ条件の成立時間がどれくらいあればＩＣやＬＳＩのデータシートに記載されたタイミング規定を満たすことになるのか考慮して選ぶ。
【００２８】
選択方法は図１の判定レベル選択スイッチ１０６の設定によりカウンタ回路４００内の出力選択回路４０２の３ステートバッファを制御することにより選択する。バイナリカウンタＩＣ４０１へ入力する判定用外部クロックの速度は、判定トリガ条件成立時間をより細かく判定したい場合は高速のクロックを使用する。但しバイナリカウンタＩＣの動作保証範囲を超えた速度のクロックは入力してはならない。
【００２９】
また、判定トリガ条件の成立時間が２クロック以下の場合はバイナリカウンタＩＣ４０１の出力をハイにすることはできないが、判定トリガ条件が２クロック以下の短時間だけ成立した場合でもバイナリカウンタＩＣ４０１の出力をハイにしたい場合は、図３の判定イネーブルラッチ回路３０６を動作させてハイ出力を固定させることで可能である。
【００３０】
次に、バイナリカウンタＩＣ４０１の出力はラッチ回路４０３のラッチＩＣ４０４に入力され、バイナリカウンタＩＣ４０１の出力がハイのときにラッチＩＣ４０４はハイを保持して出力端子Ｑ０よりハイを出力し続ける。ハイ出力を解除するには図１のリセットボタン１０８を押す。
【００３１】
次に、判定回路１０７のラッチＩＣ４０４より出力されたＬＥＤ駆動信号は図１の判定結果表示用ＬＥＤ１０９に接続され、判定結果表示用ＬＥＤ１０９を点灯してタイミング検査がパスしたことを検査担当者に知らせる。判定結果表示用ＬＥＤ１０９を消灯したい場合は図１のリセットボタン１０８を押す。
【００３２】
今までの一連の動作について図５を用いて説明する。回路基板のＩＣやＬＳＩのタイミング規定において、信号１と信号２の判定トリガ条件Ａが成立している時間が２０ｎｓ以上と規定されている場合、回路基板設計時に３０ｎｓ以上成立するような設計余裕度を持たせて設計する。
【００３３】
そして回路基板が製造され、実力として信号１と信号２の判定トリガ条件Ａの成立時間が２５ｎｓであったとする。まず、判定トリガ選択スイッチ１０２の設定を判定トリガ条件Ａの設定にする。つぎに判定レベル選択スイッチ１０６の設定をバイナリカウンタＩＣ４０１のＱＡの出力が選択されるように設定する。
【００３４】
判定イネーブル生成回路１０４の判定イネーブル信号が２５ｎｓ間ハイを出力し、カウンタ回路４００内のバイナリカウンタＩＣ４０１が２５ｎｓ間アクティブとなる。ここで外部判定用クロックを１００ＭＨｚ(周期１０ｎｓ)とすると、バイナリカウンタＩＣ４０１に２クロック以上外部判定クロックが入力されるので、バイナリカウンタＩＣ４０１の出力端子ＱＡよりハイが出力される。
【００３５】
つまり、信号１と信号２はタイミング規定（判定トリガ条件Ａの成立時間が２０ｎｓ以上）を満たしたことになる。つづいてバイナリカウンタＩＣ４０１の出力はラッチＩＣ４０４でラッチされＬＥＤ駆動信号として判定結果表示用ＬＥＤ１０９へ出力される。判定結果表示用ＬＥＤ１０９はＬＥＤ駆動信号がハイの間点灯し、検査担当者にタイミング検査がパスしたことを知らせる。リセットボタン１０８を押すと判定結果表示用ＬＥＤ１０９が消灯する。
【図面の簡単な説明】
【００３６】
【図１】本発明の実施方法を示した説明図である。（実施例１の全体図）
【図２】本発明の実施例１の判定トリガ条件と判定トリガ選択スイッチの設定を示し        た図である。
【図３】本発明の実施例１の判定イネーブル生成回路の構成を示した図である。
【図４】本発明の実施例１の判定回路の構成を示した図である。
【図５】本発明の実施例１の動作をタイミングチャートで示した図である。
【符号の説明】
【００３７】
１００    回路基板タイミング検査装置
１０１    回路基板接続用コネクタ
１０２    判定トリガ選択スイッチ
１０３    判定トリガラッチスイッチ
１０４    判定イネーブル生成回路
１０５    判定用外部クロック入力端子
１０６    判定レベル選択スイッチ
１０７    判定回路
１０８    リセットボタン
１０９    判定結果表示用ＬＥＤ
１２０    回路基板
１２１    検査装置接続用コネクタ
２００    判定トリガ条件
２０１    判定トリガ選択スイッチ設定
３００    タイミング検査箇所検知回路
３０１    ＨＬ／ＬＨ変化検知回路
３０２    ＬＬ条件検知回路
３０３    ＨＬ／ＬＨイネーブル生成回路
３０４    ＬＨイネーブル回路
３０５    ＨＬイネーブル回路
３０６    判定イネーブルラッチ回路
４００    カウンタ回路
４０１    バイナリカウンタＩＣ
４０２    出力選択回路
４０３    ラッチ回路
４０４    ラッチＩＣ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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