(57)【要約】【課題】配線基板に設けられた配線全長に渡りインピーダンス整合がとれた、良好な伝送特性を有する半導体装置および配線基板を提供する。【解決手段】半導体装置１０は、少なくともひとつの配線１１２を有する配線基板１０２と、配線基板１０２上に実装された半導体チップ１２０と、配線基板１０２の内部の配線層の一部に設けられた導電体基準面１０８を有し、上面視で、配線１１２は導電体基準面１０８と重なる第１の領域１５０と、前記第1の領域を除く第２の領域１５０とからなり、第２の領域１６０の上方に導体チップ１１０が実装されている。【選択図】図２
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【特許請求の範囲】
【請求項１】
少なくともひとつの配線を有する配線基板と、
前記配線基板上に実装された半導体チップと、
前記配線基板の内部の配線層の一部に設けられた導電体基準面と、を有し、
上面視で、前記配線は前記導電体基準面と重なる第１の領域と、前記第1の領域を除く第２の領域とからなり、
前記第２の領域の上方に導体チップが実装されている半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記第１の領域においては前記配線と前記導電体基準面とでマイクロストリップ線路を構成し、
前記第２の領域においては前記配線と前記導体チップとでマイクロストリップ線路を構成している半導体装置。
【請求項３】
請求項１または２に記載の半導体装置であって、
前記導電体基準面は、接地層または電源層である半導体装置。
【請求項４】
請求項１乃至３いずれかに記載の半導体装置であって、
前記導体チップは固定電位を有するよう構成されている半導体装置。
【請求項５】
請求項４に記載の半導体装置であって、
前記固定電位は、接地電位または電源電位である半導体装置。
【請求項６】
請求項１乃至５いずれかに記載の半導体装置であって、
前記配線の少なくとも一部は前記配線基板の表面の配線層に設けられている半導体装置。
【請求項７】
請求項１乃至６いずれかに記載の半導体装置であって、
前記配線基板はインターポーザである半導体装置。
【請求項８】
少なくともひとつの配線を有する配線基板であって、
前記配線基板の内部の配線層の一部に導電体基準面を有し、
上面視で、前記配線は前記導電体基準面と重なる第１の領域と、前記第1の領域を除く第２の領域とからなり、
前記第２の領域の上方に導体チップが実装されている配線基板。
【請求項９】
請求項８に記載の配線基板であって、
前記第１の領域においては前記配線と前記導電体基準面とでマイクロストリップ線路を構成し、
前記第２の領域においては前記配線と前記導体チップとでマイクロストリップ線路を構成している配線基板。
【請求項１０】
請求項８または９に記載の配線基板であって、
前記導電体基準面は、接地層または電源層である配線基板。
【請求項１１】
請求項８乃至９いずれかに記載の配線基板であって、
前記導体チップは固定電位を有するよう構成されている配線基板。
【請求項１２】
請求項１１に記載の配線基板であって、
前記固定電位は、接地電位または電源電位である配線基板。
【請求項１３】
請求項８乃至９いずれかに記載の配線基板であって、
前記配線の少なくとも一部は前記配線基板の表面の配線層に設けられている配線基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および配線基板に関する。
【背景技術】
【０００２】
図１６は従来の半導体装置の構成を示す断面図である。半導体装置１００は、インターポーザ２０２と、ひとつの半導体チップ２２０を備えている。インターポーザ２０２上には、半導体チップ２２０が、その回路形成面を上にして、マウント材２１４によって実装されている。半導体チップ２２０はモールド樹脂２２４で封止されている。
【０００３】
インターポーザ１０２は、複数の配線２１２が設けられた絶縁層２０４と、その表面を覆うソルダーレジスト２０６からなる。また、絶縁層２０４の内部の層には電源／接地層２０８が設けられている。配線２１２の露出部と、半導体チップ２２０上の回路（不図示）が、ワイヤー２２２によって電気的に接続されている。
【０００４】
図１５は、電源／接地層２０８の平面図である。図１５のＸＶＩ−ＸＶＩ線に沿った断面が、図１６に対応する。
【０００５】
配線２２２に電気信号を通す場合、配線全長に渡りインピーダンス整合がとれている必要がある。インピーダンス整合がとれていないと、信号の反射や波形の歪みが生じ、伝送特性が劣化してしまう。インピーダンス不整合の影響は、特に高速信号を伝送する場合には大きい。
【０００６】
半導体装置１００では、複数の配線２２２が配線基板２０８の内部の電源／接地層２０８を導電体基準面とする一定の特性インピーダンスを有し、配線全長に渡りインピーダンス整合がとられている。
【０００７】
なお、本発明に関連する先行技術文献としては、特許文献１および特許文献２が挙げられる。
【０００８】
特許文献１は、単一の半導体チップを実装した半導体装置の例であるが、積層セラミック基板の内部に、電源層と、ストリップライン構造の特性インピーダンス形成用グラウンド層を設けた構成が示されている。
【０００９】
また、特許文献２には、基板内に、アナログ信号、デジタル信号、アナログ信号リファレンス（導電体基準面）、デジタル信号リファレンスを有し、アナログ信号とアナログ信号リファレンスの間隔を、デジタル信号とデジタル信号リファレンスの間隔より長くした構成が開示されている。この構成により、アナログ信号及びデジタル信号の所望の特性インピーダンスを変更し、特性インピーダンス一致を達成することができるとしている。
【００１０】
【特許文献１】特開平６−２４４３０５号公報
【特許文献２】特開２００６−８６５０５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、近年、半導体チップの高機能化による信号配線数の増加や、ＳｉＰ（Ｓｙｓｔｅｍ  ｉｎ  Ｐａｃｋａｇｅ）やＰｏＰ（Ｐａｃｋａｇｅ  ｏｎ  Ｐａｃｋａｇｅ）のような多チップ化技術による信号配線数の増加、信号配線長の長化により、配線密度が上昇している。これに伴い、配線の全長に渡り特性インピーダンス整合を行うことが困難になってきている。
【００１２】
例えば、ＳｉＰ構造を有する半導体装置の構成は、図１７および図１８のようになる。図１７はＳｉＰ構造を持つ半導体装置の電源／接地層の平面図であり、図１８は図１７のＸＶＩＩＩ−ＸＶＩＩＩ線に沿った断面図である。図１７の点線で示した領域の上方に半導体チップ２２０、２２１が実装されている。
【００１３】
半導体装置２００は、配線基板２０２と、複数の半導体チップ２２２、半導体チップ２２１とを備える。配線基板２０２は、絶縁層２０４と、絶縁層２０４の表面に形成された配線２１２と、内部の配線層に形成された配線２１３と、ソルダーレジスト２０６からなる。また、絶縁層２０４の内部の配線層には電源／接地層２０８、２０９が設けられている。配線２１２の露出部と、半導体チップ２２０上の回路（不図示）が、ワイヤー２２２によって電気的に接続されている。
【００１４】
半導体装置２００では、複数の半導体チップ２２０、２２１が実装されているため、配線基板表面に形成された配線２１２の密度が単一の半導体チップの場合と比較して上昇する。このため、配線基板２０２の表面の層だけで充分な配線を形成できなくなり、配線基板２０２の内部にまで配線２１３を配置しなければならなくなる。これにより、図１７、図１８に示すように、配線２１２の導電体基準面となる電源／接地層２０８の一部が分断されている。このため、配線２１２には、電源／接地層２０８を導電体基準面とする領域と、電源／接地層２０９を導電体基準面とする領域とが存在する。配線２１２と電源／接地層２０８および２０９との距離が異なるため、配線２１２には特性インピーダンスの異なる領域が発生する。この結果、配線の途中での特性インピーダンスの不整合が生じ、信号の反射、波形の歪みが起こり、伝送特性が劣化するという問題があった。
【００１５】
かかる問題は、高速デジタル信号等、信号波の立ち上がり、立ち下がりが急峻な場合に特に顕著となる。したがって、近年の導体チップの高速化が進展に伴い、ますます深刻化してきている。
【課題を解決するための手段】
【００１６】
本発明による半導体装置は、少なくともひとつの配線を有する配線基板と、前記配線基板上に実装された半導体チップと、前記配線基板の内部の配線層の一部に設けられた導電体基準面と、を有し、上面視で、前記配線は前記導電体基準面と重なる第１の領域と、前記第1の領域を除く第２の領域とからなり、前記第２の領域の上方に導体チップが実装されていることを特徴とする。
【００１７】
ここで、「導電体基準面」とは、固定電位を有する導電体のことをいい、例えばインターポーザやプリント配線基板の内部の電源層や接地層とすることができる。
【００１８】
このような構成をとることにより、配線基板の内部の導電体基準面と配線とが重ならない領域において導体チップが導電体基準面として機能するため、配線全長に渡り特性インピーダンスを整合させることができる。この結果、信号反射や波形歪みを抑制し、良好な伝送特性を持つ半導体装置を得ることができる。
【００１９】
また、本発明による配線基板は、少なくともひとつの配線を有する配線基板であって、  前記配線基板の内部の配線層の一部に導電体基準面を有し、上面視で、前記配線は前記導電体基準面と重なる第１の領域と、前記第1の領域を除く第２の領域とからなり、前記第２の領域の上方に導体チップが実装されていることを特徴とする。
【００２０】
このような構成をとることにより、配線基板の内部の導電体基準面と配線とが重ならない領域において導体チップが導電体基準面として機能するため、配線全長に渡り特性インピーダンスを整合させることができる。この結果、信号反射や波形歪みを抑制し、良好な伝送特性を持つ配線基板を得ることができる。
【発明の効果】
【００２１】
本発明によれば、配線全長に渡りインピーダンス整合がとれた、良好な伝送特性を有する半導体装置および配線基板を提供することができる。
【発明を実施するための最良の形態】
【００２２】
以下、図面を参照しつつ、本発明の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
（第１実施形態）
【００２３】
図１は、本実施形態の半導体装置の構成を示す平面図である。また、図２は、図１に示した半導体装置１０のＩＩ−ＩＩ線に沿った断面図である。なお、図１では、モールド樹脂１２４を不図示とした。
【００２４】
半導体装置１０は、配線基板１０２、半導体チップ１２０、半導体チップ１２１、導体チップ１１０を備えている。配線基板１０２上には、半導体チップ１２０および半導体チップ１２１が、その回路形成面を上にして、マウント材１１４によって実装されている。また、配線基板１０２上には、導体チップ１１０が、マウント材１１４によって実装されている。
【００２５】
半導体チップ１２０は、特に限定されないが、例えば、ロジック回路機能を有するＬＳＩ、汎用メモリ回路機能を有するＬＳＩ、ロジック混載ＤＲＡＭ回路機能を有するＬＳＩとすることができる。
【００２６】
配線基板１０２は、表面に配線１１２が形成された絶縁層１０４と、その表面を保護するソルダーレジスト１０６を含む。ソルダーレジスト１０６には開口が設けられ、半導体チップ１２０上のパッド（不図示）と配線１１２が、ワイヤー１２２によって電気的に接続されている。また、配線基板１０２の半導体チップが実装された面と反対側の面に、半田ボール１２６が設けられている。
【００２７】
本実施形態において、配線基板１０２はインターポーザとすることができる。すなわち、半田ボール１２６を介して、さらにプリント配線基板に実装されていてもよい。
【００２８】
配線基板１０２は、内部の配線層の一部に設けられた導電体基準面１０８を有する。ここで、「導電体基準面」とは、固定電位を有する導電体のことをいい、例えばインターポーザやプリント配線基板の内部の電源層や接地層とすることができる。本実施形態では、導電体基準面１０８は接地層である。また、導電体基準面は、できるだけ面積を大きくすることで容量を大きくし、電位の変動を小さくすることが好ましい。図１に示すように配線層において、複数の半導体チップ１２０、１２１の総面積よりも大きな面積を持ち、安定した固定電位を有している。
【００２９】
また、配線基板１０２は少なくともひとつの配線１１２を備えている。配線１１２は信号線である。図１および図２に示すように、配線基板１０２は、上面視で導電体基準面１０８と重なる第１の領域１５０と、それ以外の領域である第２の領域１６０とからなる。なお、簡略化のため図１では配線１１２が一本だけ示されているが、実際の半導体装置では、一般に複数の配線を備えている。
【００３０】
配線基板１０２の表面における第２の領域１６０の上方には、導体チップ１１０が実装されている。導体チップ１１０は、固定電位を有するよう構成されている。具体的には、導体チップ１１０は、ワイヤー等を介して、電源電位または接地電位に接続される。本実施形態では、導体チップ１１０は、ワイヤー１２２および配線（不図示）を介して接地電位に接続されている。
【００３１】
図１および図２に示すように、第１の領域１５０においては、配線１１２と導電体基準面１０８とでマイクロストリップ線路を構成している。一方、第２の領域においては、配線１１２と導体チップ１１０とでマイクロストリップ線路を構成している。
【００３２】
導体チップ１１０として、例えば、金属、不純物をドープした半導体、または金属膜が表面にコーティングされた絶縁体を用いることができる。本実施形態では、導体チップ１１０として金属チップを用いている。
【００３３】
次に、本実施形態における配線基板の構成を図３および図４を用いて、詳細に説明する。図３は、半導体チップおよび導体チップ実装前における配線基板の平面図である。図４は、導体チップ実装後の配線基板の平面図である。図３および図４で、点線で示した領域における配線基板１０２の内部の配線層の一部に導電体基準面１０８が設けられている。図３に示すように、導電体基準面１０８は、欠損部が存在する。また、図３に示すように、配線１１２は、上面視で導電体基準面１０８と重なる第１の領域１５０と、それ以外の領域である第２の領域１６０とからなる。第２の領域１６０の上方には、図４に示すように、導体チップ１１０が実装されている。導体チップ１１０は、固定電位を有するよう構成されている。具体的には、導体チップ１１０は、ワイヤー１２２等を介して、電源電位または接地電位に接続される。
【００３４】
本発明の半導体装置は、配線全長に渡りインピーダンス整合がとれた、良好な伝送特性を有する半導体装置および配線基板を提供することができるという効果を有する。これは、配線の特性インピーダンスは、配線と導電体基準面との距離に依存することに起因する。それは、以下の理由による。
【００３５】
配線の特性インピーダンスＺ０は、単位長さあたりのインダクタンスをＬ０、導電体基準面および配線間の単位長さあたりのキャパシタンスをＣ０として、次式で与えられる。
〔数１〕
Ｚ０＝√（Ｌ０／Ｃ０）  ［Ω］
ここで、「導電体基準面」とは、固定電位を有する導電体を意味する。
【００３６】
導電体基準面および配線間のキャパシタンスＣは、真空の誘電率をε０、配線と導電体基準面との間にある絶縁体の比誘電率をεｒ、導電体基準面と配線間の距離をｄ、導電体基準面と配線の対向面積をＳとすると、よく知られた式、
〔数２〕
Ｃ＝ε０εｒＳ／ｄ  ［Ｆ］
で与えられる。
【００３７】
特性インピーダンスの算出においては、単位長さあたりのキャパシタンスが必要である。配線幅をｗ［ｍｍ］、配線と導電体基準面との距離をｈ［ｍｍ］とすると、配線長さ１ｃｍあたりのキャパシタンスＣ０は、
〔数３〕
Ｃ０＝１０−２×ε０εｒｗ／ｈ  ［Ｆ］
で得られる。
【００３８】
また、配線長さ１ｃｍあたりのインダクタンスは、マイクロストリップ線路の式としてよく知られた次式で与えられる。
〔数４〕
Ｌ０＝１．９７×１０−９×ｌｎ（２πｈ／ｗ）  ［Ｈ］
【００３９】
以上より、配線の特性インピーダンスＺ０は、（数３）、（数４）の計算結果を（数１）に代入することにより、求められる。したがって、配線の特性インピーダンスは、配線と導電体基準面との距離ｈに依存する。より詳細には、配線の特性インピーダンスは、配線と導電体基準面との距離ｈが大きいほど大きくなる。
【００４０】
本発明では、配線１２２が導電体基準面１０８と重なっていない領域（第２の領域１６０）の上方に導体チップ１１０を実装することにより、配線全長に渡りインピーダンス整合がとれた、良好な伝送特性を有する半導体装置および配線基板を提供することができる。この理由は以下の通りである。
【００４１】
図５および図６は、本発明の半導体装置１０を、さらにプリント配線基板１３０上に実装した時の図である。図６は、図５のＶＩ−ＶＩ線に沿った断面図である。
【００４２】
上面視で、第１の領域１５０においては、配線１１２と導電体基準面１０８とでマイクロストリップ線路を構成する。このため、特性インピーダンスは、図６のｈ２を上述の式（数１）（数３）（数４）に代入した値Ｚ（ｈ２）となる。一方、第２の領域１６０において、従来の半導体装置のように導体チップ１１０が実装されていない場合には、配線１１２とプリント配線基板１３０の内部に設けられた導電体基準面１３２とでマイクロストリップ線路を構成することになる。よって、特性インピーダンスは、プリント配線基板１３０の内部に設けられた導電体基準面１３２と配線１１２との距離であるＨ＝ｈ２＋ｈ３を、上述の式（数１）（数３）（数４）に代入した値Ｚ（Ｈ）となる。通常、ｈ３はｈ２よりも充分に大きい。したがって、Ｚ（ｈ２）＜Ｚ（Ｈ）となり、第１の領域１５０と第２の領域１６０とで、特性インピーダンスの不整合が生じてしまう。
【００４３】
それに対し、本発明では配線１１２の第２の領域１６０の上方に導体チップ１１０が実装され、導体チップ１１０は固定電位を有する。したがって、第２の領域においては、導体チップ１１０が導電体基準面として機能し、配線１１２と導体チップ１１０とでマイクロストリップ線路を構成する。よって、第２の領域１６０における特性インピーダンスは、導体チップ１１０と配線１１２との距離であるｈ１を、上述の式（数１）（数３）（数４）に代入した値Ｚ（ｈ１）となる。ｈ１とｈ２は略等しいため、Ｚ（ｈ２）≒Ｚ（ｈ１）となり、第１の領域１５０と第２の領域１６０とで、良好なインピーダンス整合を得ることができる。
【００４４】
次に、本実施形態の効果を説明する。本実施形態においては、配線１１２の第２の領域１６０の上方に導体チップ１１０が実装され、導体チップ１１０は固定電位を有する。したがって、第２の領域においては、導体チップ１１０が導電体基準面として機能するため、配線全長に渡り、特性インピーダンスの整合をとることができる。これにより、インピーダンス整合による反射やノイズの抑制を行うことで、半導体チップに安定した所望の信号を入力することが可能である。
【００４５】
本実施形態において、半導体チップ１２０は、ロジック回路の機能を有するＬＳＩとすることができる。ロジック回路の機能を有するＬＳＩは、高速動作が要求されるため、特性インピーダンスの違いによる信号の反射の影響が特に大きい。したがって、配線全長に渡り特性インピーダンスの整合をとることができる本発明の半導体装置は、ロジック回路機能を有するＬＳＩを搭載した場合には、特に優れた効果を奏する。
【００４６】
また、本実施形態において、配線に近接する導体チップ１１０を導電体基準面とすると、（数４）からインダクタンスが小さくなり、（数３）からキャパシタンスが大きくなる。よって、より細い配線幅での配線が可能となる。これにより、配線密度が向上するとともに、配線設計の自由度も向上する。
【００４７】
また、本実施形態においては、配線基板１０２の内部の配線層に電源／接地層を設けなくても、実装する導体チップ１１０を導電体基準面とすることによってインピーダンス制御が可能になる。このため、配線基板１０２の配線層の数を減らすことができる。これにより、低コスト化にも有利である。
【００４８】
また、本実施形態においては、既存のインターポーザやプリント配線基板等の配線基板に対して、導体チップ１１０を実装することにより、特性インピーダンスを所望の値に変更させることもできる。例えば、導体チップ１１０の外形、導体チップ１１０下のマウント材やソルダーレジストの厚さや誘電率の制御により、容易に所望の領域を所望の値に設計することができる。これにより、ＥＭＩ放射ノイズ発生の抑制が可能である。
【００４９】
さらに、本実施形態においては、ＳｉＰ構造の半導体装置において、反りが低減するよう、半導体チップ１２０、１２１と導体チップ１１０の配置の対称性を考慮することによってコプラナリティの改善にも有効である。
（第２実施形態）
【００５０】
図７は、第２実施形態の半導体装置２０の構成を示す断面図である。半導体装置２００の平面図は、第１実施形態の図１と同様である。
【００５１】
半導体装置２０においては、配線１１２の少なくとも一部が配線基板１０２の表面の層に設けられている。図７において、配線１１２は、一部が配線基板１０２の表面の層に設けられ、さらに導電体基準面１０８と同一の配線層にも形成されている。図７における第２の領域１６０において、導電体基準面となる導体チップ１１０と配線１１２との距離Ｈ’＝ｈ１＋ｈ２となるが、ｈ１はマウント材１１４の厚さとソルダーレジスト１０６の厚さ程度なので、Ｚ（ｈ２）≒Ｚ（Ｈ’）と考えてよい。したがって、半導体装置２０においても、配線全長に渡りインピーダンス整合がとれた、良好な伝送特性を有する半導体装置および配線基板を提供することができる。本実施形態においては、第１実施形態における他の効果も得ることができる。
（第３実施形態）
【００５２】
第１実施形態および第２実施形態では、配線基板としてインターポーザを用いた例をしめしたが、本発明における配線基板はプリント配線基板でもよい。図８は、本発明による半導体装置の第３実施形態を示す断面図である。図９は、図８におけるＩＸ−ＩＸ線に沿った断面図である。
【００５３】
半導体装置３０は、プリント配線基板１３０、インターポーザ１２０、インターポーザ１２１、半導体チップ１２０、半導体チップ１２１、導体チップ１１０、導体チップ１１１を備えている。半導体チップ１２０および半導体チップ１２１は、プリント配線基板１３０上に、インターポーザ１２０、インターポーザ１２１を介して、それぞれフリップチップ実装されている。また、プリント配線基板１３０上には、導体チップ１１０、導体チップ１１１が、マウント材１１４によって実装されている。
【００５４】
プリント配線基板１３０は、内部の配線層の一部に設けられた導電体基準面１３２を有する。本実施形態では、導電体基準面１３２は、接地層である。
【００５５】
また、プリント配線基板１０２は少なくともひとつの配線１３４を備えている。配線１３４は信号線である。図８および図９に示すように、配線１３４は、上面視で導電体基準面１３２と重なる第１の領域１５０と、それ以外の領域である第２の領域１６０とからなる。なお、簡略化のため図８では配線１３４が一本だけ示されているが、実際の半導体装置では、一般に複数の配線を備えている。
【００５６】
プリント配線基板１３０の表面における第２の領域１６０の上方には、導体チップ１１０、導体チップ１１１が実装されている。導体チップ１１０、１１１は、固定電位を有する。具体的には、第１実施形態と同様に、ワイヤー１２３および配線（不図示）を介して接地電位に接続されている。
【００５７】
図８および図９に示すように、第１の領域１５０においては、配線１３４と導電体基準面１３２とでマイクロストリップ線路を構成している。一方、第２の領域においては、配線１３４と導体チップ１１０とでマイクロストリップ線路を構成している。したがって、本実施形態における半導体装置および配線基板においても、第１または第２実施形態の半導体装置と同様の効果を有する。
【００５８】
次に、本実施形態におけるプリント配線基板の構成を図１０および図１１を用いて、詳細に説明する。図１０は、インターポーザおよび導体チップ実装前における配線基板の平面図である。図１１は、導体チップ実装後の配線基板の平面図である。図１０および図１１で、点線で示した領域におけるプリント配線基板１３０の内部の配線層の一部に導電体基準面１３２が設けられている。図１０に示すように、導電体基準面１３２には、欠損部が存在する。第２の領域１６０の上方には、図１１に示すように、導体チップ１１０、導体チップ１１１が実装されている。
【００５９】
本発明による半導体装置は、上記実施形態に限定されるものではなく、様々な変形が可能である。例えば、上記実施形態ではインターポーザである配線基板１０２上に半導体チップ１２０がマウント材１１２を介してインターポーザ１０２上に実装された半導体装置を例示したが、半導体チップ１２０はインターポーザ１０２上にフリップチップ接続されていてもよい。図１２は、半導体チップ１２０がフリップチップ接続された場合の半導体装置４０の構成を示す平面図であり、図１３は図１２のＸＩＩＩ−ＸＩＩＩ線に沿った断面図である。第２の領域１６０の上方に導体チップ１１０を実装することにより、配線１１２の全長に渡り特性インピーダンスを整合させることができる。
【００６０】
また、上記実施形態では導体チップ１１０がワイヤー１２２を介して、接地電位または電源電位に接続される例を示したが、導体チップ１１０はフリップチップ接続されて、配線を介して、接地電位または電源電位に接続されていてもよい。
【００６１】
また、上記実施形態の半導体装置において、導体チップ１１０は導電体基準面１０８の欠損部全体を覆う形状の例を示したが、導体チップ１１０は配線１１２の第２の領域１６０の上方にのみ実装されていれば、その形状は限定されない。例えば、図１４に示すような形状の導体チップ１１０が実装されていても、本発明の効果を得ることができる。
【図面の簡単な説明】
【００６２】
【図１】本発明による半導体装置の第１実施形態を示す平面図である。
【図２】本発明による半導体装置の第１実施形態を示す断面図である。
【図３】本発明による配線基板の第１実施形態を示す平面図である。
【図４】本発明による配線基板の第１実施形態を示す平面図である。
【図５】本発明による半導体装置の第１実施形態を示す平面図である。
【図６】本発明による半導体装置の第１実施形態を示す断面図である。
【図７】本発明による半導体装置の第２実施形態を示す断面図である。
【図８】本発明による半導体装置の第３実施形態を示す平面図である。
【図９】本発明による半導体装置の第３実施形態を示す断面図である。
【図１０】本発明による配線基板の第３実施形態を示す平面図である。
【図１１】本発明による配線基板の第３実施形態を示す平面図である。
【図１２】実施形態の変形例を示す平面図である。
【図１３】実施形態の変形例を示す断面図である。
【図１４】実施形態の変形例を示す平面図である。
【図１５】従来の半導体装置の平面図である。
【図１６】従来の半導体装置の断面図である。
【図１７】従来の半導体装置の平面図である。
【図１８】従来の半導体装置の断面図である。
【符号の説明】
【００６３】
１０      半導体装置
２０      半導体装置
３０      半導体装置
４０      半導体装置
５０      半導体装置
１０２    配線基板（インターポーザ）
１０４    絶縁層
１０６    ソルダーレジスト
１０８    導電体基準面
１１０    導体チップ
１１２    配線
１１４    マウント材
１１６    半田ボール
１２０    半導体チップ
１２２    ワイヤー
１２３    ワイヤー
１２４    封止樹脂
１２６    半田ボール
１３０    プリント配線基板
１３２    導電体基準面
１３４    配線
１５０    第１の領域
１６０    第２の領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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