(57)【要約】【課題】ブランチラインカプラを用いて構成される４分配回路について、その回路構成法の提案。更に集中定数化回路において、素子数の低減、更には特性の改善を目的とする。【解決手段】λ/4伝送線路と3λ/4伝送線路の組み合わせを工夫し、キャパシタやインダクタ等の素子数を基本回路の8個から減らし6個としたインピーダンス変換型のブランチラインカプラを考案した。さらに、それらを用いて4分配回路構成を検討することで、通常22個の素子数を18〜14個と大幅に減らすことに成功した。本発明の電力4分配回路は、携帯電話、衛星通信などの移動通信装置や固定の通信装置の外来電波入出力部において信号を分配する回路や電力増幅回路やアンテナ等の給配電回路として利用できる。【選択図】 図６.１
2009194587.tif 000002
【特許請求の範囲】
【請求項１】
集中定数素子の素子数６のインピーダンス変換型集中定数ブランチラインカプラを用いた電力多分配回路。
【請求項２】
集中定数素子の素子数６のインピーダンス変換型集中定数ブランチラインカプラを３個組み合わせた請求項１に記載の電力多分配回路。
【請求項３】
電力多分配器の素子数が１８個以下である請求項１または２に記載の電力多分配回路。
【請求項４】
集中定数素子の素子数６のインピーダンス変換型集中定数ブランチラインカプラが、回路の入力ポート及びアイソレーションポートに規格化基準アドミッタンスy0=1が接続されており、出力端子である直接ポート及び結合ポート側に規格化アドミッタンスy02が接続されているインピーダンス変換型集中定数９０度ハイブリッドカプラである請求項１〜３に記載の電力多分配回路。
【請求項５】
インピーダンス変換型集中定数９０度ハイブリッドカプラにおいて、y02が均等信号電力配分では、y02=2またはy02=1/2、信号電力配分では、y02=3またはy02=1/3である請求項４に記載の電力多分配回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インピーダンス変換型集中定数ブランチラインカプラを用いた電力多分配回路に関する。特に、集中定数素子の素子数６のインピーダンス変換型集中定数ブランチラインカプラを組み合わせた電力4分配回路に関する。
【背景技術】
【０００２】
マイクロ波、ミリ波は通常数１GHzを越えるに非常に広い周波数範囲の電磁波で、携帯電話や衛星通信、テレビ放送、レーダーのほか、物性研究などの物理学の分野でも広く用いられており、さらに医学や天文学、またマイクロ波加熱、高エネルギー発生など、その利用範囲は極めて広い。
マイクロ波、ミリ波の信号を2方向に分配し、その2つの出力信号間に90度の位相差を与える回路として良く知られているものに分布定数ブランチラインカプラがある。この回路は構成要素である伝送線路の長さが波長の1/4であるため、回路サイズとして大型になりやすい。この解決法の1つとしてキャパシタやインダクタ等の集中定数素子を構成要素として取り入れる方法がある。これにより、基板上の回路占有面積を格段に小さくすることができる。この時、用いるキャパシタやインダクタ等の素子数は基本回路においては8個である。
一方、インピーダンス変換型集中定数90度ハイブリッドカプラに関し、キャパシタやインダクタ等の素子数が6個のものが知られている（非特許文献１）。また、ブランチラインカプラを用いた4分配回路において、標準型4分配回路とインピーダンス変換型4分配回路について周波数特性の比較がなされている（非特許文献２）。
【０００３】
【非特許文献１】電子情報通信学会ソサイエティ大会講演論文集, p75 (2005)
【非特許文献２】電子情報通信学会技術研究報告, 107(394), 7-12(2007)
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ブランチラインカプラは90度の奇数倍の位相差を与えるマイクロ波、ミリ波回路素子の一つとして、信号分配・合成器、半導体電力増幅器、アレーアンテナ給電系、ミキサ、半導体移相器等、多種多様に用いられている。
本発明は、ブランチラインカプラを３個用いて構成される４分配回路について、その回路構成法の提案するものであり、更に集中定数化回路において、素子数の低減、更には特性の改善を目的とするものである。
【課題を解決するための手段】
【０００５】
図6.1に示すλ/4伝送線路と3λ/4伝送線路の組み合わせを工夫し、図6.4、図6.5に示すようにキャパシタやインダクタ等の素子数を基本回路の8個から減らし6個としたインピーダンス変換型のブランチラインカプラを考案した。さらに、それらを用いて4分配回路構成を検討することで、通常22個の素子数を18〜14個と大幅に減らすことに成功し本発明を完成した。
以下、本発明を詳細に説明する。
【０００６】
図６.１はλ/4伝送線路と3λ/4伝送線路の組み合わせの中で特にＣａｓｅ ＣまたはＣａｓｅ Ｄの場合を示しており、Ｇｕｐｔａの回路モデルを前提としている。即ち、ポート#1およびポート#4には基準インピーダンスＺ01、ポート#2およびポート#3には規格化負荷インピーダンスＺ02が接続され、４本の伝送線路の規格化特性インピーダンスをｚb1、ｚb2、ｚTとする。また、これらの逆数（アドミッタンス）をｙ02、ｙb1、ｙb2、ｙTとする。
この時、ポート１を入力端子とすると中心周波数において、条件式及び設計式は
【０００７】
【数１】
2009194587.tif 000003
【数２】
2009194587.tif 000004
【数３】
2009194587.tif 000005
となる。ｋは結合係数である。
【０００８】
Ｃase Ｃ(ブランチラインがλ0/4、スルーラインが3λ0/4)に等価変換を適用すると、図６.２が得られる。図６.２（ｂ）はシャント部分を示す。
【０００９】
Ｃase Ｃの図６．２（a）のシリーズの素子値は
【数４】
2009194587.tif 000006
となる。図６．２（ｂ）のＰ1、Ｐ2の回路についてｃｌを求めると
【００１０】
【数５】
2009194587.tif 000007
【数６】
2009194587.tif 000008
となる。
【００１１】
Ｃase Ｄ（ブランチラインが3λ0/4、スルーラインがλ0/4）に等価変換を適用すると、図６.３が得られる。
【００１２】
Ｃase Ｄの図６.３（a）のシリーズの素子値は
【数７】
2009194587.tif 000009
となる。図６．３（ｂ）のについてｃｌを求めると
【数８】
2009194587.tif 000010
【数９】
2009194587.tif 000011
となる。
【００１３】
Ｃase Ｃ、Ｃase Ｄのどちらの場合でも積ｃｌによってＰ1、Ｐ2の回路は３通りに分類される。
Ｃ（容量性）の場合：  cl  >  1
シャント成分を除去できる場合：  cl  =  1
Ｌ（誘導性）の場合：  cl  >  1
【００１４】
＜Ｃase Ｃ、Ｄにおけるｃｌ＝１の場合＞
Ｃase Ｃの式（６.５）においてｃｌ＝１とすると式（６.１０）が、式（６.６）において
ｃｌ＝１とすると式（６.１１）が得られる。
【数１０】
2009194587.tif 000012
【数１１】
2009194587.tif 000013
同様に、Ｃase Ｄの式（６.８）においてｃｌ＝１とすると式（６.１２）が、式（６.９）においてｃｌ＝１とすると式（６.１３）が得られる。
【数１２】
2009194587.tif 000014
【数１３】
2009194587.tif 000015
ここで、ｋ＞０であるから、式(６.１０)、式(６.１１)または、式(６.１２)、式(６.１３)は同時に成立しない。また、ｚ02≠1である。このことは、シャント成分を除去することができるのはインピーダンス変換型の場合に限られ、Ｐ1回路か、Ｐ2回路のどちらか一方であることを意味している。
【００１５】
これらのことより、ｃｌ＝１となり、素子数を低減させたＣase Ｃの回路を図６.４、に示す。同様に、ｃｌ＝１となり、素子数を低減させたＣase Ｄの回路を図６.５に示す。ここでは、均等分配（ｋ＝１）を仮定している。
【００１６】
＜インピーダンス変換型集中定数ブランチカップラ(Ｃase Ｃ，Ｃase Ｄ)を用いた４分配回路＞
インピーダンス変換型Ｃase Ｃ（図６.４）とインピーダンス変換型Ｃase Ｄ（図６.５）を用いて、４分配回路を構成した。
インピーダンス変換型Ｃase Ｃ(図６.４)を（a）−（ｂ）とつないだ４分配回路をtype Ｃ１、（ｂ）−（a）とつないだ４分配回路をtype Ｃ２として、図７.１、図７.２にその等価回路を示す。同様にインピーダンス変換型Ｃase Ｄ(図６.５)を（a）−（ｂ）とつないだ４分配回路をtype Ｄ１、（ｂ）−（a）とつないだ４分配回路をtype Ｄ２として、図７.３、図７.４にその等価回路を示す。
【００１７】
＜発明の効果＞
本発明の回路においては、ポートからの入力は無反射でアイソレーションがとれており、また出力ポートに信号が１/４ずつ均等分配される。
また、従来型の素子数を２２個から１８個以下に低減しても、分配特性、反射・アイソレーション特性は劣化しない。
【実施例】
【００１８】
本発明を以下の実施例および参考例で説明するが本発明はそれらに限定されない。
実施例１
素子18（キャパシタ6、インダクタ12）の回路図を図１Ａに示す。また、その周波数特性を図１Ａ-a〜１Ａ-ｅに示す。
【００１９】
実施例２
素子18（キャパシタ12、インダクタ6）の回路図を図１Ｂに示す。また、その周波数特性を図１Ｂ-ａ〜１Ｂ-ｅに示す。
【００２０】
実施例３
素子16（キャパシタ6、インダクタ10）の回路図を図２Ａに示す。また、その周波数特性を図２Ａ-ａ〜２Ａ-ｅに示す。
【００２１】
実施例４
素子16（キャパシタ10、インダクタ6）の回路図を図２Ｂに示す。また、その周波数特性を図２Ｂ-ａ〜２Ｂ-ｅに示す。
【００２２】
実施例５
素子14（キャパシタ8、インダクタ6）の回路図を図３Ａに示す。また、その周波数特性を図３Ａ-ａ〜３Ａ-ｅに示す。
【００２３】
実施例６
素子14（キャパシタ6、インダクタ8）の回路図を図３Ｂに示す。また、その周波数特性を図３Ｂ-ａ〜３Ｂ-ｅに示す。
【００２４】
参考例
素子22（キャパシタ12、インダクタ12）の回路図を図４に示す。また、その周波数特性を図４-ａ〜４-ｅに示す。
【産業上の利用可能性】
【００２５】
本発明のインピーダンス変換型集中定数ブランチラインカプラを用いた電力多分配回路、特に、集中定数素子の素子数６のインピーダンス変換型集中定数ブランチラインカプラを組み合わせた電力4分配回路は、携帯電話、衛星通信などの移動通信装置や固定の通信装置の外来電波入出力部において信号を分配する回路として利用できる。また、電力増幅回路やアンテナ等の給配電回路として利用できる。
【図面の簡単な説明】
【００２６】
【図１Ａ】素子18（キャパシタ6、インダクタ12）の回路図である。
【図１Ａ−ａ】図１ＡのTerm1から入力した場合の反射・アイソレーション特性である。
【図１Ａ−ｂ】図１ＡのTerm1から入力した場合の分配特性である。
【図１Ａ−ｃ】図１ＡのTerm2から入力した場合の反射・アイソレーション特性である。
【図１Ａ−ｄ】図１ＡのTerm2から入力した場合の分配特性、Term3から入力した場合の反射・アイソレーション特性である。である。
【図１Ａ−ｅ】図１ＡのTerm1から入力した場合の位相特性である。
【００２７】
【図１Ｂ】素子18（キャパシタ12、インダクタ6）の回路図である。
【図１Ｂ−ａ】図１ＢのTerm1から入力した場合の反射・アイソレーション特性である。
【図１Ｂ−ｂ】図１ＢのTerm1から入力した場合の分配特性である。
【図１Ｂ−ｃ】図１ＢのTerm2から入力した場合の反射・アイソレーション特性である。
【図１Ｂ−ｄ】図１ＢのTerm2から入力した場合の分配特性、Term3から入力した場合の反射・アイソレーション特性である。である。
【図１Ｂ−ｅ】図１ＢのTerm1から入力した場合の位相特性である。
【００２８】
【図２Ａ】素子16（キャパシタ6、インダクタ10）の回路図である。
【図２Ａ−ａ】図２ＡのTerm1から入力した場合の反射・アイソレーション特性である。
【図２Ａ−ｂ】図２ＡのTerm1から入力した場合の分配特性である。
【図２Ａ−ｃ】図２ＡのTerm2から入力した場合の反射・アイソレーション特性である。
【図２Ａ−ｄ】図２ＡのTerm2から入力した場合の分配特性、Term3から入力した場合の反射・アイソレーション特性である。である。
【図２Ａ−ｅ】図２ＡのTerm1から入力した場合の位相特性である。
【００２９】
【図２Ｂ】素子16（キャパシタ10、インダクタ6）の回路図である。
【図２Ｂ−ａ】図２ＢのTerm1から入力した場合の反射・アイソレーション特性である。
【図２Ｂ−ｂ】図２ＢのTerm1から入力した場合の分配特性である。
【図２Ｂ−ｃ】図２ＢのTerm2から入力した場合の反射・アイソレーション特性である。
【図２Ｂ−ｄ】図２ＢのTerm2から入力した場合の分配特性、Term3から入力した場合の反射・アイソレーション特性である。である。
【図２Ｂ−ｅ】図２ＢのTerm1から入力した場合の位相特性である。
【００３０】
【図３Ａ】素子14（キャパシタ8、インダクタ6）の回路図である。
【図３Ａ−ａ】図３ＡのTerm1から入力した場合の反射・アイソレーション特性である。
【図３Ａ−ｂ】図３ＡのTerm1から入力した場合の分配特性である。
【図３Ａ−ｃ】図３ＡのTerm2から入力した場合の反射・アイソレーション特性である。
【図３Ａ−ｄ】図３ＡのTerm2から入力した場合の分配特性、Term3から入力した場合の反射・アイソレーション特性である。である。
【図３Ａ−ｅ】図３ＡのTerm1から入力した場合の位相特性である。
【００３１】
【図３Ｂ】素子14（キャパシタ6、インダクタ8）の回路図である。
【図３Ｂ−ａ】図３ＢのTerm1から入力した場合の反射・アイソレーション特性である。
【図３Ｂ−ｂ】図３ＢのTerm1から入力した場合の分配特性である。
【図３Ｂ−ｃ】図３ＢのTerm2から入力した場合の反射・アイソレーション特性である。
【図３Ｂ−ｄ】図３ＢのTerm2から入力した場合の分配特性、Term3から入力した場合の反射・アイソレーション特性である。
【図３Ｂ−ｅ】図３ＢのTerm1から入力した場合の位相特性である。
【００３２】
【図４】素子22（キャパシタ12、インダクタ10）の回路図である。
【図４−ａ】図４のTerm1から入力した場合の反射・アイソレーション特性である。
【図４−ｂ】図４のTerm1から入力した場合の分配特性である。
【図４−ｃ】図４のTerm2から入力した場合の反射・アイソレーション特性である。
【図４−ｄ】図４のTerm2から入力した場合の分配特性、Term3から入力した場合の反射・アイソレーション特性である。である。
【図４−ｅ】図４のTerm1から入力した場合の位相特性である。
【００３３】
【図６．１】伝送線路型Case C（Case D）ブランチカプラである。
【図６．２】Ｃase Ｃ(ブランチラインがλ0/4、スルーラインが3λ0/4)に等価変換を適用。 (a)は等価変換、（ｂ）はシャント部分Ｐ1回路（Ｐ2回路）である。
【図６．３】Ｃase Ｄ(ブランチラインが3λ0/4、スルーラインがλ0/4)に等価変換を適用。(a)は等価交換、（ｂ）はシャント部分Ｐ1回路（Ｐ2回路）である。
【図６．４】素子数を低減させたインピーダンス変換型Ｃase Ｃの回路である。
【図６．５】素子数を低減させたインピーダンス変換型Ｃase Ｄの回路である。
【００３４】
【図７．１】type Ｃ１  等価回路   ｃT=2、ｌ1=1、ｌb1=1、ｌb2=0.5  素子数  C-6  L-12  計18素子
【図７．２】type Ｃ２  等価回路  ｃT=1、ｌ1=2、ｌb1=1、ｌb2=2    素子数  C-6  L-10  計16素子
【図７．３】type Ｄ１  等価回路  ｃT=1、ｌ1=1、ｌb1=2、ｌb2=0.5  素子数  C-12  L-6  計18素子
【図７．４】type Ｄ２  等価回路  ｃT=0.5、ｌ1=1、ｌb1=0.5、ｌb2=1  素子数  C-10  L-6  計16素子
【図１Ａ】
2009194587.tif 000016
【図１Ｂ】
2009194587.tif 000017
【図２Ａ】
2009194587.tif 000018
【図２Ｂ】
2009194587.tif 000019
【図３Ａ】
2009194587.tif 000020
【図３Ｂ】
2009194587.tif 000021
【図４】
2009194587.tif 000022
【図６．１】
2009194587.tif 000023
【図６．２】
2009194587.tif 000024
【図６．３】
2009194587.tif 000025
【図６．４】
2009194587.tif 000026
【図６．５】
2009194587.tif 000027
【図７．１】
2009194587.tif 000028
【図７．２】
2009194587.tif 000029
【図７．３】
2009194587.tif 000030
【図７．４】
2009194587.tif 000031
【図１Ａ−ａ】
2009194587.tif 000032
【図１Ａ−ｂ】
2009194587.tif 000033
【図１Ａ−ｃ】
2009194587.tif 000034
【図１Ａ−ｄ】
2009194587.tif 000035
【図１Ａ−ｅ】
2009194587.tif 000036
【図１Ｂ−ａ】
2009194587.tif 000037
【図１Ｂ−ｂ】
2009194587.tif 000038
【図１Ｂ−ｃ】
2009194587.tif 000039
【図１Ｂ−ｄ】
2009194587.tif 000040
【図１Ｂ−ｅ】
2009194587.tif 000041
【図２Ａ−ａ】
2009194587.tif 000042
【図２Ａ−ｂ】
2009194587.tif 000043
【図２Ａ−ｃ】
2009194587.tif 000044
【図２Ａ−ｄ】
2009194587.tif 000045
【図２Ａ−ｅ】
2009194587.tif 000046
【図２Ｂ−ａ】
2009194587.tif 000047
【図２Ｂ−ｂ】
2009194587.tif 000048
【図２Ｂ−ｃ】
2009194587.tif 000049
【図２Ｂ−ｄ】
2009194587.tif 000050
【図２Ｂ−ｅ】
2009194587.tif 000051
【図３Ａ−ａ】
2009194587.tif 000052
【図３Ａ−ｂ】
2009194587.tif 000053
【図３Ａ−ｃ】
2009194587.tif 000054
【図３Ａ−ｄ】
2009194587.tif 000055
【図３Ａ−ｅ】
2009194587.tif 000056
【図３Ｂ−ａ】
2009194587.tif 000057
【図３Ｂ−ｂ】
2009194587.tif 000058
【図３Ｂ−ｃ】
2009194587.tif 000059
【図３Ｂ−ｄ】
2009194587.tif 000060
【図３Ｂ−ｅ】
2009194587.tif 000061
【図４−ａ】
2009194587.tif 000062
【図４−ｂ】
2009194587.tif 000063
【図４−ｃ】
2009194587.tif 000064
【図４−ｄ】
2009194587.tif 000065
【図４−ｅ】
2009194587.tif 000066
【手続補正書】
【提出日】平成20年5月26日(2008.5.26)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正の内容】
【０００５】
図５に示すλ/4伝送線路と3λ/4伝送線路の組み合わせを工夫し、図６.３、図６.４に示すようにキャパシタやインダクタ等の素子数を基本回路の8個から減らし6個としたインピーダンス変換型のブランチラインカプラを考案した。さらに、それらを用いて4分配回路構成を検討することで、通常22個の素子数を18〜14個と大幅に減らすことに成功し本発明を完成した。
以下、本発明を詳細に説明する。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正の内容】
【０００６】
図５はλ/4伝送線路と3λ/4伝送線路の組み合わせの中で特にＣａｓｅ ＣまたはＣａｓｅ Ｄの場合を示しており、Ｇｕｐｔａの回路モデルを前提としている。即ち、ポート#1およびポート#4には基準インピーダンスＺ01、ポート#2およびポート#3には規格化負荷インピーダンスＺ02が接続され、４本の伝送線路の規格化特性インピーダンスをｚb1、ｚb2、ｚTとする。また、これらの逆数（アドミッタンス）をｙ02、ｙb1、ｙb2、ｙTとする。
この時、ポート１を入力端子とすると中心周波数において、条件式及び設計式は
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
Ｃase Ｃ(ブランチラインがλ0/4、スルーラインが3λ0/4)に等価変換を適用すると、図６.１が得られる。図６.１（ｂ）はシャント部分を示す。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
Ｃase Ｃの図６.１（a）のシリーズの素子値は
【数４】
2009194587.tif 000067
となる。図６.１（ｂ）のＰ1、Ｐ2の回路についてｃｌを求めると
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
Ｃase Ｄ（ブランチラインが3λ0/4、スルーラインがλ0/4）に等価変換を適用すると、図６.２が得られる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
Ｃase Ｄの図６.２（a）のシリーズの素子値は
【数７】
2009194587.tif 000068
となる。図６.２（ｂ）のについてｃｌを求めると
【数８】
2009194587.tif 000069
【数９】
2009194587.tif 000070
となる。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正の内容】
【００１６】
＜インピーダンス変換型集中定数ブランチカップラ(Ｃase Ｃ，Ｃase Ｄ)を用いた４分配回路＞
インピーダンス変換型Ｃase Ｃ（図６.３）とインピーダンス変換型Ｃase Ｄ（図６.４）を用いて、４分配回路を構成した。
インピーダンス変換型Ｃase Ｃ(図６.３)を（a）−（ｂ）とつないだ４分配回路をtype Ｃ１、（ｂ）−（a）とつないだ４分配回路をtype Ｃ２として、図７.１、図７.２にその等価回路を示す。同様にインピーダンス変換型Ｃase Ｄ(図５.５)を（a）−（ｂ）とつないだ４分配回路をtype Ｄ１、（ｂ）−（a）とつないだ４分配回路をtype Ｄ２として、図７.３、図７.４にその等価回路を示す。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正の内容】
【００３３】
【図５】伝送線路型Case C（Case D）ブランチカプラである。
【図６．１】Ｃase Ｃ(ブランチラインがλ0/4、スルーラインが3λ0/4)に等価変換を適用。 (a)は等価変換、（ｂ）はシャント部分Ｐ1回路（Ｐ2回路）である。
【図６．２】Ｃase Ｄ(ブランチラインが3λ0/4、スルーラインがλ0/4)に等価変換を適用。(a)は等価交換、（ｂ）はシャント部分Ｐ1回路（Ｐ2回路）である。
【図６．３】素子数を低減させたインピーダンス変換型Ｃase Ｃの回路である。
【図６．４】素子数を低減させたインピーダンス変換型Ｃase Ｄの回路である。
【手続補正９】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１Ａ】
2009194587.tif 000071
【図１Ｂ】
2009194587.tif 000072
【図２Ａ】
2009194587.tif 000073
【図２Ｂ】
2009194587.tif 000074
【図３Ａ】
2009194587.tif 000075
【図３Ｂ】
2009194587.tif 000076
【図４】
2009194587.tif 000077
【図５】
2009194587.tif 000078
【図６．１】
2009194587.tif 000079
【図６．２】
2009194587.tif 000080
【図６．３】
2009194587.tif 000081
【図６．４】
2009194587.tif 000082
【図７．１】
2009194587.tif 000083
【図７．２】
2009194587.tif 000084
【図７．３】
2009194587.tif 000085
【図７．４】
2009194587.tif 000086
【図１Ａ−ａ】
2009194587.tif 000087
【図１Ａ−ｂ】
2009194587.tif 000088
【図１Ａ−ｃ】
2009194587.tif 000089
【図１Ａ−ｄ】
2009194587.tif 000090
【図１Ａ−ｅ】
2009194587.tif 000091
【図１Ｂ−ａ】
2009194587.tif 000092
【図１Ｂ−ｂ】
2009194587.tif 000093
【図１Ｂ−ｃ】
2009194587.tif 000094
【図１Ｂ−ｄ】
2009194587.tif 000095
【図１Ｂ−ｅ】
2009194587.tif 000096
【図２Ａ−ａ】
2009194587.tif 000097
【図２Ａ−ｂ】
2009194587.tif 000098
【図２Ａ−ｃ】
2009194587.tif 000099
【図２Ａ−ｄ】
2009194587.tif 000100
【図２Ａ−ｅ】
2009194587.tif 000101
【図２Ｂ−ａ】
2009194587.tif 000102
【図２Ｂ−ｂ】
2009194587.tif 000103
【図２Ｂ−ｃ】
2009194587.tif 000104
【図２Ｂ−ｄ】
2009194587.tif 000105
【図２Ｂ−ｅ】
2009194587.tif 000106
【図３Ａ−ａ】
2009194587.tif 000107
【図３Ａ−ｂ】
2009194587.tif 000108
【図３Ａ−ｃ】
2009194587.tif 000109
【図３Ａ−ｄ】
2009194587.tif 000110
【図３Ａ−ｅ】
2009194587.tif 000111
【図３Ｂ−ａ】
2009194587.tif 000112
【図３Ｂ−ｂ】
2009194587.tif 000113
【図３Ｂ−ｃ】
2009194587.tif 000114
【図３Ｂ−ｄ】
2009194587.tif 000115
【図３Ｂ−ｅ】
2009194587.tif 000116
【図４−ａ】
2009194587.tif 000117
【図４−ｂ】
2009194587.tif 000118
【図４−ｃ】
2009194587.tif 000119
【図４−ｄ】
2009194587.tif 000120
【図４−ｅ】
2009194587.tif 000121