(57)【要約】【課題】ＬＤＤ層又はハロー層を形成する際に結晶欠陥の発生を防止できるようにした半導体装置の製造方法を提供する。【解決手段】ＮＭＯＳトランジスタ１０とＰＭＯＳトランジスタ２０とを同一のシリコン基板１上に有する半導体装置の製造方法であって、シリコン基板１上にゲート酸化膜２１を形成する工程と、ＮＭＯＳ領域のゲート酸化膜２１上にゲート電極２２を形成すると共に、ＰＭＯＳ領域のゲート酸化膜２１上にゲート電極２３を形成する工程と、ゲート電極２２、２３を覆うようにシリコン基板１上にＰＳＧ膜を形成する工程と、ＰＳＧ膜をエッチバックして、ゲート電極２２両側のシリコン基板１上にサイドウォール２５を形成すると共に、ゲート電極２３両側のシリコン基板１上にサイドウォール２６を形成する工程と、サイドウォール２５、２６に含まれるＰ（リン）をシリコン基板１に熱拡散させる工程と、を含む。【選択図】図２
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【特許請求の範囲】
【請求項１】
ＮＭＯＳトランジスタを半導体基板上に有する半導体装置の製造方法であって、
前記半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極を覆うように前記半導体基板上にＰＳＧ膜を形成する工程と、
前記ＰＳＧ膜をエッチバックして、前記ゲート電極の両側の前記半導体基板上に前記ＰＳＧ膜からなるサイドウォールを形成する工程と、
前記ＰＳＧ膜に含まれるＰ（リン）を当該ＰＳＧ膜から前記半導体基板に熱拡散させる工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項２】
ＰＭＯＳトランジスタを半導体基板上に有する半導体装置の製造方法であって、
前記半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極を覆うように前記半導体基板上にＰＳＧ膜を形成する工程と、
前記ＰＳＧ膜をエッチバックして、前記ゲート電極の両側の前記半導体基板上に前記ＰＳＧ膜からなるサイドウォールを形成する工程と、
前記ＰＳＧ膜に含まれるＰ（リン）を当該ＰＳＧ膜から前記半導体基板に熱拡散させる工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項３】
ＮＭＯＳトランジスタとＰＭＯＳトランジスタとを同一の半導体基板上に有する半導体装置の製造方法であって、
前記半導体基板上にゲート絶縁膜を形成する工程と、
前記ＮＭＯＳトランジスタが形成される領域の前記ゲート絶縁膜上に第１ゲート電極を形成すると共に、前記ＰＭＯＳトランジスタが形成される領域の前記ゲート絶縁膜上に第２ゲート電極を形成する工程と、
前記第１ゲート電極及び第２ゲート電極を覆うように前記半導体基板上にＰＳＧ膜を形成する工程と、
前記ＰＳＧ膜をエッチバックして、前記第１ゲート電極の両側の前記半導体基板上に前記ＰＳＧ膜からなる第１サイドウォールを形成すると共に、前記第２ゲート電極の両側の前記半導体基板上に前記ＰＳＧ膜からなる第２サイドウォールを形成する工程と、
前記ＰＳＧ膜に含まれるＰ（リン）を当該ＰＳＧ膜から前記半導体基板に熱拡散させる工程と、を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来から、半導体装置の製造工程では、ＭＯＳトランジスタで発生するホットキャリアを減少させて耐圧を向上させるために、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）層を形成することが行われている。ＣＭＯＳでは、ＮＭＯＳトランジスタ及ＰＭＯＳトランジスタの両方にそれぞれＬＤＤ層を形成する場合もあるし、ＰＭＯＳトランジスタよりもＮＭＯＳトランジスタの方がホットキャリアの発生が顕著なため、ＮＭＯＳトランジスタにのみＬＤＤ層を形成する場合もある。
【０００３】
また、短チャネル効果に伴って発生するパンチスルーの影響を軽減したり、トランジスタの特性を所望値に合わせ込んだりするために、ソース層又はドレイン層（以下、これらをＳ／Ｄ層という。）とは逆極性のハロー（ｈａｌｏ）層を形成することが行われている（例えば、特許文献１、２参照）。ＣＭＯＳでは、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの両方にハロー層を形成する場合もあるし、所望の特性に合わせて一方のＭＯＳトランジスタにのみハロー層を形成する場合もある。
【０００４】
図３（ａ）〜図４（ｂ）は、従来例に係る半導体装置の製造方法を示す断面図である。ここでは、ＬＤＤ層を有するＮＭＯＳトランジスタ５０と、ハロー層を有するＰＭＯＳトランジスタ６０とを同一のシリコン基板５１上に形成する場合について説明する。
まず始めに、図３（ａ）に示すように、ＮＭＯＳトランジスタ５０が形成される領域（以下、ＮＭＯＳ領域という。）のシリコン基板５１にＰウェル層６１を形成する。また、このＰウェル層６１の形成工程と前後して、ＰＭＯＳトランジスタ６０が形成される領域（以下、ＰＭＯＳ領域という。）のシリコン基板５１にＮウェル層６２を形成する。次に、ＬＯＣＯＳ法により、シリコン基板５１上にフィールド酸化膜６３を形成する。そして、シリコン基板５１表面を熱酸化してゲート酸化膜７１を形成する。次に、ゲート酸化膜７１上に例えばポリシリコンを堆積し、これをパターニングする。これにより、ＮＭＯＳ領域のゲート酸化膜７１上にゲート電極７２を形成すると共に、ＰＭＯＳ領域のゲート酸化膜７１上にゲート電極７２を形成する。そして、ゲート電極７２、７３が形成されたシリコン基板５１上にノンドープのシリコン酸化膜（以下、ＮＳＧ膜という。）７４を堆積する。
【０００５】
次に、ＮＳＧ膜７４をエッチバックして、図３（ｂ）に示すように、ゲート電極７２、７３の両側の側面にそれぞれサイドウォール７５、７６を形成する。
次に、図３（ｃ）に示すように、ＮＭＯＳ領域及びＰＭＯＳ領域のシリコン基板５１にＰ（リン）をイオン注入する。ここでは、シリコン基板５１の表面に対してＰ（リン）を斜め上方からイオン注入する。これにより、サイドウォール７５、７６直下のシリコン基板５１にそれぞれＰ（リン）を導入することができ、ＮＭＯＳトランジスタ５０のＬＤＤ層８１と、ＰＭＯＳトランジスタ６０のハロー層８２を同時に形成することができる。なお、このイオン注入工程では、ＮＭＯＳ領域及びＰＭＯＳ領域の上方を開口し、それ以外の領域を覆うレジストパターン（図示せず）をシリコン基板５１上に形成し、このレジストパターンをマスクにＰ（リン）を斜めイオン注入する場合もある。
【０００６】
次に、図４（ａ）に示すように、ＰＭＯＳ領域を覆い、ＮＭＯＳ領域の上方を開口するレジストパターンＲ´１をシリコン基板５１上に形成する。そして、このレジストパターンＲ´１をマスクにシリコン基板５１にＰ（リン）又はＡｓ（ヒ素）等をイオン注入して、ＮＭＯＳトランジスタ５０のＳ／Ｄ層８３を形成する。Ｓ／Ｄ層８３を形成した後、レジストパターンＲ´１を除去する。
【０００７】
次に、図４（ｂ）に示すように、ＮＭＯＳ領域を覆い、ＰＭＯＳ領域の上方を開口するレジストパターンＲ´２シリコン基板５１上に形成する。そして、このレジストパターンＲ´２をマスクにシリコン基板５１にＢ（ボロン）をイオン注入して、ＰＭＯＳトランジスタ６０のＳ／Ｄ層８４を形成する。
【特許文献１】特開２００１−１６８３３２号公報
【特許文献２】特開２００５−１８３５２１号公報
【特許文献３】特開平７−１２２７４２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、図３（ａ）〜図４（ｂ）に示した従来の製造方法では、ＬＤＤ層８１とハロー層８２をイオン注入により形成していた。このため、ＬＤＤ層８１が形成される領域のシリコン基板５１表面と、ハロー層８２が形成される領域のシリコン基板５１表面では、イオン注入によるダメージ（即ち、結晶欠陥）が生じるという問題があった。ゲート電極７２、７３に近い上記両領域のシリコン基板５１表面に結晶欠陥が生じ、この結晶欠陥がそのまま残存すると、リーク電流が増大したり、耐圧が低下したりするおそれがある。
そこで、この発明はこのような事情に鑑みてなされたものであって、ＬＤＤ層又はハロー層を形成する際に結晶欠陥の発生を防止できるようにした半導体装置の製造方法の提供を目的とする。
【課題を解決するための手段】
【０００９】
〔発明１〕  上記課題を解決するために、発明１の半導体装置の製造方法は、ＮＭＯＳトランジスタを半導体基板上に有する半導体装置の製造方法であって、前記半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極を覆うように前記半導体基板上にＰＳＧ膜を形成する工程と、前記ＰＳＧ膜をエッチバックして、前記ゲート電極の両側の前記半導体基板上に前記ＰＳＧ膜からなるサイドウォールを形成する工程と、前記ＰＳＧ膜に含まれるＰ（リン）を当該ＰＳＧ膜から前記半導体基板に熱拡散させる工程と、を含むことを特徴とするものである。
【００１０】
ここで、「ＮＭＯＳトランジスタ」とは、Ｎ型の電界効果トランジスタのことである。また、「ＰＳＧ膜」とは、シリコン酸化膜（ＳｉＯ2）に５〜１０％程度のＰ（リン）を添加した膜のことである。さらに、「前記ＰＳＧ膜に含まれるＰ（リン）を当該ＰＳＧ膜から前記半導体基板に熱拡散させる工程」は、サイドウォールの形成前に行っても良いし、サイドウォールの形成後に行っても良い。上記熱拡散の工程をサイドウォールの形成後に行う場合は、サイドウォールから半導体基板にＰ（リン）を熱拡散させる。
【００１１】
発明１の半導体装置の製造方法によれば、ＰＳＧ膜からなるサイドウォールの直下はＮＭＯＳトランジスタのＬＤＤ層が形成される領域（以下、ＬＤＤ形成領域ともいう。）であり、熱拡散によりＮ型不純物であるＰ（リン）がＬＤＤ形成領域に導入される。従って、イオン注入ではなく熱拡散によりＬＤＤ層を形成することができるので、ＬＤＤ形成領域の半導体基板表面において結晶欠陥の発生を防止することができる。
【００１２】
〔発明２〕  発明２の半導体装置の製造方法は、ＰＭＯＳトランジスタを半導体基板上に有する半導体装置の製造方法であって、前記半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極を覆うように前記半導体基板上にＰＳＧ膜を形成する工程と、前記ＰＳＧ膜をエッチバックして、前記ゲート電極の両側の前記半導体基板上に前記ＰＳＧ膜からなるサイドウォールを形成する工程と、前記ＰＳＧ膜に含まれるＰ（リン）を当該ＰＳＧ膜から前記半導体基板に熱拡散させる工程と、を含むことを特徴とするものである。ここで、「ＰＭＯＳトランジスタ」とは、Ｐ型の電界効果トランジスタのことである。
【００１３】
発明２の半導体装置の製造方法によれば、ＰＳＧ膜からなるサイドウォールの直下はＰＭＯＳトランジスタのハロー（ｈａｌｏ）層が形成される領域（以下、ハロー形成領域ともいう。）であり、熱拡散によりＮ型不純物であるＰ（リン）がハロー形成領域に導入される。従って、イオン注入ではなく熱拡散によりハロー層を形成することができるので、ハロー形成領域の半導体基板表面において結晶欠陥の発生を防止することができる。
【００１４】
〔発明３〕  発明３の半導体装置の製造方法は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとを同一の半導体基板上に有する半導体装置の製造方法であって、前記半導体基板上にゲート絶縁膜を形成する工程と、前記ＮＭＯＳトランジスタが形成される領域の前記ゲート絶縁膜上に第１ゲート電極を形成すると共に、前記ＰＭＯＳトランジスタが形成される領域の前記ゲート絶縁膜上に第２ゲート電極を形成する工程と、前記第１ゲート電極及び第２ゲート電極を覆うように前記半導体基板上にＰＳＧ膜を形成する工程と、前記ＰＳＧ膜をエッチバックして、前記第１ゲート電極の両側の前記半導体基板上に前記ＰＳＧ膜からなる第１サイドウォールを形成すると共に、前記第２ゲート電極の両側の前記半導体基板上に前記ＰＳＧ膜からなる第２サイドウォールを形成する工程と、前記ＰＳＧ膜に含まれるＰ（リン）を当該ＰＳＧ膜から前記半導体基板に熱拡散させる工程と、を含むことを特徴とするものである。
【００１５】
ここで、「前記ＰＳＧ膜に含まれるＰ（リン）を当該ＰＳＧ膜から前記半導体基板に熱拡散させる工程」は、第１、第２サイドウォールの形成前に行っても良いし、第１、第２サイドウォールの形成後に行っても良い。上記熱拡散の工程を第１、第２サイドウォールの形成後に行う場合は、第１、第２サイドウォールから半導体基板にそれぞれＰ（リン）を熱拡散させる。
【００１６】
発明３の半導体装置の製造方法によれば、ＰＳＧ膜からなる第１サイドウォールの直下はＮＭＯＳトランジスタのＬＤＤ形成領域であり、ＰＳＧ膜からなる第２サイドウォールの直下はＰＭＯＳトランジスタのハロー形成領域である。そして、熱拡散により、Ｎ型不純物であるＰ（リン）がＬＤＤ形成領域とハロー形成領域とにそれぞれ導入される。従って、イオン注入ではなく熱拡散によりＬＤＤ層及びハロー層を形成することができるので、ＬＤＤ形成領域とハロー形成領域のそれぞれの半導体基板表面において結晶欠陥の発生を防止することができる。
【発明を実施するための最良の形態】
【００１７】
以下、図面を参照しながら本発明の実施形態について説明する。
図１（ａ）〜図２（ｂ）は、本発明の実施形態に係る半導体装置の製造方法を示す断面図である。ここでは、ＬＤＤ層３１を有するＮＭＯＳトランジスタ１０と、ハロー層３２を有するＰＭＯＳトランジスタ２０とを同一のシリコン基板１上に形成する場合について説明する。
【００１８】
まず始めに、図１（ａ）に示すように、ＮＭＯＳトランジスタ１０が形成される領域（即ち、ＮＭＯＳ領域）のシリコン基板１にＰウェル層１１を形成する。また、このＰウェル層１１の形成工程と前後して、ＰＭＯＳトランジスタ２０が形成される領域（即ち、ＰＭＯＳ領域）のシリコン基板１にＮウェル層１２を形成する。なお、シリコン基板１がＰ型基板の場合はＰウェル層１１の形成は必須ではなく、また、シリコン基板１がＮ型基板の場合はＮウェル層１２の形成は必須ではない。所望のトランジスタ特性に合わせて、Ｐウェル層１１又はＮウェル層１２の一方を形成しないことも可能である。
【００１９】
次に、ＬＯＣＯＳ法により、シリコン基板１上にフィールド酸化膜１３を形成する。このフィールド酸化膜１３により、ＮＭＯＳ領域とＰＭＯＳ領域とが隔てられる。次に、シリコン基板１表面を熱酸化してゲート酸化膜２１を形成する。そして、ゲート酸化膜２１上に例えばポリシリコンを堆積し、これをパターニングする。これにより、ＮＭＯＳ領域のゲート酸化膜２１上にゲート電極２２を形成すると共に、ＰＭＯＳ領域のゲート酸化膜２１上にゲート電極２３を形成する。
【００２０】
次に、ゲート電極２２、２３が形成されたシリコン基板１に、例えばＤＨＦ（Ｄｉｌｕｔｅｄ  Ｈｙｄｒｏｆｌｕｏｒｉｃ  Ａｃｉｄ）又はＢＨＦ（Ｂｕｆｆｅｒｅｄ  Ｈｙｄｒｏｆｌｕｏｒｉｃ  Ａｃｉｄ）等のＨＦ溶液を用いたライトエッチ処理を施す。これにより、ゲート電極２２、２３の両側からゲート酸化膜２１が取り除かれ、その下からシリコン基板１表面が露出する。
【００２１】
次に、ゲート電極２２、２３を覆うように、シリコン基板１上の全面にＰＳＧ膜２４を堆積する。このＰＳＧ膜の堆積は例えばＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）法で行う。ＰＳＧ膜２４はシリコン酸化膜（ＳｉＯ2）であり、例えば７％のＰ（リン）を含むものである。そして、このＰＳＧ膜２４をエッチバックして、図１（ｂ）に示すように、ゲート電極２２の両側の側面と、ゲート電極２３の両側の側面とにそれぞれサイドウォール２５、２６を形成する。
【００２２】
次に、図１（ｃ）に示すように、ＰＭＯＳ領域を覆い、ＮＭＯＳ領域の上方を開口するレジストパターンＲ１をシリコン基板１上に形成する。そして、このレジストパターンＲ１をマスクに、Ｐ（リン）又はＡｓ（ヒ素）等のＮ型不純物をシリコン基板１にイオン注入して、ＮＭＯＳトランジスタ１０のＳ／Ｄ層３３を形成する。Ｓ／Ｄ層３３を形成した後、レジストパターンＲ１を除去する。
【００２３】
次に、図２（ａ）に示すように、ＮＭＯＳ領域を覆い、ＰＭＯＳ領域の上方を開口するレジストパターンＲ２をシリコン基板１上に形成する。そして、このレジストパターンＲ２をマスクに、Ｂ（ボロン）等のＰ型不純物（例えば、ボロン等）をシリコン基板１にイオン注入して、ＰＭＯＳトランジスタ２０のＳ／Ｄ層３４を形成する。Ｓ／Ｄ層３４を形成した後、レジストパターンＲ２を除去する。
【００２４】
その後、シリコン基板１全体に熱処理を施して、図２（ｂ）に示すように、サイドウォール２５、２６に含まれるＰ（リン）を当該サイドウォール２５、２６直下のシリコン基板１にそれぞれ熱拡散させる。ここで、サイドウォール２５の直下はＮＭＯＳトランジスタ１０のＬＤＤ形成領域であり、サイドウォール２６の直下はＰＭＯＳトランジスタ２０のハロー形成領域である。それゆえ、この熱拡散により、Ｎ型不純物であるＰ（リン）をＬＤＤ形成領域とハロー形成領域とにそれぞれ導入することができ、ＮＭＯＳ領域にＬＤＤ層３１を、ＰＭＯＳ領域にハロー層３２をそれぞれ同時に形成することができる。
なお、ＬＤＤ層３１とハロー層３２の拡散層深さは、Ｐ（リン）を熱拡散させる際の熱処理温度、熱処理時間、雰囲気ガスの種類（例えば、Ｎ2、Ａｒ）等の熱処理条件に依存する。従って、予め実験又はシミュレーションを行って、所望の深さが得られる最適な熱処理条件を導出しておくことが好ましい。
【００２５】
以上説明したように、本発明の実施形態によれば、イオン注入ではなく熱拡散によりＬＤＤ層３１及びハロー層３２を形成することができるので、ＬＤＤ形成領域とハロー形成領域のそれぞれのシリコン基板１表面において、結晶欠陥の発生を防止することができる。また、従来例においては、ＬＤＤ層８１及びハロー層８２（何れも図３参照。）を形成するためにイオン注入を行っており、また、必要な場合はイオン注入時のマスクとしてレジストパターンを形成するなどしていた。これに対し、本発明ではＬＤＤ層３１及びハロー層３２を熱拡散で形成する。ＬＤＤ層３１及びハロー層３２を形成するためのフォトリソグラフィ工程とイオン注入工程は不要である。従って、フォトリソグラフィ工程を必要とするような従来技術と比較した場合には、製造工程の短縮が可能である。
【００２６】
この実施形態では、シリコン基板１が本発明の「半導体基板」に対応し、ゲート酸化膜２１が本発明の「ゲート絶縁膜」に対応している。また、ゲート電極２２が本発明の「第１ゲート電極」に対応し、ゲート電極２３が本発明の「第２ゲート電極」に対応している。さらに、サイドウォール２５が本発明の「第１サイドウォール」に対応し、サイドウォール２６が本発明の「第２サイドウォール」に対応している。
【００２７】
なお、上記の実施形態では、サイドウォール２５、２６の形成後に熱処理を行って、サイドウォール２５、２６からシリコン基板１にＰ（リン）を熱拡散させる場合について説明した。しかしながら、本発明では、サイドウォール２５、２６の形成前（即ち、ＰＳＧ膜２４をエッチバックする前）に熱処理を行って、ＰＳＧ膜２４からシリコン基板１にＰ（リン）を熱拡散させても良い。このような構成であっても、ＬＤＤ形成領域とハロー形成領域とにそれぞれＰ（リン）導入することができるので、上記の実施形態と同様の効果を得ることができる。
【００２８】
また、この方法によれば、ＬＤＤ形成領域とハロー形成領域だけでなく、Ｓ／Ｄ層３３、３４が形成される領域（以下、Ｓ／Ｄ形成領域という。）にもＰ（リン）が導入される。しかしながら、Ｓ／Ｄ形成領域には後の工程でＰ（リン）、Ａｓ（砒素）又はＢ（ボロン）等が高濃度にイオン注入されるので、ＰＳＧ膜２４からＳ／Ｄ形成領域  にＰ（リン）を熱拡散させたとしても、その後に形成されるＳ／Ｄ層３３、３４の不純物濃度には影響がないといえる。
【図面の簡単な説明】
【００２９】
【図１】本発明の実施形態に係る半導体装置の製造方法を示す断面図（その１）。
【図２】本発明の実施形態に係る半導体装置の製造方法を示す断面図（その２）。
【図３】従来例に係る半導体装置の製造方法を示す断面図（その３）。
【図４】従来例に係る半導体装置の製造方法を示す断面図（その４）。
【符号の説明】
【００３０】
１  シリコン基板、１０  ＮＭＯＳトランジスタ、１１  Ｐウェル層、１２  Ｎウェル層、１３  フィールド酸化膜、２０  ＰＭＯＳトランジスタ、２１  ゲート酸化膜、２２、２３  ゲート電極、２４  ＰＳＧ膜、２５、２６  サイドウォール、３１  ＬＤＤ層、３２  ハロー層、３３、３４  Ｓ／Ｄ層、Ｒ１、Ｒ２  レジストパターン
【図１】
2009009995.tif 000003
【図２】
2009009995.tif 000004
【図３】
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【図４】
2009009995.tif 000006