(57)【要約】【課題】非同期吸収のための固定的なパルスの引き伸ばしでは、データ転送性能の劣化が起こる。【解決手段】前段と後段のクロックドメインの動作周波数が用途に応じて様々な周波数に切り替わることが想定されるとき、複数の非同期吸収経路のうちのいずれかをセレクタ２１で選択できるようにし、周波数比レジスタ３０に設定された前段と後段のクロック周波数比の情報等をもとにしたセレクタ制御回路２００の動作により、パルスの引き伸ばし等の非同期吸収で必要となる周波数依存の処理について最適な非同期吸収経路を選択する。【選択図】図２
2009044489.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも一方の動作周波数が用途に応じて変化する２つのクロックドメインの界面に設けられる非同期吸収回路であって、
パルス信号の異なる引き伸ばしを実現した複数の非同期吸収経路と、当該複数の非同期吸収経路のうちのいずれかを選択するためのセレクタとを有するパルス生成回路と、
用途に応じた最適な非同期吸収経路を選択するように前記セレクタを制御するセレクタ制御回路とを備えたことを特徴とする非同期吸収回路。
【請求項２】
請求項１記載の非同期吸収回路において、
前記セレクタ制御回路は、前記２つのクロックドメインの周波数比情報を保持する周波数比レジスタを有し、前記周波数比情報に応じて最適な非同期吸収経路が選択されることを特徴とする非同期吸収回路。
【請求項３】
請求項１記載の非同期吸収回路において、
前記セレクタ制御回路は、前記２つのクロックドメインの周波数を測定する周波数判定部を有し、前記周波数測定結果に応じて最適な非同期吸収経路が動的に選択されることを特徴とする非同期吸収回路。
【請求項４】
請求項２記載の非同期吸収回路において、
前記セレクタ制御回路は、前記最適な非同期吸収経路の選択に際して考慮されるべきセットアップタイムとホールドタイムとを含むマージン情報を保持するマージン設定レジスタを更に有することを特徴とする非同期吸収回路。
【請求項５】
請求項３記載の非同期吸収回路において、
前記セレクタ制御回路は、前記周波数測定結果に加えてセットアップタイムとホールドタイムとを含むマージン情報を考慮して最適な非同期吸収経路を選択するマージン判定部を更に有することを特徴とする非同期吸収回路。
【請求項６】
請求項１記載の非同期吸収回路において、
前記セレクタ制御回路は、前記２つのクロックドメインの周波数がそれぞれの電圧に連動して変化する場合に、当該２つのクロックドメインの電圧情報を保持する電圧情報レジスタを有し、前記電圧情報に応じて最適な非同期吸収経路が選択されることを特徴とする非同期吸収回路。
【請求項７】
請求項１記載の非同期吸収回路において、
前記セレクタ制御回路は、前記２つのクロックドメインの周波数がそれぞれの電圧に連動して変化する場合に、当該２つのクロックドメインの電圧を測定する電圧判定部を有し、前記電圧測定結果に応じて最適な非同期吸収経路が動的に選択されることを特徴とする非同期吸収回路。
【請求項８】
請求項７記載の非同期吸収回路において、
前記セレクタ制御回路は、前記電圧測定結果に加えてセットアップタイムとホールドタイムとを含むマージン情報を考慮して最適な非同期吸収経路を選択するマージン判定部を更に有することを特徴とする非同期吸収回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のクロックドメインを有しそれらのクロックドメインの動作周波数が用途に応じて様々な周波数に切り替わるような特徴を持つシステムＬＳＩ内部の非同期吸収回路、あるいは複数のシステムＬＳＩからなるセットシステム中の２つのＬＳＩ間における非同期吸収回路に関するものである。
【背景技術】
【０００２】
システムＬＳＩ内部の個々のブロック間、あるいはセットシステム上の複数のシステムＬＳＩ間において非同期の周波数ドメインが存在し、その非同期吸収界面において前段クロックでのパルス信号を引き伸ばす等の対策を講じ、安定した非同期吸収が可能な非同期吸収回路を用いて信号の受け渡しを行うことは公知の技術である。
【０００３】
ある従来技術によれば、例えばネットワークディスプレイにおいて、異なるクロック周波数で動作する回路間での信号のやり取りを確実に行えるように、パルス生成回路の上流側に分周手段を設ける（特許文献１参照）。
【０００４】
図１は、分周手段を備えた従来の非同期吸収回路の例を示している。図１において、１０、１１、１２は第１〜第３のフリップフロップ、１３は３入力ＯＲゲート、１４、１５、１６は第４〜第６のフリップフロップ、ＳＩＧは入力信号、ＣＬＫＡは前段クロック信号、ＣＬＫＢは後段クロック信号である。第１〜第４のフリップフロップ１０，１１，１２，１４は前段クロック信号ＣＬＫＡを、第５及び第６のフリップフロップ１５，１６は後段クロック信号ＣＬＫＢをそれぞれ受け取る。入力信号ＳＩＧは、前段クロック信号ＣＬＫＡの１サイクルに相当する長さのＨＩＧＨ期間を持つパルス信号である。
【０００５】
例えば、前段クロック信号ＣＬＫＡの周波数が６７．５ＭＨｚであり、後段クロック信号ＣＬＫＢの周波数が２８．９３ＭＨｚである。３入力ＯＲゲート１３は、第１のフリップフロップ１０の出力信号ＳＩＧＡと、第２のフリップフロップ１１の出力信号ＳＩＧＢと、第３のフリップフロップ１２の出力信号ＳＩＧＣとを受けて、分周信号ＳＩＧＬを第４のフリップフロップ１４へ供給する。つまり、分周信号ＳＩＧＬは入力信号ＳＩＧのＨＩＧＨ期間（ＣＬＫＡの１サイクル）を３倍に引き伸ばした信号である。
【０００６】
第４のフリップフロップ１４の出力信号ＳＩＧＤは、後段クロック信号ＣＬＫＢに同期して動作する第５のフリップフロップ１５に入力される。第５のフリップフロップ１５の出力信号ＳＩＧＤＡは、同じく後段クロック信号ＣＬＫＢに同期して動作する第６のフリップフロップ１６に入力される。ＳＩＧＤＢは第６のフリップフロップ１６の出力信号である。
【特許文献１】特開２０００−１１５１４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
さて、ＤＤＲ−ＳＤＲＡＭ等の主記憶Ｉ／Ｆや、ＳＤカード等のメディアＩ／Ｆでは、前段と後段のクロックドメインの動作周波数が用途に応じて様々な周波数に切り替わることが想定される。動作周波数に様々なスペックを持ち、システムに要求される性能、消費電力、物理的な配線等の観点から最適な周波数が選択されるからである。
【０００８】
ところが、図１のような従来の非同期吸収回路では、例えば後段クロック信号ＣＬＫＢの周波数が９０ＭＨｚになった場合でも入力信号ＳＩＧのＨＩＧＨ期間が３倍に引き伸ばされる。つまり、余分なパルスの引き伸ばしが起こり、例えば後続回路がパルスのネゲートをイベントとして動作するような回路である場合には、パルスのネゲートの伝達が遅れ、データ転送性能の劣化を引き起こす。
【０００９】
本発明の目的は、このような課題を解決するために、前段と後段のクロック情報から非同期吸収回路における周波数依存部の処理を最適化する仕組みを提供することにある。
【課題を解決するための手段】
【００１０】
本発明では、前段と後段のクロック周波数が様々な周波数で使用されることが想定される非同期吸収回路において、例えばクロック周波数の情報からパルスの引き伸ばし等の非同期吸収で必要となる周波数依存の箇所について最適な非同期吸収経路を選択する機能を追加することで、上記課題の解決を図る。
【００１１】
より具体的には、例えばクロックドメインの乗り換えを必要とする非同期吸収回路を有するシステムＬＳＩにおいて、非同期吸収回路の前段及び後段のクロック周波数が一意ではなく、用途に応じて変化するときに、想定される全ての周波数の組み合わせにおいて、前段の周波数ドメインで１サイクルの信号を安定して後段の周波数ドメインへ伝えるために、前段クロックで１サイクルのパルスを必要となりうる種類分の複数サイクルのパルスに引き伸ばすパルス生成回路を設け、例えばＣＰＵからの設定により前段及び後段の回路の周波数比情報を保持する周波数比レジスタと、当該周波数比レジスタの情報から最適なパルスを選択するセレクタとを備えることにより、想定される全ての周波数の組み合わせにおいて最適な非同期吸収経路を選択するのである。
【発明の効果】
【００１２】
本発明によれば、非同期界面の前段と後段において選択されたクロック周波数に最適なパルスの引き伸ばしサイクルの選択等、非同期吸収回路における周波数依存の処理を最適化できることから、非同期吸収回路における性能劣化を抑えることができ、システムＬＳＩ、セットシステム全体の性能向上が可能となる。
【発明を実施するための最良の形態】
【００１３】
図２は、本発明に係る非同期吸収回路の構成例を示している。図２の非同期吸収回路は、図１の構成に２入力ＯＲゲート２０と、セレクタ２１とを付加することにより３つの非同期吸収経路を持つパルス生成回路１００を構成するとともに、当該３つの非同期吸収経路のうち最適な経路を選択するためのセレクタ制御回路２００を設けたものである。
【００１４】
詳細に説明すると、セレクタ２１の第１入力Ｗは、３入力ＯＲゲート１３の分周信号ＳＩＧＬ、すなわち入力信号ＳＩＧのＨＩＧＨ期間（ＣＬＫＡの１サイクル）を３倍に引き伸ばした信号である。セレクタ２１の第２入力Ｘは、２入力ＯＲゲート２０の分周信号ＳＩＧＭ、すなわち入力信号ＳＩＧのＨＩＧＨ期間（ＣＬＫＡの１サイクル）を２倍に引き伸ばした信号である。セレクタ２１の第３入力Ｙは、入力信号ＳＩＧそのものである。
【００１５】
この例では、前段クロック信号ＣＬＫＡの周波数が６７．５ＭＨｚであり、後段クロック信号ＣＬＫＢの周波数が２８．９３ＭＨｚから９０ＭＨｚまで変化し得るものとする。
【００１６】
セレクタ制御回路２００は、前段及び後段クロックドメインの周波数比情報ＦＲを保持する周波数比レジスタ３０を有し、この周波数比情報ＦＲに応じて最適な非同期吸収経路を選択する構成である。
【００１７】
周波数比情報ＦＲは、例えば不図示のＣＰＵにより周波数比レジスタ３０に設定される。セレクタ制御回路２００は、周波数比レジスタ３０の設定情報に応じて、セレクタ２１における選択を制御するように、選択信号ＳＥＬをセレクタ２１のＳ入力に与える。その結果、セレクタ２１のＺ出力である信号ＳＩＧＮが第４のフリップフロップ１４へ供給される。
【００１８】
図３は、図２の非同期吸収回路にて前段クロック周波数が６７．５ＭＨｚであり、後段クロック周波数が２８．９３ＭＨｚである場合の波形図である。この場合には、セレクタ２１の第１入力Ｗが選択され、入力信号ＳＩＧのＨＩＧＨ期間を３倍に引き伸ばした信号ＳＩＧＤが第５のフリップフロップ１５に供給される。ここで、第４のフリップフロップ１４におけるクロック入力（ＣＬＫＡ）の遷移からＱデータ出力（ＳＩＧＤ）までの遅延が１．２０ｎｓ以下であり、後段クロック信号ＣＬＫＢに同期して動作する第５のフリップフロップ１５のセットアップタイムが０．４９ｎｓ以下であり、第５のフリップフロップ１５のホールドタイムが０．２３ｎｓ以下であるとき、
１．２０＋０．４９＋３４．５７＋０．２３＝３６．４９＜４４．４３
であるから、６７．５ＭＨｚの３サイクル以内に、信号ＳＩＧＤを安定してラッチできる２８．９３ＭＨｚの立ち上がりクロックエッジが必ず存在する。
【００１９】
図４は、図２の非同期吸収回路にて前段クロック周波数が６７．５ＭＨｚであり、後段クロック周波数が９０ＭＨｚである場合の波形図である。この場合には、セレクタ２１の第３入力Ｙが選択され、入力信号ＳＩＧがそのまま信号ＳＩＧＤとして第５のフリップフロップ１５に供給される。ここでも、第４のフリップフロップ１４におけるクロック入力（ＣＬＫＡ）の遷移からＱデータ出力（ＳＩＧＤ）までの遅延が１．２０ｎｓ以下であり、後段クロック信号ＣＬＫＢに同期して動作する第５のフリップフロップ１５のセットアップタイムが０．４９ｎｓ以下であり、第５のフリップフロップ１５のホールドタイムが０．２３ｎｓ以下であるとき、
１．２０＋０．４９＋１１．１１＋０．２３＝１３．０３＜１４．８１
であるから、６７．５ＭＨｚの１サイクル以内に、信号ＳＩＧＤを安定してラッチできる９０ＭＨｚの立ち上がりクロックエッジが必ず存在する。
【００２０】
以上のとおり、図２の構成によれば、例えば前段クロック周波数が６７．５ＭＨｚで後段クロック周波数が２８．９３ＭＨｚの場合には、その情報を周波数比レジスタ３０に設定することにより、前段クロック信号ＣＬＫＡの３サイクルに引き伸ばしたパルスを用いる経路が選択され、安定した信号の伝達が可能である。また後段クロック周波数が９０ＭＨｚに変化した場合には同様にその情報を周波数比レジスタ３０に設定することにより、パルスの引き伸ばしが行われない経路が選択されることから、性能の劣化なしでデータ転送が可能となる。
【００２１】
図５は、図２中のセレクタ制御回路２００の第１変形例を示している。図５のセレクタ制御回路２００は、一定期間内の前段クロック信号ＣＬＫＡのカウント値から前段クロック周波数を測定する第１周波数カウンタ３１と、一定期間内の後段クロック信号ＣＬＫＢのカウント値から後段クロック周波数を測定する第２周波数カウンタ３２とからなる周波数判定部を有し、これらの周波数測定結果に応じて最適な非同期吸収経路を動的に選択する構成である。
【００２２】
図５の構成によれば、前段及び後段のクロック周波数が変化した際にも、ＣＰＵからの設定なしで最適な非同期吸収経路を動的に選択することが可能となるため、非同期吸収回路における性能劣化の抑制に加え、ソフトウェアによる制御負荷の軽減も達成することができる。
【００２３】
図６は、図２中のセレクタ制御回路２００の第２変形例を示している。図６のセレクタ制御回路２００は、前記周波数比レジスタ３０に加えて、最適な非同期吸収経路の選択に際して考慮されるべきセットアップタイムとホールドタイム（図３及び図４参照）とを含むマージン情報ＭＧＮを保持するマージン設定レジスタ３３を有する。
【００２４】
図２及び図５の構成は、例えば前段及び後段のクロック周波数がライブラリ特性の１つであるマージンを無視しても問題ない範囲の周波数で有効であるが、図６の構成によれば、前段クロック信号ＣＬＫＡの周波数の１サイクルが１０ｎｓ、後段クロック信号ＣＬＫＢの１サイクルが１１ｎｓで、セットアップタイム、ホールドタイム等のマージンがｎｓオーダーである場合など、マージンも考慮した経路選択が必要となる場合にも、マージン情報ＭＧＮを設定できるマージン設定レジスタ３３を有することと、マージン情報ＭＧＮを加味した経路選択を行うことから、誤動作の起こらない非同期吸収回路を実現することができる。
【００２５】
図７は、図２中のセレクタ制御回路２００の第３変形例を示している。図７のセレクタ制御回路２００は、前記周波数カウンタ３１，３２からなる周波数判定部に加えて、セットアップタイムとホールドタイムとを含むマージン情報を考慮して最適な非同期吸収経路を選択するマージン判定部３４を有する。
【００２６】
図７の構成によれば、マージンを考慮する必要がある周波数領域における非同期吸収回路において、図６の構成で前段及び後段のクロック周波数が変わる毎に行う必要があったＣＰＵからの周波数比情報ＦＲやマージン情報ＭＧＮの設定なしで非同期吸収を実現することが可能となる。その結果、マージンを考慮すべき周波数領域における非同期吸収回路の性能劣化の抑制とソフトウェア処理の低減が実現できる。
【００２７】
図８は、図２中のセレクタ制御回路２００の第４変形例を示している。図８のセレクタ制御回路２００は、前段及び後段の回路の周波数がそれぞれの回路電圧に連動して変化する場合に、その電圧情報ＶＡＢを保持する電圧情報レジスタ４０を有し、電圧情報ＶＡＢに応じて最適な非同期吸収経路を選択する構成である。
【００２８】
図８の構成によれば、前段及び後段の動作周波数がそれぞれの電圧レベルに連動して変化するような場合にも、転送性能の劣化を抑制する最適な非同期吸収経路を選択することが可能である。
【００２９】
図９は、図２中のセレクタ制御回路２００の第５変形例を示している。図９のセレクタ制御回路２００は、前段及び後段の回路の周波数がそれぞれの回路電圧に連動して変化する場合に、当該回路電圧ＶＡ，ＶＢを測定する電圧判定部４１を有し、この電圧測定結果に応じて最適な非同期吸収経路を動的に選択する構成である。
【００３０】
図９の構成によれば、図８の構成では電圧レベルが変わるたびに必要であったＣＰＵからの電圧情報ＶＡＢの設定なしで非同期吸収が可能となる。その結果、非同期吸収回路における転送性能劣化の抑制とソフトウェア処理の低減とを同時に実現することが可能である。
【００３１】
図１０は、図２中のセレクタ制御回路２００の第６変形例を示している。図１０のセレクタ制御回路２００は、前記電圧判定部４１に加えて、セットアップタイムとホールドタイムとを含むマージン情報を考慮して最適な非同期吸収経路を選択するマージン判定部４２を更に有する。
【００３２】
図８及び図９の構成では、回路電圧に連動して決まる前段及び後段のクロック周波数がマージンを考慮すべき周波数領域にある場合の安定動作に問題が残る。しかし、図１０の構成によれば、回路電圧に連動して決定されたクロック周波数がセットアップタイムやホールドタイム等のマージンを考慮すべき領域にある場合にも安定した非同期吸収が可能となり、転送性能劣化の抑制とソフトウェア処理の低減も同時に達成することができる。
【産業上の利用可能性】
【００３３】
以上のとおり、本発明に係る転送性能最適化機能付非同期吸収回路は、非同期吸収回路における転送性能劣化の抑制手段として有用である。動作周波数が用途に応じて変化する非同期吸収回路は複数の機能を集積したシステムＬＳＩやセットシステムの構成において一般的であること、システムＬＳＩ及びセットシステムの更なる高性能化に向けた取り組みは、あらゆるデジタルＡＶ機器のシステムＬＳＩ開発及びセットシステムにおける課題であることから、本発明は、ＤＴＶ、ＤＶＤ、ＤＳＣ等、あらゆるデジタルＡＶ機器のシステムに応用できる。
【図面の簡単な説明】
【００３４】
【図１】従来の非同期吸収回路の構成例を示す図である。
【図２】本発明に係る非同期吸収回路の構成例を示す図である。
【図３】図２の非同期吸収回路にて前段クロック周波数が６７．５ＭＨｚであり、後段クロック周波数が２８．９３ＭＨｚである場合の波形図である。
【図４】図２の非同期吸収回路にて前段クロック周波数が６７．５ＭＨｚであり、後段クロック周波数が９０ＭＨｚである場合の波形図である。
【図５】図２中のセレクタ制御回路の第１変形例を示す図である。
【図６】図２中のセレクタ制御回路の第２変形例を示す図である。
【図７】図２中のセレクタ制御回路の第３変形例を示す図である。
【図８】図２中のセレクタ制御回路の第４変形例を示す図である。
【図９】図２中のセレクタ制御回路の第５変形例を示す図である。
【図１０】図２中のセレクタ制御回路の第６変形例を示す図である。
【符号の説明】
【００３５】
１０〜１２，１４〜１６  フリップフロップ
１３  ３入力ＯＲゲート
２０  ２入力ＯＲゲート
２１  セレクタ
３０  周波数比レジスタ
３１，３２  周波数カウンタ（周波数判定部）
３３  マージン設定レジスタ
３４  マージン判定部
４０  電圧情報レジスタ
４１  電圧判定部
４２  マージン判定部
１００  パルス生成回路
２００  セレクタ制御回路
ＣＬＫＡ  前段クロック信号
ＣＬＫＢ  後段クロック信号
ＳＥＬ  選択信号
ＳＩＧ  入力信号
【図１】
2009044489.tif 000003
【図２】
2009044489.tif 000004
【図３】
2009044489.tif 000005
【図４】
2009044489.tif 000006
【図５】
2009044489.tif 000007
【図６】
2009044489.tif 000008
【図７】
2009044489.tif 000009
【図８】
2009044489.tif 000010
【図９】
2009044489.tif 000011
【図１０】
2009044489.tif 000012