(57)【要約】【課題】占有面積の抑制が可能な半導体記憶装置及びその製造方法を提供する。【解決手段】半導体基板５１に行列状に配された素子を有するメモリセルアレイ５と、メモリセルアレイ５の行又は列に沿って、メモリセルアレイ５上でライン＆スペースのパターンを有して素子と接続したワード線２１と、メモリセルアレイ５の外側に、ライン＆スペースのパターンでワード線２１が延在された第１の部分２３ａ、これに平行でワード線２１の幅より広い幅の第３の部分２３ｃ、第１の部分２３ａの端部にほぼ９０度で接続しスペースに相当する長さを有して第３の部分２３ｃの端部に接続する第２の部分２３ｂを有し、第１の部分２３ａと第３の部分２３ｃの対向内側の間隔がスペースに相当し、隣接する別の第１の部分２３ａの端部と第３の部分２３ｃを隔てる間隔がスペースに相当するワード線引出部２２と、第３の部分２３ｃに接続されたワード線コンタクト２５とを備える。【選択図】図１
2009253156.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表面に行列状に配置された素子を有するセルアレイと、
前記セルアレイの前記行または列に沿って、前記セルアレイ上でライン・アンド・スペースのパターンを有して前記素子と接続した第１の導電線と、
前記セルアレイの外側の前記半導体基板の表面に、前記ライン・アンド・スペースのパターンを有して前記第１の導電線が延在された第１の部分、前記第１の部分に平行で前記第１の導電線の幅より広い幅の第３の部分、前記第１の部分の端部にほぼ９０度をなして接続し前記スペースに相当する長さを有して前記第３の部分の端部に接続する第２の部分を有し、前記第１の部分と前記第３の部分の相対向する内側の間隔が前記スペースに相当し、隣接する別の第１の部分の端部と前記第３の部分を隔てる間隔が前記スペースに相当する第２の導電線と、
前記第３の部分に接続されたコンタクトプラグと、
を備えていることを特徴とする半導体記憶装置。
【請求項２】
半導体基板の表面の素子分離領域の上に、ライン・アンド・スペースのパターンを有して配置された第１の導電線を延長し、前記第１の導電線の幅で形成された互いに隣接する任意の第１の部分及び第１の隣接部分を有し、前記第１の隣接部分の端部が、前記第１の部分の端部に対して、前記第１の導電線の幅と前記第１の導電線間のスペースとの合計からなるピッチを超えた距離だけ前記第１の導電線に近い側にあり、前記第１の部分にほぼ垂直な前記第１の導電線の幅とほぼ同じ第２の部分が、前記第１の部分の端部から前記第１の隣接部分の側に張り出し、前記第２の部分にほぼ垂直な前記第１の導電線の幅より広い第３の部分が、前記第２の部分の端部から前記第１の部分に対して前記スペースを隔てて前記第１の隣接部分の端部に接続された導電線引出予定部を形成する工程と、
前記第１の隣接部分の端部に隣接した前記第３の部分の一部を幅方向に除去し、前記スペースを形成して、前記第１の部分の端部に前記第２の部分及び残された前記第３の部分でＬ字形が形成された個々の導電線引出部を形成する工程と、
前記導電線引出部を被うように層間絶縁膜を形成し、前記導電線引出部の前記第３の部分上に、前記層間絶縁膜を貫通する貫通孔を形成する工程と、
を有することを特徴とする半導体記憶装置の製造方法。
【請求項３】
前記第１の部分及び前記第１の隣接部分を形成するパターンは、端部が一定方向に傾いた線に沿って配列されたライン・アンド・スペースを有するマスクを使用して形成されることを特徴とする請求項２に記載の半導体記憶装置の製造方法。
【請求項４】
前記第１の隣接部分の端部に隣接した前記第３の部分の一部を幅方向に除去するパターンは、端部が一定方向に傾いた線に沿って配列されたライン・アンド・スペースを有するマスクを使用して形成されることを特徴とする請求項２または３に記載の半導体記憶装置の製造方法。
【請求項５】
前記貫通孔を埋めて、前記導電線引出部と接続される上層の引出線を形成するパターンは、端部が一定方向に傾いた線に沿って配列されたライン・アンド・スペースを有するマスクを使用して形成されることを特徴とする請求項２乃至４のいずれか１項に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コンタクトプラグ等を有する半導体記憶装置及び半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
半導体記憶装置のうち、半導体不揮発性メモリ、とりわけ一括電気的消去及び書き込み可能なフラッシュＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory、以下、フラッシュメモリ）は、利用分野の広がりと相まって、ビットコスト（１ビット当たりの価格）の低減が求められている。
【０００３】
ビットコストの低減に対応するため、メモリセルの微細化、最小加工寸法のライン・アンド・スペース（以下、ライン＆スペースという）のパターンに基づくワード線の形成等が進められる。微細化に伴い、フォトリソグラフィの加工マージンは小さくなっており、異なる配線層間の接続部、つまり、コンタクトホールまたはビアホール（以下、コンタクトホールという）を形成して、導電体で埋め込んだコンタクトプラグまたはビアプラグ（以下、コンタクトプラグという）を確実に形成することは難しくなっている。
【０００４】
そこで、例えば、アレイ状の複数の素子から構成されるセルアレイと、セルアレイ上に配置されるライン＆スペースのパターンを有する複数の導電線と、複数の導電線よりも上に形成される複数の引出線と、導電線と引出線とを接続するコンタクトホールとを備え、導電線の一端は、導電線のうちの一つから他の一つに向かうに従って、順次、セルアレイの端部から離れていき、コンタクトホールは、導電線の一端に配置され、コンタクトホールのサイズが導電線の幅よりも大きくなるようにフリンジが設けられた半導体集積回路すなわち半導体記憶装置が開示されている（例えば、特許文献１参照。）。
【０００５】
開示された方法は、一定の領域のセルアレイをまとめて、例えば、ブロックとして、連続する交互のブロック毎に、それぞれ反対方向にワード線引出エリアを設けて、ワード線引出部のライン幅及びスペースが、セルアレイ上のライン＆スペースより拡大されて、ワード線ドライバと接続する技術である。そのために、ワード線引出エリアの面積が大きく必要であり、ビットコストの低減に限界があるという問題を有している。
【特許文献１】特開２００７−１９４４９６号公報（第７頁、図７）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、占有面積の抑制が可能な半導体記憶装置及び半導体記憶装置の製造方法を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様の半導体記憶装置は、半導体基板と、前記半導体基板の表面に行列状に配置された素子を有するセルアレイと、前記セルアレイの前記行または列に沿って、前記セルアレイ上でライン・アンド・スペースのパターンを有して前記素子と接続した第１の導電線と、前記セルアレイの外側の前記半導体基板の表面に、前記ライン・アンド・スペースのパターンを有して前記第１の導電線が延在された第１の部分、前記第１の部分に平行で前記第１の導電線の幅より広い幅の第３の部分、前記第１の部分の端部にほぼ９０度をなして接続し前記スペースに相当する長さを有して前記第３の部分の端部に接続する第２の部分を有し、前記第１の部分と前記第３の部分の相対向する内側の間隔が前記スペースに相当し、隣接する別の第１の部分の端部と前記第３の部分を隔てる間隔が前記スペースに相当する第２の導電線と、前記第３の部分に接続されたコンタクトプラグとを備えていることを特徴とする。
【０００８】
また、本発明の別態様の半導体記憶装置の製造方法は、半導体基板の表面の素子分離領域の上に、ライン・アンド・スペースのパターンを有して配置された第１の導電線を延長し、前記第１の導電線の幅で形成された互いに隣接する任意の第１の部分及び第１の隣接部分を有し、前記第１の隣接部分の端部が、前記第１の部分の端部に対して、前記第１の導電線の幅と前記第１の導電線間のスペースとの合計からなるピッチを超えた距離だけ前記第１の導電線に近い側にあり、前記第１の部分にほぼ垂直な前記第１の導電線の幅とほぼ同じ第２の部分が、前記第１の部分の端部から前記第１の隣接部分の側に張り出し、前記第２の部分にほぼ垂直な前記第１の導電線の幅より広い第３の部分が、前記第２の部分の端部から前記第１の部分に対して前記スペースを隔てて前記第１の隣接部分の端部に接続された導電線引出予定部を形成する工程と、前記第１の隣接部分の端部に隣接した前記第３の部分の一部を幅方向に除去し、前記スペースを形成して、前記第１の部分の端部に前記第２の部分及び残された前記第３の部分でＬ字形が形成された個々の導電線引出部を形成する工程と、前記導電線引出部を被うように層間絶縁膜を形成し、前記導電線引出部の前記第３の部分上に、前記層間絶縁膜を貫通する貫通孔を形成する工程とを有することを特徴とする。
【発明の効果】
【０００９】
本発明によれば、占有面積の抑制が可能な半導体記憶装置及び半導体記憶装置の製造方法を提供することが可能である。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施例について、図面を参照しながら説明する。各図では、同一の構成要素には同一の符号を付す。
【実施例】
【００１１】
本発明の実施例に係る、例えば、ＮＡＮＤ型フラッシュメモリである半導体記憶装置及び半導体記憶装置の製造方法について、図１乃至図４を参照しながら説明する。図１は半導体記憶装置の構造を模式的に示す図で、図１（ａ）はメモリセルアレイ及びワード線引出エリア等を示す平面図、図１（ｂ）はワード線引出部先端の拡大図、図１（ｃ）は図１（ａ）のＡ−Ａ線に沿った断面図である。図２は半導体記憶装置の製造方法を工程順に模式的に示す部分的な平面図である。図３は、図２に続く、半導体記憶装置の製造方法を工程順に模式的に示す部分的な平面図である。図４は、図３に続く、半導体記憶装置の製造方法を模式的に示す部分的な平面図である。
【００１２】
図１に示すように、半導体記憶装置１は、半導体基板５１と、半導体基板５１の表面に行列状に配置された素子であるメモリセル１５を有するセルアレイであるメモリセルアレイ５と、ライン＆スペースのパターンを有して配置された第１の導電線であるワード線２１及び第２の導電線であるワード線引出部２２と、ワード線引出部２２の先端の第３の部分２３ｃに接続されたコンタクトプラグであるワード線コンタクト２５とを備えている。更に、ワード線コンタクト２５は、他端を引出線２７と接続されている。引出線２７の他端は、選択されたワード線を駆動するワード線ドライバ９と接続されている。なお、ワード線ドライバ９は、一方の側（図面の右側）に配置される例を示すが、図面の左側に引出線を配してその先に接続されてもよいし、両側に配置されることも可能である。
【００１３】
半導体基板５１は、例えば、シリコン基板であって、その表面には、メモリセル１５となる素子が形成されている。メモリセル１５は、周知の制御ゲート（図示略）と半導体基板５１との間に浮遊ゲート（図示略）を設けた二重ゲート構造を有するＭＯＳ（Metal Oxide Semiconductor）型トランジスタ（図示略）である。
【００１４】
図１（ａ）に示すように、メモリセル１５は、素子領域１１とワード線２１の交点位置の半導体基板５１上に１つずつ配列されている。素子領域１１は、ソースまたはドレイン等となる拡散領域等を有して、素子分離領域５３で分離されている。ワード線２１は、メモリセル１５の制御ゲートを接続し、平面図的には素子領域１１とほぼ直交する位置にある。ワード線２１は、複数本が等しい幅及び等しいスペース（隣接する２本のワード線の対向する面の間隔をいう）で並行に配置されたライン＆スペースのパターンをなしている。つまり、ワード線２１は、連続する１つの幅及び１つスペースの和であるピッチが等しく配列されている。
【００１５】
複数本が配列されたワード線２１の両外側には、選択トランジスタ（図示略）のゲート電極を接続した選択ゲート線３１が、ワード線２１同士の間隔と同様な間隔をおいて、ワード線２１に並行に配列されている。選択ゲート線３１は、ワード線２１の幅より広い。選択ゲート線３１の両外側には、それぞれ、ソースコンタクト１３ａ及びビット線コンタクト１３ｂが形成されて、上層の配線と接続されている。選択ゲート線３１は、ワード線２１では分離していた制御ゲートと浮遊ゲートとを電気的に接続した構成とすることが可能である。
【００１６】
メモリセルアレイ５は、メモリセル１５、選択トランジスタ、選択ゲート線３１、ソースコンタクト１３ａ、及びビット線コンタクト１３ｂ等から構成される。
【００１７】
メモリセルアレイ５に隣接して、ワード線引出エリア７が配設されている。ワード線引出エリア７は、素子分離領域５３上に形成されている。ワード線２１は、平面図的には、ワード線引出エリア７に直線的に伸長して、ワード線引出部２２となり、ワード線引出部２２の端部は、Ｌ字形に形成されている。従って、ワード線引出部２２の直線的に伸長した第１の部分２３ａの幅は、ワード線２１の幅とほぼ同様であり、隣接するワード線引出部２２とのスペースは、ワード線２１のスペースとほぼ同様である。ワード線引出部２２は、ワード線２１では分離していた制御ゲートと浮遊ゲートとを電気的に接続した構成とすることが可能である。
【００１８】
図１（ｂ）に示すように、ワード線引出部２２の先端は、第１の部分２３ａの端部に接続し、第１の部分２３ａに対してほぼ９０度をなし、長さがスペースに相当する第２の部分２３ｂと、第２の部分２３ｂに接続し、第２の部分２３ｂに対してほぼ９０度をなす第３の部分２３ｃとで構成されるＬ字形をなしている。第３の部分２３ｃは第１の部分２３ａの部分の幅より、例えば、１０〜３０％程度大きな幅を有する矩形であり、第２の部分２３ｂは、第１の部分２３ａと第３の部分２３ｃとを接続し、第１の部分２３ａの幅とほぼ同様な矩形である。第１の部分２３ａと第３の部分２３ｃとの対向する内側の面の間隔は、ワード線引出部２２のライン＆スペースのスペースとほぼ等しい。
【００１９】
並列されたワード線引出部２２のＬ字形の先端部は、第１の部分２３ａに対して、一方の側、例えば、図１（ａ）の平面図では、下側にＬ字の先端が張り出すように形成されている。隣接する２本のワード線引出部２２の内、上側のワード線引出部２２の第３の部分２３ｃの内側の面は、下側のワード線引出部２２の第１の部分２３ａの上側の側面の延長面上にほぼ存在している。つまり、上側のワード線引出部２２は、下側のワード線引出部２２より長く、その差は、上側の第３の部分２３ｃと下側のワード線引出部２２の第１の部分２３ａとを隔てるスペースに、上側の第３の部分２３ｃの長さを加えた寸法にほぼ等しい。上側のワード線引出部２２の第３の部分２３ｃと下側のワード線引出部２２の第１の部分２３ａとを隔てるスペースは、上下に並列されたワード線引出部２２の第１の部分２３ａのスペース、すなわち、ワード線引出部２２のライン＆スペースのスペースとほぼ等しい。
【００２０】
ワード線引出部２２の第３の部分２３ｃは、ワード線コンタクト２５を介して、上層にある引出線２７の一端に接続されている。図１（ｃ）に示すように、ワード線引出部２２は、例えば、素子分離領域５３の上に形成されており、素子分離領域５３及びワード線引出部２２等は、層間絶縁膜２４で被われている。ワード線引出部２２の第３の部分２３ｃには、層間絶縁膜２４を貫通したワード線コンタクト２５が形成され、ワード線コンタクト２５の他端は引出線２７に接続されている。第３の部分２３ｃは、ワード線引出部２２の第１の部分２３ａの幅と同程度の大きさの径を有する円柱状のワード線コンタクト２５に対して、余裕のある大きさを有しているので、ワード線コンタクト２５の位置ずれに対して余裕度が大きく、接続不良を抑制することが可能である。なお、ワード線コンタクト２５は、円柱状以外の、例えば、角柱状、楕円柱状等であってもよい。
【００２１】
ワード線引出部２２の１段上層の配線層に形成された引出線２７は、ワード線引出部２２の第１の部分２３ａと同様な幅及びスペースを有して、ワード線引出部２２の柄の部分と同様な方向に配設され、他端がワード線ドライバ９に接続されている。引出線２７は、ワード線コンタクト２５と一体的に形成されているので、加工位置が少しずれても、ワード線コンタクト２５との接続が不安定になることは少ない。引出線２７のワード線コンタクト２５との接続部を第３の部分２３ｃに相当する程度に大きく形成し、加工位置のずれに対して余裕を持たせることは可能である。
【００２２】
選択ゲート線３１は、平面図的には、ワード線引出エリア７に直線的に伸長して、選択ゲート線引出部３３となり、選択ゲート線引出部３３の端部は、直線的な形状に形成されている。従って、選択ゲート線引出部３３の幅は、選択ゲート線３１の幅とほぼ同様であり、隣接するワード線引出部２２とのスペースは、選択ゲート線３１とワード線２１とのスペースとほぼ同様である。
【００２３】
選択ゲート線引出部３３の端部は、選択ゲート線コンタクト３５を介して、１段上層にある引出線３７の一端に接続されている。選択ゲート線引出部３３は、ワード線引出部２２の幅より大きく、選択ゲート線コンタクト３５の径に対して、余裕のある大きさを有しているので、選択ゲート線コンタクト３５の位置ずれに対して余裕度は大きい。引出線３７は、選択ゲート線コンタクト３５との接続位置から、平面図的には、ワード線引出部２２のＬ字形の張り出した方向と同じ方向に伸び、９０度曲げて、引出線２７と平行に伸びて、他端がワード線ドライバ９に接続されている。引出線３７と引出線２７とのスペースは、選択ゲート線引出部３３とワード線引出部２２とのスペースとほぼ同じである。
【００２４】
次に、半導体記憶装置１の製造方法について説明する。図２乃至図４に示す平面図は、図１（ａ）に２点鎖線で示す領域４１のワード線引出部２２、ワード線コンタクト２５、及び引出線２７等に対応する。
【００２５】
図２（ａ）に示すように、半導体基板５１の表面の素子分離領域５３の上に、ワード線引出部２２となる予定の多結晶シリコン、タングステンシリサイド等の積層構造が形成され、積層構造の上に、図示を省略するが、マスク材となる、例えば、ＴＥＯＳ(Tetra Ethoxy Silane)系のシリコン酸化膜からなる絶縁膜及びレジストを形成し、レジストに、領域４１の左上半部にライン＆スペースとなるパターン、及び領域４１の右下半部に階段状の抜きパターンを形成して、パターニングされたレジストをマスクとして、例えば、ＲＩＥ（Reactive Ion Etching）法で絶縁膜をエッチングし、その後、レジスト及び絶縁膜をマスクとして、ＲＩＥ法でワード線引出層を同様な方法でエッチングする。そして、導電線引出予定部であるワード線引出予定部２２ａが形成される。
【００２６】
ワード線引出予定部２２ａは、隣接する２本のワード線引出部２２となる予定の部分が互いに接続された状態である。つまり、一方のワード線引出部２２の第３の部分２３ｃと他方のワード線引出部２２の第１の部分２３ａとが互いに接続された状態である。ただし、一方の端部、図２（ａ）の最下段のワード線引出部２２となる予定の部分は、第３の部分２３ｃまで接続されている。なお、メモリセルアレイ５のワード線２１等の加工は、ワード線引出予定部２２ａの加工と同時に行うことが可能である。
【００２７】
領域４１の左上半部のライン＆スペースをなす部分は、工程能力の限界乃至限界に近い程度に微細化が可能である。領域４１の右下半部の階段状をなす部分は、ライン＆スペースをなす部分ほどには、加工精度を必要とせず、最終的なワード線引出部２２が細くなり過ぎない程度に余裕を取って形成しておくことは可能である。
【００２８】
図２（ｂ）に示すように、ワード線引出予定部２２ａ等の上部に、ＴＥＯＳ系のシリコン酸化膜からなる絶縁膜及びレジスト６１を形成し、互いに隣接する一方のワード線引出部２２となる予定の第３の部分２３ｃと、他方のワード線引出部２２となる予定の第１の部分２３ａとを分離するために、または、第３の部分２３ｃの長さを調整するために、縦長の矩形をなす開口６２、すなわち、レジスト６１の抜きパターンが、右上から左下方向に階段状に形成される。
【００２９】
開口６２は、第３の部分２３ｃの上に、縦長の矩形の対向する長辺がかかるように形成されている。つまり、開口６２の縦長の矩形の一方の短辺は、対向する第１の部分２３ａの間のスペース上にあり、他方の短辺は、第２の部分２３ｂまたは第３の部分２３ｃのワード線２１とは反対の外側上部、または、相当する位置にある。
【００３０】
図３（ａ）に示すように、パターニングされたレジスト６１をマスクとして、例えば、ＲＩＥ法で絶縁膜をエッチングし、その後、レジスト６１及び絶縁膜をマスクとして、ＲＩＥ法でワード線引出予定部２２ａをエッチングし、ワード線引出部２２が形成される。接続されていたワード線引出予定部２２ａは、個々のワード線引出部２２として分離される。その結果、メモリセルアレイ５と反対側のワード線引出部２２の先端は、一方の先端がワード線２１の方向を向いたＬ字形を有する形状に形成され、Ｌ字形の先端の第３の部分２３ｃは、第１の部分２３ａの幅より１０〜３０％程度大きな縦横の寸法を有する矩形が形成される。なお、ワード線引出部２２の上に絶縁膜が残されていても差し支えない。
【００３１】
図３（ｂ）に示すように、ワード線引出部２２等の上に、例えば、ＴＥＯＳ系のシリコン酸化膜からなる層間絶縁膜２４が形成され、層間絶縁膜２４の表面が平坦化された後、層間絶縁膜２４の表面から、第３の部分２３ｃに至るワード線コンタクト２５を形成するためのコンタクトホール２５ａが形成される。コンタクトホール２５ａは、図示を省略するが、例えば、層間絶縁膜２４の表面にレジストを形成し、パターニングされたレジストをマスクとして、ＲＩＥ法により異方性エッチングして形成される。
【００３２】
図４に示すように、コンタクトホール２５ａを埋めて、層間絶縁膜２４の表面を被うように、例えば、タングステン及びタングステン化合物等からなる配線用のメタルが堆積され、配線用のメタルの表面が平坦化された後、図示を省略するが、例えば、配線用のメタルの表面にレジストを形成し、パターニングされたレジストをマスクとして、ＲＩＥ法により異方性エッチングして引出線２７が形成される。引出線２７の一端は、コンタクトホール２５ａを埋めて形成されたワード線コンタクト２５と一体的に接続され、他端がワード線ドライバ９方向に延長されている。引出線２７は、ワード線引出部２２の上層にあって、ワード線引出部２２の第１の部分２３ａとほぼ平行に直線状に伸びている。なお、ワード線コンタクト２５及び引出線２７は、タングステン及びタングステン化合物の他に、銅、アルミニウム等の金属または金属化合物等で構成することが可能である。
【００３３】
なお、ワード線引出エリア７の中の領域４１のワード線引出部２２、ワード線コンタクト２５、及び引出線２７等の製造方法について説明したが、これらの工程は、半導体記憶装置１の他の部分の製造工程と整合を取りつつ進められるのはいうまでもない。
【００３４】
その後、周知の方法により、必要に応じた更なる配線、層間絶縁膜、表面保護膜、及びパッド部の形成等が行われ、半導体記憶装置１が完成する。
【００３５】
上述したように、幅が微細なワード線引出部２２、間隔が微細なワード線引出部２２間のスペース、及び隣接する一方のワード線引出部２２の第３の部分２３ｃと他方のワード線引出部２２の第１の部分２３ａとの間のスペースは、ライン＆スペースのパターンに基づいて形成されている。これは、フォトリソグラフィの光の回折の影響を受ける程度に微細化されると、パターンの、特に、エッジでは、マスク上のパターン形状を厳密に補正しないと、所望のパターンが得られなくなり、しかも、補正されたマスクパターンを持ってしても、微細なスペースを介して分離されるパターンの製造歩留を維持することが難しくなるという経験等に基づいている。
【００３６】
つまり、パターン形状の補正を比較的容易に行うことが可能なライン＆スペースのパターンを使用して、まず、ワード線引出部２２が接続された形状を有するワード線引出予定部２２ａを形成し、次に、ワード線引出部２２を、ライン＆スペースのパターンを使用して、しかも、再現性のよい矩形をなす開口６２の長辺部分をパターンの分離に使用する方法を採用した。
【００３７】
その結果、隣接する一方のワード線引出部２２のワード線引出部２２の第３の部分２３ｃは、他方のワード線引出部２２の第１の部分２３ａとは、工程能力の限界乃至限界に近い程度に微細化されたスペースを隔てて、分離可能となる。しかも、分離の再現性が良い。第３の部分２３ｃは、ワード線引出部２２の幅より大きな寸法を有しているので、ワード線コンタクト２５との接続はより確実に行うことが可能となる。つまり、ワード線引出エリア７の占有面積は抑制される。この小さな面積のワード線引出エリア７を有する半導体記憶装置１の占有面積も抑制されることになる。その上、フォトリソグラフィ工程での製造歩留が向上することによって、半導体記憶装置１の製造歩留の向上が可能となる。
【００３８】
また、ワード線引出部２２の配列ピッチは、ワード線１５の配列ピッチとほぼ同じに形成することが可能で、引出線２７の配列ピッチもほぼ同じに形成でき、ワード線ドライバ９の占有面積も抑制することが可能となる。その結果、ワード線ドライバ９を素子領域11に対して、一方の側、例えば右側に形成することが可能となる。
【００３９】
また、２つの工程に分けられるので、２枚のマスクが必要となるが、それぞれのマスク作成において、複雑なＯＰＣ（Optical Proximity Correction、光近接効果補正）処理等が簡略化できるので、マスクパターン作成の時間短縮等が可能となる。
【００４０】
本発明は、上述した実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲内で、種々、変形して実施することができる。
【００４１】
例えば、実施例では、ワード線引出部に適用する例を示したが、ライン＆スペースのパターンをなして配列されるビット線またはソース／ドレインに接続されるビット線引出部またはソース／ドレイン引出部等に適用することは可能である。
【００４２】
また、実施例では、ＮＡＮＤ型フラッシュメモリである半導体記憶装置に適用する例を示したが、ワード線等の導電線がライン＆スペースのパターンをなして配列され、それぞれの端部にコンタクトを形成する構造等を有する他の半導体記憶装置、半導体装置等に適用することは可能である。
【図面の簡単な説明】
【００４３】
【図１】本発明の実施例に係る半導体記憶装置の構造を模式的に示す図で、図１（ａ）はメモリセルアレイ及びワード線引出エリア等を示す平面図、図１（ｂ）はワード線引出部先端の拡大図、図１（ｃ）は図１（ａ）のＡ−Ａ線に沿った断面図。
【図２】本発明の実施例に係る半導体記憶装置の製造方法を工程順に模式的に示す部分的な平面図。
【図３】本発明の実施例に係る半導体記憶装置の図２に続く製造方法を工程順に模式的に示す部分的な平面図。
【図４】本発明の実施例に係る半導体記憶装置の図３に続く製造方法を模式的に示す部分的な平面図。
【符号の説明】
【００４４】
１  半導体記憶装置
５  メモリセルアレイ
７  ワード線引出エリア
９  ワード線ドライバ
１１  素子領域
１３ａ  ソースコンタクト
１３ｂ  ビット線コンタクト
１５  メモリセル
２１  ワード線
２２  ワード線引出部
２３ａ  第１の部分
２３ｂ  第２の部分
２３ｃ  第３の部分
２４  層間絶縁膜
２５  ワード線コンタクト
２７、３７  引出線
３１  選択ゲート線
３３  選択ゲート線引出部
３５  選択ゲート線コンタクト
４１  領域
５１  半導体基板
５３  素子分離領域
６１  レジスト
６２  開口
【図１】
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【図２】
2009253156.tif 000004
【図３】
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【図４】
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