(57)【要約】【課題】半導体デバイスの特性シミュレーションを高精度で行なうことが可能な回路パラメータ抽出装置および回路パラメータ抽出方法を提供する。【解決手段】回路パラメータ抽出装置１０１は、ＭＯＳＦＥＴのドレイン電流特性の測定結果に基づいて、ドレイン電流が少なくとも２つのトランジスタのドレイン電流の和で表わされ、一方のトランジスタのドレイン電流が、ゲート・ソース間電圧と閾値電圧との差およびドレイン・ソース間電圧の積と、ドレイン・ソース間電圧の二乗との関数で表わされ、かつ他方のトランジスタのドレイン電流が、ゲート・ソース間電圧と閾値電圧との差およびドレイン・ソース間電圧の積と、ドレイン・ソース間電圧のべき乗およびゲート・ソース間電圧と閾値電圧との差のべき乗の積との関数で表される回路モデルの１または複数のパラメータをフィッティングにより求める演算部３２を備える。【選択図】図１
2009253218.tif 000002
【特許請求の範囲】
【請求項１】
ＭＯＳＦＥＴのゲート・ソース間電圧およびドレイン・ソース間電圧対ドレイン電流特性を測定する測定部と、
前記測定部による測定結果に基づいて、ＭＯＳＦＥＴの回路モデルの１または複数のパラメータをフィッティングにより求める演算部とを備え、
前記演算部は、前記回路モデルとして、
ドレイン電流が少なくとも２つのトランジスタのドレイン電流の和で表わされ、
前記一方のトランジスタのドレイン電流が、ゲート・ソース間電圧と閾値電圧との差およびドレイン・ソース間電圧の積と、ドレイン・ソース間電圧の二乗との関数で表わされ、かつ
前記他方のトランジスタのドレイン電流が、ゲート・ソース間電圧と閾値電圧との差およびドレイン・ソース間電圧の積と、ドレイン・ソース間電圧のべき乗およびゲート・ソース間電圧と閾値電圧との差のべき乗の積との関数で表される回路モデルを用いる回路パラメータ抽出装置。
【請求項２】
前記演算部は、
前記他方のトランジスタの関数における前記２つのべき乗数の和が２であり、前記一方のトランジスタの閾値電圧が前記他方のトランジスタの閾値電圧より大きい回路モデルを用いる、請求項１に記載の回路パラメータ抽出装置。
【請求項３】
前記演算部は、ドレイン電流が以下の式で表わされる回路モデルを用いる請求項１に記載の回路パラメータ抽出装置。
Ｉｄ＝Ｉｄ１＋Ｉｄ２
Ａ１×（Ｖｇｓ１−Ｖｔｈ１）≧Ｖｄｓ１のとき、
Ｉｄ１＝Ｋｐ１×（（Ｖｇｓ１−Ｖｔｈ１）×Ｖｄｓ１−１／（２×Ａ１）×Ｖｄｓ１2）／（１＋θ１×（Ｖｇｓ１−Ｖｔｈ１））
Ａ２×（Ｖｇｓ２−Ｖｔｈ２）≧Ｖｄｓ２のとき、
Ｉｄ２＝Ｋｐ２×（（Ｖｇｓ２−Ｖｔｈ２）×Ｖｄｓ２−１／２×（Ｖｄｓ２）(2-Y)×（Ｖｇｓ２−Ｖｔｈ２）Y）／（１＋θ２×（Ｖｇｓ２−Ｖｔｈ２））
Ａ１×（Ｖｇｓ１−Ｖｔｈ１）＜Ｖｄｓのとき、
Ｉｄ１＝（（Ｋｐ１×Ａ１）／２）×（Ｖｇｓ１−Ｖｔｈ１）2／（１＋θ１×（Ｖｇｓ１−Ｖｔｈ１））
Ａ２×（Ｖｇｓ２−Ｖｔｈ２）＜Ｖｄｓ２のとき、
Ｉｄ２＝Ｋｐ２×（（Ａ−１／（２×Ａ(2-Y)））×（Ｖｇｓ２−Ｖｔｈ２）2）／（１＋θ２×（Ｖｇｓ２−Ｖｔｈ２））
但し、Ｉｄは前記回路モデルのドレイン電流であり、Ｉｄ１は前記一方のトランジスタのドレイン電流であり、Ｋｐ１は前記一方のトランジスタのトランスコンダクタンスであり、Ｖｔｈ１は前記一方のトランジスタの閾値電圧であり、Ｖｇｓ１は前記一方のトランジスタのゲート・ソース間電圧であり、Ｖｄｓ１は前記一方のトランジスタのドレイン・ソース間電圧であり、θ１は前記一方のトランジスタの移動度変調を表わすパラメータであり、Ｉｄ２は前記他方のトランジスタのドレイン電流であり、Ｋｐ２は前記他方のトランジスタのトランスコンダクタンスであり、Ｖｔｈ２は前記他方のトランジスタの閾値電圧であり、Ｖｇｓ２は前記他方のトランジスタのゲート・ソース間電圧であり、Ｖｄｓ２は前記他方のトランジスタのドレイン・ソース間電圧であり、θ２は前記他方のトランジスタの移動度変調を表わすパラメータであり、Ａ１は前記一方のトランジスタにおいて飽和領域が始まるＶｄｓの値を調整するためのパラメータであり、Ａ２＝（２／（２-Ｙ））(1/(1-Y)）であり、Ｙはパラメータであり、Ｖｔｈ１＞Ｖｔｈ２である。
【請求項４】
ＭＯＳＦＥＴのゲート・ソース間電圧およびドレイン・ソース間電圧対ドレイン電流特性を測定するステップと、
前記測定部による測定結果に基づいて、ＭＯＳＦＥＴの回路モデルの１または複数のパラメータをフィッティングにより求めるステップとを含み、
前記パラメータを求めるステップにおいては、前記回路モデルとして、
ドレイン電流が少なくとも２つのトランジスタのドレイン電流の和で表わされ、
前記一方のトランジスタのドレイン電流が、ゲート・ソース間電圧と閾値電圧との差およびドレイン・ソース間電圧の積と、ドレイン・ソース間電圧の二乗との関数で表わされ、かつ
前記他方のトランジスタのドレイン電流が、ゲート・ソース間電圧と閾値電圧との差およびドレイン・ソース間電圧の積と、ドレイン・ソース間電圧のべき乗およびゲート・ソース間電圧と閾値電圧との差のべき乗の積との関数で表される回路モデルを用いる回路パラメータ抽出方法。
【請求項５】
前記パラメータを求めるステップにおいては、
前記他方のトランジスタの関数における前記２つのべき乗数の和が２であり、前記一方のトランジスタの閾値電圧が前記他方のトランジスタの閾値電圧より大きい回路モデルを用いる、請求項４に記載の回路パラメータ抽出方法。
【請求項６】
前記パラメータを求めるステップにおいては、ドレイン電流が以下の式で表わされる回路モデルを用いる請求項４に記載の回路パラメータ抽出方法。
Ｉｄ＝Ｉｄ１＋Ｉｄ２
Ａ１×（Ｖｇｓ１−Ｖｔｈ１）≧Ｖｄｓ１のとき、
Ｉｄ１＝Ｋｐ１×（（Ｖｇｓ１−Ｖｔｈ１）×Ｖｄｓ１−１／（２×Ａ１）×Ｖｄｓ１2）／（１＋θ１×（Ｖｇｓ１−Ｖｔｈ１））
Ａ２×（Ｖｇｓ２−Ｖｔｈ２）≧Ｖｄｓ２のとき、
Ｉｄ２＝Ｋｐ２×（（Ｖｇｓ２−Ｖｔｈ２）×Ｖｄｓ２−１／２×（Ｖｄｓ２）(2-Y)×（Ｖｇｓ２−Ｖｔｈ２）Y）／（１＋θ２×（Ｖｇｓ２−Ｖｔｈ２））
Ａ１×（Ｖｇｓ１−Ｖｔｈ１）＜Ｖｄｓのとき、
Ｉｄ１＝（（Ｋｐ１×Ａ１）／２）×（Ｖｇｓ１−Ｖｔｈ１）2／（１＋θ１×（Ｖｇｓ１−Ｖｔｈ１））
Ａ２×（Ｖｇｓ２−Ｖｔｈ２）＜Ｖｄｓ２のとき、
Ｉｄ２＝Ｋｐ２×（（Ａ−１／（２×Ａ(2-Y)））×（Ｖｇｓ２−Ｖｔｈ２）2）／（１＋θ２×（Ｖｇｓ２−Ｖｔｈ２））
但し、Ｉｄは前記回路モデルのドレイン電流であり、Ｉｄ１は前記一方のトランジスタのドレイン電流であり、Ｋｐ１は前記一方のトランジスタのトランスコンダクタンスであり、Ｖｔｈ１は前記一方のトランジスタの閾値電圧であり、Ｖｇｓ１は前記一方のトランジスタのゲート・ソース間電圧であり、Ｖｄｓ１は前記一方のトランジスタのドレイン・ソース間電圧であり、θ１は前記一方のトランジスタの移動度変調を表わすパラメータであり、Ｉｄ２は前記他方のトランジスタのドレイン電流であり、Ｋｐ２は前記他方のトランジスタのトランスコンダクタンスであり、Ｖｔｈ２は前記他方のトランジスタの閾値電圧であり、Ｖｇｓ２は前記他方のトランジスタのゲート・ソース間電圧であり、Ｖｄｓ２は前記他方のトランジスタのドレイン・ソース間電圧であり、θ２は前記他方のトランジスタの移動度変調を表わすパラメータであり、Ａ１は前記一方のトランジスタにおいて飽和領域が始まるＶｄｓの値を調整するためのパラメータであり、Ａ２＝（２／（２-Ｙ））(1/(1-Y)）であり、Ｙはパラメータであり、Ｖｔｈ１＞Ｖｔｈ２である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路パラメータ抽出装置および回路パラメータ抽出方法に関し、特に、パワー半導体デバイスの特性シミュレーションを高精度で行なうことを可能とする回路パラメータ抽出装置および回路パラメータ抽出方法に関する。
【背景技術】
【０００２】
半導体デバイスの特性をシミュレーションする半導体デバイス特性シミュレーションに関し、大電力を取り扱う所謂パワー半導体デバイスの特性シミュレーションを高精度で行なうことができる半導体デバイス特性シミュレーション方法、および回路パラメータの抽出方法が検討されている。
【０００３】
電源の制御には、高速のオン・オフ制御が可能な半導体スイッチが使用されている。特に高速動作が求められる場合、スイッチング素子として電界効果トランジスタ（ＦＥＴ）が使用される。このＦＥＴの中でも、その一種であるＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Field  Effect  Transistor）は、汎用の駆動素子として広く用いられている。
【０００４】
回路シミュレーションは、回路シミュレータに組み込まれたデバイスモデルを用いて行われる。回路シミュレータとしては、たとえば、カリフォルニア大学バークレイ校で開発された、能動素子を含む回路の動作検証ができるソフトウェアであるＳＰＩＣＥがあげられる。ここで、デバイスモデルとしては、例えばＢＳＩＭモデルがある（非特許文献１参照）。
【０００５】
ＭＯＳＦＥＴの回路モデルとして一般的に用いられているのは、ドレイン電流と、ドレイン電極およびソース電極間の電圧（以下、ドレイン・ソース間電圧とも称する）と、ゲート電極およびソース電極間の電圧（以下、ゲート・ソース間電圧とも称する）との関係が以下の式で表されるものである。
【０００６】
Ｉｄ＝２×Ｋ×（Ｖｇｓ−Ｖｔｈ−Ｖｄｓ／２）×Ｖｄｓ
上式は、ＮチャネルＭＯＳトランジスタのドレイン電流Ｉｄを示す代表的な式である。また、Ｖｇｓ，Ｖｔｈ，Ｖｄｓはそれぞれ、ゲート・ソース間電圧、閾値電圧、ドレイン・ソース間電圧を示している。
【０００７】
ここで、定数Ｋはチャネル長Ｌとチャネル幅Ｗとから定まり、以下の式で表わされる。
Ｋ＝Ｋｐ×（Ｗ／Ｌ）
ここで、Ｋｐはプロセスおよび素子構造によって定まる定数である。
【０００８】
上式は一般的な特性を表す式であるが、素子構造により依存性が若干異なってくる。そこで、特許文献１では、以下の式を用いてフィッティングを行なっている。
【０００９】
Ｋ＝Ｋ０＋Ｋ１×Ｖｇｓ＋Ｋ２×Ｖｇｓ2＋Ｋ３×Ｖｇｓ3＋Ｋ４×Ｖｇｓ4＋Ｋ５×Ｖｇｓ5＋・・・
【非特許文献１】青木均編著、「ＣＭＯＳモデリング技術  ＳＰＩＣＥ用コンパクトモデルの理論と実線」、丸善株式会社、平成１８年発行
【非特許文献２】西義雄監修、青木均著、「シリコンＦＥＴのモデリング」  アジソン・ウェスレイ・パブリッシャーズ・ジャパン発行
【特許文献１】特開２００７−３２８６８８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ところで、従来のＭＯＳＦＥＴの回路モデルとして用いられている素子構造は平面型と呼ばれるものである。平面型の構造等については非特許文献１に詳しく記載されている。
【００１１】
一方で、パワーデバイスとして用いられるＭＯＳＦＥＴの素子構造は、所謂縦構造である。このため、ドレイン電圧の影響等により、従来モデルでは素子特性を正確に表現することができなかった。
【００１２】
特に、素子の損失低減などの特性を向上する目的として、移動度の改善のためにＰ型領域の上部に追加エピタキシャル層を設ける構造を有するＭＯＳＦＥＴも提案されている。しかしながら、このような構造では、ドレイン電圧が素子特性に与える影響が平面型に比べて非常に複雑となる。このため、従来モデルを用いて回路パラメータを抽出した場合、シミュレーションで得られるＩＶ特性（電流・電圧特性）は実測結果とかなり異なってしまう。そして、スイッチング回路のシミュレーションによってスイッチング時の波形および損失特性を解析しようとした場合、計算精度が不十分となってしまう。
【００１３】
それゆえに、本発明の目的は、半導体デバイスの特性シミュレーションを高精度で行なうことが可能な回路パラメータ抽出装置および回路パラメータ抽出方法を提供することである。
【課題を解決するための手段】
【００１４】
上記課題を解決するために、この発明のある局面に係わる回路パラメータ抽出装置は、ＭＯＳＦＥＴのゲート・ソース間電圧およびドレイン・ソース間電圧対ドレイン電流特性を測定する測定部と、測定部による測定結果に基づいて、ＭＯＳＦＥＴの回路モデルの１または複数のパラメータをフィッティングにより求める演算部とを備え、演算部は、回路モデルとして、ドレイン電流が少なくとも２つのトランジスタのドレイン電流の和で表わされ、一方のトランジスタのドレイン電流が、ゲート・ソース間電圧と閾値電圧との差およびドレイン・ソース間電圧の積と、ドレイン・ソース間電圧の二乗との関数で表わされ、かつ他方のトランジスタのドレイン電流が、ゲート・ソース間電圧と閾値電圧との差およびドレイン・ソース間電圧の積と、ドレイン・ソース間電圧のべき乗およびゲート・ソース間電圧と閾値電圧との差のべき乗の積との関数で表される回路モデルを用いる。
【００１５】
上記課題を解決するために、この発明のある局面に係わる回路パラメータ抽出方法は、ＭＯＳＦＥＴのゲート・ソース間電圧およびドレイン・ソース間電圧対ドレイン電流特性を測定するステップと、測定部による測定結果に基づいて、ＭＯＳＦＥＴの回路モデルの１または複数のパラメータをフィッティングにより求めるステップとを含み、パラメータを求めるステップにおいては、回路モデルとして、ドレイン電流が少なくとも２つのトランジスタのドレイン電流の和で表わされ、一方のトランジスタのドレイン電流が、ゲート・ソース間電圧と閾値電圧との差およびドレイン・ソース間電圧の積と、ドレイン・ソース間電圧の二乗との関数で表わされ、かつ他方のトランジスタのドレイン電流が、ゲート・ソース間電圧と閾値電圧との差およびドレイン・ソース間電圧の積と、ドレイン・ソース間電圧のべき乗およびゲート・ソース間電圧と閾値電圧との差のべき乗の積との関数で表される回路モデルを用いる。
【発明の効果】
【００１６】
本発明によれば、半導体デバイスの特性シミュレーションを高精度で行なうことができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【００１８】
図１は、本発明の実施の形態に係る回路パラメータ抽出装置の構成を示す図である。
図１を参照して、回路パラメータ抽出装置１０１は、測定部３１と、回路モデルパラメータフィッティング演算部３２と、回路モデル保管部３３とを備える。測定部３１は、直流電源１１と、コンデンサ１２と、保護抵抗１３と、ゲート抵抗１４と、スイッチング素子１５と、直流電源１９と、駆動回路２０と、制御部２１と、波形測定部２２とを含む。波形測定部２２は、プローブ１６と、ＣＴ（Current Trans）１７とを含む。なお、ＣＴ１７は、電流プローブであってもよい。
【００１９】
測定部３１において、直流電源１１と、保護抵抗１３と、スイッチング素子１５と、ＭＯＳＦＥＴ１８とが直列に接続されている。コンデンサ１２が直流電源１１と並列に接続されている。
【００２０】
スイッチング素子１５は、たとえばＩＧＢＴモジュールである。ＩＧＢＴモジュールのゲート電極は、ゲート抵抗１４を介して駆動回路２０に接続されている。駆動回路２０はパルス状の電圧波形を発生する。
【００２１】
被測定デバイスであるＭＯＳＦＥＴ１８のゲート電極は、直流電源１９に接続されている。直流電源１１および１９の出力電圧値は、それぞれ制御部２１から与えられる設定値に応じて変更可能である。
【００２２】
測定部３１は、ＭＯＳＦＥＴ１８のＩＶ特性を測定する。波形測定部２２は、プローブ１６によってＭＯＳＦＥＴ１８のドレイン電圧を測定する。また、波形測定部２２は、ＣＴ１７によってＭＯＳＦＥＴ１８のドレイン電流を測定する。
【００２３】
回路モデル保管部３３は、後述するＭＯＳＦＥＴの回路モデルを保存している。
回路モデルパラメータフィッティング演算部３２は、測定部３１による測定結果に基づいて、回路モデル保管部３３が保存しているＭＯＳＦＥＴの回路モデルの１または複数のパラメータをフィッティングにより求める。
【００２４】
図２は、スイッチング素子１５のドレイン電流波形を示す図である。
駆動回路２０は、たとえば２マイクロ秒幅のパルス状電圧をスイッチング素子１５のゲート電極に供給する。このパルス状電圧により、スイッチング素子１５のドレイン電流が２マイクロ秒流れることになる。
【００２５】
すなわち、駆動回路２０からのパルス状電圧の時間幅が長ければ、スイッチング素子１５を通して長時間電流が流れることになる。そうすると、スイッチング素子１５の自己発熱の影響が顕著となるため、スイッチング素子１５のドレイン電流波形がフラットではなくなり、電流値が時間と共に減衰する所謂ドループが発生する。
【００２６】
本発明の実施の形態に係る回路パラメータ抽出装置および回路パラメータ抽出方法では、このような大電流域の自己発熱効果を抑制するために、スイッチング素子１５のゲート電極に印加する電圧のパルス幅を２マイクロ秒としている。このパルス幅は、スイッチング素子１５の自己発熱効果を抑制するために設定されるものであり、スイッチング素子１５のドレイン電流波形をモニタすることにより、ドループの発生しない時間幅まで伸ばすことが可能である。
【００２７】
次に、被測定デバイスであるＭＯＳＦＥＴ１８の構造について図面を用いて詳細に説明する。
【００２８】
図３は、ＭＯＳＦＥＴ１８の断面構造の一例を示す図である。
図３を参照して、ＭＯＳＦＥＴ１８は、ソース電極１と、絶縁層２と、ゲート電極３と、チャネルエピタキシャル層４と、Ｎ＋型領域５と、Ｐ型領域６と、Ｎ型層７と、Ｎ型基板８と、ドレイン電極９とを有する。
【００２９】
ＭＯＳＦＥＴ１８の素子構造は、所謂縦構造である。前述のように、従来のデバイスモデルは、いわゆる平面型のＭＯＳＦＥＴを念頭に置いて開発されたものである。縦構造の場合、破線で示された領域１０におけるドレイン電圧の影響が、従来の平面型モデルとは異なるために、ゲート・ソース間電圧およびドレイン・ソース間電圧対ドレイン電流特性等が平面型モデルとは異なってくる。
【００３０】
特に、図３に示すように、絶縁層２とチャネルエピタキシャル層４との境界近傍である所謂チャネル領域での移動度の改善のために、Ｐ型領域７の上部にチャネルエピタキシャル層４を設ける構造が採用される場合がある。この場合、ドレイン電圧が絶縁層２およびチャネルエピタキシャル層４の境界領域近傍の電界強度に及ぼす影響が非常に複雑になってしまう。このため、従来モデルを用いて回路パラメータを抽出した場合、シミュレーションで得られるＩＶ特性は実測結果とかなり異なってしまう。
【００３１】
図４は、線形領域におけるＩＶ特性の従来モデルによるシミュレーション結果と、実測値とを示す図である。
【００３２】
図４において、実線は測定結果であり、破線はモデル化後のシミュレーション結果である。横軸がゲート・ソース間電圧Ｖｇｓを示しており、縦軸がドレイン電流Ｉｄを示している。
【００３３】
図４では、ＭＯＳＦＥＴの線形領域におけるＩＶ特性を測定した結果を基に従来モデルを用いてパラメータのフィッティングを行ない、モデル化を行なった結果が破線で示されている。
【００３４】
図４に示すように、線形領域においては、従来モデルを用いてパラメータのフィッティングを行なうことにより、実測値と非常に良い一致を得ることは可能である。
【００３５】
図５は、飽和領域におけるＩＶ特性の従来モデルによるシミュレーション結果と、実測値とを示す図である。
【００３６】
図５では、ＭＯＳＦＥＴの飽和領域におけるＩＶ特性を測定した結果を基に従来モデルを用いてパラメータのフィッティングを行ない、モデル化を行なった結果が破線で示されている。
【００３７】
図５に示すように、飽和領域まで従来モデルの適用範囲を拡大した場合、すなわちドレイン電圧Ｖｄｓが大きくなる飽和領域の近傍では、実測値とシミュレーション結果との乖離が非常に大きくなってしまう。
【００３８】
これは、前述のようにドレイン電圧が大きくなると、図３に示す破線領域１０でのドレイン電圧の影響が大きくなり、従来モデルでは特性を正確に表わせなくなるためと考えられる。
【００３９】
通常のＭＯＳＦＥＴの動作領域は線形領域であるため、従来の平面型モデルを用いたとしても、図４に示されるように実際の回路特性を模擬することは可能である。
【００４０】
しかしながら、ＭＯＳＦＥＴを大電力用スイッチング素子として用いる場合には、オン・オフ時、ＭＯＳＦＥＴは飽和領域で動作する。すなわち、従来モデルでは、特に飽和領域での特性を正確に表わすことができないため、スイッチング時の回路特性評価の精度に問題があり、適切な設計をすることができなかった。
【００４１】
本発明の実施の形態に係る回路パラメータ抽出装置および回路パラメータ抽出方法は、このような問題点を改善するための新しい解析モデルを提示するものである。
【００４２】
次に、本発明の実施の形態に係る回路パラメータ抽出装置がＭＯＳＦＥＴの回路パラメータの抽出を行なう方法について説明する。
【００４３】
まず、回路パラメータ抽出装置１０１が用いる回路モデルについて詳細に説明する。
回路パラメータ抽出装置１０１は、ＭＯＳＦＥＴを２つの電流源の組み合わせで表わした回路モデルを用いる。すなわち、２つの電流源（ＭＯＳＦＥＴ）１および２の出力電流（ドレイン電流）をそれぞれＩｄ１およびＩｄ２とすると、この回路モデルのＭＯＳＦＥＴのドレイン電流Ｉｄは、以下のように表わされる。
【００４４】
Ｉｄ＝Ｉｄ１＋Ｉｄ２
ＭＯＳＦＥＴ１の線形領域は、以下の式で表わされる。
【００４５】
Ａ１×（Ｖｇｓ１−Ｖｔｈ１）≧Ｖｄｓ１
但し、Ｖｇｓ１はＭＯＳＦＥＴ１のゲート・ソース間電圧であり、Ｖｄｓ１はＭＯＳＦＥＴ１のドレイン・ソース間電圧であり、Ａ１はＭＯＳＦＥＴ１において飽和領域が始まるＶｄｓ１の値を調整するためのパラメータである。
【００４６】
また、ＭＯＳＦＥＴの飽和領域は、以下の式で表わされる。
Ａ１×（Ｖｇｓ１−Ｖｔｈ１）＜Ｖｄｓ１
上記２つの式は、ｄ（Ｉｄ１）／ｄ（Ｖｄｓ１）＝０から求められる。
【００４７】
ＭＯＳＦＥＴ１において、線形領域におけるドレイン電流Ｉｄ１をＩｄ１Ｌとし、トランスコンダクタンスをＫｐ１とし、移動度変調を表わすパラメータをθ１とすると、Ｉｄ１Ｌは以下の式で表される。
【００４８】
Ｉｄ１Ｌ＝Ｋｐ１×（（Ｖｇｓ１−Ｖｔｈ１）×Ｖｄｓ１−１／（２×Ａ１）×Ｖｄｓ１2）／（１＋θ１×（Ｖｇｓ１−Ｖｔｈ１））
また、飽和領域におけるドレイン電流Ｉｄ１をＩｄ１Ｓとすると、Ｉｄ１Ｓは以下の式で表される。
【００４９】
Ｉｄ１Ｓ＝（（Ｋｐ１×Ａ１）／２）×（Ｖｇｓ１−Ｖｔｈ１）2／（１＋θ１×（Ｖｇｓ１−Ｖｔｈ１））
ここで、Ｖｔｈ１はＭＯＳＦＥＴの閾値電圧である。すなわち、Ｖｇｓ１＜Ｖｔｈ１のとき、Ｉｄ１＝０となる。
【００５０】
このように、Ｉｄ１は従来モデルを殆ど踏襲している。
次に、Ｉｄ２を表わす式について説明する。ＭＯＳＦＥＴ２の線形領域および飽和領域は、それぞれ以下の式で表わされる。
【００５１】
Ａ２×（Ｖｇｓ２−Ｖｔｈ２）≧Ｖｄｓ２
Ａ２×（Ｖｇｓ２−Ｖｔｈ２）＜Ｖｄｓ２
但し、Ｖｇｓ２はＭＯＳＦＥＴ２のゲート・ソース間電圧であり、Ｖｄｓ２はＭＯＳＦＥＴ２のドレイン・ソース間電圧であり、Ａ２はＭＯＳＦＥＴ２において飽和領域が始まるＶｄｓ２の値を調整するためのパラメータである。
【００５２】
上記２つの式は、ｄ（Ｉｄ２）／ｄ（Ｖｄｓ２）＝０から求められる。
ＭＯＳＦＥＴ２において、線形領域におけるドレイン電流Ｉｄ２をＩｄ２Ｌとし、トランスコンダクタンスをＫｐ２とし、移動度変調を表わすパラメータをθ２とすると、Ｉｄ２Ｌは以下の式で表される。
【００５３】
Ｉｄ２Ｌ＝Ｋｐ２×（（Ｖｇｓ２−Ｖｔｈ２）×Ｖｄｓ２−１／２×（Ｖｄｓ２）(2-Y)×（Ｖｇｓ２−Ｖｔｈ２）Y）／（１＋θ２×（Ｖｇｓ２−Ｖｔｈ２））
また、飽和領域におけるドレイン電流Ｉｄ２をＩｄ２Ｓとすると、Ｉｄ２Ｓは以下の式で表される。
【００５４】
Ｉｄ２Ｓ＝Ｋｐ２×（（Ａ−１／（２×Ａ(2-Y)））×（Ｖｇｓ２−Ｖｔｈ２）2）／（１＋θ２×（Ｖｇｓ２−Ｖｔｈ２））
ここで、
Ａ２＝（２／（２-Ｙ））(1/(1-Y)）
であり、Ｙはパラメータである。
【００５５】
また、Ｖｔｈ２はＭＯＳＦＥＴ２の閾値電圧である。すなわち、Ｖｇｓ２＜Ｖｔｈ２のとき、Ｉｄ２＝０となる。
【００５６】
ここで、本発明の実施の形態に係る回路パラメータ抽出装置および回路パラメータ抽出方法では、Ｖｔｈ１およびＶｔｈ２は、以下の関係が成り立つように設定される。
【００５７】
Ｖｔｈ１＞Ｖｔｈ２
なお、上記Ｉｄ１ＳおよびＩｄ２Ｓの式において、チャネル長変調効果は、式の簡単化のために記載していない。
【００５８】
次に、飽和領域におけるドレイン電流Ｉｄ１Ｓの式は、線形領域におけるドレイン電流Ｉｄ１Ｌの式から一義的に求めることができることを説明する。
【００５９】
飽和領域におけるドレイン電流Ｉｄ１Ｓが以下のように表わされると仮定する。
Ｉｄ１Ｓ＝Ｋｐ１×Ｂ１×（Ｖｇｓ１−Ｖｔｈ１）2／（１+θ１×（Ｖｇｓ１−Ｖｔｈ１）)
飽和領域はＶｄｓ依存性がない領域として定義されるため、Ｉｄ１Ｓは（Ｖｇｓ１−Ｖｔｈ１）の関数となる。また、別途測定した結果から、Ｉｄ１Ｓ∝（Ｖｇｓ１−Ｖｔｈ１）2が確認されていることから、上式のように記載することが可能である。
【００６０】
前述した線形領域を表わすＶｄｓ１の不等式および飽和領域を表わすＶｄｓ１の不等式において、式の連続性より、
Ａ１×（Ｖｇｓ１−Ｖｔｈ１）＝Ｖｄｓ１のとき、Ｉｄ１Ｌ＝Ｉｄ１Ｓとなる。
【００６１】
すなわち、
Ｉｄ１Ｌ＝Ｋｐ１×（Ａ１×（Ｖｇｓ１−Ｖｔｈ１）2−１／（２×Ａ１）×Ａ１2×（Ｖｇｓ１−Ｖｔｈ１）2）／（１＋θ１×（Ｖｇｓ１−Ｖｔｈ１））
＝Ｋｐ１×（Ａ１／２×（Ｖｇｓ１−Ｖｔｈ１）2）／（１＋θ１×（Ｖｇｓ１−Ｖｔｈ１））
Ｉｄ１Ｓ＝Ｋｐ１×Ｂ１×（Ｖｇｓ１−Ｖｔｈ１）2／（１＋θ１×（Ｖｇｓ１−Ｖｔｈ１）)
ここで、Ｉｄ１Ｌ＝Ｉｄ１Ｓであるので、Ｂ１＝Ａ１／２となる。
【００６２】
Ｉｄ２に関しても同様に、飽和領域におけるドレイン電流Ｉｄ２Ｓの式は、線形領域におけるドレイン電流Ｉｄ２Ｌの式から一義的に求めることができる。
【００６３】
以上のように、本発明の実施の形態に係る回路パラメータ抽出装置および回路パラメータ抽出方法において、被測定デバイスであるＭＯＳＦＥＴの回路モデルは、以下の式のように２つの電流源（トランジスタ）１および２の出力電流（ドレイン電流）Ｉｄ１およびＩｄ２の和として表わされる。
【００６４】
Ｉｄ＝Ｉｄ１＋Ｉｄ２
そして、電流源１の出力電流Ｉｄ１が、ゲート・ソース間電圧Ｖｇｓ１と閾値電圧Ｖｔｈ１との差およびドレイン・ソース間電圧Ｖｄｓ１の積と、ドレイン・ソース間電圧Ｖｄｓ１の二乗との関数で表わされる。
【００６５】
電流源２の出力電流Ｉｄ２が、ゲート・ソース間電圧Ｖｇｓ２と閾値電圧Ｖｔｈ２との差およびドレイン・ソース間電圧Ｖｄｓ２の積と、ドレイン・ソース間電圧Ｖｄｓ２のべき乗Ａおよびゲート・ソース間電圧Ｖｇｓ２と閾値電圧Ｖｔｈ２との差のべき乗Ｂの積との関数で表される。
【００６６】
そして、べき乗Ａおよびべき乗Ｂのべき乗数の和が２である。
すなわち、Ｉｄ１およびＩｄ２の関数表記は、それぞれ以下のようになる。
【００６７】
Ｉｄ１＝Ｆ１（（Ｖｇｓ１−Ｖｔｈ１）×Ｖｄｓ１，Ｖｄｓ１2）
Ｉｄ２＝Ｆ２（（Ｖｇｓ２−Ｖｔｈ２）×Ｖｄｓ２，（Ｖｇｓ２−Ｖｔｈ２）Y×Ｖｄｓ２(2-Y)）
ここで、Ｖｔｈ１，Ｖｔｈ２はそれぞれ電流源であるトランジスタの閾値電圧を示しており、以下の関係をもつ。
【００６８】
Ｖｔｈ１＞Ｖｔｈ２
なお、べき乗Ａおよびべき乗Ｂのべき乗数の和は２以外であってもよく、Ｙは実数であればよい。
【００６９】
図６は、本発明の実施の形態に係る回路パラメータ抽出装置がＭＯＳＦＥＴの回路パラメータの抽出を行なう際の動作手順を定めたフローチャートである。
【００７０】
図６を参照して、まず、測定部３１は、ＭＯＳＦＥＴ１８のゲート・ソース間電圧およびドレイン・ソース間電圧対ドレイン電流特性を測定する（ステップＳ１）。
【００７１】
次に、回路モデルパラメータフィッティング演算部３２は、測定部３１による測定結果に基づいて、回路モデル保管部３３が保存しているＭＯＳＦＥＴの回路モデルのパラメータであるＶｔｈ１、Ｋｐ１、θ１、Ｖｔｈ２、Ｋｐ２、θ２の初期値を求める（ステップＳ２）。ここで、Ａ１、Ａ２およびＹは予め定められた値であり、たとえば回路モデル保管部３３が保存している。本発明の実施の形態に係る回路パラメータ抽出装置および回路パラメータ抽出方法では、Ｙは２であると仮定している。この初期値の抽出は、たとえば非特許文献２記載の方法を用いることができる。
【００７２】
次に、回路モデルパラメータフィッティング演算部３２は、最適化法によりＶｔｈ１、Ｋｐ１、θ１、Ｖｔｈ２、Ｋｐ２、θ２の最終値を求める（ステップＳ３）。最適化法を用いる場合のＩｄ１に対応する上記各パラメータの初期値およびＩｄ２に対応する上記各パラメータの初期値は、いずれも同じ値を設定する。
【００７３】
ここで、回路モデルパラメータフィッティング演算部３２が行なう最適化法について説明する。回路モデルパラメータフィッティング演算部３２は、たとえば最適化法としてＳＭＰＬＸ法を用いる。
【００７４】
ただし、ＳＭＰＬＸ法による最適化変数ｔと実際の物理パラメータとの関係が以下の式で表わされるように設定する。
【００７５】
物理パラメータ＝Ｘ０×（１＋ｄ（Ｘ０）×ｔａｎｈ（ｔ））
上式では、中心値をＸ０とし、変位幅をｄ（Ｘ０）としている。すなわち、Ｘ０は初期値を示し、ｄ（Ｘ０）は許容されるパラメータの最大変動幅を示している。また、最適化のための変数ｔの範囲は−∞＜ｔ＜∞とする。
【００７６】
この最適化法における最大の繰り返し数は５０回とし、図６に示すフィッティングを実行するためのプログラム終了時、初期値は書き換えられる。
【００７７】
本発明の実施の形態に係る回路パラメータ抽出装置および回路パラメータ抽出方法では、最適化手法としてＳＭＰＬＸ法を用いた。しかしながら、線形計画法であれば他の手法を用いても同様の結果を得ることができる。また、統計的手法（ＧＥ，ＳＥ）などを用いても同様の結果を得ることができる。
【００７８】
図７は、線形領域におけるＩＶ特性の、本発明の実施の形態に係る回路モデルによる初期条件のシミュレーション結果と、実測値とを示す図である。
【００７９】
図７では、ＭＯＳＦＥＴの線形領域におけるＩＶ特性を測定した結果を基に、本発明の実施の形態に係る回路モデルの初期値を用いてモデル化を行なった結果が破線で示されている。
【００８０】
図８は、飽和領域におけるＩＶ特性の、本発明の実施の形態に係る回路モデルによる初期条件のシミュレーション結果と、実測値とを示す図である。
【００８１】
図８では、ＭＯＳＦＥＴの飽和領域におけるＩＶ特性を測定した結果を基に、本発明の実施の形態に係る回路モデルの初期値を用いてモデル化を行なった結果が破線で示されている。
【００８２】
図７および図８を参照して、線形領域および飽和領域のいずれにおいても、初期条件ではシミュレーション結果は実測値とほとんど一致していない。
【００８３】
図９は、線形領域におけるＩＶ特性の、本発明の実施の形態に係る回路モデルによるシミュレーション結果と、実測値とを示す図である。
【００８４】
図９では、ＭＯＳＦＥＴの線形領域におけるＩＶ特性を測定した結果を基に、本発明の実施の形態に係る回路パラメータ抽出装置および回路パラメータ抽出方法による回路モデルを用いてパラメータフィッティングを行ない、モデル化を行なった結果が破線で示されている。
【００８５】
図１０は、飽和領域におけるＩＶ特性の、本発明の実施の形態に係る回路モデルによるシミュレーション結果と、実測値とを示す図である。
【００８６】
図１０では、ＭＯＳＦＥＴの飽和領域におけるＩＶ特性を測定した結果を基に、本発明の実施の形態に係る回路パラメータ抽出装置および回路パラメータ抽出方法による回路モデルを用いてパラメータフィッティングを行ない、モデル化を行なった結果が破線で示されている。
【００８７】
図９および図１０を参照して、線形領域および飽和領域のいずれにおいても、シミュレーション結果は実測値と非常に精度良く一致していることがわかる。
【００８８】
以上のように、本発明の実施の形態に係る回路パラメータ抽出装置および回路パラメータ抽出方法では、デバイスモデルのうちの電流源モデルを、半導体デバイスの出力電流の測定結果に基づくモデルに置き換える。そして、この電流源モデルに置き換えられたデバイスモデルに基づいて半導体デバイスの特性シミュレーションを行なう。このような構成により、実際のデバイスに近いデバイスモデルに基づいて特性シミュレーションを行なうことができる。
【００８９】
前述のように、従来のモデルを用いた回路シミュレーションでは、幅広い領域にわたって良好な精度を実現することが困難であったが、本発明の実施の形態に係る回路パラメータ抽出装置および回路パラメータ抽出方法では、上記のような回路モデルを用いることにより、高精度のモデル化が可能となる。すなわち、従来モデルでは誤差の大きかった飽和領域の精度を向上させることが可能となり、より高精度のシミュレーションが可能となる。そして、高精度のシミュレーションが可能となることにより、パワー半導体デバイスを用いた回路の小型化、超寿命化、低消費電力化および歩留まり向上等の副次的な効果を奏することができる。
【００９０】
また、モデルのパラメータ照合を最適化手法により行なうことにより、自動的にパラメータを抽出することができるため、回路モデルを容易に作成することができる。
【００９１】
また、前述したＩｄ２の式において、べき乗Ａおよびべき乗Ｂのべき乗数の和を２とし、かつＩｄ２の多項式の項数を２とすることにより、フィッティングの際の変数が減ることから、短時間でパラメータの最適化を完了することができる。すなわち、高速のフィッティングが可能となる。
【００９２】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００９３】
【図１】本発明の実施の形態に係る回路パラメータ抽出装置の構成を示す図である。
【図２】スイッチング素子１５のドレイン電流波形を示す図である。
【図３】ＭＯＳＦＥＴ１８の断面構造の一例を示す図である。
【図４】線形領域におけるＩＶ特性の従来モデルによるシミュレーション結果と、実測値とを示す図である。
【図５】飽和領域におけるＩＶ特性の従来モデルによるシミュレーション結果と、実測値とを示す図である。
【図６】本発明の実施の形態に係る回路パラメータ抽出装置がＭＯＳＦＥＴの回路パラメータの抽出を行なう際の動作手順を定めたフローチャートである。
【図７】線形領域におけるＩＶ特性の、本発明の実施の形態に係る回路モデルによる初期条件のシミュレーション結果と、実測値とを示す図である。
【図８】飽和領域におけるＩＶ特性の、本発明の実施の形態に係る回路モデルによる初期条件のシミュレーション結果と、実測値とを示す図である。
【図９】線形領域におけるＩＶ特性の、本発明の実施の形態に係る回路モデルによるシミュレーション結果と、実測値とを示す図である。
【図１０】飽和領域におけるＩＶ特性の、本発明の実施の形態に係る回路モデルによるシミュレーション結果と、実測値とを示す図である。
【符号の説明】
【００９４】
１  ソース電極、２  絶縁層、３  ゲート電極、４  チャネルエピタキシャル層、５  Ｎ＋型領域、６  Ｐ型領域、７  Ｎ型層、８  Ｎ型基板、９  ドレイン電極、１１  直流電源、１２  コンデンサ、１３  保護抵抗、１４  ゲート抵抗、１５  スイッチング素子、１６  プローブ、１７  ＣＴ、１８  ＭＯＳＦＥＴ、１９  直流電源、２０  駆動回路、２１  制御部、２２  波形測定部、３１  測定部、３２  回路モデルパラメータフィッティング演算部、３３  回路モデル保管部、１０１  回路パラメータ抽出装置。
【図１】
2009253218.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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