(57)【要約】【課題】不揮発性メモリを有する半導体装置の信頼性を向上させる。【解決手段】シリコン基板１の主面ｆ１上にゲート絶縁膜ＩＧを隔てて形成された浮遊ゲート電極ＦＧと、浮遊ゲート電極ＦＧを覆うようにして順に形成された、層間絶縁膜１４、ゲッタリング膜Ｇ１、緩衝酸化膜Ｂ１、第１導体配線層１７、層間絶縁膜１９、および、第２導体配線２１を有する不揮発性メモリＮＶＭを備えた半導体装置であって、リンを含む酸化シリコンであるゲッタリング膜Ｇ１は、浮遊ゲート電極ＦＧの上部に開口部ＯＦを有し、ノンドープの酸化シリコンである緩衝酸化膜Ｂ１は層間絶縁膜１４よりも薄く、キャップ膜Ｐ１はゲッタリング膜Ｇ１の開口部ＯＦを平面的に塞ぐようにして配置されている。【選択図】図１５
2009194140.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主面上に規定されたメモリ領域に形成された不揮発性メモリを備え、
前記不揮発性メモリは、
（ａ）前記半導体基板の主面上に、ゲート絶縁膜を隔てて形成された浮遊ゲート電極と、
（ｂ）前記半導体基板の主面および浮遊ゲート電極を覆うようにして形成された第１絶縁膜と、
（ｃ）前記第１絶縁膜の上部に形成された、可動イオンのゲッタリング作用を有する第２絶縁膜と、
（ｄ）前記第２絶縁膜の上部に形成された層間絶縁膜と、
（ｅ）前記第２絶縁膜上であり、前記層間絶縁膜中に配置された第１導体配線および保護膜と、
（ｆ）前記層間絶縁膜上に形成された第２導体配線とを有し、
前記第２絶縁膜は、前記メモリ領域に平面的に重なるようにして形成され、
前記保護膜は、前記浮遊ゲート電極に平面的に重なるようにして、前記層間絶縁膜中に配置され、
前記浮遊ゲート電極に電荷を蓄積することで情報を記憶する記憶素子であることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１絶縁膜は、高密度プラズマを用いた化学気相成長法によって形成された、ノンドープの酸化シリコンを主体とする絶縁膜であることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記第２絶縁膜は、平面的に見て、前記浮遊ゲート電極と重なる領域の一部に開口部を有し、
前記第２絶縁膜の開口部内には、前記第１絶縁膜が形成され、
前記保護膜は、平面的に見て、前記第２絶縁膜の開口部を塞ぐようにして、前記層間絶縁膜中に配置されていることを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記不揮発性メモリは、更に、
（ｇ）ノンドープの酸化シリコンを主体とする絶縁膜である第３絶縁膜を有し、
前記第２絶縁膜は、リンを含む酸化シリコンを主体とする絶縁膜であり、
前記第３絶縁膜は、前記第１導体配線と前記第２絶縁膜とが接触しないようにして、前記第１導体配線と前記第２絶縁膜との間に配置されていることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、
平面的に見て、前記保護膜の幅は、前記浮遊ゲート電極の幅よりも小さく、
前記浮遊ゲート電極は、平面的に見て、少なくとも、前記第２絶縁膜か、前記保護膜のいずれかに覆われていることを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記保護膜は、前記第１導体配線と同様の材質であることを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記保護膜は、前記第１導体配線のいずれかの部分に電気的に接続され、浮遊状態ではないことを特徴とする半導体装置。
【請求項８】
請求項７記載の半導体装置において、
前記第２絶縁膜の厚さは、前記第１絶縁膜の厚さよりも薄いことを特徴とする半導体装置。
【請求項９】
請求項８記載の半導体装置において、
前記第３絶縁膜の厚さは、前記第１絶縁膜の厚さよりも薄いことを特徴とする半導体装置。
【請求項１０】
請求項９記載の半導体装置において、
前記不揮発性メモリは、更に、
（ｈ）ノンドープの酸化シリコンを主体とする絶縁膜である第４絶縁膜と、
（ｉ）窒化シリコンを主体とする絶縁膜である第５絶縁膜とを有し、
前記第４絶縁膜は、前記浮遊ゲート電極を覆うようにして、前記第１絶縁膜の下に配置され、
前記第５絶縁膜は、前記第４絶縁膜および前記半導体基板の主面を覆うようにして、前記第１絶縁膜の直下に配置され、
前記浮遊ゲート電極と前記第５絶縁膜との間には、両者を隔てるようにして前記第４絶縁膜が配置されていることで、互いに接触していないことを特徴とする半導体装置。
【請求項１１】
（ａ）半導体基板の主面上にメモリ領域を規定する工程と、
（ｂ）前記メモリ領域に不揮発性メモリを形成する工程とを有し、
前記（ｂ）工程は、
（ｂ１）前記半導体基板の主面上に、ゲート絶縁膜を隔てて浮遊ゲート電極を形成する工程と、
（ｂ２）前記半導体基板の主面および前記浮遊ゲート電極を覆うようにして、第１絶縁膜を形成する工程と、
（ｂ３）前記第１絶縁膜を覆うようにして、可動イオンのゲッタリング作用を有する第２絶縁膜を形成する工程と、
（ｂ４）前記第２絶縁膜に対して化学的機械的研磨を施すことで、前記第２絶縁膜を薄くする工程と、
（ｂ５）前記半導体基板に熱処理を施すことで、前記（ｂ４）工程の化学的機械的研磨で導入された水分を蒸発させる工程と、
（ｂ６）前記第２絶縁膜の上部に第１導体配線を形成する工程と、
（ｂ７）前記第２絶縁膜の上部に、前記第１導体配線と平面的に重ならないようにして、保護膜を形成する工程と、
（ｂ８）前記第２絶縁膜上に、前記第１導体配線および前記保護膜を覆うようにして、層間絶縁膜を形成する工程と、
（ｂ９）前記層間絶縁膜に対して化学的機械的研磨を施す工程と、
（ｂ１０）前記層間絶縁膜上に、第２導体配線を形成する工程とを有し、
前記（ｂ３）工程では、
前記第２絶縁膜を、前記メモリ領域に平面的に重なるようにして形成し、
前記（ｂ７）工程では、
前記保護膜は、前記浮遊ゲート電極に平面的に重なるようにして形成し、
前記不揮発性メモリは、前記浮遊ゲート電極に電荷を蓄積することで情報を記憶する素子であることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、
前記（ｂ２）工程では、
前記第１絶縁膜として、高密度プラズマを用いた化学気相成長法によって、ノンドープの酸化シリコンを主体とする絶縁膜を形成することを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２記載の半導体装置の製造方法において、
前記（ｂ４）工程では、
前記化学的機械的研磨によって、前記第２絶縁膜における、前記浮遊ゲート電極と平面的に重なる領域の一部に開口部を形成し、
前記（ｂ７）工程では、
平面的に見て、前記第２絶縁膜の開口部を塞ぐようにして配置するように、前記保護膜を形成することを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法において、更に、
（ｂ１１）ノンドープの酸化シリコンを主体とする絶縁膜である第３絶縁膜を形成する工程を有し、
前記（ｂ３）工程では、前記第２絶縁膜として、リンを含む酸化シリコンを主体とする絶縁膜を形成し、
前記（ｂ１１）工程は、前記（ｂ４）工程終了後、前記（ｂ６）工程に至る前に施し、
前記第３絶縁膜は、前記第１導体配線と前記第２絶縁膜とが接触しないように、前記第１導体配線と前記第２絶縁膜との間に配置することを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１４記載の半導体装置の製造方法において、
前記（ｂ７）工程において、前記保護膜は、
平面的に見て、前記保護膜の幅が、前記浮遊ゲート電極の幅よりも小さくなるように形成し、
平面的に見て、少なくとも、前記第２絶縁膜か、前記保護膜のいずれかによって、前記浮遊ゲート電極を覆うようにして、前記第２絶縁膜および前記保護膜を形成することを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１５記載の半導体装置の製造方法において、
前記（ｂ６）、（ｂ７）工程において、
前記保護膜は、前記第１導体配線と同様の材質であり、
前記保護膜と前記第１導体配線とは、同一の工程で形成することを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１６記載の半導体装置の製造方法において、
前記（ｂ７）工程において、
前記保護膜は、前記第１導体配線のいずれかの部分と電気的に接続することで、浮遊状態とならないようにして形成することを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１７記載の半導体装置の製造方法において、
前記（ｂ４）工程では、
前記第２絶縁膜の厚さが、前記第１絶縁膜の厚さよりも薄くなるように、前記第２絶縁膜に対して化学的機械的研磨を施すことを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１８記載の半導体装置の製造方法において、
前記（ｂ１１）工程では、
前記第３絶縁膜の厚さが、前記第１絶縁膜の厚さよりも薄くなるように、前記第３絶縁膜を形成することを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１９記載の半導体装置の製造方法において、更に、
（ｂ１２）前記（ｂ１）工程後、前記（ｂ２）工程に至る前に、前記浮遊ゲート電極を覆うようにして、ノンドープの酸化シリコンを主体とする絶縁膜である第４絶縁膜を形成する工程と、
（ｂ１３）前記（ｂ１２）工程後、前記（ｂ２）工程に至る前に、前記第４絶縁膜および前記半導体基板の主面を覆うようにして、窒化シリコンを主体とする絶縁膜である第５絶縁膜を形成する工程とを有し、
前記浮遊ゲート電極と前記第５絶縁膜との間に、両者を隔てるようにして前記第４絶縁膜を配置することで、互いに接触させないようにして形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置技術に関し、特に、不揮発性メモリを有する半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
表示用素子として広く実用化されている液晶ディスプレイ（liquid crystal display：ＬＣＤ）などは、更なる高詳細化、長寿命化などに向けて開発が進められている。ＬＣＤの動作制御には、ＬＣＤ駆動用集積回路（ドライバＩＣ（integrated circuit）、又は、単にドライバ）と称される半導体装置が用いられる。
【０００３】
ＬＣＤドライバの諧調特性を調節する不揮発性メモリは、ＬＣＤドライバと同時に同一の半導体チップ上に形成され、特性の均質性の観点から、なるべく容易な製造工程で形成されることが望ましい。例えば、国際公開ＷＯ２００５／１０１５１９号パンフレット（特許文献１）には、浮遊状態（又は、フローティング状態）にある単層のポリシリコン（又は、多結晶シリコン）ゲート電極に、電荷担体（又は、キャリア）を蓄積することで情報を保持する不揮発性メモリに関する技術が開示されている。
【０００４】
単層の電荷蓄積層により構成される不揮発性メモリは、その製造工程が比較的容易であり、ＬＣＤドライバを形成する工程をそのまま利用して製造することができる。製造工程が容易であることは、半導体装置の製造歩留まりの向上や、製品の信頼性の向上に対して有効である。
【０００５】
また、例えば特開２０００−５８５３１号公報（特許文献２）には、高密度プラズマ（high density plasma：ＨＤＰ）を用いた化学気相成長（chemical vapor deposition：ＣＶＤ）法により形成した酸化シリコン膜と、ＰＳＧ（phospho silicate glass）膜とを適用し、適宜、化学的機械的研磨（chemical mechanical polishing：ＣＭＰ）を施し、平坦で埋め込み性の良い層間絶縁膜を、低温で形成し得る技術などが開示されている。
【０００６】
また、例えば特開２００２−１１０６６６号公報（特許文献３）には、上記に加えて、ＴＥＯＳ（tetra ethyl ortho silicate）を原材料としたＣＶＤ法により形成した酸化シリコン膜を、層間絶縁膜に適用することで、より高品質な層間絶縁膜を形成し得る技術などが開示されている。
【０００７】
また、例えば、特開２００５−１４２５６０号公報（特許文献４）には、上記に加えて、ＰＥＯＸ（plasma enhanced oxide）膜を層間絶縁膜に適用し、単層の電荷蓄積層を有する不揮発性メモリのデータリテンション特性を向上し得る技術などが開示されている。
【０００８】
また、例えば、特開平４−２１２４７１号公報（特許文献５）には、単層の電荷蓄積層を有する不揮発性メモリにおいて、蓄積層の上部を導体膜でカバーすることで、データの保持特性を向上させ得る技術などが開示されている。
【特許文献１】国際公開ＷＯ２００５／１０１５１９号パンフレット
【特許文献２】特開２０００−５８５３１号公報
【特許文献３】特開２００２−１１０６６６号公報
【特許文献４】特開２００５−１４２５６０号公報
【特許文献５】特開平４−２１２４７１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明者らの検討によれば、ＬＣＤドライバに対しては、所望の画像、動画などを高画質で表示するために、画素への電位差を高精度に制御し得る、直線性の高い諧調特性が要求される。一方、量産過程を経て生産されたＬＣＤドライバにおいては、構成するトランジスタの特性にばらつきが生じるため、諧調特性の均質性が低下してしまう。上記のように高精度の諧調特性が要求されるようなＬＣＤドライバにおいては、このようなトランジスタのばらつきは、特に顕著な問題となる。
【００１０】
これに対し、本発明者らが検討したＬＣＤドライバでは、製造後にトリミングと称される諧調特性の調整が施され、最適な状態で出荷される。これには、トリマーと称される外付けの可変抵抗などで、諧調のずれている箇所を適正化するのが一般的であった。
【００１１】
一方、本発明者らの検討によれば、近年のＬＣＤの需要動向として、移動通信端末などへの搭載が急速に増加していることなどから、ＬＣＤドライバ自体の小型チップ化、低コスト生産化の要求などがなされている。従って、本発明者らは、上記のトリミング機能を、ＬＣＤドライバの半導体チップ内に予め備え、製造段階で諧調特性を調整し、出荷する技術を検討した。
【００１２】
ここでは、諧調特性の調整に関する情報を記憶し、出荷後の電源印加の無い状態でもその情報を保持し続けるような不揮発性メモリが望ましい。即ち、比較的小容量であっても、信頼性の高い不揮発性メモリ（または、電気ヒューズ）が必要となる。そこで本発明者らは、上記のような特性が要求される不揮発性メモリとして、上記特許文献１の、単層ポリシリコンゲート電極を電荷蓄積層として備える不揮発性メモリの導入を検討した。
【００１３】
通常の不揮発性メモリに比べ、単層の電荷蓄積層を有する不揮発性メモリは、１セルの占有面積が広い。一方、情報を蓄積する領域が単層であることから、製造工程が比較的容易であり、信頼性が比較的高い。そして、このような特性が、比較的小容量であっても、信頼性の高い不揮発性メモリとして適しているという着想に至った。実際に、本発明者らの検証では、ＬＣＤドライバと同一の半導体チップ上に、上記の単層ポリシリコンゲート型不揮発性メモリを形成することができ、所望の特性を再現性良く得られた。
【００１４】
しかしながら、本発明者らの更なる検討によって、このような単層ポリシリコンゲート型不揮発性メモリを備えるＬＣＤドライバを量産するに際し、以下に示す課題が明らかとなった。
【００１５】
一般的に、不揮発性メモリの特性を示す重要なパラメータの一つとして、データ保持（リテンション）特性がある。これは、不揮発性メモリにおけるデータの保持状態を、経過時間に対してどれだけ維持できるかを示す指標である。通常、任意の不揮発性メモリにデータが書き込まれた状態であるか否かは、当該メモリの閾値電圧で判断する。従って、上記のリテンション特性は、メモリの閾値電圧における、経過時間に対する変動によって示される。
【００１６】
そして、上記の単層ポリシリコンゲート型不揮発性メモリの量産に際し、期待されたリテンション特性が得られないメモリが多くなることが、本発明者らの更なる検討で明らかになった。結果として、不揮発性メモリを備える半導体装置の信頼性が低下してしまうという課題が生じている。
【００１７】
そこで、本発明の目的は、不揮発性メモリを有する半導体装置の信頼性を向上させる技術を提供することにある。
【００１８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１９】
本願においては、複数の発明が開示されるが、そのうちの一実施例の概要を簡単に説明すれば以下の通りである。
【００２０】
半導体基板の主面上にゲート絶縁膜を隔てて形成された浮遊ゲート電極と、浮遊ゲート電極を覆うようにして順に形成された、第１絶縁膜、第２絶縁膜、第３絶縁膜、第１導体配線、層間絶縁膜、および、第２導体配線を有する不揮発性メモリを備えた半導体装置であって、リンを含む酸化シリコンである第２絶縁膜は、浮遊ゲート電極の上部に開口部を有し、ノンドープの酸化シリコンである第３絶縁膜は第１絶縁膜よりも薄く、保護膜は第２絶縁膜の開口部を平面的に塞ぐようにして配置されている。
【発明の効果】
【００２１】
本願において開示される複数の発明のうち、上記一実施例により得られる効果を代表して簡単に説明すれば以下のとおりである。
【００２２】
即ち、不揮発性メモリを有する半導体装置の信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００２３】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２４】
（実施の形態）
まず、ＬＣＤドライバを有する半導体装置に備える不揮発性メモリにおいて、本発明者らが検討した不揮発性メモリの構成、および、その特性に見出された課題について、詳しく説明する。
【００２５】
図１は、本発明者らが検討した不揮発性メモリＮＶＭａの平面図を示したものである。図１においては、便宜上、絶縁膜などを省略して示している。また、図２は、図１のａ−ａ線、ｂ−ｂ線、および、ｃ−ｃ線の各矢印に沿った方向に見た断面図を示したものである。以下、図１、図２を用いて説明する不揮発性メモリＮＶＭａの構成、および、動作仕様は、特筆しない限り、本発明の実施の形態として図１５以降を用いて説明する不揮発性メモリと同様である。
【００２６】
半導体チップを構成するシリコン基板（半導体基板）１は、例えばｐ型のシリコン（Ｓｉ）単結晶により形成されている。ｐ型とは、例えばＩＶ族の元素からなるシリコンなどにおいて、ホウ素（Ｂ）などのＩＩＩ族の元素をＶ族の元素よりも多く含有した状態であり、多数キャリアが正孔（ホール）であるような半導体材料の導電型を表す。以下、ｐ型の導電型に関しては同様である。このようなシリコン基板１上に、種々の素子が形成される。ここでは、シリコン基板１の主面ｆ１上に規定されたメモリ領域に、不揮発性メモリＮＶＭａが形成されている。
【００２７】
また、シリコン基板１の主面ｆ１には分離部２が形成されている。この分離部２は、浅い溝に酸化シリコンなどの絶縁膜を埋め込んだ、所謂ＳＴＩ（shallow trench isolation）構造の分離部２である。分離部２によって主面ｆ１に規定される活性領域（アクティブ領域）に、種々の素子が形成されている。
【００２８】
シリコン基板１には、その主面ｆ１から所望の深さに渡って、ｎ型の半導体領域である埋め込みｎウェル３が形成されている。ｎ型とは、例えばＩＶ族の元素からなるシリコンなどにおいて、リン（Ｐ）やヒ素（Ａｓ）などのＶ族の元素をＩＩＩ族の元素よりも多く含有した状態であり、多数キャリアが電子であるような半導体材料の導電型を表す。以下、ｎ型の導電型に関しては同様である。
【００２９】
埋め込みｎウェル３には、３つのｐ型の半導体領域である素子用ｐウェル４が形成されている。これらを、図１の上から順に、第１素子用ｐウェル４ａ、第２素子用ｐウェル４ｂ、第３素子用ｐウェル４ｃと記述する。素子用ｐウェル４と記述するときは、これらをまとめて呼称するときである。これら３つの素子用ｐウェル４は、分離用ｎウェル５により、互いに分離された状態で配置されている。更に、素子用ｐウェル４は第１方向ｘに延在するように配置されている。更に、各素子用ｐウェル４ａ，４ｂ，４ｃは、第１方向ｘに交差する第２方向ｙにおいて、互いに距離を隔てて配置されている。
【００３０】
シリコン基板１の主面ｆ１には、ゲート絶縁膜ＩＧを隔てて、浮遊ゲート電極ＦＧが形成されている。ゲート絶縁膜ＩＧは酸化シリコンからなる絶縁膜であり、浮遊ゲート電極ＦＧはポリシリコンからなる導体膜である。浮遊ゲート電極ＦＧは、シリコン基板１の主面ｆ１を正面に見て、素子用ｐウェル４に平面的に重なるようにして、かつ、３つの素子用ｐウェル４に平面的に跨るように、第２方向ｙに延在して配置されている。
【００３１】
浮遊ゲート電極ＦＧの側壁には、酸化シリコンからなるサイドウォールスペーサ６が形成されている。また、浮遊ゲート電極ＦＧおよびサイドウォールスペーサ６を一体的に覆うようにして、酸化シリコンからなる保護絶縁膜７が形成されている。上記のように、浮遊ゲート電極ＦＧは、下部をゲート絶縁膜ＩＧに覆われ、側部をサイドウォールスペーサに覆われ、上部を保護絶縁膜７に覆われている。従って、浮遊ゲート絶縁膜ＦＧは、これら絶縁膜によって覆われた状態で、他のいかなる部分にも電気的に接続されていない、所謂フローティング状態となるようにして、配置されている。このようなフローティング状態にある単層の浮遊ゲート電極ＦＧは、データを保持する役割を担う。
【００３２】
このような単層の浮遊ゲート電極ＦＧを共有するようにして、不揮発性メモリＮＶＭａを構成する各素子が、素子用ｐウェル４に形成されている。以下では、各素子用ｐウェル４に形成された素子の構成に関して、個別に詳しく説明する。
【００３３】
第１素子用ｐウェル４ａには、書き込み／消去用素子Ｄ１が形成されている。書き込み／消去用素子Ｄ１は、第１素子用ｐウェル４ａに平面的に重なる部分の浮遊ゲート電極ＦＧおよびゲート絶縁膜ＩＧと、第１素子用ｐウェル４ａとからなるＭＩＳ（metal insulator semiconductor）構造を、基本構成として有している。その他、以下に示す構成要素を有する。
【００３４】
第１素子用ｐウェル４ａにおける主面ｆ１には、ウェル給電機構が形成されている。即ち、浮遊ゲート電極ＦＧのいずれか一方の側方下部に、ｐ型の半導体領域であるｐウェル給電領域８ａが形成されている。そして、ｐウェル給電領域８ａに電気的に接続するようにして、かつ、サイドウォールスペーサ６の下部に配置するようにして、ｐ型の半導体領域であるｐ型エクステンション領域８ｂが形成されている。これらに通電することによって、第１素子用ｐウェル４ａに給電することができる。第１素子用ｐ型ウェル４ａ、ｐ型エクステンション領域８ｂ、ｐウェル給電領域８ａの順に、ｐ型不純物濃度が高くなる。
【００３５】
また、第１素子用ｐウェル４ｂにおける主面ｆ１には、キャリア供給機構が形成されている。即ち、浮遊ゲート電極ＦＧの側方下部のうち、上記のウェル給電機構が形成されていない方に、ｎ型の半導体領域であるｎ型ソース領域９ａが形成されている。そして、ｎ型ソース領域９ａに電気的に接続するようにして、かつ、サイドウォールスペーサ６の下部に配置するようにして、ｎ型の半導体領域であるｎ型エクステンション領域９ｂが形成されている。これらに通電することによって、ｎ型の多数キャリアである電子を供給することができる。ｎ型ソース領域９ａのｎ型不純物濃度は、ｎ型エクステンション領域９ｂのｎ型不純物濃度よりも高い。
【００３６】
第２素子用ｐウェル４ｂには、読み出し用素子Ｄ２と選択用トランジスタＱ１とが形成されている。まず、読み出し用素子Ｄ２の構成を詳しく説明する。読み出し用素子Ｄ２は、第２素子用ｐウェル４ｂに平面的に重なる部分の浮遊ゲート電極ＦＧおよびゲート絶縁膜ＩＧと、第２素子用ｐウェル４ｂとからなるＭＩＳ構造を基本構成として有している。
【００３７】
その他、第２素子用ｐウェル４ｂの主面ｆ１であり、浮遊ゲート電極ＦＧの側方下部に形成された、ｎ型の半導体領域であるｎ型ソース／ドレイン領域１０ａを有する。更に、ｎ型ソース／ドレイン領域１０ａに電気的に接続するようにして、かつ、サイドウォールスペーサ６の下部に配置するようにして形成された、ｎ型の半導体領域であるｎ型エクステンション領域１０ｂを有する。ｎ型ソース／ドレイン領域１０ａのｎ型不純物濃度は、ｎ型エクステンション領域１０ｂのｎ型不純物濃度よりも高い。
【００３８】
以上のように、読み出し用素子Ｄ２とは、上記のＭＩＳ構造に加えてｎ型のソース／ドレイン機構を有する、所謂ｎチャネル型のＭＩＳ型電界効果トランジスタ（以下、単にｎ型ＭＩＳトランジスタ）と見ることもできる。
【００３９】
次に、第２素子用ｐウェル４ｂ内に形成された選択用トランジスタＱ１の構成を詳しく説明する。選択用トランジスタＱ１は、シリコン基板１の主面ｆ１において、選択用ゲート絶縁膜１１を隔てて形成された選択用ゲート電極１２を有する。選択用ゲート絶縁膜１１および選択用ゲート電極１２は、第２素子用ｐウェル４ｂの一部に平面的に重なるように、かつ、浮遊ゲート電極ＦＧに沿うようにして形成されている。選択用ゲート絶縁膜１１は酸化シリコンからなる絶縁膜であり、選択用ゲート電極１２はポリシリコンからなる導体膜である。このように、選択用トランジスタＱ１は、選択用ゲート電極１２、選択用ゲート絶縁膜１１、および、第２素子用ｐウェル４ｂからなるＭＩＳ構造を、基本構成として有している。
【００４０】
なお、選択用ゲート電極１２は、フローティング状態ではなく、後に示す給電機構により電位バイアスされる構造を有している。また、選択用ゲート電極１２の側壁には、浮遊ゲート電極ＦＧと同様のサイドウォールスペーサ６が形成されている。
【００４１】
その他、第２素子用ｐウェル４ｂの主面ｆ１であり、選択用ゲート電極１２の側方下部に形成された、ｎ型の半導体領域であるｎ型ソース／ドレイン領域１０ａを有する。これは、上記の読み出し用素子Ｄ２が有するｎ型ソース／ドレイン領域１０ａと同様であり、更に同様のｎ型エクステンション領域１０ｂを有する。
【００４２】
第２素子用ｐウェル４ｂ上において、読み出し用素子Ｄ２の浮遊ゲート電極ＦＧと、選択用トランジスタＱ１の選択用ゲート電極１２とは、互いに沿って形成されている。従って、それぞれの側方下部に位置し、同様の構成を有するｎ型ソース／ドレイン領域１０ａは、共有していても良い。不揮発性メモリＮＶＭａのセル面積を小さくできることから、共有できる部分を共有させが構造とする方が、より好ましい。
【００４３】
以上のように、選択用トランジスタＱ１は、上記のＭＩＳ構造に加えて、ｎ型ソース／ドレイン領域１０ａを有するｎ型ＭＩＳトランジスタである。
【００４４】
また、第２素子用ｐウェル４ｂにおける主面ｆ１には、上記第１素子用ｐウェル４ａと同様の構成のｐウェル給電領域８ａを有する。第２素子用ｐウェル４ｂ内において、ｐウェル給電領域８ａと、読み出し用素子Ｄ１および選択用トランジスタＱ１とは、分離部２によって、隔離されるようにして形成されている。
【００４５】
第３素子用ｐウェル４ｃには、容量用素子Ｄ３が形成されている。容量用素子Ｄ３は、第３素子用ｐウェル４ｃに平面的に重なる部分の浮遊ゲート電極ＦＧおよびゲート絶縁膜ＩＧと、第３素子用ｐウェル４ｃとからなるＭＩＳ構造を、基本構成として有している。ここで、第３素子用ｐウェル４ｃを平面的に覆う部分の浮遊ゲート電極ＦＧにおいては、その第１方向ｘの長さが、他の２つの素子用ｐウェル４ａ，４ｂを平面的に覆う部分の浮遊ゲート電極ＦＧの長さよりも長い。これにより、容量用素子Ｄ３を構成するＭＩＳ構造の浮遊ゲート電極ＦＧの面積は、他の素子（書き込み／消去用素子Ｄ１、読み出し用素子Ｄ２）の同面積よりも大きくなっている。
【００４６】
その他、上記第１素子用ｐウェル４ａの書き込み／消去用素子Ｄ１と同様の、ウェル給電機構およびキャリア供給機構を有する。即ち、容量用素子Ｄ３は、ウェル給電機構としてｐウェル給電領域８ａとｐ型エクステンション領域８ｂとを有し、キャリア供給機構としてｎ型ソース領域９ａとｎ型エクステンション領域９ｂとを有する。
【００４７】
以上のように、不揮発性メモリＮＶＭａは、書き込み／消去用素子Ｄ１、読み出し用素子Ｄ２、選択用トランジスタＱ１、および、容量用素子Ｄ３により構成されている。このうち、書き込み／消去用素子Ｄ１、読み出し用素子Ｄ２、および、容量用素子Ｄ３は、同一の浮遊ゲート電極ＦＧを共有している。従って、後に説明するメモリ動作においても、上記の浮遊ゲート電極ＦＧは、常にフローティング状態である。
【００４８】
シリコン基板１の主面ｆ１には、上記の構成を覆うようにして、保護窒化膜１３と層間絶縁膜１４とが順に形成されている。保護窒化膜１３は窒化シリコンからなる絶縁膜であり、層間絶縁膜１４は酸化シリコンからなる絶縁膜であるとする。層間絶縁膜１４は、シリコン基板１の主面ｆ１の各要素に対して電気的な接続を取る複数のコンタクトプラグ１５を、互いに絶縁するための構成である。保護窒化膜１３は、コンタクトプラグ１５を形成する異方性エッチングの工程において、所謂ＳＡＣ（self align contact）工程のための、エッチングストップ層として適用する絶縁膜である。コンタクトプラグ１５は、タングステン（Ｗ）などからなる導電体であるとする。コンタクトプラグ１５は、層間絶縁膜１４との界面に、バリア膜として、例えば窒化チタン（ＴｉＮ）などを有していても良い。
【００４９】
コンタクトプラグ１５は、ｐウェル給電領域８ａ、ｎ型ソース領域９ａ、および、ｎ型ソース／ドレイン領域１０ａに対して電気的に接続するようにして、形成されている。その際、コンタクトプラグ１５とオーミックに接続されるように、各領域８ａ，９ａ，１０ａの表面には、抵抗値の低いシリサイド層１６が形成されている。シリサイド層１６は、コバルトシリサイドからなる導電体であるとする。なお、上記と同様のコンタクトプラグ１５、および、シリサイド層１６は、選択用トランジスタＱ１の選択用ゲート電極１２においても形成されている。
【００５０】
後に説明する不揮発性メモリＮＶＭａの動作によって、上記の各コンタクトプラグ１５への給電方法が変わる。そのため、層間絶縁膜１４上には、各コンタクトプラグ１５に電気的に接続するようにして、第１導体配線１７が形成されている。
【００５１】
第１導体配線１７は、電気伝導の主経路となる配線金属１７ａの上下を、バリア金属１７ｂで挟んだ３層構造となっている。バリア金属１７ｂは、配線金属１７ａと層間絶縁膜１４などとの化学反応を抑制するために形成する。配線金属１７ａは例えばアルミニウム（Ａｌ）やタングステンなどからなる導電体であり、バリア金属１７ｂは例えば窒化チタンなどからなる導電体である。第１導体配線１７の上部には、不揮発性メモリＮＶＭａに対して所望の給電を施すために、同様のプラグと配線からなる多層の配線層が形成されている（図示しない）。
【００５２】
また、各素子用ｐウェル４を分離する分離用ｎウェル５に対しても、給電機構が備えられている。即ち、分離用ｎウェル５における主面ｆ１には、これよりもｎ型不純物濃度の高い半導体領域であるｎウェル給電領域１８が形成されている。そして、ｎウェル給電領域１８の表面には、ｐウェル給電領域８ａなどと同様のシリサイド層が形成され（図示しない）、コンタクトプラグ１５および配線（図示しない）により、給電することができるようになっている。
【００５３】
以上が、本発明者らが検討した不揮発性メモリＮＶＭａの詳細な構造である。ここで、本発明の実施の形態として図１５以降を用いて説明する不揮発性メモリにおいても、特筆する箇所以外は、以下で説明する本発明者らが検討した不揮発性メモリＮＶＭａと同様の構成、および、動作原理である。以下では、不揮発性メモリＮＶＭａのメモリ動作について詳しく説明する。
【００５４】
第１素子用ｐウェル４ａにおいては、ｐウェル給電領域８ａとｎ型ソース領域９ａとに対して、同時に同一の動作部電圧Ｖｐが印加される。また、第２素子用ｐウェル４ｂにおいては、ｐウェル給電領域８ａに対して第２ｐウェル電圧Ｖｍが印加され、読み出し用素子Ｄ２のｎ型ソース／ドレイン領域１０ａに対してソース電圧Ｖｓが印加され、選択用トランジスタＱ１のｎ型ソース／ドレイン領域１０ａに対してドレイン電圧Ｖｄが印加される。また。第３素子用ｐウェル４ｃにおいては、ｐウェル給電領域８ａとｎ型ソース領域９ａとに対して、同時に同一の容量部電圧Ｖｃが印加される。
【００５５】
第１に、書き込み動作を説明する。容量部電圧Ｖｃを＋９Ｖとすることで、第３素子用ｐウェル４ｃに＋９Ｖの電圧を印加する。ここで、容量用素子Ｄ３において、第３素子用ｐウェル４ｃが＋９Ｖにバイアスされると、ゲート絶縁膜ＩＧを隔てて対置している浮遊ゲート電極ＦＧは−９Ｖに相当する電荷を蓄える。即ち、浮遊ゲート電極ＦＧの容量用素子Ｄ３部に電子が蓄積される。
【００５６】
このとき、浮遊ゲート電極ＦＧはフローティング状態であることから、上記のように電子が偏在する場合、その他の部分では中性状態に比べて電子が少なくなる。即ち、初期状態の浮遊ゲート電極ＦＧが電荷中性であれば、第３素子用ｐウェル４ｃを覆う領域以外では、＋９Ｖに相当する電荷が蓄えられていることになる。言い換えれば、例えば書き込み／消去用素子Ｄ１を構成する部分（第１素子用ｐウェル４ａを覆う部分）の浮遊ゲート電極ＦＧは、＋９Ｖにバイアスされたことになる。この浮遊ゲート電極ＦＧに印加された＋９Ｖのバイアスによって、ゲート絶縁膜ＩＧ直下の第１素子用ｐウェル４ａに電界が生じる。そして、ｐ型の第１素子用ｐウェル４ａにおけるゲート絶縁膜ＩＧとの界面に、所謂反転領域が生じ、少数キャリアである電子が蓄積する。
【００５７】
上記の電位状態に加え、更に、動作部電圧Ｖｐを−９Ｖとすることで、第１素子用ｐウェル４ａに−９Ｖの電圧を印加する。従って、第１素子用ｐウェル４ａと浮遊ゲート電極ＦＧとの間には、ゲート絶縁膜ＩＧを介して、１８Ｖに相当する電圧が印加された状態となる。そして、この様な高い電位差によって、反転領域に生じた電子がＦＮ（Fowler Nordheim）トンネリングによってゲート絶縁膜ＩＧを越えて、浮遊ゲート電極ＦＧに注入される。
【００５８】
なお、動作部電圧Ｖｐを−９Ｖとすることで、反転領域には、第１素子用ｐウェルのｎ型エクステンション領域９ｂを介して電子が供給される。従って、ＦＮトンネリングに際しても反転領域の電子は枯渇せず、常に潤沢な状態となっている。
【００５９】
以上のようにして、浮遊ゲート電極ＦＧに電子が注入されて負に帯電する。そして、浮遊ゲート電極ＦＧはフローティング状態にあるので、その後、特定の電圧状態（消去状態）とならない限り、負の帯電状態を維持し続ける。これが、不揮発性メモリＮＶＭａにおけるデータ書き込み状態である。
【００６０】
第２に、読み出し動作を説明する。ここでは、考慮する不揮発性メモリＮＶＭａの選択用トランジスタＱ１はオン状態であるとする。これは、当該セルが読み出しの対象として選択されていることに相当する。まず、容量部電圧Ｖｃを＋３Ｖとする。この場合、上記の書き込み動作で説明した状態と同様に、第３素子用ｐウェル４ｃを覆う部分の浮遊ゲート電極ＦＧに、−３Ｖに相当する電子の蓄積が起こる。そして、フローティング状態にある浮遊ゲート電極ＦＧでは、電荷中性条件を保つために、蓄積電荷に偏りを生じることになる。このとき、上記の書き込み動作の履歴によって、浮遊ゲート電極ＦＧの電荷の偏りにおいて、以下のような差異が生じる。
【００６１】
当該不揮発性メモリＮＶＭａは書き込み動作を受けておらず、浮遊ゲート電極ＦＧは帯電してない場合、容量用素子Ｄ３部以外の、例えば、読み出し用素子Ｄ２部の浮遊ゲート電極ＦＧは＋３Ｖに帯電する。一方、書き込みを受け、浮遊ゲート電極ＦＧが負に帯電していた場合、電荷保存のために、読み出し用素子Ｄ２部の浮遊ゲート電極ＦＧの電位は＋３Ｖよりも低い電位に帯電する。即ち、ｎ型ＭＩＳトランジスタである読み出し用素子Ｄ２にしてみれば、書き込み動作の履歴によって、オン状態となる閾値電圧が変化したことになる。より具体的には、書き込み動作を受けていない場合は、読み出し用素子Ｄ２の浮遊ゲート電極ＦＧは既に＋３Ｖに帯電しているため、低閾値電圧となる。反対に、書き込み動作を受けている場合は、高閾値電圧となる。
【００６２】
この状態で、ソース電圧Ｖｓとドレイン電圧Ｖｄとの間に適当なバイアスを印加し、得られるドレイン電流値から、読み出し用素子Ｄ２の閾値電圧値の高低を判別する。これにより、当該不揮発性メモリＮＶＭａが書き込み状態であったか否かの読み出し動作を行うことができる。
【００６３】
第３に、消去動作を説明する。ここでは、上記で説明した書き込み動作を実行する電圧印加条件を、逆の条件とすることで、電子の挙動を全て逆にする。即ち、書き込み動作により、書き込み／消去用素子Ｄ１の浮遊ゲート電極ＦＧに蓄積された電子を、ＦＮトンネリングにより、第１素子用ｐウェル４ａに放出させる。これにより、浮遊ゲート電極ＦＧには電荷の蓄積が無く、消去状態とすることができる。
【００６４】
実際の不揮発性メモリでは、上記のような不揮発性メモリＮＶＭａを多数配列させて用いる。図３に示すように、不揮発性メモリＮＶＭａをアレイ状に配列する場合、同様の機能を有する素子用ｐウェル（例えば、第１素子用ｐウェル４ａなど）を共有させ、また、浮遊ゲート電極ＦＧを入れ子状にして配置しても良い。半導体チップ全体の小型化、小面積化、または、不揮発性メモリの大容量化を実現し得る技術として、図３のような配置にすることが、より好ましい。
【００６５】
以上、本発明者らが検討した不揮発性メモリＮＶＭａの構成および動作仕様を詳細に説明した。そして、本発明者らは、実際に不揮発性メモリＮＶＭａをＬＣＤドライバとともに半導体チップ上に形成し、データの書き込み、読み出し、消去動作が可能であることを検証した。しかしながら、本発明者の更なる検討によって、このような不揮発性メモリＮＶＭａを備えた半導体装置の量産に際し、そのリテンション特性において、データの保持時間が所望の時間よりも短い素子が形成されるという課題が見出された。
【００６６】
以下では、図４、図５を用いて、本発明者らが見出した課題の詳細を説明する。不揮発性メモリＮＶＭａの書き込み状態において、電荷を蓄積するのは浮遊ゲート電極ＦＧである。従って、本発明者らは、その浮遊ゲート電極ＦＧの周辺の荷電状態を詳細に検証した。図４には、浮遊ゲート電極ＦＧの断面として、上記図１のａ−ａ線において、矢印に沿って見た要部断面の説明図を、代表して示す。即ち、図４に示すのは、不揮発性メモリＮＶＭａが有する書き込み／消去用素子Ｄ１の断面図である。図５は、浮遊ゲート電極ＦＧの荷電状態を示す説明図である。
【００６７】
本発明者らの検討によれば、層間絶縁膜１４として、ＨＤＰを用いたＣＶＤ法により形成した酸化シリコン膜（以下、ＨＤＰ膜と記述）を適用した場合に、リテンション特性の劣化が顕著に現れることが分かった。
【００６８】
ＨＤＰ膜は、通常よりも高い密度のプラズマを用いたＣＶＤ法により形成した酸化シリコン膜であり、埋め込み性に優れている。即ち、隣接するゲート電極の間隔が狭い箇所にも正常に層間絶縁膜を埋め込むことが可能である。このような特性から、半導体装置の製造工程の微細化に伴って、層間絶縁膜としてＨＤＰ膜が適用される。
【００６９】
層間絶縁膜１４と層間絶縁膜１９とはＨＤＰ膜である。更に、上記図２では図示を省略したが、図４に示すように、層間絶縁膜１９の上部には、第２導体配線２１が形成されている。ビアプラグ２０は、層間絶縁膜１９内に形成され、コンタクトプラグ１５と同様の構成を有する。第２導体配線２１は、第１導体配線１７と同様の構成を有する。また、ビアプラグ２０および第２導体配線２１は、第１導体配線１７と電気的に接続し、所望の回路を構成している。更に上層には、所望の多層配線層が形成されている（図示しない）。
【００７０】
ＨＤＰ膜である層間絶縁膜１４，１９の形成工程では、平坦化、薄膜化のためのＣＭＰを施す必要がある。このＣＭＰ工程では、水分ｗの供給が必要となる。このような水分ｗは、浮遊ゲート電極ＦＧ付近などに侵入すると、電界効果で水素イオン（Ｈ＋）などに分解され、可動イオンｍとして挙動し始める。そして、この可動イオンｍが、上記のようなリテンション特性の劣化に影響を与えていることが、本発明者らの検討により分かった。
【００７１】
図５に示すように、浮遊ゲート電極ＦＧに電子ｅによる負電荷が蓄積された状態で、周囲に可動イオンｍによる正電荷が存在する場合を考える。書き込み後の浮遊ゲート電極ＦＧには電子ｅが大量に蓄積されているため、可動イオンｍは、浮遊ゲート電極ＦＧに吸い寄せられていく。そして、電子ｅを固定化、または、中和させる。このため、見かけ上、浮遊ゲート電極ＦＧ内の電子ｅが減少したような状態になる。これは、書き込み状態にあり、負に帯電していた浮遊ゲート電極ＦＧの帯電が緩和されていくことを意味する。このようにして、不揮発性メモリＮＶＭａのリテンション特性が劣化するということが分かった。
【００７２】
ここで、層間絶縁膜１４を平坦化、薄膜化する際のＣＭＰ工程後であれば、熱処理によって水分を蒸発除去することが可能である。しかしながら、例えば、熱耐性が比較的脆弱であるアルミニウム配線などを形成した後には、このような熱処理を施すことができない。従って、第１導体配線１７を形成した後のＣＭＰ工程においては、高い温度で熱処理を施すことは困難である。これにより、例えば、層間絶縁膜１９を平坦化、薄膜化する際のＣＭＰ工程においては、細かい研磨傷などに入り込んだ水分の除去が不完全になる場合がある。即ち、ＣＭＰを要するＨＤＰ膜を層間絶縁膜として用いた多層の配線層を備える不揮発性メモリでは、リテンション特性の劣化が顕著となる。結果として、不揮発性メモリを備える半導体装置の信頼性が低下するという課題が、本発明者らの上記のような検討により明らかになった。
【００７３】
そこで、本発明者らは、上記のような可動イオンｍの浮遊ゲート電極ＦＧへの侵入を防ぎ得る構造の不揮発性メモリを検討した。ここでは、その検討構造と検証結果に関して詳しく説明する。特に、問題となる浮遊ゲート電極ＦＧ周辺の構造を詳しく説明するため、浮遊ゲート電極ＦＧ周辺の断面図を用いる。以後の断面図は、全て、上記図１のａ−ａ線において、矢印に沿って見た要部断面である。即ち、不揮発性メモリＮＶＭａにおける書き込み／消去用素子Ｄ１の断面図である。ただし、その構成は、浮遊ゲート電極ＦＧを有する他の素子（読み出し用素子Ｄ２、容量用素子Ｄ３）とほぼ同様である。そして、以下では、上記図１、図２を用いて説明した構成と異なる構成要素のみを説明し、他の構成要素は特筆しない限り同様であるとする。
【００７４】
第１の検討構造を、図６を用いて説明する。第１の検討構造では、第２保護窒化膜２２が適用されている。第２保護窒化膜２２は、浮遊ゲート電極ＦＧを平面的に覆うようにして、保護絶縁膜７と保護窒化膜１３との間に形成されている。第２保護窒化膜２２は、低圧ＣＶＤ法で形成された窒化シリコンを主体とする絶縁膜である。一般的に、低圧ＣＶＤ法で形成された窒化シリコン膜は、膜が緻密であることが知られている。このような緻密な第２保護窒化膜２２によって浮遊ゲート電極ＦＧを覆うことで、可動イオンなどの浮遊ゲート電極ＦＧへの侵入を防止することを目的とした構造である。
【００７５】
なお、低圧ＣＶＤ法では、緻密な窒化シリコン膜が形成できる一方で、膜の形成速度が比較的遅い。ＳＡＣ工程に要求される厚さの窒化シリコン膜を形成するためには、低圧ＣＶＤ法のみによると相当の時間がかかる。そこで、生産性を維持するために、通常のＣＶＤ法で形成する窒化シリコン膜である保護窒化膜１３との２層構造とした。
【００７６】
本発明者らの検証によれば、第１の検討構造によって、リテンション特性の改善が見出された。しかしながら、以下に示す新たな課題が見出された。即ち、比較的密なゲート電極のパターンが形成された領域において、層間絶縁膜１４の埋め込み不良が発生することが分かった。このような、所謂ボイドの発生は、層間絶縁膜１４の絶縁不良などを引き起こす原因となる。結果として、不揮発性メモリを有する半導体装置の信頼性を低下させる原因となることが、本発明者らの検討で明らかになった。
【００７７】
第２の検討構造を、図７を用いて説明する。第２の検討構造では、ＰＳＧ下地膜２３が適用されている。ＰＳＧ下地膜２３は、浮遊ゲート電極ＦＧを平面的に覆うようにして、保護窒化膜１３と層間絶縁膜１４との間に形成されている。ＰＳＧ下地膜２３は、リンを含み、酸化シリコンを主体とする絶縁膜である、所謂ＰＳＧ膜であり、可動イオンを固定化（ゲッタリング）させる機能を有する。このようなゲッタリング作用を有するＰＳＧ下地膜２３によって浮遊ゲート電極ＦＧを覆うことで、可動イオンなどの浮遊ゲート電極ＦＧへの侵入を防止することを目的とした構造である。
【００７８】
本発明者らの検証によれば、第２の検討構造によって、リテンション特性の改善が見出された。しかしながら、以下に示す新たな課題が見出された。即ち、層間絶縁膜１４の下地となっているＰＳＧ下地膜２３は、ＨＤＰ膜である層間絶縁膜１４よりも埋め込み性が悪く、埋め込み不良が発生することが分かった。従って、ボイドを発生し易い構造となり、絶縁不良などを引き起こす原因となる。結果として、不揮発性メモリを有する半導体装置の信頼性を低下させる原因となることが、本発明者らの検討で明らかになった。
【００７９】
第３の検討構造を、図８を用いて説明する。第３の検討構造では、金属キャップ膜２４が適用されている。金属キャップ膜２４は、第１導体配線１７と同様の構成であり、第１導体配線１７と同一の層間絶縁膜１９の中に形成される。また、金属キャップ膜２４は、浮遊ゲート電極ＦＧの全てと平面的に重なるようにして、層間絶縁膜１９の中に配置されている。これは、第１導体配線１７と同一の層において金属キャップ膜２４を形成し、それよりも上部からの水分の侵入を防止することを目的とした構造である。
【００８０】
本発明者らの検討によれば、アルミニウムを有する層として最初に形成される第１導体配線１７を形成する前であれば、ＣＭＰ工程によって導入された水分を高温での熱処理により除去できる。従って、第１導体配線１７よりも上層からの水分の侵入を防止できれば、十分効果が期待できる。また、金属キャップ膜２４は、層間絶縁膜１４よりも上層に配置させる構成であるから、層間絶縁膜１４の埋め込み性にも影響を及ぼすことが無い。
【００８１】
本発明者らは、実際に第３の検討構造を有する不揮発性メモリＮＶＭａのリテンション特性を検証し、上記の効果を検証した。リテンション特性は、上記図１、図２を用いて説明した読み出し用素子Ｄ２の閾値電圧によって評価する。前述のように、不揮発性メモリＮＶＭａが書き込み状態にある場合、読み出し用素子Ｄ２の閾値電圧値は上昇する。そして、理想的には、消去動作を施されない限り、閾値電圧値は高い値を維持する。実際には、蓄積電荷の漏洩や、ここで問題としている可動イオンとの中和などが起こり、閾値電圧値は徐々に低下していくことになる。そこで、当該閾値電圧値の時間変化を評価した結果をリテンション特性とし、図９、図１０に示す。なお、評価時間の短縮のために、閾値電圧値の変動を顕在化させることを目的として、３００度の温度で強制的にベークしつつ、電気特性の評価を行っている。以後、リテンション特性の評価については同様である。
【００８２】
図９は金属キャップ膜２４を適用していない場合のリテンション特性であり、図１０は金属キャップ膜２４を適用した場合のリテンション特性である。図のように、金属キャップ膜２４を用いることで、リテンション特性における閾値電圧値の低下が抑制されていることが分かった。これにより、金属キャップ膜２４を形成することが、リテンション特性の改善にとって有意であることが分かった。更に、リテンション特性を劣化させる原因となる可動イオンは、第１導体配線１７よりも上層から侵入することも、この検証により確かめられた。
【００８３】
また、本発明者らの更なる検討によれば、上記図８の第３の検討構造で充分な効果を得るには金属キャップ膜２６の面積をＦＧに対してある程度大きめに設定する必要がある。そのため金属キャップ膜２６とデバイスのソースおよびドレインとが短絡し易くなった。これを防ぐため、メモリセルのコンタクトプラグ１５はＦＧから充分離して再配置する必要があり、その結果メモリセルの面積が拡大してしまった。
【００８４】
第４の検討構造を、図１１を用いて説明する。第４の検討構造では、ＰＳＧキャップ膜２５が適用されている。ＰＳＧキャップ膜２５は、メモリ全体を覆うようにして、層間絶縁膜１４と第１導体配線層１７との間に形成されている。ＰＳＧキャップ膜２５は、可動イオンのゲッタリング作用を有するＰＳＧ膜である。これは、第１導体配線１７よりも下の層にＰＳＧキャップ膜２５を配置し、上部からの可動イオンの侵入を防止することを目的とした構造である。また、ＰＳＧキャップ膜２５は、層間絶縁膜１４よりも上層に配置させる構成であるから、層間絶縁膜１４の埋め込み性にも影響を及ぼすことが無い。更に、ＰＳＧキャップ膜２５は、ＰＳＧからなる絶縁膜であるから、他の導体部との接触に制限されることなく、メモリ全域を覆うことができる。
【００８５】
本発明者らは、実際に第４の検討構造を有する不揮発性メモリのリテンション特性を検証し、上記の効果を検討した。図１２はＰＳＧキャップ膜２５を適用していない場合のリテンション特性であり、図１３はＰＳＧキャップ膜２５を適用した場合のリテンション特性である。図のように、ＰＳＧキャップ膜２５を用いることで、リテンション特性における閾値電圧値の低下が抑制されていることが分かった。また、この検証結果からも、可動イオンが第１導体配線１７よりも上層から侵入することが確かめられたことになる。
【００８６】
しかしながら、本発明者らの更なる検討により、以下に示す課題が新たに見出された。その課題は、ＰＳＧキャップ膜２５と第１導体配線１７との密着性に起因する。一般的に、ノンドープの酸化シリコン膜に比べ、リンを含む酸化シリコン（ＰＳＧ）膜に対しては、導体材料の密着性が低い。即ち、ＰＳＧキャップ膜２５に対して、第１導体配線１７の密着性が低く、特に配線の細い領域において、はがれを起こすことが分かった。このような配線はがれにより、第１導体配線１７において所望の配線構造が形成されず、これは、動作不良を引き起こす原因となる。結果として、不揮発性メモリを有する半導体装置の信頼性を低下させる原因となることが、本発明者らの検討で明らかになった。
【００８７】
第５の検討構造を、図１４を用いて説明する。第５の検討構造は、上記図１３の第４の検討構造を改良したものである。即ち、ＰＳＧキャップ膜２５と第１導体配線層１７との間に、緩衝酸化膜２６を配置した構造である。緩衝酸化膜２６は、ノンドープの酸化シリコンを主体とする絶縁膜である。このような構造とすることで、第１導体配線１７は緩衝酸化膜２６上に形成された構造となり、ＰＳＧキャップ膜２５との密着性の課題を回避することができる。
【００８８】
しかしながら、本発明者らの更なる検討により、以下に示す課題が新たに見出された。第１導体配線１７の下層には、保護窒化膜１３、層間絶縁膜１４、ＰＳＧキャップ膜２５、および、緩衝酸化膜２６が配置されている。特に、ＰＳＧキャップ膜２５の薄膜化は困難であり、主面ｆ１から第１導体配線１７までの距離が長くなる。即ち、比較的厚い絶縁膜を貫通させて、コンタクトプラグ１５を形成しなければならない。言い換えれば、高いアスペクト比のコンタクトプラグ１５が要求されることになる。コンタクトプラグ１５におけるアスペクト比の増加は、抵抗増加や断線などの原因となり得る。結果として、不揮発性メモリを有する半導体装置の信頼性を低下させる原因となることが、本発明者らの検討で明らかになった。
【００８９】
以上のように、本発明者らの検討により、単層の浮遊ゲート電極を有する不揮発性メモリのリテンション特性を劣化させる原因が明らかになった。そして、その原因である水分、可動イオンの浸入を防ぎ得る構造を、上記図６〜図１４のように提示するに至った。そして、上記の検討構造のそれぞれに、課題を解決し得る効果が見出された。しかしながら、新たな構成の適用により、別の要因に起因する課題が付随して生じることが明らかとなった。
【００９０】
次に、本実施の形態の不揮発性メモリについて説明する。本実施の形態の不揮発性メモリは、上記図１、図２を用いて説明した不揮発性メモリＮＶＭａを基にして、また、本発明者らの種々の検討結果を勘案して改良したものである。従って、本実施の形態の不揮発性メモリにおいて下記に示す構成以外は、上記図１、図２の不揮発性メモリＮＶＭａとほぼ同様の構成を有している。更に、動作原理等も、上記図１、図２を用いた説明と同様である。従って、ここでの重複した説明は省略する。
【００９１】
図１５には、本実施の形態の不揮発性メモリＮＶＭの要部断面図を示す。ここでは、浮遊ゲート電極ＦＧ周辺の構造を示す断面図として、本実施の形態の不揮発性メモリＮＶＭが有する書き込み／消去用素子Ｄ１の断面図を用いて説明する。即ち、以後の断面図は、上記図１の不揮発性メモリＮＶＭａのａ−ａ線において矢印に沿ってみた要部断面図に相当する。ただし、その構成は、浮遊ゲート電極ＦＧを有する他の素子（読み出し用素子Ｄ２、容量用素子Ｄ３）とほぼ同様である。
【００９２】
上記図４などを用いて説明したように、第１導体配線１７よりも上部における、層間絶縁膜１９などに対するＣＭＰ工程で導入される水分や可動イオンが、リテンション特性の劣化をもたらす原因となっている。以下では、このような可動イオンなどの侵入を防止し得る構成として、浮遊ゲート電極ＦＧを覆っている種々の絶縁膜に関し、それぞれが適用される効果とともに、詳しく説明する。以下に記載する以外の構成および特性は、上記図１、図２で説明したものと同様である。
【００９３】
浮遊ゲート電極ＦＧを覆うようにして、保護絶縁膜（第４絶縁膜）７が形成されている。更に、保護絶縁膜７およびシリコン基板の主面ｆ１を覆うようにして、保護窒化膜（第５絶縁膜）１３が形成されている。保護絶縁膜７は、リンやホウ素などを含まない、所謂ノンドープの酸化シリコンを主体とする絶縁膜である。また、保護窒化膜１３は、窒化シリコンを主体とする絶縁膜である。
【００９４】
保護絶縁膜７は、浮遊ゲート電極ＦＧのフローティング状態をより強固にするために配置されている。例えば、保護絶縁膜７を配置しない場合、浮遊ゲート電極ＦＧは、その上面において保護窒化膜１３と接することになる。ここで、保護窒化膜１３のような窒化シリコン膜は、状態によっては、キャリアを漏洩させる作用を有することが分かっている。即ち、浮遊ゲート電極ＦＧと保護窒化膜１３とが直接接触していると、書き込み動作によって蓄えられた電子が漏洩してしまう可能性がある。なお、前述のように、保護窒化膜１３は、所謂ＳＡＣ技術の適用のために必要となる。
【００９５】
これに対し、本実施の形態の不揮発性メモリＮＶＭでは、浮遊ゲート電極ＦＧと保護窒化膜１３との間に、両者を隔てるようにして、酸化シリコン膜である保護絶縁膜７が配置されていることで、浮遊ゲート電極ＦＧと保護窒化膜１３とは互いに接触しない構造となっている。従って、浮遊ゲート電極ＦＧに蓄えられた電子の、保護窒化膜１３への漏洩を防止することができる。結果として、不揮発性メモリＮＶＭのリテンション特性はより向上し、半導体装置の信頼性をより向上させることができる。
【００９６】
ここで、基本的なメモリ動作を完遂するためには、保護絶縁膜７を有さない構造の不揮発性メモリＮＶＭであっても良い。一方、蓄積電荷の保持特性を向上させるためには、保護絶縁膜７を配置した構造の不揮発性メモリＮＶＭとする方が、より好ましい。その際、保護絶縁膜７は、浮遊ゲート電極ＦＧと保護窒化膜７とが接しないように、浮遊ゲート電極ＦＧを直接覆うようにして形成されていれば良い。実際には、浮遊ゲート電極ＦＧと、サイドウォールスペーサ６と、その側方下部のシリコン基板１の主面ｆ１を覆うようにして、形成されている。
【００９７】
更に、シリコン基板１の主面ｆ１および浮遊ゲート電極ＦＧを覆うようにして、層間絶縁膜（第１絶縁膜）１４が形成されている。層間絶縁膜１４は、ノンドープの酸化シリコンを主体とする絶縁膜である。この層間絶縁膜１４としては、ＨＤＰを用いたＣＶＤ法により形成したノンドープの酸化シリコン膜である、ＨＤＰ膜を用いることが、より好ましい。なぜなら、前述のように、ＨＤＰ膜はゲート電極間などの凹凸においての埋め込み性が良く、絶縁不良などを起こし難い層間絶縁膜１４とすることができるからである。結果として、不揮発性メモリＮＶＭを有する半導体装置の信頼性をより向上させることができる。ＨＤＰ膜の形成方法に関しては、後に詳細を説明する。
【００９８】
本実施の形態の不揮発性メモリＮＶＭでは、上記の保護絶縁膜７と保護窒化膜１３とを適用した場合、保護窒化膜１３を覆うようにして、層間絶縁膜１４を形成する。即ち、保護絶縁膜７は層間絶縁膜１４よりも下に配置され、保護窒化膜１３は層間絶縁膜１４の直下に配置されている。
【００９９】
層間絶縁膜１４の上部には、ゲッタリング膜（第２絶縁膜）Ｇ１が形成されている。ゲッタリング膜ＧＬは、可動イオンを固定化するゲッタリング作用を有する絶縁膜である。ゲッタリング膜Ｇ１としては、例えば、ホウ素およびリンを含む酸化シリコンを主体とする絶縁膜であるＢＰＳＧ（boro phospho silicate glass）膜や、リンを含む酸化シリコンを主体とする絶縁膜であるＰＳＧ膜を適用しても良い。フロー特性が良好であることから、ＰＳＧ膜を用いることが、より好ましい。
【０１００】
ゲッタリング膜Ｇ１は、シリコン基板１の主面ｆ１上において、不揮発性メモリＮＶＭが配置されているメモリ領域に平面的に重なるようにして形成されている。このような構造とすることで、ゲッタリング膜Ｇ１よりも上部からの、浮遊ゲート電極ＦＧへの可動イオンの侵入を防ぐことができる。結果として、不揮発性メモリＮＶＭのリテンション特性はより向上し、半導体装置の信頼性をより向上させることができる。
【０１０１】
また、ゲッタリング膜Ｇ１の厚さは、層間絶縁膜１４の厚さよりも薄いことが好ましい。なぜなら、ゲッタリング膜Ｇ１を薄くすることで、コンタクトプラグ１５のアスペクト比の増加を防ぐことができるからである。より好ましくは、ゲッタリング膜Ｇ１の厚さは層間絶縁膜１４の厚さの３分の１程度となるように形成する。定量的には、層間絶縁膜１４は３００ｎｍ程度、ゲッタリング膜Ｇ１は１００ｎｍ程度である。このように、ゲッタリング膜Ｇ１を薄膜化することで、コンタクトプラグ１５の高抵抗化または断線が起こり難い構造とすることができる。結果として、不揮発性メモリＮＶＭを有する半導体装置の信頼性をより向上させることができる。
【０１０２】
ここで、後に詳細を説明するように、ゲッタリング膜Ｇ１を薄膜化する過程において、ゲッタリング膜Ｇ１に開口部ＯＦが形成される場合がある。開口部ＯＦは、ゲッタリング膜Ｇ１のうち、平面的に見て、浮遊ゲート電極ＦＧに重なる領域の一部に形成される。この開口部ＯＦ内は、ゲッタリング膜Ｇ１より下層の層間絶縁膜１３によって埋め込まれている。この開口部ＯＦは上層からの可動イオンの侵入口となる。これに対し、本実施の形態の不揮発性メモリＮＶＭでは、後に詳しく説明する第１導体配線１７の構成により、開口部ＯＦからの可動イオンの侵入を防ぐ構造を実現している。
【０１０３】
上記のような構造のゲッタリング膜Ｇ１を覆うようにして、緩衝酸化膜（第３絶縁膜）Ｂ１が形成されている。この緩衝酸化膜Ｂ１は、上記図１４の緩衝酸化膜２６と同様の構成であり、同様の目的で形成されている。即ち、第１導体配線１７の密着性を向上させるために、緩衝酸化膜２６を適用する。従って、ゲッタリング膜Ｇ１と第１導体配線１７とが密着性の良い材料同士である場合、緩衝酸化膜Ｂ１を用いない構造の不揮発性メモリＮＶＭとしても良い。これに対し、本実施の形態の不揮発性メモリＮＶＭでは、ゲッタリング膜Ｇ１としてＰＳＧ膜を用い、第１導体配線１７としてアルミニウムの配線金属１７ａと窒化チタンのバリア金属１７ｂとを用いている。この場合、第１導体配線１７とゲッタリング膜Ｇ１とが接触しないようにして、緩衝酸化膜Ｂ１を、両者の間に配置する構造とすることが、より好ましい。これにより、第１導体配線１７において、細線部などでのはがれを起こし難い構造とすることができる。結果として、不揮発性メモリＮＶＭを有する半導体装置の信頼性をより向上させることができる。
【０１０４】
また、緩衝酸化膜Ｂ１の厚さは、層間絶縁膜１４の厚さよりも薄いことが好ましい。なぜなら、緩衝酸化膜Ｂ１を薄くすることで、コンタクトプラグ１５のアスペクト比の増加を防ぐことができるからである。より好ましくは、緩衝酸化膜Ｂ１の厚さは層間絶縁膜１４の厚さの３分の１程度となるように形成する。定量的には、層間絶縁膜１４は３００ｎｍ程度、緩衝酸化膜Ｂ１は１００ｎｍ程度である。なお、上記のゲッタリング膜Ｇ１の膜厚の条件と合わせると、シリコン基板１の主面ｆ１から第１配線ＭＷ１までの距離は、５００ｎｍ程度となる。本発明者らの検討によれば、この膜厚から換算されるコンタクトプラグ１５のアスペクト比は、特性上の問題を起こさない程度である。このように、緩衝酸化膜Ｂ１を薄膜化することで、コンタクトプラグ１５の高抵抗化または断線が起こり難い構造とすることができる。結果として、不揮発性メモリＮＶＭを有する半導体装置の信頼性をより向上させることができる。
【０１０５】
本実施の形態の不揮発性メモリＮＶＭでは、少なくとも、ゲッタリング膜Ｇ１の上部に第１導体配線１７が形成されている。より好ましくは、上記の説明の通り、ゲッタリング膜Ｇ１との間に緩衝酸化膜Ｂ１を備える構造、即ち、緩衝酸化膜Ｂ１上に第１導体配線１７が配置された構造とする。
【０１０６】
本実施の形態の不揮発性メモリＮＶＭは、上記図１、図２で説明した、層間絶縁膜１９と、その中に形成された第１導体配線１７との他に、同じく層間絶縁膜１９中に形成されたキャップ膜（保護膜）Ｐ１を有する。キャップ膜Ｐ１は、浮遊ゲート電極ＦＧの全面を覆うように、平面的に重なるようにして、層間絶縁膜１９中に形成されている。図１６には、本実施の形態の不揮発性メモリＮＶＭの要部平面図を示す。図より、キャップ膜Ｐ１が浮遊ゲート電極ＦＧの全面を覆うようにして形成されている様子が分かる。
【０１０７】
このようなキャップ膜Ｐ１は、上記図８の検討構造において、金属キャップ膜２４を適用することで得られた効果に倣って形成したものである。即ち、浮遊ゲート電極ＦＧを平面的に覆うようにして形成されたキャップ膜Ｐ１により、第１導体配線１７より上部からの、浮遊ゲート電極ＦＧの周辺への可動イオンの侵入を防止することができる。
【０１０８】
更に、本実施の形態の不揮発性メモリＮＶＭは、キャップ膜Ｐ１の下部に、メモリ領域を平面的に覆うようにして、ゲッタリング膜Ｇ１が配置されている。これにより、キャップ膜Ｐ１が覆いきれていない領域（例えば、キャップ膜Ｐ１と第１導体配線１７との隙間）から侵入してくる可動イオンを、浮遊ゲート電極ＦＧに至らせることなく固定化することができる。結果として、不揮発性メモリＮＶＭのリテンション特性はより向上し、半導体装置の信頼性をより向上させることができる。
【０１０９】
また、上記のように、本実施の形態の不揮発性メモリＮＶＭにおいて、ゲッタリング膜Ｇ１が開口部ＯＦを有する場合を考える。層間絶縁膜１９中のキャップ膜Ｐ１は、平面的に見て、ゲッタリング膜Ｇ１の開口部ＯＦを塞ぐようにして配置されている。このような配置により、開口部ＯＦを抜けて浮遊ゲート電極ＦＧの周辺に侵入し得る可動イオンは、キャップ膜Ｐ１により、その侵入を阻止することができる。そして、上記のように、キャップ膜Ｐ１が覆いきれない領域を抜ける可動イオンは、ゲッタリング膜Ｇ１によって固定化されるため、浮遊ゲート電極ＦＧには侵入し難い構造となっている。このように、ゲッタリング膜Ｇ１とキャップ膜Ｐ１とは、それぞれ可動イオンの侵入を防止する効果を有するが、共に適用して、より効果的である。結果として、不揮発性メモリＮＶＭのリテンション特性はより向上し、半導体装置の信頼性をより向上させることができる。
【０１１０】
また、キャップ膜Ｐ１は、絶縁膜中における可動イオンの輸送を物理的に妨げることができる材料であれば良い。このような材料として、例えば、上記図８の検討構造における金属キャップ膜２４と同様に、第１導体配線１７と同様の材質を用いることがより好ましい。キャップ膜Ｐ１と第１導体配線１７とは同じ層間絶縁膜１９中に形成される。従って、キャップ膜Ｐ１と第１導体配線１７とを同じ構成とすることで、同一の製造工程で形成することができる。これにより、製造工程数を増加することなく、キャップ膜Ｐ１を有する構成の不揮発性メモリＮＶＭを形成することができる。結果として、不揮発性メモリＮＶＭを有する半導体装置の信頼性をより向上させることができる。なお、第１導体配線１７と同じ構成のキャップ膜Ｐ１が、リテンション特性の向上に効果的であることは、本発明者らによる、上記の検討構造（上記図８〜図１１）の説明により実証されている。
【０１１１】
また、可動イオンの侵入を阻止するためにキャップ膜Ｐ１を設けるのであれば、キャップ膜Ｐ１は、フローティング状態であってもよい。一方、キャップ膜Ｐ１として導電性の膜を用いた場合、第１導体配線１７のいずれかの部分に電気的に接続され、フローティング状態ではないような構造である方が、より好ましい。例えば、フローティング状態であると、キャップ膜Ｐ１に達した可動イオンが蓄積される可能性がある。浮遊ゲート電極ＦＧの上部に蓄積電荷を有する層があると、見かけ上の閾値電圧値が低下するなど、リテンション特性を劣化させる原因となる。これに対し、キャップ膜Ｐ１がフローティング状態になく、いずれかの電位がかけられるようにすれば、可動イオンによる電荷の蓄積は起こらず、リテンション特性を向上させることができる。結果として、不揮発性メモリＮＶＭを有する半導体装置の信頼性をより向上させることができる。
【０１１２】
また、キャップ膜Ｐ１は、ゲッタリング膜Ｇ１の開口部ＯＦを平面的に塞ぎ得る寸法であれば、その効果は十分である。即ち、キャップ膜Ｐ１は、必ずしも浮遊ゲート電極ＦＧの全面に平面的に重なるように配置する必要は無く、ゲッタリング膜Ｇ１かキャップ膜Ｐ１のいずれかによって平面的に覆われていれば、可動イオンの侵入を防ぐことができる。
【０１１３】
従って、図１７に示すように、上記の条件を満たしていれば、平面的に見たキャップ膜Ｐ１の幅であるキャップ幅Ｗｐは、同浮遊ゲート電極の幅である浮遊ゲート幅Ｗｇよりも小さくても良い。
【０１１４】
即ち、容量用素子Ｄ３上のキャップ膜Ｐ１は、第１方向ｘにおいて、その幅であるキャップ幅Ｗｐが容量用素子Ｄ３領域の浮遊ゲート電極ＦＧの幅である浮遊ゲート幅Ｗｇよりも小さくなるように形成されている。また、書き込み／消去用素子Ｄ１および読み出し用素子Ｄ２上のキャップ幅Ｗｐについても、同様に、それらのキャップ幅Ｗｐが書き込み／消去用素子Ｄ１領域および読み出し用素子Ｄ２領域の浮遊ゲート幅Ｗｇよりも小さくなるようにして形成されている。このように、本実施の形態の不揮発性メモリＮＶＭでは、キャップ幅Ｗｐは、浮遊ゲート幅Ｗｇよりも小さい構造である方が、より好ましい。その理由を以下に示す。
【０１１５】
一般的に、半導体装置は、個々の素子サイズの縮小によって高性能化することができる。不揮発性メモリＮＶＭにおいては、素子サイズを縮小することで、同一チップサイズ内の記憶容量を増加させたり、同一容量のチップを小面積化させたりできる。例えば、キャップ幅Ｗｐが浮遊ゲート幅Ｗｇよりも大きいと、キャップ幅Ｗｐよりも浮遊ゲート幅Ｗｇを小さくすることが困難になる。なぜなら、キャップ膜Ｐ１と第１導体配線１７との接近、または、接触が起こり得るからである。これは、素子の縮小化を妨げる原因となる。これに対し、本実施の形態では、ゲッタリング膜Ｇ１の開口部ＯＦを平面的に塞いでいれば、キャップ幅Ｗｐは浮遊ゲート幅Ｗｇより小さくても良い。従って、キャップ幅Ｗｐに制限されることなく、不揮発性メモリＮＶＭの寸法を縮小することができる。結果として、不揮発性メモリＮＶＭを有する半導体装置をより高性能化することができる。
【０１１６】
以下では、本実施の形態における半導体装置の製造方法を説明する。半導体装置は単結晶シリコンの基板上に形成される。本実施の形態の製造工程では、まず、シリコン基板１上にメモリ領域を規定し、そこに、不揮発性メモリＮＶＭを形成する。ここでは、この不揮発性メモリＮＶＭの形成工程について、図１８〜図２８を用いて詳しく説明する。各図は、本実施の形態の不揮発性メモリＮＶＭにおいて、書き込み／消去用素子Ｄ１が形成される過程の要部断面図を示している。即ち、上記図１の平面図においてａ−ａ線の矢印に沿った方向に見た断面図に該当し、上記図１５に示す断面構造の形成過程を示す断面図に相当する。これらは、特筆しない限り、浮遊ゲート電極ＦＧを有する他の素子（読み出し用素子Ｄ２、容量用素子Ｄ３）と同様である。また、各構成要素を形成することによる構造上の効果は、特筆しない限り、上記図１５〜図１７を用いた説明と同様である。
【０１１７】
図１８に示すように、ｐ型の単結晶シリコンからなるシリコン基板１の主面ｆ１に、埋め込みｎウェル３を形成する。埋め込みｎウェル３は、フォトリソグラフィ工程、イオン注入工程、および、熱処理工程などにより形成する。フォトリソグラフィ工程は、フォトレジスト膜の塗布、露光および現像などにより所望のレジストパターンを形成する一連の工程である。ここでのレジストパターンは、不純物の導入領域が露出され、それ以外の領域が覆われるようなパターンとされている。イオン注入工程では、フォトリソグラフィ工程を経てシリコン基板１の主面ｆ１上に形成されたレジストパターンをイオン注入マスクとして、シリコン基板１の所望の部分に所望の不純物（ここでは、例えばリン）を選択的に導入する。続いて、熱処理工程を経て、導入された不純物は、拡散されつつ活性化される。以下、シリコン基板上への半導体領域の形成方法については同様である。
【０１１８】
その後、シリコン基板１の主面ｆ１に、分離部２を形成する。これには、まず、シリコン基板１の主面ｆ１にフォトリソグラフィ工程および異方性エッチング工程により、浅い溝を形成する。続いて、この浅い溝の内部を含むシリコン基板１上に、ＣＶＤ法で酸化シリコン膜などの絶縁膜を堆積する。その後、浅い溝の外部の不要な酸化シリコン膜をＣＭＰ法で研磨、除去することによって、浅い溝の内部に酸化シリコン膜を残す。このようにして、ＳＴＩ構造の分離部２を形成する。このＳＴＩを形成することにより、シリコン基板１の主面ｆ１には、分離部２によって周囲を規定された活性領域が形成される。
【０１１９】
その後、例えば、シリコン基板１の一部にｐ型の不純物（例えば、ホウ素）をイオン注入し、素子用ｐウェル４を形成する。なお、本実施の形態では、当該活性領域には、上記図１、図２を用いて説明したように、ｎ型の反転領域を利用するＭＩＳ構造を形成するために、ｐ型の素子用ｐウェル４を形成した。一方、その後形成される素子の導電型によっては、ｎ型の素子用ｎウェルを形成する活性領域もある（図示しない）。
【０１２０】
次に、図１９に示すように、シリコン基板１を熱酸化して、主面ｆ１に酸化シリコン膜２７を形成する。続いて、例えばＣＶＤ法で、酸化シリコン膜２７上に多結晶シリコン膜２８を形成する。更に、例えばＣＶＤ法で、多結晶シリコン膜２８上に酸化シリコンを主体とする絶縁膜２９を形成する。
【０１２１】
次に、図２０に示すように、フォトリソグラフィ工程によりパターニングされたフォトレジスト膜（図示しない）をエッチングマスクとした異方性エッチングにより、絶縁膜２９をパターニングする。その後、パターニングされた絶縁膜２９をエッチングマスクとした異方性エッチングにより、多結晶シリコン膜２８をパターニングすることで、浮遊ゲート電極ＦＧを形成する。
【０１２２】
その後、素子用ｐウェル４において、浮遊ゲート電極ＦＧの側方下部に位置する主面ｆ１のうち、いずれか一方にｐ型の不純物を、他の一方にｎ型の不純物をそれぞれ別工程によってイオン注入する。これにより、それぞれ、比較的低濃度のｐ型エクステンション領域８ｂと、比較的低濃度のｎ型エクステンション領域９ｂとを形成する。
【０１２３】
次に、図２１に示すように、ＣＶＤ法で酸化シリコン膜３０を堆積する。その後、図２２に示すように、酸化シリコン膜３０に対し、全面的な異方性エッチング（エッチバック）を施すことで、サイドウォールスペーサ６を形成する。このエッチバックの際には、同じ酸化シリコンを主体とする絶縁膜２９も同時に除去される。更に、このエッチバックの際には、浮遊ゲート電極ＦＧに覆われていない部分の酸化シリコン膜２７も除去される。ここで浮遊ゲート電極ＦＧの下に残された酸化シリコン膜２７は、ゲート絶縁膜ＩＧとなる。以上の工程で、シリコン基板１の主面ｆ１上に、ゲート絶縁膜ＩＧを隔てて浮遊ゲート電極ＦＧを形成したことになる。
【０１２４】
その後、素子用ｐウェル４において、サイドウォールスペーサ６の側方下部に位置する主面ｆ１のうち、ｐ型エクステンション領域８ｂが形成されている方に、更に高濃度のｐ型不純物をイオン注入する。これにより、ｐ型エクステンション領域８ｂに電気的に接続するように、かつ、ｐ型エクステンション領域８ｂよりもｐ型不純物濃度が高くなるようにして、ｐウェル給電領域８ａを形成する。また、サイドウォールスペーサ６の側方下部に位置する主面ｆ１のうち、ｎ型エクステンション領域９ｂが形成されている方に、更に高濃度のｎ型不純物をイオン注入する。これにより、ｎ型エクステンション領域９ｂに電気的に接続するように、かつ、ｎ型エクステンション領域９ｂよりもｎ型不純物濃度が高くなるようにして、ｎ型ソース領域９ａを形成する。上記のｐウェル給電領域８ａとｎ型ソース領域９ａとは、どちらを先に形成しても良い。
【０１２５】
その後、シリコン基板１の主面ｆ１上に、ＣＶＤ法により酸化シリコン膜３１を形成する。酸化シリコン膜３１は、ノンドープの酸化シリコンを主体とする絶縁膜である。
【０１２６】
次に、図２３に示すように、フォトリソグラフィ工程によりパターニングされたフォトレジスト膜（図示しない）をエッチングマスクとした異方性エッチングにより、酸化シリコン膜３１をパターニングすることで、保護絶縁膜７を形成する。このとき、保護絶縁膜７が、浮遊ゲート電極ＦＧを覆うようにして配置されるように、酸化シリコン膜３１を加工する。
【０１２７】
続いて、シリサイド層１６を形成する。このシリサイド層１６の形成方法は、まず、シリコン基板１上の主面ｆ１に、例えばスパッタリング法でコバルト（Ｃｏ）膜を堆積する（図示しない）。次に、シリコン基板１を熱処理して、コバルト膜と、シリコンとが接している界面にシリサイド反応を生じさせた後、未反応のコバルト膜をエッチングにより除去する。なお、酸化シリコンである分離部２や酸化シリコン膜７は、コバルト膜とのシリサイド反応に対して不活性であり、これらの表面にはシリサイド層１６は形成されない。以上により、ｐウェル給電領域８ａおよびｎ型ソース領域９ａの表面に、シリサイド層１６が形成される。
【０１２８】
続いて、保護絶縁膜７およびシリコン基板１の主面ｆ１を覆うようにして、ＣＶＤ法により保護窒化膜１３を形成する。保護窒化膜１３は、窒化シリコンを主体とする絶縁膜である。
【０１２９】
次に、図２４に示すように、保護窒化膜１３の上から、シリコン基板１の主面ｆ１および浮遊ゲート電極ＦＧを覆うようにして、層間絶縁膜１４を形成する。層間絶縁膜１４は、ノンドープの酸化シリコンを主体とする絶縁膜である。ここでは、高密度プラズマを用いたＣＶＤ法により、埋め込み性の良好な酸化シリコンによる層間絶縁膜１４を形成する（ＨＤＰ膜）。高密度プラズマの密度としてより好ましくは、１×１０１１〜１×１０１２ｃｍ−３である。ここで、高密度プラズマを用いたＣＶＤ法の特性により、凹凸起伏状の表面に層間絶縁膜１４を堆積した場合、特に、突部である浮遊ゲート電極ＦＧの上部には、尖端状の突起を生じる。
【０１３０】
その後、層間絶縁膜１４を覆うようにして、ゲッタリング作用を有する絶縁膜として、例えばＰＳＧ膜であるゲッタリング膜Ｇ１を形成する。ゲッタリング膜Ｇ１は、例えば、ＳｉＨ４，ＰＨ３，Ｏ２などを原材料としたＣＶＤ法により形成する。ゲッタリング膜Ｇ１は、シリコン基板１の主面ｆ１上において、不揮発性メモリＮＶＭを形成するために規定したメモリ領域に、平面的に重なるようにして形成する。
【０１３１】
次に、図２５に示すように、ゲッタリング膜Ｇ１に対してＣＭＰを施すことで、ゲッタリング膜を薄膜化する。ここでは、ゲッタリング膜Ｇ１の厚さが、層間絶縁膜１４の厚さよりも薄くなるように、ゲッタリング膜Ｇ１に対してＣＭＰを施すことが好ましい。より好ましくは、ゲッタリング膜Ｇ１の厚さは層間絶縁膜１４の厚さの３分の１程度となるように加工する。定量的には、層間絶縁膜１４は３００ｎｍ程度、ゲッタリング膜Ｇ１は１００ｎｍ程度である。
【０１３２】
このＣＭＰの後には、水分を十分に除去し得る程度の熱処理を施す。この段階では、配線等で用いるアルミニウムなど、熱処理に対して比較的脆弱な材料は形成されていないので、十分な熱処理を施すことが可能である。従って、浮遊ゲート電極ＦＧへの水分の侵入を懸念することなく、ゲッタリング膜Ｇ１の薄膜化のためのＣＭＰを施すことができる。
【０１３３】
ここで、ゲッタリング膜Ｇ１を所望の厚さまで研磨する際、ＣＭＰにより研磨された研磨表面ＳＰは、層間絶縁膜１４の尖端状の突起に達する場合が考えられる。このとき、同図のように、ゲッタリング膜Ｇ１には、開口部ＯＦが生じることになる。即ち、ゲッタリング膜Ｇ１に施すＣＭＰ工程によって、ゲッタリング膜Ｇ１における、浮遊ゲート電極ＦＧと平面的に重なる領域の一部に開口部ＯＦを形成することになる。以下では、上記のように、ゲッタリング膜Ｇ１を所望の厚さまで研磨した結果、開口部ＯＦが形成されたものとして、以後の工程を説明する。
【０１３４】
次に、図２６に示すように、ゲッタリング膜Ｇ１を覆うようにして、ノンドープの酸化シリコンを主体とする絶縁膜である、緩衝酸化膜Ｂ１を形成する。緩衝酸化膜Ｂ１は、例えば、ＴＥＯＳ、オゾンなどを原材料としたＣＶＤ法により形成する。ここでは、緩衝絶縁膜Ｂ１の厚さが、層間絶縁膜１４の厚さよりも薄くなるように、緩衝絶縁膜Ｂ１を形成することが好ましい。より好ましくは、緩衝酸化膜Ｂ１の厚さは層間絶縁膜１４の厚さの３分の１程度となるように形成する。定量的には、層間絶縁膜１４は３００ｎｍ程度、緩衝酸化膜Ｂ１は１００ｎｍ程度となるように、緩衝酸化膜Ｂ１を形成する。
【０１３５】
次に、図２７に示すように、緩衝酸化膜Ｂ１、ゲッタリング膜Ｇ１、層間絶縁膜１４、および、保護窒化膜１３を貫通するようにして、かつ、シリサイド層１６と電気的に接続するようにして、コンタクトプラグ１５を形成する。ここでは、まず、酸化シリコンと窒化シリコンとのエッチングレートの違いをしたＳＡＣ技術により、自己整合的にコンタクトホールＣＨを形成する。その後、コンタクトホールＣＨの内側を埋めるように、シリコン基板１の主面ｆ１全面に、例えばスパッタリング法などによりタングステン膜を形成する。そして、余分なタングステン膜をエッチングまたはＣＭＰにより除去することで、コンタクトプラグ１５を形成する。なお、タングステン膜を堆積する前に、バリア膜として、例えば窒化チタンなどを形成しても良い。ここでのＣＭＰ工程後においても、熱処理を施しても良い。
【０１３６】
次に、図２８に示すように、緩衝絶縁膜Ｂ１の上部に第１導体配線１７を形成する。ここでは、まず、緩衝絶縁膜Ｂ１を覆うようにして、例えばスパッタリング法などにより、順に、バリア金属１７ｂ、配線金属１７ａ、バリア金属１７ｂを形成する。その後、フォトリソグラフィ工程によってパターニングしたフォトレジスト膜をエッチングマスクとして、上記の金属膜に対して異方性エッチングを施すことで、所望の回路パターンを有する第１導体配線１７を形成する。その後、例えばＣＶＤ法などにより層間絶縁膜１９を堆積する。その後、層間絶縁膜１９に対してＣＭＰ法により研磨を施すことで、表面を平坦化する。続いて、層間絶縁膜１９中の導体配線１７に電気的に接続するようにして、ビアプラグ２０を形成する。ビアプラグ２０は、例えば、コンタクトプラグ１５などと同様の工程により形成する。
【０１３７】
以上の工程により、第１導体配線１７を絶縁するための層間絶縁膜１９は、ゲッタリング膜Ｇ１の上部に形成することになる。従って、第１導体配線１７を形成した後の、例えば層間絶縁膜１９などに対するＣＭＰ工程により導入され得る可動イオンは、ゲッタリング膜Ｇ１により固定化することができる。また、以上の工程により、第１導体配線１７とゲッタリング膜Ｇ１との間には、緩衝酸化膜Ｂ１が配置された構造となる。これにより、第１導体配線１７とＰＳＧからなるゲッタリング膜Ｇ１とは、接触しない構造が形成される。
【０１３８】
更に、本実施の形態の製造工程では、層間絶縁膜１９を形成する前に、緩衝酸化膜Ｂ１上である第１導体配線１７と同層に、キャップ膜Ｐ１を形成する。このとき、キャップ層Ｐ１は、第１導体配線１７と平面的に重ならないようにして、緩衝酸化膜Ｂ１上に形成する。これには、まず、緩衝酸化膜Ｂ１を覆うようにしてキャップ膜Ｐ１を形成する。その後、フォトリソグラフィ工程によってパターニングしたフォトレジスト膜をエッチングマスクとして、キャップ膜Ｐ１に対して異方性エッチングを施すことで、有するキャップ膜Ｐ１を形成する。その後、第１導体配線１７およびキャップ膜Ｐ１を覆うようにして、層間絶縁膜１９を形成する。なお、キャップ膜Ｐ１の形成は、層間絶縁膜１９を形成する前であれば、第１導体配線１７を形成する前でも後でも良い。
【０１３９】
ここで、キャップ膜Ｐ１を加工する際の所望の形状とは、以下の通りである。即ち、キャップ膜Ｐ１は、平面的に見て、ゲッタリング膜Ｇ１の開口部ＯＦを塞ぐようにして配置するように、形成する。なお、ゲッタリング膜Ｇ１が開口部ＯＦを有さない場合、キャップ膜Ｐ１は、浮遊ゲート電極ＦＧと平面的に重なるようにして、層間絶縁膜１９中に配置する。
【０１４０】
また、上記のキャップ膜Ｐ１は、第１導体配線１７と同様の材質であることが、より好ましい。なぜなら、キャップ膜Ｐ１は、第１導体配線１７と一緒に、同一の層間絶縁膜１９中に埋め込まれるため、同様の材質であれば、同一の工程で形成することができ、製造工程の増加を防ぐことができるからである。より具体的には、第１導体配線１７を構成するバリア金属１７ｂと配線金属１７ａとを堆積し、パターニングする際に、キャップ膜Ｐ１となる領域に、これらの膜を残すように加工する。これをもって、キャップ膜Ｐ１とする。
【０１４１】
上記のように、キャップ膜Ｐ１を、第１導体配線１７と同様の材質（即ち導体膜）とした場合、キャップ膜Ｐ１は、浮遊状態とならないように、第１導体配線１７のいずれかの部分と電気的に接続した構造とすることが、より好ましい。その理由は、上記図１５を用いて説明した通りである。
【０１４２】
また、キャップ膜Ｐ１は、上記図１５を用いて説明したように、ゲッタリング膜Ｇ１の開口部ＯＦを平面的に塞いでいれば十分である。なぜなら、この状態で、浮遊ゲート電極ＦＧは、少なくともゲッタリング膜Ｇ１かキャップ膜Ｐ１のいずれかによって、平面的に覆われているからである。これにより、上層からの可動イオンの侵入を防ぐことができる。即ち、この条件を満たしていれば、キャップ膜Ｐ１の平面的に見た幅は、浮遊ゲート電極ＦＧの幅よりも小さくなるように配置しても良い。上記図１７を用いて説明した通り、キャップ膜Ｐ１の平面的な幅（上記図１７のキャップ幅Ｗｐ）は、浮遊ゲート電極Ｆｇの平面的な幅（上記図１７の浮遊ゲート幅Ｗｇ）よりも狭い構造となるように形成する方が、より好ましい。
【０１４３】
続いて、上記のＣＭＰ工程で表面を平坦化した層間絶縁膜１９の上部に、第２導体配線２１を形成する。ここで、第２導体配線２１は第１導体配線１７と同様にして形成する。その後、更に上層に同様のビアプラグ、層間絶縁膜、導体配線などを形成することで、所望の多層配線構造を形成する（図示しない）。
【０１４４】
このようにして多層配線構造を形成する場合、複数回のＣＭＰ工程が含まれる。この際には水分が導入されるが、第１導体配線１７などとしてアルミニウムを形成した後であるため、十分な熱処理により水分を除去することが困難である。これに対し、本実施の形態の製造工程では、上記のようなＣＭＰ工程を必要とする多層配線層よりも下の層において、浮遊ゲート電極ＦＧを平面的に覆うようにして、ゲッタリング膜Ｇ１およびキャップ膜Ｐ１の、少なくともいずれか一方を、配置している。これにより、水分および水分の分解により生じる可動イオンの、浮遊ゲート電極ＦＧへの侵入を防ぐことができる。結果として、不揮発性メモリＮＶＭのリテンション特性はより向上し、半導体装置の信頼性をより向上させることができる。
【０１４５】
その後、同様の方法を繰り返すことで、更に上層の配線層を形成する（図示しない）。
【０１４６】
以上のようにして、上記図１５を用いて説明した構造の不揮発性メモリＮＶＭを製造することができる。結果として、単層の浮遊ゲート電極に電荷を蓄積することで情報を蓄積するような不揮発性メモリを備える半導体装置の信頼性を、より向上させることができる。なお、上記の製造工程の説明では、各工程で形成された構成要素を備えることによる効果や、当該構造としたことによる効果の記載については、上記図１５〜図１７を用いた構造の説明における記載と重複するものを省略した。上記図１８〜図２８を用いた製造方法の説明においても、同様の構成要素においては、同様の効果を有する。
【０１４７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１４８】
本発明は、例えば液晶ディスプレイの駆動用集積回路を構成するのに必要な半導体産業に適用することができる。
【図面の簡単な説明】
【０１４９】
【図１】本発明者らが検討した半導体装置の平面図である。
【図２】図１に示した半導体装置のａ−ａ線、ｂ−ｂ線、および、ｃ−ｃ線における要部断面図である。
【図３】本発明者らが検討した半導体装置の要部平面図である。
【図４】本発明者らが検討した半導体装置の説明図であり、図１に示した半導体装置のａ−ａ線における要部断面図である。
【図５】本発明者らが検討した半導体装置の説明図である。
【図６】本発明者らが更に検討した半導体装置の要部断面図である。
【図７】本発明者らが更に検討した半導体装置の要部断面図である。
【図８】本発明者らが更に検討した半導体装置の要部断面図である。
【図９】本発明者らが検討した半導体装置におけるリテンション特性を示すグラフ図である。
【図１０】図８に示した半導体装置におけるリテンション特性を示すグラフ図である。
【図１１】本発明者らが更に検討した半導体装置の要部断面図である。
【図１２】本発明者らが検討した半導体装置におけるリテンション特性を示すグラフ図である。
【図１３】図１１に示した半導体装置におけるリテンション特性を示すグラフ図である。
【図１４】本発明者らが更に検討した半導体装置の要部断面図である。
【図１５】本発明の一実施の形態である半導体装置の要部断面図である。
【図１６】本発明の一実施の形態である半導体装置の要部平面図である。
【図１７】本発明の一実施の形態である半導体装置の要部断面図である。
【図１８】本発明の一実施の形態である半導体装置の製造工程中における要部断面図である。
【図１９】図１８に続く半導体装置の製造工程中における要部断面図である。
【図２０】図１９に続く半導体装置の製造工程中における要部断面図である。
【図２１】図２０に続く半導体装置の製造工程中における要部断面図である。
【図２２】図２１に続く半導体装置の製造工程中における要部断面図である。
【図２３】図２２に続く半導体装置の製造工程中における要部断面図である。
【図２４】図２３に続く半導体装置の製造工程中における要部断面図である。
【図２５】図２４に続く半導体装置の製造工程中における要部断面図である。
【図２６】図２５に続く半導体装置の製造工程中における要部断面図である。
【図２７】図２６に続く半導体装置の製造工程中における要部断面図である。
【図２８】図２７に続く半導体装置の製造工程中における要部断面図である。
【符号の説明】
【０１５０】
１  シリコン基板（半導体基板）
２  分離部
３  埋め込みｎウェル
４  素子用ｐウェル
４ａ  第１素子用ｐウェル
４ｂ  第２素子用ｐウェル
４ｃ  第３素子用ｐウェル
５  分離用ｎウェル
６  サイドウォールスペーサ
７  保護絶縁膜（第４絶縁膜）
８ａ  ｐウェル給電領域
８ｂ  ｐ型エクステンション領域
９ａ  ｎ型ソース領域
９ｂ，１０ｂ  ｎ型エクステンション領域
１０ａ  ｎ型ソース／ドレイン領域
１１  選択用ゲート絶縁膜
１２  選択用ゲート電極
１３  保護窒化膜
１４  層間絶縁膜（第１絶縁膜）
１５  コンタクトプラグ
１６  シリサイド層
１７  第１導体配線
１７ａ  配線金属
１７ｂ  バリア金属
１８  ｎウェル給電領域
１９  層間絶縁膜
２０  ビアプラグ
２１  第２導体配線
２２  第２保護窒化膜
２３  ＰＳＧ下地膜
２４  金属キャップ膜
２５  ＰＳＧキャップ膜
２６  緩衝酸化膜
２７，３０，３１  酸化シリコン膜
２８  多結晶シリコン膜
２９  絶縁膜
Ｂ１  緩衝酸化膜（第３絶縁膜）
ＣＨ  コンタクトホール
Ｄ１  書き込み／消去用素子
Ｄ２  読み出し用素子
Ｄ３  容量用素子
ｅ  電子
ｆ１  主面
ＦＧ  浮遊ゲート電極
Ｇ１  ゲッタリング膜
ＩＧ  ゲート絶縁膜
ｍ  可動イオン
ＮＶＭ  不揮発性メモリ
ＯＦ  開口部
Ｐ１  キャップ膜（保護膜）
Ｑ１  選択用トランジスタ
ＳＰ  研磨表面
Ｖｃ  容量部電圧
Ｖｄ  ドレイン電圧
Ｖｍ  第２ｐウェル電圧
Ｖｐ  動作部電圧
Ｖｓ  ソース電圧
ｗ  水分
Ｗｇ  浮遊ゲート幅
Ｗｐ  キャップ幅
ｘ  第１方向
ｙ  第２方向
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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