(57)【要約】【課題】データ線容量によるセルディスターブ特性悪化を防止し、低電圧で動作する半導体記憶装置を提供する。【解決手段】複数のワード線ＷＬとこれらワード線ＷＬと交差する複数のビット線対ＢＬを有し、複数のワード線ＷＬと複数のビット線対ＢＬの各交差部に接続された複数のメモリセルＭＣを含むメモリセルアレイ１と、ワード線ＷＬを選択するロウデコーダ３と、メモリセルアレイ１のデータ読み出しとメモリセルアレイ１のデータ書き込みを行う読み出し／書き込み回路１３及び複数のビット線対ＢＬと読み出し／書き込み回路１３を選択的に接続するトランスファゲートＧ１、Ｇ２で構成されたマルチプレクサ回路１２を有するカラムデコーダ４を備える。カラムデコーダ４は、メモリセルＭＣへのアクセスにおいて、ワード線ＷＬの選択の際、トランスファゲートＧ１、Ｇ２を所定時間オフ状態に維持した後、トランスファゲートＧ１、Ｇ２をオン状態にする。【選択図】図２
2009146553.tif 000002
【特許請求の範囲】
【請求項１】
複数のワード線とこれらワード線に交差する複数の第１及び第２のビット線からなるビット線対と前記複数のワード線と前記複数のビット線対の各交差部に接続された複数のメモリセルを含み、前記メモリセルが、入力端及び出力端を相互に接続してなるＰＭＯＳトランジスタ及びＮＭＯＳトランジスタからなる第１及び第２のインバータと前記第１のインバータの出力端及び前記第１のビット線の間に接続されゲートが前記ワード線に接続された第１のトランスファトランジスタと前記第２のインバータの出力端及び前記第２のビット線の間に接続されゲートが前記ワード線に接続された第２のトランスファトランジスタとを備えたメモリセルアレイと、
前記ワード線を選択するロウデコーダと、
前記メモリセルアレイのデータ読み出しと前記メモリセルアレイのデータ書き込みを行う読み出し／書き込み回路及び前記複数のビット線対と前記読み出し／書き込み回路を選択的に接続するトランスファゲートで構成されたマルチプレクサ回路を有するカラムデコーダと、
を備え、
前記カラムデコーダは、前記メモリセルへのアクセスにおいて、前記ワード線選択の際、前記トランスファゲートを所定時間オフ状態に維持した後、前記トランスファゲートをオン状態にする
ことを特徴とする半導体記憶装置。
【請求項２】
前記カラムデコーダは、前記ビット線対間に接続されたラッチ回路を有し、
前記メモリセルへのアクセスにおいて、前記ワード線選択の際、前記トランスファゲートを所定時間オフ状態に維持した後、前記ビット線対のデータを前記ラッチ回路にラッチし、その後、前記トランスファゲートをオン状態にする
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記カラムデコーダは、前記メモリセルへのデータの書き込みにおいて、前記ワード線選択の際、前記トランスファゲートを所定時間オフ状態に維持した後、前記トランスファゲートをオン状態にする
ことを特徴とする請求項１又は２記載の半導体記憶装置。
【請求項４】
前記カラムデコーダは、複数の前記ビット線対で共有する前記読み出し／書き込み回路を複数備え、
前記メモリセルへのデータの書き込みにおいて、データ書き込み動作を行う読み出し／書き込み回路を共有する前記ビット線対間にあるラッチ回路を非活性状態にする
ことを特徴とする請求項２記載の半導体記憶装置。
【請求項５】
前記カラムデコーダは、第１及び第２の動作モードを有し、
前記第１の動作モードでは、前記メモリセルへのアクセスにおいて、前記ワード線を選択後、所定時間経過してから前記トランスファゲートをオン状態にし、
前記第２の動作モードでは、前記メモリセルへのアクセスにおいて、前記ワード線の選択と同時に前記トランスファゲートをオン状態にする
ことを特徴とする請求項１乃至４記載のいずれかの半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に低電圧で動作するＳＲＡＭ等の半導体装置に関する。
【背景技術】
【０００２】
携帯電話等のモバイル機器で使用されるＬＳＩでは、低消費電力化のために電源電圧を低くすることが要求されている。特に低消費電力化のために動作周波数、電源電圧をダイナミックに変化させるＬＳＩでは、処理負荷が軽い場合は可能な限り低い電源電圧に抑えることが要求される。そのため、ＬＳＩ中のメモリとして多用されるＳＲＡＭもより低電圧での動作が必要とされている。
【０００３】
従来のＳＲＡＭ回路は、複数のワード線と複数のビット線対の各交差部に接続された複数のメモリセルからなるメモリセルアレイ、ワード線を選択するロウデコーダ、ビット線を選択しメモリセルへのデータの読み出し／書き込みを行うカラムデコーダ、及び外部からのアドレス信号や制御信号に応じてロウデコーダとカラムデコーダを制御するコントローラで構成される。
【０００４】
カラムデコーダは、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタからなるトランスファゲートによるマルチプレクサ回路、及び読み出し／書き込み回路のアドレス選択により、任意のカラムを選択する。アクセス時には、ロウデコーダにより任意のワード線が選択されると同時に任意のトランスファゲートが開き、さらに読み出し／書き込み回路が選択されることで、任意のアドレスのメモリセルへのアクセスを行う。
【０００５】
ＳＲＡＭのメモリセルは、製造のしやすさや高集積化が可能な点などから、４つのＮＭＯＳトランジスタと２つのＰＭＯＳトランジスタからなる６トランジスタ型メモリセルが広く使用されているが、６トランジスタ型メモリセルは電源電圧が低下するにつれディスターブマージンが減少し、低電圧化が困難であることが知られている。６トランジスタ型メモリセルは、ワード線が開いた際にビット線から流入する電荷によってフリップフロップの“Ｌ”レベルノードがプルアップされることにより不安定になる。そのため、ビット線からの電荷量を低減することでセルを安定化させる方法が採用されている。具体的には、ビット線あたりに接続されるセル数をできるだけ少なくして、ビット線容量を軽くする方法（非特許文献１）などがある。
【０００６】
しかし、低電圧化のために、ビット線あたりに接続されるセル数をできるだけ少なくしていくと、ビット線容量は減少するが、次第にトランスファゲートから先のデータ線容量分の影響が無視できなくなる。そのため、ビット線あたりのセル数を少なくしてもトータルの容量が十分低下しないという問題が生じる。
【０００７】
さらに、データ線容量は、トランスファゲートのジャンクション容量、配線容量等であり、カラムのマルチプレクサ数が増加するほど大きくなる。ビット線あたりのセル数を制限すると、同容量のＳＲＡＭを構成しようとした場合、カラムのマルチプレクサ数が増加する傾向となるため、データ線容量の影響はさらに大きくなる。従ってトータルの容量が十分低下できず、低電圧化できない問題が生じる。
【非特許文献１】M.Khellah et.al., 2007 Symp. VLSI Circuits, pp76-77
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、データ線容量によるセルディスターブ特性悪化を防止し、低電圧で動作する半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一つの態様に係る半導体記憶装置は、複数のワード線とこれらワード線と交差する複数のビット線対を有し、前記複数のワード線と前記複数のビット線対の各交差部に接続された複数のメモリセルを含むメモリセルアレイと、前記ワード線を選択するロウデコーダと、前記メモリセルアレイのデータ読み出しと前記メモリセルアレイのデータ書き込みを行う読み出し／書き込み回路及び前記複数のビット線対と前記読み出し／書き込み回路を選択的に接続するトランスファゲートで構成されたマルチプレクサ回路を有するカラムデコーダと、を備え、前記カラムデコーダは、前記メモリセルへのアクセスにおいて、前記ワード線選択の際、前記トランスファゲートを所定時間オフ状態に維持した後、前記トランスファゲートをオン状態にすることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、データ線容量によるセルディスターブ特性悪化を防止し、低電圧で動作する半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照しながら、本発明に係る半導体記憶装置の実施の形態について詳細に説明する。
【００１２】
［第１の実施形態]
図１は、本発明の第１の実施形態に係る半導体記憶装置の概略構成を示す回路図であり、図２は、図１に示すカラムデコーダの詳細を示す回路図である。
【００１３】
本実施形態に係る半導体記憶装置は、メモリセルアレイ１と、このメモリセルアレイ１からメモリセルＭＣを選択するロウデコーダ３及びカラムデコーダ４と、これらロウデコーダ３及びカラムデコーダ４を制御するコントローラ２とを備えて構成されている。
【００１４】
メモリセルアレイ１は、複数のワード線ＷＬと、複数のビット線ＢＬｔとＢＬｃからなるビット線対ＢＬと、このワード線ＷＬとビット線対ＢＬの交点に設けられた複数のメモリセルＭＣとを備えている。ここで、メモリセルＭＣは、図３に示すような６トランジスタ型メモリセルである。すなわち、６トランジスタ型メモリセルは、ソースが電源線ＶＤＤ及び接地線ＶＳＳにそれぞれ接続され相補対接続されたＰＭＯＳトランジスタＱ１及びＮＭＯＳトランジスタＱ２を備えた第１のインバータＩＶ１と、ソースが電源線ＶＤＤ及び接地線ＶＳＳにそれぞれ接続され相補対接続されたＰＭＯＳトランジスタＱ３及びＮＭＯＳトランジスタＱ４を備えた第２のインバータＩＶ２とを有する。これらインバータＩＶ１，ＩＶ２の入力と出力は相互に接続されている。ビット線ＢＬｔと第１のインバータＩＶ１の出力端との間には、第１のトランスファトランジスタＱ５が接続され、ビット線ＢＬｃと第２のインバータＩＶ２の出力端との間には、第２のトランスファトランジスタＱ６が接続されている。第１及び第２のトランスファトランジスタＱ５，Ｑ６のゲートは、ワード線ＷＬに接続されている。なお、この６トランジスタ型メモリセルを用いた書き込み動作は、ビット線ＢＬｔ，ＢＬｃの双方で行われるが、読み出し動作については、一方のビット線ＢＬｔのみからなされるシングルエンド読み出しでも良い。
【００１５】
コントローラ２は、外部から与えられたアドレス信号ＡＤＤからロウアドレス信号ＲＡと第１及び第２のカラムアドレス信号ＣＡを生成し、それぞれロウデコーダ３とカラムデコーダ４に転送する。また、外部から与えられる制御信号ＣＮＴに応じて、カラムデコーダ４にライトイネーブル信号ＷＥを転送する。
【００１６】
ロウデコーダ３は、コントローラ２から与えられたロウアドレス信号ＲＡに基づいてワード線ＷＬを選択するものである。
【００１７】
カラムデコーダ４は、複数のプリチャージ回路１１、マルチプレクサ回路１２、及び読み出し／書き込み回路１３から構成される。このカラムデコーダ４は、コントローラ２から与えられたカラムアドレス信号ＣＡを第１及び第２のカラムアドレス信号Ｙａ（Ｙａ１、…、Ｙａｍ）及びＹｂ（Ｙｂ１、…、Ｙｂｍ）に変換し、第１及び第２のカラムアドレス信号Ｙａ及びＹｂにより選択されたカラムのメモリセルＭＣに対し、コントローラ２から与えられたライトイネーブル信号ＷＥによりデータの読み出し及び書き込みを行う。
【００１８】
プリチャージ回路１１は、ビット線対ＢＬの間に接続されている。このプリチャージ回路１１は、メモリセルＭＣからのデータ読み出しに際し、予めビット線ＢＬｔ及びＢＬｃをプリチャージするための回路であり、プリチャージ信号ｐｃ＿ｂにより活性化／非活性化制御されて、電源ＶＤＤ−ビット線ＢＬｔ間、電源ＶＤＤ−ビット線ＢＬｃ間及びビット線ＢＬｔ−ＢＬｃ間をそれぞれ接続する３つのＰＭＯＳトランジスタＱ１１、Ｑ１２、Ｑ１３から構成されている。
【００１９】
マルチプレクサ回路１２は、複数のカラムトランスファゲート回路１２ａにより構成される。各カラムトランスファゲート回路１２ａは、１組のビット線対ＢＬに対して、２個のトランスファゲートＧ１、Ｇ２及び１個のインバータＩＶ３により構成される。各トランスファゲートＧ１、Ｇ２のソース及びドレイン端子は、メモリセルアレイ１のビット線ＢＬｔ及びＢＬｃとカラムデコーダ４のデータ線ＤＬｔ及びＤＬｃに接続されている。また、トランスファゲートＧ１、Ｇ２を構成するＮＭＯＳトランジスタのゲート端子には、第１のカラムアドレス信号Ｙａが入力され、同じくＰＭＯＳトランジスタのゲート端子には、インバータＩＶ３を介して第１のカラムアドレス信号Ｙａが入力される。このカラムトランスファゲート回路１２ａは、第１のカラムアドレス信号Ｙａが“Ｈ”の場合にオン状態となり、ソース端子とドレイン端子が導通する。１つの読み出し／書き込み回路１３を共有するビット線対ＢＬに接続された複数のカラムトランスファゲート回路１２ａがソースあるいはドレイン端子に接続されたデータ線ＤＬｔ及びＤＬｃからなるデータ線対（以下、ＤＬとする。）を共有することで、メモリセルＭＣの複数のビット線対ＢＬとカラムデコーダ４のデータ線対ＤＬを選択的に接続するものである。
【００２０】
読み出し／書き込み回路１３は、内部にセンスアンプ、書き込みバッファ等を備え、コントローラ２から与えられる第２のカラムアドレス信号Ｙｂにより選択され、ライトイネーブル信号ＷＥにより動作切り替えされてメモリセルＭＣへのデータの読み出しあるいは書き込み動作を実行する。読み出し／書き込み回路１３は、複数設けられ、それぞれにマルチプレクサ回路１２を介して複数のビット線対ＢＬが選択的に接続される。
【００２１】
前記構成による半導体記憶装置の動作について以下に説明する。
【００２２】
読み出し時には、予め、第１のカラムアドレス信号Ｙａを“Ｌ”にし、トランスファゲートＧ１、Ｇ２をオフ状態にしておく。次に、プリチャージ回路１１がビット線対ＢＬを所定レベルまでプリチャージした後、ロウデコーダ３がワード線ＷＬを選択すると、選択したメモリセルＭＣの“Ｌ”ノードにつながるドライブ用のＮＭＯＳトランジスタＱ２又はＱ４を介してビット線ＢＬｔ又はＢＬｃの電荷が放電されるので、電荷が放電された方のビット線ＢＬｔ又はＢＬｃの電位が低下し、他方の電位はチャージ電位を維持する。本実施形態では、両ビット線ＢＬｔ，ＢＬｃ間の電位差が所定電位差となるまでの所定時間、トランスファゲートをオフ状態に維持し、その後、トランスファゲートＧ１，Ｇ２をオン状態にする。これにより、ビット線対ＢＬに、データ線対ＤＬと接続されることによる多少の電圧変動があったとしても、その変動値を上回るようにビット線ＢＬｔ，ＢＬｃ間に所定の電位差（ディスターブマージン）が確保されているので、ディスターブ特性の悪化を防止することができる。
【００２３】
図４は、本実施形態に係る半導体記憶装置におけるビット線あたりのメモリセル数とビット線容量Ｃ＿ｂｌ及びデータ線容量Ｃ＿ｄａｔａの関係を示すグラフである。
【００２４】
図４から明らかなように、ビット線容量Ｃ＿ｂｌは、接続されているメモリ数の増加とともに比例して増加する。一方、データ線容量Ｃ＿ｄａｔａは、メモリセル数に依存することなく一定である。したがって、メモリセル数を十分少なくしていった場合でも、データ線容量Ｃ＿ｄａｔａの影響により、トータルの容量は十分低下しない。しかし、本実施形態によれば、データ線容量Ｃ＿ｄａｔａの影響を受けることなく、メモリセルＭＣからのデータ読み出しが行えるため、データ読み出し時のエラーを低減することができる。
【００２５】
次に書き込みについて説明する。書き込み時の選択されたメモリセルＭＣについては、データが上書きされてしまうため、そのディスターブ悪化が問題となることはない。しかし、本実施形態のように、複数の読み出し／書き込み回路１３のそれぞれに複数のビット線対ＢＬが接続された構成において、非選択の読み出し／書き込み回路１３に接続された選択状態のカラムトランスファゲート回路１２ａに接続されるビット線対ＢＬには、読み出し時と同様の問題が発生する。例えば、ｊ番目の読み出し／書き込み回路１３に接続されたｉ番目のカラムトランスファゲート回路１２ａにつながるビット線対ＢＬに接続されたメモリセルＭＣにデータを書き込む場合、ｊ番目以外の読み出し／書き込み回路１３に接続されたｉ番目のカラムトランスファゲート回路１２ａにつながるビット線対ＢＬに接続されたメモリセルＭＣでは、カラムトランスファゲート回路１２ａは開状態となるにも拘わらず書き込みデータは供給されないため、読み出し状態と同様の問題が発生する。
【００２６】
このため、書き込み時においても、書き込みに先立って、読み出し動作を行う。すなわち、予めトランスファゲートＧ１，Ｇ２をオフした状態で、ビット線対ＢＬをプリチャージし、ロウデコーダ３がワード線ＷＬを選択する。そして、両ビット線ＢＬｔ，ＢＬｃ間の電位差が所定電位差となるまでの所定時間、トランスファゲートをオフ状態に維持し、その後、トランスファゲートＧ１，Ｇ２をオン状態にする。続いて、データを書き込むビット線対ＢＬに選択された読み出し／書き込み回路１３がデータを供給することにより、選択されたメモリセルＭＣにデータを書き込む。
【００２７】
これにより、データが書き込まれないメモリセルＭＣに対するディスターブ特性の悪化を防止することができる。
【００２８】
［第２の実施形態］
図５は、本発明の第２の実施形態に係る半導体記憶装置のカラムデコーダ４Ａの構成を示す回路図である。
【００２９】
本実施形態に係るカラムデコーダ４Ａは、さらに、ラッチ回路２４が追加されている点で、第１の実施形態に係るカラムデコーダ４と異なる。
【００３０】
ラッチ回路２４は、１組のビット線対ＢＬの間に接続されており、トランジスタＱ２１、Ｑ２２、及びＱ２３、Ｑ２４からなる２つのインバータＩＶ４、ＩＶ５のクロスカップリングにより構成されている。また、これらインバータＩＶ４、ＩＶ５のソース端子にはラッチ回路２４を活性化／非活性化するための制御スイッチＱ２５が接続され、コントローラ２から与えられるラッチイネーブル信号ｌａｔにより制御される。ラッチイネーブル信号ｌａｔが“Ｈ”の場合、ラッチ回路２４は活性化され、ビット線対ＢＬにあるデータがラッチされる。一方、ラッチイネーブル信号ｌａｔが“Ｌ”の場合、ラッチ回路２４は非活性化される。
【００３１】
前記構成による半導体記憶装置の動作について以下に説明する。
【００３２】
本実施形態によれば、ビット線ＢＬｔ及びＢＬｃに十分な振幅が得られた後、さらにコントローラ２からラッチイネーブル信号ｌａｔによりラッチ回路２４を活性化し、ビット線対ＢＬのデータをラッチした上で、トランスファゲートＧ１、Ｇ２をオン状態にする点が第1の実施形態に係る半導体記憶装置と異なる。
【００３３】
第１の実施形態によれば、トランスファゲートＧ１、Ｇ２をオン状態にした瞬間、“Ｈ”レベルにあるビット線ＢＬｔ又はＢＬｃ上の電荷がビット線容量Ｃ＿ｂｌとデータ線容量Ｃ＿ｄａｔａ間でチャージシェアされて、“Ｌ”レベルにあるビット線ＢＬｔあるいはＢＬｃのレベルが瞬間的に上昇し、ディスターブが発生するおそれがあるが、本実施形態によれば、ラッチ回路２４によってビット線対ＢＬのレベルを保持しているので、さらに、当該現象を防止することができる。
【００３４】
次に、書き込み動作について説明する。図６は、書き込み時の動作を示す波形図である。
【００３５】
ワード線ＷＬが選択され、ビット線ＢＬｔ及びＢＬｃの電位差が所定の電位差に達する所定時間を経過後、ラッチイネーブル信号ｌａｔが立ち上がり、ラッチ回路２４がビット線ＢＬｔ，ＢＬｃの電位を保持する。その後、第１のカラムアドレス信号Ｙａが立ち上がってトランスファゲートＧ１，Ｇ２をオン状態にし、同時に書き込みが開始される。これにより、書き込みがなされないメモリセルＭＣで、オン状態となるトランスファゲートＧ１，Ｇ２に接続されるビット線対ＢＬに接続されたメモリセルＭＣに対するディスターブ特性の悪化を防ぐことができる。
【００３６】
［第３の実施形態］
図７は、本発明の第３の実施形態に係る半導体記憶装置のカラムデコーダ４Ｂの構成を示す回路図である。
【００３７】
本実施形態のカラムデコーダ４Ｂのラッチ回路３４は、ラッチ回路３４が有する制御スイッチＱ２５が、各読み出し／書き込み回路１３から出力されるラッチイネーブル信号ｌａｔ＿ｎにより制御されている点において、第２の実施形態と異なる。
【００３８】
ラッチイネーブル信号ｌａｔ＿ｎは、第２のカラムアドレス信号Ｙｂが“Ｈ”で、かつ、ライトイネーブル信号ＷＥが“Ｈ”の場合のみ“Ｈ”となる信号である。つまり、第２のカラムアドレス信号Ｙｂにより選択された読み出し／書き込み回路１３が、データの書き込み動作を行う場合には、その読み出し／書き込み回路１３につながる全てのラッチ回路３４を非活性にしておき、ビット線ＢＬｔ及びＢＬｃ上のデータをラッチしないというものである。
【００３９】
第２の実施形態では、図６に示すように、書き込み時に、ビット線対ＢＬ毎にデータをラッチした後、読み出し／書き込み回路１３で書き戻すように動作したが、この場合、ラッチ回路２４を反転するために余計な電流消費が発生し、これにより読み出し／書き込み回路１３の駆動力が十分に得られない場合がある。この場合、ラッチ回路２４が反転せず、データの書き込みを失敗する恐れが生ずる。この点、第３の実施形態によれば、データを書き込むメモリセルＭＣに接続されたラッチ回路３４を非活性化状態として、書き込みを容易にすることにより、前記問題の発生を防止することができる。
【００４０】
［第４の実施形態］
本発明の第４の実施形態に係る半導体記憶装置は、第１から第３の実施形態に係る半導体記憶装置と構成を同じにし、前記書き込み及び読み出し動作を第１の動作モードとし、第１の動作モードとは異なる第２の動作モードを追加したものである。
【００４１】
第２の動作モードは、メモリセルＭＣのデータの読み出し及び書き込みの際、ロウデコーダ３によるワード線ＷＬの選択と同時に、カラムデコーダ４のトランスファゲートＧ１、Ｇ２をオン状態にするものである。
【００４２】
図８に本実施形態における第２の動作モード時の動作波形を示す。
【００４３】
第１の動作モードでは、図６から分かるように、ワード線ＷＬが“Ｈ”になった後、第１のカラムアドレス信号Ｙａが“Ｈ”になり、前記のとおり、データ線容量Ｃ＿ｄａｔａの影響がないため、ビット線ＢＬｔ及びＢＬｃの十分な振幅が速やかに現れる。一方、第２の動作モードでは、図８から分かるように、ワード線ＷＬが“Ｈ”になると同時に、第１のカラムアドレス信号Ｙａが“Ｈ”になり、トランスファゲートＧ１、Ｇ２がオン状態になるため、データ線容量Ｃ＿ｄａｔａが影響し、第１の動作モードに比べ、ビット線ＢＬｔ及びＢＬｃの振幅が緩やかに現れる。しかし、ビット線ＢＬｔ及びＢＬｃの振幅の遷移時間を十分に短縮できるだけの電源電圧が確保できる場合には、第１の動作モードのように、データ書き込みの前提としてのデータ読み出しの時間がない分、従来技術と比べても遜色のない動作速度を確保することが可能である。つまり、本実施形態によれば、高い動作周波数を必要としない処理の場合、低電圧で動作可能な第１の動作モードを選択し、早い動作周波数を必要とする処理の場合、高電圧で動作させる第２の動作モードを選択することで、異なる動作環境に対応することができる。
【００４４】
図９は、本発明の実施形態に係る半導体記憶装置を利用したＬＳＩシステムの概略図である。
【００４５】
ＬＳＩシステム４０は、ＤＶＳ（Ｄｙｎａｍｉｃ  Ｖｏｌｔａｇｅ  Ｓｃａｌｉｎｇ）制御部４１と半導体記憶装置であるＳＲＡＭ４２により構成される。ここで、ＤＶＳ制御は、動的に駆動電圧を変更することで消費電力を削減する制御手法をいう。本システムの場合、ＳＲＡＭ４２の駆動電圧ＶＤＤ及びＳＲＡＭ４２の動作モードを決定する動作モード選択信号Ｍｏｄｅは、ＤＶＳ制御部４１により生成され、ＳＲＡＭ４２に与えられる。
【００４６】
本システムを用いることで、セルディスターブの発生を抑制するとともに、消費電力の低減を図ることが可能となる。
【図面の簡単な説明】
【００４７】
【図１】本発明の第１の実施形態に係る半導体記憶装置の概略構成を示す回路図である。
【図２】同半導体記憶装置のカラムデコーダの詳細を示す回路図である。
【図３】同半導体記憶装置の６トランジスタ型メモリセルを示す回路図である。
【図４】同半導体記憶装置のビット線あたりのメモリセル数とビット線容量及びデータ線容量の関係を示すグラフである。
【図５】本発明の第２の実施形態に係る半導体記憶装置のカラムデコーダの構成を示す回路図である。
【図６】同半導体記憶装置の書き込み時の動作を示す波形図である。
【図７】本発明の第３の実施形態に係る半導体記憶装置のカラムデコーダの構成を示す回路図である。
【図８】同半導体記憶装置の第２の動作モードの波形図である。
【図９】本発明の実施形態に係る半導体記憶装置を利用したＬＳＩシステムの概略図である。
【符号の説明】
【００４８】
１・・・メモリセルアレイ、２・・・コントローラ、３・・・ロウデコーダ、４、４Ａ、４Ｂ・・・カラムデコーダ、１１・・・プリチャージ回路、１２・・・マルチプレクサ回路、１２ａ・・・カラムトランスファゲート回路、１３・・・読み出し／書き込み回路、２４、３４・・・ラッチ回路。 
【図１】
2009146553.tif 000003
【図２】
2009146553.tif 000004
【図３】
2009146553.tif 000005
【図４】
2009146553.tif 000006
【図５】
2009146553.tif 000007
【図６】
2009146553.tif 000008
【図７】
2009146553.tif 000009
【図８】
2009146553.tif 000010
【図９】
2009146553.tif 000011