(57)【要約】【課題】バイポーラトランジスタの特性が劣化するのを抑制することが可能な半導体装置の製造方法を提供する。【解決手段】この半導体装置１００の製造方法は、シリコン基板１１の領域Ａ上にプレーナ型のバイポーラトランジスタ１を形成する工程と、プレーナ型バイポーラトランジスタ１が形成される領域を覆うようにシリコン窒化膜からなるカバー膜３２ａを形成する工程と、その後、プレーナ型のバイポーラトランジスタ１が形成される領域Ａがカバー膜３２ａに覆われた状態で、バイポーラトランジスタ１が形成される領域にイオン注入する工程とを備える。【選択図】図１８
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【特許請求の範囲】
【請求項１】
半導体基板の第１領域上にバイポーラトランジスタを形成する工程と、
前記バイポーラトランジスタが形成される第１領域を覆うようにシリコン窒化膜からなるカバー膜を形成する工程と、
その後、前記第１領域が前記カバー膜に覆われた状態で、前記第１領域にイオン注入する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記イオン注入する工程の後に、前記第１領域が前記カバー膜に覆われた状態で熱処理する工程をさらに備えることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記バイポーラトランジスタは、外部ベース層を含み、
前記イオン注入する工程は、前記外部ベース層が形成される領域が前記カバー膜に覆われた状態で、前記外部ベース層が形成される領域にイオン注入する工程を含むことを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記半導体基板の前記第１領域とは異なる第２領域上に半導体素子を形成する工程をさらに備え、
前記カバー膜を形成する工程は、前記第１領域および前記第２領域を覆うように前記カバー膜を形成する工程を含み、
前記イオン注入する工程は、前記第１領域および前記第２領域が前記カバー膜に覆われた状態で、前記第１領域および前記第２領域に同時にイオン注入する工程を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記カバー膜上にレジスト膜を形成する工程と、
その後、前記イオン注入する工程の後に、前記レジスト膜を除去する工程とをさらに備えることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記レジスト膜を除去する工程の後に、前記バイポーラトランジスタが形成される第１領域および前記半導体素子が形成される第２領域が前記カバー膜に覆われた状態で熱処理する工程をさらに備えることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記バイポーラトランジスタは、外部ベース層を含み、
前記半導体素子は、ソースおよびドレインを含む電界効果型トランジスタであり、
前記イオン注入する工程は、前記外部ベース層が形成される第１領域と前記ソースおよびドレインが形成される第２領域とが前記カバー膜に覆われた状態で、前記外部ベース層が形成される第１領域および前記ソースおよびドレインが形成される第２領域に同時にイオン注入する工程を含むことを特徴とする請求項４〜６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記バイポーラトランジスタは、島状の構造を有するポリシリコンからなるエミッタ電極を含むことを特徴とする請求項１〜７のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、半導体基板の表面にバイポーラトランジスタやＣＭＯＳトランジスタなどの複数の素子が形成された半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、半導体基板の表面にバイポーラトランジスタやＣＭＯＳトランジスタなどの複数の素子が形成された半導体装置の製造方法が知られている（たとえば、特許文献１参照）。この特許文献１に開示された半導体装置の製造方法では、バイポーラトランジスタの外部ベース層が形成される領域やＣＭＯＳトランジスタのソースおよびドレインが形成される領域上にＳｉＯ２からなるカバー膜を形成し、そのカバー膜の上面からイオン注入を行っている。
【０００３】
【特許文献１】特開２００２−２６０３３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記のような従来の半導体装置の製造方法では、イオン注入する際に、ＳｉＯ２膜に含まれているＯが注入イオンと共にトランジスタ電極が形成される領域に注入されてしまうという現象があり、それが電極の形成不良を引き起こすという不都合がある。この結果、バイポーラトランジスタやＣＭＯＳトランジスタの特性が劣化する原因になるという問題点がある。
【０００５】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、バイポーラトランジスタの特性が劣化するのを抑制することが可能な半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００６】
この発明の半導体装置の製造方法は、半導体基板の第１領域上にバイポーラトランジスタを形成する工程と、バイポーラトランジスタが形成される領域を覆うようにシリコン窒化膜からなるカバー膜を形成する工程と、その後、バイポーラトランジスタが形成される第１領域がカバー膜に覆われた状態で、バイポーラトランジスタが形成される第１領域にイオン注入する工程とを備える。
【発明の効果】
【０００７】
本発明では、上記のように、バイポーラトランジスタが形成される領域を覆うようにシリコン窒化膜からなるカバー膜を形成する工程と、その後、バイポーラトランジスタが形成される領域がカバー膜に覆われた状態で、バイポーラトランジスタが形成される領域にイオン注入する工程とを備えることによって、バイポーラトランジスタの表面が荒れるのを抑制することができる。また、イオン注入する際にシリコン窒化膜の成分は基板に注入されにくいので、Ｏ原子の混入の防止（ノックオン防止）をしながら確実にイオンのみを注入することができる。これにより、バイポーラトランジスタが劣化するのを抑制することができる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の実施形態を図面に基づいて説明する。
【０００９】
図１は、本発明の一実施形態による半導体装置１００の断面図である。なお、本実施形態では、シリコン基板１１の表面にｎｐｎ型のプレーナ型のバイポーラトランジスタ１とｐ型の電界効果型トランジスタ２とが形成される半導体装置１００について説明する。なお、シリコン基板１１は、本発明の「半導体基板」の一例であり、プレーナ型のバイポーラトランジスタ１は、本発明の「バイポーラトランジスタ」の一例であり、電界効果型トランジスタ２は、本発明の「半導体素子」の一例である。
【００１０】
本実施形態による半導体装置１００は、図１に示すように、プレーナ型のバイポーラトランジスタ１が形成される領域Ａと、電界効果型トランジスタ２が形成される領域Ｂとから構成されている。ｐ型のシリコン基板１１の表面には、リーチスルー領域１２ａを含むｎ＋型のサブコレクタ領域１２、素子分離用のｐウェル１３およびｎウェル１４が形成されている。また、サブコレクタ領域１２の表面には、ｎ型のコレクタ領域１５が形成されている。また、ｐウェル１３の表面と、ｎウェル１４およびシリコン基板１１の表面とには、素子分離絶縁膜１６が形成されている。
【００１１】
また、プレーナ型のバイポーラトランジスタ１が形成される領域Ａに位置するコレクタ領域１５の表面上には、シリコンゲルマニウム（ＳｉＧｅ）からなるｐ型の真性ベース層１９と、シリコンゲルマニウム（ＳｉＧｅ）からなるｐ＋型の外部ベース層２０および２１とが形成されている。また、真性ベース層１９の表面には、ｎ型拡散層からなるエミッタ層２２が形成されている。また、エミッタ層２２の表面には、島状の構造を有するポリシリコンからなるｎ＋型のエミッタ電極２５が形成されている。また、エミッタ電極２５の側方を覆うように、サイドウォール絶縁膜２６が形成されている。
【００１２】
また、外部ベース層２０および２１と、エミッタ電極２５と、リーチスルー領域１２ａとの表面には、シリサイド膜３１が形成されている。また、リーチスルー領域１２ａと、リーチスルー領域１２ａの上面部に形成されたシリサイド膜３１との間には、ｎ＋型の高濃度の不純物領域１２ｂが形成されている。
【００１３】
また、電界効果型トランジスタ２が形成される領域Ｂに位置するｎウェル１４の表面には、チャネル領域を挟むように所定の間隔を隔てて、電界効果型トランジスタ２のソースとして機能するｐ＋型の高濃度の不純物領域１７ａおよびｐ−型の低濃度の不純物領域１８ａと、ドレインとして機能するｐ＋型の高濃度の不純物領域１７ｂおよびｐ−型の低濃度の不純物領域１８ｂとが形成されている。また、電界効果型トランジスタ２が形成される領域Ｂのシリコン基板１１の表面にはゲート絶縁膜２７を介してゲート電極２８が形成されている。
【００１４】
また、ゲート電極２８の側方を覆うように絶縁膜２９が形成されている。また、絶縁膜２９の側方を覆うように、サイドウォール絶縁膜６０が形成されている。このサイドウォール絶縁膜６０は、絶縁膜からなる外側サイドウォール部分３０ａおよび絶縁膜からなる内側サイドウォール部分４２ａからなる。また、電界効果型トランジスタ２のソースとして機能する不純物領域１７ａおよびドレインとして機能する不純物領域１７ｂと、ゲート電極２８との表面にもシリサイド膜３１が形成されている。
【００１５】
次に、図２〜図２２は、それぞれ、本発明の一実施形態による半導体装置１００の製造プロセスを説明するための断面図である。
【００１６】
まず、図２に示すように、シリコン基板１１上にＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法を用いて素子分離絶縁膜１６を形成する。その後、熱酸化法を用いてＳｉＯ２からなる酸化膜４１を形成する。
【００１７】
次に、酸化膜４１の表面と素子分離絶縁膜１６の表面との所定領域にレジスト膜（図示せず）を形成した後、領域Ａの所定領域にリン（Ｐ）をイオン注入することにより、リーチスルー領域１２ａを形成する。この後、レジスト膜を除去する。
【００１８】
また、酸化膜４１の表面および素子分離絶縁膜１６の表面の領域Ｂ以外の領域にレジスト膜（図示せず）を形成した後、領域Ｂにリン（Ｐ）をイオン注入することにより、ｎウェル１４を形成する。この後、レジスト膜を除去する。
【００１９】
この後、酸化膜４１の表面と素子分離絶縁膜１６の表面との所定領域にレジスト膜（図示せず）を形成した後、ホウ素（Ｂ）イオンを注入することにより、素子分離絶縁膜１６の下部に素子分離のためのｐウェル１３を形成する。この後、レジスト膜を除去する。
【００２０】
そして、酸化膜４１の表面と素子分離絶縁膜１６の表面との全面に多結晶シリコン膜（図示せず）を形成した後、その多結晶シリコン膜をエッチングによりパターニングすることにより多結晶シリコン膜２８ａを形成する。この後、熱酸化法により、多結晶シリコン膜２８ａの上面上および側面上にＳｉＯ２からなる絶縁膜２９を形成する。
【００２１】
この後、酸化膜４１の表面および素子分離絶縁膜１６の表面の領域Ｂ以外の領域にレジスト膜（図示せず）を形成した後、シリコン基板１１の領域Ｂの所定領域の表面にホウ素（Ｂ）をイオン注入する。これにより、ｎウェル１４の多結晶シリコン膜２８ａが形成されない表面にＬＤＤ（Ｌｉｇｈｔ  Ｄｏｐｅｄ  Ｄｒａｉｎ）となる低濃度の不純物領域１８ａおよび１８ｂが形成される。この後、レジスト膜を除去する。
【００２２】
そして、図３に示すように、素子分離絶縁膜１６と、絶縁膜２９と、酸化膜４１との表面の全面に、約３０ｎｍ〜約７０ｎｍの厚みを有するＳｉＯ２からなる保護絶縁膜４２を形成する。この保護絶縁膜４２の厚みは、サブコレクタ領域１２（図１参照）と、外部ベース層２０および２１（図１参照）とに不純物を導入する際の注入マスク（保護膜）として機能する厚みであればよい。
【００２３】
次に、図４に示すように、保護絶縁膜４２の所定領域にレジスト膜（図示せず）を形成した後、バイポーラトランジスタ１が形成される領域Ａの所定領域にリン（Ｐ）をイオン注入することにより電気的に活性化するとともに、サブコレクタ領域１２が形成される。このとき、リーチスルー領域１２ａと、サブコレクタ領域１２とが電気的に接続される。リン（Ｐ）がイオン注入される際、プレーナ型バイポーラトランジスタ１が形成される領域Ａに残っている保護絶縁膜４２は、チャネリングの発生の防止および洗浄時の金属汚染抑制のための膜として機能する。この後、レジスト膜を除去する。
【００２４】
この後、保護絶縁膜４２の所定領域にレジスト膜（図示せず）を形成した後、サブコレクタ領域１２が形成されるシリコン基板１１の表面の所定領域にリン（Ｐ）をイオン注入することにより、コレクタ領域１５が形成される。ここでも、保護絶縁膜４２は、シリコン基板１１の表面にイオン注入によるダメージが発生するのを抑制するための膜として機能する。この後、レジスト膜を除去する。また、保護絶縁膜４２の表面を覆うように多結晶シリコン膜４３を形成する。
【００２５】
次に、図５に示すように、フォトリソグラフィ法を用いてレジスト膜４４を形成した後、レジスト膜４４をマスクとして、バイポーラトランジスタ１が形成されるシリコン基板１１の表面の多結晶シリコン膜４３をドライエッチング法により除去するとともに、保護絶縁膜４２および酸化膜４１をウェットエッチング法により除去する。この後、レジスト膜４４を除去する。その結果、領域Ａの所定の領域のシリコン基板１１の表面が露出した状態となるとともに、領域Ｂには多結晶シリコン膜４３および保護絶縁膜４２が残された状態となる。
【００２６】
次に、図６に示すように、領域Ａおよび領域Ｂの表面上に、ホウ素（Ｂ）をドーピングしたシリコンゲルマニウム（ＳｉＧｅ）層をエピタキシャル成長させたエピタキシャル層１９ａを形成する。
【００２７】
次に、図７に示すように、フォトリソグラフィ法を用いてレジスト膜４５を形成した後、そのレジスト膜４５をマスクとしてエピタキシャル層１９ａをエッチングすることにより不要な部分を除去する。このとき、領域Ｂの絶縁膜２９を覆う保護絶縁膜４２の側方を覆うように、エッチング残渣１９ｂおよび４３ａが形成される。この後、レジスト膜４５を除去する。
【００２８】
次に、図８に示すように、減圧ＣＶＤ法により、エピタキシャル層１９ａと、素子分離絶縁膜１６と、保護絶縁膜４２と、エッチング残渣１９ｂおよび４３ａとの表面上にポリシリコン膜２５ａを形成した後、ｎ型の不純物である砒素（Ａｓ）またはリン（Ｐ）をポリシリコン膜２５ａにイオン注入する。これにより、ポリシリコン膜２５ａは、ｎ＋型のポリシリコン膜２５ａになる。
【００２９】
次に、図９に示すように、ポリシリコン膜２５ａの表面上に、シリコン窒化膜４７を形成する。そして、フォトリソグラフィ法を用いてシリコン窒化膜４７の表面上にレジスト膜４８（図１０参照）を形成した後、ドライエッチング法によりシリコン窒化膜４７およびポリシリコン膜２５ａを除去する。これにより、エピタキシャル層１９ａ上の所定領域に、シリコン窒化膜４７ａおよびｎ＋型の島状の構造を有するポリシリコンからなるエミッタ電極２５が形成される。その後、レジスト膜４８を除去する。
【００３０】
次に、図１１に示すように、フォトリソグラフィ法を用いてレジスト膜５２を形成した後、塩素ガスまたはＨＢｒガスを使用したドライエッチング法により、領域Ｂの保護絶縁膜４２の側面に形成されたエッチング残渣１９ｂおよび４３ａを除去する。この後、レジスト膜５２を除去する。
【００３１】
次に、図１２に示すように、減圧ＣＶＤ法により、領域Ａのエピタキシャル層１９ａおよびシリコン窒化膜４７ａの表面と、領域Ｂの保護絶縁膜４２の表面とを覆うようにシリコン酸化膜４９を形成する。
【００３２】
この後、ドライエッチング法により、シリコン酸化膜４９をエッチングすることにより、領域Ａのエミッタ電極２５およびシリコン窒化膜４７ａの側方にサイドウォール絶縁膜２６（図１３参照）が形成されるとともに、領域Ｂに外側サイドウォール部分となる外側サイドウォール部分３０ａ（図１３参照）が形成される。
【００３３】
次に、図１４に示すように、領域Ａの所定の領域にレジスト膜５３を形成する。その後、酸化膜４１および保護絶縁膜４２をエッチングすることにより、領域Ｂの酸化膜４１および保護絶縁膜４２の所定の領域が除去される。これにより、図１５に示すように、ゲート絶縁膜２７が形成されるとともに保護絶縁膜４２の多結晶シリコン膜２８ａの側方に位置する内側サイドウォール部分４２ａが形成される。なお、外側サイドウォール部分３０ａと、内側サイドウォール部分４２ａとによりサイドウォール絶縁膜６０が形成される。この後、レジスト膜５３を除去する。
【００３４】
次に、本実施形態では、図１６に示すように、領域Ａ上のプレーナ型バイポーラトランジスタ１が形成される領域および領域Ｂ上の電界効果型トランジスタ２が形成される領域を覆うように、ＳｉＮ膜（シリコン窒化膜）からなるカバー膜３２ａをシリコン基板１１上に形成する。具体的には、素子分離絶縁膜１６と、エピタキシャル層１９ａと、シリコン窒化膜４７ａが形成されたエミッタ電極２５と、サイドウォール絶縁膜２６と、リーチスルー領域１２ａと、絶縁膜２９に覆われた多結晶シリコン膜２８ａと、サイドウォール絶縁膜６０と、ソースとして機能する不純物領域１８ａおよびドレインとして機能する１８ｂとを覆うように、ＳｉＮ膜（シリコン窒化膜）からなるカバー膜３２ａをシリコン基板１１上に形成する。
【００３５】
次に、図１７に示すように、領域Ａおよび領域Ｂの所定の領域にレジスト膜５４を形成する。その後、シリコン基板１１上にヒ素（Ａｓ）をイオン注入することにより、シリコン基板１１上にｎ＋型の高濃度の不純物領域１２ｂが形成される。この後、レジスト膜５４を除去する。
【００３６】
次に、本実施形態では、図１８に示すように、ＳｉＮ膜からなるカバー膜３２ａ上の所定の領域にレジスト膜５５を形成する。その後、本実施形態では、領域Ａ上のバイポーラトランジスタ１が形成される領域と、領域Ｂ上の電界効果型トランジスタ２が形成される領域とがカバー膜３２ａに覆われた状態で、プレーナ型バイポーラトランジスタ１の外部ベース層２０および２１が形成される領域と、電界効果型トランジスタ２のソースおよびドレインが形成される領域（不純物領域１８ａおよび１８ｂ）とに同時にホウ素（Ｂ）のイオン注入を行う。これにより、電界効果型トランジスタ２のソースとして機能する不純物領域１７ａおよびドレインとして機能する不純物領域１７ｂが形成される。また、多結晶シリコン膜２８ａ（図１７参照）へのホウ素のイオン注入により、電界効果型トランジスタ２のゲート電極２８が形成される。その後、ＳｉＮ膜からなるカバー膜３２ａ上に形成したレジスト膜５５を除去する。
【００３７】
その後、本実施形態では、プレーナ型バイポーラトランジスタ１と電界効果型トランジスタ２とが、カバー膜３２ａに覆われた状態で熱処理することによって、エミッタ電極２５のｎ型の不純物をエピタキシャル層１９ａ（図１４参照）に拡散させることにより、エミッタ層２２および真性ベース層１９を形成する。
【００３８】
この後、カバー膜３２ａおよびシリコン窒化膜４７ａを除去することによって、図１９に示すような構造が得られる。
【００３９】
この後、図２０〜図２２に示すように、上記した領域ＡおよびＢに加えて、同一ウエハ上の別の領域Ｃを有している構造において、サリサイドプロセスによりシリサイド膜３１を形成する。
【００４０】
具体的には、図２０に示すように、バイポーラトランジスタ１および電界効果型トランジスタ２の形成と同時に、領域Ｃにはラテラル（横型）のＰＮＰトランジスタ３が形成されている。領域Ｂと領域Ｃとの境界部分のシリコン基板１１上の素子分離絶縁膜１６の下部には、ｐウェル１３が形成されている。この素子分離絶縁膜１６に隣接する領域の表面には、ｐウェル１３ａが形成されている。このｐウェル１３ａの表面には、ＰＮＰトランジスタの基板電位固定用として機能するｐ＋型の不純物領域３４ａが形成されている。また、ｐウェル１３ａおよび不純物領域３４ａに隣接する領域には、素子分離絶縁膜１６ａが形成されている。この素子分離絶縁膜１６ａに隣接するシリコン基板１１の表面上にはｎウェル１４が形成されている。このｎウェル１４の表面の所定の領域には、ｐ＋型のエミッタとして機能する不純物領域３４ｂと、ｐ＋型のコレクタとして機能する３４ｃと、ｎ＋型のベース引き出しとして機能する不純物領域１７ｃとが形成されている。また、ｐ＋型の不純物領域３４ｂおよび３４ｃと、ｎ＋型の不純物領域１７ｃとは、素子分離絶縁膜１６ｂにより素子分離されている。また、ｎ＋型の不純物領域１７ｃに隣接する領域には、素子分離絶縁膜１６ｃが形成されている。
【００４１】
次に、図２０に示した状態から、図２１に示すように、バイポーラトランジスタ１、電界効果型トランジスタ２およびラテラル（横型）のＰＮＰトランジスタ３が形成される領域（領域Ａ、ＢおよびＣ）上にＳｉＯ２からなるＴＥＯＳ膜（図示せず）を形成した後、そのＴＥＯＳ膜の所定の領域をパターニングすることにより、シリサイド膜３１を形成するための領域が開口される。そして、図２２に示すように、コバルト（Ｃｏ）またはチタン（Ｔｉ）からなるシリサイド膜３１を各トランジスタの電極となる領域表面に形成する。
【００４２】
このようにして、図１に示したような、本実施形態による半導体装置１００が形成される。なお、図１では、領域Ｃは図示していない。
【００４３】
本実施形態では、上記のように、プレーナ型のバイポーラトランジスタ１が形成される領域を覆うようにシリコン窒化膜からなるカバー膜３２ａを形成する工程と、その後、バイポーラトランジスタ１が形成される領域がカバー膜３２ａに覆われた状態で、バイポーラトランジスタ１が形成される領域にイオン注入する工程とを備えることによって、イオン注入する際にシリコン窒化膜の成分が基板に注入されにくいので、確実にイオンのみを注入することができる。これにより、バイポーラトランジスタ１が劣化するのを抑制することができる。
【００４４】
また、本実施形態では、上記のように、イオン注入する工程の後に、バイポーラトランジスタ１を形成する領域をカバー膜３２ａで覆った状態で熱処理する工程を備えることによって、熱処理によるイオンの外部への拡散（外方拡散）を抑制することができる。また、カバー膜３２ａで覆うことにより、基板表面が荒れることを抑制することができる。
【００４５】
また、本実施形態では、上記のように、外部ベース層２０および２１が形成される領域をカバー膜３２ａで覆った状態で、外部ベース層２０および２１を形成する領域にイオン注入することによって、外部ベース層２０および２１の表面が直接外側に露出しないので、外部ベース層２０および２１の表面を保護した状態でイオン注入することができる。これにより、表面荒れを抑制した外部ベース層２０および２１を形成することができる。
【００４６】
また、本実施形態では、上記のように、バイポーラトランジスタ１を形成する領域および電界効果型トランジスタ２を形成する領域をカバー膜３２ａで覆った状態で、バイポーラトランジスタ１を形成する領域および電界効果型トランジスタ２を形成する領域に同時にイオン注入する工程を含むことによって、別個にイオン注入する場合と比べ、製造工程数の増加を抑制することができる。
【００４７】
また、本実施形態では、上記のように、カバー膜３２ａ上にレジスト膜を形成する工程と、その後、イオン注入する工程の後に、レジスト膜を除去する工程とを備えることによって、カバー膜３２ａにより、レジスト膜の除去に起因して基板の表面が荒れることを抑制することができる。
【００４８】
また、本実施形態では、上記のように、バイポーラトランジスタ１を形成する領域および電界効果型トランジスタ２を形成する領域をカバー膜３２ａで覆った状態で熱処理する工程を備えることによって、熱処理によるイオンの外部への拡散（外方拡散）を抑制することができる。また、カバー膜３２ａで覆うことにより、基板表面が荒れることを抑制することができる。
【００４９】
また、本実施形態では、上記のように、外部ベース層２０および２１と、ソースとして機能する不純物領域１７ａおよび１８ａと、ドレインとして機能する不純物領域１７ｂおよび１８ｂとを形成する領域をカバー膜３２ａで覆った状態で、同時にイオン注入する工程を含むことによって、バイポーラトランジスタ１の外部ベース層２０および２１と、電界効果型トランジスタ２のソースおよびドレインとを同時に形成することができるので、製造工程数の増加を抑制することができる。
【００５０】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００５１】
たとえば、上記実施形態では、本発明のバイポーラトランジスタの一例として、プレーナ型のバイポーラトランジスタを示したが、本発明はこれに限らず、プレーナ型のバイポーラトランジスタ以外のバイポーラトランジスタでも適用可能である。
【００５２】
また、上記実施形態では、本発明の半導体素子の一例として、電界効果型トランジスタを示したが、本発明はこれに限らず、半導体素子として電界効果型トランジスタ以外の半導体素子でも適用可能である。
【００５３】
また、上記実施形態では、本発明の一例として、プレーナ型のバイポーラトランジスタおよび電界効果型トランジスタにホウ素（Ｂ）のイオン注入する例を示したが、本発明はこれに限らず、プレーナ型のバイポーラトランジスタおよび電界効果型トランジスタにホウ素（Ｂ）以外のイオンを注入してもよい。
【００５４】
また、上記実施形態では、領域Ｃにラテラル（横型）のＰＮＰトランジスタを形成して、ＰＮＰトランジスタ上にシリサイド膜を形成する例を示したが、本発明はこれに限らず、領域Ｃに抵抗素子等の受動素子を形成してもよい。
【図面の簡単な説明】
【００５５】
【図１】本発明の一実施形態による半導体装置の断面図である。
【図２】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図３】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図４】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図５】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図６】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図７】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図８】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図９】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図１０】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図１１】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図１２】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図１３】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図１４】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図１５】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図１６】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図１７】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図１８】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図１９】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図２０】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図２１】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図２２】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【符号の説明】
【００５６】
１  バイポーラトランジスタ
２  電界効果型トランジスタ（半導体素子）
１１  シリコン基板（半導体基板）
１７ａ、１８ａ  不純物領域（ソース）
１７ｂ、１８ｂ  不純物領域（ドレイン）
２０、２１  外部ベース層
２５  エミッタ電極
３２ａ  カバー膜
５５  レジスト膜
１００  半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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