(57)【要約】【課題】低電源電圧で円滑、安定的且つ高速動作するスイッチドキャパシタ積分器を提供する。【解決手段】１対の入力キャパシタ１６ａ−１６ｂを使用し、その入力側のスイッチ１２ａ〜１２ｃよりなる入力スイッチ、出力側に出力スイッチ１５を介して帰還キャパシタ１８を有するオペアンプ１７を接続する。更に、入力キャパシタ１６ａの入力側と接地間に第１スイッチ１３ａ、入力キャパシタ１６ｂの入力側とＶＤＤ間に第２スイッチ１３ｂ、入力キャパシタ１６ａ−１６ｂの出力側とオペアンプ１７の基準電位間に第３スイッチを接続する。そして、スイッチ１３ａ−１３ｂおよび１４とスイッチ１２ａ〜１２ｃおよび１５とを交互にオンオフして入力キャパシタ１６ａ−１６ｂの電荷を帰還キャパシタ１８に移して積分する。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力キャパシタ、該入力キャパシタの入力側に接続される入力スイッチ、前記入力キャパシタの出力側に接続された出力スイッチ、該出力スイッチの出力側が入力端に接続されたオペアンプ、該オペアンプの前記入力端および出力端間に接続された帰還キャパシタを含むスイッチドキャパシタ積分器において、
前記入力キャパシタは出力側が共通接続された１対の入力キャパシタよりなり、前記入力スイッチは、入力信号が入力される入力端子と前記１対の入力キャパシタの入力側にそれぞれ接続された１対のスイッチおよび前記１対の入力キャパシタのそれぞれ入力端側間に接続された３個のスイッチを有し、
前記１対の入力キャパシタの一方の入力キャパシタの入力側と接地間に接続された第１スイッチ、前記１対の入力キャパシタの他方の入力キャパシタの入力側とＶＤＤ電源間に接続された第２スイッチおよび前記１対の入力キャパシタの出力側と前記オペアンプの入力端の基準電位間に接続された第３スイッチを更に有し、
前記第１乃至第３スイッチと前記入力スイッチおよび前記出力スイッチとを交互にオンオフ動作させることを特徴とするスイッチドキャパシタ積分器。
【請求項２】
前記１対の入力キャパシタは相互に等しいキャパシタンス（静電容量）を有することを特徴とする請求項１に記載のスイッチドキャパシタ積分器。
【請求項３】
前記第１スイッチ、前記第３スイッチおよび前記出力スイッチはｎチャネルＭＯＳトランジスタ、前記第２スイッチはｐチャネルＭＯＳトランジスタ、および前記入力スイッチは相補ＭＯＳトランジスタにより形成されることを特徴とする請求項１又は２に記載のスイッチドキャパシタ積分器。
【請求項４】
前記オペアンプをそれぞれ入出力端間に帰還キャパシタが接続された差動型のオペアンプとし、前記請求項１に記載の１対の入力キャパシタ、前記入出力スイッチおよび前記第１乃至第３スイッチよりなる回路を前記差動型オペアンプのそれぞれの入力端に接続し、それぞれ差動入力信号を積分する完全差動型とすることを特徴とするスイッチドキャパシタ積分器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は積分器に関し、特にアナログのオーディオ信号等のアナログ信号電圧を標本化（以下、サンプリングという）動作によってキャパシタに充電（チャージ）し、これによってクーロンの法則に基づき相当する電荷をキャパシタに蓄え、このキャパシタに蓄えられた電荷を積分することによってデジタル信号に変換するΔΣアナログデジタル変換器（ＡＤＣ）等に応用されるスイッチドキャパシタ積分器に関する。
【背景技術】
【０００２】
アナログ信号を対応するデジタル信号に変換するＡＤＣや信号サンプリング回路には、入力アナログ信号をサンプリングして、そのサンプリングされた信号電圧（即ち、サンプル電圧）の積分値を出力する積分器を使用する。斯かる積分器は、スイッチング回路、キャパシタ（コンデンサ）および演算増幅器（又はオペアンプ）により構成されるのが一般的である。
【０００３】
図３を参照して、代表的な従来のスイッチドキャパシタ積分器（以下、単に積分器という場合もある）の構成および動作を簡単に説明する。この積分器３０は、入力端子３１、電子スイッチ（以下、単にスイッチという）３２〜３５、入力キャパシタ３６、オペアンプ３７、帰還キャパシタ３８および出力端子３９により構成されている。
【０００４】
この積分器３０において、入力端子３１は、スイッチ３２を介して入力キャパシタ３６の一端（入力端）に接続されると共にスイッチ３３を介して接地（ＳＧ：信号グランド）に接続されている。入力キャパシタ３６の他端（出力端）は、スイッチ３４を介して接地されると共にスイッチ３５を介してオペアンプ３７の反転入力端（−）に接続されている。オペアンプ３７の非反転入力端（＋）は接地され、出力端は出力端子３９に接続されると共に帰還キャパシタ３８を介してその反転入力端に接続されている。そして、スイッチ３２およびスイッチ３４には第１位相のスイッチ制御信号φ１が入力され、スイッチ３３およびスイッチ３５には第２位相の（第１位相と半サイクル位相がずれた）スイッチ制御信号φ２が入力されている。
【０００５】
次に、積分器３０の全体動作を説明する。先ず、スイッチ制御信号φ１がスイッチ３２および３４をオンにする信号サンプリング動作時（他方のスイッチ制御信号φ２は、対応するスイッチ３３および３５をオフに維持している）には、入力端子３１に入力されているアナログ信号（Ｖｉｎ）により入力キャパシタ３６が充電される。この入力キャパシタ３６に蓄えられた電荷は、実質的に入力電圧Ｖｉｎと入力キャパシタ３６のキャパシタンスＣｉｎの積（Ｖｉｎ＊Ｃｉｎ）である。次に、スイッチ制御信号φ２がスイッチ３３および３５をオンにすると、オペアンプ３７の反転入力端（−）は実質的に非反転入力端（＋）と同電位、即ち仮想接地であるので、上述した入力キャパシタ３６の電荷は、完全に帰還キャパシタ３８へ移動され、この電荷を帰還キャパシタ３８のキャパシタンスで除した値の出力電圧（Ｖｏｕｔ）を出力端子３９に出力する。
【０００６】
しかし、図３に示す積分器３０では、スイッチ３２〜３５を構成する、一般にＭＯＳトランジスタによる電子スイッチのオン／オフを理想的に行う、特にオン抵抗を充分に低い値にするには、その電源電圧（ＶＤＤ）を高くする必要があり、低電圧化の要求を満足させることができない。
【０００７】
低電圧化の要求を満足させるため種々の努力がなされている。これらの１つとして、０．６Ｖで動作する『スイッチドＲＣ積分器を使用する０．６Ｖ、８２ｄＢのΔΣオーディオＡＤＣ』（A 0.6V 82-dB Delta-Sigma Audio ADC Using Switched RC-Integrator）が提案されている（例えば、非特許文献１参照。）。この低電圧動作可能なオーディオ信号用のＡＤＣは、図４（Ａ）および（Ｂ）に示す如く構成されている。
【非特許文献１】IEEE Journal of Solid-State Circuits, Vol. 40, No. 12, December 2005pp.2358-2407
【０００８】
先ず、図４（Ａ）に示す低電圧化された積分器４０は、入力端子４１、スイッチ４２〜４５、入力キャパシタ４６、オペアンプ４７、帰還キャパシタ４８および出力端子４９に加えて、入力キャパシタ４６の出力側に一端が接続された付加キャパシタ５０およびその他端に接続されたスイッチ５２および５３により構成されている。
【０００９】
入力端子４１は、スイッチ４２を介して入力キャパシタ４６の入力端に接続されると共に、スイッチ４３を介して電位源ＶＳＳに接続されている。入力キャパシタ４６の出力端は、スイッチ４４を介して基準電位源Ｖrefに接続されると共に、スイッチ４５を介してオペアンプ４７の反転入力端に接続され、更に上述した付加キャパシタ５０とスイッチ５２を介してＶＳＳへ、およびスイッチ５３を介してＶＤＤに接続されている。オペアンプ４７の非反転入力端（＋）は基準電位源Ｖrefに接続され、出力端は出力端子４９に接続されると共に帰還キャパシタ４８を介してその反転入力端（−）に接続されている。ここで、スイッチ４２、４４および５２の制御端子には、一方のスイッチ制御信号φ１が入力され、スイッチ４３および４５にはスイッチ制御信号φ１と半サイクル位相のずれたスイッチ制御信号φ２が入力され、またスイッチ５３には、スイッチ制御信号φ２と逆位相のスイッチ制御信号（／φ２）が入力されている。
【００１０】
積分器４０の動作を説明する。先ず、信号サンプリング動作時に、スイッチ制御信号φ１がスイッチ４４および５２をオンとし、入力キャパシタ４６を入力端子４１の入力信号Ｖｉｎと基準電位Ｖrefの電位差で充電すると共に、上述した付加キャパシタ５０をＶＳＳと基準電位Ｖrefの電位差で充電する。次に、スイッチ制御信号φ２（および／φ２）がスイッチ４３、４５および５３をオンにすると、入力キャパシタ４６の電荷を帰還キャパシタ４８へ移動させると共に付加キャパシタ５０の上述した電荷およびスイッチ５３がオンすることにより付加キャパシタ５０に充電されるＶＤＤとＶrefの電位差による電荷を帰還キャパシタ４８へ移動させる。これら移動された電荷による出力電圧をオペアンプ４７の出力端子４９に出力する。
【００１１】
一方、図４（Ｂ）に示す低電圧化した積分器６０は、入力端子６１、１対の抵抗７０ａ−７０ｂ、スイッチ６３ａ、６３ｂ、６４および６５、１対の入力キャパシタ６６ａ−６６ｂ、オペアンプ６７、帰還キャパシタ６８および出力端子６９により構成されている。
【００１２】
低電圧化した積分器６０において、入力端子６１は、それぞれ抵抗７０ａ−７０ｂの一端に接続され、他端はそれぞれ入力キャパシタ６６ａ−６６ｂの入力端に接続されている。抵抗７０ａおよび入力キャパシタ６６ａの共通接続点は、スイッチ６３ａを介してＶＳＳに接続されている。また、抵抗７０ｂおよび入力キャパシタ６６ｂの共通接続点は、スイッチ６３ｂを介してＶＤＤに接続されている。入力キャパシタ６６ａ−６６ｂの出力端は、スイッチ６４を介して基準電位源Ｖrefに接続されると共にスイッチ６５を介してオペアンプ６７の反転入力端に接続されている。オペアンプ６７の非反転入力端（＋）には基準電位源Ｖrefが接続され、出力端は出力端子６９に接続されると共に帰還キャパシタ６８を介してその反転入力端へ接続されている。そして、スイッチ６４には第１スイッチ制御信号φ１が入力されており、スイッチ６３ａおよび６５には第１スイッチ制御信号φ１と半サイクル位相が異なるスイッチ制御信号φ２が入力されると共にスイッチ６３ｂにはこのスイッチ制御信号φ２と逆位相のスイッチ制御信号（／φ２）が入力されている。
【００１３】
次に、図４（Ｂ）に示す積分器６０の動作を説明する。先ず、スイッチ制御信号φ１がスイッチ６４をオンとすると、入力端子６１の入力信号電圧Ｖｉｎは、それぞれ抵抗７０ａおよび７０ｂを介して入力キャパシタ６６ａおよび６６ｂを入力信号電圧Ｖｉｎおよび基準電位Ｖrefの電位差で充電する。次に、スイッチ制御信号φ２および／φによりスイッチ６３ａおよび６３ｂがオンとなると共にスイッチ６５もオンとなり、入力キャパシタ６６ａおよび６６ｂの充電電荷をオペアンプ６７に接続された帰還キャパシタ６８へ移す。そして、オペアンプ６７の出力端に接続された出力端子６９から、これら移動された電荷に対応する出力電圧Ｖｏｕｔを出力する。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
上述の如き従来の積分器は、それぞれ解決するべき課題を有する。即ち、図３に示す如き代表的な積分器３０は、上述の如くスイッチの動作電源電圧が高く、低電圧（例えば、約１Ｖ）で安定的且つ円滑に動作させることができない。また、図４（Ａ）に示す如き積分器４０は、低電圧動作が可能であるが、キャパシタ５０によるノイズが増加すると共に所定のキャパシタンス（静電容量）を得るために広い基板面積を必要とするのでＩＣ（集積回路）の小型化を困難にする。また、図４（Ｂ）に示す如き積分器６０は、低電圧動作が可能であるが、入力信号のサンプリング動作時に、抵抗７０を介して入力キャパシタ６６に充電するので、ＣＲ時定数により充電速度が制限されてサンプリングされる信号に波形歪が生じ、高速のサンプリング動作ができないのみならず抵抗による熱雑音（ノイズ）を生じるという課題を有する。
【課題を解決するための手段】
【００１５】
本発明は、従来技術の上述した課題に鑑みなされたものであり、低電圧でしかも高速且つ安定的に動作するスイッチドキャパシタ積分器を提供することを主たる目的とする。
【００１６】
上述した目的を達成するために、本発明によるスイッチドキャパシタ積分器は、次のような特徴的な構成を採用している。
【００１７】
（１）入力キャパシタ、その入力側に接続された入力スイッチ、入力キャパシタの出力側に接続された出力スイッチ、この出力スイッチの出力側が入力端に接続されたオペアンプ及びこのオペアンプの入力端および出力端間に接続された帰還キャパシタを含むスイッチドキャパシタ積分器であって、入力キャパシタは出力側が共通接続された１対の入力キャパシタよりなり、入力スイッチは入力信号が入力される入力端子と１対の入力キャパシタの入力側にそれぞれ接続された１対のスイッチおよび１対の入力キャパシタの入力端間に接続されたスイッチの３個のスイッチを有し、１対の入力キャパシタの一方の入力キャパシタの入力側と接地間に接続された第１スイッチ、１対の入力キャパシタの他方の入力キャパシタの入力側とＶＤＤ電源間に接続された第２スイッチおよび１対の入力キャパシタの出力側とオペアンプの入力端の基準電位間に接続された第３スイッチを更に有し、第１乃至第３スイッチと、入力スイッチおよび出力スイッチとを交互にオンオフ動作させることを特徴とする。
【００１８】
（２）１対の入力キャパシタは、相互に等しいキャパシタンス（静電容量）を有することを特徴とする（１）に記載のスイッチドキャパシタ積分器。
【００１９】
（３）第１スイッチ、第３スイッチおよび出力スイッチはｎチャネルＭＯＳトランジスタ、第２スイッチはｐチャネルＭＯＳトランジスタ、および入力スイッチは相補ＭＯＳトランジスタにより形成されることを特徴とする（１）又は（２）に記載のスイッチドキャパシタ積分器。
【００２０】
（４）オペアンプをそれぞれ入出力端間に帰還キャパシタが接続された差動型のオペアンプとし、（１）に記載の１対の入力キャパシタ、入出力スイッチおよび第１乃至第３スイッチよりなる回路を差動型オペアンプのそれぞれの入力端に接続し、それぞれ差動入力信号を積分する完全差動型とすることを特徴とするスイッチドキャパシタ積分器。
【発明の効果】
【００２１】
上述の如き特徴的な構成を採用する本発明によるスイッチドキャパシタ積分器は、次の如き特有の効果を奏する。即ち、例えば１Ｖ程度の低電源電圧で円滑且つ安定的に動作するスイッチドキャパシタ積分器が実現可能である。低電源電圧でもオン抵抗が低いスイッチを介して信号をサンプリングするので、スイッチのオン抵抗と入力キャパシタからなるＣＲ時定数により充電速度が制限されることがなく、高速でサンプリング動作させることが可能である。また、１対の入力キャパシタは、並列接続されるので、各キャパシタのキャパシタンスは（１個の入力キャパシタを使用する）従来の入力キャパシタの半分でよく、ＩＣの小型化を損なうことがない。更に、入力キャパシタの前段に抵抗を接続しないので、この抵抗による熱雑音に起因するパフォーマンスの劣化を生じることがない。
【発明を実施するための最良の形態】
【００２２】
以下、本発明によるスイッチドキャパシタ積分器の好適な実施例の構成および動作を、添付図面を参照して詳細に説明する。
【００２３】
先ず、図１は、本発明によるスイッチドキャパシタンス積分器（以下、単に積分器ということもある）の第１実施例の構成を示す一部ブロックで示す回路図である。この積分器１０は、入力端子１１、電子スイッチ（以下、単にスイッチという）１２ａ〜１２ｃ、１３ａ、１３ｂ、１４および１５、オペアンプ１７、相互に等しいキャパシタンス（静電容量）を有する１対の入力キャパシタ１６ａ−１６ｂ、帰還キャパシタ１８および出力端子１９により構成されている。
【００２４】
入力端子１１は、入力信号電圧ｉｎが入力される端子であり、それぞれスイッチ１２ａおよび１２ｂを介して入力キャパシタ１６ａおよび１６ｂの入力端に接続されている。入力キャパシタ１６ａの入力端はスイッチ１３ａを介して接地（ＧＮＤ）に接続され、他方の入力キャパシタ１６ｂの入力端はスイッチ１３ｂを介してＶＤＤに接続されている。また、これら１対の入力キャパシタ１６ａおよび１６ｂの入力端間には別のスイッチ１２ｃが接続されている。
【００２５】
一方、上述した１対の入力キャパシタ１６ａおよび１６ｂの出力端は、共通接続されスイッチ１４を介して基準電位源Ｖrefに接続されると共にスイッチ１５を介してオペアンプ１７の反転入力端（−）に接続されている。オペアンプ１７の非反転入力端（＋）は上述した基準電位源Ｖrefに接続され、その出力端は出力端子１９に接続されると共に帰還キャパシタ１８を介して反転入力端に接続されている。
【００２６】
上述した積分器１０において、スイッチ１３ａおよび１４には第１位相のスイッチ制御信号φ１が入力され、スイッチ１３ｂには第１位相のスイッチ制御信号φ１の反転信号／φ１が入力されている。また、スイッチ１２ａ〜１２ｃおよび１５には上述した第１位相のスイッチ制御信号φ１と半サイクル位相がずれた第２位相のスイッチ制御信号φ２が入力されている。
【００２７】
積分器１０において、スイッチ１２ａ〜１２ｃはＣＭＯＳ（相補ＭＯＳ）トランジスタスイッチ、スイッチ１３ａ、１４および１５はｎＭＯＳ（ｎチャネルＭＯＳ）トランジスタスイッチ、スイッチ１３ｂはｐＭＯＳ（ｐチャネルＭＯＳ）トランジスタスイッチで構成されるのが好ましい。
【００２８】
次に、図１に示す積分器１０の動作を説明する。入力端子１１に入力される入力信号電圧Ｖｉｎは、中心電圧ＶＣＯＭがＶＤＤの半分、即ちＶＤＤ／２である。先ず、スイッチ制御信号φ１によりスイッチ１３ａ、１３ｂおよび１４がオンになる。そこで、入力キャパシタ１６ａは、それぞれスイッチ１３ａおよび１４の下端に接続される接地電位ＧＮＤおよび基準電位Ｖrefの電位差により充電される。他方、入力キャパシタ１６ｂは、電源電位ＶＤＤおよび基準電位Ｖrefの電位差により充電される。
【００２９】
その半サイクル後にスイッチ制御信号φ２によりスイッチ１２ａ〜１２ｃおよび１５がオンになると、１対の入力キャパシタ１６ａおよび１６ｂの入力端はスイッチ１２ｃにより短絡され、これら入力キャパシタ１６ａおよび１６ｂを並列接続する。そこで、入力キャパシタ１６ｂの充電電荷の一部を入力キャパシタ１６ａへ移し、両入力キャパシタ１６ａおよび１６ｂの充電電荷を等しくすると共にスイッチ１２ａおよび１２ｂを介して入力キャパシタ１６ａおよび１６ｂに入力信号電圧Ｖｉｎで充電する。そして、これら入力キャパシタ１６ａおよび１６ｂの充電電荷をオペアンプ１７の作用により、帰還キャパシタ１８へ移動させる。尚、当業者には周知の如く、オペアンプ１７の反転入力端（−）の電位は、非反転入力端（＋）に印加されている基準電位Ｖrefと等しい電位に維持されている。そして、帰還キャパシタ１８へ移動された電荷に応じた出力電圧Ｖｏｕｔが出力端子１９から出力される。
【００３０】
上述の如く、入力キャパシタ１６ａおよび１６ｂは、充電された信号電荷の転送時には並列接続されることに注目されたい。本発明の積分器１０は、等しいキャパシタンスを有する１対（２個）の入力キャパシタ１６ａおよび１６ｂを使用するが、これらのキャパシタ１６ａおよび１６ｂは並列接続されると、合成キャパシタンスは２倍になる。従って、キャパシタ１６ａおよび１６ｂのキャパシタンスは、例えば図３に示す従来の積分器３０の入力キャパシタ３６のキャパシタンスの半分の大きさでよく、ＩＣ基板上に大きな面積を占有することはなく、ＩＣの小型化を損なうこともない。
【００３１】
以下、上述したスイッチ制御信号φ１によるスイッチ１３ａ、１３ｂおよび１４のオンと、スイッチ制御信号φ２によるスイッチ１２ａ〜１２ｃおよび１５のオンとを、スイッチ制御信号の半サイクル毎に反復する。そして、入力信号電圧Ｖｉｎの異なる時点における瞬時値を順次サンプリングして帰還キャパシタ１８に保持する。ここで、これらのスイッチのオンオフ反復動作の周波数について説明する。例えば、帯域幅が２０ｋＨｚのオーディオ信号をアナログ入力信号とし、これを対応するデジタル信号に変換するΔΣアナログデジタル変換器（ＡＤＣ）にこの積分器を使用してサンプリングレートｆｓ＝４８ｋＨｚのデジタル信号を得る場合を想定する。この場合には、このΔΣＡＤＣのオーバーサンプリングレシオ（ＯＳＲ）を例えば６４とすると、４８ｋＨｚ×６４＝３，０７２ＭＨｚの周波数でこれらのスイッチのオンオフ反復動作が行われる。
【００３２】
次に、図２を参照して、本発明による積分器の第２実施例について説明する。この積分器２０は、完全差動構成にされた積分器であり、実質的に図１に示す積分器１０を１対使用して中心電位がＶＣＯＭ（＝ＶＤＤ／２）である差動（又は相補）型の入力信号をそれぞれサンプリング回路ＳＡｐおよびＳＡｎでサンプリングして、差動型のオペアンプ１７の１対の入力端に入力している。この差動型のオペアンプ１７の１対の出力端は、それぞれ差動型（逆位相）の出力信号ＶｏｕｔｐおよびＶｏｕｔｎを出力する出力端子１９ａおよび１９ｂと、これら出力端から入力端に接続された１対の帰還キャパシタ１８ａおよび１８ｂを含んでいる。これらの帰還キャパシタ１８ａおよび１８ｂには、それぞれのサンプリング回路２２ａおよび２２ｂでサンプリングされた入力信号による電荷が移され、対応する差動型の出力電圧を出力する。
【００３３】
以上、本発明によるスイッチドキャパシタ積分器の好適な実施例について詳述した。しかし、斯かる実施例は、本発明の単なる例示に過ぎず、何ら本発明を限定するものではないことに留意されたい。本発明の要旨や精神を逸脱することなく、特定用途に応じて種々の変形変更が可能であること、当業者には容易に理解できよう。
【図面の簡単な説明】
【００３４】
【図１】本発明によるスイッチドキャパシタ積分器の第１実施例の構成を示す回路図である。
【図２】本発明によるスイッチドキャパシタ積分器の第２実施例の構成を示す回路図である。
【図３】従来の代表的なスイッチドキャパシタ積分器の回路図である。
【図４】従来の低電圧化されたスイッチドキャパシタ積分器の基本回路図を示し、（Ａ）は第１例であり、（Ｂ）は第２例である。
【符号の説明】
【００３５】
１０、２０      スイッチドキャパシタ積分器
１１            入力端子
１２ａ〜１２ｃ  入力スイッチ
１３ａ          第１スイッチ
１３ｂ          第２スイッチ
１４            第３スイッチ
１５            出力スイッチ
１６ａ、１６ｂ  入力キャパシタ
１７            オペアンプ
１８            帰還キャパシタ
１９            出力端子
φ１、φ２      スイッチ制御信号
【図１】
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【図２】
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【図３】
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【図４】
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