(57)【要約】【課題】Ａ／Ｄ変換器を必要とせずに映像信号から輝度信号とクロマ信号を適切に抽出する。【解決手段】垂直高域通過フィルタ機能並びに水平低域通過フィルタ機能を組み合わせた第１のスイッチド・キャパシタフィルタと、垂直低域通過フィルタ機能を有した第２のスイッチド・キャパシタフィルタと、第１及び第２のスイッチド・キャパシタフィルタの出力を重畳させて映像信号に含まれる輝度信号を抽出する輝度信号生成部と、垂直高域通過フィルタ機能並びに水平高域通過フィルタ機能を有し、垂直高域通過フィルタ機能の出力と水平高域通過フィルタ機能の出力を重畳させてクロマ信号を抽出する第３のスイッチド・キャパシタフィルタと、を有する。【選択図】図２
2009044248.tif 000002
【特許請求の範囲】
【請求項１】
輝度信号とクロマ信号を含む映像信号から前記輝度信号と前記クロマ信号を分離するＹ／Ｃ分離回路において、
所定の垂直空間周波数成分よりも高い垂直空間周波数成分を前記映像信号より抽出する垂直高域通過フィルタ機能、並びに所定の水平空間周波数成分よりも低い水平空間周波数成分を前記映像信号より抽出する水平低域通過フィルタ機能を組み合わせた第１のスイッチド・キャパシタフィルタと、
前記所定の垂直空間周波数成分よりも低い垂直空間周波数成分を前記映像信号より抽出する垂直低域通過フィルタ機能を有した第２のスイッチド・キャパシタフィルタと、
前記第１のスイッチド・キャパシタフィルタの出力と前記第２のスイッチド・キャパシタフィルタの出力を重畳させて前記映像信号に含まれる前記輝度信号を抽出する輝度信号生成部と、
前記所定の垂直空間周波数成分よりも高い垂直空間周波数成分を前記映像信号より抽出する垂直高域通過フィルタ機能、並びに前記所定の水平空間周波数成分よりも高い水平空間周波数成分を前記映像信号より抽出する水平高域通過フィルタ機能を有し、前記垂直高域通過フィルタ機能の出力と前記水平高域通過フィルタ機能の出力を重畳させて前記映像信号に含まれる前記クロマ信号を抽出する第３のスイッチド・キャパシタフィルタと、
を有することを特徴とするＹ／Ｃ分離回路。
【請求項２】
請求項１に記載のＹ／Ｃ分離回路において、
前記映像信号として入力された第１の映像信号と、当該第１の映像信号を遅延させて得られた当該第１の映像信号と位相が１８０度異なる第２の映像信号と、当該第２の映像信号を更に遅延させて得られる当該第２の映像信号と位相が１８０度異なる第３の映像信号と、を用いて、
前記第１のスイッチド・キャパシタフィルタは、
前記第１及び前記第３の映像信号を論理反転させて前記第１乃至前記第３の映像信号を重み付け加算することにより構成された前記垂直高域通過フィルタ機能を二つ具備し、二つの当該垂直高域通過フィルタ機能の出力を加算して前記水平低域通過フィルタ機能を構成し、
前記第２のスイッチド・キャパシタフィルタは、
前記第１乃至前記第３の映像信号を重み付け加算することにより前記垂直低域通過フィルタ機能を構成し、
前記第３のスイッチド・キャパシタフィルタは、
前記第１及び前記第３の映像信号を論理反転させて前記第１乃至前記第３の映像信号を重み付け加算することにより構成された前記垂直高域通過フィルタ機能を二つ具備し、二つの当該垂直高域通過フィルタ機能の出力を減算して前記水平高域通過フィルタ機能を構成したこと、
を特徴とするＹ／Ｃ分離回路。
【請求項３】
請求項２に記載のＹ／Ｃ分離回路において、前記第１のスイッチド・キャパシタフィルタにおける二つの前記垂直高域通過フィルタ機能、並びに前記第２のスイッチド・キャパシタフィルタにおける前記垂直低域通過フィルタ機能それぞれのサンプリング周期を異ならせたこと、を特徴とするＹ／Ｃ分離回路。
【請求項４】
請求項３に記載のＹ／Ｃ分離回路において、前記第３のスイッチド・キャパシタフィルタにおける二つの前記垂直高域通過フィルタ機能それぞれのサンプリング周期を異ならせたこと、を特徴とするＹ／Ｃ分離回路。
【請求項５】
請求項４に記載のＹ／Ｃ分離回路において、
前記第１の映像信号を０Ｈ、前記第１の映像信号を１水平走査期間分遅延させた前記第２の映像信号を１Ｈ、前記第２の映像信号を１水平走査期間分遅延させた前記第３の映像信号を２Ｈと表し、ｋ（ｋ＝０〜２）Ｈ信号をｎ（ｎ＝１〜３）サンプリング周期遅延させたことを表す記号、
2009044248.tif 000010
を用いて、前記第１のスイッチド・キャパシタフィルタは、
2009044248.tif 000011
によって表現され、前記第２のスイッチド・キャパシタフィルタは、
2009044248.tif 000012
によって表現され、前記第３のスイッチド・キャパシタフィルタは、
2009044248.tif 000013
によって表現されること、を特徴とするＹ／Ｃ分離回路。
【請求項６】
請求項４に記載のＹ／Ｃ分離回路において、
前記第１の映像信号を０Ｈ、前記第１の映像信号を２水平走査期間分遅延させた前記第２の映像信号を２Ｈ、前記第２の映像信号を２水平走査期間分遅延させた前記第３の映像信号を４Ｈと表し、ｋ（ｋ＝０、２、４）Ｈ信号をｎ（ｎ＝１〜３）サンプリング周期遅延させたことを表す記号、
2009044248.tif 000014
を用いて、前記第１のスイッチド・キャパシタフィルタは、
2009044248.tif 000015
によって表現され、前記第２のスイッチド・キャパシタフィルタは、
2009044248.tif 000016
によって表現され、前記第３のスイッチド・キャパシタフィルタは、
2009044248.tif 000017
によって表現されること、を特徴とするＹ／Ｃ分離回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｙ／Ｃ分離回路に関する。
【背景技術】
【０００２】
種々のアナログカラーテレビ方式のうち直角二相振幅変調の色差信号搬送方式を採用したものとしてＮＴＳＣ(National Television Standards Committee）又はＰＡＬ(Phase Alternation by Line)が存在する。尚、直角二相振幅変調とは、周波数が等しく、位相が９０度異なる２つの搬送波をそれぞれ振幅変調した後に合成するものである。
【０００３】
ＮＴＳＣ又はＰＡＬに準拠した映像信号を送信する側では、テレビカメラで撮像したＲ（赤）、Ｇ（緑）、Ｂ（青）の映像信号をそのままの形で送信せず、その映像信号を、画面の明るさを構成する輝度信号Ｙと画面の色の濃淡度合いを構成するクロマ信号Ｃとに変換し、輝度信号Ｙとクロマ信号Ｃとを合成したコンポジット信号ＳＣとして送信する。
【０００４】
クロマ信号Ｃは、図８（ａ）に示すように、Ｒ信号及びＢ信号から輝度信号Ｙを差し引いた２つの色差信号Ｒ−Ｙ、Ｂ−Ｙを、互いに直交するＩ・Ｑ信号（ＮＴＳＣ方式の場合）又はＵ・Ｖ信号（ＰＡＬ方式の場合）へ変換するとともに、それらを合成して振幅変調した信号である。クロマ信号Ｃには、搬送色信号ＣＡの位相と振幅の基準とするカラーバースト信号ＢＳと、位相が色相を示すとともに振幅が彩度を示す搬送色信号ＣＡと、が含まれる。
【０００５】
輝度信号Ｙは、図８（ｂ）に示すように、水平同期信号ＨＳＹＮＣと輝度信号成分ＹＡとが含まれる。水平同期信号ＨＳＹＮＣは、水平方向の１本の走査線の開始を示す信号であり、隣接する二つの水平同期信号ＨＳＹＮＣの間の期間は「１Ｈ期間（１水平走査期間）」と呼ばれている。輝度信号成分ＹＡは、輝度の内容を示す信号である。
【０００６】
コンポジット信号ＳＣは、図８（ｃ）に示すように、図８（ａ）に示したクロマ信号Ｃと、図８（ｂ）に示した輝度信号Ｙと、を合成したものである。詳述すると、コンポジット信号ＳＣは、クロマ信号Ｃのカラーバースト信号ＢＳを、輝度信号Ｙのバックポーチへと重畳させるとともに、クロマ信号Ｃの搬送色信号ＣＡを輝度信号成分ＹＡに重畳させた波形となる。
【０００７】
一方、ＮＴＳＣ又はＰＡＬに準拠した映像信号を受信して所定の信号処理を行う映像信号受信装置は、アンテナ２で受信したコンポジット信号ＳＣよりクロマ信号Ｃと輝度信号Ｙを分離するＹ／Ｃ分離回路を具備する必要がある。
【０００８】
図９は、従来のＹ／Ｃ分離回路の構成例を示した図である。従来のＹ／Ｃ分離回路は、アンテナ２で受信したコンポジット信号ＳＣをデジタル信号に変換して出力するＡ／Ｄ変換器６１０と、Ａ／Ｄ変換器６１０から出力されたデジタル信号のうちクロマ信号Ｃの周波数成分を抽出する１次元のＢＰＦ（Band Pass Filter）６２０と、Ａ／Ｄ変換器６１０から出力されたデジタル信号からＢＰＦ６２０で抽出されたクロマ信号を減算することで輝度信号Ｙを生成して出力する減算器６３０と、から構成される。即ち、従来のＹ／Ｃ分離回路は、コンポジット信号ＳＣからクロマ信号Ｃと輝度信号Ｙをデジタル信号処理によって分離する１次元のデジタルＹ／Ｃ分離方式を採用していた。
【特許文献１】特開２０００−１７５２１９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ところで、従来のＹ／Ｃ分離回路が採用する１次元のデジタルＹ／Ｃ分離方式によると、コンポジット信号ＳＣから精度良くクロマ信号Ｃと輝度信号Ｙを分離すべく、Ａ／Ｄ変換器の分解能を上げる必要があった。しかし、Ａ／Ｄ変換器の分解能を上げた場合、Ａ／Ｄ変換器の回路規模の増大化を招き、近年、小型化が要請されるＹ／Ｃ分離回路を含む映像信号受信装置にとって問題である。
【００１０】
そこで、従来の１次元のデジタルＹ／Ｃ分離方式をアナログ信号処理（アナログＹ／Ｃ分離方式）によって実現しようとした場合、今度は輝度信号Ｙの抽出とクロマ信号Ｃの抽出の非独立性に依拠した演算誤差の問題が顕在化する。即ち、従来の１次元のデジタルＹ／Ｃ分離方式とは、コンポジット信号ＳＣからクロマ信号Ｃを減算して輝度信号Ｙを得る方式である。このため、クロマ信号を抽出する際に発生する演算誤差が、輝度信号Ｙを求める際に発生する演算誤差に影響を与えてしまい、抽出された輝度信号Ｙにクロマ信号Ｃの成分が残存する恐れがあった。
【課題を解決するための手段】
【００１１】
前記課題を解決するための主たる発明は、輝度信号とクロマ信号を含む映像信号から前記輝度信号と前記クロマ信号を分離するＹ／Ｃ分離回路において、所定の垂直空間周波数成分よりも高い垂直空間周波数成分を前記映像信号より抽出する垂直高域通過フィルタ機能、並びに所定の水平空間周波数成分よりも低い水平空間周波数成分を前記映像信号より抽出する水平低域通過フィルタ機能を組み合わせた第１のスイッチド・キャパシタフィルタと、前記所定の垂直空間周波数成分よりも低い垂直空間周波数成分を前記映像信号より抽出する垂直低域通過フィルタ機能を有した第２のスイッチド・キャパシタフィルタと、前記第１のスイッチド・キャパシタフィルタの出力と前記第２のスイッチド・キャパシタフィルタの出力を重畳させて前記映像信号に含まれる前記輝度信号を抽出する輝度信号生成部と、前記所定の垂直空間周波数成分よりも高い垂直空間周波数成分を前記映像信号より抽出する垂直高域通過フィルタ機能、並びに前記所定の水平空間周波数成分よりも高い水平空間周波数成分を前記映像信号より抽出する水平高域通過フィルタ機能を有し、前記垂直高域通過フィルタ機能の出力と前記水平高域通過フィルタ機能の出力を重畳させて前記映像信号に含まれる前記クロマ信号を抽出する第３のスイッチド・キャパシタフィルタと、を有することとする。
【発明の効果】
【００１２】
本発明によれば、Ａ／Ｄ変換器を必要とせずに映像信号から輝度信号とクロマ信号を適切に抽出するＹ／Ｃ分離回路を提供することができる。
【発明を実施するための最良の形態】
【００１３】
＜＜＜映像信号受信装置の構成＞＞＞
図１は、本発明の一実施形態に係る映像信号受信装置の構成図である。尚、以下に示す実施形態では、種々のアナログカラーテレビ方式のうちＮＴＳＣに準拠しており、クロマ信号Ｃが１Ｈ期間で１８０度の位相差を有する場合とする。尚、詳細は後述するが、本発明では、１Ｈ期間で９０度の位相差を有するＰＡＬを採用してもよい。
【００１４】
チューナ４は、アンテナ２で受信したＮＴＳＣに準拠した映像信号の中から、受信対象チャンネルの信号を抽出した後に増幅出力する。
【００１５】
フィルタ６は、チューナ４の出力から中間周波信号ＩＦを抽出し、更に、当該中間周波信号ＩＦを検波してコンポジット信号ＳＣを抽出する。
【００１６】
遅延回路８は、フィルタ６により抽出されたコンポジット信号ＳＣをそのまま出力する他に、コンポジット信号ＳＣを１Ｈ期間分遅延させて出力する１Ｈ遅延回路８２と、１Ｈ遅延回路８２の出力をさらに１Ｈ期間分遅延させて出力する１Ｈ遅延回路８４と、を具備する。尚、１Ｈ期間は、図８に示したとおり、隣接する二つの水平同期信号ＨＳＹＮＣの間の１水平走査期間である。本実施形態の１Ｈ遅延回路８２、８４は、これまで主に用いられてきたＣＣＤ（Charged Coupled Device）遅延素子よりも安価であり且つこれまでアナログフィルタとして専ら利用されていた図５乃至図７に示すようなダイレクト・チャージ型のスイッチド・キャパシタ遅延回路を用いて構成する。勿論、ダイレクト・チャージ型に限定されず、バッファ型や電荷転送型のスイッチド・キャパシタ遅延回路（例えば、特開２００７−９７０２０号公報の図４や図８等を参照）を用いて構成してもよい。
【００１７】
従って、遅延回路８は、ディスプレイ２２の表示画面中、水平方向の任意の１本の走査線を示す１Ｈ期間分のコンポジット信号ＳＣ（本発明に係る「第１の映像信号」である。以下、「０Ｈ信号又は単に０Ｈ」という。）と、０Ｈ信号を１Ｈ期間分遅延させた信号（本発明に係る「第２の映像信号」である。以下、「１Ｈ信号又は単に１Ｈ」という。）と、１Ｈ信号を１Ｈ期間分遅延させた信号（本発明に係る「第３の映像信号」である。以下、「２Ｈ信号又は単に２Ｈ」という。）と、を出力する。尚、０Ｈ、１Ｈ、２Ｈ信号は、ディスプレイ２２の表示画面中、垂直方向に連続した３本の走査線を表しており、０Ｈ、１Ｈ信号間、１Ｈ、２Ｈ信号間は、それぞれ１８０度の位相差を持っている。
【００１８】
Ｙ／Ｃ分離回路１０は、遅延回路８から出力された０Ｈ、１Ｈ、２Ｈ信号を用いて、後述の２次元のアナログＹ／Ｃ分離方式に基づいて、輝度信号Ｙとクロマ信号Ｃとに分離する。尚、本実施形態のＹ／Ｃ分離回路１０は、２次元のアナログＹ／Ｃ分離方式を実現するための各種２次元フィルタを構成するにあたり、図５乃至図７に示すようなダイレクト・チャージ型のスイッチド・キャパシタ遅延回路を用いて構成する。勿論、上記の１Ｈ遅延回路８２、８４と同様に、バッファ型や電荷転送型のスイッチド・キャパシタ遅延回路を用いて構成してもよい。
【００１９】
輝度信号処理回路１２は、Ｙ／Ｃ分離回路１０から供給される輝度信号Ｙのコントラスト調整やブランキング調整を行う。
【００２０】
クロマ信号処理回路１４は、Ｙ／Ｃ分離回路１０から供給されるクロマ信号Ｃのチャネル毎のゲイン調整やカラーキラー等の処理を行う。
【００２１】
色復調処理回路１６は、主に、クロマ信号処理回路１４での各種処理が施されたクロマ信号Ｃに基づいて色差信号Ｒ−Ｙ、Ｂ−Ｙを復調する。
【００２２】
マトリクス回路１８は、色復調処理回路１６で復調された色差信号Ｒ−Ｙ、Ｂ−Ｙと、輝度信号処理回路１２での各種処理が施された輝度信号Ｙを合成して、３つのＲ信号、Ｇ信号、Ｂ信号から成る映像信号を復元する。
【００２３】
ＲＧＢドライバ２０は、マトリクス回路１８から供給された３つのＲ信号、Ｇ信号、Ｂ信号に基づいて、ディスプレイ２２に所望のカラー映像を再現するための駆動信号ＲＯＵＴ、ＧＯＵＴ、ＢＯＵＴを生成する。
【００２４】
＜＜＜Ｙ／Ｃ分離回路＞＞＞
＝＝＝２次元のアナログＹ／Ｃ分離方式＝＝＝
Ｙ／Ｃ分離回路１０は、図２に示すように、コンポジット信号ＳＣの水平空間周波数成分Ｈを表す水平軸と垂直空間周波数成分Ｖを表す垂直軸とにより構成される２次元空間を想定したスイッチド・キャパシタフィルタを用いた２次元のアナログＹ／Ｃ分離方式を採用したものである。
【００２５】
尚、輝度信号Ｙの抽出に際して、所定の垂直空間周波数成分Ｖ１よりも高く且つ所定の垂直空間周波数成分Ｖ２（＞Ｖ１）よりも低い垂直空間周波数成分を抽出する垂直帯域通過フィルタ機能（以下、Ｖ−ＢＰＦ機能という。）、並びに所定の水平空間周波数成分Ｈ１（＜Ｈ２）よりも低い水平空間周波数成分を抽出する水平低域通過フィルタ機能（以下、Ｈ−ＬＰＦ機能という。）を組み合わせた第１のスイッチド・キャパシタフィルタ１００と、垂直空間周波数成分Ｖ１よりも低い垂直空間周波数成分を抽出する垂直低域通過フィルタ機能（以下、Ｖ−ＬＰＦ機能という。）である第２のスイッチド・キャパシタフィルタ２００と、を組み合わせて使用する。尚、第１のスイッチド・キャパシタフィルタ１００は、上記Ｖ−ＢＰＦ機能の代わりに、垂直空間周波数成分Ｖ１よりも高い垂直空間周波数成分を抽出する垂直高域通過フィルタ機能（以下、Ｖ−ＨＰＦ機能という。）を上記Ｈ−ＬＰＦ機能と組み合わせて構成してもよい。
【００２６】
また、クロマ信号Ｃの抽出に際して、垂直空間周波数成分Ｖ１よりも高く且つ垂直空間周波数成分Ｖ２よりも低い垂直空間周波数成分を抽出するＶ−ＢＰＦ機能、並びに水平空間周波数成分Ｈ１よりも高い水平空間周波数成分を抽出する水平高域通過フィルタ機能（以下、Ｈ−ＨＰＦ機能という。）を組み合わせた第３のスイッチド・キャパシタフィルタ３００を使用する。尚、第３のスイッチド・キャパシタフィルタ３００は、上記Ｖ−ＢＰＦ機能の代わりに、垂直空間周波数成分Ｖ１よりも高い垂直空間周波数成分を抽出するＶ−ＨＰＦ機能を上記Ｈ−ＨＰＦ機能と組み合わせて構成してもよい。
【００２７】
＝＝＝第１のスイッチド・キャパシタフィルタ１００＝＝＝
図３、図５、図６を用いて、第１のスイッチド・キャパシタフィルタ１００の詳細な構成について説明する。尚、図３に示す中で、以下の記号（Ａ）のブロックは、ｎ（ｎ＝１〜３）サンプリング周期分遅延させるスイッチド・キャパシタを表している。  
2009044248.tif 000003
【００２８】
第１のスイッチド・キャパシタフィルタ１００の一機能であるＶ−ＢＰＦ機能は、０Ｈ、２Ｈ信号を論理反転した上で、０Ｈ、１Ｈ、２Ｈ信号の重み付け加算平均を演算することにより実現できる。本実施形態では、最小限の回路規模で実現すべく、つぎの式（１）に示すように、フィルタ長が３であり、一部が負のフィルタ係数（−１、＋２、−１）を用いたＦＩＲ（Finite Impulse Responce）形式のＢＰＦを採用する。尚、「ＦＩＲ形式」と記載したのは、本実施形態では、ＦＩＲというデジタルフィルタの概念をＤＳＰ（Digital Signal Processor）等のデジタル回路で構成するのではなく、後述のスイッチド・キャパシタを用いたアナログ回路によって構成するからである。以下のＦＩＲ形式の記載についても同様である。  
2009044248.tif 000004
【００２９】
第１のスイッチド・キャパシタフィルタ１００のもう一つの機能であるＨ−ＬＰＦ機能（以下の式（４）を参照）は、上記の式（１）によって構成されるＶ−ＢＰＦ１機能（以下の式（２）を参照）、Ｖ−ＢＰＦ２（以下の式（３）を参照）を設ける。そして、Ｖ−ＢＰＦ１機能並びにＶ−ＢＰＦ２機能の各出力に対して＋１を掛け算して加算することによって、フィルタ長が２であり、全て正のフィルタ係数（＋１、＋１）を用いたＦＩＲ形式のＬＰＦが構成される。  
2009044248.tif 000005
【００３０】
尚、式（２）〜式（４）の中で、上記の記号（Ｂ）の部分は、ｋ（ｋ＝０〜２）Ｈ信号をｎ（ｎ＝１、３）サンプリング周期遅延させたことを表している。式（４）で表現されるＨ−ＬＰＦ機能は、結果的に、上記のＶ−ＢＰＦ機能並びにＨ−ＬＰＦ機能の二つの機能を包含した第１のスイッチド・キャパシタフィルタ１００を表現したものとなる。そして、式（４）をブロック図的に表現すると、図３に示す第１のスイッチド・キャパシタフィルタ１００の中身となる。
【００３１】
第１のスイッチド・キャパシタフィルタ１００中のＶ−ＢＰＦ１機能において、１０１〜１０４は、式（２）中の各記号（Ｂ）に該当し、入力ＩＮ（０Ｈ、１Ｈ、２Ｈ）をクロックＣＬＫに基づき１サンプリング周期分遅延させた出力ＯＵＴを出力する後述の第１のスイッチド・キャパシタ遅延回路５００（図５参照）である。１０５、１０６は、式（２）中の負の係数（−１）を実現する論理反転部である。１０７〜１０９は、式（２）中の各記号（Ｂ）を加算する加算部である。尚、本実施形態において、論理反転部１０５、１０６は、詳細は後述するが、インバータ素子を用いて実現するのではなく、第１のスイッチド・キャパシタ遅延回路５００の結線変更により実現している。また、加算部１０７〜１０９は、加算器を用いて実現するのではなく、図３に示すように、信号線の短絡によって実現している。
【００３２】
第１のスイッチド・キャパシタフィルタ１００中のＶ−ＢＰＦ２機能において、１２１〜１２４は、式（３）中の各記号（Ｂ）に該当し、入力ＩＮ（０Ｈ、１Ｈ、２Ｈ）をクロックＣＬＫに基づき３サンプリング周期分遅延させた出力ＯＵＴを出力する後述の第３のスイッチド・キャパシタ遅延回路５２０（図６参照）である。１２５、１２６は、式（３）中の負の係数（−１）を実現する論理反転部である。１２７〜１２９は、式（３）中の各記号（Ｂ）を加算する加算部である。尚、上記のＶ−ＢＰＦ１と同様に、論理反転部１２５、１２６は、第３のスイッチド・キャパシタ遅延回路５２０の結線変更により実現し、加算部１２７〜１２９は、信号線の短絡によって実現する。
【００３３】
１３０は、Ｖ−ＢＰＦ１機能の出力とＶ−ＢＰＦ２機能の出力を加算する加算部である。即ち、加算部１３０は、式（４）中の前半の因数と後半の因数の加算部分に該当し、ＦＩＲ形式のＬＰＦを実現するための要件となる。
【００３４】
＝＝＝第２のスイッチド・キャパシタフィルタ２００＝＝＝
図３、図７を用いて、第２のスイッチド・キャパシタフィルタ２００の詳細な構成について説明する。
【００３５】
第２のスイッチド・キャパシタフィルタ２００の機能であるＶ−ＬＰＦ機能は、０Ｈ、１Ｈ、２Ｈ信号の重み付け加算平均として構成することができる。本実施形態では、つぎの式（５）に示すように、最小限の回路規模で実現すべく、フィルタ長が３であり、全て正のフィルタ係数（＋１、＋２、＋１）を用いたＦＩＲ形式のＬＰＦを採用する。  
2009044248.tif 000006
また、式（５）を上記の記号（Ｂ）と同様の記号（Ｃ）を用いて表現すると、つぎの式（６）となる。  
2009044248.tif 000007
【００３６】
尚、式（６）をブロック図的に表現すると、図３に示す第２のスイッチド・キャパシタフィルタ２００の中身となる。第２のスイッチド・キャパシタフィルタ２００中のＶ−ＬＰＦ機能において、２０１〜２０４は、式（６）中の各記号（Ｂ）に該当し、入力ＩＮ（０Ｈ、１Ｈ、２Ｈ）をクロックＣＬＫに基づき２サンプリング周期分遅延させた出力ＯＵＴを出力する後述の第２のスイッチド・キャパシタ遅延回路５４０（図７参照）である。２０５〜２０７は、式（６）中の各記号（Ｂ）を加算する加算部である。尚、加算部２０５〜２０７は、加算器を用いて実現するのではなく、図３に示すように、信号線の短絡によって実現している。
【００３７】
２５０は、第１のスイッチド・キャパシタフィルタ１００の出力と第２のスイッチド・キャパシタフィルタ２００の出力を加算し、その加算結果を輝度信号Ｙとして出力する輝度信号生成部である。
【００３８】
＝＝＝第３のスイッチド・キャパシタフィルタ３００＝＝＝
図４、図５、図６を用いて、第３のスイッチド・キャパシタフィルタ３００の詳細な構成について説明する。
【００３９】
第３のスイッチド・キャパシタフィルタ３００の一機能であるＶ−ＢＰＦ機能は、上記の式（１）によって構成する。第３のスイッチド・キャパシタフィルタ３００のもう一つの機能であるＨ−ＨＰＦ機能は、上記の式（１）によって構成されるＶ−ＢＰＦ１機能（式（２）参照）並びにＶ−ＢＰＦ２機能（式（３）参照）を設けておき、Ｖ−ＢＰＦ１機能並びにＶ−ＢＰＦ２機能の各出力を減算することによって、フィルタ長が２となるＦＩＲ形のＨＰＦとして構成される。  
2009044248.tif 000008
尚、式（７）をブロック図的に表現すると、図４に示す第３のスイッチド・キャパシタフィルタ３００の中身となる。
【００４０】
第３のスイッチド・キャパシタフィルタ３００中のＶ−ＢＰＦ１機能において、３０１〜３０４は、式（２）中の各記号（Ｂ）に該当し、入力ＩＮ（０Ｈ、１Ｈ、２Ｈ）をクロックＣＬＫに基づき１サンプリング周期分遅延させた出力ＯＵＴを出力する第１のスイッチド・キャパシタ遅延回路５００（図５参照）である。３０５、３０６は、式（２）中の負の係数（−１）を実現する論理反転部である。３０７〜３０９は、式（２）中の各記号（Ｂ）を加算する加算部である。尚、論理反転部３０５、３０６は、第１のスイッチド・キャパシタフィルタ１００のＶ−ＢＰＦ１機能と同様に、第１のスイッチド・キャパシタ遅延回路５００の結線変更により実現し、加算部３０７〜３０９は、信号線の短絡によって実現している。
【００４１】
第３のスイッチド・キャパシタフィルタ３００中のＶ−ＢＰＦ２機能において、３２１〜３２４は、式（３）中の各記号（Ｂ）に該当し、入力ＩＮ（０Ｈ、１Ｈ、２Ｈ）をクロックＣＬＫに基づき３サンプリング周期分遅延させた出力ＯＵＴを出力する第３のスイッチド・キャパシタ遅延回路５２０（図６参照）である。３２５、３２６は、式（３）中の負の係数（−１）を実現する論理反転部である。３２７〜３２９は、式（３）中の各記号（Ｂ）を加算する加算部である。尚、論理反転部３２５、３２６は、第１のスイッチド・キャパシタフィルタ１００のＶ−ＢＰＦ２機能と同様に、第３のスイッチド・キャパシタ遅延回路５２０の結線変更により実現し、加算部３２７〜３２９は、信号線の短絡によって実現する。
【００４２】
３３０は、Ｖ−ＢＰＦ２機能の出力を論理反転する論理反転部であり、３５０は、Ｖ−ＢＰＦ１機能と論理反転部３３０により論理反転させたＶ−ＢＰＦ２機能の出力を加算するクロマ信号生成部である。即ち、論理反転部３３０とクロマ信号生成部３５０は、式（７）中の前半の因数と後半の因数の減算部分に該当し、ＦＩＲ形式のＨＰＦを実現するための要件となる。
【００４３】
＝＝＝第１のスイッチド・キャパシタ遅延回路５００＝＝＝
図５は、第１のスイッチド・キャパシタフィルタ１００及び第３のスイッチド・キャパシタフィルタ３００に用いられる第１のスイッチド・キャパシタ遅延回路５００の詳細な構成を示した図である。
【００４４】
スイッチド・キャパシタ基本回路５０１は、キャパシタＣ１と、キャパシタＣ１を出力段のオペアンプのフィードバックループに取り込むための第１のスイッチング素子（Ｍ１、Ｍ２）と、入力ＩＮのレベルに応じた電荷を当該キャパシタＣ１に蓄積させるための第２のスイッチング素子（Ｍ３、Ｍ４）と、により構成される。尚、スイッチド・キャパシタ基本回路５０１のＮＭＯＳトランジスタＭ３、Ｍ４のゲートは短絡され、次段のスイッチド・キャパシタ基本回路５０２のＮＭＯＳトランジスタＭ５、Ｍ６のゲートに共通に接続される。
【００４５】
詳述すると、ＮＭＯＳトランジスタＭ１、Ｍ３は、キャパシタＣ１の一端を、入力ＩＮ又はオペアンプ５０６の出力ＯＵＴのいずれか一方と接続させるために相補的にオンオフする。ＮＭＯＳトランジスタＭ２、Ｍ４は、キャパシタＣ１の他端を、オペアンプ５０６の反転入力端子又は接地のいずれか一方に接続させるために相補的にオンオフする。従って、ＮＭＯＳトランジスタＭ３、Ｍ４がオンしたときには入力ＩＮのレベルに応じた電荷がキャパシタＣ１に保持され、ＮＭＯＳトランジスタＭ１、Ｍ２がオンしたときにはキャパシタＣ１がオペアンプ５０６のフィードバックループに取り込まれる。  
スイッチド・キャパシタ基本回路５０２は、スイッチド・キャパシタ基本回路５０１と同様の構成且つ動作となるので説明を省略する。
【００４６】
シフトレジスタ５０５は、１サンプリング周期を持つクロックＣＬＫに基づいて、（１、０）、（０、１）を繰り返す制御信号Ｐ０、Ｐ１を出力する。尚、制御信号Ｐ０が１のとき、スイッチド・キャパシタ基本回路５０１側の第１のスイッチング素子（Ｍ１、Ｍ２）がオンし、スイッチド・キャパシタ基本回路５０２側の第２のスイッチング素子（Ｍ７、Ｍ８）がオンする。また、制御信号Ｐ１が１のとき、スイッチド・キャパシタ基本回路５０１の第２のスイッチング素子（Ｍ３、Ｍ４）がオンし、スイッチド・キャパシタ基本回路５０２の第１のスイッチング素子（Ｍ５、Ｍ６）がオンする。以上より、シフトレジスタ５０５から出力される制御信号Ｐ０、Ｐ１に基づいて、キャパシタＣ１又はＣ２のいずれか一つにおいて１サンプリング周期前に蓄積された電荷に応じた電圧が、オペアンプ５０６より出力される。
【００４７】
尚、前述した論理反転部１０５、１０６、１２５、１２６は、第１のスイッチド・キャパシタ遅延回路５００の結線変更により実現できる。具体的には、ＮＭＯＳトランジスタＭ１、Ｍ５のドレインをオペアンプ５０６の反転入力端子と接続し、ＮＭＯＳトランジスタＭ２、Ｍ６のソースをオペアンプ５０６の出力と接続する。
【００４８】
＝＝＝第３のスイッチド・キャパシタ遅延回路５２０＝＝＝
図６は、第１のスイッチド・キャパシタフィルタ１００及び第３のスイッチド・キャパシタフィルタ３００に用いられる第３のスイッチド・キャパシタ遅延回路５２０の詳細な構成を示した図である。第１のスイッチド・キャパシタ遅延回路５００との相違点は、第３のスイッチド・キャパシタ遅延回路５２０は４個のスイッチド・キャパシタ基本回路５２１〜５２４を多段接続した構成となる点である。また、シフトレジスタ５２５が、クロックＣＬＫの１サンプリング周期毎に、（１０００）、（０１００）、（００１０）、（０００１）と切り替わる４つの制御信号Ｐ０〜Ｐ３を出力する点が相違する。第３のスイッチド・キャパシタ遅延回路５２０は、これらの４つの制御信号Ｐ０〜Ｐ３に基づいて、キャパシタＣ１〜Ｃ４のいずれか一つにおいて３サンプリング周期前に蓄積された電荷に応じた電圧が、オペアンプ５２６より出力される。
【００４９】
＝＝＝第２のスイッチド・キャパシタ遅延回路５４０＝＝＝
図７は、第２のスイッチド・キャパシタフィルタ２００に用いられる第２のスイッチド・キャパシタ遅延回路５４０の詳細な構成を示した図である。第２のスイッチド・キャパシタ遅延回路５４０は、スイッチド・キャパシタ基本回路５４１〜５４３、シフトレジスタ５４５、オペアンプ５４６によって構成される。第１のスイッチド・キャパシタ遅延回路５００並びに第３のスイッチド・キャパシタ遅延回路５２０との相違点は、３個のスイッチド・キャパシタ基本回路５４１〜５４３を多段接続した点である。また、シフトレジスタ５４５は、クロックＣＬＫの１サンプリング周期毎に（１００）、（０１０）、（００１）と切り替わる３つの制御信号Ｐ０〜Ｐ２を出力する点が相違する。第２のスイッチド・キャパシタ遅延回路５４０は、これらの３つの制御信号Ｐ０〜Ｐ２に基づいて、キャパシタＣ１〜Ｃ３のいずれか一つにおいて２サンプリング周期前に蓄積された電荷に応じた電圧が、オペアンプ５４６より出力される。
【００５０】
以上、本発明によれば、第１及び第２のスイッチド・キャパシタフィルタ１００、２００によって輝度信号Ｙの抽出を行う処理と、第３のスイッチド・キャパシタフィルタ３００によってクロマ信号Ｃの抽出を行う処理と、がそれぞれ独立して行われる。この結果、クロマ信号Ｃの抽出処理の際に生じた演算誤差が、輝度信号Ｙの抽出処理の際に影響を与えることがなくなるため、コンポジット信号ＳＣ（映像信号）から輝度信号Ｙとクロマ信号Ｃにそれぞれ分離する際の精度劣化が最小限に抑えられる。
【００５１】
また、アナログ回路である第１乃至第３のスイッチド・キャパシタ遅延回路５００、５２０、５４０等を用いた第１乃至第３のスイッチド・キャパシタフィルタ１００、２００、３００によって２次元のアナログＹ／Ｃ分離が行われる。このため、従来の１次元のデジタルＹ／Ｃ分離方式のようにＡ／Ｄ変換器を用いなくて済むので、回路規模の増大化を抑えることができる。また、従来の１次元のデジタルＹ／Ｃ分離方式の場合のようにＡ／Ｄ変換器の分解能による入力ＩＮのレベル制限を受けなくて済む。さらに、アナログ回路でＹ／Ｃ分離処理を行っているので外部の周辺回路への輻射ノイズの低減化が図られる。
【００５２】
また、第１乃至第３のスイッチド・キャパシタ遅延回路５００、５２０、５４０の各サンプリング周期は、シフトレジスタ５０５、５２５、５４５のクロックＣＬＫの周期の変更によって自由な調整が可能となる。さらに、従来の１次元のデジタルＹ／Ｃ分離方式の場合のようにデジタルフィルタ（例えば、図９に示したＢＰＦ６２０）を用いるのではなく、アナログ回路である第１乃至第３のスイッチド・キャパシタフィルタ１００、２００、３００を用いる。このため、遅延処理と演算処理が個別に行われるのではなく、遅延処理と演算処理が一体的に行われるので、回路規模の増大化を抑えられる。
【００５３】
また、第１のスイッチド・キャパシタフィルタ１００は、１サンプリング周期遅延の第１のスイッチド・キャパシタ遅延回路５００と、３サンプリング周期遅延の第３のスイッチド・キャパシタ遅延回路５２０を用いて構成される。そこで、第２のスイッチド・キャパシタフィルタ２００は、第１のスイッチド・キャパシタ遅延回路５００（１サンプリング周期）と第３のスイッチド・キャパシタ遅延回路５２０（３サンプリング周期）の各サンプリング周期の平均となる２サンプリング周期の第２のスイッチド・キャパシタ遅延回路５４０を用いて構成する。即ち、第１のスイッチド・キャパシタフィルタ１００は、サンプリング周期のそれぞれ異なる第１乃至第３のスイッチド・キャパシタ遅延回路５００、５２０、５４０によって構成される。このように構成した結果、スイッチド・キャパシタ遅延回路の総数を最小限に抑えつつ、輝度信号生成部２５０において生成される輝度信号Ｙに含まれる遅延誤差を平均化して抑制することができる。
【００５４】
また、第３のスイッチド・キャパシタフィルタ３００は、サンプリング周期の異なる第１のスイッチド・キャパシタ遅延回路５００（１サンプリング周期遅延）と第３のスイッチド・キャパシタ遅延回路５２０（３サンプリング周期遅延）を用いて構成される。このように、スイッチド・キャパシタ遅延回路の総数を最小限に抑えて第３のスイッチド・キャパシタフィルタ３００を構成できる。
【００５５】
以上、本実施の形態について説明したが、前述した実施例は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更／改良され得るとともに、本発明にはその等価物も含まれる。
【００５６】
例えば、本発明に係る映像信号受信装置は、クロマ信号Ｃが１Ｈ期間毎に９０度の位相差を持つＰＡＬにも準拠させてもよい。ＰＡＬに準拠させた場合、遅延回路８は、０Ｈ信号の他に、０Ｈ信号から２Ｈ期間分遅延させた２Ｈ信号と、当該０Ｈ信号を４Ｈ期間分遅延させた４Ｈ信号を生成して、Ｙ／Ｃ分離回路１０に出力する。ここで、０Ｈ、２Ｈ信号間と、２Ｈ、４Ｈ信号間で１８０度の位相差を持つことになるので、Ｙ／Ｃ分離回路１０は、１Ｈ、２Ｈ信号の代わりに２Ｈ、４Ｈ信号を用いる以外、ＮＴＳＣの場合と同様の構成を採用できる。具体的には、ｋ（ｋ＝０、２、４）Ｈ信号をｎ（ｎ＝１、３）サンプリング周期遅延させたことを表す記号（Ｄ）を用いて、第１のスイッチド・キャパシタフィルタ１００はつぎの式（８）で表現され、第２のスイッチド・キャパシタフィルタ２００はつぎの式（９）で表現され、第３のスイッチド・キャパシタフィルタ３００はつぎの式（１０）で表現される。  
2009044248.tif 000009
【図面の簡単な説明】
【００５７】
【図１】本発明の一実施形態に係る映像信号受信装置の構成を示す図である。
【図２】本発明の一実施形態に係る２次元のアナログＹ／Ｃ分離方式を説明するための図である。
【図３】本発明の一実施形態に係る第１並びに第２のスイッチド・キャパシタフィルタのブロック図である。
【図４】本発明の一実施形態に係る第３のスイッチド・キャパシタフィルタのブロック図である。
【図５】本発明の一実施形態に係る第１のスイッチド・キャパシタ遅延回路の構成を示す図である。
【図６】本発明の一実施形態に係る第３のスイッチド・キャパシタ遅延回路の構成を示す図である。
【図７】本発明の一実施形態に係る第２のスイッチド・キャパシタ遅延回路の構成を示す図である。
【図８】クロマ信号Ｃ、輝度信号Ｙ、コンポジット信号ＳＣの波形図の一例を示す図である。
【図９】従来のＹ／Ｃ分離回路の構成を示す図である。
【符号の説明】
【００５８】
２  アンテナ
４  チューナ
６  フィルタ
８  遅延回路
８２、８４  １Ｈ遅延回路
１０  Ｙ／Ｃ分離回路
１２  輝度信号処理回路
１４  クロマ信号処理回路
１６  色復調処理回路
１８  マトリクス回路
２０  ＲＧＢドライバ
２２  ディスプレイ
１００  第１のスイッチド・キャパシタフィルタ
１０１〜１０４、１２１〜１２４  スイッチド・キャパシタ遅延回路
１０５〜１０６、１２５〜１２６  論理反転部
１０７〜１０９、１２７〜１２９、１３０  加算部
２００  第２のスイッチド・キャパシタフィルタ
２０１〜２０４  スイッチド・キャパシタ遅延回路
２０５〜２０７  論理反転部
２５０  輝度信号生成部
３００  第３のスイッチド・キャパシタフィルタ
３０１〜３０４、３２１〜３２４  スイッチド・キャパシタ遅延回路
３０５〜３０６、３２５〜３２６、３３０  論理反転部
３０７〜３０９、３２７〜３２９  加算部
３５０  クロマ信号生成部
５００  第１のスイッチド・キャパシタ遅延回路
５２０  第３のスイッチド・キャパシタ遅延回路
５４０  第２のスイッチド・キャパシタ遅延回路
５０５、５２５、５４５  シフトレジスタ
５０６、５２６、５４６  オペアンプ
６１０  Ａ／Ｄ変換器
６２０  ＢＰＦ
６３０  減算器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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