(57)【要約】【課題】１０Ｖ以上のリード破壊耐圧を有する高耐圧回路を備えた半導体装置を実現することのできる技術を提供する。【解決手段】１８Ｖ系高耐圧駆動回路１ＨＶの高耐圧用ｎＭＩＳ４のソースを構成するｎ型半導体領域７およびドレインを構成するｎ型半導体領域７をそれぞれ囲んで、ｐ型第１ウェル３にｎ型第２ウェル８を形成し、ソースを構成するｎ型半導体領域７を囲むｎ型第２ウェル８とドレインを構成するｎ型半導体領域７を囲むｎ型第２ウェル８との間にｐ型チャネルストッパ層１３を形成し、ｎ型第２ウェル８とｐ型第１ウェル３との界面より深く、ｐ型第１ウェル３と基板２との界面より浅い領域に、ｐ型第１ウェル３またはｐ型チャネルストッパ層１３よりも不純物濃度の高いｐ型埋め込み層１６を形成する。【選択図】図１
2009044036.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板の主面に形成された第１導電型第１ウェルと、
前記第１導電型第１ウェルの形成領域に形成され、チャネルが第１導電型とは異なる第２導電型であり、ソース・ドレインが一対の第２導電型半導体領域からなる第１電界効果トランジスタとを備える半導体装置であって、さらに、
ソースを構成する前記第２導電型半導体領域およびドレインを構成する前記第２導電型半導体領域をそれぞれ囲んで、前記第１導電型第１ウェル内に形成された第２導電型第２ウェルと、
ソースを構成する前記第２導電型半導体領域を囲む前記第２導電型第２ウェルとドレインを構成する前記第２導電型半導体領域を囲む前記第２導電型第２ウェルとの間に形成された第１導電型チャネルストッパ層と、
前記第２導電型第２ウェルと前記第１導電型第１ウェルとの界面よりも深く、前記第１導電型第１ウェルと前記基板との界面よりも浅い領域に形成された第１導電型埋め込み層とを有し、
前記第１導電型埋め込み層の不純物濃度が、前記第１導電型第１ウェルまたは前記第１導電型チャネルストッパ層の不純物濃度よりも高いことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、前記第１導電型はｐ型であり、前記第２導電型はｎ型であることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、前記第２導電型半導体領域、前記第２導電型第２ウェル、前記第１導電型第１ウェル、前記第１導電型チャネルストッパ層、前記第１導電型埋め込み層のなかで前記第２導電型半導体領域の不純物濃度が最も高いことを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、さらに、
ソースを構成する前記第２導電型半導体領域およびドレインを構成する前記第２導電型半導体領域の平面横方向の周辺に形成された第１導電型半導体領域からなるガードリングと、
前記ガードリングを構成する前記第１導電型半導体領域を囲んで、前記第１導電型第１ウェル内に形成された第１導電型第３ウェルとを有することを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、前記第１導電型第３ウェルの不純物濃度は前記第１導電型チャネルストッパ層の不純物濃度よりも高いことを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置において、さらに、
前記第１電界効果トランジスタのゲート電極の端部の下にＬＯＣＯＳ法により形成された素子分離が設けられていることを特徴とする半導体装置。
【請求項７】
請求項１記載の半導体装置において、さらに、
前記第１電界効果トランジスタのゲート電極の端部の下にＳＴＩ法により形成された素子分離が設けられていることを特徴とする半導体装置。
【請求項８】
基板と、
前記基板の主面に形成された第１導電型第１ウェルと、
前記第１導電型第１ウェルの形成領域に形成され、チャネルが第１導電型とは異なる第２導電型であり、ソース・ドレインが一対の第２導電型半導体領域からなる第１電界効果トランジスタと、
前記基板の主面に形成された第２導電型第１ウェルと、
前記第２導電型第１ウェルの形成領域に形成され、チャネルが第１導電型であり、ソース・ドレインが一対の第１導電型半導体領域からなる第２電界効果トランジスタとを備える半導体装置であって、さらに、
前記第１電界効果トランジスタは、ソースを構成する前記第２導電型半導体領域およびドレインを構成する前記第２導電型半導体領域をそれぞれ囲んで、前記第１導電型第１ウェル内に形成された第２導電型第２ウェルと、
ソースを構成する前記第２導電型半導体領域を囲む前記第２導電型第２ウェルとドレインを構成する前記第２導電型半導体領域を囲む前記第２導電型第２ウェルとの間に形成された第１導電型チャネルストッパ層と、
前記第２導電型第２ウェルと前記第１導電型第１ウェルとの界面よりも深く、前記第１導電型第１ウェルと前記基板との界面よりも浅い領域に形成された第１導電型埋め込み層とを有し、
前記第２電界効果トランジスタは、ソースを構成する前記第１導電型半導体領域およびドレインを構成する前記第１導電型半導体領域をそれぞれ囲んで、前記第２導電型第１ウェル内に形成された第１導電型第２ウェルと、
ソースを構成する前記第１導電型半導体領域を囲む前記第１導電型第２ウェルとドレインを構成する前記第１導電型半導体領域を囲む前記第１導電型第２ウェルとの間に形成された第２導電型チャネルストッパ層とを有し、
前記第１導電型埋め込み層の不純物濃度が前記第１導電型第１ウェルまたは前記第１導電型チャネルストッパ層の不純物濃度よりも高いことを特徴とする半導体装置。
【請求項９】
請求項８記載の半導体装置において、前記第１導電型はｐ型であり、前記第２導電型はｎ型であることを特徴とする半導体装置。
【請求項１０】
請求項８記載の半導体装置において、前記第１電界効果トランジスタが有する前記第２導電型半導体領域、前記第２導電型第２ウェル、前記第１導電型第１ウェル、前記第１導電型チャネルストッパ層、前記第１導電型埋め込み層のなかで前記第２導電型半導体領域の不純物濃度が最も高いことを特徴とする半導体装置。
【請求項１１】
請求項８記載の半導体装置において、さらに、
前記第１導電型第１ウェルは、ソースを構成する前記第２導電型半導体領域およびドレインを構成する前記第２導電型半導体領域の平面横方向の周辺に形成された第１導電型半導体領域からなるガードリングと、前記ガードリングを構成する前記第１導電型半導体領域を囲んで、前記第１導電型第１ウェル内に形成された第１導電型第３ウェルとを有し、
前記第２導電型第１ウェルは、ソースを構成する前記第１導電型半導体領域およびドレインを構成する前記第１導電型半導体領域の平面横方向の周辺に形成された第２導電型半導体領域からなるガードリングと、前記ガードリングを構成する前記第２導電型半導体領域を囲んで、前記第２導電型第１ウェルに形成された第２導電型第３ウェルとを有することを特徴とする半導体装置。
【請求項１２】
請求項１１記載の半導体装置において、
前記第１導電型第３ウェルの不純物濃度は前記第１導電型チャネルストッパ層の不純物濃度よりも高く、前記第２導電型第３ウェルの不純物濃度は前記第２導電型チャネルストッパ層の不純物濃度よりも高いことを特徴とする半導体装置。
【請求項１３】
請求項８記載の半導体装置において、さらに、
前記第１および第２電界効果トランジスタのゲート電極の端部の下にＬＯＣＯＳ法により形成された素子分離が設けられていることを特徴とする半導体装置。
【請求項１４】
請求項１記載の半導体装置において、さらに、
前記第１および第２電界効果トランジスタのゲート電極の端部の下にＳＴＩ法により形成された素子分離が設けられていることを特徴とする半導体装置。
【請求項１５】
基板の主面に、チャネルが第２導電型である第１電界効果トランジスタを形成する半導体装置の製造方法であって、以下の工程を有することを特徴とする半導体装置の製造方法：
（ａ）前記基板の主面の素子分離領域に絶縁膜からなる素子分離を形成する工程、
（ｂ）前記基板の主面に第２導電型とは異なる第１導電型の不純物をイオン注入することにより、第１導電型第１ウェルを形成する工程、
（ｃ）前記基板の主面に第１導電型の不純物をイオン注入することにより、前記第１導電型第１ウェルのチャネル領域に第１導電型チャネルストッパ層を形成し、前記第１導電型第１ウェルの前記素子分離の下および前記第１導電型第１ウェルのガードバンド領域に第１導電型第３の１ウェルを形成する工程、
（ｄ）前記基板の主面に第１導電型の不純物をイオン注入することにより、前記第１導電型第１ウェルの前記素子分離の下および前記第１導電型第１ウェルの前記ガードバンド領域に第１導電型第３の２ウェルを形成する工程、
（ｅ）前記基板の主面に第２導電型の不純物をイオン注入することにより、前記第１導電型第１ウェルのソース・ドレイン領域に第２導電型第２ウェルを形成する工程、
（ｆ）前記基板の主面に第１導電型の不純物をイオン注入することにより、前記第１導電型第１ウェルの前記素子分離の下および前記第１導電型第１ウェルの前記ガードバンド領域に第１導電型第３の３ウェルを形成する工程、
（ｇ）前記基板の主面に第１導電型の不純物をイオン注入することにより、前記第２導電型第２ウェルと前記第１導電型第１ウェルとの界面よりも深く、前記第１導電型第１ウェルと前記基板との界面よりも浅い領域に第１導電型埋め込み層を形成する工程、
（ｈ）前記基板の主面にゲート絶縁膜およびゲート電極を形成する工程、
（ｉ）前記基板の主面に第２導電型の不純物をイオン注入することにより、前記第２導電型第２ウェル内にソース・ドレインを構成する第２導電型半導体領域を形成する工程。
【請求項１６】
基板の主面に、チャネルが第２導電型である高耐圧の第１電界効果トランジスタと、チャネルが第２導電型である低耐圧の第２電界効果トランジスタとを形成する半導体装置の製造方法であって、以下の工程を有することを特徴とする半導体装置の製造方法：
（ａ）前記基板の主面の素子分離領域に絶縁膜からなる素子分離を形成する工程、
（ｂ）前記基板の主面に第２導電型とは異なる第１導電型の不純物をイオン注入することにより、前記第１および第２電界効果トランジスタ形成領域にそれぞれ第１導電型第１ウェルを形成する工程、
（ｃ）前記基板の主面に第１導電型の不純物をイオン注入することにより、前記第１電界効果トランジスタ形成領域の前記第１導電型第１ウェルのチャネル領域に第１導電型チャネルストッパ層を形成し、前記第１電界効果トランジスタ形成領域の前記第１導電型第１ウェルの前記素子分離の下および前記第１導電型第１ウェルのガードバンド領域に第１導電型第３の１ウェルを形成する工程、
（ｄ）前記基板の主面に第１導電型の不純物をイオン注入することにより、前記第１電界効果トランジスタ形成領域の前記第１導電型第１ウェルの前記素子分離の下および前記第１電界効果トランジスタ形成領域の前記第１導電型第１ウェルの前記ガードバンド領域に第１導電型第３の２ウェルを形成する工程、
（ｅ）前記基板の主面に第２導電型の不純物をイオン注入することにより、前記第１電界効果トランジスタ形成領域の前記第１導電型第１ウェルのソース・ドレイン領域に第２導電型第２ウェルを形成する工程、
（ｆ）前記基板の主面に第１導電型の不純物をイオン注入することにより、前記第１電界効果トランジスタ形成領域の前記第１導電型第１ウェルの前記素子分離の下および前記第１導電型第１ウェルの前記ガードバンド領域に第１導電型第３の３ウェルを形成し、同時に、前記第２電界効果トランジスタ形成領域の前記第１導電型第１ウェルに第１導電型第３の３ウェルを形成する工程、
（ｇ）前記基板の主面に第１導電型の不純物をイオン注入することにより、前記第１電界効果トランジスタ形成領域の前記第２導電型第２ウェルと前記第１導電型第１ウェルとの界面よりも深く、前記第１導電型第１ウェルと前記基板との界面よりも浅い領域に第１導電型埋め込み層を形成する工程、
（ｈ）前記第１電界効果トランジスタ形成領域の前記基板の主面に、前記第１電界効果トランジスタのゲート絶縁膜を形成する工程、
（ｉ）前記基板の主面に第１導電型の不純物をイオン注入することにより、前記第２電界効果トランジスタ形成領域の前記第１導電型第１ウェルの前記第１導電型第３の３ウェルの下に第１導電型第４ウェルを形成する工程、
（ｊ）前記第２電界効果トランジスタ形成領域の前記基板の主面に、前記第２電界効果トランジスタのゲート絶縁膜を形成する工程、
（ｋ）前記第１および第２電界効果トランジスタのゲート電極を形成する工程、
（ｌ）前記基板の主面に第２導電型の不純物をイオン注入することにより、前記第１電界効果トランジスタ形成領域の前記第２導電型第２ウェル内にソース・ドレインを構成する第２導電型半導体領域を形成する工程。
【請求項１７】
請求項１６記載の半導体装置の製造方法において、前記第１電界効果トランジスタのゲート絶縁膜の厚さは、前記第２電界効果トランジスタのゲート絶縁膜の厚さよりも厚いことを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１６記載の半導体装置の製造方法において、前記第１電界効果トランジスタのゲート電極のゲート長は、前記第２電界効果トランジスタのゲート長よりも長いことを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１５または１６記載の半導体装置の製造方法において、前記第１導電型はｐ型であり、前記第２導電型はｎ型であることを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１５または１６記載の半導体装置の製造方法において、前記第１電界効果トランジスタ形成領域の前記第２導電型半導体領域、前記第２導電型第２ウェル、前記第１導電型第１ウェル、前記第１導電型チャネルストッパ層、前記第１導電型埋め込み層のなかで前記第２導電型半導体領域の不純物濃度が最も高いことを特徴とする半導体装置の製造方法。
【請求項２１】
請求項１５または１６記載の半導体装置の製造方法において、前記第１電界効果トランジスタ形成領域の前記第１導電型半導体領域からなるガードリングは、ソースを構成する前記第２導電型半導体領域およびドレインを構成する前記第２導電型半導体領域の平面横方向の周辺に形成されることを特徴とする半導体装置の製造方法。
【請求項２２】
請求項１５または１６記載の半導体装置の製造方法において、前記第１導電型第３ウェルの不純物濃度は前記第１導電型チャネルストッパ層の不純物濃度よりも高いことを特徴とする半導体装置の製造方法。
【請求項２３】
請求項１５または１６記載の半導体装置の製造方法において、前記第１電界効果トランジスタのゲート電極の端部の下に素子分離が形成されることを特徴とする半導体装置の製造方法。
【請求項２４】
請求項１５または１６記載の半導体装置の製造方法において、前記素子分離はＬＯＣＯＳ法またはＳＴＩ法により形成されることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、液晶ディスプレイ（以下、ＬＣＤ（liquid crystal display）と記す）の駆動用集積回路などに用いられる半導体装置およびその製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
例えば、ｎ型分離領域によって、基板と電気的に分離されたｐ型ウェルに、３５Ｖ系高耐圧駆動回路の高耐圧用ｎＭＩＳを形成し、一対のｎ型半導体領域からなるソース・ドレインを囲むｎ型ウェルとｎ型分離領域との間のｐ型ウェルにｐ型埋め込み層を形成することにより、ソース・ドレインを囲むｎ型ウェルからの空乏層の広がりを抑える技術が特開２００７−１７２００号公報（特許文献１）に開示されている。
【特許文献１】特開２００７−１７２００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ＬＣＤドライバには、例えば１０Ｖ以上の破壊耐圧を有する高耐圧駆動回路が使用されている。この高耐圧駆動回路は相補型電界効果トランジスタ（Complementary Metal oxide Semiconductor Field Effect Transistor：ＣＭＯＳＦＥＴ）で構成されており、例えばｎチャネル型電界効果トランジスタをｐ型ウェルに形成し、ｐチャネル型電界効果トランジスタをｎ型ウェルに形成して、互いのウェル電位を分離することにより、ＣＭＯＳＦＥＴの高耐圧化を実現している。さらに、ＣＭＯＳＦＥＴの高耐圧化のため、ｎチャネル型電界効果トランジスタでは、ｎ型ソース・ドレインをこのｎ型ソース・ドレインよりも不純物濃度の低いｎ型オフセット層で囲み、このｎ型オフセット層の平面横方向の周辺にｐ型ガードリングを設けている。同様に、ｐチャネル型電界効果トランジスタでは、ｐ型ソース・ドレインをこのｐ型ソース・ドレインよりも不純物濃度の低いｐ型オフセット層で囲み、このｐ型オフセット層の平面横方向の周辺にｎ型ガードリングを設けている。
【０００４】
ところで、ＬＣＤドライバを搭載する半導体チップのサイズ縮小に伴い、高耐圧駆動回路を構成するＣＭＯＳＦＥＴのサイズ縮小も要求されている。そこで、本発明者らは、例えばこれまで使用していた２〜３．５μｍのゲート長を１．６μｍ（Ｖｄ（ドレイン電圧）＝１８ＶおよびＶｇ（ゲート電圧）＝１８Ｖ）とする高耐圧用のＣＭＯＳＦＥＴの検討を行った。
【０００５】
しかし、高耐圧用のＣＭＯＳＦＥＴにおいても、ゲート長を単に短くするだけでは、短チャネル効果によりソースとドレインとの間でパンチスルーが生じ、特に、ｎチャネル型電界効果トランジスタにおいて、この短チャネル効果が顕著に現れることが明らかとなった。そこで、本発明者らは、短チャネル効果を抑制するため、さらに、ｎ型ソースを囲むｎ型オフセット層とｎ型ドレインを囲むｎ型オフセット層との間のチャネル領域に、ｎ型オフセット層と同程度の不純物濃度（例えば１０１７ｃｍ−３程度）を有するｐ型チャネルストッパ層を形成したｎチャネル型電界効果トランジスタの検討を行った。
【０００６】
しかし、このｎチャネル型電界効果トランジスタでは、リード破壊耐圧が劣化するという新たな問題が生じた。すなわち、図４７に示すように、半導体基板５１に形成されたｐ型ウェル５２内に、ｎ型ソース５３ｓおよびこれを囲むｎ型オフセット層５４ｓと、ｎ型ドレイン５３ｄおよびこれを囲むｎ型オフセット層５４ｄとを形成し、これらの間のチャネル領域にｐ型チャネルストッパ層５５を形成した。しかし、ｎ型ドレイン５３ｄを囲むｎ型オフセット層５４ｄとｐ型チャネルストッパ層５５との界面での電界が強くなるため、この界面近傍でキャリアが発生して、その一部がｐ型ウェル５２からｎ型ソース５３ｓを囲むｎ型オフセット層５４ｓへ流れ込んでしまう。その際、ｐ型ウェル５２の抵抗が大きいとその両端であるｎ型ソース５３ｓを囲むｎ型オフセット層５４ｓとｎ型ドレイン５３ｄを囲むｎ型オフセット層５４ｄとの間に電圧差が生じて寄生バイポーラトランジスタが動作し、電流集中によるトリガが発生することにより、ゲート電極５６とｎ型ドレイン５３ｄを囲むｎ型オフセット層５４ｄとの間の耐圧が低下してしまう。このため、ゲート長が１．６μｍのＣＭＯＳＦＥＴでは１０Ｖ以上のリード破壊耐圧を得ることが難しく、未だ実用化には至っていない。
【０００７】
本発明の目的は、１０Ｖ以上のリード破壊耐圧を有する高耐圧回路を備えた半導体装置を実現することのできる技術を提供することにある。
【０００８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１０】
本発明による半導体装置は、基板の主面に形成されたｐ型第１ウェルに、一対のｎ型半導体領域からなるｎ型ソース・ドレインを備えたｎチャネル型電界効果トランジスタを含み、ソースを構成するｎ型半導体領域およびドレインを構成するｎ型半導体領域をそれぞれ囲んで、ｐ型第１ウェル内に形成されたｎ型第２ウェルと、ソースを構成するｎ型半導体領域を囲むｎ型第２ウェルとドレインを構成するｎ型半導体領域を囲むｎ型第２ウェルとの間に形成されたｐ型チャネルストッパ層と、ｎ型第２ウェルとｐ型第１ウェルとの界面より深く、ｐ型第１ウェルと基板との界面より浅い領域に形成され、ｐ型第１ウェルまたはｐ型チャネルストッパ層よりも不純物濃度の高いｐ型埋め込み層とを有するものである。
【００１１】
本発明による半導体装置の製造方法は、基板の主面にｎチャネル型電界効果トランジスタを形成する半導体装置の製造方法であって、基板の主面の素子分離領域に絶縁膜からなる素子分離を形成する工程と、基板の主面にｐ型不純物をイオン注入することにより、ｐ型第１ウェルを形成する工程と、基板の主面にｐ型不純物をイオン注入することにより、ｐ型第１ウェルのチャネル領域にｐ型チャネルストッパ層を形成し、ｐ型第１ウェルの素子分離の下およびｐ型第１ウェルのガードバンド領域にｐ型第３の１ウェルを形成する工程と、基板の主面にｐ型不純物をイオン注入することにより、ｐ型第１ウェルの素子分離の下およびｐ型第１ウェルのガードバンド領域にｐ型第３の２ウェルを形成する工程と、基板の主面にｎ型不純物をイオン注入することにより、ｐ型第１ウェルのソース・ドレイン領域にｎ型第２ウェルを形成する工程と、基板の主面にｐ型不純物をイオン注入することにより、ｐ型第１ウェルの素子分離の下およびｐ型第１ウェルのガードバンド領域にｐ型第３の３ウェルを形成する工程と、基板の主面にｐ型不純物をイオン注入することにより、ｎ型第２ウェルとｐ型第１ウェルとの界面より深く、ｐ型第１ウェルと基板との界面より浅い領域にｐ型埋め込み層を形成する工程と、基板の主面にゲート絶縁膜およびゲート電極を形成する工程と、基板の主面にｎ型不純物をイオン注入することにより、ｎ型第２ウェルにソース・ドレインを構成するｎ型半導体領域を形成する工程とを有するものである。
【発明の効果】
【００１２】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１３】
１０Ｖ以上のリード破壊耐圧を有する高耐圧回路を備えた半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００１４】
本実施の形態においては、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、本実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、本実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１５】
また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す。また、本実施の形態においては、電界効果トランジスタを代表するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｎチャネル型のＭＩＳＦＥＴをｎＭＩＳと略し、ｐチャネル型のＭＩＳＦＥＴをｐＭＩＳと略す。また、本実施の形態を説明するための全図において、同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１６】
本発明の一実施の形態によるＬＣＤドライバを構成する１８Ｖ系高耐圧駆動回路（Ｖｄ＝１８Ｖ、Ｖｇ＝１８Ｖ、ゲート長＝１．６μｍ）の一例を図１に示すＣＭＯＳＦＥＴの要部断面図を用いて説明する。
【００１７】
１８Ｖ系高耐圧駆動回路１ＨＶは、ｐ型の単結晶シリコンからなる基板２の主面に形成されている。１８Ｖ系高耐圧駆動回路１ＨＶは、ｐ型第１ウェル３に形成された高耐圧用ｎＭＩＳ４とｎ型第１ウェル５に形成された高耐圧用ｐＭＩＳ６とから構成される。
【００１８】
１８Ｖ系高耐圧駆動回路１ＨＶを構成する高耐圧用ｎＭＩＳ４は、ｐ型第１ウェル３に形成された一対のｎ型半導体領域７からなるｎ型ソース・ドレインを有しており、このｎ型ソース・ドレインはｎ型第２ウェル８でそれぞれ囲まれている。また、本実施の形態では、便宜上、ｎ型半導体領域７を高耐圧用ｎＭＩＳ４のｎ型ソース・ドレインと記載するが、実際にはｎ型第２ウェル８も高耐圧用ｎＭＩＳ４のｎ型ソース・ドレインとして機能している。すなわち、１８Ｖ系高耐圧駆動回路１ＨＶ形成領域に形成されたｎ型第２ウェル８は、高耐圧用ｎＭＩＳ４のｎ型ソース・ドレインの一部として機能する。また、ｎ型第２ウェル８はｎ型半導体領域７よりも低濃度の領域であり、高耐圧用ｎＭＩＳ４のゲート電極１２の下まで伸びて形成されている。
【００１９】
ｎ型ソース・ドレイン間の基板２の表面上には、例えば酸化シリコン膜からなる厚さ４５ｎｍのゲート絶縁膜１１が設けられ、さらにその上には導電材料からなる厚さ２００ｎｍのゲート電極１２が設けられている。上記導電材料は、例えば多結晶シリコン膜とタングステンシリサイド膜からなる積層膜とすることができる。ゲート電極１２のゲート長は、例えば１．６μｍである。ゲート絶縁膜１１下の基板２のチャネル領域には、ｐ型チャネルストッパ層１３が形成されている。また、ｎ型ソース・ドレインの平面横方向の周辺には、ｐ型半導体領域９からなる枠形状のｐ型ガードリングが設けられており、このｐ型ガードリングはｐ型第３ウェル１５で囲まれている。
【００２０】
さらに、一対のｎ型半導体領域７からなるｎ型ソース・ドレインを囲むｎ型第２ウェル８とｐ型第１ウェル３との界面より深く、ｐ型第１ウェル３と基板２との界面より浅い領域であるｐ型第１ウェル３の底部にｐ型埋め込み層１６が形成されている。このｐ型埋め込み層１６の不純物濃度は、ｐ型第１ウェル３の不純物濃度よりも高く設定されており、その詳細は後述するが、ｐ型埋め込み層１６を設けることにより、ｐ型第１ウェル３の不純物濃度が高くなるので、寄生バイポーラトランジスタ効果を低減することができる。なお、高耐圧用ｎＭＩＳ４では、ｐ型半導体領域９からなるｐ型ガードリングの平面のほぼ外側端部から内側のｐ型第１ウェル３にｐ型埋め込み層１６を形成したが、これに限定されるものではなく、寄生バイポーラデバイス効果を抑えられる領域に形成すればよい。
【００２１】
高耐圧用ｎＭＩＳ４を構成する各領域および各ウェルのうち、不純物濃度が最も高い領域はｎ型半導体領域７であり、以下、ｐ型埋め込み層１６、ｎ型第２ウェル８（例えば１０１７ｃｍ−３）、ｐ型チャネルストッパ層１３、ｐ型第１ウェル３（例えば１０１６ｃｍ−３）、基板２（例えば１０１５ｃｍ−３）の順に低くなるように不純物濃度は設定される。ｐ型チャネルストッパ層１３はｎ型第２ウェル８と同じ不純物濃度であってもよい。
【００２２】
基板２の表面には、隣接する各領域または各ウェルを電気的に分離するための素子分離１７がＬＯＣＯＳ（Local Oxidation of Silicon）法により形成されている。この他、ゲート電極１２、ｎ型ソース・ドレインを構成する一対のｎ型半導体領域７、およびｐ型ガードリングを構成するｐ型半導体領域９などに接続される配線１９が接続孔１８を介して形成されている。
【００２３】
１８Ｖ系高耐圧駆動回路１ＨＶを構成する第１高耐圧用ｐＭＩＳ６は、ｎ型第１ウェル５に形成された一対のｐ型半導体領域９からなるｐ型ソース・ドレインを有しており、このｐ型ソース・ドレインはｐ型第２ウェル１０でそれぞれ囲まれている。また、本実施の形態では、便宜上、ｐ型半導体領域９を高耐圧用ｐＭＩＳ６のｐ型ソース・ドレインと記載するが、実際にはｐ型第２ウェル１０も高耐圧用ｐＭＩＳ６のｐ型ソース・ドレインとして機能している。すなわち、１８Ｖ系高耐圧駆動回路１ＨＶ形成領域に形成されたｐ型第２ウェル１０は、高耐圧用ｐＭＩＳ６のｐ型ソース・ドレインの一部として機能する。
【００２４】
ｐ型ソース・ドレイン間の基板２の表面上には、例えば酸化シリコン膜からなる厚さ４５ｎｍのゲート絶縁膜１１が設けられ、さらにその上には導電材料からなる厚さ２００ｎｍのゲート電極１２が設けられている。上記導電材料は、例えば多結晶シリコン膜とタングステンシリサイド膜からなる積層膜とすることができる。ゲート電極１２のゲート長は、例えば１．６μｍである。ゲート絶縁膜１１下の基板２のチャネル領域には、ｎ型チャネルストッパ層２０が形成されている。また、ｐ型ソース・ドレインの平面横方向の周辺には、ｎ型半導体領域７からなる枠形状のｎ型ガードリングが設けられており、このｎ型ガードリグはｎ型第３ウェル２２で囲まれている。
【００２５】
高耐圧用ｐＭＩＳ６を構成する各領域および各ウェルのうち、不純物濃度が最も高い領域はｐ型半導体領域９であり、以下、ｐ型第２ウェル１０（例えば１０１６ｃｍ−３）、ｎ型チャネルストッパ層２０、ｎ型第１ウェル５、基板２（例えば１０１５ｃｍ−３）の順に低くなるように不純物濃度は設定される。
【００２６】
基板２の表面には、隣接する各領域または各ウェルを電気的に分離するための素子分離１７がＬＯＣＯＳ法により形成されている。この他、高耐圧用ｎＭＩＳ４と同様に、ゲート電極１２、ｐ型ソース・ドレインを構成する一対のｐ型半導体領域９、およびｎ型ガードリングを構成するｎ型半導体領域７などに接続される配線１９が接続孔１８を介して形成されている。
【００２７】
次に、前述した１８Ｖ系高耐圧駆動回路の高耐圧用ｎＭＩＳのリード破壊耐性を図２（ａ）および（ｂ）に示す。図２（ａ）はゲート長が１．６μｍ、ゲート幅が１０μｍの高耐圧用ｎＭＩＳのリード破壊耐性を示し、図２（ｂ）はゲート長が１．６μｍ、ゲート幅が２０μｍの高耐圧用ｎＭＩＳのリード破壊耐性を示す。ここで、リード破壊とは、ドレイン電圧を一定とし、ゲート電圧を０．５Ｖからドレイン電圧と同じ電圧となるまで徐々に上げていった場合、ゲート電圧が１．０Ｖ近辺でドレイン電流とゲート電流が急激に増加し、ソース電流が急激に減少する現象をいう。比較のため、高耐圧用ｎＭＩＳと同じ構造であるが、前記図１を用いて説明したｐ型埋め込み層を形成しない１８Ｖ系高耐圧駆動回路の高耐圧用ｎＭＩＳのリード破壊耐性も示す。
【００２８】
図２（ａ）および（ｂ）に示すように、ｐ型埋め込み層を形成した高耐圧用ｎＭＩＳでは、ｐ型埋め込み層を形成しない高耐圧用ｎＭＩＳよりも、リード破壊耐性が改善される。図２（ａ）に示すゲート幅が１０μｍの場合、ｐ型埋め込み層を形成しない高耐圧用ｎＭＩＳでは、ドレイン電圧が２３．５Ｖでリード破壊が生じている。これに対し、ｐ型埋め込み層が形成された高耐圧用ｎＭＩＳでは、ｐ型埋め込み層を形成しない高耐圧用ｎＭＩＳよりもリード破壊が１．５Ｖ改善されており、２５Ｖのリード破壊耐性が得られる。また、図２（ｂ）に示すゲート幅が２０μｍの場合、ｐ型埋め込み層を形成しない高耐圧用ｎＭＩＳでは、ドレイン電圧が２３．５Ｖでリード破壊が生じている。これに対し、ｐ型埋め込み層が形成された高耐圧用ｎＭＩＳでは、前述したゲート幅が１０μｍの場合よりも、その効果は弱まるものの、ｐ型埋め込み層を形成しない高耐圧用ｎＭＩＳよりもリード破壊が０．５Ｖ改善されており、２４Ｖのリード破壊耐性を得ることができる。
【００２９】
このように、１８Ｖ系高耐圧駆動回路１ＨＶの高耐圧用ｎＭＩＳ４の短チャネル効果を抑制するために、ｎ型ソース・ドレインを構成する一対のｎ型半導体領域７をそれぞれ囲むｎ型第２ウェル８の間に、ｐ型チャネルストッパ層１３を形成しても、ｐ型第１ウェル３に抵抗の低いｐ型埋め込み層１６が形成されているので、ソースとドレインとの間の電位差が小さくなり、ｎ型第２ウェル８とｐ型チャネルストッパ層１３との界面での強電界により発生するキャリアに起因した寄生バイポーラ動作を抑制することができる。これにより、寄生バイポーラデバイスの電流集中によるトリガの発生を抑えることができるので、高耐圧用ｎＭＩＳ４のリード破壊耐性を向上させることができる。
【００３０】
なお、１８Ｖ系高耐圧駆動回路１ＨＶの高耐圧用ｎＭＩＳ４についてｐ型埋め込み層１６の形成による寄生バイポーラデバイス動作の抑制の効果を説明したが、例えば９Ｖ系中耐圧駆動回路（例えばＶｄ＝９Ｖ、Ｖｇ＝１８Ｖ、ゲート長＝１．４μｍ）の中耐圧用ｎＭＩＳにも適用できることは言うまでもない。
【００３１】
次に、本発明の一実施の形態によるＬＣＤドライバを構成する１８Ｖ系高耐圧駆動回路の高耐圧用ｎＭＩＳの他の例を図３〜図５に示す。図３はＳＴＩ（Shallow Trench Isolation）法により形成された素子分離を採用した１８Ｖ系高耐圧駆動回路の高耐圧用ｎＭＩＳの要部断面図、図４はＬＯＣＯＳ法により形成された素子分離を採用した２８Ｖ系高耐圧駆動回路の高耐圧用ｎＭＩＳの要部断面図、図５はＳＴＩ法により形成された素子分離を採用した２８Ｖ系高耐圧駆動回路の高耐圧用ｎＭＩＳの要部断面図である。
【００３２】
ＬＯＣＯＳ法に代えてＳＴＩ法を採用することにより、素子分離幅を縮小することができる。図３に示すように、ＳＴＩ法により形成された素子分離（すなわち、基板２に溝２３ａを形成し、この溝２３ａ内に絶縁膜２３ｂを埋め込むことで形成される）２３を１８Ｖ系高耐圧駆動回路の高耐圧用ｎＭＩＳに採用することにより、例えば前記図１に示すＬＯＣＯＳ法により形成された素子分離１７を採用する１８Ｖ系高耐圧駆動回路１ＨＶの高耐圧用ｎＭＩＳ４よりも、素子分離幅を縮小することができるので、高耐圧用ｎＭＩＳの信頼度を劣化させることなく、１８Ｖ系高耐圧駆動回路領域の面積を縮小することができる。
【００３３】
また、２８Ｖ系高耐圧駆動回路の高耐圧用ｎＭＩＳでは、ゲート電極の端部（ゲート電極とドレインとの間）においてＥＳＤ（Electrostatic Discharge）によるゲート絶縁膜の静電気破壊が生じることがある。そこで、図４に示すように、ゲート絶縁膜１１の静電気破壊を防止するために、ゲート絶縁膜１１の端部下の基板２の表面上にＬＯＣＯＳ法により素子分離１７を形成し、ゲート絶縁膜１１およびゲート電極１２の端部を素子分離１７上に設けている。
【００３４】
また、２８Ｖ系高耐圧駆動回路の高耐圧用ｎＭＩＳにおいても、１８Ｖ系高耐圧駆動回路の高耐圧用ｎＭＩＳと同様に、ＬＯＣＯＳ法に変えてＳＴＩ法を採用することにより、素子分離幅を縮小することができる。図５に示すように、ＳＴＩ法により形成された素子分離２３を２８Ｖ系高耐圧駆動回路の高耐圧用ｎＭＩＳに採用することにより、例えば前記図４に示すＬＯＣＯＳ法により形成された素子分離１７を採用する２８Ｖ系高耐圧駆動回路の高耐圧用ｎＭＩＳよりも、素子分離幅を縮小することができるので、高耐圧用ｎＭＩＳの信頼度を劣化させることなく、２８Ｖ系高耐圧駆動回路領域の面積を縮小することができる。
【００３５】
次に、本発明の一実施の形態によるＬＣＤドライバの製造方法の一例を図６〜図４６に示す要部断面図または要部平面図を用いて工程順に説明する。ここでは、前述した１８Ｖ系高耐圧駆動回路１ＨＶに加えて、９Ｖ系中耐圧駆動回路１ＭＶおよび３．３Ｖ系低耐圧駆動回路１ＬＶの製造方法についても説明する。図６〜図１３、図１５、図１６、図１８〜図２１および図２５〜図４６はＬＣＤドライバの要部断面図、図１４、図１７および図２２はレジストパターンの要部平面図、図２３は不純物導入領域を示す要部平面図、図２４（ａ）および（ｂ）はそれぞれ比較のために製造したＬＣＤドライバの製造工程で用いたレジストパターンの要部平面図および不純物導入領域を示す要部平面図である。
【００３６】
まず、図６および図７に示すように、例えば１０Ω・ｃｍの抵抗を有するｐ型の単結晶シリコンからなる基板（円形の薄い板状に加工した半導体ウエハ）２を用意する。次に、この基板２の主面上の所望する領域に、例えば厚さ２００〜４００ｎｍ程度の素子分離１７を形成する。この素子分離１７は、基板を選択的に熱酸化させて形成する方法（ＬＯＣＯＳ法）により形成された絶縁膜、または、基板に溝を形成し、その溝内に絶縁膜を埋め込んで形成する溝型の分離構造（ＳＴＩまたはＳＧＩ（Shallow Groove Isolation））によって構成される。本実施の形態では、ＬＯＣＯＳ法によって形成した素子分離１７を図示する。
【００３７】
また、この素子分離１７は、各素子を分離するために形成されるが、１８Ｖ系高耐圧駆動回路１ＨＶ形成領域に形成されている素子分離１７の一部を、前述した２８Ｖ系高耐圧駆動回路のように（前記図４および図５参照）、高耐圧用ＭＩＳのゲートとドレインとの間の耐圧を向上させるために、後に形成されるゲート電極１２の端部下の領域に形成してもよい。
【００３８】
次に、基板２の全面に不純物をイオン注入し、その後、基板２に熱処理を施して、１８Ｖ系高耐圧駆動回路１ＨＶ形成領域、９Ｖ系中耐圧駆動回路１ＭＶ形成領域および３．３Ｖ系低耐圧駆動回路１ＬＶ形成領域にｐ型第１ウェル３を形成する。ｐ型第１ウェル３にはｐ型不純物、例えばボロンが、例えばドーズ量２×１０１２ｃｍ−２、エネルギー１２０ｋｅＶの条件でイオン注入される。
【００３９】
次に、図８および図９に示すように、フォトリソグラフィ法により形成されたレジストパターンをマスクとして基板２にｎ型不純物をイオン注入し、その後、基板２に熱処理を施して、１８Ｖ系高耐圧駆動回路１ＨＶのｐＭＩＳ形成領域および９Ｖ系中耐圧駆動回路１ＭＶのｐＭＩＳ形成領域にｎ型第１ウェル５を形成する。ｎ型第１ウェル５にはｎ型不純物、例えばリンが、例えばドーズ量６×１０１２ｃｍ−２、エネルギー３６０ｋｅＶの条件でイオン注入される。
【００４０】
次に、図１０および図１１に示すように、フォトリソグラフィ法により形成されたレジストパターンをマスクとして基板２にｐ型不純物をイオン注入し、１８Ｖ系高耐圧駆動回路１ＨＶのｐＭＩＳ形成領域および９Ｖ系中耐圧駆動回路１ＭＶのｐＭＩＳ形成領域にｐ型第２ウェル１０を形成する。ｐ型第２ウェル１０にはｐ型不純物、例えばボロンが、例えばドーズ量８×１０１２ｃｍ−２、エネルギー２００ｋｅＶの条件でイオン注入される。
【００４１】
次に、図１２および図１３に示すように、フォトリソグラフィ法により形成されたレジストパターンをマスクとして基板２にｐ型不純物をイオン注入し、１８Ｖ系高耐圧駆動回路１ＨＶのｎＭＩＳ形成領域および９Ｖ系中耐圧駆動回路１ＭＶのｎＭＩＳ形成領域にｐ型チャネルストッパ層１３を形成する。ｐ型チャネルストッパ層１３にはｐ型不純物、例えばボロンが、例えばドーズ量１×１０１２ｃｍ−２、エネルギー２００ｋｅＶの条件でイオン注入される。
【００４２】
ここでは、１８Ｖ系高耐圧駆動回路１ＨＶのｎＭＩＳ形成領域および９Ｖ系中耐圧駆動回路１ＭＶのｎＭＩＳ形成領域にｐ型チャネルストッパ層１３を形成すると同時に、後にｎ型ソース・ドレインの平面横方向の周辺に形成されるｐ型ガードリングを囲む領域および素子分離１７下のｐ型第１ウェル３にもｐ型不純物が導入されて、寄生ＭＩＳの形成を防止するためのＰＶ２ウェル１５ａが形成される（すなわち、ｐ型チャネルストッパ層１３とＰＶ２ウェル１５ａとは同じイオン注入工程により形成される）。
【００４３】
また、１８Ｖ系高耐圧駆動回路１ＨＶのｎＭＩＳ形成領域および９Ｖ系中耐圧駆動回路１ＭＶのｎＭＩＳ形成領域のそれぞれに、ｐ型チャネルストッパ層１３およびＰＶ２ウェル１５ａを形成する際は、ｎ型ソース・ドレインの一部として機能するＮＷウェル（前記図１の符号８で示されるｎ型第２ウェル）が後に形成される領域のみを覆い、チャネル領域とｐ型ガードリング領域と素子分離領域とを覆わないレジストパターンが使用される。このレジストパターンの一例を図１４に示す。図１４は、レジストパターンの要部平面図であり、右上がりの斜めハッチングで示した領域にレジストが形成されている。レジストパターンＲＰ１を用いることにより、ｐ型不純物がイオン注入されるチャネル領域（ｐ型チャネルストッパ層１３）とｐ型ガードリング領域（ＰＶ２ウェル１５ａ）と素子分離領域（ＰＶ２ウェル１５ａ）とが繋がって形成される。
【００４４】
同様にして、１８Ｖ系高耐圧駆動回路１ＨＶのｐＭＩＳ形成領域および９Ｖ系中耐圧駆動回路１ＭＶのｐＭＩＳ形成領域にｎ型チャネルストッパ層２０を形成する。ｎ型チャネルストッパ層２０にはｎ型不純物、例えばリンが、例えばドーズ量３×１０１２ｃｍ−２、エネルギー３６０ｋｅＶの条件でイオン注入される。
【００４５】
ここでは、１８Ｖ系高耐圧駆動回路１ＨＶのｐＭＩＳ形成領域および９Ｖ系中耐圧駆動回路１ＭＶのｐＭＩＳ形成領域にｎ型チャネルストッパ層２０を形成すると同時に、後にｐ型ソース・ドレインの平面横方向の周辺に形成されるｎ型ガードリングを囲む領域および素子分離１７下のｎ型第１ウェル５にもｎ型の不純物が導入されて、寄生ＭＩＳの形成を防止するためのＮＶ２ウェル２２ａが形成される（すなわち、ｎ型チャネルストッパ層２０とＮＶ２ウェル２２ａとは同じイオン注入工程により形成される）。
【００４６】
次に、図１５および図１６に示すように、フォトリソグラフィ法により形成されたレジストパターンをマスクとして基板２にｐ型不純物をイオン注入し、１８Ｖ系高耐圧駆動回路１ＨＶのｎＭＩＳ形成領域および９Ｖ系中耐圧駆動回路１ＭＶのｎＭＩＳ形成領域にＰＶ３ウェル１５ｂを形成する。このＰＶ３ウェル１５ｂは、後にｎ型ソース・ドレインの平面横方向の周辺に形成されるｐ型ガードリングを囲む領域および素子分離１７下のｐ型第１ウェル３に形成される。従って、ｐ型ガードリングを囲む領域および素子分離１７下のｐ型第１ウェル３には、ＰＶ２ウェル１５ａおよびＰＶ３ウェル１５ｂが形成される。ＰＶ３ウェル１５ｂにはｐ型不純物、例えばボロンが、例えばドーズ量７×１０１２ｃｍ−２、エネルギー２００ｋｅＶの条件でイオン注入される。
【００４７】
１８Ｖ系高耐圧駆動回路１ＨＶのｎＭＩＳ形成領域および９Ｖ系中耐圧駆動回路１ＭＶのｎＭＩＳ形成領域のそれぞれにＰＶ３ウェル１５ｂを形成する際は、ｎ型ソース・ドレインの一部として機能するＮＷウェル（前記図１の符号８で示されるｎ型第２ウェル）が後に形成される領域とｐ型チャネルストッパ層１３が形成された領域とを覆い、ｐ型ガードリング領域と素子分離領域とを覆わないレジストパターンが使用される。このレジストパターンの一例を図１７に示す、図１７は、レジストパターンの要部平面図であり、右上がりの斜めハッチングで示した領域にレジストが形成されている。
【００４８】
次に、図１８および図１９に示すように、フォトリソグラフィ法により形成されたレジストパターンをマスクとして基板２にｎ型不純物をイオン注入し、１８Ｖ系高耐圧駆動回路１ＨＶのｐＭＩＳ形成領域および９Ｖ系中耐圧駆動回路１ＭＶのｐＭＩＳ形成領域にＮＷウェル２２ｂを形成する。このＮＷウェル２２ｂは、後にｐ型ソース・ドレインの平面横方向の周辺に形成されるｎ型ガードリングを囲む領域および素子分離１７下のｎ型第１ウェル５に形成される。従って、ｎ型ガードリングを囲む領域および素子分離１７下のｎ型第１ウェル５には、ＮＶ２ウェル２２ａおよびＮＷウェル２２ｂが形成されており、ＮＶ２ウェル２２ａおよびＮＷウェル２２ｂにより、前述したｎ型第３ウェル２２（前記図１参照）が構成される。ｎ型不純物を２回イオン注入してｎ型第３ウェル２２の不純物濃度を高くすることにより、ｎ型ガードリングのラッチアップ耐性の向上や寄生ＭＩＳトランジスタ動作の抑制などの効果を得ることができる。
【００４９】
同時に、１８Ｖ系高耐圧駆動回路１ＨＶのｎＭＩＳ形成領域および９Ｖ系中耐圧駆動回路１ＭＶのｎＭＩＳ形成領域にＮＷウェル２２ｂを形成する。このＮＷウェル２２ｂは、前記図１の符号８で示されるｎ型第２ウェルと同じものである。さらに、同時に、３．３Ｖ系低耐圧駆動回路１ＬＶのｐＭＩＳ形成領域にもＮＷウェル２２ｂを形成する。１８Ｖ系高耐圧駆動回路１ＨＶのｐＭＩＳ形成領域および９Ｖ系中耐圧駆動回路１ＭＶのｐＭＩＳ形成領域に形成されるＮＷウェル２２ｂと、１８Ｖ系高耐圧駆動回路１ＨＶのｎＭＩＳ形成領域および９Ｖ系中耐圧駆動回路１ＭＶのｎＭＩＳ形成領域に形成されるＮＷウェル２２ｂ（前記図１の符号８で示されるｎ型第２ウェル）と、３．３Ｖ系低耐圧駆動回路１ＬＶのｐＭＩＳ形成領域に形成されるＮＷウェル２２ｂとを共用することにより、フォトリソグラフィ工程におけるマスク数が減るので、製造コストを削減することができ、また、工程数が減ることによる製造ＴＡＴ（Turn Around Time）も短縮することができる。ＮＷウェル２２ｂは、ＮＶ２ウェル２２ａよりも高濃度のｎ型不純物で形成されている。
【００５０】
次に、図２０および図２１に示すように、フォトリソグラフィ法により形成されたレジストパターンをマスクとして基板２にｐ型不純物をイオン注入し、１８Ｖ系高耐圧駆動回路１ＨＶのｎＭＩＳ形成領域および９Ｖ系中耐圧駆動回路１ＭＶのｎＭＩＳ形成領域にＰＷウェル１５ｃを形成する。このＰＷウェル１５ｃは、後にｎ型ソース・ドレインの平面横方向の周辺に形成されるｐ型ガードリングを囲む領域および素子分離１７下のｐ型第１ウェル３に形成される。従って、ｐ型ガードリングを囲む領域および素子分離１７下のｐ型第１ウェル３には、ＰＶ２ウェル１５ａ、ＰＶ３ウェル１５ｂおよびＰＷウェル１５ｃが形成されており、ＰＶ２ウェル１５ａ、ＰＶ３ウェル１５ｂおよびＰＷウェル１５ｃにより、前述したｐ型第３ウェル１５（前記図１参照）が構成される。ｐ型不純物を３回イオン注入してｐ型第３ウェル１５の不純物濃度を高くすることにより、ｐ型ガードリングのラッチアップ耐性の向上や寄生ＭＩＳトランジスタ動作の抑制などの効果を得ることができる。
【００５１】
同時に、３．３Ｖ系低耐圧駆動回路１ＬＶのｎＭＩＳ形成領域にもＰＷウェル１５ｃを形成する。１８Ｖ系高耐圧駆動回路１ＨＶのｎＭＩＳ形成領域および９Ｖ系中耐圧駆動回路１ＭＶのｎＭＩＳ形成領域に形成されるＰＷウェル１５ｃと、３．３Ｖ系低耐圧駆動回路１ＬＶのｐＭＩＳ形成領域に形成されるＰＷウェル１５ｃとを共用することにより、フォトリソグラフィ工程におけるマスク数が減るので、製造コストを削減することができ、また、工程数が減ることによる製造ＴＡＴも短縮することができる。ＰＷウェル１５ｃは、ＰＶ２ウェル１５ａおよびＰＶ３ウェル１５ｂよりも高濃度のｐ型不純物で形成されている。
【００５２】
１８Ｖ系高耐圧駆動回路１ＨＶのｎＭＩＳ形成領域および９Ｖ系中耐圧駆動回路１ＭＶのｎＭＩＳ形成領域のそれぞれにＰＷウェル１５ｃを形成する際は、ＮＷウェル２２ｂ（前記図１の符号８で示されるｎ型第２ウェル）とｐ型チャネルストッパ層１３が形成された領域とを覆い、ｐ型ガードリング領域と素子分離領域とを覆わないレジストパターンが使用される。このレジストパターンの一例を図２２に示す。図２２は、レジストパターンの要部平面図であり、右上がりの斜めハッチングで示した領域にレジストが形成されている。その後、基板２に、熱処理を施すことにより、基板２にイオン注入された不純物を活性化させ、所定の深さにまで拡散させる。
【００５３】
ところで、１８Ｖ系高耐圧駆動回路１ＨＶの高耐圧用ｎＭＩＳおよび９Ｖ系中耐圧駆動回路１ＭＶの中耐圧用ｎＭＩＳでは、前記図１４に示したレジストパターンＲＰ１のマスクを用いてチャネル領域にｐ型チャネルストッパ層１３が形成される。また、前記図１４に示したレジストパターンＲＰ１のマスクを用いて形成されたＰＶ２ウェル１５ａ（ｐ型チャネルストッパ層１３と同じイオン注入工程において形成される）と、前記図１７に示したレジストパターンＲＰ２のマスクを用いて形成されたＰＶ３ウェル１５ｂと、前記図２２に示したレジストパターンＲＰ３のマスクを用いて形成されたＰＷウェル１５ｃとを重ねてｐ型第３ウェル１５が形成される。
【００５４】
図２３に、これら３つのレジストパターンＲＰ１，ＲＰ２およびＲＰ３を用いてｐ型不純物をイオン注入することにより形成されたｐ型第３ウェル１５およびｐ型チャネルストッパ層１３の要部平面図を示す。ｐ型第３ウェル１５を相対的に濃い網掛けパターンで示し、ｐ型チャネルストッパ層１３を相対的に薄い網掛けパターンで示している。図２３に示すように、レジストパターンＲＰ１を用いることにより、ｐ型不純物がイオン注入されるチャネル領域（ｐ型チャネルストッパ層１３）とｐ型ガードリング領域（ＰＶ２ウェル１５ａ）と素子分離領域（ＰＶ２ウェル１５ａ）とが繋がって形成されているので、レジストパターンＲＰ１，ＲＰ２またはＲＰ３の位置合わせがずれたとしても、１８Ｖ系高耐圧駆動回路１ＨＶの高耐圧用ｎＭＩＳおよび９Ｖ系高耐圧駆動回路１ＭＶの中耐圧用ｎＭＩＳのチャネル領域に、必ずｐ型チャネルストッパ層１３を形成することができる。
【００５５】
比較のために、１８Ｖ系高耐圧駆動回路１ＨＶの高耐圧用ｎＭＩＳのチャネル領域のみに、図２４（ａ）に示すレジストパターンＲＰ４のマスクを用いてｐ型チャネルストッパ層１３を形成する場合を検討してみる。右上がりの斜めハッチングで示した領域にレジストが形成されている。ＰＶ３ウェル１５ｂおよびＰＷウェル１５ｃの形成には、それぞれ前述したレジストパターンＲＰ２（前記図１７）およびレジストパターンＲＰ３（前記図２２）を用いている。図２４（ｂ）に、これら３つのレジストパターンＲＰ４，ＲＰ２およびＲＰ３を用いてｐ型不純物をイオン注入することにより形成されたｐ型第３ウェル１５およびｐ型チャネルストッパ層１３の要部平面図を示す。ｐ型第３ウェル１５を相対的に濃い網掛けのハッチングで示し、ｐ型チャネルストッパ層１３を相対的に薄い網掛けのハッチングで示している。図２４（ｂ）に示すように、ゲート幅方向（図中の第１の方向）にレジストパターンＲＰ４，ＲＰ２およびＲＰ３の位置合わせがずれると、ゲート幅方向の端部のチャネル領域において、ｐ型チャネルストッパ層１３が形成されない低濃度の領域（図２４（ｂ）、点線の楕円で囲んだ領域）ができてしまう。このため、ソースとドレインとの間の耐圧が低下することが考えられる。しかし、本願発明では、前述したように、チャネル領域（ｐ型チャネルストッパ層１３）とｐ型ガードリング領域（ＰＶ２ウェル１５ａ）と素子分離領域（ＰＶ２ウェル１５ａ）とが繋がって形成されているので、このような低濃度のチャネル領域は形成されないため、ソースとドレインとの間の耐圧の低下を防ぐことができる。
【００５６】
次に、図２５および図２６に示すように、フォトリソグラフィ法により形成されたレジストパターンをマスクとして基板２に不純物をイオン注入し、１８Ｖ系高耐圧駆動回路１ＨＶのｎＭＩＳ形成領域および９Ｖ系中耐圧駆動回路１ＭＶのｎＭＩＳ形成領域にｐ型埋め込み層１６を形成する。ｐ型埋め込み層１６にはｐ型不純物、例えばボロンが、例えばドーズ量１×１０１３ｃｍ−２、エネルギー１ＭｅＶの条件でイオン注入される。続いて、同じレジストパターンをマスクとして、１８Ｖ系高耐圧駆動回路１ＨＶの高耐圧用ｎＭＩＳおよび９Ｖ系中耐圧駆動回路１ＭＶの中耐圧用ｎＭＩＳのしきい値電圧調整用のｎ型不純物を、１８Ｖ系高耐圧駆動回路１ＨＶのｎＭＩＳ形成領域および９Ｖ系中耐圧駆動回路１ＭＶのｎＭＩＳ形成領域にイオン注入する。同じマスクを用いることにより、フォトリソグラフィ工程におけるマスク数が減るので、製造コストを削減することができ、また、工程数が減ることによる製造ＴＡＴも短縮することができる。
【００５７】
次に、図２７および図２８に示すように、１８Ｖ系高耐圧駆動回路１ＨＶの高耐圧用ｐＭＩＳおよび９Ｖ系中耐圧駆動回路１ＭＶの中耐圧用ｐＭＩＳのしきい値電圧調整用の不純物を、基板２の全面にイオン注入する。フォトリソグラフィ法により形成されるレジストパターンをマスクに用いず、基板２の全面に不純物をイオン注入することにより、製造コストを削減することができ、また、工程数が減ることによる製造ＴＡＴも短縮することができる。
【００５８】
次に、図２９および図３０に示すように、基板２上に、例えば厚さ４５ｎｍの酸化シリコン膜を形成した後、フォトリソグラフィ法により形成されたレジストパターンをマスクとして酸化シリコン膜を加工し、酸化シリコン膜からなる１８Ｖ系高耐圧駆動回路１ＨＶの高耐圧用ｎＭＩＳおよび高耐圧用ｐＭＩＳのゲート絶縁膜１１、ならびに９Ｖ系中耐圧駆動回路１ＭＶの中耐圧用ｎＭＩＳおよび中耐圧用ｐＭＩＳのゲート絶縁膜１１を形成する。その後、基板２を熱酸化することで、３．３Ｖ系低耐圧駆動回路１ＬＶ形成領域にゲート絶縁膜１１Ｌを形成する。ゲート絶縁膜１１Ｌの膜厚は１０ｎｍ程度である。
【００５９】
次に、図３１および図３２に示すように、基板２上に、例えば厚さ５０ｎｍの多結晶シリコン膜１２ａを堆積する。続いて、３．３Ｖ系低耐圧駆動回路１ＬＶの低耐圧用ｎＭＩＳのしきい値電圧調整用の不純物を、フォトリソグラフィ法により形成されたレジストパターンをマスクとして基板２にイオン注入し、３．３Ｖ系低耐圧駆動回路１ＬＶ形成領域に低耐圧用ｎＭＩＳのしきい値電圧制御層（図示は省略）を形成する。その後、基板２に不純物をイオン注入し、３．３Ｖ系低耐圧駆動回路１ＬＶ形成領域のＰＷウェル１５ｃの下にｐ型第１ウェル３の抵抗を下げるためのｐ型第４ウェル２６を形成することもできる。ｐ型第４ウェル２６は、ＰＷウェル１５ｃよりも高濃度のｐ型不純物で形成されている。
【００６０】
次に、図３３および図３４に示すように、３．３Ｖ系低耐圧駆動回路１ＬＶの低耐圧用ｐＭＩＳのしきい値電圧調整用の不純物を、フォトリソグラフィ法により形成されたレジストパターンをマスクとして基板２にイオン注入し、３．３Ｖ系低耐圧駆動回路１ＬＶ形成領域に低耐圧用ｐＭＩＳのしきい値電圧制御層（図示は省略）を形成する。基板２に不純物をイオン注入し、３．３Ｖ系低耐圧駆動回路１ＬＶ形成領域のＮＷウェル２２ｂの下にｎ型第１ウェル５の抵抗を下げるためのｎ型第４ウェル２７を形成することもできる。ｎ型第４ウェル２７は、ｎ型第１ウェル５よりも高濃度のｎ型不純物で形成されている。
【００６１】
次に、図３５および図３６に示すように、フォトリソグラフィ法により形成されたレジストパターンをマスクとして多結晶シリコン膜１２ａを加工し、１８Ｖ系高耐圧駆動回路１ＨＶ、９Ｖ系中耐圧駆動回路１ＭＶおよび３．３Ｖ低耐圧駆動回路１ＬＶの各ＭＩＳのゲート電極１２を形成する。１８Ｖ高耐圧用駆動回路１ＨＶの高耐圧用ｎＭＩＳおよび高耐圧用ｐＭＩＳのゲート長は、例えば１．６μｍ、９Ｖ中耐圧用駆動回路１ＭＶの中耐圧用ｎＭＩＳおよび中耐圧用ｐＭＩＳのゲート長は、例えば１．４μｍ、３．３Ｖ高耐圧用駆動回路１ＬＶの低耐圧用ｎＭＩＳおよび低耐圧用ｐＭＩＳのゲート長は、例えば０．８μｍである。また、必ずしも必要ではないが、図示のように、ゲート電極１２上に、酸化シリコン膜からなるキャップ絶縁膜２９を形成してもよい。
【００６２】
次に、図３７および図３８に示すように、フォトリソグラフィ法により形成されたレジストパターンをマスクとして３．３Ｖ系低耐圧駆動回路１ＬＶ形成領域のＰＷウェル１５ｃにｐ型不純物をイオン注入し、低耐圧用ｎＭＩＳのゲート電極１２の両側のＰＷウェル１５ｃにｐ型ハロー領域（ｎ型ソース・ドレインを囲むことにより、ｎ型ソース・ドレインを構成する半導体領域からの空乏層の広がりを抑えて、短チャネル効果を抑制する）３０をゲート電極１２に対して自己整合的に形成する。ｐ型ハロー領域３０は、ＰＷウェル１５ｃよりも高濃度のｐ型不純物で形成されている。続いて、ｎ型不純物をイオン注入し、低耐圧用ｎＭＩＳのゲート電極１２の両側のＰＷウェル１５ｃにｎ型低濃度半導体領域３１をゲート電極１２に対して自己整合的に形成する。同様に、フォトリソグラフィ法により形成されたレジストパターンをマスクとして３．３Ｖ系低耐圧駆動回路１ＬＶ形成領域のＮＷウェル２２ｂにｎ型不純物をイオン注入し、低耐圧用ｐＭＩＳのゲート電極１２の両側のＮＷウェル２２ｂにｎ型ハロー領域（ｐ型ソース・ドレインを囲むことにより、ｐ型ソース・ドレインを構成する半導体領域からの空乏層の広がりを抑えて、短チャネル効果を抑制する）３２をゲート電極１２に対して自己整合的に形成する。ｎ型ハロー領域３２は、ＮＷウェル２２ｂよりも高濃度のｎ型不純物で形成されている。続いて、ｐ型不純物をイオン注入し、低耐圧用ｐＭＩＳのゲート電極１２の両側のＮＷウェル２２ｂにｐ型低濃度半導体領域３３をゲート電極１２に対して自己整合的に形成する。
【００６３】
次に、図３９および図４０に示すように、基板２上にＣＶＤ法により酸化シリコン膜を堆積した後、この酸化シリコン膜を異方性エッチングすることにより、１８Ｖ系高耐圧駆動回路１ＨＶ、９Ｖ系中耐圧駆動回路１ＭＶおよび３．３Ｖ低耐圧駆動回路１ＬＶの各ＭＩＳのゲート電極１２の側壁にサイドウォール３４を形成する。
【００６４】
次に、図４１および図４２に示すように、フォトリソグラフィ法により形成されたレジストパターンをマスクとして１８Ｖ系高耐圧駆動回路１ＨＶのｎＭＩＳ形成領域のＮＷウェル２２ｂ（前記図１の符号８で示されるｎ型第２ウェル）およびｐＭＩＳ形成領域のｎ型第３ウェル２２（ＮＶ２ウェル２２ａ＋ＮＷウェル２２ｂ）、９Ｖ系中耐圧駆動回路１ＭＶのｎＭＩＳ形成領域のＮＷウェル２２ｂおよびｐＭＩＳ形成領域のｎ型第３ウェル２２（ＮＶ２ウェル２２ａ＋ＮＷウェル２２ｂ）、ならびに３．３Ｖ系低耐圧駆動回路１ＬＶ形成領域のＰＷウェル１５ｃのｎ型ソース・ドレイン形成領域およびＮＷウェル２２ｂのウェル取り出し領域に、ｎ型不純物をイオン注入し、ｎ型半導体領域７を形成する。ｎ型半導体領域７は、ｎ型低濃度半導体領域３１よりも高濃度のｎ型不純物で形成されている。
【００６５】
１８Ｖ系高耐圧駆動回路１ＨＶの高耐圧用ｎＭＩＳのゲート電極１２の両側のＮＷウェル２２ｂ（前記図１の符号８で示されるｎ型第２ウェル）に形成されたｎ型半導体領域７は、高耐圧用ｎＭＩＳのｎ型ソース・ドレインとして機能し、９Ｖ系中耐圧駆動回路１ＭＶの中耐圧用ｎＭＩＳのゲート電極１２の両側のＮＷウェル２２ｂに形成されたｎ型半導体領域７は、中耐圧用ｎＭＩＳのｎ型ソース・ドレインとして機能し、３．３Ｖ系低耐圧駆動回路１ＬＶの低耐圧用ｎＭＩＳのゲート電極１２の両側のＰＷウェル１５ｃに形成されたｎ型半導体領域７は、低耐圧用ｎＭＩＳのｎ型ソース・ドレインとして機能する。また、１８Ｖ系高耐圧駆動回路１ＨＶの高耐圧用ｐＭＩＳのｎ型第３ウェル２２（ＮＶ２ウェル２２ａ＋ＮＷウェル２２ｂ）に形成されたｎ型半導体領域７は、高耐圧用ｐＭＩＳのｎ型ガードリングとして機能し、９Ｖ系中耐圧駆動回路１ＭＶの中耐圧駆動回路１ＭＶの中耐圧用ｐＭＩＳのｎ型第３ウェル２２（ＮＶ２ウェル２２ａ＋ＮＷウェル２２ｂ）に形成されたｎ型半導体領域７は、中耐圧用ｐＭＩＳのｎ型ガードリングとして機能する。
【００６６】
次に、図４３および図４４に示すように、フォトリソグラフィ法により形成されたレジストパターンをマスクとして１８Ｖ系高耐圧駆動回路１ＨＶのｐＭＩＳ形成領域のｐ型第２ウェル１０およびｎＭＩＳ形成領域のｐ型第３ウェル１５（ＰＶ２ウェル１５ａ＋ＰＶ３ウェル１５ｂ＋ＰＷウェル１５ｃ）、９Ｖ系中耐圧駆動回路１ＭＶのｐＭＩＳ形成領域のｐ型第２ウェル１０およびｎＭＩＳ形成領域のｐ型第３ウェル１５（ＰＶ２ウェル１５ａ＋ＰＶ３ウェル１５ｂ＋ＰＷウェル１５ｃ）、ならびに３．３Ｖ系低耐圧駆動回路１ＬＶ形成領域のＮＷウェル２２ｂのｐ型ソース・ドレイン形成領域およびＰＷウェル１５ｃのウェル取り出し領域に、ｐ型不純物をイオン注入し、ｐ型半導体領域９を形成する。ｐ型半導体領域９は、ｐ型低濃度半導体領域３３よりも高濃度のｐ型不純物で形成されている。
【００６７】
１８Ｖ系高耐圧駆動回路１ＨＶの高耐圧用ｐＭＩＳのゲート電極１２の両側のｐ型第２ウェル１０に形成されたｐ型半導体領域９は、高耐圧用ｐＭＩＳのｐ型ソース・ドレインとして機能し、９Ｖ系中耐圧駆動回路１ＭＶの中耐圧用ｐＭＩＳのゲート電極１２の両側のｐ型第２ウェル１０に形成されたｐ型半導体領域９は、中耐圧用ｐＭＩＳのｐ型ソース・ドレインとして機能し、３．３Ｖ系低耐圧駆動回路１ＬＶの低耐圧用ｐＭＩＳのゲート電極１２の両側のＮＷウェル２２ｂに形成されたｐ型半導体領域９は、低耐圧用ｐＭＩＳのｐ型ソース・ドレインとして機能する。また、１８Ｖ系高耐圧駆動回路１ＨＶの高耐圧用ｎＭＩＳのｐ型第３ウェル１５（ＰＶ２ウェル１５ａ＋ＰＶ３ウェル１５ｂ＋ＰＷウェル１５ｃ）に形成されたｐ型半導体領域９は、高耐圧用ｎＭＩＳのｐ型ガードリングとして機能し、９Ｖ系中耐圧駆動回路１ＭＶの中耐圧駆動回路１ＭＶの中耐圧用ｎＭＩＳのｐ型第３ウェル１５（ＰＶ２ウェル１５ａ＋ＰＶ３ウェル１５ｂ＋ＰＷウェル１５ｃ）に形成されたｐ型半導体領域９は、中耐圧用ｎＭＩＳのｐ型ガードリングとして機能する。続いて、基板２に熱処理を施す。
【００６８】
また、本実施の形態では、ゲート電極１２上にキャップ絶縁膜２９を残しているが、キャップ絶縁膜２９を用いずに形成することもできる。その場合、上記のｎ型半導体領域７およびｐ型半導体領域９を形成後に基板２上に高融点金属膜を堆積し、熱処理を行って反応させることで、ゲート電極１２上、ｎ型半導体領域７上およびｐ型半導体領域９上にシリサイド膜を形成することができる。このようなシリサイド膜を形成することで、上層配線との接触抵抗を減らすことができる。また、シリサイド膜としては、コバルトシリサイドまたはニッケルシリサイドが例示できる。
【００６９】
その後、図４５および図４６に示すように、基板２上に絶縁膜３５を形成した後、絶縁膜３５の所定の箇所に接続孔１８を開口する。その後、接続孔１８の内部に導体膜を埋め込み、配線１９を形成し、図示は省略するが、さらに多層の配線を形成した後、パッシベーション膜で基板２の全面を覆うことにより、ＬＣＤドライバが略完成する。
【００７０】
このように、本実施の形態によれば、１８Ｖ系高耐圧駆動回路１ＨＶの高耐圧用ｎＭＩＳにおいて、短チャネル効果を抑制するために、ｎ型ソース・ドレインを構成する一対のｎ型半導体領域７をそれぞれ囲むｎ型第２ウェル８（またはＮＷウェル２２ｂ）の間にｐ型チャネルストッパ層１３を形成しても、ｐ型第１ウェル３に抵抗の低いｐ型埋め込み層１６が形成されているので、ソースとドレインとの間の電位差が小さくなり寄生バイポーラデバイス動作を抑制することができる。従って、寄生バイポーラデバイス動作に起因する電流集中によるトリガの発生を抑えることができるので、高耐圧回路のリード破壊耐性が向上し、その結果、ＬＣＤドライバの信頼性を向上させることができる。
【００７１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００７２】
本発明は、ＬＣＤドライバの駆動用集積回路などに用いられる１０Ｖ以上の高耐圧を必要とする半導体素子を有する半導体装置に適用することができる。
【図面の簡単な説明】
【００７３】
【図１】本発明の一実施の形態によるＬＣＤドライバを構成する高耐圧駆動回路の高耐圧用ｎＭＩＳおよび高耐圧用ｐＭＩＳを示す要部断面図である。
【図２】本発明の一実施の形態によるＬＣＤドライバを構成する高耐圧駆動回路の高耐圧用ｎＭＩＳのリード破壊耐性を示す表である。
【図３】本発明の一実施の形態によるＬＣＤドライバを構成する高耐圧駆動回路の高耐圧用ｎＭＩＳの他の第１例を示す要部断面図である。
【図４】本発明の一実施の形態によるＬＣＤドライバを構成する高耐圧駆動回路の高耐圧用ｎＭＩＳの他の第２例を示す要部断面図である。
【図５】本発明の一実施の形態によるＬＣＤドライバを構成する高耐圧駆動回路の高耐圧用ｎＭＩＳの他の第３例を示す要部断面図である。
【図６】本発明の一実施の形態によるＬＣＤドライバの高耐圧駆動回路を構成するｎＭＩＳおよびｐＭＩＳの製造方法を示す要部断面図である。
【図７】本発明の一実施の形態によるＬＣＤドライバの中耐圧駆動回路を構成するｎＭＩＳおよびｐＭＩＳ、ならびに低耐圧駆動回路を構成するｎＭＩＳおよびｐＭＩＳの製造方法を示す要部断面図である。
【図８】図６および図７に続くＬＣＤドライバの製造工程中の図６と同じ箇所の要部断面図である。
【図９】図６および図７に続くＬＣＤドライバの製造工程中の図７と同じ箇所の要部断面図である。
【図１０】図８および図９に続くＬＣＤドライバの製造工程中の図６と同じ箇所の要部断面図である。
【図１１】図８および図９に続くＬＣＤドライバの製造工程中の図７と同じ箇所の要部断面図である。
【図１２】図１０および図１１に続くＬＣＤドライバの製造工程中の図６と同じ箇所の要部断面図である。
【図１３】図１０および図１１に続くＬＣＤドライバの製造工程中の図７と同じ箇所の要部断面図である。
【図１４】図１０および図１１に続くＬＣＤドライバの製造工程中に用いるレジストパターンＲＰ１の要部平面図である。
【図１５】図１２および図１３に続くＬＣＤドライバの製造工程中の図６と同じ箇所の要部断面図である。
【図１６】図１２および図１３に続くＬＣＤドライバの製造工程中の図７と同じ箇所の要部断面図である。
【図１７】図１２および図１３に続くＬＣＤドライバの製造工程中に用いるレジストパターンＲＰ２の要部平面図である。
【図１８】図１５および図１６に続くＬＣＤドライバの製造工程中の図６と同じ箇所の要部断面図である。
【図１９】図１５および図１６に続くＬＣＤドライバの製造工程中の図７と同じ箇所の要部断面図である。
【図２０】図１８および図１９に続くＬＣＤドライバの製造工程中の図６と同じ箇所の要部断面図である。
【図２１】図１８および図１９に続くＬＣＤドライバの製造工程中の図７と同じ箇所の要部断面図である。
【図２２】図１８および図１９に続くＬＣＤドライバの製造工程中に用いるレジストパターンＲＰ３の要部平面図である。
【図２３】ＬＣＤドライバの製造工程中に用いたレジストパターンＲＰ１、ＲＰ２およびＲＰ３を用いて不純物が導入された領域を示す要部平面図である。
【図２４】（ａ）本発明者らによって検討されたソース・ドレイン間にチャネルストッパ層を形成する際に使用するレジストパターンＲＰ４の要部平面図、（ｂ）ＬＣＤドライバの製造工程中に用いたレジストパターンＲＰ４，ＲＰ２およびＲＰ３を用いて不純物が導入された領域を示す要部平面図である。
【図２５】図２０および図２１に続くＬＣＤドライバの製造工程中の図６と同じ箇所の要部断面図である。
【図２６】図２０および図２１に続くＬＣＤドライバの製造工程中の図７と同じ箇所の要部断面図である。
【図２７】図２５および図２６に続くＬＣＤドライバの製造工程中の図６と同じ箇所の要部断面図である。
【図２８】図２５および図２６に続くＬＣＤドライバの製造工程中の図７と同じ箇所の要部断面図である。
【図２９】図２７および図２８に続くＬＣＤドライバの製造工程中の図６と同じ箇所の要部断面図である。
【図３０】図２７および図２８に続くＬＣＤドライバの製造工程中の図７と同じ箇所の要部断面図である。
【図３１】図２９および図３０に続くＬＣＤドライバの製造工程中の図６と同じ箇所の要部断面図である。
【図３２】図２９および図３０に続くＬＣＤドライバの製造工程中の図７と同じ箇所の要部断面図である。
【図３３】図３１および図３２に続くＬＣＤドライバの製造工程中の図６と同じ箇所の要部断面図である。
【図３４】図３１および図３２に続くＬＣＤドライバの製造工程中の図７と同じ箇所の要部断面図である。
【図３５】図３３および図３４に続くＬＣＤドライバの製造工程中の図６と同じ箇所の要部断面図である。
【図３６】図３３および図３４に続くＬＣＤドライバの製造工程中の図７と同じ箇所の要部断面図である。
【図３７】図３５および図３６に続くＬＣＤドライバの製造工程中の図６と同じ箇所の要部断面図である。
【図３８】図３５および図３６に続くＬＣＤドライバの製造工程中の図７と同じ箇所の要部断面図である。
【図３９】図３７および図３８に続くＬＣＤドライバの製造工程中の図６と同じ箇所の要部断面図である。
【図４０】図３７および図３８に続くＬＣＤドライバの製造工程中の図７と同じ箇所の要部断面図である。
【図４１】図３９および図４０に続くＬＣＤドライバの製造工程中の図６と同じ箇所の要部断面図である。
【図４２】図３９および図４０に続くＬＣＤドライバの製造工程中の図７と同じ箇所の要部断面図である。
【図４３】図４１および図４２に続くＬＣＤドライバの製造工程中の図６と同じ箇所の要部断面図である。
【図４４】図４１および図４２に続くＬＣＤドライバの製造工程中の図７と同じ箇所の要部断面図である。
【図４５】図４３および図４４に続くＬＣＤドライバの製造工程中の図６と同じ箇所の要部断面図である。
【図４６】図４３および図４４に続くＬＣＤドライバの製造工程中の図７と同じ箇所の要部断面図である。
【図４７】高耐圧駆動回路における耐圧劣化を説明するためのｎチャネル型電界効果トランジスタの要部断面図である。
【符号の説明】
【００７４】
１ＨＶ  高耐圧駆動回路
１ＭＶ  中耐圧駆動回路
１ＬＶ  低耐圧駆動回路
２  基板
３  ｐ型第１ウェル
４  高耐圧用ｎＭＩＳ
５  ｎ型第１ウェル
６  高耐圧用ｐＭＩＳ
７  ｎ型半導体領域
８  ｎ型第２ウェル
９  ｐ型半導体領域
１０  ｐ型第２ウェル
１１  ゲート絶縁膜
１１Ｌ  ゲート絶縁膜
１２  ゲート電極
１２ａ  多結晶シリコン膜
１３  ｐ型チャネルストッパ層
１５  ｐ型第３ウェル（ＰＶ２ウェル＋ＰＶ３ウェル＋ＰＷウェル）
１５ａ  ＰＶ２ウェル
１５ｂ  ＰＶ３ウェル
１５ｃ  ＰＷウェル
１６  ｐ型埋め込み層
１７  素子分離
１８  接続孔
１９  配線
２０  ｎ型チャネルストッパ層
２２  ｎ型第３ウェル（ＮＶ２ウェル＋ＮＷウェル）
２２ａ  ＮＶ２ウェル
２２ｂ  ＮＷウェル
２３  素子分離
２３ａ  溝
２３ｂ  絶縁膜
２６  ｐ型第４ウェル
２７  ｎ型第４ウェル
２９  キャップ絶縁膜
３０  ｐ型ハロー領域
３１  ｎ型低濃度半導体領域
３２  ｎ型ハロー領域
３３  ｐ型低濃度半導体領域
３４  サイドウォール
３５  絶縁膜
５１  半導体基板
５２  ｐ型ウェル
５３ｓ  ｎ型ソース
５３ｄ  ｎ型ドレイン
５４ｓ，５４ｄ  ｎ型オフセット層
５５  ｐ型チャネルストッパ層
５６  ゲート電極
ＲＰ１〜ＲＰ４  レジストパターン
【図１】
2009044036.tif 000003
【図２】
2009044036.tif 000004
【図３】
2009044036.tif 000005
【図４】
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【図５】
2009044036.tif 000007
【図６】
2009044036.tif 000008
【図７】
2009044036.tif 000009
【図８】
2009044036.tif 000010
【図９】
2009044036.tif 000011
【図１０】
2009044036.tif 000012
【図１１】
2009044036.tif 000013
【図１２】
2009044036.tif 000014
【図１３】
2009044036.tif 000015
【図１４】
2009044036.tif 000016
【図１５】
2009044036.tif 000017
【図１６】
2009044036.tif 000018
【図１７】
2009044036.tif 000019
【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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