(57)【要約】【課題】電気ヒューズを確実に切断することができると共に、グローバックを防止することができる半導体装置及びその制御方法を提供する。【解決手段】電気ヒューズＦの導通状態もしくは切断状態のいずれかを検出する読み出し動作と、電気ヒューズＦを切断する切断動作とを行う半導体装置１において、切断動作の際に電気ヒューズＦに流れるヒューズ切断電流Ｉ１の上限値を、読み出し動作の際に電気ヒューズＦに流れる読み出し電流の値よりも大きい一定値を超過しない値に調整する電流調整部１０を備える。【選択図】図１
2009194139.tif 000002
【特許請求の範囲】
【請求項１】
電気ヒューズの導通状態もしくは切断状態のいずれかを検出する読み出し動作と、前記電気ヒューズを切断する切断動作とを行う半導体装置において、
前記切断動作の際に前記電気ヒューズに流れるヒューズ切断電流の上限値を、前記読み出し動作の際に前記電気ヒューズに流れる読み出し電流の値よりも大きい一定値を超過しない値に調整する電流調整部を備えることを特徴とする半導体装置。
【請求項２】
前記電気ヒューズが切断状態にあることを検出するヒューズ切断検出部と、
前記ヒューズ切断検出部によって前記切断状態を検出した場合には、前記ヒューズ切断電流の電流経路を遮断するヒューズ切断電流経路遮断部と、
を備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記電流調整部は、
前記読み出し動作の際に、前記読み出し電流の値を設定する読み出し電流設定部と、
前記切断動作の際に、前記ヒューズ切断電流の上限値を、前記一定値を超過しない値に設定するヒューズ切断電流設定部と、
前記読み出し動作もしくは前記切断動作のいずれかを設定する動作設定信号に応じ、前記読み出し電流設定部もしくは前記ヒューズ切断電流設定部の内のいずれかを選択する電流設定選択部と、
を備えることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記ヒューズ切断検出部は、前記電気ヒューズと前記電流調整部との共通ノードの電圧レベルの変化に応じ、前記切断状態を検出することを特徴とする請求項２に記載の半導体装置。
【請求項５】
電気ヒューズの導通状態もしくは切断状態のいずれかを検出する読み出し動作と、前記電気ヒューズを切断する切断動作とを行う半導体装置の制御方法において、
前記切断動作の際に前記電気ヒューズに流れるヒューズ切断電流の値を調整する電流調整部によって、前記ヒューズ切断電流の上限値を、前記読み出し動作の際に前記電気ヒューズに流れる読み出し電流の値よりも大きい一定値を超過しない値に調整する電流調整ステップを備えることを特徴とする半導体装置の制御方法。
【請求項６】
前記電気ヒューズが切断状態にあることを検出するヒューズ切断検出ステップと、
前記ヒューズ切断検出ステップによって前記切断状態を検出した場合には、前記ヒューズ切断電流の電流経路を遮断するヒューズ切断電流経路遮断ステップと、
を備えることを特徴とする請求項５に記載の半導体装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置及びその制御方法に関する。
【０００２】
例えば、特許文献１には、一つのプログラミング装置によって、複数のヒューズを共有するヒューズ回路が開示されている。特許文献１のヒューズ回路は、並列に接続された一つ以上の一度だけプログラミング可能な電気ヒューズと、該電気ヒューズに接続した一つのプログラミング装置と、一つの所定の電気ヒューズを選択するために前記一つ以上のヒューズに接続された一つの選択モジュールとを備えている。特許文献１のヒューズ回路では、選択モジュールによって、一つの所定の電気ヒューズが選択され、該所定のヒューズズを通るプログラミング電流を誘起するためのプログラミング電圧が印加される。
【０００３】
特許文献１のヒューズ回路によれば、複数のヒューズが一つのプログラミング装置を共有するため、電気ヒューズの数量が増加しても、プログラミング装置を各電気ヒューズに割り当てる必要がない。そこで、特許文献１のヒューズ回路によれば、プログラミング装置を各電気ヒューズに割り当てる必要がないため、電気ヒューズの数量が増加しても、プログラミング装置の数量が増加することがない。したがって、特許文献１のヒューズ回路によれば、複数のヒューズが一つのプログラミング装置を共有することにより、プログラミング装置の数を格段に減少させることができ、高価なシリコン領域を節約することができる。
【０００４】
なお、下記の特許文献２ないし特許文献４には、電気ヒューズを用いることにより回路特性を調整することができる回路構成が開示されている。
【特許文献１】特開２００５−３２３３７７号公報
【特許文献２】特開２００５−３３２９６４号公報
【特許文献３】特開２０００−２００４９７号公報
【特許文献４】特開２００４−１１２５６２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
一般に、電気ヒューズに電流を流してエレクトロマイグレーションを発生させることにより、該電気ヒューズを切断している。ところが、電気ヒューズを切断した後にも、該電気ヒューズに電流を流し続けると、電気ヒューズが切断前の状態に復帰しようとするグローバックが生じるおそれがある。
【０００６】
また、電気ヒューズに流れる切断電流が変動する場合には、電気ヒューズの切断状態にばらつきが生じることが懸念される。このため、電気ヒューズに流れる切断電流が変動すると、電気ヒューズの切断が不完全になることが考えられる。そこで、電気ヒューズの導通状態もしくは切断状態のいずれかを検出する読み出し電流が、切断状態が不完全な電気ヒューズに流れると、エレクトロマイグレーションが生じることに起因して、グローバックが生じるおそれがある。
【０００７】
この発明は、このような状況に鑑み提案されたものであって、電気ヒューズを確実に切断することができると共に、グローバックを防止することができる半導体装置及びその制御方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本半導体装置は、電気ヒューズの導通状態もしくは切断状態のいずれかを検出する読み出し動作と、前記電気ヒューズを切断する切断動作とを行う半導体装置において、前記切断動作の際に前記電気ヒューズに流れるヒューズ切断電流の上限値を、前記読み出し動作の際に前記電気ヒューズに流れる読み出し電流の値よりも大きい一定値を超過しない値に調整する電流調整部を備えることを特徴とする。
【０００９】
本半導体装置によれば、電流調整部が、電気ヒューズに流れるヒューズ切断電流の上限値を、読み出し動作の際に電気ヒューズに流れる読み出し電流の値よりも大きい一定値を超過しない値に調整すると、電気ヒューズを切断する切断動作の際に、電気ヒューズに前記一定値を超過する過度の電流が継続して流れることがない。そこで、本半導体装置によれば、過度の電流に起因したエレクトロマイグレーションを防ぐことができる。したがって、本半導体装置によれば、エレクトロマイグレーションを防ぐことにより、切断状態の電気ヒューズが切断前の状態に復帰しようとするグローバックが生じることを防止することができる。
【００１０】
本半導体装置の制御方法は、電気ヒューズの導通状態もしくは切断状態のいずれかを検出する読み出し動作と、前記電気ヒューズを切断する切断動作とを行う半導体装置の制御方法において、前記切断動作の際に前記電気ヒューズに流れるヒューズ切断電流の値を調整する電流調整部によって、前記ヒューズ切断電流の上限値を、前記読み出し動作の際に前記電気ヒューズに流れる読み出し電流の値よりも大きい一定値を超過しない値に調整する電流調整ステップを備えることを特徴とする。
【００１１】
本半導体装置の制御方法によれば、電流調整部によって、電気ヒューズに流れるヒューズ切断電流の上限値を、読み出し動作の際に電気ヒューズに流れる読み出し電流の値よりも大きい一定値を超過しない値に調整すると、電気ヒューズを切断する切断動作の際に、電気ヒューズに前記一定値を超過する過度の電流が継続して流れることがない。そこで、本半導体装置の制御方法によれば、過度の電流に起因したエレクトロマイグレーションを防ぐことができる。したがって、本半導体装置の制御方法によれば、エレクトロマイグレーションを防ぐことにより、切断状態の電気ヒューズが切断前の状態に復帰しようとするグローバックが生じることを防止することができる。
【発明の効果】
【００１２】
本半導体装置及びその制御方法によれば、電流調整部によって、電気ヒューズに流れるヒューズ切断電流の上限値を、読み出し動作の際に電気ヒューズに流れる読み出し電流の値よりも大きい一定値を超過しない値に調整すると、電気ヒューズを切断する切断動作の際に、電気ヒューズに前記一定値を超過する過度の電流が継続して流れることがない。そこで、本半導体装置及びその制御方法によれば、過度の電流に起因したエレクトロマイグレーションを防ぐことができる。したがって、本半導体装置及びその制御方法によれば、エレクトロマイグレーションを防ぐことにより、切断状態の電気ヒューズが切断前の状態に復帰しようとするグローバックが生じることを防止することができる。
【発明を実施するための最良の形態】
【００１３】
＜実施形態１＞
実施形態１を、図１及び図２を参照しつつ説明する。ここでは、本実施形態、電気ヒューズを備えた半導体装置を例に挙げて説明する。図１は、実施形態１の半導体装置１の回路構成図である。半導体装置１は、電流生成回路１０と、電気ヒューズ切断検出回路２０と、切断動作トリガ信号生成回路３０と、レベルシフト回路４０と、ヒューズ切断用電源５０と、ヒューズ状態判定用電源６０と、電気ヒューズＦとを備えている。
【００１４】
電流生成回路１０は、Ｎ型チャンネルトランジスタＭ１１と、定電流源１１と、Ｎ型チャンネルトランジスタＭ１２と、インバータ１２、１３と、トランスファゲート１４と、Ｐ型チャンネルトランジスタＭ１３とを備えている。
【００１５】
Ｎ型チャンネルトランジスタＭ１１のドレインは、定電流源１１を介し、電源電圧ＶＤＤ１に接続されている。Ｎ型チャンネルトランジスタＭ１１のゲートは、トランスファゲート１４を介し、該トランジスタＭ１１のドレインに接続されている。Ｎ型チャンネルトランジスタＭ１１のソースは、グランドに接続されている。
【００１６】
Ｎ型チャンネルトランジスタＭ１２のドレインは、上記のＮ型チャンネルトランジスタＭ１１のゲートに接続されている。Ｎ型チャンネルトランジスタＭ１２のソースは、グランドに接続されている。
【００１７】
インバータ１２の入力は、電流生成回路１０の信号入力端子に接続されている。インバータ１２の出力は、インバータ１３の入力、上記のＮ型チャンネルトランジスタＭ１２のゲート、トランスファゲート１４を構成するＰ型チャンネルトランジスタにそれぞれ接続されている。
【００１８】
インバータ１３の出力は、トランスファゲート１４を構成するＮ型チャンネルトランジスタに接続されている。トランスファゲート１４は、上記のＮ型チャンネルトランジスタＭ１１のゲートと電流生成回路１０の出力端子（ＯＵＴ１１）との間に接続されている。
【００１９】
Ｐ型チャンネルトランジスタＭ１３のソースは、前記電源電圧ＶＤＤ１に接続されている。Ｐ型チャンネルトランジスタＭ１３のゲートは、インバータ１３の出力に接続されている。Ｐ型チャンネルトランジスタＭ１３のドレインは、上記の出力端子（ＯＵＴ１１）に接続されている。
【００２０】
電気ヒューズ切断検出回路２０は、Ｎ型チャンネルトランジスタＭ２１と、インバータ２１、２２と、トランスファゲート２３と、Ｎ型チャンネルトランジスタＭ２２と、インバータ２４と、比較器ＣＯＭＰと、抵抗Ｒ１、Ｒ２とを備えている。
【００２１】
Ｎ型チャンネルトランジスタＭ２１のゲートは、上記の電流生成回路１０の出力端子（ＯＵＴ１１）に接続されている。Ｎ型チャンネルトランジスタＭ２１のソースは、グランドに接続されている。
【００２２】
インバータ２１の入力は、電気ヒューズ切断検出回路２０の信号入力端子（ＩＮ２１）に接続されている。インバータ２１の出力は、インバータ２２の入力及びトランスファゲート２３を構成するＰ型チャンネルトランジスタにそれぞれ接続されている。インバータ２２の出力は、トランスファゲート２３を構成するＮ型チャンネルトランジスタに接続されている。
【００２３】
トランスファゲート２３は、上記のＮチャンネルトランジスタＭ２１のドレインと比較器ＣＯＭＰの反転入力端子との間に接続されている。Ｎ型チャンネルトランジスタＭ２２のドレインは、前記比較器ＣＯＭＰの反転入力端子に接続されている。Ｎ型チャンネルトランジスタＭ２２のソースは、グランドに接続されている。
【００２４】
インバータ２４の入力は、電気ヒューズ切断検出回路２０の信号入力端子（ＩＮ２２）に接続されている。インバータ２４の出力は、上記のＮ型チャンネルトランジスタＭ２２のゲートに接続されている。
【００２５】
抵抗Ｒ１及び抵抗Ｒ２は、電源電圧ＶＤＤ２とグランドとの間に直列接続されている。抵抗Ｒ１と抵抗Ｒ２との接続点は、上記の比較器ＣＯＭＰの非反転入力端子に接続されている。前記非反転入力端子には、電源電圧ＶＤＤ２を抵抗Ｒ１と抵抗Ｒ２とによって分圧した基準電圧Ｖ１が印加されている。
【００２６】
切断動作トリガ信号生成回路３０は、図２に図示するように、インバータ３１と、ディレイ調整回路３２と、ＮＯＲゲート回路ＮＯＲと、Ｐ型チャンネルトランジスタＭ３１とを備えている。
【００２７】
インバータ３１Ａの出力は、インバータ３１Ｂの入力に接続されている。インバータ３１Ｂの出力は、インバータ３１Ｃの入力に接続されている。インバータ３１Ｃの出力は、ディレイ調整回路３２の入力端子に接続されている。ディレイ調整回路３２の出力端子は、インバータ３１Ｄの入力に接続されている。なお、ディレイ調整回路３２は、インバータが多段接続されて構成されている。
【００２８】
ＮＯＲゲート回路ＮＯＲの第１入力端子は、上記のインバータ３１Ｄの出力に接続されている。ＮＯＲゲート回路ＮＯＲの第２入力端子は、上記のインバータ３１Ａの出力に接続されている。ＮＯＲゲート回路ＮＯＲの出力端子は、インバータ３１Ｅの入力に接続されている。
【００２９】
インバータ３１Ｅの出力は、Ｐ型チャンネルトランジスタＭ３１のゲートに接続されている。Ｐ型チャンネルトランジスタＭ３１のソースは、上記の電源電圧ＶＤＤ１に接続されている。Ｐ型チャンネルトランジスタＭ３１のドレインは、切断動作トリガ信号生成回路３０の出力端子（ＯＵＴ３１）を介し、上記の電気ヒューズ切断検出回路２０の信号入力端子（ＩＮ２３）に接続されている。
【００３０】
レベルシフト回路４０の入力は、上記の比較器ＣＯＭＰの出力端子に接続されている。ヒューズ切断用電源５０は、Ｐ型チャンネルトランジスタＭ５１を備えている。Ｐ型チャンネルトランジスタＭ５１のゲートは、レベルシフト回路４０の出力に接続されている。Ｐ型チャンネルトランジスタＭ５１のソースは、電源電圧ＶＤＤ２に接続されている。
【００３１】
ヒューズ状態判定用電源６０は、Ｐ型チャンネルトランジスタＭ６１と、インバータ６２とを備えている。Ｐ型チャンネルトランジスタＭ６１のゲートは、ヒューズ状態判定用電源６０の信号入力端子（ＩＮ６１）に接続されている。Ｐ型チャンネルトランジスタＭ６１のソースは、電源電圧ＶＤＤ３に接続されている。
【００３２】
インバータ６２の入力は、上記のＰ型チャンネルトランジスタＭ６１のドレインに接続されている。インバータ６２の出力は、ヒューズ状態判定信号出力端子（ＯＵＴ６１）に接続されている。
【００３３】
電気ヒューズＦは、上記のヒューズ切断用電源５０が備えるＰ型チャンネルトランジスタＭ５１のドレインと、上記の電気ヒューズ切断検出回路２０が備えるＮ型チャンネルトランジスタＭ２１のドレインとの間に接続されている。加えて、電気ヒューズＦは、上記のヒューズ状態判定用電源６０が備えるＰ型チャンネルトランジスタＭ６１のドレインと、前記Ｎ型チャンネルトランジスタＭ２１のドレインとの間に接続されている。
【００３４】
次に、本実施形態の半導体装置１の動作を説明する。半導体装置１では、電気ヒューズＦの状態を判定する読み出し動作の際には、以下に説明するように動作する。制御回路（図示せず。）によって、図１に図示するように、ローレベルのヒューズ切断制御信号ＷＲが、電流生成回路１０に入力される。
【００３５】
ローレベルのヒューズ切断制御信号ＷＲは、インバータ１２によって反転し、ハイレベルの信号になる。その後、ハイレベルの信号は、インバータ１３によって反転し、ローレベルの信号になる。
【００３６】
ローレベルの信号が、Ｐ型チャンネルトランジスタＭ１３のゲートに入力されると、Ｐ型チャンネルトランジスタＭ１３はオン状態になる。これにより、ノードＮ１から出力端子（ＯＵＴ１１）を通じ、ハイレベルの信号が出力される。
【００３７】
なお、ヒューズ切断制御信号ＷＲの信号レベルがローレベルの場合には、トランスファゲート１４を構成するＰ型チャンネルトランジスタのゲートにハイレベルの信号が入力されると共に、トランスファゲート１４を構成するＮ型チャンネルトランジスタのゲートにローレべルの信号が入力される。これにより、トランスファゲート１４は非導通になる。
【００３８】
さらに、ヒューズ切断制御信号ＷＲの信号レベルがローレベルの場合には、Ｎ型チャンネルトランジスタＭ１２がオン状態になる。これにより、Ｎ型チャンネルトランジスタＭ１１のゲート電圧が低レベル電圧に固定される。このため、Ｎ型チャンネルトランジスタＭ１１は、オフ状態になる。
【００３９】
また、図１に図示するように、電気ヒューズ切断検出回路２０においては、信号入力端子（ＩＮ２２）を通じ、ローレベルのヒューズ切断制御信号ＷＲが入力される。ローレベルのヒューズ切断制御信号ＷＲは、インバータ２４によって反転し、ハイレベルの信号になる。
【００４０】
ハイレベルの信号は、Ｎ型チャンネルトランジスタＭ２２のゲートに入力される。ハイレベルの信号が、Ｎ型チャンネルトランジスタＭ２２のゲートに入力されると、Ｎ型チャンネルトランジスタＭ２２はオン状態になる。これにより、ノードＮ２が接地され、ローレベルの信号が、比較器ＣＯＭＰの反転入力端子に入力される。
【００４１】
なお、ヒューズ切断制御信号ＷＲの信号レベルがローレベルの場合には、図２に図示する切断動作トリガ信号生成回路３０では、ハイレベルの信号が、Ｐ型チャンネルトランジスタＭ３１のゲートに入力される。このため、Ｐ型チャンネルトランジスタＭ３１はオフ状態になる。そこで、出力端子（ＯＵＴ３１）はオープン状態となるが、Ｎ型チャンネルトランジスタＭ２２がオンしているため、ローレベルになる。
【００４２】
続いて、比較器ＣＯＭＰは、反転入力端子に入力された信号のレベルと、基準電圧Ｖ１とを比較する。反転入力端子に入力された信号のレベルが、基準電圧Ｖ１の値よりも小さいときに、比較器ＣＯＭＰは、ハイレベルの信号を、レベルシフト回路４０に出力する。
【００４３】
レベルシフト回路４０は、前記ハイレベル信号の信号レベルを、ヒューズ切断用電源５０の許容入力範囲の値に増幅する。その後、レベルシフト回路４０は、ハイレベルの増幅信号Ｓ１を、ヒューズ切断用電源５０が備えるＰ型チャンネルトランジスタＭ５１のゲートに出力する。増幅信号Ｓ１は、前記ハイレベルの信号をヒューズ切断用電源５０の許容入力範囲の値に増幅したものである。
【００４４】
ハイレベルの増幅信号Ｓ１が、Ｐ型チャンネルトランジスタＭ５１のゲートに入力されると、Ｐ型チャンネルトランジスタＭ５１はオフ状態になる。これにより、ヒューズ切断用電源５０から電気ヒューズＦに通じるソース電流路が形成されることがない。そこで、電気ヒューズＦには、該電気ヒューズＦの切断に必要な電流が流れることがない。
【００４５】
一方、ヒューズ状態判定用電源６０では、信号入力端子（ＩＮ６１）を通じ、ローレベルのヒューズ切断制御信号ＷＲが、Ｐ型チャンネルトランジスタＭ６１のゲートに入力される。これにより、Ｐ型チャンネルトランジスタＭ６１は、オン状態になる。
【００４６】
加えて、上述したように、電流生成回路１０の出力端子（ＯＵＴ１１）から、ハイレベルの信号が出力される。ハイレベルの信号は、電気ヒューズ切断検出回路２０が備えるＮ型チャンネルトランジスタＭ２１のゲートに入力される。これにより、Ｎ型チャンネルトランジスタＭ２１はオン状態になる。
【００４７】
上記のＰ型チャンネルトランジスタＭ６１及び上記のＮ型チャンネルトランジスタＭ２１がそれぞれオン状態になると、ヒューズ状態判定用電源６０から電気ヒューズＦ及びＮ型チャンネルトランジスタＭ２１を通じてグランドに至るソース電流路が形成される。
【００４８】
ソース電流路を形成することにより、電気ヒューズＦの抵抗値に応じて、ヒューズ状態判定信号出力端子（ＯＵＴ６１）から出力される信号のレベルが変化する。ここでは、電気ヒューズＦが切断されているときには、ヒューズ状態判定信号出力端子（ＯＵＴ６１）から、ローレベルのヒューズ状態判定信号Ｓ２が出力される。これに対し、電気ヒューズＦが切断されていないときには、ヒューズ状態判定信号出力端子（ＯＵＴ６１）から、ハイレベルのヒューズ状態判定信号Ｓ２が出力される。
【００４９】
また、半導体装置１では、電気ヒューズＦの切断を行う切断動作の際には、以下に説明するように動作する。切断動作の際には、上記の制御回路によって、ハイレベルのヒューズ切断制御信号ＷＲが、電流生成回路１０に入力される。
【００５０】
ハイレベルのヒューズ切断制御信号ＷＲは、インバータ１２によって反転し、ローレベルの信号になる。ローレベルの信号は、インバータ１３によって反転し、ハイレベルの信号になる。ローレベルの信号が、トランスファゲート１４を構成するＰ型チャンネルトランジスタのゲートに入力されると共に、ハイレベルの信号が、トランスファゲート１４を構成するＮ型チャンネルトランジスタのゲートに入力されると、トランスファゲート１４が導通する。これにより、定電流源１１の出力電流ＩＷに応じたレベルの信号が、ノードＮ１から出力される。
【００５１】
本実施形態では、読み出し時の電流は、Ｐ型チャネルトランジスタＭ６１により制限される。切断時は、Ｐ型チャネルトランジスタＭ５１は、切断時の制限電流に制限を与えない能力がある。ここで、読み出し時はＮ型チャネルトランジスタＭ２１のゲート電圧であるノードＮ１（ＯＵＴ１１）の電圧が、Ｐ型チャネルトランジスタＭ１３を介して電源電圧ＶＤＤ１となり、出力電流ＩＷに応じてノードＮ１から出力される信号のレベルよりも高い電圧となるが、上述したように、Ｐ型チャネルトランジスタＭ６１により電流が制限されるように設定されている。したがって、切断時の電流は、読み出し時の電流よりも大きくすることができ、かつ、Ｎ型チャネルトランジスタＭ２１により制限できる。
【００５２】
なお、ヒューズ切断制御信号ＷＲの信号レベルがハイレベルの場合には、Ｐ型チャンネルトランジスタＭ１３のゲートにハイレベルの信号が入力される。これにより、Ｐ型チャンネルトランジスタＭ１３がオフ状態になる。
【００５３】
さらに、ヒューズ切断制御信号ＷＲの信号レベルがハイレベルの場合には、Ｎ型チャンネルトランジスタＭ１２のゲート電圧が低レベル電圧に固定される。これにより、Ｎ型チャンネルトランジスタＭ１２がオフ状態になる。
【００５４】
図１に図示するように、電気ヒューズ切断検出回路２０においては、図示しない制御回路によって、信号入力端子（ＩＮ２１）を通じ、ハイレベルの切断ヒューズ選択信号ＳＬが入力される。ハイレベルの切断ヒューズ選択信号ＳＬは、インバータ２１によって反転し、ローレベルの信号になる。ローレベルの信号は、インバータ２２によって反転し、ハイレベルの信号になる。
【００５５】
ローレベルの信号が、トランスファゲート２３を構成するＰ型チャンネルトランジスタのゲートに入力されると共に、ハイレベルの信号が、トランスファゲート２３を構成するＮ型チャンネルトランジスタのゲートに入力されると、トランスファゲート２３が導通する。
【００５６】
ノードＮ１から出力された上記のレベルの信号は、電気ヒューズ切断検出回路２０が備えるＮ型チャンネルトランジスタＭ２１のゲートに入力される。これにより、Ｎ型チャンネルトランジスタＭ２１がオン状態になり、ノードＮ３が接地される。
【００５７】
ノードＮ３は、導通状態のトランスファゲート２３を通じ、比較器ＣＯＭＰの反転入力端子に接続される。そこで、ノードＮ３から出力されるローレベルの信号が、比較器ＣＯＭＰの反転入力端子に入力される。
【００５８】
なお、ヒューズ切断制御信号ＷＲの信号レベルがハイレベルの場合には、Ｎ型チャンネルトランジスタＭ２２のゲート電圧が低レベル電圧に固定される。これにより、Ｎ型チャンネルトランジスタＭ２２はオフ状態になる。
【００５９】
切断動作トリガ信号生成回路３０においては、ヒューズ切断制御信号ＷＲの信号レベルがローレベルからハイレベルに変化すると、次のように動作する。切断動作トリガ信号生成回路３０では、ハイレベルのヒューズ切断制御信号ＷＲが、インバータ３１Ａによって反転し、信号Ｓ５のレベルがローレベルになる。ローレベルの信号Ｓ５は、ＮＯＲゲート回路ＮＯＲの第２入力端子に入力される。
【００６０】
このとき、ＮＯＲゲート回路ＮＯＲの第１入力端子には、インバータ３１Ａないしインバータ３１Ｄ及びディレイ調整回路３２によってローレベルのヒューズ切断制御信号ＷＲを遅延させたローレベルの遅延信号Ｓ６が入力される。
【００６１】
ＮＯＲゲート回路ＮＯＲの第１入力端子に、ローレベルの遅延信号Ｓ６が入力されると共に、ＮＯＲゲート回路ＮＯＲの第２入力端子に、ローレベルの信号Ｓ５が入力されると、ＮＯＲゲート回路ＮＯＲは、インバータ３１Ｅにハイレベルの信号を出力する。
【００６２】
ハイレベルの信号は、インバータ３１Ｅによって反転し、ローレベルのゲート電圧制御信号Ｓ７になる。ローレベルのゲート電圧制御信号Ｓ７が、Ｐ型チャンネルトランジスタＭ３１のゲートに入力されると、Ｐ型チャンネルトランジスタＭ３１はオン状態になる。これにより、切断動作トリガ信号生成回路３０は、出力端子（ＯＵＴ３１）を通じ、ハイレベルの切断動作トリガ信号Ｓ８を出力する。
【００６３】
ハイレベルの切断動作トリガ信号Ｓ８は、電気ヒューズ切断検出回路２０の信号入力端子（ＩＮ２３）を通じ、比較器ＣＯＭＰの反転入力端子に入力される。切断動作トリガ信号Ｓ８の信号レベルが、基準電圧Ｖ１の値よりも大きくなると、比較器ＣＯＭＰは、レベルシフト回路４０に、ローレベルの信号を出力する。
【００６４】
レベルシフト回路４０は、ローレベルの増幅信号Ｓ１を、ヒューズ切断用電源５０が備えるＰ型チャンネルトランジスタＭ５１のゲートに出力する。ローレベルの増幅信号Ｓ１が、Ｐ型チャンネルトランジスタＭ５１のゲートに入力されると、Ｐ型チャンネルトランジスタＭ５１はオン状態になる。
【００６５】
上記のＰ型チャンネルトランジスタＭ５１及び上記のＮ型チャンネルトランジスタＭ２１がそれぞれオン状態になることにより、ヒューズ切断用電源５０から電気ヒューズＦ及びＮ型チャンネルトランジスタＭ２１を通じてグランドに至るソース電流路Ｌ１が形成される。
【００６６】
ソース電流路Ｌ１を形成することにより、電気ヒューズＦを切断する切断電流Ｉ１が、電気ヒューズＦに流れる。上述したように、切断電流Ｉ１の値は、読み出し動作の際に電気ヒューズＦに流れる電流値よりも大きくなる。また、Ｎ型チャンネルトランジスタＭ２１の電流駆動能力に応じ、切断電流Ｉ１の上限値は制限されている。ソース電流路Ｌ１は、ヒューズ切断電流の電流経路に相当する。
【００６７】
その後、切断動作トリガ信号生成回路３０においては、ハイレベルのヒューズ切断制御信号ＷＲを遅延させたハイレベルの遅延信号Ｓ６が、ＮＯＲゲート回路ＮＯＲの第１入力端子に入力される。これにより、ゲート電圧制御信号Ｓ７の信号レベルがハイレベルになる。
【００６８】
ハイレベルのゲート電圧制御信号Ｓ７が、Ｐ型チャンネルトランジスタＭ３１のゲートに入力されると、Ｐ型チャンネルトランジスタＭ３１はオフ状態になる。そこで、切断動作トリガ信号生成回路３０は、出力端子（ＯＵＴ３１）に対して、オープン状態となり、ノードＮ２を制御しない。
【００６９】
本実施形態は、インバータ３１Ａないしインバータ３１Ｄ及びディレイ調整回路３２によって設定された遅延時間が経過した後に、比較器ＣＯＭＰの反転入力端子に、ハイレベルの切断動作トリガ信号Ｓ８を入力することが停止される。
【００７０】
切断電流Ｉ１によって、電気ヒューズＦが切断されると、電気ヒューズＦの抵抗値が、切断前の電気ヒューズＦの抵抗値よりも大きくなる。そこで、電気ヒューズＦが切断される前に比べて、ノードＮ３から出力される信号のレベルが低下する。これにより、比較器ＣＯＭＰの反転入力端子に入力される信号のレベルが低下する。
【００７１】
反転入力端子に入力される信号のレベルが、基準電圧Ｖ１の値よりも小さくなると、比較器ＣＯＭＰは、レベルシフト回路４０に、ハイレベルの信号を出力する。本実施形態では、電気ヒューズＦが切断状態にあるときは、基準電圧Ｖ１の値が、ノードＮ３から出力される信号のレベルよりも高くなるように設定されている。さらに、電気ヒューズＦが導通状態にあるときは、基準電圧Ｖ１の値が、ノードＮ３から出力される信号のレベルよりも低くなるように設定されている。
【００７２】
レベルシフト回路４０は、ハイレベルの増幅信号Ｓ１を、ヒューズ切断用電源５０が備えるＰ型チャンネルトランジスタＭ５１のゲートに出力する。ハイレベルの増幅信号Ｓ１が、Ｐ型チャンネルトランジスタＭ５１のゲートに入力されると、Ｐ型チャンネルトランジスタＭ５１はオフ状態になる。これにより、ソース電流路Ｌ１が遮断される。
【００７３】
なお、ヒューズ状態判定用電源６０では、信号入力端子（ＩＮ６１）を通じ、ハイレベルのヒューズ切断制御信号ＷＲが、Ｐ型チャンネルトランジスタＭ６１のゲートに入力される。これにより、Ｐ型チャンネルトランジスタＭ６１はオフ状態になる。
【００７４】
本実施形態では、電流生成回路１０が備える定電流源１１の出力電流ＩＷに応じ、Ｎ型チャンネルトランジスタＭ２１の電流駆動能力を調整する。これにより、切断電流Ｉ１の値を、読み出し動作の際に電気ヒューズＦに流れる電流値よりも大きくしている。さらに、本実施形態では、Ｎ型チャンネルトランジスタＭ２１により、切断電流Ｉ１の上限値を制限している。ここで、読み出し動作の際の読み出し電流は、Ｐ型チャネルトランジスタＭ６１で制限している。したがって、本実施形態では、電流生成回路１０が、切断電流Ｉ１の値を、読み出し動作の際に電気ヒューズＦに流れる電流値よりも大きくすると共に、切断電流Ｉ１の上限値を制限するため、電流調整部に相当する。
【００７５】
本実施形態では、電流生成回路１０によって、切断電流Ｉ１の値を、読み出し動作の際に電気ヒューズＦに流れる電流値よりも大きくすると共に、切断電流Ｉ１の上限値を制限することは、電流調整ステップに相当する。
【００７６】
本実施形態では、上述したように、電気ヒューズ切断検出回路２０のノードＮ３から出力される信号のレベルが低下することにより、電気ヒューズＦが切断されたこと検出している。そこで、ノードＮ３を備える電気ヒューズ切断検出回路２０は、ヒューズ切断検出部に相当する。
【００７７】
本実施形態では、電気ヒューズ切断検出回路２０のノードＮ３から出力される信号のレベルが低下することにより、電気ヒューズＦが切断されたことを検出することは、ヒューズ切断検出ステップに相当する。
【００７８】
本実施形態では、電気ヒューズ切断検出回路２０によって電気ヒューズＦが切断されたことを検出した場合に、レベルシフト回路４０が、ヒューズ切断用電源５０が備えるＰ型チャンネルトランジスタＭ５１のゲートにハイレベルの増幅信号Ｓ１を出力する。これにより、電気ヒューズＦを切断する切断電流Ｉ１が流れるソース電流経路Ｌ１を遮断する。そこで、ソース電流経路Ｌ１を遮断するために用いられるレベルシフト回路４０及びＰ型チャンネルトランジスタＭ５１は、それぞれヒューズ切断電流経路遮断部に相当する。
【００７９】
本実施形態では、電気ヒューズ切断検出回路２０によって電気ヒューズＦが切断されたことを検出した場合に、レベルシフト回路４０が、ヒューズ切断用電源５０が備えるＰ型チャンネルトランジスタＭ５１のゲートにハイレベルの増幅信号Ｓ１を出力し、電気ヒューズＦを切断する切断電流Ｉ１が流れるソース電流経路Ｌ１を遮断することは、ヒューズ切断電流経路遮断ステップに相当する。
【００８０】
本実施形態では、電気ヒューズ切断検出回路２０によって電気ヒューズＦが切断されたことを検出した場合に、Ｐ型チャンネルトランジスタＭ５１はオフ状態にする。これにより、ソース電流路Ｌ１を遮断する。そこで、電気ヒューズＦが切断されたことを検出した場合にオフ状態になるＰ型チャンネルトランジスタＭ５１は、スイッチング部に相当する。
【００８１】
本実施形態では、読み出し動作の読み出し電流は、Ｐ型チャネルトランジスタＭ６１による。読み出し動作の際のＮ型チャンネルトランジスタＭ２１のゲート信号のレベルは、Ｐ型チャンネルトランジスタＭ１３により、電源電圧ＶＤＤ１になる。このときＮ型チャンネルトランジスタＭ２１は、Ｐ型チャネルトランジスタＭ６１で制限される電流を制限しないように設定される。そこで、読み出し動作の際に電気ヒューズＦに流れる電流値を設定するＰ型チャンネルトランジスタＭ６１とＰ型チャンネルトランジスタＭ１３は、読み出し電流設定部に相当する。
【００８２】
本実施形態では、読み出し動作の際のＮ型チャンネルトランジスタＭ２１の電流駆動能力を調整することにより、読み出し動作の際に電気ヒューズＦに流れる電流値をＰ型チャネルトランジスタＭ６１とともに設定することは、読み出し電流設定ステップに相当する。
【００８３】
本実施形態では、定電流源１１及びＮ型チャンネルトランジスタＭ１１は、ヒューズ切断電流設定部に相当する。
【００８４】
本実施形態では、定電流源１１及びＮ型チャンネルトランジスタＭ１１によって、切断電流Ｉ１の上限値を制限することは、ヒューズ切断電流設定ステップに相当する。
【００８５】
本実施形態では、インバータ１２及びインバータ１３によって、ローレベルのヒューズ切断制御信号ＷＲを、Ｐ型チャンネルトランジスタＭ１３のゲートに入力し、また、ヒューズ切断制御信号ＷＲにより制御されるＰ型チャンネルトランジスタＭ６１とともに、読み出し動作の際に電気ヒューズＦに流れる電流値を設定する。そこで、インバータ１２及びインバータ１３およびヒューズ切断制御信号ＷＲは、読み出し電流設定部をオン状態にするために用いられるため、電流設定選択部に相当する。
【００８６】
本実施形態では、ハイレベルのヒューズ切断制御信号ＷＲに応じ、インバータ１２及びＮ型チャンネルトランジスタＭ１２によって、定電流源１１の出力電流ＩＷに応じた信号が、ノードＮ１から出力される。これにより、切断電流Ｉ１の上限値を制限する。そこで、インバータ１２及びＮ型チャンネルトランジスタＭ１２は、切断電流Ｉ１の上限値を設定するために用いられるため、電流設定選択部に相当する。
【００８７】
本実施形態では、読み出し動作の際には、ローレベルのヒューズ切断制御信号ＷＲを用い、切断動作の際には、ハイレベルのヒューズ切断制御信号ＷＲを用いている。そこで、ヒューズ切断制御信号ＷＲは、読み出し動作又は切断動作を設定するために用いるから、動作設定信号に相当する。
【００８８】
本実施形態では、比較器ＣＯＭＰは、ノードＮ３から出力される信号のレベルを基準電圧Ｖ１の値と比較し、電気ヒューズＦが切断されているか否かを検出する。そこで、ノードＮ３からの出力信号レベルを基準電圧Ｖ１の値と比較する比較器ＣＯＭＰは、比較部に相当する。
【００８９】
本実施形態では、ノードＮ３から出力される信号のレベルを基準電圧Ｖ１の値と比較し、電気ヒューズＦが切断されているか否かを検出することは、比較ステップに相当する。
【００９０】
＜実施形態１の効果＞
本実施形態の半導体装置１及びその制御方法によれば、電流生成回路１０が、電気ヒューズＦを切断する切断電流Ｉ１の上限値を、読み出し動作の際に電気ヒューズＦに流れる電流値よりも大きくＮ型チャンネルトランジスタＭ２１の電流駆動能力に応じた値に制限している。
そこで、本実施形態の半導体装置１及びその制御方法によれば、電気ヒューズＦを切断する動作の際には、切断電流Ｉ１の上限値が制限されているため、制限値を超過した電流が電気ヒューズＦに流れることがない。
このため、本実施形態の半導体装置１及びその制御方法によれば、制限値を超過した過度の電流に起因したエレクトロマイグレーションを防ぐことができる。
したがって、本実施形態の半導体装置１及びその制御方法によれば、エレクトロマイグレーションを防ぐことにより、切断状態の電気ヒューズＦが切断前の状態に復帰しようとするグローバックが生じることを防止することができる。
【００９１】
本実施形態の半導体装置１及びその制御方法によれば、電気ヒューズ切断検出回路２０によって電気ヒューズＦが切断状態にあることを検出した場合には、上述したように、レベルシフト回路４０及びヒューズ切断用電源５０が備えるＰ型チャンネルトランジスタＭ５１により、ソース電流路Ｌ１を遮断する。
そこで、ソース電流路Ｌ１を遮断すると、切断状態の電気ヒューズＦに、ソース電流路Ｌ１を流れる切断電流Ｉ１を供給することがない。
このため、本実施形態の半導体装置１及びその制御方法によれば、切断状態の電気ヒューズＦに切断電流Ｉ１を供給することが停止されると、電気ヒューズＦを構成する電子が移動することがないため、エレクロトマイグレーションが生じることがない。
したがって、本実施形態の半導体装置１及びその制御方法によれば、エレクトロマイグレーションを防ぐことにより、切断した電気ヒューズＦが切断前の状態に復帰するグローバックが生じることを防止することができる。
【００９２】
本実施形態の半導体装置１及びその制御方法によれば、ローレベルのヒューズ切断制御信号ＷＲを用いることにより、電流生成回路１０においては、読み出し動作の際に電気ヒューズＦに流れる電流値を設定するＰ型チャンネルトランジスタＭ１３がオン状態になる。加えて、ハイレベルのヒューズ切断制御信号ＷＲを用いることにより、電流生成回路１０においては、定電流源１１の出力電流ＩＷに応じ、切断電流Ｉ１の値を、読み出し動作の際に電気ヒューズＦに流れる電流値よりも大きくすると共に、切断電流Ｉ１の上限値を制限している。
そこで、本実施形態の半導体装置１及びその制御方法によれば、ローレベルのヒューズ切断制御信号ＷＲあるいはハイレベルのヒューズ切断制御信号ＷＲを用いることにより、電流生成回路１０が、読み出し動作の際に電気ヒューズＦに流れる電流値あるいは切断電流Ｉ１の上限値を設定する。
このため、本実施形態の半導体装置１及びその制御方法によれば、ローレベルあるいはハイレベルのヒューズ切断制御信号ＷＲを用いることにより、１つの電流生成回路１０が、２つの動作（読み出し動作、切断動作）に必要な電流値を設定することができる。
【００９３】
本実施形態の半導体装置１及びその制御方法によれば、切断電流Ｉ１によって、電気ヒューズＦが切断されると、上述したように、電気ヒューズＦの抵抗値が、切断前の電気ヒューズＦの抵抗値よりも大きくなる。
そこで、本実施形態の半導体装置１及びその制御方法によれば、電気ヒューズＦの抵抗値が大きくなると、上述したように、電気ヒューズＦと電気ヒューズ切断検出回路２０とが共通に接続されたノードＮ３から出力される信号のレベルが低下する。
このため、本実施形態の半導体装置１及びその制御方法によれば、ノードＮ３から出力される信号のレベルが低下したことを検出すれば、電気ヒューズＦが切断されているか否か検出することができる。
【００９４】
本実施形態の半導体装置１及びその制御方法によれば、比較器ＣＯＭＰによって、ノードＮ３から出力される信号のレベルを、基準電圧Ｖ１の値と比較する。本実施形態では、電気ヒューズＦが切断されることにより、ノードＮ３から出力される信号のレベルが基準電圧Ｖ１の値よりも小さくなると、比較器ＣＯＭＰは、ハイレベルの信号を出力する。さらに、電気ヒューズＦが導通状態にあるときは、ノード３から出力される信号のレベルが、基準電圧Ｖ１の値よりも大きくなる。これにより、上述したように、比較器ＣＯＭＰは、ローレベルの信号を出力する。
そこで、本実施形態の半導体装置１及びその制御方法によれば、電気ヒューズＦの状態（切断状態、導通状態）に応じてノードＮ３から出力される信号のレベルに従って、比較器ＣＯＭＰによって出力される信号のレベルを変化させることができる。
このため、本実施形態の半導体装置１及びその制御方法によれば、比較器ＣＯＭＰによって出力される信号のレベルに基づいて、電気ヒューズＦが切断状態あるいは導通状態のいずれかであることを判別することができる。
【００９５】
本実施形態の半導体装置１及びその制御方法によれば、電気ヒューズＦが切断されると、比較器ＣＯＭＰが出力するハイレベルの信号により、ソース電流路Ｌ１に配置されたＰ型チャンネルトランジスタＭ５１をオフ状態に制御する。
そこで、本実施形態の半導体装置１及びその制御方法によれば、電気ヒューズＦが切断されときに、Ｐ型チャンネルトランジスタＭ５１をオフ状態に制御すると、該トランジスタＭ５１が配置されたソース電流路Ｌ１を遮断することができる。
このため、本実施形態の半導体装置１及びその制御方法によれば、電気ヒューズＦが切断されたときに、ソース電流路Ｌ１を遮断すると、切断状態の電気ヒューズＦに切断電流Ｉ１が流れ続けることを防止することができる。
【００９６】
＜実施形態２＞
実施形態２を、図３を参照しつつ説明する。ここでは、実施形態１と同一の構成は同一の符号を付し、その説明を省略する。図３は、実施形態２の半導体装置１Ａの回路構成図である。半導体装置１Ａは、電流生成回路１０Ａと、ヒューズ状態判定用電源６０Ａと、電気ヒューズ切断検出回路２０Ａと、論理回路７０と、電気ヒューズＦとを備えている。
【００９７】
電流生成回路１０Ａは、定電流源１１Ａ、１５と、Ｎ型チャンネルトランジスタＭ１５、Ｍ１６と、Ｐ型チャンネルトランジスタＭ１７と、インバータ１６、１７とを備えている。
【００９８】
Ｎ型チャンネルトランジスタＭ１５のドレインは、定電流源１５及びＰ型チャンネルトランジスタＭ１７を介し、電源電圧ＶＤＤ１に接続されている。Ｎ型チャンネルトランジスタＭ１５のソースは、グランドに接続されている。
【００９９】
Ｎ型チャンネルトランジスタＭ１６のドレインは、定電流源１１Ａ及び前記Ｐ型チャンネルトランジスタＭ１７を介し、前記電源電圧ＶＤＤ１に接続されている。Ｎ型チャンネルトランジスタＭ１６のソースは、グランドに接続されている。
【０１００】
インバータ１６の入力は、電流生成回路１０Ａの信号入力端子に接続されている。インバータ１６の出力は、インバータ１７の入力及び上記のＮ型チャンネルトランジスタＭ１５のゲートにそれぞれ接続されている。インバータ１７の出力は、上記のＮ型チャンネルトランジスタＭ１６のゲートに接続されている。
【０１０１】
Ｐ型チャンネルトランジスタＭ１７においては、ゲートとドレインとの間が短絡されている。Ｐ型チャンネルトランジスタＭ１７のゲートは、電流生成回路１０Ａの出力端子（ＯＵＴ１２）に接続されている。
【０１０２】
ヒューズ状態判定用電源６０Ａは、Ｐ型チャンネルトランジスタＭ６３、Ｍ６４と、インバータ６２とを備えている。
【０１０３】
Ｐ型チャンネルトランジスタＭ６４のゲートは、電流生成回路１０Ａの出力端子（ＯＵＴ１２）に接続されている。Ｐ型チャンネルトランジスタＭ６４のソースは、Ｐ型チャンネルトランジスタＭ６３のドレインに接続されている。Ｐ型チャンネルトランジスタＭ６３のソースは、電源電圧ＶＤＤ１に接続されている。
【０１０４】
インバータ６２の入力は、Ｐ型チャンネルトランジスタＭ６４のドレインに接続されている。インバータ６２の出力は、ヒューズ状態判定信号出力端子（ＯＵＴ６２）に接続されている。
【０１０５】
電気ヒューズ切断検出回路２０Ａは、ヒューズ選択回路２６と、比較器ＣＯＭＰ１と、基準電圧発生回路２７とを備えている。
【０１０６】
ヒューズ選択回路２６は、実施形態１と同様に、上記のインバータ２１、２２と、上記のトランスファゲート２３とによって構成される。インバータ２１の入力は、電気ヒューズ切断検出回路２０Ａの信号入力端子（ＩＮ２４）に接続されている。ヒューズ選択回路２６の入力端子は、上記のヒューズ状態判定用電源６０Ａが備えるＰ型チャンネルトランジスタＭ６４のドレインに接続されている。
【０１０７】
比較器ＣＯＭＰ１の非反転入力端子は、上記のヒューズ選択回路２６の出力端子に接続されている。比較器ＣＯＭＰ１の反転入力端子は、基準電圧発生回路２７に接続されている。基準電圧発生回路２７は、実施形態１と同様に、電源電圧を２つの抵抗によって分圧する。これにより、基準電圧発生回路２７は、比較器ＣＯＭＰ１の反転入力端子に、基準電圧Ｖ２を印加する。
【０１０８】
論理回路７０は、ＮＡＮＤゲート回路ＮＡＮＤと、インバータ７１とを備えている。ＮＡＮＤゲート回路ＮＡＮＤの第１入力端子は、論理回路７０の信号入力端子（ＩＮ７１）に接続されている。ＮＡＮＤゲート回路ＮＡＮＤの第２入力端子は、上記の比較器ＣＯＭＰ１の出力端子に接続されている。
【０１０９】
ＮＡＮＤゲート回路ＮＡＮＤの出力端子は、インバータ７１の入力に接続されている。インバータ７１の出力は、上記のヒューズ状態判定用電源６０Ａが備えるＰ型チャンネルトランジスタＭ６３のゲートに接続されている。
【０１１０】
電気ヒューズＦは、上記のヒューズ状態判定用電源６０Ａが備えるＰ型チャンネルトランジスタＭ６４のドレインとグランドとの間に接続されている。
【０１１１】
次に、本実施形態の半導体装置１Ａの動作を説明する。半導体装置１Ａでは、読み出し動作の際には、以下に説明するように動作する。制御回路（図示せず。）によって、図３に図示するように、ローレベルのヒューズ切断制御信号ＷＲが、電流生成回路１０Ａに入力される。
【０１１２】
ローレベルのヒューズ切断制御信号ＷＲは、インバータ１６によって反転し、ハイレベルの信号になる。ハイレベルの信号は、Ｎ型チャンネルトランジスタＭ１５のゲートに入力される。
【０１１３】
ハイレベルの信号がＮ型チャンネルトランジスタＭ１５のゲートに入力されると、該Ｎ型チャンネルトランジスタＭ１５のゲート電圧が、高レベル電圧に固定される。これにより、Ｎ型チャンネルトランジスタＭ１５がオン状態になり、定電流源１５の出力電流ＩＲが、Ｎ型チャンネルトランジスタＭ１５のドレインに流入する。
【０１１４】
また、読み出し動作の際には、図３に図示するように、論理回路７０の信号入力端子（ＩＮ７１）を通じ、ＮＡＮＤゲート回路ＮＡＮＤの第１入力端子に、ローレベルのヒューズ切断制御信号ＷＲが入力される。そこで、ＮＡＮＤゲート回路ＮＡＮＤは、ハイレベルの信号を出力する。
【０１１５】
ハイレベルの信号は、インバータ７１によって反転し、ローレベルの信号になる。ローレベルの信号が、ヒューズ状態判定用電源６０Ａが備えるＰ型チャンネルトランジスタＭ６３のゲートに入力される。これにより、Ｐ型チャンネルトランジスタＭ６３のゲート電圧が低レベル電圧に固定される。このため、Ｐ型チャンネルトランジスタＭ６３がオン状態になる。
【０１１６】
本実施形態では、電流生成回路１０ＡのＰ型チャンネルトランジスタＭ１７及びヒューズ状態判定用電源６０ＡのＰ型チャンネルトランジスタＭ６４によって、カレントミラー回路が構成されている。このため、上記の出力電流ＩＲが、Ｐ型チャンネルトランジスタＭ６４のドレインから出力される。出力電流ＩＲの値は、定電流源１５によって、一定値に設定される。出力電流ＩＲは、読み出し電流に相当する。
【０１１７】
その後、ヒューズ状態判定用電源６０Ａは、電気ヒューズＦの抵抗値に応じ、ヒューズ状態判定信号出力端子（ＯＵＴ６２）から出力する信号のレベルを変化させる。ここでは、電気ヒューズＦが切断されているときには、ヒューズ状態判定信号出力端子（ＯＵＴ６２）から、ローレベルのヒューズ状態判定信号Ｓ２Ａが出力される。これに対し、電気ヒューズＦが切断されていないときには、ヒューズ状態判定信号出力端子（ＯＵＴ６２）から、ハイレベルのヒューズ状態判定信号Ｓ２Ａが出力される。
【０１１８】
なお、ヒューズ切断制御信号ＷＲの信号レベルがローレベルの場合には、Ｎ型チャンネルトランジスタＭ１６のゲートにローレベルの信号が入力される。これにより、Ｎ型チャンネルトランジスタＭ１６がオフ状態になる。
【０１１９】
一方、半導体装置１Ａでは、電気ヒューズＦの切断動作の際には、以下に説明するように動作する。切断動作の際には、制御回路によって、ハイレベルのヒューズ切断制御信号ＷＲが、電流生成回路１０Ａに入力される。
【０１２０】
ハイレベルのヒューズ切断制御信号ＷＲは、インバータ１６及びインバータ１７によって反転し、ハイレベルの信号に変化する。ハイレベルの信号は、Ｎ型チャンネルトランジスタＭ１６のゲートに入力される。
【０１２１】
ハイレベルの信号がＮ型チャンネルトランジスタＭ１６のゲートに入力されると、該Ｎ型チャンネルトランジスタＭ１６のゲート電圧が、高レベル電圧に固定される。これにより、Ｎ型チャンネルトランジスタＭ１６がオン状態になり、定電流源１１Ａの出力電流ＩＷ１が、Ｎ型チャンネルトランジスタＭ１６のドレインに流入する。
【０１２２】
上述したように、前記Ｐ型チャンネルトランジスタＭ１７及び前記Ｐ型チャンネルトランジスタＭ６４によって、カレントミラー回路が構成されている。そこで、上記の出力電流ＩＷ１が、Ｐ型チャンネルトランジスタＭ６４のドレインから出力される。
【０１２３】
本実施形態では、上記の出力電流ＩＲの値よりも、前記出力電流ＩＷ１の値の値を大きく設定している。そこで、切断動作の際に電気ヒューズＦに流れる出力電流ＩＷ１の値は、読み出し動作の際に電気ヒューズＦに流れる出力電流ＩＲよりも大きくなる。出力電流ＩＷ１の値は、定電流源１１Ａによって、一定値に設定される。出力電流ＩＷ１は、ヒューズ切断電流に相当する。
【０１２４】
半導体装置１Ａでは、電気ヒューズＦが切断されていないときは、比較器ＣＯＭＰ１により、ノードＮ５から出力される信号レベルと基準電圧Ｖ２の値とを比較する。比較器ＣＯＭＰ１は、比較結果に基づいて、論理回路７０が備えるＮＡＮＤゲート回路ＮＡＮＤの第２入力端子に、ローレベルの信号を出力する。なお、ノードＮ５には、電気ヒューズＦと電気ヒューズ切断検出回路２０Ａとが共通に接続されている。
【０１２５】
このとき、ＮＡＮＤゲート回路ＮＡＮＤの第１入力端子には、ハイレベルのヒューズ切断制御信号ＷＲが入力されている。そこで、ＮＡＮＤゲート回路ＮＡＮＤは、ハイレベルの信号を出力する。
【０１２６】
ハイレベルの信号は、インバータ７１によって反転し、ローレベルの信号になる。ローレベルの信号がＰ型チャンネルトランジスタＭ６３のゲートに入力される。これにより、Ｐ型チャンネルトランジスタＭ６３のゲート電圧が、低レベル電圧に固定される。このため、Ｐ型チャンネルトランジスタＭ６３がオン状態になる。
【０１２７】
Ｐ型チャンネルトランジスタＭ６３及び上記のＰ型チャンネルトランジスタＭ６４がそれぞれオン状態になると、電流生成回路１０Ａから前記Ｐ型チャンネルトランジスタＭ６４を介し電気ヒューズＦに通じるソース電流路Ｌ２が形成される。これにより、上記の出力電流ＩＷ１を、電気ヒューズＦに流す。
【０１２８】
半導体装置１Ａでは、上記の出力電流ＩＷ１によって、電気ヒューズＦが切断されると、電気ヒューズＦの抵抗値が、切断前の電気ヒューズＦの抵抗値よりも大きくなる。そこで、電気ヒューズＦが切断される前に比べて、ノードＮ５から出力される信号のレベルが上昇する。これにより、比較器ＣＯＭＰの反転入力端子に入力される信号のレベルが上昇する。
【０１２９】
比較器ＣＯＭＰ１の反転入力端子に入力される信号のレベルが、基準電圧Ｖ２の値よりも大きくなると、比較器ＣＯＭＰ１は、上記のＮＡＮＤゲート回路ＮＡＮＤの第２入力端子に、ハイレベルの信号を出力する。
【０１３０】
このとき、ＮＡＮＤゲート回路ＮＡＮＤの第１入力端子には、ハイレベルのヒューズ切断制御信号ＷＲが入力されている。そこで、ＮＡＮＤゲート回路ＮＡＮＤは、ローレベルの信号を出力する。
【０１３１】
ローレベルの信号は、インバータ７１によって反転し、ハイレベルの信号になる。ハイレベルの信号がＰ型チャンネルトランジスタＭ６３のゲートに入力されると、該Ｐ型チャンネルトランジスタＭ６３のゲート電圧が、高レベル電圧に固定される。これにより、Ｐ型チャンネルトランジスタＭ６３がオフ状態になる。これにより、上記のソース電流路Ｌ２が遮断される。
【０１３２】
なお、ヒューズ切断制御信号ＷＲの信号レベルがハイレベルの場合には、Ｎ型チャンネルトランジスタＭ１５のゲートにローレベルの信号が入力される。これにより、Ｎ型チャンネルトランジスタＭ１５がオフ状態になる。
【０１３３】
本実施形態では、インバータ１６、Ｎ型チャンネルトランジスタＭ１５、定電流源１５及びＰ型チャンネルトランジスタＭ１７によって、読み出し動作の際に電気ヒューズＦに流す出力電流ＩＲを設定している。そこで、出力電流ＩＲを設定するために用いられるインバータ１６、Ｎ型チャンネルトランジスタＭ１５、定電流源１５及びＰ型チャンネルトランジスタＭ１７は、それぞれ第１定電流回路に相当する。
【０１３４】
本実施形態では、インバータ１６、インバータ１７、Ｎ型チャンネルトランジスタＭ１６、定電流源１１Ａ及びＰ型チャンネルトランジスタＭ１７によって、切断動作の際に電気ヒューズＦに流す出力電流ＩＷ１を設定している。そこで、出力電流ＩＷ１を設定するために用いられるインバータ１６、インバータ１７、Ｎ型チャンネルトランジスタＭ１６、定電流源１１Ａ及びＰ型チャンネルトランジスタＭ１７は、第２定電流回路に相当する。
【０１３５】
本実施形態では、電流生成回路１０Ａが電流調整部に相当し、電気ヒューズ切断検出回路２０Ａがヒューズ切断検出部に相当する。
【０１３６】
＜実施形態２の効果＞
本実施形態の半導体装置１Ａでは、電流生成回路１０Ａが備える定電流源１５によって、読み出し動作の際に電気ヒューズＦに流れる出力電流ＩＲの値を一定値に設定している。
そこで、本実施形態の半導体装置１Ａ及びその制御方法によれば、出力電流ＩＲの値を一定値に設定すると、読み出し動作の際に出力電流ＩＲの値が変動することを抑えることができ、読み出し動作の際に必要な電流を安定して確保することができる。
【０１３７】
本実施形態の半導体装置１Ａでは、電流生成回路１０Ａが備える定電流源１１Ａによって、切断動作の際に電気ヒューズＦに流れる出力電流ＩＷ１の値を一定値に設定している。
そこで、本実施形態の半導体装置１Ａ及びその制御方法によれば、出力電流ＩＷ１の値を一定値に設定すると、切断動作の際に出力電流ＩＷ１の値が変動することを抑えることができ、切断動作の際に必要な電流を安定して確保することができる。
【０１３８】
＜実施形態３＞
実施形態３を、図４及び図５を参照しつつ説明する。ここでは、実施形態１及び実施形態２と同一の構成は同一の符号を付し、その説明を省略する。図４は、実施形態３の半導体装置１Ｂの回路構成図である。半導体装置１Ｂは、前記電流生成回路１０と、電気ヒューズ切断検出回路２０Ｂと、前記切断動作トリガ信号生成回路３０と、前記レベルシフト回路４０と、前記ヒューズ切断用電源５０と、前記ヒューズ状態判定用電源６０と、前記電気ヒューズＦとを備えている。本実施形態では、電気ヒューズ切断検出回路２０Ｂがヒューズ切断検出部に相当する。
【０１３９】
電気ヒューズ切断検出回路２０Ｂは、Ｎ型チャンネルトランジスタＭ２１と、インバータ２１、２２と、トランスファゲート２３と、Ｎ型チャンネルトランジスタＭ２２と、インバータ２４と、Ｎ型チャンネルトランジスタＭ２４と、Ｐ型チャンネルトランジスタＭ２５、Ｍ２６と、抵抗Ｒ２と、インバータ２８とを備えている。
【０１４０】
トランスファゲート２３は、Ｎ型チャンネルトランジスタＭ２１のドレインとＮ型チャンネルトランジスタＭ２４のゲートとの間に接続されている。Ｎ型チャンネルトランジスタＭ２２のドレインは、Ｎ型チャンネルトランジスタＭ２４のゲートに接続されている。
【０１４１】
Ｎ型チャンネルトランジスタＭ２４のソースは、グランドに接続されている。Ｎ型チャンネルトランジスタＭ２４のドレインは、Ｐ型チャンネルトランジスタＭ２５のドレインに接続されている。
【０１４２】
Ｐ型チャンネルトランジスタＭ２５のソースは、電源電圧ＶＤＤ１に接続されている。Ｐ型チャンネルトランジスタＭ２５においては、ゲートとドレインとの間が短絡されている。
【０１４３】
Ｐ型チャンネルトランジスタＭ２６のゲートは、Ｐ型チャンネルトランジスタＭ２５のゲートに接続されている。Ｐ型チャンネルトランジスタＭ２６のソースは、電源電圧ＶＤＤ１に接続されている。
【０１４４】
インバータ２８及び抵抗Ｒ２は、レベルシフト回路４０とグランドとの間に直列接続されている。インバータ２８の入力と抵抗Ｒ２との接続点は、上記のＰ型チャンネルトランジスタＭ２６のドレインに接続されている。インバータ２８の出力は、レベルシフト回路４０の入力に接続されている。
【０１４５】
次に、本実施形態の半導体装置１Ｂの動作を説明する。ここでは、実施形態１と同一の動作については、その説明を省略する。半導体装置１Ｂでは、読み出し動作の際には、以下に説明するように動作する。
【０１４６】
半導体装置１Ｂでは、ヒューズ切断制御信号ＷＲがローレベルのときは、実施形態１と同様に、ノードＮ２が接地される。そこで、ローレベルの信号が、Ｎ型チャンネルトランジスタＭ２４のゲートに入力される。さらに、ヒューズ切断制御信号ＷＲがローレベルのときは、実施形態１と同様に、Ｎ型チャンネルトランジスタＭ２２がオンするため、Ｎ型チャンネルトランジスタＭ２４のゲートに、ローレベル信号が入力される。そこで、Ｎ型チャンネルトランジスタＭ２４のゲート電圧が低レベル電圧に固定される。これにより、Ｎ型チャンネルトランジスタＭ２４はオフ状態になる。
【０１４７】
Ｎ型チャンネルトランジスタＭ２４がオフ状態になると、カレントミラー回路を構成するＰ型チャンネルトランジスタＭ２６のドレインからは電流が出力されることがない。そこで、ノードＮ７から出力される信号レベルがローレベルになる。
【０１４８】
ノードＮ７からローレベルの信号が出力されると、インバータ２８によって、該ローレベルの信号が、ハイレベルの信号になる。レベルシフト回路４０は、ハイレベルの増幅信号Ｓ１を、ヒューズ切断用電源５０が備えるＰ型チャンネルトランジスタＭ５１のゲートに出力する。そこで、Ｐ型チャンネルトランジスタＭ５１はオフ状態になり、上記のソース電流路Ｌ１が形成されることがない。
【０１４９】
一方、ヒューズ切断制御信号ＷＲがローレベルの場合には、実施形態１と同様に、ヒューズ状態判定用電源６０から電気ヒューズＦ及びＮ型チャンネルトランジスタＭ２１を通じてグランドに至るソース電流路が形成される。
【０１５０】
半導体装置１Ｂでは、上記のソース電流路を形成することにより、実施形態１と同様に、電気ヒューズＦが切断されているときには、ヒューズ状態判定信号出力端子（ＯＵＴ６１）から、ローレベルのヒューズ状態判定信号Ｓ２を出力する。また、半導体装置１Ｂでは、電気ヒューズＦが切断されていないときには、ヒューズ状態判定信号出力端子（ＯＵＴ６１）から、ハイレベルのヒューズ状態判定信号Ｓ２を出力する。
【０１５１】
続いて、電気ヒューズＦを切断する際の半導体装置１Ｂの動作を説明する。半導体装置１Ｂでは、図５中の時刻Ｔ１において、ヒューズ切断制御信号ＷＲのレベルがハイレベルになると、実施形態１と同様に、Ｎ型チャンネルトランジスタＭ２４のゲートに、ハイレベルの切断動作トリガ信号Ｓ８が入力される。これにより、Ｎ型チャンネルトランジスタＭ２４がオン状態になる。ハイレベルの切断動作トリガ信号Ｓ８は、後述するように、時刻Ｔ２に至るまで、Ｎ型チャンネルトランジスタＭ２４のゲートに入力される。
【０１５２】
Ｎ型チャンネルトランジスタＭ２４がオン状態になると、Ｎ型チャンネルトランジスタＭ２４のドレインに、電流Ｉ３が流入する。そこで、カレントミラー回路を構成するＰ型チャンネルトランジスタＭ２６から電流Ｉ３が出力される。
【０１５３】
電流Ｉ３によって、ノードＮ７の信号レベルが上昇する。インバータ２８は、ローレベルの信号を、レベルシフト回路４０に出力する。
【０１５４】
その後、レベルシフト回路４０は、ローレベルの増幅信号Ｓ１を、上記のＰ型チャンネルトランジスタＭ５１のゲートに出力する（図中の時刻Ｔ３参照。）。これにより、Ｐ型チャンネルトランジスタＭ５１はオン状態になる。このため、実施形態１と同様に、上記のソース電流路Ｌ１が形成される。そこで、ソース電流路Ｌ１によって、上記の切断電流Ｉ１が、電気ヒューズＦに流れる。
【０１５５】
なお、半導体装置１Ｂでは、実施形態１と同様に、前記インバータ３１Ａないし前記インバータ３１Ｄ及び前記ディレイ調整回路３２によって設定された遅延時間が経過した後に、上記の時刻Ｔ２では、ハイレベルの切断動作トリガ信号Ｓ８をＮ型チャンネルトランジスタＭ２４のゲートに入力することを停止する。
【０１５６】
半導体装置１Ｂでは、切断電流Ｉ１によって電気ヒューズＦが切断されると、実施形態１と同様に、図５に図示するように、ノードＮ３から出力される信号のレベルが低下する。これにより、Ｎ型チャンネルトランジスタＭ２４のゲートに入力される信号のレベルが低下する。
【０１５７】
Ｎ型チャンネルトランジスタＭ２４のゲートに入力される信号のレベルが低下することより、Ｎ型チャンネルトランジスタＭ２４のゲート電圧が、閾値電圧よりも低い電圧になると、Ｎ型チャンネルトランジスタＭ２４はオフ状態になる。
【０１５８】
Ｎ型チャンネルトランジスタＭ２４がオフ状態になると、ノードＮ７の信号レベルが低下する。インバータ２８は、レベルシフト回路４０に、ハイレベルの信号を出力する。
【０１５９】
そして、レベルシフト回路４０は、上記のＰ型チャンネルトランジスタＭ５１のゲートに、ハイレベルの増幅信号Ｓ１を出力する（図中の時刻Ｔ４参照。）。これにより、上述した読み出し動作の場合と同様に、上記のＰ型チャンネルトランジスタＭ５１がオフ状態になる。このため、ソース電流路Ｌ１が遮断される。
【０１６０】
時刻Ｔ５において、ヒューズ切断制御信号ＷＲのレベルがローレベルになると、Ｐ型チャンネルトランジスタＭ１３のゲートに、ローレベルの信号が入力される。これにより、電流生成回路１０のＰ型チャンネルトランジスタＭ１３がオン状態になる。このため、ノードＮ１の電位が上昇し、ノードＮ１の出力信号のレベルがハイレベルになる。
【０１６１】
ノードＮ１から出力されたハイレベルの信号は、電気ヒューズ切断検出回路２０Ｂが備えるＮ型チャンネルトランジスタＭ２１のゲートに入力される。これにより、Ｎ型チャンネルトランジスタＭ２１はオン状態になる。
【０１６２】
Ｎ型チャンネルトランジスタＭ２１がオン状態になると、ノードＮ３が接地される。そこで、図５に図示するように、ノードＮ３の出力信号のレベルがローレベルになる。
【０１６３】
＜実施形態３の効果＞
本実施形態の半導体装置１Ｂ及びその制御方法によれば、実施形態１の半導体装置１と同様に、エレクトロマイグレーションを防ぐことにより、切断状態の電気ヒューズＦが切断前の状態に復帰しようとするグローバックが生じることを防止することができる。
【０１６４】
＜実施形態４＞
実施形態４を、図６を参照しつつ説明する。ここでは、実施形態１ないし実施形態３と同一の構成は同一の符号を付し、その説明を省略する。図５は、実施形態４の半導体装置１Ｃの回路構成図である。半導体装置１Ｃは、複数の電気ヒューズＦ０〜ＦＭを備える例を示すものである。
【０１６５】
半導体装置１Ｃは、前記電流生成回路１０と、電気ヒューズ切断検出回路２０Ｃと、前記レベルシフト回路４０と、前記ヒューズ切断用電源５０と、前記ヒューズ状態判定用電源６０と、ゲート電圧制御回路８０とを備えている。
【０１６６】
電気ヒューズ切断検出回路２０Ｃは、Ｎ型チャンネルトランジスタＭ４０〜Ｍ４Ｍと、Ｎ型チャンネルトランジスタＭ７０〜Ｍ７Ｍと、ＮＡＮＤゲート回路ＮＡＮＤ０〜ＮＡＮＤＭと、インバータ９０〜９Ｍと、トランスファゲートＴ０〜ＴＭと、インバータ１０１〜１０３と、Ｎ型チャンネルトランジスタＭ２７、Ｍ２８と、Ｐ型チャンネルトランジスタＭ２９と、ＮＯＲゲート回路ＮＯＲ２とを備えている。
【０１６７】
Ｎ型チャンネルトランジスタＭ４０〜Ｍ４Ｍの各ゲートは、電流生成回路１０の出力端子（ＯＵＴ１１）にそれぞれ接続されている。Ｎ型チャンネルトランジスタＭ４０〜Ｍ４Ｍの各ソースは、グランドにそれぞれ接続されている。
【０１６８】
Ｎ型チャンネルトランジスタＭ７０〜Ｍ７Ｍの各ソースは、Ｎ型チャンネルトランジスタＭ４０〜Ｍ４Ｍの各ドレインにそれぞれ接続されている。
【０１６９】
ＮＡＮＤゲート回路ＮＡＮＤ０〜ＮＡＮＤＭの各第１入力端子は、電気ヒューズ切断検出回路２０Ｃの信号入力端子（ＩＮ４０）〜（ＩＮ４Ｍ）にそれぞれ接続されている。ＮＡＮＤゲート回路ＮＡＮＤ０〜ＮＡＮＤＭの各第２入力端子は、信号入力端子（ＩＮ２５）にそれぞれ接続されている。
【０１７０】
ＮＡＮＤゲート回路ＮＡＮＤ０〜ＮＡＮＤＭの各出力端子は、インバータ９０〜９Ｍの各入力にそれぞれ接続されている。加えて、ＮＡＮＤゲート回路ＮＡＮＤ０〜ＮＡＮＤＭの各出力端子は、トランスファゲートＴ０〜ＴＭを構成する各Ｐ型チャンネルトランジスタにそれぞれ接続されている。
【０１７１】
インバータ９０〜９Ｍの各出力は、トランスファゲートＴ０〜ＴＭを構成する各Ｎ型チャンネルトランジスタにそれぞれ接続されている。
【０１７２】
トランスファゲートＴ０〜ＴＭは、上記のＮ型チャンネルトランジスタＭ７０〜Ｍ７Ｍの各ドレインとＮ型チャンネルトランジスタＭ２８のゲートとの間にそれぞれ接続されている。
【０１７３】
Ｎ型チャンネルトランジスタＭ２７のドレインは、上記のＮ型チャンネルトランジスタＭ２８のゲートに接続されている。Ｎ型チャンネルトランジスタＭ２７のソースは、グランドに接続されている。
【０１７４】
インバータ１０１の入力は、上記の信号入力端子（ＩＮ２５）に接続されている。インバータ１０１の出力は、上記のＮ型チャンネルトランジスタＭ２７のゲートに接続されている。
【０１７５】
Ｎ型チャンネルトランジスタＭ２８のソースは、グランドに接続されている。Ｎ型チャンネルトランジスタＭ２８のドレインは、Ｐ型チャンネルトランジスタＭ２９のドレインに接続されている。Ｐ型チャンネルトランジスタＭ２９のゲートは、グランドに接続されている。Ｐ型チャンネルトランジスタＭ２９のソースは、電源電圧ＶＤＤ１に接続されている。
【０１７６】
ＮＯＲゲート回路ＮＯＲ２の第１入力端子は、Ｐ型チャンネルトランジスタＭ２９のドレインとＮ型チャンネルトランジスタＭ２８のドレインとの接続点（ノードＮ１１）に接続されている。
【０１７７】
インバータ１０２の入力は、上記の信号入力端子（ＩＮ２５）に接続されている。インバータ１０２の出力は、前記ＮＯＲゲート回路ＮＯＲ２の第２入力端子に接続されている。
【０１７８】
ＮＯＲゲート回路ＮＯＲ２の出力端子は、インバータ１０３の入力に接続されている。インバータ１０３の出力は、レベルシフト回路４０の入力に接続されている。
【０１７９】
ゲート電圧制御回路８０は、インバータ１１０〜１１Ｍと、ＮＡＮＤゲート回路ＮＡＮＤ１０〜ＮＡＮＤ１Ｍと、ＮＡＮＤゲート回路ＮＡＮＤ２０〜ＮＡＮＤ２Ｍと、インバータ１２０〜１２Ｍとを備えている。
【０１８０】
インバータ１１０〜１１Ｍの各入力は、ゲート電圧制御回路８０の信号入力端子（ＩＮ８０）〜（ＩＮ８Ｍ）にそれぞれ接続されている。
【０１８１】
ＮＡＮＤゲート回路ＮＡＮＤ１０〜ＮＡＮＤ１Ｍの各第１入力端子は、ゲート電圧制御回路８０の信号入力端子（ＩＮ８５）にそれぞれ接続されている。ＮＡＮＤゲート回路ＮＡＮＤ１０〜ＮＡＮＤ１Ｍの各第２入力端子は、上記のインバータ１１０〜１１Ｍの各出力にそれぞれ接続されている。
【０１８２】
ＮＡＮＤゲート回路ＮＡＮＤ２０〜ＮＡＮＤ２Ｍの各第１入力端子は、上記のＮＡＮＤゲート回路ＮＡＮＤ１０〜ＮＡＮＤ１Ｍの各出力端子にそれぞれ接続されている。ＮＡＮＤゲート回路ＮＡＮＤ２０〜ＮＡＮＤ２Ｍの各第２入力端子は、ゲート電圧制御回路８０の信号入力端子（ＩＮ９０）〜（ＩＮ９Ｍ）にそれぞれ接続されている。
【０１８３】
ＮＡＮＤゲート回路ＮＡＮＤ２０〜ＮＡＮＤ２Ｍの各出力は、インバータ１２０〜１２Ｍの各入力にそれぞれ接続されている。インバータ１２０〜１２Ｍの各出力は、上記の電気ヒューズ切断検出回路２０Ｃが備えるＮ型チャンネルトランジスタＭ７０〜Ｍ７Ｍの各ゲートにそれぞれ接続されている。
【０１８４】
次に、本実施形態の半導体装置１Ｃの動作を説明する。ここでは、実施形態１ないし実施形態３と同一の動作については、その説明を省略する。半導体装置１Ｃでは、電気ヒューズＦ０の状態を判定する読み出し動作の際には、以下に説明するように動作する。
【０１８５】
電気ヒューズ切断検出回路２０Ｃにおいては、信号入力端子（ＩＮ２５）を通じ、ローレベルのヒューズ切断制御信号ＷＲが入力される。ローレベルのヒューズ切断制御信号ＷＲは、インバータ１０１によって反転し、ハイレベルの信号になる。
【０１８６】
ハイレベルの信号は、Ｎ型チャンネルトランジスタＭ２７のゲートに入力される。これにより、Ｎ型チャンネルトランジスタＭ２７はオン状態になる。Ｎ型チャンネルトランジスタＭ２７がオン状態になると、Ｎ型チャンネルトランジスタＭ２８のゲート電圧が、低レベル電圧に固定される。このとき、Ｐ型チャンネルトランジスタＭ２９はオン状態である。そこで、ハイレベルの信号が、ＮＯＲゲート回路ＮＯＲ２の第１入力端子に入力される。
【０１８７】
上記のローレベルのヒューズ切断制御信号ＷＲは、インバータ１０２によっても反転し、ハイレベルの信号になる。ハイレベルの信号は、ＮＯＲゲート回路ＮＯＲ２の第２入力端子に入力される。
【０１８８】
ＮＯＲゲート回路ＮＯＲ２の第１入力端子にハイレベルの信号が入力されると共に、ＮＯＲゲート回路ＮＯＲ２の第２入力端子にハイレベルの信号が入力されると、ＮＯＲゲート回路ＮＯＲ２は、ローレベルの信号を出力する。
【０１８９】
ローレベルの信号は、インバータ１０３によって反転し、ハイレベルの信号になる。そこで、実施形態１及び実施形態３と同様に、Ｐ型チャンネルトランジスタＭ５１はオフ状態になる。このため、ヒューズ切断用電源５０から各電気ヒューズＦ０〜ＦＭにそれぞれ通じる各ソース電流路が形成されることがない。
【０１９０】
なお、電気ヒューズＦ０の状態を判定する場合には、電気ヒューズ切断検出回路２０Ｃの信号入力端子（ＩＮ４０）通じ、ＮＡＮＤゲート回路ＮＡＮＤ０の第１入力端子に、ハイレベルの第１ヒューズ選択信号ｂ０が入力される。ＮＡＮＤゲート回路ＮＡＮＤ０の第２入力端子には、上記の信号入力端子（ＩＮ２５）を通じ、ローレベルのヒューズ切断制御信号ＷＲが入力されている。
【０１９１】
ＮＡＮＤゲート回路ＮＡＮＤ０の第１入力端子にハイレベルの第１ヒューズ選択信号ｂ０が入力されると共に、ＮＡＮＤゲート回路ＮＡＮＤ０の第２入力端子にローレベルのヒューズ切断制御信号ＷＲが入力されると、ＮＡＮＤゲート回路ＮＡＮＤ０は、トランスファゲートＴ０を構成するＰ型チャンネルトランジスタのゲートにハイレベルの信号を出力する。
【０１９２】
ＮＡＮＤゲート回路ＮＡＮＤ０によって出力されたハイレベルの信号は、インバータ９０によって反転し、ローレベルの信号になる。ローレベルの信号は、トランスファゲートＴ０を構成するＮ型チャンネルトランジスタのゲートに入力される。
【０１９３】
トランスファゲートＴ０を構成するＰ型チャンネルトランジスタのゲートにハイレベルの信号が入力されると共に、トランスファゲートＴ０を構成するＮ型チャンネルトランジスタのゲートにローレベルの信号が入力されると、トランスファゲートＴ０は非導通になる。
【０１９４】
一方、ゲート電圧制御回路８０においては、信号入力端子（ＩＮ８５）を通じ、ローレベルのヒューズ切断制御信号ＷＲが入力される。ローレベルのヒューズ切断制御信号ＷＲがＮＡＮＤゲート回路ＮＡＮＤ１０の第１入力端子に入力されると、ＮＡＮＤゲート回路ＮＡＮＤ１０は、ＮＡＮＤゲート回路ＮＡＮＤ２０の第１入力端子にハイレベルの信号を出力する。
【０１９５】
このとき、ＮＡＮＤゲート回路ＮＡＮＤ２０の第２入力端子には、上記の信号入力端子（ＩＮ９０）を通じ、ハイレベルの第１ヒューズ選択信号ｂ０が入力される。ＮＡＮＤゲート回路ＮＡＮＤ２０の第１入力端子にハイレベルの信号が入力されると共に、ＮＡＮＤゲート回路ＮＡＮＤ２０の第２入力端子にハイレベルの第１ヒューズ選択信号ｂ０が入力されると、ＮＡＮＤゲート回路ＮＡＮＤ２０は、ローレベルの信号を出力する。
【０１９６】
ローレベルの信号は、インバータ１２０によって反転し、ハイレベルの信号になる。ハイレベルの信号は、上記の電気ヒューズ切断検出回路２０Ｃが備えるＮ型チャンネルトランジスタＭ７０のゲートに入力される。これにより、Ｎ型チャンネルトランジスタＭ７０のゲート電圧が高レベル電圧に固定される。このため、Ｎ型チャンネルトランジスタＭ７０がオン状態になる。
【０１９７】
半導体装置１Ｃでは、実施形態１で説明した場合と同様に、ヒューズ状態判定用電源６０のＰ型チャンネルトランジスタＭ６１及び電気ヒューズ切断検出回路２０ＣのＮ型チャンネルトランジスタＭ４０が、それぞれオン状態になる。そこで、ヒューズ状態判定用電源６０から電気ヒューズＦ０及び各Ｎ型チャンネルトランジスタＭ７０、Ｍ４０を通じてグランドに至るソース電流路が形成される。
【０１９８】
半導体装置１Ｃでは、上記のソース電流路を形成することにより、ヒューズ状態判定用電源６０のヒューズ状態判定信号出力端子（ＯＵＴ６１）から、ヒューズ状態判定信号Ｓ２を出力する。
【０１９９】
半導体装置１Ｃでは、実施形態３と同様に、実施形態１と同様に、電気ヒューズＦ０が切断されているときには、ヒューズ状態判定信号出力端子（ＯＵＴ６１）から、ローレベルのヒューズ状態判定信号Ｓ２を出力する。また、半導体装置１Ｃでは、電気ヒューズＦ０が切断されていないときには、ヒューズ状態判定信号出力端子（ＯＵＴ６１）から、ハイレベルのヒューズ状態判定信号Ｓ２を出力する。
【０２００】
半導体装置１Ｃでは、図中の第１ヒューズ選択信号ｂ１〜ｂｍのレベルをそれぞれハイレベルにすることにより、上記のような第１ヒューズ選択信号ｂ０をハイレベルに設定した場合と同様に、各電気ヒューズＦ１〜ＦＭの状態（切断状態、導通状態）をそれぞれ判定することができる。
【０２０１】
続いて、電気ヒューズＦ１を切断する際の半導体装置１Ｃの動作を説明する。電気ヒューズＦ１を切断する動作の際には、上記の信号入力端子（ＩＮ２５）を通じ、ハイレベルのヒューズ切断制御信号ＷＲが入力される。
【０２０２】
ハイレベルのヒューズ切断制御信号ＷＲは、インバータ１０１によって反転し、ローレベルの信号になる。ローレベルの信号は、Ｎ型チャンネルトランジスタＭ２７のゲートに入力される。これにより、Ｎ型チャンネルトランジスタＭ２７はオフ状態になる。
【０２０３】
ここで、切断動作トリガ信号生成回路３０により、Ｎ型チャンネルトランジスタＭ２８のゲート電圧が高レベル電圧になる。そこで、Ｎ型チャンネルトランジスタＭ２８がオン状態になる。これにより、ローレベルの信号が、ＮＯＲゲート回路ＮＯＲ２の第１入力端子に入力される。
【０２０４】
上記のハイレベルのヒューズ切断制御信号ＷＲは、インバータ１０２によっても反転し、ローレベルの信号になる。ローレベルの信号は、ＮＯＲゲート回路ＮＯＲ２の第２入力端子に入力される。
【０２０５】
ＮＯＲゲート回路ＮＯＲ２の第１入力端子にローレベルの信号が入力されると共に、ＮＯＲゲート回路ＮＯＲ２の第２入力端子にローレベルの信号が入力されると、ＮＯＲゲート回路ＮＯＲ２は、ハイレベルの信号を出力する。
【０２０６】
ハイレベルの信号は、インバータ１０３によって反転し、ローレベルの信号になる。そこで、実施形態１及び実施形態３と同様に、Ｐ型チャンネルトランジスタＭ５１はオン状態になる。
【０２０７】
なお、ヒューズ状態判定用電源６０では、前記信号入力端子（ＩＮ６１）を通じ、Ｐ型チャンネルトランジスタＭ６１のゲートに、ハイレベルのヒューズ切断制御信号ＷＲが入力される。これにより、Ｐ型チャンネルトランジスタＭ６１は、オフ状態になる。
【０２０８】
電気ヒューズ切断検出回路２０Ｃでは、ＮＡＮＤゲート回路ＮＡＮＤ１の第１入力端子にハイレベルの第１ヒューズ選択信号ｂ１が入力されると共に、ＮＡＮＤゲート回路ＮＡＮＤ１の第２入力端子にハイレベルのヒューズ切断制御信号ＷＲが入力される。これにより、ＮＡＮＤゲート回路ＮＡＮＤ１は、トランスファゲートＴ１を構成するＰ型チャンネルトランジスタのゲートにローレベルの信号を出力する。
【０２０９】
ＮＡＮＤゲート回路ＮＡＮＤ１によって出力されたローレベルの信号は、インバータ９１によって反転し、ハイレベルの信号になる。ハイレベルの信号は、トランスファゲートＴ１を構成するＮ型チャンネルトランジスタのゲートに入力される。
【０２１０】
トランスファゲートＴ１を構成するＰ型チャンネルトランジスタのゲートにローレベルの信号が入力されると共に、トランスファゲートＴ１を構成するＮ型チャンネルトランジスタのゲートにハイレベルの信号が入力されると、トランスファゲートＴ１は導通する。
【０２１１】
一方、ゲート電圧制御回路８０においては、信号入力端子（ＩＮ８５）を通じ、ハイレベルのヒューズ切断制御信号ＷＲが入力される。ハイレベルのヒューズ切断制御信号ＷＲは、ＮＡＮＤゲート回路ＮＡＮＤ１１の第１入力端子に入力される。
【０２１２】
上記の信号入力端子（ＩＮ８１）を通じ、ハイレベルの第２ヒューズ選択信号ｂｗ１が、インバータ１１１に入力される。ハイレベルの第２ヒューズ選択信号ｂｗ１は、インバータ１１１によって反転し、ローレベルの信号になる。ローレベルの信号は、ＮＡＮＤゲート回路ＮＡＮＤ１１の第２入力端子に入力される。これにより、ＮＡＮＤゲート回路ＮＡＮＤ１１は、ＮＡＮＤゲート回路ＮＡＮＤ２１の第１入力端子にハイレベルの信号を出力する。
【０２１３】
このとき、ＮＡＮＤゲート回路ＮＡＮＤ２１の第２入力端子には、上記の信号入力端子（ＩＮ９１）を通じ、ハイレベルの第１ヒューズ選択信号ｂ１が入力される。ＮＡＮＤゲート回路ＮＡＮＤ２１の第１入力端子にハイレベルの信号が入力されると共に、ＮＡＮＤゲート回路ＮＡＮＤ２１の第２入力端子にハイレベルの第１ヒューズ選択信号ｂ１が入力されると、ＮＡＮＤゲート回路ＮＡＮＤ２１は、ローレベルの信号を出力する。
【０２１４】
ローレベルの信号は、インバータ１２１によって反転し、ハイレベルの信号になる。ハイレベルの信号は、上記の電気ヒューズ切断検出回路２０Ｃが備えるＮ型チャンネルトランジスタＭ７１のゲートに入力される。これにより、Ｎ型チャンネルトランジスタＭ７１のゲート電圧が高レベル電圧に固定される。このため、Ｎ型チャンネルトランジスタＭ７１がオン状態になる。
【０２１５】
半導体装置１Ｃでは、実施形態１で説明した場合と同様に、電流生成回路１０の出力端子（ＯＵＴ１１）を通じ、電流生成回路１０が備える定電流源１１の出力電流ＩＷに応じたレベルの信号が出力される。このレベルの信号は、Ｎ型チャンネルトランジスタＭ４１のゲートに入力される。そこで、Ｎ型チャンネルトランジスタＭ４１がオン状態になる。
【０２１６】
半導体装置１Ｃでは、ヒューズ切断用電源５０のＰ型チャンネルトランジスタＭ５１、電気ヒューズ切断検出回路２０ＣのＮ型チャンネルトランジスタＭ７１、Ｍ４１が、それぞれオン状態になる。これにより、ヒューズ切断用電源５０から電気ヒューズＦ１及びＮ型チャンネルトランジスタＭ７１、Ｍ４１を通じてグランドに至るソース電流路Ｌ３が形成される。
【０２１７】
ソース電流路Ｌ３を流れる切断電流Ｉ３は、電気ヒューズＦ１を切断する。切断電流Ｉ３によって電気ヒューズＦ１が切断されると、実施形態１及び実施形態３と同様に、ノードＮ３Ｂ（図６参照。）から出力される信号のレベルが低下する。これにより、Ｎ型チャンネルトランジスタＭ２８のゲートに入力される信号のレベルが低下する。
【０２１８】
Ｎ型チャンネルトランジスタＭ２８のゲートに入力される信号のレベルが低下することより、Ｎ型チャンネルトランジスタＭ２８のゲート電圧が、閾値よりも低レベル電圧になると、Ｎ型チャンネルトランジスタＭ２８はオフ状態になる。これにより、ＮＯＲゲート回路ＮＯＲ２の第１入力端子に、ハイレベルの信号が入力される。
【０２１９】
このとき、ＮＯＲゲート回路ＮＯＲ２の第２入力端子には、ローレベルの信号が入力されている。そこで、ＮＯＲゲート回路ＮＯＲ２は、ローレベルの信号を出力する。
【０２２０】
その後、実施形態１及び実施形態３と同様に、レベルシフト回路４０は、上記のＰ型チャンネルトランジスタＭ５１のゲートに、ハイレベルの増幅信号Ｓ１を出力する。これにより、上述した読み出し動作の場合と同様に、上記のＰ型チャンネルトランジスタＭ５１がオフ状態になる。このため、ソース電流路Ｌ３が遮断される。
【０２２１】
図６に図示するように、増幅信号出力端子を通じ、上記の増幅信号Ｓ１が半導体装置１Ｃの外部に出力されるようにしてもよい。
【０２２２】
半導体装置１Ｃでは、ハイレベルの各第１ヒューズ選択信号ｂ０、ｂ２〜ｂｍ（図６参照。）及びハイレベルの各第２ヒューズ選択信号ｂｗ０、ｂｗ２〜ｂｗｍ（図６参照。）を用いることにより、電気ヒューズＦ１を切断する場合と同様に、各電気ヒューズＦ０、Ｆ２〜ＦＭをそれぞれ切断することができる。
【０２２３】
本実施形態では、ヒューズ切断制御信号ＷＲの１周期ごとに、第１ヒューズ選択信号ｂ０から第１ヒューズ選択信号ｂｍに至るまで、第１ヒューズ選択信号ｂ０〜ｂｍを、順次繰り返して生成している。図中の符号Ｎ３Ａ、Ｎ３Ｍはノードを示す。
【０２２４】
＜実施形態４の効果＞
本実施形態の半導体装置１Ｃ及びその制御方法によれば、実施形態１の半導体装置１及び実施形態３の半導体装置１Ｂと同様に、エレクトロマイグレーションを防ぐことにより、切断状態の各電気ヒューズＦ０〜ＦＭが切断前の状態にそれぞれ復帰しようとするグローバックが生じることを防止することができる。
【０２２５】
本発明は、上述した実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において構成の一部を適宜変更して実施することができる。例えば、上述した実施形態３の半導体装置１Ｂは、電気ヒューズ切断検出回路２０Ｂが備えるカレントミラー回路（Ｐ型チャンネルトランジスタＭ２５及びＰ型チャンネルトランジスタＭ２６）、抵抗Ｒ２及びインバータ２８に代えて、図７に図示するように、Ｐ型チャンネルトランジスタＭ２５Ａと、インバータ１３０、１３１とを備えるものであってもよい。
また、上述した実施形態４の半導体装置１Ｃでは、出力端子（ＯＵＴ１１）から出力される信号を、各Ｎ型チャンネルトランジスタＭ４０〜Ｍ４Ｍ毎に、選択することができるようにしてもよい。その際には、Ｎ型チャンネルトランジスタＭ７０〜Ｍ７Ｍは、不要である。
【０２２６】
また、上述した実施形態１ないし実施形態４とは異なり、電流生成回路の電源電圧の値とヒューズ切断用電源の電源電圧の値とを共通にすることにより、半導体装置が、レベルシフト回路を設けないものであってもよい。
【０２２７】
実施形態１、３、４の定電流源１１に代えて、各実施形態の半導体装置が、図８に図示する電流生成回路１０Ｃを備えるものであってもよい。図示の電流生成回路１０Ｃでは、ヒューズ切断制御信号ＷＲのレベルがハイレベルの場合には、可変抵抗ＲＷを用いることにより、Ｐ型チャンネルトランジスタＭ１３のドレインから出力される電流ＩＷ２を変化させることができる。
【０２２８】
例えば、調整つまみ等により、半導体装置の外部から、上記の可変抵抗ＲＷの値を変化させることができるようにしてもよい。図８中の符号Ｍ１８及びＭ１９はＰ型チャンネルトランジスタ、符号１４Ａはトランスファゲート、符号１４０はインバータである。
【０２２９】
背景技術における課題を解決するための手段を、以下に列記する。
（付記１）  電気ヒューズの導通状態もしくは切断状態のいずれかを検出する読み出し動作と、前記電気ヒューズを切断する切断動作とを行う半導体装置において、
前記切断動作の際に前記電気ヒューズに流れるヒューズ切断電流の上限値を、前記読み出し動作の際に前記電気ヒューズに流れる読み出し電流の値よりも大きい一定値を超過しない値に調整する電流調整部を備えることを特徴とする半導体装置。
（付記２）  前記電気ヒューズが切断状態にあることを検出するヒューズ切断検出部と、
前記ヒューズ切断検出部によって前記切断状態を検出した場合には、前記ヒューズ切断電流の電流経路を遮断するヒューズ切断電流経路遮断部と、
を備えることを特徴とする付記１に記載の半導体装置。
（付記３）  前記電流調整部は、
前記読み出し動作の際に、前記読み出し電流の値を設定する読み出し電流設定部と、
前記切断動作の際に、前記ヒューズ切断電流の上限値を、前記一定値を超過しない値に設定するヒューズ切断電流設定部と、
前記読み出し動作もしくは前記切断動作のいずれかを設定する動作設定信号に応じ、前記読み出し電流設定部もしくは前記ヒューズ切断電流設定部の内のいずれかを選択する電流設定選択部と、
を備えることを特徴とする付記１に記載の半導体装置。
（付記４）  前記読み出し電流設定部は、前記読み出し電流を出力する第１定電流出力回路を備え、前記ヒューズ切断電流設定部は、前記ヒューズ切断電流を出力する第２定電流回路を備えることを特徴とする付記３に記載の半導体装置。
（付記５）  前記ヒューズ切断検出部は、前記電気ヒューズと前記電流調整部との共通ノードの電圧レベルの変化に応じ、前記切断状態を検出することを特徴とする付記２に記載の半導体装置。
（付記６）  前記ヒューズ切断検出部は、前記共通ノードの電圧レベルを、前記電気ヒューズが導通状態もしくは切断状態のいずれであるかを判別する判別電圧の電圧レベルと比較する比較部を備えることを特徴とする付記５に記載の半導体装置。
（付記７）  前記ヒューズ切断電流経路遮断部は、前記ヒューズ切断電流の電流経路に配置され、前記比較部の比較結果に基づいて前記切断状態を検出した場合には開放状態に制御されるスイッチング部を備えることを特徴とする付記２又は付記６に記載の半導体装置。
（付記８）  電気ヒューズの導通状態もしくは切断状態のいずれかを検出する読み出し動作と、前記電気ヒューズを切断する切断動作とを行う半導体装置の制御方法において、
前記切断動作の際に前記電気ヒューズに流れるヒューズ切断電流の値を調整する電流調整部によって、前記ヒューズ切断電流の上限値を、前記読み出し動作の際に前記電気ヒューズに流れる読み出し電流の値よりも大きい一定値を超過しない値に調整する電流調整ステップを備えることを特徴とする半導体装置の制御方法。
（付記９）  前記電気ヒューズが切断状態にあることを検出するヒューズ切断検出ステップと、
前記ヒューズ切断検出ステップによって前記切断状態を検出した場合には、前記ヒューズ切断電流の電流経路を遮断するヒューズ切断電流経路遮断ステップと、
を備えることを特徴とする付記８に記載の半導体装置の制御方法。
（付記１０）  前記電流調整ステップは、
前記読み出し動作の際に、前記読み出し電流の値を設定する読み出し電流設定ステップと、
前記切断動作の際に、前記ヒューズ切断電流の上限値を、前記一定値を超過しない値に設定するヒューズ切断電流設定ステップと、
前記読み出し動作もしくは前記切断動作のいずれかを設定する動作設定信号に応じ、前記読み出し電流設定ステップもしくは前記ヒューズ切断電流設定ステップの内のいずれかを選択するステップと、
を備えることを特徴とする付記８に記載の半導体装置の制御方法。
（付記１１）  前記読み出し電流設定ステップは、第１定電流出力回路によって前記読み出し電流を出力し、前記ヒューズ切断電流設定ステップは、第２定電流回路によって前記ヒューズ切断電流を出力することを特徴とする付記１０に記載の半導体装置の制御方法。
（付記１２）  前記ヒューズ切断検出ステップは、前記電気ヒューズと前記電流調整部との共通ノードの電圧レベルの変化に応じ、前記切断状態を検出することを特徴とする付記９に記載の半導体装置の制御方法。
（付記１３）  前記ヒューズ切断検出ステップは、前記共通ノードの電圧レベルを、前記電気ヒューズが導通状態もしくは切断状態のいずれであるかを判別する判別電圧の電圧レベルと比較する比較ステップを備えることを特徴とする付記１２に記載の半導体装置の制御方法。
（付記１４）  前記ヒューズ切断電流経路遮断ステップは、前記比較ステップの比較結果に基づいて前記切断状態を検出した場合には、前記ヒューズ切断電流の電流経路に配置されたスイッチング部を開放状態に制御することを特徴とする付記９又は付記１３に記載の半導体装置の制御方法。
【図面の簡単な説明】
【０２３０】
【図１】実施形態１の半導体装置の回路構成図である。
【図２】実施形態１の半導体装置が備える切断動作トリガ信号生成回路の回路構成図である。
【図３】実施形態２の半導体装置の回路構成図である。
【図４】実施形態３の半導体装置の回路構成図である。
【図５】実施形態３の半導体装置の動作を説明するタイムチャートである。
【図６】実施形態４の半導体装置の回路構成図である。
【図７】電気ヒューズ切断検出回路の変形例を示す回路構成図である。
【図８】電流生成回路の変形例を示す回路構成図である。
【符号の説明】
【０２３１】
１          半導体装置
１０        電流生成回路
１１、１５  定電流源
２０        電気ヒューズ切断検出回路
４０        レベルシフト回路
ＣＯＭＰ    比較器
Ｆ          電気ヒューズ
Ｌ１〜Ｌ３  ソース電流路
Ｉ１、Ｉ３  切断電流
Ｍ５１      Ｐ型チャンネルトランジスタ
Ｎ３、Ｎ５  ノード
ＷＲ        ヒューズ切断制御信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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