(57)【要約】【課題】リセット回路の回路規模を小さくする。【解決手段】電源電圧の電圧レベルに応じて、電源電圧を用いる回路に対してリセット指示又はリセット解除を示すリセット信号を出力するリセット回路であって、電源電圧が所定の第１閾値レベルより高いかどうかを検出する電圧検出回路と、電圧検出回路の検出結果に基づいて、電源電圧が第１閾値レベルより高い場合にキャパシタを充電し、電源電圧が第１閾値レベルより低い場合にキャパシタを放電する充放電回路と、キャパシタの電圧が所定の第２閾値レベルより低い場合、リセット指示を示す一方の論理レベルにリセット信号を変化させ、キャパシタの電圧が第２閾値レベルより高い場合、リセット解除を示す他方の論理レベルにリセット信号を変化させるＭＯＳインバータ回路とを備える。【選択図】図１
2009044434.tif 000002
【特許請求の範囲】
【請求項１】
電源電圧の電圧レベルに応じて、前記電源電圧により駆動される回路に対してリセット指示又はリセット解除を示すリセット信号を出力するリセット回路であって、
前記電源電圧が所定の第１閾値レベルより高いかどうかを検出する電圧検出回路と、
前記電圧検出回路の検出結果に基づいて、前記電源電圧が前記第１閾値レベルより高い場合にキャパシタを充電し、前記電源電圧が前記第１閾値レベルより低い場合に前記キャパシタを放電する充放電回路と、
前記キャパシタの電圧が所定の第２閾値レベルより低い場合、リセット指示を示す一方の論理レベルに前記リセット信号を変化させ、前記キャパシタの電圧が前記第２閾値レベルより高い場合、リセット解除を示す他方の論理レベルに前記リセット信号を変化させるＭＯＳインバータ回路と、
を備えることを特徴とするリセット回路。
【請求項２】
請求項１に記載のリセット回路であって、
前記充放電回路は、
入力電極が電源側に接続され、出力電極が、一端が前記キャパシタの一端と接続される抵抗の他端と接続され、前記電圧検出回路の検出結果に基づいて、前記電源電圧が前記第１閾値レベルより高い場合にオンとなる第１ＭＯＳトランジスタと、
入力電極が前記キャパシタの一端と接続され、前記出力電極が接地側に接続され、前記電圧検出回路の検出結果に基づいて、前記電源電圧が前記第１閾値レベルより低い場合にオンとなる第２ＭＯＳトランジスタと、
を含んで構成されることを特徴とするリセット回路。
【請求項３】
請求項２に記載のリセット回路であって、
前記ＭＯＳインバータ回路は前記第１ＭＯＳトランジスタと同一の電源により駆動されるＣＭＯＳインバータ回路であること、
を特徴とするリセット回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、リセット回路に関する。
【背景技術】
【０００２】
レギュレータで生成された電源電圧を用いてマイコン等の回路を駆動する場合、電源電圧の電圧レベルに応じてマイコン等の回路に対してリセット指示やリセット解除を行うために、リセット回路を用いることが一般的である（例えば、特許文献１）。
【０００３】
図４は、一般的なリセット回路の構成例を示す図である。リセット回路１００は、レギュレータ１１０で生成される電源電圧Ｖdrvにより駆動されるマイコン１２０に対して、電源電圧Ｖdrvの電圧レベルに応じて、リセット指示又はリセット解除を示すリセット信号ＲＥＳＥＴを出力する回路である。
【０００４】
例えば、電源が投入されてレギュレータ１１０が動作を開始すると、電源電圧Ｖdrvが上昇しはじめる。電源電圧Ｖdrvを抵抗Ｒ１１，Ｒ１２で分圧した電圧が、電源１３２から出力される基準電圧Ｖref1より低い間、コンパレータ１３０の出力信号はＨレベルとなっている。コンパレータ１３０の出力信号がＨレベルの場合、ＮＰＮトランジスタＱ１１がオンとなり、ＮＰＮトランジスタＱ１２、ＰＮＰトランジスタＱ１３，Ｑ１４，抵抗Ｒ１３によって生成される定電流Ｉは、Ｑ１１に流れ込み、キャパシタＣ１１は充電されない。そのため、コンパレータ１３１から出力されるリセット信号ＲＥＳＥＴは、リセット指示を示すＨレベルとなっており、マイコン１２０はリセット状態が保たれる。
【０００５】
その後、電源電圧Ｖdrvが基準電圧Ｖref1に応じた所定レベルまで達すると、コンパレータ１３０の出力信号がＬレベルとなり、ＮＰＮトランジスタＱ１１がオフとなる。これにより、キャパシタＣ１１が定電流Ｉによって充電されはじめ、キャパシタＣ１１の電圧が電源１３３から出力される基準電圧Ｖref2に達すると、コンパレータ１３１から出力されるリセット信号ＲＥＳＥＴが、リセット解除を示すＬレベルに変化し、マイコン１２０のリセットが解除される。なお、電源電圧Ｖdrvが基準電圧Ｖref1に応じた所定レベルまで達した後すぐにリセットを解除することとすると、ノイズによってマイコン１２０のリセットが不正に解除される可能性がある。そのため、リセット回路１００では、電源電圧Ｖdrvが基準電圧Ｖref1に応じた所定レベルまで達した後すぐにリセット信号ＲＥＳＥＴを変化させるのではなく、キャパシタＣ１１の電圧が基準電圧Ｖref2に達するまでの遅延時間を設けている。
【０００６】
また、リセットが解除された後、電源電圧Ｖdrvが何らかの影響により基準電圧Ｖref1に応じた所定レベルより低くなる場合がある。この場合、コンパレータ１３０の出力信号がＨレベルとなり、ＮＰＮトランジスタＱ１１がオンとなる。そして、ＮＰＮトランジスタＱ１１がオンとなることによってキャパシタＣ１１が放電され、コンパレータ１３１から出力されるリセット信号がＨレベルに変化し、マイコン１２０がリセットされる。
【特許文献１】特開平６−２９８０７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
このように、リセット回路１００では、遅延時間を設けるために、ＮＰＮトランジスタＱ１１，Ｑ１２、ＰＮＰトランジスタＱ１３，Ｑ１４、抵抗Ｒ１３によって定電流が生成され、１０素子程度で構成されるコンパレータ１３１によって電圧判定が行われている。つまり、リセット回路１００では、遅延時間を設けるために必要な素子数が多く、コスト増加を招く要因となっていた。  
本発明は上記課題を鑑みてなされたものであり、回路規模の小さいリセット回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するため、本発明のリセット回路は、電源電圧の電圧レベルに応じて、前記電源電圧により駆動される回路に対してリセット指示又はリセット解除を示すリセット信号を出力するリセット回路であって、前記電源電圧が所定の第１閾値レベルより高いかどうかを検出する電圧検出回路と、前記電圧検出回路の検出結果に基づいて、前記電源電圧が前記第１閾値レベルより高い場合にキャパシタを充電し、前記電源電圧が前記第１閾値レベルより低い場合に前記キャパシタを放電する充放電回路と、前記キャパシタの電圧が所定の第２閾値レベルより低い場合、リセット指示を示す一方の論理レベルに前記リセット信号を変化させ、前記キャパシタの電圧が前記第２閾値レベルより高い場合、リセット解除を示す他方の論理レベルに前記リセット信号を変化させるＭＯＳインバータ回路とを備えることとする。
【発明の効果】
【０００９】
回路規模の小さいリセット回路を提供することができる。
【発明を実施するための最良の形態】
【００１０】
図１は、本発明の一実施形態であるリセット回路の構成を示す図である。リセット回路１０は、レギュレータ１１によって生成される電源電圧Ｖdrvの電圧レベルに応じて、マイコン１２に対してリセット指示又はリセット解除を示すリセット信号ＲＥＳＥＴを出力する回路である。例えば、リセット信号ＲＥＳＥＴは、電源電圧Ｖdrvが所定レベルより低い場合、マイコン１２をリセット状態とするレベルとなり、電源電圧Ｖdrvが所定レベルより高い場合、マイコン１２のリセットを解除するレベルとなる。
【００１１】
レギュレータ１１は、マイコン１２等を駆動するための電源電圧Ｖdrvを生成する回路である。例えば、電源が投入された後にレギュレータ１１が動作を開始することにより、電源電圧Ｖdrvが目的レベル（例えば３．３Ｖ程度）まで上昇していく。
【００１２】
マイコン１２は、レギュレータ１１によって生成される電源電圧Ｖdrvにより駆動される回路であり、リセット回路１０から出力されるリセット信号に応じて、電源電圧Ｖdrvが所定レベル（例えば３．１Ｖ程度）より低い場合にはリセットされ、電源電圧Ｖdrvが所定レベルより高い場合にはリセットが解除される。
【００１３】
リセット回路１０は、コンパレータ２０、電源２１、抵抗Ｒ１〜Ｒ３、ＰチャネルＭＯＳＦＥＴＱ１，Ｑ２、ＮチャネルＭＯＳＦＥＴＱ３，Ｑ４、及びキャパシタＣ１を含んで構成されている。なお、リセット回路１０を集積化する場合、例えば、抵抗Ｒ１〜Ｒ３やキャパシタＣ１を集積回路の外付け部品とすることも可能である。
【００１４】
コンパレータ２０（電圧検出回路）は、レギュレータ１１から出力される電源電圧Ｖdrvが抵抗Ｒ１，Ｒ２で分圧された電圧と、電源２１から出力される基準電圧Ｖrefとを比較する。本実施形態では、電源電圧Ｖdrvを分圧した電圧が基準電圧Ｖrefより低い場合、コンパレータ２０の出力信号がＨレベルとなり、電源電圧Ｖdrvを分圧した電圧が基準電圧Ｖrefより高い場合、コンパレータ２０の出力信号がＬレベルとなる。すなわち、コンパレータ２０の出力信号は、電源電圧Ｖdrvが所定レベル（第１閾値レベル）より高いかどうかを示すものとなる。
【００１５】
ＰチャネルＭＯＳトランジスタＱ１（第１ＭＯＳトランジスタ）は、ソース（入力電極）に電圧Ｖccが印加され、ドレイン（出力電極）が抵抗Ｒ３の一端と接続され、ゲートにコンパレータ２０の出力信号が入力されている。ＮチャネルＭＯＳトランジスタＱ３（第２ＭＯＳトランジスタ）は、ドレイン（入力電極）が抵抗Ｒ３の他端と接続され、ソース（出力電極）が接地され、ゲートにコンパレータ２０の出力信号が入力されている。そして、キャパシタＣ１は、一端が、抵抗Ｒ３の他端及びＮチャネルＭＯＳトランジスタＱ３のドレインと接続され、他端が接地されている。したがって、コンパレータ２０の出力信号がＨレベルの場合、ＰチャネルＭＯＳトランジスタＱ１がオフ、ＮチャネルＭＯＳトランジスタＱ３がオンとなり、キャパシタＣ１は放電される。また、コンパレータ２０の出力信号がＬレベルの場合、ＰチャネルＭＯＳトランジスタＱ１がオン、ＮチャネルＭＯＳトランジスタＱ３がオフとなり、キャパシタＣ１が充電される。なお、ＰチャネルＭＯＳトランジスタＱ１及びＮチャネルＭＯＳトランジスタＱ３が、本発明の充放電回路に相当する。
【００１６】
ＰチャネルＭＯＳトランジスタＱ２は、ソースに電圧Ｖccが印加され、ドレインがＮチャネルＭＯＳトランジスタＱ４のドレインと接続され、ゲートにキャパシタＣ１の電圧Ｖcが印加されている。ＮチャネルＭＯＳトランジスタＱ４は、ドレインがＰチャネルＭＯＳトランジスタＱ２のドレインと接続され、ソースが接地され、ゲートにキャパシタＣ１の電圧Ｖcが印加されている。そして、ＰチャネルＭＯＳトランジスタＱ２及びＮチャネルＭＯＳトランジスタＱ４の接続点から出力される信号が、リセット信号ＲＥＳＥＴとなっている。つまり、ＰチャネルＭＯＳトランジスタＱ２及びＮチャネルＭＯＳトランジスタＱ４は、電圧Ｖccが電源として用いられ、キャパシタＣ１の電圧Ｖcの電圧レベルに応じてリセット信号ＲＥＳＥＴの信号レベルを変化させるＭＯＳインバータ回路（ＣＭＯＳインバータ回路）を構成している。
【００１７】
なお、本実施形態では、ＰチャネルＭＯＳトランジスタＱ２のソースに電圧Ｖccが印加され、ＮチャネルＭＯＳトランジスタＱ４のソースが接地されているため、ＰチャネルＭＯＳトランジスタＱ２及びＮチャネルＭＯＳトランジスタＱ４によるＭＯＳインバータ回路の閾値電圧（第２閾値レベル）は、Ｖcc／２となる。したがって、キャパシタＣ１の電圧ＶcがＶcc／２より低い場合は、ＰチャネルＭＯＳトランジスタＱ２がオン、ＮチャネルＭＯＳトランジスタＱ４がオフとなり、リセット信号ＲＥＳＥＴはＨレベルとなる。また、キャパシタＣ１の電圧ＶcがＶcc／２より高い場合は、ＰチャネルＭＯＳトランジスタＱ２がオフ、ＮチャネルＭＯＳトランジスタＱ４がオンとなり、リセット信号ＲＥＳＥＴはＬレベルとなる。
【００１８】
図２は、電源電圧及びリセット信号の変化の一例を示す図である。まず、時刻Ｔ０においては、レギュレータ１１が動作を開始しておらず、電源電圧Ｖdrvは例えば０Ｖとなっている。このとき、コンパレータ２０の出力信号はＨレベルであるため、ＰチャネルＭＯＳトランジスタＱ１がオフ、ＮチャネルＭＯＳトランジスタＱ３がオンとなり、キャパシタＣ１は放電状態となっている。したがって、リセット信号ＲＥＳＥＴはＨレベルであり、マイコン１２はリセット状態となっている。
【００１９】
レギュレータ１１が動作を開始して電源電圧Ｖdrvが上昇し、時刻Ｔ１に電源電圧Ｖdrvが電圧Ｖthより高くなると、電源電圧Ｖdrvを抵抗Ｒ１，Ｒ２で分圧した電圧が基準電圧Ｖrefより高くなり、コンパレータ２０の出力信号がＬレベルとなる。これにより、ＰチャネルＭＯＳトランジスタＱ１がオン、ＮチャネルＭＯＳトランジスタＱ３がオフとなり、抵抗Ｒ３を介した電流がキャパシタＣ１に流れ込んでキャパシタＣ１が充電される。そして、時刻Ｔ２に、キャパシタＣ１の電圧ＶcがＶcc／２より高くなると、リセット信号ＲＥＳＥＴがＬレベルとなり、マイコン１２のリセットが解除される。このように、リセット回路１０では、抵抗Ｒ３及びキャパシタＣ１が時定数回路を構成しており、電源電圧Ｖdrvが電圧Ｖthを超えてからリセット信号ＲＥＳＥＴがＬレベルに変化するまでの間に、遅延時間Ｔdを設けることが可能である。なお、リセット回路１０を集積回路とする場合、抵抗Ｒ３は集積回路に内蔵させることよいし、集積回路の外付け回路としてもよい。そして、抵抗Ｒ３を外付け回路とする場合、抵抗Ｒ３の抵抗値を変更することにより、遅延時間Ｔｄを調整することが可能となる。
【００２０】
その後、電源電圧Ｖdrvが下降し、時刻Ｔ３に電源電圧Ｖdrvが電圧Ｖthより低くなると、電源電圧Ｖdrvを抵抗Ｒ１，Ｒ２で分圧した電圧が基準電圧Ｖrefより低くなり、コンパレータ２０の出力信号がＨレベルとなる。これにより、ＰチャネルＭＯＳトランジスタＱ１がオフ、ＮチャネルＭＯＳトランジスタＱ３がオンとなり、キャパシタＣ１が放電され、リセット信号ＲＥＳＥＴがＨレベルとなり、マイコン１２がリセットされる。
【００２１】
図３は、キャパシタに充電される電圧Ｖcの変化の一例を示す図である。いま、ＰチャネルＭＯＳトランジスタＱ１がオン、ＮチャネルＭＯＳトランジスタＱ３がオフの状態であることとする。ここで、抵抗Ｒ３の抵抗値をＲ、キャパシタＣ１の容量をＣ、キャパシタＣ１が充電されはじめてからの経過時間をｔとすると、キャパシタＣ１の電圧Ｖcは、次式（１）のようになる。
【数１】
2009044434.tif 000003
【００２２】
そして、ＰチャネルＭＯＳトランジスタＱ２及びＮチャネルＭＯＳトランジスタＱ４により構成されるＣＭＯＳインバータの閾値電圧はＶcc／２であるため、次式（２）が成立する。
【数２】
2009044434.tif 000004
【００２３】
この式（２）より、遅延時間Ｔdは、次式（３）のように求めることができる。
【数３】
2009044434.tif 000005
【００２４】
そして、式（３）から明らかなように、遅延時間Ｔdは、電圧Ｖccに依存せず、抵抗値Ｒ及び容量Ｃに応じた一定時間となっている。
【００２５】
以上、本実施形態のリセット回路１０について説明した。リセット回路１０では、ＰチャネルＭＯＳトランジスタＱ２及びＮチャネルＭＯＳトランジスタＱ４によるＭＯＳトランジスタを用いてキャパシタＣ１の電圧判定が行われている。そのため、キャパシタＣ１の電圧Ｖcの電圧判定にコンパレータを用いる場合と比較して素子数が少なく、回路規模を小さくすることが可能となる。なお、キャパシタＣ１の電圧Ｖcを判定するＭＯＳインバータ回路は、ＣＭＯＳインバータ回路に限られない。例えば、抵抗とＮチャネルＭＯＳトランジスタが直列に接続されたＮＭＯＳインバータ回路を用いることとしてもよい。
【００２６】
また、リセット回路１０では、キャパシタＣ１の充放電を行う回路としてＰチャネルＭＯＳトランジスタＱ１及びＮチャネルＭＯＳトランジスタＱ３が用いられている。そのため、キャパシタＣ１の充放電を行う回路として定電流回路を用いる場合と比較して素子数を少なくすることができる。さらに、キャパシタＣ１を充電しない場合には充電用の電流が流れないため、消費電流を削減することも可能となる。
【００２７】
また、リセット回路１０では、キャパシタＣ１の電圧Ｖcの電圧を判定するＭＯＳインバータ回路として、電圧Ｖccにより駆動されるＣＭＯＳインバータ回路が用いられている。したがって、式（３）で示したように、遅延時間Ｔdの電圧Ｖccに対する依存性を無くすことが可能となる。
【００２８】
なお、上記実施例は本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得ると共に、本発明にはその等価物も含まれる。
【図面の簡単な説明】
【００２９】
【図１】本発明の一実施形態であるリセット回路の構成を示す図である。
【図２】電源電圧及びリセット信号の変化の一例を示す図である。
【図３】キャパシタに充電される電圧の変化の一例を示す図である。
【図４】リセット回路の一般的な構成例を示す図である。
【符号の説明】
【００３０】
１０  リセット回路
１１  レギュレータ
１２  マイコン
２０  コンパレータ
２１  電源
Ｒ１〜Ｒ３  抵抗
Ｑ１，Ｑ２  ＰチャネルＭＯＳＦＥＴ
Ｑ３，Ｑ４  ＮチャネルＭＯＳＦＥＴ
Ｃ１  キャパシタ
【図１】
2009044434.tif 000006
【図２】
2009044434.tif 000007
【図３】
2009044434.tif 000008
【図４】
2009044434.tif 000009