(57)【要約】【課題】信頼性が向上した不揮発性メモリ装置及びその形成方法を提供する。【解決手段】本発明の不揮発性メモリ装置は、基板に活性領域を定義する素子分離膜と、活性領域上に順次に位置する第１絶縁膜、非導電性の電荷貯蔵パターン、第２絶縁膜、及び制御ゲート線と、を備え、電荷貯蔵パターンは、水平部及び該水平部の周縁上に位置する突出部を含む。本発明によれば、電荷貯蔵パターンが素子分離膜上に形成されることなく活性領域上にのみ形成されるため、電荷貯蔵パターンに貯蔵された電子の移動による情報の歪曲現象を防止することができる。【選択図】図２
2009088518.tif 000002
【特許請求の範囲】
【請求項１】
基板に活性領域を定義して該活性領域上に突出した上部素子分離膜を含む素子分離膜を形成するステップと、
前記活性領域上に第１絶縁膜を形成するステップと、
前記第１絶縁膜上に水平部及び該水平部の周縁上の突出部を含む非導電性の電荷貯蔵パターンを形成するステップと、
前記電荷貯蔵パターン上に第２絶縁膜を形成するステップと、
前記第２絶縁膜上に制御ゲート線を形成するステップと、を有することを特徴とする不揮発性メモリ装置の形成方法。
【請求項２】
前記電荷貯蔵パターンを形成するステップは、
前記第１絶縁膜及び前記上部素子分離膜のプロファイルに従って電荷貯蔵膜を均一に形成するステップと、
前記上部素子分離膜間の前記電荷貯蔵膜上に犠牲膜パターンを形成するステップと、
前記犠牲膜パターンをマスクとして用いて前記電荷貯蔵膜をエッチングするステップと、を含むことを特徴とする請求項１に記載の不揮発性メモリ装置の形成方法。
【請求項３】
前記犠牲膜パターンを形成するステップは、
前記電荷貯蔵膜上に犠牲膜を形成するステップと、
前記上部素子分離膜上の前記電荷貯蔵膜を露出するように前記犠牲膜をエッチングするステップと、を含むことを特徴とする請求項２に記載の不揮発性メモリ装置の形成方法。
【請求項４】
前記犠牲膜は、前記電荷貯蔵膜に対してエッチング選択性を有する物質で形成されることを特徴とする請求項３に記載の不揮発性メモリ装置の形成方法。
【請求項５】
前記エッチングは、ウェットエッチングであることを特徴とする請求項２に記載の不揮発性メモリ装置の形成方法。
【請求項６】
前記電荷貯蔵パターンを形成した後、前記上部素子分離膜をリセスさせるステップを更に有することを特徴とする請求項２に記載の不揮発性メモリ装置の形成方法。
【請求項７】
前記上部素子分離膜をリセスさせるステップは、前記犠牲膜パターンを除去するステップを含むことを特徴とする請求項６に記載の不揮発性メモリ装置の形成方法。
【請求項８】
前記犠牲膜パターンは前記上部素子分離膜と同じ物質で形成され、
前記犠牲膜パターンの密度が前記上部素子分離膜の密度より低いことを特徴とする請求項７に記載の不揮発性メモリ装置の形成方法。
【請求項９】
前記上部素子分離膜をリセスさせるステップは、ウェットエッチング工程によって遂行されることを特徴とする請求項６に記載の不揮発性メモリ装置の形成方法。
【請求項１０】
前記リセスされた上部素子分離膜の上部面は、前記電荷貯蔵パターンの突出部の上部面と同じ高さであるか又は更に高い高さであることを特徴とする請求項６に記載の不揮発性メモリ装置の形成方法。
【請求項１１】
前記素子分離膜を形成するステップは、
前記基板上にマスクパターンを形成するステップと、
前記マスクパターンをエッチングマスクとして用いて前記基板に素子分離用トレンチを形成するステップと、
前記素子分離用トレンチ内に素子分離用絶縁膜を形成するステップと、
前記マスクパターンを除去するステップと、を含むことを特徴とする請求項１に記載の不揮発性メモリ装置の形成方法。
【請求項１２】
前記素子分離用絶縁膜を形成した後、前記素子分離用絶縁膜の密度を高くするための熱処理を遂行することを特徴とする請求項１１に記載の不揮発性メモリ装置の形成方法。
【請求項１３】
前記マスクパターンを除去するステップは、前記上部素子分離膜の幅を狭くする等方性エッチングを遂行するステップを含むことを特徴とする請求項１１に記載の不揮発性メモリ装置の形成方法。
【請求項１４】
基板にセル活性領域及び周辺活性領域を定義して素子分離膜を形成するステップと、
前記セル活性領域上に第１絶縁膜を形成するステップと、
前記第１絶縁膜上に水平部及び該水平部の周縁上の突出部を含む非導電性の電荷貯蔵パターンを形成するステップと、
前記電荷貯蔵パターン上に第２絶縁膜を形成するステップと、
前記第２絶縁膜上に制御ゲート線を形成するステップと、
前記周辺活性領域上に周辺ゲート絶縁膜を形成するステップと、
前記周辺ゲート絶縁膜上に第１導電パターン及び第２導電パターンが積層される周辺ゲート電極を形成するステップと、を有することを特徴とする不揮発性メモリ装置の形成方法。
【請求項１５】
前記第１導電パターンは前記第１絶縁膜を形成する前に形成され、
前記第２導電パターンは前記制御ゲート線と同時に形成されることを特徴とする請求項１４に記載の不揮発性メモリ装置の形成方法。
【請求項１６】
前記第１導電パターンは前記第２絶縁膜を形成した後に形成され、
前記第２導電パターンは前記制御ゲート線と同時に形成されることを特徴とする請求項１４に記載の不揮発性メモリ装置の形成方法。
【請求項１７】
前記第１導電パターンはドーピングされたポリシリコンで形成され、
前記第２導電パターンは金属で形成されることを特徴とする請求項１４に記載の不揮発性メモリ装置の形成方法。
【請求項１８】
前記セル領域の前記素子分離膜は前記電荷貯蔵パターン間に介在し、
前記セル領域の前記素子分離膜の上部面は、前記電荷貯蔵パターンの上部面と同じ高さであるか又は更に高い高さであることを特徴とする請求項１４に記載の不揮発性メモリ装置の形成方法。
【請求項１９】
基板に活性領域を定義する素子分離膜と、
前記活性領域上に順次に位置する第１絶縁膜、非導電性の電荷貯蔵パターン、第２絶縁膜、及び制御ゲート線と、を備え、
前記電荷貯蔵パターンは、水平部及び該水平部の周縁上の突出部を含むことを特徴とする不揮発性メモリ装置。
【請求項２０】
前記電荷貯蔵パターンは、電荷トラップ層であることを特徴とする請求項１９に記載の不揮発性メモリ装置。
【請求項２１】
前記素子分離膜は、前記活性領域上に突出して前記電荷貯蔵パターン間に介在する上部素子分離膜を含むことを特徴とする請求項１９に記載の不揮発性メモリ装置。
【請求項２２】
前記電荷貯蔵パターンは、前記上部素子分離膜上に配置されないことを特徴とする請求項２１に記載の不揮発性メモリ装置。
【請求項２３】
前記上部素子分離膜の上部面は、前記電荷貯蔵パターンの突出部の上部面と同じ高さであるか又は更に高い高さであることを特徴とする請求項１９に記載の不揮発性メモリ装置。
【請求項２４】
前記電荷貯蔵パターンの幅は、前記活性領域の幅より広いことを特徴とする請求項１９に記載の不揮発性メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリ装置及びその形成方法に関する。
【背景技術】
【０００２】
一般的に半導体メモリ装置は、電源の供給が中断されることによって貯蔵された情報が消滅する揮発性メモリ装置（ｖｏｌａｔｉｌｅ  ｍｅｍｏｒｙ  ｄｅｖｉｃｅ）と電源の供給が中断されても貯蔵された情報を継続的に維持できる不揮発性メモリ装置（ｎｏｎｖｏｌａｔｉｌｅ  ｍｅｍｏｒｙ  ｄｅｖｉｃｅ）に区分される。
【０００３】
フラッシュメモリ装置は不揮発性メモリ装置であって、単位セルを構成するデータ貯蔵層の種類によってフローティングゲート型（ｆｌｏａｔｉｎｇ  ｇａｔｅ  ｔｙｐｅ）と電荷トラップ型（ｃｈａｒｇｅ  ｔｒａｐ  ｔｙｐｅ）に区分され得る。
【０００４】
このうち、電荷トラップ型フラッシュメモリ装置は、トンネル層／トラップ層／ブロック層／ゲート層が積層されたセル構造を有する。一般的に電荷トラップ型フラッシュメモリ装置におけるトラップ層は活性領域と素子分離領域上に形成される。即ち、各メモリセルのトラップ層は素子分離領域上で互いに連結される。電荷トラップ型フラッシュメモリ装置はプログラム動作時にトラップ層に電子を貯蔵するが、トラップ層は素子分離領域上にも形成されるため、メモリセルのトラップ層に貯蔵された電子が素子分離領域上のトラップ層に移動し得る。これによって貯蔵された情報に歪みが生じて異なる情報になりプログラム動作中にエラーが発生する等、メモリ装置の信頼性が低下する可能性がある。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
そこで、本発明は上記従来の問題点に鑑みてなされたものであって、本発明の目的は、信頼性が向上した不揮発性メモリ装置及びその形成方法を提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するためになされた本発明の一特徴による不揮発性メモリ装置は、基板に活性領域を定義する素子分離膜と、前記活性領域上に順次に位置する第１絶縁膜、非導電性の電荷貯蔵パターン、第２絶縁膜、及び制御ゲート線と、を備え、前記電荷貯蔵パターンは、水平部及び該水平部の周縁上に位置する突出部を含む。
【０００７】
上記目的を達成するためになされた本発明の一特徴による不揮発性メモリ装置の形成方法は、基板に活性領域を定義して該活性領域上に突出した上部素子分離膜を含む素子分離膜を形成するステップと、前記活性領域上に第１絶縁膜を形成するステップと、前記第１絶縁膜上に水平部及び該水平部の周縁上の突出部を含む非導電性の電荷貯蔵パターンを形成するステップと、前記電荷貯蔵パターン上に第２絶縁膜を形成するステップと、前記第２絶縁膜上に制御ゲート線を形成するステップと、を含む。
【０００８】
上記目的を達成するためになされた本発明の他の特徴による不揮発性メモリ装置の形成方法は、基板にセル活性領域及び周辺活性領域を定義して素子分離膜を形成するステップと、前記セル活性領域上に第１絶縁膜を形成するステップと、前記第１絶縁膜上に水平部及び該水平部の周縁上の突出部を含む非導電性の電荷貯蔵パターンを形成するステップと、前記電荷貯蔵パターン上に第２絶縁膜を形成するステップと、前記第２絶縁膜上に制御ゲート線を形成するステップと、前記周辺活性領域上に周辺ゲート絶縁膜を形成するステップと、前記周辺ゲート絶縁膜上に第１導電パターン及び第２導電パターンが積層される周辺ゲート電極を形成するステップと、を有する。
【発明の効果】
【０００９】
本発明の不揮発性メモリ装置及びその形成方法によれば、電荷貯蔵パターンが素子分離膜上に形成されることなく活性領域上にのみ形成されるため、電荷貯蔵パターンに貯蔵された電子の移動による情報の歪曲現象を防止できる。また、電荷トラップ層の間に上部素子分離膜が介在するため、制御ゲート線とトンネル絶縁膜の間の距離を十分に確保することができる。これにより、トンネル絶縁膜は制御ゲート線から受け得る影響を最小化できるので、メモリ装置は安定的に動作できる。従って、不揮発性メモリ装置の信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の不揮発性メモリ装置及びその形成方法を実施するための最良の形態の具体例を、図面を参照しながら説明する。本発明の目的、特徴、長所は、図面を参照しながら説明する以下の実施形態によって容易に理解できるはずである。本発明は以下で説明する実施形態に限定されず、他の形態に具現化され得る。むしろ、ここで紹介する実施形態は開示された内容が徹底的かつ完全になるように、また、当業者に本発明の思想を十分に伝達するために提供されるものである。
【００１１】
本明細書の多様な実施形態において、第１、第２、第３などの用語が多様な部分、物質などを記述するために用いられるが、これらの用語によって多様な部分、物質などが限定されるものではない。また、これらの用語は所定部分を他の部分と区別するために用いられるにすぎない。従って、何れか一つの実施形態において、第１部分と言及されたものが他の実施形態においては第２部分と言及され得る。また、或る膜が他の膜又は基板上にあると言及される場合、それは他の膜又は基板上に直接形成され得るか、それらの間に第３の膜が介在し得ることを意味する。図面で、膜又は領域の厚さなどは明確性のために誇張されて表現され得る。図面上における要素の大きさ、又は複数の要素の間の相対的な大きさは本発明のより明確な理解のために多少誇張されて図示され得る。また、図面に示される要素の形状が製造工程における変移などによって多少変更され得る。従って、本明細書で開示される実施形態は特に言及されない限り、図面に示される形状に限定されてはならず、ある程度の変形を含むものと理解されるべきである。例えば、本明細書で或る要素の形態を記述するために用いられた「実質的に」又は「略」の様な用語は、或る要素が工程上の許容可能な変形を含む形態であることを示すと理解されるべきである。
【００１２】
本明細書において、何れか一つの膜が他の膜に対してエッチング選択性を有するということは、何れか一つの膜が他の膜に対して同一エッチング条件下でエッチングされる速度が非常に速いか、又は非常に遅いことを意味する。
【００１３】
図１及び図２を参照して、本発明の一実施形態による不揮発性メモリ装置について説明する。不揮発性メモリ装置の基板１１０はセル領域Ａ及び周辺領域Ｂを含む。
【００１４】
先ず、セル領域Ａを見ると、セル素子分離膜１２１ａによってセル活性領域１２０ａが定義される。セル活性領域１２０ａは第１方向ＤＡに延長し得る。セル素子分離膜１２１ａはセル活性領域１２０ａ上に突出した上部素子分離膜１２３ａとその下の下部素子分離膜１２２を含む。
【００１５】
基板１１０上にセル活性領域１２０ａを横切って第２方向ＤＷに延長するストリング選択ラインＳＳＬ及び接地選択ラインＧＳＬが位置する。ストリング選択ラインＳＳＬの一側のセル活性領域１２０ａにはビット線（図示せず）に電気的に連結されるビット線コンタクトＢＣが位置し、接地選択ラインＧＳＬの一側には第２方向に延長する共通ソースラインＣＳＬが位置する。ストリング選択ラインＳＳＬと接地選択ラインＧＳＬとの間に第２方向ＤＷに延長する複数のワード線ＷＬが位置する。
【００１６】
セル活性領域１２０ａ上にトンネル絶縁膜１３４が位置する。トンネル絶縁膜１３４は、例えば、酸化膜であり得る。トンネル絶縁膜１３４上に電荷貯蔵パターン１３５ａが位置する。電荷貯蔵パターン１３５ａはセル活性領域１２０ａより広い幅を有し得る。電荷貯蔵パターン１３５ａは、非導電性の電荷トラップ層であって、窒化膜、アルミニウム酸化膜（Ａｌ２Ｏ３）、ハフニウム酸化膜（ＨｆＯ）、ハフニウムアルミニウム酸化膜（ＨｆＡｌＯ）、ハフニウムシリコン酸化膜（ＨｆＳｉＯ）などの様に電荷に対するトラップ密度（ｔｒａｐ  ｄｅｎｓｉｔｙ）の高い絶縁膜を含むか、ナノクリスタル又は量子ドットを有する絶縁膜を含み得る。
【００１７】
電荷貯蔵パターン１３５ａは水平部１３６と突出部１３７を含む。突出部１３７は水平部１３６の周縁上に位置し得る。これにより、電荷貯蔵パターン１３５ａは「Ｕ」字形状の断面を有し得る。電荷貯蔵パターン１３５ａ間に上部素子分離膜１２３ａが介在する。上部素子分離膜１２３ａの上部面は、電荷貯蔵パターンの突出部１３７の上部面と同じ高さを有するか、又は更に高い高さを有し得る。
【００１８】
電荷貯蔵パターン１３５ａ及びセル素子分離膜１２１ａ上に第２方向ＤＷに延長するブロック絶縁膜パターン１４５ａが位置する。ブロック絶縁膜パターン１４５ａはアルミニウム酸化膜（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）、アルミニウム酸ハフニウム（Ｈａｆｎｉｕｍａ  ｌｕｍｉｎａｔｅ：Ｈｆ１-ｘＡｌＯｙ）、珪酸ハフニウム（Ｈａｆｎｉｕｍ  ｓｉｌｉｃａｔｅ：ＨｆｘＳｉ１-ｘＯ２）、ハフニウムシリコンオキシナイトライド（Ｈｆ−Ｓｉ−ｏｘｙｎｉｔｒｉｄｅ）、酸化ジルコニウム（ＺｒＯ２）、珪酸塩ジルコニウム（Ｚｒ−Ｓｉｌｉｃａｔｅ：ＺｒｘＳｉ１-ｘＯ２）、ジルコニウムシリコンオキシナイトライド（Ｚｒ−Ｓｉ−ｏｘｙｎｉｔｒｉｄｅ）の様な高誘電体を含み得る。
【００１９】
ブロック絶縁膜パターン１４５ａ上に第２方向ＤＷに延長する制御ゲート線１５５ａが位置する。制御ゲート線１５５ａは導電物質、例えば金属を含み得る。制御ゲート線１５５ａはワード線ＷＬとして機能する。
【００２０】
そして、周辺領域Ｂを見ると、周辺素子分離膜１２１ｂにより周辺活性領域１２０ｂが定義される。周辺活性領域１２０ｂ上に周辺ゲート絶縁膜１２７が位置する。周辺ゲート絶縁膜１２７は、例えば、熱酸化膜であり得る。
【００２１】
周辺ゲート絶縁膜１２７上に、周辺活性領域１２０ｂを横切る周辺ゲート電極１５６が位置する。周辺ゲート電極１５６は積層された下部及び上部導電パターン１２８ｂ、１５５ｂを含み得る。下部導電パターン１２８ｂはドーピングされたポリシリコンであり得、上部導電パターン１５５ｂは金属であり得る。上部導電パターン１５５ｂはセル領域Ａの制御ゲート線１５５ａと同じ物質を含み得る。
【００２２】
上述の実施形態によれば、電荷貯蔵パターン１３５ａは、セル素子分離膜１２１ａ上には配置されず、セル活性領域１２０ａ上にのみ配置される。従って、プログラム動作時に電荷貯蔵パターン１３５ａに貯蔵された電子の移動が遮断されるため、貯蔵された情報をそのまま維持することができる。また、電荷貯蔵パターン１３５ａ間に、電荷貯蔵パターン１３５ａの上部面より高い上部面を有する上部素子分離膜１２３ａが介在してトンネル絶縁膜１３４と制御ゲート線１５５ａとの間の距離を十分に確保することができる。これにより、トンネル絶縁膜１３４は、制御ゲート線１５５ａから受け得る影響、例えば、絶縁破壊（ｄｉｅｌｅｃｔｒｉｃ  ｂｒｅａｋｄｏｗｎ）現象の発生を最小化できる。
【００２３】
図３〜図１４を参照して、本発明の一実施形態による不揮発性メモリ装置の形成方法について説明する。
【００２４】
図３に示すように、基板１１０はセル領域Ａ及び周辺回路領域Ｂを含む。基板１１０上にマスクパターン１１３が形成される。マスクパターン１１３はパッド酸化膜パターン１１４及び窒化膜パターン１１５を含み得る。
【００２５】
図４に示すように、マスクパターン１１３をエッチングマスクとして用い、基板１１０をエッチングして素子分離用トレンチ１１７を形成する。素子分離用トレンチ１１７によりセル活性領域１２０ａ及び周辺活性領域１２０ｂが定義される。
【００２６】
図５に示すように、素子分離用トレンチ１１７内に素子分離用絶縁膜１１９が形成される。素子分離用絶縁膜１１９は、化学気相蒸着（ＣＶＤ）工程によって素子分離用トレンチ１１７を満たす絶縁膜を形成した後、マスクパターン１１３の上部面を露出する平坦化工程を遂行することによって形成され得る。素子分離用絶縁膜１１９はＵＳＧ（Ｕｎｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜の様なシリコン酸化物で形成され得る。また、素子分離用絶縁膜１１９を形成した後、後続のウェットエッチングに対する耐性を確保するために、密度を緻密にするための熱処理工程を追加的に行うことができる。
【００２７】
図６に示すように、セル領域Ａ上にマスクパターン１２５を形成した後、周辺活性領域１２０ｂ上のマスクパターン１１３を除去する。マスクパターン１２５は窒化膜パターン１１５に対してエッチング選択性を有する物質で形成され得る。窒化膜パターン１１５は、例えば、燐酸を含むエッチング溶液を使用するウェットエッチングによって除去され得る。パッド酸化膜パターン１１４はフッ酸を含むエッチング溶液、例えば、ＬＡＬ溶液を使用するウェットエッチングによって除去され得る。パッド酸化膜パターン１１４が除去される時、周辺領域Ｂの素子分離用絶縁膜１１９が等方性エッチングされて周辺素子分離膜１２１ｂが形成され得る。周辺素子分離膜１２１ｂは周辺活性領域１２０ｂ上に突出した部分を含み得る。突出した部分はエッチングによって素子分離用絶縁膜１１９に比べて幅及び高さが減少し得る。マスクパターン１１３が除去された領域に対応するギャップ領域１２４が定義され得る。ギャップ領域１２４は周辺活性領域１２０ｂを露出し、その幅はエッチングによってマスクパターン１１３より広い幅を有し得る。
【００２８】
露出した周辺活性領域１２０ｂに周辺ゲート絶縁膜１２７が形成される。周辺ゲート絶縁膜１２７は、例えば、熱酸化工程を遂行してシリコン酸化物で形成され得る。
【００２９】
図７に示すように、基板１１０上にギャップ領域１２４を満たす導電膜１２８が形成される。導電膜１２８は、例えば、ＣＶＤ工程を遂行してドーピングされたポリシリコンで形成され得る。周辺領域Ｂの導電膜１２８上にマスクパターン１３１が形成される。マスクパターン１３１は、例えば、窒化膜で形成され得る。
【００３０】
図８に示すように、マスクパターン１３１をエッチングマスクとして使用し、導電膜１２８をエッチングして周辺領域Ｂに導電パターン１２８ｂを形成する。エッチングによってセル領域Ａに素子分離用絶縁膜１１９及び窒化膜パターン１１５が露出する。
【００３１】
図９に示すように、エッチング工程を遂行してセル領域Ａのマスクパターン１１３及び周辺領域Ｂのマスクパターン１３１を除去する。窒化膜パターン１１５及びマスクパターン１３１は順次に、又は同時に除去され得る。例えば、マスクパターン１３１が窒化膜で形成された場合、窒化膜パターン１１５及びマスクパターン１３１は燐酸を含むエッチング溶液を使用するウェットエッチングによって同時に除去され得る。
【００３２】
セル領域Ａのパッド酸化膜パターン１１４は、例えば、フッ酸を含むエッチング溶液を使用するウェットエッチングによって除去され得る。エッチングによってセル素子分離膜１２１が形成される。セル素子分離膜１２１はセル活性領域１２０ａ上に突出した上部素子分離膜１２３及びその下の下部素子分離膜１２２を含み得る。エッチングによって上部素子分離膜１２３の一部が除去されてその幅は減少し、ギャップ領域１３３の幅は増加し得る。パッド酸化膜パターン１１４を除去した後、別途のエッチング工程を遂行してギャップ領域１３３の幅を更に広くすることができる。
【００３３】
上部素子分離膜１２３によってセル活性領域１２０ａを露出するギャップ領域１３３が定義される。
【００３４】
図１０に示すように、セル活性領域Ａ上にトンネル絶縁膜１３４が形成される。トンネル絶縁膜１３４は、例えば、熱酸化工程を遂行することによってシリコン酸化物で形成され得る。また、熱酸化工程により周辺領域Ｂの導電パターン１２８ｂ上に酸化膜１２９が形成され得る。
【００３５】
トンネル絶縁膜１３４及び上部素子分離膜１２３のプロファイルに従って電荷貯蔵膜１３５が実質的に均一に形成され得る。電荷貯蔵膜１３５は、例えば、原子層蒸着工程（ＡＬＤ）を遂行することによって窒化膜、アルミニウム酸化膜（Ａｌ２Ｏ３）、ハフニウム酸化膜（ＨｆＯ）、ハフニウムアルミニウム酸化膜（ＨｆＡｌＯ）、ハフニウムシリコン酸化膜（ＨｆＳｉＯ）などの様に電荷に対するトラップ密度（ｔｒａｐ  ｄｅｎｓｉｔｙ）の高い絶縁膜を含むか、ナノクリスタル又は量子ドットを有する絶縁膜を含み得る。
【００３６】
電荷貯蔵膜１３５上にギャップ領域１３３を満たす犠牲膜１３９が形成される。犠牲膜１３９は電荷貯蔵膜１３５に対してエッチング選択性を有する物質で形成され得る。また、犠牲膜１３９は素子分離膜１２１に対してもエッチング選択性を有する物質で形成され得る。例えば、犠牲膜１３９は、素子分離膜１２１に対してはエッチングレートが高く、電荷貯蔵膜に対してはエッチングレレートの低い物質で形成され得る。
【００３７】
但し、犠牲膜１３９と素子分離膜１２１とは、同じ物質、例えば、ＵＳＧ膜の様なシリコン酸化物で形成することができ、熱処理工程などを遂行することによってエッチング選択性を調節できる。即ち、素子分離膜１２１は形成後に熱処理工程を遂行してその密度が緻密になるが、一方、犠牲膜１３９は熱処理工程を遂行しないか、素子分離膜１２１とは異なる条件、例えば、熱処理温度や熱処理時間などが異なるように熱処理工程を遂行することによってその密度を素子分離膜１２１より低くすることができる。これにより、犠牲膜１３９と素子分離膜１２１とが同じ物質で形成されても互いに対してエッチング選択性を有することができ、犠牲膜１３９は素子分離膜１２１に対して高いエッチングレートを有するように形成され得る。
【００３８】
周辺領域Ｂの犠牲膜１３９上にマスクパターン１４１が形成される。
【００３９】
図１１に示すように、マスクパターン１４１をエッチングマスクとして使用し、犠牲膜１３９をエッチングしてセル及び周辺領域Ａ、Ｂに犠牲膜パターン１３９ａ、１３９ｂを形成する。エッチングはフッ酸を含むエッチング溶液を使用するウェットエッチングであり得る。犠牲膜パターン１３９ａはギャップ領域１３３内に形成され、犠牲膜パターン１３９ａ間の上部素子分離膜１２３上の電荷貯蔵膜１３５が露出する。
【００４０】
図１２に示すように、マスクパターン１４１を除去した後、犠牲膜パターン１３９ａ、１３９ｂをエッチングマスクとして使用し、電荷貯蔵膜１３５をエッチングして、セル及び周辺領域Ａ、Ｂに電荷貯蔵パターン１３５ａ、１３５ｂを形成する。周辺領域Ｂの電荷貯蔵パターン１３５ｂは、マスクパターン１４１により保護されるため、エッチングされず、周辺素子分離膜１２１ｂ上で互いに連結される。しかし、セル領域Ａの電荷貯蔵パターン１３５ａは、セル素子分離膜１２１上でエッチングされて互いに分離され、ギャップ領域１３３の下部にのみ形成される。
【００４１】
セル領域Ａの電荷貯蔵パターン１３５ａは水平部１３６と突出部１３７を含み得る。突出部１３７は水平部１３６の周縁上に形成される。電荷貯蔵パターン１３５ａは「Ｕ」字形状の断面を有することができ、犠牲膜パターン１３９ａの下部を囲むことができる。
【００４２】
図１３に示すように、エッチング工程を遂行して上部素子分離膜１２３をリセスする。リセスされたセル素子分離膜１２１ａが形成される。リセスされた上部素子分離膜１２３ａの上部面は、電荷貯蔵パターン１３５ａの突出部１３７の上部面と同じ高さであるか、又は更に高い高さを有し得る。エッチング工程により犠牲膜パターン１３９ａ、１３９ｂはエッチングされて除去することができる。上述したように犠牲膜パターン１３９ａ、１３９ｂは、素子分離膜１２１に比べて密度が緻密でないため、エッチング工程で素子分離膜１２１より高いエッチングレートを有し得る。これにより、上部素子分離膜１２３がリセスされる間、犠牲膜パターン１３９ａ、１３９ｂは全て除去され得る。
【００４３】
リセスされたセル素子分離膜１２１ａ及び電荷貯蔵パターン１３５ａ、１３５ｂ上にブロック絶縁膜１４５が形成される。ブロック絶縁膜１４５は、例えば、ＣＶＤ工程を遂行することによってアルミニウム酸化膜（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）、アルミニウム酸ハフニウム（Ｈａｆｎｉｕｍａ  ｌｕｍｉｎａｔｅ：Ｈｆ１-ｘＡｌＯｙ）、珪酸ハフニウム（Ｈａｆｎｉｕｍ  ｓｉｌｉｃａｔｅ：ＨｆｘＳｉ１-ｘＯ２）、ハフニウムシリコンオキシナイトライド（Ｈｆ−Ｓｉ−ｏｘｙｎｉｔｒｉｄｅ）、酸化ジルコニウム（ＺｒＯ２）、珪酸塩ジルコニウム（Ｚｒ−Ｓｉｌｉｃａｔｅ：ＺｒｘＳｉ１-ｘＯ２）、ジルコニウムシリコンオキシナイトライド（Ｚｒ−Ｓｉ−ｏｘｙｎｉｔｒｉｄｅ）の様な高誘電体で形成され得る。また、ブロック絶縁膜１４５はその上部及び／又は下部にリーク電流を防止するためのシリコン酸化膜などのバリア膜を更に含み得る。
【００４４】
セル領域Ａのブロック絶縁膜１４５上にマスクパターン１４７が形成される。
【００４５】
図１４に示すように、マスクパターン１４７をエッチングマスクとして使用し、周辺領域Ｂのブロック絶縁膜１４５、電荷貯蔵パターン１３５ｂ、酸化膜１２９をエッチングして、導電パターン１２８ｂを露出する。この時、セル領域Ａにブロック絶縁膜パターン１４５ａが形成される。
【００４６】
図２に示すように、基板１１０上に導電膜を形成した後、パターニングしてセル領域Ａに導電パターン１５５ａを形成し、周辺領域Ｂに導電パターン１５５ｂを形成する。導電膜は、例えば、金属で形成され得る。導電パターン１５５ａは制御ゲート線として機能し、導電パターン１５５ｂは導電パターン１２８ｂと共に周辺回路トランジスタの周辺ゲート電極１５６として機能する。周辺回路トランジスタは高電圧トランジスタ及び低電圧トランジスタを含み得る。
【００４７】
図１５〜図２３を参照して、本発明の他の実施形態による不揮発性メモリ装置の形成方法について説明する。上述した実施形態において図３〜図５を参照して説明した部分は、本実施形態においても同様に適用できるので、説明は省略する。
【００４８】
図１５に示すように、図５の結果物に対してエッチング工程が遂行されて、マスクパターン１１３が除去され素子分離膜１２１が形成される。素子分離膜１２１は、セル及び周辺活性領域１２０ａ、１２０ｂ上に突出した上部素子分離膜１２３とその下の下部素子分離膜１２２を含み得る。上部素子分離膜１２３によってセル及び周辺活性領域１２０ａ、１２０ｂ上にギャップ領域１３３が定義される。窒化膜パターン１１５は燐酸を含むエッチング溶液を使用するウェットエッチングによって除去することができ、パッド酸化膜パターン１１４はフッ酸を含む溶液を使用するウェットエッチングによって除去することができる。パッド酸化膜パターン１１４がエッチングされて除去される時、素子分離用絶縁膜１１９の上部の一部も除去され得る。これによりギャップ領域１３３の幅はマスクパターン１１３の幅より広くなり、上部素子分離膜１２３の幅は素子分離用絶縁膜１１９の幅より狭くなる。パッド酸化膜パターン１１４を除去した後、別途のエッチング工程を遂行してギャップ領域１３３の幅をより広くすることができる。
【００４９】
図１６に示すように、セル活性領域１２０ａ上にトンネル絶縁膜１３４が形成される。トンネル絶縁膜１３４は熱酸化工程によってシリコン酸化物で形成され得る。熱酸化工程によって周辺活性領域１２０ｂ上に酸化膜１２９が形成され得る。
【００５０】
基板１１０上に電荷貯蔵膜１３５が形成される。電荷貯蔵膜１３５はトンネル絶縁膜１３４、酸化膜１２９及び上部素子分離膜１２３のプロファイルに従って実質的に均一に形成され得る。電荷貯蔵膜１３５は、例えば、ＡＬＤ工程によって窒化膜、アルミニウム酸化膜（Ａｌ２Ｏ３）、ハフニウム酸化膜（ＨｆＯ）、ハフニウムアルミニウム酸化膜（ＨｆＡｌＯ）、ハフニウムシリコン酸化膜（ＨｆＳｉＯ）などの様に電荷に対するトラップ密度（ｔｒａｐ  ｄｅｎｓｉｔｙ）の高い絶縁膜で形成されるか、ナノクリスタル又は量子ドットを有する絶縁膜で形成され得る。
【００５１】
電荷貯蔵膜１３５上にギャップ領域１３３を満たす犠牲膜１３９が形成される。犠牲膜１３９は電荷貯蔵膜１３５に対してエッチング選択性を有する物質で形成され得る。また、犠牲膜１３９は素子分離膜１２１に対してもエッチング選択性を有する物質で形成され得る。例えば、犠牲膜１３９は、素子分離膜１２１に対してはエッチングレートが高く、電荷貯蔵膜に対してはエッチングレートの低い物質で形成され得る。
【００５２】
但し、犠牲膜１３９と素子分離膜１２１は、同じ物質、例えば、ＵＳＧ膜の様なシリコン酸化物で形成することができ、熱処理工程などを遂行することによりエッチング選択性が調節され得る。即ち、素子分離膜１２１は形成後に熱処理工程を遂行してその密度が緻密になるが、一方、犠牲膜１３９は熱処理工程を遂行しないか、素子分離膜１２１とは異なる条件、例えば、熱処理温度や熱処理時間などを異なるように熱処理工程を遂行することによってその密度を素子分離膜１２１より低くすることができる。これにより、犠牲膜１３９と素子分離膜１２１とが同じ物質で形成されても互いに対してエッチング選択性を有することができ、犠牲膜１３９は素子分離膜１２１に対して高いエッチングレートを有するように形成され得る。
【００５３】
周辺領域Ｂの犠牲膜１３９上にマスクパターン１４１が形成される。
【００５４】
図１７に示すように、マスクパターン１４１をエッチングマスクとして使用し、犠牲膜１３９をエッチングしてセル及び周辺領域Ａ、Ｂに犠牲膜パターン１３９ａ、１３９ｂを形成する。エッチングはフッ酸を含むエッチング溶液を使用するウェットエッチングであり得る。犠牲膜パターン１３９ａはギャップ領域１３３内に形成され、犠牲膜パターン１３９ａ間の上部素子分離膜１２３上の電荷貯蔵膜１３５が露出する。
【００５５】
図１８に示すように、マスクパターン１４１を除去した後、犠牲膜パターン１３９ａ、１３９ｂをエッチングマスクとして使用し、電荷貯蔵膜１３５をエッチングして、セル及び周辺領域Ａ、Ｂに電荷貯蔵パターン１３５ａ、１３５ｂを形成する。周辺領域Ｂの電荷貯蔵パターン１３５ｂは、マスクパターン１４１により保護されるため、エッチングされず、周辺素子分離膜１２１ｂ上で互いに連結される。しかし、セル領域Ａの電荷貯蔵パターン１３５ａは、セル素子分離膜１２１上でエッチングされて互いに分離され、ギャップ領域１３３の下部にのみ形成される。
【００５６】
セル領域Ａの電荷貯蔵パターン１３５ａは水平部１３６と突出部１３７を含み得る。突出部１３７は水平部１３６の周縁上に形成される。電荷貯蔵パターン１３５ａは「Ｕ」字形状の断面を有することができ、犠牲膜パターン１３９ａの下部を囲むことができる。
【００５７】
図１９に示すように、エッチング工程を遂行して上部素子分離膜１２３をリセスし、リセスされたセル素子分離膜１２１ａを形成する。リセスされた上部素子分離膜１２３ａの上部面は、電荷貯蔵パターン１３５ａの突出部１３７の上部面と同じ高さであるか、又は更に高い高さを有し得る。エッチング工程により犠牲膜パターン１３９ａ、１３９ｂはエッチングされて除去することができる。上述したように犠牲膜パターン１３９ａ、１３９ｂは、素子分離膜１２１に比べて密度が緻密でないため、エッチング工程で素子分離膜１２１より高いエッチングレートを有し得る。これにより、上部素子分離膜１２３がリセスされる間、犠牲膜パターン１３９ａ、１３９ｂは全て除去され得る。
【００５８】
リセスされたセル素子分離膜１２１ａ及び電荷貯蔵パターン１３５ａ、１３５ｂ上にブロック絶縁膜１４５が形成される。ブロック絶縁膜１４５は、例えば、ＣＶＤ工程を遂行することによってアルミニウム酸化膜（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）、アルミニウム酸ハフニウム（Ｈａｆｎｉｕｍａ  ｌｕｍｉｎａｔｅ：Ｈｆ１-ｘＡｌＯｙ）、珪酸ハフニウム（Ｈａｆｎｉｕｍ  ｓｉｌｉｃａｔｅ：ＨｆｘＳｉ１-ｘＯ２）、ハフニウムシリコンオキシナイトライド（Ｈｆ−Ｓｉ−ｏｘｙｎｉｔｒｉｄｅ）、酸化ジルコニウム（ＺｒＯ２）、珪酸塩ジルコニウム（Ｚｒ−Ｓｉｌｉｃａｔｅ：ＺｒｘＳｉ１-ｘＯ２）、ジルコニウムシリコンオキシナイトライド（Ｚｒ−Ｓｉ−ｏｘｙｎｉｔｒｉｄｅ）の様な高誘電体で形成され得る。また、ブロック絶縁膜１４５はその上部及び／又は下部にリーク電流を防止するためのシリコン酸化膜などのバリア膜を更に含み得る。
【００５９】
セル及び周辺領域Ａ、Ｂのブロック絶縁膜１４５上にバッファ膜１４９が形成され、セル領域Ａのバッファ膜１４９上にマスクパターン１５１が形成される。
【００６０】
図２０に示すように、マスクパターン１５１をエッチングマスクとして使用し、周辺領域Ｂのバッファ膜１４９、ブロック絶縁膜１４５、電荷貯蔵パターン１３５ｂ、酸化膜１２９をエッチングして、周辺活性領域１２０ｂを露出する。この時、セル領域Ａにブロック絶縁膜パターン１４５ａ及びバッファ膜パターン１４９ａが形成される。
【００６１】
図２１に示すように、マスクパターン１５１を除去した後、バッファ膜パターン１４９ａの上部を除去する。周辺活性領域１２０ｂ上に周辺ゲート絶縁膜１２７が形成される。周辺ゲート絶縁膜１２７は、例えば、熱酸化工程を遂行することによりシリコン酸化物で形成され得る。
【００６２】
図２２に示すように、基板１１０上に導電膜１２８が形成される。導電膜１２８は、例えば、ＣＶＤ工程を遂行してドーピングされたポリシリコンで形成され得る。周辺領域Ｂの導電膜１２８上にマスクパターン１５３が形成される。
【００６３】
図２３に示すように、マスクパターン１５３をエッチングマスクとして使用し、導電膜１２８をエッチングして周辺領域Ｂに導電パターン１２８ｂを形成する。この時、セル領域Ａのバッファ膜パターン１４９ａはエッチング阻止膜として機能できる。
【００６４】
図２に示すように、バッファ膜パターン１４９ａ及びマスクパターン１５３が除去された基板１１０上に導電膜を形成した後、パターニングしてセル領域Ａに導電パターン１５５ａを形成し、周辺領域Ｂに導電パターン１５５ｂを形成する。導電膜は、例えば、金属で形成され得る。導電パターン１５５ａは制御ゲート線として機能し、導電パターン１５５ｂは導電パターン１２８ｂと共に周辺回路トランジスタの周辺ゲート電極１５６として機能する。周辺回路トランジスタは高電圧トランジスタ及び低電圧トランジスタを含み得る。
【００６５】
図２４は、本発明の一実施形態による不揮発性メモリ装置のブロック図である。図２４に示すように、不揮発性メモリ装置２００は、セルアレイ２１０、デコーダ２２０、ページバッファ２３０、ビット線選択回路２４０、データバッファ２５０、そして、制御ユニット２６０を含み得る。不揮発性メモリ装置２００はＮＡＮＤ型フラッシュメモリ装置であり得る。
【００６６】
セルアレイ２１０は複数のメモリブロック（図示せず）を含み得る。それぞれのメモリブロックは複数のページ（例えば、３２ページ、６４ページ）で構成することができ、各々のページは一つのワード線ＷＬを共有する複数のメモリセル（例えば、５１２Ｂ、２ＫＢ）で構成することができる。ＮＡＮＤ型フラッシュメモリ装置である場合、消去動作はメモリブロック単位に行い、読み出し及び書き込み動作はページ単位に行う。
【００６７】
各々のページはモード信号（ＭＯＤ）によってシングルビットデータを貯蔵することもでき、マルチビットデータを貯蔵することもできる。
【００６８】
デコーダ２２０は、ワード線ＷＬを介してセルアレイ２１０と連結され、制御ユニット２６０により制御される。デコーダ２２０は、メモリコントローラ（図示せず）からアドレス（ＡＤＤＲ）を受信して、一つのワード線を選択するか、又はビット線ＢＬを選択するように選択信号Ｙｉを発生する。ページバッファ２３０はビット線ＢＬを介してセルアレイ２１０と連結される。
【００６９】
ページバッファ２３０はバッファメモリ（図示せず）からロード（ｌｏａｄ）されたデータを貯蔵する。ページバッファ２３０には１ページ分のデータがロードされ、ロードされたデータはプログラム動作時に選択ページに同時にプログラムされる。一方、ページバッファ２３０は、読み出し動作時に選択ページからデータを読み出し、読み出したデータを臨時に貯蔵する。ページバッファ２３０に貯蔵されたデータは読み出しイネーブル信号（図示せず）に応じてバッファメモリに転送される。
【００７０】
ビット線選択回路２４０は選択信号Ｙｉに応じてビット線ＢＬを選択するための回路である。データバッファ２５０はメモリコントローラと不揮発性メモリ装置２００との間のデータ伝送に用いられる入出力用バッファである。制御ユニット２６０はメモリコントローラから制御信号を受信し、不揮発性メモリ装置２００の内部動作を制御するための回路である。
【００７１】
図２５に示すように、本発明の一実施形態による半導体メモリ装置を含むシステム３００について説明する。システム３００は無線通信装置、例えば、ＰＤＡ、ラップトップ（ｌａｐｔｏｐ）コンピュータ、携帯用コンピュータ、ウェブタブレット（ｗｅｂ  ｔａｂｌｅｔ）、無線電話機、携帯電話、デジタル音楽プレイヤ（ｄｉｇｉｔａｌ  ｍｕｓｉｃ  ｐｌａｙｅｒ）、又は情報を無線環境で送信及び／又は受信することができる全ての装置に使用され得る。
【００７２】
システム３００はバス３５０によって互いに結合したコントローラ３１０、キーパッド、キーボード、画面（ｄｉｓｐｌａｙ）の様な入出力装置３２０、メモリ３３０、無線インタフェース３４０を含み得る。コントローラ３１０は、例えば、一つ以上のマイクロプロセッサ、デジタル信号プロセッサ、マイクロコントローラ、又はこれと類似のものを含み得る。メモリ３３０は、例えば、コントローラ３１０によって実行される命令語を貯蔵するために使用され得る。また、メモリ３３０は使用者データを貯蔵するために使用され得る。メモリ３３０は本発明の実施形態による不揮発性メモリ装置を含む。メモリ３３０はまた他の種類のメモリ、任意のアクセスが随時可能な揮発性メモリ、その他の多様な種類のメモリを更に含み得る。
【００７３】
システム３００は、ＲＦ信号により通信する無線通信ネットワークにデータを伝送するか、ネットワークからデータを受信するために無線インタフェース３４０を使用できる。例えば、無線インタフェース３４０は、アンテナ、無線トランシーバなどを含み得る。
【００７４】
本実施形態によるシステム３００は、ＣＤＭＡ（Ｃｏｄｅ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅ  Ａｃｃｅｓｓ）、ＧＳＭ（Ｇｌｏｂａｌ  Ｓｙｓｔｅｍ  ｆｏｒ  Ｍｏｂｉｌｅ）、ＮＡＤＣ（Ｎｏｒｔｈ  Ａｍｅｒｉｃａｎ  Ｄｕａｌ−Ｍｏｄｅ  Ｃｅｌｌｕｌａｒ）、Ｅ−ＴＤＭＡ（Ｅｘｔｅｎｄｅｄ  Ｔｉｍｅ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅ  Ａｃｃｅｓｓ）、ＷＣＤＭＡ（Ｗｉｄｅｂａｎｄ  Ｃｏｄｅ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅ  Ａｃｃｅｓｓ）、ＣＤＭＡ２０００の様な第３世代通信システム等の通信インタフェースプロトコルで使用され得る。
【００７５】
以上、図面を参照しながら本発明を実施するための最良の形態について説明したが、本発明は、上述の実施形態に限られるものではなく、本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【図面の簡単な説明】
【００７６】
【図１】本発明の一実施形態による不揮発性メモリ装置を説明するための平面図である。
【図２】本発明の一実施形態による不揮発性メモリ装置の形成方法を説明するために図１のＩ−Ｉ’線及びＩＩ−ＩＩ’線に沿った断面図である。
【図３】本発明の一実施形態による不揮発性メモリ装置の形成方法を説明するために図１のＩ−Ｉ’線及びＩＩ−ＩＩ’線に沿った断面図である。
【図４】本発明の一実施形態による不揮発性メモリ装置の形成方法を説明するために図１のＩ−Ｉ’線及びＩＩ−ＩＩ’線に沿った断面図である。
【図５】本発明の一実施形態による不揮発性メモリ装置の形成方法を説明するために図１のＩ−Ｉ’線及びＩＩ−ＩＩ’線に沿った断面図である。
【図６】本発明の一実施形態による不揮発性メモリ装置の形成方法を説明するために図１のＩ−Ｉ’線及びＩＩ−ＩＩ’線に沿った断面図である。
【図７】本発明の一実施形態による不揮発性メモリ装置の形成方法を説明するために図１のＩ−Ｉ’線及びＩＩ−ＩＩ’線に沿った断面図である。
【図８】本発明の一実施形態による不揮発性メモリ装置の形成方法を説明するために図１のＩ−Ｉ’線及びＩＩ−ＩＩ’線に沿った断面図である。
【図９】本発明の一実施形態による不揮発性メモリ装置の形成方法を説明するために図１のＩ−Ｉ’線及びＩＩ−ＩＩ’線に沿った断面図である。
【図１０】本発明の一実施形態による不揮発性メモリ装置の形成方法を説明するために図１のＩ−Ｉ’線及びＩＩ−ＩＩ’線に沿った断面図である。
【図１１】本発明の一実施形態による不揮発性メモリ装置の形成方法を説明するために図１のＩ−Ｉ’線及びＩＩ−ＩＩ’線に沿った断面図である。
【図１２】本発明の一実施形態による不揮発性メモリ装置の形成方法を説明するために図１のＩ−Ｉ’線及びＩＩ−ＩＩ’線に沿った断面図である。
【図１３】本発明の一実施形態による不揮発性メモリ装置の形成方法を説明するために図１のＩ−Ｉ’線及びＩＩ−ＩＩ’線に沿った断面図である。
【図１４】本発明の一実施形態による不揮発性メモリ装置の形成方法を説明するために図１のＩ−Ｉ’線及びＩＩ−ＩＩ’線に沿った断面図である。
【図１５】本発明の他の実施形態による不揮発性メモリ装置の形成方法を説明するために図１のＩ−Ｉ’線及びＩＩ−ＩＩ’線に沿った断面図である。
【図１６】本発明の他の実施形態による不揮発性メモリ装置の形成方法を説明するために図１のＩ−Ｉ’線及びＩＩ−ＩＩ’線に沿った断面図である。
【図１７】本発明の他の実施形態による不揮発性メモリ装置の形成方法を説明するために図１のＩ−Ｉ’線及びＩＩ−ＩＩ’線に沿った断面図である。
【図１８】本発明の他の実施形態による不揮発性メモリ装置の形成方法を説明するために図１のＩ−Ｉ’線及びＩＩ−ＩＩ’線に沿った断面図である。
【図１９】本発明の他の実施形態による不揮発性メモリ装置の形成方法を説明するために図１のＩ−Ｉ’線及びＩＩ−ＩＩ’線に沿った断面図である。
【図２０】本発明の他の実施形態による不揮発性メモリ装置の形成方法を説明するために図１のＩ−Ｉ’線及びＩＩ−ＩＩ’線に沿った断面図である。
【図２１】本発明の他の実施形態による不揮発性メモリ装置の形成方法を説明するために図１のＩ−Ｉ’線及びＩＩ−ＩＩ’線に沿った断面図である。
【図２２】本発明の他の実施形態による不揮発性メモリ装置の形成方法を説明するために図１のＩ−Ｉ’線及びＩＩ−ＩＩ’線に沿った断面図である。
【図２３】本発明の他実施の形態による不揮発性メモリ装置の形成方法を説明するために図１のＩ−Ｉ’線及びＩＩ−ＩＩ’線に沿った断面図である。
【図２４】本発明の一実施形態による不揮発性メモリ装置のブロック図である。
【図２５】本発明の一実施形態による半導体メモリ装置を含むシステムを概略的に示す図である。
【符号の説明】
【００７７】
１１０    基板
１１３、１２５、１３１、１４１、１４７、１５１、１５３    マスクパターン
１１４    パッド酸化膜パターン
１１５    窒化膜パターン
１１７    素子分離用トレンチ
１１９    素子分離用絶縁膜
１２０ａ    セル活性領域
１２０ｂ    周辺活性領域
１２１    セル素子分離膜、素子分離膜
１２１ａ    セル素子分離膜
１２１ｂ    周辺素子分離膜
１２２    下部素子分離膜
１２３、１２３ａ    上部素子分離膜
１２４、１３３    ギャップ領域
１２７    周辺ゲート絶縁膜
１２８    導電膜
１２８ｂ    （下部）導電パターン
１２９    酸化膜
１３４    トンネル絶縁膜
１３５    電荷貯蔵膜
１３５ａ、１３５ｂ    電荷貯蔵パターン
１３６    水平部
１３７    突出部
１３９    犠牲膜
１３９ａ、１３９ｂ    犠牲膜パターン
１４５    ブロック絶縁膜
１４５ａ    ブロック絶縁膜パターン
１４９    バッファ膜
１４９ａ    バッファ膜パターン
１５５ａ    制御ゲート線（導電パターン）
１５５ｂ    （上部）導電パターン
１５６    周辺ゲート電極
２００    不揮発性メモリ装置
２１０    セルアレイ
２２０    デコーダ
２３０    ページバッファ
２４０    ビット線選択回路
２５０    データバッファ
２６０    制御ユニット
３００    システム
３１０    コントローラ
３２０    入出力装置
３３０    メモリ
３４０    無線インタフェース
３５０    バス
【図１】
2009088518.tif 000003
【図２】
2009088518.tif 000004
【図３】
2009088518.tif 000005
【図４】
2009088518.tif 000006
【図５】
2009088518.tif 000007
【図６】
2009088518.tif 000008
【図７】
2009088518.tif 000009
【図８】
2009088518.tif 000010
【図９】
2009088518.tif 000011
【図１０】
2009088518.tif 000012
【図１１】
2009088518.tif 000013
【図１２】
2009088518.tif 000014
【図１３】
2009088518.tif 000015
【図１４】
2009088518.tif 000016
【図１５】
2009088518.tif 000017
【図１６】
2009088518.tif 000018
【図１７】
2009088518.tif 000019
【図１８】
2009088518.tif 000020
【図１９】
2009088518.tif 000021
【図２０】
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【図２１】
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【図２２】
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【図２３】
2009088518.tif 000025
【図２４】
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【図２５】
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