(57)【要約】【課題】使用するフレームメモリの容量を削減することが可能な画像処理装置および画像処理方法を提供すること。【解決手段】３Ｄ−ＮＲ演算部２は、前段の画像入力部から入力されるデータおよびフレームメモリ制御部１から出力される２フィールド前のノイズリダクション処理後のデータを用いて３次元ノイズリダクション処理を行なう。また、３Ｄ−ＩＰＣ演算部３は、３Ｄ−ＮＲ演算部２から出力されるノイズリダクション処理後のデータおよびフレームメモリ制御部１から出力される１フィールド前および２フィールド前のノイズリダクション処理後のデータを用いて３次元インタレース・プログレッシブ変換処理を行なう。したがって３Ｄ−ＮＲ演算部２によるノイズリダクション処理後のデータのみをフレームメモリ４１〜４４に書き込むことができ、使用するフレームメモリ４１〜４４の容量を削減することが可能になる。【選択図】図２
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【特許請求の範囲】
【請求項１】
３次元ノイズリダクション処理を行なう第１の演算手段と、
３次元インタレース・プログレッシブ変換処理を行なう第２の演算手段と、
フレームメモリに対するデータの読み出しおよびデータの書き込みを制御する制御手段とを含み、
前記制御手段は、前記第１の演算手段によるノイズリダクション処理後のデータを前記フレームメモリに書き込み、前記第１の演算手段からの要求に応じて前記フレームメモリから第１の所定フィールド前のノイズリダクション処理後のデータを読み出して前記第１の演算手段に出力し、前記第２の演算手段からの要求に応じて前記フレームメモリから第２の所定フィールド前のノイズリダクション処理後のデータを読み出して前記第２の演算手段に出力するフレームメモリ制御手段を含み、
前記第１の演算手段は、前段の画像入力部から入力されるデータおよび前記フレームメモリ制御手段から出力される第１の所定フィールド前のノイズリダクション処理後のデータを用いて３次元ノイズリダクション処理を行ない、
前記第２の演算手段は、前記第１の演算手段から出力されるノイズリダクション処理後のデータおよび前記フレームメモリ制御手段から出力される第１および第２の所定フィールド前のノイズリダクション処理後のデータを用いて３次元インタレース・プログレッシブ変換処理を行なう、画像処理装置。
【請求項２】
前記画像処理装置はさらに、前記フレームメモリ制御手段から出力される第１の所定フィールド前のノイズリダクション処理後のデータを、前記第１の演算手段による演算遅延分だけ遅延させて前記第２の演算手段に出力する第１の遅延手段を含む、請求項１記載の画像処理装置。
【請求項３】
前記制御手段はさらに、前記第１の遅延手段によって遅延される第１の所定フィールド前のノイズリダクション処理後のデータを、フレームメモリ読み出し遅延分だけ遅延させて前記第２の演算手段に出力する第２の遅延手段を含む、請求項２記載の画像処理装置。
【請求項４】
３次元ノイズリダクション処理を行なう第１の演算手段と、３次元インタレース・プログレッシブ変換処理を行なう第２の演算手段とを含んだ画像処理装置における画像処理方法であって、
前記第１の演算手段によるノイズリダクション処理後のデータを前記フレームメモリに書き込むステップと、
前記フレームメモリから第１の所定フィールド前のノイズリダクション処理後のデータを読み出して前記第１の演算手段に出力するステップと、
前記第１の演算手段によって、前段の画像入力部から入力されるデータおよび前記フレームメモリから読み出される第１の所定フィールド前のノイズリダクション処理後のデータを用いて３次元ノイズリダクション処理を行なうステップと、
前記フレームメモリから第２の所定フィールド前のノイズリダクション処理後のデータを読み出して前記第２の演算手段に出力するステップと、
前記第２の演算手段によって、前記第１の演算手段から出力されるノイズリダクション処理後のデータおよび前記フレームメモリから読み出される第１および第２の所定フィールド前のノイズリダクション処理後のデータを用いて３次元インタレース・プログレッシブ変換処理を行なうステップとを含む、画像処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶テレビなどで用いられる画像処理技術に関し、特に、画像の３次元処理用のフレームメモリの削減を可能とした画像処理装置および画像処理方法に関する。
【背景技術】
【０００２】
近年、液晶テレビが普及し、さらなる高画質化が進みつつある。このような液晶テレビなどの表示においては、ノイズリダクションやインタレース・プログレッシブ変換などの画像処理が必要であるが、さらなる高画質化のためには３次元処理が必須となる。
【０００３】
この３次元処理には、数フィールドまたは数フレーム分の入力画像データを保存するためのフレームメモリが必要であり、外部ＤＲＡＭ（Dynamic Random Access Memory）などがフレームメモリとして使用される。
【０００４】
従来の３次元処理において、たとえば３次元ノイズリダクション処理に過去２フィールド分の画像データを保持して使用し、３次元インタレース・プログレッシブ変換（以下、ＩＰ変換とも呼ぶ。）に過去４フィールド分のデータを保持して使用する必要がある場合を考える。
【０００５】
この場合、外付けＤＲＡＭ内にノイズリダクション用の２フィールド分のフレームメモリをマッピングし、そのフレームメモリに入力画像データを２フィールド分保存する。そして、ノイズリダクション処理部が、２フィールド遅延データとしてフレームメモリから読み出しながら３次元ノイズリダクション処理を行ない、ノイズリダクション処理後の画像データを後段のＩＰ変換処理部に出力する。
【０００６】
さらに、外付けＤＲＡＭ内にＩＰ変換用の４フィールド分のフレームメモリをマッピングし、そのフレームメモリにノイズリダクション処理後の画像データを４フィールド分保存する。そして、ＩＰ変換処理部が、１フィールド遅延データ、２フィールド遅延データおよび４フィールド遅延データとしてフレームメモリから読み出しながら３次元ＩＰ変換処理を行なう。
【０００７】
これに関連する技術として、下記の特許文献１および特許文献２に開示された発明がある。特許文献１に開示された発明は、３次元動き適応型順次走査変換と走査線変換（解像度変換）とを回路及びメモリを共有化して同時に行うことによって、高画質で低コストの走査線変換回路を提供するものである。
【０００８】
また、特許文献２に開示された映像信号処理装置においては、３次元ノイズリダクション処理と時間軸補正処理と手ぶれ切り出し処理と電子ズーム処理とで使用するメモリを共有し、それらの処理に必要なメモリへのアクセスを、１）３次元ノイズリダクション処理後の映像信号の書き込み、２）３次元ノイズリダクション演算に必要な映像信号の読み出し、３）時間軸補正処理と手ぶれ切り出し処理と電子ズーム処理兼用の映像信号の読み出し、との３つのアクセスのみで実現するものである。
【特許文献１】特開２００３−０１８５５２号公報
【特許文献２】特開２００５−２５２５７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
液晶テレビ表示用の画像処理においては、上述のように高画質化のために各画像処理機能ごとにフレームメモリとして大容量のメモリを搭載する必要があり、使用メモリ容量が増大する傾向にある。
【００１０】
また、近年、テレビ画面の大型化が進むとともに、ＯＳＤ（On Screen Display）機能にもグラフィック機能による高機能化、高画質化が必要となっていることから、フレームメモリの容量、ＯＳＤ用に使用するメモリ容量も増加しており、システム全体で使用するメモリ容量が増加してきている。
【００１１】
一方で、液晶テレビの普及も進み、トータルコストの削減に対する要求も高まってきている。したがって、なるべくメモリ使用量を少なくし、かつ画質を向上させなければならない。
【００１２】
しかしながら、３次元ノイズリダクション処理に２フィールド分のフレームメモリを使用し、３次元ＩＰ変換処理に４フィールド分のフレームメモリを使用したのでは、このような要求に対応することはできないといった問題点がある。
【００１３】
また、特許文献１に開示された発明は、３次元動き適応型順次走査変換と走査線変換とをメモリを共有化して行なうものであり、特許文献２に開示された発明は、３次元ノイズリダクション処理と時間軸補正処理と手ぶれ切り出し処理と電子ズーム処理とで使用するメモリを共有するものである。したがって、これらの技術を用いたとしても、上述の問題点を解決することはできない。
【００１４】
本発明は、上記問題点を解決するためになされたものであり、その目的は、使用するフレームメモリの容量を削減することが可能な画像処理装置および画像処理方法を提供することである。
【課題を解決するための手段】
【００１５】
本発明の一実施例によれば、３次元ノイズリダクション処理を行なう３Ｄ−ＮＲ演算部と、３次元インタレース・プログレッシブ変換処理を行なう３Ｄ−ＩＰＣ演算部と、フレームメモリに対するデータの読み出しおよびデータの書き込みを制御するフレームメモリ制御部とを含んだ画像処理装置が提供される。フレームメモリ制御部は、３Ｄ−ＮＲ演算部によるノイズリダクション処理後のデータをフレームメモリに書き込み、フレームメモリから２フィールド前のノイズリダクション処理後のデータを読み出して３Ｄ−ＮＲ演算部に出力し、フレームメモリから１フィールド前のノイズリダクション処理後のデータを読み出して３Ｄ−ＩＰＣ演算部に出力するフレームメモリ制御回路を含む。３Ｄ−ＮＲ演算部は、前段の画像入力部から入力されるデータおよびフレームメモリ制御部から出力される２フィールド前のノイズリダクション処理後のデータを用いて３次元ノイズリダクション処理を行なう。３Ｄ−ＩＰＣ演算部は、３Ｄ−ＮＲ演算部から出力されるノイズリダクション処理後のデータおよびフレームメモリ制御部から出力される１フィールド前および２フィールド前のノイズリダクション処理後のデータを用いて３次元インタレース・プログレッシブ変換処理を行なう。
【発明の効果】
【００１６】
この実施例によれば、フレームメモリ制御部は、３Ｄ−ＮＲ演算部によるノイズリダクション処理後のデータのみをフレームメモリに書き込むので、使用するフレームメモリの容量を削減することが可能になるという効果がある。
【発明を実施するための最良の形態】
【００１７】
図１は、ノイズリダクション処理とＩＰ変換処理とでフレームメモリを共有していない場合の画像処理装置の構成例を示すブロック図である。この画像処理装置は、フレームメモリ制御部１１０と、３次元ノイズリダクション演算部（以下、３Ｄ−ＮＲ演算部と呼ぶ。）１２０と、３次元ＩＰ変換演算部（以下、３Ｄ−ＩＰＣ演算部と呼ぶ。）１３０と、フレームメモリとして使用される外部メモリ１４０とを含む。
【００１８】
フレームメモリ制御部１１０は、フレームメモリ読み出し遅延調整回路１１１および１１３と、ＮＲ用出力選択回路１１２と、フレームメモリ制御回路１１４とを含む。また、外部メモリ１４０は、８つのフレームメモリ１４１〜１４８を含む。
【００１９】
図１において、Ｙ０ｆは現フィールドの輝度データ、Ｙ１ｆは１フィールド前の輝度データ、Ｙ２ｆは２フィールド前の輝度データを示している。また、Ｃ０ｆは現フィールドの色差データ、Ｃ１ｆは１フィールド前の色差データ、Ｃ２ｆは２フィールド前の色差データを示している。また、ノイズリダクション処理前の現フィールドの輝度データおよび色差データを、“Ｙ０’ｆ”および“Ｃ０’ｆ”と表わし、ノイズリダクション処理後の現フィールドの輝度データおよび色差データを、“Ｙ０ｆ”および“Ｃ０ｆ”と表わすものとする。１フィールド前および２フィールド前の各データについても同様である。
【００２０】
フレームメモリ制御部１１０は、図示しない前段の画像入力部から垂直同期信号ＶＤ’、水平同期信号ＨＤ’、映像フィールドデータ有効信号ＶＥ’、１ラインデータ有効信号ＨＥ’、輝度データＹ０’ｆ、色差データＣ０’ｆを受けると、フレームメモリ読み出し遅延調整回路１１１によってこれらの信号をフレームメモリ読み出し遅延（読み出し遅延段数）分だけ遅延させて３Ｄ−ＮＲ演算部１２０に出力する。
【００２１】
また、フレームメモリ制御回路１１４は、輝度データＹ０’ｆおよび色差データＣ０’ｆをそれぞれフレームメモリ１４１および１４３に書き込む。
【００２２】
このとき、フレームメモリ制御回路１１４は、フレームメモリ１４１および１４３のそれぞれから２フィールド前の輝度データＹ２’ｆおよび色差データＣ２’ｆを読み出してＮＲ用出力選択回路１１２に出力する。ＮＲ用出力選択回路１１２は、フレームメモリ１４１からの輝度データＹ２’ｆを輝度データとして選択し、３Ｄ−ＮＲ演算部１２０に出力する。同様に、ＮＲ用出力選択回路１１２は、フレームメモリ１４３からの色差データＣ２’ｆを色差データとして選択し、３Ｄ−ＮＲ演算部１２０に出力する。なお、このとき、フレームメモリ１４２および１４４のそれぞれには、１フィールド前の輝度データＹ１’ｆおよび色差データＣ１’ｆが格納されており、次のサイクルで２フィールド前の輝度データおよび色差データとして使用される。
【００２３】
なお、ＮＲ用出力選択回路１１２内の（ｉ）はインタレース入力を示し、（ｐ）はプログレッシブ入力を示している。
【００２４】
３Ｄ−ＮＲ演算部１２０は、フレームメモリ制御部１１０からＶＤ’信号、ＨＤ’信号、ＶＥ’信号、ＨＥ’信号、現フィールドの輝度データＹ０’ｆおよび色差データＣ０’ｆ、２フィールド前の輝度データＹ２’ｆおよび色差データＣ２’ｆを受けると、ノイズリダクション演算処理を行なう。そして、演算結果を輝度データＹ０ｆおよび色差データＣ０ｆとしてフレームメモリ制御部１１０に出力する。また、３Ｄ−ＮＲ演算部１２０は、ＮＲ演算処理分だけ遅延した垂直同期信号、水平同期信号、映像フィールドデータ有効信号、１ラインデータ有効信号をそれぞれＶＤ信号、ＨＤ信号、ＶＥ信号、ＨＥ信号としてフレームメモリ制御部１１０に出力する。
【００２５】
フレームメモリ読み出し遅延調整回路１１３は、ＶＤ信号、ＨＤ信号、ＶＥ信号、ＨＥ信号、Ｙ０ｆ信号およびＣ０ｆ信号をフレームメモリ読み出し遅延分だけ遅延させて３Ｄ−ＩＰＣ演算部１３０に出力する。
【００２６】
フレームメモリ制御回路１１４は、３Ｄ−ＮＲ演算部１２０から輝度データＹ０ｆおよび色差データＣ０ｆを受けると、それぞれをフレームメモリ１４５および１４７に書き込む。
【００２７】
このとき、フレームメモリ制御回路１１４は、フレームメモリ１４５および１４７のそれぞれから２フィールド前の輝度データＹ２ｆおよび色差データＣ２ｆを読み出してフレームメモリ読み出し遅延調整回路１１３を介して３Ｄ−ＩＰＣ演算部１３０に出力する。同様に、フレームメモリ制御回路１１４は、フレームメモリ１４６および１４８のそれぞれから１フィールド前の輝度データＹ１ｆおよび色差データＣ１ｆを読み出してフレームメモリ読み出し遅延調整回路１１３を介して３Ｄ−ＩＰＣ演算部１３０に出力する。
【００２８】
３Ｄ−ＩＰＣ演算部１３０は、フレームメモリ制御部１１０からＶＤ信号、ＨＤ信号、ＶＥ信号、ＨＥ信号、現フィールドの輝度データＹ０ｆおよび色差データＣ０ｆ、１フィールド前の輝度データＹ１ｆおよび色差データＣ１ｆ、２フィールド前の輝度データＹ２ｆおよび色差データＣ２ｆを受けて、ＩＰＣ演算処理を行なう。そして、演算結果を外部に出力する。
【００２９】
図２は、本発明の実施の形態における画像処理装置の構成例を示すブロック図である。本実施の形態においては、３Ｄ−ＮＲ演算部が２フィールド前の輝度データおよび色差データを使用し、３Ｄ−ＩＰＣ演算部が１フィールド前の輝度データおよび色差データと、２フィールド前の輝度データおよび色差データとを使用する場合について説明するが、これに限られるものではない。これ以外の場合であっても、図１に示す画像処理装置と同様の構成によって実現可能である。
【００３０】
この画像処理装置は、フレームメモリ制御部１と、３Ｄ−ＮＲ演算部２と、３Ｄ−ＩＰＣ演算部３と、フレームメモリとして使用される外部メモリ４と、ＮＲ演算遅延調整回路５とを含む。
【００３１】
なお、図２に示す画像処理装置のうち、フレームメモリ制御部１、３Ｄ−ＮＲ演算部２、３Ｄ−ＩＰＣ演算部３およびＮＲ演算遅延調整回路５が１つの半導体チップとして製造され、ＬＣＤ（Liquid Crystal Device）ドライバとして提供されてもよい。
【００３２】
フレームメモリ制御部１は、フレームメモリ読み出し遅延調整回路１１および１３と、ＮＲ用出力選択回路１２と、フレームメモリ制御回路１４とを含む。また、外部メモリ４は、４つのフレームメモリ４１〜４４を含む。
【００３３】
フレームメモリ制御部１は、図示しない前段の画像入力部から垂直同期信号ＶＤ’、水平同期信号ＨＤ’、映像フィールドデータ有効信号ＶＥ’、１ラインデータ有効信号ＨＥ’、輝度データＹ０’ｆ、色差データＣ０’ｆを受けると、フレームメモリ読み出し遅延調整回路１１によってこれらの信号をフレームメモリ読み出し遅延（読み出し遅延段数）分だけ遅延させて３Ｄ−ＮＲ演算部２に出力する。
【００３４】
このとき、フレームメモリ制御回路１４は、３Ｄ−ＮＲ演算部２からの読み出しリクエストに応じて、フレームメモリ４１および４３のそれぞれから２フィールド前の（ノイズリダクション処理後の）輝度データＹ２ｆおよび色差データＣ２ｆを読み出してＮＲ用出力選択回路１２に出力する。ＮＲ用出力選択回路１２は、フレームメモリ４１からの輝度データＹ２ｆを輝度データとして選択し、３Ｄ−ＮＲ演算部２に出力する。同様に、ＮＲ用出力選択回路１２は、フレームメモリ４３からの色差データＣ２ｆを色差データとして選択し、３Ｄ−ＮＲ演算部２に出力する。なお、このとき、フレームメモリ４２および４４のそれぞれには、１フィールド前の（ノイズリダクション処理後の）輝度データＹ１ｆおよび色差データＣ１ｆが格納されており、次のサイクルで２フィールド前の輝度データおよび色差データとして使用される。
【００３５】
ＮＲ演算遅延調整回路５は、ＮＲ用出力選択回路１２からの２フィールド前の輝度データＹ２ｆおよび色差データＣ２ｆを受け、これらのデータをＮＲ演算遅延（ＮＲ演算遅延段数）分だけ遅延させてフレームメモリ制御部１に出力する。
【００３６】
３Ｄ−ＮＲ演算部２は、フレームメモリ制御部１からＶＤ’信号、ＨＤ’信号、ＶＥ’信号、ＨＥ’信号、現フィールドの輝度データＹ０’ｆおよび色差データＣ０’ｆ、２フィールド前の輝度データＹ２ｆおよび色差データＣ２ｆを受けると、ノイズリダクション演算処理を行なう。そして、演算結果を輝度データＹ０ｆおよび色差データＣ０ｆとしてフレームメモリ制御部１に出力する。また、３Ｄ−ＮＲ演算部２は、ＮＲ演算処理分だけ遅延した垂直同期信号、水平同期信号、映像フィールドデータ有効信号、１ラインデータ有効信号をそれぞれＶＤ信号、ＨＤ信号、ＶＥ信号、ＨＥ信号としてフレームメモリ制御部１に出力する。
【００３７】
フレームメモリ制御回路１４は、３Ｄ−ＮＲ演算部２から輝度データＹ０ｆおよび色差データＣ０ｆを受けると、それぞれをフレームメモリ４１および４３に書き込む。
【００３８】
フレームメモリ読み出し遅延調整回路１３は、ＶＤ信号、ＨＤ信号、ＶＥ信号、ＨＥ信号、Ｙ０ｆ信号、Ｃ０ｆ信号、Ｙ２ｆ信号およびＣ２ｆ信号をフレームメモリ読み出し遅延分だけ遅延させて３Ｄ−ＩＰＣ演算部３に出力する。
【００３９】
このとき、フレームメモリ制御回路１４は、３Ｄ−ＩＰＣ演算部３からの読み出しリクエストに応じて、フレームメモリ４２および４４のそれぞれから１フィールド前の輝度データＹ１ｆおよび色差データＣ１ｆを読み出してフレームメモリ読み出し遅延調整回路１３を介して３Ｄ−ＩＰＣ演算部３に出力する。
【００４０】
３Ｄ−ＩＰＣ演算部３は、フレームメモリ制御部１からＶＤ信号、ＨＤ信号、ＶＥ信号、ＨＥ信号、現フィールドの輝度データＹ０ｆおよび色差データＣ０ｆ、１フィールド前の輝度データＹ１ｆおよび色差データＣ１ｆ、２フィールド前の輝度データＹ２ｆおよび色差データＣ２ｆを受けて、ＩＰＣ演算処理を行なう。そして、演算結果を外部に出力する。
【００４１】
図３は、本発明の実施の形態における画像処理装置の映像フィールド期間単位の動作を説明するためのタイミングチャートである。１映像フィールド期間を１サイクルとして説明する。なお、図３においては輝度データのみが記載されているが、色差データについても同様の処理が行なわれる。
【００４２】
（サイクルＴ１）
前段の画像入力部からのＶＤ’信号およびＶＥ’信号によって映像フレーム＃０の開始が通知されると、輝度データＹ０’ｆがフレームメモリ読み出し遅延調整回路１１によってフレームメモリ読み出し遅延分だけ遅延される。３Ｄ−ＮＲ演算部２は、遅延後のＹ０’ｆを用いてノイズリダクション処理を行ない、演算結果を輝度データＹ０ｆとして３Ｄ−ＩＰＣ演算部３に出力する。なお、このサイクルでは２フィールド前の輝度データは存在しない。
【００４３】
３Ｄ−ＩＰＣ演算部３は、ＮＲ遅延後のＶＤ信号、ＶＥ信号、ＨＤ信号、ＨＥ信号およびＹ０ｆ信号を用いてＩＰＣ演算処理を行なう。なお、このサイクルでは２フィールド前および１フィールド前の輝度データは存在しない。
【００４４】
このサイクルで、フレームメモリ４１（Ｙ用第１面）には、ノイズリダクション後の映像フレーム＃０が書き込まれる。
【００４５】
（サイクルＴ２）
前段の画像入力部からのＶＤ’信号およびＶＥ’信号によって映像フレーム＃１の開始が通知されると、輝度データＹ０’ｆがフレームメモリ読み出し遅延調整回路１１によってフレームメモリ読み出し遅延分だけ遅延される。３Ｄ−ＮＲ演算部２は、遅延後のＹ０’ｆを用いてノイズリダクション処理を行ない、演算結果を輝度データＹ０ｆとして３Ｄ−ＩＰＣ演算部３に出力する。なお、このサイクルでも２フィールド前の輝度データは存在しない。
【００４６】
３Ｄ−ＩＰＣ演算部３は、ＮＲ遅延後のＶＤ信号、ＶＥ信号、ＨＤ信号、ＨＥ信号、Ｙ０ｆ信号およびＹ１ｆ信号を用いてＩＰＣ演算処理を行なう。映像フレーム＃０の輝度信号がＹ１ｆとして使用され、映像フレーム＃１の輝度信号がＹ０ｆとして使用される。なお、このサイクルでは２フィールド前の輝度データは存在しない。
【００４７】
このサイクルでは、フレームメモリ４１（Ｙ用第１面）から映像フレーム＃０の輝度信号が読み出されるとともに、フレームメモリ４２（Ｙ用第２面）にはノイズリダクション後の映像フレーム＃１が書き込まれる。
【００４８】
（サイクルＴ３）
前段の画像入力部からのＶＤ’信号およびＶＥ’信号によって映像フレーム＃２の開始が通知されると、輝度データＹ０’ｆがフレームメモリ読み出し遅延調整回路１１によってフレームメモリ読み出し遅延分だけ遅延される。３Ｄ−ＮＲ演算部２は、遅延後のＹ０’ｆ（映像フレーム＃２）およびフレームメモリ４１（Ｙ用第１面）から読み出された輝度データＹ２ｆ（映像フレーム＃０）を用いてノイズリダクション処理を行ない、演算結果を輝度データＹ０ｆとして３Ｄ−ＩＰＣ演算部３に出力する。
【００４９】
３Ｄ−ＩＰＣ演算部３は、ＮＲ遅延後のＶＤ信号、ＶＥ信号、ＨＤ信号、ＨＥ信号、Ｙ０ｆ信号、Ｙ１ｆ信号およびＹ２ｆ信号を用いてＩＰＣ演算処理を行なう。映像フレーム＃０の輝度信号がＹ２ｆとして使用され、映像フレーム＃１の輝度信号がＹ１ｆとして使用され、映像フレーム＃２の輝度信号がＹ０ｆとして使用される。
【００５０】
このサイクルでは、フレームメモリ４１（Ｙ用第１面）から映像フレーム＃０の輝度データがＹ２ｆとして読み出されるとともに、ノイズリダクション後の映像フレーム＃２の輝度データが書き込まれる。また、フレームメモリ４２（Ｙ用第２面）から映像フレーム＃１の輝度データがＹ１ｆとして読み出される。
【００５１】
（サイクルＴ４）
前段の画像入力部からのＶＤ’信号およびＶＥ’信号によって映像フレーム＃３の開始が通知されると、輝度データＹ０’ｆがフレームメモリ読み出し遅延調整回路１１によってフレームメモリ読み出し遅延分だけ遅延される。３Ｄ−ＮＲ演算部２は、遅延後のＹ０’ｆ（映像フレーム＃３）およびフレームメモリ４２（Ｙ用第２面）から読み出された輝度データＹ２ｆ（映像フレーム＃１）を用いてノイズリダクション処理を行ない、演算結果を輝度データＹ０ｆとして３Ｄ−ＩＰＣ演算部３に出力する。
【００５２】
３Ｄ−ＩＰＣ演算部３は、ＮＲ遅延後のＶＤ信号、ＶＥ信号、ＨＤ信号、ＨＥ信号、Ｙ０ｆ信号、Ｙ１ｆ信号およびＹ２ｆ信号を用いてＩＰＣ演算処理を行なう。映像フレーム＃１の輝度信号がＹ２ｆとして使用され、映像フレーム＃２の輝度信号がＹ１ｆとして使用され、映像フレーム＃３の輝度信号がＹ０ｆとして使用される。
【００５３】
このサイクルでは、フレームメモリ４１（Ｙ用第１面）から映像フレーム＃２の輝度データがＹ１ｆとして読み出される。また、フレームメモリ４２（Ｙ用第２面）から映像フレーム＃１の輝度データがＹ２ｆとして読み出されるとともに、ノイズリダクション後の映像フレーム＃３の輝度データが書き込まれる。
【００５４】
図４は、本発明の実施の形態における画像処理装置の映像ライン単位の動作を説明するためのタイミングチャートである。映像１ライン期間を１サイクルとして説明する。
【００５５】
（サイクルＴ１１〜Ｔ１２）
３Ｄ−ＮＲ演算部２は、ＶＤ’信号、ＶＥ’信号、ＨＤ’信号、ＨＥ’信号、Ｙ０’ｆ信号およびＹ２ｆ信号を受けると、ＮＲ演算遅延分だけ遅延させたＶＤ信号、ＶＥ信号、ＨＤ信号およびＨＥ信号をフレームメモリ読み出し遅延調整回路１３に出力する。
【００５６】
３Ｄ−ＩＰＣ演算部３は、フレームメモリ読み出し遅延調整回路１３によってさらにフレームメモリ読み出し遅延分だけ遅延されたＶＤ信号、ＶＥ信号、ＨＤ信号およびＨＥ信号を受ける。
【００５７】
（サイクルＴ１３）
３Ｄ−ＮＲ演算部２は、ＶＤ’信号、ＶＥ’信号、ＨＤ’信号およびＨＥ’信号と、１ライン目のＹ０’ｆ／Ｃ０’ｆ信号およびＹ２ｆ／Ｃ２ｆ信号とを受けると、ＮＲ演算処理を行ない、ＮＲ演算処理後のＹ０ｆ／Ｃ０ｆ信号と、ＮＲ演算遅延分だけ遅延させたＶＤ信号、ＶＥ信号、ＨＤ信号およびＨＥ信号をフレームメモリ読み出し遅延調整回路１３に出力する。このとき、ＮＲ演算遅延調整回路５からＮＲ演算遅延分だけ遅延されたＹ２ｆ／Ｃ２ｆ信号が出力される。
【００５８】
３Ｄ−ＩＰＣ演算部３は、ＶＤ信号、ＶＥ信号、ＨＤ信号およびＨＥ信号と、さらにフレームメモリ読み出し遅延分だけ遅延された１ライン目のＹ０ｆ／Ｃ０ｆ信号およびＹ２ｆ／Ｃ２ｆ信号と、フレームメモリ４２および４４から読み出された１ライン目のＹ１ｆ／Ｃ１ｆ信号とを受けると、ＩＰＣ演算処理を行なう。
【００５９】
（サイクルＴ１４〜ＴＮ＋１２）
サイクルＴ１３と同様の処理が行なわれ、３Ｄ−ＮＲ演算部２および３Ｄ−ＩＰＣ演算部３によってＮライン分の映像データが生成されて出力される。
【００６０】
以上説明したように、本実施の形態における画像処理装置によれば、ノイズリダクション処理後の輝度データおよび色差データＹ０ｆ／Ｃ０ｆ、Ｙ１ｆ／Ｃ１ｆおよびＹ２ｆ／Ｃ２ｆのみをフレームメモリ４１〜４４に格納し、これらのデータを用いてＮＲ演算およびＩＰＣ演算を行なうようにしたので、使用するフレームメモリの容量を削減することが可能となった。
【００６１】
また、データ転送量を削減することができるため、３Ｄ−ＮＲ演算部２および３Ｄ−ＩＰＣ演算部３をより低い周波数のクロックで動作させることが可能となった。
【００６２】
また、３Ｄ−ＮＲ演算部２は、２フィールド前のノイズリダクション処理後の輝度データおよび色差データＹ２ｆ／Ｃ２ｆを用いてＮＲ演算処理を行なうようにしたので、さらに鮮明な映像データを生成することが可能となった。
【００６３】
また、ＮＲ演算遅延調整回路５によってフレームメモリから読み出された輝度データおよび色差データＹ２ｆ／Ｃ２ｆをＮＲ演算遅延分だけ遅延させるようにしたので、３Ｄ−ＩＰＣ演算部３において正確なタイミングで輝度データおよび色差データを取り込むことが可能となった。
【００６４】
今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００６５】
【図１】ノイズリダクション処理とＩＰ変換処理とでフレームメモリを共有していない場合の画像処理装置の構成例を示すブロック図である。
【図２】本発明の実施の形態における画像処理装置の構成例を示すブロック図である。
【図３】本発明の実施の形態における画像処理装置の映像フィールド期間単位の動作を説明するためのタイミングチャートである。
【図４】本発明の実施の形態における画像処理装置の映像ライン単位の動作を説明するためのタイミングチャートである。
【符号の説明】
【００６６】
１，１１０  フレームメモリ制御部、２，１２０  ３Ｄ−ＮＲ演算部、３，１３０  ３Ｄ−ＩＰＣ演算部、４，１４０  外部メモリ、５  ＮＲ演算遅延調整回路、１１，１３，１１１，１１３  フレームメモリ読み出し遅延調整回路、１２，１１２  ＮＲ用出力選択回路、１４，１１４  フレームメモリ制御回路、４１〜４４，１４１〜１４８  フレームメモリ。
【図１】
2009253671.tif 000003
【図２】
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【図３】
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【図４】
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