(57)【要約】【課題】強誘電体メモリの読み出しマージンを改善した強誘電体メモリ装置及び強誘電体メモリ装置の制御方法を提供する。【解決手段】強誘電体キャパシタを含む強誘電体メモリにより構成される記憶部１０と、書き込み要求及び読み出し要求に基づき記憶部１０に対するデータの書き込み及び読み出しを制御する制御部２０とを含み、制御部２０は、データの書き込み時及び読み出し時よりも小さな絶対値の印加電圧で前記記憶部をマイナーループ掃引する制御を行う。【選択図】図１
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【特許請求の範囲】
【請求項１】
強誘電体キャパシタを含む強誘電体メモリにより構成される記憶部と、書き込み要求及び読み出し要求に基づき前記記憶部に対するデータの書き込み及び読み出しを制御する制御部とを含む強誘電体メモリ装置であって、
前記制御部は、データの書き込み時及び読み出し時よりも小さな絶対値の印加電圧で前記記憶部をマイナーループ掃引する制御を行うことを特徴とする強誘電体メモリ装置。
【請求項２】
請求項１において、
前記マイナーループ掃引時の印加電圧は、前記強誘電体キャパシタの抗電界に基づき決定された電圧であることを特徴とする強誘電体メモリ装置。
【請求項３】
請求項１において、
前記マイナーループ掃引時の印加電圧は、前記強誘電体キャパシタの抗電界とインプリントによるシフト量に基づき決定された電圧であることを特徴とする強誘電体メモリ装置。
【請求項４】
請求項１乃至３において、
前記マイナーループ掃引時の印加電圧は、正電圧側又は負電圧側のいずれか一方であることを特徴とする強誘電体メモリ装置。
【請求項５】
請求項１乃至４において、
前記制御部は、前記読み出し要求を受けた場合、前記記憶部に対するデータの読み出し制御前に、前記マイナーループ掃引する制御を行うことを特徴とする強誘電体メモリ装置。
【請求項６】
請求項１乃至４において、
前記制御部は、強誘電体メモリ装置の電源投入後の初期設定期間に、前記マイナーループ掃引する制御を行うことを特徴とする強誘電体メモリ装置。
【請求項７】
強誘電体キャパシタを含む強誘電体メモリにより構成される記憶部と、前記記憶部に対するデータの書き込み及び読み出しを制御する制御部とを含む強誘電体メモリ装置の制御方法であって、
前記制御部が、データの書き込み及び読み出し時よりも小さな電圧で前記記憶部をマイナーループ掃引する制御を行うことを特徴とする強誘電体メモリ装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体メモリ装置及び強誘電体メモリ装置の制御方法に関する。
【背景技術】
【０００２】
高速に読み書きできるＤＲＡＭと、不揮発性メモリであるフラッシュメモリやＥＰＰＲＯＭの長所を兼ね備えた半導体記憶装置として、メモリセルに強誘電体キャパシタを使用した強誘電体メモリが開発されている。強誘電体メモリは、強誘電体キャパシタを可変容量キャパシタとして動作させ、強誘電体キャパシタへの印加電圧をゼロにしても残留分極が残ることを利用することで、電源が供給されなくてもデータを保持できる記憶装置である。
【０００３】
強誘電体キャパシタは、方向の異なる２つの分極状態（正方向の分極と負方向の分極）において安定する性質を有することが知られている。強誘電体メモリは、強誘電体キャパシタの２つの分極状態を‘０’と‘１’に対応づけることで各メモリセルに２値データを記憶する不揮発性メモリである。
【０００４】
強誘電体メモリに書き込まれたデータを、特に高温で長時間保管した場合には、強誘電体キャパシタが一方向の分極状態に保持されてしまい、強誘電体キャパシタを逆方向に分極させることが難しくなるというインプリント（焼き付き）や、分極量が減少する熱減極が発生することが知られている。
【特許文献１】特開２００４−１７１６２０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
強誘電体キャパシタの２つの分極状態（正方向の分極と負方向の分極）を区別して読み出すためには、ある程度の読み出しマージン（正方向の分極量と負方向の分極量との差）が必要になる。しかし、強誘電体メモリを高温で長期間保管して熱減極が発生すると分極量が減少してしまうため、読み出しマージンが減少してしまう。これにより、強誘電体メモリに書き込まれたデータが読み出せないという現象、すなわち、データが消失するという現象が発生する可能性があった。
【０００６】
本発明は、以上のような問題点に鑑みてなされたものであり、強誘電体メモリの読み出しマージンを改善した強誘電体メモリ装置及び強誘電体メモリ装置の制御方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
（１）本発明の強誘電体メモリ装置は、
強誘電体メモリにより構成される記憶部と、書き込み要求及び読み出し要求に基づき前記記憶部に対するデータの書き込み及び読み出しを制御する制御部とを含む強誘電体メモリ装置であって、
前記制御部は、データの書き込み時及び読み出し時よりも小さな絶対値の印加電圧で前記記憶部をマイナーループ掃引する制御を行うことを特徴とする。
【０００８】
データの書き込み時及び読み出し時よりも小さな絶対値の印加電圧とは、印加電圧の絶対値がデータの書き込み時及び読み出し時よりも小さい印加電圧であり、正電圧も負電圧も含む。
【０００９】
本発明によれば、熱減極により減少した読み出しマージンを回復することを可能にした強誘電体メモリ装置を実現することができる。
【００１０】
（２）この強誘電体メモリ装置であって、
前記マイナーループ掃引時の印加電圧は、前記強誘電体メモリの抗電界に基づき決定された電圧であってもよい。
【００１１】
例えば、印加電圧の範囲を正側の抗電界から負側の抗電界までとしてもよい。また例えば、抗電界に所定の割合をかけた電圧値を用いて印加電圧の範囲を決定してもよい。また例えば、抗電界の所定の値を加えた電圧値を用いて印加電圧の範囲を決定してもよい。
【００１２】
（３）この強誘電体メモリ装置であって、
前記マイナーループ掃引時の印加電圧は、前記強誘電体キャパシタの抗電界とインプリントによるシフト量に基づき決定された電圧であってもよい。
【００１３】
例えば、印加電圧の範囲を、正側の抗電界にインプリントによるシフト量の絶対値を加えた電圧値から、負側の抗電界からインプリントによるシフト量の絶対値を減じた電圧値までとしてもよい。
【００１４】
（４）この強誘電体メモリ装置であって、
前記マイナーループ掃引時の印加電圧は、正電圧側又は負電圧側のいずれか一方であってもよい。
【００１５】
（５）この強誘電体メモリ装置であって、
前記制御部は、前記読み出し要求を受けた場合、前記記憶部に対するデータの読み出し制御前に、前記マイナーループ掃引する制御を行ってもよい。
【００１６】
（６）この強誘電体メモリ装置であって、
前記制御部は、強誘電体メモリ装置の電源投入後の初期設定期間に、前記マイナーループ掃引する制御を行ってもよい。
【００１７】
（７）本発明の強誘電体メモリ装置の制御方法は、
強誘電体メモリにより構成される記憶部と、前記記憶部に対するデータの書き込み及び読み出しを制御する制御部とを含む強誘電体メモリ装置の制御方法であって、
前記制御部が、データの書き込み及び読み出し時よりも小さな電圧で前記記憶部をマイナーループ掃引する制御を行うことを特徴とする。
【００１８】
本発明によれば、熱減極により減少した読み出しマージンを回復することを可能にした強誘電体メモリ装置の制御方法を提供することができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明を適用した実施の形態について図面を参照して説明する。ただし、本発明は以下の実施の形態に限定されるものではない。また、本発明は、以下の内容を自由に組み合わせたものを含むものとする。
【００２０】
図１は、本実施の形態に係る強誘電体メモリ装置の機能ブロック図である。
【００２１】
本実施の形態に係る強誘電体メモリ装置１００は、記憶部１０を含む。記憶部１０は、本実施の形態では強誘電体キャパシタを含むメモリセル（強誘電体メモリセル）で構成されている。
【００２２】
本実施の形態に係る強誘電体メモリ装置１００は、制御部２０を含む。制御部２０は、記憶部１０に対するデータの書き込み及び読み出し、並びに記憶部１０をマイナーループ掃引する制御を行う。マイナーループ掃引の動作は、データの書き込み時及び読み出し時よりも小さな絶対値の印加電圧でループ掃引する動作である。制御部２０は、後述する読み出し要求を受けた場合、記憶部１０に対するデータの読み出し制御前に、マイナーループ掃引する制御を行ってもよい。また制御部２０は、強誘電体メモリ装置１００の電源投入後の初期設定期間に、マイナーループ掃引する制御を行ってもよい。なお制御部２０は、種々の構成とすることができる。
【００２３】
制御部２０は、書き込み制御部３０を含んでもよい。書き込み制御部３０は、記憶部１０に対するデータの書き込みを制御する。書き込み制御部３０は、例えば、外部から入力された書き込み要求信号３２に基づいて、記憶部１０にデータ３４を書き込む制御を行う。
【００２４】
制御部２０は、読み出し制御部４０を含んでもよい。読み出し制御部４０は、記憶部１０からのデータの読み出しを制御する。読み出し制御部４０は、例えば、外部から入力された読み出し要求信号４２に基づいて、記憶部１０に書き込まれたデータから１つのデータ４４を選択して読み出す制御を行う。
【００２５】
制御部２０は、マイナーループ掃引制御部５０を含んでもよい。マイナーループ掃引制御部５０は、記憶部１０をマイナーループ掃引する制御を行う。マイナーループ掃引制御部５０は、例えば、所定のタイミングで、印加電圧信号５２により記憶部１０をマイナーループ掃引する。
【００２６】
次に、本実施の形態に係るデータ記録装置１の具体的な装置構成について説明する。図２は、データ記録装置１の具体的な装置構成の一例を示すブロック図である。
【００２７】
記憶部１０は、メモリセルアレイ１１を含んでもよい。メモリセルアレイ１１は、強誘電体キャパシタを含む多数のメモリセルをマトリクス状に有する。
【００２８】
制御部２０は、コントロール回路２１を含んでもよい。コントロール回路２１は、外部信号に基づき、後述する各構成要素を制御し、記憶部１０に対するデータの書き込み及び読み出しを行う。外部信号は、例えば、書き込み要求信号、読み出し要求信号、入力データ、立ち上げ信号、リセット信号などでもよい。
【００２９】
制御部２０は、ローデコーダ２２とコラムデコーダ２３を含んでもよい。ローデコーダ２２とコラムデコーダ２３は、コントロール回路２１からの信号に基づき、メモリセルアレイ１１の中のメモリセルを特定する。
【００３０】
制御部２０は、ライトアンプ／センスアンプ２４を含んでもよい。ライトアンプ／センスアンプ２４は、ローデコーダ２２とコラムデコーダ２３により特定されたメモリセルにデータを書き込んだり、メモリセルからデータを読み出したりする。
【００３１】
制御部２０は、データレジスタ２５を含んでもよい。データレジスタ２５には、例えば、外部からコントロール回路２１に入力される入力データを保存できるように構成してもよい。
【００３２】
制御部２０は、マイナーループ掃引制御回路２６を含んでもよい。マイナーループ掃引制御回路２６は、例えば、ローデコーダ２２及びコラムデコーダ２３並びにコラムデコーダ２３を介してライトアンプ／センスアンプ２４を制御することにより、メモリセルに対してマイナーループ掃引するように構成してもよい。
【００３３】
次に、メモリセルアレイ１１の中のメモリセル１つに対応する具体的な構成を説明する。図３はメモリセル１つに対応する具体的な構成の一例を示すブロック図である。なお、図２と共通する構成には同一の符号を付して詳細な説明を省略する。
【００３４】
メモリセルアレイ１１は、メモリセル１２を含む。メモリセル１２は、本実施の形態では、ＮチャンネルのトランジスタＭとそれに接続される強誘電体キャパシタＣからなる、１Ｔ１Ｃ（１トランジスタ１キャパシタ）型のメモリセルである。強誘電体キャパシタＣの一端はトランジスタＭの一方のソース・ドレインに、他端はプレート線ＰＬにそれぞれ接続される。トランジスタＭのゲートはワード線ＷＬに、トランジスタＭの他方のソース・ドレインはビット線ＢＬにそれぞれ接続される。なお、図３ではメモリセルを１つしか図示しないが、メモリセルアレイ１１は多数のメモリセルをマトリクス状に含んでもよい。
【００３５】
プレート線ＰＬ及びワード線ＷＬは、ローデコーダ２２に接続される。ローデコーダ２２は、コントロール回路２１又はマイナーループ掃引制御回路２６からの信号に基づき、１組のプレート線ＰＬ及びワード線ＷＬを選択する。
【００３６】
ビット線ＢＬは、センスアンプ２４−１及びライトアンプ２４−２を介してコラムデコーダ２３に接続される。コラムデコーダ２３は、コントロール回路２１又はマイナーループ掃引制御回路２６からの信号に基づき、センスアンプ２４−１又はライトアンプ２４−２を選択する。センスアンプ２４−１の出力は、コントロール回路２１へ供給される。また、センスアンプ２４−１の出力は、ライトアンプ２４−２に入力され、メモリセル１２への再書き込みが行われる。コントロール回路２１からデータレジスタ２５に入力されたデータは、ライトアンプ２４−２を介して、選択されたビット線ＢＬに供給される。
【００３７】
メモリセル１２へのデータの書き込み動作は、強誘電体キャパシタＣに正又は負の電圧を印加して分極させる動作である。また、メモリセル１２からのデータの読み出し動作は、強誘電体キャパシタＣに正電圧を印加したときの分極反転電流の有無を検出する動作である。
【００３８】
すなわち、メモリセル１２へのデータの書き込み動作は、トランジスタＭを導通させて、ビット線ＢＬとプレート線ＰＬとの間に相対的に正又は負の電圧を加え、それにより強誘電体キャパシタに正又は負の電圧を加えて分極させることでデータを書き込む動作である。例えば、データ‘０’を書き込む場合には、プレート線ＰＬを正電源レベルに、ビット線ＢＬをグランドレベルの０Ｖにしてもよい（このときの強誘電体キャパシタの分極を正方向の分極とする）。また例えば、データ‘１’を書き込む場合には、プレート線ＰＬをグランドレベルの０Ｖに、ビット線ＢＬを正電源レベルにしてもよい（このときの強誘電体キャパシタの分極を負方向の分極とする）。
【００３９】
また、メモリセル１２からのデータの読み出し動作は、ビット線ＢＬをグランドレベルの０Ｖにし、トランジスタＭを導通させ、プレート線ＰＬを正電源レベルに駆動してデータを読み出す動作である。例えば、強誘電体キャパシタＣにデータ‘０’が書き込まれていた場合、強誘電体キャパシタＣにかかる電圧は書き込み時と同じ極性であるため、分極の反転は起こらず、比較的小さな電荷がビット線ＢＬに流れる。また例えば、強誘電体キャパシタＣデータ‘１’が書き込まれていた場合、強誘電体キャパシタＣにかかる電圧は書き込み時と反対の極性であるため、分極反転が起こり大きな反転電荷がビット線ＢＬに流れる。センスアンプ２４−１は、この分極電荷の量を検知し、電圧に変換して読み出しデータをコントロール回路２１に出力してもよい。
【００４０】
なお、メモリセル１２からのデータの読み出し動作時には、データ‘０’の書き込み動作時とほぼ同じ電圧が強誘電体キャパシタに印加されるため、データ‘１’を保持するメモリセルに対しては破壊読み出しになる。したがって、データ‘１’を保持するメモリセルに対しては、読み出し動作の後に、データ‘１’を再書き込みする必要がある。なお、データ‘０’を保持するメモリセルに対しては、読み出し動作が再書き込み動作を兼ねてもよい。
【００４１】
マイナーループ掃引制御回路２６は、例えば、ローデコーダ２２及びコラムデコーダ２３並びにコラムデコーダ２３を介してライトアンプ２４−２を制御することにより、強誘電体キャパシタＣに対してマイナーループ掃引するように構成してもよい。
【００４２】
例えば、正電圧側のマイナーループ掃引動作時には、ビット線ＢＬをグランドレベルの０Ｖにし、トランジスタＭを導通させ、プレート線ＰＬを「０Ｖ→所定の正電圧→０Ｖ」の順にループ掃引するようにローデコーダ２２を制御するように構成してもよい。
【００４３】
また例えば、負電圧側のマイナーループ掃引動作は、プレート線ＰＬをグランドレベルの０Ｖとし、トランジスタＭを導通させ、ビット線ＢＬを「０Ｖ→所定の正電圧→０Ｖ」の順にループ掃引するようにコラムデコーダ２３及びコラムデコーダ２３を介してライトアンプ２４−２を制御するように構成してもよい。
【００４４】
なお、所定の正電圧は、データの書き込み時及び読み出し時よりも小さな絶対値の電圧であり、より具体的な決定手法の例については後述する。
【００４５】
また、マイナーループ掃引を正電圧側又は負電圧側のいずれか一方を行う構成とすることもできる。この場合、マイナーループ掃引制御回路２６は、ローデコーダ２２又はコラムデコーダ２３のいずれか一方のみを制御するだけで済むので、回路構成及び制御を簡単にすることができる。
【００４６】
次に、マイナーループ掃引を行う意義について説明する。図４（Ａ）乃至図４（Ｆ）は、本実施の形態に係る強誘電体メモリ装置１００において、熱減極により減少した読み出しマージンを回復することを説明するためのグラフである。横軸は強誘電体キャパシタに印加される電圧Ｅ、縦軸は強誘電体キャパシタの分極量Ｐ、実線は強誘電体キャパシタのヒステリシスループ、白丸は説明する各状態での分極量を示す。また、メモリの読み出し時には、正の電圧Ｅ１を印加したときに流れる電流値が閾値よりも小さいときには‘０’と、電流値が閾値よりも大きいときには‘１’と判定するものとしている。電流値は、各状態での分極量と電圧Ｅ１での分極量との差であるＰ１乃至Ｐ６に基づいて決まる。したがって、読み出しマージン（正方向の分極量と負方向の分極量との差）を大きくするためには、分極量の絶対値が大きくなるようにすればよい。
【００４７】
図４（Ａ）は、記憶部１０を構成するある１つのメモリセルに‘０’が書き込まれている状態を示す。すなわち、当該メモリセルを構成する強誘電体キャパシタは正方向に分極した状態にある。この状態での分極量と電圧Ｅ１での分極量との差はＰ１である。
【００４８】
図４（Ｂ）は、図４（Ａ）の状態にあった強誘電体キャパシタを高温で長期間保存した場合の状態を示す。すなわち、強誘電体キャパシタを逆方向に分極させることが難しくなるというインプリント（焼き付き）や、分極量が減少する熱減極が発生している状態を示している。この状態での分極量と電圧Ｅ１での分極量との差はＰ２である。
【００４９】
インプリントは、グラフ上では、ヒステリシスループが電圧方向にシフトすることにより表される。図４（Ｂ）においては、ヒステリシスループが負電圧側にΔＥだけシフトしている。これは正側の分極から負側の分極へ反転しにくくなっていることを意味する。
【００５０】
熱減極は、グラフ上では、分極量Ｐの絶対値が減少することにより表される。図４（Ｂ）においては、分極量（図の白丸）が図４（Ａ）よりも負側にシフトしている、すなわち分極量の絶対値が減少していることを意味する。
【００５１】
図４（Ｃ）は、図４（Ｂ）の状態にあった強誘電体キャパシタをマイナーループ掃引した後の状態を示す。マイナーループ掃引は、データの書き込み時及び読み出し時よりも絶対値の小さな電圧で、分極が反転しない範囲の印加電圧でループ掃引する。印加電圧は、強誘電体キャパシタの抗電界に基づいて決定してもよい。また、印加電圧は、強誘電体キャパシタの抗電界にインプリントによるシフト量を加えた大きさに基づいて決定してもよい。例えば負側の抗電界（−Ｖｃ）から正側の抗電界（＋Ｖｃ）までの電圧範囲でループ掃引してもよい。また例えば、所定値αを用い、−Ｖｃ×αから＋Ｖｃ×αまでの電圧範囲でループ掃引したり、所定値βを用い、−Ｖｃ−βから＋Ｖｃ＋βまでの電圧範囲でループ掃引したりしてもよい。また例えば、インプリントによるシフト量ΔＥを加えて−Ｖｃ−ΔＥから＋Ｖｃ＋ΔＥまでの電圧範囲でループ掃引してもよい。
【００５２】
図４（Ｂ）の状態は、インプリントによりヒステリシスループが負電圧側にΔＥだけシフトした状態であった。したがって、マイナーループ掃引により負電圧が印加されても、分極が負側に反転する方向には変化しにくい。一方、マイナーループ掃引より正電圧が印加されると、分極が正側に回復する方向には変化しやすい。
【００５３】
したがって、図４（Ｂ）の状態にあった強誘電体キャパシタをマイナーループ掃引すると、図４（Ｃ）に示すように、分極量が正側に回復する。この状態での分極量と電圧Ｅ１での分極量との差はＰ３である。
【００５４】
このように、熱減極により分極量の絶対値が減少していた強誘電体キャパシタにマイナーループ掃引することにより、Ｐ３＜Ｐ２となり、分極量の絶対値は大きくなる。すなわち、読み出しマージンは大きくなる。
【００５５】
図４（Ｄ）は、記憶部１０を構成するある１つのメモリセルに‘１’が書き込まれている状態を示す。すなわち、当該メモリセルを構成する強誘電体キャパシタは負方向に分極した状態にある。この状態での分極量と電圧Ｅ１での分極量との差はＰ４である。
【００５６】
図４（Ｅ）は、図４（Ｄ）の状態にあった強誘電体キャパシタを高温で長期間保存した場合の状態を示す。すなわち、強誘電体キャパシタを逆方向に分極させることが難しくなるというインプリント（焼き付き）や、分極量が減少する熱減極が発生している状態を示している。この状態での分極量と電圧Ｅ１での分極量との差はＰ５である。
【００５７】
インプリントは、グラフ上では、ヒステリシスループが電圧方向にシフトすることにより表される。図４（Ｅ）においては、ヒステリシスループが正電圧側にΔＥだけシフトしている。これは負側の分極から正側の分極へ反転しにくくなっていることを意味する。
【００５８】
熱減極は、グラフ上では、分極量Ｐの絶対値が減少することにより表される。図４（Ｅ）においては、分極量（図の白丸）が図４（Ｄ）よりも正側にシフトしている、すなわち分極量の絶対値が減少していることを意味する。
【００５９】
図４（Ｆ）は、図４（Ｅ）の状態にあった強誘電体キャパシタをマイナーループ掃引した後の状態を示す。マイナーループ掃引は、データの書き込み時及び読み出し時よりも絶対値の小さな電圧で、分極が反転しない範囲の印加電圧でループ掃引する。印加電圧は、強誘電体キャパシタの抗電界に基づいて決定してもよい。また、印加電圧は、強誘電体キャパシタの抗電界にインプリントによるシフト量を加えた大きさに基づいて決定してもよい。例えば負側の抗電界（−Ｖｃ）から正側の抗電界（＋Ｖｃ）までの電圧範囲でループ掃引してもよい。また例えば、所定値αを用い、−Ｖｃ×αから＋Ｖｃ×αまでの電圧範囲でループ掃引したり、所定値βを用い、−Ｖｃ−βから＋Ｖｃ＋βまでの電圧範囲でループ掃引したりしてもよい。また例えば、インプリントによるシフト量ΔＥを加えて−Ｖｃ−ΔＥから＋Ｖｃ＋ΔＥまでの電圧範囲でループ掃引してもよい。すなわち、正側に分極している場合と同じ電圧範囲でループ掃引してもよい。
【００６０】
図４（Ｅ）の状態は、インプリントによりヒステリシスループが正電圧側にΔＥだけシフトした状態であった。したがって、マイナーループ掃引により正電圧が印加されても、分極が正側に反転する方向には変化しにくい。一方、マイナーループ掃引より負電圧が印加されると、分極が負側に回復する方向には変化しやすい。
【００６１】
したがって、図４（Ｅ）の状態にあった強誘電体キャパシタをマイナーループ掃引すると、図４（Ｆ）に示すように、分極量が負側に回復する。この状態での分極量と電圧Ｅ１での分極量との差はＰ６である。
【００６２】
このように、熱減極により分極量の絶対値が減少していた強誘電体キャパシタにマイナーループ掃引することにより、Ｐ５＜Ｐ６となり、分極量の絶対値は大きくなる。すなわち、読み出しマージンは大きくなる。
【００６３】
なお、本実施の形態においては、マイナーループ掃引の印加電圧が「０→所定の負電圧→０→所定の正電圧→０」の順になるようにループ掃引しているが、「０→所定の正電圧→０→所定の負電圧→０」の順になるようにループ掃引してもよい。
【００６４】
また、印加電圧を正電圧側のみとしてマイナーループ掃引する構成とした場合には、負側の分極量の回復は難しいが、正側の分極量は回復することができる。そのため、印加電圧を正電圧側のみとしてマイナーループ掃引する構成であっても、読み出しマージンの改善が可能となる。
【００６５】
同様に、印加電圧を負電圧側のみとしてマイナーループ掃引する構成とした場合には、正側の分極量の回復は難しいが、負側の分極量は回復することができる。そのため、印加電圧を負電圧側のみとしてマイナーループ掃引する構成であっても、読み出しマージンの改善が可能となる。
【００６６】
次に、本実施の形態に係る強誘電体メモリ装置１００の動作について説明する。図５は、本実施の形態に係る強誘電体メモリ装置１００の動作の一例を示すフローチャートである。この例は、制御部２０が読み出し要求を受けた場合、記憶部１０に対するデータの読み出し制御前に、マイナーループ掃引する例である。
【００６７】
まず、制御部２０のコントロール回路２１が読み出し要求信号の有無を判定する（ステップＳ１００）。コントロール回路２１は、読み出し要求信号がなければ、読み出し要求信号があるまで待機する。
【００６８】
コントロール回路２１は、読み出し要求信号を受け付けると、ローデコーダ２２及びコラムデコーダ２３に読み出し要求信号を出力し、ローデコーダ２２及びコラムデコーダ２３は、読み出し要求信号をデコードし、読み出すべきメモリセルのアドレスを決定する（ステップＳ１１０）。
【００６９】
アドレスが決定した後、該当するメモリセル１２へアクセスする（ステップＳ１２０）。具体的には、例えば、ビット線ＢＬ及びプレート線ＰＬをグランドレベルの０Ｖとし、トランジスタＭを導通させてもよい。
【００７０】
メモリセル１２へアクセス後、メモリセル１２の強誘電体キャパシタＣに対してマイナーループ掃引を行う（ステップＳ１３０）。具体的には、例えば、ローデコーダ２２及びコラムデコーダ２３並びにコラムデコーダ２３を介してライトアンプ２４−２を制御することにより、強誘電体キャパシタＣに対してマイナーループ掃引してもよい。
【００７１】
例えば、正電圧側のマイナーループ掃引動作時には、ビット線ＢＬをグランドレベルの０Ｖにし、トランジスタＭを導通させ、プレート線ＰＬを「０Ｖ→所定の正電圧→０Ｖ」の順にループ掃引するようにローデコーダ２２を制御してもよい。
【００７２】
また例えば、負電圧側のマイナーループ掃引動作は、プレート線ＰＬをグランドレベルの０Ｖとし、トランジスタＭを導通させ、ビット線ＢＬを「０Ｖ→所定の正電圧→０Ｖ」の順にループ掃引するようにコラムデコーダ２３及びコラムデコーダ２３を介してライトアンプ２４−２を制御してもよい。
【００７３】
マイナーループ掃引後、メモリセル１２からデータを読み出す制御を行う（ステップＳ１４０）。
【００７４】
このように、データを読み出す制御を行う前にマイナーループ掃引する制御を行うことで、確実に強誘電体メモリの読み出しマージンを改善することが可能となる。
【００７５】
図６は、本実施の形態に係る強誘電体メモリ装置１００の動作の他の一例を示すフローチャートである。この例は、強誘電体メモリ装置の電源投入後の初期設定期間に、マイナーループ掃引する制御を行う例である。
【００７６】
まず、強誘電体メモリ装置１００に電源が投入される（ステップＳ２００）。
【００７７】
次に、制御部２０のコントロール回路２１が立ち上げ信号の有無を判定する（ステップＳ２１０）。コントロール回路２１は、立ち上げ信号がなければ、立ち上げ信号があるまで待機する。
【００７８】
コントロール回路２１は、立ち上げ信号を受け付けると、メモリセルに対応するアドレスデータを生成し、ローデコーダ２２及びコラムデコーダ２３にアドレスデータを出力する。ローデコーダ２２及びコラムデコーダ２３は、アドレスデータをデコードし、アクセスすべきメモリセルのアドレスを決定する（ステップＳ２２０）。
【００７９】
アドレスが決定した後、該当するメモリセル１２へアクセスする（ステップＳ２３０）。具体的には、例えば、ビット線ＢＬ及びプレート線ＰＬをグランドレベルの０Ｖとし、トランジスタＭを導通させてもよい。
【００８０】
メモリセル１２へアクセス後、メモリセル１２の強誘電体キャパシタＣに対してマイナーループ掃引を行う（ステップＳ２４０）。具体的には、例えば、ローデコーダ２２及びコラムデコーダ２３並びにコラムデコーダ２３を介してライトアンプ２４−２を制御することにより、強誘電体キャパシタＣに対してマイナーループ掃引してもよい。
【００８１】
例えば、正電圧側のマイナーループ掃引動作時には、ビット線ＢＬをグランドレベルの０Ｖにし、トランジスタＭを導通させ、プレート線ＰＬを「０Ｖ→所定の正電圧→０Ｖ」の順にループ掃引するようにローデコーダ２２を制御してもよい。
【００８２】
また例えば、負電圧側のマイナーループ掃引動作は、プレート線ＰＬをグランドレベルの０Ｖとし、トランジスタＭを導通させ、ビット線ＢＬを「０Ｖ→所定の正電圧→０Ｖ」の順にループ掃引するようにコラムデコーダ２３及びコラムデコーダ２３を介してライトアンプ２４−２を制御してもよい。
【００８３】
次に、コントロール回路２１は、メモリセルアレイ１１に含まれる全てのメモリセルにアクセスしてマイナーループ掃引が完了したか否かを判定する（ステップＳ２５０）。全てのメモリセルに対してマイナーループ掃引が完了していなければ、新たなアドレスデータを生成し（ステップＳ２２０）、ステップＳ２２０からステップＳ２５０までの動作を完了するまで繰り返す。全てのメモリセルに対してマイナーループ掃引が完了した後、立ち上げ処理を終了する。
【００８４】
このように、強誘電体メモリ装置の電源投入後の初期設定期間に、マイナーループ掃引する制御を行うことで、高温放置後の強誘電体メモリの読み出しマージンを改善することが可能となる。また、電源投入時には何らかの立ち上げ動作を伴う装置が多いことから、電源投入後の初期設定期間に、マイナーループ掃引する制御を行うことにより、通常動作時のメモリアクセス時間に影響を与えることなく、強誘電体メモリの読み出しマージンを改善することが可能となる。
【００８５】
本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【００８６】
例えば、本実施の形態においては、メモリセル１２を１Ｔ１Ｃ型のメモリセルで説明したが、１Ｔ型や２Ｔ２Ｃ型のメモリセルであっても、１Ｔ１Ｃ型のメモリセルと同様に本発明を適用することが可能である。
【図面の簡単な説明】
【００８７】
【図１】本実施の形態に係る強誘電体メモリ装置の構成を説明するための図。
【図２】本実施の形態に係る強誘電体メモリ装置の構成を説明するための図。
【図３】本実施の形態に係る強誘電体メモリ装置の構成を説明するための図。
【図４】本実施の形態に係る強誘電体メモリ装置の原理を説明するための図。
【図５】本実施の形態に係る強誘電体メモリ装置の動作を説明するための図。
【図６】本実施の形態に係る強誘電体メモリ装置の動作を説明するための図。
【符号の説明】
【００８８】
１０  記憶部、１１  メモリセルアレイ、１２  メモリセル、２０  制御部、２１  コントロール回路、２２  ローデコーダ、２３  コラムデコーダ、２４  ライトアンプ／センスアンプ、２５  データレジスタ、２６  マイナーループ掃引制御回路、３０  書き込み制御部、３２  書き込み要求信号、３４  データ、４０  読み出し制御部、４２  読み出し要求信号、４４  データ、５０  マイナーループ掃引制御部、５２  印加電圧信号、Ｃ  強誘電体キャパシタ、Ｍ  トランジスタ、ＢＬ  ビット線、ＰＬ  プレート線、ＷＬ  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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