(57)【要約】【課題】画素間の寄生抵抗が黒化補正電位に及ぼす影響を低減することが可能なＣＭＯＳ型イメージセンサを提供する。【解決手段】フォトダイオード１１と、ＦＤ部１６と、リセットトランジスタ１３と、増幅トランジスタ１４と、選択トランジスタ１５を有する画素１を備えるＣＭＯＳ型イメージセンサにおいて、ＦＤ部１６ａによって検出された電気信号を出力する出力画素１ａと同一の垂直信号線２６に接続されると共に、出力画素１ａから所定距離を隔てた位置に配置された画素１ｂを補正画素とし、補正画素のＦＤ部１６ｂに電位Ｖｒｅｆを印加すると共に、補正画素１ｂの選択トランジスタ１５ｂを導通状態とする。【選択図】図２
2009253819.tif 000002
【特許請求の範囲】
【請求項１】
光電変換素子と、該光電変換素子で得られた電気信号を検出する検出ノードと、該検出ノードによって検出された電気信号を出力する出力トランジスタとを有する画素がマトリクス状に配列された画素アレイ部と、
該画素アレイ部の画素列毎に配線された信号線と、
該信号線に定電流を供給する定電流源とを備え、
前記出力トランジスタの一端は前記信号線とスイッチング素子を介して接続され、同出力トランジスタの他端には第１の所定電位が印加され、同出力トランジスタのゲートは前記検出ノードと接続された固体撮像素子において、
前記画素のうち検出ノードによって検出された電気信号を出力する出力画素と同一の前記信号線に接続されると共に、同出力画素から所定距離を隔てた位置に配置された前記画素を補正画素とし、
該補正画素の検出ノードに第２の所定電位が印加されると共に、前記補正画素の出力トランジスタと接続された前記スイッチング素子が導通状態をなす
ことを特徴とする固体撮像素子。
【請求項２】
光電変換素子と、該光電変換素子で得られた電気信号を検出する検出ノードと、該検出ノードによって検出された電気信号を出力する出力トランジスタとを有する画素がマトリクス状に配列された画素アレイ部と、
該画素アレイ部の画素列毎に配線された信号線と、
該信号線に定電流を供給する定電流源とを備え、
前記出力トランジスタの一端は前記信号線とスイッチング素子を介して接続され、同出力トランジスタの他端には第１の所定電位が印加され、同出力トランジスタのゲートは前記検出ノードと接続された固体撮像素子において、
前記画素のうち検出ノードによって検出された電気信号を出力する出力画素と同一の前記信号線に接続された他の全ての前記画素を補正画素とし、
該補正画素の検出ノードに第２の所定電位が印加されると共に、前記補正画素の出力トランジスタと接続された前記スイッチング素子が導通状態をなす
ことを特徴とする固体撮像素子。
【請求項３】
光電変換素子と、該光電変換素子で得られた電気信号を検出する検出ノードと、該検出ノードによって検出された電気信号を出力する出力トランジスタとを有する画素がマトリクス状に配列された画素アレイ部と、
該画素アレイ部の画素列毎に配線された信号線と、
該信号線に定電流を供給する定電流源とを備え、
前記出力トランジスタの一端は前記信号線とスイッチング素子を介して接続され、同出力トランジスタの他端には第１の所定電位が印加され、同出力トランジスタのゲートは前記検出ノードと接続され、
前記画素のうち検出ノードによって検出された電気信号を出力する出力画素と同一の前記信号線に接続されると共に、同出力画素から所定距離を隔てた位置に配置された前記画素を補正画素とする固体撮像素子の駆動方法であって、
前記出力画素の検出ノードによって検出された電気信号を出力する以前に、前記補正画素の検出ノードに第２の所定電位を印加すると共に前記補正画素の出力トランジスタと接続された前記スイッチング素子を導通状態とする工程を備える
固体撮像素子の駆動方法。
【請求項４】
光電変換素子と、該光電変換素子で得られた電気信号を検出する検出ノードと、該検出ノードによって検出された電気信号を出力する出力トランジスタとを有する画素がマトリクス状に配列された画素アレイ部と、
該画素アレイ部の画素列毎に配線された信号線と、
該信号線に定電流を供給する定電流源とを備え、
前記出力トランジスタの一端は前記信号線とスイッチング素子を介して接続され、同出力トランジスタの他端には第１の所定電位が印加され、同出力トランジスタのゲートは前記検出ノードと接続され、
前記画素のうち検出ノードによって検出された電気信号を出力する出力画素と同一の前記信号線に接続される他の全ての前記画素を補正画素とする固体撮像素子の駆動方法であって、
前記出力画素の検出ノードによって検出された電気信号を出力する以前に、前記補正画素の検出ノードに第２の所定電位を印加すると共に前記補正画素の出力トランジスタと接続された前記スイッチング素子を導通状態とする工程を備える
固体撮像素子の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は固体撮像素子及びその駆動方法に関する。詳しくは、黒化現象を抑制可能な固体撮像素子及びその駆動方法に係るものである。
【背景技術】
【０００２】
ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型イメージセンサなどの固体撮像素子は、近年、携帯電話等の各種携帯端末機器に搭載される撮像装置や、デジタルスチルカメラあるいはデジタルビデオカメラなどの撮像装置の画像入力装置（撮像デバイス）として広く用いられている（例えば、特許文献１参照。）。
【０００３】
図６はＣＭＯＳ型イメージセンサを説明するための模式図であり、ＣＭＯＳ型イメージセンサは、光電変換素子を有する多数の画素２０１がマトリクス状に配列された画素アレイ部２０２と、画素アレイ部の各画素を１行ずつ選択して各画素のシャッタ動作や読み出し動作を制御する垂直走査回路２０３と、画素アレイ部からの信号を１行ずつ読み出して、列毎に所定の信号処理（例えば、ＣＤＳ処理（画素トランジスタの閾値のバラツキに起因する固定パターンノイズを除去する処理）、ＡＧＣ（オートゲインコントロール）処理、アナログデジタル変換処理等）を行なうカラム信号処理部２０４と、カラム信号処理部の信号を１つずつ選択して水平信号線２０５に導く水平走査回路２０６と、水平信号線からの信号を意図した出力形態にデータ変換を行なうデータ信号処理部２０７と、基準クロックに基づいて各部の動作に必要な各種パルス信号を供給するタイミングジェネレータ２０８を有する。
【０００４】
ここで、画素アレイ部の各画素２０１は、図７で示す様に、光電変換素子（例えばフォトダイオード）１０１に加えて、転送トランジスタ１０２、リセットトランジスタ１０３、増幅トランジスタ１０４及び選択トランジスタ１０５の４つのトランジスタを有する回路構成となっている。ここでは、これらトランジスタ１０２〜１０５として、ｎチャネル型のＭＯＳトランジスタを用いた回路例を示している。
【０００５】
転送トランジスタ１０２は、フォトダイオード１０１のカソード電極とＦＤ（フローティングディヒュージョン）部１０６との間に接続され、転送ゲートパルスＴＧが与えられる転送制御線１１１にゲート電極が接続されている。リセットトランジスタ１０３は、電源Ｖｄｄにドレイン電極が、ＦＤ部１０６にソース電極が、リセットパルスＲＳが与えられるリセット制御線１１２にゲート電極がそれぞれ接続されている。
【０００６】
増幅トランジスタ１０４は、ＦＤ部１０６にゲート電極が、電源Ｖｄｄにドレイン電極が、選択トランジスタ１０５のドレイン電極にソース電極がそれぞれ接続されている。選択トランジスタ１０５は、選択パルスＳＥＬが与えられる選択制御線１１３にゲート電極が接続され、垂直信号線２１６にソース電極がそれぞれ接続されている。なお垂直信号線は同垂直信号線に定電流を供給する定電流源２１７と接続されると共に、カラム信号処理部とも接続されている。
【０００７】
図８は、増幅トランジスタ１０４及び選択トランジスタ１０５を除く画素部分の断面構造を示す模式図である。
【０００８】
ｐ型基板１３１の表層部にｎ型拡散領域１３２，１３３，１３４が形成されている。また、ｐ型基板１３１の上には、ｎ型拡散領域１３２とｎ型拡散領域１３３との間の上方にゲート電極１３５が、ｎ型拡散領域１３３とｎ型拡散領域１３４との間の上方にゲート電極１３６が、それぞれ図示しないゲート酸化膜（ＳｉＯ２）を介して形成されている。
【０００９】
図７との対応関係において、フォトダイオード１０１は、ｐ型基板１３１とｎ型拡散領域１３２とのｐｎ接合によって形成されている。転送トランジスタ１０２は、ｎ型拡散領域１３２及びｎ型拡散領域１３３とその間のゲート電極１３５とによって形成されている。リセットトランジスタ１０３は、ｎ型拡散領域１３３及びｎ型拡散領域１３４とその間のゲート電極１３６とによって形成されている。
【００１０】
ｎ型拡散領域１３３はＦＤ部１０６となり、増幅トランジスタ１０４のゲート電極と電気的に接続される。リセットトランジスタ１０３のドレイン領域となるｎ型拡散領域１３４には電源電位Ｖｄｄが与えられる。そして、フォトダイオード１０１を除くｐ型基板１３１の上面は、遮光層１３７によって覆われている。
【００１１】
次に、図８の断面図を基にして、図９の波形図を用いて画素２０１の回路動作について説明する。
【００１２】
図８に示す様に、フォトダイオード１０１に光が照射されると、光の強さに応じて電子（−）と正孔（＋）の対が誘起される（光電変換）。また、図９において、時刻Ｔ１で選択トランジスタ１０５のゲート電極に選択パルスＳＥＬが印加され、同時にリセットトランジスタ１０３のゲート電極にリセットパルスＲＳが印加される。その結果、リセットトランジスタ１０３が導通状態になり、時刻Ｔ２でＦＤ部１０６が電源電位Ｖｄｄにリセットされる。
【００１３】
ＦＤ部１０６がリセットされると、このリセット時のＦＤ部１０６の電位がリセットレベルＶｎとして増幅トランジスタ１０４を介して信号線２１６に出力される。このリセットレベルは、画素２０１固有のノイズ成分に対応したものとなる。リセットパルスＲＳは、所定の期間（時刻Ｔ１〜Ｔ３）のみアクティブ（"Ｈ"レベル）状態となる。ＦＤ部１０６は、リセットパルスＲＳがアクティブ状態から非アクティブ（"Ｌ"レベル）状態に遷移した後もリセットされた状態を保っている。このリセット状態にある期間がリセット期間となる。
【００１４】
次に、選択信号ＳＥＬがアクティブ状態のままで、時刻Ｔ４で転送トランジスタ１０２のゲート電極に転送ゲートパルスＴＧが印加される。すると、転送トランジスタ１０２が導通状態となり、フォトダイオード１０１で光電変換され、蓄積された信号電荷がＦＤ部１０６に転送される。その結果、ＦＤ部１０６の電位が信号電荷の電荷量に応じて変化する（時刻Ｔ４〜Ｔ５）。このときのＦＤ部１０６の電位が信号レベルＶｓとして増幅トランジスタ１０４を介して信号線２１６に出力される（信号読み出し期間）。そして、信号レベルＶｓとリセットレベルＶｎとの差分ＲＳＩ１が、ノイズ成分を除去した純粋な画素信号レベルとなる。
【００１５】
通常、明るい物体を撮像した方が、暗い物体を撮像するよりもリセット期間におけるフォトダイオード１０１に蓄積される電荷が多いので、垂直信号線２１６上におけるレベル差ＲＳＩ１は大きくなる。
【００１６】
（黒化現象の発生メカニズム）
ところで、上記構成のＣＭＯＳ型イメージセンサにおいて、特に太陽光のような非常に強い光が画素２０１に入射すると、最も明るい部分が黒く沈んでしまう現象、いわゆる黒化現象が起こる。
【００１７】
この黒化現象の発生メカニズムについて、図１０及び図１１を用いて説明を行なう。図１０は、黒化現象の発生メカニズムを説明するために概略図であり、図８と実質的に同様の構造となっている。図１１は、黒化現象時の波形図である。
【００１８】
リセット期間において、図８の場合と同様に、時刻Ｔ１'で選択トランジスタ１０５のゲート電極に選択パルスＳＥＬが印加され、同時にリセットトランジスタ１０３のゲート電極にリセットパルスＲＳが印加される。その結果、リセットトランジスタ１０３が導通状態になり、時刻Ｔ２'でＦＤ部１０６が電源電位Ｖｄｄにリセットされる。このリセット時のＦＤ部１０６の電位がリセットレベルＶｎとして増幅トランジスタ１０４を介して信号線２１６に出力される。
【００１９】
しかしながら、図１０に示す様に、フォトダイオード１０１に太陽光の様に非常に強い光が照射されると、ｐ型基板１３１とｎ型拡散領域１３２とにより形成されるｐｎ接合部に、図８と比較して多量の電子（−）と正孔（＋）の対が誘起される。その結果、光電変換された過剰の電子がフォトダイオード１０１から溢れ出す。そのため、転送ゲートパルスが非アクティブ状態にあるにもかかわらず、過剰電子は転送トランジスタ１０２を飛び越えてＦＤ部１０６へ到達する。このため、ＦＤ部１０６の電位が低下し、その結果、垂直信号線２１６の電位が低下する（Ｔ２'〜Ｔ４'）。
【００２０】
同様に、信号読み出し期間において、選択信号ＳＥＬがアクティブ状態のままで、時刻Ｔ４'で転送トランジスタ１０２のゲート電極に転送ゲートパルスＴＧが印加されると、転送トランジスタ１０２が導通状態になって、フォトダイオード１０１で光電変換され、蓄積された信号電荷をＦＤ部１０６に転送する。その結果、ＦＤ部１０６の電位が信号レベルＶｓとして増幅トランジスタ１０４を介して垂直信号線２１６に出力される。
【００２１】
このとき、上記の様にリセット期間において、過剰の電子が漏れ出した結果、図１１から明らかな様に、垂直信号線２１６の電位はリセットパルスＲＳの印加時に比べて低下している。その結果、信号読み出し期間における電位差ＲＳＩ２は、強い光が照射されているにもかかわらず低下してしまう。
【００２２】
即ち、図１２に示す様に、通常は、信号読み出し期間の信号レベル電位Ｖｓとリセット期間のリセットレベル電位Ｖｎとの差分Ｖｓ−Ｖｎが純粋な画素信号レベルとして出力され、入射光量が一定の光量Ｂを超えると信号レベルＶｓが飽和してしまい、一定の画素信号レベルが出力される。そして、光量Ｂよりも更に大きな所定の光量Ｃを入射光量が越えると、上述した様に、過剰の電子がフォトダイオード１０１から漏れ出すことによってリセットレベルＶｎが変化してしまう。その結果、強い光が照射されているにもかかわらず差分Ｖｓ−Ｖｎが小さくなる。このため、非常に明るいにもかかわらず黒く見える黒化現象が生じることとなる。
【００２３】
この様な黒化現象を回避するために、図１３で示す様に、垂直信号線に黒化補回路１５０を接続し、リセットレベルＶｎが過度に下がらない様に補正を行なっていた。
具体的には、黒化補正回路１５０は、補正用トランジスタ１５１と制御スイッチ１５２を有しており、制御スイッチの一端を垂直信号線２１６と接続し、他端を補正用トランジスタのソース電極と接続し、補正用トランジスタのドレイン電極に電源Ｖｄｄに接続し、補正用トランジスタのゲート電極に所定の電位（Ｖｒｅｆ）を印加することによって、リセットレベルＶｎが過度に下がらない様に補正を行なっていた。
【００２４】
以下、黒化補正回路による黒化現象の回避について説明を行なう。ここで、図１３中符合Ｘは信号読み出しを行なう画素を表しており、図１３中電流Ｉ１は信号読み出しを行なう画素中の選択トランジスタ１０５のドレイン−ソース間を流れる電流を示し、図１３中電流Ｉ２は黒化補正回路中の補正用トランジスタ１５１のドレイン−ソース間を流れる電流を示している。
【００２５】
先ず、黒化補正回路が接続されておらず、黒化補正回路中の補正用トランジスタ１５１のドレイン−ソース間に電流が流れない場合には、電流Ｉ２＝０であるために、電流Ｉ１は常に一定に保たれることとなる。そして、非常に強い光が信号の読み出しを行なう画素に照射されると、信号の読み出しを行なう画素中のＦＤ部１０６の電位が低下し、ＦＤ部１０６の電位が低下することで増幅トランジスタ１０４のゲート電極に印加される電位が低下することとなる。増幅トランジスタ１０４のゲート電極に印加される電位が低下するにもかかわらず、増幅トランジスタ１０４のドレイン−ソース間を流れる電流を一定に保つ必要があるために、増幅トランジスタ１０４のソース側の電位が低下することとなる。このことが、黒化現象の要因である。
【００２６】
これに対して、黒化補正回路が接続されて、黒化補正回路中の補正用トランジスタ１５１のドレイン−ソース間に電流が流れる場合には、電流Ｉ１と電流Ｉ２との和が常に一定に保たれることとなる。そして、非常に強い光が信号の読み出しを行なう画素に照射されると、上述の通り、信号の読み出しを行なう画素中のＦＤ部１０６の電位が低下し、ＦＤ部１０６の電位が低下することで増幅トランジスタ１０４のゲート電極に印加される電位が低下することとなる。ここで、増幅トランジスタ１０４のゲート電極に印加される電位が低下し、増幅トランジスタ１０４のソース側の電位が低下すると、補正用トランジスタ１５１のドレイン‐ソース間の電位差が大きくなるために、電流Ｉ２が増加することで、増幅トランジスタ１０４のソース側の電位が低下することを緩和することができる。このことによって、黒化現象を回避することができるのである。
【００２７】
【特許文献１】特開平１０−１２６６９７号公報
【発明の開示】
【発明が解決しようとする課題】
【００２８】
上記の様に、従来は垂直信号線に黒化補正回路を接続することでリセットレベルＶｎが過度に下がらない様に補正を行なっているのであるが、こうした黒化現象の回避方法では、特定の画素列に着目した場合に、画素が配置された位置によって画素から黒化補正回路までの距離が異なるために、画素毎に垂直信号線の配線抵抗に違いが生じることとなる。
例えば、各垂直信号線にｎ個の画素が接続され、黒化補正回路が接続されている垂直信号線の箇所から第１行目の画素が接続されている垂直信号線の箇所までの間の垂直信号線の配線抵抗をＲ０とし、第ｉ行目の画素が接続されている垂直信号線の箇所から第（ｉ＋１）行目の画素が接続されている垂直信号線の箇所までの間の垂直信号線の配線抵抗をＲｉとすると、第１行目の画素はＲ０の抵抗を経て黒化補正回路に電位が転送され、第２行目の画素は［Ｒ０＋Ｒ１］の抵抗を経て黒化補正回路に電位が転送され、・・・、第ｎ行目の画素は［Ｒ０＋Ｒ１＋Ｒ２＋・・・＋Ｒ（ｎ−１）］の抵抗を経て黒化補正回路に電位が転送されるといった具合に、画素毎（画素が配置されている行毎）に垂直信号線の配線抵抗に違いが生じることとなる。
【００２９】
なお、画素毎に垂直信号線の配線抵抗に違いが生じることとなると、画素毎に電圧降下の違いが生じることとなる。
即ち、信号読み出しを行なう画素中の増幅トランジスタのドレイン−ソース間を流れる電流をＩ１とすると、第１行目の画素は黒化補正回路に電位が転送されるまでにＲ０×Ｉ１の電圧降下が生じ、第２行目の画素は黒化補正回路に電位が転送されるまでに［Ｒ０＋Ｒ１］×Ｉ１の電圧降下が生じ、・・・、第ｎ行目の画素は黒化補正回路に電位が転送されるまでに［Ｒ０＋Ｒ１＋・・・＋Ｒ（ｎ−１）］×Ｉ１の電圧降下が生じることとなる。
【００３０】
そして、画素毎（画素が配置されている行毎）に黒化補正回路に電位が転送されるまでの電圧降下に違いが生じると、黒化補正回路による補正電位が画素毎（画素が配置されている行毎）に異なってしまう。
例えば、図１３中の点Ａと点Ｂの電位が等しかったとしても、点Ａから点Ｄに電位が転送されるまでに生じる電圧降下と、点Ｂから点Ｄに電位が転送されるまでに生じる電圧降下が異なるために、黒化を補正する電位が異なってしまうこととなる。
【課題を解決するための手段】
【００３１】
本発明は以上の点に鑑みて創案されたものであって、画素間の寄生抵抗が黒化補正電位に及ぼす影響を低減することが可能な固体撮像素子及びその駆動方法を提供することを目的とするものである。
【００３２】
上記の目的を達成するために、本発明に係る固体撮像素子では、光電変換素子と、該光電変換素子で得られた電気信号を検出する検出ノードと、該検出ノードによって検出された電気信号を出力する出力トランジスタとを有する画素がマトリクス状に配列された画素アレイ部と、該画素アレイ部の画素列毎に配線された信号線と、該信号線に定電流を供給する定電流源とを備え、前記出力トランジスタの一端は前記信号線とスイッチング素子を介して接続され、同出力トランジスタの他端には第１の所定電位が印加され、同出力トランジスタのゲートは前記検出ノードと接続された固体撮像素子において、前記画素のうち検出ノードによって検出された電気信号を出力する出力画素と同一の前記信号線に接続されると共に、同出力画素から所定距離を隔てた位置に配置された前記画素を補正画素とし、該補正画素の検出ノードに第２の所定電位が印加されると共に、前記補正画素の出力トランジスタと接続された前記スイッチング素子が導通状態をなしている。
【００３３】
また、上記の目的を達成するために、本発明に係る固体撮像素子の駆動方法では、光電変換素子と、該光電変換素子で得られた電気信号を検出する検出ノードと、該検出ノードによって検出された電気信号を出力する出力トランジスタとを有する画素がマトリクス状に配列された画素アレイ部と、該画素アレイ部の画素列毎に配線された信号線と、該信号線に定電流を供給する定電流源とを備え、前記出力トランジスタの一端は前記信号線とスイッチング素子を介して接続され、同出力トランジスタの他端には第１の所定電位が印加され、同出力トランジスタのゲートは前記検出ノードと接続され、前記画素のうち検出ノードによって検出された電気信号を出力する出力画素と同一の前記信号線に接続されると共に、同出力画素から所定距離を隔てた位置に配置された前記画素を補正画素とする固体撮像素子の駆動方法であって、前記出力画素の検出ノードによって検出された電気信号を出力する以前に、前記補正画素の検出ノードに第２の所定電位を印加すると共に前記補正画素の出力トランジスタと接続された前記スイッチング素子を導通状態とする工程を備える。
【００３４】
ここで、補正画素は出力画素から所定距離を隔てた位置に配置されており、画素が配置された位置に関わらず出力画素から補正画素までの距離が常に略一定であるために、画素毎に信号線の配線抵抗の違いが生じにくい。
【００３５】
また、補正画素の検出ノードに第２の所定電位が印加されると共に、補正画素の出力トランジスタと接続されたスイッチング素子が導通状態をなすことによって、従来の黒化補正回路と同様に、非常に強い光が出力画素に照射された場合であってもリセットレベルが過度に下がらない様に補正を行なうことができる。
【００３６】
また、補正画素は単数であっても良いし、複数であっても良い。即ち、例えば、出力画素から距離ｄを隔てた位置に配置された画素のみを補正画素としても良いし、出力画素から距離ｄ１を隔てた位置に配置された画素と出力画素から距離ｄ２を隔てた位置に配置された画素の双方を補正画素としても良い。ここで、非常に強い光が補正画素に照射された場合には、補正画素の検出ノードの電位が低下し、充分な補正を行なうことができなくなることも考えられるために、補正画素は複数であった方が好ましい。
【００３７】
なお、出力画素には非常に強い光が照射されない場合には、そもそも黒化現象を回避するための補正を行なう必要がないために、補正画素に非常に強い光が照射されたとしても問題にはならない。
【００３８】
また、本発明に係る固体撮像素子では、光電変換素子と、該光電変換素子で得られた電気信号を検出する検出ノードと、該検出ノードによって検出された電気信号を出力する出力トランジスタとを有する画素がマトリクス状に配列された画素アレイ部と、該画素アレイ部の画素列毎に配線された信号線と、該信号線に定電流を供給する定電流源とを備え、前記出力トランジスタの一端は前記信号線とスイッチング素子を介して接続され、同出力トランジスタの他端には第１の所定電位が印加され、同出力トランジスタのゲートは前記検出ノードと接続された固体撮像素子において、前記画素のうち検出ノードによって検出された電気信号を出力する出力画素と同一の前記信号線に接続された他の全ての前記画素を補正画素とし、該補正画素の検出ノードに第２の所定電位が印加されると共に、前記補正画素の出力トランジスタと接続された前記スイッチング素子が導通状態をなしている。
【００３９】
また、本発明に係る固体撮像素子の駆動方法では、光電変換素子と、該光電変換素子で得られた電気信号を検出する検出ノードと、該検出ノードによって検出された電気信号を出力する出力トランジスタとを有する画素がマトリクス状に配列された画素アレイ部と、該画素アレイ部の画素列毎に配線された信号線と、該信号線に定電流を供給する定電流源とを備え、前記出力トランジスタの一端は前記信号線とスイッチング素子を介して接続され、同出力トランジスタの他端には第１の所定電位が印加され、同出力トランジスタのゲートは前記検出ノードと接続され、前記画素のうち検出ノードによって検出された電気信号を出力する出力画素と同一の前記信号線に接続される他の全ての前記画素を補正画素とする固体撮像素子の駆動方法であって、前記出力画素の検出ノードによって検出された電気信号を出力する以前に、前記補正画素の検出ノードに第２の所定電位を印加すると共に前記補正画素の出力トランジスタと接続された前記スイッチング素子を導通状態とする工程を備える。
【００４０】
ここで、出力画素以外の全ての画素を補正画素としているために、より充分に黒化現象を回避するための補正を行なうことができる。即ち、上述の様に、非常に強い光が補正画素に照射された場合には、補正画素の検出ノードの電位が低下し、充分な補正を行なうことができなくなることが考えられるが故に、補正画素数を最大とすべく出力画素以外の全ての画素を補正画素とすることで、より充分に黒化現象を回避するための補正を行なうことができるのである。
【発明の効果】
【００４１】
本発明の固体撮像素子及びその駆動方法では、画素間の寄生抵抗が黒化補正電位に及ぼす影響を低減することができる。
【発明を実施するための最良の形態】
【００４２】
以下、本発明の実施の形態について図面を参照しながら説明し、本発明の理解に供する。
図１は本発明を適用した固体撮像素子の一例であるＣＭＯＳ型イメージセンサを説明するための模式図であり、ここで示すＣＭＯＳ型イメージセンサは、光電変換素子を有する多数の画素１がマトリクス状に配列された画素アレイ部２と、画素アレイ部の各画素を１行ずつ選択して各画素のシャッタ動作や読み出し動作を制御する垂直走査回路３と、画素アレイ部からの信号を１行分ずつ読み出して、列毎に所定の信号処理（例えば、ＣＤＳ処理（画素トランジスタの閾値のバラツキに起因する固定パターンノイズを除去する処理）、ＡＧＣ（オートゲインコントロール）処理、アナログデジタル変換処理等）を行なうカラム信号処理部４と、カラム信号処理部の信号を１つずつ選択して水平信号線５に導く水平走査回路６と、水平信号線の信号を意図した出力形態にデータ変換を行なうデータ信号処理部７と、基準クロックに基づいて各部の動作に必要な各種パルス信号を供給するタイミングジェネレータ８を有する。
【００４３】
ここで、画素アレイ部の各画素１（１ａ、１ｂ、１ｃ）は、図２で示す様に、光電変換素子（例えばフォトダイオード）１１（１１ａ、１１ｂ、１１ｃ）に加えて、転送トランジスタ１２（１２ａ、１２ｂ、１２ｃ）、リセットトランジスタ１３（１３ａ、１３ｂ、１３ｃ）、増幅トランジスタ１４（１４ａ、１４ｂ、１４ｃ）及び選択トランジスタ１５（１５ａ、１５ｂ、１５ｃ）の４つのトランジスタを有する回路構成となっている。なお、本実施例では、これらトランジスタ１２〜１５として、ｎチャネル型のＭＯＳトランジスタを用いた回路例を示している。
【００４４】
転送トランジスタ１２は、フォトダイオード１１のカソード電極とＦＤ（フローティングディヒュージョン）部１６（１６ａ、１６ｂ、１６ｃ）との間に接続され、転送ゲートパルスＴＧ（ＴＧａ、ＴＧｂ、ＴＧｃ）が与えられる転送制御線２１（２１ａ、２１ｂ、２１ｃ）にゲート電極が接続されている。リセットトランジスタ１３は、電位ＶＳＥＬ（ＶＳＥＬａ、ＶＳＥＬｂ、ＶＳＥＬｃ）にドレイン電極が、ＦＤ部１６にソース電極が、リセットパルスＲＳ（ＲＳａ、ＲＳｂ、ＲＳｃ）が与えられるリセット制御線２２（２２ａ、２２ｂ、２２ｃ）にゲート電極がそれぞれ接続されている。
【００４５】
増幅トランジスタ１４は、ＦＤ部１６にゲート電極が、電位ＶＳＥＬにドレイン電極が、選択トランジスタ１５のドレイン電極にソース電極がそれぞれ接続されている。選択トランジスタ１５は、選択パルスＳＥＬ（ＳＥＬａ、ＳＥＬｂ、ＳＥＬｃ）が与えられる選択制御線２３（２３ａ、２３ｂ、２３ｃ）にゲート電極が接続され、垂直信号線２６にソース電極がそれぞれ接続されている。また、垂直信号線は同垂直信号線に定電流を供給する定電流源２７と接続されると共に、カラム信号処理部とも接続されている。
【００４６】
なお、ＦＤ部１６は検出ノードの一例であり、増幅トランジスタ１４は出力トランジスタの一例であり、選択トランジスタ１５はスイッチング素子の一例である。
【００４７】
以下、上記の様に構成されたＣＭＯＳ型イメージセンナの駆動方法について、図３で示す各パルスのタイミングチャートを参照しながら説明を行なう。即ち、本発明を適用した固体撮像素子の駆動方法の一例であるＣＭＯＳ型イメージセンサの駆動方法の一例について説明を行なう。なお、以下では、出力画素を符合１ａで示す画素、補正画素を符号１ｂで示す画素、出力画素及び補正画素のいずれにも該当しない画素を符合１ｃで示す画素として説明を行なう。また、初期状態では、転送ゲートパルスＴＧ（ＴＧａ、ＴＧｂ、ＴＧｃ）、リセットパルスＲＳ（ＲＳａ、ＲＳｂ、ＲＳｃ）及び選択パルスＳＥＬ（ＳＥＬａ、ＳＥＬｂ、ＳＥＬｃ）はいずれもローレベル（以下、「Ｌレベル」と称する。）とされており、補正画素１ｂのＦＤ部１６ｂは黒化補正用の所定電位Ｖｒｅｆとされているものとして説明を行なう。
【００４８】
ＣＭＯＳ型イメージセンサの駆動方法では、先ず、符合ｔ１で示すタイミングで選択パルスＳＥＬｂをハイレベル（以下、「Ｈレベル」と称する。）として選択トランジスタ１５ｂを導通状態とすることで、補正画素１ｂを垂直信号線２６と電気的に接続する。この時、増幅トランジスタ１４ｂのドレイン電極に印加される電位ＶＳＥＬｂは電源電位Ｖｄｄとされている。
【００４９】
また、符合ｔ１で示すタイミングでは、出力画素１ａのＦＤ部１６ａの電位をリセットするために、リセットパルスＲＳａをＨレベルとしてリセットトランジスタ１３ａを導通状態とすることで、ＦＤ部１６ａに電位ＶＳＥＬａ（＝電源電位Ｖｄｄ）を印加する。同時に、選択パルスＳＥＬａをＨレベルとして選択トランジスタ１５ａを導通状態とすることで、リセットされたＦＤ部１６ａの電位（リセットレベル電位Ｖｎ）の読み出しを行なう。
【００５０】
続いて、転送ゲートパルスＴＧａをＨレベルとして転送トランジスタ１２ａを導通状態とすることで、フォトダイオード１１ａで得られた信号量に対応したＦＤ部１６ａの電位（信号レベル電位Ｖｓ）の読み出しを行なう。
【００５１】
なお、リセットパルスＲＳａは、リセットレベル電位Ｖｎの読み出し期間の完了を待つことなく符合ｔ２で示すタイミングでＬレベルとしてリセットトランジスタ１３ａを非導通状態とし、選択パルスＳＥＬｂも信号レベル電位Ｖｓの読み出し期間の完了を待つことなく符合ｔ３で示すタイミングでＬレベルとして選択トランジスタ１５ａを非導通状態とする。
【００５２】
次に、信号レベル電位Ｖｓの読み出し期間が完了した後の符合ｔ４で示すタイミングで増幅トランジスタ１５ａのドレイン電極に印加される電位ＶＳＥＬａを黒化補正用の所定電位Ｖｒｅｆとし、続いて、符合ｔ５で示すタイミングでリセットパルスＲＳａをＨレベルとしてリセットトランジスタ１３ａを導通状態とすることで、ＦＤ部１６ａを黒化補正用の所定電位Ｖｒｅｆとする。
【００５３】
その後、符合ｔ６で示すタイミングでリセットパルスＲＳａをＬレベルとしてリセットトランジスタ１３ａを非導通状態とし、符合ｔ７で示すタイミングで選択パルスＳＥＬａをＬレベルとして選択トランジスタ１５ａを非導通状態とすることで、出力画素１ａの読み出しを終了する。
【００５４】
なお、符合１ａで示す画素の読み出しの後に符合１ｂで示す画素の読み出しを行なう場合には、即ち、出力画素を符合１ｂで示す画素とする場合には、補正画素を符合１ｃで示す画素として、上記と同様の方法を行うこととなる。
【００５５】
ここで、本実施例では、リセットトランジスタ１３のドレイン電極及び増幅トランジスタ１４のドレイン電極が電位ＶＳＥＬに接続されると共に、電位ＶＳＥＬが電源電位Ｖｄｄと黒化補正用の所定電位Ｖｒｅｆの２値を採る場合を例に挙げて説明を行なっているが、必ずしも電位ＶＳＥＬが２値を採る必要は無く、図４（ａ）や図４（ｂ）で示す様に、電源電位Ｖｄｄの供給源と黒化補正用の所定電位Ｖｒｅｆの供給源を分割しても良い。
【００５６】
また、本実施例では、単一の画素を補正画素として機能させる場合を例に挙げて説明を行なっているが、補正画素として複数の画素を機能させても良く、また、出力画素以外の全ての画素を補正画素として機能しても良い。
【００５７】
上記したＣＭＯＳ型イメージセンサでは、出力画素と補正画素の物理的距離を一定に保つことができるために、画素が配置された位置に関わらず出力画素から補正画素までの垂直信号線の配線抵抗を一定に保つことができる。そのために、画素が配置された位置に関わらず黒化補正レベルを常に一定に保つことが可能となる。
【００５８】
また、上記したＣＭＯＳ型イメージセンサでは、従前の画素構造と同一の画素構造のまま黒化現象の回避が可能である。なお、出力画素と補正画素の物理的距離を一定に保つという点のみを考慮した場合には、図５で示す様に、画素毎に黒化補正回路１５０を形成する方法によっても解消すると考えられるものの、画素毎に黒化補正回路１５０を別途形成した場合には、ＣＭＯＳ型イメージセンサチップの大型化を招いてしまうこととなるために、かかる方法は必ずしも妥当であるとは言い切れない。
【００５９】
また、上記したＣＭＯＳ型イメージセンサでは、光電変換素子１つと、該光電変換素子で得られた電気信号を検出する検出ノード１つと、該検出ノードによって検出された電気信号を出力する出力トランジスタ１つで構成された画素を例としているが、図１４で示すように検出ノードに複数の光電変換素子と複数の転送トランジスタを接続して構成された画素を用いても良い。
【図面の簡単な説明】
【００６０】
【図１】本発明を適用した固体撮像素子の一例であるＣＭＯＳ型イメージセンサを説明するための模式図である。
【図２】画素アレイ部を説明するための模式図である。
【図３】各パルスのタイミングチャートを示す図である。
【図４（ａ）】本発明を適用した固体撮像素子の一例であるＣＭＯＳ型イメージセンサの変形例（１）を説明するための模式図である。
【図４（ｂ）】本発明を適用した固体撮像素子の一例であるＣＭＯＳ型イメージセンサの変形例（２）を説明するための模式図である。
【図５】他の黒化現象の改善方法を説明するための模式図である。
【図６】ＣＭＯＳ型イメージセンサを説明するための模式図である。
【図７】画素アレイ部を説明するための模式図である。
【図８】画素部分の断面構造を示す模式図である。
【図９】画素の回路動作を説明するための波形図である。
【図１０】黒化現象の発生メカニズムを説明するための模式図である。
【図１１】黒化現象の発生メカニズムを説明するための波形図である。
【図１２】黒化現象を説明するためのグラフである。
【図１３】黒化補正回路を説明するための模式図である。
【図１４】複数の光電変換素子と複数の転送トランジスタから構成された画素を説明するための模式図である。
【符号の説明】
【００６１】
１    画素
２    画素アレイ部
３    垂直走査回路
４    カラム信号処理部
５    水平信号線
６    水平走査回路
７    データ信号処理部
８    タイミングジェネレータ
１１    光電変換素子
１２    転送トランジスタ
１３    リセットトランジスタ
１４    増幅トランジスタ
１５    選択トランジスタ
１６    ＦＤ部
２１    転送制御線
２２    リセット制御線
２３    選択性漁船
２６    垂直信号線
２７    定電流源
【図１】
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【図２】
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【図３】
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【図４（ａ）】
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【図４（ｂ）】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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