(57)【要約】【課題】テスト結果波形上のフェイル箇所に、機能的な意味のある一連の信号の動きを抽出した情報を表示することができるテスト支援システムを実現する。【解決手段】被試験対象の試験を支援するテスト支援システムであって、アサーション記述を含む設計検証データをシミュレータに入力し、シミュレーション結果データを出力するシミュレーション部と、シミュレーション結果データを被試験対象のテストパターン情報に変換すると共にシミュレーション結果データとパターンアドレスとの対応情報を生成するデータ変換部と、アサーション記述情報とシミュレーション結果データと対応情報に基づいてアサーションが実行された箇所とパターンアドレスとの対応を示すアサーション／パターンアドレス情報を出力するアサーション解析部と、テスト結果で発生するフェイル情報とアサーション／パターンアドレス情報を入力するフェイル解析部とを備える。【選択図】図１
2009041922.tif 000002
【特許請求の範囲】
【請求項１】
被試験対象の試験を支援するテスト支援システムであって、
アサーション記述を含む設計検証データをシミュレータに入力し、シミュレーション結果データを出力するシミュレーション部と、
前記シミュレーション結果データを前記被試験対象のテストパターン情報に変換すると共に、シミュレーション結果データとパターンアドレスとの対応情報を生成するデータ変換部と、
前記設計検証データから抽出したアサーション記述情報と、前記シミュレーション結果データと、前記対応情報に基づいて、前記アサーションが実行された箇所と前記パターンアドレスとの対応を示すアサーション／パターンアドレス情報を出力するアサーション解析部と、
前記テストパターンによる前記被試験対象のテスト結果で発生するフェイル情報と前記アサーション／パターンアドレス情報を入力するフェイル解析部と、
を備えることを特徴とするテスト支援システム。
【請求項２】
前記アサーション解析部は、前記シミュレータからアサーション記述情報を取得することを特徴とする請求項１に記載のテスト支援システム。
【請求項３】
前記フェイル解析部は、前記フェイル情報からフェイル発生箇所のパターンアドレスを取得し、前記アサーション／パターンアドレス情報との対応により、フェイル発生箇所またはその近傍で実行されたアサーションの内容を検知することを特徴とする請求項１または２に記載のテスト支援システム。
【請求項４】
前記フェイル解析部は、前記テストパターン情報に基づく前記被試験対象のテスト結果データを取得し、テスト結果波形上にフェイル発生箇所及び実行されたアサーションの内容を表示することを特徴とする請求項３に記載のテスト支援システム。
【請求項５】
前記アサーションは、ＨＤＬにより記述されることを特徴とする請求項１乃至４のいずれかに記載のテスト支援システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、被試験対象（以下、ＤＵＴ）の試験を支援するテスト支援システムに関するものである。
【背景技術】
【０００２】
図４は、特許文献１に開示されている従来のテスト支援システムの構成を示す機能ブロック図である。ＣＡＤ部１０は、ＤＵＴ１の回路データを記憶する記憶部１１と、信号入力パターンを記憶する記憶部１２と、シミュレータ１３と、シミュレーション結果パターンを記憶する記憶部１４を有する。
【０００３】
シミュレータ１３は、記憶部１１の回路データと記憶部１２の信号入力パターンを入力してシミュレーションを行い、シミュレーション結果パターン（信号入力パターン、信号出力パターン）を記憶部１４に出力する。また、シミュレータ１３は、フェイル解析部５０の解析結果が入力され、フェイル箇所を表示する。
【０００４】
データ変換部２０は、パターンコンバータ２１と、記憶部２２を有する。パターンコンバータ２１は、記憶部１４のシミュレーション結果パターンをテストパターンに変換し、対応表であるシミュレーション時刻対応表及びパターン管理テーブルを作成する。
【０００５】
ここで、シミュレーション時刻対応表とは、シミュレーション時刻とテストパターンのアドレスの関係を示す表で、パターン管理テーブルとは、シミュレーション時刻管理表とテストパターンとの関係を示す表である。記憶部２２は、パターンコンバータ２１で生成されるテストパターンを記憶する。
【０００６】
対応記憶部３０は、記憶部３１，３２からなる。記憶部３１は、パターンコンバータ２１のシミュレーション時刻対応表を記憶する。記憶部３２は、パターンコンバータ２１のパターン管理テーブルを記憶する。
【０００７】
テスタ４０は、ＩＣテスタ４１、記憶部４２からなる。ＩＣテスタ４１は、記憶部２２のテストパターンにより、ＤＵＴ１を試験し、良否の判定を行い、フェイル情報を記憶部４２に出力する。
【０００８】
ここで、フェイル情報とは、フェイルのピン、テストパターンアドレス、ループカウンタ、テストレート値、ストローブエッジタイミング値等である。記憶部４２は、ＩＣテスタ４１のフェイル情報を記憶し、フェイル解析部５０に渡す。
【０００９】
【特許文献１】特開２００３−１５６５３３号公報
【非特許文献１】『SoC検証を効率化する新技術(後編)「アサーションとは」』            NIKKEI MICRO DEVICES, June2004, p47
【発明の開示】
【発明が解決しようとする課題】
【００１０】
従来のフェイル解析手法では、フェイル発生箇所を、シミュレーション結果波形上に表示するものであった。つまり、フェイル発生箇所の時刻を求め、その時刻位置をシミュレーション結果パターンの波形表示上に示すことで、両者を対応付けているものであった。
【００１１】
ここで、フェイル発生箇所の時刻は、フェイル情報に含まれるパターンアドレスを、対応記憶部の情報を参照して対応する時刻に換算して求めるものである。このようにシミュレーション結果パターン上にフェイル発生箇所を表示する手法では、フェイルが発生した近辺の信号の値を容易に知ることはできても、その一連の信号の動きが、どのような意味のある状態であるのかを容易に知ることはできなかった。
【００１２】
つまり、フェイル発生の近辺で、どのような機能的な入力がされ、それに対応する出力が出ている状態なのかを簡単に知ることはできなかった。フェイル発生の原因を解析する場合、フェイル近辺でＤＵＴがどのように動作しているかを知ることは有用なことであるが、従来の手法では、意味のわからない羅列的な信号の値の変化がわかるだけで、どのような動作をしているかという意味のある情報が簡単には得られず、結果として解析作業が効率的にできなかった。
【００１３】
また、シミュレーション結果パターンは、通常は、テストがパスしたときの結果であり、ここで問題にしているような、テストがフェイルしたときの結果とはＤＵＴの出力が異なる場合がある。即ち、シミュレーション結果波形上にフェイル発生箇所を示した場合、その近辺で、ＤＵＴへの入力信号は、シミュレーション結果パターンとテスタで実際に発生した信号とで同じであるが、ＤＵＴからの出力信号は、パスしたシミュレーション結果とテスタでフェイルした結果とでは異なる場合がある。
【００１４】
従って、両者が異なる場合には、シミュレーション結果パターンを見ている限りでは、ＤＵＴがどのように応答してフェイルしたのかを直ちに理解することが難しい場合がある。また、実機テスタの発生する波形とシミュレーション結果パターンの波形とでは、サイクライズ処理やハードウェアの精度等のため、ＤＵＴへの入力信号のタイミングが完全には一致していないことが多い。
【００１５】
そのため、シミュレーション結果パターン上にフェイル箇所を表示し、シミュレーション結果の信号タイミングで考えているのでは、実機テスタでフェイルした原因が理解しにくいことがある。
【００１６】
本発明は上述した問題点を解決するためになされたものであり、テスト結果波形上のフェイル箇所に、機能的な意味のある一連の信号の動きを抽出した情報を表示することができるテスト支援システムの実現を目的としている。
【課題を解決するための手段】
【００１７】
このような課題を達成するために、本発明は次の通りの構成になっている。
（１）被試験対象の試験を支援するテスト支援システムであって、
アサーション記述を含む設計検証データをシミュレータに入力し、シミュレーション結果データを出力するシミュレーション部と、
前記シミュレーション結果データを前記被試験対象のテストパターン情報に変換すると共に、シミュレーション結果データとパターンアドレスとの対応情報を生成するデータ変換部と、
前記設計検証データから抽出したアサーション記述情報と、前記シミュレーション結果データと、前記対応情報に基づいて、前記アサーションが実行された箇所と前記パターンアドレスとの対応を示すアサーション／パターンアドレス情報を出力するアサーション解析部と、
前記テストパターン情報による前記被試験対象のテスト結果で発生するフェイル情報と前記アサーション／パターンアドレス情報を入力するフェイル解析部と、
を備えることを特徴とするテスト支援システム。
【００１８】
（２）前記アサーション解析部は、前記シミュレータからアサーション記述情報を取得することを特徴とする（１）に記載のテスト支援システム。
【００１９】
（３）前記フェイル解析部は、前記フェイル情報からフェイル発生箇所のパターンアドレスを取得し、前記アサーション／パターンアドレス情報との対応により、フェイル発生箇所またはその近傍で実行されたアサーションの内容を検知することを特徴とする（１）または（２）に記載のテスト支援システム。
【００２０】
（４）前記フェイル解析部は、前記テストパターン情報に基づく前記被試験対象のテスト結果データを取得し、テスト結果波形上にフェイル発生箇所及び実行されたアサーションの内容を表示することを特徴とする（３）に記載のテスト支援システム。
【００２１】
（５）前記アサーションは、ＨＤＬにより記述されることを特徴とする（１）乃至（４）のいずれかに記載のテスト支援システム。
【発明の効果】
【００２２】
本発明によれば、次のような効果を期待することができる。
（１）テスト結果波形上にフェイル発生箇所とアサーションの情報を示すことができるので、フェイル発生の直前にどのような意味のある入力をＤＵＴに与えていたか、そしてＤＵＴからはどのような出力があったかを容易に知ることができる。
【００２３】
（２）従来のように、フェイル発生箇所近辺の信号の値だけが直接的にわかるのではなく、その信号の一連の動きにどんな意味があるかがわかるので、例えば、どんなテストをしてどんな応答があったのかという判断が容易になり、結果として、なぜフェイルしているのかの解析が短期間でできるようになる。
【００２４】
（３）アサーションの状態表示と設計検証テストプログラムの記述とを関連付けることができるので、設計検証データのテストプログラムのうちのアサーション以外の記述との関係もわかりやすくなり、フェイル原因を解析する手助けとなる。
【００２５】
（４）元々のシミュレーション結果波形上に情報を表示するものではなく、テスト結果波形上にフェイル情報及びアサーション情報を表示することができる。即ち、フェイルしたときのＤＵＴの出力信号そのものの上でアサーション情報が見られるので、フェイルしたときの信号の動きが見やすくなる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明を図面により詳細に説明する。図１は、本発明を適用したテスト支援システムの基本構成を示す機能ブロック図である。機能ブロック構成は、シミュレーション部１００、データ変換部２００、テスタ３００、ＤＵＴ４００、アサーション解析部５００、フェイル解析部６００よりなる。データ変換部２００、テスタ３００、ＤＵＴ４００は、図４のデータ変換部２０、テスタ４０、ＤＵＴ１と同一機能である。
【００２７】
図２は、本発明を適用したテスト支援システムの一実施形態を示す機能ブロック図である。シミュレーション部１００は、設計検証データを保持する記憶部１０１、設計検証データを入力するシミュレータ１０２、シミュレータ１０２のシミュレーション結果データを保持する記憶部１０３よりなる。
【００２８】
設計検証データは、ＬＳＩ等のＤＵＴ４００の設計環境でその機能を検証するためのテストプログラムおよび設計データである。それらは、例えばＨＤＬ（Hardware Description Language）言語のように、シミュレータで実行できる言語で記述されている。
【００２９】
この設計検証データには、アサーションと呼ばれる検証の仕組みを実現する記述が含まれているものとする。アサーションは周知のプログラミング手法であり、その機能については例えば非特許文献１に解説がある。
【００３０】
アサーションとは、設計記述が仕様に合っているかどうかを検証するための仕組みである。この仕組みを用いると、設計データのシミュレーションを行ったときに、例えば、インターフェースのプロトコルに従って信号が出力されているかどうか、といったこと等を検証することができる。シミュレータ１０２は、この設計検証データに基づいてＤＵＴ４００の動作をシミュレーションし、シミュレーション結果データを記憶部１０３に出力する。
【００３１】
アサーション解析部５００は、アサーション記述情報抽出手段５０１とアサーション／パターンアドレス抽出手段５０２から構成されている。アサーション記述情報抽出手段５０１は、記憶部１０１の設計検証データからアサーションの記述に関する情報を抽出する。即ち、図には明示的に示していないが、設計検証データの中で、アサーションが記述されている箇所を全て特定することができる情報を抽出する。
【００３２】
例えば、そのアサーションが記述されているファイル名と、そのファイル中でアサーションが記述されている行番号である。アサーションの記述には、いくつかの代表的な記述言語があり、通常はそのうちのいずれかの言語を使うことが多い。それらの言語には言語仕様が定められているので、設計検証データからアサーション記述を抽出することが可能である。
【００３３】
アサーション／パターンアドレス抽出手段５０２には、アサーション記述情報抽出手段５０１からのアサーション記述情報と、記憶部１０３のシミュレーション結果データと、後述するデータ変換部２００で生成するパターンアドレスとシミュレーション結果データとの対応情報が入力される。
【００３４】
アサーション／パターンアドレス抽出手段５０２は、シミュレーション結果データを解析し、シミュレーション結果データの中でアサーション記述が実行された場所を特定する情報を生成し、データ変換部２００からの対応情報との照合により、アサーション記述とパターンアドレスとの対応を記録したアサーション／パターンアドレス情報ファイル５０３を出力する。
【００３５】
このアサーション／パターンアドレス情報は、シミュレーション結果データの波形上で抽出されたアサーション記述が発生している位置に対応するパターンアドレスを付加した情報である。
【００３６】
データ変換部２００は、記憶部１０３のシミュレーション結果データに基づいてＤＵＴをテストするためのテストパターン情報を生成し、テストパターン情報ファイル７００を出力する。
【００３７】
その際、シミュレーション結果データの時刻とパターンアドレスとの対応を示す対応情報を生成し、その情報をアサーション／パターンアドレス抽出手段５０２に出力する。アサーション／パターンアドレス抽出手段５０２では、前述のように、波形上でアサーションが発生している位置に対応するパターンアドレスを記録したアサーション／パターンアドレス情報ファイル５０３を生成して出力する。
【００３８】
テスタ３００には、テストパターン情報ファイル７００からテストパターン情報が入力され、この情報に基づいてＤＵＴ４００がテストされる。テスト結果データは、記憶部８００に保持される。テスト結果がフェイルであれば、フェイル情報ファイル９００を生成して出力する。このフェイル情報には、フェイルが発生したパターンアドレスが記録されている。
【００３９】
フェイル解析部６００には、フェイル情報ファイル９００からのフェイル情報と、アサーション／パターンアドレス情報ファイル５０３のアサーション／パターンアドレス情報が入力される。
【００４０】
フェイル解析部６００では、フェイル情報に記録されているフェイル発生箇所のパターンアドレスを知り、アサーション／パターンアドレス情報との照合により、フェイルが発生した箇所または直前で、どんなアサーションが実行されていたか、また、そのアサーションは設計検証データのテストプログラムのどこに記述されていたものかを知ることができる。
【００４１】
オペレータは、フェイル箇所のアサーション表示の内容を解読することにより、フェイル発生の直前にどのような意味のある入力をＤＵＴに与えていたか、そしてＤＵＴからはどのような出力があったかを容易に知ることができる。
【００４２】
従来のように、フェイル発生箇所近辺の信号の値だけが直接的にわかるのではなく、その信号の一連の動きにどのような意味があるかがわかるので、例えば、どのようなテストをしてどんな応答があったのかという判断が容易になり、結果として、なぜフェイルしているのかの解析が容易となる。
【００４３】
更に、フェイル解析部６００に、データベース８００のテスト結果データを取り込み、波形上のパターンアドレスと、アサーション／パターンアドレス情報及びフェイル情報のパターンアドレス照合により、テスト結果の波形表示上にアサーションの情報とフェイル箇所の情報を一体に示すことができる。
【００４４】
また、波形表示上のアサーション表示を指定すると、対応する検証テストプログラムの記述箇所を表示したりといったような、データ間を連携させた機能を持たせることもできる。
【００４５】
アサーションの記述には、前述したようにいくつかの代表的な記述言語があるが、一般的なＨＤＬでの記述としてもよい。その場合、注目したいＨＤＬ部分に、例えば、特定のコメントを入れる等の工夫を行えば、注目するＨＤＬがどのファイルの何行目に記述されているかを特定し、その情報を抽出することができる。
【００４６】
また、そのＨＤＬ部分が実行されたときに、例えば、特定のメッセージとシミュレーション上の時刻を表示するようにすれば、時刻とＨＤＬ記述部分の対応をとることができる。時刻はデータ変換部２００によってパターンアドレスと対応付けられているので、結局、ＨＤＬ記述部分とパターンアドレスの対応情報が得られる。これは、アサーション／パターンアドレス情報ファイル５０３の情報と等価である。
【００４７】
図３は、本発明を適用したテスト支援システムの他の実施形態を示す機能ブロック図である。図２の実施形態では、アサーション記述情報抽出手段５０１が設計検証データからアサーション記述を抽出しているが、シミュレータ１０２から直接アサーション記述情報が取得できる場合には、この情報をアサーション／パターンアドレス抽出手段５０２に入力する構成でもよい。
【図面の簡単な説明】
【００４８】
【図１】本発明を適用したテスト支援システムの基本構成を示す機能ブロック図である。
【図２】本発明を適用したテスト支援システムの一実施形態を示す機能ブロック図である。
【図３】本発明を適用したテスト支援システムの他の実施形態を示す機能ブロック図である。
【図４】特許文献１に記載されているテスト支援システムの構成を示す機能ブロック図である。
【符号の説明】
【００４９】
１００  シミュレーション部
１０１  記憶部（設計検証データ）
１０２  シミュレータ
１０３  記憶部（シミュレーション結果データ）
２００  データ変換部
３００  テスタ
４００  ＤＵＴ
５００  アサーション解析部
５０１  アサーション記述情報抽出手段
５０２  アサーション／パターンアドレス抽出手段
５０３  アサーション／パターンアドレス情報ファイル
６００  フェイル解析部
７００  テストパターン情報ファイル
８００  記憶部（テスト結果データ）
９００  フェイル情報ファイル
【図１】
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【図２】
2009041922.tif 000004
【図３】
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【図４】
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