(57)【要約】【課題】  先端プロセスで必要となる、静電耐圧特性を向上させたクロスカップル型に代表される、デカップリングキャパシタを用いた際のＩＲドロップによる電源ノイズの低減を実現する回路を提供する。または、共振による電源ノイズを抑制するための回路を提供することにある。【解決手段】  静電耐圧特性を向上させた、クロスカップル型デカップリングキャパシタを構成するＭＯＳトランジスタを低Ｖｔｈ化することで、ソース・ドレイン間抵抗を低減し、ＩＲドロップを低減する。  また、共振による電源ノイズを抑制するためには、ダンピング抵抗が有効であり、ＭＯＳトランジスタのソース・ドレイン間抵抗をダンピング抵抗として利用する。このときに必要な抵抗値を、Ｖｔｈ種の異なるＭＯＳトランジスタで構成したデカップリングキャパシタを組み合わることで、必要な抵抗値を実現する。【選択図】  図４
2009246062.tif 000002
【特許請求の範囲】
【請求項１】
複数種類の閾値電圧のMOSトランジスタで構成する論理回路と、
前記MOSトランジスタの中の最も閾値電圧が低い種類のＭＯＳトランジスタにより構成するデカップリングキャパシタとを有し、
前記論理回路と前記デカップリングキャパシタは電源線間に接続され、前記論理回路は前記電源回路から動作電圧を供給されることを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、
前記デカップリングキャパシタは、クロスカップル型であることを特徴とする半導体集積回路装置。
【請求項３】
請求項１記載の半導体集積回路装置において、
前記ＭＯＳトランジスタの閾値電圧は、イオンインプランテーション工程により制御されることを特徴とする半導体集積回路装置。
【請求項４】
請求項１記載の半導体集積回路装置において、
制御回路を有し、
前記半導体集積回路の消費電力が大きく変化する場合に、前記制御回路は、前記デカップリングコンデンサを構成するＭＯＳトランジスタの閾値電圧の絶対値を上げることを特徴とする半導体集積回路装置。
【請求項５】
請求項４記載の半導体集積回路装置において、
前記消費電力が大きく変化する場合とは、リセット信号が入力された場合、または、ゲーテットクロックにおけるクロックのゲーティング時であることを特徴とする半導体集積回路装置。
【請求項６】
請求項１記載の半導体集積回路装置において、
制御回路を有し、
前記デカップリングコンデンサは、ＭＯＳトランジスタを介して前記電源線間に接続され、
前記半導体集積回路の消費電力が大きく変化する場合に、前記制御回路は、前記デカップリングコンデンサの前記電源線への接続を介在するＭＯＳトランジスタのソース・ドレイン間抵抗を高くすることを特徴とする半導体集積回路装置。
【請求項７】
複数種類の閾値電圧のMOSトランジスタにより論理回路を構成し、
前記MOSトランジスタの中の最も閾値電圧が低い種類のＭＯＳトランジスタにより、前記論理回路へ動作電圧を供給する電源線間に接続されるデカップリングキャパシタを構成することを特徴とする半導体集積回路装置の製造方法。
【請求項８】
請求項７記載の製造方法置において、
前記デカップリングキャパシタは、クロスカップル型であることを特徴とする製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体集積回路に搭載するオンチップデカップリングキャパシタに関するものである。
【背景技術】
【０００２】
半導体集積回路では回路動作時に流れる電流（ＣＭＯＳ回路ではスイッチング電流と呼ばれる、回路状態が遷移するときに流れる電流）に起因した過渡的な電源電圧の変動（電源ノイズとよぶ）が発生する。この電源ノイズが大きいと、最悪の場合、回路が誤動作するため、正常動作可能な範囲に抑制する必要がある。
【０００３】
特に近年、半導体集積回路の低電圧化によって、電源ノイズに対するマージンが減少し、電源電圧の変動を抑制する重要性が増している。また、ＥＭＣ（ＥＬＥＣＴＲＯ−ＭＡＧＮＥＴＩＣ−ＣＯＭＰＡＴＩＢＩＬＩＴＹ）の重要性の高まりから、半導体集積回路から発生する電源ノイズを低くする必要がある。
【０００４】
例えば、特許文献1では、電源線にＲＣフィルタを付加し、ノイズ低減を図っている。しかし、このＲＣフィルタでは、電源線に流れる電流と、フィルタを構成する抵抗により電源降下が発生する。
【０００５】
この電源ノイズを抑制するために、電源間（ＶＤＤとＶＳＳ間）にデカップリングキャパシタと呼ばれる容量素子を配置することが有効な手段である。このデカップリングキャパシタを使用する例として、特許文献２がある。特許文献２では、プロセスの微細化に伴うゲートリーク電力増加に対応するため、回路動作期間はデカップリングキャパシタを電源線に接続し、非動作期間は電気的分離し、リーク電力の低減を図る工夫が提案している。
【０００６】
図１はデカップリングキャパシタの例である。Ｎ型MOSトランジスタ１のゲートをＶＳＳに、ソースとドレインがＶＤＤに接続する構成となっている。また、P型MOSトランジスタ２のゲートをＶDDに、ソースとドレインをＶSSに接続する構成となっている。なお、以下の文章で、ＭＯＳトランジスタと記述してある箇所は、ＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型トランジスタを含む一般の電界効果型トランジスタでも構わない。
【０００７】
また、プロセスの微細化に伴い、ゲート酸化膜の薄膜化が進んでいる。非特許文献１では、薄膜化に伴う静電気破壊耐性の向上を目的とした、図２のようなクロスカップル型（ＣＲＯＳＳ−ＣＯＵＰＬＥＤ）型デカップリングキャパシタも提案されている。このクロスカップル型デカップリングキャパシタではゲートを直接ＶＤＤ、ＶＳＳに接続すると静電気破壊耐性が低下するため、ＭＯＳトランジスタ３，４のソース・ドレイン間抵抗をゲートとＶＤＤ，ＶＳＳの間に挿入することで、静電気破壊耐性の向上を実現している。
【０００８】
電源ノイズは、デカップリングキャパシタだけでなく、パッケージやＰＣＢ（ＰＲＩＮＴＥＤ−ＣＩＲＣＵＩＴ−ＢＯＡＲＤ）などの電気的特性にも影響する。例えば、非特許文献２では、電源で発生する共振による電源電圧の振動現象を適切な量の抵抗素子を挿入（この抵抗をダンピング抵抗とよぶ）することで抑制することを提案している。
【０００９】
【特許文献１】特開２００１-３３９２８８号公報
【特許文献２】特開２００４-３２７８２０号公報
【非特許文献１】アイ・イー・イー・イー  プロシーディング  オブ 7 TH インターナショナル  シンポジウム  オン  クオリティ  エレクトロニック  デザイン  ２００6年 (IEEE Proceedings of 7th International Symposium on Quality Electronic Design 2006)
【非特許文献２】アイ・イー・イー・イー  シグナル  プロパゲーション  オン  インターコネクト  ２００４年  プロシーディングp.45-48(IEEE Signal Propagation on Interconnects, 2004, Proceedings, pp 45-48)
【非特許文献３】アイ・イー・イー・イー  ジャーナル  オブ ソリッド  ステート サーキット ＶＯＬ３２、ＮＯ４、 １９９７年 ４月  p.574-576(IEEE JOURNAL OF SOLID-STATE CIRCUITS,VOL 32, NO 4, APRIL, 1997)
【発明の開示】
【発明が解決しようとする課題】
【００１０】
図３に、図２のクロスカップル型デカップリングキャパシタの等価回路を示す。抵抗素子５，８は、ＭＯＳトランジスタのソース・ドレイン間抵抗を、容量６，７はゲート容量を示している。等価回路から明らかなように、クロスカップル型デカップリングキャパシタでは、等価的に、容量に直列にソース・ドレイン間抵抗が入る。このソース・ドレイン間抵抗に電流が流れた際に発生する電圧降下（ＩＲドロップ）が電源ノイズを発生させる。そこで、本発明では、クロスカップル型デカップリングキャパシタ使用時の電源ノイズを抑制する手段を提供することを第１の課題とする。
【００１１】
デカップリングキャパシタを配置する場合、回路の動作やパッケージ・ＰＣＢの設計によっては、共振などを抑えるために、適切な抵抗値をもつダンピング抵抗の追加が必要となる場合がある。そこで、本発明では、デカップリングキャパシタによる共振を抑える手段を提供することを第２の課題とする。
【課題を解決するための手段】
【００１２】
第１の課題を解決する手段は次のようである。すなわち、閾値電圧Ｖｔｈが低いＭＯＳトランジスタを用いてデカップリングキャパシタを構成する。これにより、等価的に挿入されるソース・ドレイン間抵抗値が低減し、電源ノイズを低減することができる。
【００１３】
第２の課題を解決する手段は次の３つがある。第１に複数種の閾値電圧Ｖｔｈを有するＭＯＳトランジスタで構成したデカップリングキャパシタを用い、ソース・ドレイン間抵抗をダンピング抵抗として使用することである。第２に基板バイアス電圧を制御することで、閾値電圧Ｖｔｈを変化させることができる。これにより、等価的に挿入されるソース・ドレイン間抵抗値を制御することができ、これがダンピング抵抗の役割をすることで、共振を抑制することができる。第３にＭＯＳのゲート電極電圧を制御することで、等価的にソース／ドレイン間抵抗を制御することができる。第２の手段と同様に、共振を抑制することができる。
【発明の効果】
【００１４】
上記手段を用いることで第一にＩＲドロップを低減することができる。また、追加のダンピング抵抗を必要とせず、共振現象に伴うノイズを抑制することができる。つまりは、電源ノイズを低減することができ、回路の誤動作の防止することができる。
【発明を実施するための最良の形態】
【００１５】
本発明の実施の形態を実施例とともに説明する。
図４は、システムLSIの全体図を示す図である。このシステムＬＳＩは、デカップリングキャパシタ９と、論理回路部１０からなる。デカップリングキャパシタ９と論理回路部１０は、電源線ＶＤＤ，ＶＳＳ間に接続される。論理回路部１０は電源線ＶＤＤ，ＶＳＳから動作電圧を供給される。
【００１６】
論理回路部１０は、システムＬＳＩの内部論理であり、複数種類の閾値電圧VthをもつＭＯＳトランジスタで構成する。回路１１は高閾値電圧、回路１２は標準閾値電圧、回路１３は低閾値電圧のＭＯＳトランジスタで構成する。なお、低閾値電圧、標準閾値電圧、高閾値電圧というのは、相対的なものであり、特定の閾値電圧を指すものではない。図４では3種類の閾値電圧ＶｔｈのＭＯＳトランジスタで構成しているが、種類の数は２つ以上の任意の種類でよい。これらの閾値電圧は、イオンインプランテーション工程などのプロセスパラメータにより制御される。
【００１７】
デカップリングキャパシタ９は、図２に示すクロスカップル型デカップリングキャパシタであり、システムＬＳＩ内部で発生する電源ノイズの低減を行うものである。このクロスカップル型デカップリングキャパシタには、論理回路部で用いられるMOSトランジスタの中で、最も閾値電圧が低いものを用いる。
【００１８】
デカップリングキャパシタは、デカップリングキャパシタセルを含むセルライブラリとして提供されることが一般的である。ここでは、低閾値電圧ＶｔｈのＭＯＳトランジスタにより構成されたデカップリングキャパシタセルを持つセルライブラリを用意することを想定している。
【００１９】
これにより、クロスカップル型デカップリングキャパシタを構成するMOSトランジスタにおけるソース・ドレイン間抵抗を低減する。そして、ソース・ドレイン間抵抗に電流が流れた際に発生する電圧降下（ＩＲドロップ）による電源ノイズを低減することができる。
【００２０】
なお、参考のため、以下にＭＯＳトランジスタの閾値Ｖｔｈとソース・ドレイン間抵抗Ｒｃｈとの関係について説明する。静電耐圧を向上したデカップリングキャパシタで問題となるソース・ドレイン間抵抗（Ｒｃｈとする）は、デカップリングキャパシタを構成するＭＯＳトランジスタの閾値電圧Ｖｔｈに依存する。閾値電圧ＶｔｈとＲｃｈの間の関係は近似的に数１のように表現できる。
【００２１】
【数１】
2009246062.tif 000003
【００２２】
μは移動度、Ｃｏｘはゲート酸化膜の容量単価、Ｗg，ＬgはそれぞれＭＯＳトランジスタのゲート幅、ゲート長、Ｖｇｓはゲート・ソース間の電圧を表す。この式から低い閾値電圧ＶｔｈのＭＯＳトランジスタを用いることで、Ｒｃｈを低くすることができることが分かる。つまり、静電耐圧を向上したデカップリングキャパシタでは低い閾値電圧ＶｔｈをもつＭＯＳトランジスタを使用することでＩＲドロップを小さくすることができる。
【００２３】
なお、図４では、クロスカップル型デカップリングキャパシタを用いて説明したが、図１に示す形のデカップリング容量も用いることができる。このデカップリング容量も非特許参考文献３に示すように、ソース・ドレイン間抵抗Ｒｃｈが寄生抵抗としての役割を果たす。共振を抑えるための抵抗として、このソース・ドレイン間抵抗Ｒｃｈを使用する。
【００２４】
図５に、図２に示される最低閾値ＭＯＳトランジスタにより構成されたデカップリングキャパシタの代わりに、閾値電圧Ｖｔｈの異なるデカップリングキャパシタを２種（低閾値電圧Ｖｔｈ、高閾値電圧Ｖｔｈ）用いた場合を示す。MOSトランジスタ１４，１５が低閾値電圧，MOSトランジスタ１６，１７が高閾値電圧である。
【００２５】
所望の抵抗値を実現するため、閾値電圧Ｖｔｈの異なるデカップリングキャパシタを使用し、それらの合成抵抗で制御する。なお、低閾値電圧Ｖｔｈ、高閾値電圧Ｖｔｈというのは、相対的なものであり、特定の閾値電圧Ｖｔｈを指すものではない。
【００２６】
単一の閾値電圧ＶｔｈのＭＯＳトランジスタでデカップリングキャパシタセルを構成した場合は、デカップリングキャパシタ容量値とダンピング抵抗値は、デカップリングキャパシタセル数のみで決まるため独立に決定できない。そこで、閾値電圧Ｖｔｈの異なるデカップリングキャパシタを用いることで、任意のデカップリングキャパシタ容量値とダンピング抵抗値を実現することができる。任意の容量値、抵抗値が実現できることを以下に示す。
【００２７】
図６は、図５の等価回路である。１つのデカップリングキャパシタを寄生抵抗、寄生容量１つずつで表現し、その寄生抵抗、容量値をＲ１，Ｃ１とＲ２，Ｃ２とする。この場合の合成インピーダンスをラプラスの“s”を用いて表すと数２のように近似して表現することができる。
【００２８】
【数２】
2009246062.tif 000004
【００２９】
数２は、図７の抵抗Ｒ３，Ｃ３をそれぞれ、数３、数４のようにした回路と同一であり、任意の抵抗値を実現することができる。
【００３０】
【数３】
2009246062.tif 000005
【００３１】
【数４】
2009246062.tif 000006
【００３２】
以上のように、閾値電圧Ｖｔｈの異なるデカップリングキャパシタを用いて、任意の抵抗値を実現できることが分かる。従い、任意の抵抗値が実現できるため、適切な抵抗値をもつダンピング抵抗の追加なく、パッケージ・ＰＣＢの設計による共振などを抑えることができる。なお、ダンピング抵抗とは、電源で発生する共振による電源電圧の振動現象を抑制するために挿入される抵抗素子のことである。
【００３３】
なお、図５，６ではデカップリングキャパシタを２種類としたが、デカップリングキャパシタを２種類と限定する必要はなく、閾値電圧Ｖｔｈの異なるデカップリングキャパシタを３種類以上用いることもできる。
【００３４】
また、図１に示す形のデカップリング容量も非特許参考文献３で示すように、ソース・ドレイン間抵抗Ｒｃｈが寄生抵抗としての役割を果たす。共振を抑えるための抵抗として、このソース・ドレイン間抵抗Ｒｃｈを使用することできる。所望の抵抗値を実現するためには、閾値電圧Ｖｔｈの異なるデカップリングキャパシタを使用し、それらの合成抵抗で制御することができる。
【００３５】
図８は閾値電圧Ｖｔｈの異なるデカップリングキャパシタを複数用いて集積回路を構成する場合の設計手法を示している。図８には１８〜２１に設計に必要な情報、並びに２２〜２４にその情報を用いて設計するためのフローチャートを示している。ＰＣＢやパッケージ、基板上の配線、ＭＯＳトランジスタ並びに、各閾値電圧Ｖｔｈ種毎のデカップリングキャパシタの等価回路を準備する。
【００３６】
ステップ２２で、搭載するデカップリングキャパシタの総容量と、閾値電圧Ｖｔｈ種毎の使用比率を仮に決める。その後、ステップ２３で集積回路装置の動作を模擬した回路シミュレーションを実行する。そしてステップ２４で得られた電源ノイズ（量や波形）が基準を満足しているか調べる。違反している場合は、ステップ２２に戻り、総容量や閾値電圧Ｖｔｈ種毎の使用比率を変更して再度回路シミュレーションを実行する。
【００３７】
この繰り返しを電源ノイズが基準を満足するまで行う。ここで、基準とは、集積回路装置が誤動作しないことを保証するための電源ノイズの量や波形の形状を指す。
【００３８】
ここで、回路シミュレーションを用いてデカップリングキャパシタの総容量や閾値電圧Ｖｔｈ種毎の比率を決定したが、回路シミュレーションに限定する必要はなく、例えば、解析式や計算機を利用した数値計算を用いてもよい。
【００３９】
図９は、デカップリングキャパシタを配置する手順を示している。デカップリングキャパシタは、デカップリングキャパシタセルを含むセルライブラリとして提供されることが一般的である。ここでは、高閾値電圧Ｖｔｈ、標準閾値電圧Ｖｔｈ、低閾値電圧Ｖｔｈの３種類のデカップリングキャパシタセルを持つセルライブラリを用いることを想定する。もちろん３種類に限定する必要はなく、１種類以上の任意の数でよい。
【００４０】
まず、ステップ２５では実施例１で示した方法等を用いて、デカップリングキャパシタの搭載量や閾値電圧Ｖｔｈ種毎の使用比率を決定する。次に、ステップ２６で低閾値電圧Ｖｔｈのデカップリングキャパシタ、ステップ２７で標準閾値電圧Ｖｔｈのデカップリングキャパシタ、ステップ２８で高閾値電圧Ｖｔｈのデカップリングキャパシタの順に配置する。ここで、この順に配置するのは、以下のような理由からであり、必ずしもこの順番に限定する必要はなく、また同時に配置しても構わない。低閾値電圧Ｖｔｈのデカップリングキャパシタは低い寄生抵抗値であるため、ＩＲドロップが小さい。電源ノイズに敏感な、例えば、高速動作する回路などの近傍に、集中的に低閾値電圧Ｖｔｈのデカップリングキャパシタを配置し、そうでない箇所に標準閾値電圧Ｖｔｈ，高閾値電圧Ｖｔｈのデカップリングキャパシタを配置することが望ましいからである。
【００４１】
図１０にＭＯＳトランジスタの基板バイアス電圧を変更することで、閾値電圧閾値電圧Ｖｔｈをコントロールする回路例を示す。制御回路３１はリセット信号を入力とし、基板バイアス電圧を制御するための回路である。ＭＯＳトランジスタ２９、３０は、デカップリングキャパシタで、ノイズを抑制するためのものである。ＭＯＳトランジスタ２９，３０は制御回路３１により基板バイアスが制御され、
MOSトランジスタ２９，３０の閾値電圧Ｖｔｈを回路の動作状態に応じて変更し、電源ノイズをもっとも少なくするように制御する。すなわち、リセット信号がＯＦＦ→ＯＮとなったことを検知し、共振による電源ノイズが発生している期間、基板バイアス電圧を調整し、高閾値電圧Ｖｔｈ化させる。すると、デカップリングキャパシタの寄生抵抗値が高くなり、ダンピング抵抗の役割を果たすことで、電源ノイズを抑制することができる。
【００４２】
前述の共振による電源ノイズは、消費電力に大きな変化が発生した場合に大きくなる。ここで、消費電力に大きな変化が発生する例としては、電源投入直後がある。このような共振が発生した際に閾値電圧Ｖｔｈを高くすることで、ソース・ドレイン間抵抗Ｒｃｈが高くなり、これがダンピング抵抗の役割を果たすのである。閾値電圧Ｖｔｈは、固定する必然性はなく、回路の動作状態に応じて変更し、電源ノイズをもっとも少なくするように制御することもできる。
また、消費電力が大きく変化するのは電源投入直後に限定することはなく、その他のケースにおいても有効であることは言うまでもない。
【００４３】
図１０中の各ノードの電位変化を図１１に示す。初期状態は、ＰＭＯＳの基板バイアス電位はＶＤＤ電位、ＮＭＯＳの基板バイアス電位はＶＳＳ電位に設定されている。
リセット信号が有効（Ｌow→Ｈigh）になった時点で、ＰＭＯＳの基板バイアス電圧（ＶＢＢ＿Ｐ）をＶＤＤより高い電圧、ＮＭＯＳの基板バイアス電圧（ＶＢＢ＿Ｎ）をＶＳＳより低い電圧へ変化さる。一定時間を経過後、ＶＢＢ＿Ｐ電はＶＤＤ電位に、ＶＢＢ＿ＮはＶＳＳ電位に戻す様子をしめしている。
【００４４】
図１２に図１１中の各ノードの制御フロー図を示す。ステップ３２でリセット信号を検知し、ステップ３３でデカップリングキャパシタの閾値電圧Ｖｔｈが高くなるように、ＰＭＯＳの基板バイアス電位はVDD電位より高く、またＮＭＯＳの基板バイアス電位はＶＳＳ電位より低く設定する。ステップ３４で電源ノイズが基準以下となる一定期間を経たした事を確認する。その後ステップ３５で基板バイアス電位をもとの状態に戻す。
【００４５】
図１０〜１２中では、リセット信号を用いたが、消費電力が大きく変化することを検知するための信号であればよい。例えば、ゲーテットクロックを用いた設計では、クロックをゲーティング（停止または供給）することで、電力変化が生じる。この停止・動作を制御するための信号（イネーブル信号など）をリセット信号の替わりに使用してもよい。
【００４６】
図１３は、図９と同様の機能を果たす事を目的とした回路図である。制御回路４０はリセット信号を入力とし、ＭＯＳトランジスタ３６、３９のゲート電圧を制御するための回路である。ＭＯＳトランジスタ３７、３８は、デカップリングキャパシタで、ノイズを抑制するためのものである。ＭＯＳトランジスタ３６，３９は制御回路４０によりゲート電位が制御されており、回路の動作状態に応じて、そのゲート電圧を変化させ、ＭＯＳトランジスタ３６，３９のソース・ドレイン間抵抗Ｒｃｈを変化させる。
【００４７】
図１４は、図１３中の各ノードの電位の変化を示したものである。初期状態では、トランジスタ３６，３９はオン状態である、それぞれ、ＶＳＳ電位、ＶＤＤ電位に固定されている。リセット信号がＯＦＦ→ＯＮとなったことを検知し、ＭＯＳトランジスタ３６の電位（ＣＴＬＰ）をＶＳＳ電位より高く、ＭＯＳトランジスタ３９の電位（ＣＴＬＮ）をＶＤＤ電位より低い状態にする。一定時間形化後、ＣＴＬＰの電位をＶＳＳにＣＴＬＮの電位をＶＤＤに戻す。
【００４８】
図１５に図１４中の各ノードの制御フロー図を示す。ステップ４１でリセット信号を検出する。ステップ４２ではトランジスタ３６，３９のソース・ドレイン間抵抗Ｒｃｈが高くなるように、ＣＴＬＰ，ＣＴＬＮの電位は、ＶＤＤとＶＳＳ電位の中間電位に設定する。ステップ４３では電源ノイズが基準以下になる一定期間を経過した事を確認する。ステップ４４でＣＴＬＰ，ＣＴＬＮを元の電位に戻す。
【００４９】
これにより、図１０と同様に、共振による電源ノイズの抑制をすることができる。つまり、共振が発生した場合は,ＭＯＳトランジスタのソース・ドレイン間抵抗を一時的に高くすることで、これがダンピング抵抗の役割を果たし、電源ノイズの抑制を実現することができる。
【００５０】
図１２〜１５中では、リセット信号を用いたが、消費電力が大きく変化することを検知するための信号であればよい。例えば、ゲーテットクロックを用いた設計では、クロックをゲーティング（停止または供給）することで、電力変化が生じる。この停止・動作を制御するための信号（イネーブル信号など）をリセット信号の替わりに使用してもよい。
【００５１】
以上本発明者によってなされた発明を実施例に基き具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【図面の簡単な説明】
【００５２】
【図１】デカップリングキャパシタの例。
【図２】静電耐圧特性を向上させたクロスカップル型(Ｃｒｏｓｓ Ｃｏｕｐｌｅｄ)のデカップリングキャパシタの例。
【図３】図２で示したクロスカップル型デカップリングキャパシタの抵抗、容量素子を用いた等価回路。
【図４】システムＬＳＩの全体図。
【図５】閾値電圧Ｖｔｈが異なる２種類のデカップリングキャパシタの回路図。
【図６】閾値電圧Ｖｔｈが異なる２種類のデカップリングキャパシタを抵抗、容量素子を用いて表現した等価回路図。
【図７】デカップリングキャパシタを抵抗、容量素子を用いて表現した等価回路図。
【図８】閾値電圧Ｖｔｈが異なる複数種類のデカップリングキャパシタの容量並びに、閾値電圧Ｖｔｈの使用比率を決定するためのフロー図の例。
【図９】閾値電圧Ｖｔｈが異なる複数種類のデカップリングキャパシタを配置するときのフロー図の例。
【図１０】閾値電圧Ｖｔｈを動的に制御した回路図の例。
【図１１】図１０中に示した信号の制御例。
【図１２】図１０中に示した信号の制御フロー図。
【図１３】図１０の変形例を示した回路図。
【図１４】図１３中に示した信号の制御例。
【図１５】図１３中に示した信号の制御フロー図。
【符号の説明】
【００５３】
VＤＤ…電源
ＶＳＳ…グラウンド
ＭＯＳ…Metal Oxide Semiconductorの略
NMOS…N型ＭＯＳトランジスタ、ＰＭＯＳ…N型ＭＯＳトランジスタ
Ｖｔｈ…ＭＯＳのしきい値電圧
ＰＣＢ…Printed Circuit Boardの略
VBB_P…PMOSの基板バイアス電圧
VBB_N…NMOSの基板バイアス電圧
CTLP…PMOS用ソース・ドレイン間抵抗制御用信号
CTLN…NMOS用ソース・ドレイン間抵抗制御用信号
MPC…PMOSトランジスタ
MNC…NMOSトランジスタ
μ…移動度
Ｃｏｘ…ＭＯＳトランジスタのゲート酸化膜の容量
Ｖｇｓ…ＭＯＳトランジスタのゲート・ソース間電圧
Wg…ＭＯＳトランジスタのゲート幅
Ｌg…ＭＯＳトランジスタのゲート長
１…ＮＭＯＳトランジスタを用いたデカップリングキャパシタ
２…ＰＭＯＳトランジスタを用いたデカップリングキャパシタ
３…ＰＭＯＳトランジスタ
４…ＮＭＯＳトランジスタ
５…PMOSトランジスタのソース・ドレイン間抵抗
６…NMOSのゲート容量
７…PMOSのゲート容量
８…ＮMOSトランジスタのソース・ドレイン間抵抗
９…クロスカップル型(Ｃｒｏｓｓ Ｃｏｕｐｌｅｄ）デカップリングキャパシタの回路図
１０…論理回路図
１１…閾値電圧Ｖｔｈの高いＭＯＳトランジスタで構成された論理回路
１２…閾値電圧Ｖｔｈが標準のＭＯＳトランジスタで構成された論理回路
１３…閾値電圧Ｖｔｈの低いＭＯＳトランジスタで構成された論理回路
１４…低閾値電圧Vth のPMOSトランジスタ
１５…低閾値電圧Vth のNMOSトランジスタ
１６…高閾値電圧Vth のPMOSトランジスタ
１７…高閾値電圧Vth のNMOSトランジスタ
１８…ＰＣＢ等価回路図
１９…パッケージ等価回路図
２０…配線並びに、トランジスタ部分の等価回路図
２１…デカップリングキャパシタ部分の等価回路図
２２…デカップリングキャパシタの容量並びに、閾値電圧Ｖｔｈ比率を決定するステップ
２３…電源ノイズを回路シミュレーションで解析するステップ
２４…電源ノイズが基準以下であるか確認するステップ
２５…デカップリングキャパシタの容量並びに、閾値電圧Ｖｔｈ比率を決定するステップ
２６…低Ｖｔｈのデカップリングキャパシタを配置するステップ
２７…標準Ｖｔｈのデカップリングキャパシタを配置するステップ
２８…高Ｖｔｈのデカップリングキャパシタを配置するステップ
２９…ＮＭＯＳトランジスタを用いたデカップリングキャパシタ
３０…ＰＭＯＳトランジスタを用いたデカップリングキャパシタ
３１…基板バイアス制御用回路
３２…リセット（RESET）信号が発生したか確認するステップ
３３…ソース・ドレイン間抵抗が高くなるように基板バイアス電圧を変更するステップ
３４…一定時間経過しかた確認するステップ
３５…基板バイアス電圧を初期電位に戻すステップ
３６…ＰＭＯＳトランジスタ
３７…ＮＭＯＳトランジスタを用いたデカップリングキャパシタ
３８…ＰＭＯＳトランジスタを用いたデカップリングキャパシタ
３９…ＮＭＯＳトランジスタ
４０…制御回路
４１…リセット（RESET）信号が発生したか確認するステップ
４２…ソース・ドレイン間抵抗が高くなるようにゲート電圧を変更するステップ
４３…一定時間経過しかた確認するステップ
４４…ゲート電圧を初期状態に戻すステップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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