(57)【要約】【課題】自己整列フローティングゲート工程を利用した半導体素子の製造方法を提供する。【解決手段】半導体素子の製造方法は、窒化膜パターンをマスクとして半導体基板をエッチングしてトレンチを形成する段階と、半導体基板全面に絶縁膜を形成する段階と、窒化膜パターンが現れるように、絶縁膜を研磨して素子隔離パターンを形成する段階と、窒化膜パターンを除去して、半導体基板全面に第１ポリシリコン層を形成する段階と、素子隔離パターンが現れるように、第１ポリシリコン層をエッチングして、素子隔離パターンらの間にフローティングゲート電極を形成する段階と、フローティングゲート電極を覆う絶縁膜を形成して、絶縁膜上に第２ポリシリコン層を形成する段階と、及び、第２ポリシリコン層及び絶縁膜をパターニングして、コントロールゲート電極及び絶縁膜パターンを形成する段階を含めることを特徴とする。【選択図】図９
2009088514.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に窒化膜パターンを形成する段階と、
前記窒化膜パターンをマスクとして前記半導体基板をエッチングしてトレンチを形成する段階と、
前記半導体基板の全面に絶縁膜を形成する段階と、
前記窒化膜パターンが現れるように、前記絶縁膜を研磨して素子隔離パターンを形成する段階と、
前記窒化膜パターンを除去して、前記半導体基板の全面に第１ポリシリコン層を形成する段階と、
前記素子隔離パターンが現れるように、前記第１ポリシリコン層をエッチングして、前記素子隔離パターンの間にフローティングゲート電極を形成する段階と、
前記フローティングゲート電極を覆う絶縁膜を形成して、前記絶縁膜上に第２ポリシリコン層を形成する段階と、及び
前記第２ポリシリコン層及び前記絶縁膜をパターニングして、コントロールゲート電極及び絶縁膜パターンを形成する段階を含めることを特徴とする半導体素子の製造方法。
【請求項２】
前記第１ポリシリコン層のエッチングは、乾式エッチングを利用することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記第１ポリシリコン層をエッチングして前記素子隔離パターンの間に前記フローティングゲート電極を形成する段階において、前記フローティングゲート電極は、中央部の高さが角部の高さより低く、前記角部の高さは前記素子隔離パターンの高さより低いことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項４】
前記フローティングゲート電極を形成する段階以後に、前記素子隔離パターンの一部を除去する段階を含めることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項５】
前記絶縁膜は、酸化膜、窒化膜及び酸化膜を連続に蒸着して形成することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項６】
前記半導体基板上に窒化膜パターンを形成する段階において、前記半導体基板上に酸化膜を形成する段階と、前記酸化膜上に窒化膜を形成する段階と、及び、前記窒化膜及び前記酸化膜をパターニングして、前記窒化膜及び酸化膜パターンを形成する段階を含めることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項７】
前記酸化膜パターン及び前記窒化膜パターンの厚さは、１０００Å乃至１５００Åであることを特徴にする請求項６に記載の半導体素子の製造方法。
【請求項８】
前記素子隔離パターンは、前記半導体基板より１０００Å乃至１５００Å突出されることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項９】
半導体基板にアクティブ領域を定義する素子隔離パターンと、前記アクティブ領域上に形成されて、上部面が凹んでいるフローティングゲート電極と、前記フローティングゲート電極上に前記凹んでいる上部面に沿って形成された絶縁膜パターンと、及び
前記絶縁膜パターン上に形成されたコントロールゲート電極を含めることを特徴とする半導体素子。
【請求項１０】
前記素子隔離パターンは、前記半導体基板より１０００Å乃至１５００Å突出されたことを特徴とする請求項９に記載の半導体素子。
【請求項１１】
前記絶縁膜パターンは、酸化膜−窒化膜−酸化膜パターンであることを特徴とする請求項９に記載の半導体素子。
【請求項１２】
前記フローティングゲート電極は、中央部の高さが角部の高さより低く、前記角部の高さは前記素子隔離パターンの高さより低いことを特徴とする請求項９に記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及びその製造方法に関するものである。
【背景技術】
【０００２】
半導体メモリ素子は大きく揮発性メモリ（Volatile Memory）と非揮発性メモリ（Non-Volatile Memory）に分けることができる。
【０００３】
揮発性メモリの殆どは、ＤＲＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ（Static Random Access Memory）などのＲＡＭが占めているが、これは、電源印加時にデータの入力及び保存が可能だが、電源除去時データが揮発されて保存が不可能な特性がある。
【０００４】
一方、非揮発性メモリの殆どは、ＲＯＭ（Read Only Memory）が占めているが、これは、電源が印加されなくてもデータが保存される特性がある。
【０００５】
現在、工程技術の側面から、非揮発性メモリ素子はフローティングゲート（Floating Gate）系列とＭＩＳ（Metal Insulator Semiconductor）系列に分けることができる。
【０００６】
ところが、半導体素子の集積度が高くなることに連れて、メモリ素子の活性領域とフローティングゲートの整列（align）が難しくなって素子特性の劣化が現われる問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、フローティングゲート電極とコントロールゲート電極の間のカップリング比（coupling ratio）が増加される半導体素子を提供することにある。
【０００８】
また、本発明の目的は、自己整列フローティングゲート（self align floating gate）工程を利用した半導体素子の製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
本発明のある態様の半導体素子の製造方法は、半導体基板上に窒化膜パターンを形成する段階と、前記窒化膜パターンをマスクとして前記半導体基板をエッチングしてトレンチを形成する段階と、前記半導体基板の全面に絶縁膜を形成する段階と、前記窒化膜パターンが現れるように、前記絶縁膜を研磨して素子隔離パターンを形成する段階と、前記窒化膜パターンを除去して、前記半導体基板の全面に第１ポリシリコン層を形成する段階と、前記素子隔離パターンが現れるように、前記第１ポリシリコン層をエッチングして、前記素子隔離パターンの間にフローティングゲート電極を形成する段階と、前記フローティングゲート電極を覆う絶縁膜を形成して、前記絶縁膜上に第２ポリシリコン層を形成する段階と、及び、前記第２ポリシリコン層及び前記絶縁膜をパターニングして、コントロールゲート電極及び絶縁膜パターンを形成する段階を含めることを特徴とする。
【００１０】
本発明の他の態様による半導体素子は、半導体基板にアクティブ領域を定義する素子隔離パターンと、前記アクティブ領域上に形成されて、上部面が凹んでいるフローティングゲート電極と、前記フローティングゲート電極上に前記凹んでいる上部面に沿って形成された絶縁膜パターンと、及び、前記絶縁膜パターン上に形成されたコントロールゲート電極を含めることを特徴とする。
【発明の効果】
【００１１】
本発明は、工程が単純化されて、製造歩留まりを向上するとともに製造コストを低減する効果がある。
【００１２】
また、本発明は、自己整列方式でフローティングゲート電極を形成して誤整列を防止し、素子隔離パターンとアクティブ領域の間のディボット（divot）の深さを減らして間引き（thinning）現象を改善することで、素子信頼性を向上させて不良率を低める効果がある。
【発明を実施するための最良の形態】
【００１３】
以下、添付された図面を参照して、本発明による半導体素子及びその製造方法を具体的に説明する。以下、各部材は選択的又は交換的に使われることもある。また、添付した図面の各構成要素の寸法は、発明への理解をし易くするために拡大して図示したものであり、図示された各構成要素の寸法の割合は実際寸法の割合と違う場合もある。また、図面に図示された全ての構成要素が、必ずしも本発明に含まれなければならないと限定されるのではなく、本発明の核心的な特徴を除いた構成要素たちは、付加又は削除されることもある。本発明による実施例の説明において、各層（膜）、領域、パターンまたは構造物等が、基板、各層（膜）、領域、パッドまたはパターン等の［上（on/above/over/upper）］にまたは［下（down/below/under/lower）］に形成されていると記載される場合において、その意味は各層（膜）、領域、パッド、パターンまたは構造物等が、直接基板、各層（膜）、領域、パッドまたはパターン等に接触されて形成される場合に解釈されることもでき、違う層（膜）、違う領域、違うパッド、違うパターンまたは違う構造物等が、その間に追加的に形成される場合に解釈されることもできる。従って、その意味は、発明の技術的思想に基づいて判断されなければならない。
【００１４】
本発明を説明するに当たって、関連された公示、構成または機能においての具体的な説明が、本発明の要旨を乱す可能性があると判断される場合は、その詳しい説明は省略する。
【００１５】
図１乃至図９は、本発明による半導体素子の製造方法を表している諸断面図である。
【００１６】
図１で図示しているように、シリコン（Si）を基板とする半導体基板１００上に、酸化膜パターン１０１及び窒化膜パターン１０３を形成する。
【００１７】
前記酸化膜パターン１０１及び前記窒化膜パターン１０３は、半導体基板１００上に酸化膜を形成し、前記酸化膜上に窒化膜を形成して、前記窒化膜及び前記酸化膜を、フォトリソグラフィ工程を利用してパターニングすることで形成することができる。
【００１８】
前記酸化膜パターン１０１及び前記窒化膜パターン１０３の厚さは、１０００Å乃至１５００Åであることもある。
【００１９】
前記酸化膜は、熱酸化を利用して形成することも、蒸着法を利用して形成することもできる。
【００２０】
図２で図示しているように、前記酸化膜パターン１０１及び前記窒化膜パターン１０３は、マスクで前記半導体基板１００を所定の深さにエッチングしてトレンチ１１０を形成する。
【００２１】
前記トレンチ１１０は、反応イオンエッチング（RIE）のような乾式エッチング工程を利用して形成することができる。このような乾式エッチング工程は主に、イオンエネルギーを与えてイオン加速させ、物理的または人為的に半導体基板１００を衝突させて、半導体基板１００のシリコン原子を除去することになる。
【００２２】
これによって、前記半導体基板１００のトレンチ形成領域は、所定の深さにエッチングされて形成されたトレンチ１１０が形成されて、前記半導体基板上に素子が形成されるアクティブ領域が定義される。
【００２３】
前記半導体基板１００の上面には、前記酸化膜パターン１０１及び前記窒化膜パターン１０３が残る。
【００２４】
図３で図示しているように、前記酸化膜パターン１０１と前記窒化膜パターン１０３及び前記トレンチ１１０が形成された前記半導体基板１００に、絶縁膜１０５ａを形成する。
【００２５】
前記絶縁膜１０５ａは、前記所定の深さのトレンチ１１０内に溝埋め込み（Gap Fill）される。
【００２６】
前記絶縁膜１０５ａは、ＨＤＰ−ＣＶＤ（high density plasma chemical vapor deposition）方法で形成することができる。前記絶縁膜１０５ａは酸化膜であってもよい。
【００２７】
前記絶縁膜１０５ａは、前記トレンチ１１０による前記半導体基板１００の遮断によって平坦ではないこともある。
【００２８】
図４で図示しているように、前記絶縁膜１０５ａの上面を化学機械的研磨工程で、前記窒化膜パターン１０３が現れるまで研磨して平坦化する。
【００２９】
ここで、前記窒化膜パターン１０３は、前記化学機械的研磨工程のエッチング停止膜として使用されることもある。
【００３０】
前記窒化膜パターン１０３は、前記トレンチ１１０内に形成されて素子隔離パターン１０５を形成する。前記素子隔離パターン１０５は、例えば、シャロートレンチ隔離（shallow trench isolation）パターンであってもよい。
【００３１】
前記素子隔離パターン１０５は、前記半導体基板１００より１０００Å乃至１５００Å突出していてもよい。
【００３２】
図５乃至図６で図示しているように、前記窒化膜パターン１０３を除去して前記半導体基板１００全面に、第１ポリシリコン層１０７ａを形成する。
【００３３】
前記第１ポリシリコン層１０７ａは、フローティングゲートを形成した物質で、前記素子隔離パターン１０５と前記酸化膜パターン１０１を覆うように、十分な厚さで形成することができる。
【００３４】
図７で図示しているように、前記第１ポリシリコン層１０７ａ全面をバルクエッチングする。
【００３５】
前記バルクエッチングは、反応イオンエッチング（RIE）のような乾式エッチング工程で行われ、前記素子隔離パターン１０５の上部面が現れるまで前記第１ポリシリコン層１０７ａの全面をエッチングして、フローティングゲート電極１０７を形成する。
【００３６】
前記フローティングゲート電極１０７は、前記素子隔離パターン１０５と前記素子隔離パターン１０５の間のアクティブ領域に形成されて、前記フローティングゲート電極１０７の上部面は、前記素子隔離パターン１０５の上部面より高さが低い。
【００３７】
この際、前記第１ポリシリコン層１０７ａは、異方性エッチングされるので、前記素子隔離パターンの側壁には、前記第１ポリシリコン層１０７ａが残っていることもある。
【００３８】
即ち、前記乾式エッチング工程は、基板に対して、垂直方向へのエッチング率が水平方向へのエッチング率より大きい異方性エッチング法であるから、前記素子隔離パターン１０５等の間の前記第１ポリシリコン層１０７ａは、中央部のエッチング率が前記角部のエッチング率より高い。
【００３９】
前記フローティングゲート電極１０７の上部面は、前記素子隔離パターン１０５等の間で、Ｕ字型を持って形成されることができる。
【００４０】
以後、前記素子隔離パターン１０５の一部はエッチングされることもある。
【００４１】
前記素子隔離パターン１０５の一部がエッチングされる場合、前記素子隔離パターン１０５の上面は、前記フローティングゲート電極１０７の上面より低くなることもある。
【００４２】
本発明に係る実施例は、マスク工程及び研磨工程なしに、前記素子隔離パターン１０５を利用して、自己整列方式でフローティングゲート電極１０７を形成することで、工程が単純であるという長所を持っていることと、誤整列によるパターン不良を防止することもできる。
【００４３】
また、本発明に係る実施例は、自己整列方式で素子隔離パターン１０５及びフローティングゲート電極１０７を形成することで、素子隔離パターン１０５とアクティブ領域の間のディボットの深さを減らして間引き（thinning）現象を改善することで、電流の漏れを防止することができるから、素子信頼性を向上することもできる。
【００４４】
図８で図示しているように、前記素子隔離パターン１０５及びフローティングゲート電極１０７が形成された前記半導体基板１００上に、酸化膜−窒化膜−酸化膜（Oxide-Nitride-Oxide、以下、”ＯＮＯ膜”とする）を連続的に蒸着して、ＯＮＯ膜１０９ａを形成する。
【００４５】
前記ＯＮＯ膜１０９ａは、前記フローティングゲート電極１０７の凹んでいる上部面に沿って、均一な厚さで形成されることができる。
【００４６】
前記ＯＮＯ膜１０９ａ上に前記ポリシリコン層を蒸着して、第２ポリシリコン層１１５ａを形成する。
【００４７】
図９で図示しているように、前記第２ポリシリコン層１１５ａと前記ＯＮＯ膜１０９ａをパターニングして、前記フローティングゲート電極１０７上にＯＮＯパターン１０９及びコントロールゲート電極１１５を形成する。
【００４８】
これによって、前記半導体基板１００上のアクティブ領域に、フローティングゲート電極１０７とＯＮＯパターン１０９及びコントロールゲート電極１１５からなる、ゲートスタック１２０を形成することができる。
【００４９】
以上で、実施例を中心に説明したが、これは、単なる例であり、本発明を限定するものではなく、本発明が属する分野の通常の知識を持った者であれば、本発明の本質的特性を離脱しない範囲で、以上で例示されていない様々な変形と応用が可能であることを分かるだろう。例えば、本発明の実施例に具体的に現われた各構成要素は変形して実施することができる。そして、このような変形と応用に係る諸差異点は、添付された請求範囲で規定する本発明の範囲に、含まれることと解釈されなければならない。
【図面の簡単な説明】
【００５０】
【図１】本実施例による半導体素子の製造方法を表している断面図である。
【図２】本実施例による半導体素子の製造方法を表している断面図である。
【図３】本実施例による半導体素子の製造方法を表している断面図である。
【図４】本実施例による半導体素子の製造方法を表している断面図である。
【図５】本実施例による半導体素子の製造方法を表している断面図である。
【図６】本実施例による半導体素子の製造方法を表している断面図である。
【図７】本実施例による半導体素子の製造方法を表している断面図である。
【図８】本実施例による半導体素子の製造方法を表している断面図である。
【図９】本実施例による半導体素子の製造方法を表している断面図である。
【符号の説明】
【００５１】
１００  半導体基板、  １０１  酸化膜パターン、  １０３  窒化膜パターン、  １０５  素子隔離パターン、  １０５ａ  絶縁膜、  １０７  フローティングゲート電極、  １０７ａ  第１ポリシリコン層、  １０９  ＯＮＯパターン、  １０９ａ  ＯＮＯ膜、  １１０  トレンチ、  １１５  コントロールゲート電極、  １１５ａ  第２ポリシリコン層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2009088514.tif 000009
【図８】
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【図９】
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