(57)【要約】      （修正有）【課題】高度なリソグラフィー装置を用いずに素子を３次元に高集積化する、半導体装置の製造方法を提供する。【解決手段】半導体装置７０には、ｎ個のＴ型半導体ユニット３１乃至３ｎが基板１の溝部２に隣接配置される。ｎ個のＴ型半導体ユニット３１乃至３ｎの第１主面が溝部２の側面と平行に配置され、第１主面に隣接する第２主面が溝部２の上面方向に配置される。Ｔ型半導体ユニット３１乃至３ｎの第１主面には集積回路や半導体素子が形成され、第２主面に集積回路や半導体素子に電気的に接続される埋込み配線が設けられる。Ｔ型半導体ユニット３１乃至３ｎは、ビアを介して埋込み配線と接続配線４が電気的に接続され、互いに接続配線４で接続され、外部端子Ｐａｄ１乃至４がそれぞれ接続配線４に接続される。【選択図】図１
2009246283.tif 000002
【特許請求の範囲】
【請求項１】
基板の第１主面に設けられる溝部と、
第１主面に集積回路或いは半導体素子が形成され、前記第１主面に隣接する第２主面に前
記集積回路或いは半導体素子と電気的に接続される埋め込み配線が形成され、第１主面が
前記溝部の側面と平行に配置され、第２主面が前記溝部の上面方向に配置され、前記溝部
に隣接配置される複数の半導体ユニットと、
前記埋め込み配線間をビアを介して電気的に接続する接続配線と、
を具備することを特徴とする半導体装置。
【請求項２】
基板の第１主面に設けられる溝部と、
第１主面に集積回路或いは半導体素子と測定端子が形成され、前記第１主面に隣接する第
２主面に前記集積回路或いは半導体素子と電気的に接続される埋め込み配線が形成され、
第１主面が前記溝部の側面と平行に配置され、第２主面が前記溝部の上面方向に配置され
、前記測定端子を介して行われる前記集積回路或いは半導体素子の特性評価が所定の規格
を満足し、前記溝部に隣接配置される複数の半導体ユニットと、
前記埋め込み配線間をビアを介して電気的に接続する接続配線と、
を具備することを特徴とする半導体装置。
【請求項３】
前記複数の半導体ユニットは、Ｔ型、コ型、或いはＭ型形状を有し、Ｔ型形状の場合、
前記複数の半導体ユニットは前記溝部の端部で固定され、コ型或いはＭ型形状の場合、前
記複数の半導体ユニットは前記溝部の横木で固定されることを特徴とする請求項１又は２
に記載の半導体装置。
【請求項４】
前記複数の半導体ユニットの内、前記溝部の側面と相対向する両端の半導体ユニットは
、第１主面と相対向する第３主面が前記溝部の側面と対向して配置されることを特徴とす
る請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
ＳＯＩ基板の第１主面に集積回路或いは半導体素子が形成され、第１主面に隣接する第
２主面に前記集積回路或いは半導体素子に接続される埋め込み配線が形成され、互いに離
間された複数の半導体ユニットを形成する工程と、
前記複数の半導体ユニット間を離間する絶縁膜をエッチングして、前記複数の半導体ユニ
ットを個片化し、ＳＯＩを構成する基板の第１主面に溝部を形成する工程と、
個片化された前記複数の半導体ユニットの第１主面を前記溝部の側面と平行に配置し、第
２主面を前記溝部の上面方向に配置し、個片化された前記複数の半導体ユニットを前記溝
部に隣接配置する工程と、
個片化された前記複数の半導体ユニットを前記溝部に固定し、前記溝部に埋め込み絶縁膜
を形成し、前記複数の半導体ユニットの第２主面上に層間絶縁膜を形成する工程と、
前記埋め込み配線上の絶縁膜をエッチングして開口部を形成し、前記開口部にビアを埋設
する工程と、
前記ビアを介して前記半導体ユニットの前記埋め込み配線間を接続し、外部端子に接続さ
れる接続配線を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係り、特に、３次元に高集積度化された半導
体装置及びその製造方法に関する。
【背景技術】
【０００２】
システムＬＳＩやＳｏＣ（System  on  a  chip）などの半導体集積回路（ＬＳＩ）は
、回路を構成する素子の微細化及び配線の微細化により高集積化が図られてきた。しかし
ながら、微細化を更に進めると細線効果と呼ばれる物理限界に到達する。例えば、配線幅
が２０ｎｍ以下の寸法になると抵抗が指数関数的に増加し、配線間容量が急増する。この
ため、単なる２次元的な微細化では物理限界をクリアすることが困難となる。２次元的な
微細化の代わりに、近年３次元素子及びそれを用いた３次元半導体集積回路（ＬＳＩ）の
開発が活発化している（例えば、特許文献１参照。）。
【０００３】
しかしながら、特許文献１などに記載されている３次元半導体集積回路（ＬＳＩ）の場
合、高度なリソグラフィー装置を多用するので半導体集積回路（ＬＳＩ）のチップコスト
が上昇するという問題点がある。
【特許文献１】特開２００６−１２８３９０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、高度なリソグラフィー装置を用いずに３次元に高集積化できる半導体装置及
びその製造方法を提供する。
【課題を解決するための手段】
【０００５】
本発明の一態様の半導体装置は、基板の第１主面に設けられる溝部と、第１主面に集積
回路或いは半導体素子が形成され、前記第１主面に隣接する第２主面に前記集積回路或い
は半導体素子と電気的に接続される埋め込み配線が形成され、第１主面が前記溝部の側面
と平行に配置され、第２主面が前記溝部の上面方向に配置され、前記溝部に隣接配置され
る複数の半導体ユニットと、前記埋め込み配線間をビアを介して電気的に接続する接続配
線とを具備することを特徴とする。
【０００６】
更に、本発明の一態様の半導体装置の製造方法は、ＳＯＩ基板の第１主面に集積回路或
いは半導体素子が形成され、第１主面に隣接する第２主面に前記集積回路或いは半導体素
子に接続される埋め込み配線が形成され、互いに離間された複数の半導体ユニットを形成
する工程と、前記複数の半導体ユニット間を離間する絶縁膜をエッチングして、前記複数
の半導体ユニットを個片化し、ＳＯＩを構成する基板の第１主面に溝部を形成する工程と
、個片化された前記複数の半導体ユニットの第１主面を前記溝部の側面と平行に配置し、
第２主面を前記溝部の上面方向に配置し、個片化された前記複数の半導体ユニットを前記
溝部に隣接配置する工程と、個片化された前記複数の半導体ユニットを前記溝部に固定し
、前記溝部に埋め込み絶縁膜を形成し、前記複数の半導体ユニットの第２主面上に層間絶
縁膜を形成する工程と、前記埋め込み配線上の絶縁膜をエッチングして開口部を形成し、
前記開口部にビアを埋設する工程と、前記ビアを介して前記半導体ユニットの前記埋め込
み配線間を接続し、外部端子に接続される接続配線を形成する工程とを具備することを特
徴とする。
【発明の効果】
【０００７】
本発明によれば、高度なリソグラフィー装置を用いずに３次元に高集積化できる半導体
装置及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【０００９】
まず、本発明の実施例１に係る半導体装置及びその製造方法について、図面を参照して
説明する。図１は半導体装置を示す斜視図、図２は図１のＡ−Ａ線に沿う断面図、図３は
図１のＢ−Ｂ線に沿う断面図である。本実施例では、個片化された集積回路或いは半導体
素子を有する半導体ユニットが横方向に積層配置され、その相互がビアを介して接続配線
で接続された半導体装置が基板上に形成される。
【００１０】
図１に示すように、半導体装置７０には、基板１の第１主面（表面）に設けられた四角
柱形状を有する溝部２にｎ個のＴ型半導体ユニット３１乃至３ｎが隣接配置される。Ｔ型
半導体ユニット３１乃至３ｎは、図示しないビアを介して接続配線４で互いに電気的に接
続される。例えば、左端のＴ型半導体ユニット３１の引き出し配線としての２つの接続配
線４は、それぞれ外部端子Ｐａｄ１と外部端子Ｐａｄ２に接続される。右端のＴ型半導体
ユニット３ｎの引き出し配線としての２つの接続配線４は、それぞれ外部端子Ｐａｄ３と
外部端子Ｐａｄ４に接続される。外部端子Ｐａｄ１乃至４で半導体装置７０の外部との信
号の授受及び外部からの電源の供給が行われる。
【００１１】
半導体装置７０は、Ｔ型半導体ユニット３１乃至３ｎが横方向に積層形成される３次元
半導体集積回路（ＬＳＩ）である。ここでは、Ｔ型半導体ユニット３１乃至３ｎをそれぞ
れ異なる構成及び仕様にしているが、同一の構成及び仕様にしてもよい。同一の構成及び
仕様の場合、ビア、接続配線、或いは外部端子の配置や構成が変わり、一つの３次元半導
体集積回路（ＬＳＩ）となる。
【００１２】
Ｔ型半導体ユニット３１乃至３ｎでは、溝部２の側面と平行する面が第１主面（表面）
、第１主面と相対向する面が第３主面（裏面）、溝部の上面方向に配置される面が第２主
面（第１主面に隣接する面）である。
【００１３】
Ｔ型半導体ユニット３１は、第１主面に集積回路や半導体素子などが形成され、第２主
面に集積回路や半導体素子に電気的に接続される図示しない埋込み配線が設けられ、溝部
２の左端に配置される。
【００１４】
Ｔ型半導体ユニット３２は、第１主面に集積回路や半導体素子などが形成され、第２主
面に集積回路や半導体素子に電気的に接続される図示しない埋込み配線が設けられ、Ｔ型
半導体ユニット３１の右端に配置される。
【００１５】
Ｔ型半導体ユニット３３は、第１主面に集積回路や半導体素子などが形成され、第２主
面に集積回路や半導体素子に電気的に接続される図示しない埋込み配線が設けられ、Ｔ型
半導体ユニット３２の右端に配置される。
【００１６】
Ｔ型半導体ユニット３（ｎ−２）は、第１主面に集積回路や半導体素子などが形成され
、第２主面に集積回路や半導体素子に電気的に接続される図示しない埋込み配線が設けら
れ、図示しないＴ型半導体ユニット３（ｎ−３）の右端に配置される。
【００１７】
Ｔ型半導体ユニット３（ｎ−１）は、第１主面に集積回路や半導体素子などが形成され
、第２主面に集積回路や半導体素子に電気的に接続される図示しない埋込み配線が設けら
れ、Ｔ型半導体ユニット３（ｎ−２）の右端に配置される。
【００１８】
Ｔ型半導体ユニット３ｎは、第１主面に集積回路や半導体素子などが形成され、第２主
面に集積回路や半導体素子に電気的に接続される図示しない埋込み配線が設けられ、Ｔ型
半導体ユニット３（ｎ−１）の右端に配置される。
【００１９】
図２に示すように、Ｔ型半導体ユニット３１では、底部が溝部２に形成された埋込み絶
縁膜１４と接し、上側面部が絶縁膜１５と接している。絶縁膜１５とＴ型半導体ユニット
３１の第２主面上には、層間絶縁膜１３が設けられる。Ｔ型半導体ユニット３１の第２主
面の埋め込み配線１１上には、開口部が設けられ、開口部にはビア１２が設けられる。埋
め込み配線１１と層間絶縁膜１３上の接続配線４はビア１２で接続される。
【００２０】
図３に示すように、半導体装置７０では、溝部２の左端には、第３主面（裏面）が溝部
２に接し、第１主面（表面）がＴ型半導体ユニット３２の第３主面（裏面）に接し、第２
主面が層間絶縁膜１３に接するＴ型半導体ユニット３１が設けられる。第１主面（表面）
には、集積回路や半導体素子が設けられ、集積回路や半導体素子を接続する配線２１など
が設けられる。なお、Ｔ型半導体ユニット３１の第３主面（裏面）を埋込み絶縁膜１４を
介して溝部２に接しさせてもよい。
【００２１】
溝部２のＴ型半導体ユニット３１の右端には、第３主面（裏面）がＴ型半導体ユニット
３１の第１主面（表面）に接し、第１主面（表面）がＴ型半導体ユニット３３の第３主面
（裏面）に接し、第２主面が層間絶縁膜１３に接するＴ型半導体ユニット３２が設けられ
る。第１主面（表面）には、集積回路や半導体素子が設けられ、集積回路や半導体素子を
接続する配線２１などが設けられる。第２主面には、配線２１に接続される埋込み配線１
１が設けられる。
【００２２】
溝部２のＴ型半導体ユニット３２の右端には、第３主面（裏面）がＴ型半導体ユニット
３２の第１主面（表面）に接し、第１主面（表面）が図示しないＴ型半導体ユニット３４
の第３主面（裏面）に接し、第２主面が層間絶縁膜１３に接するＴ型半導体ユニット３３
が設けられる。第１主面（表面）には、集積回路や半導体素子が設けられ、集積回路や半
導体素子を接続する配線２１などが設けられる。第２主面には、配線２１に接続される埋
込み配線１１が設けられる。
【００２３】
溝部２の図示しないＴ型半導体ユニット３（ｎ−３）の右端には、第３主面（裏面）が
図示しないＴ型半導体ユニット３（ｎ−３）の第１主面（表面）に接し、第１主面（表面
）がＴ型半導体ユニット３（ｎ−１）の第３主面（裏面）に接し、第２主面が層間絶縁膜
１３に接するＴ型半導体ユニット３（ｎ−２）が設けられる。第１主面（表面）には、集
積回路や半導体素子が設けられ、集積回路や半導体素子を接続する配線２１などが設けら
れる。
【００２４】
溝部２のＴ型半導体ユニット３（ｎ−２）の右端には、第３主面（裏面）がＴ型半導体
ユニット３（ｎ−２）の第１主面（表面）に接し、第１主面（表面）がＴ型半導体ユニッ
ト３ｎの第３主面（裏面）に接し、第２主面が層間絶縁膜１３に接するＴ型半導体ユニッ
ト３（ｎ−１）が設けられる。第１主面（表面）には、集積回路や半導体素子が設けられ
、集積回路や半導体素子を接続する配線２１などが設けられる。第２主面には、配線２１
に接続される埋込み配線１１が設けられる。
【００２５】
溝部２のＴ型半導体ユニット３（ｎ−１）の右端には、第３主面（裏面）がＴ型半導体
ユニット３（ｎ−１）の第１主面（表面）に接し、第１主面（表面）が埋込み絶縁膜１４
に接し、第２主面が層間絶縁膜１３に接するＴ型半導体ユニット３ｎが設けられる。第１
主面（表面）には、集積回路や半導体素子が設けられ、集積回路や半導体素子を接続する
配線２１などが設けられる。なお、Ｔ型半導体ユニット３ｎの第３主面（裏面）を埋込み
絶縁膜１４に接し、第１主面（表面）をＴ型半導体ユニット３（ｎ−１）の第１主面（表
面）に接しさせてもよい。
【００２６】
次に、半導体装置の製造方法について、図４乃至図９を参照して説明する。図４は導体
装置の製造方法を示すフローチャート、図５は導体装置の製造の使用される基板を示す図
、図５（ａ）は平面図、図５（ｂ）は図５（ａ）のＣ−Ｃ線に沿う断面図、図６は製造さ
れた半導体ユニットを示す図、図６（ａ）は平面図、図６（ｂ）はＤ−Ｄ線に沿う断面図
、図７及び図８は半導体装置の製造工程を示す平面図、図９は半導体装置の製造工程を示
す断面図である。
【００２７】
図４に示すように、Ｔ型半導体ユニット作成（ステップＳ１）、個片化（ステップＳ２
）、集合化（ステップＳ３）、絶縁膜形成（ステップＳ４）、ビア形成（ステップＳ５）
、及び配線形成（ステップＳ６）の工程により半導体装置７０が製造される。
【００２８】
まず、半導体装置７０の製造に使用される基板を用意する。具体的には、図５（ａ）に
示すように、長方形を有し、互いに離間された溝部２が複数設けられた基板８１を用意す
る。基板８１には、例えば８インチウェハを用いる。基板８１は、図５（ｂ）に示すよう
に、基板１、絶縁膜、基板５が積層形成される基板であり、基板５はＳＯＩ基板である。
溝部２には比較的膜厚の厚い絶縁膜６が埋設され、溝部２が設けられない部分には、比較
的膜厚の薄い絶縁膜７が設けられる。基板１及び５は、例えばシリコンからなり、絶縁膜
６及び７は、例えばシリコン酸化膜（ＳｉＯ２）からなる。基板８１は、例えば、絶縁膜
６及び７が形成された基板５と基板５を接着させることにより形成される。
【００２９】
次に、図６（ａ）に示すように、ＳＯＩ基板５の第１主面（表面）に集積回路や半導体
素子と配線２１などを形成し、ＳＯＩ基板２の第１主面（表面）に隣接する第２主面に配
線２１に接続される埋込み配線１１を形成し、周囲を互いに絶縁膜で離間されたＴ型半導
体ユニット３１乃至３ｎを形成する。
【００３０】
図６（ｂ）に示すように、例えばＴ型半導体ユニット３１は、溝部２の絶縁膜６及び７
上に形成され、周囲を絶縁膜６、絶縁膜７、絶縁膜１７で絶縁分離される。絶縁膜１７は
、例えばシリコン酸化膜（ＳｉＯ２）からなる（ステップＳ１）。
【００３１】
続いて、例えば、フッ化水素酸（ＨＦ）の蒸気を用いて絶縁膜６、絶縁膜７、絶縁膜１
７をエッチングし、例えば水蒸気で残留したフッ化水素酸（ＨＦ）を置換する。ＳＯＩ基
板５上の絶縁膜８は、例えばシリコン窒化膜（ＳｉＮ膜）からなり、フッ化水素酸（ＨＦ
）でほとんどエッチングされないので、Ｔ型半導体ユニット３１乃至３ｎはフッ化水素酸
（ＨＦ）の影響を受けない。この結果、エッチング開口された溝部２上にＴ型半導体ユニ
ット３１乃至３ｎが残置されることとなる。
【００３２】
ここで、フッ化水素酸（ＨＦ）の蒸気で個片化されたＴ型半導体ユニット３１乃至３ｎ
が溝部２から離脱し、散在する場合、Ｔ型半導体ユニット３１乃至３ｎを固定して絶縁膜
６、絶縁膜７、絶縁膜１７をエッチングするのが好ましい。また、Ｔ型半導体ユニット３
１乃至３ｎには、それぞれ認識用としてタグ（ＩＤ）を、例えば第１主面に設けるのが好
ましい。タグには、レーザマークや配線パターンマークを用いるのが好ましい。タグをつ
けることによりＴ型半導体ユニット３１乃至３ｎが散在した場合でも、Ｔ型半導体ユニッ
ト３１乃至３ｎを溝部２上の所定位置に載置させることができる（ステップＳ２）。
【００３３】
そして、図７に示すように、Ｔ型半導体ユニット３１乃至３ｎを第１主面が溝部２の側
面と平行になるように倒立（第２主面を溝部２の上面方向に配置）させる。倒立させる方
法として、例えば溝部２の一端を持ち上げて、溝部２を斜めにする。或いはアクチュエー
タ８２などを用いる。倒立後、例えばアクチュエータ８２を用いて、倒立したＴ型半導体
ユニット３１乃至３ｎを順次移動させてＴ型半導体ユニット３１乃至３ｎを溝部２の左端
に隣接配置する（横方向に積層形成）。
【００３４】
次に、図８に示すように、溝部２の左端に隣接配置されたＴ型半導体ユニット３１乃至
３ｎを溝部２に、例えば接着剤等を用いて固定する。固定する理由は、これ以降の絶縁膜
形成工程や配線形成工程などで周囲の圧力変化が生じるので、倒立したＴ型半導体ユニッ
ト３１乃至３ｎが飛散しないようにするためである（ステップＳ３）。
【００３５】
続いて、図９に示すように、Ｔ型半導体ユニット３１乃至３ｎの底部と溝部２に埋め込
み絶縁膜１４を形成する。なお、接着剤の代わりに倒立したＴ型半導体ユニット３１乃至
３ｎを溝部２に押さえつけながら底部及び周囲に絶縁膜を形成させてもよい。その場合、
絶縁膜形成により倒立したＴ型半導体ユニット３１乃至３ｎが固定される。基板１上に絶
縁膜１５を形成し、Ｔ型半導体ユニット３１乃至３ｎ及び絶縁膜１５上に層間絶縁膜１３
を形成する。Ｔ型半導体ユニット３１乃至３ｎの第２主面の埋込み配線１１上の絶縁膜を
エッチングして開口部を形成する。開口部にビア１２を埋設する（ステップＳ５）。
【００３６】
そして、Ｔ型半導体ユニット３１乃至３ｎ間をビア１２を介して接続配線４で接続する
。また、接続配線４を外部端子に接続する（ステップＳ６）。
【００３７】
接続配線４の形成後、保護膜形成などにより半導体装置７０が完成する。その後、半導
体装置７０は８インチウェハから切り出され、例えば封止されパッケージングされる。
【００３８】
上述したように、本実施例の半導体装置及びその製造方法では、ｎ個のＴ型半導体ユニ
ット３１乃至３ｎが基板１の溝部２に隣接配置される。ｎ個のＴ型半導体ユニット３１乃
至３ｎの第１主面が溝部２の側面と平行に配置され、第１主面に隣接する第２主面が溝部
２の上面方向に配置される。Ｔ型半導体ユニット３１乃至３ｎの第１主面には集積回路や
半導体素子が形成され、第２主面に集積回路や半導体素子に電気的に接続される埋込み配
線が設けられる。Ｔ型半導体ユニット３１乃至３ｎは、ビア１２を介して埋込み配線１１
と接続配線４が電気的に接続され、互いに接続配線４で接続され、外部端子Ｐａｄ１乃至
４がそれぞれ接続配線４に接続される。
【００３９】
このため、半導体ユニットが溝部２に横方向にｎ段積層形成された半導体装置７０では
、高度なリソグラフィー装置を用いずに、半導体素子及び配線を微細化せずに、３次元に
高集積化することができる。また、高度なリソグラフィー装置を用い製造工程数の多い３
次元に高集積化された半導体装置と比較して、半導体装置７０のチップコストを低減する
ことができる。
【００４０】
なお、本実施例では、半導体ユニット３１乃至３ｎをＴ型形状にしているが必ずしもこ
れに限定されるものではなく、形状を任意に変化させてもよい。また、溝部２上に形成さ
れた半導体ユニット３１乃至３ｎを溝部２に倒立させ、横方向に積層配置しているが、半
導体ユニット３１乃至３ｎを別の溝部に積層配置させてもよい。更に、個片化され、タグ
表示された半導体ユニット３１乃至３ｎを保存し、必要に応じて別の溝部に集合化させて
半導体装置を作成してもよい。
【実施例２】
【００４１】
次に、本発明の実施例２に係る半導体装置及びその製造方法について、図面を参照して
説明する。図１０は半導体装置を示す斜視図、図１１は図１０のＥ−Ｅ線に沿う断面図、
図１２は図１０のＦ−Ｆ線に沿う断面図である。本実施例では、半導体ユニットの形状を
変更している。
【００４２】
図１０に示すように、半導体装置７１には、基板１の第１主面（表面）の四角柱形状を
有する溝部２ａにｎ個のコ型半導体ユニット３１ａ乃至３ｎａが隣接配置される。コ型半
導体ユニット３１ａ乃至３ｎａは、接続配線４で互いに電気的に接続される。例えば、左
端のコ型半導体ユニット３１ａの引き出し配線としての接続配線４は、外部端子Ｐａｄ１
、外部端子Ｐａｄ２に接続される。右端のコ型半導体ユニット３ｎａの引き出し配線とし
ての接続配線４は、外部端子Ｐａｄ３、外部端子Ｐａｄ４に接続される。
【００４３】
半導体装置７１は、コ型半導体ユニット３１ａ乃至３ｎａが横方向に積層形成され、溝
部２ａの横木１６で支持される３次元半導体集積回路（ＬＳＩ）である。ここでは、コ型
半導体ユニット３１ａ乃至３ｎａをそれぞれ異なる構成及び仕様にしているが、同一の構
成及び仕様にしてもよい。なお、Ｔ型半導体ユニット３１ａ乃至３ｎａには、それぞれ認
識用としてタグ（ＩＤ）を、例えば第１主面に設けるのが好ましい。
【００４４】
コ型半導体ユニット３１ａ乃至３ｎａでは、溝部２ａの側面と平行する面が第１主面（
表面）、第１主面と相対向する面が第３主面（裏面）、溝部の上面方向に配置される面が
第２主面（第１主面に隣接する面）である。
【００４５】
コ型半導体ユニット３１ａ乃至３ｎａは、第１主面に集積回路や半導体素子などが形成
され、第２主面に集積回路や半導体素子に電気的に接続される図示しない埋込み配線が設
けられ、実施例１と同様に溝部２ａの横方向に隣接配置される。
【００４６】
図１１に示すように、コ型半導体ユニット３１ａは、溝部２ａの中央部に設けられた横
木１６に支持され、底部が溝部２ａに形成された埋込み絶縁膜１４と接し、上側面部が絶
縁膜１５と接している。絶縁膜１５とコ型半導体ユニット３１ａの第２主面上には、層間
絶縁膜１３が設けられる。コ型半導体ユニット３１ａの第２主面の埋め込み配線１１上に
は、開口部が設けられ、開口部にはビア１２が設けられる。埋め込み配線１１と層間絶縁
膜１３上の接続配線４はビア１２で接続される。
【００４７】
図１２に示すように、半導体装置７１では、溝部２ａの左端には、第３主面（裏面）が
溝部２ａに接し、第１主面（表面）がコ型半導体ユニット３２ａの第３主面（裏面）に接
し、第２主面が層間絶縁膜１３に接するコ型半導体ユニット３１ａが設けられる。第１主
面（表面）には、集積回路や半導体素子が設けられ、集積回路や半導体素子に接続される
配線２１などが設けられる。なお、コ型半導体ユニット３１ａの第３主面（裏面）を埋込
み絶縁膜１４を介して溝部２ａに接しさせてもよい。
【００４８】
溝部２ａのコ型半導体ユニット３１ａの右端には、第３主面（裏面）がコ型半導体ユニ
ット３１ａの第１主面（表面）に接し、第１主面（表面）がコ型半導体ユニット３３ａの
第３主面（裏面）に接し、第２主面が層間絶縁膜１３に接するコ型半導体ユニット３２ａ
が設けられる。第１主面（表面）には、集積回路や半導体素子が設けられ、集積回路や半
導体素子に接続される配線２１などが設けられる。第２主面には、配線２１に接続される
埋込み配線１１が設けられる。
【００４９】
溝部２ａのコ型半導体ユニット３２ａの右端には、第３主面（裏面）がコ型半導体ユニ
ット３２ａの第１主面（表面）に接し、第１主面（表面）が図示しないコ型半導体ユニッ
ト３４ａの第３主面（裏面）に接し、第２主面が層間絶縁膜１３に接するコ型半導体ユニ
ット３３ａが設けられる。第１主面（表面）には、集積回路や半導体素子が設けられ、集
積回路や半導体素子に接続される配線２１などが設けられる。第２主面には、配線２１に
接続される埋込み配線１１が設けられる。
【００５０】
溝部２ａの図示しないコ型半導体ユニット３（ｎ−３）ａの右端には、第３主面（裏面
）が図示しないコ型半導体ユニット３（ｎ−３）ａの第１主面（表面）に接し、第１主面
（表面）がコ型半導体ユニット３（ｎ−１）ａの第３主面（裏面）に接し、第２主面が層
間絶縁膜１３に接するコ型半導体ユニット３（ｎ−２）ａが設けられる。第１主面（表面
）には、集積回路や半導体素子が設けられ、集積回路や半導体素子に接続される配線２１
などが設けられる。
【００５１】
溝部２ａのコ型半導体ユニット３（ｎ−２）ａの右端には、第３主面（裏面）がコ型半
導体ユニット３（ｎ−２）ａの第１主面（表面）に接し、第１主面（表面）がコ型半導体
ユニット３ｎａの第３主面（裏面）に接し、第２主面が層間絶縁膜１３に接するコ型半導
体ユニット３（ｎ−１）ａが設けられる。第１主面（表面）には、集積回路や半導体素子
が設けられ、集積回路や半導体素子に接続される配線２１などが設けられる。第２主面に
は、配線２１に接続される埋込み配線１１が設けられる。
【００５２】
溝部２ａのコ型半導体ユニット３（ｎ−１）ａの右端には、第３主面（裏面）がコ型半
導体ユニット３（ｎ−１）ａの第１主面（表面）に接し、第１主面（表面）が埋込み絶縁
膜１４に接し、第２主面が層間絶縁膜１３に接するコ型半導体ユニット３ｎａが設けられ
る。第１主面（表面）には、集積回路や半導体素子が設けられ、集積回路や半導体素子に
接続される配線２１などが設けられる。なお、コ型半導体ユニット３ｎａの第３主面（裏
面）を埋込み絶縁膜１４に接し、第１主面（表面）をコ型半導体ユニット３（ｎ−１）ａ
の第１主面（表面）に接しさせてもよい。
【００５３】
次に、半導体装置の製造方法について、図１３及び１４を参照して説明する。図１３は
半導体装置の製造方法を示すフローチャート、図１４は半導体装置の製造工程を示す図、
図１４（ａ）は平面図、図１４（ｂ）は図１４（ａ）のＧ−Ｇ線に沿う断面図である。
【００５４】
図１３に示すように、まず実施例１と同様な手法でコ型半導体ユニット３１ａ乃至３ｎ
ａをＳＯＩ基板５に作成する（ステップＳ１１）。
【００５５】
次に、図１４（ａ）に示すように、コ型半導体ユニット３１ａ乃至３ｎａが作成された
ＳＯＩ基板５の第１主面（表面）にフィルム開口部８４を有するフィルム８３を貼り付け
る。
【００５６】
ここで、フィルム開口部８４は、コ型半導体ユニット３１ａ乃至３ｎａが形成されてい
ない部分に設けられ、コ型半導体ユニット３１ａ乃至３ｎａの周囲に設けられる絶縁膜の
エッチング用開口部として用いられる。フィルム８３は、例えば比較的膜厚の薄い有機膜
からなり、フィルム８３とＳＯＩ基板５の間には接着剤が設けられる（ステップＳ１２）
。
【００５７】
続いて、図１４（ｂ）に示すように、例えば、フィルム開口部８４からフッ化水素酸（
ＨＦ）の蒸気を供給して絶縁膜６、絶縁膜７、絶縁膜１７をエッチングし、例えば水蒸気
で残留したフッ化水素酸（ＨＦ）を置換する。コ型半導体ユニット３１ａ乃至３ｎａはフ
ィルム８３で覆われ、ＳＯＩ基板５上の絶縁膜８は、例えばシリコン窒化膜（ＳｉＮ膜）
からなり、フッ化水素酸（ＨＦ）でほとんどエッチングされないので、コ型半導体ユニッ
ト３１ａ乃至３ｎａはフッ化水素酸（ＨＦ）の影響を受けない。
【００５８】
この結果、フィルム８３で覆われたコ型半導体ユニット３１ａ乃至３ｎａと溝部２ａを
有する基板１は分離される（ステップＳ１３）。
【００５９】
そして、フィルム８３で覆われていないコ型半導体ユニット３１ａ乃至３ｎａの第３主
面（裏面）に第２のフィルムを貼り付ける。その後、コ型半導体ユニット３１ａ乃至３ｎ
ａの第１主面（表面）のフィルム８３を剥離する（フィルムの転写）。第２のフィルム上
のコ型半導体ユニット３１ａ乃至３ｎａをピックアップし、コ型半導体ユニット３１ａ乃
至３ｎａを第２のフィルムから離脱させる。ここでは、転写後にコ型半導体ユニット３１
ａ乃至３ｎａをピックアップしているがフィルム８３を貼り付けた状態で裏面からコ型半
導体ユニット３１ａ乃至３ｎａをピックアップしてもよい（ステップＳ１４）。
【００６０】
次に、個片化されたコ型半導体ユニット３１ａ乃至３ｎａを溝部２ａにそれぞれ離間さ
せ、所定の位置に載置させる。これ以降は実施例１と同様なので説明を省略する。
【００６１】
上述したように、本実施例の半導体装置及びその製造方法では、ｎ個のコ型半導体ユニ
ット３１ａ乃至３ｎａが基板１の溝部２ａの横木に支持され、溝部２ａに隣接配置される
。ｎ個のコ型半導体ユニット３１ａ乃至３ｎａの第１主面が溝部２ａの側面と平行に配置
され、第１主面に隣接する第２主面が溝部２ａの上面方向に配置される。コ型半導体ユニ
ット３１ａ乃至３ｎａの第１主面には集積回路や半導体素子が形成され、第２主面に集積
回路や半導体素子に電気的に接続される埋込み配線１１が設けられる。コ型半導体ユニッ
ト３１ａ乃至３ｎａは、ビア１２を介して埋込み配線１１と接続配線４が電気的に接続さ
れ、互いに接続配線４で接続され、外部端子Ｐａｄ１乃至４がそれぞれ接続配線４に接続
される。コ型半導体ユニット３１ａ乃至３ｎａは、ＳＯＩ基板５の第１主面に形成され、
それぞれ周囲及び底部を絶縁膜で分離されている。コ型半導体ユニット３１ａ乃至３ｎａ
の個片化は、フィルム開口部８４を有するフィルムを用いて行われる。
【００６２】
このため、半導体ユニットが溝部２ａに横方向にｎ段積層形成された半導体装置７１で
は、高度なリソグラフィー装置を用いずに、半導体素子及び配線を微細化せずに、３次元
に高集積化することができる。また、高度なリソグラフィー装置を用い製造工程数の多い
３次元に高集積化された半導体装置と比較して、半導体装置７１のチップコストを低減す
ることができる。更に、コ型半導体ユニット３１ａ乃至３ｎａの個片化を実施例１よりも
安定して実行できる。
【００６３】
なお、本実施例では、フッ化水素酸（ＨＦ）の蒸気を用いているが、代わりにシリコン
酸化膜（ＳｉＯ２）のエッチングレートがシリコン窒化膜（ＳｉＮ膜）のエッチングレー
トより大きなケミカルドライエッチング法やＲＩＥ（Reactive  Ion  Etching）法などを
用いてもよい。また、溝部２ａに横木１６を底面中央部に１つ設けているが、横木を底面
に平行に２つ以上設けてもよい。例えば、横木が２つの場合、横木に支持させるために半
導体ユニットをＭ型形状にするのが好ましい。
【実施例３】
【００６４】
次に、本発明の実施例３に係る半導体装置及びその製造方法について、図面を参照して
説明する。図１５は半導体装置の製造方法を示すフローチャート、図１６は半導体装置を
示す断面図である。本実施例では、構成の異なる半導体ユニットが複数用意され、製品仕
様に応じて半導体ユニットが適宜選択され、個片化された半導体ユニットが横方向に積層
配置され、その相互が配線で接続された半導体装置が基板上に形成される。
【００６５】
図１５に示すように、まず実施例１と同等な手法で、例えば第１のＳＯＩ基板に半導体
ユニット１が形成され、第２のＳＯＩ基板に半導体ユニット２が形成され、第３のＳＯＩ
基板に半導体ユニット３が形成され、第ＮのＳＯＩ基板に半導体ユニットＮが形成される
。つまり、Ｎ種のＳＯＩ基板を用いてＮ種の半導体ユニットが形成される。なお、一つの
ＳＯＩ基板にＮ種の半導体ユニットを形成してもよい。
【００６６】
ここで、半導体ユニット１乃至Ｎには、種々の集積回路、半導体素子、測定端子、及び
配線等が第１主面（表面）設けられ、第１主面に隣接する第２主面には種々の集積回路や
半導体素子と電気的に接続される埋込み配線が設けられる。半導体ユニット１乃至Ｎは、
仕様、特性、及び動作がそれぞれ異なり、種々の集積回路や半導体素子を接続する配線層
が少なくとも１層以上設けられる。半導体ユニット１乃至Ｎは、例えば、それぞれメモリ
半導体ユニット、論理回路半導体ユニット、入出力半導体ユニット、アナログ回路半導体
ユニット、アナログ・デジタル回路半導体ユニット等として使用される（ステップＳ２０
１、ステップＳ２０２、ステップＳ２０３、ステップＳ２０Ｎ）。
【００６７】
次に、形成された半導体ユニット１乃至Ｎは、第１主面に設けられた測定端子を介して
所定の規格を満足するか否かの判定がそれぞれ行われる。所定の規格を満足しない場合、
その半導体ユニットは不良と判定し、例えば不良マークが付加される（ステップＳ２１１
、Ｓ２１２、Ｓ２１３、Ｓ２１Ｎ）。
【００６８】
続いて、実施例２と同様な手法を用いて、半導体ユニット１乃至Ｎを個片化し、それぞ
れピックアップされてバンク化される。なお、バンク化する場合、半導体ユニット１乃至
Ｎが互いに接触してキズが発生したり、ピックアップするときに作業性が低下しないよう
に収納するのが好ましい。なお、不良と判定された半導体ユニット１乃至Ｎは除外され、
バンクされない（ステップＳ２２１、Ｓ２２２、Ｓ２２３、Ｓ２２Ｎ）。
【００６９】
そして、ＳｏＣ（System  On  a  Chip）である製品仕様（製品（ａ）乃至（ｍ））に
応じて、良品と判定された半導体ユニット１乃至Ｎが適宜選択され、溝部に集合化される
。ここでは、ＳｏＣに適用しているがこれに限定されるものではなく、メモリＬＳＩ、ロ
ジックＬＳＩ、アナログ・デジタルＬＳＩなどにも適用することができる（ステップＳ２
３ａ、ステップＳ２３ｂ、ステップＳ２３ｍ）。
【００７０】
次に、実施例１と同様な手法により、溝部に埋込み絶縁膜を形成し、絶縁膜、層間絶縁
膜を形成する（ステップＳ２４ａ、ステップＳ２４ｂ、ステップＳ２４ｍ）。
【００７１】
続いて、製品（ａ）乃至（ｍ）に応じたビアマスクを用いて埋込み配線上に開口部を形
成し、開口部にビアを形成する。例えば、製品（ａ）にはマスクａを、製品（ｂ）にはマ
スクｂを、製品（ｍ）にはマスクｍを使用する（ステップＳ２５ａ、ステップＳ２５ｂ、
ステップＳ２５ｍ）。
【００７２】
そして、製品（ａ）乃至（ｍ）に応じた配線マスクを用いて接続配線を形成し、ビアを
介して半導体ユニット間の接続と外部端子への接続を行う。例えば、製品（ａ）には接続
配線マスクａａ、製品（ｂ）には接続配線マスクｂｂ、製品（ｍ）には接続配線マスクｍ
ｍを使用する（ステップＳ２６ａ、ステップＳ２６ｂ、ステップＳ２６ｍ）。
【００７３】
接続配線が形成された製品（ａ）である半導体装置７２の場合、図１６に示すように、
溝部２ｂの左端には、第３主面（裏面）が溝部２ｂに接し、第１主面（表面）が第２の半
導体ユニット９２の第３主面（裏面）に接し、第２主面が層間絶縁膜１３に接する入出力
半導体ユニットである第１の半導体ユニット９１が設けられる。第１主面（表面）には、
入出力回路や入出力回路に接続される配線２１などが設けられる。第２主面には配線２１
に接続される埋込み配線１１が設けられる。第１の半導体ユニット９１の埋込み配線１１
は、外部端子に接続される接続配線４にビア１２を介して接続され、他の半導体ユニット
にビア１２を介して接続される。
【００７４】
溝部２ｂの第１の半導体ユニット９１の右端には、第３主面（裏面）が第１の半導体ユ
ニット９１の第１主面（表面）に接し、第１主面（表面）が第３の半導体ユニット９３の
第３主面（裏面）に接し、第２主面が層間絶縁膜１３に接するアナログ・デジタル回路半
導体ユニットである第２の半導体ユニット９２が設けられる。第１主面（表面）には、ア
ナログ・デジタル回路やアナログ・デジタル回路に接続される配線２１などが設けられる
。第２主面には、配線２１に接続される埋込み配線１１が設けられる。第２の半導体ユニ
ット９２の埋込み配線１１は、他の半導体ユニットにビア１２を介して接続される。
【００７５】
溝部２ｂの第２の半導体ユニット９２の右端には、第３主面（裏面）が第２の半導体ユ
ニット９２の第１主面（表面）に接し、第１主面（表面）が図示しない第４の半導体ユニ
ット９４の第３主面（裏面）に接し、第２主面が層間絶縁膜１３に接するアナログ回路半
導体ユニットである第３の半導体ユニット９３が設けられる。第１主面（表面）には、ア
ナログ回路やアナログ回路に接続される配線２１などが設けられる。第２主面には、配線
２１に接続される埋込み配線１１が設けられる。第３の半導体ユニット９３の埋込み配線
１１は、他の半導体ユニットにビア１２を介して接続される。
【００７６】
溝部２ｂの図示しない第（ｎ−３）の半導体ユニット９（ｎ−３）の右端には、第３主
面（裏面）が第（ｎ−３）の半導体ユニット９（ｎ−３）の第１主面（表面）に接し、第
１主面（表面）が第（ｎ−１）の半導体ユニット９（ｎ−１）の第３主面（裏面）に接し
、第２主面が層間絶縁膜１３に接する論理回路半導体ユニットである第（ｎ−２）の半導
体ユニット９（ｎ−２）が設けられる。第１主面（表面）には、論理回路や論理回路に接
続される配線２１などが設けられる。第２主面には、配線２１に接続される埋込み配線１
１が設けられる。第（ｎ−２）の半導体ユニット９（ｎ−２）の埋込み配線１１は、他の
半導体ユニットにビア１２を介して接続される。
【００７７】
溝部２ｂの第（ｎ−２）の半導体ユニット９（ｎ−２）の右端には、第３主面（裏面）
が第（ｎ−２）の半導体ユニット９（ｎ−２）の第１主面（表面）に接し、第１主面（表
面）が第ｎの半導体ユニット９ｎの第３主面（裏面）に接し、第２主面が層間絶縁膜１３
に接するメモリ半導体ユニットである第（ｎ−１）の半導体ユニット９（ｎ−１）が設け
られる。第１主面（表面）には、メモリやメモリに接続される配線２１などが設けられる
。第２主面には、配線２１に接続される埋込み配線１１が設けられる。第（ｎ−１）の半
導体ユニット９（ｎ−１）の埋込み配線１１は、他の半導体ユニットにビア１２を介して
接続される。
【００７８】
溝部２ｂの第（ｎ−１）の半導体ユニット９（ｎ−１）の右端には、第１主面（表面）
が第（ｎ−１）の半導体ユニット９（ｎ−１）の第１主面（表面）に接し、第３主面（裏
面）が埋込み絶縁膜１４に接し、第２主面が層間絶縁膜１３に接する入出力半導体ユニッ
トである第ｎの半導体ユニット９ｎが設けられる。第１主面には、入出力回路や入出力回
路に接続される配線２１などが設けられる。第２主面には配線２１に接続される埋込み配
線１１が設けられる。第１の半導体ユニット９１の埋込み配線１１は、外部端子に接続さ
れる接続配線４にビア１２を介して接続され、他の半導体ユニットにビア１２を介して接
続される。
【００７９】
このため、第１の半導体ユニット９１、第２の半導体ユニット９２、第３の半導体ユニ
ット９３、・・・、第（ｎ−２）の半導体ユニット９（ｎ−２）、第（ｎ−１）の半導体
ユニット９（ｎ−１）、及び第ｎの半導体ユニット９ｎの第１主面（表面）に設けられる
測定端子は、すべて露出することなく他の半導体ユニットの第１主面（表面）或いは第３
主面（裏面）により覆われることとなる。
【００８０】
上述したように、本実施例の半導体装置及びその製造方法では、仕様、特性、及び動作
がそれぞれ異なる半導体ユニット１乃至ＮがＳＯＩ基板を用いて製造され、半導体ユニッ
ト１乃至Ｎの第１主面に設けられる測定端子を介して半導体ユニット１乃至Ｎの良否判定
が行われる。良否判定後に個片化され良品がバンクされる。良品と判定された半導体ユニ
ット１乃至Ｎは、製品仕様に基づいて適宜選択され、溝部２ｂに横方向に積層形成される
。埋込み絶縁膜１４及び層間絶縁膜１３形成後に製品毎にビアマスク及び接続配線マスク
が適宜選択され、製品（ａ）、製品（ｂ）、或いは製品（ｍ）である半導体装置が製造さ
れる。
【００８１】
このため、実施例１の効果の他に、高度なリソグラフィー装置を用い製造工程数が多い
３次元に高集積化された半導体装置と比較して、歩留を向上させることが出来る。また、
３次元に高集積化されたＳｏＣやシステムＬＳＩなどの半導体装置を従来の３次元に高集
積化された半導体装置よりも短期間で製造することが出来る。更に、製品仕様が急に変更
されば場合でも、バンクされた半導体ユニット１乃至Ｎを適宜選択し、追加マスク２層（
ビアマスク及び接続配線マスク）を変更することで迅速に対応するができる。
【００８２】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種
々、変更してもよい。
【００８３】
例えば、実施例では、一つの溝部に複数の半導体ユニットを横方向に隣接配置してビア
及び接続配線を設け半導体装置を形成しているが、２つ以上の溝部にそれぞれ複数の半導
体ユニットを横方向に隣接配置して、溝部内及び溝部間をビアを介して接続配線で接続し
て半導体装置を形成してもよい。また、隣接配置される半導体ユニットの第１主面（表面
）を対向配置し、ビア及び接続配線を用いて電気的に接続させてもよい。また、実施例で
は、シリコンを用いたＳＯＩ基板を用いているが、必ずしもこれに限定されるものではな
い。例えば、半絶縁性を有する化合物基板、絶縁膜、シリコン基板から構成される基板を
用いてよい。この場合、基板容量が低減され半導体装置の高周波特性を向上させることが
できる。
【００８４】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  基板の第１主面に設けられる溝部と、第１主面に集積回路が形成され、前記
第１主面に隣接する第２主面に前記集積回路と電気的に接続される埋め込み配線が形成さ
れ、第１主面が前記溝部の側面と平行に配置され、第２主面が前記溝部の上面方向に配置
され、前記溝部に隣接配置される前記集積回路の構成が異なる複数の半導体ユニットと、
前記埋め込み配線間をビアを介して電気的に接続し、前記基板上に設けられる外部端子に
接続される接続配線とを具備する半導体装置。
【００８５】
（付記２）  ＳＯＩ基板の第１主面に集積回路或いは半導体素子が形成され、第１主面に
隣接する第２主面に前記集積回路或いは半導体素子に接続される埋め込み配線が形成され
、互いに離間された複数の半導体ユニットを形成する工程と、形成された前記複数の半導
体ユニットの第１主面にフィルム開口部を有する第１のフィルムを貼り付け、前記フィル
ム開口部から前記複数の半導体ユニット間を離間する絶縁膜をエッチングして、前記複数
の半導体ユニットを個片化し、ＳＯＩを構成する基板の第１主面に溝部を形成する工程と
、前記第１のフィルムが貼り付けられた前記複数の半導体ユニットの第１主面と相対向す
る第３主面に第２のフィルムを貼り付け、前記第１のフィルムを剥離して前記前記複数の
半導体ユニットをピックアップする工程と、ピックアップされた前記複数の半導体ユニッ
トを前記溝部に載置し、前記複数の半導体ユニットの第１主面を前記溝部の側面と平行に
配置し、第２主面を前記溝部の上面方向に配置し、個片化された前記複数の半導体ユニッ
トを前記溝部に隣接配置する工程と、個片化された前記複数の半導体ユニットを前記溝部
に固定し、前記溝部に埋め込み絶縁膜を形成し、前記複数の半導体ユニットの第２主面上
に層間絶縁膜を形成する工程と、前記埋め込み配線上の絶縁膜をエッチングして開口部を
形成し、前記開口部にビアを埋設する工程と、前記ビアを介して前記半導体ユニットの前
記埋め込み配線間を接続し、外部端子に接続される接続配線を形成する工程とを具備する
半導体装置の製造方法。
【００８６】
（付記３）  ＳＯＩ基板の第１主面に集積回路及び測定端子が形成され、第１主面に隣接
する第２主面に前記集積回路と電気的に接続される埋め込み配線が形成され、互いに離間
された複数の半導体ユニットを形成する工程と、形成された前記複数の半導体ユニットを
前記測定端子を介して、前記集積回路の特性が所定の規格を満足するかの判定を行う工程
と、前記複数の半導体ユニット間を離間する絶縁膜をエッチングして、前記複数の半導体
ユニットを個片化し、ＳＯＩを構成する基板の第１主面に溝部を形成する工程と、個片化
され、前記所定の規格を満足する前記複数の半導体ユニット間を選別する工程と、個片化
され、選別された前記複数の半導体ユニットの第１主面を前記溝部の側面と平行に配置し
、第２主面を前記溝部の上面方向に配置し、個片化され、選別された前記複数の半導体ユ
ニットを前記溝部に隣接配置する工程と、個片化され、選別された前記複数の半導体ユニ
ットを前記溝部に固定し、前記溝部に埋め込み絶縁膜を形成し、前記複数の半導体ユニッ
トの第２主面上に層間絶縁膜を形成する工程と、前記埋め込み配線上の絶縁膜をエッチン
グして開口部を形成し、前記開口部にビアを埋設する工程と、前記ビアを介して前記半導
体ユニットの前記埋め込み配線間を接続し、外部端子に接続される接続配線を形成する工
程とを具備する半導体装置の製造方法。
【図面の簡単な説明】
【００８７】
【図１】本発明の実施例１に係る半導体装置を示す斜視図。
【図２】図１のＡ−Ａ線に沿う断面図。
【図３】図１のＢ−Ｂ線に沿う断面図。
【図４】本発明の実施例１に係る半導体装置の製造方法を示すフローチャート。
【図５】本発明の実施例１に係る半導体装置の製造に使用される基板を示す図、図５（ａ）は平面図、図５（ｂ）は図５（ａ）のＣ−Ｃ線に沿う断面図。
【図６】本発明の実施例１に係る製造された半導体ユニットを示す図、図６（ａ）は平面図、図６（ｂ）は図６（ａ）のＤ−Ｄ線に沿う断面図。
【図７】本発明の実施例１に係る半導体装置の製造工程を示す平面図。
【図８】本発明の実施例１に係る半導体装置の製造工程を示す平面図。
【図９】本発明の実施例１に係る半導体装置の製造工程を示す断面図。
【図１０】本発明の実施例２に係る半導体装置を示す斜視図。
【図１１】図１０のＥ−Ｅ線に沿う断面図。
【図１２】図１０のＦ−Ｆ線に沿う断面図。
【図１３】本発明の実施例２に係る半導体装置の製造方法を示すフローチャート。
【図１４】本発明の実施例２に係る半導体装置の製造工程を示す図、図１４（ａ）は平面図、図１４（ｂ）は図１４（ａ）のＧ−Ｇ線に沿う断面図。
【図１５】本発明の実施例３に係る半導体装置の製造方法を示すフローチャート。
【図１６】本発明の実施例３に係る半導体装置を示す断面図。
【符号の説明】
【００８８】
１、５、８１  基板
２、２ａ  溝部
４  接続配線
１１  埋込み配線
１２  ビア
１３  層間絶縁膜
１４  埋め込み絶縁膜
６、７、８、１５、１７  絶縁膜
１６  横木
２１  配線
３１〜３ｎ  Ｔ型半導体ユニット
３１ａ〜３ｎａ  コ型半導体ユニット
７０、７１、７２  半導体装置
８２  アクチュエータ
８３  フィルム
８４  フィルム開口部
９１  第１の半導体ユニット
９２  第２の半導体ユニット
９３  第３の半導体ユニット
９（ｎ−２）  第（ｎ−２）の半導体ユニット
９（ｎ−１）  第（ｎ−１）の半導体ユニット
９ｎ  第ｎの半導体ユニット
Ｐａｄ１〜４  外部端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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