(57)【要約】【課題】ＳｉＣ基板中のＣ（炭素）に起因するゲート絶縁膜の絶縁耐圧や信頼性の低下、及びゲート絶縁膜中の電荷量の増大を抑制し、更に、ゲート絶縁膜／ＳｉＣ基板界面における界面準位密度の増大を抑制する。【解決手段】ＳｉＣウェハを用いて形成された縦型のＤｉＭＯＳＦＥＴでは、ＳｉＣ基板１０の表面内におけるチャネル領域上にＳｉ層１５が形成され、このＳｉ層１５上にゲート絶縁膜１６が形成されて、Ｓｉ層１５とゲート絶縁膜１６の積層構造が形成されている。更に、ゲート絶縁膜１６上にゲート電極１７が形成されている。【選択図】図１
2009088440.tif 000002
【特許請求の範囲】
【請求項１】
表面内にチャネル領域を有する炭化珪素基板と、
前記チャネル領域上に形成されたシリコン層と、
前記シリコン層上に積層されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
を有することを特徴とする半導体装置。
【請求項２】
前記ゲート絶縁膜は、シリコン酸化膜、シリコン酸窒化膜、シリコン窒化膜、酸化アルミニュウム膜、酸化チタン膜、酸化タンタル膜、酸化ハフニウム膜、又は酸化ジリコニウム膜のいずれか１つであることを特徴とする請求項１記載の半導体装置。
【請求項３】
炭化珪素基板の表面内のチャネル領域上にシリコン層を形成する工程と、
前記シリコン層の一部を残すように、前記シリコン層を酸化して酸化膜からなるゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項４】
炭化珪素基板の表面内のチャネル領域上にシリコン層を形成する工程と、
前記シリコン層の一部を残すように、前記シリコン層を酸窒化して酸窒化膜からなるゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項５】
炭化珪素基板の表面内のチャネル領域上にシリコン層を形成する工程と、
前記シリコン層上に、シリコン酸化膜、シリコン酸窒化膜、シリコン窒化膜、酸化アルミニュウム膜、酸化チタン膜、酸化タンタル膜、酸化ハフニウム膜、又は酸化ジリコニウム膜のいずれか１つの膜からなるゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素基板（以下「ＳｉＣ基板」という。）を用いた高耐圧のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor  Field-Effect  Transistor；ＭＯＳ型電界効果トランジスタ）等の半導体装置と、その半導体装置の製造方法、特に、ゲート絶縁膜の形成技術に関するものである。
【背景技術】
【０００２】
ワイドバンドギャップ半導体は、耐圧が高く大電流を流すことができる半導体装置の材料として注目されている。ワイドバンドギャップ半導体の中でも、ＳｉＣは特に高い絶縁破壊電界を有することと、このＳｉＣ上には熱酸化によって良質の二酸化珪素膜（ＳｉＯ２膜）膜を形成できることから、例えば、下記の特許文献等にも記載されているように、ＳｉＯ２膜をゲート絶縁膜として用いた絶縁ゲート型のＳｉＣパワーデバイスの開発が進められている。このＳｉＣデバイスでは、例えば、ＤｉＭＯＳＦＥＴ（Double  Implanted  MOSFET）、ＭＯＳＦＥＴ、ＭＯＳキャパシタ等のように、ゲート絶縁膜を使用した素子が多く採用されている。
【０００３】
【特許文献１】特開昭６０−６６８６６号公報
【特許文献２】特開平８−５１１１０号公報
【特許文献３】特開２００６−１５６４７８号公報
【０００４】
図４は、特許文献３等に記載された従来の半導体装置の概略の断面構造図である。
【０００５】
この半導体装置は、ＳｉＣウェハを用いて形成された縦型のＤｉＭＯＳＦＥＴであり、Ｎ＋型ＳｉＣ基板１を有し、この表面側に、ドリフト層（漂流層）であるＮ−型エピタキシャル層２が形成されている。エピタキシャル層２の表面側には、所定間隔隔てて複数のＰ−型ウェル領域３が形成されている。各ウェル領域３内には、Ｎ＋型ソース領域４が形成され、これらの各ソース領域４内に、コンタクト用のＰ＋型ソース領域５が形成されている。各ウェル領域３間に形成されるチャネル領域上には、ＳｉＯ２膜からなるゲート絶縁膜６が形成され、このゲート絶縁膜６上に、ゲート電極７が形成されている。
【０００６】
ゲート電極７を含む全面がＳｉＯ２膜からなる層間絶縁膜８により覆われ、この層間絶縁膜８の一部が開口されてソース領域５が露出している。露出したソース領域５上には、ソース電極９が形成されて電気的に接続されている。層間絶縁膜８上には、配線１０が選択的に形成され、この配線１０がゲート電極７やソース電極９と電気的に接続されている。ＳｉＣ基板１の裏面側には、ドレイン電極１１が形成されている。
【０００７】
この種のＤｉＭＯＳＦＥＴでは、導通時（オン時）において可能な限り小さな損失（ロス）で、ドレイン電極１１からソース電極９へ大電流を流し、非導通時（オフ時）には数百Ｖ以上の電圧が加わっても電流を流さないスイッチング特性が要求される。
【０００８】
ＤｉＭＯＳＦＥＴの動作は、オン時において、ゲート電極７に正電圧が印加されると、ゲート電極７の下にチャネルが形成されて抵抗が下がり、電気的にオン状態となる。一方、オフ時には、ゲート電極７に０Ｖが印加され、チャネルが形成されなくなって抵抗が増大し、電気的にオフ状態となる。このように、ＤｉＭ０ＳＦＥＴの動作時にはゲート絶縁膜６に高電界が加わるので、このゲート絶縁膜６には良好な絶縁耐圧特性及び高信頼性が要求される。
【０００９】
これらの要求は、ＤｉＭＯＳＦＥＴに限らず、ＭＯＳＦＥＴやＭＯＳキャパシタ等のゲート絶縁膜を使用したＳｉＣデバイスに共通の項目となっている。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、従来のＳｉＣ基板１を用いた半導体装置及びその製造方法では、以下のような課題があった。
【００１１】
ＳｉＣ基板１上のゲート絶縁膜６の形成方法として、従来はＳｉＣ基板１を直接熱酸化する方法が広く用いられてきた。しかし、Ｓｉ基板上の熱酸化膜に比べて、絶縁耐圧や信頼性が悪く、技術的に満足できるものは得られなかった。しかも、酸化膜中の電荷密度も高く、トランジスタの閾値電圧を変動させる要因となっていた。その原因の１つに、ＳｉＣ基板１中のＣ（炭素）が酸化膜中に取り込まれることがあげられる。
【００１２】
又、熱酸化膜／ＳｉＣ界面の界面準位密度も高く、トランジスタのチャネル移動度（即ち、チャネルコンダクタンス）の低下や閾値電圧を変動させる要因となっていた。従って、絶縁耐圧が高く、信頼性の優れるＤｉＭＯＳＦＥＴ等の半導体装置を容易に製造することが困難であった。
【課題を解決するための手段】
【００１３】
本発明の半導体装置及びその製造方法では、ＳｉＣ基板の表面内におけるチャネル領域上にＳｉ層を形成し、このＳｉ層上にゲート絶縁膜を形成することにより、Ｓｉ層とゲート絶縁膜の積層構造を形成し、更に、ゲート絶縁膜上にゲート電極を形成している。
【発明の効果】
【００１４】
本発明の半導体装置及びその製造方法によれば、ＳｉＣ基板の表面内におけるチャネル領域上に、Ｓｉ層とゲート絶縁膜の積層構造を形成しているので、ゲート絶縁膜が直接ＳｉＣ基板に接しない。そのため、ＳｉＣ基板中のＣがゲート絶縁膜中にほとんど取り込まれず、Ｃに起因するゲート絶縁膜の絶縁耐圧や信頼性の低下、及びゲート絶縁膜中の電荷量の増大を抑制することが出来る。更に、ゲート絶縁膜／ＳｉＣ基板界面が存在しない構造となっているため、界面準位密度の増大を抑制することが出来る。
【発明を実施するための最良の形態】
【００１５】
半導体装置は、表面内にチャネル領域を有するＳｉＣ基板と、前記チャネル領域上に形成されたＳｉ層と、前記Ｓｉ層上に積層されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを有している。
【実施例１】
【００１６】
（実施例１の構成）
図１は、本発明の実施例１を示す半導体装置の概略の断面構造図である。
【００１７】
この半導体装置は、従来と同様に、ＳｉＣウェハを用いて形成された縦型のＤｉＭＯＳＦＥＴであり、Ｎ＋型ＳｉＣ基板１０を有し、この表面側に、ドリフト層であるＮ−型エピタキシャル層１１が形成されている。エピタキシャル層１１の表面側には、所定間隔隔てて複数のＰ−型ウェル領域１２が形成されている。各ウェル領域１２内には、Ｎ＋型ソース領域１３が形成され、これらの各ソース領域１３内に、コンタクト用のＰ＋型ソース領域１４が形成されている。
【００１８】
各ウェル領域１２間に形成されるチャネル領域上には、従来と異なり、Ｓｉ層１５が形成され、このＳｉ層１５上に、酸化膜（ＳｉＯ２）又は酸窒化膜（ＳｉＯＮ）からなるゲート絶縁膜１６が積層されている。ゲート絶縁膜１６上には、ゲート電極１７が選択的に形成されている。
【００１９】
ゲート電極１７を含む全面がＳｉ酸化膜等からなる層間絶縁膜１８により覆われ、この層間絶縁膜１８の一部が開口されてソース領域１４が露出している。露出したソース領域１４上には、ソース電極１９が形成されて電気的に接続されている。層間絶縁膜１８上には、配線２０が選択的に形成され、この配線２０がゲート電極１７やソース電極１９と電気的に接続されている。ＳｉＣ基板１０の裏面側には、ドレイン電極２１が形成されている。
【００２０】
（構成の動作）
本実施例１のＤｉＭＯＳＦＥＴでは、従来と異なり、Ｓｉ層１５とゲート絶縁膜１６が積層構造となっているが、従来と同様に、オン時には可能な限り小さなロスでドレイン電極２１からソース電極１９へ大電流を流し、オフ時には数百Ｖ以上の電圧が加わっても電流を流さないスイッチング特性が要求される。
【００２１】
動作は、従来と同様に、オン時にはゲート電極１７に正電圧が印加され、その下にチャネルが形成されて抵抗が下がり、電気的にオン状態となる。一方、オフ時には、ゲート電極１７に０Ｖが印加されてチャネルが形成されなくなり、抵抗が増大して電気的にオフ状態となる。
【００２２】
（構成の効果）
本実施例１の縦型のＤｉＭＯＳＦＥＴによれば、ＳｉＣ基板１０上に、Ｓｉ層１５とゲート絶縁膜１６の積層構造を形成したので、次の（ａ）、（ｂ）のような効果がある。
【００２３】
（ａ）  ゲート絶縁膜１６は直接ＳｉＣ基板１０に接することなく、ＳｉＣ基板１０中のＣが、ゲート絶縁膜１６中にほとんど取り込まれない構造になっている。このため、Ｃに起因するゲート絶縁膜１６の絶縁耐圧や信頼性の低下、ゲート絶縁膜１６中の電荷量の増大を抑制することが出来る。
【００２４】
（ｂ）  ゲート絶縁膜／ＳｉＣ基板界面が存在しない構造となっているため、界面準位密度の増大を抑制することが出来る。
【００２５】
（実施例１の製造方法）
図２−１〜図２−５は、図１の縦型のＤｉＭＯＳＦＥＴの製造方法例を示す概略の断面の製造工程図である。
【００２６】
本実施例１の縦型のＤｉＭＯＳＦＥＴは、例えば、次の（１）〜（８）のような工程により製造される。
【００２７】
（１）  図２−１（Ａ）の工程
Ｎ＋型ＳｉＣ基板１０上に、Ｎ−型不純物イオンをドープしたエピタキシャル層１１を形成する。このエピタキシャル層１１は、例えば、化学的気相成長（Chemical  Vapor  Deposition、以下「ＣＶＤ」という。）法を用い、１０００°Ｃ〜２０００℃の温度で、１μｍ〜２０μｍの膜厚になるように、ＳｉＣをエピタキシャル成長させて形成する。次に、エピタキシャル層１１の表面にウェル形成用のマスクを設け、アルミニュウム（Ａｌ）、硼素（Ｂ）等のＰ−型不純物イオンを注入し、複数のＰ−型ウェル領域１２を形成する。ウェル領域１２の形成後、マスクを除去する。
【００２８】
（２）  図２−１（Ｂ）の工程
ウェル領域１２が形成されたエピタキシャル層１１の表面に、ソース領域形成用のマスクを設け、リン（燐）、窒素（Ｎ）等のＮ＋型不純物イオンを注入し、Ｎ＋型ソース領域１３を形成する。Ｎ＋型ソース領域１３が形成されたエピタキシャル層１１の表面に、コンタクト領域形成用のマスクを設け、Ａｌ、Ｂ等のＰ＋型不純物イオンを注入してコンタクト用のＰ＋型ソース領域１４を形成する。次に、注入した不純物イオンの活性化を行うために、Ｐ＋型ソース領域１４が形成されたＳｉＣ基板１０を、例えば１０００°Ｃ〜１６００°Ｃの高温炉に入れ、窒素ガス（Ｎ２）、アルゴン（Ａｒ）等の不活性雰囲気中又は真空雰囲気中で、結晶化アニールを行う。これにより、ウェル領域１２とソース領域１３，１４とによる所謂ＤＩ（Double  Implanted）構造が得られる。
【００２９】
（３）  図２−２（Ｃ）の工程
ソース領域１３，１４が形成されたエピタキシャル層１１の表面に、厚さ例えば１ｎｍ〜１００ｎｍのＳｉ層１５を形成する。Ｓｉ層１５の形成方法としては、例えば、エピタキシャル成長法、減圧ＣＶＤ法（以下「ＬＰＣＶＤ法」という。）、常圧ＣＶＤ法（以下「ＡＰＣＶＤ法」という。）、プラズマＣＶＤ法、スパッタ等を用いるが、本実施例１では、特に形成方法を限定するものではなく、どのような形成方法を用いても良い。
【００３０】
形成方法の内、例えば、エピタキシャル成長法は、特に３Ｃ構造のＳｉＣ（１００）基板では、Ｓｉ（１００）との格子定数が近く、エピタキシャル成長が容易である。Ｓｉエピタキシャル成長時の反応ガスとしては、モノシラン（ＳｉＨ４）、ジクロルシラン（ＳｉＨ２Ｃｌ２）等を使用し、例えば６００°Ｃ〜１０００°Ｃの温度でエピタキシャル成長し、Ｓｉ層１５を堆積する。
【００３１】
ＬＰＣＶＤ、ＡＰＣＶＤ、プラズマＣＶＤ等のＣＶＤ法では、例えばＳｉＨ４、ＳｉＨ２Ｃｌ２、ジシラン（Ｓｉ２Ｈ６）等のシラン系ガスを用いてＳｉ層１５を堆積する。
【００３２】
（４）  図２−２（Ｄ）の工程
例えば、０２、Ｈ２０等の酸化性ガス、Ｎ２０、ＮＯ、ＮＯ２、ＮＨ３、Ｎ２等のＮを含むガスやＡｒ等の不揮発性ガスを組み合わせて、Ｓｉ層１５を熱酸化、熱酸窒化、プラズマ酸化、プラズマ酸窒化、プラズマ窒化、オゾン酸化、アニール処理等を行い、酸化膜（ＳｉＯ２）又は酸窒化膜（ＳｉＯＮ）からなるゲート絶縁膜１６を形成する。この際に、Ｓｉ層１５は完全に酸化又は酸窒化させず、Ｓｉ層１５の一部を、例えば、０．１ｎｍ〜９０ｎｍ残す。
【００３３】
（５）  図２−３（Ｅ）の工程
ゲート絶縁膜１６の上に、ゲート電極用のポリシリコン層１７ａを形成する。ポリシリコン層１７ａには、ＰやＢを高濃度にドープしたポリシリコンを使用するが、シリサイド、ポリサイド、高融点金属等の導電層を使用しても良い。
【００３４】
（６）  図２−４（Ｆ）の工程
ホトリソグラフィ技術を用いたパターニング処理により、ポリシリコン層１７ａ、ゲート絶縁膜１６、及びＳｉ層１５に対して、レジスト塗布、露光、現像、ドライエッチングを順次行い、ゲート電極形成領域以外のポリシリコン層１７ａ、ゲート絶縁膜１６、及びＳｉ層１５を除去する。パターニングの終了後、レジストの除去と洗浄を行い、ポリシリコン層１７ａによるゲート電極１７を形成する。この際、ゲート電極１７は、この一部がソース領域１３の一部とオーバラップするように形成する。これは、ＳｉＣ基板１０は通常のＳｉ基板とは異なり、高濃度不純物イオンが熱拡散されにくいので、熱処理によってゲート電極１７の下側に高濃度不純物イオンを拡散させることができないためである。又、通常のＳｉ基板の場合には、ゲート電極を先に形成し、形成したゲート電極をマスクとして高濃度不純物イオンを注入するが、ＳｉＣ基板１０では、ゲート電極形成と不純物イオン注入の順序が逆になっていることも、同じ理由によるものである。
【００３５】
（７）  図２−５（Ｇ）の工程
ゲート電極１７を含む全面に、良好な絶縁性を有する層間絶縁膜１８を堆積する。堆積方法としては、ＬＰ−ＴＥＯＳ（Low  Pressure-Tetraethyl  Orthosilicate），ＬＰ−ＳｉＮ，ＨＴＯ（High  Temperature  Oxide），ＬＴＯ（Low  Temperature  Oxide）等のＬＰＣＶＤ法、或いは、プラズマＣＶＤ法、オゾンＣＶＤ法、ＡＬＤ（Atomic  Layer  Deposition）法等を使用する。又、層間絶縁膜１８の材料としては、Ｓｉ酸化膜、Ｓｉ酸窒化膜、Ｓｉ窒化膜、或いは、Ａｌ、チタン（Ｔｉ）、タンタル（Ｔａ）、ハフニウム（Ｈｆ）、ジリコニウム（Ｚｒ）等の酸化膜、又は、シリケート膜等を用いる。
【００３６】
（８）  図１の工程
ホトリソグラフィ技術等により、層間絶縁膜１８におけるソース領域１４箇所やゲート電極１７箇所を開口し、全面に配線層を形成した後にこの配線層をパターニングし、ソース領域１４上に接続されたソース電極１９を形成すると共に、このソース電極１９やゲート電極１７に接続された配線２０を形成する。更に、ＳｉＣ基板１０の裏面にオーミック接続されたドレイン電極２１を形成する。これにより、図１に示すような縦型のＤＩＭＯＳＦＥＴが完成する。
【００３７】
（製造方法の効果）
本実施例１の製造方法によれば、次の（ｉ）、（ｉｉ）のような効果がある。
【００３８】
（ｉ）  ＳｉＣ基板１０上にＳｉ層１５を形成する工程と、このＳｉ層１５の一部を残すように、Ｓｉ層１５を酸化又は酸窒化して酸化膜又は酸窒化膜からなるゲート絶縁膜１６を形成する工程とを施すようにしたので、縦型のＤｉＭＯＳＦＥＴを簡単且つ容易に製造出来る。そのため、ゲート絶縁膜１６が直接ＳｉＣ基板１０に接しないので、ＳｉＣ基板１０中のＣがゲート絶縁膜１６中にほとんど取り込まれず、Ｃに起因するゲート絶縁膜１６の絶縁耐圧や信頼性の低下、及びゲート絶縁膜１６中の電荷量の増大を抑制することが出来る。
【００３９】
（ｉｉ）  ゲート絶縁膜／ＳｉＣ基板界面が存在しない構造となっているため、界面準位密度の増大を抑制することが出来る。
【００４０】
（実施例１の顕著な効果）
前記の構成の効果及び製造方法の効果について、本実施例１が従来技術に比べて優れている点を以下の（１）〜（５）において詳細に説明する。
【００４１】
（１）  本実施例１が従来技術と異なる点は、Ｓｉ層１５を残存させることである。これに対し、ゲート酸化時のＣの拡散防止のためであれば、ＳｉＣ基板１０の表面におけるシリコンを全て酸化しても効果は異ならないと考えられるかもしれない。
【００４２】
しかし、ＳｉＣ基板１０のシリコンをジャストで酸化して制御することは、製造マージンの点で極めて困難であり、多少余分に酸化する必要がある。この余分の酸化の際に、ＳｉＣ基板１０からのＣがシリコン酸化中に拡散してしまうので、固定電荷及び界面準位が発生し、所望の効果が得られない。そこで、本実施例１では、一部のＳｉ層１５を残存させている。
【００４３】
（２）  ＳｉＣ基板１０の表面において、本実施例１のようなＳｉ／ＳｉＣ界面は、従来のようなＳｉＯ２／ＳｉＣ界面に比べて界面順位においても不安定と考えられるかもしれない。
【００４４】
Ｓｉ／ＳｉＣ界面にも界面準位が発生する危険性がある。しかし、本実施例１において、例えば、３Ｃ−ＳｉＣはＳｉにエピタキシャル成長するので、その界面でダングリングボンド（dangling  bond；原子における未結合手のことであり、このダングリングボンド上の電子は不安定なために化学的に活性となり、特に結晶表面の物性には重要な役割を果たす。）を少なくすることが可能であり、界面準位の増大を抑制することが可能である。つまり、界面準位の発生原因はダングリングボンドであるので、完全にエピタキシャル成長した場合には、界面準位は発生しないことになる。又、Ｓｉのバンドギャップは１．１２ｅＶであり、ＳｉＣのバンドギャップに比べて半分のため、界面準位の数もバンドギャップに応じて減少する。このため、Ｓｉ／ＳｉＣ界面の界面準位がトランジスタ特性に及ぼす影響は小さくなる。
【００４５】
（３）  本実施例１のように、Ｓｉ層１５を残存させることは、チャネル領域でもない単なる半導体が従来のトランジスタに付加される訳であるから、従来のＳｉＣ上に直接ゲート絶縁膜を形成した場合と比較して、トランジスタ特性が劣化してしまうことが考えられる。
【００４６】
しかし、本実施例１では、残存Ｓｉ層１５が厚い場合（例えば、数ｎｍ以上）では、Ｓｉ層１５はチャネルとして使用する。又、Ｓｉ層１５が極めて薄い場合（例えば、数ｎｍ以下）では、チャネルはＳｉＣ基板１５に形成されることになるが、この場合でも、当然固定電荷や界面準位が大幅に低減されるため、トランジスタ特性の劣化はない。
【００４７】
（４）  本実施例１の目的は、固定電荷と界面準位の大幅な低減である。この２つの要因により、チャネル移動度の低下、トランジスタの閾値変動、Ｓ値の増大が起こるので、トランジスタ特性劣化の抑制やばらつき抑制が出来ない。そこで、本実施例１では、一部のＳｉ層１５を残存させることにより、固定電荷と界面準位の大幅な低減が達成でき、トランジスタ特性劣化の抑制やばらつき抑制が可能となる。
【００４８】
（５）  残存Ｓｉ層１５の役割をまとめれば、次のようになる。
・  ＳｉＣ基板１０からのＣが、シリコン酸化中に拡散するのを、残存Ｓｉ層１５がブロックする。
・  シリコン酸化膜中のＣが大幅に減少することにより、固定電荷及び界面準位を大幅に低減する。
・  固定電荷及び界面準位を大幅に低減するため、トランジスタ特性劣化の抑制やばらつき抑制が可能となる。
・  残存Ｓｉ層１５が厚い場合（例えば、数ｎｍ以上）には、Ｓｉ層１５はチャネルとして使用する。Ｓｉ層１５が極めて薄い場合（例えば、数ｎｍ以下）は、チャネルはＳｉＣ基板１０に形成される。
【実施例２】
【００４９】
（実施例２の構成・製造方法）
図３（Ａ）〜（Ｃ）は、本発明の実施例２における半導体装置の製造方法例の要部を示す模式的な断面の製造工程図である。ここで、図３（Ａ）は、実施例１における図２−１（Ａ）、（Ｂ）に対応し、図３（Ｂ）は、図２−２（Ｃ）に対応し、図３（Ｃ）は、図２−２（Ｄ）に対応している。
【００５０】
本実施例２の半導体装置は、例えば、実施例１の図１とほぼ同様の縦型のＤｉＭＯＳＦＥＴであり、図１中のＳｉ層１５及びゲート絶縁膜１６の積層構造に代えて、これとは異なるＳｉ層１５Ａ及びゲート絶縁膜１６Ａの積層構造が形成されている点のみが、実施例１と異なる。
【００５１】
本実施例２における縦型のＤｉＭＯＳＦＥＴは、例えば、次の（１）〜（３）のような工程により製造される。
【００５２】
（１）  図３（Ａ）の工程（図２−１（Ａ）、（Ｂ）の工程に対応）
ＳｉＣ基板１０の表面側に、図２−１（Ａ）、（Ｂ）に示すようなエピタキシャル層１１、Ｐ−型ウェル領域１２、Ｎ＋型ソース領域１３、及びＰ＋型ソース領域１４を形成する。
【００５３】
（２）  図３（Ｂ）の工程（図２−２（Ｃ）の工程に対応）
ＳｉＣ基板１０上に、厚さ例えば０．１ｎｍ〜１００ｎｍのＳｉ層１５Ａを形成する。形成方法としては、実施例１と同様に、例えば、エピタキシャル成長法、ＬＰＣＶＤ法、ＡＰＣＶＤ法、プラズマＣＶＤ法、スパッタ等を用いるが、本実施例２では、特に形成方法を限定するものではなく、どのような形成方法を用いても良い。
【００５４】
（３）  図３（Ｃ）の工程（図２−２（Ｄ）の工程に対応）
Ｓｉ層１５Ａ上に、厚さ例えば１ｎｍ〜１００ｎｍのゲート絶縁膜１６Ａを形成する。形成方法としては、例えば、ＬＰ−ＴＥＯＳ、ＬＰ−ＳｉＮ、ＨＴＯ、ＬＴＯ等のＬＰＣＶＤ法や、プラズマＣＶＤ法、オゾンＣＶＤ法、ＡＬＤ法等を用い、ゲート絶縁膜１６Ａの材料としては、例えば、Ｓｉ酸化膜、Ｓｉ酸窒化膜、Ｓｉ窒化膜、或いは、Ａｌ、Ｔｉ、Ｔａ、Ｈｆ、Ｚｒ等の酸化膜を用いる。しかし、本実施例２では、特に形成方法を限定するものではなく、どのような形成方法や絶縁膜材料を用いても良い。
【００５５】
その後、図２−３〜図２−５と同様の工程を施すことにより、本実施例２の縦型のＤＩＭＯＳＦＥＴが完成する。
【００５６】
（実施例２の効果）
本実施例２によれば、次の（ｉ）、（ｉｉ）のような効果がある。
【００５７】
（ｉ）  ＳｉＣ基板１０上にＳｉ層１５Ａを形成し、このＳｉ層１５Ａ上にゲート絶縁膜１６Ａを形成して積層構造にしたので、実施例１とほぼ同様に、縦型のＤｉＭＯＳＦＥＴを簡単且つ容易に製造出来る。そのため、ゲート絶縁膜１６Ａが直接ＳｉＣ基板１０に接しないので、ＳｉＣ基板１０中のＣがゲート絶縁膜１６Ａ中にはほとんど取り込まれず、Ｃに起因するゲート絶縁膜１６Ａの絶縁耐圧や信頼性の低下、ゲート絶縁膜１６Ａ中の電荷量の増大を抑制することが出来る。更に、ゲート絶縁膜／ＳｉＣ基板界面が存在しない構造となっているため、界面準位密度の増大を抑制することが出来る。
【００５８】
（ｉｉ）  本実施例２では、実施例１のように、Ｓｉ層１５を酸化又は酸窒化してそのＳｉ層１５の表面内にゲート絶縁膜１６を形成するのではなく、Ｓｉ層１５Ａ上にゲート絶縁膜１６Ａを形成して積層構造にするので、Ｓｉ層１５Ａ及びゲート絶縁膜１６Ａを形成するための膜厚制御が容易になり、しかも、ゲート絶縁膜１６Ａとして種々の材料を使用することが出来る。
【００５９】
（変形例）
本発明は、上記実施例１、２に限定されず、種々の変形が可能である。この変形例としては、例えば、次の（ａ）〜（ｃ）のようなものがある。
（ａ）  ＤＩＭＯＳＦＥＴに限らず、ＭＯＳＦＥＴやＭＯＳキャパシタ等のゲート絶縁膜１６，１６Ａを使用したＳｉＣデバイスに適用することができる。
（ｂ）  縦型のＤＩＭＯＳＦＥＴに限らず、ソース電極、ゲート電極及びドレイン電極が同一平面上に並んだ横型のＭＯＳＦＥＴに対しても、同様に適用可能である。
（ｃ）  図２−１〜図２−５、及び図３の工程の処理は、ＳｉＣ基板１０を用いた半導体装置製造に一般的なものであり、処理の順番や方法は、これに限定されるものではない。
【図面の簡単な説明】
【００６０】
【図１】本発明の実施例１を示す半導体装置の概略の断面構造図である。
【図２−１】図１の縦型のＤｉＭＯＳＦＥＴの製造方法例を示す概略の断面の製造工程図である。
【図２−２】図１の縦型のＤｉＭＯＳＦＥＴの製造方法例を示す概略の断面の製造工程図である。
【図２−３】図１の縦型のＤｉＭＯＳＦＥＴの製造方法例を示す概略の断面の製造工程図である。
【図２−４】図１の縦型のＤｉＭＯＳＦＥＴの製造方法例を示す概略の断面の製造工程図である。
【図２−５】図１の縦型のＤｉＭＯＳＦＥＴの製造方法例を示す概略の断面の製造工程図である。
【図３】本発明の実施例２における半導体装置の製造方法例の要部を示す模式的な断面の製造工程図である。
【図４】従来の半導体装置の概略の断面構造図である。
【符号の説明】
【００６１】
１０      ＳｉＣ基板
１３，１４      ソース領域
１５，１５Ａ      Ｓｉ層
１６，１６Ａ      ゲート絶縁膜
１７      ゲート電極
１９      ソース電極
２０      配線
２１      ドレイン電極
【図１】
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【図２−１】
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【図２−２】
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【図２−３】
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【図２−４】
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【図２−５】
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【図３】
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【図４】
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