(57)【要約】【課題】  高温時のウェーハ反りを抑制し、チッピングや欠けを回避した自己発熱を半導体基板裏面から放熱できる放熱特性改善がされた薄型半導体装置及び製造が容易なその製造方法を提供する。【解決手段】  複数の素子領域及び当該素子領域を区画する素子分離領域１４を有する半導体基板９と、素子領域に形成された半導体素子とを有する。素子分離領域は、ＤＴＩ(Deep Trench Isolation) 構造であり、その底面は半導体基板９裏面に露出し、その内部は空洞になっている。この半導体基板は半導体素子を形成後に半導体基板裏面を素子分離領域１４の底面が露出するまで研磨もしくはエッチングして半導体基板９を薄くすると共に素子分離領域１４内部を空洞にする。【選択図】  図１
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【特許請求の範囲】
【請求項１】
複数の素子領域及び当該素子領域を区画する素子分離領域を有する半導体基板と、
前記素子領域に形成された半導体素子とを具備し、
前記素子分離領域は、ＤＴＩ(Deep Trench Isolation) 構造であり、その底面は前記半導体基板裏面に露出し、その内部は空洞になっていることを特徴とする半導体装置。
【請求項２】
前記半導体基板主面は、前記半導体素子を被覆するようにモールド樹脂及び保護絶縁膜が形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板主面にＤＴＩ構造の素子分離領域及び当該素子分離領域に区画される複数の素子領域を形成する工程と、
前記複数の素子領域に半導体素子を形成する工程と、
前記半導体素子の形成後、前記半導体基板裏面を前記素子分離領域の底面が露出するまで研磨もしくはエッチングして前記半導体基板を薄くすると共に前記素子分離領域内部を空洞にする工程とを具備したことを特徴とする半導体装置の製造方法。
【請求項４】
前記半導体素子を形成後、前記半導体基板裏面を研磨もしくはエッチングする工程前に、前記半導体基板主面をモールド樹脂及び保護絶縁膜で被覆する工程を行うことを特徴とする請求項３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、半導体装置は、ＳＴＩ（Shallow Trench Isolation）、ＤＴＩ（Deep Trench Isolation ）などのトレンチ構造からなる素子分離領域を用いている（特許文献１参照）。ＳＴＩは、素子分離領域に浅いトレンチを形成し、トレンチ内部にシリコン酸化膜などの絶縁膜を充填してなり、ＤＴＩは、素子分離領域に深いトレンチを形成し、トレンチ内部にシリコン酸化膜などの絶縁膜を充填してなるものである。また、薄型パッケージとして知られるＷＣＳＰ（Wafer Chip Scale Package）パッケージを有する半導体装置は、半導体基板主面の表面領域にバイポーラトランジスタやＭＯＳトランジスタなどの半導体素子を形成し、半導体基板主面の表面に保護絶縁膜を施し、更にエポキシ樹脂などのモールド樹脂でその表面を封止している。
半導体装置は、近年、市場動向として高温保証要求が強くなってきている。そして、従来のパッケージでは放熱特性改善に限界がある。前述のＷＣＳＰパッケージを有する薄型半導体装置においても同様である。
【特許文献１】特開２００４−４７５２７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明は、高温時のウェーハ反りを抑制し、チッピングや欠けを回避した自己発熱を半導体基板裏面から放熱できる放熱特性改善がされた薄型半導体装置及び製造が容易なその製造方法を提供する。
【課題を解決するための手段】
【０００４】
本発明の半導体装置の一態様は、複数の素子領域及び当該素子領域を区画する素子分離領域を有する半導体基板と、前記素子領域に形成された半導体素子とを具備し、前記素子分離領域は、ＤＴＩ構造であり、その底面は前記半導体基板裏面に露出し、その内部は空洞になっていることを特徴としている。
本発明の半導体装置の製造方法は、半導体基板主面にＤＴＩ構造の素子分離領域及び当該素子分離領域に区画される複数の素子領域を形成する工程と、前記複数の素子領域に半導体素子を形成する工程と、前記半導体素子の形成後、前記半導体基板裏面を前記素子分離領域の底面が露出するまで研磨もしくはエッチングして前記半導体基板を薄くすると共に前記素子分離領域内部を空洞にする工程とを具備したことを特徴としている。
【発明の効果】
【０００５】
高温時のウェーハ反りを抑制し、チッピングや欠けを回避でき、且つ自己発熱を半導体基板裏面から放熱する放熱特性改善が可能である薄型半導体装置が得られる。また、半導体基板を薄くする工程までは、既存の製造工程をそのまま利用するので製造が容易である。
【発明を実施するための最良の形態】
【０００６】
実施例を参照して発明の実施の形態を説明する。
【実施例１】
【０００７】
図１及び図２を参照して実施例１を説明する。
図１は、この実施例で説明するＣＳＰ(Chip Scale Package)化したＢＧＡ（Ball Grid Array ）タイプの半導体装置の裏面を上向きにした斜視図、図２は、図１に示す半導体装置の断面図である。図１に示すように、シリコンなどの半導体基板９には、素子領域を区画する素子分離領域１４が形成されている。図２では、半導体基板９には、内部の半導体素子と表面のアルミニウムパッド７とを電気的に接続する多層配線及びこれを保持する層間絶縁膜も含まれている。素子分離領域１４は、ＤＴＩトレンチ構造を有し、半導体基板９の裏面にＤＴＩトレンチ底面が露出し、トレンチ内部は空洞になっている。素子領域には、半導体素子（図示しない）が形成されている。素子領域に形成された半導体素子は、バイポーラトランジスタ、ＭＯＳトランジスタ、ＣＭＯＳトランジスタ、ＢｉＣＭＯＳトランジスタなどがあり、受動素子を配置することもできる。後述する実施例２ではバイポーラトランジスタ（ＮＰＮＴｒ）を用いて説明する。
【０００８】
半導体素子は、半導体基板９主面の表面領域に形成され、その電極は、半導体基板９主面に形成された接続電極であるアルミニウムパッド７に電気的に接続されている。アルミニウムパッド７は、例えば、Ａｌ−Ｓｉ−Ｃｕ／Ａｌ−Ｃｕを材料としている。
半導体基板９主面は、例えば、ＳｉＮなどからなる保護絶縁膜６により被覆されている。保護絶縁膜６の少なくとも一部は、ポリイミド絶縁膜８により被覆されている。アルミニウムパッド７の表面は、部分的に保護絶縁膜６から露出している。アルミニウムパッド７の露出部分には、例えば、Ｔｉ／Ｃｕなどからなるバリアメタル層（ＵＢＭ）５が形成されている。アルミニウムパッド７に接合されたバリアメタル層５は、保護絶縁膜６上及びポリイミド絶縁膜８上に延在している。バリアメタル層５上には銅配線層４が形成されている。銅配線層４及びバリアメタル層５は接続配線を構成している。半導体基板９主面は、銅配線４、バリアメタル層５、保護絶縁膜６、アルミニウムパッド７及びポリイミド絶縁膜８を被覆するように、エポキシなどのモールド樹脂３により封止されている。
【０００９】
モールド樹脂３上にはアレイ状にはんだボール１が配列されている。はんだボール１は、モールド樹脂３の表面に取り付けられ、モールド樹脂３に埋め込まれた接続配線である銅ポスト２を介して接続配線４、５に接続され、アルミニウムパッド７に電気的に接続されている。アルミニウムパッド７は、半導体基板９に形成された半導体素子の接続電極であり、半導体素子内部の信号を外部に供給する。はんだボール１は、この実施例で説明する半導体装置の外部端子であり、アルミニウムパッド７とは、銅ポスト２、銅配線層４及びバリアメタル層５を介して電気的に接続されている。
以上のように、この実施例で説明する半導体装置は、複数の素子領域及び当該素子領域を区画する素子分離領域１４を有する半導体基板９と、素子領域に形成された半導体素子とを有し、素子分離領域１４は、ＤＴＩ構造であり、その底面は半導体基板９の裏面に露出し、その内部は空洞になっていることを特徴としている。
【００１０】
半導体基板裏面に露出する素子分離領域のＤＴＩトレンチ内部にある酸化膜などの絶縁膜が除去されて空洞になっているので、裏面には凹凸が形成される。そのため、高温時のウェーハ反りが抑制されて、チッピングや欠けを回避することができる。また、半導体基板を薄型化することにより、自己発熱を裏面から放熱でき放熱特性改善が可能になる。
【実施例２】
【００１１】
次に、図２乃至図４を参照して実施例２を説明する。
図３及び図４は、この実施例の製造工程断面図である。この実施例では実施例１において説明した半導体装置の製造方法を説明する。
半導体基板９には、例えば、厚さ６２９μｍのシリコンウェーハを用いる。半導体基板９は、シリコン単結晶基板１０と、その上に成長されたＮ型シリコンエピタキシャル成長層１５とから構成されている。
【００１２】
半導体基板９には、シリコン単結晶基板１０とシリコンエピタキシャル成長層１５との中間に高濃度のＮ＋埋め込み層１６が形成されている。半導体基板９主面に、まず、シリコン酸化膜を埋め込んだＳＴＩ(Shallow Trench Isolation)構造のトレンチ１３を形成し、さらに、厚さ１０μｍ程度を越えるディープトレンチ（ＤＴ：Deep Trench ）を形成し、このディープトレンチにシリコン酸化膜を埋め込んでＤＴＩ構造の素子分離領域１４を形成する。このディープトレンチ内にはシリコン酸化膜を完全に充填させず、部分的にボイドが生ずるように形成する。素子分離領域１４は、シリコンエピタキシャル成長層１５からシリコン単結晶基板１０の中にまで形成される。素子分離領域１４は、素子領域を区画する。素子領域の１つには、Ｎ型のシリコンエピタキシャル成長層１５主面に不純物をイオン注入などにより拡散し不純物拡散領域を設けバイポーラトランジスタ（ＮＰＮＴｒ）を形成する。
【００１３】
まず、ボロンなどのＰ型不純物をイオン注入してＰ型ベース領域１７を形成する。次に、ベース領域１７にリン、ひ素などのＮ型不純物をイオン注入して高濃度のＮ＋エミッタ領域１８を形成する。ベース領域１７内には高濃度ベースコンタクト領域１９を形成する。また、Ｎ＋埋め込み層１６に接続する高濃度コレクタコンタクト領域２０を形成する。
【００１４】
次に、シリコンエピタキシャル成長層１５上に、例えば、ＣＶＤ法などにより層間絶縁膜（ＳｉＯ2 ）１２を形成し、トランジスタ（ＮＰＮＴｒ）を被覆する。その後、エッチング法などにより、層間絶縁膜１２に底部にエミッタ領域１８、ベースコンタクト領域１９、コレクタコンタクト領域２０等が露出したコンタクト孔を形成し、このコンタクト孔にメッキ法などにより銅などの接続配線１１を形成する。その後、層間絶縁膜１２に露出する接続配線１１表面に接続するようにアルミニウム配線（第１層）２１を形成する。
【００１５】
図３では第１層のアルミニウム配線２１を表示しているが、第２層のアルミニウム配線２３も、実際には、さらに第３層あるいはそれ以上のアルミニウム配線が層間絶縁膜２５を介して形成され、最上層のアルミニウム配線上の層間絶縁膜２５上に図２に示すアルミニウムパッド７が形成される。第１層のアルミニウム配線２１と第２層のアルミニウム配線２３との間、第２層のアルミニウム配線２３とアルミニウムパッド７との間は、それぞれ接続配線（ＶＩＡ）２４により接続される。アルミニウムパッド７上には図２に示すモールド樹脂３及びはんだボール１が形成されるが図３では表示は省略する。
【００１６】
次に、図２に示すように、アルミニウムパッド７上にアルミニウムパッド７が部分的に露出するように保護絶縁膜（ＳｉＮ）６を形成する。次に、保護絶縁膜６上にポリイミド絶縁膜８を形成する。次に、アルミニウムパッド７の露出部分にポリイミド絶縁膜８上に延在する部分を有するバリアメタル層５を形成する。さらに、バリアメタル層５上に銅配線４を形成して接続配線とする。次に、銅配線４、バリアメタル層５、保護絶縁膜６、アルミニウムパッド７及びポリイミド絶縁膜８上にモールド樹脂３を形成して表面を封止する。
モールド樹脂３に底面に銅配線４が露出するコンタクト孔を形成し、このコンタクト孔にメッキ法などにより、銅を充填して接続配線である銅ポスト２を形成する。銅ポスト２は、銅配線４と接続され、モールド樹脂３の表面に露出する上面は外部端子であるはんだボール１に接続される。
【００１７】
次に、はんだボール１を銅ポスト２に接続する工程の前あるいは後に、半導体基板９裏面をＣＭＰ（Chemical Mechanical Polishing ）などによる研磨あるいはエッチングなどにより、１０μｍ程度まで薄くする。その結果半導体基板９の裏面には、素子分離領域１４が露出する。素子分離領域１４の内部にはボイドのある疎なシリコン酸化膜が充填されているので、薄くした状態でその内部は空洞になっている（図１参照）。必要に応じて、エッチングなどより残っている酸化膜を除去する事もできる。また、素子分離領域を形成した時に緻密なシリコン酸化膜を内部に埋め込んでおき、半導体基板を薄くした後で、エッチング等により内部のシリコン酸化膜を除去する方法を採る事もできる。
【００１８】
図４に示すように、素子分離を空洞トレンチで形成したＳｉ半導体基板を用いて裏面研削を従来より深く研削すると、図１のように空洞が形成された素子分離領域が溝となり複数の素子領域が配列される構造となる。
この実施例において、半導体基板裏面に露出する素子分離領域のＤＴＩトレンチ内部にある酸化膜などの絶縁膜が除去されて空洞になっているので、裏面には凹凸が形成される。そのため、高温時のウェーハ反りが抑制されて、チッピングや欠けを回避することができる。また、半導体基板を薄型化することにより、自己発熱を裏面から放熱でき放熱特性改善が可能になる。また、半導体基板を薄くする工程までは、既存の製造技術をそのまま利用するので、製造工程が容易になる。
【図面の簡単な説明】
【００１９】
【図１】実施例１で説明するＣＳＰ化したＢＧＡタイプの半導体装置の裏面を上にした斜視図。
【図２】図１に示す半導体装置の断面図。
【図３】実施例２に係る半導体装置の製造工程断面図。
【図４】実施例２に係る半導体装置の製造工程断面図。
【符号の説明】
【００２０】
１・・・はんだボール
９・・・半導体基板
１０・・・シリコン単結晶基板
１４・・・素子分離領域（ＤＴＩ）
１５・・・シリコンエピタキシャル成長層（ＮＥｐｉ）
１７・・・Ｐベース領域
１８・・・Ｎエミッタ領域
【図１】
2009088076.tif 000003
【図２】
2009088076.tif 000004
【図３】
2009088076.tif 000005
【図４】
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