(57)【要約】【課題】集積回路チップ面積を広げることなくタイミング精度の高い集積回路をレイアウトすることができる半導体装置の設計方法及び半導体装置を提供する。【解決手段】半導体装置の設計方法は、自動配置配線手法により、複数の機能ブロック間を接続する配線である信号線２０１のレイアウト配置を実行するステップ（ａ）と、ステップ（ａ）の後に、信号線のうち最小ピッチ内に他の配線が設けられていない孤立信号線部分が予め設定した所定の信号伝播遅延時間を有するように、孤立信号線部分の周囲に信号伝播遅延時間制御パターン２０３を配置するステップ（ｂ）と、工程（ｂ）の後、孤立信号線部分が所定の信号伝播遅延時間を有するかどうかを確認するステップ（ｃ）とを備えることを特徴とする【選択図】図２
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【特許請求の範囲】
【請求項１】
自動配置配線手法により、複数の機能ブロック間を接続する配線である信号線のレイアウト配置を実行するステップ（ａ）と、
前記ステップ（ａ）の後に、前記信号線のうち最小ピッチに他の配線が設けられていない孤立信号線部分が予め設定した所定の信号伝播遅延時間を有するように、前記孤立信号線部分の周囲に信号伝播遅延時間制御パターンを配置するステップ（ｂ）と、
前記ステップ（ｂ）の後、前記孤立信号線部分が前記所定の信号伝播遅延時間を有するかどうかを確認するステップ（ｃ）とを備えることを特徴とする半導体装置の設計方法。
【請求項２】
請求項１において、
前記ステップ（ｃ）において前記孤立信号線部分が前記所定の信号伝播遅延時間を有していない場合、前記ステップ（ｃ）の後に前記信号伝播遅延時間制御パターンの配置を変更するステップ（ｄ）を実行し、
前記ステップ（ｄ）を実行した後に、再度前記ステップ（ｃ）を実行し、
前記孤立信号線部分が前記所定の信号伝播遅延時間を有するようになるまで前記ステップ（ｄ）と前記ステップ（ｃ）とを繰り返すことを特徴とする半導体装置の設計方法。
【請求項３】
請求項１又は２において、
前記ステップ（ａ）の後で且つ前記ステップ（ｂ）の前に、前記孤立信号線部分の周囲のうち、平坦化ダミーがレイアウトされる領域と前記平坦化ダミーがレイアウトされない領域とを抽出するステップ（ｅ）を更に備え、
前記ステップ（ｂ）において、前記信号伝播遅延時間制御パターンを、前記平坦化ダミーがレイアウトされない領域に配置することを特徴とする半導体装置の設計方法。
【請求項４】
請求項１〜３のいずれか一つにおいて、
前記信号伝播遅延時間制御パターンは、前記信号線と同じ層に設けられた配線構造からなることを特徴とする半導体装置の設計方法。
【請求項５】
請求項１〜４のいずれか一つにおいて、
前記信号伝播遅延時間制御パターンは、前記信号線と異なる層に設けられた配線構造からなることを特徴とする半導体装置の設計方法。
【請求項６】
請求項１〜４のいずれか一つにおいて、
前記信号伝播遅延時間制御パターンは、前記信号線よりも下方に設けられた活性層及びゲート層の少なくとも一方からなることを特徴とする半導体装置の設計方法。
【請求項７】
基板上に形成され、最小ピッチ内の範囲に他の配線が設けられていない孤立信号線部分を有する配線である信号線と、
前記孤立信号線部分の周囲に配置された信号伝播遅延時間制御パターンとを備え、
前記信号伝播遅延時間制御パターンは、前記孤立信号線部分が予め設定した所定の信号伝播遅延時間を有するように配置された複数の個別パターンからなることを特徴とする半導体装置。
【請求項８】
請求項７において、
前記複数の個別パターンは、それぞれ前記信号線から第１の距離だけ離れて配置されていることを特徴とする半導体装置。
【請求項９】
請求項７又は８において、
前記複数の個別パターンは、それぞれ隣の個別パターンとは第２の距離だけ離れて配置されていることを特徴とする半導体装置。
【請求項１０】
請求項７〜９のいずれか一つにおいて、
前記孤立信号線部分の周囲のうちの一部領域に配置された平坦化ダミーを更に備え、
前記信号伝播遅延時間制御パターンは、前記孤立信号線部分の周囲のうちの前記平坦化ダミーが配置されていない領域に配置されていることを特徴とする半導体装置。
【請求項１１】
請求項７〜１０のいずれか一つにおいて、
前記信号伝播遅延時間制御パターンは、前記信号線と同じ層に設けられた配線構造からなることを特徴とする半導体装置の設計方法。
【請求項１２】
請求項７〜１０のいずれか一つにおいて、
前記信号伝播遅延時間制御パターンは、前記信号線と異なる層に設けられた配線構造からなることを特徴とする半導体装置の設計方法。
【請求項１３】
請求項７〜１０のいずれか一つにおいて、
前記信号伝播遅延時間制御パターンは、前記信号線よりも下方に設けられた活性層及びゲート層の少なくとも一方からなることを特徴とする半導体装置の設計方法。
【請求項１４】
請求項７〜１３のいずれか一つにおいて、
前記信号伝播遅延時間制御パターンは、前記信号線に沿って配置され且つ同一の形状を有する複数の個別パターンからなり、
前記形状は、多角形、円形又は楕円形であることを特徴とする半導体装置。
【請求項１５】
請求項７〜１４のいずれか一つにおいて、
前記信号伝播遅延時間制御パターンは、接地電位又は電源電位に接続されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置を設計する方法及び半導体装置に関するものであり、特に、配線の信号伝播遅延時間を考慮したマスクパターン設計に関する。
【背景技術】
【０００２】
近年、半導体装置の高集積化、高機能化及び高速化に伴って、信号のタイミング精度向上（信号間スキューの低減）がより一層重要となっている。
【０００３】
一般に、信号線において信号伝播遅延時間調整用のインバーター、負荷抵抗、負荷容量等を追加又は削除することによりタイミング精度の問題を回避できる。しかしながら、インバーター、負荷抵抗、負荷容量等を追加又は削除することによりレイアウト対回路の検証（ＬＶＳ）を行うためには、回路を修正しなければならないという短所を有している。
【０００４】
そこで、遅延セルを用いる技術が提案されている。
【０００５】
以下、図５及び図６（ａ）〜（ｃ）を参照しながら、信号線の遅延時間を調整する方法について説明する（例えば、特許文献１参照）。この方法では、遅延セルを交換することにより信号線の遅延時間を調整している。
【０００６】
この従来技術によると、図５に示されるような工程を経て信号線の遅延時間を調整する。
【０００７】
まず、ステップ５０１として、論理設計を行う。これは、回路設計の際に使用する複数の機能ブロックを論理的に組み合わせて、目標とする動作を実現する工程である。次に、ステップ５０２として、自動配置配線する前の段階において、遅延セルの配置を行う。これは、遅延セルの配置場所を確保することを目的として行う。次に、ステップ５０３として、自動配置配線を行う。
【０００８】
このようにしてレイアウトが完了すると、次に、ステップ５０４として、実配線による論理検証を行う。この目的は、実配線による信号伝播遅延時間が設計規格内に収まっているかを確認することである。
【０００９】
次に、ステップ５０５として、実配線による信号伝播遅延時間が設計規格内に収まったかどうかを判断する。設計規格内に納まったと判断された場合、次のステップ５０６に進み、マスクが製造される。一方、設計規格内に収まっていないと判断された場合、ステップ５０７に進み、遅延セルの変更を行う。その後、再度ステップ５０４に戻り、ステップ５０５として、実配線での信号伝播遅延時間が設計規格内に収まっているかどうかが判断される。以降、このループが実配線による信号伝播遅延時間が設計規格内に収まるまで繰り返される。最終的に実配線による信号伝播遅延時間が設計規格内に収まったと判断されると、ステップ５０６に進み、マスクが製造されることになる。
【００１０】
具体的には、図６（ａ）〜（ｃ）に示すような遅延セルを、実配線による信号伝播遅延時間が設計規格内に収まるまで変更する。
【００１１】
図６（ａ）及び（ｂ）は、順に信号伝播遅延時間が０ｎｓ（ナノ秒）及び９ｎｓの配線例を有する遅延セル１１ａ及び１１ｂであり、どちらも配線のみによって遅延が実現されている。つまり、それぞれ異なる長さの配線を有することにより、信号伝播遅延時間が異なるようになっている。また、これらの遅延セル１１ａ及び１１ｂにおいて、それぞれと外部とを接続するためのピン１２は、互いに同一の位置に配置されている。更に、遅延セル１１ａ及び１１ｂは、互いに同一の外径寸法を有するように形成されている。
【００１２】
また、図６（ｃ）は、信号線に遅延セルが挿入された様子を示す模式図である。回路素子１３Ａと回路素子１３Ｘとの間、及び、回路素子１３Ａから回路素子１３Ｂを経由した後、回路素子１３Ｙに至るまでの間に、単位遅延時間が０．１ｎｓの遅延セル１４ａ及び遅延セル１４ｄ、単位遅延時間が１ｎｓの遅延セル１４ｂ及び遅延セル１４ｅ、単位遅延時間が１０ｎｓの遅延セル１４ｃ及び遅延セル１４ｆが挿入されている。
【００１３】
信号線の遅延時間を調整するためには、単位遅延時間の異なる遅延セル１４ａ及び１４ｄ、１４ｂ及び１４ｅ、１４ｃ及び１４ｆが挿入された図６（ｃ）の回路について、自動配置配線を行う。これにより実配線長（信号の実遅延時間）が定まる。次に、定まった実配線長による、各信号線の信号伝播遅延時間のうちの最大値Ｔを求める。その最大値Ｔを有する信号線以外の信号線について遅延セルの置き換えを行うことにより、全ての信号線の信号伝播遅延時間を最大値Ｔに揃える。
【００１４】
例えば、図６（ｃ）において、回路素子１３Ａから回路素子１３Ｘに至る信号線の信号伝播遅延時間よりも、回路素子１３Ａから回路素子１３Ｂを経由して回路素子１３Ｙに至る信号線の信号伝播遅延時間の方が長かったものとする。その場合、回路素子１３Ａと回路素子１３Ｘとの間に配置された遅延セル１４ａ、１４ｂ及び１４ｃを適宜置き換え、両信号線を伝播する信号同士のスキューを合わせる。
【００１５】
以上のような工程を繰り返し行なうことにより、タイミング精度の高い集積回路をレイアウトすることができる。
【特許文献１】特開平７−１６９８３９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかしながら、上記のような方法、構成によると、遅延セルを配置するための特別な領域が集積回路チップ上に必要となる。そのため、配置する遅延セルの数が増えればチップ面積も大きくなるという問題が発生する。この解決が課題となっていた。
【００１７】
本発明は、上記課題に鑑みてなされたものであり、集積回路チップ面積を広げることなくタイミング精度の高い集積回路をレイアウトする半導体装置の設計方法及びそのように設計された半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１８】
前記の目的を達成するため、本発明の半導体装置の設計方法は、自動配置配線手法により、複数の機能ブロック間を接続する配線である信号線のレイアウト配置を実行するステップ（ａ）と、ステップ（ａ）の後に、信号線のうち最小ピッチに他の配線が設けられていない孤立信号線部分が予め設定した所定の信号伝播遅延時間を有するように、孤立信号線部分の周囲に信号伝播遅延時間制御パターンを配置するステップ（ｂ）と、ステップ（ｂ）の後、孤立信号線部分が所定の信号伝播遅延時間を有するかどうかを確認するステップ（ｃ）とを備える。
【００１９】
ここで、最小ピッチとは、信号線のパターン形成に関する最小ピッチを意味している。また、他の配線とは、孤立信号線部分とは異なる他の信号線と、信号線以外の配線構造（後に述べる平坦化ダミー等）とを含むものとする。
【００２０】
本発明の半導体装置の設計方法によると、信号線の周囲に信号伝播遅延時間制御パターンを配置（レイアウト）することによって信号伝播遅延時間を制御するため、従来の構成において用いていた遅延セルは不要である。また、信号伝播遅延時間制御パターンは、例えば従来の構成における平坦化ダミー（後述する）の一部を置き換えるように配置されるか、又は、何も配置されていなかった領域に配置されるかするものであり、半導体装置の面積を増大させる原因とはならない。以上から、半導体装置の面積増大を招くことなく信号線の信号伝播遅延時間が制御された半導体装置を設計することができる。
【００２１】
尚、ステップ（ｃ）において孤立信号線部分が所定の信号伝播遅延時間を有していない場合、ステップ（ｃ）の後に信号伝播遅延時間制御パターンの配置を変更するステップ（ｄ）を実行し、ステップ（ｄ）を実行した後に、再度ステップ（ｃ）を実行し、孤立信号線部分が所定の信号伝播遅延時間を有するようになるまでステップ（ｄ）とステップ（ｃ）とを繰り返すことが好ましい。
【００２２】
このようにすると、最初に行った信号伝播遅延時間制御パターンの配置によって孤立信号線部分が所定の信号伝播遅延時間を有するようにならなかった場合にも、孤立信号線部分が所定の信号伝播遅延時間を有するようにするために信号伝播遅延時間制御パターンの配置の変更を繰り返すことができる。よって、孤立信号線部分が確実に所定の信号伝播遅延時間を有する半導体装置を設計することができる。
【００２３】
また、ステップ（ａ）の後で且つ前記ステップ（ｂ）の前に、孤立信号線部分の周囲のうち、平坦化ダミーがレイアウトされる領域と平坦化ダミーがレイアウトされない領域とを抽出するステップ（ｅ）を更に備え、ステップ（ｂ）において、信号伝播遅延時間制御パターンを、平坦化ダミーがレイアウトされない領域に配置することが好ましい。
【００２４】
このようにすると、半導体装置の面積増加を避けながら信号伝播遅延時間制御パターンを配置することができる。尚、平坦化ダミーを使用する目的はＣＭＰ工程において層間膜を平坦にすることであるから、信号伝播遅延時間制御パターンが配置される領域においては平均化ダミーは不要である。また、従来の半導体装置の場合には平坦化ダミーが配置されていた領域について、本発明の設計方法においては平坦化ダミーが配置されない領域とすることも考えられることになる。
【００２５】
また、信号伝播遅延時間制御パターンは、信号線と同じ層に設けられた配線構造からなることが好ましい。また、信号伝播遅延時間制御パターンは、信号線と異なる層に設けられた配線構造からなることも好ましい。
【００２６】
更に、信号伝播遅延時間制御パターンは、信号線よりも下方に設けられた活性層及びゲート層の少なくとも一方からなることも好ましい。
【００２７】
これらのいずれの構成であっても、信号線のうちの孤立信号線部分における信号伝播遅延時間を制御することができる。
【００２８】
前記の目的を達成するため、本発明の半導体装置は、基板上に形成され、最小ピッチ内の範囲に他の配線が設けられていない孤立信号線部分を有する配線である信号線と、孤立信号線部分の周囲に配置された信号伝播遅延時間制御パターンとを備え、信号伝播遅延時間制御パターンは、孤立信号線部分が予め設定した所定の信号伝播遅延時間を有するように配置された複数の個別パターンからなる。
【００２９】
本発明の半導体装置によると、信号線の周囲に配置された信号伝播遅延時間制御パターンにより、信号線のうちの孤立信号線部分が予め設定された所定の信号伝播遅延時間を有するように制御されている。このため、従来の構成において用いていた遅延セルは不要である。また、信号伝播遅延時間制御パターンは、従来の構成において平坦化ダミーが配置されていた領域又は何も配置されていなかった領域に配置するため、半導体装置の面積を増大させる原因とはならない。以上から、面積増大を伴わずに孤立信号線部分が所定の信号伝播遅延時間を有するように制御された半導体装置となっている。
【００３０】
尚、複数の個別パターンは、それぞれ信号線から第１の距離だけ離れて配置されていることが好ましい。
【００３１】
また、複数の個別パターンは、それぞれ隣の個別パターンとは第２の距離だけ離れて配置されていることが好ましい。
【００３２】
尚、本発明の半導体装置において、孤立信号線部分の周囲のうちの一部領域に配置された平坦化ダミーを更に備え、信号伝播遅延時間制御パターンは、孤立信号線部分の周囲のうちの平坦化ダミーが配置されていない領域に配置されている。
【００３３】
また、信号伝播遅延時間制御パターンは、信号線と同じ層に設けられた配線構造からなることが好ましい。また、信号伝播遅延時間制御パターンは、信号線と異なる層に設けられた配線構造からなることも好ましい。更に、信号伝播遅延時間制御パターンは、信号線よりも下方に設けられた活性層及びゲート層の少なくとも一方からなることも好ましい。
【００３４】
これらのいずれの構成であっても、信号線のうちの孤立信号線部分における信号伝播遅延時間を制御することができる。
【００３５】
また、信号伝播遅延時間制御パターンは、信号線に沿って配置され且つ同一の形状を有する複数の個別パターンからなり、前記形状は、多角形、円形又は楕円形であることが好ましい。
【００３６】
このような信号伝播遅延時間制御パターンによっても、信号伝播遅延時間を制御するという機能を果たすことができる。
【００３７】
また、信号伝播遅延時間制御パターンは、接地電位又は電源電位に接続されていることが好ましい。
【００３８】
このようにすると、信号伝播遅延時間制御パターンの電位が固定される。このため、信号線と信号伝播遅延時間制御パターンとの間の容量を安定させることができる。
【発明の効果】
【００３９】
本発明に係る半導体装置の設計方法及び半導体装置によれば、信号伝播遅延時間を調整するために、信号線に隣接して配置する信号伝播遅延時間制御パターンを用いる。これにより、従来の構成で用いていたような遅延セルを配置するための特別な領域が不要となる。したがって、集積回路チップ面積を広げることなくタイミング精度の高い集積回路を設計し、実現することが可能となる。
【発明を実施するための最良の形態】
【００４０】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置の設計方法及び半導体装置について、図面を参照しながら説明する。
【００４１】
図１は、本実施形態に係る半導体装置の設計方法における処理手順を示す。
【００４２】
まず、ステップ１０１として集積回路の論理設計を行う。これは、回路設計の際に使用する複数の機能ブロックを論理的に組み合わせることにより、目標とする動作を実現する工程である。
【００４３】
次に、ステップ１０２として、自動配置配線により、複数の機能ブロック間を接続する配線である信号配線をレイアウトする。次に、ステップ１０３として、レイアウトした複数の信号配線のうち、特定の信号配線に着目する。更に、着目した信号配線の周囲において、平坦化ダミーの入らない領域と、平坦化ダミーの入る領域とを抽出する。
【００４４】
ここで、平坦化ダミーとは、ＣＭＰ（Chemical Mechanical Polishing ）工程において層間膜が平坦になるようにレイアウトしたパターンのことである。つまり、層間膜に形成される配線等のパターンが疎な領域では、配線パターンが密な領域と比べて速やかに研磨され、層間膜の膜厚が薄くなることがある。そこで、これを防止するためにパターンを密にする目的をもって平坦化ダミーがレイアウトされる。平坦化ダミーは、例えば、配線と同様の構造として形成されるが、他の構造であっても良い。
【００４５】
また、ここで着目する信号配線は、制御信号が伝播する配線のうち、周囲に他の配線（配線構造の平坦化ダミー、他の信号線等）が配置されない部分を有する配線である。言い換えると、孤立配線を有する配線である。
【００４６】
次に、ステップ１０４として、他の配線の入らない領域において、着目した信号配線が有する信号伝播遅延時間（以下、遅延時間と記す場合がある）を見積もる。
【００４７】
次に、ステップ１０５として、他の配線の入らない領域に対し、該領域の信号配線が予め設定した所定の遅延時間を有するように、信号伝播遅延時間制御パターン（以下、制御パターンと記す場合がある）をレイアウトする。
【００４８】
次に、ステップ１０６として、平坦化ダミーをレイアウトする。これにより、レイアウトが完了する。
【００４９】
次に、ステップ１０７として、実配線における論理検証を実施する。更に、ステップ１０８として、着目した信号配線の遅延時間が規格内か否か（予め設定した所定の遅延時間内であるか否か）を判断する。ここで、前記の遅延時間が規格内であった場合、ステップ１０９として、マスクの製造等を実施する。
【００５０】
この一方、前記の遅延時間が規格外であった場合、ステップ１１０として、信号伝播遅延時間制御パターンのレイアウト変更を実施する。尚、具体的に、どのような基準をもって、どのようなパターン変更を行うのかという点は、後に説明する。
【００５１】
次に、ステップ１０５に戻り、制御パターンのレイアウトを再度行う。更に、ステップ１０８にて遅延時間が規格内になるまで、ステップ１０５、１０６、１０７及び１１０を繰り返す。ステップ１０８にて遅延時間が規格内になれば、ステップ１０９に進む。
【００５２】
次に、本実施形態に係る半導体装置における信号配線と制御パターンのレイアウトについて説明する。図２（ａ）〜（ｃ）は、信号配線、信号伝播遅延時間制御パターン及び平坦化ダミーのレイアウトを説明するための図である。
【００５３】
まず、図２（ａ）に示すように、着目する信号配線２０１の周囲に、信号伝播遅延時間制御パターンをレイアウトするための信号伝播遅延時間制御パターンレイアウト領域２０２（以下、制御パターンレイアウト領域２０２と記す）を設定する。制御パターンレイアウト領域２０２は、対象となる信号配線２０１の両側に、それぞれ信号配線２０１の端から距離Ａ以下である範囲として設定する。
【００５４】
次に、図２（ｂ）に示すように、制御パターンレイアウト領域２０２内に、信号伝播遅延時間制御パターン２０３（以下、制御パターン２０３と記す）を所定の条件に従って配置する。ここでは、制御パターン２０３は、信号配線２０１と同じ層に、信号配線２０１と同様の配線構造として形成する。また、制御パターン２０３は、信号配線２０１の延びる方向を長辺Ｄ、信号配線２０１に直交する方向を短辺Ｃとする長方形の個別パターンが複数配置された構造である。各個別パターンは、信号配線２０１から距離Ｂだけ離れていると共に、互いに距離Ｅだけ離れているようにレイアウトする。
【００５５】
次に、図２（ｃ）に示すように、制御パターンレイアウト領域２０２の周囲に、平坦化ダミーパターン２０４を所定の条件に従って配置する。平坦化ダミーパターン２０４は、信号配線２０１と同じ層に形成する。また、平坦化ダミーパターン２０４は、一辺の長さがＧの正方形状であり、互いにＨの距離をおいてのレイアウトされる複数のパターンからなる。更に、平坦化ダミーパターン２０４は、制御パターン２０３から距離Ｆをおいてレイアウトされる。
【００５６】
ここで、図２（ａ）〜（ｃ）におけるＡ〜Ｈの各寸法については、例えば、距離Ａを０．２０μｍ、距離Ｂを０．１０μｍ、距離Ｃを０．１０μｍ、距離Ｄを０．５０μｍ、距離Ｅを０．１０μｍ、距離Ｆを０．５０μｍ、距離Ｇを０．５０μｍ、距離Ｈを０．５０μｍとする。但し、これらの値には限らない。
【００５７】
信号配線２０１の信号伝播遅延時間は、信号配線２０１と制御パターン２０３との距離Ｂ、及び、制御パターン２０３同士の距離Ｅによって制御可能である。これは、信号配線２０１と制御パターン２０３との配線間容量が距離Ｂ及び距離Ｅに依存しているためである。例えば、信号伝播遅延時間を長く設定したい場合、距離Ｂ及び距離Ｅを共に短くすることにより達成できる。逆に、信号伝播遅延時間を短く設定したいのであれば、距離Ｂ及び距離Ｅを長くすること等により達成できる。このように、距離Ｂ及び距離Ｅを変えることにより、信号配線２０１の信号伝播遅延時間を連続的に自由に制御することができる。
【００５８】
また、制御パターンレイアウト領域２０２は、従来技術の半導体装置における平坦化ダミーパターンをレイアウトするための領域の一部である。このため、本実施形態に係る半導体装置とその設計方法において、制御パターンレイアウト領域２０２を設けたとしても、それに応じて平坦化ダミーパターン２０４を減らすことにより、レイアウト面積の増大を防ぐことができる。
【００５９】
尚、以上は信号配線２０１と制御パターン２０３とが同じ層に設けられている場合を想定して説明した。しかし、これらは異なる層に設けられていても良い。その場合、信号配線２０１の真下、真上に制御パターン２０３を配置することも可能である。
【００６０】
また、本実施形態において制御パターン２０３を構成する個別パターンの形状は長方形であるものとして説明したが、これには限らない。信号配線２０１と制御パターン２０３との間の配線間容量を効果的に変化させることができる形状に形成すればよいのであり、例えば、円形、楕円形、多角形等であっても良い。
【００６１】
また、制御パターンレイアウト領域２０２は、信号配線２０１の両側にそれぞれ距離Ａの幅に設定しているが、距離Ａの値は、半導体装置内の場所によって異なっていても構わない。
【００６２】
（第１の実施形態の変形例）
次に、第１の実施形態の変形例について、図面を参照して説明する。図３は、本変形例に係る半導体装置及びその設計方法における信号配線３０１及び信号伝播遅延時間制御パターン３０２（以下、制御パターン３０２と記す）について示している。
【００６３】
本変形例において、制御パターン３０２のレイアウト方法については、第１の実施形態において図１を参照して説明した手順と同様である。よって、その説明は省略する。
【００６４】
第１の実施形態と本変形例との違いは、制御パターン３０２を接地配線により接地することである。図３には、このことも示されている。これにより、制御パターン３０２の電位が固定されるため、信号配線３０１と制御パターン３０２との間の配線間容量を安定させることが可能となる。配線間容量が安定していると信号伝播遅延時間も安定するため、これは望ましいことである。
【００６５】
尚、制御パターン３０２を接地配線３０３により接地するのに代えて、制御パターン３０２を電源電位に接続することもできる。この場合も、制御パターン３０２の電位が固定されるから、信号配線３０１と制御パターン３０２との間の配線間容量を安定させることが可能となる。
【００６６】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置の設計方法及び半導体装置について、図面を参照しながら説明する。
【００６７】
本実施形態において、半導体装置を設計するための処理の手順については、第１の実施形態において図１を参照して説明した手順と同様である。よって、その説明は省略する。以下には、本実施形態における信号伝播遅延時間制御パターンについて説明する。
【００６８】
図４（ａ）〜（ｃ）に、本実施形態における信号配線と、信号伝播遅延時間制御パターンのレイアウトとについて示している。
【００６９】
まず、図４（ａ）に示すように、着目する信号配線４０１の周囲に、信号伝播遅延時間制御パターンをレイアウトするための信号伝播遅延時間制御パターンレイアウト領域４０２（以下、制御パターンレイアウト領域４０２と記す）を設定する。制御パターンレイアウト領域４０２は、対象となる信号配線４０１の両側に、それぞれ信号配線４０１から距離Ａ以下である範囲として設定する。
【００７０】
次に、図４（ｂ）に示すように、制御パターンレイアウト領域４０２内に信号伝播遅延時間制御パターン活性層４０３（以下、制御パターン活性層４０３と記す）と、信号伝播遅延時間制御パターンゲート層４０４（以下、制御パターンゲート層４０４と記す）とを所定の条件に従って配置する。
【００７１】
制御パターン活性層４０３は、信号配線４０１よりも下方に位置する半導体基板内に設けられている不純物拡散層が複数配置された構造である。制御パターン活性層４０３を構成する不純物拡散層は、信号配線４０１の延びる方向を長辺Ｄ、信号配線４０１に直交する方向を短辺Ｃとする長方形であり、図４（ｂ）のように平面視した場合に信号配線４０１から距離Ｂだけ離れると共に、互いに距離Ｅだけ離れるようにレイアウトされる。
【００７２】
また、制御パターンゲート層４０４は、信号配線４０１よりも下方に位置する半導体基板上に設けられたゲート電極配線層が複数配置された構造である。制御パターンゲート層４０４を構成する各ゲート電極配線層は、一辺がＧの正方形状であり、図４（ｂ）のように平面視した場合に信号配線４０１から距離Ｆだけ離れると共に、互いに距離Ｈだけ離れるようにレイアウトされる。
【００７３】
次に、図４（ｃ）に示すように、制御パターンレイアウト領域４０２の周辺に、平坦化ダミーパターン活性層４０５と、平坦化ダミーパターンゲート層４０６とを所定の条件に反って配置する。
【００７４】
平坦化ダミーパターン活性層４０５は、信号配線４０１よりも下方に位置する半導体基板内に設けられている不純物拡散層が複数配置された構造である。平坦化ダミーパターン活性層４０５を構成する不純物拡散層は、一辺の長さがＪの正方形状であり、図４（ｃ）のように平面視した場合に制御パターン活性層４０３から距離Ｉだけ離れると共に、互いに距離Ｋだけ離れるようにレイアウトされる。
【００７５】
また、平坦化ダミーパターンゲート層４０６は、信号配線４０１よりも下方に位置する半導体基板上に設けられたゲート電極配線層が複数配置された構造である。平坦化ダミーパターンゲート層４０６を構成するゲート電極配線層は、一辺の長さがＭの正方形状であり、平面視した場合に制御パターンゲート層４０４から距離Ｌだけ離れると共に、互いに距離Ｎだけ離れるようにレイアウトされる。
【００７６】
ここで、図４（ａ）〜（ｃ）に示される各寸法について、例えば、距離Ａを０．２０μｍ、距離Ｂを０．１０μｍ、距離Ｃを０．１０μｍ、距離Ｄを０．２４μｍ、距離Ｅを０．１１μｍ、距離Ｆを０．１３μｍ、距離Ｇを０．０４μｍ、距離Ｈを０．１２μｍ、距離Ｉを０．０８μｍ、距離Ｊを０．１６μｍ、距離Ｋを０．０８μｍ、距離Ｌを０．０５μｍ、距離Ｍを０．０４μｍ、距離Ｎを０．０４μｍとする。但し、これらの値には限られない。
【００７７】
信号配線４０１の信号伝播遅延時間は、信号配線４０１と制御パターン活性層４０３との距離Ｂ及び制御パターン活性層４０３同士の距離Ｅと、信号配線４０１と制御パターンゲート層４０４との距離Ｆ及び制御パターンゲート層４０４同士の距離Ｈとによって制御可能である。これは、信号配線４０１と制御パターン活性層４０３との配線間容量が距離Ｂ及び距離Ｅに依存していると共に、信号配線４０１と制御パターンゲート層４０４との間の配線間容量が距離Ｆ及び距離Ｈに依存しているためである。例えば、信号伝播遅延時間を長く設定したい場合、距離Ｂ及び距離Ｅ、距離Ｆ及び距離Ｈをいずれも短くすることにより達成可能である。この他にも、距離Ｂ及び距離Ｅ、距離Ｆ及び距離Ｈを代えることにより、信号伝播遅延時間を連続的に自由に制御可能である。
【００７８】
また、制御パターンレイアウト領域４０２は、従来技術の半導体装置における平坦化ダミーパターン活性層及び平坦化ダミーパターンゲート層をレイアウトするための領域の一部である。このため、本実施形態に係る半導体装置とその設計方法において、制御パターンレイアウト領域４０２を設けたとしても、それに応じて平坦化ダミーパターン活性層及び平坦化ダミーパターンゲート層を減らすことにより、レイアウト面積の増大を防ぐことができる。
【００７９】
また、本実施形態において、制御パターン活性層４０３及び制御パターンゲート層４０４の形状は共に四角形であるものとして説明した。しかし、信号配線４０１と制御パターン活性層４０３との配線間容量及び信号配線４０１と制御パターンゲート層４０４との間の配線間容量を効果的に変化させることが出来る形状に形成すればよいのであり、例えば、円形、楕円形、多角形等であっても良い。
【００８０】
また、制御パターンレイアウト領域４０２は、信号配線４０１の両側にそれぞれ距離Ａの幅に設定しているが、距離Ａの値は、半導体装置内の場所によって異なっていても構わない。
【産業上の利用可能性】
【００８１】
本発明の半導体装置の設計方法及び半導体装置は、チップ面積を増大することなくタイミング精度の高い集積回路レイアウトを実現することができ、特に、配線の信号伝播遅延時間を考慮したマスクパターン設計に有用である。
【図面の簡単な説明】
【００８２】
【図１】図１は、本発明の第１及び第２の実施形態に係る半導体装置の設計方法における処理手順を示す図である。
【図２】図２（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置におけるレイアウトを示す図である。
【図３】図３は、第１の実施形態の変形例に係る半導体装置におけるレイアウトを示す図である。
【図４】図４（ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導体装置におけるレイアウトを示す図である。
【図５】図５は、従来の半導体層の設計方法における処理手順を示す図である。
【図６】図６は、従来の半導体層における遅延セルのレイアウトを示す図である。
【符号の説明】
【００８３】
１０１〜１１０  ステップ
２０１      信号配線
２０２      （信号伝播遅延時間）制御パターンレイアウト領域
２０３      （信号伝播遅延時間）制御パターン
２０４      平坦化ダミーパターン
３０１      信号配線
３０２      （信号伝播遅延時間）制御パターン
３０３      接地配線
４０１      信号配線
４０２      （信号伝播遅延時間）制御パターンレイアウト領域
４０３      （信号伝播遅延時間）制御パターン活性層
４０４      （信号伝播遅延時間）制御パターンゲート層
４０５      平坦化ダミーパターン活性層
４０６      平坦化ダミーパターンゲート層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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