(57)【要約】【課題】フリップフロップ回路、フリップフロップ回路を備えるパイプライン回路、及びフリップフロップ回路の動作方法を提供する。【解決手段】クロック信号の遅延信号に応答して、内部ノードを第１電圧にプリチャージするプリチャージトランジスタと、内部ノードの電圧を第１電圧より低い第２電圧にプルダウンする第１プルダウン部と、内部ノードの電圧に応答して、出力ノードの電圧を第１電圧にプルアップするプルアップトランジスタと、出力ノードの電圧を第２電圧にプルダウンする第２プルダウン部と、を備え、第１プルダウン部は、入力信号に応答して、内部ノードの電圧をプルダウンする第１プルダウントランジスタと、クロック信号と出力ノードで発生する出力信号との組み合わせから生成される第１パルス信号に応答して、第１プルダウントランジスタを通じてプルダウンされた電圧を第２電圧にプルダウンする第２プルダウントランジスタと、を備える。【選択図】図３
2009044738.tif 000002
【特許請求の範囲】
【請求項１】
フリップフロップ回路において、
クロック信号の遅延信号に応答して、内部ノードを第１電圧にプリチャージするプリチャージトランジスタと、
前記内部ノードの電圧を前記第１電圧より低い第２電圧にプルダウンする第１プルダウン部と、
前記内部ノードの電圧に応答して、出力ノードの電圧を前記第１電圧にプルアップするプルアップトランジスタと、
前記出力ノードの電圧を前記第２電圧にプルダウンする第２プルダウン部と、を備え、
前記第１プルダウン部は、
入力信号に応答して、前記内部ノードの電圧をプルダウンする第１プルダウントランジスタと、
前記クロック信号と前記出力ノードで発生する出力信号との組み合わせから生成される第１パルス信号に応答して、前記第１プルダウントランジスタを通じてプルダウンされた電圧を前記第２電圧にプルダウンする第２プルダウントランジスタと、を備えることを特徴とするフリップフロップ回路。
【請求項２】
前記第２プルダウントランジスタは、前記出力信号に応答して、前記第１プルダウントランジスタを通じてプルダウンされる電圧をプルダウンしないことを特徴とする請求項１に記載のフリップフロップ回路。
【請求項３】
前記第２プルダウン部は、
前記入力信号の反転信号に応答して、前記出力ノードの電圧をプルダウンする第３プルダウントランジスタと、
前記クロック信号から生成される第２パルス信号に応答して、前記第３プルダウントランジスタを通じてプルダウンされた電圧を前記第２電圧にプルダウンする第４プルダウントランジスタと、を備えることを特徴とする請求項１に記載のフリップフロップ回路。
【請求項４】
前記フリップフロップ回路は、第１パルス発生部と第２パルス発生部とをさらに備え、
前記第１パルス発生部は、前記クロック信号から生成されるパルス信号の反転信号と、前記出力信号に対して反転論理和演算を行って、前記第１パルス信号を発生させるＮＯＲゲートを備え、
前記第２パルス発生部は、前記パルス信号の反転信号を反転して前記第２パルス信号を発生させるインバータを備えることを特徴とする請求項３に記載のフリップフロップ回路。
【請求項５】
前記フリップフロップ回路はデータ入力部をさらに備え、
前記データ入力部は、前記入力信号に対応する電圧を前記内部ノードに提供することを特徴とする請求項３に記載のフリップフロップ回路。
【請求項６】
前記データ入力部は、電源電圧に連結されたソース、前記入力信号が入力されるゲート、及び前記内部ノードに連結されたドレインを備えるＰＭＯＳトランジスタを備えることを特徴とする請求項５に記載のフリップフロップ回路。
【請求項７】
前記フリップフロップ回路は、前記内部ノードに連結された内部ラッチ部をさらに備えることを特徴とする請求項３に記載のフリップフロップ回路。
【請求項８】
前記内部ラッチ部は、
前記内部ノードに連結された入力端子を持つ第１インバータと、
前記第１インバータの出力端子に連結された入力端子と、前記内部ノードに連結された出力端子とを持つ第２インバータと、を備えることを特徴とする請求項７に記載のフリップフロップ回路。
【請求項９】
前記内部ラッチ部は、
前記内部ノードに連結された入力端子を持つインバータと、
電源電圧に連結されたソース、前記インバータの出力端子に連結されたゲート、及び前記内部ノードに連結されたドレインを備えるＰＭＯＳトランジスタと、を備えることを特徴とする請求項７に記載のフリップフロップ回路。
【請求項１０】
前記内部ラッチ部は、
前記内部ノードに連結された入力端子を持つインバータと、
接地電圧に連結されたソース、前記インバータの出力端子に連結されたゲート、及び前記内部ノードに連結されたドレインを備えるＮＭＯＳトランジスタと、を備えることを特徴とする請求項７に記載のフリップフロップ回路。
【請求項１１】
前記内部ラッチ部は、
前記内部ノードに連結された入力端子を持つインバータと、
電源電圧に連結されたソースと、前記インバータの出力端子に連結されたゲートとを備える第１ＰＭＯＳトランジスタと、
前記第１ＰＭＯＳトランジスタのドレインに連結されたソースと、前記第１パルス信号が入力されるゲートとを備える第２ＰＭＯＳトランジスタと、
前記第２ＰＭＯＳトランジスタのドレイン及び前記内部ノードに連結されたドレインと、前記クロック信号の遅延信号が入力されるゲートとを備える第１ＮＭＯＳトランジスタと、
前記第１ＮＭＯＳトランジスタのソースに連結されたドレイン、前記インバータの出力端子に連結されたゲート、及び接地電圧に連結されたソースを備える第２ＮＭＯＳトランジスタと、を備えることを特徴とする請求項７に記載のフリップフロップ回路。
【請求項１２】
前記内部ラッチ部は、
前記内部ノードに連結された入力端子を持つ第１インバータと、
前記第１インバータの出力端子に連結された入力端子を持つ第２インバータと、
前記クロック信号の遅延信号及び前記第１パルス信号に応答して、前記第２インバータの出力端子から発生する電圧を前記内部ノードに提供する伝送ゲートと、を備えることを特徴とする請求項７に記載のフリップフロップ回路。
【請求項１３】
前記フリップフロップ回路は、前記出力ノードに連結された出力ラッチ部をさらに備えることを特徴とする請求項３に記載のフリップフロップ回路。
【請求項１４】
前記出力ラッチ部は、
前記出力ノードに連結された入力端子を持つ第１インバータと、
前記第１インバータの出力端子に連結された入力端子と、前記出力ノードに連結された出力端子とを持つ第２インバータと、を備えることを特徴とする請求項１３に記載のフリップフロップ回路。
【請求項１５】
前記フリップフロップ回路はパルス発生回路をさらに備え、
前記パルス発生回路は、
前記クロック信号の遅延信号及び前記遅延されたクロック信号の反転信号を発生させる遅延部と、
前記クロック信号及び前記遅延されたクロック信号の反転信号に対して反転論理積演算を行って、前記パルス信号の反転信号を発生させるＮＡＮＤゲートと、を備えることを特徴とする請求項４に記載のフリップフロップ回路。
【請求項１６】
フリップフロップ回路において、
クロック信号に応答して、内部ノードを第１電圧にプリチャージするプリチャージトランジスタと、
前記内部ノードの電圧を前記第１電圧より低い第２電圧にプルダウンする第１プルダウン部と、
前記内部ノードの電圧に応答して、出力ノードの電圧を前記第１電圧にプルアップするプルアップトランジスタと、
前記出力ノードの電圧を前記第２電圧にプルダウンする第２プルダウン部と、を備え、
前記第１プルダウン部は、
入力信号に応答して、前記内部ノードの電圧をプルダウンする第１プルダウントランジスタと、
前記クロック信号と前記出力ノードで発生する出力信号との組み合わせから生成される第１パルス信号に応答して、前記第１プルダウントランジスタを通じてプルダウンされた電圧を前記第２電圧にプルダウンする第２プルダウントランジスタと、を備えることを特徴とするフリップフロップ回路。
【請求項１７】
フリップフロップ回路において、
クロック信号から生成される第１パルス信号に応答して、内部ノードを第１電圧にプリチャージするプリチャージトランジスタと、
前記内部ノードの電圧を前記第１電圧より低い第２電圧にプルダウンする第１プルダウン部と、
前記内部ノードの電圧に応答して、出力ノードの電圧を前記第１電圧にプルアップする第２プルアップトランジスタと、
前記出力ノードの電圧を前記第２電圧にプルダウンする第２プルダウン部と、を備え、
前記第１プルダウン部は、
入力信号に応答して、前記内部ノードの電圧をプルダウンする第１プルダウントランジスタと、
前記クロック信号及び前記出力ノードで発生する出力信号の組み合わせから生成される第２パルス信号に応答して、前記第１プルダウントランジスタを通じてプルダウンされた電圧を前記第２電圧にプルダウンする第２プルダウントランジスタと、を備えることを特徴とするフリップフロップ回路。
【請求項１８】
前記第２プルダウントランジスタは、前記出力信号に応答して、前記第１プルダウントランジスタを通じてプルダウンされる電圧をプルダウンしないことを特徴とする請求項１７に記載のフリップフロップ回路。
【請求項１９】
前記第２プルダウン部は、
前記入力信号の反転信号に応答して、前記出力ノードの電圧をプルダウンする第３プルダウントランジスタと、
前記第１パルス信号に応答して、前記第３プルダウントランジスタを通じてプルダウンされた電圧を前記第２電圧にプルダウンする第４プルダウントランジスタと、を備えることを特徴とする請求項１７に記載のフリップフロップ回路。
【請求項２０】
前記フリップフロップ回路は、第１パルス発生部と第２パルス発生部とをさらに備え、
前記第１パルス発生部は、前記クロック信号から生成されるパルス信号の反転信号を反転して前記第１パルス信号を発生させるインバータを備え、
前記第２パルス発生部は、前記パルス信号の反転信号と前記出力信号とに対して反転論理和演算を行って、前記第２パルス信号を発生させるＮＯＲゲートを備えることを特徴とする請求項１９に記載のフリップフロップ回路。
【請求項２１】
前記フリップフロップ回路はデータ入力部をさらに備え、
前記データ入力部は、前記入力信号に対応する電圧を前記内部ノードに提供することを特徴とする請求項１９に記載のフリップフロップ回路。
【請求項２２】
前記データ入力部は、電源電圧に連結されたソース、前記入力信号が入力されるゲート、及び前記内部ノードに連結されたドレインを備えるＰＭＯＳトランジスタを備えることを特徴とする請求項２１に記載のフリップフロップ回路。
【請求項２３】
前記フリップフロップ回路は、前記出力ノードに連結された出力ラッチ部をさらに備えることを特徴とする請求項１９に記載のフリップフロップ回路。
【請求項２４】
前記出力ラッチ部は、
前記出力ノードに連結された入力端子を持つ第１インバータと、
前記第１インバータの出力端子に連結された入力端子と、前記出力ノードに連結された出力端子とを持つ第２インバータと、を備えることを特徴とする請求項２３に記載のフリップフロップ回路。
【請求項２５】
前記出力ラッチ部は、
前記出力ノードに連結された入力端子を持つインバータと、
電源電圧に連結されたソース、前記インバータの出力端子に連結されたゲート、及び前記出力ノードに連結されたドレインを備えるＰＭＯＳトランジスタと、を備えることを特徴とする請求項２３に記載のフリップフロップ回路。
【請求項２６】
前記出力ラッチ部は、
前記出力ノードに連結された入力端子を持つインバータと、
接地電圧に連結されたソース、前記インバータの出力端子に連結されたゲート、及び前記出力ノードに連結されたドレインを備えるＮＭＯＳトランジスタと、を備えることを特徴とする請求項２３に記載のフリップフロップ回路。
【請求項２７】
前記出力ラッチ部は、
前記出力ノードに連結された入力端子を持つインバータと、
電源電圧に連結されたソースと、前記インバータの出力端子に連結されたゲートとを備える第１ＰＭＯＳトランジスタと、
前記第１ＰＭＯＳトランジスタのドレインに連結されたソースと、前記第１パルス信号が入力されるゲートとを備える第２ＰＭＯＳトランジスタと、
前記第２ＰＭＯＳトランジスタのドレイン及び前記出力ノードに連結されたドレインと、前記クロック信号の遅延信号が入力されるゲートを備える第１ＮＭＯＳトランジスタと、
前記第１ＮＭＯＳトランジスタのソースに連結されたドレイン、前記インバータの出力端子に連結されたゲート、及び接地電圧に連結されたソースを備える第２ＮＭＯＳトランジスタと、を備えることを特徴とする請求項２３に記載のフリップフロップ回路。
【請求項２８】
前記出力ラッチ部は、
前記出力ノードに連結された入力端子を持つ第１インバータと、
前記第１インバータの出力端子に連結された入力端子を持つ第２インバータと、
前記クロック信号の遅延信号及び前記第２パルス信号に応答して、前記第２インバータの出力端子から発生する電圧を前記出力ノードに提供する伝送ゲートと、を備えることを特徴とする請求項２３に記載のフリップフロップ回路。
【請求項２９】
前記フリップフロップ回路はパルス発生回路をさらに備え、
前記パルス発生回路は、
前記クロック信号の遅延反転信号を発生させる遅延部と、
前記クロック信号及び前記クロック信号の遅延反転信号に対して反転論理積演算を行って、前記パルス信号の反転信号を発生させるＮＡＮＤゲートと、を備えることを特徴とする請求項２０に記載のフリップフロップ回路。
【請求項３０】
パイプライン回路において、
クロック信号の遅延信号と、前記クロック信号から生成されるパルス信号との反転信号を発生させるパルス発生回路と、
複数のフリップフロップを備え、前記クロック信号の遅延信号と前記パルス信号の反転信号とに応答して、入力信号をサンプリングして出力信号を発生させる第１フリップフロップグループと、
前記第１フリップフロップグループの出力信号に対して論理演算を行う組み合わせ論理回路と、
複数のフリップフロップを備え、前記クロック信号の遅延信号と前記パルス信号の反転信号とに応答して、前記組み合わせ論理回路の出力信号をサンプリングして出力信号を発生させる第２フリップフロップグループと、を備え、
前記第１フリップフロップグループに備えられたそれぞれのフリップフロップ及び前記第２フリップフロップグループに備えられたそれぞれのフリップフロップは、
前記クロック信号の遅延信号に応答して、内部ノードを第１電圧にプリチャージするプリチャージトランジスタと、
前記内部ノードの電圧を前記第１電圧より低い第２電圧にプルダウンする第１プルダウン部と、
前記内部ノードの電圧に応答して、出力ノードの電圧を前記第１電圧にプルアップするプルアップトランジスタと、
前記出力ノードの電圧を前記第２電圧にプルダウンする第２プルダウン部と、を備え、
前記第１プルダウン部は、
入力信号に応答して、前記内部ノードの電圧をプルダウンする第１プルダウントランジスタと、
前記パルス信号の反転信号と前記出力ノードで発生する出力信号との組み合わせから生成される第１パルス信号に応答して、前記第１プルダウントランジスタを通じてプルダウンされた電圧を前記第２電圧にプルダウンする第２プルダウントランジスタと、を備えることを特徴とするパイプライン回路。
【請求項３１】
前記第２プルダウン部は、
前記入力信号の反転信号に応答して、前記出力ノードの電圧をプルダウンする第３プルダウントランジスタと、
前記パルス信号の反転信号から生成される第２パルス信号に応答して、前記第３プルダウントランジスタを通じてプルダウンされた電圧を前記第２電圧にプルダウンする第４プルダウントランジスタと、を備えることを特徴とする請求項３０に記載のパイプライン回路。
【請求項３２】
パイプライン回路において、
クロック信号から生成されるパルス信号の反転信号を発生させるパルス発生回路と、
複数のフリップフロップを備え、前記パルス信号の反転信号に応答して、入力信号をサンプリングして出力信号を発生させる第１フリップフロップグループと、
前記第１フリップフロップの出力信号に対して論理演算を行う組み合わせ論理回路と、
複数のフリップフロップを備え、前記パルス信号の反転信号に応答して、前記組み合わせ論理回路の出力信号をサンプリングして出力信号を発生させる第２フリップフロップグループと、を備え、
前記第１フリップフロップグループに備えられたそれぞれのフリップフロップ及び前記第２フリップフロップグループに備えられたそれぞれのフリップフロップは、
前記パルス信号の反転信号から生成される第１パルス信号に応答して、内部ノードを第１電圧にプリチャージするプリチャージトランジスタと、
前記内部ノードの電圧を前記第１電圧より低い第２電圧にプルダウンする第１プルダウン部と、
前記内部ノードの電圧に応答して、出力ノードの電圧を前記第１電圧にプルアップするプルアップトランジスタと、
前記出力ノードの電圧を前記第２電圧にプルダウンする第２プルダウン部と、を備え、
前記第１プルダウン部は、
前記入力信号のうち一つの入力信号に応答して、前記内部ノードの電圧をプルダウンする第１プルダウントランジスタと、
前記クロック信号と、前記出力ノードで発生して前記フリップフロップグループの出力信号のうち一つの出力信号との組み合わせから生成される第２パルス信号に応答して、前記第１プルダウントランジスタを通じてプルダウンされた電圧を前記第２電圧にプルダウンする第２プルダウントランジスタと、を備えることを特徴とするパイプライン回路。
【請求項３３】
前記第２プルダウン部は、
前記入力信号の反転信号に応答して、前記出力ノードの電圧をプルダウンする第３プルダウントランジスタと、
前記第１パルス信号に応答して、前記第３プルダウントランジスタを通じてプルダウンされた電圧を前記第２電圧にプルダウンする第４プルダウントランジスタと、を備えることを特徴とする請求項３２に記載のパイプライン回路。
【請求項３４】
パイプライン回路において、
クロック信号の遅延信号と、前記クロック信号から生成されるパルス信号の反転信号とを発生させるパルス発生回路と、
複数のフリップフロップをそれぞれ備え、前記クロック信号の遅延信号と前記パルス信号の反転信号とに応答して、入力信号をサンプリングして出力信号をそれぞれ発生させるフリップフロップグループと、
前記フリップフロップグループの間にそれぞれ連結され、前記フリップフロップグループのうち特定のフリップフロップグループの出力信号に対して論理演算を行って出力信号をそれぞれ発生させ、前記出力信号を前記特定のフリップフロップグループの次のフリップフロップグループにそれぞれ提供する組み合わせ論理回路と、を備え、
前記それぞれのフリップフロップは、
前記クロック信号の遅延信号に応答して、内部ノードを第１電圧にプリチャージするプリチャージトランジスタと、
前記内部ノードの電圧を前記第１電圧より低い第２電圧にプルダウンする第１プルダウン部と、
前記内部ノードの電圧に応答して、出力ノードの電圧を前記第１電圧にプルアップするプルアップトランジスタと、
前記出力ノードの電圧を前記第２電圧にプルダウンする第２プルダウン部と、を備え、
前記第１プルダウン部は、
入力信号に応答して、前記内部ノードの電圧をプルダウンする第１プルダウントランジスタと、
前記クロック信号と前記出力ノードで発生する出力信号との組み合わせから生成される第２パルス信号に応答して、前記第１プルダウントランジスタを通じてプルダウンされた電圧を前記第２電圧にプルダウンする第２プルダウントランジスタと、を備えることを特徴とするパイプライン回路。
【請求項３５】
パイプライン回路において、
クロック信号から生成されるパルス信号の反転信号を発生させるパルス発生回路と、
複数のフリップフロップをそれぞれ備え、前記パルス信号の反転信号に応答して、入力信号をサンプリングして出力信号をそれぞれ発生させるフリップフロップグループと、
前記フリップフロップグループの間にそれぞれ連結され、前記フリップフロップグループのうち特定のフリップフロップグループの出力信号に対して論理演算を行って出力信号をそれぞれ発生させ、前記出力信号を前記特定のフリップフロップグループの次のフリップフロップグループにそれぞれ提供する組み合わせ論理回路と、を備え、
前記それぞれのフリップフロップは、
前記パルス信号の反転信号から生成される第１パルス信号に応答して、内部ノードを第１電圧にプリチャージするプリチャージトランジスタと、
前記内部ノードの電圧を前記第１電圧より低い第２電圧にプルダウンする第１プルダウン部と、
前記内部ノードの電圧に応答して、出力ノードの電圧を前記第１電圧にプルアップするプルアップトランジスタと、
前記出力ノードの電圧を前記第２電圧にプルダウンする第２プルダウン部と、を備え、
前記第１プルダウン部は、
前記入力信号のうち一つの入力信号に応答して、前記内部ノードの電圧をプルダウンする第１プルダウントランジスタと、
前記クロック信号と、前記出力ノードで発生して前記フリップフロップグループの出力信号のうち一つの出力信号との組み合わせから生成される第２パルス信号に応答して、前記第１プルダウントランジスタを通じてプルダウンされた電圧を前記第２電圧にプルダウンする第２プルダウントランジスタと、を備えることを特徴とするパイプライン回路。
【請求項３６】
フリップフロップ回路の動作方法において、
クロック信号の遅延信号に応答して、内部ノードを第１電圧にプリチャージするステップと、
入力信号に応答して、前記内部ノードの電圧を第１プルダウントランジスタを通じてプルダウンするステップと、
前記クロック信号と出力信号の組み合わせから生成される第１パルス信号に応答して、前記第１プルダウントランジスタを通じてプルダウンされた電圧を第２プルダウントランジスタを通じて前記第１電圧より低い第２電圧にプルダウンするステップと、
前記第２プルダウントランジスタを通じてプルダウンされた電圧に応答して、前記出力信号を発生させる出力ノードの電圧を前記第１電圧にプルアップするステップと、を含むことを特徴とするフリップフロップ回路の動作方法。
【請求項３７】
前記出力信号に応答して、前記第１プルダウントランジスタを通じてプルダウンされた電圧を、前記第２プルダウントランジスタを通じてプルダウンしないことを特徴とする請求項３６に記載のフリップフロップ回路の動作方法。
【請求項３８】
前記フリップフロップ回路の動作方法は、
前記入力信号の反転信号に応答して、前記出力ノードの電圧を、第３プルダウントランジスタを通じてプルダウンするステップと、
前記クロック信号から生成される第２パルス信号に応答して、前記第３プルダウントランジスタを通じてプルダウンされた電圧を、第４プルダウントランジスタを通じて前記第２電圧にプルダウンするステップと、をさらに含むことを特徴とする請求項３６に記載のフリップフロップ回路の動作方法。
【請求項３９】
フリップフロップ回路の動作方法において、
クロック信号から生成される第１パルス信号に応答して、内部ノードを第１電圧にプリチャージするステップと、
入力信号に応答して、前記内部ノードの電圧を、第１プルダウントランジスタを通じてプルダウンするステップと、
前記クロック信号と出力信号の組み合わせから生成される第２パルス信号に応答して、前記第１プルダウントランジスタを通じてプルダウンされた電圧を、第２プルダウントランジスタを通じて前記第１電圧より低い第２電圧にプルダウンするステップと、
前記第２プルダウントランジスタを通じてプルダウンされた電圧に応答して、前記出力信号を発生させる出力ノードの電圧を前記第１電圧にプルアップするステップと、を含むことを特徴とするフリップフロップ回路の動作方法。
【請求項４０】
前記出力信号に応答して、前記第１プルダウントランジスタを通じてプルダウンされた電圧を、第２プルダウントランジスタを通じてプルダウンしないことを特徴とする請求項３９に記載のフリップフロップ回路の動作方法。
【請求項４１】
前記フリップフロップ回路の動作方法は、
前記入力信号の反転信号に応答して、前記出力ノードの電圧を、第３プルダウントランジスタを通じてプルダウンするステップと、
前記第１パルス信号に応答して、前記第３プルダウントランジスタを通じてプルダウンされた電圧を、第４プルダウントランジスタを通じて前記第２電圧にプルダウンするステップと、をさらに含むことを特徴とする請求項３９に記載のフリップフロップ回路の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子回路に係り、より詳細には、フリップフロップ回路、フリップフロップ回路を備えるパイプライン回路、及びフリップフロップ回路の動作方法に関する。
【背景技術】
【０００２】
フリップフロップ（フリップフロップ回路）は、半導体集積回路のうちデジタル回路でデータメモリ素子として使われる。フリップフロップは、クロック信号により決定される時点で入力信号をサンプリングして出力信号に変換させる。フリップフロップは、ＤＲＡＭのような半導体メモリ装置、プロセッサー、及びコンピュータに広く使われる。
【０００３】
フリップフロップは、静的フリップフロップと動的フリップフロップとに分類されうる。静的フリップフロップは、低電力を消費して単純な回路構造を持つが、遅い動作速度を持つ。従来技術による静的フリップフロップの一例が図１に図示される。一方、動的フリップフロップは速い動作速度を持つが、高電力を消費して複雑な回路構造を持つ。従来技術による動的フリップフロップの一例が図２に図示される。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする技術的課題は、速い動作速度で低電力を消費するフリップフロップ回路、フリップフロップ回路を備えるパイプライン回路、及びフリップフロップ回路の動作方法を提供することである。
【課題を解決するための手段】
【０００５】
前記技術的課題を達成するために、本発明の実施形態によるフリップフロップ回路は、クロック信号の遅延信号に応答して、内部ノードを第１電圧にプリチャージするプリチャージトランジスタと、前記内部ノードの電圧を前記第１電圧より低い第２電圧にプルダウンする第１プルダウン部と、前記内部ノードの電圧に応答して、出力ノードの電圧を前記第１電圧にプルアップするプルアップトランジスタと、前記出力ノードの電圧を前記第２電圧にプルダウンする第２プルダウン部と、を備え、前記第１プルダウン部は、入力信号に応答して、前記内部ノードの電圧をプルダウンする第１プルダウントランジスタと、前記クロック信号と前記出力ノードで発生する出力信号との組み合わせから生成される第１パルス信号に応答して、前記第１プルダウントランジスタを通じてプルダウンされた電圧を前記第２電圧にプルダウンする第２プルダウントランジスタと、を備えることを特徴とする。
【０００６】
前記第２プルダウントランジスタは、前記出力信号に応答して、前記第１プルダウントランジスタを通じてプルダウンされる電圧をプルダウンしない。
前記第２プルダウン部は、前記入力信号の反転信号に応答して、前記出力ノードの電圧をプルダウンする第３プルダウントランジスタと、前記クロック信号から生成される第２パルス信号に応答して、前記第３プルダウントランジスタを通じてプルダウンされた電圧を前記第２電圧にプルダウンする第４プルダウントランジスタと、を備える。
【０００７】
前記フリップフロップ回路は、第１パルス発生部と第２パルス発生部とをさらに備え、前記第１パルス発生部は、前記クロック信号から生成されるパルス信号の反転信号と、前記出力信号に対して反転論理和演算を行って、前記第１パルス信号を発生させるＮＯＲゲートを備え、前記第２パルス発生部は、前記パルス信号の反転信号を反転して前記第２パルス信号を発生させるインバータを備える。
【０００８】
前記フリップフロップ回路はデータ入力部をさらに備え、前記データ入力部は、前記入力信号に対応する電圧を前記内部ノードに提供する。前記フリップフロップ回路は、前記内部ノードに連結された内部ラッチ部をさらに備える。前記フリップフロップ回路は、前記出力ノードに連結された出力ラッチ部をさらに備える。
【０００９】
前記フリップフロップ回路はパルス発生回路をさらに備え、前記パルス発生回路は、前記クロック信号の遅延信号及び前記遅延されたクロック信号の反転信号を発生させる遅延部と、前記クロック信号及び前記遅延されたクロック信号の反転信号に対して反転論理積演算を行って、前記パルス信号の反転信号を発生させるＮＡＮＤゲートと、を備える。
【００１０】
前記技術的課題を達成するために、本発明の実施形態によるフリップフロップ回路は、クロック信号に応答して、内部ノードを第１電圧にプリチャージするプリチャージトランジスタと、前記内部ノードの電圧を前記第１電圧より低い第２電圧にプルダウンする第１プルダウン部と、前記内部ノードの電圧に応答して、出力ノードの電圧を前記第１電圧にプルアップするプルアップトランジスタと、前記出力ノードの電圧を前記第２電圧にプルダウンする第２プルダウン部と、を備え、前記第１プルダウン部は、入力信号に応答して、前記内部ノードの電圧をプルダウンする第１プルダウントランジスタと、前記クロック信号と前記出力ノードで発生する出力信号との組み合わせから生成される第１パルス信号に応答して、前記第１プルダウントランジスタを通じてプルダウンされた電圧を前記第２電圧にプルダウンする第２プルダウントランジスタと、を備えることを特徴とする。
【００１１】
前記技術的課題を達成するために、本発明の実施形態によるフリップフロップ回路は、クロック信号から生成される第１パルス信号に応答して、内部ノードを第１電圧にプリチャージするプリチャージトランジスタと、前記内部ノードの電圧を前記第１電圧より低い第２電圧にプルダウンする第１プルダウン部と、前記内部ノードの電圧に応答して、出力ノードの電圧を前記第１電圧にプルアップする第２プルアップトランジスタと、前記出力ノードの電圧を前記第２電圧にプルダウンする第２プルダウン部と、を備え、前記第１プルダウン部は、入力信号に応答して、前記内部ノードの電圧をプルダウンする第１プルダウントランジスタと、前記クロック信号及び前記出力ノードで発生する出力信号の組み合わせから生成される第２パルス信号に応答して、前記第１プルダウントランジスタを通じてプルダウンされた電圧を前記第２電圧にプルダウンする第２プルダウントランジスタと、を備えることを特徴とする。
【００１２】
前記第２プルダウントランジスタは、前記出力信号に応答して、前記第１プルダウントランジスタを通じてプルダウンされる電圧をプルダウンしない。
前記第２プルダウン部は、前記入力信号の反転信号に応答して、前記出力ノードの電圧をプルダウンする第３プルダウントランジスタと、前記第１パルス信号に応答して、前記第３プルダウントランジスタを通じてプルダウンされた電圧を前記第２電圧にプルダウンする第４プルダウントランジスタと、を備える。
【００１３】
前記フリップフロップ回路は、第１パルス発生部と第２パルス発生部とをさらに備え、前記第１パルス発生部は、前記クロック信号から生成されるパルス信号の反転信号を反転して前記第１パルス信号を発生させるインバータを備え、前記第２パルス発生部は、前記パルス信号の反転信号と前記出力信号とに対して反転論理和演算を行って、前記第２パルス信号を発生させるＮＯＲゲートを備える。
【００１４】
前記フリップフロップ回路はデータ入力部をさらに備え、前記データ入力部は、前記入力信号に対応する電圧を前記内部ノードに提供する。前記フリップフロップ回路は、前記出力ノードに連結された出力ラッチ部をさらに備える。
前記フリップフロップ回路はパルス発生回路をさらに備え、前記パルス発生回路は、前記クロック信号の遅延反転信号を発生させる遅延部と、前記クロック信号及び前記クロック信号の遅延反転信号に対して反転論理積演算を行って、前記パルス信号の反転信号を発生させるＮＡＮＤゲートと、を備える。
【００１５】
前記技術的課題を達成するために、本発明の実施形態によるパイプライン回路は、クロック信号の遅延信号と、前記クロック信号から生成されるパルス信号との反転信号を発生させるパルス発生回路と、複数のフリップフロップを備え、前記クロック信号の遅延信号と前記パルス信号の反転信号とに応答して、入力信号をサンプリングして出力信号を発生させる第１フリップフロップグループと、前記第１フリップフロップグループの出力信号に対して論理演算を行う組み合わせ論理回路と、複数のフリップフロップを備え、前記クロック信号の遅延信号と前記パルス信号の反転信号とに応答して、前記組み合わせ論理回路の出力信号をサンプリングして出力信号を発生させる第２フリップフロップグループと、を備え、前記第１フリップフロップグループに備えられたそれぞれのフリップフロップ及び前記第２フリップフロップグループに備えられたそれぞれのフリップフロップは、前記クロック信号の遅延信号に応答して、内部ノードを第１電圧にプリチャージするプリチャージトランジスタと、前記内部ノードの電圧を前記第１電圧より低い第２電圧にプルダウンする第１プルダウン部と、前記内部ノードの電圧に応答して、出力ノードの電圧を前記第１電圧にプルアップするプルアップトランジスタと、前記出力ノードの電圧を前記第２電圧にプルダウンする第２プルダウン部と、を備え、前記第１プルダウン部は、入力信号に応答して、前記内部ノードの電圧をプルダウンする第１プルダウントランジスタと、前記パルス信号の反転信号と前記出力ノードで発生する出力信号との組み合わせから生成される第１パルス信号に応答して、前記第１プルダウントランジスタを通じてプルダウンされた電圧を前記第２電圧にプルダウンする第２プルダウントランジスタと、を備えることを特徴とする。
【００１６】
前記技術的課題を達成するために、本発明の実施形態によるパイプライン回路は、クロック信号から生成されるパルス信号の反転信号を発生させるパルス発生回路と、複数のフリップフロップを備え、前記パルス信号の反転信号に応答して、入力信号をサンプリングして出力信号を発生させる第１フリップフロップグループと、前記第１フリップフロップの出力信号に対して論理演算を行う組み合わせ論理回路と、複数のフリップフロップを備え、前記パルス信号の反転信号に応答して、前記組み合わせ論理回路の出力信号をサンプリングして出力信号を発生させる第２フリップフロップグループと、を備え、前記第１フリップフロップグループに備えられたそれぞれのフリップフロップ及び前記第２フリップフロップグループに備えられたそれぞれのフリップフロップは、前記パルス信号の反転信号から生成される第１パルス信号に応答して、内部ノードを第１電圧にプリチャージするプリチャージトランジスタと、前記内部ノードの電圧を前記第１電圧より低い第２電圧にプルダウンする第１プルダウン部と、前記内部ノードの電圧に応答して、出力ノードの電圧を前記第１電圧にプルアップするプルアップトランジスタと、前記出力ノードの電圧を前記第２電圧にプルダウンする第２プルダウン部と、を備え、前記第１プルダウン部は、前記入力信号のうち一つの入力信号に応答して、前記内部ノードの電圧をプルダウンする第１プルダウントランジスタと、前記クロック信号と、前記出力ノードで発生して前記フリップフロップグループの出力信号のうち一つの出力信号との組み合わせから生成される第２パルス信号に応答して、前記第１プルダウントランジスタを通じてプルダウンされた電圧を前記第２電圧にプルダウンする第２プルダウントランジスタと、を備えることを特徴とする。
【００１７】
前記技術的課題を達成するために、本発明の実施形態によるパイプライン回路は、クロック信号の遅延信号と、前記クロック信号から生成されるパルス信号の反転信号とを発生させるパルス発生回路と、複数のフリップフロップをそれぞれ備え、前記クロック信号の遅延信号と前記パルス信号の反転信号とに応答して、入力信号をサンプリングして出力信号をそれぞれ発生させるフリップフロップグループと、前記フリップフロップグループの間にそれぞれ連結され、前記フリップフロップグループのうち特定のフリップフロップグループの出力信号に対して論理演算を行って出力信号をそれぞれ発生させ、前記出力信号を前記特定のフリップフロップグループの次のフリップフロップグループにそれぞれ提供する組み合わせ論理回路と、を備え、前記それぞれのフリップフロップは、前記クロック信号の遅延信号に応答して、内部ノードを第１電圧にプリチャージするプリチャージトランジスタと、前記内部ノードの電圧を前記第１電圧より低い第２電圧にプルダウンする第１プルダウン部と、前記内部ノードの電圧に応答して、出力ノードの電圧を前記第１電圧にプルアップするプルアップトランジスタと、前記出力ノードの電圧を前記第２電圧にプルダウンする第２プルダウン部と、を備え、前記第１プルダウン部は、入力信号に応答して、前記内部ノードの電圧をプルダウンする第１プルダウントランジスタと、前記クロック信号と前記出力ノードで発生する出力信号との組み合わせから生成される第２パルス信号に応答して、前記第１プルダウントランジスタを通じてプルダウンされた電圧を前記第２電圧にプルダウンする第２プルダウントランジスタと、を備えることを特徴とする。
【００１８】
前記技術的課題を達成するために、本発明の実施形態によるパイプライン回路は、クロック信号から生成されるパルス信号の反転信号を発生させるパルス発生回路と、複数のフリップフロップをそれぞれ備え、前記パルス信号の反転信号に応答して、入力信号をサンプリングして出力信号をそれぞれ発生させるフリップフロップグループと、前記フリップフロップグループの間にそれぞれ連結され、前記フリップフロップグループのうち特定のフリップフロップグループの出力信号に対して論理演算を行って出力信号をそれぞれ発生させ、前記出力信号を前記特定のフリップフロップグループの次のフリップフロップグループにそれぞれ提供する組み合わせ論理回路と、を備え、前記それぞれのフリップフロップは、前記パルス信号の反転信号から生成される第１パルス信号に応答して、内部ノードを第１電圧にプリチャージするプリチャージトランジスタと、前記内部ノードの電圧を前記第１電圧より低い第２電圧にプルダウンする第１プルダウン部と、前記内部ノードの電圧に応答して、出力ノードの電圧を前記第１電圧にプルアップするプルアップトランジスタと、前記出力ノードの電圧を前記第２電圧にプルダウンする第２プルダウン部と、を備え、前記第１プルダウン部は、前記入力信号のうち一つの入力信号に応答して、前記内部ノードの電圧をプルダウンする第１プルダウントランジスタと、前記クロック信号と、前記出力ノードで発生して前記フリップフロップグループの出力信号のうち一つの出力信号との組み合わせから生成される第２パルス信号に応答して、前記第１プルダウントランジスタを通じてプルダウンされた電圧を前記第２電圧にプルダウンする第２プルダウントランジスタと、を備えることを特徴とする。
【００１９】
前記技術的課題を達成するために、本発明の実施形態によるフリップフロップ回路の動作方法は、クロック信号の遅延信号に応答して、内部ノードを第１電圧にプリチャージするステップと、入力信号に応答して、前記内部ノードの電圧を第１プルダウントランジスタを通じてプルダウンするステップと、前記クロック信号と出力信号の組み合わせから生成される第１パルス信号に応答して、前記第１プルダウントランジスタを通じてプルダウンされた電圧を第２プルダウントランジスタを通じて前記第１電圧より低い第２電圧にプルダウンするステップと、前記第２プルダウントランジスタを通じてプルダウンされた電圧に応答して、前記出力信号を発生させる出力ノードの電圧を前記第１電圧にプルアップするステップと、を含むことを特徴とする。
【００２０】
前記フリップフロップ回路の動作方法は、前記入力信号の反転信号に応答して、前記出力ノードの電圧を、第３プルダウントランジスタを通じてプルダウンするステップと、前記クロック信号から生成される第２パルス信号に応答して、前記第３プルダウントランジスタを通じてプルダウンされた電圧を、第４プルダウントランジスタを通じて前記第２電圧にプルダウンするステップと、をさらに含む。
【００２１】
前記技術的課題を達成するために、本発明の実施形態によるフリップフロップ回路の動作方法は、クロック信号から生成される第１パルス信号に応答して、内部ノードを第１電圧にプリチャージするステップと、入力信号に応答して、前記内部ノードの電圧を、第１プルダウントランジスタを通じてプルダウンするステップと、前記クロック信号と出力信号の組み合わせから生成される第２パルス信号に応答して、前記第１プルダウントランジスタを通じてプルダウンされた電圧を、第２プルダウントランジスタを通じて前記第１電圧より低い第２電圧にプルダウンするステップと、前記第２プルダウントランジスタを通じてプルダウンされた電圧に応答して、前記出力信号を発生させる出力ノードの電圧を前記第１電圧にプルアップするステップと、を含むことを特徴とする。
【００２２】
前記フリップフロップ回路の動作方法は、前記入力信号の反転信号に応答して、前記出力ノードの電圧を、第３プルダウントランジスタを通じてプルダウンするステップと、前記第１パルス信号に応答して、前記第３プルダウントランジスタを通じてプルダウンされた電圧を、第４プルダウントランジスタを通じて前記第２電圧にプルダウンするステップと、をさらに含む。
【発明の効果】
【００２３】
本発明によるフリップフロップ回路は、速く動作できて消費電力を低減させることができる。
本発明によるフリップフロップ回路の動作方法は、フリップフロップ回路の動作速度を速くすることができ、フリップフロップ回路の消費電力を低減させることができる。
【００２４】
本発明によるパイプライン回路は本発明のフリップフロップ回路を備えるので、速く動作して低電力を消費して小さな回路面積を持つことができる。
【発明を実施するための最良の形態】
【００２５】
本発明、本発明の動作の長所、及び本発明の実施によって達成される目的を十分に理解するためには、本発明の実施形態を例示する添付図面及び添付図面に記載された内容が参照されなければならない。
以下、添付した図面を参照して本発明の実施形態を説明することにより、本発明を詳細に説明する。各図面に付された同一参照符号は同一構成要素を表す。
【００２６】
図３は、本発明の実施形態によるフリップフロップ回路１００を説明する図面である。図３を参照すれば、フリップフロップ回路１００は、フリップフロップ２００及びパルス発生回路４００を備える。フリップフロップ回路１００は、パルス基盤のフリップフロップ回路である。
【００２７】
フリップフロップ２００は、プリチャージトランジスタ２０１、第１プルダウントランジスタ２０２及び第２プルダウントランジスタ２０３を備える第１プルダウン部、プルアップトランジスタ２０５、及び第３プルダウントランジスタ２０６と第４プルダウントランジスタ２０７とを備える第２プルダウン部を備える。
【００２８】
プリチャージトランジスタ２０１は、クロック信号ＣＫの遅延信号ＣＫＤに応答して、内部ノードＮＩ１をハイレベルの第１電圧（例えば、電源電圧ＶＤＤ）にプリチャージする。プリチャージトランジスタ２０１は、ＰＭＯＳトランジスタでありうる。プリチャージトランジスタ２０１は、電源電圧ＶＤＤに連結されるソース、クロック信号ＣＫの遅延信号ＣＫＤが入力されるゲート、及び内部ノードＮＩ１に連結されるドレインを備える。
【００２９】
プリチャージトランジスタ２０１は、クロック信号ＣＫに応答して動作することもある。プリチャージトランジスタ２０１のゲートに入力される信号として、クロック信号ＣＫの代わりにクロック信号の遅延信号ＣＫＤが使われる場合、第２プルダウン部がイネーブルされる前に、内部ノードＮＩ１がさらに長時間プリチャージされうるので、プルアップトランジスタ２０５と第３プルダウントランジスタ２０６との間にファイティング（ｆｉｇｈｔｉｎｇ）が発生する可能性がさらに低くなる。
【００３０】
第１プルダウン部は、第１プルダウントランジスタ２０２と第２プルダウントランジスタ２０３とを備えるので、相対的に短い放電経路を持つ。第１プルダウン部は、内部ノードＮＩ１の電圧を、第１電圧より低いローレベルである第２電圧（例えば、接地電圧ＶＳＳ）にプルダウンする。第１プルダウン部は、出力ノードＮＯ１でハイレベルの出力信号Ｑが発生するように制御できる。
【００３１】
第１プルダウントランジスタ２０２は、入力信号（または入力データ信号）Ｄに応答して、内部ノードＮＩ１の電圧をプルダウンする。入力信号Ｄがハイレベル（またはローレベル）を維持する時間は、クロック信号ＣＫがハイレベル（またはローレベル）を維持する時間より長い。第１プルダウントランジスタ２０２は、ＮＭＯＳトランジスタでありうる。第１プルダウントランジスタ２０２は、内部ノードＮＩ１に連結されたドレインと、入力信号Ｄが入力されるゲートとを備える。
【００３２】
第２プルダウントランジスタ２０３は、クロック信号ＣＫと出力ノードＮＯ１で発生する出力信号Ｑとの組み合わせから生成される第１パルス信号ＰＵＬ１１に応答して、第１プルダウントランジスタ２０２を通じてプルダウンされた電圧を第２電圧にプルダウンする。第１パルス信号ＰＵＬ１１は、クロック信号ＣＫ（またはクロック信号の遅延信号ＣＫＤ）がハイレベルに活性化される期間内で、相対的に短時間にハイレベルに活性化されうる。また、第２プルダウントランジスタ２０３は、出力信号Ｑに応答して、第１プルダウントランジスタ２０２を通じてプルダウンされる電圧をプルダウンしない。
【００３３】
第２プルダウントランジスタ２０３はＮＭＯＳトランジスタでありうる。第２プルダウントランジスタ２０３は、第１プルダウントランジスタ２０２のソースに連結されたドレイン、第１パルス信号ＰＵＬ１１が入力されるゲート、及び接地電圧ＶＳＳに連結されたソースを備える。
【００３４】
プルアップトランジスタ２０５は、内部ノードＮＩ１の電圧に応答して、出力ノードＮＯ１の電圧をハイレベルの第１電圧（例えば、電源電圧ＶＤＤ）にプルアップする。プルアップトランジスタ２０５は、ＰＭＯＳトランジスタでありうる。プルアップトランジスタ２０５は、電源電圧ＶＤＤに連結されたソース、内部ノードＮＩ１に連結されたゲート、及び出力ノードＮＯ１に連結されたドレインを備える。
【００３５】
前述したように、第１プルダウン部は、第１パルス信号ＰＵＬ１１に応答して活性化される相対的に短い放電経路を利用して、出力ノードＮＯ１でハイレベルの出力信号Ｑを発生させるように制御できる。したがって、入力・ｔｏ・出力遅延時間（Ｄ−ｔｏ−Ｑ ｄｅｌａｙ）（入力信号Ｄが入力された後に出力信号Ｑが発生するまでの遅延時間）が短縮され、フリップフロップ回路１００の動作速度が向上できる。また、入力信号Ｄまたはクロック信号ＣＫに使われる電源電圧ＶＤＤが相対的に低くなっても、放電経路が相対的に短いのでフリップフロップ回路１００の動作速度が減少しない。一方、放電経路は、出力ノードＮＯ１で発生したハイレベルの出力信号Ｑに応答して非活性化されうるので、フリップフロップ回路１００は低電力を消費できる。
【００３６】
第２プルダウン部は、第３プルダウントランジスタ２０６と第４プルダウントランジスタ２０７とを備えるので、相対的に短い放電経路を持つ。第２プルダウン部は、出力ノードＮＯ１の電圧をローレベルの第２電圧（例えば、接地電圧ＶＳＳ）にプルダウンする。第２プルダウン部は、出力ノードＮＯ１でローレベルの出力信号Ｑが発生するように制御できる。
【００３７】
第３プルダウントランジスタ２０６は、入力信号Ｄの反転信号ＤＢに応答して、出力ノードＮＯ１の電圧をプルダウンする。インバータ２０４は、入力信号Ｄを反転して入力信号Ｄの反転信号ＤＢを発生させる。第３プルダウントランジスタ２０６は、ＰＭＯＳトランジスタでありうる。第３プルダウントランジスタ２０６は、出力ノードＮＯ１に連結されたドレインと、入力信号Ｄの反転信号ＤＢが入力されるゲートとを備える。
【００３８】
第４プルダウントランジスタ２０７は、クロック信号ＣＫから生成される（クロック信号ＣＫに基づいて発生する）第２パルス信号ＰＵＬ２１に応答して、第３プルダウントランジスタ２０６を通じてプルダウンされた電圧を第２電圧にプルダウンする。第２パルス信号ＰＵＬ２１は、クロック信号ＣＫ（またはクロック信号ＣＫの遅延信号ＣＫＤ）がハイレベルに活性化される期間内で相対的に短時間にハイレベルに活性化されうる。第４プルダウントランジスタ２０７は、ＮＭＯＳトランジスタでありうる。第４プルダウントランジスタ２０７は、第３プルダウントランジスタ２０６のソースに連結されたドレイン、第２パルス信号ＰＵＬ２１が入力されるゲート、及び接地電圧ＶＳＳに連結されたソースを備える。
【００３９】
前述したように、第２プルダウン部は、第２パルス信号ＰＵＬ２１に応答して活性化される相対的に短い放電経路を利用して、出力ノードＮＯ１でローレベルの出力信号Ｑを発生させるように制御できる。したがって、Ｄ−ｔｏ−Ｑ ｄｅｌａｙが減少し、フリップフロップ回路１００の動作速度が向上する。プリチャージトランジスタ２０１のゲートに入力される信号として、クロック信号ＣＫの代わりにクロック信号の遅延信号ＣＫＤが使われる場合、プルアップトランジスタ２０５と第３プルダウントランジスタ２０６との間にファイティングが発生する可能性がさらに低くなるので、フリップフロップ回路１００の動作速度（第２プルダウン部の動作速度）がさらに速くなりうる。また、入力信号Ｄまたはクロック信号ＣＫに使われる電源電圧ＶＤＤが相対的に低くなっても、放電経路が相対的に短いのでフリップフロップ回路１００の動作速度が減少しない。
【００４０】
フリップフロップ２００は、第１パルス発生部２３０と第２パルス発生部２４０とをさらに備えることができる。第１パルス発生部２３０は、クロック信号ＣＫから生成されるパルス信号の反転信号ＰＵＬＢと、出力信号Ｑに対して反転論理和の演算を行って第１パルス信号ＰＵＬ１１を発生させるＮＯＲゲートとを備える。第２パルス発生部２４０は、パルス信号の反転信号ＰＵＬＢを反転して第２パルス信号ＰＵＬ２１を発生させるインバータを備える。インバータ２４０の遅延時間はＮＯＲゲート２３０の遅延時間と同一である。
【００４１】
フリップフロップ２００は、データ入力部２１０をさらに備えることができる。データ入力部２１０は、入力信号Ｄに対応する電圧を内部ノードＮＩ１に提供する。データ入力部２１０は、電源電圧ＶＤＤに連結されたソース、入力信号Ｄが入力されるゲート、及び内部ノードＮＩ１に連結されたドレインを備えるＰＭＯＳトランジスタを備える。
【００４２】
入力信号Ｄがローレベルである時、データ入力部２１０のＰＭＯＳトランジスタはターンオンされて内部ノードＮＩ１に電源電圧ＶＤＤを提供できる。入力信号Ｄがハイレベルである時、データ入力部２１０のＰＭＯＳトランジスタはターンオフされて内部ノードＮＩ１に電源電圧ＶＤＤを提供しない。したがって、データ入力部２１０は、入力信号Ｄのレベルが変わると同時に第１及び第２パルス信号ＰＵＬ１１、ＰＵＬ２１がハイレベルに活性化される場合、フリップフロップ回路１００が正常に動作するように制御する。
【００４３】
フリップフロップ２００は、内部ノードＮＩ１に連結された内部ラッチ部３００をさらに備えることができる。フリップフロップ２００が内部ラッチ部３００を備えていない時、内部ノードＮＩ１に形成される寄生キャパシタンスにより内部ノードＮＩ１の電圧はラッチされうる。
【００４４】
内部ラッチ部３００は内部ノードＮＩ１の電圧をラッチする。内部ラッチ部３００は、第１インバータ３０１と第２インバータ３０２とを備える。第１インバータ３０１は、内部ノードＮＩ１に連結された入力端子を持つ。第２インバータ３０２は、第１インバータ３０１の出力端子に連結された入力端子と、内部ノードＮＯ１に連結された出力端子とを持つ。
【００４５】
フリップフロップ２００は、出力ノードＮＯ１に連結された出力ラッチ部２２０をさらに備えることができる。フリップフロップ２００が出力ラッチ部２２０を備えていない時、出力ノードＮＯ１に形成される寄生キャパシタンスにより出力ノードＮＯ１の電圧はラッチされうる。
【００４６】
出力ラッチ部２２０は、出力ノードＮＯ１の電圧をラッチする。出力ラッチ部２２０は、第１インバータ２２１と第２インバータ２２２とを備える。第１インバータ２２１は、出力ノードＮＯ１に連結された入力端子を持つ。第２インバータ２２２は、第１インバータ２２１の出力端子に連結された入力端子と、出力ノードＮＯ１に連結された出力端子とを持つ。
【００４７】
パルス発生回路４００は、遅延部とＮＡＮＤゲート４０４とを備える。遅延部は、クロック信号の遅延信号ＣＫＤ及び遅延されたクロック信号ＣＫＤの反転信号ＣＫＤＢを発生させる。
【００４８】
遅延部は、直列に連結されたインバータ４０１、４０２、４０３を備える。クロック信号の遅延信号ＣＫＤはインバータ４０２から発生し、遅延されたクロック信号ＣＫＤの反転信号ＣＫＤＢはインバータ４０３から発生する。ＮＡＮＤゲート４０４は、クロック信号ＣＫ及び遅延されたクロック信号の反転信号ＣＫＤＢに対して反転論理積演算を行って、パルス信号の反転信号ＰＵＬＢを発生させる。インバータ４０１、４０２、４０３の遅延時間は、パルス信号の反転信号ＰＵＬＢのパルス幅を決定する。
【００４９】
フリップフロップ回路１００の動作が次のように説明される。
クロック信号ＣＫがローレベルである時にプリチャージトランジスタ２０１はターンオンされるので、内部ノードＮＩ１はハイレベルにプリチャージされる。ハイレベルの内部ノードＮＩ１の電圧に応答して、プルアップトランジスタ２０５はターンオフされる。また、クロック信号ＣＫがローレベルである時、第２プルダウントランジスタ２０３と第４プルダウントランジスタ２０７とはターンオフされる。したがって、出力ノードＮＯ１は以前の値を維持する。
【００５０】
クロック信号ＣＫがローレベルからハイレベルに遷移する時、プリチャージトランジスタ２０１は、クロック信号の遅延信号ＣＫＤに応答して、内部ノードＮＩ１のプリチャージを中断する。また、クロック信号ＣＫがローレベルからハイレベルに遷移する時、第１パルス信号ＰＵＬ１１がハイレベルに活性化されて第２プルダウントランジスタ２０３がターンオンされ、第２パルス信号ＰＵＬ２１がハイレベルに活性化されて第４プルダウントランジスタ２０７がターンオンされる。
【００５１】
もし、入力信号Ｄがハイレベルならば、ターンオンされた第１及び第２プルダウントランジスタ２０２、２０３を通じて内部ノードＮＩ１の電圧がローレベルにプルダウンされる。プルアップトランジスタ２０５は、ローレベルにプルダウンされた内部ノードＮＩ１の電圧に応答して、出力ノードＮＯ１の電圧をハイレベルにプルアップする。第２プルダウントランジスタ２０３は、ハイレベルにプルアップされた出力ノードＮＯ１の電圧に応答してターンオフされて、第１プルダウントランジスタ２０２を通じてプルダウンされた電圧をこれ以上プルダウンしない。
【００５２】
もし、入力信号Ｄがローレベルならば、ターンオンされた第３及び第４プルダウントランジスタ２０６、２０７を通じて出力ノードＮＯ１の電圧がローレベルにプルダウンされる。
【００５３】
図４Ａは、図３に示した内部ラッチ部３００または出力ラッチ部２２０の他の実施形態３１０を説明する回路図である。図４Ａを参照すれば、内部ラッチ部３１０または出力ラッチ部３１０は、ＰＭＯＳトランジスタ３１１及びインバータ３１２を備える。
【００５４】
インバータ３１２は、内部ノードＮＩ１または出力ノードＮＯ１に連結された入力端子を持つ。ＰＭＯＳトランジスタ３１１は、電源電圧ＶＤＤに連結されたソース、インバータ３１２の出力端子に連結されたゲート、及び内部ノードＮＩ１または出力ノードＮＯ１に連結されたドレインを備える。
【００５５】
図４Ｂは、図３に示した内部ラッチ部３００または出力ラッチ部２２０の他の実施形態３２０を説明する回路図である。図４Ｂを参照すれば、内部ラッチ部３２０または出力ラッチ部３２０は、ＮＭＯＳトランジスタ３２１及びインバータ３２２を備える。
【００５６】
インバータ３２２は、内部ノードＮＩ１または出力ノードＮＯ１に連結された入力端子を持つ。ＮＭＯＳトランジスタ３２１は、接地電圧ＶＳＳに連結されたソース、インバータ３２２の出力端子に連結されたゲート、及び内部ノードＮＩ１または出力ノードＮＯ１に連結されたドレインを備える。
【００５７】
図４Ｃは、図３に示した内部ラッチ部３００または出力ラッチ部２２０の他の実施形態３３０を説明する回路図である。図４Ｃを参照すれば、内部ラッチ部３３０または出力ラッチ部３３０は、３状態インバータ３３１及びインバータ３３６を備える。３状態インバータ３３１は、第１ＰＭＯＳトランジスタ３３２、第２ＰＭＯＳトランジスタ３３３、第１ＮＭＯＳトランジスタ３３４、及び第２ＮＭＯＳトランジスタ３３５を備える。
【００５８】
インバータ３３６は、内部ノードＮＩ１または出力ノードＮＯ１に連結された入力端子を持つ。第１ＰＭＯＳトランジスタ３３２は、電源電圧ＶＤＤに連結されたソースと、インバータ３３２の出力端子に連結されたゲートとを備える。第２ＰＭＯＳトランジスタ３３３は、第１ＰＭＯＳトランジスタ３３２のドレインに連結されたソースと、第１パルス信号ＰＵＬ１１が入力されるゲートとを備える。第２ＰＭＯＳトランジスタ３３３のゲートには、第１パルス信号ＰＵＬ１１の代わりに第２パルス信号ＰＵＬ２１が入力されることもある。
【００５９】
第１ＮＭＯＳトランジスタ３３４は、第２ＰＭＯＳトランジスタ３３３のドレイン及び内部ノードＮＩ１（または出力ノードＮＯ１）に連結されたドレインと、クロック信号の遅延信号ＣＫＤが入力されるゲートとを備える。第２ＮＭＯＳトランジスタ３３５は、第１ＮＭＯＳトランジスタ３３４のソースに連結されたドレイン、インバータ３３６の出力端子に連結されたゲート、及び接地電圧ＶＳＳに連結されたソースを備える。
【００６０】
図４Ｄは、図３に示した内部ラッチ部３００または出力ラッチ部２２０の他の実施形態３４０を説明する回路図である。図４Ｄを参照すれば、内部ラッチ部３３０または出力ラッチ部３４０は、第１インバータ３４１、第２インバータ３４２、及び伝送ゲート３４３を備える。
【００６１】
第１インバータ３４１は、内部ノードＮＩ１または出力ノードＮＯ１に連結された入力端子を持つ。第２インバータ３４２は、第１インバータ３４１の出力端子に連結された入力端子を持つ。伝送ゲート３４３は、クロック信号の遅延信号ＣＫＤ及び第１パルス信号ＰＵＬ１１に応答して、第２インバータ３４２の出力端子から発生する電圧を内部ノードＮＩ１または出力ノードＮＯ１に提供する。伝送ゲート３４３は、クロック信号の遅延信号ＣＫＤ及び第２パルス信号ＰＵＬ２１に応答して、第２インバータ３４２の出力端子から発生する電圧を内部ノードＮＩ１または出力ノードＮＯ１に提供することもある。
【００６２】
図５は、本発明の他の実施形態によるフリップフロップ回路５００を説明する図面である。図５を参照すれば、フリップフロップ回路５００は、フリップフロップ６００及びパルス発生回路７００を備える。フリップフロップ回路５００は、パルス基盤のフリップフロップ回路である。
【００６３】
フリップフロップ６００は、プリチャージトランジスタ６０１、第１プルダウントランジスタ６０２と第２プルダウントランジスタ６０３とを備える第１プルダウン部、プルアップトランジスタ６０５、及び第３プルダウントランジスタ６０６と第４プルダウントランジスタ６０７とを備える第２プルダウン部を備える。
【００６４】
プリチャージトランジスタ６０１は、クロック信号ＣＫから生成される第１パルス信号ＰＵＬ１２に応答して、内部ノードＮＩ２をハイレベルの第１電圧（例えば、電源電圧ＶＤＤ）にプリチャージする。第１パルス信号ＰＵＬ１２は、図３に示した第２パルス信号ＰＵＬ２１に対応する。第１パルス信号ＰＵＬ１２は、クロック信号ＣＫがハイレベルに活性化される期間内で相対的に短時間にハイレベルに活性化されうる。プリチャージトランジスタ６０１は、第１パルス信号ＰＵＬ１２に応答して内部ノードＮＩ２を相対的に長時間に第１電圧にプリチャージするので、フリップフロップ６００は、図３に示した内部ラッチ部３００のような内部ラッチ部を備えない。また、プリチャージトランジスタ６０１は、内部ノードＮＩ２を相対的に長時間にプリチャージするので、プルアップトランジスタ６０５と第３プルダウントランジスタ６０６との間にファイティングが発生する可能性がさらに低くなる。
【００６５】
プリチャージトランジスタ６０１は、ＰＭＯＳトランジスタでありうる。プリチャージトランジスタ６０１は、電源電圧ＶＤＤに連結されるソース、第１パルス信号ＰＵＬ１２に入力されるゲート、及び内部ノードＮＩ２に連結されるドレインを備える。
【００６６】
前記第１プルダウン部は、第１プルダウントランジスタ６０２と第２プルダウントランジスタ６０３とを備えるので、相対的に短い放電経路を持つ。第１プルダウン部は、内部ノードＮＩ２の電圧を第１電圧より低いローレベルの第２電圧（例えば、接地電圧ＶＳＳ）にプルダウンする。第１プルダウン部は、出力ノードＮＯ２でハイレベルの出力信号Ｑが発生するように制御できる。
【００６７】
第１プルダウントランジスタ６０２は、入力信号Ｄに応答して、内部ノードＮＩ２の電圧をプルダウンする。入力信号Ｄがハイレベル（またはローレベル）を維持する時間は、クロック信号ＣＫがハイレベル（またはローレベル）を維持する時間より長い。第１プルダウントランジスタ６０２は、ＮＭＯＳトランジスタでありうる。第１プルダウントランジスタ６０２は、内部ノードＮＩ２に連結されたドレインと、入力信号Ｄが入力されるゲートとを備える。
【００６８】
第２プルダウントランジスタ６０３は、クロック信号ＣＫと出力ノードＮＯ２で発生する出力信号Ｑとの組み合わせから生成される第２パルス信号ＰＵＬ２２に応答して、第１プルダウントランジスタ６０２を通じてプルダウンされた電圧を第２電圧にプルダウンする。第２パルス信号ＰＵＬ２２は、図３に示した第１パルス信号ＰＵＬ１１に対応する。第２パルス信号ＰＵＬ２２は、クロック信号ＣＫがハイレベルに活性化される期間内で、相対的に短時間にハイレベルに活性化されうる。また、第２プルダウントランジスタ６０３は、出力信号Ｑに応答して、第１プルダウントランジスタ６０２を通じてプルダウンされる電圧をプルダウンしない。
【００６９】
第２プルダウントランジスタ６０３は、ＮＭＯＳトランジスタでありうる。第２プルダウントランジスタ６０３は、第１プルダウントランジスタ６０２のソースに連結されたドレイン、第２パルス信号ＰＵＬ２２が入力されるゲート、及び接地電圧ＶＳＳに連結されたソースを備える。
【００７０】
プルアップトランジスタ６０５は、内部ノードＮＩ２の電圧に応答して、出力ノードＮＯ２の電圧をハイレベルの第１電圧（例えば、電源電圧ＶＤＤ）にプルアップする。プルアップトランジスタ６０５は、ＰＭＯＳトランジスタでありうる。プルアップトランジスタ６０５は、電源電圧ＶＤＤに連結されたソース、内部ノードＮＩ２に連結されたゲート、及び出力ノードＮＯ２に連結されたドレインを備える。
【００７１】
前述したように、前記第１プルダウン部は、第２パルス信号ＰＵＬ２２に応答して活性化される相対的に短い放電経路を利用して、出力ノードＮＯ２でハイレベルの出力信号Ｑを発生させるように制御できる。したがって、Ｄ−ｔｏ−Ｑ ｄｅｌａｙが減少して、フリップフロップ回路５００の動作速度が向上できる。また、入力信号Ｄまたはクロック信号ＣＫに使われる電源電圧ＶＤＤが相対的に低くなっても、放電経路が相対的に短いのでフリップフロップ回路５００の動作速度が減少しない。一方、放電経路は出力ノードＮＯ２で発生したハイレベルの出力信号Ｑに応答して非活性化されうるので、フリップフロップ回路５００は低電力を消費できる。
【００７２】
第２プルダウン部は、第３プルダウントランジスタ６０６と第４プルダウントランジスタ６０７とを備えるので、相対的に短い放電経路を持つ。第２プルダウン部は、出力ノードＮＯ２の電圧をローレベルの第２電圧（例えば、接地電圧ＶＳＳ）にプルダウンする。第２プルダウン部は、出力ノードＮＯ２でローレベルの出力信号Ｑが発生するように制御できる。
【００７３】
第３プルダウントランジスタ６０６は、入力信号Ｄの反転信号ＤＢに応答して、出力ノードＮＯ２の電圧をプルダウンする。インバータ６０４は、入力信号Ｄを反転して入力信号Ｄの反転信号ＤＢを発生させる。第３プルダウントランジスタ６０６は、ＰＭＯＳトランジスタでありうる。第３プルダウントランジスタ６０６は、出力ノードＮＯ２に連結されたドレインと、入力信号Ｄの反転信号ＤＢが入力されるゲートとを備える。
【００７４】
第４プルダウントランジスタ６０７は、クロック信号ＣＫから生成される第１パルス信号ＰＵＬ１２に応答して、第３プルダウントランジスタ６０６を通じてプルダウンされた電圧を第２電圧にプルダウンする。第４プルダウントランジスタ６０７は、ＮＭＯＳトランジスタでありうる。第４プルダウントランジスタ６０７は、第３プルダウントランジスタ６０６のソースに連結されたドレイン、第１パルス信号ＰＵＬ１２が入力されるゲート、及び接地電圧ＶＳＳに連結されたソースを備える。
【００７５】
前述したように、第２プルダウン部は、第１パルス信号ＰＵＬ１２に応答して活性化される相対的に短い放電経路を利用して、出力ノードＮＯ２でローレベルの出力信号Ｑを発生させるように制御できる。したがって、Ｄ−ｔｏ−Ｑ ｄｅｌａｙが減少して、フリップフロップ回路５００の動作速度が向上できる。プリチャージトランジスタ６０１のゲートに入力される信号として第１パルス信号ＰＵＬ１２が使われるので、プルアップトランジスタ６０５と第３プルダウントランジスタ６０６との間にファイティングが発生する可能性がさらに低くなる。したがって、フリップフロップ回路５００の動作速度（第２プルダウン部の動作速度）がさらに速くなりうる。また、入力信号Ｄまたはクロック信号ＣＫに使われる電源電圧ＶＤＤが相対的に低くなっても、放電経路が相対的に短いので、フリップフロップ回路５００の動作速度は減少しない。
【００７６】
フリップフロップ５００は、第１パルス発生部６３０と第２パルス発生部６４０とをさらに備えることができる。第１パルス発生部６３０は、クロック信号ＣＫから生成されるパルス信号の反転信号ＰＵＬＢと、出力信号Ｑに対して反転論理和演算を行って第２パルス信号ＰＵＬ２２を発生させるＮＯＲゲートとを備える。第２パルス発生部６４０は、パルス信号の反転信号ＰＵＬＢを反転して第１パルス信号ＰＵＬ１２を発生させるインバータを備える。インバータ６４０の遅延時間は、ＮＯＲゲート６３０の遅延時間と同一である。
【００７７】
フリップフロップ６００は、データ入力部６１０をさらに備えることができる。データ入力部６１０は、入力信号Ｄに対応する電圧を内部ノードＮＩ２に提供する。データ入力部６１０は、電源電圧ＶＤＤに連結されたソース、入力信号Ｄが入力されるゲート、及び内部ノードＮＩ２に連結されたドレインを備えるＰＭＯＳトランジスタを備える。
【００７８】
入力信号Ｄがローレベルである時、データ入力部６１０のＰＭＯＳトランジスタはターンオンされて、内部ノードＮＩ２に電源電圧ＶＤＤを提供できる。入力信号Ｄがハイレベルである時、データ入力部６１０のＰＭＯＳトランジスタはターンオフされて、内部ノードＮＩ２に電源電圧ＶＤＤを提供しない。したがって、データ入力部６１０は、入力信号Ｄのレベルが変わると同時に第１及び２パルス信号ＰＵＬ１２、ＰＵＬ２２がハイレベルに活性化される場合、フリップフロップ回路５００が正常に動作するように制御する。
【００７９】
フリップフロップ６００は、出力ノードＮＯ２に連結された出力ラッチ部６２０をさらに備えることができる。フリップフロップ６００が出力ラッチ部６２０を備えていない時、出力ノードＮＯ２に形成される寄生キャパシタンスにより出力ノードＮＯ２の電圧はラッチされうる。
【００８０】
出力ラッチ部６２０は出力ノードＮＯ２の電圧をラッチする。出力ラッチ部６２０は、第１インバータ６２１と第２インバータ６２２とを備える。第１インバータ６２１は、出力ノードＮＯ２に連結された入力端子を持つ。第２インバータ６２２は、第１インバータ６２１の出力端子に連結された入力端子と、出力ノードＮＯ２に連結された出力端子とを持つ。
【００８１】
図４Ａないし図４Ｄに示したラッチ部３１０、３２０、３３０、３４０のうち一つが出力ラッチ部６２０の他の実施形態として使われうる。
パルス発生回路７００は、図３に示したパルス発生回路４００と類似した構成要素の遅延部とＮＡＮＤゲート７０４とを備える。遅延部は遅延されたクロック信号の反転信号ＣＫＤＢを発生させる。遅延部は直列で連結されたインバータ７０１、７０２、７０３を備える。遅延されたクロック信号の反転信号ＣＫＤＢはインバータ７０３から発生する。インバータ７０２は、選択的に、遅延されたクロック信号を発生させることもある。
【００８２】
ＮＡＮＤゲート７０４は、クロック信号ＣＫ及び遅延されたクロック信号の反転信号ＣＫＤＢに対して反転論理積演算を行って、パルス信号の反転信号ＰＵＬＢを発生させる。インバータ７０１、７０２、７０３の遅延時間は、パルス信号の反転信号ＰＵＬＢのパルス幅を決定する。
フリップフロップ回路５００の動作が次のように説明される。
【００８３】
クロック信号ＣＫがローレベルである時、プリチャージトランジスタ６０１はターンオンされるので、内部ノードＮＩ２はハイレベルにプリチャージされる。ハイレベルの内部ノードＮＩ１の電圧に応答して、プルアップトランジスタ６０５はターンオフされる。また、クロック信号ＣＫがローレベルである時、第２プルダウントランジスタ６０３と第４プルダウントランジスタ６０７とはターンオフされる。したがって、出力ノードＮＯ２は以前の値を維持する。
【００８４】
クロック信号ＣＫがローレベルからハイレベルに遷移する時、プリチャージトランジスタ６０１は、第１パルス信号ＰＵＬ１２に応答して、内部ノードＮＩ２のプリチャージを中断する。また、クロック信号ＣＫがローレベルからハイレベルに遷移する時、第２パルス信号ＰＵＬ２２がハイレベルに活性化されて第２プルダウントランジスタ６０３がターンオンされ、第１パルス信号ＰＵＬ１２がハイレベルに活性化されて第４プルダウントランジスタ６０７がターンオンされる。
【００８５】
もし、入力信号Ｄがハイレベルならば、ターンオンされた第１及び第２プルダウントランジスタ６０２、６０３を通じて内部ノードＮＩ２の電圧がローレベルにプルダウンされる。プルアップトランジスタ６０５は、前記ローレベルにプルダウンされた内部ノードＮＩ２の電圧に応答して、出力ノードＮＯ２の電圧をハイレベルにプルアップする。第２プルダウントランジスタ６０３は、ハイレベルにプルアップされた出力ノードＮＯ２の電圧に応答してターンオフされて、第１プルダウントランジスタ６０２を通じてプルダウンされた電圧をこれ以上プルダウンしない。
【００８６】
もし、入力信号Ｄがローレベルならば、ターンオンされた第３及び第４プルダウントランジスタ６０６、６０７を通じて、出力ノードＮＯ２の電圧がローレベルにプルダウンされる。
【００８７】
図６は、本発明の実施形態によるパイプライン回路８００を説明するブロックダイヤグラムである。図６を参照すれば、パイプライン回路８００は、第１ないし第ｎフリップフロップグループ８１０、８３０、８６０、（ｎ−１）個の組み合わせ論理回路８２０、８４０、８５０、及びパルス発生回路８７０を備える。ｎは、２以上の自然数である。パイプライン回路８００は、入力信号ＩＮを処理して出力信号ＯＵＴを発生させる。入力信号ＩＮは、例えば、３２ビットの並列信号でありうる。
【００８８】
パルス発生回路８７０は、図３に示したパルス発生回路４００または図５に示したパルス発生回路７００でありうる。パルス発生回路８７０は、クロック信号ＣＫの遅延信号ＣＫＤと、クロック信号ＣＫから生成されるパルス信号の反転信号ＰＵＬＢとを発生させる。パルス発生回路８７０が図５のパルス発生回路７００である場合、パルス発生回路８７０はクロック信号の遅延信号ＣＫＤを出力しない。
【００８９】
第１ないし第ｎフリップフロップグループ８１０、８３０、８６０は、それぞれ複数のフリップフロップを備える。それぞれのフリップフロップは、図３に示したフリップフロップ２００または図５に示したフリップフロップ６００でありうる。したがって、パイプライン回路８００は、動作速度が速くて低電力を消費するフリップフロップ２００または６００を備えるので、速く動作して低電力を消費できる。
【００９０】
入力信号ＩＮは第１フリップフロップグループ８１０に入力され、出力信号ＯＵＴは第ｎフリップフロップグループ８６０から出力される。図３のフリップフロップ２００または図５のフリップフロップ６００に入力される入力信号Ｄは、入力信号ＩＮのうち一つであり、フリップフロップ２００またはフリップフロップ６００から出力される出力信号Ｑは、出力信号ＯＵＴのうち一つでありうる。
【００９１】
それぞれの第１ないし第ｎフリップフロップグループ８１０、８３０、８６０が図３に示したフリップフロップ２００である場合、それぞれの第１ないし第ｎフリップフロップグループ８１０、８３０、８６０は、クロック信号の遅延信号ＣＫＤと、パルス信号の反転信号ＰＵＬＢとに応答して、入力信号をサンプリングして出力信号を発生させる。
【００９２】
それぞれの第１ないし第ｎフリップフロップグループ８１０、８３０、８６０が、図５に示したフリップフロップ６００である場合、それぞれの第１ないし第ｎフリップフロップグループ８１０、８３０、８６０は、パルス信号の反転信号ＰＵＬＢに応答して、入力信号をサンプリングして出力信号を発生させる。
【００９３】
前述したように、一つのパルス発生回路８７０が第１ないし第ｎフリップフロップグループ８１０、８３０、８６０を駆動するので、パイプライン回路８００は小面積で低電力を消費できる。
【００９４】
それぞれの組み合わせ論理回路８２０、８４０、８５０は、フリップフロップグループ８１０、８３０、８６０の間に連結される。それぞれの組み合わせ論理回路８２０、８４０、８５０は、例えば、加算器または乗算器でありうる。
【００９５】
それぞれの組み合わせ論理回路８２０、８４０、８５０は、フリップフロップグループのうち特定のフリップフロップグループ（例えば、第１フリップフロップグループ８１０）の出力信号に対して論理組み合わせ演算（論理演算）を行って出力信号を発生させ、この出力信号を、特定のフリップフロップグループの次のフリップフロップグループ（例えば、第２フリップフロップグループ８３０）に提供する。
【００９６】
以上のように、図面及び明細書で実施形態が開示された。ここで、特定の用語が使われたが、これは単に本発明を説明するための目的で使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、当業者ならば本発明から多様な変形及び均等な実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想により定められなければならない。
【産業上の利用可能性】
【００９７】
本発明によるフリップフロップ回路及びパイプライン回路は、高速低電力半導体メモリ装置及びプロセッサのような速い動作速度及び低電力消費を要求する半導体集積回路に使われうる。
【図面の簡単な説明】
【００９８】
【図１】従来技術による静的フリップフロップの一例を示す図である。
【図２】従来技術による動的フリップフロップの一例を示す図である。
【図３】本発明の実施形態によるフリップフロップ回路１００を説明する図である。
【図４Ａ】図３に示した内部ラッチ部または出力ラッチ部の他の実施形態３１０を説明する回路図である。
【図４Ｂ】図３に示した内部ラッチ部または出力ラッチ部の他の実施形態３２０を説明する回路図である。
【図４Ｃ】図３に示した内部ラッチ部または出力ラッチ部の他の実施形態３３０を説明する回路図である。
【図４Ｄ】図３に示した内部ラッチ部または出力ラッチ部の他の実施形態３４０を説明する回路図である。
【図５】本発明の他の実施形態によるフリップフロップ回路を説明する図である。
【図６】本発明の実施形態によるパイプライン回路を説明するブロックダイヤグラムである。
【符号の説明】
【００９９】
２０２  第１プルダウントランジスタ
２０３  第２プルダウントランジスタ
２０６  第３プルダウントランジスタ
２０７  第４プルダウントランジスタ
２３０  第１パルス発生部
２４０  第２パルス発生部
４００  パルス発生回路
６０２  第１プルダウントランジスタ
６０３  第２プルダウントランジスタ
６０６  第３プルダウントランジスタ
６０７  第４プルダウントランジスタ
６３０  第１パルス発生部
６４０  第２パルス発生部
７００  パルス発生回路
【図１】
2009044738.tif 000003
【図２】
2009044738.tif 000004
【図３】
2009044738.tif 000005
【図４Ａ】
2009044738.tif 000006
【図４Ｂ】
2009044738.tif 000007
【図４Ｃ】
2009044738.tif 000008
【図４Ｄ】
2009044738.tif 000009
【図５】
2009044738.tif 000010
【図６】
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