(57)【要約】【課題】  隣り合う絶縁膜のバンドギャップの大きさが異なる絶縁膜積層体を有するＭＯＳ型半導体メモリ装置を容易に製造する。【解決手段】  複数の孔を有する平面アンテナ３１によりチャンバー１にマイクロ波を導入するプラズマ処理装置１００を用い、少なくとも隣接する絶縁膜を形成する際の圧力条件とは異なる圧力条件でプラズマＣＶＤを行い、絶縁膜積層体を構成する隣り合う絶縁膜のバンドギャップの大きさを変えて順次成膜する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体層とゲート電極との間に、電荷を蓄積する領域として複数の絶縁膜を積層してなる絶縁膜積層体を設けたＭＯＳ型半導体メモリ装置の製造方法であって、
複数の孔を有する平面アンテナにより処理室内にマイクロ波を導入するプラズマ処理装置を用い、原料ガスを少なくとも隣接する絶縁膜を形成する際の圧力条件とは異なる圧力条件でプラズマ化し、プラズマＣＶＤを行うことにより、前記絶縁膜積層体を構成する隣り合う絶縁膜のバンドギャップの大きさを変えて順次絶縁膜を成膜し、前記絶縁膜積層体を形成する工程を備えたことを特徴とするＭＯＳ型半導体メモリ装置の製造方法。
【請求項２】
前記絶縁膜積層体を形成する工程は、
前記原料ガスとしてアンモニアガスとシリコン含有化合物ガスを用い、
処理圧力が１Ｐａ以上１３３３Ｐａ以下の範囲内の第１の圧力でプラズマＣＶＤを行い、第１のバンドギャップを有する窒化珪素膜を形成する工程と、
処理圧力が１Ｐａ以上１３３３Ｐａ以下の範囲内で前記第１の圧力とは異なる第２の圧力でプラズマＣＶＤを行い、前記第１のバンドギャップより大きいか、または小さな第２のバンドギャップの窒化珪素膜を形成する工程と、
を有することを特徴とする請求項１に記載のＭＯＳ型半導体メモリ装置の製造方法。
【請求項３】
前記絶縁膜積層体を形成する工程は、
前記原料ガスとして窒素ガスとシリコン含有化合物ガスを用い、
処理圧力が１Ｐａ以上１３３３Ｐａ以下の範囲内の第１の圧力でプラズマＣＶＤを行い、第１のバンドギャップを有する窒化珪素膜を形成する工程と、
処理圧力が１Ｐａ以上１３３３Ｐａ以下の範囲内で前記第１の圧力とは異なる第２の圧力でプラズマＣＶＤを行い、前記第１のバンドギャップより大きいか、または小さい、第２のバンドギャップの窒化珪素膜を形成する工程と、
を有することを特徴とする請求項１に記載のＭＯＳ型半導体メモリ装置の製造方法。
【請求項４】
前記絶縁膜積層体を形成する工程は、
前記半導体層に最も近い位置に設けられた第１の絶縁膜を形成する工程と、
前記第１の絶縁膜よりも小さなバンドギャップを有する第２の絶縁膜を形成する工程と、
前記第２の絶縁膜よりも大きなバンドギャップを有する第３の絶縁膜を形成する工程と、
前記第３の絶縁膜よりも小さなバンドギャップを有する第４の絶縁膜を形成する工程と、
前記ゲート電極に最も近い位置に設けられ、前記第４の絶縁膜よりも大きなバンドギャップを有する第５の絶縁膜を形成する工程と、
を備えていることを特徴とする請求項１に記載のＭＯＳ型半導体メモリ装置の製造方法。
【請求項５】
前記絶縁膜積層体を形成する工程は、
前記半導体層に最も近い位置に設けられた第１の絶縁膜を形成する工程と、
前記第１の絶縁膜よりも小さなバンドギャップを有する第２の絶縁膜を形成する工程と、
前記第２の絶縁膜よりも小さなバンドギャップを有する第３の絶縁膜を形成する工程と、
前記第３の絶縁膜よりも大きなバンドギャップを有する第４の絶縁膜を形成する工程と、
前記ゲート電極に最も近い位置に設けられ、前記第４の絶縁膜よりも大きなバンドギャップを有する第５の絶縁膜を形成する工程と、
を備えていることを特徴とする請求項１に記載のＭＯＳ型半導体メモリ装置の製造方法。
【請求項６】
前記第３の絶縁膜を形成する工程では、前記半導体層側から前記ゲート電極側へ向かう膜の厚み方向に、前記第２の絶縁膜との界面付近から、前記第４の絶縁膜との界面付近へ向けてバンドギャップが傾斜的に大きくなる、または、小さくなるエネルギーバンド構造を有していることを特徴とする請求項５に記載のＭＯＳ型半導体メモリ装置の製造方法。
【請求項７】
前記第１の絶縁膜と前記第５の絶縁膜との間に、前記第２の絶縁膜、前記第３の絶縁膜および前記第４の絶縁膜を含む中間積層体を繰り返し形成することを特徴とする請求項４から請求項６のいずれか１項に記載のＭＯＳ型半導体メモリ装置の製造方法。
【請求項８】
前記第１の絶縁膜および前記第５の絶縁膜として酸化珪素膜を形成し、前記第２の絶縁膜、前記第３の絶縁膜および前記第４の絶縁膜として窒化珪素膜を形成することを特徴とする請求項５から請求項７のいずれか１項に記載のＭＯＳ型半導体メモリ装置の製造方法。
【請求項９】
コンピュータ上で動作する制御プログラムが記憶されたコンピュータ読み取り可能な記憶媒体であって、
前記制御プログラムは、実行時に、半導体層とゲート電極との間に、電荷を蓄積する領域として複数の絶縁膜を積層してなる絶縁膜積層体を設けたＭＯＳ型半導体メモリ装置の製造に際し、前記処理室内で、原料ガスを少なくとも隣接する絶縁膜を形成する際の圧力条件とは異なる圧力条件でプラズマ化し、プラズマＣＶＤを行うことにより、前記絶縁膜積層体を構成する隣り合う絶縁膜のバンドギャップの大きさを変えて順次絶縁膜を成膜し、前記絶縁膜積層体を形成する工程、が行なわれるように、コンピュータにプラズマＣＶＤ装置を制御させるものであることを特徴とするコンピュータ読み取り可能な記憶媒体。
【請求項１０】
プラズマＣＶＤ法により被処理体上に絶縁膜を形成するプラズマＣＶＤ装置であって、
被処理体を載置台に載置して収容する処理室と、
前記処理室の前記開口部を塞ぐ誘電体部材と、
前記誘電体部材の外側に設けられ、前記処理室内にマイクロ波を導入するためのアンテナと、
前記処理室内に原料ガスを供給するガス供給機構と、
前記処理室内を減圧排気する排気機構と、
半導体層とゲート電極との間に、電荷を蓄積する領域として複数の絶縁膜を積層してなる絶縁膜積層体を設けたＭＯＳ型半導体メモリ装置の製造に際し、前記処理室内で、前記原料ガスを少なくとも隣接する絶縁膜を形成する際の圧力条件とは異なる圧力条件で前記マイクロ波によりプラズマ化してプラズマＣＶＤを行うことにより、前記絶縁膜積層体を構成する隣り合う絶縁膜のバンドギャップの大きさを変えて順次絶縁膜を成膜し、前記絶縁膜積層体を形成する工程が行なわれるように制御する制御部と、
を備えたことを特徴とするプラズマＣＶＤ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）型半導体メモリ装置の製造方法、並びに、それに用いるコンピュータ読み取り可能な記憶媒体およびプラズマＣＶＤ装置に関する。
【背景技術】
【０００２】
現在、ＭＯＳ型半導体メモリ装置の一つとして、電気的書換え動作が可能なＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）が知られている。この装置は、半導体基板上に酸化珪素膜を形成した後、その上に１層以上の窒化珪素膜を形成し、さらにその上に酸化珪素膜を形成し、その上に制御ゲート電極を形成した構造になっている（例えば、特許文献１）。ＥＥＰＲＯＭでは、半導体基板と制御ゲート電極との間に電圧を印加し、上記積層構造の絶縁膜（絶縁膜積層体）の、主として窒化珪素膜中、または窒化珪素膜とその上下の酸化珪素膜との界面に電子もしくは正孔を蓄積させることによって、「１」、「０」のデータの書換えが行われる。
【０００３】
以下に、電荷蓄積領域としての絶縁膜積層体に電子を注入する場合を例にとって、従来技術を説明する。まず、半導体基板に０Ｖを印加し、制御ゲート電極に例えば１０Ｖを印加する。すると、半導体基板と制御ゲート電極間の絶縁膜積層体に強い電界が印加されることとなり、半導体基板から窒化珪素膜へ、電子が下側の酸化珪素膜を介してトンネル現象により注入される。そして、注入された電子は、主として、窒化珪素膜中、または窒化珪素膜と下側の酸化珪素膜もしくは上側の酸化珪素膜との界面付近にトラップされ、データとして蓄積される。
【０００４】
ところで、ＥＥＰＲＯＭのような不揮発性半導体メモリ装置に求められる重要な性能として、データ保持特性が挙げられる。従来技術のＭＯＳ型半導体メモリ装置において、窒化珪素膜中、または窒化珪素膜と下側の酸化珪素膜もしくは上側の酸化珪素膜との界面付近にトラップされた電子を長時間安定的に保持するためには、これら上下の酸化珪素膜の膜厚を厚く形成する必要があった。しかし、上下の酸化珪素膜の膜厚を厚くすると、データを書き込む際に絶縁膜積層体に印加される電界が弱くなってデータ書き込み速度が遅くなってしまう、という問題があった。
【０００５】
絶縁膜積層体に加わる電界を強くすることによって上記問題の解決を図ることも可能であるが、それにはデータ書き込み電圧を上げる必要がある。しかし、そうすると、半導体メモリ装置の消費電力の増大と絶縁膜の絶縁破壊の確率が増加し、半導体メモリ装置の信頼性を大きく低下させてしまうという問題があった。
【０００６】
【特許文献１】特開２００２−２０３９１７号公報（例えば、図１、図２など）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明者らは、ＭＯＳ型半導体メモリ装置において電荷蓄積領域として機能する絶縁膜積層体を構成する絶縁膜のバンドギャップ構造を制御することにより、優れたデータ保持特性と、高速でのデータ書換え性能と、低消費電力での動作性能と、高い信頼性と、を同時に実現できるとの知見を得た。
【０００８】
しかし、従来のＣＶＤ法による成膜プロセスの場合、個々の絶縁膜のバンドギャップを変えるには、膜の材質自体（例えば窒化珪素、酸化珪素、窒化酸化珪素など）を変える必要があった。膜の材質を変えて絶縁膜積層体を製造するためには、１層の絶縁膜を成膜する毎に、原料ガスをはじめとする成膜条件全体の大幅な変更が必要となり、複数の成膜装置が必要になるなど、プロセス効率が悪いという問題があった。
【０００９】
本発明は上記実情に鑑みてなされたものであり、隣り合う絶縁膜のバンドギャップの大きさが異なる絶縁膜積層体を有するＭＯＳ型半導体メモリ装置を容易に製造することができるＭＯＳ型半導体メモリ装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明のＭＯＳ型半導体メモリ装置の製造方法は、半導体層とゲート電極との間に、電荷を蓄積する領域として複数の絶縁膜を積層してなる絶縁膜積層体を設けたＭＯＳ型半導体メモリ装置の製造方法であって、
複数の孔を有する平面アンテナにより処理室内にマイクロ波を導入するプラズマ処理装置を用い、原料ガスを少なくとも隣接する絶縁膜を形成する際の圧力条件とは異なる圧力条件でプラズマ化し、プラズマＣＶＤを行うことにより、前記絶縁膜積層体を構成する隣り合う絶縁膜のバンドギャップの大きさを変えて順次絶縁膜を成膜し、前記絶縁膜積層体を形成する工程を備えている。
【００１１】
本発明のＭＯＳ型半導体メモリ装置の製造方法において、前記絶縁膜積層体を形成する工程は、  前記原料ガスとしてアンモニアガスとシリコン含有化合物ガスを用い、
処理圧力が１Ｐａ以上１３３３Ｐａ以下の範囲内の第１の圧力でプラズマＣＶＤを行い、第１のバンドギャップを有する窒化珪素膜を形成する工程と、
処理圧力が１Ｐａ以上１３３３Ｐａ以下の範囲内で前記第１の圧力とは異なる第２の圧力でプラズマＣＶＤを行い、前記第１のバンドギャップより大きいか、または小さな第２のバンドギャップの窒化珪素膜を形成する工程と、
を有することが好ましい。
【００１２】
本発明のＭＯＳ型半導体メモリ装置の製造方法において、前記絶縁膜積層体を形成する工程は、前記原料ガスとして窒素ガスとシリコン含有化合物ガスを用い、
処理圧力が１Ｐａ以上１３３３Ｐａ以下の範囲内の第１の圧力でプラズマＣＶＤを行い、第１のバンドギャップを有する窒化珪素膜を形成する工程と、
処理圧力が１Ｐａ以上１３３３Ｐａ以下の範囲内で前記第１の圧力とは異なる第２の圧力でプラズマＣＶＤを行い、前記第１のバンドギャップより大きいか、または小さい、第２のバンドギャップの窒化珪素膜を形成する工程と、
を有することが好ましい。
【００１３】
本発明のＭＯＳ型半導体メモリ装置の製造方法において、前記絶縁膜積層体を形成する工程は、
前記半導体層に最も近い位置に設けられた第１の絶縁膜を形成する工程と、
前記第１の絶縁膜よりも小さなバンドギャップを有する第２の絶縁膜を形成する工程と、
前記第２の絶縁膜よりも大きなバンドギャップを有する第３の絶縁膜を形成する工程と、
前記第３の絶縁膜よりも小さなバンドギャップを有する第４の絶縁膜を形成する工程と、
前記ゲート電極に最も近い位置に設けられ、前記第４の絶縁膜よりも大きなバンドギャップを有する第５の絶縁膜を形成する工程と、
を備えていることが好ましい。
【００１４】
本発明のＭＯＳ型半導体メモリ装置の製造方法において、前記絶縁膜積層体を形成する工程は、
前記半導体層に最も近い位置に設けられた第１の絶縁膜を形成する工程と、
前記第１の絶縁膜よりも小さなバンドギャップを有する第２の絶縁膜を形成する工程と、
前記第２の絶縁膜よりも小さなバンドギャップを有する第３の絶縁膜を形成する工程と、
前記第３の絶縁膜よりも大きなバンドギャップを有する第４の絶縁膜を形成する工程と、
前記ゲート電極に最も近い位置に設けられ、前記第４の絶縁膜よりも大きなバンドギャップを有する第５の絶縁膜を形成する工程と、
を備えていることが好ましい。
【００１５】
本発明のＭＯＳ型半導体メモリ装置の製造方法において、前記第３の絶縁膜を形成する工程では、前記半導体層側から前記ゲート電極側へ向かう膜の厚み方向に、前記第２の絶縁膜との界面付近から、前記第４の絶縁膜との界面付近へ向けてバンドギャップが傾斜的に大きくなる、または、小さくなるエネルギーバンド構造を有していることが好ましい。
【００１６】
本発明のＭＯＳ型半導体メモリ装置の製造方法において、前記第１の絶縁膜と前記第５の絶縁膜との間に、前記第２の絶縁膜、前記第３の絶縁膜および前記第４の絶縁膜を含む中間積層体を繰り返し形成することが好ましい。
【００１７】
本発明のＭＯＳ型半導体メモリ装置の製造方法において、前記第１の絶縁膜および前記第５の絶縁膜として酸化珪素膜を形成し、前記第２の絶縁膜、前記第３の絶縁膜および前記第４の絶縁膜として窒化珪素膜を形成することが好ましい。
【００１８】
本発明のコンピュータ読み取り可能な記憶媒体は、コンピュータ上で動作する制御プログラムが記憶されたコンピュータ読み取り可能な記憶媒体であって、
前記制御プログラムは、実行時に、半導体層とゲート電極との間に、電荷を蓄積する領域として複数の絶縁膜を積層してなる絶縁膜積層体を設けたＭＯＳ型半導体メモリ装置の製造に際し、前記処理室内で、原料ガスを少なくとも隣接する絶縁膜を形成する際の圧力条件とは異なる圧力条件でプラズマ化し、プラズマＣＶＤを行うことにより、前記絶縁膜積層体を構成する隣り合う絶縁膜のバンドギャップの大きさを変えて順次絶縁膜を成膜し、前記絶縁膜積層体を形成する工程、が行なわれるように、コンピュータにプラズマＣＶＤ装置を制御させるものである。
【００１９】
本発明のプラズマＣＶＤ装置は、プラズマＣＶＤ法により被処理体上に絶縁膜を形成するプラズマＣＶＤ装置であって、
被処理体を載置台に載置して収容する処理室と、
前記処理室の前記開口部を塞ぐ誘電体部材と、
前記誘電体部材の外側に設けられ、前記処理室内にマイクロ波を導入するためのアンテナと、
前記処理室内に原料ガスを供給するガス供給機構と、
前記処理室内を減圧排気する排気機構と、
半導体層とゲート電極との間に、電荷を蓄積する領域として複数の絶縁膜を積層してなる絶縁膜積層体を設けたＭＯＳ型半導体メモリ装置の製造に際し、前記処理室内で、前記原料ガスを少なくとも隣接する絶縁膜を形成する際の圧力条件とは異なる圧力条件で前記マイクロ波によりプラズマ化してプラズマＣＶＤを行うことにより、前記絶縁膜積層体を構成する隣り合う絶縁膜のバンドギャップの大きさを変えて順次絶縁膜を成膜し、前記絶縁膜積層体を形成する工程が行なわれるように制御する制御部と、
を備えている。
【発明の効果】
【００２０】
本発明のＭＯＳ型半導体メモリ装置の製造方法によれば、少なくとも隣接する絶縁膜を形成する際の圧力条件とは異なる圧力条件でプラズマＣＶＤを行うことにより、絶縁膜積層体を構成する隣り合う絶縁膜のバンドギャップの大きさを変えて順次絶縁膜を交互に堆積させることができる。特に、処理圧力のみによってバンドギャップの大小を容易に制御できることから、精度よく異なるバンドギャップを有する絶縁膜の積層体を形成する場合に連続的な成膜が可能になり、プロセス効率を向上させる上で極めて有利である。
【００２１】
また、処理圧力の調節のみによって窒化珪素膜のバンドギャップを精度よく容易に調整することが可能であることから、様々なバンドギャップ構造の絶縁膜積層体を簡単に製造できる。そのため、優れたデータ保持特性と、高速のデータ書換え性能と、低消費電力での動作性能と、高い信頼性と、を同時に兼ね備えたＭＯＳ型半導体メモリ装置を製造するためのプロセスとして最適である。
【発明を実施するための最良の形態】
【００２２】
［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して詳細に説明する。図１は、プラズマＣＶＤ装置として、本発明のＭＯＳ型半導体メモリ装置の製造方法に利用可能なプラズマ処理装置１００の概略構成を模式的に示す断面図である。
【００２３】
プラズマ処理装置１００は、複数のスロット状の孔を有する平面アンテナ、特にＲＬＳＡ（Ｒａｄｉａｌ Ｌｉｎｅ Ｓｌｏｔ Ａｎｔｅｎｎａ；ラジアルラインスロットアンテナ）にて処理室内にマイクロ波を導入してプラズマを発生させることにより、高密度かつ低電子温度のマイクロ波励起プラズマを発生させ得るＲＬＳＡマイクロ波プラズマ処理装置として構成されている。プラズマ処理装置１００では、１×１０１０〜５×１０１２／ｃｍ３のプラズマ密度で、かつ０．７〜２ｅＶの低電子温度を有するプラズマによる処理が可能である。従って、プラズマ処理装置１００は、各種半導体装置の製造過程においてプラズマＣＶＤ法による窒化珪素膜の成膜処理の目的で好適に利用できる。
【００２４】
プラズマ処理装置１００は、主要な構成として、気密に構成されたチャンバー（処理室）１と、チャンバー１内にガスを供給するガス供給機構１８と、チャンバー１内を減圧排気するための排気機構としての排気装置２４と、チャンバー１の上部に設けられ、チャンバー１内にマイクロ波を導入するマイクロ波導入機構２７と、これらプラズマ処理装置１００の各構成部を制御する制御部５０と、を備えている。
【００２５】
チャンバー１は、接地された略円筒状の容器により形成されている。なお、チャンバー１は角筒形状の容器により形成してもよい。チャンバー１は、アルミニウム等の材質からなる底壁１ａと側壁１ｂとを有している。
【００２６】
チャンバー１の内部は、被処理体であるシリコンウエハ（以下、単に「ウエハ」と記す）Ｗを水平に支持するための載置台２が設けられている。載置台２は、熱伝導性の高い材質例えばＡｌＮ等のセラミックスにより構成されている。この載置台２は、排気室１１の底部中央から上方に延びる円筒状の支持部材３により支持されている。支持部材３は、例えばＡｌＮ等のセラミックスにより構成されている。
【００２７】
また、載置台２には、その外縁部をカバーし、ウエハＷをガイドするためのカバーリング４が設けられている。このカバーリング４は、例えば石英、ＡｌＮ、Ａｌ２Ｏ３、ＳｉＮ等の材質で構成された環状部材である。
【００２８】
また、載置台２には、温度調節機構としての抵抗加熱型のヒータ５が埋め込まれている。このヒータ５は、ヒータ電源５ａから給電されることにより載置台２を加熱して、その熱で被処理基板であるウエハＷを均一に加熱する。
【００２９】
また、載置台２には、熱電対（ＴＣ）６が配備されている。この熱電対６により、温度計測を行うことにより、ウエハＷの加熱温度を例えば室温から９００℃までの範囲で制御可能となっている。
【００３０】
また、載置台２には、ウエハＷを支持して昇降させるためのウエハ支持ピン（図示せず）を有している。各ウエハ支持ピンは、載置台２の表面に対して突没可能に設けられている。
【００３１】
チャンバー１の底壁１ａの略中央部には、円形の開口部１０が形成されている。底壁１ａにはこの開口部１０と連通し、下方に向けて突出する排気室１１が設けられている。この排気室１１には、排気管１２が接続されており、この排気管１２を介して排気装置２４に接続されている。
【００３２】
チャンバー１を形成する側壁１ｂの上端には、環状をなすガス導入部１４が設けられている。また、チャンバー１の側壁１ｂには、環状をなすガス導入部１５が設けられている。つまり、ガス導入部１４および１５は、上下２段に設けられている。各ガス導入部１４および１５は成膜用の原料ガスやプラズマ励起用ガスを供給するガス供給機構１８に接続されている。なお、ガス導入部１４および１５はノズル状またはシャワー状に設けてもよい。
【００３３】
また、チャンバー１の側壁１ｂには、プラズマ処理装置１００と、これに隣接する搬送室（図示せず）との間で、ウエハＷの搬入出を行うための搬入出口１６と、この搬入出口１６を開閉するゲートバルブ１７とが設けられている。
【００３４】
ガス供給機構１８は、例えば窒素含有ガス（Ｎ含有ガス）供給源１９ａ、シリコン含有ガス（Ｓｉ含有ガス）供給源１９ｂおよび不活性ガス供給源１９ｃを有している。窒素含有ガス供給源１９ａは、上段のガス導入部１４に接続されている。また、シリコン含有ガス供給源１９ｂおよび不活性ガス供給源１９ｃは、下段のガス導入部１５に接続されている。なお、ガス供給機構１８は、上記以外の図示しないガス供給源として、例えば、チャンバー１内をクリーニングする際に用いるクリーニングガス供給源等を有していてもよい。
【００３５】
原料ガスである窒素含有ガスとしては、例えば窒素ガス（Ｎ２）、アンモニア（ＮＨ３）、ＭＭＨ（モノメチルヒドラジン）等のヒドラジン誘導体などのガスを用いることができる。また、他の原料ガスであるシリコン含有ガスとしては、例えばシラン（ＳｉＨ４）、ジシラン（Ｓｉ２Ｈ６）、トリシラン（Ｓｉ３Ｈ８）、ＴＳＡ（トリシリルアミン）などのガスを用いることができる。この中でも、特にジシラン（Ｓｉ２Ｈ６）が好ましい。さらに、不活性ガスとしては、例えばＮ２ガスや希ガスなどを用いることができる。希ガスは、プラズマを安定に生成するためのプラズマ励起用ガスであり、例えばＡｒガス、Ｋｒガス、Ｘｅガス、Ｈｅガスなどを用いることができる。
【００３６】
窒素含有ガスは、ガス供給機構１８の窒素含有ガス供給源１９ａから、ガスライン２０を介してガス導入部１４からチャンバー１内に導入される。一方、シリコン含有ガスおよび不活性ガスは、シリコン含有ガス供給源１９ｂおよび不活性ガス供給源１９ｃから、それぞれガスライン２０を介してガス導入部１５からチャンバー１内に導入される。ガスライン２０には、マスフローコントローラ２１およびその前後の開閉バルブ２２が設けられ、供給されるガスの切替えや流量等の制御が出来るようになっている。
【００３７】
チャンバー１内のガスは、排気装置２４を作動させることにより、排気管１２を介して外部へ排気される。これにより、チャンバー１内を所定の真空度、例えば０．１３３Ｐａまで高速に減圧することが可能となっている。なお、チャンバー１には圧力ゲージ（図示省略）が配備されており、チャンバー１内の圧力を計測できるようになっている。
【００３８】
マイクロ波導入機構２７は、図１に示したように、主要な構成として、透過板２８、平面アンテナ３１、遅波材３３、カバー３４、導波管３７、マッチング回路３８およびマイクロ波発生装置３９を備えている。
【００３９】
平面アンテナ３１は、例えば表面が金または銀メッキされた銅板またはアルミニウム板から構成されている。平面アンテナ３１は、マイクロ波を放射する多数のスロット状のマイクロ波放射孔３２を有している。マイクロ波放射孔３２は、所定のパターンで平面アンテナ３１を貫通して形成されている。
【００４０】
個々のマイクロ波放射孔３２は、例えば図２に示すように、細長い長方形状（スロット状）をなしている。そして、典型的には隣接するマイクロ波放射孔３２が「Ｔ」字状に配置されている。また、このように所定の形状（例えばＴ字状）に組み合わせて配置されたマイクロ波放射孔３２は、さらに全体として同心円状に配置されている。
【００４１】
マイクロ波放射孔３２の長さや配列間隔は、マイクロ波の波長（λｇ）に応じて決定される。例えば、マイクロ波放射孔３２の間隔は、λｇ／４からλｇとなるように配置される。なお、図２においては、同心円状に形成された隣接するマイクロ波放射孔３２どうしの間隔をΔｒで示している。なお、マイクロ波放射孔３２の形状は、円形状、円弧状等の他の形状であってもよい。さらに、マイクロ波放射孔３２の配置形態は特に限定されず、同心円状のほか、例えば、螺旋状、放射状等に配置することもできる。
【００４２】
プラズマ処理装置１００の各構成部は、制御部５０に接続されて制御される構成となっている。制御部５０は、コンピュータを有しており、例えば図３に示したように、ＣＰＵを備えたプロセスコントローラ５１と、このプロセスコントローラ５１に接続されたユーザーインターフェース５２および記憶部５３を備えている。プロセスコントローラ５１は、プラズマ処理装置１００において、例えば温度、圧力、ガス流量、マイクロ波出力などのプロセス条件に関係する各構成部（例えば、ヒータ電源５ａ、ガス供給機構１８、排気装置２４、マイクロ波発生装置３９など）を統括して制御する制御手段である。
【００４３】
ユーザーインターフェース５２は、工程管理者がプラズマ処理装置１００を管理するためにコマンドの入力操作等を行うキーボードや、プラズマ処理装置１００の稼働状況を可視化して表示するディスプレイ等を有している。また、記憶部５３には、プラズマ処理装置１００で実行される各種処理をプロセスコントローラ５１の制御にて実現するための制御プログラム（ソフトウエア）や処理条件データ等が記録されたレシピが保存されている。
【００４４】
そして、必要に応じて、ユーザーインターフェース５２からの指示等にて任意のレシピを記憶部５３から呼び出してプロセスコントローラ５１に実行させることで、プロセスコントローラ５１の制御下、プラズマ処理装置１００のチャンバー１内で所望の処理が行われる。また、前記制御プログラムや処理条件データ等のレシピは、コンピュータ読み取り可能な記憶媒体、例えばＣＤ−ＲＯＭ、ハードディスク、フレキシブルディスク、フラッシュメモリ、ＤＶＤ、ブルーレイディスクなどに格納された状態のものを利用したり、あるいは、他の装置から、例えば専用回線を介して随時伝送させてオンラインで利用したりすることも可能である。
【００４５】
次に、ＲＬＳＡ方式のプラズマ処理装置１００を用いたプラズマＣＶＤ法による窒化珪素膜の堆積処理について説明する。まず、ゲートバルブ１７を開にして搬入出口１６からウエハＷをチャンバー１内に搬入し、載置台２上に載置する。次に、チャンバー１内を減圧排気しながら、ガス供給機構１８の窒素含有ガス供給源１９ａ、シリコン含有ガス供給源１９ｂおよび不活性ガス供給源１９ｃから、成膜用の原料ガスとして、窒素含有ガス、シリコン含有ガスおよび必要に応じて不活性ガスを所定の流量でそれぞれガス導入部１４，１５を介してチャンバー１内に導入する。このようにして、チャンバー１内を所定の圧力に調節する。なお、チャンバー１内でプラズマを安定して生成させ、均一な成膜処理を行うために希ガスを導入することが好ましい。
【００４６】
次に、マイクロ波発生装置３９で発生させた所定周波数例えば２．４５ＧＨｚのマイクロ波を、平面アンテナ３１に貫通形成されたスロット状のマイクロ波放射孔３２から透過板２８を介してチャンバー１内におけるウエハＷの上方空間に放射する。この際のマイクロ波出力は、例えば５００〜３０００Ｗ（透過板２８の面積１ｃｍ２あたり０．２５〜１．５４Ｗ／ｃｍ２）程度とすることができる。
【００４７】
平面アンテナ３１から透過板２８を経てチャンバー１に放射されたマイクロ波により、チャンバー１内で電磁界が形成され、窒素含有ガス、シリコン含有ガス等の原料ガスおよび希ガスがプラズマ化する。そして、プラズマ中で原料ガスの解離が進み、ＳｉｐＨｑ、ＳｉＨｑ、ＮＨｑ、Ｎ（ここで、ｐ、ｑは任意の数を意味する。以下同様である。）などの活性種の反応によって、窒化珪素ＳｉＮの薄膜が堆積される。
【００４８】
上記構成を有するプラズマ処理装置１００においては、窒化珪素膜を成膜する際のプラズマＣＶＤ処理の条件、特に圧力条件を選定することにより、形成される窒化珪素膜のバンドギャップを所望の大きさにコントロールすることができる。このことを実験データに基づいて説明する。図４および図５は、プラズマ処理装置１００によりプラズマＣＶＤを実施し、単膜の窒化珪素膜を形成した場合の窒化珪素膜のバンドギャップと処理圧力との関係を示している。図４は、窒素含有ガスとしてＮＨ３ガス、シリコン含有ガスとしてＳｉ２Ｈ６ガスを使用した場合の結果であり、図５は、窒素含有ガスとしてＮ２ガス、シリコン含有ガスとしてＳｉ２Ｈ６ガスを使用した場合の結果である。プラズマＣＶＤ条件は以下のとおりである。
【００４９】
［共通条件］
処理温度（載置台）：４００℃
マイクロ波パワー：２ｋＷ（パワー密度１．０２Ｗ／ｃｍ２；透過板の面積あたり）
【００５０】
［ＮＨ３／Ｓｉ２Ｈ６系］
処理圧力；１３．３Ｐａ（１００ｍＴｏｒｒ）〜１３３．３Ｐａ（１０００ｍＴｏｒｒ）
Ａｒガス流量；２００ｍＬ／ｍｉｎ（ｓｃｃｍ）
ＮＨ３ガス流量；２００ｍＬ／ｍｉｎ（ｓｃｃｍ）
Ｓｉ２Ｈ６ガス流量；４または８ｍＬ／ｍｉｎ（ｓｃｃｍ）
【００５１】
［Ｎ２／Ｓｉ２Ｈ６系］
処理圧力；２．７Ｐａ（２０ｍＴｏｒｒ）〜６６．７Ｐａ（５００ｍＴｏｒｒ）
Ａｒガス流量；２００ｍＬ／ｍｉｎ（ｓｃｃｍ）
Ｎ２ガス流量；２００ｍＬ／ｍｉｎ（ｓｃｃｍ）
Ｓｉ２Ｈ６ガス流量；２、４または８ｍＬ／ｍｉｎ（ｓｃｃｍ）
【００５２】
なお、窒化珪素膜のバンドギャップは、薄膜特性測定装置ｎ＆ｋ  Ａｎａｌｙｚｅｒ（商品名；ｎ＆ｋテクノロジー社製）を用いて計測した。
【００５３】
図４に示したように、ＮＨ３／Ｓｉ２Ｈ６系の成膜原料ガスを使用したプラズマＣＶＤでは、処理圧力を１３．３Ｐａ〜１３３．３Ｐａの範囲内で変化させた結果、成膜される窒化珪素膜のバンドギャップが約５．１ｅＶから５．８ｅＶの範囲内で変化した。つまり、Ｓｉ２Ｈ６流量を一定にして処理圧力のみを変化させることによって、容易に所望のバンドギャップを有する窒化珪素膜を形成することができる。この場合、処理圧力を主として制御し、必要に応じてＳｉ２Ｈ６流量を従として制御することも出来る。例えば、Ｓｉ２Ｈ６流量は、３ｍＬ／ｍｉｎ（ｓｃｃｍ）以上４０ｍＬ／ｍｉｎ（ｓｃｃｍ）以下の範囲内が好ましく、３ｍＬ／ｍｉｎ（ｓｃｃｍ）以上２０ｍＬ／ｍｉｎ（ｓｃｃｍ）以下の範囲内がより好ましい。ＮＨ３流量は、５０ｍＬ／ｍｉｎ（ｓｃｃｍ）以上１０００ｍＬ／ｍｉｎ（ｓｃｃｍ）以下の範囲内が好ましく、５０ｍＬ／ｍｉｎ（ｓｃｃｍ）以上５００ｍＬ／ｍｉｎ（ｓｃｃｍ）以下の範囲内がより好ましい。さらに、Ｓｉ２Ｈ６ガスとＮＨ３ガスとの流量比（Ｓｉ２Ｈ６／ＮＨ３）は、０．０１５以上０．２以下の範囲内が好ましく、０．０１５以上０．１以下の範囲内がより好ましい。
【００５４】
また、図５に示したように、Ｎ２／Ｓｉ２Ｈ６系の成膜原料ガスを使用したプラズマＣＶＤでは、処理圧力を２．７Ｐａ〜６６．７Ｐａの範囲内で変化させた結果、成膜される窒化珪素膜のバンドギャップが約４．９ｅＶ以上５．８ｅＶ以下の範囲内で変化した。また、処理圧力が２．７Ｐａまたは６６．７Ｐａでは、Ｓｉ２Ｈ６ガスの流量を変化させることによっても、バンドギャップの大きさを変化させることができた。この場合、Ｓｉ２Ｈ６ガスとＮ２ガスとの流量比（Ｓｉ２Ｈ６／Ｎ２）は、０．０１以上０．２以下の範囲内が好ましく、０．０１以上０．１以下の範囲内がより好ましい。
【００５５】
以上のように、処理圧力と原料ガスの流量比を制御することにより、４．９ｅＶ以上のバンドギャップを有する窒化珪素膜を形成することが出来る。
【００５６】
なお、比較のため、同様に処理圧力を変化させてＬＰＣＶＤにより窒化珪素膜を形成したが、バンドギャップは４．９ｅＶ〜５ｅＶと０．１ｅＶの範囲内の変化にとどまり、ＬＰＣＶＤではバンドギャップの制御は困難であった。
【００５７】
以上のように、プラズマ処理装置１００を用いるプラズマＣＶＤ処理において、成膜されるバンドギャップの大きさを決定する主な要因は処理圧力である。従って、プラズマ処理装置１００を用いて、他の条件は一定にし、処理圧力のみを変化させることにより、相対的にバンドギャップの大きな窒化珪素膜と、小さな窒化珪素膜を容易に形成できることが確認された。
【００５８】
［バンドギャップの大きな膜を形成する場合］
成膜する窒化珪素膜のバンドギャップを大きくする（例えば、バンドギャップを５ｅＶ〜７ｅＶの範囲内にする）には、次に示す条件でプラズマＣＶＤ処理を行うことが好ましい。
【００５９】
窒素含有ガスとしてＮＨ３ガス、シリコン含有ガスとしてＳｉ２Ｈ６ガスなどのシラン系ガスを使用する場合は、処理圧力を１〜１３３３Ｐａの範囲内にすることが好ましく、１〜１３３Ｐａの範囲内にすることがより好ましい。なお、この場合の全ガス流量に対するＮＨ３ガスの流量比率は１０〜９９．９９％の範囲内、好ましくは９０〜９９．９％の範囲内、全ガス流量に対するＳｉ２Ｈ６ガスの流量比率は、０．０１〜９０％の範囲内、好ましくは０．１〜１０％の範囲内である。このとき、Ｓｉ２Ｈ６ガスとＮＨ３ガスとの流量比（Ｓｉ２Ｈ６ガス流量／ＮＨ３ガス流量）は、窒化珪素膜の電荷のトラップ量を多くし、書込み速度および消去速度を速くし、かつ電荷の保持性能を高くする観点から、０．０１５〜０．２の範囲内とすることが好ましい。また、希ガスの流量は２０〜２０００ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内、好ましくは２０〜１０００ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内、ＮＨ３ガスの流量は２０〜３０００ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内、好ましくは２０〜１０００ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内、Ｓｉ２Ｈ６ガスの流量は０．１〜５０ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内、好ましくは０．５〜１０ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内から、上記流量比率になるように設定することができる。
【００６０】
また、窒素含有ガスとしてＮ２ガス、シリコン含有ガスとしてＳｉ２Ｈ６ガスなどのシラン系ガスを使用する場合は、処理圧力を１〜１３３３Ｐａの範囲内にすることが好ましく、１〜１３３Ｐａの範囲内にすることがより好ましい。なお、この場合の全ガス流量に対するＮ２ガスの流量比率は１０〜９９．９９％の範囲内、好ましくは９０〜９９．９９％の範囲内、全ガス流量に対するＳｉ２Ｈ６ガスの流量比率は、０．０１〜９０％の範囲内、好ましくは０．０１〜１０％の範囲内である。このとき、Ｓｉ２Ｈ６ガスとＮ２ガスとの流量比（Ｓｉ２Ｈ６ガス流量／Ｎ２ガス流量）は、窒化珪素膜の電荷のトラップ量を多くし、書込み速度および消去速度を速くし、かつ電荷の保持性能を高くする観点から、０．０１〜０．２の範囲内とすることが好ましい。また、希ガスの流量は２０〜３０００ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内、好ましくは２０〜１０００ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内、Ｎ２ガスの流量は５０〜３０００ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内、好ましくは２００〜１５００ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内、Ｓｉ２Ｈ６ガスの流量は０．１〜５０ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内、好ましくは０．５〜５ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内から、それぞれ上記流量比率になるように設定することができる。
【００６１】
［バンドギャップの小さな膜を形成する場合］
成膜する窒化珪素膜中のバンドギャップを小さくする（例えば、バンドギャップを２．５〜５ｅＶ未満の範囲内にする）には、次に示す条件でプラズマＣＶＤ処理を行うことが好ましい。
【００６２】
窒素含有ガスとしてＮＨ３ガス、シリコン含有ガスとしてＳｉ２Ｈ６ガスなどのシラン系ガスを使用する場合は、処理圧力を１〜１３３３Ｐａの範囲内にすることが好ましく、１〜１３３Ｐａの範囲内にすることがより好ましい。なお、この場合の全ガス流量に対するＮＨ３ガスの流量比率は１０〜９９．９９％の範囲内、好ましくは９０〜９９．９％の範囲内、全ガス流量に対するＳｉ２Ｈ６ガスの流量比率は、０．００１〜１０％の範囲内、好ましくは０．０１〜１０％の範囲内である。このとき、Ｓｉ２Ｈ６ガスとＮＨ３ガスとの流量比（Ｓｉ２Ｈ６ガス流量／ＮＨ３ガス流量）は、窒化珪素膜の電荷のトラップ量を多くし、書込み速度および消去速度を速くし、かつ電荷の保持性能を高くする観点から、０．０１５〜０．２の範囲内とすることが好ましい。また、希ガスの流量は２０〜２０００ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内、好ましくは２００〜１０００ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内、ＮＨ３ガスの流量は２０〜１０００ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内、好ましくは２００〜８００ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内、Ｓｉ２Ｈ６ガスの流量は０．５〜５０ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内、好ましくは０．５〜１０ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内から、それぞれ上記流量比率になるように設定することができる。
【００６３】
また、窒素含有ガスとしてＮ２ガス、シリコン含有ガスとしてＳｉ２Ｈ６ガスなどのシラン系ガスを使用する場合は、処理圧力を１〜１３３３Ｐａの範囲内にすることが好ましく、１〜１３３Ｐａの範囲内にすることがより好ましい。なお、この場合の全ガス流量に対するＮ２ガスの流量比率は１０〜９９．９９％の範囲内、好ましくは９０〜９９．９％の範囲内、全ガス流量に対するＳｉ２Ｈ６ガスの流量比率は、０．０１〜９０％の範囲内、好ましくは０．１〜１０％の範囲内である。このとき、Ｓｉ２Ｈ６ガスとＮ２ガスとの流量比（Ｓｉ２Ｈ６ガス流量／Ｎ２ガス流量）は、窒化珪素膜の電荷のトラップ量を多くし、書込み速度および消去速度を速くし、かつ電荷の保持性能を高くする観点から、０．０１〜０．２の範囲内とすることが好ましい。また、希ガスの流量は２０〜３０００ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内、好ましくは２００〜１０００ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内、Ｎ２ガスの流量は２０〜３０００ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内、好ましくは２００〜２０００ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内、Ｓｉ２Ｈ６ガスの流量は０．５〜５０ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内、好ましくは０．５〜１０ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内から、それぞれ上記流量比率になるように設定することができる。
【００６４】
また、上記いずれの場合も、プラズマＣＶＤ処理の処理温度は、載置台２の温度を３００℃以上、好ましくは４００〜６００℃に設定することが好ましい。
【００６５】
上記バンドギャップを大きくする場合の条件と、バンドギャップを小さくする場合の条件と、で交互にプラズマＣＶＤ処理を行なうことにより、バンドギャップが異なる窒化珪素膜を交互に堆積させることができる。特に、処理圧力のみによってバンドギャップの大小を容易にかつ精度よく制御できることから、異なるバンドギャップを有する窒化珪素膜の積層体を形成する場合に連続的な成膜が可能になり、プロセス効率を向上させる上で極めて有利である。
【００６６】
また、処理圧力の調節のみによって窒化珪素膜のバンドギャップが精度よく容易に調整可能になることから、様々なバンドギャップ構造の絶縁膜積層体を簡単に製造できる。そのため、優れたデータ保持特性と、高速のデータ書換え性能と、低消費電力での動作性能と、高い信頼性と、を同時に兼ね備えたＭＯＳ型半導体メモリ装置を製造するためのプロセスに好ましく適用できるものである。
【００６７】
次に、図６および図７を参照しながら、本実施の形態に係るＭＯＳ型半導体メモリ装置の製造方法について説明する。図６は、本発明の第１の実施の形態に係るＭＯＳ型半導体メモリ装置の製造方法を適用可能なＭＯＳ型半導体メモリ装置６０１の概略構成を示す断面図である。また、図７は、図６のＭＯＳ型半導体メモリ装置６０１のエネルギーバンド図の一例である。
【００６８】
ＭＯＳ型半導体メモリ装置６０１は、図６に示すように、半導体層としてのｐ型のシリコン基板１０１と、このｐ型のシリコン基板１０１上に積層形成された、バンドギャップの大きさが異なる複数の絶縁膜からなる絶縁膜積層体１０２ａと、この絶縁膜積層体１０２ａの上に形成されたゲート電極１０３と、を有している。シリコン基板１０１とゲート電極１０３との間には、第１の絶縁膜１１１と、第２の絶縁膜１１２と、第３の絶縁膜１１３と、第４の絶縁膜１１４と、第５の絶縁膜１１５とを有する絶縁膜積層体１０２ａが設けられている。シリコン基板１０１には、ゲート電極１０３の両側に位置するように、表面から所定の深さでｎ型拡散層である第１のソース・ドレイン１０４および第２のソース・ドレイン１０５が形成され、両者の間はチャネル形成領域１０６となっている。なお、ＭＯＳ型半導体メモリ装置６０１は、半導体基板内に形成されたｐウェルやｐ型シリコン層に形成されていてもよい。また、本実施の形態は、ｎチャネルＭＯＳデバイスを例に挙げて説明を行うが、ｐチャネルＭＯＳデバイスで実施してもかまわない。従って、以下に記載する本実施の形態の内容は、全てｎチャネルＭＯＳデバイス、及び、ｐチャネルＭＯＳデバイスに適用することができる。
【００６９】
第１の絶縁膜１１１は、例えばシリコン基板１０１の表面を熱酸化法により酸化して形成された二酸化珪素膜（ＳｉＯ２膜）である。この第１の絶縁膜１１１は、例えば８〜１０ｅＶの範囲内の最も大きいエネルギーバンドギャップを有するものである。第１の絶縁膜１１１の膜厚は、例えば０．５ｎｍ〜２０ｎｍの範囲内が好ましく、１ｎｍ〜１０ｎｍの範囲内がより好ましく、１ｎｍ〜３ｎｍの範囲内が望ましい。
【００７０】
第２の絶縁膜１１２は、第１の絶縁膜１１１の表面に形成された窒化珪素膜（ＳｉＮ膜；ここで、ＳｉとＮとの組成比は必ずしも化学量論的に決定されず、成膜条件により異なる値をとる。以下、同様である）である。この第２の絶縁膜１１２は、例えば５〜７ｅＶの範囲内のエネルギーバンドギャップを有するものである。第２の絶縁膜１１２の膜厚は、例えば２ｎｍ〜２０ｎｍの範囲内が好ましく、２ｎｍ〜１０ｎｍの範囲内がより好ましく、３ｎｍ〜５ｎｍの範囲内が望ましい。
【００７１】
第３の絶縁膜１１３は、第２の絶縁膜１１２上に形成された窒化珪素膜である。この第３の絶縁膜１１３は、例えば２．５〜４ｅＶの範囲内のエネルギーバンドギャップを有するものである。第３の絶縁膜１１３の膜厚は、例えば２ｎｍ〜３０ｎｍの範囲内が好ましく、２ｎｍ〜１５ｎｍの範囲内がより好ましく、４ｎｍ〜１０ｎｍの範囲内が望ましい。
【００７２】
第４の絶縁膜１１４は、第３の絶縁膜１１３上に形成された窒化珪素膜（ＳｉＮ膜）である。この第４の絶縁膜１１４は、第２の絶縁膜１１２と同様のエネルギーバンドギャップおよび膜厚を有している。
【００７３】
第５の絶縁膜１１５は、第４の絶縁膜１１４上に、例えばＣＶＤ（Chemical Vapor Deposition；化学気相堆積）法により堆積させた二酸化珪素膜（ＳｉＯ２膜）である。この第５の絶縁膜１１５は、電極１０３と第４の絶縁膜１１４との間でブロック層（バリア層）として機能する。この第５の絶縁膜１１５は、例えば８〜１０ｅＶの範囲内のエネルギーバンドギャップを有するものである。第５の絶縁膜１１５の膜厚は、例えば２ｎｍ〜３０ｎｍの範囲内が好ましく、２ｎｍ〜１５ｎｍの範囲内がより好ましく、５ｎｍ〜８ｎｍの範囲内が望ましい。
【００７４】
ゲート電極１０３は、例えばＣＶＤ法により成膜された多結晶シリコン膜からなり、コントロールゲート（ＣＧ）電極として機能する。また、ゲート電極１０３は、例えばＷ，Ｔｉ，Ｔａ，Ｃｕ，Ａｌ，Ａｕ，Ｐｔ等の金属を含む膜であってもよい。ゲート電極１０３は、単層に限らず、ゲート電極１０３の比抵抗を下げ、高速化する目的で、例えばタングステン、モリブデン、タンタル、チタン、白金それらのシリサイド、ナイトライド、合金等を含む積層構造にすることもできる。ゲート電極１０３は、図示しない配線層に接続されている。
【００７５】
本実施の形態のＭＯＳ型半導体メモリ装置６０１において、上記第１の絶縁膜１１１および第５の絶縁膜１１５としては、窒化酸化珪素膜（ＳｉＯＮ膜）もしくは二酸化珪素膜（ＳｉＯ２膜）を用いることが好ましい。また、第２の絶縁膜１１２、第３の絶縁膜１１３および第４の絶縁膜１１４の材料は、窒化珪素である。
【００７６】
図７に示したように、ＭＯＳ型半導体メモリ装置６０１は、第１の絶縁膜１１１および第５の絶縁膜１１５のバンドギャップ１１１ａおよび１１５ａが、これらの間に介在する中間積層体である第２の絶縁膜１１２、第３の絶縁膜１１３および第４の絶縁膜１１４のバンドギャップ１１２ａ，１１３ａおよび１１４ａに比較して大きなエネルギーバンド構造を有する。また、第１の絶縁膜１１１および第５の絶縁膜１１５と、バンドギャップが最も小さな第３の絶縁膜１１３との間には、両者の中間の大きさのバンドギャップ１１２ａ，１１４ａを持つ第２の絶縁膜１１２および第４の絶縁膜１１４を介在させている。なお、図７における符号１０１ａはシリコン基板１０１のバンドギャップであり、符号１０３ａはゲート電極１０３ａのバンドギャップである。このようなエネルギーバンド構造を有することにより、データ書き込み時には第１の絶縁膜１１１を介した電荷の移動が起こりやすく、書き込み動作速度を高速化することが可能で、かつ絶縁膜積層体１０２ａに電荷を注入するために必要な書き込み電圧を小さく抑えることができる。
【００７７】
絶縁膜積層体１０２ａでは、バンドギャップが最も小さな第３の絶縁膜１１３を中心とする領域に主に電荷が蓄積されやすい。その一方で、一旦第３の絶縁膜１１３を中心とする領域に電荷が保持された状態では、隣接する第２の絶縁膜１１２および第４の絶縁膜１１４の存在によってエネルギー障壁が大きくなり、第１の絶縁膜１１１または第５の絶縁膜１１５を介して電荷が抜け出ることが防止される。従って、第１の絶縁膜１１１や第５の絶縁膜１１５の膜厚を厚くしなくとも、絶縁膜積層体１０２ａ内部に電荷を安定的に保持することが可能であり、優れたデータ保持特性が得られる。
【００７８】
以上のような構造のＭＯＳ型半導体メモリ装置６０１の動作例について説明する。まず、データ書き込み時には、シリコン基板１０１の電位を基準として、第１のソース・ドレイン１０４および第２のソース・ドレイン１０５を０Ｖに保持し、ゲート電極３に所定の正の電圧を印加する。このとき、チャネル形成領域１０６に電子が蓄積されて反転層が形成され、その反転層内の電荷の一部がトンネル現象により第１の絶縁膜１１１を介して絶縁膜積層体１０２ａに移動する。絶縁膜積層体１０２ａに移動した電子は、その内部に形成された電荷捕獲中心に捕獲され、データの蓄積が行われる。
【００７９】
データ読み出し時には、シリコン基板１０１の電位を基準として第１のソース・ドレイン１０４または第２のソース・ドレイン１０５のいずれか一方に０Ｖの電圧を印加し、もう一方に所定の電圧を印加する。さらに、ゲート電極１０３にも所定の電圧を印加する。このように電圧を印加することにより、絶縁膜積層体１０２ａ内に蓄積された電荷の有無や、蓄積された電荷の量に応じ、チャネルの電流量やドレイン電圧が変化する。従って、このチャンネル電流またはドレイン電圧の変化を検出することによって、データを外部に読み出すことができる。
【００８０】
データの消去時には、シリコン基板１０１の電位を基準とし、第１のソース・ドレイン１０４および第２のソース・ドレイン１０５の両方に０Ｖの電圧を印加し、ゲート電極１０３に所定の大きさの負の電圧を印加する。このような電圧の印加によって、絶縁膜積層体１０２ａ内に保持されていた電荷は第１の絶縁膜１１１を介してシリコン基板１０１のチャネル形成領域１０６に引き抜かれる。これにより、ＭＯＳ型半導体メモリ装置６０１は、絶縁膜積層体１０２ａ内の電子蓄積量が低い消去状態に戻る。
【００８１】
なお、ＭＯＳ型半導体メモリ装置６０１における情報の書き込み、読み出し、消去の方法は限定されるものではなく、上記とは異なる方式で書き込み、読み出しおよび消去を行ってもよい。例えば、ＦＮトンネル現象、ホットエレクトロン注入現象、ホットホール注入現象、光電効果等々の物理現象を用いて情報の書き込み、読み出し、消去を行うことができる。また、第１のソース・ドレイン１０４と第２のソース・ドレイン１０５を固定せず、交互にソースまたはドレインとなるように機能させて１メモリセルで２ビット以上の情報の書き込み・読み出しを行えるようにしてもよい。
【００８２】
以上のように、ＭＯＳ型半導体メモリ装置６０１は、従来のＭＯＳ型半導体メモリ装置に比べて、データ保持特性の向上と書き込み動作速度の高速化と低消費電力化と信頼性向上とが同時に実現された優れたＭＯＳ型半導体メモリ装置である。
【００８３】
ここで、図８を参照しながら上記実施の形態に係るＭＯＳ型半導体メモリ装置の作用について説明する。図８（ａ）〜（ｃ）は、従来のＭＯＳ型半導体メモリ装置の書き込み時、消去時およびデータ保持状態におけるエネルギーダイアグラムを模式的に示したものである。また、同図（ｄ）〜（ｆ）は、本発明のＭＯＳ型半導体メモリ装置の書き込み時、消去時およびデータ保持状態におけるエネルギーダイアグラムを模式的に示したものである。なお、ＭＯＳ型半導体メモリ装置６０１では、電荷は第１の絶縁膜から第５の絶縁膜の間に、ある分布で保持されることになるが、主として第３の絶縁膜中またはその界面付近を中心とする領域が電荷蓄積の中心を担う部分であることから、説明の便宜上、この部分を図８では「電荷蓄積領域」と表現している。
【００８４】
シリコン基板と電荷蓄積領域との間で電子が移動する確率は、エネルギー障壁ＥＢの大きさ（つまり、エネルギー障壁ＥＢの高さＨと幅Ｔ）に反比例する。第１の絶縁膜のバンドギャップを大きくすると、エネルギー障壁ＥＢの高さＨが高くなることから、シリコン基板側と電荷蓄積層側との間の電子の移動が制限される。また、第１の絶縁膜の膜厚を厚くした場合には、幅Ｔが大きくなることから、エネルギー障壁ＥＢも大きくなる。このように、第１の絶縁膜の膜厚を増加させることは、電荷蓄積領域側に保持された電子が第１の絶縁膜を介してシリコン基板側へ抜け出ることを防止する上で効果的な方法である。従って、ＭＯＳ型半導体メモリ装置において、電荷保持能力を向上させるためには、第１の絶縁膜のバンドギャップを大きく、かつ膜厚を厚くして、図８（ｃ）に示したように、第１の絶縁膜によるエネルギー障壁ＥＢの高さＨと幅Ｔを大きくすればよい。
【００８５】
しかし、第１の絶縁膜の膜厚を増加させると、例えば書き込み時にトンネル効果によるシリコン基板から電荷蓄積領域への電子の注入も起こりにくくなってしまい、図８（ａ）に示したように、書き込み時に大きな書き込み電圧を印加しなければならなくなる。また、消去時にも同図（ｂ）に示したように大きな消去用電圧が必要になる。書き込み電圧と消去用電圧を下げるためには、第１の絶縁膜のバンドギャップを小さく、かつ膜厚を薄くすればよいが、そうするとエネルギー障壁ＥＢも小さくなるため、データ保持特性が低下してしまう。
【００８６】
本発明では、上記第１〜第３の実施の形態に例示したように、大きなバンドギャップを有する第１の絶縁膜および第５の絶縁膜に隣接して、これらに比べて小さなバンドギャップを有する第２および第４の絶縁膜を設けた。このようなエネルギーバンド構造を採用することにより、図８（ｄ）に示したように、書き込み時に、シリコン基板側から電子がバンドギャップの大きな第１の絶縁膜を通過して電荷蓄積領域へ移動する際には、エネルギー障壁ＥＢの幅は第１の絶縁膜相当のＴ１でよく、低い書き込み電圧でも電子の移動がスムーズに行われる。消去時も、図８（ｅ）に示したように、電荷蓄積領域側からシリコン基板側へ電子が通過する際のエネルギー障壁ＥＢの幅はＴ１でよく、低い消去用電圧でも電子の移動がスムーズに行われる。なお、図示は省略するが、電荷蓄積領域から第５の絶縁膜を介してゲート電極１０３側へ電子を抜き出す場合も同様である。一方で、図８（ｆ）に示したように、電荷蓄積領域に電子を保持した状態では、第１の絶縁膜（第５の絶縁膜）だけでなく、第２の絶縁膜（第４の絶縁膜）も含めてエネルギー障壁ＥＢとなることから幅Ｔは大きくなり、第１の絶縁膜（第５の絶縁膜）の膜厚を厚くしなくても、電荷蓄積領域から電荷が抜け出ることが防止され、優れた電荷保持特性が得られるのである。
【００８７】
次に、ＭＯＳ型半導体メモリ装置６０１を製造する場合を例に挙げ、本実施の形態に係るＭＯＳ型半導体メモリ装置の製造方法について説明を行う。ここでは代表的な手順の一例を挙げて説明する。まず、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法やＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法などの手法で素子分離膜（図示せず）が形成されたシリコン基板１０１を準備し、その表面に、例えば熱酸化法によって第１の絶縁膜１１１を形成する。
【００８８】
次に、第１の絶縁膜１１１の上に、プラズマ処理装置１００を用いプラズマＣＶＤ法によって第２の絶縁膜１１２、第３の絶縁膜１１３および第４の絶縁膜１１４を順次形成する。第２の絶縁膜１１２を形成する場合は、第１の絶縁膜１１１に比べてバンドギャップが小さくなる条件でプラズマＣＶＤを行う。第３の絶縁膜１１３を形成するときは、第２の絶縁膜１１２に比べてバンドギャップが小さくなる条件でプラズマＣＶＤを行う。第４の絶縁膜１１４を形成する場合は、第３の絶縁膜１１３に比べてバンドギャップが大きくなる条件でプラズマＣＶＤを行う。なお、本実施の形態では、第２の絶縁膜１１２と第４の絶縁膜１１４のバンドギャップの大きさが同じになるように、同じプラズマＣＶＤ条件で絶縁膜の成膜を行う。ただし、第２の絶縁膜１１２および第４の絶縁膜１１４のバンドギャップ１１２ａ，１１４ａは同一であってもよいし、あるいは異なっていてもよい。各膜のバンドギャップの大きさは、前記のとおり、プラズマＣＶＤ処理の圧力条件のみを変化させることにより制御できる。
【００８９】
次に、第４の絶縁膜１１４の上に、第４の絶縁膜１１４に比べてバンドギャップが大きくなるように、第５の絶縁膜１１５を形成する。この第５の絶縁膜１１５は、例えばＣＶＤ法によって形成することができる。さらに、第５の絶縁膜１１５の上に、例えばＣＶＤ法によってポリシリコン層や金属層、あるいは金属シリサイド層などを成膜してゲート電極１０３となる金属膜を形成する。
【００９０】
次に、フォトリソグラフィー技術を用い、パターン形成したレジストをマスクとして、前記金属膜、第５〜第１の絶縁膜１１５〜１１１をエッチングすることにより、パターン形成されたゲート電極１０３と絶縁膜積層体１０２ａとを有するゲート積層構造体が得られる。次に、ゲート積層構造体の両側に隣接するシリコン表面にｎ型不純物を高濃度にイオン注入し、第１のソース・ドレイン１０４および第２のソース・ドレイン１０５を形成する。このようにして、図６に示した構造のＭＯＳ型半導体メモリ装置６０１を製造できる。
【００９１】
［第２の実施の形態］
次に、図９および図１０を参照しながら、本発明の第２の実施の形態に係るＭＯＳ型半導体メモリ装置の製造方法について説明する。本発明のＭＯＳ型半導体メモリ装置の製造方法は、例えば図９に示した構造のＭＯＳ型半導体メモリ装置の製造にも適用できる。図１０は、図９のＭＯＳ型半導体メモリ装置６０２のエネルギーバンド図である。
【００９２】
ＭＯＳ型半導体メモリ装置６０２は、図９に示したように、半導体層としてのｐ型のシリコン基板１０１と、このｐ型のシリコン基板１０１上に積層形成されたバンドギャップの大きさが異なる複数の絶縁膜からなる絶縁膜積層体１０２ｂと、この絶縁膜積層体１０２ｂの上に形成されたゲート電極１０３と、を有している。シリコン基板１０１とゲート電極１０３との間には、第１の絶縁膜１２１と、第２の絶縁膜１２２と、第３の絶縁膜１２３と、第４の絶縁膜１２４と、第５の絶縁膜１２５とを有する絶縁膜積層体１０２ｂが設けられている。シリコン基板１０１には、ゲート電極１０３の両側に位置するように、表面から所定の深さで、ｎ型拡散層からなる第１のソース・ドレイン１０４および第２のソース・ドレイン１０５が形成され、両者の間はチャネル形成領域１０６となっている。なお、ＭＯＳ型半導体メモリ装置６０２は、半導体基板内に形成されたｐウェルやｐ型シリコン層に形成されていてもよい。また、本実施の形態は、ｎチャネルＭＯＳデバイスを例に挙げて説明を行うが、ｐチャネルＭＯＳデバイスで実施してもかまわない。従って、以下に記載する本実施の形態の内容は、全てｎチャネルＭＯＳデバイス、及び、ｐチャネルＭＯＳデバイスに適用することができる。
【００９３】
本実施の形態に係るＭＯＳ型半導体メモリ装置６０２において、第１の絶縁膜１２１、第５の絶縁膜１２５およびゲート電極１０３は、図６に示したＭＯＳ型半導体メモリ装置６０１の第１の絶縁膜１１１、第５の絶縁膜１１５およびゲート電極１０３とそれぞれ同様の構成であるため、説明を省略する。
【００９４】
第２の絶縁膜１２２は、第１の絶縁膜１２１上に形成された窒化珪素膜（ＳｉＮ膜）である。この第２の絶縁膜１２２は、例えば２．５〜４ｅＶの範囲内のエネルギーバンドギャップを有するものである。第２の絶縁膜１２２の膜厚は、例えば２ｎｍ〜２０ｎｍの範囲内が好ましく、２ｎｍ〜１０ｎｍの範囲内がより好ましく、３ｎｍ〜５ｎｍの範囲内が望ましい。
【００９５】
第３の絶縁膜１２３は、第２の絶縁膜１２２上に形成された窒化珪素膜（ＳｉＮ膜）である。この第３の絶縁膜１２３は、例えば５〜７ｅＶの範囲内のエネルギーバンドギャップを有している。第３の絶縁膜１２３の膜厚は、例えば２ｎｍ〜３０ｎｍの範囲内が好ましく、２ｎｍ〜１５ｎｍの範囲内がより好ましく、４ｎｍ〜１０ｎｍの範囲内が望ましい。
【００９６】
第４の絶縁膜１２４は、第３の絶縁膜１２３上に形成された窒化珪素膜（ＳｉＮ膜）である。この第４の絶縁膜１２４は、第２の絶縁膜１２２と同様のエネルギーバンドギャップおよび膜厚を有している。
【００９７】
図１０に示したように、ＭＯＳ型半導体メモリ装置６０２は、第１の絶縁膜１２１および第５の絶縁膜１２５のバンドギャップ１２１ａおよび１２５ａが、これらの間に介在する中間積層体である第２の絶縁膜１２２、第３の絶縁膜１２３および第４の絶縁膜１２４のバンドギャップ１２２ａ、１２３ａおよび１２４ａに比較して大きなエネルギーバンド構造を有する。また、第１の絶縁膜１２１および第５の絶縁膜１２５に隣接して、最も小さなバンドギャップ１２２ａ，１２４ａを持つ第２の絶縁膜１２２および第４の絶縁膜１２４が配置されている。そして、これら第２の絶縁膜１２２と第４の絶縁膜１２４の間には、バンドギャップ１２１ａおよび１２５ａより小さく、バンドギャップ１２２ａ，１２４ａより大きな中間の大きさのバンドギャップ１２３ａを持つ第３の絶縁膜１２３が配備されている。つまり、最も大きなバンドギャップ１２１ａおよび１２５ａを持つ第１の絶縁膜１２１および第５の絶縁膜１２５と、中間の大きさのバンドギャップ１２３ａを持つ第３の絶縁膜１２３との間には、最も小さなバンドギャップを持つ第２の絶縁膜１２２と第４の絶縁膜１２４を介在させている。このようなエネルギーバンド構造を有することにより、データ書き込み時には第１の絶縁膜１２１を介したトンネル現象による電荷の移動が起こりやすく、書き込み動作速度を高速化することが可能で、かつ絶縁膜積層体１０２ｂに電荷を注入するために必要な書き込み電圧を小さくすることができる。
【００９８】
絶縁膜積層体１０２ｂでは、第３の絶縁膜１２３と、小さなバンドギャップを持つ第２の絶縁膜１２２および第４の絶縁膜１２４との界面付近に主に電荷が蓄積されやすい。その一方で、一旦これらの界面付近に電荷が保持された状態では、第２の絶縁膜１２２および第４の絶縁膜１２４の存在によってエネルギー障壁が大きくなり、第１の絶縁膜１２１または第５の絶縁膜１２５を介して電荷が抜け出ることが防止される。従って、第１の絶縁膜１２１および第５の絶縁膜１２５の膜厚を厚くしなくとも、絶縁膜積層体１０２ｂ内部に電荷を安定的に保持することが可能であり、優れたデータ保持特性が得られる。
【００９９】
従って、ＭＯＳ型半導体メモリ装置６０２は、従来のＭＯＳ型半導体メモリ装置に比べて、データ保持特性の向上と書き込み動作速度の高速化と低消費電力化と信頼性向上とが同時に実現された優れたＭＯＳ型半導体メモリ装置である。
【０１００】
本実施の形態にかかるＭＯＳ型半導体メモリ装置６０２の書き込み、読み出しおよび消去の動作は、第１の実施の形態と同様に行うことができる。
【０１０１】
ＭＯＳ型半導体メモリ装置６０２は、絶縁膜積層体１０２ｂの形成を以下の手順で行う点以外は、第１の実施の形態と同様に製造することができる。本実施の形態において、主に電荷蓄積領域として中心的な役割を果たす第２の絶縁膜１２２、第３の絶縁膜１２３および第４の絶縁膜１２４を、プラズマ処理装置１００を用いたプラズマＣＶＤ法を利用して成膜する。すなわち、第１の絶縁膜１２１の上に、プラズマ処理装置１００を用い、プラズマＣＶＤ法によって第２の絶縁膜１２２、第３の絶縁膜１２３および第４の絶縁膜１２４を順次形成する。第２の絶縁膜１２２を形成する場合は、第１の絶縁膜よりもバンドギャップが小さくなる条件でプラズマＣＶＤを行う。第３の絶縁膜１２３を形成するときは、第２の絶縁膜１２２に比べてバンドギャップが大きく、かつ第１の絶縁膜１２１よりもバンドギャップが小さくなる条件でプラズマＣＶＤを行う。第４の絶縁膜１２４を形成する場合は、第３の絶縁膜１２３に比べてバンドギャップが小さくなる条件でプラズマＣＶＤを行う。なお、本実施の形態では、第２の絶縁膜１２２と第４の絶縁膜１２４のバンドギャップの大きさが同じになるように、同じプラズマＣＶＤ条件で絶縁膜の成膜を行う。ただし、第２の絶縁膜１２２および第４の絶縁膜１２４のバンドギャップ１２２ａ，１２４ａは同一であってもよいし、あるいは異なっていてもよい。バンドギャップの大きさは、前記のとおり、プラズマＣＶＤ処理の圧力条件のみを変化させることにより制御できる。
【０１０２】
［第３の実施の形態］
次に、図１１および図１２を参照しながら、本発明の第３の実施の形態に係るＭＯＳ型半導体メモリ装置の製造方法について説明する。本発明のＭＯＳ型半導体メモリ装置の製造方法は、例えば図１１に示した構造のＭＯＳ型半導体メモリ装置の製造にも適用できる。図１２は、図１１のＭＯＳ型半導体メモリ装置６０３のエネルギーバンド図の一例を示し、図１３は他の例を示している。
【０１０３】
ＭＯＳ型半導体メモリ装置６０３は、図１２に示したように、半導体層としてのｐ型のシリコン基板１０１と、このｐ型のシリコン基板１０１上に積層形成された、バンドギャップの大きさが異なる複数の絶縁膜からなる絶縁膜積層体１０２ｃと、この絶縁膜積層体１０２ｃの上に形成されたゲート電極１０３と、を有している。シリコン基板１０１とゲート電極１０３との間には、絶縁膜積層体１０２ｃが設けられており、この絶縁膜積層体１０２ｃは、第１の絶縁膜１３１と、第２の絶縁膜１３２と、第３の絶縁膜１３３と、第４の絶縁膜１３４と、第５の絶縁膜１３５と、スペーサー絶縁膜１３６と、を有する。絶縁膜積層体１０２ｃにおいては、第２の絶縁膜１３２、第３の絶縁膜１３３および第４の絶縁膜１３４の３層の積層体が一単位となり、スペーサー絶縁膜１３６を介して繰り返し３単位が積層されている。
【０１０４】
また、シリコン基板１０１には、ゲート電極１０３の両側に位置するように、表面から所定の深さで、ｎ型拡散層からなる第１のソース・ドレイン１０４および第２のソース・ドレイン１０５が形成され、両者の間はチャネル形成領域１０６となっている。また、本実施の形態は、ｎチャネルＭＯＳデバイスを例に挙げて説明を行うが、ｐチャネルＭＯＳデバイスで実施してもかまわない。従って、以下に記載する本実施の形態の内容は、全てｎチャネルＭＯＳデバイス、及び、ｐチャネルＭＯＳデバイスに適用することができる。
【０１０５】
本実施の形態に係るＭＯＳ型半導体メモリ装置６０３において、第１の絶縁膜１３１、第５の絶縁膜１３５およびゲート電極１０３は、図６に示したＭＯＳ型半導体メモリ装置６０１の第１の絶縁膜１１１、第５の絶縁膜１１５およびゲート電極１０３と同様の構成であるため、説明を省略する。
【０１０６】
第２の絶縁膜１３２は、第１の絶縁膜１３１上に形成された窒化珪素膜（ＳｉＮ膜）である。この第２の絶縁膜１３２は、例えば２．５〜４ｅＶの範囲内のエネルギーバンドギャップを有している。第２の絶縁膜１３２の膜厚は、例えば２ｎｍ〜２０ｎｍの範囲内が好ましく、３ｎｍ〜５ｎｍの範囲内がより好ましい。
【０１０７】
第３の絶縁膜１３３は、第２の絶縁膜１３２上に形成された窒化珪素膜（ＳｉＮ膜）である。この第３の絶縁膜１３３は、例えば５〜７ｅＶの範囲内のエネルギーバンドギャップを有している。第３の絶縁膜１３３の膜厚は、例えば２ｎｍ〜３０ｎｍの範囲内が好ましく、４ｎｍ〜１０ｎｍの範囲内がより好ましい。
【０１０８】
第４の絶縁膜１３４は、第３の絶縁膜１３３上に形成された窒化珪素膜（ＳｉＮ膜）である。この第４の絶縁膜１３４は、第２の絶縁膜１３２と同様のエネルギーバンドギャップおよび膜厚を有している。
【０１０９】
スペーサー絶縁膜１３６は、第４の絶縁膜１３４上に形成された窒化珪素膜（ＳｉＮ膜）である。本実施の形態において、スペーサー絶縁膜１３６としては、第３の絶縁膜１３３と同様の膜を用いることができる。すなわち、スペーサー絶縁膜１３６は、例えば５〜７ｅＶの範囲内のエネルギーバンドギャップを有している。また、スペーサー絶縁膜１３６の膜厚は、例えば２ｎｍ〜３０ｎｍの範囲内が好ましく、４ｎｍ〜１０ｎｍの範囲内がより好ましい。
【０１１０】
また、図１２に示したように、ＭＯＳ型半導体メモリ装置６０３は、第１の絶縁膜１３１および第５の絶縁膜１３５のバンドギャップ１３１ａおよび１３５ａが、これらの間に介在する中間積層体である第２の絶縁膜１３２、第３の絶縁膜１３３、第４の絶縁膜１３４およびスペーサー絶縁膜１３６のバンドギャップ１３２ａ，１３３ａ，１３４ａおよび１３６ａに比較して大きなエネルギーバンド構造を有する。第３の絶縁膜１３３およびスペーサー絶縁膜１３６のバンドギャップ１３３ａおよび１３６ａは、第１の絶縁膜１３１および第５の絶縁膜１３５のバンドギャップ１３１ａおよび１３５ａより小さく、第２の絶縁膜１３２および第４の絶縁膜１３４のバンドギャップ１３２ａおよび１３４ａよりも大きい。また、第１の絶縁膜１３１および第５の絶縁膜１３５に接する位置には、最もバンドギャップの小さな第２の絶縁膜１３２および第４の絶縁膜１３４を介在させている。このようなエネルギーバンド構造を有することにより、データ書き込み時には第１の絶縁膜１３１を介したトンネル現象による電荷の移動が起こりやすく、書き込み動作速度を高速化することが可能で、かつ絶縁膜積層体１０２ｃに電荷を注入するために必要な書き込み電圧を小さくすることができる。
【０１１１】
絶縁膜積層体１０２ｃでは、第３の絶縁膜１３３と、小さなバンドギャップを持つ第２の絶縁膜１３２および第４の絶縁膜１３４との界面付近に、主に電荷が蓄積されやすい。また、一旦第３の絶縁膜１３３の界面付近を中心とする領域に電荷が保持された状態では、第２の絶縁膜１３２および第４の絶縁膜１３４の存在によって、エネルギー障壁が大きくなり、第１の絶縁膜１３１または第５の絶縁膜１３５を介して電荷が抜け出ることが防止される。従って、第１の絶縁膜１３１や第５の絶縁膜１３５の膜厚を厚くしなくとも、絶縁膜積層体１０２ｃに電荷を安定的に保持することが可能であり、優れたデータ保持特性が得られる。
【０１１２】
従って、ＭＯＳ型半導体メモリ装置６０３は、従来のＭＯＳ型半導体メモリ装置に比べて、データ保持特性の向上と書き込み動作速度の高速化と低消費電力化と信頼性向上とが同時に実現された優れた半導体メモリ装置である。
【０１１３】
ＭＯＳ型半導体メモリ装置６０３は、絶縁膜積層体１０２ｃの形成を以下の手順で行う点以外は、第１の実施の形態と同様に製造することができる。本実施の形態において、主に電荷蓄積領域として中心的な役割を果たす第２の絶縁膜１３２、第３の絶縁膜１３３、第４の絶縁膜１３４およびスペーサー絶縁膜１３６を、プラズマ処理装置１００を用いたプラズマＣＶＤ法を利用して成膜する。すなわち、第１の絶縁膜１３１の上に、プラズマ処理装置１００を用い、プラズマＣＶＤ法によって第２の絶縁膜１３２、第３の絶縁膜１３３および第４の絶縁膜１３４を順次形成する。第２の絶縁膜１３２を形成する場合は、第１の絶縁膜１３１よりもバンドギャップが小さくなる条件でプラズマＣＶＤを行う。第３の絶縁膜１３３を形成するときは、第１の絶縁膜１３１よりもバンドギャップが小さく、かつ第２の絶縁膜１３２に比べてバンドギャップが大きくなる条件でプラズマＣＶＤを行う。第４の絶縁膜１３４を形成する場合は、第３の絶縁膜１３３に比べてバンドギャップが小さくなる条件でプラズマＣＶＤを行う。スペーサー絶縁膜１３６を形成する場合は、第１の絶縁膜１３１よりもバンドギャップが小さく、かつ第４の絶縁膜１３４に比べてバンドギャップが大きくなる条件でプラズマＣＶＤを行う。なお、本実施の形態では、第２の絶縁膜１３２と第４の絶縁膜１３４、また、第３の絶縁膜１３３とスペーサー絶縁膜１３６のバンドギャップの大きさがそれぞれ同じになるように、同じプラズマＣＶＤ条件で絶縁膜の成膜を行う。ただし、バンドギャップ１３２ａと１３４ａ、あるいはバンドギャップ１３３ａとバンドギャップ１３６ａの大きさは、それぞれ同一であってもよいし、あるいは異なっていてもよい。バンドギャップの大きさは、前記のとおり、プラズマＣＶＤ処理の圧力条件のみを変化させることにより制御できる。このように形成された第２の絶縁膜１３２、第３の絶縁膜１３３および第４の絶縁膜１３４の積層体を１単位として、間にスペーサー絶縁膜１３６を介在させて繰り返し積層することにより、絶縁膜積層体１０２ｃを形成できる。
【０１１４】
なお、図１１に示したＭＯＳ型半導体メモリ装置６０３では、第２の絶縁膜１３２、第３の絶縁膜１３３および第４の絶縁膜１３４の積層体を１単位として３単位を繰り返し積層したが、繰り返し回数は２単位または４単位以上でもよい。また、本実施の形態では、第２の絶縁膜１３２、第３の絶縁膜１３３および第４の絶縁膜１３４の積層体を、スペーサー絶縁膜１３６を介して繰り返し積層したが、スペーサー絶縁膜１３６を設けなくてもよい。
【０１１５】
また、図１１に示したＭＯＳ型半導体メモリ装置６０３において、第２の絶縁膜１３２、第３の絶縁膜１３３、第４の絶縁膜１３４およびスペーサー絶縁膜１３６を成膜する際の圧力の高低を逆にして、バンドギャップの大きさを逆転させてもよい。その場合のエネルギーバンド構造の一例を図１３に示した。このようなエネルギーバンド構造を有することにより、データ書き込み時には第１の絶縁膜１３１を介したトンネル現象による電荷の移動が起こりやすく、書き込み動作速度を高速化することが可能で、かつ絶縁膜積層体１０２ｃに電荷を注入するために必要な書き込み電圧を小さくすることができる。また、第３の絶縁膜１３３を中心とする領域に、主に電荷が蓄積されやすくなり、第１の絶縁膜１３１や第５の絶縁膜１３５の膜厚を厚くしなくとも、絶縁膜積層体１０２ｃに電荷を安定的に保持することが可能であり、優れたデータ保持特性が得られる。
【０１１６】
本実施の形態にかかるＭＯＳ型半導体メモリ装置６０３の書き込み、読み出しおよび消去の動作は、第１の実施の形態と同様に行うことができる。
【０１１７】
また、プラズマ処理装置１００を用いてプラズマＣＶＤを行う際に、１層の絶縁膜を形成する途中で、プラズマＣＶＤの処理圧力を徐々に変化させることも可能である。例えば、第１の実施の形態に係る図６のＭＯＳ型半導体メモリ装置６０１を製造する過程で、第３の絶縁膜１１３を形成する際に、例えば図４に示したようにシラン系ガスの流量を一定にして処理圧力を少しずつ段階的に上昇または下降させたり、あるいは、例えば図５に示したように、処理圧力を一定にしてシラン系ガスの流量を徐々に増減させたりすることにより、例えば図１４に示したようなエネルギーバンド構造を持つＭＯＳ型半導体メモリ装置を形成することができる。この場合、各処理圧力段階あるいは各ガス流量段階で成膜される窒化珪素膜の膜厚が同じになるようにすることが好ましい。図１４では、第３の絶縁膜１１３を形成する過程で、バンドギャップ１１３ａが少しずつ大きくなるように、処理圧力を変化させた例を示している。なお、図１４とは逆に、第３の絶縁膜１１３を形成する過程で、バンドギャップ１１３ａが少しずつ小さくなるようにすることも可能である。
【０１１８】
以上、本発明の実施形態を述べたが、本発明は上記実施形態に制約されることはなく、種々の変形が可能である。例えば、以上に挙げた各実施の形態では、ｎチャネル型のＭＯＳ型半導体メモリ装置を例に挙げたが、ｐチャネル型の半導体メモリ装置の場合は、不純物導電型を逆にすればよい。
【０１１９】
また、上記実施の形態では、プラズマＣＶＤ処理の処理圧力を変えることによって、窒化珪素膜のバンドギャップを変化させたが、本発明方法は、絶縁膜として窒化珪素膜の積層体を有するＭＯＳ型半導体メモリ装置を製造する場合に限らず、例えば、金属酸化物膜特に高誘電率金属酸化物膜などの絶縁膜積層体を有するＭＯＳ型半導体メモリ装置を製造する場合にも適用可能である。なお、高誘電率金属酸化物としては、例えば、ＨｆＯ２、Ｈｆ−Ｓｉ−Ｏ、Ｈｆ−Ａｌ−Ｏ、ＺｒＯ２、Ａｌ２Ｏ３、ＰＺＴ［Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３；チタン酸ジルコン酸鉛］、ＢＳＴ［（Ｂａ，Ｓｒ）ＴｉＯ３］、ＳＲＯ（ＳｒＲｕＯ３）、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９；タンタル酸ビスマスストロンチウム）、Ｔａ２Ｏ５（五酸化タンタル）、ＢａＴｉＯ３（チタン酸バリウム）、ＴｉＯ２、ＹＳＺ（イットリア安定化ジルコニア）、ＢＩＴ（Ｂｉ４Ｔｉ３Ｏ１２）、ＳＴＯ（ＳｒＴｉＯ３）、ジルコニウム・シリコン複合酸化物、Ｌａ２Ｏ３、ＣｅＯ２、Ｎａ２Ｏ３、Ｓｍ２Ｏ３、Ｅｕ２Ｏ３、Ｇｄ２Ｏ３、Ｔｂ２Ｏ３、Ｄｙ２Ｏ３、Ｈｏ２Ｏ３、Ｅｒ２Ｏ３、Ｔｍ２Ｏ３、Ｙｂ２Ｏ３、Ｌｕ２Ｏ３、Ｌａ２Ｏ３、Ｐｒ２Ｏ３、Ｐｒ６Ｏ１１、ＺｒＯＮ（ジルコニウムオキシナイトライド）等を用いることができる。
【図面の簡単な説明】
【０１２０】
【図１】絶縁膜の形成に適したプラズマ処理装置の一例を示す概略断面図である。
【図２】平面アンテナの構造を示す図面である。
【図３】制御部の構成を示す説明図である。
【図４】原料ガスとしてアンモニアを用いたプラズマＣＶＤにおける処理圧力とバンドギャップとの関係を示すグラフ図面。
【図５】原料ガスとして窒素を用いたプラズマＣＶＤにおける処理圧力とバンドギャップとの関係を示すグラフ図面。
【図６】本発明の第１の実施の形態に係る製造方法を適用可能なＭＯＳ型半導体メモリ装置の概略構成を示す説明図である。
【図７】図６に示したＭＯＳ型半導体メモリ装置のエネルギーバンド図である。
【図８】従来技術との対比において本発明の作用を説明する原理図であり、（ａ）〜（ｃ）は従来技術におけるエネルギーダイアグラムを示し、（ｄ）〜（ｆ）は本発明におけるエネルギーダイアグラムを示す。
【図９】本発明の第２の実施の形態に係る製造方法を適用可能なＭＯＳ型半導体メモリ装置の概略構成を示す説明図である。
【図１０】図９に示したＭＯＳ型半導体メモリ装置のエネルギーバンド図である。
【図１１】本発明の第３の実施の形態に係る製造方法を適用可能なＭＯＳ型半導体メモリ装置の概略構成を示す説明図である。
【図１２】図１１に示したＭＯＳ型半導体メモリ装置のエネルギーバンド図の一例である。
【図１３】図１１に示したＭＯＳ型半導体メモリ装置のエネルギーバンド図の他の例である。
【図１４】図６に示したＭＯＳ型半導体メモリ装置の変形例を示すエネルギーバンド図である。
【符号の説明】
【０１２１】
１…チャンバー（処理室）、２…載置台、３…支持部材、５…ヒータ、１２…排気管、１４，１５…ガス導入部、１６…搬入出口、１７…ゲートバルブ、１８…ガス供給機構、１９ａ…窒素含有ガス供給源、１９ｂ…Ｓｉ含有ガス供給源、１９ｃ…不活性ガス供給源、２４…排気装置、２７…マイクロ波導入機構、２８…透過板、３１…平面アンテナ、３２…マイクロ波放射孔、３７…導波管、３９…マイクロ波発生装置、５０…制御部、１００…プラズマ処理装置、１０１…シリコン基板、１０２ａ，１０２ｂ，１０２ｃ…絶縁膜積層体、１０３…ゲート電極、１０４…第１のソース・ドレイン、１０５…第２のソース・ドレイン、１１１…第１の絶縁膜、１１２…第２の絶縁膜、１１３…第３の絶縁膜、１１４…第４の絶縁膜、１１５…第５の絶縁膜、６０１，６０２，６０３…ＭＯＳ型半導体メモリ装置、Ｗ…半導体ウエハ（基板）
【図１】
2009246211.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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