(57)【要約】【課題】データバスの電位の遷移によるバッファ内の貫通電流を低減し、高速にデータバスを駆動することができる出力バッファ回路を提供する。【解決手段】本発明の一形態の出力バッファ回路は、メモリ装置から読み出されたデータを出力する出力バッファ回路において、前記メモリ装置（１）のビット線をセンスするセンスアンプ（１１）と、前記センスアンプからの出力信号を取り込むラッチ部（１０）と、前記ラッチ部からのデータを出力する主バッファ（１４）及び副バッファ（１３）と、を備え、前記主バッファは、前記センスアンプでセンスするタイミングを規定するパルスに同期して生成される制御信号が有効な期間中に非活性化し、前記副バッファは、常時活性化する。【選択図】図１
2009253376.tif 000002
【特許請求の範囲】
【請求項１】
メモリ装置から読み出されたデータを出力する出力バッファ回路において、
前記メモリ装置のビット線をセンスするセンスアンプと、
前記センスアンプからの出力信号を取り込むラッチ部と、
前記ラッチ部からのデータを出力する主バッファ及び副バッファと、を備え、
前記主バッファは、前記センスアンプでセンスするタイミングを規定するパルスに同期して生成される制御信号が有効な期間中に非活性化し、前記副バッファは、常時活性化することを特徴とする出力バッファ回路。
【請求項２】
メモリ装置から読み出されたデータを出力する出力バッファ回路において、
前記メモリ装置のビット線をセンスするセンスアンプと、
前記センスアンプからの出力信号を取り込むラッチ部と、
前記ラッチ部からのデータを出力する主バッファ及び副バッファと、を備え、
前記主バッファは、装置外部から入力されるクロックとこのクロックに対して位相のずれた内部クロックとから生成された制御信号が有効な期間中に非活性化し、前記副バッファは、常時活性化することを特徴とする出力バッファ回路。
【請求項３】
メモリ装置から読み出されたデータを出力する出力バッファ回路において、
前記メモリ装置のビット線をセンスするセンスアンプと、
前記センスアンプからの出力信号を取り込むラッチ部と、
前記ラッチ部からのデータを出力する主バッファ及び副バッファと、を備え、
前記主バッファは、装置外部から入力されるページアドレスの変化により発生された制御信号が有効な期間中に非活性化し、前記副バッファは、常時活性化することを特徴とする出力バッファ回路。
【請求項４】
前記主バッファは、前記副バッファの出力電圧が変化するタイミングまで非活性化することを特徴とする請求項１乃至３のいずれかに記載の出力バッファ回路。
【請求項５】
前記主バッファの駆動能力は、前記副バッファの駆動能力よりも大きいことを特徴とする請求項１乃至４のいずれかに記載の出力バッファ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ装置に適用される出力バッファ回路に関する。
【背景技術】
【０００２】
近年の情報処理装置の高速化に伴い、データの転送にも高速化が要求されている。メモリ装置のデータバスを駆動する半導体装置の内部で構成される出力バッファ回路においては、高速にデータバスを駆動することが要求されている。高速にデータバスを駆動するためには、データバス上の信号の電圧レベルを高速に遷移する必要がある。しかし、高速な電圧遷移に伴い、出力バッファ回路は、信号電圧レベルのアンダーシュート・オーバーシュートや電源電圧や接地レベルの変動を引き起こすなど、周辺回路へのノイズ源となってしまう。
【０００３】
従来より、出力バッファを駆動する電圧の遷移を緩やかに制御しながら出力を行い、上記問題を回避しようとする回路構成が開示されている。また、バスキーパを使用して上記問題を回避する回路構成も開示されている。
【０００４】
例えば特許文献１には、出力バッファを駆動する電圧の遷移を緩やかに制御しながら出力を行い、ノイズを減らす手法が開示されている。この従来例における出力バッファ回路では、入力信号が遷移すると、インバータが遅延を持ってスイッチするため、トランジスタの動作状態が変化し、出力バッファを駆動する電圧の遷移が緩やかになる。
【０００５】
しかしこの手法では、出力バッファを駆動する電圧の遷移を緩やかにすれば貫通電流を抑えノイズを低減することが可能であるが、高速化とはトレードオフの関係にあり、両立は困難であるという問題がある。
【０００６】
また特許文献２には、バスキーパを使用して貫通電流を減らす手法が開示されている。この従来例では、出力バッファの活性化を制御する信号に応じて、出力バッファかバスキーパが相補的に活性化する。
【０００７】
しかしこの手法では、高速に出力データを変化させたい場合に、バスキーパの動作期間が非常に短くなり、その動作期間に対してバスキーパ内の電位確定時間が大部分を要し、バスの電位を固定する時間を確保してキーパとしての役割を果たすことが困難になるという問題がある。
【特許文献１】特開２００３−２５８６１１号公報
【特許文献２】特開２００４−３６２３４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、データバスの電位の遷移によるバッファ内の貫通電流を低減し、高速にデータバスを駆動することができる出力バッファ回路を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の一形態の出力バッファ回路は、メモリ装置から読み出されたデータを出力する出力バッファ回路において、前記メモリ装置のビット線をセンスするセンスアンプと、前記センスアンプからの出力信号を取り込むラッチ部と、前記ラッチ部からのデータを出力する主バッファ及び副バッファと、を備え、前記主バッファは、前記センスアンプでセンスするタイミングを規定するパルスに同期して生成される制御信号が有効な期間中に非活性化し、前記副バッファは、常時活性化する。
【００１０】
本発明の他の形態の出力バッファ回路は、メモリ装置から読み出されたデータを出力する出力バッファ回路において、前記メモリ装置のビット線をセンスするセンスアンプと、前記センスアンプからの出力信号を取り込むラッチ部と、前記ラッチ部からのデータを出力する主バッファ及び副バッファと、を備え、前記主バッファは、装置外部から入力されるクロックとこのクロックに対して位相のずれた内部クロックとから生成された制御信号が有効な期間中に非活性化し、前記副バッファは、常時活性化する。
【００１１】
本発明の他の形態の出力バッファ回路は、メモリ装置から読み出されたデータを出力する出力バッファ回路において、前記メモリ装置のビット線をセンスするセンスアンプと、前記センスアンプからの出力信号を取り込むラッチ部と、前記ラッチ部からのデータを出力する主バッファ及び副バッファと、を備え、前記主バッファは、装置外部から入力されるページアドレスの変化により発生された制御信号が有効な期間中に非活性化し、前記副バッファは、常時活性化する。
【発明の効果】
【００１２】
本発明によれば、データバスの電位の遷移によるバッファ内の貫通電流を低減し、高速にデータバスを駆動することができる出力バッファ回路を提供できる。
【発明を実施するための最良の形態】
【００１３】
以下、実施の形態を図面を参照して説明する。
【００１４】
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係るメモリ装置の出力バッファ回路を示す図である。
【００１５】
図１に示すメモリ装置は、メモリセルアレイ１、カラムセレクタ２、アドレス遷移検知回路３、読み出し制御パルス発生回路４を備えるとともに、出力バッファ回路を備えている。出力バッファ回路は、センスアンプ１１、リファレンス電位発生回路１２、複数のデータラッチ回路１０、駆動能力の小さいＣＭＯＳからなる副バッファ１３、駆動能力の大きいＣＭＯＳからなる主バッファ１４等から構成されている。
【００１６】
図１において、アドレス入力ＰＡＤへのアドレス入力に遷移があることをアドレス遷移検知回路３が検知すると、アドレス遷移検知回路３から検知パルスＡＴＤ（Ａｄｄｒｅｓｓ  Ｔｒａｎｓｉｔｉｏｎ  Ｄｅｔｅｃｔｉｏｎ）が読み出し制御パルス発生回路４に出力され、読み出し動作が開始する。
【００１７】
読み出し制御パルス発生回路４は、ＡＴＤを受け、ＰＲＥ（Ｐｒｅ−Ｃｈａｒｇｅ）、ＳＡＥＮ（Ｓｅｎｓｅ  Ａｍｐ  Ｅｎａｂｌｅ）、／ＬＡＴ（Ｌａｔｃｈ）の各パルス信号を連続的に発生する。これら４つのパルス信号が発生している期間中は、センスアンプ１１とリファレンス電位発生回路１２は活性化されている。
【００１８】
ＰＲＥ＝“Ｈ”の期間中は、メモリセルアレイ１のビット線がプリチャージされる。続いてＳＡＥＮ＝“Ｈ”となると、プリチャージは停止され、通常の負荷トランジスタのみでビット線をチャージし、ＳＡＥＮ＝“Ｈ”期間中のビット線電圧を安定させる。その期間中、センスアンプ１１の出力信号を受けているラッチ回路１０が、この出力信号をラッチ部に取り込む。
【００１９】
続いてＳＡＥＮ＝“Ｌ”、／ＬＡＴ＝“Ｌ”となると、センスアンプ１１の出力信号を受けるラッチ回路１０の次段のラッチ回路１０の入力が開き、センスアンプ１１の出力信号を、この２段目のラッチ部に取り込む。これと同時に、２段目のラッチ回路１０からのＳＡＯ信号がセンスアンプ１１の出力信号と同相となり、出力バッファがメモリセルアレイ１からの読み出しデータを出力する。
【００２０】
続いて／ＬＡＴ＝“Ｈ”となると、２段目のラッチ回路１０の入力が閉じ、データラッチ状態になり、出力バッファはこのラッチデータを常に出力することとなる。そのため、上述したように、／ＬＡＴ＝“Ｈ”となりセンスアンプが非活性化されても、読み出しデータを安定して出力し続ける。
【００２１】
図２は、上記メモリ装置における各信号のタイミングチャートである。図２では、出力データが“Ｌ”から“Ｈ”に変化する様子を示している。
【００２２】
本第１の実施の形態では、メモリの非同期読み出しを行う。装置外部から入力しているアドレス（Ａｄｄｒｅｓｓ）が変化すると、内部の読み出し動作を開始するトリガとなるパルス（ＡＴＤ）が発生し、内部ビット線の充電タイミングを規定するパルス（ＰＲＥ）、ビット線をセンスアンプでセンスするタイミングを規定するパルス（ＳＡＥＮ）、センス結果をラッチ回路１０へ転送するタイミングを規定するパルス（／ＬＡＴ）が順次発生される。
【００２３】
出力バッファを駆動する信号は、主バッファ１４についてはＰ１、Ｎ１、副バッファ１３についてはＰ２、Ｎ２である。このうちＰ２、Ｎ２は、その前段のＳＡＯ（Ｓｅｒｖｅ  Ａｍｐ  Ｏｕｔｐｕｔ）信号の電位の遷移に伴って変化するため、副バッファ１３は常に活性化状態でＰＡＤへデータを出力する。
【００２４】
しかしＰ１、Ｎ１は、ＳＡＥＮに同期して生成される制御信号ＤＦＩＸ（Ｄａｔａ  Ｆｉｘ）により、ＳＡＥＮ＝“Ｈ”の期間中、すなわち／ＬＡＴ＝“Ｌ”となり副バッファ１３がＰＡＤへの出力電圧を切り換えるタイミングまで、主バッファ１４を非活性化してハイ・インピーダンス（Ｈｉ−Ｚ）出力としている。具体的には、Ｐ１＝“Ｈ”（ＯＦＦ）、Ｎ１＝“Ｈ”（ＯＮ）の状態から、ＤＦＩＸの立ち上がりでＮ１＝“Ｌ”（ＯＦＦ）となり、ＤＦＩＸの立ち下がりでＰ１＝“Ｌ”（ＯＮ）となる。このように、ＤＦＩＸ＝“Ｈ”の期間中に主バッファ１４がハイ・インピーダンス（Ｈｉ−Ｚ）出力となる。
【００２５】
ここで、バッファの駆動能力、すなわちトランジスタのチャネル幅Ｗを、主バッファ１４についてはデータバスの電位が所望の時間内で遷移するのに十分な程度に大きくとり、副バッファ１３については電位が確定している状態を保持すればよい程度に小さくとることとする。これにより、データバスの電位が遷移している間にバッファ内に流れる貫通電流は、Ｗの小さい副バッファ１３内にのみ流れることとなる。また、副バッファ１３自体は、Ｗが小さいことの効果により切り換え速度が速く、貫通電流が流れる期間も短くて済む。
【００２６】
以上のように本第１の実施の形態によれば、装置内部で生成するタイミング信号を使用し、出力データの切替えより前に予め主バッファ１４をオフさせておき、主バッファ１４がオフの期間は、駆動能力の小さい副バッファ１３でデータバスの電圧レベルを保持し、切替え時に主バッファ１４をオンさせる。なお、副バッファ１３はキーパ的な役割を果たすが、主バッファ１４と相補的に活性化するものではない。これにより、出力データの切替え時のＣＭＯＳにおける貫通電流を減少させ、ノイズを回避しながら、高速にデータバスを駆動することができる。
【００２７】
（第２の実施の形態）
図３は、本発明の第２の実施の形態に係るメモリ装置の出力バッファ回路を示す図である。図３において図１と同一な部分には同符号を付してある。
【００２８】
図３に示す出力バッファ回路は、読み出し制御回路５、複数の同期読み出し用データラッチ回路２０、副バッファ１３、主バッファ１４等から構成されている。各同期読み出し用データラッチ回路２０には、図１に示したセンサアンプ１１、カラムセレクタ２を介してメモリセルアレイ１が接続されている。
【００２９】
図４は、上記メモリ装置における各信号のタイミングチャートである。図４では、出力データが“Ｌ”から“Ｈ”に変化する様子を示している。
【００３０】
本第２の実施の形態では、メモリの同期読み出しを行う。同期読み出しとは、装置外部から入力しているクロック（ＣＬＫ）がトグルすると、その立ち上がりエッジをトリガとして、既に内部のレジスタに格納されているデータが順次出力バッファへ送出されるものである。
【００３１】
ＣＬＫがトグルすることにより、読み出し制御回路５のクロックカウンタ５１がカウントアップされ、デコーダ５２がカウント信号をデコードして、セレクタ機能により複数のデータラッチ回路２０のレジスタから１つを選択する。ここで選択されたレジスタに格納されているデータが出力バッファへと伝送される。
【００３２】
本第２の実施の形態では、ＣＬＫから位相のずれた内部クロックを生成する。その生成方法としてＳＴＢＤやＰＬＬを利用することなどが考えられるが、本第２の実施の形態では、ＳＴＢＤ（Ｓｙｎｃｒｏｎｏｕｓ  Ｔｒａｃｅｄ  Ｂａｃｋｗａｒｄ  Ｄｅｌａｙ：クロック制御回路）５３で位相を１／４周期早めた内部クロックＤＣＬＫを生成している。ＣＬＫとＤＣＬＫにより、ＣＬＫの立ち上がりエッジより前のＤＣＬＫの立ち上がりエッジと同時に“Ｈ”となり、ＣＬＫの立ち上がりエッジと同時に“Ｌ”となるパルスが生成され、このパルスはＣＬＫと同じ周期で発生する。このパルス信号を第１の実施の形態で述べたＤＦＩＸとして使用する。
【００３３】
ＤＦＩＸ＝“Ｈ”の期間は、主バッファ１４を非活性化してハイ・インピーダンス（Ｈｉ−Ｚ）出力とする。具体的には、Ｐ１＝“Ｈ”（ＯＦＦ）、Ｎ１＝“Ｈ”（ＯＮ）の状態から、ＤＦＩＸの立ち上がりでＮ１＝“Ｌ”（ＯＦＦ）となり、ＤＦＩＸの立ち下がりでＰ１＝“Ｌ”（ＯＮ）となる。また、Ｐ１＝“Ｌ”（ＯＮ）、Ｎ１＝“Ｌ”（ＯＦＦ）の状態から、ＤＦＩＸの立ち上がりでＰ１＝“Ｈ”（ＯＦＦ）となり、ＤＦＩＸの立ち下がりでＮ１＝“Ｈ”（ＯＮ）となる。このように、ＤＦＩＸ＝“Ｈ”の期間中に主バッファ１４がハイ・インピーダンス（Ｈｉ−Ｚ）出力となる。
【００３４】
以上のように本第２の実施の形態によれば、装置内部で生成する内部クロックを使用し、出力データの切替えより前に予め主バッファ１４をオフさせておき、主バッファ１４がオフの期間は、駆動能力の小さい副バッファ１３でデータバスの電圧レベルを保持し、切替え時に主バッファ１４をオンさせる。これにより、データバスの電位の遷移によるバッファ内の貫通電流を低減することができ、ノイズを回避しながら、高速にデータバスを駆動することができる。
【００３５】
（第３の実施の形態）
図５は、本発明の第３の実施の形態に係るメモリ装置の出力バッファ回路を示す図である。図５において図１と同一な部分には同符号を付してある。
【００３６】
図５に示す出力バッファ回路は、読み出し制御回路６、複数のページ読み出し用データラッチ回路３０、副バッファ１３、主バッファ１４等から構成されている。ページ読み出し用データラッチ回路３０には、図１に示したセンサアンプ１１、カラムセレクタ２を介してメモリセルアレイ１が接続されている。
【００３７】
図６は、上記メモリ装置における各信号のタイミングチャートである。図６では、出力データが“Ｌ”から“Ｈ”に変化する様子を示している。
【００３８】
本第３の実施の形態では、メモリのページ読み出しを行う。ページ読み出しとは、装置外部から入力しているアドレス（Ａｄｄｒｅｓｓ）の下位、たとえば３ビットからなるページアドレスにおけるＡｄｄｒｅｓｓ＜０：２＞のうちどれかが変化すると、非同期読み出しの際にセンスを一括して行い、デコーダ６２がＡｄｄｒｅｓｓ＜０：２＞をデコードして、セレクタ機能によりアドレスデコード信号ＰＡＧＥ＜０：７＞で複数のデータラッチ回路３０のレジスタから１つを選択する。ここで選択されたレジスタに格納されているデータが出力バッファへと伝送される。
【００３９】
本第３の実施の形態では、装置外部から入力しているページアドレス（Ａｄｄｒｅｓｓ）が変化すると、ＡＴＤパルス発生器６３により、ＡＴＤとは別のページアドレスによって発生するＡＴＤＰ（Ａｄｄｒｅｓｓ  Ｔｒａｎｓｉｔｉｏｎ  Ｄｅｔｅｃｔｉｏｎ  Ｐｕｌｓｅ）が発生し、この信号を第１の実施の形態で述べたＤＦＩＸとして使用する。
【００４０】
ＤＦＩＸ＝“Ｈ”の期間は、主バッファ１４を非活性化してハイ・インピーダンス（Ｈｉ−Ｚ）出力とする。具体的には、Ｐ１＝“Ｈ”（ＯＦＦ）、Ｎ１＝“Ｈ”（ＯＮ）の状態から、ＤＦＩＸの立ち上がりでＮ１＝“Ｌ”（ＯＦＦ）となり、ＤＦＩＸの立ち下がりでＰ１＝“Ｌ”（ＯＮ）となる。このように、ＤＦＩＸ＝“Ｈ”の期間中に主バッファ１４がハイ・インピーダンス（Ｈｉ−Ｚ）出力となる。
【００４１】
ここで、レジスタを選択するアドレスデコード信号ＰＡＧＥ＜０：７＞が、ＡＴＤＰ＝“Ｌ”となって主バッファ１４を活性化するまでに切り替わらないようにする必要がある。このため、Ａｄｄｒｅｓｓ＜０：２＞がＡＴＤＰのパルス幅と同等だけ遅れるよう、デコーダ６２の前段に遅延回路６１を設けている。
【００４２】
以上のように本第３の実施の形態によれば、装置内部でＡＴＤとは別のページアドレスによって発生するＡＴＤＰを使用し、出力データの切替えより前に予め主バッファ１４をオフさせておき、主バッファ１４がオフの期間は、駆動能力の小さい副バッファ１３でデータバスの電圧レベルを保持し、切替え時に主バッファ１４をオンさせる。これにより、データバスの電位の遷移によるバッファ内の貫通電流を低減することができ、ノイズを回避しながら、高速にデータバスを駆動することができる。
【００４３】
本実施の形態によれば、出力バッファを駆動能力の大きい主バッファと駆動能力の小さい副バッファとに分割し、主バッファのタイミング制御により主バッファを流れる貫通電流を削減できるため、緩やかな出力電流の変化が可能となり、半導体装置の高集積化を図りつつ、出力ノイズの低減と高速化が可能になる。
【００４４】
なお、本発明は上記実施の形態のみに限定されず、要旨を変更しない範囲で適宜変形して実施できる。たとえば、上記実施の形態ではメモリ装置の出力回路を基に説明を行ったが、各種装置の入出力回路における出力バッファに対して本構成を適用することも可能である。
【図面の簡単な説明】
【００４５】
【図１】本発明の第１の実施の形態に係るメモリ装置の出力バッファ回路を示す図。
【図２】本発明の第１の実施の形態に係るメモリ装置における各信号のタイミングチャート。
【図３】本発明の第２の実施の形態に係るメモリ装置の出力バッファ回路を示す図。
【図４】本発明の第２の実施の形態に係るメモリ装置における各信号のタイミングチャート。
【図５】本発明の第３の実施の形態に係るメモリ装置の出力バッファ回路を示す図。
【図６】本発明の第３の実施の形態に係るメモリ装置における各信号のタイミングチャート。
【符号の説明】
【００４６】
１…メモリセルアレイ  ２…カラムセレクタ  ３…アドレス遷移検知回路  ４…読み出し制御パルス発生回路  ５…読み出し制御回路  ５１…クロックカウンタ  ５２…デコーダ  ５３…ＳＴＢＤ  ６…読み出し制御回路  ６１…遅延回路  ６２…デコーダ  ６３…ＡＴＤパルス発生器  １０…データラッチ回路  １１…センスアンプ  １２…リファレンス電位発生回路  １３…副バッファ  １４…主バッファ  ２０…同期読み出し用データラッチ回路  ３０…ページ読み出し用データラッチ回路
【図１】
2009253376.tif 000003
【図２】
2009253376.tif 000004
【図３】
2009253376.tif 000005
【図４】
2009253376.tif 000006
【図５】
2009253376.tif 000007
【図６】
2009253376.tif 000008