(57)【要約】【課題】ｎ型ＭＩＳトランジスタのソース・ドレイン形成領域及びｐ型ＭＩＳトランジスタのソース・ドレイン形成領域の一方に、シリコン混晶層を精度良く形成する。【解決手段】第１のＭＩＳトランジスタは、第１のゲート電極１４ａの側面上に形成され断面形状がＬ字状の第１の内側サイドウォール１８ａと第１の外側サイドウォール１９ａとからなる第１のサイドウォール１９Ａとを備え、第２のＭＩＳトランジスタは、第２のゲート電極１４ｂの側面上に形成され断面形状がＬ字状の第２の内側サイドウォール１８ｂと第２の外側サイドウォール１９ｂとからなる第２のサイドウォール１９Ｂと、第２の活性領域におけるソース・ドレイン形成領域に設けられたトレンチ２１内に形成され、第２の活性領域におけるチャネル領域に第１の応力を生じさせるシリコン混晶層２２とを備え、第２の内側サイドウォールの上端高さは、第１の内側サイドウォールの上端高さよりも低い。【選択図】図３
2009088069.tif 000002
【特許請求の範囲】
【請求項１】
第１のＭＩＳトランジスタと第２のＭＩＳトランジスタとを備えた半導体装置において、
前記第１のＭＩＳトランジスタは、
半導体基板における素子分離領域に囲まれた第１の活性領域と、
前記第１の活性領域上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された第１のゲート電極と、
前記第１のゲート電極の側面上に形成され、断面形状がＬ字状の第１の内側サイドウォールと該第１の内側サイドウォール上に形成された第１の外側サイドウォールとからなる第１のサイドウォールとを備え、
前記第２のＭＩＳトランジスタは、
前記半導体基板における前記素子分離領域に囲まれた第２の活性領域と、
前記第２の活性領域上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された第２のゲート電極と、
前記第２のゲート電極の側面上に形成され、断面形状がＬ字状の第２の内側サイドウォールと該第２の内側サイドウォール上に形成された第２の外側サイドウォールとからなる第２のサイドウォールと、
前記第２の活性領域における前記第２のサイドウォールの外側方下の領域に設けられたトレンチと、
前記トレンチ内に形成され、前記第２の活性領域におけるチャネル領域のゲート長方向に第１の応力を生じさせるシリコン混晶層とを備え、
前記第２の内側サイドウォールにおける上端の高さは、前記第１の内側サイドウォールにおける上端の高さよりも低いことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第２の内側サイドウォールにおける上端の高さは、前記第１の内側サイドウォールにおける上端の高さよりも、少なくとも前記第１の内側サイドウォールの膜厚相当分は低くなっていることを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記第１のゲート電極上に形成された第１のシリサイド層と、
前記第２のゲート電極上に形成された第２のシリサイド層とをさらに備え、
前記第２のシリサイド層は、前記第１のシリサイド層に比べて膜厚が厚いことを特徴とする半導体装置。
【請求項４】
請求項１〜３のうちいずれか１項に記載の半導体装置において、
前記第１の内側サイドウォール及び前記第２の内側サイドウォールは、シリコン酸化膜からなり、
前記第１の外側サイドウォール及び前記第２の外側サイドウォールは、シリコン窒化膜からなることを特徴とする半導体装置。
【請求項５】
請求項１〜４のうちいずれか１項に記載の半導体装置において、
前記第１のゲート電極の側面と前記第１のサイドウォールとの間に形成された第１のオフセットスペーサと、
前記第２のゲート電極の側面と前記第２のサイドウォールとの間に形成された第２のオフセットスペーサとをさらに備えていることを特徴とする半導体装置。
【請求項６】
請求項１〜５のうちいずれか１項に記載の半導体装置において、
前記第１の活性領域における前記第１のサイドウォールの外側方下の領域に形成された第１導電型ソース・ドレイン領域と、
前記第２の活性領域における前記第２のサイドウォールの外側方下の前記シリコン混晶層を含む領域に形成された第２導電型ソース・ドレイン領域とをさらに備えていることを特徴とする半導体装置。
【請求項７】
請求項１〜６のうちいずれか１項に記載の半導体装置において、
前記第１の活性領域におけるチャネル領域には、ゲート長方向に第２の応力が印加されており、
前記第２の活性領域におけるチャネル領域には、ゲート長方向に前記第１の応力が印加されており、
前記第２の応力は、引っ張り応力であり、
前記第１の応力は、圧縮応力であることを特徴とする半導体装置。
【請求項８】
請求項１〜７のうちいずれか１項に記載の半導体装置において、
前記第１のゲート電極と前記第２のゲート電極とは、シリコン膜の平均グレインサイズが異なっていることを特徴とする半導体装置。
【請求項９】
請求項１〜８のうちいずれか１項に記載の半導体装置において、
前記第１のＭＩＳトランジスタは、ｎ型ＭＩＳトランジスタであり、
前記第２のＭＩＳトランジスタは、ｐ型ＭＩＳトランジスタであり、
前記シリコン混晶層は、ＳｉＧｅ層からなり、
前記第１の応力は、圧縮応力であることを特徴とする半導体装置。
【請求項１０】
請求項１〜６のうちいずれか１項に記載の半導体装置において、
前記第１のＭＩＳトランジスタは、ｐ型ＭＩＳトランジスタであり、
前記第２のＭＩＳトランジスタは、ｎ型ＭＩＳトランジスタであり、
前記シリコン混晶層は、ＳｉＣ層からなり、
前記第１の応力は、引っ張り応力であることを特徴とする半導体装置。
【請求項１１】
第１のゲート絶縁膜及び第１のゲート電極を有する第１のＭＩＳトランジスタと、第２のゲート絶縁膜及び第２のゲート電極を有する第２のＭＩＳトランジスタとを備えた半導体装置の製造方法において、
半導体基板に、素子分離領域によって囲まれた第１の活性領域及び第２の活性領域を形成する工程（ａ）と、
前記第１の活性領域上に前記第１のゲート絶縁膜及び前記第１のゲート電極を形成する共に、前記第２の活性領域上に前記第２のゲート絶縁膜及び前記第２のゲート電極を形成する工程（ｂ）と、
前記工程（ｂ）の後に、前記半導体基板上に第１の絶縁膜及び第２の絶縁膜を順次形成する工程（ｃ）と、
前記第２の絶縁膜をエッチングして、前記第１のゲート電極の側面上に前記第１の絶縁膜を介して第１の外側サイドウォールを形成すると共に、前記第２のゲート電極の側面上に前記第１の絶縁膜を介して第２の外側サイドウォールを形成する工程（ｄ）と、
前記工程（ｄ）の後に、前記第２の活性領域上における前記第１の絶縁膜をエッチングして、前記第２のゲート電極と前記第２の外側サイドウォールとの間に断面形状がＬ字状の第２の内側サイドウォールを形成し、前記第２の内側サイドウォールと前記第２の外側サイドウォールとからなる第２のサイドウォールを形成する工程（ｅ）と、
前記第２の活性領域における前記第２のサイドウォールの外側方下の領域にトレンチを形成する工程（ｆ）と、
前記トレンチ内に、前記第２の活性領域におけるチャネル領域のゲート長方向に第１の応力を生じさせるシリコン混晶層を選択的に形成する工程（ｇ）と、
前記工程（ｇ）の後に、前記第１の活性領域上における前記第１の絶縁膜をエッチングして、前記第１のゲート電極と前記第１の外側サイドウォールとの間に断面形状がＬ字状の第１の内側サイドウォールを形成し、前記第１の内側サイドウォールと前記第１の外側サイドウォールとからなる第１のサイドウォールを形成する工程（ｈ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１に記載の半導体装置の製造方法において、
前記工程（ｈ）は、前記第２の内側サイドウォールをエッチングする工程を含み、
前記第２の内側サイドウォールにおける上端の高さは、前記第１の内側サイドウォールにおける上端の高さよりも低くなることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１１又は１２に記載の半導体装置において、
前記第１の内側サイドウォール及び前記第２の内側サイドウォールは、シリコン酸化膜からなり、
前記第１の外側サイドウォール及び前記第２の外側サイドウォールは、シリコン窒化膜からなることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１１〜１３のうちいずれか１項に記載の半導体装置の製造方法において、
前記工程（ｈ）の後に、前記第１の活性領域における前記第１のサイドウォールの外側方下の領域に第１の第１導電型ソース・ドレイン領域を形成する一方、前記第２の活性領域における前記第２のサイドウォールの外側方下の前記シリコン混晶層を含む領域に第１の第２導電型ソース・ドレイン領域を形成する工程（ｉ）をさらに備えていることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１１〜１４のうちいずれか１項に記載の半導体装置の製造方法において、
前記工程（ｈ）の後に、前記第１のゲート電極上に第１のシリサイド層を形成すると共に、前記第２のゲート電極上に第２のシリサイド層を形成する工程（ｊ）をさらに備え、
前記第２のシリサイド層は、前記第１のシリサイド層に比べて膜厚が厚いことを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１１〜１５のうちいずれか１項に記載の半導体装置の製造方法において、
前記工程（ｄ）の後で前記工程（ｅ）の前に、前記半導体基板上に表面保護膜を形成する工程（ｋ）をさらに備え、
前記工程（ｅ）は、前記第２の活性領域上における前記第１の絶縁膜をエッチングする前に、前記第２の活性領域上における前記表面保護膜をエッチングする工程を含み、
前記工程（ｈ）は、前記第１の活性領域上における前記第１の絶縁膜をエッチングする前に、前記第１の活性領域上における前記表面保護膜をエッチングする工程を含むことを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１１〜１５のうちいずれか１項に記載の半導体装置の製造方法において、
前記工程（ｇ）の後で前記工程（ｈ）の前、又は前記工程（ｈ）の後に、前記第１の活性領域におけるチャネル領域に第２の応力を記憶させる工程（ｌ）をさらに備え、
前記第２の応力は、引っ張り応力であり、
前記第１の応力は、圧縮応力であることを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１７に記載の半導体装置の製造方法において、
前記工程（ｌ）は、前記半導体基板上に応力絶縁膜を形成する工程（ｌ１）と、前記第２の活性領域上における前記応力絶縁膜を除去する工程（ｌ２）と、前記工程（ｌ２）の後に、前記半導体基板に熱処理を行う工程（ｌ３）と、前記工程（ｌ３）の後に、前記第１の活性領域上における前記応力絶縁膜を除去する工程（ｌ４）とを有し、
前記工程（ｌ３）において、前記熱処理により前記第１の活性領域上の前記応力絶縁膜から前記第１の活性領域に前記第２の応力が印加され、前記第１の活性領域における前記チャネル領域に前記第２の応力が記憶されることを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１１〜１８のうちいずれか１項に記載の半導体装置の製造方法において、
前記第１のＭＩＳトランジスタは、ｎ型ＭＩＳトランジスタであり、
前記第２のＭＩＳトランジスタは、ｐ型ＭＩＳトランジスタであり、
前記工程（ｇ）は、前記シリコン混晶層としてＳｉＧｅ層を形成する工程であり、
前記第１の応力は、圧縮応力であることを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１１〜１６のうちいずれか１項に記載の半導体装置の製造方法において、
前記第１のＭＩＳトランジスタは、ｐ型ＭＩＳトランジスタであり、
前記第２のＭＩＳトランジスタは、ｎ型ＭＩＳトランジスタであり、
前記工程（ｇ）は、前記シリコン混晶層としてＳｉＣ層を形成する工程であり、
前記第１の応力は、引っ張り応力であることを特徴とする半導体装置の製造方法。
【請求項２１】
請求項１４に記載の半導体装置の製造方法において、
前記工程（ｉ）の後に、前記第１のサイドウォール及び前記第２のサイドウォールを除去する工程（ｍ）と、前記工程（ｍ）の後に、前記第１の活性領域における前記第１のゲート電極の側方下の領域に第２の第１導電型ソース・ドレイン領域を形成する一方、前記第２の活性領域における前記第２のゲート電極の側方下の領域に第２の第２導電型ソース・ドレイン領域を形成する工程（ｎ）とをさらに備え、
前記第２の第１導電型ソース・ドレイン領域は、前記第１の第１導電型ソース・ドレイン領域よりも接合深さが浅く、
前記第２の第２導電型ソース・ドレイン領域は、前記第１の第２導電型ソース・ドレイン領域よりも接合深さが浅いことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特に、ＭＩＳＦＥＴ（Metal-insulator-semiconductor field-effect transistor）のソース・ドレイン形成領域に、エピタキシャル成長によるシリコン混晶層を設け、シリコン混晶層を用いた歪技術によりトランジスタの駆動能力を向上させる半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体集積回路装置の高性能化を実現するために、ＭＩＳＦＥＴ（以下、「ＭＩＳトランジスタ」と称す）のチャネル領域に応力を印加することにより、トランジスタの駆動能力を向上させる歪技術の実用化が進められている。ｐ型ＭＩＳトランジスタでは、チャネル領域におけるゲート長方向に圧縮応力を印加することでキャリアの移動度が向上することが知られており、チャネル領域に圧縮応力を印加する方法として、シリコン基板よりも大きな格子定数を有するＳｉＧｅ層をソース・ドレイン形成領域に形成する方法がある（例えば、特許文献１及び非特許文献１，２参照）。
【０００３】
同一基板上に設けられたｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタとで構成されたＣＭＩＳ（Complementary metal-insulator semiconductor）素子を備え、ｐ型ＭＩＳトランジスタのソース・ドレイン形成領域にＳｉＧｅ層からなるシリコン混晶層を有する従来の半導体装置の製造方法について、図１３(a) 〜(d) 、図１４(a) 〜(c) 及び図１５(a) 〜(c) を参照しながら以下に簡単に説明する。図１３(a) 〜(d) 、図１４(a) 〜(c) 及び図１５(a) 〜(c) は、従来の半導体装置の製造方法を工程順に示す要部工程断面図であり、図中において、左側に示すXa-Xa領域はｎ型ＭＩＳ形成領域ＮＴＲを示し、右側に示すXb-Xb領域はｐ型ＭＩＳ形成領域ＰＴＲを示している。
【０００４】
まず、図１３(a) に示すように、ｐ型シリコンからなる半導体基板１００の上部に、素子分離領域１０１を選択的に形成する。これにより、ｎ型ＭＩＳ形成領域ＮＴＲには、素子分離領域１０１によって囲まれた半導体基板１００からなる第１の活性領域１００ａが形成されると共に、ｐ型ＭＩＳ形成領域ＰＴＲには、素子分離領域１０１によって囲まれた半導体基板１００からなる第２の活性領域１００ｂが形成される。その後、半導体基板１００におけるｎ型ＭＩＳ形成領域ＮＴＲにｐ型ウェル領域１０２ａを形成する一方、半導体基板１００におけるｐ型ＭＩＳ形成領域ＰＴＲにｎ型ウェル領域１０２ｂを形成する。
【０００５】
次に、図１３(b) に示すように、第１の活性領域１００ａ及び第２の活性領域１００ｂ上に、シリコン酸化膜からなるゲート絶縁膜形成膜１０３、ポリシリコン膜からなるゲート電極形成膜１０４、及びシリコン酸化膜からなる保護膜１０５を順次形成する。
【０００６】
次に、図１３(c) に示すように、フォトリソグラフィ法及びドライエッチング法により、保護膜１０５、ゲート電極形成膜１０４及びゲート絶縁膜形成膜１０３を順次パターニングして、第１の活性領域１００ａ上に第１のゲート絶縁膜１０３ａ、第１のゲート電極１０４ａ及び第１の保護膜１０５ａを形成する一方、第２の活性領域１００ｂ上に第２のゲート絶縁膜１０３ｂ、第２のゲート電極１０４ｂ及び第２の保護膜１０５ｂを形成する。続いて、第１の活性領域１００ａにおける第１のゲート電極１０４ａの側方下の領域に接合深さが比較的浅いｎ型ソース・ドレイン領域１０６ａを形成する一方、第２の活性領域１００ｂにおける第２のゲート電極１０４ｂの側方下の領域に接合深さが比較的浅いｐ型ソース・ドレイン領域１０６ｂを形成する。
【０００７】
次に、図１３(d) に示すように、半導体基板１００上の全面にシリコン窒化膜を堆積した後、シリコン窒化膜に対して異方性エッチングを行うことにより、第１のゲート電極１０４ａの側面上に第１のサイドウォール１０７ａを形成すると共に、第２のゲート電極１０４ｂの側面上に第２のサイドウォール１０７ｂを形成する。
【０００８】
次に、図１４(a) に示すように、半導体基板１００上の全面に膜厚が２０ｎｍの保護酸化膜１０８を堆積する。
【０００９】
次に、図１４(b) に示すように、保護酸化膜１０８上にｎ型ＭＩＳ形成領域ＮＴＲを覆い、ｐ型ＭＩＳ形成領域ＰＴＲに開口を有するレジスト１０９を形成した後、レジスト１０９をマスクにして、ドライエッチング法により、ｐ型ＭＩＳ形成領域ＰＴＲに形成されている保護酸化膜１０８をエッチングして、第２の活性領域１００ｂにおけるソース・ドレイン形成領域の表面を露出させる。このとき、第２のサイドウォール１０７ｂの側面上には、保護酸化膜１０８からなる第４のサイドウォール１０８ｂが形成される。
【００１０】
次に、図１４(c) に示すように、レジスト１０９を除去した後、表面が露出されている第２の活性領域１００ｂを所望の深さまでエッチングしてトレンチ１１０を形成する。
【００１１】
次に、図１５(a) に示すように、例えばＣＶＤ（Chemical Vapor Deposition）法により、トレンチ１１０内を充填するようにｐ型ＳｉＧｅ層からなるシリコン混晶層１１１を選択的にエピタキシャル成長させる。
【００１２】
次に、図１５(b) に示すように、ドライエッチング法により、ｎ型ＭＩＳ形成領域ＮＴＲの保護酸化膜１０８及び第１の保護膜１０５ａをエッチングして、第１の活性領域１００ａにおけるソース・ドレイン形成領域の表面、及び第１のゲート電極１０４ａの上面を露出させると共に、ｐ型ＭＩＳ形成領域ＰＴＲの第２の保護膜１０５ｂをエッチングして、第２のゲート電極１０４ｂの上面を露出させる。このとき、第１のサイドウォール１０７ａの側面上には、保護酸化膜１０８からなる第３のサイドウォール１０８ａが形成される。
【００１３】
次に、図１５(c) に示すように、第１の活性領域１００ａにおける第３のサイドウォール１０８ａの外側方下の領域に、接合深さが比較的深いｎ型ソース・ドレイン領域１１２ａを形成する一方、第２の活性領域１００ｂにおける第４のサイドウォール１０８ｂの外側方下のシリコン混晶層１１１領域に、接合深さが比較的深いｐ型ソース・ドレイン領域１１２ｂを形成する。その後、サリサイド技術を用いて、第１，第２のゲート電極１０４ａ，１０４ｂの上部に、第１，第２のシリサイド層１１３ａ，１１３ｂを形成すると共に、深いｎ型ソース・ドレイン領域１１２ａ及び深いｐ型ソース・ドレイン領域１１２ｂの上部に、第３，第４のシリサイド層１１４ａ，１１４ｂを形成する。
【００１４】
このようにして、ｎ型ＭＩＳトランジスタのソース・ドレイン形成領域にはシリコン混晶層を有さず、ｐ型ＭＩＳトランジスタのソース・ドレイン形成領域のみにシリコン混晶層を有するＣＭＩＳ素子を形成する。
【特許文献１】特開2006-196549号公報
【非特許文献１】T.Ghani et al., “A 90nm High Volume Manufacturing Logic Technology Featuring Novel 45nm Gate Length Strained Silicon CMOS Transistors”, IEDM Tech. Digest, pp.978-980, 2003
【非特許文献２】Z.Luo et al., “Design of High Performance PFETs with StrainedSi Channel and Laser Anneal”, IEDM Tech. Digest, pp.495-498, 2005
【発明の開示】
【発明が解決しようとする課題】
【００１５】
一般にＳｉＧｅ層からなるシリコン混晶層によるチャネル領域への圧縮応力は、ｐ型ＭＩＳトランジスタの駆動能力を向上させるが、ｎ型ＭＩＳトランジスタの駆動能力を劣化させる。このため、同一基板上にｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタとを有するＣＭＩＳ構造の半導体装置では、ｐ型ＭＩＳトランジスタのソース・ドレイン形成領域にＳｉＧｅ層が形成された構成にする一方、ｎ型ＭＩＳトランジスタのソース・ドレイン形成領域にＳｉＧｅ層を形成しない構成にする必要がある。
【００１６】
このため、従来の半導体装置の製造方法では、ｎ型ＭＩＳ形成領域ＮＴＲの第１の活性領域１００ａ上へのＳｉＧｅ層のエピタキシャル成長を防止するために、半導体基板１００上の全面に保護酸化膜１０８を堆積した（図１４(a) 参照）後、ｐ型ＭＩＳ形成領域ＰＴＲの保護酸化膜１０８のみをエッチングし、ｎ型ＭＩＳ形成領域ＮＴＲの第１の活性領域１００ａ上を保護酸化膜１０８で覆う（図１４(b) 参照）。このようにして、ｐ型ＭＩＳ形成領域ＰＴＲの第２の活性領域１００ｂ中のみにトレンチ１１０を形成し（図１４(c) 参照）、トレンチ１１０内にシリコン混晶層１１１を選択的にエピタキシャル成長させる（図１５(a) 参照）。
【００１７】
しかしながら、ｐ型ＭＩＳ形成領域ＰＴＲの保護酸化膜１０８をエッチングする際に、保護酸化膜１０８が第２のサイドウォール１０７ｂ上に第４のサイドウォール１０８ｂとして残存するため（図１４(b) 参照）、トレンチ１１０が第２のサイドウォール１０７ｂの外側方下ではなく第４のサイドウォール１０８ｂの外側方下の領域に形成され（図１４(c) 参照）、トレンチ１１０を第２の活性領域１００ｂにおけるチャネル領域に近付けて形成することができない。このため、ｐ型ＭＩＳトランジスタにおいて、トレンチ１１０内に形成されたシリコン混晶層１１１がチャネル領域から離れて形成され、チャネル領域のゲート長方向にシリコン混晶層１１１による圧縮応力を効果的に印加することができないという問題がある。
【００１８】
また、半導体装置の微細化が進行するに伴い、ｐ型ＭＩＳトランジスタにおいて、隣り合うゲート電極の側面上に形成されたサイドウォール間の間隔が狭くなる。そのため、従来の半導体装置の製造方法では、保護酸化膜の形成（図１４(a) 参照）の際に、保護酸化膜がサイドウォール間に埋設されるように形成され、サイドウォール間に埋設されている保護酸化膜の膜厚が、保護酸化膜の形成膜厚（例えば第２のゲート電極１０４ｂ上に形成されている保護酸化膜の膜厚）よりも厚くなる。このため、ｐ型ＭＩＳ形成領域ＰＴＲの保護酸化膜１０８をエッチングする（図１４(b) 参照）際に、サイドウォール間に埋設されている保護酸化膜を除去して第２の活性領域１００ｂの表面（詳細には、ソース・ドレイン形成領域の表面）を露出させるには、過剰のエッチングを行わなければならず、これにより、第２のゲート電極１０４ｂ上に形成されている保護酸化膜だけでなく、第２の保護膜１０５ｂも除去されて第２のゲート電極１０４ｂの上面が露出する。このため、トレンチ１１０の形成（図１４(c) 参照）の際に、第２のゲート電極１０４ｂ中にもトレンチが形成されて、シリコン混晶層１１１の形成（図１５(a) 参照）の際に、該トレンチ内にもＳｉＧｅ層が形成されるという問題もある。
【００１９】
このように、従来の半導体装置の製造方法では、不要なサイドウォール１０８ｂの残存により、シリコン混晶層１１１を、ｐ型ＭＩＳトランジスタのチャネル領域に近付けて形成することができず、さらに、半導体装置の微細化が進行するに伴い、第２のゲート電極１０４ｂ中に不要なＳｉＧｅ層が形成されるおそれもあり、シリコン混晶層１１１を精度良く形成することができない。
【００２０】
なお、上記の説明では、ＣＭＩＳ構造の半導体装置において、ｐ型ＭＩＳトランジスタのソース・ドレイン形成領域に例えばＳｉＧｅ層からなるシリコン混晶層（ｐ型ＭＩＳトランジスタのチャネル領域のゲート長方向に圧縮応力を生じさせるシリコン混晶層）を設けた場合を具体例に挙げて説明したが、その反対に、ｎ型ＭＩＳトランジスタのソース・ドレイン形成領域に例えばＳｉＣ層からなるシリコン混晶層（ｎ型ＭＩＳトランジスタのチャネル領域のゲート長方向に引っ張り応力を生じさせるシリコン混晶層）を設けた場合についても、上記の説明と同様の問題が起こる。すなわち、シリコン混晶層（ＳｉＣ層）を、ｎ型ＭＩＳトランジスタのチャネル領域に近付けて形成することができず、さらに、半導体装置の微細化が進行するに伴い、ｎ型ＭＩＳトランジスタのゲート電極中に不要なＳｉＣ層が形成されるおそれもあり、シリコン混晶層を精度良く形成することができない。
【００２１】
前記に鑑み、本発明の目的は、ＣＭＩＳ構造の半導体装置において、ｎ型ＭＩＳトランジスタのソース・ドレイン形成領域及びｐ型ＭＩＳトランジスタのソース・ドレイン形成領域の一方に、シリコン混晶層を精度良く形成することである。
【課題を解決するための手段】
【００２２】
前記の目的を達成するために、本発明に係る半導体装置は、第１のＭＩＳトランジスタと第２のＭＩＳトランジスタとを備えた半導体装置において、第１のＭＩＳトランジスタは、半導体基板における素子分離領域に囲まれた第１の活性領域と、第１の活性領域上に形成された第１のゲート絶縁膜と、第１のゲート絶縁膜上に形成された第１のゲート電極と、第１のゲート電極の側面上に形成され、断面形状がＬ字状の第１の内側サイドウォールと該第１の内側サイドウォール上に形成された第１の外側サイドウォールとからなる第１のサイドウォールとを備え、第２のＭＩＳトランジスタは、半導体基板における素子分離領域に囲まれた第２の活性領域と、第２の活性領域上に形成された第２のゲート絶縁膜と、第２のゲート絶縁膜上に形成された第２のゲート電極と、第２のゲート電極の側面上に形成され、断面形状がＬ字状の第２の内側サイドウォールと該第２の内側サイドウォール上に形成された第２の外側サイドウォールとからなる第２のサイドウォールと、第２の活性領域における第２のサイドウォールの外側方下の領域に設けられたトレンチと、トレンチ内に形成され、第２の活性領域におけるチャネル領域のゲート長方向に第１の応力を生じさせるシリコン混晶層とを備え、第２の内側サイドウォールにおける上端の高さは、第１の内側サイドウォールにおける上端の高さよりも低いことを特徴とする。
【００２３】
本発明に係る半導体装置によると、従来のように第２のサイドウォール上に不要なサイドウォールが残存することはないため、シリコン混晶層を第２の活性領域におけるチャネル領域に近付けて形成することができるので、チャネル領域のゲート長方向にシリコン混晶層による第１の応力を効果的に印加して、第２のＭＩＳトランジスタの駆動能力を効果的に向上させることができる。
【００２４】
本発明に係る半導体装置において、第２の内側サイドウォールにおける上端の高さは、第１の内側サイドウォールにおける上端の高さよりも、少なくとも第１の内側サイドウォールの膜厚相当分は低くなっていることが好ましい。
【００２５】
本発明に係る半導体装置において、第１のゲート電極上に形成された第１のシリサイド層と、第２のゲート電極上に形成された第２のシリサイド層とをさらに備え、第２のシリサイド層は、第１のシリサイド層に比べて膜厚が厚いことが好ましい。
【００２６】
本発明に係る半導体装置において、第１の内側サイドウォール及び第２の内側サイドウォールは、シリコン酸化膜からなり、第１の外側サイドウォール及び第２の外側サイドウォールは、シリコン窒化膜からなることが好ましい。
【００２７】
本発明に係る半導体装置において、第１のゲート電極の側面と第１のサイドウォールとの間に形成された第１のオフセットスペーサと、第２のゲート電極の側面と第２のサイドウォールとの間に形成された第２のオフセットスペーサとをさらに備えていることが好ましい。
【００２８】
本発明に係る半導体装置において、第１の活性領域における第１のサイドウォールの外側方下の領域に形成された第１導電型ソース・ドレイン領域と、第２の活性領域における第２のサイドウォールの外側方下のシリコン混晶層を含む領域に形成された第２導電型ソース・ドレイン領域とをさらに備えていることが好ましい。
【００２９】
本発明に係る半導体装置において、第１の活性領域におけるチャネル領域には、ゲート長方向に第２の応力が印加されており、第２の活性領域におけるチャネル領域には、ゲート長方向に第１の応力が印加されており、第２の応力は、引っ張り応力であり、第１の応力は、圧縮応力であることが好ましい。
【００３０】
このようにすると、シリコン混晶層によって第２の活性領域におけるチャネル領域のゲート長方向に印加される第１の応力により、第２のＭＩＳトランジスタの駆動能力を効果的に向上させるのに加えて、第１の活性領域におけるチャネル領域のゲート長方向に記憶される第２の応力により、第１のＭＩＳトランジスタの駆動能力を向上させることができる。
【００３１】
本発明に係る半導体装置において、第１のゲート電極と第２のゲート電極とは、シリコン膜の平均グレインサイズが異なっていることが好ましい。
【００３２】
本発明に係る半導体装置において、第１のＭＩＳトランジスタは、ｎ型ＭＩＳトランジスタであり、第２のＭＩＳトランジスタは、ｐ型ＭＩＳトランジスタであり、シリコン混晶層は、ＳｉＧｅ層からなり、第１の応力は、圧縮応力であることが好ましい。
【００３３】
本発明に係る半導体装置において、第１のＭＩＳトランジスタは、ｐ型ＭＩＳトランジスタであり、第２のＭＩＳトランジスタは、ｎ型ＭＩＳトランジスタであり、シリコン混晶層は、ＳｉＣ層からなり、第１の応力は、引っ張り応力であることが好ましい。
【００３４】
前記の目的を達成するために、本発明に係る半導体装置の製造方法は、第１のゲート絶縁膜及び第１のゲート電極を有する第１のＭＩＳトランジスタと、第２のゲート絶縁膜及び第２のゲート電極を有する第２のＭＩＳトランジスタとを備えた半導体装置の製造方法において、半導体基板に、素子分離領域によって囲まれた第１の活性領域及び第２の活性領域を形成する工程（ａ）と、第１の活性領域上に第１のゲート絶縁膜及び第１のゲート電極を形成する共に、第２の活性領域上に第２のゲート絶縁膜及び第２のゲート電極を形成する工程（ｂ）と、工程（ｂ）の後に、半導体基板上に第１の絶縁膜及び第２の絶縁膜を順次形成する工程（ｃ）と、第２の絶縁膜をエッチングして、第１のゲート電極の側面上に第１の絶縁膜を介して第１の外側サイドウォールを形成すると共に、第２のゲート電極の側面上に第１の絶縁膜を介して第２の外側サイドウォールを形成する工程（ｄ）と、工程（ｄ）の後に、第２の活性領域上における第１の絶縁膜をエッチングして、第２のゲート電極と第２の外側サイドウォールとの間に断面形状がＬ字状の第２の内側サイドウォールを形成し、第２の内側サイドウォールと第２の外側サイドウォールとからなる第２のサイドウォールを形成する工程（ｅ）と、第２の活性領域における第２のサイドウォールの外側方下の領域にトレンチを形成する工程（ｆ）と、トレンチ内に、第２の活性領域におけるチャネル領域のゲート長方向に第１の応力を生じさせるシリコン混晶層を選択的に形成する工程（ｇ）と、工程（ｇ）の後に、第１の活性領域上における第１の絶縁膜をエッチングして、第１のゲート電極と第１の外側サイドウォールとの間に断面形状がＬ字状の第１の内側サイドウォールを形成し、第１の内側サイドウォールと第１の外側サイドウォールとからなる第１のサイドウォールを形成する工程（ｈ）とを備えていることを特徴とする。
【００３５】
本発明に係る半導体装置の製造方法によると、シリコン混晶層の形成の際に、第１の活性領域上へのシリコン混晶層の形成を防止する防止膜として、第１の活性領域上に形成された第１の絶縁膜を用いる。この防止膜として機能する第１の絶縁膜を、第１，第２の外側サイドウォールの形成前に形成するため、第２の活性領域上の第１の絶縁膜を第２の外側サイドウォール下に形成した状態でエッチングすることができるので、第２の外側サイドウォール上に第１の絶縁膜が残存する、すなわち不要なサイドウォールが残存することはない。従って、シリコン混晶層を第２の活性領域におけるチャネル領域に近付けて形成することができるので、チャネル領域のゲート長方向にシリコン混晶層による第１の応力を効果的に印加して、第２のＭＩＳトランジスタの駆動能力を効果的に向上させることができる。
【００３６】
加えて、半導体装置の微細化が進行するに伴い、第２のＭＩＳトランジスタにおいて、隣り合うゲート電極の側面上に形成されたサイドウォール間の間隔が狭くなることがあっても、シリコン混晶層の形成の際に防止膜として機能する第１の絶縁膜を、第１，第２の外側サイドウォールの形成前に形成するため、従来のように防止膜（保護酸化膜）がサイドウォール間に埋設されることがなく、第２のゲート電極中に不要なシリコン混晶層が形成されることはない。
【００３７】
このように、第２のＭＩＳトランジスタのソース・ドレイン形成領域のみに、シリコン混晶層を精度良く形成することができる。
【００３８】
さらに、第１の絶縁膜は、シリコン混晶層の形成の際に防止膜として機能するだけでなく、第２の内側サイドウォールとなって第２のサイドウォールの一部を構成すると共に、第１の内側サイドウォールとなって第１のサイドウォールの一部を構成する。そのため、従来のようにシリコン混晶層の形成の際に防止膜として機能する保護酸化膜を別途形成する必要はなく、工程数の削減を図ることができる。
【００３９】
本発明に係る半導体装置の製造方法において、工程（ｈ）は、第２の内側サイドウォールをエッチングする工程を含み、第２の内側サイドウォールにおける上端の高さは、第１の内側サイドウォールにおける上端の高さよりも低くなることが好ましい。
【００４０】
本発明に係る半導体装置の製造方法において、第１の内側サイドウォール及び第２の内側サイドウォールは、シリコン酸化膜からなり、第１の外側サイドウォール及び第２の外側サイドウォールは、シリコン窒化膜からなることが好ましい。
【００４１】
本発明に係る半導体装置の製造方法において、工程（ｈ）の後に、第１の活性領域における第１のサイドウォールの外側方下の領域に第１の第１導電型ソース・ドレイン領域を形成する一方、第２の活性領域における第２のサイドウォールの外側方下のシリコン混晶層を含む領域に第１の第２導電型ソース・ドレイン領域を形成する工程（ｉ）をさらに備えていることが好ましい。
【００４２】
本発明に係る半導体装置の製造方法において、工程（ｈ）の後に、第１のゲート電極上に第１のシリサイド層を形成すると共に、第２のゲート電極上に第２のシリサイド層を形成する工程（ｊ）をさらに備え、第２のシリサイド層は、第１のシリサイド層に比べて膜厚が厚いことが好ましい。
【００４３】
本発明に係る半導体装置の製造方法において、工程（ｄ）の後で工程（ｅ）の前に、半導体基板上に表面保護膜を形成する工程（ｋ）をさらに備え、工程（ｅ）は、第２の活性領域上における第１の絶縁膜をエッチングする前に、第２の活性領域上における表面保護膜をエッチングする工程を含み、工程（ｈ）は、第１の活性領域上における第１の絶縁膜をエッチングする前に、第１の活性領域上における表面保護膜をエッチングする工程を含むことが好ましい。
【００４４】
このようにすると、シリコン混晶層の形成の際に、第１の活性領域上へのシリコン混晶層の形成を防止する防止膜として、第１の活性領域上に形成された第１の絶縁膜と表面保護膜とからなる積層膜を用いることができるので、第１の活性領域上へのシリコン混晶層の形成を防止しながら、第１の絶縁膜の薄膜化をも図ることができる。
【００４５】
本発明に係る半導体装置の製造方法において、工程（ｇ）の後で工程（ｈ）の前、又は工程（ｈ）の後に、第１の活性領域におけるチャネル領域に第２の応力を記憶させる工程（ｌ）をさらに備え、第２の応力は、引っ張り応力であり、第１の応力は、圧縮応力であることが好ましい。
【００４６】
このようにすると、シリコン混晶層によって、第２のＭＩＳトランジスタのチャネル領域のゲート長方向に第１の応力を効果的に印加して、第２のＭＩＳトランジスタの駆動能力を効果的に向上させるのに加えて、第１のＭＩＳトランジスタのチャネル領域のゲート長方向に第２の応力を与えて、第１のＭＩＳトランジスタの駆動能力を向上させることができる。
【００４７】
本発明に係る半導体装置の製造方法において、工程（ｌ）は、半導体基板上に応力絶縁膜を形成する工程（ｌ１）と、第２の活性領域上における応力絶縁膜を除去する工程（ｌ２）と、工程（ｌ２）の後に、半導体基板に熱処理を行う工程（ｌ３）と、工程（ｌ３）の後に、第１の活性領域上における応力絶縁膜を除去する工程（ｌ４）とを有し、工程（ｌ３）において、熱処理により第１の活性領域上の応力絶縁膜から第１の活性領域に第２の応力が印加され、第１の活性領域におけるチャネル領域に第２の応力が記憶されることが好ましい。
【００４８】
本発明に係る半導体装置の製造方法において、第１のＭＩＳトランジスタは、ｎ型ＭＩＳトランジスタであり、第２のＭＩＳトランジスタは、ｐ型ＭＩＳトランジスタであり、工程（ｇ）は、シリコン混晶層としてＳｉＧｅ層を形成する工程であり、第１の応力は、圧縮応力であることが好ましい。
【００４９】
本発明に係る半導体装置の製造方法において、第１のＭＩＳトランジスタは、ｐ型ＭＩＳトランジスタであり、第２のＭＩＳトランジスタは、ｎ型ＭＩＳトランジスタであり、工程（ｇ）は、シリコン混晶層としてＳｉＣ層を形成する工程であり、第１の応力は、引っ張り応力であることが好ましい。
【００５０】
本発明に係る半導体装置の製造方法において、工程（ｉ）の後に、第１のサイドウォール及び第２のサイドウォールを除去する工程（ｍ）と、工程（ｍ）の後に、第１の活性領域における第１のゲート電極の側方下の領域に第２の第１導電型ソース・ドレイン領域を形成する一方、第２の活性領域における第２のゲート電極の側方下の領域に第２の第２導電型ソース・ドレイン領域を形成する工程（ｎ）とをさらに備え、第２の第１導電型ソース・ドレイン領域は、第１の第１導電型ソース・ドレイン領域よりも接合深さが浅く、第２の第２導電型ソース・ドレイン領域は、第１の第２導電型ソース・ドレイン領域よりも接合深さが浅いことが好ましい。
【発明の効果】
【００５１】
本発明に係る半導体装置及びその製造方法によると、シリコン混晶層の形成の際に、第１の活性領域上へのシリコン混晶層の形成を防止する防止膜として、第１の活性領域上に形成された第１の絶縁膜を用いる。この防止膜として機能する第１の絶縁膜を、第１，第２の外側サイドウォールの形成前に形成するため、第２の活性領域上の第１の絶縁膜を第２の外側サイドウォール下に形成した状態でエッチングすることができるので、第２の外側サイドウォール上に第１の絶縁膜が残存する、すなわち不要なサイドウォールが残存することはない。従って、シリコン混晶層を第２の活性領域におけるチャネル領域に近付けて形成することができるので、チャネル領域のゲート長方向にシリコン混晶層による第１の応力を効果的に印加して、第２のＭＩＳトランジスタの駆動能力を効果的に向上させることができる。
【００５２】
加えて、半導体装置の微細化が進行するに伴い、第２のＭＩＳトランジスタにおいて、隣り合うゲート電極の側面上に形成されたサイドウォール間の間隔が狭くなることがあっても、シリコン混晶層の形成の際に防止膜として機能する第１の絶縁膜を、第１，第２の外側サイドウォールの形成前に形成するため、従来のように防止膜（保護酸化膜）がサイドウォール間に埋設されることがなく、第２のゲート電極中に不要なシリコン混晶層が形成されることはない。
【発明を実施するための最良の形態】
【００５３】
以下に、本発明の各実施形態について図面を参照しながら説明する。
【００５４】
（第１の実施形態）
以下に、本発明の第１の実施形態に係る半導体装置の製造方法について、図１(a) 〜(d) 、図２(a) 〜(c) 及び図３(a) 〜(c) を参照しながら説明する。図１(a) 〜(d) 、図２(a) 〜(c) 及び図３(a) 〜(c) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。なお、図中において、左側に示すXa-Xa領域はｎ型ＭＩＳ形成領域ＮＴＲを示し、右側に示すXb-Xb領域はｐ型ＭＩＳ形成領域ＰＴＲを示している。
【００５５】
まず、図１(a) に示すように、例えばＳＴＩ（Shallow Trench Isolation）法により、例えばｐ型シリコンからなる半導体基板１０の上部に、トレンチ内に絶縁膜が埋め込まれた素子分離領域１１を選択的に形成する。これにより、ｎ型ＭＩＳ形成領域ＮＴＲには、素子分離領域１１によって囲まれた半導体基板１０からなる第１の活性領域１０ａが形成されると共に、ｐ型ＭＩＳ形成領域ＰＴＲには、素子分離領域１１によって囲まれた半導体基板１０からなる第２の活性領域１０ｂが形成される。その後、リソグラフィ法及びイオン注入法により、半導体基板１０におけるｎ型ＭＩＳ形成領域ＮＴＲに、例えばＢ（ホウ素）等のｐ型不純物を注入する一方、半導体基板１０におけるｐ型ＭＩＳ形成領域ＰＴＲに、例えばＰ（リン）等のｎ型不純物を注入した後、例えば８５０℃、３０秒間の熱処理により、半導体基板１０におけるｎ型ＭＩＳ形成領域ＮＴＲにｐ型ウェル領域１２ａを形成する一方、半導体基板１０におけるｐ型ＭＩＳ形成領域ＰＴＲにｎ型ウェル領域１２ｂを形成する。
【００５６】
次に、図１(b) に示すように、希釈フッ酸処理により、半導体基板１０の表面を洗浄した後、例えばＩＳＳＧ（In-Situ Stream Generation）酸化法により、第１の活性領域１０ａ及び第２の活性領域１０ｂ上に、例えば膜厚が２ｎｍのシリコン酸化膜からなるゲート絶縁膜形成膜１３を形成する。その後、例えばＣＶＤ（Chemical Vapor Deposition）法により、ゲート絶縁膜形成膜１３上に、例えば膜厚が１００ｎｍのポリシリコン膜からなるゲート電極形成膜１４を堆積した後、リソグラフィ法及びイオン注入法により、ｎ型ＭＩＳ形成領域ＮＴＲのゲート電極形成膜１４に例えばＰ（リン）等のｎ型不純物を注入する一方、ｐ型ＭＩＳ形成領域ＰＴＲのゲート電極形成膜１４に例えばＢ（ホウ素）等のｐ型不純物を注入する。続いて、例えばＣＶＤ法により、ゲート電極形成膜１４上に、例えば膜厚が３０ｎｍのシリコン酸化膜からなる保護膜１５を堆積する。
【００５７】
次に、図１(c) に示すように、フォトリソグラフィ法及びドライエッチング法により、保護膜１５、ゲート電極形成膜１４及びゲート絶縁膜形成膜１３を順次パターニングして、第１の活性領域１０ａ上に第１のゲート絶縁膜１３ａ、第１のゲート電極１４ａ及び第１の保護膜１５ａを形成する一方、第２の活性領域１０ｂ上に第２のゲート絶縁膜１３ｂ、第２のゲート電極１４ｂ及び第２の保護膜１５ｂを形成する。続いて、例えばＣＶＤ法により、半導体基板１０上の全面に、例えば膜厚が１０ｎｍのシリコン酸化膜からなるオフセットスペーサ用絶縁膜を堆積した後、オフセットスペーサ用絶縁膜に対して異方性エッチングを行うことにより、第１のゲート電極１４ａの側面上に第１のオフセットスペーサ１６ａを形成すると共に、第２のゲート電極１４ｂの側面上に第２のオフセットスペーサ１６ｂを形成する。
【００５８】
その後、リソグラフィ法及びイオン注入法により、第１の活性領域１０ａに、第１の保護膜１５ａ及び第１のゲート電極１４ａをマスクにして、例えばＡｓ（ヒ素）等のｎ型不純物を注入することにより、第１の活性領域１０ａにおける第１のゲート電極１４ａの側方下の領域に、接合深さが比較的浅いｎ型ソース・ドレイン領域（ＬＤＤ領域又はエクステンション領域）１７ａを自己整合的に形成する。一方、第２の活性領域１０ｂに、第２の保護膜１５ｂ及び第２のゲート電極１４ｂをマスクにして、例えばＢＦ2等のｐ型不純物を注入することにより、第２の活性領域１０ｂにおける第２のゲート電極１４ｂの側方下の領域に、接合深さが比較的浅いｐ型ソース・ドレイン領域（ＬＤＤ領域又はエクステンション領域）１７ｂを自己整合的に形成する。
【００５９】
次に、図１(d) に示すように、例えばＣＶＤ法により、半導体基板１０上の全面に、例えば膜厚が２０ｎｍのシリコン酸化膜からなる第１の絶縁膜１８と、膜厚が３０ｎｍのシリコン窒化膜からなる第２の絶縁膜とを順次堆積した後、第１の絶縁膜（シリコン酸化膜）１８に対する選択比が大きくなるようにエッチング条件を設定した異方性ドライエッチング法を用いて、第２の絶縁膜（シリコン窒化膜）に対してエッチングを行う。これにより、第１のゲート電極１４ａの側面上に第１のオフセットスペーサ１６ａ及び第１の絶縁膜１８を順次介して第２の絶縁膜からなる第１の外側サイドウォール１９ａを形成する一方、第２のゲート電極１４ｂの側面上に第２のオフセットスペーサ１６ｂ及び第１の絶縁膜１８を順次介して第２の絶縁膜からなる第２の外側サイドウォール１９ｂを形成する。このように、第１の絶縁膜１８をエッチングせずに、第１のゲート電極１４ａ、第１の活性領域１０ａ、第２のゲート電極１４ｂ及び第２の活性領域１０ｂの上を覆うように第１の絶縁膜１８を残存させる。
【００６０】
次に、図２(a) に示すように、半導体基板１０上に、ｎ型ＭＩＳ形成領域ＮＴＲを覆いｐ型ＭＩＳ形成領域ＰＴＲに開口を有するレジスト２０を形成した後、第２の絶縁膜（シリコン窒化膜）に対する選択比が大きくなるようにエッチング条件を設定した異方性ドライエッチング法を用いて、ｐ型ＭＩＳ形成領域ＰＴＲに形成されている第１の絶縁膜（シリコン酸化膜）１８をエッチングする。これにより、第２の活性領域１０ｂにおける第２の外側サイドウォール１９ｂの外側方下の領域（ソース・ドレイン形成領域）の表面を露出させると共に、第１の絶縁膜１８からなる第２の内側サイドウォール１８ｂを形成する。このようにして、第２のゲート電極１４ｂの側面上には、第２のオフセットスペーサ１６ｂを介して断面形状がＬ字状の第２の内側サイドウォール１８ｂと第２の外側サイドウォール１９ｂとからなる第２のサイドウォール１９Ｂが形成される。
【００６１】
このとき、ｐ型ＭＩＳ形成領域ＰＴＲの第１の絶縁膜１８は、第２の外側サイドウォール１９ｂの外側方に形成されている部分に加えて、第２の外側サイドウォール１９ｂの内側方に形成されている部分も除去されるため、図２(a) に示すように、第２の内側サイドウォール１８ｂの上端高さは、ｎ型ＭＩＳ形成領域ＮＴＲの第１のゲート電極１４ａ上に形成されている第１の絶縁膜１８の上面高さよりも、少なくとも第１の絶縁膜１８の膜厚（図２(a)：ｔ18参照）相当分だけ低くなる。
【００６２】
次に、図２(b) に示すように、レジスト２０を除去した後、第１の絶縁膜（シリコン酸化膜）及び第２の絶縁膜（シリコン窒化膜）と選択比のあるドライエッチング法を用いる、又はこれらの膜と選択比のあるドライエッチング法及びウェットエッチング法を順次組み合わせて用いて、表面が露出されている第２の活性領域１０ｂを所望の深さまでエッチングする。これにより、ｐ型ＭＩＳ形成領域ＰＴＲの第２の活性領域１０ｂにおける第２のサイドウォール１９Ｂの外側方下の領域、すなわちソース・ドレイン形成領域に、例えば深さが６０ｎｍのトレンチ２１を形成する。このとき、ｎ型ＭＩＳ形成領域ＮＴＲの第１の活性領域１０ａの表面は第１の絶縁膜１８で覆われているため、第１の活性領域１０ａはエッチングされない。また、第１のゲート電極１４ａの上面は第１の保護膜１５ａ及び第１の絶縁膜１８で順次覆われている一方、第２のゲート電極１４ｂの上面は第２の保護膜１５ｂで覆われているため、第１，第２のゲート電極１４ａ，１４ｂはエッチングされない。
【００６３】
次に、図２(c) に示すように、フッ酸処理により、トレンチ２１内のエッチング残渣及び自然酸化膜等を除去した後、例えばＣＶＤ法により、例えばシランガス（ＳｉＨ4）及びゲルマンガス（ＧｅＨ4）を、ジボランガス（Ｂ2Ｈ6）等のｐ型ドーパントガスと共に例えば６５０〜７００℃の温度で供給することにより、トレンチ２１内を充填するようにｐ型ＳｉＧｅ層からなるシリコン混晶層２２をエピタキシャル成長させる。このとき、ｎ型ＭＩＳ形成領域ＮＴＲの第１の活性領域１０ａの表面は第１の絶縁膜１８で覆われているため、第１の活性領域１０ａ上にＳｉＧｅ層はエピタキシャル成長されない。また、第１のゲート電極１４ａの上面は第１の保護膜１５ａ及び第１の絶縁膜１８で覆われている一方、第２のゲート電極１４ｂの上面は第２の保護膜１５ｂで覆われているため、第１，第２のゲート電極１４ａ，１４ｂ上にＳｉＧｅ層はエピタキシャル成長されない。
【００６４】
次に、図３(a) に示すように、ゲート電極形成膜（ポリシリコン膜）及び第２の絶縁膜（シリコン窒化膜）と選択比のあるドライエッチング法を用いる、又はこれらの膜と選択比のあるドライエッチング法及びウェットエッチング法を順次組み合わせて用いて、ｎ型ＭＩＳ形成領域ＮＴＲにおいては、第１の絶縁膜（シリコン酸化膜）１８及び第１の保護膜（シリコン酸化膜）１５ａをエッチングして、第１の活性領域１０ａにおける第１の外側サイドウォール１９ａの外側方下の領域（ソース・ドレイン形成領域）の表面、及び第１のゲート電極１４ａの上面を露出させると共に、第１の絶縁膜１８からなる第１の内側サイドウォール１８ａを形成する。このようにして、第１のゲート電極１４ａの側面上には、第１のオフセットスペーサ１６ａを介して断面形状がＬ字状の第１の内側サイドウォール１８ａと第１の外側サイドウォール１９ａとからなる第１のサイドウォール１９Ａが形成される。一方、ｐ型ＭＩＳ形成領域ＰＴＲにおいては、第２の保護膜（シリコン酸化膜）１５ｂをエッチングして、第２のゲート電極１４ｂの上面を露出させる。このように、図３(a) に示す工程でのエッチングは、第１のゲート電極１４ａの上面、第１の活性領域１０ａの表面（詳細には、ソース・ドレイン形成領域の表面）、及び第２のゲート電極１４ｂの上面が露出されるまで行う。
【００６５】
このとき、ｎ型ＭＩＳ形成領域ＮＴＲの第１の絶縁膜（シリコン酸化膜）１８、及び第１，第２の保護膜（シリコン酸化膜）１５ａ，１５ｂだけでなく、これらの膜と同一材料からなる第１，第２のオフセットスペーサ（シリコン酸化膜）１６ａ，１６ｂ、及び第２の内側サイドウォール（シリコン酸化膜）１８ｂもエッチングされる。
【００６６】
ここで、前工程の図２(c) に示す工程において、ｐ型ＭＩＳ形成領域ＰＴＲの第２の内側サイドウォール１８ｂの上端高さは、ｎ型ＭＩＳ形成領域ＮＴＲの第１のゲート電極１４ａ上に形成されている第１の絶縁膜１８の上面高さよりも、少なくとも第１の絶縁膜１８の膜厚（図２(a)：ｔ18参照）相当分だけ低い。また、第１の絶縁膜１８の上面及び第２の内側サイドウォール１８ｂの上端は何れも、表面に露出している。そのため、本工程の図３(a) に示す工程において、何れも表面に露出している第１の絶縁膜１８及び第２の内側サイドウォール１８ｂは、同一のエッチング時間だけエッチングされる。そのため、図３(a) に示すように、第２の内側サイドウォール１８ｂの上端高さｈ18bは、第１の絶縁膜１８からなる第１の内側サイドウォール１８ａの上端高さｈ18aよりも、少なくとも第１の内側サイドウォール１８ａの膜厚相当分だけ低いままである。
【００６７】
またここで、前工程の図２(c) に示す工程において、第１のオフセットスペーサ１６ａの上端高さは、第２のオフセットスペーサ１６ｂの上端高さと実質的に同一である。また、第１のオフセットスペーサ１６ａ上には第１の絶縁膜１８が形成されており、第１のオフセットスペーサ１６ａの上端は表面に露出していないのに対し、第２のオフセットスペーサ１６ｂの上端は表面に露出している。そのため、本工程の図３(a) に示す工程において、上端が露出している第２のオフセットスペーサ１６ｂは、上端が第１の絶縁膜１８で覆われた第１のオフセットスペーサ１６ａよりも、少なくとも第１の絶縁膜１８のエッチング時間だけオーバーエッチングされる。そのため、第２のオフセットスペーサ１６ｂの上端高さｈ16bは、第１のオフセットスペーサ１６ａの上端高さｈ16aよりも、少なくとも第１の内側サイドウォール１８ａの膜厚相当分だけ低くなる。
【００６８】
このように、図３(a) に示すように、第２の内側サイドウォール１８ｂにおける上端高さｈ18bは、第１の内側サイドウォール１８ａにおける上端高さｈ18aよりも、少なくとも第１の内側サイドウォール１８ａの膜厚相当分だけ低い。また、第２のオフセットスペーサ１６ｂにおける上端高さｈ16bは、第１のオフセットスペーサ１６ａにおける上端高さｈ16aよりも、少なくとも第１の内側サイドウォール１８ａの膜厚相当分だけ低い。従って、第２のゲート電極１４ｂの上面は、第２のオフセットスペーサ１６ｂ及び第２の内側サイドウォール１８ｂの上端よりも高く突出している。
【００６９】
次に、図３(b) に示すように、リソグラフィ法及びイオン注入法により、第１の活性領域１０ａに、第１のゲート電極１４ａ、第１のオフセットスペーサ１６ａ及び第１のサイドウォール１９Ａをマスクにして、例えばＡｓ（ヒ素）等のｎ型不純物を注入することにより、第１の活性領域１０ａにおける第１のサイドウォール１９Ａの外側方下の領域に、接合深さが比較的深いｎ型ソース・ドレイン領域２３ａを自己整合的に形成する。一方、第２の活性領域１０ｂに、第２のゲート電極１４ｂ、第２のオフセットスペーサ１６ｂ及び第２のサイドウォール１９Ｂをマスクにして、例えばＢ（ボロン）等のｐ型不純物を注入することにより、第２の活性領域１０ｂにおける第２のサイドウォール１９Ｂの外側方下のシリコン混晶層２２領域に、接合深さが比較的深いｐ型ソース・ドレイン領域２３ｂを自己整合的に形成する。その後、熱処理により、深いｎ型ソース・ドレイン領域２３ａ及び深いｐ型ソース・ドレイン領域２３ｂに含まれる不純物を活性化させる。
【００７０】
次に、第１，第２のゲート電極１４ａ，１４ｂ、深いｎ型ソース・ドレイン領域２３ａ及び深いｐ型ソース・ドレイン領域２３ｂの表面に形成されている自然酸化膜（図示せず）を除去した後、例えばスパッタリング法により、半導体基板１０上の全面に、例えば膜厚が１０ｎｍのニッケルからなる金属膜（図示せず）を堆積する。その後、例えば窒素雰囲気中、３２０℃の下、１回目のＲＴＡ（Rapid Thermal Annealing）処理により、第１，第２のゲート電極１４ａ，１４ｂのＳｉと金属膜のＮｉとを反応させて、第１，第２のゲート電極１４ａ、１４ｂの上部に、ニッケルシリサイド膜からなる第１，第２のシリサイド層２４ａ，２４ｂを形成すると共に、深いｎ型ソース・ドレイン領域２３ａ及び深いｐ型ソース・ドレイン領域２３ｂのＳｉと金属膜のＮｉとを反応させて、深いｎ型ソース・ドレイン領域２３ａ及び深いｐ型ソース・ドレイン領域２３ｂの上部に、ニッケルシリサイド膜からなる第３，第４のシリサイド層２５ａ，２５ｂを形成する。
【００７１】
このとき、前工程の図３(a) に示す工程において、第１のゲート電極１４ａの上面は、第１のオフセットスペーサ１６ａ及び第１の内側サイドウォール１８ａの上端と実質的に同一であるのに対し、第２のゲート電極１４ｂの上面は、第２のオフセットスペーサ１６ｂ及び第２の内側サイドウォール１８ｂの上端よりも高く突出しているため、本工程の図３(b) に示す工程において、第１のゲート電極１４ａは、その上面のみがシリサイド化用金属膜と接触した状態で熱処理されるため、その上面のみと接触するシリサイド化用金属膜から金属が供給されるのに対し、第２のゲート電極１４ｂは、その上面に加えて側面がシリサイド化用金属膜と接触した状態で熱処理されるため、その上面に加えて側面と接触するシリサイド化用金属膜から金属が供給されるので、第２のシリサイド層２４ｂは、第１のシリサイド層２４ａよりも膜厚が厚く形成される。
【００７２】
その後、硫酸と過酸化水素水との混合液からなるエッチング液中に半導体基板１０を浸漬することにより、素子分離領域１１，第１，第２のオフセットスペーサ１６ａ，１６ｂ及び第１，第２のサイドウォール１９Ａ，１９Ｂ等上に残存する未反応の金属膜を除去した後、１回目のＲＴＡ処理での温度よりも高い温度（例えば５５０℃）の下、２回目のＲＴＡ処理により、第１，第２のシリサイド層２４ａ，２４ｂ及び第３，第４のシリサイド層２５ａ，２５ｂのシリサイド組成比を安定化させる。
【００７３】
このようにして、ｎ型ＭＩＳトランジスタのソース・ドレイン形成領域にはシリコン混晶層を有さず、ｐ型ＭＩＳトランジスタのソース・ドレイン形成領域のみにシリコン混晶層を有するＣＭＩＳ素子を形成する。
【００７４】
次に、図３(c) に示すように、半導体基板１０上の全面に、第１の活性領域１０ａ及び第２の活性領域１０ｂを覆うように、例えばシリコン窒化膜からなる下地絶縁膜２６を形成する。その後、下地絶縁膜２６上に、例えばシリコン酸化膜からなる層間絶縁膜２７を形成した後、ＣＭＰ法により、層間絶縁膜２７の表面の平坦化を行う。続いて、層間絶縁膜２７上に、コンタクトホール形成領域に開口を有するレジスト（図示せず）を形成した後、レジストをマスクにして、第１のドライエッチングにより、層間絶縁膜２７に下地絶縁膜２６の上面に達するホールを形成した後、第２のドライエッチングにより、下地絶縁膜２６のうちホール内に露出する部分を除去して、下地絶縁膜２６及び層間絶縁膜２７中に、第３，第４のシリサイド層２５ａ，２５ｂの上面に到達する第１，第２のコンタクトホール２８ａ，２８ｂを形成する。このように、２ステップのエッチングにより、第３，第４のシリサイド層２５ａ，２５ｂに対するオーバーエッチング量を低減することができる。
【００７５】
その後、スパッタ法又はＣＶＤ法により、第１，第２のコンタクトホール２８ａ，２８ｂの底部及び側壁部に、チタン膜と窒化チタン膜とが順次積層されてなるバリアメタル膜を形成する。その後、ＣＶＤ法により、層間絶縁膜２７上に、第１，第２のコンタクトホール２８ａ、２８ｂ内を埋め込むように、タングステン膜を堆積した後、ＣＭＰ法により、タングステン膜のうち第１，第２のコンタクトホール２８ａ，２８ｂ外に形成されている部分を除去する。このようにして、第１，第２のコンタクトホール２８ａ，２８ｂ内に、バリアメタル膜を介してタングステン膜が埋め込まれてなる第１，第２のコンタクトプラグ２９ａ，２９ｂを形成する。その後、層間絶縁膜２７上に、第１，第２のコンタクトプラグ２９ａ，２９ｂと電気的に接続する金属配線（図示せず）を形成する。
【００７６】
以上のようにして、本実施形態に係る半導体装置を製造することができる。
【００７７】
以下に、本発明の第１の実施形態に係る半導体装置の構造について、図３(c) を参照しながら説明する。
【００７８】
図３(c) に示すように、半導体装置は、ｎ型ＭＩＳ形成領域ＮＴＲに設けられたｎ型ＭＩＳトランジスタと、ｐ型ＭＩＳ形成領域ＰＴＲに設けられたｐ型ＭＩＳトランジスタとを備えている。
【００７９】
ここで、ｎ型ＭＩＳトランジスタは、図３(c) に示すように、半導体基板１０における素子分離領域１１に囲まれた第１の活性領域１０ａと、第１の活性領域１０ａ上に形成された第１のゲート絶縁膜１３ａと、第１のゲート絶縁膜１３ａ上に形成された第１のゲート電極１４ａと、第１のゲート電極１４ａの側面上に形成された第１のオフセットスペーサ１６ａと、第１のゲート電極１４ａの側面上に第１のオフセットスペーサ１６ａを介して形成され、断面形状がＬ字状の第１の内側サイドウォール１８ａと第１の外側サイドウォール１９ａとからなる第１のサイドウォール１９Ａと、第１の活性領域１０ａにおける第１のゲート電極１４ａの側方下の領域に形成された接合深さが比較的浅いｎ型ソース・ドレイン領域１７ａと、第１の活性領域１０ａにおける第１のサイドウォール１９Ａの外側方下の領域に形成された接合深さが比較的深いｎ型ソース・ドレイン領域２３ａと、第１のゲート電極１４ａ上に形成された第１のシリサイド層２４ａと、深いｎ型ソース・ドレイン領域２３ａ上に形成された第３のシリサイド層２５ａとを備えている。
【００８０】
一方、ｐ型ＭＩＳトランジスタは、図３(c) に示すように、半導体基板１０における素子分離領域１１に囲まれた第２の活性領域１０ｂと、第２の活性領域１０ｂ上に形成された第２のゲート絶縁膜１３ｂと、第２のゲート絶縁膜１３ｂ上に形成された第２のゲート電極１４ｂと、第２のゲート電極１４ｂの側面上に形成された第２のオフセットスペーサ１６ｂと、第２のゲート電極１４ｂの側面上に第２のオフセットスペーサ１６ｂを介して形成され、断面形状がＬ字状の第２の内側サイドウォール１８ｂと第２の外側サイドウォール１９ｂとからなる第２のサイドウォール１９Ｂと、第２の活性領域１０ｂにおける第２のサイドウォール１９Ｂの外側方下の領域に設けられたトレンチ２１内に形成され、第２の活性領域１０ｂにおけるチャネル領域のゲート長方向に圧縮応力を生じさせるシリコン混晶層２２と、第２の活性領域１０ｂにおける第２のゲート電極１４ｂの側方下の領域に形成された接合深さが比較的浅いｐ型ソース・ドレイン領域１７ｂと、第２の活性領域１０ｂにおける第２のサイドウォール１９Ｂの外側方下のシリコン混晶層２２を含む領域に形成された接合深さが比較的深いｐ型ソース・ドレイン領域２３ｂと、第２のゲート電極１４ｂ上に形成された第２のシリサイド層２４ｂと、深いｐ型ソース・ドレイン領域２３ｂ上に形成された第４のシリサイド層２５ｂとを備えている。
【００８１】
そして、半導体基板１０上には、下地絶縁膜２６及び層間絶縁膜２７が順次形成されており、下地絶縁膜２６及び層間絶縁膜２７中には、第３，第４のシリサイド層２５ａ，２５ｂを介して、深いソース・ドレイン領域２３ａ，２３ｂと電気的に接続する第１，第２のコンタクトプラグ２９ａ，２９ｂが形成されている。
【００８２】
このように、本実施形態に係る半導体装置は、第２の内側サイドウォール１８ｂにおける上端の高さは、第１の内側サイドウォール１８ａにおける上端の高さよりも、少なくとも第１の内側サイドウォール１８ａの膜厚相当分だけ低い。また、第２のオフセットスペーサ１６ｂにおける上端の高さは、第１のオフセットスペーサ１６ａにおける上端の高さよりも、少なくとも第１の内側サイドウォール１８ａの膜厚相当分だけ低い。そして、第２のシリサイド層２４ｂは、第１のシリサイド層２４ａに比べて膜厚が厚い。
【００８３】
本実施形態によると、ｐ型ＭＩＳ形成領域ＰＴＲの第２の活性領域１０ｂに設けたトレンチ２１内にＳｉＧｅ層からなるシリコン混晶層２２をエピタキシャル成長させる際に、ｎ型ＭＩＳ形成領域ＮＴＲの第１の活性領域１０ａ上にＳｉＧｅ層がエピタキシャル成長されることを防止するエピタキシャル成長防止膜として、図２(c) に示すように、ｎ型ＭＩＳ形成領域ＮＴＲに形成されている第１の絶縁膜１８を用いる。
【００８４】
このエピタキシャル成長防止膜として機能する第１の絶縁膜１８を、第１，第２の外側サイドウォール１９ａ，１９ｂの形成前に形成する（図１(d) 参照）ため、図２(a) に示すように、ｐ型ＭＩＳ形成領域ＰＴＲの第１の絶縁膜１８を第２の外側サイドウォール１９ｂ下に形成した状態でエッチングすることができるので、第２の外側サイドウォール１９ｂ上に第１の絶縁膜１８を残存させることはない。
【００８５】
すなわち、従来のように、エピタキシャル成長防止膜として機能する保護酸化膜１０８を、第１，第２のサイドウォール１０７ａ，１０７ｂの形成後に形成する（前述の図１４(a) 参照）ことにより、前述の図１４(b) に示すように、ｐ型ＭＩＳ形成領域ＰＴＲの保護酸化膜１０８が第２のサイドウォール１０７ｂ上に形成された状態でエッチングされることによって、第２のサイドウォール１０７ｂ上に不要なサイドウォール１０８ｂが残存することはない。
【００８６】
従って、従来のように、不要なサイドウォール１０８ｂの残存により、シリコン混晶層１１１が、ｐ型ＭＩＳトランジスタのチャネル領域から離れて形成されることはなく、シリコン混晶層２２をチャネル領域に近付けて形成することができるので、チャネル領域のゲート長方向にシリコン混晶層２２による圧縮応力を効果的に印加して、ｐ型ＭＩＳトランジスタの駆動能力を効果的に向上させることができる。
【００８７】
加えて、半導体装置の微細化が進行するに伴い、ｐ型ＭＩＳトランジスタにおいて、隣り合うゲート電極の側面上に形成されたサイドウォール間の間隔が狭くなることがあっても、エピタキシャル成長防止膜として機能する第１の絶縁膜１８を、第１，第２の外側サイドウォール１９ａ，１９ｂの形成前に形成する（図１(d) 参照）ため、従来のようにエピタキシャル成長防止膜（保護酸化膜）１０８がサイドウォール間に埋設されることがなく、第２のゲート電極１４ｂ中に不要なＳｉＧｅ層が形成されることはない。
【００８８】
このように、ｐ型ＭＩＳトランジスタのソース・ドレイン形成領域のみに、シリコン混晶層２２を精度良く形成することができる。
【００８９】
さらに、第１の絶縁膜１８は、図２(c) に示す工程においてエピタキシャル成長防止膜として機能するだけでなく、第２の内側サイドウォール１８ｂ（図２(a) 参照）となって第２のサイドウォール１９Ｂの一部を構成すると共に、第１の内側サイドウォール１８ａ（図３(a) 参照）となって第１のサイドウォール１９Ａの一部を構成する。そのため、従来のようにエピタキシャル成長防止膜として機能する保護酸化膜１０８を別途形成する必要はなく、工程数の削減を図ることができる。加えて、従来のように、保護酸化膜１０８を完全に除去することができずに、保護酸化膜１０８からなる第４のサイドウォール１０８ｂが残存し、不要なサイドウォール１０８ｂの残存による不具合を招くこともない。
【００９０】
なお、第１，第２のシリサイド層２４ａ，２４ｂ、及び第３，第４のシリサイド層２５ａ，２５ｂの形成工程の際に、シリサイド化用金属膜として、ニッケルからなる金属膜を用いたが、これに代えて、例えば白金、コバルト、チタン、及びタングステン等のシリサイド化用金属を用いてもよい。
【００９１】
（第１の実施形態の変形例）
以下に、本発明の第１の実施形態の変形例に係る半導体装置の製造方法について、図４(a) 〜(c) 及び図５(a) 〜(b) を参照しながら説明する。図４(a) 〜(c) 及び図５(a) 〜(b) は、本発明の第１の実施形態の変形例に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。なお、図中において、左側に示すXa-Xa領域はｎ型ＭＩＳ形成領域ＮＴＲを示し、右側に示すXb-Xb領域はｐ型ＭＩＳ形成領域ＰＴＲを示している。ここで、図４(a) 〜(c) 及び図５(a) 〜(b) において、第１の実施形態に係る半導体装置と同一の構成要素については、同一の符号を付す。従って、本変形例では、第１の実施形態と同様の説明は繰り返し行わない。
【００９２】
まず、第１の実施形態における図１(a) 〜(d) に示す工程を順次行い、図１(d) に示す構成を得る。但し、膜厚に関しては、第１の絶縁膜１８の膜厚は１５ｎｍとする。
【００９３】
次に、図４(a) に示すように、例えばＣＶＤ法により、半導体基板１０上の全面に、例えば膜厚が５ｎｍのシリコン酸化膜からなる表面保護膜３５を堆積する。
【００９４】
次に、図４(b) に示すように、半導体基板１０上に、ｎ型ＭＩＳ形成領域ＮＴＲを覆いｐ型ＭＩＳ形成領域ＰＴＲに開口を有するレジスト２０を形成した後、ウェットエッチング法又は等方性ドライエッチング法により、ｐ型ＭＩＳ形成領域ＰＴＲに形成されている表面保護膜３５を除去する。
【００９５】
その後、図２(a) に示す工程と同様な工程によって、ｐ型ＭＩＳ形成領域ＰＴＲに形成されている第１の絶縁膜（シリコン酸化膜）１８をエッチングする。これにより、第２の活性領域１０ｂにおける第２の外側サイドウォール１９ｂの外側方下の領域（ソース・ドレイン形成領域）の表面を露出させると共に、第１の絶縁膜１８からなる第２の内側サイドウォール１８ｂを形成する。このようにして、第２のゲート電極１４ｂの側面上には、第２のオフセットスペーサ１６ｂを介して断面形状がＬ字状の第２の内側サイドウォール１８ｂと第２の外側サイドウォール１９ｂとからなる第２のサイドウォール１９Ｂが形成される。このとき、第２の内側サイドウォール１８ｂの上端高さは、図４(b) に示すように、ｎ型ＭＩＳ形成領域ＮＴＲの第１のゲート電極１４ａ上に形成されている第１の絶縁膜１８の上面高さよりも、少なくとも第１の絶縁膜１８の膜厚（図４(b)：ｔ18参照）相当分だけ低くなる。
【００９６】
次に、図４(c) に示すように、レジスト２０を除去した後、図２(b) に示す工程と同様な工程によって、表面が露出されている第２の活性領域１０ｂを所望の深さまでエッチングすることにより、ｐ型ＭＩＳ形成領域ＰＴＲの第２の活性領域１０ｂにおける第２のサイドウォール１９Ｂの外側方下の領域、すなわちソース・ドレイン形成領域に、例えば深さが６０ｎｍのトレンチ２１を形成する。
【００９７】
次に、図５(a) に示すように、図２(c) に示す工程と同様な工程によって、トレンチ２１内を充填するようにｐ型ＳｉＧｅ層からなるシリコン混晶層２２をエピタキシャル成長させる。
【００９８】
次に、図５(b) に示すように、ゲート電極形成膜（ポリシリコン膜）及び第２の絶縁膜（シリコン窒化膜）と選択比のあるドライエッチング法を用いる、又はこれらの膜と選択比のあるドライエッチング法及びウェットエッチング法を順次組み合わせて用いて、ｎ型ＭＩＳ形成領域ＮＴＲにおいては、表面保護膜（シリコン酸化膜）３５、第１の絶縁膜（シリコン酸化膜）１８及び第１の保護膜（シリコン酸化膜）１５ａをエッチングして、第１の活性領域１０ａにおける第１の外側サイドウォール１９ａの外側方下の領域（ソース・ドレイン形成領域）の表面、及び第１のゲート電極１４ａの上面を露出させると共に、第１の絶縁膜１８からなる第１の内側サイドウォール１８ａを形成する。このようにして、第１のゲート電極１４ａの側面上には、第１のオフセットスペーサ１６ａを介して断面形状がＬ字状の第１の内側サイドウォール１８ａと第１の外側サイドウォール１９ａとからなる第１のサイドウォール１９Ａが形成される。一方、ｐ型ＭＩＳ形成領域ＰＴＲにおいては、第２の保護膜（シリコン酸化膜）１５ｂをエッチングして、第２のゲート電極１４ｂの上面を露出させる。
【００９９】
ここで、前工程の図５(a) に示す状態と、第１の実施形態における図２(c) に示す状態との差異点は、ｎ型ＭＩＳ形成領域ＮＴＲの半導体基板１０上に表面保護膜３５がさらに形成されている点である。そのため、図５(b) に示すように、第２の内側サイドウォール１８ｂにおける上端高さｈ18bは、第１の内側サイドウォール１８ａにおける上端高さｈ18aよりも、少なくとも表面保護膜３５の膜厚と第１の内側サイドウォール１８ａの膜厚との総和膜厚相当分だけ低くなる。また、第２のオフセットスペーサ１６ｂにおける上端高さｈ16bは、第１のオフセットスペーサ１６ａにおける上端高さｈ16aよりも、少なくとも表面保護膜３５の膜厚と第１の内側サイドウォール１８ａの膜厚との総和膜厚相当分だけ低くなる。従って、第２のゲート電極１４ｂの上面は、第２のオフセットスペーサ１６ｂ及び第２の内側サイドウォール１８ｂの上端よりも高く突出している。
【０１００】
次に、第１の実施形態における図３(b) 〜(c) に示す工程と同様な工程を順次行って、半導体基板１０上に、下地絶縁膜、層間絶縁膜、及びコンタクトプラグ等を形成して、図３(c) に示すような構成を得る。
【０１０１】
本変形例によると、第１の実施形態と同様の効果を得ることができる。
【０１０２】
加えて、図５(a) に示す工程において、膜厚が１５ｎｍの第１の絶縁膜（シリコン酸化膜）１８と、膜厚が５ｎｍの表面保護膜（シリコン酸化膜）３５とからなる積層膜を、エピタキシャル成長防止膜として用いることにより、第１の実施形態と同様に膜厚が２０ｎｍのシリコン酸化膜をエピタキシャル成長防止膜として用いる（図２(c) 参照）ことができるので、第１の実施形態と同様に第１の活性領域１０ａ上にＳｉＧｅ層がエピタキシャル成長されることを防止しながら、第１の絶縁膜１８の薄膜化をも図ることができる。そのため、本変形例における第１，第２の内側サイドウォール１８ａ，１８ｂの膜厚を、第１の実施形態における第１，第２の内側サイドウォール１８ａ，１８ｂの膜厚よりも薄くすることができるので、半導体装置の微細化を図ることができる。
【０１０３】
このように、本変形例は、第１の実施形態と同様の効果を得るのに加えて、第１，第２の内側サイドウォール１８ａ，１８ｂの薄膜化をも図ることができるので、特に、微細化された半導体装置に有効である。
【０１０４】
（第２の実施形態）
以下に、本発明の第２の実施形態に係る半導体装置の製造方法について、図６(a) 〜(d) を参照しながら説明する。図６(a) 〜(d) は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。なお、図中において、左側に示すXa-Xa領域はｎ型ＭＩＳ形成領域ＮＴＲを示し、右側に示すXb-Xb領域はｐ型ＭＩＳ形成領域ＰＴＲを示している。ここで、図６(a) 〜(d) において、第１の実施形態に係る半導体装置と同一の構成要素については、同一の符号を付す。従って、本実施形態では、第１の実施形態と同様の説明は繰り返し行わない。
【０１０５】
ここで、本実施形態の製造方法上での特徴点は、以下に示す点である。
【０１０６】
本実施形態では、第１の実施形態と同様に、図１(a) 〜(d) 及び図２(a) 〜(c) に示す工程を順次行った後、図６(a) 〜(c) に示すように、応力絶縁膜３１を用いたＳＭＴ法によって、第１の活性領域１０ａにおけるチャネル領域のゲート長方向に引っ張り応力を記憶させる工程をさらに行い、その後、第１の実施形態における図３(a) に示す工程と対応する図６(d) に示す工程を行った後、第１の実施形態における図３(b) 〜(c) に示す工程と同様の工程を順次行う。
【０１０７】
まず、第１の実施形態における図１(a) 〜(d) 及び図２(a) 〜(c) に示す工程を順次行ない、図２(c) に示す構成を得る。
【０１０８】
次に、図６(a) に示すように、例えばＣＶＤ法により、半導体基板１０上の全面に、例えば膜厚が１０ｎｍのシリコン酸化膜からなる下地保護膜３０と膜厚が４０ｎｍの引っ張り応力を有するシリコン窒化膜からなる応力絶縁膜３１とを順次堆積する。
【０１０９】
次に、図６(b) に示すように、半導体基板１０上に、ｎ型ＭＩＳ形成領域ＮＴＲを覆いｐ型ＭＩＳ形成領域ＰＴＲに開口を有するレジスト３２を形成した後、下地保護膜（シリコン酸化膜）３０に対する選択比が大きくなるようにエッチング条件を設定したドライエッチング法又はウェットエッチング法を用いて、ｐ型ＭＩＳ形成領域ＰＴＲに形成されている応力絶縁膜（シリコン窒化膜）３１を除去して、ｐ型ＭＩＳ形成領域ＰＴＲの下地保護膜３０の表面を露出させる。続いて、レジスト３２を除去した後、半導体基板１０に対して、例えば１０５０℃のスパイクＲＴＡ処理を行う。このとき、応力絶縁膜３１を用いたＳＭＴ（Stress Memorization Technique）法によって、第１のゲート電極１４ａ及び第１の活性領域１０ａにおけるチャネル領域のゲート長方向に引っ張り応力が印加され、第１のゲート電極１４ａのポリシリコン結晶及び第１の活性領域１０ａのシリコン結晶の状態が変化する。これにより、第１のゲート電極１４ａは、第２のゲート電極１４ｂに比べてポリシリコン膜の平均グレインサイズ（結晶粒径）が大きくなると共に、第１の活性領域１０ａにおけるチャネル領域のゲート長方向に引っ張り応力が記憶される。
【０１１０】
次に、図６(c) に示すように、下地保護膜（シリコン酸化膜）３０に対する選択比が大きくなるようにエッチング条件を設定したドライエッチング法又はウェットエッチング法を用いて、ｎ型ＭＩＳ形成領域ＮＴＲに形成されている応力絶縁膜（シリコン窒化膜）３１を除去して、ｎ型ＭＩＳ形成領域ＮＴＲの下地保護膜３０の表面を露出させる。このとき、応力絶縁膜３１の除去後も、第１の活性領域１０ａにおけるチャネル領域のゲート長方向には引っ張り応力が記憶されたままの状態が維持される。
【０１１１】
次に、図６(d) に示すように、ゲート電極形成膜（ポリシリコン膜）及び第２の絶縁膜（シリコン窒化膜）と選択比のあるドライエッチング法を用いる、又はこれらの膜と選択比のあるドライエッチング法及びウェットエッチング法を順次組み合わせて用いて、ｎ型ＭＩＳ形成領域ＮＴＲにおいては、下地保護膜（シリコン酸化膜）３０、第１の絶縁膜（シリコン酸化膜）１８及び第１の保護膜（シリコン酸化膜）１５ａをエッチングして、第１の活性領域１０ａにおける第１の外側サイドウォール１９ａの外側方下の領域の表面、及び第１のゲート電極１４ａの上面を露出させると共に、第１の絶縁膜１８からなる第１の内側サイドウォール１８ａを形成する。このようにして、第１のゲート電極１４ａの側面上には、第１のオフセットスペーサ１６ａを介して断面形状がＬ字状の第１の内側サイドウォール１８ａと第１の外側サイドウォール１９ａとからなる第１のサイドウォール１９Ａが形成される。一方、ｐ型ＭＩＳ形成領域ＰＴＲにおいては、下地保護膜（シリコン酸化膜）３０及び第２の保護膜（シリコン酸化膜）１５ｂをエッチングして、シリコン混晶層２２の表面、及び第２のゲート電極１４ｂの上面を露出させる。
【０１１２】
このとき、前工程の図６(c) に示す状態と、第１の実施形態における図２(c) に示す状態との差異点は、半導体基板１０上の全面に下地保護膜（シリコン酸化膜）３０がさらに形成されている点に過ぎないため、本工程の図６(d) に示す工程において、下地保護膜３０が除去された後のエッチングは、第１の実施形態における図３(a) に示す工程でのエッチングと同様であり、そのため、図６(d) に示す構成は、図３(a) に示す構成と同様の構成になる。すなわち、図６(d) に示すように、第２の内側サイドウォール１８ｂにおける上端高さｈ18bは、第１の内側サイドウォール１８ａにおける上端高さｈ18aよりも、少なくとも第１の内側サイドウォール１８ａの膜厚相当分だけ低い。また、第２のオフセットスペーサ１６ｂにおける上端高さｈ16bは、第１のオフセットスペーサ１６ａにおける上端高さｈ16aよりも、少なくとも第１の内側サイドウォール１８ａの膜厚相当分だけ低い。
【０１１３】
次に、第１の実施形態における図３(b) 〜(c) に示す工程と同様の工程を順次行って、半導体基板１０上に、下地絶縁膜、層間絶縁膜、及びコンタクトプラグ等を形成して、図３(c) に示すような構成を得る。
【０１１４】
本実施形態によると、第１の実施形態と同様の効果を得ることができる。
【０１１５】
加えて、図２(c) に示す工程と図６(d) に示す工程（第１の実施形態における図３(a) に示す工程と対応する工程）との間に、第１の活性領域１０ａにおけるチャネル領域のゲート長方向に引っ張り応力を記憶させる工程を行う（図６(a) 〜(c) 参照）ことによって、ｎ型ＭＩＳトランジスタのチャネル領域のゲート長方向に引っ張り応力を与えることにより、電子の移動度を向上させて、ｎ型ＭＩＳトランジスタの駆動能力を向上させることができる。
【０１１６】
このように、本実施形態では、第１の実施形態と同様に、シリコン混晶層２２によって、第２の活性領域１０ｂにおけるチャネル領域のゲート長方向に圧縮応力を効果的に印加して、ｐ型ＭＩＳトランジスタの駆動能力を効果的に向上させるのに加えて、ＳＭＴ法によって、第１の活性領域１０ａにおけるチャネル領域のゲート長方向に引っ張り応力を記憶させて、ｎ型ＭＩＳトランジスタの駆動能力を向上させることができる。
【０１１７】
（第３の実施形態）
以下に、本発明の第３の実施形態に係る半導体装置の製造方法について、図７(a) 〜(c) 及び図８(a) 〜(b) を参照しながら説明する。図７(a) 〜(c) 及び図８(a) 〜(b) は、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。なお、図中において、左側に示すXa-Xa領域はｎ型ＭＩＳ形成領域ＮＴＲを示し、右側に示すXb-Xb領域はｐ型ＭＩＳ形成領域ＰＴＲを示している。ここで、図７(a) 〜(c) 及び図８(a) 〜(b) において、第１の実施形態に係る半導体装置と同一の構成要素については、同一の符号を付す。従って、本実施形態では、第１の実施形態と同様の説明は繰り返し行わない。
【０１１８】
ここで、本実施形態と第２の実施形態との製造方法上の相違点は、以下に示す点である。
【０１１９】
第２の実施形態では、図１(a) 〜(d) 及び図２(a) 〜(c) に示す工程を順次行った後、図６(a) 〜(c) に示すように、第１の活性領域１０ａにおけるチャネル領域のゲート長方向に引っ張り応力を記憶させる工程をさらに行い、その後、図６(d) に示すように、エッチングによる第１の内側サイドウォール１８ａの形成を行った後、第１の実施形態における図３(b) に示す工程と同様に、深いｎ型ソース・ドレイン領域２３ａ及び深いｐ型ソース・ドレイン領域２３ｂの形成を行う。これに対し、本実施形態では、図１(a) 〜(d) 及び図２(a) 〜(c) に示す工程を順次行った後、図３(a) に示すように、エッチングによる第１の内側サイドウォール１８ａの形成を行い、その後、図７(a) に示すように、深いｎ型ソース・ドレイン領域２３ａ及び深いｐ型ソース・ドレイン領域２３ｂの形成を行った後、図７(b) 〜(c) 及び図８(a) に示すように、第１の活性領域１０ａにおけるチャネル領域のゲート長方向に引っ張り応力を記憶させる工程をさらに行う。
【０１２０】
このように、第３の実施形態では、深いｎ型ソース・ドレイン領域２３ａ及び深いｐ型ソース・ドレイン領域２３ｂの形成（図７(a) 参照）を、第１の活性領域１０ａにおけるチャネル領域のゲート長方向に引っ張り応力を記憶させる工程（図７(b) 〜(c) 及び図８(a) 参照）の前に行う。
【０１２１】
まず、第１の実施形態における図１(a) 〜(d) 、図２(a) 〜(c) 及び図３(a) に示す工程を順次行って、図３(a) に示す構成を得る。すなわち、第２のゲート電極１４ｂの上面が、第２のオフセットスペーサ１６ｂ及び第２の内側サイドウォール１８ｂの上端よりも高く突出した状態の構成を得る。
【０１２２】
次に、図７(a) に示すように、リソグラフィ法及びイオン注入法により、第１の活性領域１０ａに、第１のゲート電極１４ａ、第１のオフセットスペーサ１６ａ及び第１のサイドウォール１９Ａをマスクにして、例えばＡｓ（ヒ素）等のｎ型不純物を注入することにより、第１の活性領域１０ａにおける第１のサイドウォール１９Ａの外側方下の領域に、接合深さが比較的深いｎ型ソース・ドレイン領域２３ａを自己整合的に形成する。一方、第２の活性領域１０ｂに、第２のゲート電極１４ｂ、第２のオフセットスペーサ１６ｂ及び第２のサイドウォール１９Ｂをマスクにして、例えばＢ（ボロン）等のｐ型不純物を注入することにより、第２の活性領域１０ｂにおける第２のサイドウォール１９Ｂの外側方下のシリコン混晶層２２領域に、接合深さが比較的深いｐ型ソース・ドレイン領域２３ｂを自己整合的に形成する。
【０１２３】
但し、本工程の図７(a) に示す工程では、深いｎ型ソース・ドレイン領域２３ａ及び深いｐ型ソース・ドレイン領域２３ｂの形成直後に、第２の実施形態のように深いソース・ドレイン領域２３ａ，２３ｂに含まれる不純物を活性化させるための熱処理を行わない（図３(b) 参照）。
【０１２４】
次に、図７(b) に示すように、例えばＣＶＤ法により、半導体基板１０上の全面に、例えば膜厚が１０ｎｍのシリコン酸化膜からなる下地保護膜３０と膜厚が４０ｎｍの引っ張り応力を有するシリコン窒化膜からなる応力絶縁膜３１とを順次堆積する。
【０１２５】
次に、図７(c) に示すように、半導体基板１０上に、ｎ型ＭＩＳ形成領域ＮＴＲを覆いｐ型ＭＩＳ形成領域ＰＴＲに開口を有するレジスト３２を形成した後、下地保護膜（シリコン酸化膜）３０に対する選択比が大きくなるようにエッチング条件を設定したドライエッチング法又はウェットエッチング法を用いて、ｐ型ＭＩＳ形成領域ＰＴＲに形成されている応力絶縁膜（シリコン窒化膜）３１を除去して、ｐ型ＭＩＳ形成領域ＰＴＲの下地保護膜３０の表面を露出させる。続いて、レジスト３２を除去した後、半導体基板１０に対して、例えば１０５０℃のスパイクＲＴＡ処理を行う。このとき、応力絶縁膜３１を用いたＳＭＴ法によって、第１のゲート電極１４ａ及び第１の活性領域１０ａにおけるチャネル領域のゲート長方向に引っ張り応力が印加され、第１のゲート電極１４ａのポリシリコン結晶及び第１の活性領域１０ａのシリコン結晶の状態が変化する。これにより、第１のゲート電極１４ａは、第２のゲート電極１４ｂに比べてポリシリコン膜の平均グレインサイズ（結晶粒径）が大きくなると共に、第１の活性領域１０ａにおけるチャネル領域のゲート長方向に引っ張り応力が記憶される。
【０１２６】
またこのとき、深いｎ型ソース・ドレイン領域２３ａ及び深いｐ型ソース・ドレイン領域２３ｂに含まれる不純物を活性化させることができる。
【０１２７】
次に、図８(a) に示すように、下地保護膜（シリコン酸化膜）３０に対する選択比が大きくなるようにエッチング条件を設定したドライエッチング法又はウェットエッチング法を用いて、ｎ型ＭＩＳ形成領域ＮＴＲに形成されている応力絶縁膜（シリコン窒化膜）３１を除去して、ｎ型ＭＩＳ形成領域ＮＴＲの下地保護膜３０の表面を露出させる。このとき、応力絶縁膜３１の除去後も、第１の活性領域１０ａにおけるチャネル領域のゲート長方向には引っ張り応力が記憶されたままの状態が維持される。続いて、ゲート電極形成膜（ポリシリコン膜）及び第２の絶縁膜（シリコン窒化膜）と選択比のあるドライエッチング法又はウェットエッチング法を用いて、下地保護膜３０を除去して、第１，第２のゲート電極１４ａ，１４ｂの上面を露出させると共に、深いｎ型ソース・ドレイン領域２３ａ及び深いｐ型ソース・ドレイン領域２３ｂの表面を露出させる。
【０１２８】
次に、図８(b) に示すように、図３(b) に示す工程でのシリサイド層の形成工程と同様な工程によって、第１，第２のゲート電極１４ａ，１４ｂの上部に、ニッケルシリサイド膜からなる第１，第２のシリサイド層２４ａ、２４ｂを形成すると共に、深いｎ型ソース・ドレイン領域２３ａ及び深いｐ型ソース・ドレイン領域２３ｂの上部に、ニッケルシリサイド膜からなる第３，第４のシリサイド層２５ａ，２５ｂを形成する。
【０１２９】
このとき、第１のゲート電極１４ａは、その上面のみがシリサイド化用金属膜と接触した状態で熱処理されるのに対し、第２のゲート電極１４ｂは、その上面に加えて側面がシリサイド化用金属膜と接触した状態で熱処理されるため、第２のシリサイド層２４ｂは、第１のシリサイド層２４ａよりも膜厚が厚く形成される。
【０１３０】
次に、第１の実施形態における図３(c) に示す工程と同様の工程を行って、半導体基板１０上に、下地絶縁膜、層間絶縁膜、及びコンタクトプラグ等を形成して、図３(c) に示すような構成を得る。
【０１３１】
本実施形態によると、第２の実施形態と同様の効果を得る、すなわち、第１の実施形態と同様の効果に加えて、ｎ型ＭＩＳトランジスタの駆動能力を向上させることができる。
【０１３２】
加えて、深いｎ型ソース・ドレイン領域２３ａ及び深いｐ型ソース・ドレイン領域２３ｂの形成（図７(a) 参照）後に、第１の活性領域１０ａにおけるチャネル領域のゲート長方向に引っ張り応力を記憶させる工程（図７(b) 〜(c) 及び図８(a) 参照）を行うことにより、第１の活性領域１０ａにおけるチャネル領域のゲート長方向に引っ張り応力を記憶させるための熱処理を利用して、深いソース・ドレイン領域２３ａ，２３ｂに含まれる不純物を活性化させることができる（図７(c) 参照）ので、深いソース・ドレイン領域２３ａ，２３ｂの形成直後に、深いソース・ドレイン領域２３ａ，２３ｂに含まれる不純物を活性化させるための熱処理を行う必要がない（図７(a) 参照）。
【０１３３】
すなわち、第２の実施形態のように、第１の活性領域１０ａにおけるチャネル領域のゲート長方向に引っ張り応力を記憶させるための熱処理（図６(b) 参照）と、深いｎ型ソース・ドレイン領域２３ａ及び深いｐ型ソース・ドレイン領域２３ｂに含まれる不純物を活性化させるための熱処理（図３(b) 参照）とを、別途の工程で行う必要がなく、第２の実施形態と比較して、熱処理の回数を減少させて、工程数を削減することができる。
【０１３４】
さらに、この熱処理の回数の減少により、浅いｎ型ソース・ドレイン領域１７ａ及び浅いｐ型ソース・ドレイン領域１７ｂの形成（図１(c) 参照）後に施される熱処理によって浅いソース・ドレイン領域１７ａ，１７ｂに含まれる不純物が拡散される回数を減少させることができるので、第２の実施形態と比較して、短チャネル特性の劣化を抑制することができる。
【０１３５】
（第４の実施形態）
以下に、本発明の第４の実施形態に係る半導体装置の製造方法について、図９(a) 〜(c) 、図１０(a) 〜(c) 及び図１１(a) 〜(c) を参照しながら説明する。図９(a) 〜(c) 、図１０(a) 〜(c) 及び図１１(a) 〜(c) は、本発明の第４の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。なお、図中において、左側に示すXa-Xa領域はｎ型ＭＩＳ形成領域ＮＴＲを示し、右側に示すXb-Xb領域はｐ型ＭＩＳ形成領域ＰＴＲを示している。ここで、図９(a) 〜(c) 、図１０(a) 〜(c) 及び図１１(a) 〜(c) において、第１の実施形態に係る半導体装置と同一の構成要素については、同一の符号を付す。従って、本実施形態では、第１の実施形態と同様の説明は繰り返し行わない。
【０１３６】
ここで、本実施形態と第１の実施形態との製造方法上での相違点は、以下に示す点である。
【０１３７】
第１の実施形態では、浅いソース・ドレイン領域１７ａ，１７ｂの形成（図１(c) 参照）の後に、シリコン混晶層２２の形成（図２(c) 参照）、及び深いソース・ドレイン領域２３ａ，２３ｂの形成（図３(b) 参照）の形成を行うのに対し、本実施形態では、浅いソース・ドレイン領域１７ａ，１７ｂの形成（図１１(b) 参照）を、シリコン混晶層２２の形成（図１０(b) 参照）、及び深いソース・ドレイン領域２３ａ，２３ｂの形成（図１１(a) 参照）の後に行う。
【０１３８】
まず、第１の実施形態における図１(a) 〜(b) に示す工程を順次行って、図１(b) に示す構成を得る。
【０１３９】
次に、図９(a) に示すように、フォトリソグラフィ法及びドライエッチング法により、保護膜、ゲート電極形成膜及びゲート絶縁膜形成膜を順次パターニングして、第１の活性領域１０ａ上に第１のゲート絶縁膜１３ａ、第１のゲート電極１４ａ及び第１の保護膜１５ａを形成する一方、第２の活性領域１０ｂ上に第２のゲート絶縁膜１３ｂ、第２のゲート電極１４ｂ及び第２の保護膜１５ｂを形成する。
【０１４０】
次に、図９(b) に示すように、例えばＣＶＤ法により、半導体基板１０上の全面に、例えば膜厚が２０ｎｍのシリコン酸化膜からなる第１の絶縁膜１８と、膜厚が３０ｎｍのシリコン窒化膜からなる第２の絶縁膜とを順次堆積した後、第１の絶縁膜（シリコン酸化膜）に対する選択比が大きくなるようにエッチング条件を設定した異方性ドライエッチング法を用いて、第２の絶縁膜（シリコン窒化膜）に対してエッチングを行う。これにより、第１のゲート電極１４ａの側面上に第１の絶縁膜１８を介して第２の絶縁膜からなる第１の外側サイドウォール１９ａを形成する一方、第２のゲート電極１４ｂの側面上に第１の絶縁膜１８を介して第２の絶縁膜からなる第２の外側サイドウォール１９ｂを形成する。このように、第１の絶縁膜１８をエッチングせずに、第１のゲート電極１４ａ、第１の活性領域１０ａ、第２のゲート電極１４ｂ及び第２の活性領域１０ｂの上を覆うように第１の絶縁膜１８を残存させる。
【０１４１】
次に、図９(c) に示すように、半導体基板１０上に、ｎ型ＭＩＳ形成領域ＮＴＲを覆いｐ型ＭＩＳ形成領域ＰＴＲに開口を有するレジスト２０を形成した後、第２の絶縁膜（シリコン窒化膜）に対する選択比が大きくなるようにエッチング条件を設定した異方性ドライエッチング法を用いて、ｐ型ＭＩＳ形成領域ＰＴＲに形成されている第１の絶縁膜（シリコン酸化膜）１８をエッチングする。これにより、第２の活性領域１０ｂにおける第２の外側サイドウォール１９ｂの外側方下の領域（ソース・ドレイン形成領域）の表面を露出させると共に、第１の絶縁膜１８からなる第２の内側サイドウォール１８ｂを形成する。このようにして、第２のゲート電極１４ｂの側面上には、断面形状がＬ字状の第２の内側サイドウォール１８ｂと第２の外側サイドウォール１９ｂとからなる第２のサイドウォール１９Ｂが形成される。
【０１４２】
このとき、ｐ型ＭＩＳ形成領域ＰＴＲの第１の絶縁膜１８は、第２の外側サイドウォール１９ｂの外側方に形成されている部分に加えて、第２の外側サイドウォール１９ｂの内側方に形成されている部分も除去されるため、図９(c) に示すように、第２の内側サイドウォール１８ｂの上端高さは、ｎ型ＭＩＳ形成領域ＮＴＲの第１のゲート電極１４ａ上に形成されている第１の絶縁膜１８の上面高さよりも、少なくとも第１の絶縁膜１８の膜厚（図９(c)：ｔ18参照）相当分だけ低くなる。
【０１４３】
次に、図１０(a) に示すように、レジスト２０を除去した後、第１の絶縁膜（シリコン酸化膜）及び第２の絶縁膜（シリコン窒化膜）と選択比のあるドライエッチング法を用いる、又はこれらの膜と選択比のあるドライエッチング法及びウェットエッチング法を順次組み合わせて用いて、表面が露出されている第２の活性領域１０ｂを所望の深さまでエッチングする。これにより、ｐ型ＭＩＳ形成領域ＰＴＲの第２の活性領域１０ｂにおける第２のサイドウォール１９Ｂの外側方下の領域、すなわちソース・ドレイン形成領域に、例えば深さが６０ｎｍのトレンチ２１を形成する。このとき、ｎ型ＭＩＳ形成領域ＮＴＲの第１の活性領域１０ａの表面は第１の絶縁膜１８で覆われているため、第１の活性領域１０ａはエッチングされない。また、第１のゲート電極１４ａの上面は第１の保護膜１５ａ及び第１の絶縁膜１８で順次覆われている一方、第２のゲート電極１４ｂの上面は第２の保護膜１５ｂで覆われているため、第１，第２のゲート電極１４ａ，１４ｂはエッチングされない。
【０１４４】
次に、図１０(b) に示すように、フッ酸処理により、トレンチ２１内のエッチング残渣及び自然酸化膜等を除去した後、例えばＣＶＤ法により、例えばシランガス（ＳｉＨ4）及びゲルマンガス（ＧｅＨ4）を、ジボランガス（Ｂ2Ｈ6）等のｐ型ドーパントガスと共に例えば６５０〜７００℃の温度で供給することにより、トレンチ２１内を充填するようにｐ型ＳｉＧｅ層からなるシリコン混晶層２２をエピタキシャル成長させる。このとき、ｎ型ＭＩＳ形成領域ＮＴＲの第１の活性領域１０ａの表面は第１の絶縁膜１８で覆われているため、第１の活性領域１０ａ上にＳｉＧｅ層はエピタキシャル成長されない。また、第１のゲート電極１４ａの上面は第１の保護膜１５ａ及び第１の絶縁膜１８で覆われている一方、第２のゲート電極１４ｂの上面は第２の保護膜１５ｂで覆われているため、第１，第２のゲート電極１４ａ，１４ｂ上にＳｉＧｅ層はエピタキシャル成長されない。
【０１４５】
次に、図１０(c) に示すように、ゲート電極形成膜（ポリシリコン膜）及び第２の絶縁膜（シリコン窒化膜）と選択比のあるドライエッチング法を用いる、又はこれらの膜と選択比のあるドライエッチング法及びウェットエッチング法を順次組み合わせて用いて、ｎ型ＭＩＳ形成領域ＮＴＲにおいては、第１の絶縁膜（シリコン酸化膜）１８及び第１の保護膜（シリコン酸化膜）１５ａをエッチングして、第１の活性領域１０ａにおける第１の外側サイドウォール１９ａの外側方下の領域（ソース・ドレイン形成領域）の表面、及び第１のゲート電極１４ａの上面を露出させると共に、第１の絶縁膜１８からなる第１の内側サイドウォール１８ａを形成する。このようにして、第１のゲート電極１４ａの側面上には、断面形状がＬ字状の第１の内側サイドウォール１８ａと第１の外側サイドウォール１９ａとからなる第１のサイドウォール１９Ａが形成される。一方、ｐ型ＭＩＳ形成領域ＰＴＲにおいては、第２の保護膜（シリコン酸化膜）１５ｂをエッチングして、第２のゲート電極１４ｂの上面を露出させる。このように、図１０(c) に示す工程でのエッチングは、第１のゲート電極１４ａの上面、第１の活性領域１０ａの表面（詳細には、ソース・ドレイン形成領域の表面）、及び第２のゲート電極１４ｂの上面が露出されるまで行う。
【０１４６】
このとき、ｎ型ＭＩＳ形成領域ＮＴＲの第１の絶縁膜（シリコン酸化膜）１８、及び第１，第２の保護膜（シリコン酸化膜）１５ａ，１５ｂだけでなく、これらの膜と同一材料からなる第１，第２のオフセットスペーサ（シリコン酸化膜）１６ａ，１６ｂ、及び第２の内側サイドウォール（シリコン酸化膜）１８ｂもエッチングされる。
【０１４７】
ここで、前工程の図１０(b) に示す工程において、ｐ型ＭＩＳ形成領域ＰＴＲの第２の内側サイドウォール１８ｂの上端高さは、ｎ型ＭＩＳ形成領域ＮＴＲの第１のゲート電極１４ａ上に形成されている第１の絶縁膜１８の上面高さよりも、少なくとも第１の絶縁膜１８の膜厚（図９(c)：ｔ18参照）相当分だけ低い。また、第１の絶縁膜１８の上面及び第２の内側サイドウォール１８ｂの上端は何れも、表面に露出している。そのため、本工程の図１０(c) に示す工程において、何れも表面に露出している第１の絶縁膜１８及び第２の内側サイドウォール１８ｂは、同一のエッチング時間だけエッチングされる。そのため、図１０(c) に示すように、第２の内側サイドウォール１８ｂの上端高さｈ18bは、第１の絶縁膜１８からなる第１の内側サイドウォール１８ａの上端高さｈ18aよりも、少なくとも第１の内側サイドウォール１８ａの膜厚相当分だけ低いままである。
【０１４８】
このように、図１０(c) に示すように、第２の内側サイドウォール１８ｂにおける上端高さｈ18bは、第１の内側サイドウォール１８ａにおける上端高さｈ18aよりも、少なくとも第１の内側サイドウォール１８ａの膜厚相当分だけ低い。従って、第２のゲート電極１４ｂの上面は、第２の内側サイドウォール１８ｂの上端よりも高く突出している。
【０１４９】
次に、図１１(a) に示すように、リソグラフィ法及びイオン注入法により、第１の活性領域１０ａに、第１のゲート電極１４ａ及び第１のサイドウォール１９Ａをマスクにして、例えばＡｓ（ヒ素）等のｎ型不純物を注入することにより、第１の活性領域１０ａにおける第１のサイドウォール１９Ａの外側方下の領域に、接合深さが比較的深いｎ型ソース・ドレイン領域２３ａを自己整合的に形成する。一方、第２の活性領域１０ｂに、第２のゲート電極１４ｂ及び第２のサイドウォール１９Ｂをマスクにして、例えばＢ（ボロン）等のｐ型不純物を注入することにより、第２の活性領域１０ｂにおける第２のサイドウォール１９Ｂの外側方下のシリコン混晶層２２領域に、接合深さが比較的深いｐ型ソース・ドレイン領域２３ｂを自己整合的に形成する。
【０１５０】
次に、図１１(b) に示すように、第１の絶縁膜（シリコン酸化膜）と選択比のあるドライエッチング法又はウェットエッチング法を用いて、第２の絶縁膜（シリコン窒化膜）からなる第１の外側サイドウォール１９ａ及び第２の外側サイドウォール１９ｂを除去する。続いて、ゲート電極形成膜（ポリシリコン）及び半導体基板（シリコン）と選択比のあるドライエッチング法を用いて、第１の絶縁膜（シリコン酸化膜）からなる第１の内側サイドウォール１８ａ及び第２の内側サイドウォール１８ｂを除去する。その後、例えばＣＶＤ法により、半導体基板１０上の全面に、例えば膜厚が１０ｎｍのシリコン酸化膜からなるオフセットスペーサ用絶縁膜を堆積した後、オフセットスペーサ用絶縁膜に対して異方性エッチングを行うことにより、第１のゲート電極１４ａの側面上に第１のオフセットスペーサ１６ａを形成すると共に、第２のゲート電極１４ｂの側面上に第２のオフセットスペーサ１６ｂを形成する。
【０１５１】
その後、リソグラフィ法及びイオン注入法により、第１の活性領域１０ａに、第１のゲート電極１４ａをマスクにして、例えばＡｓ（ヒ素）等のｎ型不純物を注入することにより、第１の活性領域１０ａにおける第１のゲート電極１４ａの側方下の領域に、接合深さが比較的浅いｎ型ソース・ドレイン領域（ＬＤＤ領域又はエクステンション領域）１７ａを自己整合的に形成する。一方、第２の活性領域１０ｂに、第２のゲート電極１４ｂをマスクにして、例えばＢＦ2等のｐ型不純物を注入することにより、第２の活性領域１０ｂにおける第２のゲート電極１４ｂの側方下の領域に、接合深さが比較的浅いｐ型ソース・ドレイン領域（ＬＤＤ領域又はエクステンション領域）１７ｂを自己整合的に形成する。その後、熱処理により、浅いｎ型ソース・ドレイン領域１７ａ及び浅いｐ型ソース・ドレイン領域１７ｂ、並びに深いｎ型ソース・ドレイン領域２３ａ及び深いｐ型ソース・ドレイン領域２３ｂに含まれる不純物を活性化させる。
【０１５２】
次に、図１１(c) に示すように、例えばＣＶＤ法により、半導体基板１０上の全面に、例えば膜厚が１０ｎｍのシリコン酸化膜からなる第３の絶縁膜と、膜厚が３０ｎｍのシリコン窒化膜からなる第４の絶縁膜とを順次堆積した後、第３の絶縁膜及び第４の絶縁膜に対して異方性エッチングを行う。これにより、第１のゲート電極１４ａの側面上に、第１のオフセットスペーサ１６ａを介して断面形状がＬ字状の第３の絶縁膜からなる第３の内側サイドウォール３３ａと第４の絶縁膜からなる第３の外側サイドウォール３４ａとで構成される第３のサイドウォール３４Ａを形成する。一方、第２のゲート電極１４ｂの側面上に、第２のオフセットスペーサ１６ｂを介して断面形状がＬ字状の第３の絶縁膜からなる第４の内側サイドウォール３３ｂと第４の絶縁膜からなる第４の外側サイドウォール３４ｂとで構成される第４のサイドウォール３４Ｂを形成する。その後、図３(b) に示す工程でのシリサイド層の形成工程と同様な工程によって、第１，第２のゲート電極１４ａ，１４ｂの上部に、ニッケルシリサイド膜からなる第１，第２のシリサイド層２４ａ，２４ｂを形成すると共に、深いｎ型ソース・ドレイン領域２３ａ及び深いｐ型ソース・ドレイン領域２３ｂの上部に、ニッケルシリサイド膜からなる第３，第４のシリサイド層２５ａ，２５ｂを形成する。
【０１５３】
次に、第１の実施形態における図３(c) に示す工程と同様の工程を行って、半導体基板１０上に、下地絶縁膜、層間絶縁膜、及びコンタクトプラグ等を形成する。
【０１５４】
以上のようにして、本実施形態に係る半導体装置を製造することができる。
【０１５５】
本実施形態によると、第１の実施形態と同様の効果を得ることができる。
【０１５６】
加えて、シリコン混晶層２２の形成（図１０(b) 参照）、及び深いソース・ドレイン領域２３ａ，２３ｂの形成（図１１(a) 参照）の後に、浅いソース・ドレイン領域１７ａ，１７ｂの形成を行う（図１１(b) 参照）ことにより、浅いソース・ドレイン領域１７ａ，１７ｂに対して、シリコン混晶層２２の形成での熱処理が施されることがなく、深いソース・ドレイン領域２３ａ，２３ｂと共に熱処理が施されるため、浅いソース・ドレイン領域１７ａ，１７ｂの形成後に施される熱処理の回数を減少させることができるので、短チャネル特性の劣化を防止することができる。
【０１５７】
尚、本実施形態では、図１１(b) に示す工程において、第１の外側サイドウォール１９ａ及び第２の外側サイドウォール１９ｂを除去した後、第１の内側サイドウォール１８ａ及び第２の内側サイドウォール１８ｂを完全に除去した場合を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、第１の外側サイドウォール１９ａ及び第２の外側サイドウォール１９ｂを除去した後、異方性ドライエッチング法により、第１の内側サイドウォール１８ａ及び第２の内側サイドウォール１８ｂの底部をエッチングすることにより、第１のオフセットスペーサ１６ａの代わりに、第１のゲート電極１４ａの側面上に第１の絶縁膜（第１の内側サイドウォール１８ａ）からなるオフセットスペーサを形成すると共に、第２のオフセットスペーサ１６ｂの代わりに、第２のゲート電極１４ｂの側面上に第１の絶縁膜（第２の内側サイドウォール１８ｂ）からなるオフセットスペーサを形成しても良い。
【０１５８】
また、本実施形態では、図１１(c) に示す工程において、第３，第４のサイドウォール３４Ａ，３４Ｂとして、内側サイドウォール３３ａ，３３ｂと外側サイドウォール３４ａ，３４ｂとからなる積層構造のサイドウォールを形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、シリコン酸化膜又はシリコン窒化膜からなる単層構造のサイドウォールを形成しても良い。
【０１５９】
なお、第１，第４の実施形態及び第１の実施形態の変形例では、同一基板上に、ｎ型ＭＩＳトランジスタ及びｐ型ＭＩＳトランジスタを有するＣＭＩＳ構造の半導体装置において、ｐ型ＭＩＳトランジスタの活性領域に形成されたトレンチ２１内に、ｐ型ＳｉＧｅ層からなるシリコン混晶層２２を精度良く形成することによって、ｐ型ＭＩＳトランジスタの活性領域におけるチャネル領域のゲート長方向に、圧縮応力を効果的に印加する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。
【０１６０】
例えば、第１の実施形態におけるｎ型ＭＩＳ形成領域ＮＴＲとｐ型ＭＩＳ形成領域ＰＴＲとを入れ換えて、図１２に示すように、ｎ型ＭＩＳトランジスタの活性領域１０ａに形成されたトレンチ３６内に、ｐ型ＳｉＧｅ層の代わりに、ｎ型ＳｉＣ層からなるシリコン混晶層３７を精度良く形成しても良い。これにより、ｎ型ＭＩＳトランジスタの活性領域におけるチャネル領域のゲート長方向に、引っ張り応力を効果的に印加することができる。なお、ｎ型ＳｉＣ層からなるシリコン混晶層３７の形成は、例えばＣＶＤ法により、ｎ型ＭＩＳトランジスタの活性領域１０ａにおけるサイドウォール１９Ａの外側方下の領域（ソース・ドレイン形成領域）に形成されたトレンチ３６内を充填するように、ｎ型ＳｉＣ層をエピタキシャル成長させることによって行うことができる。
【０１６１】
ｎ型ＭＩＳトランジスタのソース・ドレイン形成領域にＳｉＣ層からなるシリコン混晶層３７を有する半導体装置の場合、図１２に示すように、ｎ型ＭＩＳ形成領域ＮＴＲの内側サイドウォール１８ａにおける上端高さは、ｐ型ＭＩＳ形成領域ＰＴＲの内側サイドウォール１８ｂにおける上端高さよりも、少なくとも内側サイドウォール１８ｂの膜厚相当分だけ低い。また、ｎ型ＭＩＳ形成領域ＮＴＲのオフセットスペーサ１６ａにおける上端高さは、ｐ型ＭＩＳ形成領域ＰＴＲのオフセットスペーサ１６ｂにおける上端高さよりも、少なくとも内側サイドウォール１８ｂの膜厚相当分だけ低い。そして、ｎ型ＭＩＳ形成領域ＮＴＲのシリサイド層２４ａは、ｐ型ＭＩＳ形成領域ＰＴＲのシリサイド層２４ｂよりも膜厚が厚く形成されている。
【産業上の利用可能性】
【０１６２】
本発明は、ｎ型ＭＩＳトランジスタのソース・ドレイン形成領域及びｐ型ＭＩＳトランジスタのソース・ドレイン形成領域の一方にシリコン混晶層を有するＣＭＩＳ構造の半導体装置及びその製造方法に有用である。
【図面の簡単な説明】
【０１６３】
【図１】(a) 〜(d) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。
【図２】(a) 〜(c) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。
【図３】(a) 〜(c) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。
【図４】(a) 〜(c) は、本発明の第１の実施形態の変形例に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。
【図５】(a) 〜(b) は、本発明の第１の実施形態の変形例に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。
【図６】(a) 〜(d) は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。
【図７】(a) 〜(c) は、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。
【図８】(a) 〜(b) は、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。
【図９】(a) 〜(c) は、本発明の第４の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。
【図１０】(a) 〜(c) は、本発明の第４の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。
【図１１】(a) 〜(c) は、本発明の第４の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。
【図１２】ｎ型ＭＩＳトランジスタのソース・ドレイン形成領域にシリコン混晶層を有する半導体装置の構造について示すゲート長方向の断面図である。
【図１３】(a) 〜(d) は、従来の半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。
【図１４】(a) 〜(c) は、従来の半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。
【図１５】(a) 〜(c) は、従来の半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。
【符号の説明】
【０１６４】
１０      半導体基板
１０ａ    第１の活性領域
１０ｂ    第２の活性領域
１１      素子分離領域
１２ａ    ｐ型ウェル領域
１２ｂ    ｎ型ウェル領域
１３      ゲート絶縁膜形成膜
１３ａ    第１のゲート絶縁膜
１３ｂ    第２のゲート絶縁膜
１４      ゲート電極形成膜
１４ａ    第１のゲート電極
１４ｂ    第２のゲート電極
１５      保護膜
１５ａ    第１の保護膜
１５ｂ    第２の保護膜
１６ａ    第１のオフセットスペーサ
１６ｂ    第２のオフセットスペーサ
１７ａ    浅いｎ型ソース・ドレイン領域
１７ｂ    浅いｐ型ソース・ドレイン領域
１８      第１の絶縁膜
１８ａ    第１の内側サイドウォール
１８ｂ    第２の内側サイドウォール
１９ａ    第１の外側サイドウォール
１９ｂ    第２の外側サイドウォール
１９Ａ    第１のサイドウォール
１９Ｂ    第２のサイドウォール
２０      レジスト
２１      トレンチ
２２      シリコン混晶層（ＳｉＧｅ層）
２３ａ    深いｎ型ソース・ドレイン領域
２３ｂ    深いｐ型ソース・ドレイン領域
２４ａ    第１のシリサイド層
２４ｂ    第２のシリサイド層
２５ａ    第３のシリサイド層
２５ｂ    第４のシリサイド層
２６      下地絶縁膜
２７      層間絶縁膜
２８ａ    第１のコンタクトホール
２８ｂ    第２のコンタクトホール
２９ａ    第１のコンタクトプラグ
２９ｂ    第２のコンタクトプラグ
３０      下地保護膜
３１      応力絶縁膜
３２      レジスト
３３ａ    第３の内側サイドウォール
３３ｂ    第４の内側サイドウォール
３４ａ    第３の外側サイドウォール
３４ｂ    第４の外側サイドウォール
３４Ａ    第３のサイドウォール
３４Ｂ    第４のサイドウォール
３５      表面保護膜
３６      トレンチ
３７      シリコン混晶層（ＳｉＣ層）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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