(57)【要約】【課題】本発明は、不揮発性半導体メモリ装置及びそのプログラム方法に関する。【解決手段】本発明によるプログラム方法は、メモリセルに対する第１プログラム動作を行い、前記第１プログラム動作完了後に回復読み出し動作を行なって原データを回復し、前記第１プログラム動作時に使用される検証読み出し電圧より高いレベルの検証読み出し電圧を使用して前記メモリセルに対する第２プログラム動作を行なう。【選択図】図３
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【特許請求の範囲】
【請求項１】
メモリセルに対する第１プログラム動作を行い、前記第１プログラム動作完了後に回復読み出し動作を行なって原データを回復し、前記第１プログラム動作時に使用される検証読み出し電圧より高いレベルの検証読み出し電圧を使用して前記メモリセルに対する第２プログラム動作を行なうことを特徴とするフラッシュメモリ装置のプログラム方法。
【請求項２】
前記第２プログラム動作時、最上位しきい値電圧分布を有するデータに対する検証読み出し動作を省略することを特徴とする請求項１に記載のプログラム方法。
【請求項３】
前記フラッシュメモリはＮＯＲフラッシュメモリであることを特徴とする請求項１に記載のプログラム方法。
【請求項４】
前記メモリセルはマルチレベルセル(Ｍｕｌｔｉ  Ｌｅｖｅｌ  Ｃｅｌｌ)であることを特徴とする請求項１に記載のプログラム方法。
【請求項５】
前記メモリセルは２-ビットのデータを格納することを特徴とする請求項４に記載のプログラム方法。
【請求項６】
メモリセルに対する第１プログラム動作を行い、前記第１プログラム動作完了後に回復読み出し動作を行なって原データを回復し、検証読み出し電圧を前記第１プログラム動作時に使用される検証読み出し電圧より高い特定電圧まで段階的に上昇させて前記メモリセルに対する第２プログラム動作を行なうフラッシュメモリ装置のプログラム方法。
【請求項７】
前記第２プログラム動作時に最上位しきい値電圧分布を有するデータに対する検証読み出し動作を省略することを特徴とする請求項６に記載のプログラム方法。
【請求項８】
前記フラッシュメモリはＮＯＲフラッシュメモリであることを特徴とする請求項６に記載のプログラム方法。
【請求項９】
前記メモリセルはマルチレベルセル(Ｍｕｌｔｉ  Ｌｅｖｅｌ  Ｃｅｌｌ)であることを特徴とする請求項６に記載のプログラム方法。
【請求項１０】
前記メモリセルは２-ビットのデータを格納することを特徴とする請求項９に記載のプログラム方法。
【請求項１１】
行と列に配列されたメモリセルを有するメモリセルアレイと、
前記メモリセルアレイに対する読み出し及びプログラム動作を行なうように構成された読み出し/プログラム回路と、
前記読み出し動作により読み出されたデータまたは前記プログラム動作時にプログラムされるデータを格納するデータバッファ回路と、
前記メモリセルに対する第１プログラム動作、第１プログラム動作完了後に原データを回復するための回復読み出し動作、そして前記メモリセルに対する第２プログラム動作が行なわれるように前記読み出し/プログラム回路及び前記データバッファ回路を制御する制御回路と、を含むことを特徴とするフラッシュメモリ装置。
【請求項１２】
前記第２プログラム動作は前記第１プログラム動作時に使用される検証読み出し電圧より高いレベルの検証読み出し電圧を使用して行なわれることを特徴とする請求項１１に記載のフラッシュメモリ装置。
【請求項１３】
前記第２プログラム動作時に最上位しきい値電圧分布を有するデータに対する検証読み出し動作を省略することを特徴とする請求項１１に記載のフラッシュメモリ装置。
【請求項１４】
前記メモリセルはマルチレベルセルであることを特徴とする請求項１１に記載のフラッシュメモリ装置。
【請求項１５】
前記メモリセルは２-ビットのデータを格納することを特徴とする請求項１４に記載のフラッシュメモリ装置。
【請求項１６】
前記第２プログラム動作は検証読み出し電圧を前記第１プログラム動作時に使用される検証読み出し電圧より高い特定電圧まで段階的に上昇させて行なわれることを特徴とする請求項１１に記載のフラッシュメモリ装置。
【請求項１７】
フラッシュメモリ装置と、
前記フラッシュメモリ装置を制御するように構成されたメモリコントローラを含み、
前記フラッシュメモリ装置は請求項１に記載のプログラム方法によってプログラムされることを特徴とするメモリカード。
【請求項１８】
フラッシュメモリ装置と、
前記フラッシュメモリ装置を制御するように構成されたメモリコントローラを含み、
前記フラッシュメモリ装置は請求項６に記載のプログラム方法によってプログラムされることを特徴とするメモリカード。
【請求項１９】
フラッシュメモリ装置と、
前記フラッシュメモリ装置を制御するように構成されたメモリコントローラを含み、
前記フラッシュメモリ装置は請求項１１に記載のフラッシュメモリ装置であることを特徴とするメモリカード。
【請求項２０】
フラッシュメモリ装置と、
前記フラッシュメモリ装置を制御するように構成されたメモリコントローラを含み、
前記フラッシュメモリ装置は請求項１６に記載のフラッシュメモリ装置であることを特徴とするメモリカード。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に係り、具体的には不揮発性半導体メモリ装置及びそのプログラム方法に関する。
【背景技術】
【０００２】
半導体メモリ装置(Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｍｅｍｏｒｙ  Ｄｅｖｉｃｅ）は、データを格納しておいて、必要な時に取り出して読み出すことができる記憶装置である。半導体メモリ装置は、大きくは、ラム(Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：ＲＡＭ）とロム(Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ：ＲＯＭ)に分かれる。ロムは、電源が切れても格納されたデータが消滅しないメモリである。ロムは、ＰＲＯＭ(Ｐｒｏｇｒａｍｍａｂｌｅ  ＲＯＭ)、ＥＰＲＯＭ(Ｅｒａｓａｂｌｅ  ＰＲＯＭ)、ＥＥＰＲＯＭ(Ｅｌｅｃｔｒｉｃａｌｌｙ  ＥＰＲＯＭ)、フラッシュメモリ装置(Ｆｌａｓｈ  Ｍｅｍｏｒｙ  Ｄｅｖｉｃｅ）を含む。フラッシュメモリ装置は、ＮＡＮＤ型とＮＯＲ型に区分される。ＮＯＲフラッシュメモリ装置は、ＮＡＮＤフラッシュメモリ装置に比べて動作速度が速いため、高速データ処理が必須な移動電話端末機などに主に使用される。
【０００３】
記憶素子の情報格納量を増加させるために、一つのメモリセルに多数のビットを格納することができるマルチビットセルに対する研究が活発に進行されている。マルチビットを格納することができるメモリセルをマルチレベルセル(Ｍｕｌｔｉ  Ｌｅｖｅｌ  Ｃｅｌｌ:ＭＬＣ)という。また、単一ビットを格納するメモリセルをシングルレベルセル(Ｓｉｎｇｌｅ  Ｌｅｖｅｌ  Ｃｅｌｌ：ＳＬＣ)という。
マルチレベルセルは、複数のしきい値電圧分布のうち、一つの電圧分布を有する。例えば、２-ビットデータを格納することができるマルチレベルセルは４つのデータ格納状態(‘１１’、‘１０'、‘０１’、‘００’)のうち、一つの電圧分布を有する。マルチレベルセルに格納されたデータを読み出すためには、単一レベルセルの場合より精密なしきい値電圧制御が要求される。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、追加のデータバッファがなくても反復的なプログラム動作が可能な不揮発性半導体メモリ装置及びそのプログラム方法を提供することにある。
本発明の他の目的は、高集積化及び生産費用の節減を実現できる不揮発性半導体メモリ装置及びそのプログラム方法を提供することにある。
【発明の効果】
【０００５】
詳述の通り、追加のデータバッファがなくても反復的なプログラム動作を行なうことによって、不揮発性半導体メモリ装置の高集積化及び生産費用の節減を実現できる。
【発明を実施するための最良の形態】
【０００６】
上記の一般な説明及び次の詳細な説明すべてが例示的であり、特許請求の範囲に記載されている発明の付加的な説明が提供されるものであることを理解されたい。
本発明の好ましい実施形態が詳細に説明され、その例が参照図面に示されている。可能であれば、如何なる場合にも同一の参照番号が同一または類似の部分を参照するために説明及び図面に使用される。
【０００７】
以下、不揮発性半導体メモリ装置は、本発明の特徴及び機能を説明するための一例で使用される。しかしながら、この技術分野に精通している人はここに記載の内容によって本発明の他の利点及び性能を容易に理解することができる。本発明は、他の実施形態を通して、また、具現や適用されることができる。それに、詳細な説明によって、本発明の範囲、技術的思想及び他の目的から大きく逸脱することなく、観点及び応用によって修正及び変更がなされうることが理解される。
【０００８】
図１は、一般なフラッシュメモリ装置に使用されるメモリセルの断面図である。図１に示すように、フラッシュメモリセル１００は、ｐ型半導体基板１１０に形成されたｎ＋型のソース領域１２０及びドレーン領域１３０と、チャンネル領域上に薄い絶縁膜を間に置いて形成されるフローティングゲート１４０と、フローティングゲート１４０上に薄い絶縁膜を間に置いて形成されるコントロールゲート１５０と、を含む。ソース１２０、ドレーン１３０、コントロールゲート１５０、及び半導体基板１１０にはプログラム(Ｐｒｏｇｒａｍ)、消去(Ｅｒａｓｅ)及び読み出し(Ｒｅａｄ)動作時に求められる電圧を印加するための電源端子Ｖｓ、Ｖｄ、Ｖｇ、Ｖｂが各々連結される。
【０００９】
図２は、一般なＮＯＲフラッシュメモリ装置のプログラム動作時のバイアス条件を示す図面である。図２に示すように、プログラム動作時、ソース領域１２０と基板１１０には接地電位０Ｖが印加される。コントロールゲート１５０には、約１０Ｖの高電圧が印加され、ドレーン領域１３０には約５Ｖの電圧が印加される。このようなバイアス条件下において、ドレーン領域１３０からソース領域１２０方向に電界(Ｅｌｅｃｔｒｉｃ  Ｆｉｅｌｄ）が形成され、電子は、図２に示すように、ドレーン領域１３０に隣接したチャンネル領域からフローティングゲート１４０に注入される。このようなメカニズムをチャンネルホットエレクトロン注入(Ｃｈａｎｎｅｌ  Ｈｏｔ  Ｅｌｅｃｔｒｏｎ  Ｉｎｊｅｃｔｉｏｎ)方式という。これはＦ-Ｎトンネルリング(Ｆｏｗｌｅｒ-Ｎｏｒｄｈｅｉｍ  Ｔｕｎｎｅｌｉｎｇ)方式によってプログラムされるＮＡＮＤフラッシュメモリと区別される。
【００１０】
プログラム動作によって、フローティングゲート１４０は、負(-）電位を有する。これは、読み出し動作時にメモリセル１００のしきい値電圧(Ｔｈｒｅｓｈｏｌｄ  Ｖｏｌｔａｇｅ）を上昇させる。このような状態のメモリセル１００は、読み出し電圧がコントロールゲート１５０に印加されてもドレーン１３０とソース１２０が伝導されないため"オフセル(Ｏｆｆ  Ｃｅｌｌ)"と呼ばれる。
【００１１】
図３は、本発明による不揮発性メモリ装置を示すブロック図である。図３に示すように、本発明による不揮発性メモリ装置２００は、メモリセルアレイ２１０、制御回路２２０、列選択器２３０、行選択器２４０、感知増幅器/書き込みドライバ２５０、データバッファ２６０、及びパス/フェイルチェック回路２７０を含む。
【００１２】
例えば、図面には示されなかったが、メモリセルアレイ２１０は、行(または、ワードライン)及び列(または、ビットライン）のマトリックス(Ｍａｔｒｉｘ)構造で配列されたメモリセルで構成される。メモリセルは、ＮＡＮＤまたはＮＯＲ構造を有するように配列される。ＮＡＮＤ構造とは、多数のメモリセルが一つのビットラインに直列に連結された構造をいい、ＮＯＲ構造とは、多数のメモリセルが一つのビットラインに並列に連結された構造をいう。例示的な実施形態において、メモリセルは、ＮＯＲ構造を有するように配列される。
【００１３】
制御回路２２０は、不揮発性メモリ装置２００の全般的な動作を制御するように構成される。本発明の例示的な実施形態において、制御回路２２０は、プログラム動作と係る一連の動作を制御する。例えば、制御回路２２０は、行選択器２４０が選択ワードラインと非選択ワードライン各々に電圧を供給する。そして、制御回路２２０は、列選択器２３０が特定ビットラインを選択する。しかしながら、制御回路２２０の機能がここに開示された内容に限定されないことは、この分野の通常の知識を有する者に自明である。例えば、制御回路２２０は、不揮発性半導体メモリ装置２００の読み出し(Ｒｅａｄ)動作、消去(Ｅｒａｓｅ)動作、テスト(Ｔｅｓｔ)動作などを制御するように構成される。
【００１４】
行選択器２４０は、制御回路２２０によって制御され、行アドレス(図示せず)に応答して選択された行及び非選択された行を対応するワードライン電圧で各々駆動する。例えば、プログラム動作時、行選択器２４０は選択された行を高電圧で、そして非選択された行を接地電圧で各々駆動する。読み出し動作時、行選択器２４０は選択された行を読み出し電圧で、そして非選択された行を接地電圧で各々駆動する。
列選択器２３０は、制御回路２２０によって制御され、列アドレス(図示せず)に応答して複数のビットラインのうち、特定のビットラインを選択する。
【００１５】
感知増幅器/書き込みドライバ２５０は、メモリセルアレイにデータを格納し、またはメモリセルアレイからデータを読み出す。読み出し動作時、感知増幅器は、メモリセルアレイ２１０に格納されたデータを読み出す。読み出されたデータは、データバッファ２６０に格納される。書き込み動作時、書き込みドライバはデータバッファ２６０から入力されたデータをメモリセルアレイ２１０に格納する。感知増幅器/書き込みドライバ２５０がメモリセルアレイ２１０からデータを読み出し、またはメモリセルアレイ２１０にデータを格納する方法は、本発明が属する技術分野で通常の知識を有する者によく知られているので詳細な説明は省略する。
【００１６】
データバッファ２６０は、外部から入力されたデータを感知増幅器/書き込みドライバ２５０に伝達する。または、データバッファ２６０は、感知増幅器/書き込みドライバ２５０から入力されたデータを外部に出力する。
【００１７】
パス/フェイルチェック回路２７０は、データバッファ２６０に格納されたデータがプログラムパス(Ｐａｓｓ)またはフェイル(Ｆａｉｌ)値を有するか否かを点検する。データバッファ２６０に格納されたデータがすべてプログラムパス値を有する場合、パス/フェイルチェック回路２７０はプログラムがパスされたことを知らせる信号を制御回路２２０に印加する。しかしながら、データバッファ２６０に格納されたデータのうち、一部がプログラムフェイル値を有する場合、パス/フェイルチェック回路２７０はプログラムがフェイルされたことを知らせる信号を制御回路２２０に印加する。
上記のような構成を通して、本発明による不揮発性半導体メモリ装置２００のプログラム動作が行なわれ、これに対する詳細な説明は後述の図４に詳細に示される。
【００１８】
図４は、本発明による不揮発性半導体メモリ装置のプログラム方法を示すフローチャートである。図４に示すように、まず、プログラムされるデータが不揮発性半導体メモリ装置２００のデータバッファ２６０にロードされる（３１０）。本発明においては、２回のプログラム動作が行なわれる。第１プログラム動作３２０は、一般な検証読み出し電圧(Ｖｅｒｉｆｙ  Ｖｏｌｔａｇｅ：Ｖｖｆｙ）を利用いて行なわれ、第２プログラム動作３４０は‘１０’及び‘０１’のデータが格納されたメモリセルに対してより高い検証読み出し電圧(Ｔａｒｇｅｔ  Ｖｏｌｔａｇｅ：Ｖｔｇｔ）を用いて行なわれる。マルチレベルセルにおいて、メモリセルの状態を成功裏に検出するためには、しきい値電圧分布間隔が広いことが要求される。したがって、第２プログラム動作３４０を行なってしきい値電圧分布間隔を広くする。また、‘１０’及び‘０１’データを格納したメモリセルにのみ第２プログラム動作３４０を行なう理由は、‘００’データを格納したメモリセルに対しては第２プログラム動作を省略することによって、より早くプログラムを行なうためである。勿論、‘００’データを格納したメモリセルに対しても追加的なプログラム（３２０など）を行なうことが可能である。第１及び第２プログラム動作に関する詳細な説明は後述される。
【００１９】
第１プログラム動作３２０が完了されれば、データバッファ２６０にはプログラムがパスされたことを知らせるパスデータが格納される。パスデータは、任意の値になることができるが、本実施形態において、パスデータは、‘１’であると仮定する。第１プログラム動作が完了することによって、データバッファ２６０に格納された原データ(Ｏｒｉｇｉｎａｌ  Ｄａｔａ)がパスデータに代替されるため、原データは消失される。しかしながら、第２プログラム動作３４０を行なうためには原データが要求される。したがって、回復読み出し動作３３０が要求される。回復読み出し動作３３０は、メモリセルに格納された原データを読み出してデータバッファ２６０に格納する動作を意味する。
【００２０】
回復読み出し動作３３０は、一般な読み出し動作と同一の方法で行なわれる。回復読み出し動作時３３０、各データに対応するしきい値電圧分布間のレベルの大きさを有する読み出し電圧が選択されたメモリセルのコントロールゲートに印加され、接地電圧が非選択されたメモリセルのコントロールゲートに印加される。
【００２１】
第２プログラム動作３４０は、第１プログラム動作時３２０より増加された検証読み出し電圧を用いて行なわれる。このような方法で、原データを格納する追加のデータバッファを備えなくても反復してプログラム動作が行なわれる。結局、追加のデータバッファが要求されないため、チップの集積度が向上される。本実施形態においては、２回のプログラム動作３２０、３４０を行なったが、上記の方法を繰り返して複数のプログラム動作が行なわれる。
【００２２】
図５は、図４での第１プログラム動作を詳細に示すフローチャートである。図５に示すように、まず、各々のメモリセルにプログラムに係る電圧が印加される（３２０ａ）。これによって、各々のメモリセルは、‘１１’、‘１０’、‘０１’、または‘００’のデータを有する。しきい値電圧の大きさによるデータの順序は、場合によって変わる。そして、メモリセルがプログラムされる方法もメモリセルの特性によって変わる。以下、しきい値電圧が低い順序から、‘１１’、‘１０’、‘０１’、‘００’のデータを格納するメモリセルの例が説明される。
【００２３】
‘１１’のデータを有するメモリセルは、消去された状態のままであるため、別途のプログラム動作が要求されない。プログラムは、プログラム電圧が増加されながらＭＳＢ(Ｍｏｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ)とＬＳＢ(Ｌｅａｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）に分けて進行される。例えば、メモリセルが‘００’の状態を格納させるためには、‘１１’→‘１０’→‘００’の順序でプログラムされる。ここで、‘１１’から‘１０’に状態が変わったことはＬＳＢの変化であり、‘１０’から‘００’に状態が変わったことはＭＳＢの変化である。メモリセルにプログラム電圧が印加された後には、メモリセルが正常にプログラムされたか否かを判断するために検証読み出し動作３２０ｂが行なわれる。
【００２４】
検証読み出し動作３２０ｂにおいては、メモリセルが原データに対応する大きさのしきい値電圧を有するか否かが検証される。検証読み出し動作のために、３つの検証読み出し電圧ＶＦＹ_Ｈ、ＶＦＹ_Ｍ、ＶＦＹ_Ｌが使用される。後述の検証読み出し方法は、多数の検証読み出し方法のうち一つを例示したことで、メモリセルの特性によって変わる。
【００２５】
検証読み出し電圧ＶＦＹ_Ｈは、半導体メモリセルが‘００’状態のデータを格納しているか否かを検証するために使用される。選択されたメモリセルのコントロールゲートに検証読み出し電圧ＶＦＹ_Ｈが印加される時、セルトランジスタがターンオフされれば、これは選択されたメモリセルが‘００’状態のデータを格納していることを意味する。反対に、選択されたメモリセルのコントロールゲートに検証読み出し電圧ＶＦＹ_Ｈが印加される時、セルトランジスタがターン-オンされれば、これは選択されたメモリセルに対するプログラムがフェイルされたことを意味する。したがって、追加的なプログラム動作が行なわれる。
【００２６】
検証読み出し電圧ＶＦＹ_Ｍは、半導体メモリセルが‘０１’状態のデータを格納しているか否かを検証するために使用される。選択されたメモリセルのコントロールゲートに検証読み出し電圧ＶＦＹ_Ｍが印加される時、セルトランジスタがターンオフされれば、これは選択されたメモリセルが‘０１’状態のデータを格納していることを意味する。反面に、選択されたメモリセルのコントロールゲートに検証読み出し電圧ＶＦＹ_Ｍが印加される時、セルトランジスタがターン-オンされれば、これは選択されたメモリセルに対するプログラムがフェイルされたことを意味する。したがって、追加的なプログラム動作が行なわれる。
【００２７】
検証読み出し電圧ＶＦＹ_Ｌは、半導体メモリセルが‘１０’状態のデータを格納しているか否かを検証するために使用される。選択されたメモリセルのコントロールゲートに検証読み出し電圧ＶＦＹ_Ｌが印加される時、セルトランジスタがターンオフされれば、これは選択されたメモリセルが‘１０’状態のデータを格納していることを意味する。反面に、選択されたメモリセルのコントロールゲートに検証読み出し電圧ＶＦＹ_Ｌが印加される時、セルトランジスタがターン-オンされれば、これは選択されたメモリセルに対するプログラムがフェイルされたことを意味する。したがって、追加的なプログラム動作が行なわれる。
【００２８】
図６は、第１プログラム動作が完了した後のメモリセルのしきい値電圧分布を示すグラフである。図６は、複数のメモリセルが有するしきい値電圧の分布を便宜上一つのグラフに示したものである。例えば、あるメモリセルは、‘１０’のデータを格納し、他のメモリセルは、‘００’のデータを格納する。
【００２９】
図６に示すように、メモリセルに対するプログラムが完了したため、各メモリセルは格納されたデータに対応されるしきい値電圧分布を有する。図面に示すように、‘１０’のデータを格納したメモリセルは、検証読み出し電圧ＶＦＹ_Ｌより高いしきい値電圧分布を有する。そして、‘０１’のデータを格納したメモリセルは、検証読み出し電圧ＶＦＹ_Ｍより高いしきい値電圧分布を有する。最後に‘００’のデータを格納したメモリセルは、検証読み出し電圧ＶＦＹ_Ｈより高いしきい値電圧分布を有する。このような方法で一つのメモリセルに２-ビットデータを格納する。
【００３０】
第１プログラム動作３２０後に回復読み出し動作３３０が行なわれる。詳述した通り、回復読み出し動作３３０においては、後述する第２プログラム動作３４０時にプログラムされる原データをメモリセルから読み出してデータバッファ２６０に格納する動作が行なわれる。
【００３１】
図７は、回復読み出し動作時の電圧印加方法を示すグラフである。図７に示すように、回復読み出し動作３３０は、一般な読み出し動作と同一の方法で行なわれる。本発明のための固有な読み出し方法が要求されず、メモリセルの特性による一般な読み出し方法が使用される。以下、多様な読み出し方法のうち、一つの例が説明される。
【００３２】
回復読み出し電圧ＲＲ_Ｈがメモリセルのコントロールゲートに印加される時、メモリセル内のセルトランジスタがターンオフされれば、これはメモリセルが‘００’のデータを格納していることを意味する。ここで回復読み出し電圧ＲＲ_Ｈは、‘０１’データを示すしきい値電圧分布と‘００’データを示すしきい値電圧分布との間の任意の電圧になる。反面、回復読み出し電圧ＲＲ_Ｈがメモリセルのコントロールゲートに印加される時、メモリセル内のセルトランジスタがターン-オンされれば、これはメモリセルが‘１１’または‘１０’または‘０１’のデータを格納していることを意味する。したがって、追加的な回復読み出し動作が要求される。
【００３３】
回復読み出し電圧ＲＲ_Ｍがメモリセルのコントロールゲートに印加される時、メモリセル内のセルトランジスタがターンオフされれば、これはメモリセルが‘０１’のデータを格納していることを意味する。ここで回復読み出し電圧ＲＲ_Ｍは、‘１０’データを示すしきい値電圧と‘０１’データを示すしきい値電圧との間の任意の電圧になる。反面、回復読み出し電圧ＲＲ_Ｍがメモリセルのコントロールゲートに印加される時、メモリセル内のセルトランジスタがターン-オンされれば、これはメモリセルが‘１１’または‘１０’のデータを格納していることを意味する。したがって、追加的な回復読み出し動作が要求される。
【００３４】
回復読み出し電圧ＲＲ_Ｌがメモリセルのコントロールゲートに印加される時、メモリセル内のセルトランジスタがターンオフされれば、これはメモリセルが‘１０’のデータを格納していることを意味する。ここで回復読み出し電圧ＲＲ_Ｌは、‘１１’データを示すしきい値電圧と‘１０’データを示すしきい値電圧との間の任意の電圧になる。反面、回復読み出し電圧ＲＲ_Ｌがメモリセルのコントロールゲートに印加される時、メモリセル内のセルトランジスタがターン-オンされれば、これはメモリセルが‘１１’のデータを格納していることを意味する。このような方法でメモリセルに格納されたデータを読み出すことが可能である。このような読み出し方法は、一つの例に過ぎないので、メモリセルの特性によって多様な読み出し方法が使用できる。
【００３５】
回復読み出し動作３３０によって読み出されたデータは、データバッファ２６０に格納されて第２プログラム動作３４０のために使用される。回復読み出し動作３３０が行なわれた後には、第２プログラム動作３４０が行なわれる。
【００３６】
図８は、本発明の第１実施形態による第２プログラム動作を詳細に示すフローチャートである。図８に示すように、第２プログラム動作時３４０には、‘１０’及び‘０１’のデータを格納したメモリセルにのみプログラム動作が行なわれる。これは詳述した通り、‘００’のデータを格納したメモリセルに対するプログラム動作を省略することによってプログラム速度を向上させるためである。勿論、セルの分布をより精密に制御するために‘００’のデータを格納したメモリセルに対してもプログラム動作を行なうことができる。
【００３７】
図９Ａは、第２プログラム動作時のメモリセルのしきい値電圧分布を示すグラフである。図９Ａに示すように、第２プログラム動作３４０での検証読み出し電圧(Ｔａｒｇｅｔ  Ｖｏｌｔａｇｅ：Ｖｔｇｔ）は、第１プログラム動作３２０での検証読み出し電圧(Ｖｅｒｉｆｙ  Ｖｏｌｔａｇｅ：Ｖｖｆｙ)より高い。したがって、より高まった検証読み出し電圧Ｖｔｇｔを基準にプログラム動作３４０を行なうことによってメモリセルのしきい値電圧分布幅をさらに狭くすることができる。
【００３８】
また、図８を参照すると、第２プログラム動作３４０では第１プログラム動作３２０と異なってプログラム３４０ｆの前に検証読み出し動作３４０ａが行なわれる。これは第２プログラム動作３４０でのプログラムパス条件Ｖｔｈ>Ｖｔｇｔを満たすメモリセルに対するプログラム３４０ｆを省略することによって、プログラム速度を向上させるためである。勿論、プログラム３４０ｆ後に検証読み出し動作３４０ａが行なわれることもできる。
【００３９】
パス/フェイルチェック３４０ｂの結果、プログラムがパスされた場合、プログラムが完了したことと判断し、これ以上のプログラムが行なわれない（３４０ｃ）。パス/フェイルチェックの結果、プログラムがフェイルされた場合、現在ループが最大ループに到達したか否かが点検される（３４０ｄ）。現在ループが最大ループに到達したか否かの判断は、制御回路２２０によって行なわれる。現在ループが最大ループに到達した場合、これ以上のプログラムが行なわれず、プログラムがフェイルされたことと判定される（３４０ｅ）。現在ループが最大ループに到達しない場合、またプログラムが行なわれる（３４０ｆ）。プログラムが行なわれた後には、また検証読み出し動作が行なわれる（３４０ａ）。
【００４０】
図９Ｂは、第２プログラム動作が完了した後、メモリセルのしきい値電圧分布を示すグラフである。図９Ｂに示すように、‘１０’及び‘０１’データを格納するメモリセルのしきい値電圧分布幅は第１プログラム動作３２０が完了した後に比べて減少したことが分かる。‘１１’及び‘００’データを格納するメモリセルに対しては、第２プログラム動作３４０が行なわれないため、しきい値電圧分布幅は第１プログラム動作が完了した後と同一である。このような方法で、プログラム動作３２０、３４０を繰り返すことによって、メモリセルのしきい値電圧分布幅を狭くする。また、回復読み出し動作３３０及び第２プログラム動作３４０を繰り返すことによって、メモリセルのしきい値電圧分布幅をさらに狭くする。
【００４１】
図１０は、本発明の第２実施形態による第２プログラム動作を示すフローチャートである。図１０に示すように、第１実施形態においては、固定された検証読み出し電圧が用いられたが、第２実施形態においては、検証読み出し電圧Ｖｖｆｙが段階的に増加して、目標検証読み出し電圧Ｖｔｇｔに到達することを特徴とする。第１実施形態と同様に、‘１０’及び‘０１’のデータを格納したメモリセルにのみプログラム動作が行なわれる。勿論、セルの分布をさらに精密に制御するために‘００’のデータを格納したメモリセルに対してもプログラム動作が行なわれる。
【００４２】
検証読み出し電圧は、検証読み出し電圧(Ｖｅｒｉｆｙ  Ｖｏｌｔａｇｅ：Ｖｖｆｙ)から始まって、目標検証読み出し電圧Ｖｔｇｔに達するまで（４４０ｃ）段階的に増加される。検証読み出し電圧Ｖｖｆｙは、メモリセルに対するプログラムがパスされた場合に増加される（４４０ｄ）。プログラムがパスされない場合 、検証読み出し電圧Ｖｖｆｙは増加されなくて、プログラムが繰り返される（４４０ｅ）。
【００４３】
図１１Ａは、本発明の第２実施形態による第２プログラム動作時のメモリセルのしきい値電圧分布を示すグラフである。図１１Ａに示すように、検証読み出し電圧Ｖｖｆｙが増加されて目標検証読み出し電圧Ｖｔｇｔに到達することが分かる。検証読み出し電圧Ｖｖｆｙが増加されることによって、メモリセルのしきい値電圧幅は狭くなる。
【００４４】
図１１Ｂは、本発明の第２実施形態による第２プログラム動作が完了した後、メモリセルのしきい値電圧分布を示すグラフである。図１１Ｂに示すように、‘１０’及び‘０１’データを格納するメモリセルのしきい値電圧分布幅は第１プログラム動作が完了した後に比べて減ったことが分かる。‘１１’及び‘００’データを格納するメモリセルに対しては、追加的なプログラム動作が行なわれないため、しきい値電圧は第１プログラム動作が完了した後と同一である。このような方法で、第２プログラム動作を行なうことによって、メモリセルのしきい値電圧分布幅が狭くなる。
【００４５】
図１２は、本発明の第３実施形態による第２プログラム動作時メモリセルのしきい値電圧分布を示すグラフである。図９Ｂ及び図１１Ｂに示すように、図１２は‘１０’及び‘０１’データを格納するメモリセルのしきい値電圧分布幅は第１プログラム動作が完了した後に比べて減ったことが分かる。第３実施形態において、第２プログラム動作の間、‘００’データを格納するメモリセルに対しても追加的なプログラム動作が行なわれるため、しきい値電圧は第１プログラム動作が完了した後に比べて減る。
【００４６】
詳述した通り、第１プログラム動作完了後に回復読み出し動作を行なって原データをデータバッファにロードすることによって、追加のデータバッファを要しないながらも、第２プログラム動作を行なって不揮発性半導体メモリ装置の高集積化がなされる。
【００４７】
図１３は、本発明によるフラッシュメモリを含んだコンピュータシステムを概略的に示すブロック図である。図１３に示すように、本発明によるコンピュータシステム５００はプロセッサ５１０、コントローラ５２０、入力装置５３０、出力装置５４０及びフラッシュメモリ５５０を含む。図面で実線はデータの流れを示し、点線は制御の流れを示す。
【００４８】
本発明によるコンピュータシステム５００は、入力装置(キーボード、カメラなど)５３０を通じて外部からデータを入力される。入力されたデータは、ユーザによる命令であり、またはカメラなどによる映像データなどのマルチメディアデータである。入力されたデータは、フラッシュメモリ５５０に格納される。
【００４９】
コントローラ５２０は、フラッシュメモリ５５０に格納された命令に応答して各構成要素を制御する。プロセッサ５１０は、コントローラ５２０による制御に応答してプロセスを処理する。処理結果は、フラッシュメモリ５５０に格納される。出力装置５４０は、コントローラ５２０による制御に応答してフラッシュメモリ５５０に格納されたデータを出力する。出力装置５４０は、フラッシュメモリ５５０に格納されたデータを人間が認知可能な形態で出力する。例えば、出力装置５５０は、ディスプレイまたはスピーカなどを含む。
【００５０】
フラッシュメモリ５５０は、図３に示されたことと実質的に同一に構成される。フラッシュメモリ５５０には、プロセッサ５１０によって処理されたか、または処理予定のＮ-ビットデータ(Ｎは、１またはそれより大きい整数)がコントローラ５２０の制御によって格納される。
【００５１】
例えば、図面には示されなかったが、コンピュータシステム５００の動作に必要な電源を供給するための電源供給部が要求されることは、この分野の通常の知識を有する者に自明である。そして、コンピュータシステム５００がモバイル装置である場合、コンピュータシステム５００の動作電圧を供給するためのバッテリ(図示せず)が追加的に提供される。
【００５２】
フラッシュメモリ５５０の集積度が向上することによって、コンピュータシステム５００の性能もこれに比例して向上する。また、フラッシュメモリ５５０の生産費用が減少することによって、コンピュータシステム５００の生産費用も減少する。また、フラッシュメモリ５５０がフラッシュメモリを制御するように構成されたコントローラを含んでメモリカードに使用される。
【００５３】
本発明の範囲または技術的思想を逸脱せず、本発明の構造が多様に修正または変更されることは、この分野に熟練された者に自明である。詳述した内容を考慮して、もし本発明の修正及び変更が添付の請求項及び同等物の範疇内に属すると、本発明がこの発明の変更及び修正を含むことと思われる。
【図面の簡単な説明】
【００５４】
【図１】一般なフラッシュメモリ装置に使用されるメモリセルの断面図である。
【図２】一般なＮＯＲフラッシュメモリ装置のプログラム動作時のバイアス条件を示す図面である。
【図３】本発明による不揮発性メモリ装置を示すブロック図である。
【図４】本発明による不揮発性半導体メモリ装置のプログラム方法を示すフローチャートである。
【図５】図４での第１プログラム動作を詳細に示すフローチャートである。
【図６】第１プログラム動作が完了した後のメモリセルのしきい値電圧分布を示すグラフである。
【図７】回復読み出し動作時の電圧印加方法を示すグラフである。
【図８】本発明の第１実施形態による第２プログラム動作を詳細に示すフローチャートである。
【図９Ａ】第２プログラム動作時のメモリセルのしきい値電圧分布を示すグラフである。
【図９Ｂ】第２プログラム動作が完了した後、メモリセルのしきい値電圧分布を示すグラフである。
【図１０】本発明の第２実施形態による第２プログラム動作を示すフローチャートである。
【図１１Ａ】本発明の第２実施形態による第２プログラム動作時のメモリセルのしきい値電圧分布を示すグラフである。
【図１１Ｂ】本発明の第２実施形態による第２プログラム動作が完了した後、メモリセルのしきい値電圧分布を示すグラフである。
【図１２】本発明の第３実施形態による第２プログラム動作時のメモリセルのしきい値電圧分布を示すグラフである。
【図１３】本発明によるフラッシュメモリを含んだコンピュータシステムを概略的に示すブロック図である。
【符号の説明】
【００５５】
２１０  メモリセルアレイ                  
２２０  制御回路
２３０  列選択器                     
２４０  行選択器
２５０  感知増幅器及び書き込みドライバ      
２６０  データバッファ
２７０  パス/フェイルチェック回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２】
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【図１３】
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