(57)【要約】【課題】半導体装置のプロセスマージンを向上できる。【解決手段】本発明の例の半導体メモリは、同一の配線層内に設けられる２つのビット線ＢＬ１，ＢＬ２と、メモリセルアレイ内に設けられるアクティブ領域ＡＡ２と、アクティブ領域ＡＡ２と交差する２つのワード線ＷＬ１，ＷＬ２と、ゲートがワード線ＷＬ１，ＷＬ２にそれぞれ接続されアクティブ領域ＡＡ２上に設けられる第１及び第２のトランジスタＴｒ１，Ｔｒ２と、ビット線ＢＬ２とトランジスタＴｒ１のソース／ドレインとに接続される第１の抵抗性記憶素子ＭＴＪ１と、ビット線ＢＬ２とトランジスタＴｒ２のソース／ドレインとに接続される第２の抵抗性記憶素子ＭＴＪ２と、ビット線ＢＬ１と２つのトランジスタＴｒ１，Ｔｒ２の共有ノードに接続され、ワード線ＷＬ１，ＷＬ２間に配置される配線層Ｍ２とを具備し、アクティブ領域ＡＡ２はメモリセルアレイの一端から他端まで延在する。【選択図】      図３
2009253036.tif 000002
【特許請求の範囲】
【請求項１】
同一の方向に延び、同一の配線層内に設けられ、互いに隣接する第１及び第２のビット線と、
前記第１及び第２のビット線と同一の方向に延び、メモリセルアレイ内に設けられるアクティブ領域と、
前記アクティブ領域と交差する方向に延び、互いに隣接する第１及び第２のワード線と、
前記アクティブ領域内に設けられる第１及び第２のソース／ドレイン拡散層と、前記第１及び第２のソース／ドレイン拡散層間の前記アクティブ領域表面に設けられる第１のゲート絶縁膜と、前記第１のワード線に接続され前記第１のゲート絶縁膜上に設けられる第１のゲート電極とを有する第１のトランジスタと、
前記第１のトランジスタと共有される前記第２のソース／ドレイン拡散層と、前記アクティブ領域内に設けられる第３のソース／ドレイン拡散層と、前記第２及び第３のソース／ドレイン拡散層間の前記アクティブ領域表面に設けられる第２のゲート絶縁膜と、前記第２のワード線に接続され前記第２のゲート絶縁膜上に設けられる第２のゲート電極とを有する第２のトランジスタと、
前記第２のビット線に接続される一端と、前記第１のソース／ドレイン拡散層に接続される他端とを有し、前記第１のソース／ドレイン拡散層の上方の前記第２のビット線下に設けられる第１の抵抗性記憶素子と、
前記第２のビット線に接続される一端と、前記第３のソース／ドレイン拡散層に接続される他端とを有し、前記第３のソース／ドレイン拡散層の上方の前記第２のビット線下に設けられる第２の抵抗性記憶素子と、
前記第１のビット線と前記第２のソース／ドレイン拡散層とに接続され、前記第１及び第２のビット線間をまたがって前記第１及び第２のワード線間に配置される中間配線層と、を具備し、
前記アクティブ領域はストライプ状の構造を有し、前記メモリセルアレイ内の一端から他端まで延在していることを特徴とする半導体メモリ。
【請求項２】
同一の方向に延び、互いに隣接して同一の配線層内に設けられる第１及び第２のビット線と、
前記第１及び第２のビット線と同一の方向に延び、互いに隣接して半導体基板内に設けられる第１及び第２のアクティブ領域と、
前記第１及び第２のアクティブ領域と交差する方向に延び、互いに隣接する第１及び第２のワード線と、
前記第２のアクティブ領域内に設けられる第１及び第２のソース／ドレイン拡散層と、前記第１及び第２のソース／ドレイン拡散層間の前記第２のアクティブ領域表面に設けられる第１のゲート絶縁膜と、前記第１のワード線に接続され前記第１のゲート絶縁膜上に設けられる第１のゲート電極とを有する第１のトランジスタと、
前記第１のトランジスタと共有される前記第２のソース／ドレイン拡散層と、前記第２のアクティブ領域内に設けられる第３のソース／ドレイン拡散層と、前記第２及び第３のソース／ドレイン拡散層間の前記第２のアクティブ領域表面に設けられる第２のゲート絶縁膜と、前記第２のワード線に接続され前記第２のゲート絶縁膜上に設けられる第２のゲート電極とを有する第２のトランジスタと、
前記第２のビット線に接続される一端と、前記第１のソース／ドレイン拡散層に接続される他端とを有し、前記第１のソース／ドレイン拡散層の上方の前記第２のビット線下に設けられる第１の抵抗性記憶素子と、
前記第２のビット線に接続される一端と、前記第３のソース／ドレイン拡散層に接続される他端とを有し、前記第３のソース／ドレイン拡散層の上方の前記第２のビット線下に設けられる第２の抵抗性記憶素子と、
前記第１のビット線と前記第２のソース／ドレイン拡散層とに接続され、前記第１及び第２のワード線間に前記第１及び第２のアクティブ領域上方にまたがって配置される第１の中間配線層と、
前記第１及び第２のアクティブ領域と交差する方向に延び、互いに隣接する第３及び第４のワード線と、
前記第１のアクティブ領域内に設けられる第４及び第５のソース／ドレイン拡散層と、前記第４及び第５のソース／ドレイン拡散層間の前記第１のアクティブ領域表面に設けられる第３のゲート絶縁膜と、前記第３のワード線に接続され前記第３のゲート絶縁膜上に設けられる第３のゲート電極とを有する第３のトランジスタと、
前記第３のトランジスタと共有される前記第５のソース／ドレイン拡散層と、前記第１のアクティブ領域内に設けられる第６のソース／ドレイン拡散層と、前記第５及び第６のソース／ドレイン拡散層間の前記第１のアクティブ領域表面に設けられる第４のゲート絶縁膜と、前記第４のワード線に接続され前記第４のゲート絶縁膜上に設けられる第４のゲート電極とを有する第４のトランジスタと、
前記第１のビット線に接続される一端と、前記第４のソース／ドレイン拡散層に接続される他端とを有し、前記第４のソース／ドレイン拡散層の上方の前記第１のビット線下に設けられる第３の抵抗性記憶素子と、
前記第１のビット線に接続される一端と、前記第６のソース／ドレイン拡散層に接続される他端とを有し、前記第６のソース／ドレイン拡散層の上方の前記第１のビット線下に設けられる第４の抵抗性記憶素子と、
前記第２のビット線と前記第５のソース／ドレイン拡散層とに接続され、前記第１及び第２のアクティブ領域上方にまたがって前記第３及び第４のワード線間に配置される第２の中間配線層と、
を具備し、
前記第１及び第２のアクティブ領域は、ストライプ状の構造を有していることを特徴とする半導体メモリ。
【請求項３】
同一の方向に延び、互いに隣接して同一の配線層内に設けられる第１及び第２のビット線と、
前記第１及び第２のビット線と同一の方向に延び、互いに隣接して半導体基板内に設けられる第１及び第２のアクティブ領域と、
前記第１及び第２のアクティブ領域と交差する方向に延び、互いに隣接する第１及び第２のワード線と、
前記第２のアクティブ領域内に設けられる第１及び第２のソース／ドレイン拡散層と、前記第１及び第２のソース／ドレイン拡散層間の前記第２のアクティブ領域表面に設けられる第１のゲート絶縁膜と、前記第１のワード線に接続され前記第１のゲート絶縁膜上に設けられる第１のゲート電極とを有する第１のトランジスタと、
前記第１のトランジスタと共有される前記第２のソース／ドレイン拡散層と、前記第２のアクティブ領域内に設けられる第３のソース／ドレイン拡散層と、前記第２及び第３のソース／ドレイン拡散層間の前記第２のアクティブ領域表面に設けられる第２のゲート絶縁膜と、前記第２のワード線に接続され前記第２のゲート絶縁膜上に設けられる第２のゲート電極とを有する第２のトランジスタと、
前記第２のビット線に接続される一端と、前記第１のソース／ドレイン拡散層に接続される他端とを有し、前記第１のソース／ドレイン拡散層の上方の前記第２のビット線下に設けられる第１の抵抗性記憶素子と、
前記第２のビット線に接続される一端と、前記第３のソース／ドレイン拡散層に接続される他端とを有し、前記第３のソース／ドレイン拡散層の上方の前記第２のビット線下に設けられる第２の抵抗性記憶素子と、
前記第１のビット線と前記第２のソース／ドレイン拡散層とに接続され、前記第１及び第２のワード線間に前記第１及び第２のアクティブ領域上方にまたがって配置される第１の中間配線層と、
前記第１及び第２のビット線と同一の配線層内に設けられ、前記第１及び第２のビット線と同一の方向に延在し、前記第２のビット線と隣接する第３のビット線と、
前記第１乃至第３のビット辺と同一の方向に延び、前記第２のアクティブ領域に隣接して前記半導体基板内に設けられる第３のアクティブ領域と、
前記第１乃至第３のアクティブ領域と交差する方向に延在し、互いに隣接する第３及び第４のワード線と、
前記第３のアクティブ領域内に設けられる第４及び第５のソース／ドレイン拡散層と、前記第４及び第５のソース／ドレイン拡散層間の前記第３のアクティブ領域表面に設けられる第３のゲート絶縁膜と、前記第３のワード線に接続され前記第３のゲート絶縁膜上に設けられる第３のゲート電極とを有する第３のトランジスタと、
前記第３のトランジスタと共有される前記第５のソース／ドレイン拡散層と、前記第３のアクティブ領域内に設けられる第６のソース／ドレイン拡散層と、前記第５及び第６のソース／ドレイン拡散層間の前記第３のアクティブ領域表面に設けられる第４のゲート絶縁膜と、前記第４のワード線に接続され前記第４のゲート絶縁膜上に設けられる第４のゲート電極とを有する第４のトランジスタと、
前記第３のビット線に接続される一端と、前記第４のソース／ドレイン拡散層に接続される他端とを有し、前記第４のソース／ドレイン拡散層の上方の前記第３のビット線下に設けられる第３の抵抗性記憶素子と、
前記第３のビット線に接続される一端と、前記第６のソース／ドレイン拡散層に接続される他端とを有し、前記第６のソース／ドレイン拡散層の上方の前記第３のビット線下に設けられる第４の抵抗性記憶素子と、
前記第２のビット線と前記第５のソース／ドレイン拡散層とに接続され、前記第３及び第４のワード線間に前記第２及び第３のアクティブ領域上にまたがって配置される第２の中間配線層と、
を具備し、
前記第１乃至第３のアクティブ領域は、ストライプ状の構造を有していることを特徴とする半導体メモリ。
【請求項４】
前記第３及び第４のワード線と前記第２のアクティブ領域とが交差する箇所において、前記第３及び第４のワード線間の前記第２のアクティブ領域内に、ソース／ドレイン拡散層の導電型と逆の導電型の不純物領域が設けられることを特徴とする請求項２又は３に記載の半導体メモリ。
【請求項５】
前記第１及び第２の抵抗性記憶素子のそれぞれは、磁化方向が固定された固定層と、磁化方向が可変な記録層と、前記固定層及び前記記録層の間に設けられた非磁性層とを有するトンネル磁気抵抗素子であることを特徴とする請求項１乃至４のうちいずれか１項に記載の半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセルに抵抗性記憶素子を利用した半導体メモリに係り、例えば、磁気ランダムアクセスメモリに関する。
【背景技術】
【０００２】
近年、ＭＲＡＭ（Magnetoresistive Random Access Memory）やＰＲＡＭ（Phase change Random Access Memory）などの記憶素子に抵抗性素子を利用した半導体メモリが注目されている。ＭＲＡＭは、不揮発性、高速動作、高集積性、高信頼性を兼ね備えるという特長を持つため、ＳＲＡＭ（Static RAM）やＤＲＡＭ（Dynamic RAM）などを置き換え可能な半導体メモリとして期待され、開発が進められている。ＭＲＡＭは、ＭＴＪ（Magnetic Tunnel Junction）と呼ばれる２つの強磁性体の間に絶縁膜を挟みこんだ構造の磁気抵抗素子を用いている。ＭＴＪ素子は、一方の強磁性体層（固定層）の磁化方向が固定され、且つ、他方の強磁性層（記録層）の磁化方向が自由に反転可能されることによって、記憶素子として機能されている。
【０００３】
ＭＲＡＭの書き込み方式として偏極スピン電流注入による磁化反転を利用した、いわゆる、スピン注入型ＭＲＡＭが注目され開発が進められている（例えば、特許文献１参照）。この方式では、スピン注入磁化反転に必要な電流量（反転しきい値電流）はＭＴＪ素子（磁気抵抗素子）を流れる電流密度で規定されているため、ＭＴＪ素子の面積を縮小するにつれて、反転しきい値電流は減少する。つまり、反転しきい値電流もスケーリングされるため、スピン注入型ＭＲＡＭは、大容量の半導体メモリを実現可能な技術として期待されている。
【０００４】
スピン注入型ＭＲＡＭの書き込み動作は、ＭＴＪ素子に反転しきい値電流以上の書き込み電流を流すことで行われ、そのデータはＭＴＪ素子を流れる書き込み電流の方向によって決定される。例えば、一般的な１Ｔｒ＋１ＭＴＪ型のメモリセルでは、ＭＴＪ素子の一端が第１のビット線に接続され、ＭＴＪ素子の他端がＭＩＳ（Metal-Insulator- Semiconductor）トランジスタの一方のソース／ドレインに接続され、ＭＩＳトランジスタの他方のソース／ドレインは第２のビット線に接続されている。このような接続構成のメモリセルにおいて、第１及び第２のビット線は異なる配線層に形成されているため、ＤＲＡＭなどの他の半導体メモリと比べて、ビット線を形成するための配線層が多く、プロセスコストが大きい、チップ作製に要する工期が長い、などの問題点がある。
【０００５】
その１つとして、プロセスマージンの問題がある。１つのメモリセル又は２つのメモリセルから構成される１つのセル群のそれぞれは、１つのアクティブ領域内に設けられている。そのため、アクティブ領域は、その周囲が素子分離領域に取り囲まれた島状の構造となっている。この島状のアクティブ領域はプロセスマージンの確保が困難であった。
【特許文献１】米国特許第５６９５８６４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、プロセスマージンの向上が可能な半導体装置を提供する。
【課題を解決するための手段】
【０００７】
本発明の例に関わる半導体メモリは、同一の方向に延び、同一の配線層内に設けられ、互いに隣接する第１及び第２のビット線と、前記第１及び第２のビット線と同一の方向に延び、メモリセルアレイ内に設けられるアクティブ領域と、前記アクティブ領域と交差する方向に延び、互いに隣接する第１及び第２のワード線と、前記アクティブ領域内に設けられる第１及び第２のソース／ドレイン拡散層と、前記第１及び第２のソース／ドレイン拡散層間の前記アクティブ領域表面に設けられる第１のゲート絶縁膜と、前記第１のワード線に接続され前記第１のゲート絶縁膜上に設けられる第１のゲート電極とを有する第１のトランジスタと、前記第１のトランジスタと共有される前記第２のソース／ドレイン拡散層と、前記アクティブ領域内に設けられる第３のソース／ドレイン拡散層と、前記第２及び第３のソース／ドレイン拡散層間の前記アクティブ領域表面に設けられる第２のゲート絶縁膜と、前記第２のワード線に接続され前記第２のゲート絶縁膜上に設けられる第２のゲート電極とを有する第２のトランジスタと、前記第２のビット線に接続される一端と、前記第１のソース／ドレイン拡散層に接続される他端とを有し、前記第１のソース／ドレイン拡散層の上方の前記第２のビット線下に設けられる第１の抵抗性記憶素子と、前記第２のビット線に接続される一端と、前記第３のソース／ドレイン拡散層に接続される他端とを有し、前記第３のソース／ドレイン拡散層の上方の前記第２のビット線下に設けられる第２の抵抗性記憶素子と、前記第１のビット線と前記第２のソース／ドレイン拡散層とに接続され、前記第１及び第２のビット線間をまたがって前記第１及び第２のワード線間に配置される中間配線層と、を具備し、前記アクティブ領域はストライプ状の構造を有し、前記メモリセルアレイ内の一端から他端まで延在していることを備える。
【０００８】
本発明の例に関わる半導体メモリは、同一の方向に延び、互いに隣接して同一の配線層内に設けられる第１及び第２のビット線と、前記第１及び第２のビット線と同一の方向に延び、互いに隣接して半導体基板内に設けられる第１及び第２のアクティブ領域と、前記第１及び第２のアクティブ領域と交差する方向に延び、互いに隣接する第１及び第２のワード線と、前記第２のアクティブ領域内に設けられる第１及び第２のソース／ドレイン拡散層と、前記第１及び第２のソース／ドレイン拡散層間の前記第２のアクティブ領域表面に設けられる第１のゲート絶縁膜と、前記第１のワード線に接続され前記第１のゲート絶縁膜上に設けられる第１のゲート電極とを有する第１のトランジスタと、前記第１のトランジスタと共有される前記第２のソース／ドレイン拡散層と、前記第２のアクティブ領域内に設けられる第３のソース／ドレイン拡散層と、前記第２及び第３のソース／ドレイン拡散層間の前記第２のアクティブ領域表面に設けられる第２のゲート絶縁膜と、前記第２のワード線に接続され前記第２のゲート絶縁膜上に設けられる第２のゲート電極とを有する第２のトランジスタと、前記第２のビット線に接続される一端と、前記第１のソース／ドレイン拡散層に接続される他端とを有し、前記第１のソース／ドレイン拡散層の上方の前記第２のビット線下に設けられる第１の抵抗性記憶素子と、前記第２のビット線に接続される一端と、前記第３のソース／ドレイン拡散層に接続される他端とを有し、前記第３のソース／ドレイン拡散層の上方の前記第２のビット線下に設けられる第２の抵抗性記憶素子と、前記第１のビット線と前記第２のソース／ドレイン拡散層とに接続され、前記第１及び第２のワード線間に前記第１及び第２のアクティブ領域上方にまたがって配置される第１の中間配線層と、前記第１及び第２のアクティブ領域と交差する方向に延び、互いに隣接する第３及び第４のワード線と、前記第１のアクティブ領域内に設けられる第４及び第５のソース／ドレイン拡散層と、前記第４及び第５のソース／ドレイン拡散層間の前記第１のアクティブ領域表面に設けられる第３のゲート絶縁膜と、前記第３のワード線に接続され前記第３のゲート絶縁膜上に設けられる第３のゲート電極とを有する第３のトランジスタと、前記第３のトランジスタと共有される前記第５のソース／ドレイン拡散層と、前記第１のアクティブ領域内に設けられる第６のソース／ドレイン拡散層と、前記第５及び第６のソース／ドレイン拡散層間の前記第１のアクティブ領域表面に設けられる第４のゲート絶縁膜と、前記第４のワード線に接続され前記第４のゲート絶縁膜上に設けられる第４のゲート電極とを有する第４のトランジスタと、前記第１のビット線に接続される一端と、前記第４のソース／ドレイン拡散層に接続される他端とを有し、前記第４のソース／ドレイン拡散層の上方の前記第１のビット線下に設けられる第３の抵抗性記憶素子と、前記第１のビット線に接続される一端と、前記第６のソース／ドレイン拡散層に接続される他端とを有し、前記第６のソース／ドレイン拡散層の上方の前記第１のビット線下に設けられる第４の抵抗性記憶素子と、前記第２のビット線と前記第５のソース／ドレイン拡散層とに接続され、前記第１及び第２のアクティブ領域上方にまたがって前記第３及び第４のワード線間に配置される第２の中間配線層と、を具備し、前記第１及び第２のアクティブ領域は、ストライプ状の構造を有していることを備える。
【０００９】
本発明の例に関わる半導体メモリは、同一の方向に延び、互いに隣接して同一の配線層内に設けられる第１及び第２のビット線と、前記第１及び第２のビット線と同一の方向に延び、互いに隣接して半導体基板内に設けられる第１及び第２のアクティブ領域と、前記第１及び第２のアクティブ領域と交差する方向に延び、互いに隣接する第１及び第２のワード線と、前記第２のアクティブ領域内に設けられる第１及び第２のソース／ドレイン拡散層と、前記第１及び第２のソース／ドレイン拡散層間の前記第２のアクティブ領域表面に設けられる第１のゲート絶縁膜と、前記第１のワード線に接続され前記第１のゲート絶縁膜上に設けられる第１のゲート電極とを有する第１のトランジスタと、前記第１のトランジスタと共有される前記第２のソース／ドレイン拡散層と、前記第２のアクティブ領域内に設けられる第３のソース／ドレイン拡散層と、前記第２及び第３のソース／ドレイン拡散層間の前記第２のアクティブ領域表面に設けられる第２のゲート絶縁膜と、前記第２のワード線に接続され前記第２のゲート絶縁膜上に設けられる第２のゲート電極とを有する第２のトランジスタと、前記第２のビット線に接続される一端と、前記第１のソース／ドレイン拡散層に接続される他端とを有し、前記第１のソース／ドレイン拡散層の上方の前記第２のビット線下に設けられる第１の抵抗性記憶素子と、前記第２のビット線に接続される一端と、前記第３のソース／ドレイン拡散層に接続される他端とを有し、前記第３のソース／ドレイン拡散層の上方の前記第２のビット線下に設けられる第２の抵抗性記憶素子と、前記第１のビット線と前記第２のソース／ドレイン拡散層とに接続され、前記第１及び第２のワード線間に前記第１及び第２のアクティブ領域上方にまたがって配置される第１の中間配線層と、前記第１及び第２のビット線と同一の配線層内に設けられ、前記第１及び第２のビット線と同一の方向に延在し、前記第２のビット線と隣接する第３のビット線と、前記第１乃至第３のビット辺と同一の方向に延び、前記第２のアクティブ領域に隣接して前記半導体基板内に設けられる第３のアクティブ領域と、前記第１乃至第３のアクティブ領域と交差する方向に延在し、互いに隣接する第３及び第４のワード線と、前記第３のアクティブ領域内に設けられる第４及び第５のソース／ドレイン拡散層と、前記第４及び第５のソース／ドレイン拡散層間の前記第３のアクティブ領域表面に設けられる第３のゲート絶縁膜と、前記第３のワード線に接続され前記第３のゲート絶縁膜上に設けられる第３のゲート電極とを有する第３のトランジスタと、前記第３のトランジスタと共有される前記第５のソース／ドレイン拡散層と、前記第３のアクティブ領域内に設けられる第６のソース／ドレイン拡散層と、前記第５及び第６のソース／ドレイン拡散層間の前記第３のアクティブ領域表面に設けられる第４のゲート絶縁膜と、前記第４のワード線に接続され前記第４のゲート絶縁膜上に設けられる第４のゲート電極とを有する第４のトランジスタと、前記第３のビット線に接続される一端と、前記第４のソース／ドレイン拡散層に接続される他端とを有し、前記第４のソース／ドレイン拡散層の上方の前記第３のビット線下に設けられる第３の抵抗性記憶素子と、前記第３のビット線に接続される一端と、前記第６のソース／ドレイン拡散層に接続される他端とを有し、前記第６のソース／ドレイン拡散層の上方の前記第３のビット線下に設けられる第４の抵抗性記憶素子と、前記第２のビット線と前記第５のソース／ドレイン拡散層とに接続され、前記第３及び第４のワード線間に前記第２及び第３のアクティブ領域上にまたがって配置される第２の中間配線層と、を具備し、前記第１乃至第３のアクティブ領域は、ストライプ状の構造を有していることを備える。
【発明の効果】
【００１０】
本発明によれば、プロセスマージンの向上が可能な半導体装置を提供できる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
【００１２】
１．  概要  
本発明の実施形態は、抵抗性記憶素子を用いた半導体メモリ、例えば、磁気ランダムアクセスメモリ（ＭＲＡＭ）に関する。
【００１３】
本実施形態の半導体メモリは、メモリセルの両端に接続されるビット線対が同一の配線層内に設けられる半導体メモリであって、メモリセル又はセル群が設けられるアクティブ領域がストライプ状であることを特徴とする。
【００１４】
このアクティブ領域は、複数のメモリセル又はセル群が設けられるメモリセルアレイ内において、メモリセルアレイの一端から他端まで延在し、これが延在する方向に配列される複数のセル群（メモリセル）で共有される。
【００１５】
この構造によれば、本実施形態の半導体基板表面領域は、複数のアクティブ領域と複数の素子分離領域とが交互に隣接するラインアンドスペースのパターンになり、従来のような素子分離領域に周囲が取り囲まれた島状のアクティブ領域からなる半導体基板表面領域と比較して、プロセスマージンの確保が容易になる。
【００１６】
したがって、本発明の実施形態によれば、プロセスマージンの向上が可能な半導体メモリを提供できる。
【００１７】
２．  実施形態  
以下、図面を参照し、本発明の第１乃至第３の実施形態について説明する。尚、本発明の各実施形態においては、磁気ランダムアクセスメモリ（ＭＲＡＭ）を例に説明するが、それに限定されるものではない。例えば、結晶相変化を利用した記憶素子を用いるＰＲＡＭ（Phase change Random Access Memory）や、電圧を印加することにより抵抗値が大きく変化する記憶素子を用いるＲＲＡＭ（Resistive Random Access Memory）でも良い。
【００１８】
［１］  第１の実施形態  
図１乃至図９を参照して、本発明の第１の実施形態に係る半導体メモリについて、説明する。
【００１９】
（１）  回路構成  
図１及び図２を用いて、本発明の第１の実施形態に係る半導体メモリ（ＭＲＡＭ）のメモリセルアレイの回路構成について説明する。
【００２０】
図１は、本実施形態に係るＭＲＡＭの１セル群の等価回路を図示している。図１に示すように、ＭＲＡＭの１つのメモリセルＭＣは、スイッチ素子としての１つのＭＩＳトランジスタと抵抗性記憶素子としての１つの磁気抵抗素子（ＭＴＪ素子）からなる、いわゆる１Ｔｒ＋１ＭＴＪ型で構成されている。１つのセル群Ｇ１は、隣接する２つメモリセルＭＣで構成されている。
【００２１】
セル群Ｇ１の具体的な回路構成は、次の通りである。第１のＭＴＪ素子ＭＴＪ１の一端は第１のＭＩＳトランジスタＴｒ１の電流経路の一端に接続され、第１のＭＴＪ素子ＭＴＪ１の他端は第２のビット線ＢＬ２に接続される。第１のＭＩＳトランジスタＴｒ１の電流経路の他端はノードｎ１に接続され、第１のＭＩＳトランジスタＴｒ１のゲートは第１のワード線ＷＬ１に接続される。第２のＭＴＪ素子ＭＴＪ２の一端は第２のＭＩＳトランジスタＴｒ２の電流経路の一端に接続され、第２のＭＴＪ素子ＭＴＪ２の他端は第２のビット線ＢＬ２に接続される。第２のＭＩＳトランジスタＴｒ２の電流経路の他端はノードｎ１に接続され、第２のＭＩＳトランジスタＴｒ２のゲートは第２のワード線ＷＬ２に接続される。そして、第１及び第２のＭＩＳトランジスタＴｒ１，Ｔｒ２が繋がるノードｎ１は第１のビット線ＢＬ１に接続される。
【００２２】
図２は、本実施形態に係るＭＲＡＭのメモリセルアレイの等価回路を図示している。図２に示すように、本実施形態のメモリセルアレイ１００Ａは、複数のセル群によって構成され、Ｘ方向に隣接するセル群が鏡像関係をなし、Ｙ方向に隣接するセル群が並進関係をなすように配置されている。ここで、鏡像関係とは、隣り合うセル群がビット線の延在する方向（Ｘ方向）に対して線対称な関係や、あるセル群に対しそれに隣接した他のセル群がＹ方向に反転した関係であることを意味する。並進関係とは、並進対象である関係を意味する。
【００２３】
以下、メモリセルアレイ１００Ａの構成について、より具体的に説明する。尚、図２のセル群Ｇ１は、図１のセル群Ｇ１と同様の構成であるため詳細な説明は省略する。
【００２４】
図２のメモリセルアレイ１００Ａにおいて、セル群Ｇ１とＸ方向において隣接するセル群Ｇ２は、次のような回路構成となる。第３のＭＴＪ素子ＭＴＪ３の一端は第３のＭＩＳトランジスタＴｒ３の電流経路の一端に接続され、第３のＭＴＪ素子ＭＴＪ３の他端は第１のビット線ＢＬ１に接続される。第３のＭＩＳトランジスタＴｒ３の他端はノードｎ２に接続され、第３のＭＩＳトランジスタＴｒ３のゲートはワード線ＷＬ３に接続される。第４のＭＴＪ素子ＭＴＪ４の一端は第４のＭＩＳトランジスタＴｒ４の電流経路の一端に接続され、第４のＭＴＪ素子ＭＴＪ４の他端は第１のビット線ＢＬ１に接続される。第４のＭＩＳトランジスタＴｒ４の電流経路の他端はノードｎ２に接続され、第４のＭＩＳトランジスタＴｒ４のゲートは第４のワード線ＷＬ４に接続される。そして、第３及び第４のＭＩＳトランジスタＴｒ３，Ｔｒ４が繋がるノードｎ２は第２のビット線ＢＬ２に接続される。
【００２５】
したがって、Ｘ方向に隣接するセル群Ｇ１，Ｇ２は互いに同じビット線対ＢＬ１，ＢＬ２に接続されるが、このビット線対ＢＬ１，ＢＬ２とメモリセルとの接続関係が互いに逆になっている。即ち、セル群Ｇ１では、共有ノードｎ１が第１のビット線ＢＬ１に接続されるのに対し、セル群Ｇ２では、共有ノードｎ２が第２のビット線ＢＬ２に接続される。このように、Ｘ方向に隣接するセル群Ｇ１，Ｇ２は鏡像関係を成している。
【００２６】
尚、セル群Ｇ２のＸ方向に隣接するセル群Ｇ３は、セル群Ｇ３と鏡像関係を成し、セル群Ｇ１と同様の構成でビット線対ＢＬ１，ＢＬ２に接続されている。さらに、セル群Ｇ３のＸ方向に隣接するセル群Ｇ４は、セル群Ｇ３と鏡像関係を成し、セル群Ｇ２と同様の構成となっている。したがって、メモリセルアレイ１ＡのＸ方向においては、セル群Ｇ１と同様の構成のセル群とセル群Ｇ２と同様の構成のセル群とが交互に配置された構成となる。
【００２７】
セル群Ｇ１とＹ方向において隣接するセル群Ｇ５は、次のような回路構成となる。第９のＭＴＪ素子ＭＴＪ９の一端は第９のＭＩＳトランジスタＴｒ９の電流経路の一端に接続され、第９のＭＴＪ素子ＭＴＪ９の他端は第４のビット線ＢＬ４に接続される。第９のＭＩＳトランジスタＴｒ９の電流経路の他端はノードｎ５に接続され、第９のＭＩＳトランジスタＴｒ９のゲートは第１のワード線ＷＬ１に接続される。第１０のＭＴＪ素子ＭＴＪ１０の一端は第１０のＭＩＳトランジスタＴｒ１０の電流経路の一端に接続され、第１０のＭＴＪ素子ＭＴＪ１０の他端は第４のビット線ＢＬ４に接続される。第１０のＭＩＳトランジスタＴｒ１０の電流経路の他端はノードｎ５に接続され、第１０のＭＩＳトランジスタＴｒ１０のゲートは第２のワード線ＷＬ２に接続される。そして、第９及び第１０のＭＩＳトランジスタＴｒ９，Ｔｒ１０が繋がるノードｎ５は第３のビット線ＢＬ３に接続される。
【００２８】
したがって、Ｙ方向に隣接するセル群Ｇ１，Ｇ５は、同じワード線ＷＬ１，ＷＬ２を共有し、ビット線対ＢＬ１，ＢＬ２間のセル群Ｇ１とビット線対ＢＬ３，ＢＬ４間のセル群Ｇ５とが同一の向きに配置されている。このため、メモリセルアレイ１００ＡのＹ方向において、共有ノードｎ１が接続されたビット線ＢＬ１、ＭＴＪ素子ＭＴＪ１，ＭＴＪ２が接続されたビット線ＢＬ２、共有ノードｎ５に接続されたビット線ＢＬ３、ＭＴＪ素子ＭＴＪ９，ＭＴＪ１０が接続されたビット線ＢＬ４が順に配置されている。つまり、メモリセルアレイのＹ方向においては、共有ノードが接続されたビット線とＭＴＪ素子が接続されたビット線とがＹ方向に沿って交互に配置された構成となる。このように、Ｙ方向に隣接するセル群Ｇ１，Ｇ５は並進関係を成している。
【００２９】
このメモリセルアレイ１００Ａにおいて、各ビット線ＢＬ１〜ＢＬ４の両端には、ドライバ／シンカ（図示せず）がそれぞれ接続され、各ワード線ＷＬ１〜ＷＬ８には、ワード線ドライバ（図示せず）がそれぞれ接続されている。
【００３０】
（２）  構造  
図３乃至図５を用いて、図２に示されるメモリセルアレイ１００Ａの構造について説明する。図３は、図２のメモリセルアレイ１００Ａのレイアウトを示す平面図である。図４は図２のＡ−Ａ線に沿う断面図であり、図５は図２のＢ−Ｂ線に沿う断面図である。尚、各セル群の構成部材はほぼ同一であるため、以下では、セル群Ｇ１の構造を主な例として、説明する。
【００３１】
図３乃至図５に示すように、メモリセルアレイ１００Ａは半導体基板１内に設けられている。
【００３２】
第１乃至第４のビット線ＢＬ１〜ＢＬ４はメモリセルアレイ１００Ａ内の同一の配線層内に設けられ、同一の方向（例えば、Ｘ方向）に延在されている。そして、２つのビット線が互いに隣接して配置されている。
【００３３】
第１乃至第４のワード線ＷＬ１〜ＷＬ４は、メモリセルアレイ１００Ａ内の同一の配線層内に設けられ、ビット線ＢＬ１，ＢＬ２の延在方向と交差する方向（例えば、Ｙ方向）に延在されている。そして、２つのワード線が互いに隣接して配置されている。
【００３４】
メモリセルアレイ１００Ａ内において、半導体基板１表面領域は、複数の素子分離領域ＳＴＩと、２つの素子分離領域ＳＴＩによってそれぞれ挟み込まれた第１乃至第４のアクティブ領域ＡＡ１〜ＡＡ４から構成されている。素子分離領域ＳＴＩ及びアクティブ領域ＡＡ１〜ＡＡ４はビット線ＢＬ１〜ＢＬ４の延在方向と同じ方向（Ｘ方向）に、メモリセルアレイ１００Ａ内の一端から他端まで延在されている。アクティブ領域ＡＡ１〜ＡＡ４は層間絶縁膜１０を介してビット線ＢＬ１〜ＢＬ４下方にそれぞれ配置されている。
【００３５】
図３に示すように、複数のセル群Ｇ１〜Ｇ５のそれぞれは、Ｔ字型の平面構造（破線で囲まれた領域）でレイアウトされている。そして、セル群を構成する１つのメモリセルの
セルサイズは８Ｆ２（Ｆは最小加工寸法）となる。尚、図３乃至図５においては、複数のセル群を半導体基板１（メモリセルアレイ）内に配列させた例を示しているが、それに限定されず、１つのセル群Ｇ１のみが半導体基板１（メモリセルアレイ）内の一端から他端まで延在する１つのアクティブ領域ＡＡ２内に設けられても良いのはもちろんである。
【００３６】
以下、図３乃至図５と共に、図６乃至図８を用いて、ビット線−ワード線間の各配線層の構造について、段階的に説明する。
【００３７】
図６は、ビット線ＢＬ１〜ＢＬ４が設けられる配線層のレイアウトを示している。図４、図５及び図６に示すように、ビット線ＢＬ１〜ＢＬ４は、Ｙ方向に互いに隣接して配置されている。このように、１つのセル群に接続されるビット線対を同一の配線層内に設けることで、メモリセル面積が増大することなく、プロセスコストを低減できる。
【００３８】
図４及び図６に示すように、セル群Ｇ１が有する第１及び第２のＭＴＪ素子ＭＴＪ１，ＭＴＪ２は、第２のビット線ＢＬ２に直接接触して設けられる。セル群Ｇ２が有する第３及び第４のＭＴＪ素子ＭＴＪ３，ＭＴＪ４は、第１のビット線ＢＬ１に直接接触して設けられる。セル群Ｇ３が有する第５及び第６のＭＴＪ素子ＭＴＪ５，ＭＴＪ６は、セル群Ｇ１と同様にビット線ＢＬ２に直接接触して設けられ、セル群Ｇ４が有する第７及び第８のＭＴＪ素子ＭＴＪ７，ＭＴＪ８は、セル群Ｇ２と同様に、ビット線ＢＬ１に直接接触して設けられる。また、セル群Ｇ５が有する第９及び第１０のＭＴＪ素子ＭＴＪ９，ＭＴＪ１０は、第３のビット線ＢＬ３に直接接触して設けられる。尚、ＭＴＪ素子ＭＴＪ１〜ＭＴＪ１０とビット線ＢＬ１〜ＢＬ４との間に、電極若しくはコンタクトが設けられても良い。
【００３９】
これらのＭＴＪ素子ＭＴＪ１〜ＭＴＪ１０は、磁化方向が固定された固定層（ピンド層）と、データに応じて磁化方向が変化する記録層(フリー層)と、固定層と記録層との間に設けられた非磁性層（例えば絶縁層）とを含んで構成される。固定層及び記録層は強磁性層であり、固定層の磁化方向は固定層に接触して設けられる反強磁性層（ピン層）によって固定される。非磁性層はトンネルバリアとして機能する。
【００４０】
ＭＴＪ素子ＭＴＪ１〜ＭＴＪ１０は、非磁性層を１層有するシングルジャンクション構造でもよいし、非磁性層を２層有するダブルジャンクション構造でもよい。シングルジャンクション構造のＭＴＪ素子は、記録層がビット線に接触し、固定層が半導体基板１側に配置されるボトムピンタイプでもよいし、固定層がビット線に接触し、記録層が半導体基板１側に配置されるトップピンタイプでもよい。ダブルジャンクション構造のＭＴＪ素子は、第１の固定層と、第２の固定層と、第１及び第２の固定層間に設けられた記憶層と、第１の固定層と記録層との間に設けられた第１の非磁性層と、第２の固定層と記録層との間に設けられた第２の非磁性層とを有する。
【００４１】
ＭＴＪ素子ＭＴＪ１〜ＭＴＪ１０の平面形状は、図示される正方形状に限定されない。例えば、ＭＴＪ素子の平面形状は、長方形状、楕円状、円状、六角形状、菱型状、平行四辺形状、十字型状、ビーンズ型（凹型）状などでもよい。また、ＭＴＪ素子ＭＴＪ１〜ＭＴＪ１０における固定層及び記録層の磁化方向は、膜面に対して垂直方向に向く垂直磁化型でもよいし、膜面に対して平行方向に向く平行磁化型でもよい。また、ＭＴＪ素子の代わりに、相変化や抵抗値変化を利用した抵抗性記憶素子を用いても良い。
【００４２】
図７は、ビット線ＢＬ１〜ＢＬ４が設けられる層とワード線ＷＬ１〜ＷＬ８が設けられる層との間に位置する中間配線層のレイアウトを示している。図４、図５及び図７に示すように、ＭＴＪ素子ＭＴＪ１，ＭＴＪ２下には中間配線層Ｍ１が設けられ、ＭＴＪ素子ＭＴＪ１，ＭＴＪ２と中間配線層Ｍ１とは、ビアコンタクトＶ１を介してそれぞれ電気的に接続されている。ビアコンタクトＶ１は、例えば、ＭＴＪ素子ＭＴＪ１，ＭＴＪ２の下部電極としても機能する。
【００４３】
また、Ｘ方向に隣接する２つの中間配線層Ｍ１の間には、引き出し配線となる中間配線層Ｍ２が設けられる。以下では、この中間配線層Ｍ２のことを引き出し配線層Ｍ２と呼ぶ。引き出し配線層Ｍ２はＹ方向に延在し、あるビット線下からそれと隣接するビット線下まで引き出される。例えば、図５に示すように、セル群Ｇ１においては、引き出し配線層Ｍ２は、ビット線ＢＬ２下からビット線ＢＬ１下までＹ方向に引き出され、ビアコンタクトＶ２を介してビット線ＢＬ１に接続される。これと同様に、各セル群Ｇ２〜Ｇ５が有する引き出し配線層Ｍ２はそれぞれ、２つのビット線間（２つのアクティブ領域間）をまたがるように配置される。そして、引き出し配線層Ｍ２は、１つのビット線対のうち、各セル群のＭＴＪ素子が接続されないビット線に、ビアコンタクトＶ２を介して接続される。
【００４４】
そのようなビット線対と引き出し配線層との接続関係において、セル群Ｇ１のビアコンタクトＶ２はビット線ＢＬ１下に設けられ、セル群Ｇ２のビアコンタクトＶ２はビット線ＢＬ２下に設けられる。また、セル群Ｇ３のビアコンタクトＶ２はセル群Ｇ１と同様にビット線ＢＬ１下に設けられ、セル群Ｇ４のビアコンタクトＶ２はセル群Ｇ２と同様にビット線ＢＬ２下に設けられる。このように、Ｘ方向に隣接する各セル群Ｇ１〜Ｇ４のビアコンタクトＶ２は、２つのビット線ＢＬ１，ＢＬ２間をＸ方向に沿ってジグザグに配置されている。
【００４５】
図８は、複数のワード線ＷＬ１〜ＷＬ８及び半導体基板１表面領域のレイアウトを示している。図４、図５及び図８に示すように、半導体基板１表面領域は、Ｘ方向に延在する複数の素子分離領域ＳＴＩと、２つの素子分離領域ＳＴＩに挟み込まれている複数のアクティブ領域ＡＡ１〜ＡＡ４とから構成されている。この素子分離領域ＳＴＩ内には、図４に示すように、例えば、ＳＴＩ（Shallow Trench Isolation）構造の素子分離絶縁膜５が埋め込まれ、これによって、Ｙ方向に隣接するアクティブ領域ＡＡ１〜ＡＡ４が電気的に分離されている。アクティブ領域ＡＡ１〜ＡＡ４はストライプ状の構造を有し、これらはＸ方向（ビット線の延在方向）に沿ってメモリセルアレイ内の一端から他端まで延在している。尚、本実施形態で述べるストライプ状の構造とは、任意の一方向に沿って延在する直線状の構造のことである。
【００４６】
ワード線ＷＬ１〜ＷＬ８はＹ方向に延在し、Ｘ方向に延在するアクティブ領域ＡＡ１〜ＡＡ４と交差している。セル群Ｇ１の第１及び第２のワード線ＷＬ１，ＷＬ２は、第１のコンタクトＣ１と第２のコンタクトＣ２との間にそれぞれ配置される。これと同様に、他のセル群に接続される各ワード線ＷＬ３〜ＷＬ８のそれぞれも、２つのコンタクトＣ１，Ｃ２との間に配置されている。このようなワード線ＷＬ１〜ＷＬ８及びコンタクトＣ１，Ｃ２のレイアウトにおいては、２つのワード線ＷＬ１，ＷＬ２間に１つの引き出し配線Ｍ２が配置されたレイアウトとなる。
【００４７】
上述のように、本実施形態における１つのメモリセルは、１Ｔｒ＋１ＭＴＪ型の構成を有している。このメモリセルを構成するＭＩＳトランジスタＴｒ１〜Ｔｒ１０は、アクティブ領域ＡＡ１〜ＡＡ４とワード線ＷＬ１〜ＷＬ８とが交差する箇所にそれぞれ設けられる。
【００４８】
セル群Ｇ１において、第１及び第２のＭＩＳトランジスタＴｒ１，Ｔｒ２は、第２のビット線ＢＬ２下方の第２のアクティブ領域ＡＡ２上に設けられる。ＭＩＳトランジスタＴｒ１，Ｔｒ２は、アクティブ領域ＡＡ２表面上に設けられた絶縁膜２Ａをゲート絶縁膜とし、そのゲート絶縁膜２Ａ上に設けられたゲート電極３Ａ、アクティブ領域ＡＡ２（半導体基板１）内に設けられるソース／ドレイン拡散層４Ａ，４Ｂとを有する。
【００４９】
ゲート電極３ＡはＹ方向に延在され、Ｙ方向に隣接する複数のＭＩＳトランジスタで共有される。ゲート電極３Ａは、第１及び第２のワード線ＷＬ１，ＷＬ２としてそれぞれ機能する。
【００５０】
ソース／ドレイン拡散層（第１及び第３のソース／ドレイン拡散層）４Ａは、層間絶縁膜１０内に埋め込まれたコンタクトＣ１に接続される。そして、ソース／ドレイン拡散層４Ａは、コンタクトＣ１、中間配線層Ｍ１及びビアＶ１を介して、ソース／ドレイン拡散層４Ａ上方にそれぞれ位置するＭＴＪ素子ＭＴＪ１，ＭＴＪ２と接続される。
【００５１】
ソース／ドレイン拡散層（第２のソース／ドレイン拡散層）４Ｂは、ワード線ＷＬ１，ＷＬ２間のアクティブ領域ＡＡ２内に設けられる。ソース／ドレイン拡散層４ＢはトランジスタＴｒ１，Ｔｒ２で共有され、このソース／ドレイン拡散層４Ｂがセル群Ｇ１の共有ノードｎ１となっている。ソース／ドレイン拡散層４Ｂは、コンタクトＣ２を介して、引き出し配線層Ｍ２に接続される。そして、上述のように、セル群Ｇ１においては、引き出し配線層Ｍ２はビット線ＢＬ１に接続される。
【００５２】
セル群Ｇ２においては、第３及び第４のＭＩＳトランジスタＴｒ３，Ｔｒ４は、第１のアクティブ領域ＡＡ１上に設けられる。ＭＩＳトランジスタＴｒ３，Ｔｒ４は、アクティブ領域ＡＡ１表面上のゲート絶縁膜２Ａ上、ゲート絶縁膜２Ａ上に設けられたゲート電極３Ａ、アクティブ領域ＡＡ１（半導体基板１）内に設けられるソース／ドレイン拡散層４Ａ，４Ｂとを有する。
【００５３】
ゲート電極３ＢはＹ方向に延在され、Ｙ方向に隣接する複数のＭＩＳトランジスタで共有される。ゲート電極３Ｂは、第３及び第４のワード線ＷＬ３，ＷＬ４としてそれぞれ機能する。
【００５４】
ソース／ドレイン拡散層（第４及び第６のソース／ドレイン拡散層）４Ａは、層間絶縁膜１０内に埋め込まれたコンタクトＣ１に接続される。そして、ソース／ドレイン拡散層４Ａは、コンタクトＣ１、中間配線層Ｍ１及びビアＶ１を介して、ソース／ドレイン拡散層４Ａ上方にそれぞれ位置するＭＴＪ素子ＭＴＪ３，ＭＴＪ４と接続される。
【００５５】
ソース／ドレイン拡散層（第５のソース／ドレイン拡散層）４Ｂは、ワード線ＷＬ３，ＷＬ４間のアクティブ領域ＡＡ１内に設けられる。ソース／ドレイン拡散層４ＢはトランジスタＴｒ３，Ｔｒ４で共有され、このソース／ドレイン拡散層４Ｂがセル群Ｇ２の共有ノードｎ２となっている。ソース／ドレイン拡散層４Ｂは、コンタクトＣ２を介して、引き出し配線層Ｍ２に接続される。そして、上述のように、セル群Ｇ２においては、引き出し配線層Ｍ２はビット線ＢＬ２に接続される。
【００５６】
第３のセル群Ｇ３においては、第５及び第６のＭＩＳトランジスタＴｒ５，Ｔｒ６は、第１のセル群Ｇ１と同一の構成で第２のアクティブ領域ＡＡ２上に設けられ、第４のセル群Ｇ４においては、第７及び第８のＭＩＳトランジスタＴｒ７，Ｔｒ８は、第２のセル群Ｇ２と同一の構成で第１のアクティブ領域ＡＡ１上に設けられる。また、セル群Ｇ１のＹ方向に隣接する第５のセル群においては、第９及び第１０のＭＩＳトランジスタＴｒ９，Ｔｒ１０は第４のアクティブ領域ＡＡ４上に設けられ、第１及び第２のＭＩＳトランジスタＴｒ１，Ｔｒ２とゲート電極３Ａ（ワード線ＷＬ１，ＷＬ２）を共有している。
【００５７】
このように、アクティブ領域ＡＡ１〜ＡＡ２がストライプ状になると、絶縁膜によるＸ方向のアクティブ領域の素子分離は成されないため、Ｘ方向に配列されるセル群のうち、並進関係にあるセル群、例えば、第１のセル群Ｇ１と第３のセル群Ｇ３は同じのアクティブ領域ＡＡ２上に、ＭＩＳトランジスタＴｒ１，Ｔｒ２，Ｔｒ５，Ｔｒ６を有する。
【００５８】
また、同じアクティブ領域にＭＩＳトランジスタが設けられる２つのセル群（例えば、セル群Ｇ１，Ｇ３）の間を、それらのセル群Ｇ１，Ｇ３とは接続されない２つのワード線ＷＬ３，ＷＬ４（ゲート電極３Ｂ）が通過する。このようなワード線が通過する箇所において、本実施形態では、２つのワード線ＷＬ３，ＷＬ４間のアクティブ領域内に、拡散層（不純物領域）４Ｃが設けられている。
【００５９】
本発明の第１の実施形態に係るＭＲＡＭは、メモリセル及びセル群が設けられるアクティブ領域がＸ方向に延在するストライプ状の構造であることを特徴とする。
【００６０】
本実施形態のように、アクティブ領域ＡＡ１〜ＡＡ４をそれぞれストライプ状にすると、半導体基板１表面領域は、各アクティブ領域ＡＡ１〜ＡＡ４が２つの素子分離領域ＳＴＩに挟み込まれた、いわゆる、ラインアンドスペースパターンとなる。
【００６１】
ここで、図８及び図９を用いて、本発明の実施形態と他の技術との比較を行う。図９はアクティブ領域のレイアウトの一例を示す平面図であり、図９においても、図６及び図７に示す構造と同様の配線層を設けることで、図２に示すメモリセルアレイを構成できる。
【００６２】
図９に示す例では、アクティブ領域ＡＡ’は、１つのセル群毎にそれぞれ分離され、素子分離領域に取り囲まれた島状の構造となっている。図９に示すように、アクティブ領域ＡＡ’が島状構造であると、Ｙ方向及びＸ方向に隣接するアクティブ領域ＡＡ間のプロセスマージンを考慮して、アクティブ領域ＡＡ’のサイズ設計、パターンニングや加工を実行しなければならない。
【００６３】
一方で、本発明の実施形態に係るＭＲＡＭのアクティブ領域ＡＡは、図８に示すようにＸ方向に延在されたストライプ状の構造であり、メモリセルアレイ内のＹ方向において、複数のアクティブ領域ＡＡ１〜ＡＡ４と複数の素子分離絶縁領域ＳＴＩとが交互に設けられた構成となっている。このようなラインアンドスペースのパターンは、Ｙ方向に隣接するアクティブ領域間のみを考慮して、サイズ設計、パターニング及び加工を実行すればよい。
【００６４】
それゆえ、図８に示すように、１つのアクティブ領域をストライプ状の構造にすることで、図９に示す構造と比較してプロセスマージンを向上できる。
【００６５】
したがって、本発明の第１の実施形態の半導体メモリによれば、その製造工程におけるプロセスマージンを向上できる。
【００６６】
（３）  製造方法  
図４乃至図８を用いて、本発明の第１の実施形態に係るＭＲＡＭの製造方法について、説明する。
【００６７】
はじめに、図４、図５及び図８に示すように、半導体基板１内に第１導電型のウェル領域（図示せず）が形成された後、例えばＳＴＩ構造を有するＸ方向に延在する複数の溝が、半導体基板１内に形成され、その溝内に素子分離絶縁膜５（例えば、シリコン酸化膜）が埋め込まれる。これによって、半導体基板１表面領域には、Ｘ方向に延在する複数の素子分離領域ＳＴＩと、Ｙ方向に隣接する２つの素子分離領域に挟み込まれた複数のアクティブ領域ＡＡ１〜ＡＡ４とが形成される。つまり、アクティブ領域ＡＡ１〜ＡＡ４はＸ方向に延在するストライプ状の構造を成し、半導体基板１表面領域はアクティブ領域ＡＡ１〜ＡＡ４（ラインパターン）と素子分離領域ＳＴＩ（スペースパターン）からなるラインアンドスペースパターンの構造となる。
【００６８】
このアクティブ領域ＡＡ１〜ＡＡ４の加工（溝の形成）の際には、アクティブ領域ＡＡ１〜ＡＡ４のそれぞれがＸ方向に延在するストライプ状の構造であるため、Ｙ方向のプロセスマージンのみを考慮して、パターニング及びエッチングを実行できる。
【００６９】
そして、アクティブ領域ＡＡ１〜ＡＡ４（半導体基板１）表面上に、絶縁膜２Ａ，２Ｂが形成される。半導体基板１表面領域上に、例えば、ポリシリコンから成るゲート電極材がＣＶＤ（Chemical Vapor Deposition）法により堆積される。そして、そのポリシリコンは、例えば、Ｙ方向に延在するようにフォトリソグラフィー技術によってパターニングされ、ＲＩＥ（Reactive Ion Etching）法によって加工される。これによって、ワード線ＷＬ１〜ＷＬ８として機能するゲート電極３Ａ，３Ｂがゲート絶縁膜２Ａ，２Ｂ上に形成される。このゲート電極３Ａ，３ＢはＹ方向に延在するため、Ｘ方向に延在するアクティブ領域ＡＡ１〜ＡＡ４と交差する。
【００７０】
この後、第１導電型と逆の導電型（第２導電型）のソース／ドレイン拡散層４Ａ，４Ｂが、例えば、イオン注入法により、ゲート電極（ワード線）３Ａ，３Ｂをマスクとして自己整合的に、アクティブ領域ＡＡ１〜ＡＡ８内に形成される。これによって、メモリセルＭＣを構成する各ＭＩＳトランジスタＴｒ１〜Ｔｒ１０が形成される。尚、ソース／ドレイン拡散層４Ａ，４Ｂがワード線（ゲート電極）に対して自己整合的に形成される場合、第１及び第２のワード線ＷＬ１，ＷＬ２間の第１及び第３のアクティブ領域ＡＡ１，ＡＡ３内、第３及び第４のワード線ＷＬ３，ＷＬ４間の第２及び第４のアクティブ領域ＡＡ２，ＡＡ４内に、拡散層（不純物領域）４Ｃが同時に形成される。
【００７１】
続いて、形成されたゲート電極３Ａ，３Ｂを覆うように、半導体基板１上に層間絶縁膜が形成される。そして、第１及び第２のコンタクトＣ１，Ｃ２がソース／ドレイン拡散層４Ａ，４Ｂにそれぞれ接続されるように、層間絶縁膜内に埋め込まれる。
【００７２】
次に、図４、図５及び図７に示すように、層間絶縁膜上及びコンタクトＣ１，Ｃ２上に、例えばアルミや銅、タングステンなどのメタル材がＣＶＤ法で堆積された後、フォトリソグラフィー技術及びＲＩＥ法を用いて、中間配線層Ｍ１がコンタクトＣ１上に形成される。これと同時に、引き出し配線層Ｍ２がコンタクトＣ２上に形成される。この引き出し配線層Ｍ２は、２つのワード線間（例えば、ワード線ＷＬ１，ＷＬ２間）で、２つのアクティブ領域（例えば、アクティブ領域ＡＡ１，ＡＡ２）をまたがるようにパターニングされて、形成される。  
そして、中間配線層Ｍ１、引き出し配線層Ｍ２及び層間絶縁膜上に、新たな層間絶縁膜が形成される。
【００７３】
続いて、図４、図５及び図６に示すように、中間配線層Ｍ１に接触するように、ビアコンタクトＶ１が層間絶縁膜内に埋め込まれる。そして、ビアコンタクトＶ１上にＭＴＪ素子ＭＴＪ１〜ＭＴＪ１０が形成される。また、ビアコンタクトＶ２が引き出し配線Ｍ２と接触するように層間絶縁膜内に埋め込まれる。
【００７４】
その後、層間絶縁膜１０上に、例えば、アルミや銅などのメタル材がＣＶＤ法により形成され、このメタル材はフォトリソグラフィー技術及びＲＩＥ法によって加工される。これによって、ビット線ＢＬ１〜ＢＬ４が、第１のビット線ＢＬ１はビアＶ２に接続されるように形成され、第２のビット線ＢＬ２はＭＴＪ素子ＭＴＪ１〜ＭＴＪ１０に接続されるように形成される。ビット線ＢＬ１〜ＢＬ４は、例えば、アクティブ領域ＡＡ１〜ＡＡ４と上下に重なる位置に配置されるように、形成される。
【００７５】
このように、ビット線対を同一配線層内に同時に形成することによって、メモリセル面積を増大させることなく、プロセスコストの低減とチップ作製工期の短縮とを図ることができる。
【００７６】
以上のように、本実施形態の製造方法では、メモリセル及びセル群が形成されるアクティブ領域は、ストライプ状の構造となるように形成される。そのため、メモリセルアレイの半導体基板表面領域は、アクティブ領域と素子分離領域とから成るラインアンドスペースパターンとなり、そのパターンニング及び加工は容易になる。
【００７７】
したがって、本発明の第１の実施形態によれば、プロセスマージンを向上できる半導体メモリを提供できる。
【００７８】
（４）  動作  
以下、本発明の第１の実施形態に係るＭＲＡＭにおいて、図２に示すメモリセルアレイ１００Ａに対する書き込み／読み出し方法について、説明する。例えば、ＭＲＡＭでは、トンネル磁気抵抗効果（Tunneling Magneto Resistive Effect）を利用して、データを判別している。トンネル磁気抵抗効果とは、ＭＴＪ素子の固定層及び記録層の磁化方向が平行となった場合と反平行となった場合とで、強磁性層に挟まれた非磁性層（トンネルバリア膜）のトンネル抵抗値が変化することである。固定層及び記録層の磁化方向が平行となった場合、ＭＴＪ素子の抵抗値は低くなり、磁化方向が反平行となった場合にはＭＴＪ素子の抵抗値は高くなる。このＭＴＪ素子の抵抗値の高低によって、“１”又は“０”データが判別される。
【００７９】
本実施形態のＭＲＡＭの書き込み方式には、例えば、スピン注入磁化反転技術が採用される。スピン注入による磁化反転は、固定層の磁気モーメントによってスピン偏極された電子（スピン偏極電子と呼ぶ）を記録層に注入し、そのスピン偏極電子と記録層内の電子との交換相互作用によるスピン角運動量の移動によって、記憶層を磁化反転させることで行われる。即ち、書き込み電流を固定層から記録層へ、又は、記録層から固定層へ流し、記録層の磁化方向と固定層の磁化方向を反平行状態（例えば、“０”データ）、又は、平行状態（例えば、“１”データ）にして、データが書き込まれる。
【００８０】
このように、ＭＴＪ素子の両端に電位差を印加して磁化反転しきい値電流以上の書き込み電流を流すことで記録層の磁化方向を反転させ、書き込み電流の流れる向きに応じて固定層及び記録層の磁化方向を平行又は反平行にし、ＭＴＪ素子の抵抗値を変化させることで“１”、“０”データの書き込みが行われる。
【００８１】
メモリセルアレイ１００Ａを構成する各メモリセルＭＣの書き込み／読み出し動作は、例えば、次のように実行される。複数のワード線ＷＬ１〜ＷＬ８の中から、データの書き込み／読み出しの対象となるメモリセルが属する１つのワード線が選択され、そのワード線に接続されたＭＩＳトランジスタがオン状態となる。そして、複数のビット線ＢＬ１〜ＢＬ８の中から、書き込み／読み出しの対象となるメモリセルが接続される１つのビット線が選択される。
【００８２】
書き込み動作の際には、選択されたメモリセルが接続されているビット線対において、選択された一方のビット線及び他方のビット線のそれぞれに接続された２つのドライバ／シンカ間に、書き込み電流が流される。それによって、“１”又は“０”データが、上記スピン注入方式により、選択されたメモリセル内のＭＴＪ素子に書き込まれる。
【００８３】
読み出し動作の際には、選択されたメモリセルが接続されているビット線対において、一方のビット線及び他方のビット線のそれぞれに接続された２つのドライバ／シンカ間に、読み出し電流が流される。そして、読み出し電流に基づいて、選択されたメモリセル内のＭＴＪ素子のトンネル抵抗値の値が判別されることによって、選択されたメモリセルのデータが読み出される。
【００８４】
尚、上述の製造方法のように、ＭＩＳトランジスタＴｒ１〜Ｔｒ１０のソース／ドレイン拡散層４Ａ，４Ｂが、製造工程の削減及び簡略化のため、ゲート電極（ワード線ＷＬ１〜ＷＬ８）をマスクとして半導体基板１全面にイオン注入を行って、自己整合的に形成される場合がある。この場合、アクティブ領域上のセル群に接続されないワード線が、そのアクティブ領域上を通過する箇所において、２つのワード線間のアクティブ領域内に、メモリセル（セル群）の動作に寄与しない拡散層（不純物領域）４Ｃが形成される。
【００８５】
すると、図４に示すように、セル群Ｇ２のワード線ＷＬ３，ＷＬ４がゲート電極３Ｂとなり、絶縁膜２Ｂがゲート絶縁膜となり、拡散層４Ａ，４Ｃがソース／ドレイン領域となって、寄生トランジスタＴｒ’がアクティブ領域ＡＡ２上に形成される。
【００８６】
しかし、上述のように、ＭＲＡＭの動作においてワード線は１本ずつ選択されるため、２つの寄生トランジスタＴｒ’のうち少なくとも１つは常にオフ状態となる。それゆえ、本実施形態において、寄生トランジスタＴｒ’と接続されるＭＴＪ素子ＭＴＪ２，ＭＴＪ５に対する誤書き込み又は誤読み出しが発生することはない。
【００８７】
［２］  第２の実施形態  
図１０及び図１１を参照して、本発明の第２の実施形態に係るＭＲＡＭについて説明する。尚、本実施形態において、各セル群のレイアウトに関しては、第１の実施形態と同様であるため、図３を用いて、説明する。また、第１の実施形態と共通する部分に関しては共通の参照符号を付し、詳細な説明は省略する。
【００８８】
第１の実施形態で述べたように、複数のアクティブ領域ＡＡ１〜ＡＡ４はＸ方向に延びるストライプ状の構造を有するため、Ｙ方向に延びる複数のワード線ＷＬ１〜ＷＬ８と交差する。そのため、メモリセルアレイの製造工程において、アクティブ領域ＡＡ１〜ＡＡ４とワード線ＷＬ１〜ＷＬ８とが交差する複数の箇所に、メモリセルＭＣを構成するスイッチング素子用のＭＩＳトランジスタＴｒ１〜Ｔｒ１０だけではなく、寄生トランジスタも同時に形成されてしまう。
【００８９】
上述のように、これらの寄生トランジスタは、少なくとも１つはオフ状態であるため、ＭＲＡＭの動作に大きな影響を及ぼさない。しかし、１つの寄生トランジスタがオン状態となる場合は有り、また、メモリセル及びセル群の微細化が進むにつれて、短チャネル効果が顕著になると、寄生トランジスタのスナップバック耐性やカットオフ特性が十分保証されなくなることが懸念される。
【００９０】
同じアクティブ領域上に異なるセル群のＭＩＳトランジスタが設けられているため、第１の実施形態に係るＭＲＡＭでは、スナップバック耐性やカットオフ特性が保証されないと、書き込み／読み出し動作時の書き込み／読み出し電流が、迂回電流となって寄生トランジスタのチャネル領域を経由し、選択セルと同じアクティブ領域内の非選択セルに流入する可能性がある。このため、非選択セルに対する誤書き込みや誤読み出しなど、ＭＲＡＭの動作不良が発生する可能性がある。
【００９１】
本発明の第２の実施形態に係るＭＲＡＭにおいては、スイッチ素子としてのＭＩＳトランジスタを必要としないアクティブ領域とワード線との交差箇所、例えば、図１０に示される第２のアクティブ領域ＡＡ２と第３及び第４のワード線ＷＬ３，ＷＬ４（ゲート電極３Ｂ）の交差箇所や、図１１に示される第１のアクティブ領域ＡＡ１と第１及び第２のワード線ＷＬ１，ＷＬ２（ゲート電極３Ａ）の交差箇所において、２つのワード線間に位置するアクティブ領域内に、ソース／ドレイン拡散層４Ａ，４Ｂと反対の導電型の不純物領域７を設けることを特徴とする。
【００９２】
これによって、本実施形態のＭＲＡＭは、ワード線がアクティブ領域上を通過する箇所において、寄生トランジスタが形成されない構造となる。
【００９３】
本実施形態のように、ソース／ドレイン拡散層４Ａ，４Ｂの導電型（第２導電型）がＮ型の場合には、ワード線ＷＬ３，４間の不純物領域７はＰ型であるため、その領域７の導電型は半導体基板１又は半導体基板１内のウェル領域（図示せず）の導電型（第１導電型）と同じでよい。この場合、ソース／ドレイン拡散層の形成工程において、例えば、図１２に示すように第１導電型の不純物領域７が設けられる領域に、斜線で図示するようにマスク２０が形成され、イオン注入が半導体基板１に対して実行される。これによって、ソース／ドレイン拡散層４Ａ，４Ｂの導電型と反対の導電型の不純物領域７が形成される。
【００９４】
それゆえ、例えば、図１０に示すように、ワード線ＷＬ３，ＷＬ４（ゲート電極３Ｂ）と第２のアクティブ領域ＡＡ２との交差箇所は、Ｎ型のソース／ドレイン拡散層４ＡとＰ型の半導体基板１（不純物領域７）とからなる２つのＰＮ接合、即ち、２つのダイオードが形成された構造となり、そのカソード同士が接続された構成となる。このため、書き込み／読み出し電流の迂回電流が、アクティブ領域内を通過し、同じアクティブ領域内に設けられる非選択セルへ注入されるのを抑制できる。
【００９５】
したがって、本発明の第２の実施形態によれば、プロセスマージンを向上できるとともに、動作不良を抑制できる半導体メモリを提供できる。
【００９６】
［３］  第３の実施形態  
図１３及び図１４を参照して、本発明の第３の実施形態に係るＭＲＡＭについて、説明する。尚、第１及び第２の実施形態と共通する部分に関しては共通の参照符号を付し、詳細な説明は省略する。
【００９７】
（１）  回路構成  
図１３を用いて、本発明の第３の実施形態に係るＭＲＡＭのメモリセルアレイの回路構成について、説明する。
【００９８】
１つのセル群が図１に示す回路構成とされる場合、図１３に示すメモリセルアレイ１００Ｂのような回路構成でも、複数のセル群を接続することも可能である。図１３に示すメモリセルアレイ１００Ｂにおいて、Ｘ方向に隣接するセル群、Ｙ方向に隣接するセル群、斜め方向に隣接するセル群のいずれもが並進関係を成している。
【００９９】
以下、本実施形態のメモリセルアレイ１００Ｂを構成するセル群Ｇ１〜Ｇ５の回路構成について、説明する。尚、セル群Ｇ１の回路構成は、第１及び第２の実施形態と同様であるため、詳細な説明は省略する。
【０１００】
セル群Ｇ１とＸ方向において隣接するセル群Ｇ３は、次のような回路構成となる。第５のＭＴＪ素子ＭＴＪ５の一端は第５のＭＩＳトランジスタＴｒ５の電流経路の一端に接続され、第５のＭＴＪ素子ＭＴＪ５の他端は第２のビット線ＢＬ２に接続される。第５のＭＩＳトランジスタＴｒ５の電流経路の他端はノードｎ３に接続され、第５のＭＩＳトランジスタＴｒ５のゲートはワード線ＷＬ５に接続される。第６のＭＴＪ素子ＭＴＪ６の一端は第６のＭＩＳトランジスタＴｒ６の電流経路の一端に接続され、第６のＭＴＪ素子ＭＴＪ６の他端は第２のビット線ＢＬ２に接続される。第６のＭＩＳトランジスタＴｒ６の電流経路の他端はノードｎ３に接続され、第６のＭＩＳトランジスタＴｒ６のゲートは第６のワード線ＷＬ６に接続される。そして、第５及び第６のＭＩＳトランジスタＴｒ５，Ｔｒ６が繋がるノードｎ３は第１のビット線ＢＬ１に接続される。
【０１０１】
したがって、Ｘ方向に隣接するセル群Ｇ１，Ｇ３は、互いに同じビット線対ＢＬ１，ＢＬ２に接続され、このビット線対ＢＬ１，ＢＬ２との接続関係が同じになっている。即ち、セル群Ｇ１の共有ノードｎ１及びセル群Ｇ３の共有ノードｎ３はともに第１のビット線ＢＬ１に接続されている。このように、Ｘ方向に隣り合うセル群Ｇ１，Ｇ３は並進関係を成している。
【０１０２】
セル群Ｇ１とＹ方向において隣接するセル群Ｇ５は、次のような回路構成となる。第９のＭＴＪ素子ＭＴＪ９の一端は第９のＭＩＳトランジスタＴｒ９の電流経路の一端に接続され、第９のＭＴＪ素子ＭＴＪ９の他端は第４のビット線ＢＬ４に接続される。第９のＭＩＳトランジスタＴｒ９の電流経路の他端はノードｎ５に接続され、第９のＭＩＳトランジスタＴｒ９のゲートは第１のワード線ＷＬ１に接続される。第１０のＭＴＪ素子ＭＴＪ１０の一端は第１０のＭＩＳトランジスタＴｒ１０の電流経路の一端に接続され、第１０のＭＴＪ素子ＭＴＪ１０の他端は第４のビット線ＢＬ４に接続される。第１０のＭＩＳトランジスタＴｒ１０の電流経路の他端はノードｎ５に接続され、第１０のＭＩＳトランジスタＴｒ１０のゲートは第２のワード線ＷＬ２に接続される。そして、第９及び第１０のＭＩＳトランジスタＴｒ９，Ｔｒ１０が繋がるノードｎ５は第３のビット線ＢＬ３に接続される。
【０１０３】
したがって、Ｙ方向に隣接するセル群Ｇ１，Ｇ５は、同じワード線ＷＬ１，ＷＬ２を共有し、ビット線対ＢＬ１，ＢＬ２間のセル群Ｇ１とビット線対ＢＬ３，ＢＬ４間のセル群Ｇ５とが同一の向きに配置されている。このため、メモリセルアレイ１００ＢのＹ方向において、共有ノードｎ１が接続されたビット線ＢＬ１、ＭＴＪ素子ＭＴＪ１，ＭＴＪ２が接続されたビット線ＢＬ２、共有ノードｎ５に接続されたビット線ＢＬ３、ＭＴＪ素子ＭＴＪ９，ＭＴＪ１０が接続されたビット線ＢＬ４が順に配置されている。つまり、メモリセルアレイのＹ方向においては、共有ノードが接続されたビット線とＭＴＪ素子が接続されたビット線とがＹ方向に沿って交互に配置された構成となる。このように、Ｙ方向に隣接するセル群Ｇ１，Ｇ５は並進関係を成している。
【０１０４】
セル群Ｇ１と斜め方向に隣接するセル群Ｇ２は、次のような回路構成となる。第３のＭＴＪ素子ＭＴＪ３の一端は第３のＭＩＳトランジスタＴｒ３の電流経路の一端に接続され、第３のＭＴＪ素子ＭＴＪ３の他端は第３のビット線ＢＬ３に接続される。第３のＭＩＳトランジスタＴｒ３の電流経路の他端はノードｎ２に接続され、第３のＭＩＳトランジスタＴｒ３のゲートは第３のワード線ＷＬ３に接続される。第４のＭＴＪ素子ＭＴＪ４の一端は第４のＭＩＳトランジスタＴｒ４の電流経路の一端に接続され、第４のＭＴＪ素子ＭＴＪ４の他端は第３のビット線ＢＬ３に接続される。第４のＭＩＳトランジスタＴｒ４の電流経路の他端はノードｎ２に接続され、第４のＭＩＳトランジスタＴｒ４のゲートは第４のワード線ＷＬ４に接続される。そして、第３及び第４のＭＩＳトランジスタＴｒ３，Ｔｒ４が繋がるノードｎ２は第２のビット線ＢＬ２に接続される。
【０１０５】
したがって、斜め方向に隣接するセル群Ｇ１，Ｇ２は、ビット線対ＢＬ１，ＢＬ２間のセル群Ｇ１とビット線対ＢＬ２，ＢＬ３間のセル群Ｇ２とが同一の向きになるように配置されている。ここで、セル群Ｇ１，Ｇ２はビット線ＢＬ２を互いに共有し、このビット線ＢＬ２にはセル群Ｇ１のＭＴＪ素子ＭＴＪ１，ＭＴＪ２及びセル群Ｇ２の共有ノードｎ２が接続されている。このように、斜め方向に隣接するセル群Ｇ１，セル群Ｇ２は並進関係を成している。
【０１０６】
尚、斜め方向に隣接するセル群Ｇ１，Ｇ２やセル群Ｇ２，Ｇ３はワード線を互いに共有しない。このため、セル群Ｇ２で用いられるワード線ＷＬ３，ＷＬ４は、セル群Ｇ１，Ｇ３間を通過しているだけであって、セル群Ｇ１，Ｇ３のいずれにも繋がらない。
【０１０７】
（２）  構造  
図１４は、本発明の第３の実施形態に係るＭＲＡＭのメモリセルアレイ１００Ｂのレイアウトを示す平面図である。尚、本実施形態におけるＸ方向及びＹ方向に沿う断面構造は、第１の実施形態に示す断面構造（図４及び図５）、又は、第２の実施形態に示す断面構造（図１０及び図１１）のいずれかと同一の構造となるため、詳細な説明は省略する。
【０１０８】
また、図１４に示されるように、セル群Ｇ１，Ｇ３，Ｇ５のレイアウト及び構成は、図３と同様である。そのため、本実施形態では、セル群Ｇ１，Ｇ３，Ｇ５の説明は省略し、セル群Ｇ１の斜め方向に隣接するセル群Ｇ２の構成のみを説明する。
【０１０９】
セル群Ｇ２が有する第３及び第４のＭＴＪ素子ＭＴＪ３，ＭＴＪ４は、第３のビット線ＢＬ３下に設けられる。また、セル群Ｇ２が有する第３及び第４のＭＩＳトランジスタＴｒ３，Ｔｒ４は第３のアクティブ領域上に配置される。第３のＭＩＳトランジスタＴｒ３のソース／ドレイン拡散層（第４のソース／ドレイン拡散層）４Ａは、ＭＴＪ素子ＭＴＪ３下方のアクティブ領域ＡＡ３内に設けられ、中間配線層（図示せず）及びビアコンタクト（図示せず）を介して、ＭＴＪ素子ＭＴＪ３に接続される。第４のＭＩＳトランジスタＴｒ４のソース／ドレイン拡散層（第６のソース／ドレイン拡散層）４Ａは、ＭＴＪ素子ＭＴＪ４下方のアクティブ領域ＡＡ３内に設けられ、中間配線層（図示せず）及びビアコンタクト（図示せず）を介して、ＭＴＪ素子ＭＴＪ４に接続される。
【０１１０】
２つのＭＩＳトランジスタＴｒ３，Ｔｒ４が共有するソース／ドレイン拡散層（第５のソース／ドレイン拡散層）４Ｂは、コンタクトＣ２を介して引き出し配線層Ｍ２に接続される。引き出し配線層Ｍ２は、ビアコンタクトＶ２を介して第２のビット線ＢＬ２に接続されている。
【０１１１】
ＭＩＳトランジスタＴｒ３，Ｔｒ４のゲート電極はＹ方向に延在し、セル群Ｇ２のＹ方向に隣接するセル群間で共有される。つまり、ＭＩＳトランジスタＴｒ３，Ｔｒ４のゲート電極は第３及び第４のワード線ＷＬ３，ＷＬ４として機能する。このワード線ＷＬ３，４は、Ｘ方向に隣接している２つのセル群Ｇ１，Ｇ３間を通過し、アクティブ領域ＡＡ１，ＡＡ２と交差している。
【０１１２】
セル群Ｇ４は、それのＸ方向に隣接して配置されるセル群Ｇ２と実質的に同じ構成を有し、ビット線ＢＬ２，ＢＬ３、第７及び第８のＭＴＪ素子ＭＴＪ７，ＭＴＪ８に接続されている。セル群Ｇ４が有する第７及び第８のＭＩＳトランジスタＴｒ７，Ｔｒ８は、アクティブ領域ＡＡ３上に配置され、そのゲート電極が第７及び第８のワード線ＷＬ７，ＷＬ８に接続される。２つのＭＩＳトランジスタＴｒ７，Ｔｒ８が共有するソース／ドレイン拡散層４Ｂはアクティブ領域ＡＡ３内に設けられ、その拡散層４Ａは引き出し配線層Ｍ２を介して、ビット線ＢＬ２に接続されている。
【０１１３】
ＭＩＳトランジスタＴｒ７のソース／ドレイン拡散層４Ａは、第７のＭＴＪ素子ＭＴＪ７に接続される。また、ＭＩＳトランジスタＴｒ８のソース／ドレイン拡散層４Ａは、第８のＭＴＪ素子ＭＴＪ８に接続される。２つのＭＴＪ素子ＭＴＪ７，ＭＴＪ８はビット線ＢＬ３下に設けられ、そのビット線ＢＬ３に直接接続されている。
【０１１４】
Ｘ方向に隣接しているセル群Ｇ２とセル群Ｇ４との間には、ワード線ＷＬ４，ＷＬ５が通過している。
【０１１５】
図１４に示すメモリセルアレイ１００Ｂのレイアウトにおいても、１つのメモリセルの
セルサイズは８Ｆ２となる。
【０１１６】
本実施形態に係るＭＲＡＭは、第１及び第２の実施形態と同様に、メモリセル及びセル群が設けられるアクティブ領域ＡＡ１〜ＡＡ４がストライプ状の構造を有することを特徴とする。そのため、半導体基板１表面領域はラインアンドスペースのパターンとなり、アクティブ領域のパターニング及び加工が容易になる。
【０１１７】
したがって、本発明の第３の実施形態においても、プロセスマージンの向上が可能な半導体メモリを提供できる。
【０１１８】
尚、本実施形態のＭＲＡＭにおけるメモリセルアレイ１００Ｂの製造方法は、第１及び第２の実施形態に示すメモリセルアレイ１００Ａとほぼ同一であるため、説明は省略する。また、本実施形態のＭＲＡＭにおけるメモリセルアレイ１００Ｂの書き込み／読み出し動作は、第１及び第２の実施形態に示すメモリセルアレイ１００Ａの動作とほぼ同一であるため、説明は省略する。
【０１１９】
３．  その他  
本発明の例は、プロセスマージンの向上が可能な半導体メモリを提供できる。
【０１２０】
本発明の例の半導体メモリとして、ＭＲＡＭを例に各実施形態を説明したが、それに限定されるものではない。例えば、磁気抵抗素子の代わりに他の抵抗性記憶素子、例えば結晶相変化を利用した記憶素子を用いたＰＲＡＭや、電圧の印加により抵抗値が大きく変化することを利用した記憶素子を用いたＲｅＲＡＭにも適用可能である。これらの場合においても、本発明の各実施形態で述べた効果と同様の効果が得られる。
【０１２１】
本発明の例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【０１２２】
【図１】本発明の実施形態に係るＭＲＡＭの１セル群の等価回路図。
【図２】本発明の第１の実施形態に係るＭＲＡＭのメモリセルアレイの等価回路図。
【図３】本発明の第１の実施形態に係るＭＲＡＭのメモリセルアレイのレイアウト図。
【図４】図３のＡ−Ａ線に沿う断面図。
【図５】図３のＢ−Ｂ線に沿う断面図。
【図６】メモリセルアレイのレイアウトを段階的に説明するための平面図。
【図７】メモリセルアレイのレイアウトを段階的に説明するための平面図。
【図８】メモリセルアレイのレイアウトを段階的に説明するための平面図。
【図９】第１の実施形態に係るＭＲＡＭに対する比較例を示す図。
【図１０】第２の実施形態に係るＭＲＡＭにおける、図３のＡ−Ａ線に沿う断面図。
【図１１】第２の実施形態に係るＭＲＡＭにおける、図３のＢ−Ｂ線に沿う断面図。
【図１２】第２の実施形態に係るＭＲＡＭの製造工程の一工程を示す工程図。
【図１３】本発明の第３の実施形態に係るＭＲＡＭのメモリセルアレイの等価回路図。
【図１４】本発明の第３の実施形態に係るＭＲＡＭのメモリセルアレイのレイアウト図。
【符号の説明】
【０１２３】
１：半導体基板、２Ａ，２Ｂ：ゲート絶縁膜、３Ａ，３Ｂ：ゲート電極（ワード線）、４Ａ，４Ｂ，４Ｃ：ソース／ドレイン拡散層、５：素子分離絶縁膜、７：第１導電型領域、１０：層間絶縁膜、Ｍ１：中間配線層、Ｍ２：引き出し配線、Ｃ１，Ｃ２：コンタクト、Ｖ１，Ｖ２：ビア、ＡＡ：アクティブ領域、ＳＴＩ：素子分離領域、ＢＬ１〜ＢＬ８：ビット線、ＷＬ１〜ＷＬ８：ワード線、Ｇ１〜Ｇ５：セル群、ＭＣ：メモリセル、ＭＴＪ１〜ＭＴＪ１０：ＭＴＪ素子、Ｔｒ１〜Ｔｒ１０：ＭＩＳトランジスタ。
【図１】
2009253036.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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