(57)【要約】【課題】特定領域の信頼性確保を可能とした不揮発性半導体記憶装置を提供する。【解決手段】不揮発性半導体記憶装置は、電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、前記メモリセルアレイのユーザーアクセス可能領域内で高い信頼性が要求される特定領域の良／不良情報を保持するレジスタと、前記特定領域が不良であってかつこれがアクセスされたとき、前記レジスタの良／不良情報に基づいて内部的に前記ユーザーアクセス可能領域内でバックアップ領域をアクセスし、前記特定領域が不良であってかつ前記バックアップ領域がアクセスされたとき、前記レジスタの良／不良情報に基づいて内部的に前記特定領域をアクセスするように、内部アドレス変換をアドレス変換回路と、を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、
前記メモリセルアレイのユーザーアクセス可能領域内で高い信頼性が要求される特定領域の良／不良情報を保持するレジスタと、
前記特定領域が不良であってかつこれがアクセスされたとき、前記レジスタの良／不良情報に基づいて内部的に前記ユーザーアクセス可能領域内でバックアップ領域をアクセスし、前記特定領域が不良であってかつ前記バックアップ領域がアクセスされたとき、前記レジスタの良／不良情報に基づいて内部的に前記特定領域をアクセスするように、内部アドレス変換をアドレス変換回路と、
を有することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記メモリセルアレイには、前記ユーザーアクセス可能領域として、２のべき乗のユーザーブロックに加えて、複数の拡張ブロックが設けられ、前記特定領域として前記ユーザーブロック内の一ないし複数ブロックが選択される
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記メモリセルアレイは、テストに基づいて求められる前記特定領域の良／不良情報が書き込まれる情報登録領域を有し、その良／不良情報は、パワーオンリセット動作で読み出されて前記レジスタに保持される
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
入力アドレスに従って前記メモリセルアレイの領域選択を行うと共に、不良領域対応のデコーダ部に不良領域フラグをセットするラッチを有するロウデコードを更に備えた
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項５】
前記アドレス変換回路の機能の有効／無効を設定するためのレジスタを更に備えた
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項６】
前記アドレス変換回路は、
前記特定領域及びバックアップ領域がアクセスされたことをそれぞれ検知するためのアドレスモニター回路と、
前記レジスタの良／不良情報と前記アドレスモニター回路の出力との論理積をとるゲートと、
これらのゲートの出力により制御されて、前記特定領域が不良の場合にその特定領域を選択する入力アドレス及び前記バックアップ領域を選択する入力アドレスに代わってそれぞれ、バックアップ領域用アドレス及び特定領域用アドレスを選択するセレクタと、
を有することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電気的書き換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に係り、特に特定領域の高信頼性化を図ったＥＥＰＲＯＭに関する。
【背景技術】
【０００２】
ＥＥＰＲＯＭの一つとして、ＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤフラッシュメモリでは通常、特定アドレスのブロックを有効なブロック（不良でないブロック）であることを保証することが必要となる。例えば、メモリコントローラの制御データを保持するコントローラ用ブロックである。
【０００３】
ＮＡＮＤフラッシュメモリは不揮発性メモリであり、コントローラで使用する制御データの一部をＮＡＮＤフラッシュメモリの特定ブロックに保存することで、コントローラの低コスト化を実現している。そのコントローラ用ブロックが不良の場合に、そのメモリチップを不良チップとすると、製品歩留まりは低いものとなってしまう。
【０００４】
以下では、複数のブロックのうち、上述のように特に有効であることを保証すべき特定ブロックを、“保証ブロック”と称する。
【０００５】
一方、ＮＡＮＤ型フラッシュメモリは、全ブロックのうち、一定数以下の不良を許容することにより、歩留まりを上げている。つまり、ブロック数は、ユーザーに保証する容量分のブロック数＋許容不良ブロック数で決定される。
【０００６】
不良ブロックが発生した場合の対処方法としては、代表的に次の二つが知られている。
【０００７】
（１）ブロックリダンダンシィ方式（例えば、特許文献１参照）
この方式は、２のべき乗のユーザーブロックとは別に、冗長ブロックを持ち、出荷前の製品テストにおいて、ユーザーブロックが不良の場合に冗長ブロックでの置き換えを行う。あるユーザーブロックが不良で、リダンダンシィ救済された場合、このユーザーブロックのアドレスにアクセスすると、実際には置き換え先の冗長ブロックにアクセスすることになる。
【０００８】
このような不良アドレス置換制御を行うことによって、ユーザーからは、常に２のべき乗のブロックのみ認識される。ユーザーは冗長ブロックを直接アクセスすることはできない。
【０００９】
この方式では、許容不良ブロック数が冗長ブロック数よりも小さい場合、つまり、冗長ブロックに空きがあるうちは、不良ブロックの検出ごとに置き換えを実行する。冗長ブロックに空きがなくなってから検出された不良ブロックについては、不良ブロック処理を行うため、ロウデコーダ内に不良ブロックフラグをセットするのみで、置き換えを行わない。
【００１０】
この方式の場合、保証ブロックを優先的にテストして、もし不良であればリダンダンシィ救済することにより、実質的に保証ブロックを良ブロックとして確保することができる。
【００１１】
しかしこの方式は、冗長ブロック数を増やすとその冗長ブロックによる面積増加以外に、不良ブロックアドレスを保持するレジスタやアドレス置換回路が必要になり、面積の増加が大きく、チップ面積を少しでも小さくしたい場合には不利である。また、複雑な置換制御が必要となる。
【００１２】
（２）拡張ブロック方式（例えば特許文献２参照）
この方式は、冗長ブロックの代わりに、２のべき乗のユーザーブロックのほかに、複数個の追加ブロックを備える。追加ブロックは、ユーザーに保証する容量分のブロック数とユーザーブロックの不良の発生率などから必要な個数が算出されるが、これらのブロックはすべて、ユーザーアクセス可能領域とする。但し全ブロック数が２のべき乗でないため、空虚ブロックアドレス（ブランクアドレス）が存在する。
【００１３】
この方式でも、出荷前の製品テストにおいて、不良ブロックが検出されると、不良ブロック処理を行うため、ロウデコーダ内に不良ブロックフラグをセットする。
【００１４】
この方式のメリットは、ブランクアドレスのケアをしていれば、ブロック数を増やした場合でも、リダンダンシー方式と異なりブロック増加分以外の面積増加がなく、制御も容易である。セルアレイの微細化が進み、１チップあたりのブロック数が増加し、許容するべき不良ブロック数も増加するという状況では、こちらの方式が有効である。
【００１５】
しかしこの方式では、保証ブロックが不良の場合にこれを救済しないと、そのチップは不良チップになってしまい、製品歩留まりが悪くなる。
【特許文献１】特開２００７−１７９５９４号公報
【特許文献２】特開２００５−２１６３４５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
この発明は、特定領域の信頼性確保を可能とした不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１７】
この発明の一態様による不揮発性半導体記憶装置は、
電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、
前記メモリセルアレイのユーザーアクセス可能領域内で高い信頼性が要求される特定領域の良／不良情報を保持するレジスタと、
前記特定領域が不良であってかつこれがアクセスされたとき、前記レジスタの良／不良情報に基づいて内部的に前記ユーザーアクセス可能領域内でバックアップ領域をアクセスし、前記特定領域が不良であってかつ前記バックアップ領域がアクセスされたとき、前記レジスタの良／不良情報に基づいて内部的に前記特定領域をアクセスするように、内部アドレス変換をアドレス変換回路と、
を有することを特徴とする。
【発明の効果】
【００１８】
この発明によれば、特定領域の信頼性確保を可能とした不揮発性半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００１９】
背景技術において説明した拡張ブロック方式において、保証ブロックの信頼性を確保するために考えられることは、保証ブロックに専用のバックアップブロックを持たせることである。例えば、出荷前の製品テストにおいて、保証ブロックの良/不良情報をＲＯＭフューズ領域に持たせ、保証ブロックが不良の場合には、内部的にバックアップブロックにアクセスされるようにする。または、バックアップブロックの良/不良情報をＲＯＭフューズ領域に持たせて、バックアップブロックが不良の場合に、保証ブロックがアクセスされるようにする。
【００２０】
この方式では、保証ブロックとバックアップブロックの両方が不良でなければ、保証ブロックは有効になり、歩留まりは向上する。しかし、保証ブロックとバックアップブロックがともに良ブロックのとき、そのどちらかは未使用ブロックとなり、無駄になってしまうという難点がある。
【００２１】
この発明の実施の形態では、この点を改良して、ユーザーアクセス可能領域内にバックアップブロックを設定するだけでなく、保証ブロックとバックアップブロックが共に良ブロックである場合にもこれらを無駄にすることなくアクセス可能とする。
【００２２】
以下、図面を参照して、この発明の実施の形態を説明する。
【００２３】
図１は、一実施の形態によるＮＡＮＤ型フラッシュメモリの機能ブロック構成を示し、図２はそのメモリセルアレイ１の構成を示している。
【００２４】
メモリセルアレイ１は、ＮＡＮＤセルユニット（ＮＡＮＤストリング）ＮＵをマトリクス配列して構成されている。各ＮＡＮＤセルユニットＮＵは、複数個（図２の例では３２個）直列接続された電気的書き換え可能な不揮発性メモリセルＭ０−Ｍ３１と、その両端をそれぞれビット線ＢＬとソース線ＣＥＬＳＲＣに接続するための選択ゲートトランジスタＳ１及びＳ２を有する。
【００２５】
ＮＡＮＤセルユニット内のメモリセルの制御ゲートは異なるワード線ＷＬ０−ＷＬ３１に接続される。選択ゲートトランジスタＳ１，Ｓ２のゲートはそれぞれ選択ゲート線ＳＧＳ，ＳＧＤに接続される。
【００２６】
ワード線ＷＬ０−ＷＬ３１を共有するＮＡＮＤセルユニットの集合は、データ消去の単位となるブロックを構成する。図２に示すように、ビット線方向に複数のブロックＢＬＫ０，ＢＬＫ１，…が配置される。
【００２７】
プリデコーダ５及びロウデコーダ４は、アドレスバッファ９を介して送られるロウアドレスをデコードしてワード線及び選択ゲート線を選択駆動する。ロウデコーダ４には、図３に示すように、不良ブロックフラグを保持するためのラッチＬＡＴが備えられている。出荷前のテストにおいて不良と判定されたブロック対応のロウデコーダには不良ブロックフラグが立てられ、そのブロックがアクセスされたとき、それが不良であることを指示するようになっている。
【００２８】
センスアンプ回路２は、ビット線に接続されてページ単位のデータ読み出しを行うと共に、１ページの書き込みデータを保持するデータレジスタを兼ねる。図２の例では、隣接する二つのビット線ＢＬｅ，ＢＬｏが一つのセンスアンプＳＡを共有する方式を用いている。隣接する二つのビット線ＢＬｅ，ＢＬｏは、カラムデコーダ３により制御されるカラムゲート回路２ａにより選択的にセンスアンプＳＡに接続される。
【００２９】
１ワード線に沿って配列されたメモリセルの集合は、同時にアクセスされる１セクタを構成する。図２に示す隣接する２ビット線がセンスアンプを共有する方式では、１ワード線に沿ったメモリセルの集合は、２セクタを構成する。２値記憶方式の場合は、１セクタが１ページとなり、４値記憶方式の場合には、１セクタが２ページ（上位ページと下位ページ）となる。
【００３０】
センスアンプ回路２と外部入出力端子Ｉ／Ｏとの間のデータ授受は、Ｉ／Ｏバッファ１０を介して行われる。
【００３１】
内部制御回路８は、メモリチップの外に配置されるメモリコントローラ（外部コントローラ）を介して供給される各種外部制御信号とコマンドＣＭＤに基づいて、データ書き込み及び消去のシーケンス制御及び読み出しの動作制御を行う。
【００３２】
内部電圧発生回路７は、制御回路８により制御されて、書き込み、消去及び読み出しの動作に必要な各種内部電圧を発生するもので、電源電圧より高い内部電圧を発生するために昇圧回路が用いられる。
【００３３】
メモリセルアレイ１では、後に説明するように、特定の一ないし複数のブロックが保証ブロックとして設定される。そして、出荷前のテストにおいて、保証ブロックの良／不良情報を検出し、これがメモリセルアレイ１の特定情報登録領域（以下、ＲＯＭフューズ領域という）１ａに書かれる。電源を投入すると、パワーオンリセット回路８が動作して、内部制御回路６が自動的にＲＯＭフューズ領域１ａの保証ブロック良／不良情報を読み出して、これをレジスタ回路１１に転送格納する。
【００３４】
保証ブロック置換回路１２は、このレジスタ回路１１の保証ブロック良／不良情報に基づいて、保証ブロックが不良であってかつこれがアクセスされたとき、これを内部的にバックアップブロックをアクセスし、また保証ブロックが不良であってバックアップブロックがアクセスされたときには内部的に保証ブロックをアクセスする、というアドレス変換制御を行うアドレス変換回路である。
【００３５】
具体的にこの保証ブロックのアドレス変換制御について説明する。メモリセルアレイ１はここでは、ユーザーアクセス可能領域として、図４に示すように、２の１１乗＝２０４８のブロックＢＬＫ0-2047と、３２個の追加（拡張）ブロックＥｘＢＬＫ0-31を持つものとする。
【００３６】
このようなブロック構成において、先頭ブロックアドレスのブロックＢＬＫ0と、拡張ブロックを除いた最終ブロックアドレスＢＡのブロックＢＬＫ2047を保証ブロックとし、それぞれが不良である場合の置き換え先のブロックとして、ブロックＢＬＫ15とＢＬＫ1023を選択するものとする。
【００３７】
この実施の形態のフラッシュメモリは、不良ブロックを冗長ブロックに置き換えることはしない。即ち従来の冗長ブロックにあたる拡張ブロック部分にもブロックアドレスを割り当ててユーザーアクセス可能領域として、これを外部例えば制御エンジンにより管理する。不良ブロックがある場合には、例えば制御エンジンがそれを検知し、その不良ブロックに対しての消去・書き込みを行わない（使用しない）。この例では、３２個の不良ブロックが発生しても、２０４８ブロック分の記憶容量が確保できる。
【００３８】
前述のように、この実施の形態のフラッシュメモリに対し、出荷前にテストにおいて、保証ブロックの良/不良情報を求めて、これをＲＯＭフューズ領域１ａに格納しておき、これがパワーオンリセット動作で読み出されてレジスタ回路１１に保持される。
【００３９】
保証ブロックＢＬＫ0が正常であれば、保証ブロックＢＬＫ0もそのバックアップ用ブロックＢＬＫ15もそのままアクセス可能である。保証ブロックＢＬＫ0が不良の場合には、レジスタ回路１１の情報に基づいて、保証ブロック置換回路１２により、保証ブロックＢＬＫ0に代わってブロックＢＬＫ15がアクセスされ、またブロックＢＬＫ15がアクセスされた場合には保証ブロックＢＬＫ0がアクセスされるように、ブロック変換制御がなされる。但し保証ブロックＢＬＫ0はロウデコーダ４に不良ブロックフラグが立っているので、実際には書き込みや消去はできず、他の正常ブロックへのアクセスを行うことになる。
【００４０】
保証ブロックＢＬＫ2047とそのバックアップ用ブロックＢＬＫ1023の間でも、保証ブロックＢＬＫ2047が不良の場合に同様の置換制御が行われる。
【００４１】
図５は、保証ブロック置換回路１２の具体構成例を示している。保証ブロック置換回路１２は、アドレスバッファ１１を介して供給されたロウアドレスから保証ブロックＢＬＫ0，ＢＬＫ2047がアクセスされたことを検知するブロックアドレスモニター回路ＭＯＮ１，ＭＯＮ３を有する。更にバックアップ用ブロックＢＬＫ15，ＢＬＫ1023がアクセスされたことを検知するためのブロックアドレスモニター回路ＭＯＮ２，ＭＯＮ４を有する。
【００４２】
モニター回路ＭＯＮ１は、図６及び図７に示すように、ブロックアドレスの１２ビットＢＡ［０］〜［１１］がオール“Ｌ”（＝Ｖｓｓ）であることを検知して、ブロックアドレス（ＢｌｏｃｋＡｄｄｒｅｓｓ）０の検知信号Ｂｌｏｃｋ0_Hitを出力する。モニター回路ＭＯＮ２は、ＢＡ［０］〜［３］が“Ｌ”、残りが“Ｈ”（＝Ｖｄｄ）であることを検知して、ＢｌｏｃｋＡｄｄｒｅｓｓ15の検知信号Ｂｌｏｃｋ15_Hitを出力する。以下同様に、モニター回路ＭＯＮ３，ＭＯＮ４はそれぞれ、ＢｌｏｃｋＡｄｄｒｅｓｓ2047，ＢｌｏｃｋＡｄｄｒｅｓｓ1023を検知してヒット信号Ｂｌｏｃｋ2047_Hit,Ｂｌｏｃｋ1023_Hitを出す。
【００４３】
モニター回路ＭＯＮ１，ＭＯＮ２の出力により活性化されるＡＮＤゲートＧ１，Ｇ２には、レジスタ１１から保証ブロックＢｌｏｃｋ0の良／不良情報Ｂｌｏｃｋ0ＦＡＩＬが入る。同様に、モニターＭＯＮ３，ＭＯＮ４の出力により活性化されるＡＮＤゲートＧ３，Ｇ４には、レジスタ回路１１から保証ブロックＢｌｏｃｋ2047の良／不良情報Ｂｌｏｃｋ2047ＦＡＩＬが入る。これらの情報信号Ｂｌｏｃ0ＦＡＩＬ，Ｂｌｏｃｋ2047ＦＡＩＬは、不良の場合に“Ｈ”である。
【００４４】
一方、ゲートＧ１−Ｇ４の出力によりそれぞれ制御されてアドレス切り替えを行うためのセレクタＳＥＬ１−ＳＥＬ４が配置されている。
【００４５】
例えば、保証ブロックＢｌｏｃｋ0が不良の場合、これがアクセスされたときには、モニター信号Ｂｌｏｃｋ0_Hitと不良情報Ｂｌｏｃｋ0ＦＡＩＬによりゲートＧ１の出力が“Ｈ”となる。これを受けて、セレクタＳＥＬ１において、入力されたアドレスに代わって、バックアップ用Ｂｌｏｃｋ15のブロックアドレスが選択される。Ｂｌｏｃｋ15対応のロウデコーダには不良ブロックフラグがセットされていないので、そのままＢｌｏｃｋ15がアクセスされる。即ち、外部的にはブロックアドレス０（不良）を指定したにもかかわらず、実質良ブロックとしてアクセスできたことになる。
【００４６】
また、Ｂｌｏｃｋ0が不良の場合で、バックアップ用ブロックＢｌｏｃｋ15がアクセスされたときは、モニター信号Ｂｌｏｃｋ15_Hitと不良情報Ｂｌｏｃｋ0ＦＡＩＬによりゲートＧ２の出力が“Ｈ”となり、セレクタＳＥＬ２において、入力されたアドレスに代わって、保証ブロックＢｌｏｃｋ0のブロックアドレスが選択される。いまの場合、保証ブロックＢｌｏｃｋ0は不良であって、対応するロウデコーダには不良ブロックフラグが設定されており、書き込み/読み出し/消去動作をしないブロックとして適切に処理(他のシーケンスに悪影響を与えないように)されることになる。
【００４７】
保証ブロックＢｌｏｃｋ2047が不良の場合も同様に、セレクタＳＥＬ３，ＳＥＬ４によりＢｌｏｃｋ2047，Ｂｌｏｃｋ1023の間のアドレス置換制御が行われる。
【００４８】
以上のようにこの実施の形態によれば、保証ブロックに対してバックアップブロックを設定することで、実質的に保証ブロックの信頼性を高いものとすることができる。しかも、保証ブロックとバックアップブロックが共に良ブロックである場合にも、それらの両方を無駄にせず使用することができる。また、拡張ブロック方式を採用することにより、冗長ブロック方式の場合と比べて面積増大を抑えることができる。
【００４９】
ところで、ＢＩＳＴ（Built-In Self Test）において、テスタが各ブロックの良／不良判定を行うためには、保証ブロック置換回路１２を無効とするモードがあることが望ましい。前述のように、もし先頭ブロックＢｌｏｃｋ０が保証ブロックであってテストの結果これが不良と判定され、そのテスト結果を受けて保証ブロック置換回路１２のアドレス置換機能が有効になると、その後ブロックＢｌｏｃｋ１５のテストを行おうとしても、アドレス変換の結果としてブロックＢｌｏｃｋ０をアクセスすることになり、再度不良と判定されるという結果を来たすことになる。
【００５０】
このような事態を避けるためには、例えば図８に示すように、レジスタ回路１１内に良／不良情報Ｂｌｏｃｋ0ＦＡＩＬ，Ｂｌｏｃｋ2047ＦＡＩＬを保持するレジスタＲＥＧ１，ＲＥＧ２とは別に、保証ブロック置換回路１２のアドレス置換機能の有効／無効を設定する信号ＥＮＢを出力できるレジスタＲＥＧ３を備える。この信号ＥＮＢは、良／不良情報Ｂｌｏｃｋ0ＦＡＩＬ，Ｂｌｏｃｋ2047ＦＡＩＬが入力されるＡＮＤゲートＧ１−Ｇ４に共通に入力されるものとし、テスト時にはＥＮＢ＝“Ｌ”として、保証ブロック置換回路１２の機能を無効にする。具体的には入力アドレスをそのままスルーする状態に設定する。通常時は、ＥＮＢ＝“Ｈ”として、保証ブロック置換回路１２を有効とする。
【００５１】
このようにすれば、先頭ブロックＢｌｏｃｋ０から順次テストを行うものとして、先頭ブロックＢｌｏｃｋ０の良否に拘わらず、バックアップ用ブロックＢｌｏｃｋ１５をテストすることが可能となる。
【００５２】
その他の各種テストや不良解析等において、実際にどの物理アドレスにアクセスしているのかをテスタに知らせるためには、同様に保証ブロック置換回路１２の機能を無効にしておくことが都合がよい場合がある。
【００５３】
なお保証ブロックはアクセスしやすいことが望ましい。この意味から、上記実施の形態のＢＬＫ0やＢＬＫ2047の他に保証ブロックとして選択するに好ましいブロックとして、ＢＬＫ1や拡張ブロック領域の最終ブロックＥｘＢＬＫ31を挙げることができる。ここに例示したブロックの一乃至複数個を保証ブロックとして用いればよい。
【００５４】
また上記実施の形態では、一つの保証ブロックについて一つのバックアップブロックを用意したが、複数のバックアップ用ブロックを用意することもできる。この場合、保証ブロックが不良であり、第１候補のバックアップ用ブロックが不良の場合には、第２候補のバックアップ用ブロックを用いる、という置換制御を行えばよい。
【図面の簡単な説明】
【００５５】
【図１】一実施の形態によるＮＡＮＤ型フラッシュメモリの機能ブロック構成を示す図である。
【図２】同フラッシュメモリのメモリセルアレイ構成を示す図である。
【図３】同フラッシュメモリのロウデコーダ構成を示す図である。
【図４】同フラッシュメモリのブロック構成とそのアクセス方式を説明するための図である。
【図５】同フラッシュメモリにおける保証ブロック置換回路の構成例を示す図である。
【図６】同保証ブロック置換回路のブロックアドレスモニターの構成を示す図である。
【図７】保証ブロック及びそのバックアップブロックのブロックアドレスを示す図である。
【図８】保証ブロック置換回路の有効／無効を選択できるレジスタを備えたレジスタ回路構成例を示す図である。
【符号の説明】
【００５６】
１…メモリセルアレイ、１ａ…ＲＯＭフューズ領域、２…センスアンプ回路、３…カラムデコーダ、４…ロウデコーダ、５…プリデコーダ、６…制御回路、７…電圧生成回路、８…パワーオンリセット回路、９…アドレスバッファ、１０…入出力バッファ、１１…レジスタ回路、１２…保証ブロック置換回路（アドレス変換回路）、ＭＯＮ１〜４…ブロックアドレスモニター回路、Ｇ１〜Ｇ４…ＡＮＤゲート、ＳＥＬ１〜４…セレクタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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