(57)【要約】【課題】新規なオペアンプの位相補償回路及び位相補償方法を示す。【解決手段】オペアンプの正の入力端子と、出力端子の間に、容量、または容量と抵抗を直列に接続することで、位相補償を行い、安定した動作のできるオペアンプ回路を示す。容量値、抵抗値はいずれも使用プロセスにおける、チップ面積の極端な増大につながらない範囲内の値で設定できる。また設計後に事後的に容量、容量と抵抗を追加でき、チップ外部に接続することも出来る。【選択図】図２
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【特許請求の範囲】
【請求項１】
オペアンプの正の入力端子と出力端子間に容量を接続することで位相補償をした、オペアンプ。
【請求項２】
オペアンプの正の入力端子と出力端子間に容量を接続する、オペアンプの位相補償方法。
【請求項３】
請求項２にかかる方法で位相補償をした、オペアンプ。
【請求項４】
オペアンプの正の入力端子と出力端子間に容量と抵抗を直列に接続することで、位相補償をした、オペアンプ。
【請求項５】
オペアンプの正の入力端子と出力端子間に容量と抵抗を直列に接続する、オペアンプの位相補償方法。
【請求項６】
請求項４にかかる方法で位相補償をした、オペアンプ。
【請求項７】
オペアンプの正の入力端子と出力端子間に容量を接続する、オペアンプのノイズのフィルタリング方法。
【請求項８】
オペアンプの正の入力端子と出力端子間に容量と抵抗を接続する、オペアンプのノイズのフィルタリング方法。
【請求項９】
事後的に既存のオペアンプの回路外部において、正の入力端子と出力端子間に容量を接続し、位相補償する、オペアンプの設計変更方法。
【請求項１０】
事後的に既存のオペアンプの回路外部において、正の入力端子と出力端子間に容量と抵抗を直列に接続し、位相補償する、オペアンプの設計変更方法。
【発明の詳細な説明】
【技術分野】
【０００１】本発明はオペアンプに関し、位相補償回路を接続することで、広帯域で安定動作できるようにすることを目的とする。
【背景技術】
【０００２】オペアンプのＤＣゲインやユニティゲイン周波数、位相余裕などの各指標はトレードオフの関係にある。半導体集積回路のチップ面積や消費電流を考慮したうえで、ゲインや周波数帯域を広げたい場合は、どうしても位相余裕が悪化し、安定動作の面で不安が出る。つまり最悪の場合、発振する危険が出る。【０００３】そこで位相補償を行い、位相余裕を改善する方法が取られる。一般的には２段オペアンプの場合は、１段目の出力と２段目の入力の間に、容量、容量と抵抗を接続する方法が取られる。
また、出力端子とグラウンド間に、容量または容量と抵抗を接続する方法もある。【０００４】一般に正帰還がかかると、回路が発振してしまうので、このような回路構成は採用されていなかった。しかし、正帰還と負帰還が同時にかかるような回路構成は、非特許文献１のｐ２３８などにも示されていて、必ずしも発振するというのは、適切な判断ではない。
そのような回路構成を、半導体集積回路のチップ内部で行うことも、同様である。【０００５】またＤＣゲインを上げるため、オペアンプは２段構成で使用される場合が多く見られるが、回路の安定性、つまり使いやすさを考慮すると、１段構成のほうが望ましい場合もある。
【非特許文献１】馬場清太郎著  ＯＰアンプによる実用回路設計  ＣＱ出版社  ｐ１０６〜ｐ１３２
【非特許文献２】谷口研二著  ＣＭＯＳアナログ回路入門  ＣＱ出版社  ｐ１８６〜ｐ１８９
【発明の開示】
【発明が解決しようとする課題】
【０００６】１段オペアンプの場合は、１段目の出力と、２段目の入力の間に位相補償をする方法は論理的に採用できない。また出力端子とグラウンド間に位相補償する方法もまだ一般的な設計方法として、確立されていない。【０００７】また多段オペアンプでも、一般的に、回路の外部に容量または容量と抵抗を電源ラインに接続して、ノイズ対策や位相補償を行っている。
【課題を解決するための手段】
【０００８】そこで、オペアンプの正の入力端子と出力端子間に位相補償回路を接続する方法を提案する。
【発明の効果】
【０００９】１段オペアンプの場合は、正の入力端子と出力端子の間に位相補償回路を接続するよりも、容量値を小さくできるので、最適な位相補償の方法だといえる。【００１０】多段オペアンプでも回路の外部から、事後的に位相補償ができ、設計変更が簡単に可能である。【００１１】本発明にかかる位相補償方法によって、広帯域のオペアンプが実現できる。
【発明を実施するための最良の形態】
【００１２】本発明は特許請求の範囲により定義され、実施例に限定されるものではない。したがって、オペアンプの回路の外部であろうと内部であろうと、同様に位相補償でき、また既存の回路に事後的に位相補償を施すことも出来る。さらにあらゆる種類のオペアンプに適用可能である。
【実施例１】
【００１３】ＣＭＯＳプロセスでのシンメトリカルオペアンプを例に、この回路構成の効果を以下に示す。図１の回路で、電源電圧を１．８Ｖ、負荷容量を１０ｐＦとして解析したときの結果を示す。ＡＣ解析の結果、ＤＣゲイン４０．７ｄＢ、位相余裕５．５度、ＧＢＷ６４６ＭＨｚである。したがってもうちょっと位相余裕が欲しいと考える。【００１４】そこで図２のように、正の入力端子と出力端子に、容量を直列に接続する。ＡＣ解析の結果、ＤＣゲイン４０．７ｄＢ、位相余裕４２度、ＧＢＷ３９０ＭＨｚである。【００１５】参考に図３のように、同じ容量値を正の入力端子とグラウンド端子に直列に接続する。ＡＣ解析の結果、ＤＣゲイン４０．７ｄＢ、位相余裕２２度、ＧＢＷ４０４ＭＨｚである。【００１６】したがって、同じ容量値ならば、新しい回路構成のほうが良い特性を示していることがわかる。
【実施例２】
【００１７】そこで図４のように、正の入力端子と出力端子に、容量と抵抗を直列に接続する。ＡＣ解析の結果、ＤＣゲイン４０．７ｄＢ、位相余裕４５度、ＧＢＷ４００ＭＨｚである。【００１８】参考に図５のように、同じ容量値と抵抗値を正の入力端子とグラウンド端子に直列に接続する。ＡＣ解析の結果、ＤＣゲイン４０．７ｄＢ、位相余裕３５度、ＧＢＷ４８０ＭＨｚである。【００１９】したがって、同じ抵抗値と容量値ならば、新しい回路構成のほうが良い特性を示していることがわかる。なおここで用いるＣ１の容量値及び抵抗値はすべて同じ値である。【００２０】実施例２にかかる回路で、ＤＣ解析を行うと、消費電量が５．４ｍＡ、同相入力電圧範囲が０．２５〜１．１５Ｖとなる。
パルスを同相入力範囲で与えて、スルーレートを計算すると、立ち上がり９０Ｖ／ｕＳ、立下り８８．５Ｖ／ｕＳとなる。
【産業上の利用可能性】
【００２１】容量は、製造プロセスや回路構成にもよるが、数ピコファラドでそれほどの半導体集積回路のチップ面積の増大や、寄生容量の増大にもつながらない。したがって効果的な回路構成だといえる。
【図面の簡単な説明】
【００２２】
【図１】本発明の前提となる、位相補償の無い回路図。
【図２】本発明の第１の実施の形態にかかる回路図。
【図３】本発明の第１の実施の形態と比較用の回路図。
【図４】本発明の第２の実施の形態にかかる回路図。
【図５】本発明の第２の実施の形態と比較用の回路図。
【符号の説明】Ｃ１・・・容量
Ｒ１・・・抵抗
Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６，Ｍ７，Ｍ８，Ｍ９，Ｍ１０・・・ＭＯＳトランジスタ
Ｖｉｎｎ・・・正の入力端子
Ｖｉｎｐ・・・負の入力端子
Ｖｏｕｔ・・・出力端子
Ｉ１・・・電流源
Ｖ１・・・電圧源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【手続補正書】
【提出日】平成21年6月1日(2009.6.1)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正の内容】
【０００４】  一般に正帰還がかかると、回路が発振してしまうので、このような回路構成は採用されていなかった。しかし、正帰還とはなにかを考えるに、入力電圧と出力電圧が同位相になることである。また出力端子が、正の入力端子と負の入力端子の両方に接続されるような回路構成は、非特許文献１のｐ２３８などにも示されていて、必ずしも発振するというのは、適切な判断ではない。そのような回路構成を、半導体集積回路のチップ内部で行うことも、同様である。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】  参考に図３のように、同じ容量値を出力端子とグラウンド端子に直列に接続する。ＡＣ解析の結果、ＤＣゲイン４０．７ｄＢ、位相余裕２２度、ＧＢＷ４０４ＭＨｚである。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】参考に図５のように、同じ容量値と抵抗値を出力端子とグラウンド端子に直列に接続する。ＡＣ解析の結果、ＤＣゲイン４０．７ｄＢ、位相余裕３５度、ＧＢＷ４８０ＭＨｚである。