(57)【要約】【課題】無駄な待機状態を短縮することによりテスト効率を改善できる半導体テストシステムを実現すること。【解決手段】ＤＵＴに試験信号を出力する試験信号発生部と、前記ＤＵＴからデータを取り込み演算を行う演算テストモジュールと、前記ＤＵＴの切替を行うハンドラと、これら試験信号発生部と演算テストモジュールとハンドラの動作を制御するテストシステム制御部とで構成された半導体テストシステムにおいて、前記テストシステム制御部が演算終了通知を確認した後に、前記演算テストモジュールから前記テストシステム制御部へのデータ転送と、前記ハンドラによるＤＵＴの切替動作とが並行して実行されることを特徴とするもの。【選択図】                    図１
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【特許請求の範囲】
【請求項１】
ＤＵＴに試験信号を出力する試験信号発生部と、前記ＤＵＴからデータを取り込み演算を行う演算テストモジュールと、前記ＤＵＴの切替を行うハンドラと、これら試験信号発生部と演算テストモジュールとハンドラの動作を制御するテストシステム制御部とで構成された半導体テストシステムにおいて、
前記演算テストモジュールには前記テストシステム制御部に演算終了を通知する演算終了通知部を設けるとともに、前記テストシステム制御部にはこの演算終了通知を確認する演算終了確認部と前記演算テストモジュールにデータ転送を要求するデータ転送要求部を設け、
前記テストシステム制御部が演算終了通知を確認した後に、前記演算テストモジュールから前記テストシステム制御部へのデータ転送と、前記ハンドラによるＤＵＴの切替動作とが並行して実行されることを特徴とする半導体テストシステム。
【請求項２】
前記ハンドラとしてＴＡＢハンドラを用いることを特徴とする請求項１記載の半導体テストシステム。
【請求項３】
前記ハンドラとしてＣＯＦハンドラを用いることを特徴とする請求項１記載の半導体テストシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体テストシステムに関し、詳しくは、テスト効率の改善に関するものである。
【０００２】
図４は、従来の半導体テストシステムの一例を示すブロック図である。図において、テストシステム制御部１０はテストシステム全体の動作を統括制御するものであり、バスＢを介して試験信号発生部２０と演算テストモジュール３０およびハンドラ４０に接続されている。
【０００３】
テストシステム制御部１０には、試験信号発生部２０に対して試験信号の出力を命令する試験信号出力命令部１１、演算テストモジュール３０に対して測定対象半導体５（以下ＤＵＴという）からのデータ取込を命令するＤＵＴデータ取込命令部１２、ハンドラ４０に対しＤＵＴ５０の切替を命令するＤＵＴ切替命令部１３、ハンドラ４０から出力されるＤＵＴ５０の切替完了通知を確認するＤＵＴ切替完了確認部１４などが設けられている。
【０００４】
試験信号発生部２０にはテストシステム制御部１０から入力される試験信号出力命令を確認する試験信号出力命令確認部２１が設けられていて、試験信号出力命令を確認することにより、ＤＵＴ５０に所定の試験信号を出力する。
【０００５】
演算テストモジュール３０にはテストシステム制御部１０から入力されるＤＵＴデータ取込命令を確認するＤＵＴデータ取込命令確認部３１が設けられていて、ＤＵＴデータ取込命令を確認することにより、ＤＵＴ５０から出力されるデータを取り込んで所定の演算処理を行い、演算結果や測定データをテストシステム制御部１０に転送する。
【０００６】
ハンドラ４０には、テストシステム制御部１０から入力されるＤＵＴ切替命令を確認するＤＵＴ切替命令確認部４１およびテストシステム制御部１０にＤＵＴ５０の切替完了を通知するＤＵＴ切替完了通知部４２などが設けられている。テストシステム制御部１０から入力されるＤＵＴ切替命令を確認することにより、次に測定すべきＤＵＴ５０が所定の測定位置に配置されるようにＤＵＴ５０の切替を行い、ＤＵＴ５０の切替が完了するとテストシステム制御部１０にＤＵＴ５０の切替完了を通知する。このようなハンドラ４０としては、たとえば、テープ状の搬送部材に実装されたＤＵＴを所定の測定位置に搬送するように構成されたＴＡＢ(Tape Automated Bonding)ハンドラや、フィルム状の搬送部材に実装されたＤＵＴを所定の測定位置に搬送するように構成されたＣＯＦ(Chip on Film)ハンドラが用いられる。
【０００７】
このように構成される半導体テストシステムのテストシステム制御部１０は、ＤＵＴ５０が実装されてハンドラ４０のリールに装填されている搬送部材ロールをロット単位として連続テストを行い、１ロットのテスト終了後にＤＵＴ５０の良品・不良品判定選別を行う。
【０００８】
図５は、図４のように構成される半導体テストシステムの動作時間を説明するタイミングチャートである。テスト時間は試験信号発生部２０からＤＵＴ５０に所定の試験信号が入力されてから演算テストモジュール３０が測定データを測定するまでの時間を示し、待機時間はあるＤＵＴのテストが終了してから次のＤＵＴのテストが始まるまでの時間を示している。この待機時間はインデックスタイムと表現されることもあり、主にＤＵＴの切り替え時間になる。これらテスト時間と待機時間を１ロットのテストが終わるまで繰り返し実行した後、判定時間においてＤＵＴ５０の良品・不良品判定選別を行う。
【０００９】
図６は、図４のように構成される半導体テストシステムの動作の流れを説明するフローチャートである。テストシステム制御部１０は試験信号出力命令部１１から試験信号発生部２０に試験信号出力命令を出力する（ＳＰ１）。試験信号発生部２０は、試験信号出力命令確認部２１でこの試験信号出力命令を確認することにより、ＤＵＴ５０へ所定の試験信号を出力する（ＳＰ２）。
【００１０】
その後、テストシステム制御部１０は、ＤＵＴデータ取込命令部１２から演算テストモジュール３０にＤＵＴデータ取込命令を出力する（ＳＰ３）。演算テストモジュール３０は、ＤＵＴデータ取込命令確認部３１でこのＤＵＴデータ取込命令を確認すると、ＤＵＴ５０からのデータ取込を行うとともに（ＳＰ４）、演算処理を行い（ＳＰ５）、テストシステム制御部１０にデータ転送を行う（ＳＰ６）。
【００１１】
テストシステム制御部１０は、演算テストモジュール３０から転送されるデータの受信が完了した後、ＤＵＴ切替命令部１３からハンドラ４０にＤＵＴ切替命令を出力する（ＳＰ７）。ハンドラ４０は、ＤＵＴ切替命令確認部４１でこのＤＵＴ切替命令を確認することによりＤＵＴ切替を実行し（ＳＰ８）、ＤＵＴ５０の切替が完了するとＤＵＴ切替完了通知部４２からテストシステム制御部１０にＤＵＴ切替完了通知を出力する（ＳＰ９）。テストシステム制御部１０のＤＵＴ切替完了確認部１４がこのＤＵＴ切替完了通知を確認することにより、次の試験信号出力命令が出力可能な状態になる。
【００１２】
以降、ステップＳＰ１の試験信号出力命令からステップＳＰ９のＤＵＴ切替完了通知までを、１ロットのテストが終わるまで繰り返して実行する。ここで、ステップＳＰ１の試験信号出力命令からステップＳＰ６のデータ転送までが「テスト時間」に対応し、ステップＳＰ７のＤＵＴ切り替え命令からステップＳＰ９のＤＵＴ切替完了通知までが「待機時間」に対応する。
【００１３】
特許文献１には、インデックスタイムに着目して、試験効率を極力向上させるようにした半導体集積回路試験装置の構成および方法が記載されている。
【特許文献１】特開２００３−１６７０２９号公報
【００１４】
ところで、このような半導体テストシステムは半導体素子の量産現場で使われることが多く、単位時間あたりにテストできるＤＵＴ数が多ければ多いほど、テスト工程における費用対効果率が高くなり、半導体素子のコスト低減に寄与するテスト効率の優れたテスタになる。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかし、従来の構成によれば、ハンドラ４０によるＤＵＴ５０の切替動作は、演算テストモジュール３０からのデータ転送受信が完了するまでは行われず、ハンドラ４０によるＤＵＴ５０の切替動作中はテストシステム制御部１０と演算テストモジュール３０は動作を休止した待機状態にあり、テスト効率向上の阻害要因になっている。
【００１６】
本発明は、このような課題を解決するものであり、その目的は、無駄な待機状態を短縮することによりテスト効率を改善できる半導体テストシステムを実現することにある。
【課題を解決するための手段】
【００１７】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
ＤＵＴに試験信号を出力する試験信号発生部と、前記ＤＵＴからデータを取り込み演算を行う演算テストモジュールと、前記ＤＵＴの切替を行うハンドラと、これら試験信号発生部と演算テストモジュールとハンドラの動作を制御するテストシステム制御部とで構成された半導体テストシステムにおいて、
前記演算テストモジュールには前記テストシステム制御部に演算終了を通知する演算終了通知部を設けるとともに、前記テストシステム制御部にはこの演算終了通知を確認する演算終了確認部と前記演算テストモジュールにデータ転送を要求するデータ転送要求部を設け、
前記テストシステム制御部が演算終了通知を確認した後に、前記演算テストモジュールから前記テストシステム制御部へのデータ転送と、前記ハンドラによるＤＵＴの切替動作とが並行して実行されることを特徴とする。
【００１８】
請求項２記載の発明は、請求項１記載の半導体テストシステムにおいて、前記ハンドラとしてＴＡＢハンドラを用いることを特徴とする。
【００１９】
請求項２記載の発明は、請求項１記載の半導体テストシステムにおいて、前記ハンドラとしてＣＯＦハンドラを用いることを特徴とする。
【発明の効果】
【００２０】
本発明によれば、半導体テストシステムの無駄な待機状態を短縮でき、テスト効率を改善できる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明について、図面を用いて詳細に説明する。図１は本発明の一実施例を示すブロック図であり、図４と共通する部分には同一の符号を付けている。
【００２２】
図１の構成では、図４の構成に加えて、テストシステム制御部１０には、演算テストモジュール３０から入力される演算終了通知を確認する演算終了通知確認部１５と、演算テストモジュール３０に対してデータ転送を要求するデータ転送要求部１６が設けられている。
【００２３】
そして、演算テストモジュール３０には、テストシステム制御部１０に演算終了を通知する
演算終了通知部３２と、テストシステム制御部１０から入力されるデータ転送要求を確認するデータ転送要求確認部３３が設けられている。
【００２４】
図１のように構成される半導体テストシステムのテストシステム制御部１０も、図４と同様に、ＤＵＴ５０が実装されハンドラ４０のリールに装填されている搬送部材ロールをロット単位として連続テストを行い、１ロットのテスト終了後にＤＵＴ５０の良品・不良品判定選別を行う。
【００２５】
図２は、図１のように構成される半導体テストシステムの動作の流れを説明するフローチャートである。テストシステム制御部１０は試験信号出力命令部１１から試験信号発生部２０に試験信号出力命令を出力する（ＳＰ１）。試験信号発生部２０は、試験信号出力命令確認部２１でこの試験信号出力命令を確認することにより、ＤＵＴ５０へ所定の試験信号を出力する（ＳＰ２）。
【００２６】
その後、テストシステム制御部１０は、ＤＵＴデータ取込命令部１２から演算テストモジュール３０にＤＵＴデータ取込命令を出力する（ＳＰ３）。演算テストモジュール３０は、ＤＵＴデータ取込命令確認部３１でこのＤＵＴデータ取込命令を確認すると、ＤＵＴ５０からのデータ取込を行うとともに（ＳＰ４）、演算処理を行い（ＳＰ５）、一連の演算処理が終了すると演算終了通知部３２からテストシステム制御部１０に演算終了を通知する（ＳＰ６）。
【００２７】
テストシステム制御部１０は、演算終了通知確認部１５で演算テストモジュール３０から入力される演算終了通知を確認すると、ＤＵＴ切替命令部１３からハンドラ４０にＤＵＴ切替命令を出力するとともに（ＳＰ７）、データ転送要求部１６から演算テストモジュール３０にデータ転送要求を出力する（ＳＰ８）。
【００２８】
演算テストモジュール３０は、データ転送要求確認部３３でデータ転送要求を確認することにより、テストシステム制御部１０に対してデータ転送を開始する（ＳＰ９）。
【００２９】
一方、ハンドラ４０は、ＤＵＴ切替命令確認部４１でＤＵＴ切替命令を確認することによりＤＵＴ切替を実行し（ＳＰ１０）、ＤＵＴ５０の切替が完了するとＤＵＴ切替完了通知部４２からテストシステム制御部１０にＤＵＴ切替完了通知を出力する（ＳＰ１１）。テストシステム制御部１０のＤＵＴ切替完了確認部１４がこのＤＵＴ切替完了通知を確認することにより、次の試験信号出力命令が出力可能な状態になる。
【００３０】
以降、ステップＳＰ１の試験信号出力命令からステップＳＰ１１のＤＵＴ切替完了通知までを、１ロットのテストが終わるまで繰り返して実行する。ここで、ステップＳＰ１の試験信号出力命令からステップＳＰ９のデータ転送までが「テスト時間」に対応し、ステップＳＰ７のＤＵＴ切り替え命令からステップＳＰ１１のＤＵＴ切替完了通知までが「待機時間」に対応する。
【００３１】
図３は、図１のように構成される半導体テストシステムの動作時間を説明するタイミングチャートである。図１の構成におけるテスト時間は試験信号発生部２０からＤＵＴ５０に所定の試験信号が入力されてから演算テストモジュール３０が測定データを測定するまでの時間を示し、待機時間はあるＤＵＴの演算が終了してから次のＤＵＴのテストが始まるまでの時間を示している。これらテスト時間と待機時間を１ロットのテストが終わるまで繰り返し実行した後、判定時間においてＤＵＴ５０の良品・不良品判定選別を行う。
【００３２】
これにより、図１の構成では、演算終了後における演算テストモジュール３０からテストシステム制御部１０へのデータ転送とハンドラ４０によるＤＵＴ５０の切替動作とが並行して実行されることになり、データ転送後にＤＵＴ５０の切替を行っていた従来の構成に比べて、ハンドラ４０の無駄な待機状態を短縮することによりＤＵＴのテストに要する全体の時間も短縮でき、半導体テストシステムとしてのテスト効率を改善できる。
【００３３】
なお、ハンドラ４０は、ＴＡＢハンドラであってもよいし、ＣＯＦハンドラであってもよい。
【００３４】
以上説明したように、本発明によれば、単位時間あたりにテストできるＤＵＴ数が従来よりも多いテスト効率の優れた半導体テストシステムが実現できる。
【図面の簡単な説明】
【００３５】
【図１】本発明の一実施例を示すブロック図である。
【図２】図１の動作の流れを説明するフローチャートである。
【図３】図１の動作時間を説明するタイミングチャートである。
【図４】従来の半導体テストシステムの一例を示すブロック図である。
【図５】図４の動作時間を説明するタイミングチャートである。
【図６】図４の動作の流れを説明するフローチャートである。
【符号の説明】
【００３６】
１０  テストシステム制御部
１１  試験信号出力命令部
１２  ＤＵＴデータ取込命令部
１３  ＤＵＴ切替命令部
１４  ＤＵＴ切替完了確認部
１５  演算終了通知確認部
１６  データ転送要求部
２０  試験信号発生部
２１  試験信号出力命令確認部
３０  演算テストモジュール
３１  ＤＵＴデータ取込命令確認部
３２  演算終了通知部
４０  ハンドラ
４１  ＤＵＴ切替命令確認部
４２  ＤＵＴ切替完了通知部
５０  ＤＵＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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