(57)【要約】【課題】集積回路試験装置において、試験信号の再現性に関連して生じ得る問題を回避する。【解決手段】所定のアナログ信号をデジタル信号に変換するＡＤ変換手段１３と、ＡＤ変換手段からのデジタル信号について所定の処理を施す信号処理手段１４と、信号処理手段による処理の結果として得られる信号をアナログ信号に変換するＤＡ変換手段１５とを備えた集積回路を試験する集積回路試験装置において、ＡＤ変換手段からのデジタル信号に代わる試験データを記憶する記憶手段１２と、ＡＤ変換手段からのデジタル信号に代えて、記憶手段から試験データを読み出して、信号処理手段に供給する供給信号切替手段１６、１７とを設ける。【選択図】図１
2009174856.tif 000002
【特許請求の範囲】
【請求項１】
所定のアナログ信号をデジタル信号に変換するＡＤ変換手段と、
前記ＡＤ変換手段からのデジタル信号について所定の処理を施す信号処理手段と、
前記信号処理手段による処理の結果として得られる信号をアナログ信号に変換するＤＡ変換手段とを備えた集積回路を試験する装置であって、
前記ＡＤ変換手段からのデジタル信号に代わる試験データを記憶する記憶手段と、
前記ＡＤ変換手段からのデジタル信号に代えて、前記記憶手段から前記試験データを読み出して、前記信号処理手段に供給する供給信号切替手段とを具備することを特徴とする集積回路試験装置。
【請求項２】
前記信号処理手段による処理の結果として得られるデータを前記記憶手段に記憶させる出力切替手段を具備することを特徴とする請求項１に記載の集積回路試験装置。
【請求項３】
前記集積回路はＣＰＵ及び該ＣＰＵのプログラム領域として使用される内部メモリを備え、
前記記憶手段は前記内部メモリであることを特徴とする請求項２に記載の集積回路試験装置。
【請求項４】
前記試験データを前記集積回路に入力するとともに、前記信号処理手段による処理結果として得られるデータを前記集積回路から出力する入出力手段を備え、
前記ＣＰＵは前記入出力手段により入力される試験データを前記記憶手段に記憶させるとともに、前記記憶手段に記憶される前記信号処理手段による処理結果として得られるデータを前記入出力手段に供給するものであることを特徴とする請求項３に記載の集積回路試験装置。
【請求項５】
前記信号処理手段における信号処理に関する所定のパラメータの値を設定するための設定手段を備え、
前記ＣＰＵは前記設定手段からの指示に基づき、前記信号処理手段における前記パラメータの値を設定するものであることを特徴とする請求項３又は４のいずれか１項に記載の集積回路試験装置。
【請求項６】
前記所定のアナログ信号は、ＦＭ受信機における受信信号であり、
前記信号処理手段は、前記受信信号における希望波に隣接する妨害波を除去する信号処理を行うものであり、
前記所定のパラメータは、前記妨害波の除去に使用するフィルタの特性に関するものであることを特徴とする請求項５に記載の集積回路試験装置。
【請求項７】
所定のアナログ信号をデジタル信号に変換するＡＤ変換手段と、
前記ＡＤ変換手段からのデジタル信号について所定の処理を施す信号処理手段と、
前記信号処理手段による処理の結果として得られる信号をアナログ信号に変換するＤＡ変換手段とを備えた集積回路を試験する方法であって、
記憶手段が、前記ＡＤ変換手段からのデジタル信号に代わる試験データを記憶する記憶工程と、
供給信号切替手段が、前記ＡＤ変換手段からのデジタル信号に代えて、前記記憶手段から前記試験データを読み出して、前記信号処理手段に供給する供給信号切替工程とを具備することを特徴とする集積回路試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、所定のアナログ信号をデジタル信号に変換し、これに対して所定の信号処理を施し、そしてアナログ信号に変換して出力する集積回路を試験する集積回路試験装置及び集積回路試験方法に関する。
【背景技術】
【０００２】
図３は従来の集積回路試験装置の構成を示すブロック図である。同図において、３０は試験の対象とされる集積回路（ＬＳＩ）、４０は集積回路３０が実装された評価ボードである。集積回路３０は、必要な情報処理や各部の制御を行うＣＰＵ３１、ＣＰＵ３１に接続された内部メモリ３２、入力されるアナログ信号をデジタル信号に変換するＡ／Ｄコンバータ３３、Ａ／Ｄコンバータ３３からのデジタル信号に対して所定の処理を施すデジタル信号処理部３４、デジタル信号処理部３４からのデジタル信号をアナログ信号に変換して外部に出力するＤ／Ａコンバータ３５を備える。内部メモリは通常、ＣＰＵ３１が実行するプログラムが格納されるプログラム領域として使用される。デジタル信号処理部３４は、カスタムロジックの機能として、所定の信号処理を行うものである。
【０００３】
図３中の４１はデジタル信号処理部３４における処理に関係するパラメータ値の設定を行うためのパラメータ設定装置である。パラメータ設定装置４１はパラメータ値の設定に関する指示をＣＰＵ３１に与える。ＣＰＵ３１はこの指示に応じてデジタル信号処理部３４におけるパラメータ値を設定する。４２はデジタル信号処理部３４における処理に関する試験を行うための試験信号を発生する試験信号発生器であり、４３はデジタル信号処理部３４による処理結果として得られる信号を測定する試験信号測定器である。
【０００４】
この構成において、デジタル信号処理部３４による処理に関する試験を行うために、試験信号発生器４２から試験信号がＡ／Ｄコンバータ３３に入力されると、デジタル信号処理部３４は設定されているパラメータ値に基づき、Ａ／Ｄコンバータ３３からのデジタル化された試験信号に対して所定の信号処理を施す。この信号処理の結果として得られた信号は、Ｄ／Ａコンバータ３５を経て試験信号測定器４３に供給され、試験信号測定器４３よって、所定の測定が行われる。測定結果は、デジタル信号処理部３４による信号処理についての所定の検証を行うために供されることになる。
【０００５】
この試験は、パラメータ設定装置４１により設定される種々のパラメータ値に基づいて行われる。したがって、この試験により、パラメータの各設定値に対応する各測定値を取得することができる。このようなパラメータの各設定値と各測定値との対応関係に基づいて、デジタル信号処理部３４の機能に関する所定の検証を行うとともに、最適なパラメータ値を取得することができる。
【０００６】
なお、このように試験信号を、被試験デバイスに付与し、被試験デバイスによる処理結果に基づき、被試験デバイスの機能を検証する技術としては、特許文献１に記載されたものもの知られている。同文献の技術においては、テストデータの供給及び処理結果のデータは電話回線を介して送受し、遠隔において被試験デバイスの機能の確認を行うようにしている。
【０００７】
【特許文献１】特開２００３−２６２６６２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上述図３の従来技術によれば、試験信号発生器４２からアナログ試験信号をＡ／Ｄコンバータ３３に供給し、そして、試験信号についての処理結果をＤ／Ａコンバータ３５でアナログ信号に変換し、測定するようにしているため、アナログである試験信号の再現性がしばしば問題となる。つまり、パラメータの各設定値と各測定値との正確な対応関係を取得するのに必ずしも成功してはいない。信号処理機能についての検証結果においても不確実さが存在する。
【０００９】
なお、デジタル信号処理部３４の検証を行う方法としては、シミュレーションによる方法もあるが、コンピュータ上で行うシミュレーションは、非常に時間を要するので、現実的ではない場合がある。
【００１０】
本発明の目的は、このような従来技術の問題点に鑑み、集積回路試験装置において、試験信号の再現性に関連して生ずる問題を回避することにある。
【課題を解決するための手段】
【００１１】
この目的を達成するため、第１の発明に係る集積回路試験装置は、所定のアナログ信号をデジタル信号に変換するＡＤ変換手段と、前記ＡＤ変換手段からのデジタル信号について所定の処理を施す信号処理手段と、前記信号処理手段による処理の結果として得られる信号をアナログ信号に変換するＤＡ変換手段とを備えた集積回路を試験する装置であって、前記ＡＤ変換手段からのデジタル信号に代わる試験データを記憶する記憶手段と、前記ＡＤ変換手段からのデジタル信号に代えて、前記記憶手段から前記試験データを読み出して、前記信号処理手段に供給する供給信号切替手段とを具備することを特徴とする。
【００１２】
この構成において、集積回路の実際の動作においては、所定のアナログ信号がＡＤ変換手段によりデジタル信号に変換され、信号処理手段により処理される。この処理の結果として得られる信号はＤＡ変換手段によりアナログ信号に変換され、出力される。一方、集積回路の試験時には、供給信号切替手段が、ＡＤ変換手段からのデジタル信号に代えて、記憶手段から試験データを読み出して、信号処理手段に供給する。したがって、試験は記憶手段に記憶されている一定の試験データに基づいて行うことができる。したがって、試験用のアナログ信号をＡＤ変換手段に供給して行っていた従来の試験におけるような、試験信号の再現性に関連して生じ得る問題を回避することができる。
【００１３】
第２の発明に係る集積回路試験装置は、第１発明において、前記信号処理手段による処理の結果として得られるデータを前記記憶手段に記憶させる出力切替手段を具備することを特徴とする。
【００１４】
第３の発明に係る集積回路試験装置は、第２発明において、前記集積回路はＣＰＵ及び該ＣＰＵのプログラム領域として使用される内部メモリを備え、前記記憶手段は前記内部メモリであることを特徴とする。
【００１５】
第４の発明に係る集積回路試験装置は、第３発明において、前記試験データを前記集積回路に入力するとともに、前記信号処理手段による処理結果として得られるデータを前記集積回路から出力する入出力手段を備え、前記ＣＰＵは前記入出力手段により入力される試験データを前記記憶手段に記憶させるとともに、前記記憶手段に記憶された前記信号処理手段による処理結果として得られるデータを前記入出力手段に供給するものであることを特徴とする。
【００１６】
第５の発明に係る集積回路試験装置は、第３又は第４発明において、前記信号処理手段における信号処理に関する所定のパラメータの値を設定するための設定手段を備え、前記ＣＰＵは前記設定手段からの指示に基づき、前記信号処理手段における前記パラメータの値を設定するものであることを特徴とする。
【００１７】
第６の発明に係る集積回路試験装置は、第５発明において、前記所定のアナログ信号は、ＦＭ受信機における受信信号であり、前記信号処理手段は、前記受信信号における希望波に隣接する妨害波を除去する信号処理を行うものであり、前記所定のパラメータは、前記妨害波の除去に使用するフィルタの特性に関するものであることを特徴とする。
【００１８】
第７の発明に係る集積回路試験方法は、所定のアナログ信号をデジタル信号に変換するＡＤ変換手段と、前記ＡＤ変換手段からのデジタル信号について所定の処理を施す信号処理手段と、前記信号処理手段による処理の結果として得られる信号をアナログ信号に変換するＤＡ変換手段とを備えた集積回路を試験する方法であって、記憶手段が、前記ＡＤ変換手段からのデジタル信号に代わる試験データを記憶する記憶工程と、供給信号切替手段が、前記ＡＤ変換手段からのデジタル信号に代えて、前記記憶手段から前記試験データを読み出して、前記信号処理手段に供給する供給信号切替工程とを具備することを特徴とする。
【発明の効果】
【００１９】
本発明によれば、集積回路の試験に際し、ＡＤ変換手段からのデジタル信号に代えて、記憶手段から試験データを読み出して、信号処理手段に供給するようにしたため、記憶手段に記憶されている一定の試験データに基づいて試験を行うことができる。したがって、試験用のアナログ信号をＡＤ変換手段に供給して行っていた従来の試験におけるような、試験信号の再現性に関連して生じ得る問題を回避することができる。
【発明を実施するための最良の形態】
【００２０】
図１は本発明の一実施形態に係る集積回路試験装置の構成を示すブロック図である。同図に示すように、この装置は、試験対象となる集積回路１０、及び集積回路１０を実装した評価ボード２０を備える。集積回路１０は、必要な情報処理や各部の制御を行うＣＰＵ１１、ＣＰＵ１１に接続された内部メモリ１２、入力されるアナログ信号をデジタル信号に変換するＡ／Ｄコンバータ１３、Ａ／Ｄコンバータ１３からのデジタル信号に対して所定の処理を施すデジタル信号処理部１４、デジタル信号処理部１４からのデジタル信号をアナログ信号に変換して外部に出力するＤ／Ａコンバータ１５を備える。デジタル信号処理部１４は、カスタムロジックの機能として、所定の信号処理を行うものである。
【００２１】
集積回路試験装置はまた、内部メモリ１２への接続デバイスを、ＣＰＵ１１と、デジタル信号処理部１４及び切替器１７との間で切り替える切替器１６、並びにデジタル信号処理部１４への接続デバイスを、切替器１６及びＡ／Ｄコンバータ１３間で切り替える切替器１７を備える。内部メモリ１２は、ＣＰＵ１１が実行するプログラムを格納するプログラム領域として使用されるとともに、デジタル信号処理部１４へ供給するテストパターンデータを格納する領域としても使用される。
【００２２】
図１中の２１は、デジタル信号処理部１４における処理に関係するパラメータの値の設定を行うためのパラメータ設定装置である。パラメータ設定装置２１はパラメータ値の設定に関する指示を受け入れ、対応する指示をＣＰＵ１１に与える。ＣＰＵ１１はこの指示に応じて、デジタル信号処理部１４におけるパラメータ値の設定を行う。
【００２３】
２２はデジタル信号処理部１４における処理に関する試験を行うためのテストパターンデータを入力し、及びこのデータについてのデジタル信号処理部１４による処理結果を出力するためのテストパターン入出力装置である。テストパターン入出力装置２２は、与えられるテストパターンデータをＣＰＵ１１に供給する。ＣＰＵ１１はこれを、切替器１６を介して、内部メモリ１２の所定領域に格納する。格納されたテストパターンデータは、切替器１７を介してデジタル信号処理部１４に供給され、処理される。この処理の結果として得られるデータは切替器１６を介して内部メモリ１２に格納される。格納された処理結果のデータは、ＣＰＵ１１により切替器１６を介して読み出され、テストパターン入出力装置２２により出力されることになる。
【００２４】
なお、図中の一点鎖線は、上述のテストパターン入出力装置２２により行われる内部メモリ１２へのテストパターンデータの設定及び内部メモリ１２からの処理結果データの読出し経路を示している。また、２点鎖線は、内部メモリ１２に設定されたテストパターンデータを用いてデジタル信号処理部１４による処理を行い、その結果を内部メモリ１２に格納するというデジタル信号処理の経路を示している。
【００２５】
切替器１６及び１７は、内部メモリ１２からテストパターンデータを読み出してデジタル信号処理部１４に供給するとともに、デジタル信号処理部１４による処理結果のデータを内部メモリ１２に書き込む機能を有する。すなわち切替器１６が内部メモリ１２を、デジタル信号処理部１４の出力側及び切替器１７の入力側に接続し、かつ切替器１７が切替器１６をデジタル信号処理部１４の入力側に接続しているとき、切替器１７は、Ａ／Ｄコンバータ１３と同じ動作タイミングで、内部メモリ１２からテストパターンデータを順次読み出してデジタル信号処理部１４に供給する。またこのとき、切替器１６は、Ｄ／Ａコンバータ１５と同じ動作タイミングで、デジタル信号処理部１４による処理結果のデータを内部メモリ１２の所定領域に順次書き込む。すなわち、切替器１６及び１７は、テストパターンデータを内部メモリ１２から読み出し、及びその処理結果を内部メモリ１２に書き込むためのアドレス制御及びタイミング制御を行う機能を備える。ＣＰＵ１１がこのアドレス制御及びタイミング制御を行い、切替器１６及び１７はデータバスの接続だけを切り替えるようにしてもよい。
【００２６】
テストパターンデータとしては、たとえば、ＦＭ変調波信号のテストパターンデータが該当し、このデータは、三角関数を用いて計算する等により、論理的に作成することができる。したがって、デジタル信号処理部１４を用いた集積回路を作成する前にデジタル信号処理部１４における処理をシミュレーションする際のテストパターンデータをそのまま利用することができる。
【００２７】
この構成において、デジタル信号処理部１４の機能試験を行うに際しては、まず、パラメータ設定装置２１により、デジタル信号処理部１４におけるデジタル信号処理に関するパラメータの値が所定の値に設定される。次に、内部メモリ１２は、切替器１６によってＣＰＵ１１に接続される。次に、テストパターン入出力装置２２によりテストパターンデータが入力されると、これをＣＰＵ１１が受け入れて、内部メモリ１２の所定領域に記憶する。
【００２８】
次に、内部メモリ１２は、切替器１６により、切替器１７の入力側及びデジタル信号処理部１４の出力側に接続される。また、デジタル信号処理部１４の入力側は、切替器１７により切替器１６に接続される。つまり、切替器１７及び切替器１６を介して内部メモリ１２に接続される。次に、切替器１７は内部メモリ１２から、テストパターンデータを順次読み出してデジタル信号処理部１４に供給する。これに応じ、デジタル信号処理部１４は供給されるテストパターンデータを順次処理する。またこの間、デジタル信号処理部１４によるテストパターンデータについての処理結果を、切替器１６は順次内部メモリ１２の所定領域に書き込む。
【００２９】
テストパターンデータのすべてについての処理が完了すると、パラメータ設定装置２１により、デジタル信号処理部１４におけるデジタル信号処理に関するパラメータの値が所定の値に変更され、再度、上述のようにして、テストパターンデータについての処理が行われ、処理結果が取得される。
【００３０】
このようにして、内部メモリ２２に格納された各パラメータ値によるテストパターンデータの処理結果は、テストパターン入出力装置２２により、ＣＰＵ１１を介して読み出され、デジタル信号処理部１４の機能の評価や確認に供される。また、各パラメータ値についてのテストパターンデータの処理結果に基づき、デジタル信号処理部１４における処理に最適なパラメータ値を求めることができる。
【００３１】
この集積回路試験装置は、ＦＭ受信機における受信信号の信号処理をデジタル信号処理部１４によって行う場合に、受信性能を向上させるために適用することができる。受信性能の向上は、希望波を受信する際に、これに隣接する妨害波を取り除くことによって達成することができる。この隣接妨害波を取り除く信号処理は、一般的にフィルタを用いて行われる。したがって、デジタル信号処理部１４において、かかるフィルタが用いられている場合、このフィルタの特性が、受信性能の向上を左右する重要なパラメータとなる。
【００３２】
従来、このパラメータの最適値を取得するためのテストデータとして、隣接妨害波を伴う希望波の受信波を、外部からＡ／Ｄコンバータ１３を介して供給するようにしていた。この場合、テストデータの再現性に問題があり、必ずしもデジタル信号処理部１４の機能を正確に評価できるとは限らなかった。
【００３３】
これに対し、本実施形態では、そのような受信波に相当するテストパターンデータを内部メモリ１２に用意し、これを内部メモリ１２からデジタル信号処理部１４に供給し、その処理結果を内部メモリ１２に格納するようにしているので、この処理結果を読み出し、評価することによって、デジタル信号処理部１４の機能を一定の高い精度で検証することができる。また、同一のテストパターンデータを用いて、受信性能を左右する信号処理に関するパラメータ、すなわちフィルタの特性を変更しながら、種々のパラメータ値についての信号処理結果を取得することができる。したがってこれらの信号処理結果を、比較して評価することにより、最適なパラメータ値を、容易に取得することができる。したがってＦＭ受信機における受信性能を確実に向上させることができる。
【００３４】
以上説明したように、本実施形態によれば、デジタルデータであるテストパターンデータをデジタル信号処理部１４に供給し、その信号処理結果を取得することにより試験を行うようにしたため、同一のテストパターンデータ及びパラメータ値に対しては常に同一の処理結果を取得することができので、試験の再現性を高めることができる。
【００３５】
また、デジタル信号処理部１４による信号処理結果を、デジタルデータとして内部メモリ１２に一旦格納し、これを読み出して評価することができるようにしたため、信号処理結果の評価を容易に行うことができる。
【００３６】
また、テストパターンデータをデジタル信号処理部１４に供給し、その信号処理結果を取得することにより試験を行うようにしたため、シミュレーションによる設計の検証が莫大な時間を要するのに比べ、極めて短時間で検証を行うことができる。
【００３７】
また、シミュレーションによる検証においては、長時間の応答等を検証する際、シミュレーション環境によっては制約が生じるおそれがあるが、本実施形態によれば、テストパターンデータをデジタル信号処理部１４に供給し、その信号処理結果を取得することにより試験を行うようにしたため、かかる制約が生じるおそれを排除することができる。
【００３８】
また、図３の従来例に係る集積回路試験装置によれば、試験信号測定器４３を用いて処理結果の測定を行うことにより処理結果を取得し、評価するようにしているが、本実施形態によれば、内部メモリ１２に格納された信号処理結果に基づいて処理結果の評価を行うようにしているため、試験信号測定器４３を不要とすることができる。
【００３９】
図２は本発明の他の実施形態に係る集積回路試験装置の構成を示すブロック図である。この装置においては、内部メモリ１２に対して並列的に接続された外部メモリ２５を備える。他の構成は、図１の集積回路試験装置の場合と同様であり、両装置における同様の構成要素に対しては同一の符号を付してある。
【００４０】
図２の装置において、テストパターンデータの設定は、図１の装置の場合と同様にテストパターン入出力装置２２により行われるが、テストパターンデータを格納するアドレスは、内部メモリ１２又は外部メモリ２５のアドレスのいずれであってもよい。これに対応して、切替器１７によるテストパターンデータの読出しは、内部メモリ１２又は外部メモリ２５のアドレスに対して行われ、切替器１６による信号処理結果の格納は内部メモリ１２又は外部メモリ２５のアドレスに対して行われる。これに対応して、テストパターン入出力装置２２による信号処理結果の出力は、内部メモリ１２又は外部メモリ２５から行われる。他の点については図１の装置の場合と同様である。
【００４１】
本実施形態によれば、内部メモリ１２に加え、外部メモリ２５の領域をもテストパターンデータ及び信号処理結果の格納場所として利用することができ、格納領域の自由度を高めることができる。なお、本実施形態によっても、図１の実施形態の場合と同様の効果を得ることができる。
【００４２】
なお、本発明は上述の各実施形態に限定されることなく、適宜変形して実施することができる。たとえば、上述においては、切替器１７が、内部メモリ１２又は外部メモリ２５からのテストパターンデータを読み出して、デジタル信号処理部１４に供給する機能を有するが、この機能を切替器１６が備えるようにして、切替器１７は単にテストデータの供給経路のみを切り替える機能を有するものとしてもよい。
【図面の簡単な説明】
【００４３】
【図１】本発明の一実施形態に係る集積回路試験装置の構成を示すブロック図である。
【図２】本発明の他の実施形態に係る集積回路試験装置の構成を示すブロック図である。
【図３】従来の集積回路試験装置の構成を示すブロック図である。
【符号の説明】
【００４４】
１１，３１：ＣＰＵ、１２，３２：内部メモリ、１３，３３：Ａ／Ｄコンバータ、１４，３４：デジタル信号処理部、１５，３５：Ｄ／Ａコンバータ、１６：切替器、１７：切替器、２０，４０：評価ボード、２１，４１：パラメータ設定装置、２２：テストパターン入出力装置、２５：外部メモリ、４２：試験信号発生器、４３：試験信号測定器。
【図１】
2009174856.tif 000003
【図２】
2009174856.tif 000004
【図３】
2009174856.tif 000005