(57)【要約】【課題】チップ温度が上昇した場合でも外部と通信できる入出力回路を提供する。【解決手段】入出力回路は、複数の周波数のクロックを発生するクロック発生部１１と、チップの温度を測定する温度測定部１２と、前記チップの温度と、その温度における最大転送速度とを対比させたテーブルを記憶する記憶部１３と、前記温度測定部から入力された測定温度と、前記テーブルとを照らしあわせ、前記チップの温度に応じた最大転送速度で外部とのリンクを確立するように前記クロック発生部を制御する制御部１４とを具備する。【選択図】      図１
2009088393.tif 000002
【特許請求の範囲】
【請求項１】
複数の周波数のクロックを発生するクロック発生部と、
チップの温度を測定する温度測定部と、
前記チップの温度と、その温度における最大転送速度とを対比させたテーブルを記憶する記憶部と、
前記温度測定部から入力された測定温度と、前記テーブルとを照らしあわせ、前記チップの温度に応じた最大転送速度で外部とのリンクを確立するように前記クロック発生部を制御する制御部とを具備すること
を特徴とする入出力回路。
【請求項２】
入力が前記クロック発生部の出力に接続され、前記制御部からの制御信号に応じて、周波数を切り替えて出力するセレクタを更に具備すること
を特徴とする請求項１に記載の入出力回路。
【請求項３】
入力が前記入出力回路の入力端子に接続され、制御端子が前記セレクタの出力に接続されたレシーバと、
出力が前記入出力回路の出力端子に接続され、制御端子が前記セレクタの出力に接続されたトランスミッタと、
前記レシーバから入力された入力信号に、所定の論理的な判断を行い、前記トランスミッタに出力する内部ロジック回路とを更に具備すること
を特徴とする請求項２に記載の入出力回路。
【請求項４】
前記制御部は、前記外部とのリンクが確立した後に、前記入出力回路の温度の上下に対応して、前記温度測定部から入力された測定温度と、前記テーブルとを照らしあわせ、電源投入時よりも低いかまたは高い最大転送速度で外部とのリンクを再度確立するように前記クロック発生部を制御すること
を特徴とする請求項１乃至３のいずれか１項に記載の入出力回路。
【請求項５】
前記クロック発生部は、入力信号である参照クロックの整数倍の周波数で信号を出力し、高速クロックを発生するＰＬＬ回路と、
入力が前記ＰＬＬ回路の出力に接続された複数の分周器，または入力が前記ＰＬＬ回路の出力に接続された可変分周器を有する分周回路とを備えること
を特徴とする請求項１乃至４のいずれか１項に記載の入出力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、入出力回路に関し、例えば、ディスプレイ駆動装置に配置されるブリッジチップや高速シリアライザ／デシリアライザ（SerDes）チップ等に適用されるものである。
【背景技術】
【０００２】
高速のデータ通信を行う高速シリアライザ／デシリアライザ（SerDes）チップ等では、複数の最大転送速度の規格が定義されているものがある。しかし、これらの複数の最大転送速度は、入出力回路と外部（対向デバイス）との最初の通信（リンク）確立時（スピードネゴシエーション）時に決定され、以降は変更されることがない。
【０００３】
ここで、チップの温度が、例えば、電源投入時等の比較的低いときには、入出力回路と外部は速い転送速度でデータ通信可能である。一方、チップの温度が、例えば、回路動作中等のように高くなると、リンクできる転送速度が低減するため、入出力回路と外部は速い転送速度でデータ通信をすることができない。例えば、特許文献１には、温度変化によってバンドパスフィルタの通過帯域周波数が変化し、通過する中間周波信号の周波数がバンドパスフィルタの通過帯域周波数から大きくずれてしまう場合、希望信号の一部が抑圧されてしまい、受信特性が劣化することが記載されている。
【０００４】
このように、従来の入出力回路は、チップの温度が低いときには速い速度で通信できるが、チップ温度が上昇するとその速度では通信できないという問題がある。
【０００５】
さらに、上記のように転送されるデータの最大転送速度については、いくつかの規格により定義がされているため、温度上昇等により規格外となると、データ通信を行うことができなくなる。
【０００６】
さらに、近年のＬＳＩ（Large Scale Integrated Circuit）チップの集積化によるＬＳＩチップの温度上昇に伴い、通信できないとして不良と判断される入出力回路が増大するため、歩留りが低下するという問題もある。
【０００７】
上記のように、従来の入出力回路は、チップ温度が上昇すると外部と通信できない、という問題があった。
【特許文献１】特開２００１−３６３３８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
この発明は、チップ温度が上昇した場合でも外部と通信できる入出力回路を提供する。
【課題を解決するための手段】
【０００９】
この発明の一態様によれば、複数の周波数のクロックを発生するクロック発生部と、
チップの温度を測定する温度測定部と、前記チップの温度と、その温度における最大転送速度とを対比させたテーブルを記憶する記憶部と、前記温度測定部から入力された測定温度と、前記テーブルとを照らしあわせ、前記チップの温度に応じた最大転送速度で外部とのリンクを確立するように前記クロック発生部を制御する制御部とを具備する入出力回路を提供できる。
【発明の効果】
【００１０】
この発明によれば、チップ温度が上昇した場合でも外部と通信できる入出力回路が得られる。
【発明を実施するための最良の形態】
【００１１】
［概要］  
まず、この発明の概要について、図１および図２を用いて説明する。図１は、この発明の概要を説明するためのブロック図である。
【００１２】
この発明の例では、チップ温度が上昇した場合でも外部と通信でき、チップ温度によって動的に転送速度帯域を変化できる入出力回路を提供する。
【００１３】
その入出力回路の構成とは、例えば、図１に示すように、複数の周波数のクロックを発生するクロック発生部１１と、チップの温度を測定する温度測定部１２と、上記チップの温度とその温度における最大転送速度とを対比させたテーブルを記憶する記憶部１３と、上記温度測定部１２から入力された測定温度と、上記テーブルとを照らしあわせ、上記チップの温度に応じた最大転送速度で外部（対向デバイス）とのリンクを確立するように上記クロック発生部１１を制御する制御部１４とを具備するものである。
【００１４】
上記チップの温度とその温度における最大転送速度とを対比させたテーブルとは、例えば、図２のように示される。図２に示すテーブルは、チップ１０と外部（対向デバイス）とのＩ／Ｏリンク（データ通信）の最大周波数の表であって、あらかじめ記憶部１３に記憶されるものである。
【００１５】
上記構成によれば、チップ１０の温度を温度測定部１２が定期的にモニターし、チップ１０の温度が上昇してきたら、記憶部１３に記憶されたテーブルを参照し、制御部１４がＩ／Ｏリンクの動作周波数を下げるように制御し、外部と再度リンク確立することができる。例えば、制御部１４は、温度測定部１２から入力された温度が５０℃から６０℃に上昇した場合、記憶部１３に記憶されたテーブルを参照する。続いて、制御部１４は、Ｉ／Ｏリンクの動作周波数を３GHzから２．５GHzに下げるように、セレクタ１５に制御信号ＳＳを送信し制御する。そのため、入出力回路１０は、セレクタ１５から送信された２．５GHzにより、外部と再度Ｉ／Ｏリンクを確立することができる。
【００１６】
このように、本例の入出力回路１０によれば、チップ温度が上昇した場合でも外部と通信でき、チップ温度によって動的に転送速度帯域を変化できる。
【００１７】
以下、最良と思われるいくつかの実施形態について説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
【００１８】
[第１の実施形態]  
＜１−１．全体構成例（ディスプレイ駆動装置）＞  
まず、図３を用いて、この発明の第１の実施形態に係る入出力回路を備えた全体構成例を説明する。本例では、全体構成の一例として、ディスプレイ駆動装置を例に挙げて説明する。
【００１９】
図示するように、ディスプレイ２２を駆動するためのディスプレイ駆動装置２０が配置されている。ディスプレイ２２は、ディスプレイ駆動装置２０の出力信号に従い、映像を表示する。
【００２０】
ディスプレイ駆動装置２０は、マザーボード２１上に実装されたＣＰＵ２２、ブリッジチップ２３、ハードディスクドライブ（ＨＤＤ）２４、およびグラフィックチップ２５を備えている。本例では、ブリッジチップ２３中に入出力回路１０が配置されている。本例に係る入出力回路１０は、ケーブル２７を介して対向デバイスであるハードディスクドライブ（ＨＤＤ）２４とデータ通信（Ｉ／Ｏリンク）を行う。
【００２１】
ＣＰＵ２２は、このディスプレイ駆動装置２０全体を制御するように構成されている。ブリッジチップ２３は、ハードディスクドライブ２４またはグラフィックチップ２５からの出力信号を切り替えて、ＣＰＵ２２に出力するように構成されている。グラフィックチップ２５は、スロット２６を有し、Ｉ／Ｏ信号をディスプレイ２２に出力するように構成されている。
【００２２】
１−２．グラフィックチップの構成例  
図３中のグラフィックチップ２５は、図４のように示される。グラフィックチップ２５は、グラフィックコア（Graphic Core）３１、ＣＭＯＳ  Ｉ／Ｏ３２、コントローラ３３、高速シリアライザ／デシリアライザ（SerDes）チップ３４により構成されている。尚、入出力回路１０は、高速シリアライザ／デシリアライザ（SerDes）チップ３４中に配置されても良い。
【００２３】
グラフィックコア３１は、マトリクス状に配置された複数のマイクロレンズ（図示せず）を備え、マイクロレンズからのグラフィック信号をＣＭＯＳ  Ｉ／Ｏ３２に出力する。  
ＣＭＯＳＩ／Ｏ３２は、ＣＭＯＳ回路を備え、グラフィック信号をＩ／Ｏ信号に変換し、ディスプレイ２２に出力する。  
コントローラ３３は、このグラフィックチップ２５全体を制御する。  
高速シリアライザ／デシリアライザ（SerDes）チップ３４は、出力ドライバ３９およびレシーバ３７を備えている。  
レシーバ３７は、ブリッジチップ２３からの入力信号を受信する。  
出力ドライバ３９は、ドライバ３５およびバイアス回路３６を備えている。ドライバ３５は、所定の駆動電力を出力する。バイアス回路３６は、ドライバ３５の出力を制御するバイアス信号（バイアス電流Ｉbias）をドライバ３５に出力する。例えば、上記ドライバ３５として、物理層(PHY)のトランスミッタ(TX)出力ドライバであるオンチップ終端抵抗を有したＣＭＬ差動アンプ等を適用することが可能である。
【００２４】
１−３．入出力回路の構成例  
次に、入出力回路の構成例について、図５を用いて説明する。  
図示するように、本例に係る入出力回路１０は、クロック発生部１１，温度測定部１２，記憶部１３，制御部１４，セレクタ１５，レシーバ１６，トランスミッタ１７，および内部ロジック回路１８により構成されている。
【００２５】
クロック発生部１１は、外部から参照クロックREFCLK（Reference clock）受け、複数の周波数（３GHz，２．５GHz，２GHz，１．５GHz，０．５GHz）のクロック発生するように構成されている。
【００２６】
温度測定部１２は、チップ１０の温度を測定するように構成されている。
【００２７】
記憶部１３は、チップ１０の温度とその温度における最大転送速度とを対比させたテーブルを記憶するように構成されている。そのテーブルとは、例えば、図６のように示される。図示するように、本例に係るテーブルは、チップ１０の温度とその温度における最大転送速度が、５０℃対３GHz，６０℃対２．５GHz，７０℃対２GHz，８０℃対１．５GHz，９０℃対１GHz，１００℃対０．５GHz、となるようにそれぞれ対比されている。
【００２８】
制御部１４は、温度測定部１２から入力された測定温度と、上記テーブルとを照らしあわせ、チップ１０の温度に応じた最大転送速度で外部（対向デバイスＨＤＤ２４）とのリンクを確立するようにクロック発生部１１を制御するものである。
【００２９】
セレクタ１５は、入力がクロック発生部１１の出力に接続され、制御部１４からの制御信号ＳＳに応じて、レシーバおよびトランスミッタに周波数を切り替えたクロックを出力するように構成されている。
【００３０】
レシーバ（Receiver）１６は、入力が入出力回路１０の入力端子１０−１に接続され、制御端子がセレクタ１５の出力（CLOCK）に接続され、出力が内部ロジック回路１８に接続されている。
【００３１】
トランスミッタ（Transmitter）１７は、入力が内部ロジック回路１８に接続され、制御端子がセレクタ１５の出力（CLOCK）に接続され、出力が入出力回路１０の出力端子１０−２に接続されている。
【００３２】
内部ロジック回路１８は、レシーバ１６から入力された入力信号に、所定の論理的な判断を行い、トランスミッタ１７に出力するように構成されている。
【００３３】
また、入力回路１０の入力および出力はケーブル２７を介して、対向デバイスであるＨＤＤ２４に接続されている。
【００３４】
ハードディスクドライブ２４は、少なくとも入力が入力端子２４−１に接続されたレシーバ４１と、出力が出力端子２４−２に接続されたトランスミッタ４２とを備えている。
【００３５】
１−４．クロック発生部の構成例  
次に、クロック発生部１１の構成例について、図７を用いて説明する。  
図示するように、本例に係るクロック発生部１１は、ＰＬＬ回路５０、および分周回路６０により構成されている。
【００３６】
ＰＬＬ（Phase Locked Loop）回路５０は、入力信号である参照クロックREFCLKの整数倍の周波数で信号を出力し、高速クロックを発生するものある。ＰＬＬ回路５０は、レギュレータ５１、位相周波数比較器５２、チャージポンプ５３、ロウパスフィルタ５６、電圧制御発振器５８、および分周器５９により構成されている。また、本例に係るＰＬＬ回路５０は、レギュレータ２１によってレギュレートされた電圧で駆動される。
【００３７】
レギュレータ（Voltage Regulator）５１は、外部電源１３１より入力された外部電源電圧を所定の電圧にレギュレートした電圧を出力する。本例では、レギュレート電圧は、外部電源１３１より供給される外部電源電圧よりも低い電圧を発生する。レギュレータ２１は、外部電源１３１の外部電源電圧が変動した場合でも、レギュレート電圧ＶReの変動を低減するように設計されている。
【００３８】
位相周波数比較器（Phase Freq Detector）５２は、外部から入力される参照クロックREFCLKとフィードバッククロックFCLKとの位相および周波数を比較したクロックを出力する。この際、フィードバッククロックFCLKの周波数が参照クロックREFCLKより低い場合は、ＵＰ信号をチャージポンプ５３に出力する。一方、フィードバッククロックFCLKの周波数が参照クロックREFCLKより高い場合には、ＤＯＷＮ信号をチャージポンプに出力する。
【００３９】
チャージポンプ（Charge Pump）５３は、入力が位相周波数比較器５２に接続され、位相周波数比較器５２からの出力に応じた電荷をロウパスフィルタ５６に出力する。例えば、チャージポンプ５３は、位相周波数比較器５２からＵＰ信号を受け取ったら電荷をロウパスフィルタ５６に注入し、位相周波数比較器５２からＤＯＷＮ信号を受け取ったら電荷をロウパスフィルタ５３から引き抜く。
【００４０】
ロウパスフィルタ（Low Pass Filter）５６は、チャージポンプ５３から注入された電荷を蓄え平滑化した制御電圧Ｖctrlを電圧制御発信器５８に出力する。例えば、ロウパスフィルタ５６は、巨大なキャパシタと抵抗で構成される平滑回路等により構成される。
【００４１】
電圧制御発振器（Voltage Controlled Oscillator）５８は、レギュレータ５１からの出力電圧により駆動し、制御電圧Ｖctrlおよびレギュレート電圧に応じた周波数の出力クロック（OUTCLK）を出力する。
【００４２】
分周器（Divider）５９は、電圧制御発振器５８から出力される出力クロックの周波数を所定の周波数に低減したフィードバッククロックFCLKを位相周波数比較器５２に出力する。例えば、ＰＬＬ回路５０の逓倍数（参照クロックREFCLKの周波数と、出力クロックの周波数との比）は、１０とする。この場合、分周器５９は、出力クロックを１／１０の周波数に低減したフィードバッククロックFCLKを位相周波数比較器５２に戻す。
【００４３】
分周回路６０は、複数の分周器６１〜６６により構成されている。  
分周器６１〜６６の入力はＰＬＬ回路５０の出力に接続され、入力された周波数を３GHz〜０．５GHzにそれぞれ分周したクロックをセレクタ１５に出力する。
【００４４】
１−５．温度測定部の構成例  
次に、温度測定部１２の構成例について、図８を用いて説明する。  
図示するように、本例に係る温度測定部１２は、制御素子７１、およびダイオード７２により構成されている。  
制御素子７１は、コントローラ７３，電流源７４，７５，電圧源７６により構成されている。
【００４５】
電流源７４，７５の一端は内部電源ＶＤＤに接続され、他端はスイッチＳＷ１、ＳＷ２の一端にそれぞれ接続されている。スイッチＳＷ１、ＳＷ２の他端は電流源７６の一端に接続されている。電流源７６の他端は接地電源ＧＮＤに接続されている。
【００４６】
ダイオード７２の入力端はスイッチＳＷ１、ＳＷ２の他端に接続され、出力端は接地電源ＧＮＤに接続されている。
【００４７】
コントローラ７３は、スイッチＳＷ１、ＳＷ２のオン／オフ、および電流源７６の電圧値をコントロールする。そして、コントローラ７３は、上記の電圧等から温度に換算し、読み出し端子７７−１〜７７−３から直接測定した温度を出力する。
【００４８】
＜２．リンク動作＞  
次に、この実施形態に係る入出力回路の外部とのリンク動作について、図９に示すフローに則して説明する。
【００４９】
（ステップＳＴ１）  
まず、ディスプレイ駆動装置２０に電源が投入されると、ディスプレイ駆動装置２０が起動する。
【００５０】
（ステップＳＴ２（温度測定１））  
続いて、温度測定部（温度センサー）１２は、入出力回路（チップ）１０の温度を測定し、その測定温度を制御部１４に送信する。
【００５１】
（ステップＳＴ３（テーブル参照１））  
続いて、制御部１４は、温度測定部１３から入力された測定温度と、記憶部１３に格納された温度対最大転送速度テーブルを参照する。
【００５２】
（ステップＳＴ４）  
続いて、制御部１４は、測定された現温度が温度対最大転送速度テーブルの範囲内であるか否かを判定する。例えば、測定温度が、室温（２０℃程度）以上から１００℃程度以下であるか否かを判断する。
【００５３】
そして、現温度がテーブルの範囲内でない場合（例えば、１１０℃等）には、対応する最大転送速度がないとして、シャットダウン信号またはエラー信号を対向デバイスであるＨＤＤ２４に出力する。
【００５４】
（ステップＳＴ５）  
続いて、測定された現温度が温度対最大転送速度テーブルの範囲内である場合、制御部１４は、その温度における周波数のクロックを供給するように、クロック発生部１１を制御する。より具体的には、例えば、測定された温度が６０℃である場合、制御部１４は、その温度６０℃における周波数２．５GHzのクロックを選択する選択信号ＳＳをセレクタ１５に出力する。選択信号ＳＳを受けたセレクタは、周波数２．５GHzのクロックを出力クロック（CLOCK）としてレシーバ１６およびトランスミッタ１７に出力する。
【００５５】
（ステップＳＴ６）  
続いて、レシーバ１６、トランスミッタ１７、および内部ロジック回路１８は、上記温度に対応した最大転送速度によりデータ通信（Ｉ／Ｏリンク）を行い、対向デバイス（本例では、ＨＤＤ２４）との最初のリンク（第１リンク）を確立する。
【００５６】
（ステップＳＴ７（温度測定２））  
続いて、温度測定部（温度センサー）１２は、入出力回路（チップ）１０の温度を再度測定し、その温度を制御部１４に送信する。
【００５７】
（ステップＳＴ８（テーブル参照２））  
続いて、制御部１４は、温度測定部１３から入力された測定温度と、記憶部１３に格納された温度対最大転送速度テーブルを再度参照する。
【００５８】
（ステップＳＴ９（チップの温度領域の判定））  
続いて、制御部１４は、測定された現温度が前回（ＳＴ４）とは別領域へ移ったか否かを、温度対最大速度テーブルの参照結果より判定する。
【００５９】
ここで、現温度が前回（ＳＴ４）と別領域へ移っていないと判定された場合（No）、制御部１４は、上記ステップＳＴ７〜ＳＴ９を繰り返し、チップ１０の温度をモニターする。
【００６０】
（ステップＳＴ１０）  
続いて、現温度が前回（ＳＴ４）と別領域へ移ったと判定された場合（Yes）、制御部１４は、その温度における周波数に変更するように、クロック発生部１１を制御する。例えば、測定された温度が６０℃から７０℃の高い別領域に移った場合、制御部１４は、その温度７０℃における周波数２．０GHzのクロックを選択する選択信号ＳＳをセレクタ１５に出力する。選択信号ＳＳを受けたセレクタは、周波数２．０GHzのクロックを出力クロック（CLOCK）としてレシーバ１６およびトランスミッタ１７に切り替えて出力する。
【００６１】
（ステップＳＴ１１（再リンクの構成））  
続いて、レシーバ１６、トランスミッタ１７、および内部ロジック回路１８は、上記温度に対応した最大転送速度によりデータ通信（Ｉ／Ｏリンク）を再び行い、対向デバイス（本例では、ＨＤＤ２４）との再度のリンクを確立する。  
以下、同様のステップＳＴ７〜ＳＴ１１を、終了まで繰り返し、チップ１０の温度をモニターする。  
尚、本例では、入出力回路１０の温度が上昇した場合に、最大転送速度を低く制御し、再リンクを行う例を説明した。しかし、これには限られず、入出力回路１０の温度が低下した場合に、最大転送速度を高く制御し、再リンクを行うことも同様に可能である。例えば、測定された温度が６０℃から５０℃の低い別領域に移った場合、制御部１４は、その温度５０℃における周波数３．０GHzのクロックを選択する選択信号ＳＳをセレクタ１５に出力する。選択信号ＳＳを受けたセレクタは、周波数３．０GHzのクロックを出力クロック（CLOCK）としてレシーバ１６およびトランスミッタ１７に切り替えて出力する。
【００６２】
即ち、制御部１４は、外部とのリンクが確立した後に、入出力回路１０の温度の上下に対応して、温度測定部から入力された測定温度と、テーブルとを照らしあわせ、電源投入時よりも低いかまたは高い最大転送速度で外部とのリンクを再度確立するように前記クロック発生部１１を制御する。
【００６３】
（ステップＳＴ１２（リンクの切断））  
続いて、例えば、ディスプレイ駆動装置２０の電源切断等がなされると、入出力回路１０は、対向デバイスである外部とのリンクを切断し、本例のリンク動作を終了する。
【００６４】
＜３．この実施形態に係る効果＞  
この実施形態に係る入出力回路およびそのリンク動作によれば、少なくとも下記（１）および（２）の効果が得られる。
【００６５】
（１）チップ温度が上昇した場合でも外部と通信でき、チップ温度によって動的に転送速度帯域を変化できる。
【００６６】
従来、転送速度は、入出力回路と外部との最初の通信（リンク）確立時（スピードネゴシエーション）時に決定され、以降は変更されることがない。ここで、チップの温度が、例えば、回路動作中等のように高くなると、リンクできる最大転送速度が低減するため、入出力回路と外部は速い速度で通信することができない。
【００６７】
しかし、本例に係る入出力回路１０は、複数の周波数のクロックを発生するクロック発生部１１と、チップの温度を測定する温度測定部１２と、上記チップの温度とその温度における最大転送速度とを対比させたテーブルを記憶する記憶部１３と、上記温度測定部１２から入力された測定温度と、上記テーブルとを照らしあわせ、上記チップの温度に応じた最大転送速度で外部（対向デバイス）とのリンクを確立するように上記クロック発生部１１を制御する制御部１４とを具備している。
【００６８】
上記構成によれば、チップ１０の温度を温度測定部１２が定期的にモニターし（ＳＴ７）、チップ１０の温度が上昇してきた場合であっても、記憶部１３に記憶されたテーブルを参照し（ＳＴ８）、制御部１４がＩ／Ｏリンクの動作周波数を下げるように制御し（ＳＴ９、ＳＴ１０）、外部と再度リンク確立（ＳＴ１１）することができる。例えば、制御部１４は、温度測定部１２から入力された温度が５０℃から６０℃に上昇した場合、記憶部１３に記憶されたテーブルを参照する。続いて、制御部１４は、Ｉ／Ｏリンクの動作周波数を３GHzから２．５GHzに下げるように、セレクタ１５に制御信号ＳＳを送信し制御する。そのため、入出力回路１０は、セレクタ１５から送信された２．５GHzにより、外部と再度Ｉ／Ｏリンクを確立することができる。
【００６９】
このように、本例の入出力回路１０の構成によれば、チップ温度が上昇した場合でも外部と通信でき、チップ温度によって動的に転送速度帯域を変化できる点で有利である。
【００７０】
（２）歩留りを向上できる。
【００７１】
温度上昇に伴い外部と通信できないと判定された入出力回路は、不良と判断されるため、歩留りが低下する。
【００７２】
しかし、上記のように、本例に係る出力回路１０の構成によれば、チップ温度が上昇した場合でも外部と通信でき、チップ温度によって動的に転送速度帯域を変化できる。そのため、温度上昇に伴い最大転送周波数が低く変化した場合であっても、不良と判断されることはないため、歩留りを向上できる点で有利である。
【００７３】
特に、近年のＬＳＩ（Large Scale Integrated Circuit）チップの集積化により、ＬＳＩの温度の温度はますます上昇する傾向にあるため、集積化に伴う温度上昇が著しいＬＳＩに有効であるといえる。
【００７４】
［第２の実施形態（記憶部を入出力回路の外部に備える一例）］
次に、第２の実施形態に係る半導体記憶装置について、図１０を用いて説明する。この実施形態は、記憶部を入出力回路の外部に備える一例（外付け）に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【００７５】
図示するように、上記第１の実施形態では、記憶部１３は、入出力回路１０のオンチップである内部に搭載された例を説明した。
【００７６】
本例は、記憶部１３を、入出力回路１０の外部のＲＯＭに備える一例（外付け）である。本例では、ＲＯＭ８１の一例として、ＮＡＮＤ型フラッシュメモリを一例に挙げて説明する。
【００７７】
図示するように、記憶部１３がＮＡＮＤ型フラッシュメモリ８１中のメモリセルアレイ８２に設けられている点で、上記第１の実施形態と相違している。より具体的には、記憶部１３は、メモリセルアレイ８２中の消去単位であるブロック（ＢＬＯＣＫ）や読み出し、書き込み単位であるページ（ＰＡＧＥ）である。
【００７８】
＜ＮＡＮＤ型フラッシュメモリの構成例＞  
ここで、ＮＡＮＤ型フラッシュメモリ８１の構成例について、簡単に説明する。この説明での図示を省略する。
【００７９】
ＮＡＮＤ型フラッシュメモリ８１は、メモリセルアレイ８２、ビット線制御部、カラムデコーダ、データ入出力バッファ、データ入出力端子、ワード線制御部、制御信号及び制御電圧発生回路、および制御信号入力端子により構成されている。
【００８０】
メモリセルアレイ８２は、複数のブロック（ＢＬＯＣＫ）により構成されている。このメモリセルアレイ８２には、ワード線を制御するワード線制御部、ビット線を制御するビット制御部、および制御信号及び制御電圧発生回路が接続されている。
【００８１】
ブロックＢＬＯＣＫは、ＷＬ方向に配置された複数のメモリセルストリングから構成される。メモリセルストリングは、電流経路が直列接続される複数のメモリセルからなるＮＡＮＤストリングと、ＮＡＮＤストリングの一端および他端に接続される選択ランジスタから構成される。
【００８２】
ワード線は、ＷＬ方向に延び、ＷＬ方向の複数のメモリセルに共通に接続される。セレクトゲート線は、ＷＬ方向に延び、ＷＬ方向の複数の選択トランジスタに共通に接続される。セレクトゲート線も、ＷＬ方向に延び、ＷＬ方向の複数の選択トランジスタに共通に接続される。
【００８３】
メモリセルＭＴは、ビット線ＢＬとワード線ＷＬとの交差位置にそれぞれ設けられたＭＩＳＦＥＴ構造である。メモリセルの電流経路であるソース／ドレインは隣接するメモリセルに直列接続され、電流経路の一端は選択トランジスタを介してビット線ＢＬに接続され、電流経路の他端は選択トランジスタを介してソース線ＳＬに接続される。
【００８４】
メモリセルＭＴのそれぞれは、半導体基板中に形成されたＰウェル上に設けられたトンネル絶縁膜、トンネル絶縁膜上に設けられた浮遊電極、浮遊電極上に設けられたゲート間絶縁膜、ゲート間絶縁膜上に設けられた制御電極（ワード線ＷＬ）を備えた積層構造である。
【００８５】
その他の構成およびリンク動作は、上記第１の実施形態と実質的に同様であるため、詳細な説明を省略する。
【００８６】
上記のように、この実施形態に係る入出力回路およびそのリンク動作によれば、少なくとも上記（１）および（２）と同様の効果が得られる。
【００８７】
さらに、本例によれば、記憶部１３が、入出力回路１０の外部のＲＯＭであるＮＡＮＤ型フラッシュメモリ８１中に配置されている。
【００８８】
そのため、必要に応じて、記憶部１３に記憶した温度対最大転送速度テーブルを書き換えることができ、チップ１０の温度上昇に柔軟に対応できる点で、より有利である。
【００８９】
テーブルの書き換えは、例えば、ビット線制御部、ワード線制御部、および制御信号及び制御電圧発生回路を制御し、メモリセルアレイ８２中のブロック（ＢＬＯＣＫ）またはページ（ＰＡＧＥ）を書き換えることにより、行うことができる。
【００９０】
［第３の実施形態（記憶部および制御部を外部に備える一例）］
次に、第３の実施形態に係る装置について、図１１を用いて説明する。この実施形態は、記憶部１３および制御部１４を外部に備える一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【００９１】
図示するように、本例は、記憶部１３および制御部１４が、チップ１０の外部に配置されている点で、上記第１の実施形態と相違している。
【００９２】
その他の構成およびリンク動作は、上記第１の実施形態と実質的に同様であるため、詳細な説明を省略する。
【００９３】
上記のように、この実施形態に係る入出力回路およびそのリンク動作によれば、少なくとも上記（１）および（２）と同様の効果が得られる。
【００９４】
本例の構成は、記憶部１３や制御部１４が外部調達可能である等の場合に有効である。さらに、必要に応じて、本例のような構成を適用することが可能である。
【００９５】
［第４の実施形態（可変分周器を備える一例）］
次に、第４の実施形態に係る装置について、図１２および図１３を用いて説明する。この実施形態は、クロック発生部１１が可変分周器を備える一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【００９６】
図１２に示すように、本例に係る入出力回路１０は、クロック発生部１１が可変分周器８５を備えている点で、上記第１の実施形態と相違している。
【００９７】
本例のクロック発生部１１の構成は、例えば、図１３のように示される。図示するように、分周回路６０が可変分周器８５を備えている。
【００９８】
可変分周器８５の入力は、ＰＬＬ回路５０の出力に接続され、出力はセレクタ１５の入力に接続されている。可変分周器８５は、入力されたクロックの周波数を所定の周波数に変化させ、出力するように構成されている。例えば、本例の場合、可変分周器８５は、周波数３GHz〜０．５GHzに変化させたクロックを出力する。
【００９９】
その他の構成およびリンク動作は、上記第１の実施形態と実質的に同様であるため、詳細な説明を省略する。
【０１００】
上記のように、この実施形態に係る入出力回路およびそのリンク動作によれば、少なくとも上記（１）および（２）と同様の効果が得られる。さらに、必要に応じて、本例のような構成を適用することが可能である。
【０１０１】
以上、概要、および第１乃至第４の実施形態を用いて本発明の説明を行ったが、この発明は上記概要および上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記概要および上記各実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば上記概要および各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【０１０２】
【図１】この発明の一概要を説明するためのブロック図。
【図２】図１中の記憶部に格納された温度対最大転送速度テーブルを示す図。
【図３】この発明の第１の実施形態に係る全体構成例を示す図。
【図４】図３中のグラフィックチップを示すブロック図。
【図５】第１の実施形態に係る入出力回路を説明するためのブロック図。
【図６】第１の実施形態に係る温度対最大転送速度テーブルを示す図。
【図７】第１の実施形態に係るクロック発生部を示すブロック図。
【図８】第１の実施形態に係る温度測定部を示すブロック図。
【図９】第１の実施形態に係る入出力回路のリンク動作を示すフロー図。
【図１０】この発明の第２の実施形態に係る入出力回路を示すブロック図。
【図１１】この発明の第３の実施形態に係る入出力回路を示すブロック図。
【図１２】この発明の第４の実施形態に係る入出力回路を示すブロック図。
【図１３】第４の実施形態に係るクロック発生部を示すブロック図。
【符号の説明】
【０１０３】
１０…入出力回路、１１…クロック発生部、１２…温度測定部（温度センサー）、１３…記憶部、１４…制御部、１５…セレクタ、１６…レシーバ、１７…トランスミッタ、１８…内部ロジック回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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