(57)【要約】【課題】製造工程数が増加するのを抑制しながら、第１素子のゲート電極および第２素子の電極部のそれぞれの側面を覆うサイドウォール絶縁膜の幅を異ならせることが可能な半導体装置の製造方法を提供する。【解決手段】この半導体装置１００の製造方法は、シリコン基板１１の領域Ｂ上にゲート電極２８を形成する工程と、シリコン基板１１の領域Ａにスペーサ絶縁膜４２を、ゲート電極２８の側面および領域Ａを覆うように形成することにより、領域Ａを覆う保護膜と、ゲート電極２８の側面を覆う絶縁膜４２ａを形成する工程と、その後、領域Ａ上にエミッタ電極２５を形成する工程と、ゲート電極２８およびエミッタ電極２５を覆うようにシリコン酸化膜４９を形成する工程と、スペーサ絶縁膜４２およびシリコン酸化膜４９をエッチングすることにより、絶縁膜４２ａを覆う絶縁膜３０ａを形成するとともに、エミッタ電極２５の側面を覆うサイドウォール絶縁膜２６を形成する工程とを備える。【選択図】図１２
2009059913.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の第１素子が形成される第１領域上に電極を形成する工程と、
前記半導体基板の第２素子が形成される第２領域に不純物を導入する際の保護膜となる第１絶縁膜を、少なくとも、前記電極の側面および前記第２領域を覆うように形成することにより、前記第２領域を覆う保護膜と、前記電極の側面を覆う第１サイドウォール絶縁膜を形成する工程と、
その後、前記第２領域上に前記第２素子の電極部を形成する工程と、
前記第１素子の電極および前記第２素子の電極部を覆うように第２絶縁膜を形成する工程と、
前記第１絶縁膜および前記第２絶縁膜をエッチングすることにより、前記第１素子の電極の側面を覆う前記第１サイドウォール絶縁膜を覆う第２サイドウォール絶縁膜を形成するとともに、前記第２素子の電極部の側面を覆う第３サイドウォール絶縁膜を形成する工程とを備える、半導体装置の製造方法。
【請求項２】
前記第２素子の電極部を形成する工程に先立って、前記第２領域の少なくとも一部の前記第１絶縁膜を除去することにより、前記第２領域に前記半導体基板の表面を露出させる工程をさらに備える、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２素子の電極部を形成する工程に先立って、前記半導体基板の第２領域の表面を覆うように半導体層を形成する工程をさらに備え、
前記第３サイドウォール絶縁膜を形成する工程は、前記半導体基板の第２領域が前記半導体層により覆われた状態で、前記第２絶縁膜をエッチングすることにより前記第２素子の電極部の側面を覆う前記第３サイドウォール絶縁膜を形成する工程を含む、請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記第２素子および前記第２素子の電極部は、それぞれ、バイポーラトランジスタおよびエミッタ電極であり、
前記第２素子の電極部を構成するエミッタ電極を形成する工程に先立って、前記第１絶縁膜を保護膜として前記第２領域に不純物を導入することにより、前記バイポーラトランジスタが形成される前記第２領域にコレクタ領域を形成する工程をさらに備える、請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記第１素子は、電界効果型トランジスタであり、
前記第２素子は、バイポーラトランジスタである、請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、第１素子と第２素子とを備えた半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、半導体基板の表面に複数の素子が形成された半導体装置が知られている。このような半導体装置では、複数の素子を半導体基板上に形成するために多くの工程を経る必要がある。たとえば、複数の素子のそれぞれの電極の側面を覆うサイドウォール絶縁膜を形成する場合に、一方の素子の電極を覆うように絶縁膜を形成してからエッチングすることにより一方の素子の電極のサイドウォール絶縁膜を形成し、その後、他方の素子の電極を覆うように絶縁膜を形成してからエッチングすることにより他方の素子の電極のサイドウォール絶縁膜を形成する場合があった。しかしながら、この場合、製造工程数が増加するという不都合がある。
【０００３】
そこで、従来、複数の素子のそれぞれの電極の側面を覆うサイドウォール絶縁膜を同時に形成することにより、製造工程数が増加するのを抑制した半導体装置の製造方法が提案されている（たとえば、特許文献１および２参照）。
【０００４】
上記特許文献１および２において提案された半導体装置の製造方法では、シリコン基板の表面に、バイポーラトランジスタとＣＭＯＳトランジスタとが形成される。この場合、ＣＭＯＳトランジスタのゲート電極およびバイポーラトランジスタの電極が形成された後、ゲート電極およびバイポーラトランジスタの電極を覆うように酸化膜を堆積する。そして、その酸化膜をエッチバック（エッチング）することにより、ゲート電極およびバイポーラトランジスタの電極のそれぞれの側面に酸化膜からなるサイドウォール絶縁膜を同時に形成している。
【０００５】
【特許文献１】特開平１０−２３３４６０号公報
【特許文献２】特開平１０−４１４１５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記特許文献１および２に記載の半導体装置の製造方法では、バイポーラトランジスタの電極のサイドウォール絶縁膜と、ＣＭＯＳトランジスタのゲート電極のサイドウォール絶縁膜とを、１つの絶縁膜をエッチングすることにより形成するため、バイポーラトランジスタの電極のサイドウォール絶縁膜と、ＣＭＯＳトランジスタのゲート電極のサイドウォール絶縁膜とが同じ幅になる。一方、サイドウォール絶縁膜は、不純物を自己整合的にイオン注入する際の位置基準となるため、バイポーラトランジスタとＣＭＯＳトランジスタとで幅を別々に調整することが好ましい。上記特許文献１および２では、上記のように、バイポーラトランジスタの電極のサイドウォール絶縁膜と、ＣＭＯＳトランジスタのゲート電極のサイドウォール絶縁膜とが同じ幅になるため、バイポーラトランジスタとＣＭＯＳトランジスタとで幅を別々に調整することが困難であるという問題点がある。
【０００７】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、製造工程数が増加するのを抑制しながら、第１素子のゲート電極および第２素子の電極部のそれぞれの側面を覆うサイドウォール絶縁膜の幅を異ならせることが可能な半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００８】
この発明の半導体装置の製造方法は、半導体基板の第１素子が形成される第１領域上に電極を形成する工程と、半導体基板の第２素子が形成される第２領域に不純物を導入する際の保護膜となる第１絶縁膜を、少なくとも、電極の側面および第２領域を覆うように形成することにより、第２領域を覆う保護膜と、電極の側面を覆う第１サイドウォール絶縁膜を形成する工程と、その後、第２領域上に第２素子の電極部を形成する工程と、第１素子の電極および第２素子の電極部を覆うように第２絶縁膜を形成する工程と、第１絶縁膜および第２絶縁膜をエッチングすることにより、第１素子の電極の側面を覆う第１サイドウォール絶縁膜を覆う第２サイドウォール絶縁膜を形成するとともに、第２素子の電極部の側面を覆う第３サイドウォール絶縁膜を形成する工程とを備える。
【発明の効果】
【０００９】
本発明では、上記のように、第１素子の電極の側面および第２領域を覆うように第２領域に不純物を導入する際の保護膜となる第１絶縁膜を形成することにより、第２領域を覆う保護膜と電極の側面を覆う第１サイドウォール絶縁膜とを形成することによって、保護膜の形成時に電極を覆う第１サイドウォール絶縁膜を形成することができるので、電極の側面を覆う第１サイドウォール絶縁膜を設けたとしても製造工程が増加するのを抑制することができる。さらに、第１素子の電極の側面を覆う第１サイドウォール絶縁膜および第２素子の電極部を覆うように第２絶縁膜を形成した後、第１絶縁膜および第２絶縁膜をエッチングすることにより電極の側面を覆う第１サイドウォール絶縁膜の側面を覆う第２サイドウォール絶縁膜および第２素子の電極部の側面を覆う第３サイドウォール絶縁膜を形成することによって、１回のエッチングにより電極の側面の第１サイドウォール絶縁膜を覆う第２サイドウォール絶縁膜および電極部の側面を覆う第３サイドウォール絶縁膜を形成することができる。これにより、製造工程数が増加するのを抑制しながら、電極の側面を覆う２つの第１サイドウォール絶縁膜および第２サイドウォール絶縁膜からなるサイドウォール絶縁膜と、第２素子の電極部の側面を覆う１つの第３サイドウォール絶縁膜とを形成することができるので、製造工程が増加するのを抑制しながら、第１素子の電極および第２素子の電極部に、それぞれ、幅の異なるサイドウォール絶縁膜を形成することができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施形態を図面に基づいて説明する。
【００１１】
図１は、本発明の一実施形態による半導体装置１００の断面図である。なお、本実施形態では、シリコン基板１１の表面にｎｐｎ型のバイポーラトランジスタ１とｐ型の電界効果型トランジスタ２とが形成される半導体装置１００について説明する。
【００１２】
本実施形態による半導体装置１００は、図１に示すように、バイポーラトランジスタ１が形成される領域Ａと電界効果型トランジスタ２が形成される領域Ｂとから構成されている。なお、バイポーラトランジスタ１および電界効果型トランジスタ２は、それぞれ、本発明の「第２素子」および「第１素子」の一例である。ｐ型のシリコン基板１１の表面には、リーチスルー領域１２ａを含むｎ＋型のサブコレクタ領域１２、素子分離用のｐウェル１３およびｎウェル１４が形成されている。また、サブコレクタ領域１２の表面には、ｎ＋型のコレクタ領域１５が形成されている。また、ｐウェル１３の表面と、ｎウェル１４およびシリコン基板１１の表面とには、素子分離絶縁膜１６が形成されている。また、ｎウェル１４の表面には、チャネル領域を挟むように所定の間隔を隔てて、電界効果型トランジスタ２のソース／ドレインとして機能するｐ＋型の高濃度の不純物領域１７ａおよびｐ−型の低濃度の不純物領域１８ａと、電界効果型トランジスタ２のソース／ドレインとして機能するｐ＋型の高濃度の不純物領域１７ｂおよびｐ−型の低濃度の不純物領域１８ｂとが形成されている。
【００１３】
また、コレクタ領域１５の表面上には、ｐ型の真性ベース層１９と、ｐ＋型の外部ベース層２０および２１が形成されている。また、真性ベース層１９の表面には、ｎ型拡散層からなるエミッタ層２２が形成されている。また、エミッタ層２２の表面には、ｎ＋型のエミッタ電極２５が形成されている。また、エミッタ電極２５の側面を覆うように、サイドウォール絶縁膜２６が形成されている。なお、エミッタ電極２５およびサイドウォール絶縁膜２６は、それぞれ、本発明の「電極部」および「第３サイドウォール絶縁膜」の一例である。
【００１４】
また、電界効果型トランジスタ２が形成される領域Ｂのシリコン基板１１の表面にはゲート絶縁膜２７を介してゲート電極２８が形成されている。また、ゲート電極２８の側面を覆うように絶縁膜２９が形成されている。また、絶縁膜２９の側面を覆うように、サイドウォール絶縁膜６０が形成されている。このサイドウォール絶縁膜６０は、絶縁膜（外側サイドウォール部分）３０ａおよび絶縁膜（内側サイドウォール部分）４２ａからなる。なお、絶縁膜３０ａおよび絶縁膜４２ａは、それぞれ、本発明の「第２サイドウォール絶縁膜」および「第１サイドウォール絶縁膜」の一例である。また、ゲート電極２８は、本発明の「電極」の一例である。
【００１５】
また、外部ベース層２０および２１と、エミッタ電極２５と、リーチスルー領域１２ａとの表面には、シリサイド膜３１が形成されている。また、電界効果型トランジスタ２の不純物領域１７ａおよび１７ｂと、ゲート電極２８との表面にもシリサイド膜３１が形成されている。また、バイポーラトランジスタ１と電界効果型トランジスタ２とを分離する素子分離絶縁膜１６の表面には、シリコン窒化膜３２とＴＥＯＳ膜３３とが形成されている。
【００１６】
図２〜図１５は、それぞれ、本発明の一実施形態による半導体装置１００の製造プロセスを説明するための断面図である。
【００１７】
まず、図２に示すように、シリコン基板１１上にＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法を用いて素子分離絶縁膜１６を形成する。その後、熱酸化法を用いてＳｉＯ２からなる酸化膜４１を形成する。
【００１８】
次に、酸化膜４１の表面と素子分離絶縁膜１６の表面との所定領域に図示しないレジスト膜を形成した後、領域Ａの所定領域にリン（Ｐ）をイオン注入することにより、リーチスルー領域１２ａを形成する。この後、レジスト膜を除去する。
【００１９】
また、酸化膜４１の表面と素子分離絶縁膜１６の表面との所定領域に図示しないレジスト膜を形成した後、領域Ｂにリン（Ｐ）をイオン注入することにより、ｎウェル１４を形成する。この後、レジスト膜を除去する。
【００２０】
この後、酸化膜４１の表面と素子分離絶縁膜１６の表面との所定領域に図示しないレジスト膜を形成した後、ホウ素（Ｂ）イオンを注入することにより、素子分離絶縁膜１６の下部に素子同士を分離するためのｐウェル１３を形成する。この後、レジスト膜を除去する。
【００２１】
そして、酸化膜４１の表面と素子分離絶縁膜１６の表面との全面に多結晶シリコン膜を形成し、フォトリソグラフィ法を用いて図示しないレジスト膜を形成した後、そのレジスト膜をマスクとして多結晶シリコン膜をエッチングすることにより多結晶シリコン膜２８ａを形成する。この後、熱酸化法により、多結晶シリコン膜２８ａの表面にＳｉＯ２からなる絶縁膜２９を形成する。
【００２２】
この後、酸化膜４１の表面と素子分離絶縁膜１６の表面との所定領域に図示しないレジスト膜を形成した後、ホウ素（Ｂ）イオンを注入することにより、ｎウェル１４の多結晶シリコン膜２８ａが形成されない表面にＬＤＤ（Ｌｉｇｈｔ  Ｄｏｐｅｄ  Ｄｒａｉｎ）となる低濃度の不純物領域１８ａおよび１８ｂが形成される。この後、レジスト膜を除去する。
【００２３】
そして、図３に示すように、酸化膜４１、素子分離絶縁膜１６および絶縁膜２９の表面の全面に約３０ｎｍ〜約７０ｎｍの厚みを有するＳｉＯ２からなるスペーサ絶縁膜４２を形成する。この厚みは、後述するサブコレクタ領域１２、外部ベース層２０および２１に不純物を導入する際の注入マスク（保護膜）として機能する厚みであればよい。なお、スペーサ絶縁膜４２のサイドウォール絶縁膜６０が形成される領域以外の領域に位置する部分は後述する工程において除去されるとともに、除去された残りの部分がサイドウォール絶縁膜６０の一部（絶縁膜４２ａ）となる。なお、スペーサ絶縁膜４２は、本発明の「第１絶縁膜」の一例である。
【００２４】
次に、図４に示すように、スペーサ絶縁膜４２の所定領域に図示しないレジスト膜を形成した後、バイポーラトランジスタ１が形成される領域Ａの所定領域にリン（Ｐ）をイオン注入するとともに電気的に活性化することにより、サブコレクタ領域１２が形成される。このとき、リーチスルー領域１２ａとサブコレクタ領域１２とが接続される。リン（Ｐ）がイオン注入される際、バイポーラトランジスタ１が形成される領域Ａに残っているスペーサ絶縁膜４２は、チャネリングの発生の防止および洗浄時の金属汚染抑制のための保護膜として機能する。この後、レジスト膜を除去する。
【００２５】
この後、スペーサ絶縁膜４２の所定領域に図示しないレジスト膜を形成した後、サブコレクタ領域１２が形成されるシリコン基板１１の表面の所定領域にリン（Ｐ）をイオン注入することにより、コレクタ領域１５が形成される。ここでも、スペーサ絶縁膜４２は、シリコン基板１１の表面にイオン注入によるダメージが発生するのを抑制するための保護膜として機能する。この後、レジスト膜を除去する。また、スペーサ絶縁膜４２の表面に多結晶シリコン膜４３を形成する。
【００２６】
次に、図５に示すように、フォトリソグラフィ法を用いてレジスト膜４４を形成した後、バイポーラトランジスタ１が形成されるシリコン基板１１の表面の多結晶シリコン膜４３をドライエッチング法により除去するとともに、スペーサ絶縁膜４２をウェットエッチング法により除去する。さらに、酸化膜４１を除去する。この後、レジスト膜４４を除去する。その結果、領域Ａの所定の領域のシリコン基板１１の表面が露出した状態となるとともに、領域Ｂには、スペーサ絶縁膜４２が残された状態となる。
【００２７】
次に、図６に示すように、領域Ａおよび領域Ｂの表面に、ホウ素（Ｂ）をドーピングしたシリコンゲルマニウム（ＳｉＧｅ）層をエピタキシャル成長させたエピタキシャル層１９ａを形成する。なお、エピタキシャル層１９ａは、本発明の「半導体層」の一例である。
【００２８】
次に、図７に示すように、フォトリソグラフィ法を用いてレジスト膜４５を形成した後、そのレジスト膜４５をマスクとしてエピタキシャル層１９ａをエッチングすることにより不要な部分を除去する。この時、絶縁膜２９を覆うスペーサ絶縁膜４２の側面を覆うように、エピタキシャル層１９ａのエッチング残渣１９ｂおよび多結晶シリコン膜４３のエッチング残渣４３ａが形成される。
【００２９】
次に、図８に示すように、減圧ＣＶＤ法により、素子分離絶縁膜１６、エピタキシャル層１９ａ、スペーサ絶縁膜４２、エッチング残渣１９ｂおよびエッチング残渣４３ａの表面に多結晶シリコン膜４６を形成した後、ｎ型の不純物である砒素（Ａｓ）またはリン（Ｐ）を多結晶シリコン膜４６にイオン注入する。これにより、多結晶シリコン膜４６は、ｎ＋型の多結晶シリコン膜４６となる。
【００３０】
次に、図９に示すように、多結晶シリコン膜４６の表面に、シリコン窒化膜４７を形成する。
【００３１】
次に、図１０に示すように、フォトリソグラフィ法を用いてシリコン窒化膜４７の表面にレジスト膜４８を形成した後、ドライエッチング法によりシリコン窒化膜４７および多結晶シリコン膜４６を除去する。これにより、エピタキシャル層１９ａ上に、シリコン窒化膜４７ａおよびエミッタ電極２５が形成される。その後、エッチング残渣１９ｂおよび４３ａが、エッチングにより除去される。
【００３２】
次に、図１１に示すように、減圧ＣＶＤ法により、シリコン窒化膜４７ａおよびスペーサ絶縁膜４２の表面にシリコン酸化膜４９を形成する。なお、シリコン酸化膜４９は、本発明の「第２絶縁膜」の一例である。
【００３３】
次に、図１２に示すように、ドライエッチング法により、シリコン酸化膜４９（図１１参照）をエッチバックすることにより、エミッタ電極２５およびシリコン窒化膜４７ａの側面にサイドウォール絶縁膜２６が形成されるとともに、スペーサ絶縁膜４２の多結晶シリコン膜２８ａの側部に位置する内側サイドウォール部分４２ａの側面に外側サイドウォール部分となる絶縁膜３０ａが形成される。この絶縁膜（外側サイドウォール部分）３０ａと、スペーサ絶縁膜４２の多結晶シリコン膜２８ａの側部に位置する内側サイドウォール部分４２ａとによりサイドウォール絶縁膜６０が形成される。
【００３４】
次に、図１３に示すように、サイドウォール絶縁膜２６をマスクとしてホウ素（Ｂ）をイオン注入するとともに、熱処理によるイオンの活性化を行うことにより、エピタキシャル層１９ａに外部ベース層２０および２１が形成される。なお、エピタキシャル層１９ａの外部ベース層２０および２１が形成されない領域は、真性ベース層１９となる。
【００３５】
次に、図１４に示すように、領域Ａにレジスト膜５０を形成した後、エッチングを行うことにより、酸化膜４１およびスペーサ絶縁膜４２の所定の領域を除去する。これにより、領域Ｂにゲート絶縁膜２７が形成されるとともに、絶縁膜２９の側面に内側サイドウォール部分４２ａおよび外側サイドウォール部分３０ａからなるサイドウォール絶縁膜６０が形成される。この後、レジスト膜５０を除去する。
【００３６】
次に、図１５に示すように、シリコン窒化膜３２ａを、リーチスルー領域１２ａ、素子分離絶縁膜１６、不純物領域１７ａ、不純物領域１７ｂ、外部ベース層２０、外部ベース層２１、エミッタ電極２５、サイドウォール絶縁膜２６、多結晶シリコン膜２８ａ（図１４参照）、絶縁膜２９およびサイドウォール絶縁膜６０の表面に形成する。次に、シリコン窒化膜３２ａの表面の所定領域にレジスト膜５１を形成した後、ホウ素（Ｂ）をイオン注入することにより、不純物領域１８ａおよび１８ｂとともに電界効果型トランジスタ２のソース／ドレインとして機能する不純物領域１７ａおよび不純物領域１７ｂが形成される。また、電界効果型トランジスタ２のゲート電極２８が形成される。この後、レジスト膜５１を除去する。
【００３７】
次に、熱処理を行って、エミッタ電極２５のｎ型の不純物を真性ベース層１９に拡散させることにより、エミッタ層２２を形成する。これにより、エミッタ−ベース接合が、真性ベース層１９の中に形成される。
【００３８】
次に、図１に示したように、ＴＥＯＳ膜３３をシリコン窒化膜３２ａの表面に形成した後、ＴＥＯＳ膜３３およびシリコン窒化膜３２ａの所定領域を除去する。この際、シリコン窒化膜４７ａ（図１５参照）もシリコン窒化膜３２ａと同時に除去される。これにより、素子分離絶縁膜１６の表面に、シリコン窒化膜３２およびＴＥＯＳ膜３３が形成される。最後に、コバルト（Ｃｏ）またはチタン（Ｔｉ）からなるシリサイド膜３１を、外部ベース層２０、外部ベース層２１、エミッタ電極２５、リーチスルー領域１２ａ、不純物領域１７ａ、不純物領域１７ｂおよびゲート電極２８の表面に形成することにより、半導体装置１００が形成される。
【００３９】
本実施形態では、上記のように、ゲート電極２８の側面および領域Ａを覆うように領域Ａに不純物を導入する際の保護膜となるスペーサ絶縁膜４２を形成することにより、領域Ａを覆う保護膜とゲート電極２８の側面を覆う絶縁膜４２ａとを形成することによって、保護膜の形成時にゲート電極２８を覆う絶縁膜４２ａを形成することができるので、ゲート電極２８の側面を覆う絶縁膜４２ａを設けたとしても製造工程が増加するのを抑制することができる。さらに、電界効果型トランジスタのゲート電極２８の側面を覆う絶縁膜４２ａおよびバイポーラトランジスタのエミッタ電極２５を覆うようにシリコン酸化膜４９を形成した後、シリコン酸化膜４９をエッチングすることによりゲート電極２８の側面を覆う絶縁膜４２ａの側面を覆う絶縁膜３０ａおよびバイポーラトランジスタのエミッタ電極２５の側面を覆うサイドウォール絶縁膜２６を形成することによって、１回のエッチングによりゲート電極２８の側面の絶縁膜４２ａを覆う絶縁膜３０ａおよびエミッタ電極２５の側面を覆うサイドウォール絶縁膜２６を形成することができる。これにより、製造工程数が増加するのを抑制しながら、ゲート電極２８の側面を覆う２つの絶縁膜４２ａおよび絶縁膜３０ａからなるサイドウォール絶縁膜６０と、バイポーラトランジスタのエミッタ電極２５の側面を覆う１つのサイドウォール絶縁膜２６とを形成することができるので、製造工程が増加するのを抑制しながら、電界効果型トランジスタのゲート電極２８およびバイポーラトランジスタのエミッタ電極２５に、それぞれ、幅の異なるサイドウォール絶縁膜を形成することができる。
【００４０】
また、本実施形態では、上記のように、エミッタ電極２５を形成する工程に先立って、シリコン基板１１の領域Ａの表面を覆うようにエピタキシャル層１９ａを形成し、シリコン基板１１の領域Ａがエピタキシャル層１９ａにより覆われた状態で、シリコン酸化膜４９をエッチングすることによりエミッタ電極２５の側面を覆うサイドウォール絶縁膜２６を形成することによって、シリコン酸化膜４９をエッチングした場合に、領域Ａの表面が露出しないので、シリコン基板１１の領域Ａにエッチングによるダメージが発生するのを抑制しながらエミッタ電極２５の側面を覆うサイドウォール絶縁膜２６を形成することができる。
【００４１】
また、本実施形態では、上記のように、スペーサ絶縁膜４２を保護膜として領域Ａに不純物をイオン注入することにより、バイポーラトランジスタ１が形成される領域Ａにコレクタ領域を形成することによって、スペーサ絶縁膜４２により、不純物をイオン注入する際のダメージを軽減しながら領域Ａにコレクタ領域を形成することができる。
【００４２】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００４３】
たとえば、上記実施形態では、ｎｐｎ型のバイポーラトランジスタを形成する例を示したが、本発明はこれに限らず、ｐｎｐ型のバイポーラトランジスタを形成してもよい。
【００４４】
また、上記実施形態では、ｐ型の電界効果型トランジスタを形成する例を示したが、本発明はこれに限らず、ｎ型の電界効果型トランジスタを形成してもよい。
【図面の簡単な説明】
【００４５】
【図１】本発明の一実施形態による半導体装置の断面図である。
【図２】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図３】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図４】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図５】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図６】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図７】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図８】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図９】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図１０】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図１１】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図１２】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図１３】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図１４】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図１５】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【符号の説明】
【００４６】
１  バイポーラトランジスタ（第２素子）
２  電界効果型トランジスタ（第１素子）
１１  シリコン基板（半導体基板）
１５  コレクタ領域
１９ａ  エピタキシャル層（半導体層）
２５  エミッタ電極（電極部）
２６  サイドウォール絶縁膜（第３サイドウォール絶縁膜）
２８  ゲート電極（電極）
３０ａ  絶縁膜（第２サイドウォール絶縁膜）
４２  スペーサ絶縁膜（第１絶縁膜）
４２ａ  絶縁膜（第１サイドウォール絶縁膜）
４９  シリコン酸化膜（第２絶縁膜）
１００  半導体装置
【図１】
2009059913.tif 000003
【図２】
2009059913.tif 000004
【図３】
2009059913.tif 000005
【図４】
2009059913.tif 000006
【図５】
2009059913.tif 000007
【図６】
2009059913.tif 000008
【図７】
2009059913.tif 000009
【図８】
2009059913.tif 000010
【図９】
2009059913.tif 000011
【図１０】
2009059913.tif 000012
【図１１】
2009059913.tif 000013
【図１２】
2009059913.tif 000014
【図１３】
2009059913.tif 000015
【図１４】
2009059913.tif 000016
【図１５】
2009059913.tif 000017