(57)【要約】【課題】コスト高となる外付けフィルタ素子を使用せずに集積回路において不要波抑圧比の高い増幅回路を提供する。【解決手段】増幅回路において、入力整合回路１と、入力電圧に対してコンダクタンスに比例する電流を正相出力するトランスコンダクタ回路２と、入力電流を入力インピーダンスで取り込み、入力電流に比例する出力電流を出力インピーダンスで正相出力するカスコード回路３と、入力電流を電圧信号に変換する負荷回路４と、出力整合回路５と、トランスコンダクタ回路２の入力端子と出力端子間に接続される帰還回路６を具備することにより、帰還回路６の発生するインピーダンスの周波数依存性に対応し、かつ不要波抑圧特性の大きい増幅回路を実現する。【選択図】図１
2009207031.tif 000002
【特許請求の範囲】
【請求項１】
前段の出力インピーダンスに対する所定の整合インピーダンスを入力端子に発生する入力整合回路と、
前記入力整合回路の出力端子に接続され、前記入力整合回路から印加される入力電圧に対してコンダクタンスに比例する電流を正相出力するコンダクタ回路と、
前記コンダクタ回路の出力端子に接続され、前記コンダクタ回路から印加される入力電流を入力インピーダンスで取り込み、入力電流に比例する出力電流を出力インピーダンスで正相出力するカスコード回路と、
前記カスコード回路の出力端子に接続され、前記カスコード回路から印加される入力電流を電圧信号に変換する負荷回路と、
前記負荷回路の入力端子に接続され、次段の入力インピーダンスに対する所定の整合インピーダンスを発生する出力整合回路と、
入力端子が前記コンダクタ回路の入力端子に接続され、出力端子が前記コンダクタ回路の出力端子に接続される帰還回路と、
を具備し、
前記入力整合回路の入力端子を外部との入力端子とし、前記出力整合回路の出力端子を外部との出力端子として成る
ことを特徴とする増幅回路。
【請求項２】
請求項１において、
前記負荷回路の入力端子に接続され、特定の周波数範囲で抵抗性の電力損失を発生させる安定化回路をさらに具備して成ることを特徴とする増幅回路。
【請求項３】
請求項１において、
前記帰還回路は、入力端子と出力端子間に現れるインピーダンスにおいて、１つ以上の高いインピーダンスを発生する周波数帯と、１つ以上の低いインピーダンスを発生する周波数帯とを有して成ることを特徴とする増幅回路。
【請求項４】
請求項１において、
前記帰還回路は、入力端子と出力端子と１つ以上の制御端子を有し、前記入力端子と前記出力端子間に現れるインピーダンスにおいて、１つ以上の高いインピーダンスを発生する周波数帯と、１つ以上の低いインピーダンスを発生する周波数帯とを有し、前記高いインピーダンスを発生する周波数帯の周波数と前記低いインピーダンスを発生する周波数帯の周波数とを、前記１つ以上の制御端子に印加する制御信号によって可変して成ることを特徴とする増幅回路。
【請求項５】
請求項１において、
前記増幅回路は、前記帰還回路の入力端子と出力端子間に現れるインピーダンスの周波数依存性に応じて、前記増幅回路の利得が最大となる周波数帯と前記増幅回路の利得が局所的に最小となって不要波信号を抑圧できる周波数帯とを設定して成ることを特徴とする増幅回路。
【請求項６】
請求項１において、
前記帰還回路は、第１の容量と第２の容量と第１のインダクタを具備し、前記第１の容量の一方の端子を前記帰還回路の出力端子とし、前記第１の容量の他方の端子を前記第２の容量の一方の端子に接続し、前記第２の容量の他方の端子を接地し、前記第１のインダクタの一方の端子を前記第２の容量の一方の端子に接続し、前記第１のインダクタの他方の端子を前記帰還回路の入力端子として成ることを特徴とする増幅回路。
【請求項７】
請求項１において、
前記帰還回路は、第１の容量と第１の可変容量と第１のインダクタを具備し、前記第１の容量の一方の端子を前記帰還回路の出力端子とし、前記第１の容量の他方の端子を前記第１の可変容量の一方の端子に接続し、前記第１の可変容量の他方の端子を接地し、前記第１のインダクタの一方の端子を前記第１の可変容量の一方の端子に接続し、前記第１のインダクタの他方の端子を前記帰還回路の入力端子とし、前記第１の可変容量の制御端子を前記帰還回路の制御端子として成り、
前記第１の可変容量は、１つ以上の、容量と制御端子によって開閉を制御できるスイッチの直列接続回路を並列接続することによって、可変容量全体の容量値を可変とされて成る
ことを特徴とする増幅回路。
【請求項８】
請求項１において、
前記入力整合回路は、第１の容量と第２の容量を具備し、前記第１の容量の一方の端子を前記入力整合回路の入力端子とし、前記第１の容量の他方の端子を前記第２の容量の一方の端子に接続して前記入力整合回路の出力端子とし、前記第２の容量の他方を接地して成り、
前記コンダクタ回路は、第１のｎ型バイポーラ型トランジスタと第１の抵抗と第１のインダクタを具備し、前記第１のｎ型バイポーラ型トランジスタのベースを前記コンダクタ回路の入力端子とし、前記第１のｎ型バイポーラ型トランジスタのコレクタを前記コンダクタ回路の出力端子とし、前記第１のｎ型バイポーラ型トランジスタのエミッタに前記第１のインダクタの一方の端子を接続し、前記第１のインダクタの他方の端子を接地し、前記第１の抵抗の一方の端子を前記第１のｎ型バイポーラ型トランジスタのベースに接続し、前記第１の抵抗の他方の端子を前記コンダクタ回路のバイアス用端子として成り、
前記カスコード回路は、第２のｎ型バイポーラ型トランジスタを具備し、前記第２のｎ型バイポーラ型トランジスタのベースに安定な第１の電位を供給し、前記第２のｎ型バイポーラ型トランジスタのエミッタを前記カスコード回路の入力端子とし、前記第２のｎ型バイポーラ型トランジスタのコレクタを前記カスコード回路の出力端子として成り、
前記負荷回路は、第２のインダクタを具備し、前記第２のインダクタの一方の端子に安定な第２の電位を供給し、前記第２のインダクタの他方の端子を前記負荷回路の入力端子として成り、
前記出力整合回路は、第３の容量と第４の容量を具備し、前記第３の容量の一方の端子を前記出力整合回路の入力端子とし、前記第３の容量の他方の端子を前記第４の容量の一方の端子に接続して前記出力整合回路の出力端子とし、前記第４の容量の他方の端子を接地して成り、
前記安定化回路は、第２の抵抗と第５の容量を具備し、前記第２の抵抗の一方の端子を前記負荷回路の入力端子に接続し、前記第２の抵抗の他方の端子を前記第５の容量の一方の端子に接続し、前記第５の容量の他方の端子を接地して成る
ことを特徴とする増幅回路。
【請求項９】
請求項１において、
前記入力整合回路は、第１の容量と第２の容量を具備し、前記第１の容量の一方の端子を前記入力整合回路の入力端子とし、前記第１の容量の他方の端子を前記第２の容量の一方の端子に接続して前記入力整合回路の出力端子とし、前記第２の容量の他方を接地して成り、
前記コンダクタ回路は、第１のｎ型電界効果トランジスタと第１の抵抗と第１のインダクタを具備し、前記第１のｎ型電界効果トランジスタのゲートを前記コンダクタ回路の入力端子とし、前記第１のｎ型電界効果トランジスタのドレインを前記コンダクタ回路の出力端子とし、前記第１のｎ型電界効果トランジスタのソースに前記第１のインダクタの一方の端子を接続し、前記第１のインダクタの他方の端子を接地し、前記第１の抵抗の一方の端子を前記第１のｎ型電界効果トランジスタのゲートに接続し、前記第１の抵抗の他方の端子を前記コンダクタ回路のバイアス用端子として成り、
前記カスコード回路は、第２のｎ型電界効果トランジスタを具備し、前記第２のｎ型電界効果トランジスタのゲートに安定な第１の電位を供給し、前記第２のｎ型電界効果トランジスタのソースを前記カスコード回路の入力端子とし、前記第２のｎ型電界効果トランジスタのドレインを前記カスコード回路の出力端子として成り、
前記負荷回路は、第２のインダクタを具備し、前記第２のインダクタの一方の端子に安定な第２の電位を供給し、前記第２のインダクタの他方の端子を前記負荷回路の入力端子として成り、
前記出力整合回路は、第３の容量と第４の容量を具備し、前記第３の容量の一方の端子を前記出力整合回路の入力端子とし、前記第３の容量の他方の端子を前記第４の容量の一方の端子に接続して前記出力整合回路の出力端子とし、前記第４の容量の他方の端子を接地して成り、
前記安定化回路は、第２の抵抗と第５の容量を具備し、前記第２の抵抗の一方の端子を前記負荷回路の入力端子に接続し、前記第２の抵抗の他方の端子を前記第５の容量の一方の端子に接続し、前記第５の容量の他方の端子を接地して成る
ことを特徴とする増幅回路。
【請求項１０】
請求項１において、
前記増幅回路は、２つ以上の前記増幅回路を縦続接続し、それぞれ独立の不要波抑圧特性を設定して成ることを特徴とする増幅回路。
【請求項１１】
前段の出力インピーダンスに対する所定の整合インピーダンスを入力端子に発生する第１と第２の入力整合回路と、
前記第１と第２の入力整合回路の出力端子に接続され、前記第１と第２の入力整合回路から印加される差動入力電圧に対してコンダクタンスに比例する差動電流を正相出力する差動コンダクタ回路と、
前記差動コンダクタ回路の差動出力端子に接続され、前記差動コンダクタ回路から印加される入力電流を入力インピーダンスで取り込み、入力電流に比例する出力電流を出力インピーダンスで正相出力する第１と第２のカスコード回路と、
前記第１と第２のカスコード回路の出力端子に接続され、前記第１と第２のカスコード回路から印加される差動入力電流を差動電圧信号に変換する差動負荷回路と、
前記差動負荷回路の差動入力端子に接続され、次段の入力インピーダンスに対する所定の整合インピーダンスを発生する第１と第２の出力整合回路と、
差動入力端子が前記差動コンダクタ回路の差動入力端子に接続され、差動出力端子が前記差動コンダクタ回路の差動出力端子に接続される差動帰還回路と、
を具備し、
前記第１と第２の入力整合回路の入力端子を外部との差動入力端子とし、前記第１と第２の出力整合回路の出力端子を外部との差動出力端子として成る
ことを特徴とする増幅回路。
【請求項１２】
請求項１１において、
前記差動負荷回路の差動入力端子に接続され、特定の周波数範囲で抵抗性の電力損失を発生させる第１と第２の安定化回路をさらに具備して成ることを特徴とする増幅回路。
【請求項１３】
請求項１１において、
前記帰還回路は、入力端子と出力端子間に現れるインピーダンスにおいて、１つ以上の高いインピーダンスを発生する周波数帯と、１つ以上の低いインピーダンスを発生する周波数帯とを有して成ることを特徴とする増幅回路。
【請求項１４】
請求項１１において、
前記帰還回路は、入力端子と出力端子と１つ以上の制御端子を有し、前記入力端子と前記出力端子間に現れるインピーダンスにおいて、１つ以上の高いインピーダンスを発生する周波数帯と、１つ以上の低いインピーダンスを発生する周波数帯とを有し、前記高いインピーダンスを発生する周波数帯の周波数と前記低いインピーダンスを発生する周波数帯の周波数とを、前記１つ以上の制御端子に印加する制御信号によって可変して成ることを特徴とする増幅回路。
【請求項１５】
請求項１１において、
前記増幅回路は、前記帰還回路の入力端子と出力端子間に現れるインピーダンスの周波数依存性に応じて、前記増幅回路の利得が最大となる周波数帯と前記増幅回路の利得が局所的に最小となって不要波信号を抑圧できる周波数帯とを設定して成ることを特徴とする増幅回路。
【請求項１６】
請求項１１において、
前記帰還回路は、第１と第２と第３と第４の容量と第１と第２のインダクタを具備し、前記第１の容量の一方の端子を前記帰還回路の差動出力端子の正相出力とし、前記第１の容量の他方の端子を前記第２の容量の一方の端子に接続し、前記第２の容量の他方の端子を接地し、前記第１のインダクタの一方の端子を前記第２の容量の一方の端子に接続し、前記第１のインダクタの他方の端子を前記帰還回路の差動入力端子の正相入力とし、前記第３の容量の一方の端子を前記帰還回路の差動出力端子の逆相出力とし、前記第３の容量の他方の端子を前記第４の容量の一方の端子に接続し、前記第４の容量の他方の端子を接地し、前記第２のインダクタの一方の端子を前記第４の容量の一方の端子に接続し、前記第２のインダクタの他方の端子を前記帰還回路の差動入力端子の逆相入力とし、前記第１と第２のインダクタ間に誘導性結合を有して成ることを特徴とする増幅回路。
【請求項１７】
請求項１１において、
前記帰還回路は、第１と第２の容量と一つ以上の容量制御端子を有する第１と第２の可変容量と第１と第２のインダクタを具備し、前記第１の容量の一方の端子を前記帰還回路の差動出力端子の正相出力とし、前記第１の容量の他方の端子を前記第１の可変容量の一方の端子に接続し、前記第１の可変容量の他方の端子を接地し、前記第１のインダクタの一方の端子を前記第１の可変容量の一方の端子に接続し、前記第１のインダクタの他方の端子を前記帰還回路の差動入力端子の正相入力とし、前記第２の容量の一方の端子を前記帰還回路の差動出力端子の逆相出力とし、前記第２の容量の他方の端子を前記第２の可変容量の一方の端子に接続し、前記第２の可変容量の他方の端子を接地し、前記第２のインダクタの一方の端子を前記第２の可変容量の一方の端子に接続し、前記第２のインダクタの他方の端子を前記帰還回路の差動入力端子の逆相入力とし、前記第１と第２の可変容量がそれぞれ有する一つ以上の容量制御端子に印加する電圧によって、前記帰還回路の差動入力端子と差動出力端子間に現れる差動インピーダンスの周波数依存性を可変とし、前記第１と第２のインダクタ間に誘導性結合を有して成ることを特徴とする増幅回路。
【請求項１８】
請求項１１において、
前記差動負荷回路は、第１と第２のインダクタを具備し、前記第１のインダクタの一方の端子を前記差動負荷回路の差動入力端子の正相入力とし、前記第２のインダクタの一方の端子を前記差動負荷回路の差動入力端子の逆相入力とし、前記第１のインダクタの他方の端子と前記第２のインダクタの他方の端子を接続して前記差動負荷回路の安定な電位を与える電源端子とし、前記第１と第２のインダクタ間に誘導性結合を有して成り、
前記差動コンダクタ回路は、第１と第２のｎ型バイポーラ型トランジスタと第１と第２の抵抗と第３と第４のインダクタと定電流源回路を具備し、前記第１のｎ型バイポーラ型トランジスタのベースを前記差動コンダクタ回路の差動入力端子の正相入力とし、前記第２のｎ型バイポーラ型トランジスタのベースを前記差動コンダクタ回路の差動入力端子の逆相入力とし、前記第１のｎ型バイポーラ型トランジスタのコレクタを前記差動コンダクタ回路の差動出力端子の正相出力とし、前記第２のｎ型バイポーラ型トランジスタのコレクタを前記差動コンダクタ回路の差動出力端子の逆相出力とし、前記第１の抵抗の一方の端子を前記第１のｎ型バイポーラ型トランジスタのベースに接続し、前記第２の抵抗の一方の端子を前記第２のｎ型バイポーラ型トランジスタのベースに接続し、前記第１の抵抗の他方の端子を前記第２の抵抗の他方の端子と接続して前記差動コンダクタ回路のバイアス印加用端子とし、前記第１のｎ型バイポーラ型トランジスタのエミッタを前記第３のインダクタの一方の端子に接続し、前記第２のｎ型バイポーラ型トランジスタのエミッタを前記第４のインダクタの一方の端子に接続し、前記第３のインダクタの他方の端子と前記第４のインダクタの他方の端子とを接続して前記定電流源回路に接続し、前記第３と第４のインダクタ間に誘導性結合を有して成ることを特徴とする増幅回路。
【請求項１９】
請求項１１において、
前記差動負荷回路は、第１と第２のインダクタを具備し、前記第１のインダクタの一方の端子を前記差動負荷回路の差動入力端子の正相入力とし、前記第２のインダクタの一方の端子を前記差動負荷回路の差動入力端子の逆相入力とし、前記第１のインダクタの他方の端子と前記第２のインダクタの他方の端子を接続して前記差動負荷回路の安定な電位を与える電源端子とし、前記第１と第２のインダクタ間に誘導性結合を有して成り、
前記差動コンダクタ回路は、第１と第２のｎ型電界効果トランジスタと第１と第２の抵抗と第３と第４のインダクタと定電流源回路を具備し、前記第１のｎ型電界効果トランジスタのゲートを前記差動コンダクタ回路の差動入力端子の正相入力とし、前記第２のｎ型電界効果トランジスタのゲートを前記差動コンダクタ回路の差動入力端子の逆相入力とし、前記第１のｎ型電界効果トランジスタのドレインを前記差動コンダクタ回路の差動出力端子の正相出力とし、前記第２のｎ型電界効果トランジスタのドレインを前記差動コンダクタ回路の差動出力端子の逆相出力とし、前記第１の抵抗の一方の端子を前記第１のｎ型電界効果トランジスタのゲートに接続し、前記第２の抵抗の一方の端子を前記第２のｎ型電界効果トランジスタのゲートに接続し、前記第１の抵抗の他方の端子を前記第２の抵抗の他方の端子と接続して前記差動コンダクタ回路のバイアス印加用端子とし、前記第１のｎ型電界効果トランジスタのソースを前記第３のインダクタの一方の端子に接続し、前記第２のｎ型電界効果トランジスタのソースを前記第４のインダクタの一方の端子に接続し、前記第３のインダクタの他方の端子と前記第４のインダクタの他方の端子とを接続して前記定電流源回路に接続し、前記第３と第４のインダクタ間に誘導性結合を有して成ることを特徴とする増幅回路。
【請求項２０】
請求項１１において、
前記増幅回路は、２つ以上の前記増幅回路を縦続接続し、それぞれ独立の不要波抑圧特性を設定して成ることを特徴とする増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、無線通信システムを構成する無線通信回路に関し、特に、不要波抑圧機能を備えた増幅回路の構成に適用して有効な技術に関する。
【背景技術】
【０００２】
本発明者が検討したところによれば、無線通信システムを構成する無線通信回路に関しては、例えば特許文献１，２や非特許文献１〜４に記載される技術などがある。
【０００３】
特許文献１には、切替え可能な増幅率を有する低ノイズ増幅回路が記載されている。この増幅回路は、第１および第２の信号増幅回路により構成される並列接続が、高周波信号の入力部と出力部との間に備えられている。第１の信号増幅回路は、ベース回路にトランジスタを備え、第２の信号増幅回路は、入力インピーダンス適合器とともにエミッタ回路にトランジスタを備えている。
【０００４】
特許文献２には、移動無線装置内の集積化可能な能動フィルタとして用いるための能動チューナブルフィルタ回路が記載されている。この回路は、能動増幅器回路と、この能動増幅器回路に接続された受動共振回路とを備えている。能動増幅器回路は、リアクティブ帰還ネットワークを含み、受動共振回路は、誘導部と動作中に共振する不活性半導体デバイス部を含んで構成されている。
【０００５】
非特許文献１には、集積回路上に急峻な減衰特性のフィルタ（バンド・エリミネーション・フィルタ、別名：ノッチ・フィルタ）を実現させる構成が提案され、２ＧＨｚにて良好なフィルタ特性を確認できる。集積回路の配線を用いてスパイラルインダクタを構成し、その抵抗成分をトランジスタを含めた負性抵抗回路を直列接続することで補償してＱの高いインダクタを実現する。こうして得られたインダクタと容量によって減衰特性が鋭くかつ大きなバンド・エリミネーション・フィルタを搭載する低雑音増幅回路（ＬＮＡ：Ｌｏｗ  Ｎｏｉｓｅ  Ａｍｐｌｉｆｉｅｒ）を構成できることが記載されている。
【０００６】
非特許文献２には、集積回路上に信号を非平衡入力したのちに平衡出力するバラン素子を搭載して差動信号化する技術が記載されている。その差動信号に対して急峻な減衰特性を与えるノッチ回路を、クロスカップル接続のトランジスタ、集積化トランス、そしてノッチ周波数可変用の可変容量素子によって構成している。このノッチ回路をＬＮＡに組み込むことで帯域内の特定の周波数成分のみを減衰し、５ＧＨｚで約３５ｄＢ程度の不要信号除去比を有するＵＷＢ向け低雑音増幅回路を実現している。
【０００７】
非特許文献３には、６０ＧＨｚ帯の高周波に対して、受信機構成では、６０ＧＨｚ帯を扱う初段の周波数変換ではスーパーヘテロダイン方式を、周波数が９ＧＨｚ帯に下がった次段の周波数変換ではダイレクトコンバージョン方式を適用する技術が記載されている。初段の低雑音増幅器は、伝送線路によって構成されたノッチフィルタ回路が組み込まれており、イメージ信号の除去機能が与えられている。送信機構成においても、初段ではベースバンド信号をダイレクトコンバージョン方式を用いてＩＦ周波数へ周波数変換したのちに、６０ＧＨｚ帯信号を出力する次段ではスーパーヘテロダイン方式を適用し、変調器出力ではダブルサイドバンド信号をシングルバンド信号とするためのイメージ信号除去機能付増幅器が配置されている。
【０００８】
非特許文献４には、ＲＦ回路を無線通信の送受信方式や変調技術の違いによって集積するに当たり、スーパーヘテロダイン方式において、イメージ信号除去機能として一般に６０ｄＢ程度の除去比が必要であることが記載されている。
【特許文献１】特表２００４−５３４４７０号公報
【特許文献２】特表２００５−５０３０６４号公報
【非特許文献１】Ｊ．Ａ．Ｍａｃｅｄｏ  ａｎｄ  Ｍ．Ａ．Ｃｏｐｅｌａｎｄ、“Ａ  １．９−ＧＨｚ  Ｓｉｌｉｃｏｎ  Ｒｅｃｅｉｖｅｒ  ｗｉｔｈ  Ｍｏｎｏｌｉｔｈｉｃ  Ｉｍａｇｅ  Ｆｉｌｔｅｒｉｎｇ”、ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ、ｖｏｌ．３３、Ｎｏ．３  Ｍａｒｃｈ  １９９８、  ｐｐ．３７８−３８６
【非特許文献２】Ａｎｄｒｅａ  Ｂｅｖｉｌａｃｑｕａ  他“Ａ  ０．１３μｍ  ＣＭＯＳ  ＬＮＡ  ｗｉｔｈ  Ｉｎｔｅｇｒａｔｅｄ  Ｂａｌｕｎ  ａｎｄ  Ｎｏｔｃｈ  Ｆｉｌｔｅｒ  ｆｏｒ  ３−ｔｏ−５ＧＨｚ  ＵＷＢ  Ｒｅｃｅｉｖｅｒｓ”ＩＥＥＥ  Ｓｏｌｉｄ−ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ  ２００７、Ｐａｐｅｒ＃２３．２、ｐｐ．４２０−４２１
【非特許文献３】Ｂｒｉａｎ  Ｆｌｏｙｄ  他“Ａ  Ｓｉｌｉｃｏｎ  ６０ＧＨｚ  Ｒｅｃｅｉｖｅｒ  ａｎｄ  Ｔｒａｎｓｍｉｔｔｅｒ  Ｃｈｉｐｓｅｔ  ｆｏｒ  Ｂｒｏａｄｂａｎｄ  Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ”ＩＥＥＥ  Ｓｏｌｉｄ−ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ  ２００６、Ｐａｐｅｒ＃１０．３、ｐｐ．１８４−１８５
【非特許文献４】束原恒夫“ＣＭＯＳ  ＲＦ回路設計入門”日経エレクトロニクス１月２８日号、２００８年１月２８日発行、ｐｐ．１６４−１７４
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ところで、前記のような無線通信システムを構成する無線通信回路に関して、本発明者が検討した結果、以下のようなことが明らかとなった。
【００１０】
従来より無線通信機に必要不可欠な構成要素として無線通信用増幅器が開発されてきた。増幅器開発を牽引する応用は、ＧＳＭ（Ｇｌｏｂａｌ  Ｓｙｓｔｅｍ  ｆｏｒ  Ｍｏｂｉｌｅ  Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ）やＰＤＣ（Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ｃｅｌｌａｒ）、ＰＨＳ（Ｐｅｒｓｏｎａｌ  Ｈａｎｄｙ−ｐｈｏｎｅ  Ｓｙｓｔｅｍ）、ＰＣＳ（Ｐｅｒｓｏｎａｌ  Ｃｏｍｍｕｎｉｃａｔｉｏｎ  Ｓｅｒｖｉｃｅｓ）などの携帯電話用無線通信機、ＩＥＥＥ規格に定められた無線通信仕様である８０２．１１ａ、８０２．１１ｂ、８０２．１１ｇに準拠するワイヤレスＬＡＮを構成する無線通信機、そしてワイヤレスＭＡＮ（Ｗｉｒｅｌｅｓｓ  Ｍｅｔｒｏｐｏｌｉｔａｎ  Ａｒｅａ  Ｎｅｔｗｏｒｋ）や高速データレイト無線通信を可能とするミリ波ワイヤレスＰＡＮ（Ｗｉｒｅｌｅｓｓ  Ｐｅｒｓｏｎａｌ  Ａｒｅａ  Ｎｅｔｗｏｒｋ）など多岐に渡り、その周波数上限は準ミリ波帯からミリ波帯まで及んでいる。
【００１１】
これら無線通信機には常に、幅広い普及を目的に、低価格化、小型化、そして長時間動作のための低消費電力化が求められている。これらの要求に応える方法の一つに、無線通信用回路をより少ない個数の半導体集積回路（ＩＣ）に搭載することがある。特に基板材料の低コスト性と半導体プロセスの高い成熟度による高歩留まり性からシリコン（Ｓｉ）ＩＣにて無線通信用回路を実現する試みが多くなされ、現在まで多くの低価格かつ小型な無線通信機を提供してきた。今後の開発ではさらに、外付け部品数を減らしてシリコンチップ上に無線通信システム全体を安価に実現し、マイクロプロセッサユニット（ＭＰＵ）などのデジタル機能回路と混載することで無線通信機能も含めたシステムオンチップを提供することが強く期待されている。
【００１２】
無線通信システムの構成は多岐にわたって提案されているが、ＲＦ信号に対応するミキサが低い周波数のＩＦ信号を出力して後段の信号処理を行うスーパーヘテロダイン方式と、ＲＦ信号をミキサによって直接直流データ信号に変換するダイレクトコンバージョン方式について大別される。スーパーヘテロダイン方式は、ダイレクトコンバージョン方式に比較して、複雑な構成で外付け部品が多いが、利用する周波数帯を分割したチャネルの選択性と受信感度がよいため多くの無線通信システムで採用されるアーキテクチャである。スーパーヘテロダイン方式は、その受信経路でイメージ信号の影響が大きく、送信経路では変調ミキサで発生する不要スペクトラム信号の影響が大きく、これら不要波信号除去の目的で、急峻な減衰特性を有する外付けフィルタが必要不可欠となっている。
【００１３】
携帯電話用無線通信機やワイヤレスＬＡＮを構成する無線通信機は、その動作周波数がマイクロ波帯領域であるため、ＳＡＷ（Ｓｕｒｆａｃｅ  Ａｃｏｕｓｔｉｃ  Ｗａｖｅ：表面弾性波）フィルタやＦＢＡＲ（Ｆｉｌｍ  Ｂｕｌｋ  Ａｃｏｕｓｔｉｃ  Ｒｅｓｏｎａｔｏｒ）フィルタによって前記外付けフィルタを実現することができる。一方、準ミリ波帯やミリ波帯で急峻な減衰特性を有する外付けフィルタの実用化は進んでおらず、実装基板上の配線パターンや集積回路上の伝送線路によって構成するフィルタを利用せざるを得ない。この場合には、配線パターンや伝送線路の損失が大きいためにＱファクタが上がらず、減衰特性が緩慢となってしまう。以上のように、スーパーヘテロダイン方式では急峻な減衰特性を有するフィルタが必要であるが、マイクロ波では外付けフィルタの採用によって、準ミリ波帯やミリ波帯ではＱファクタの低い受動フィルタによって対応しており、それぞれコストの増加や所要の減衰性能不足の問題を有している。
【００１４】
これら問題を解決するために、前記非特許文献１，２のようにフィルタの集積化に関する内容が公知となっている。しかし、前記非特許文献１の構成では、負性抵抗回路を構成するトランジスタによるバイアス電流の増加や、動作周波数に対して充分高いトランジスタ性能が必要となるため高価なプロセスを使用せねばならない、などの問題がある。また、前記非特許文献２においても、回路規模の増大によるチップコスト増加のほか、バイアス電流の増加による消費電力の増加、ノッチ回路の動作マージン確保のために、充分高速なトランジスタ性能を必要とするためのプロセスコスト増加など、問題を有している。
【００１５】
また、前記特許文献１の技術では、十分な利得を発生する抵抗値の抵抗を持たなければならず、この抵抗での電圧降下が発生し、電源電圧の削減が難しく、消費電力が大きいことや、入力整合回路がなく、周波数選択的にＱファクタを上げることができない、などの問題がある。また、前記特許文献２の技術では、周波数選択性を有する帰還回路や、不要波抑圧のためのフィルタ網が必要であり、回路規模が増大し、コストの増加に繋がる。
【００１６】
ところで、近年の、映像や動画データなど大容量情報の無線伝送のニーズの高まりと、携帯電話やＷｉｒｅｌｅｓｓ  ＬＡＮで使用するマイクロ波帯周波数の逼迫状態を反映して、広帯域伝送が確保できるより高周波で無線通信システムを構築することに強い期待が寄せられている。高周波の中でも、２４ＧＨｚ  ＩＳＭバンドを中心とする準ミリ波帯、そして６０ＧＨｚ帯Ｕｎｌｉｃｅｎｓｅｄ  ｂａｎｄを中心とするミリ波帯での無線通信システムについて、応用とそれを支える通信装置提供の観点から検討が進んでいる。これらの高周波帯を用いた無線通信システムでもＲＦアーキテクチャとしてスーパーヘテロダイン方式が適用される。一例として、前記非特許文献３の技術が挙げられるが、イメージ信号の除去比は、受信機と送信機ともに３０ｄＢ程度である。所要のイメージ除去比については応用によってその値に幅をもつであろうが、スーパーヘテロダイン方式では、前記非特許文献４に記載のように、一般に６０ｄＢ程度の除去比が必要であることから、さらに高イメージ除去を可能とする不要波除去機能を集積化回路において実現することが課題となる。
【００１７】
そこで、本発明は、スーパーヘテロダイン方式で利用される集積化可能な不要波除去フィルタに関し、前記非特許文献１，２、および３に例示される欠点を克服するために為され、マイクロ波帯以上の準ミリ波帯やミリ波帯でも利用可能な技術であって、過度の面積増大や消費電力の増加が無い範囲で急峻な不要波抑圧特性を実現するものである。すなわち、本発明の代表的な目的は、コスト高となる外付けフィルタ素子を使用せずに集積回路において不要波抑圧比の高い増幅回路を提供することにある。
【００１８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２０】
すなわち、代表的なものの概要は、単相型の増幅回路において、前段の出力インピーダンスに対する所定の整合インピーダンスを入力端子に発生する入力整合回路と、この入力整合回路から印加される入力電圧に対してコンダクタンスに比例する電流を正相出力するコンダクタ回路と、このコンダクタ回路から印加される入力電流を入力インピーダンスで取り込み、入力電流に比例する出力電流を出力インピーダンスで正相出力するカスコード回路と、このカスコード回路から印加される入力電流を電圧信号に変換する負荷回路と、この負荷回路の入力端子に接続され、次段の入力インピーダンスに対する所定の整合インピーダンスを発生する出力整合回路と、コンダクタ回路の入力端子と出力端子間に接続される帰還回路を具備し、入力整合回路の入力端子を外部との入力端子とし、出力整合回路の出力端子を外部との出力端子とすることを特徴とする。
【００２１】
また、差動型の増幅回路において、前段の出力インピーダンスに対する所定の整合インピーダンスを入力端子に発生する第１と第２の入力整合回路と、この第１と第２の入力整合回路から印加される差動入力電圧に対してコンダクタンスに比例する差動電流を正相出力する差動コンダクタ回路と、この差動コンダクタ回路から印加される入力電流を入力インピーダンスで取り込み、入力電流に比例する出力電流を出力インピーダンスで正相出力する第１と第２のカスコード回路と、この第１と第２のカスコード回路から印加される差動入力電流を差動電圧信号に変換する差動負荷回路と、この差動負荷回路の差動入力端子に接続され、次段の入力インピーダンスに対する所定の整合インピーダンスを発生する第１と第２の出力整合回路と、差動コンダクタ回路の差動入力端子と差動出力端子間に接続される差動帰還回路を具備し、第１と第２の入力整合回路の入力端子を外部との差動入力端子とし、第１と第２の出力整合回路の出力端子を外部との差動出力端子とすることを特徴とする。
【発明の効果】
【００２２】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２３】
すなわち、代表的なものによって得られる効果は、コスト高となる外付けフィルタ素子を使用せずに集積回路において不要波抑圧比の高い増幅回路を提供することができる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、各実施の形態においては、特徴となる部分を主に説明するが、その他の部分については互いに無関係なものではなく、それぞれが変形例、応用例、補足説明などの関係にある。
【００２５】
《第１の実施の形態》
本発明の第１の実施の形態を図１，図２，図５を用いて説明する。なお、本実施の形態においては、本実施の形態（本発明）の特徴を分かりやすくするために、本発明の前提として検討した技術（図３，図４）と比較して説明する。
【００２６】
図１は、本発明の第１の実施の形態による半導体集積回路の半導体チップに形成された不要波抑圧機能付増幅回路の構成を示す図である。図１に示す増幅回路３０１（後述する図１６に対応），４０３（後述する図１７に対応）は、前段の出力インピーダンスに対する所定の整合インピーダンスを入力端子に発生する入力整合回路（ＭＣＩＮ）１、この入力整合回路１の出力端子に接続され、入力整合回路１から印加される入力電圧に対してコンダクタンスに比例する電流を正相出力するトランスコンダクタ回路（ＧＭＣ）２、このトランスコンダクタ回路２の出力端子に接続され、トランスコンダクタ回路２から印加される入力電流を低い入力インピーダンスで取り込み、入力電流に比例する出力電流を高い出力インピーダンスで正相出力するカスコード回路（ＣＡＳＣ）３、このカスコード回路３の出力端子に接続され、カスコード回路３から印加される入力電流を電圧信号に変換する負荷回路（ＬＯＡＤＣ）４、この負荷回路４の入力端子に接続され、次段の入力インピーダンスに対する所定の整合インピーダンスを発生する出力整合回路（ＭＣＯＵＴ）５、そして入力端子がトランスコンダクタ回路２の入力端子に接続され、出力端子がトランスコンダクタ回路２の出力端子に接続される帰還回路（ＦＢＣ）６によって構成されている。
【００２７】
入力整合回路１は、増幅回路の前段の駆動インピーダンスＺｓに対する整合を決定する回路網である。整合の程度については、増幅回路の用途に依存する。低雑音増幅回路として用いる場合には、出力雑音が所定の値以下となるように設定し、また電力増幅回路として用いる場合には、電力伝達効率が所定の値以上となるように設定する。低雑音増幅回路でも、低雑音性と電力増幅性の両特性の所定値を満たすように中庸な整合状態に設定することもありえる。本発明の範囲では入力整合回路１は上記の増幅回路の所要性能を満たすための整合回路として扱う。
【００２８】
トランスコンダクタ回路２は、入力端子に印加される電圧信号ｖ１に比例した出力電流信号ｉｏ１を発生する回路網である。その入力インピーダンスはトランスコンダクタ回路２の構成によって異なるが、等価的にＺｉ１と仮定する。Ｚｉ１に印加される電圧に対し、トランスコンダクタンスｇｍ１の比率で出力電流ｉｏ１を発生する機能を有する。出力インピーダンスをＺｏ１とし、出力電流源に対して並列配置とする。
【００２９】
カスコード回路３は、入力端子に印加される電流信号ｉｏ１’を低い入力インピーダンスＺｉ２で受け、ｉｏ１’と同じ大きさの電流を出力電流ｉｏ２として高い出力インピーダンスＺｏ２を伴って出力する。
【００３０】
負荷回路４と出力整合回路５は、カスコード回路３から得られた出力電流ｉｏ２に対して、負荷インピーダンスＺＬによって電圧信号ｖ２とし、出力インピーダンス整合を取って出力電圧ｖｏを次段のインピーダンスへ与える。
【００３１】
帰還回路６は、トランスコンダクタ回路２の入力端子と出力端子間に配置される帰還回路である。同時に、帰還回路６を介して、トランスコンダクタ回路２の入力端子をカスコード回路３の低い入力インピーダンスへ接続する機能を有する。帰還回路６自体の構成は、増幅回路の特性上で所望の利得を得たい周波数では高いインピーダンス（ＺＦＢＨ）を、利得が不要で不要波抑圧を実施したい周波数では低いインピーダンス（ＺＦＢＬ）を実現する回路網とする。ここで、図１の基本機能を等価回路表現した図２を用いて、図１の構成例の実現特性について解析的に示す。
【００３２】
図２は、図１の構成における不要波抑圧比を解析するための等価回路図であり、図１の構成例のうち、トランスコンダクタ回路２の入力端子からカスコード回路３の出力端子までを表している。本実施の形態で実現する不要波抑圧の度合いは、図２で示した等価回路網の伝達特性解析で示すことができる。ここで、図１の入力整合回路１は図２の等価回路では省き、直結とする。図２では、増幅回路の駆動電圧をｖｓとし、その駆動インピーダンスをＺｓとする。Ｖｓに対するカスコード回路３の出力電流ｉｏ２との比率について以下検討する。ｉｏ２が得られた後は負荷回路４と出力整合回路５によって、電圧信号、もしくは電力信号へ変換される。
【００３３】
【数１】
2009207031.tif 000003
【００３４】
ここで、Ｚｓ＝５０［Ω］、Ｚｉ１＝１０００［Ω］、Ｚｉ２＝２５［Ω］、ｇｍ１＝０．０４［Ｓ］とし、ＺＦＢにＺＦＢＨ＝１０００［Ω］、ＺＦＢＨ＝３０［Ω］の２値を入れて数式（１）を評価する。
【００３５】
ＺＦＢに高インピーダンスのＺＦＢＨ＝１０００［Ω］を用いた場合、Ｇ１＝０．０３３となる。一方、低インピーダンスのＺＦＢＬ＝３０［Ω］を用いた場合、Ｇ１＝０．００１２と小さい値をとる。この二つのケースのＧ１の値の比は０．０３３／０．００１２から約２６．１倍となる。デシベル換算した場合、２８．３ｄＢである。
【００３６】
本実施の形態の効果を示すために、本発明の前提として検討した増幅回路の二例（図３，図４）について同様の解析を示す。図３，図４は、本発明の前提として検討した増幅回路の構成における不要波抑圧比を解析するための等価回路図である。
【００３７】
まず、帰還回路６をトランスコンダクタ回路２の出力端子から接地へ接続して帰還回路のインピーダンスを、所望の利得を得たい周波数では高いインピーダンス（ＺＦＢＨ）を、利得が不要で不要波抑圧を実施したい周波数では低いインピーダンス（ＺＦＢＬ）に設定する。この解析は、前記非特許文献１で利用されている回路構成を模したものについて行っている。等価回路を図３に示す。この場合、Ｖｓに対するカスコード回路３の出力電流ｉｏ２の比率Ｇ２は以下の数式（２）で表せる。
【００３８】
【数２】
2009207031.tif 000004
【００３９】
上記図２の本実施の形態での検討と同じ定数を用いると、ＺＦＢに高インピーダンスのＺＦＢＨ＝１０００［Ω］を用いた場合、Ｇ２＝０．０３７となる。一方、低インピーダンスのＺＦＢＬ＝３０［Ω］を用いた場合、Ｇ２＝０．０２１と小さい値をとる。この二つのケースのＧ２の値の比は０．０３７／０．０２１から約１．７８倍となる。デシベル換算した場合、５．０ｄＢであり、Ｇ１として計算した本実施の形態の場合の不要波抑圧比２８．３ｄＢに対して、２３．３ｄＢ劣ることが解析上明らかである。
【００４０】
もう一つの検討は、帰還回路６をトランスコンダクタ回路２の入力端子から接地へ接続して帰還回路のインピーダンスを、所望の利得を得たい周波数では高いインピーダンス（ＺＦＢＨ）を、利得が不要で不要波抑圧を実施したい周波数では低いインピーダンス（ＺＦＢＬ）に設定した場合である。等価回路を図４に示す。この場合、Ｖｓに対するカスコード回路３の出力電流ｉｏ２の比率Ｇ３は以下の数式（３）で表せる。
【００４１】
【数３】
2009207031.tif 000005
【００４２】
上記図２の本実施の形態での検討と同じ定数を用いると、ＺＦＢに高インピーダンスのＺＦＢＨ＝１０００［Ω］を用いた場合、Ｇ３＝０．０３６となる。一方、低インピーダンスのＺＦＢＬ＝３０［Ω］を用いた場合、Ｇ３＝０．０１５と小さい値をとる。この二つのケースのＧ３の値の比は０．０３６／０．０１５から約２．４倍となる。デシベル換算した場合、７．６ｄＢであり、Ｇ１として計算した本実施の形態の場合の不要波抑圧比２８．３ｄＢに対して、２０．７ｄＢ劣ることが解析上明らかである。
【００４３】
以上の検討から、図１（図２）の本実施の形態の構成は、図３，図４の本発明の前提として検討した構成に対して、同じ帰還回路の特性の場合に、大幅な不要波抑圧比を向上できることが解析的に明らかとなった。
【００４４】
次に、図５に、帰還回路６の構成例および回路シミュレータにより求めた帰還回路のインピーダンスの周波数依存性を示す。図５（ａ）は、３次のノッチフィルタ回路の構成を示している。ノッチフィルタ回路は、容量（Ｃ１）６３と容量（Ｃ２）６２、インダクタ（Ｌ１）の３素子で構成できる。なお、Ｃ１ｐは容量６３の寄生容量、ＣＬ１はインダクタＬ１の等価回路の寄生容量、ＲＬ１はインダクタＬ１の等価回路の寄生抵抗を示す。出力端子Ｐ２を接地して入力端子Ｐ１から見たインピーダンスをノッチ・インピーダンスＺｎｏｔｃｈとすると、数式（４）で表すことができる。ここで、ｓは各周波数ωを用いて、ｓ＝ｊ・ωで表される。
【００４５】
【数４】
2009207031.tif 000006
【００４６】
数式（４）から、信号を通過させる所望周波数ｆｗａｎｔｅｄと不要波成分を減衰させる周波数ｆｉｍａｇｅを、以下の数式（５）（６）のように算出できる。
【００４７】
【数５】
2009207031.tif 000007
【００４８】
【数６】
2009207031.tif 000008
【００４９】
実際に集積回路上で、図５（ａ）の構成を実現するには、寄生素子の影響がある。図５（ｂ）は、Ｓｉ基板上に作成できる４層構成のアルミ配線プロセスを仮定した場合に図５（ａ）の構成（３次ノッチフィルタ回路のＰ２を接地してＰ１から見た構成）で得られるＺｎｏｔｃｈの周波数依存性を示している。この場合、ｆｉｍａｇｅは１８ＧＨｚ、ｆｗａｎｔｅｄは２２ＧＨｚに設定している。インダクタＬ１は、スパイラルインダクタを想定しており、１０ＧＨｚを越す周波数帯では、直列の寄生抵抗ＲＬ１やＳｉ基板への寄生容量ＣＬ１の影響を考慮した等価回路６１を用いている。図５（ｂ）から、ｆｉｍａｇｅでのＺｎｏｔｃｈの絶対値はおよそ３０Ω程度、ｆｗａｎｔｅｄでの値は１０００Ωを越すことを確認できる。
【００５０】
従って、図２〜図４での解析に用いた帰還回路インピーダンスの最小値３０Ωと最大値１０００Ωは、集積回路で充分実現性のある値である。なお、図５では、３次ノッチフィルタ回路を帰還回路として用いることを示したが、本発明の範囲ではこれに限定するものではなく、１つ以上の所望周波数ｆｗａｎｔｅｄにて高いインピーダンスと１つ以上不要波成分を減衰させる周波数ｆｉｍａｇｅにて低いインピーダンスを設定できる帰還回路を適用できることは言うまでもない。
【００５１】
以上の検討から、図１に示す本実施の形態の構成を用いることで、帰還回路６のインピーダンス特性によって決定する不要波成分を減衰させる周波数において、本発明の前提として検討した技術の回路構成に比較して大幅は利得減衰を発生させ、優れた不要波抑圧機能を達成できることが明らかである。このように、図１に示す増幅回路の基本構成を採ることによって、１）消費電流を保ちつつ、２）損失の大きい受動素子を用いても増幅回路の最大利得と不要波周波数での利得の減衰量との比を本発明の前提として検討した技術に対して大幅に大きくする、ことに対して効果を得ることができる。
【００５２】
《第２の実施の形態》
本発明の第２の実施の形態を図６〜図９を用いて説明する。
【００５３】
図６は、本発明の第２の実施の形態による半導体集積回路の半導体チップに形成された不要波抑圧機能付増幅回路の具体的な構成を示す図である。図６に示す増幅回路３０１，４０３は、前記第１の実施の形態で説明した、入力整合回路（ＭＣＩＮ）１、トランスコンダクタ回路（ＧＭＣ）２、カスコード回路（ＣＡＳＣ）３、負荷回路（ＬＯＡＤＣ）４、出力整合回路（ＭＣＯＵＴ）５、帰還回路（ＦＢＣ）６の基本構成要素に加え、増幅回路として安定に動作し、特性周波数での発振現象の発生を抑圧するために安定化回路（ＳＴＢＣ）７を含んで構成している。
【００５４】
入力整合回路１は、容量１１と容量１２を具備し、容量１１の一方の端子を外部との入力端子１０１に接続される入力整合回路１の入力端子とし、容量１１の他方の端子を容量１２の一方の端子に接続して入力整合回路の出力端子とし、容量１２の他方を接地して構成される。
【００５５】
トランスコンダクタ回路２は、ｎ型バイポーラ型トランジスタ（Ｔ１）２１と抵抗２３とインダクタ２２を具備し、トランジスタ２１のベースをトランスコンダクタ回路２の入力端子とし、トランジスタ２１のコレクタをトランスコンダクタ回路１の出力端子とし、トランジスタ２１のエミッタにインダクタ２２の一方の端子を接続し、インダクタ２２の他方の端子を接地し、抵抗２３の一方の端子をトランジスタ２１のベースに接続し、抵抗２３の他方の端子を外部とのバイアス電圧用端子１０４に接続されるトランスコンダクタ回路２のバイアス用端子として構成される。
【００５６】
カスコード回路３は、ｎ型バイポーラ型トランジスタ（Ｔ２）３１を具備し、トランジスタ３１のベースに外部とのバイス電圧用端子１０５を通じて安定な第１の電位を供給し、トランジスタ３１のエミッタをカスコード回路３の入力端子とし、トランジスタ３１のコレクタをカスコード回路３の出力端子として構成される。
【００５７】
負荷回路４は、インダクタ４１を具備し、インダクタ４１の一方の端子に外部との電源電圧端子１０３を通じて安定な第２の電位を供給し、インダクタ４１の他方の端子を負荷回路４の入力端子として構成される。
【００５８】
出力整合回路５は、容量５１と容量５２を具備し、容量５１の一方の端子を出力整合回路５の入力端子とし、容量５１の他方の端子を容量５２の一方の端子に接続して外部との出力端子１０２に接続される出力整合回路５の出力端子とし、容量５２の他方の端子を接地して構成される。
【００５９】
帰還回路６は、容量６３と容量６２とインダクタ６１を具備し、容量６３の一方の端子を帰還回路６の出力端子とし、容量６３の他方の端子を容量６２の一方の端子に接続し、容量６２の他方の端子を接地し、インダクタ６１の一方の端子を容量６２の一方の端子に接続し、インダクタ６１の他方の端子を帰還回路６の入力端子として構成される。
【００６０】
安定化回路７は、抵抗７１と容量７２を具備し、抵抗７１の一方の端子を負荷回路４の入力端子に接続し、抵抗７１の他方の端子を容量７２の一方の端子に接続し、容量７２の他方の端子を接地して構成される。
【００６１】
以上のように、入力整合回路１と出力整合回路５は容量の受動素子で構成する。それぞれの整合回路は、帰還回路６の構成とは独立に、整合が必要な周波数において、雑音整合や電力整合、もしくは複数の整合要因を満足する整合を実現するべく任意に設計できる。
【００６２】
トランスコンダクタ回路２およびカスコード回路３は、ｎ型のバイポーラトランジスタもしくはヘテロ接合バイポーラトランジスタによって構成する。特にトランスコンダクタ回路２では、トランジスタ２１のエミッタにインダクタ２２を挿入して、雑音特性の改善を図っている。バイアス電圧用端子１０４はトランジスタ２１のベースの印加電圧を決定するものであり、安定な電位が供給されることを前提にしている。バイアス電圧用端子１０５は、カスコード回路３として動作するトランジスタ３１のベース電位に安定な電位を与えるために設けられたものである。なお、バイポーラ型トランジスタを用いたトランスコンダクタ回路２は、エミッタにインダクタを挿入した回路構成に限定するものではない。
【００６３】
負荷回路４は、インダクタ４１によって構成するが、動作周波数によっては、特定のインピーダンスを発生させるために、１つ以上のインダクタと１つ以上の容量で構成する任意の受動素子回路網で実現される。
【００６４】
安定化回路７は、増幅回路全体が特定の周波数で発振しないように損失を発生させる回路である。消費電力の増大を防ぐために、直列に容量７２を挟み、抵抗７１で構成する。
【００６５】
帰還回路６は、図５で示した３次ノッチフィルタを一つのインダクタ６１と二つの容量６２，６３で実現した回路構成を用いた。前述のように、ノッチインピーダンスにおいて信号を通過させる所望周波数と不要波成分を減衰させる周波数を１つ以上の任意数設定しても問題はない。
【００６６】
図７に、図６に示した増幅回路構成について、利得と雑音の特性を回路シミュレータにより求めた計算結果を示す。ここで用いた帰還回路６の特性は図５にて開示されたものである。また、トランジスタの特性は遮断周波数１５０ＧＨｚの高速性能を達成できるＳｉＧｅ  ＨＢＴの特性を用いた。
【００６７】
図７（ａ）に示すＳ２１は、増幅回路の利得の周波数依存性を示すものである。実線で示す特性は、図６において帰還回路６を省いた回路の特性である。２４ＧＨｚに利得９．７２ｄＢのピークを有している。１８ＧＨｚでの利得は４．９３ｄＢであり、所望周波数利得に対する不要波周波数利得は４．７９ｄＢ減衰している。破線で示す特性は、図６に示す帰還回路６のインダクタ６１を備えた側の端子をトランスコンダクタ回路２の入力端子から外し、理想的な接地電位に接続した場合の計算結果を示している。２４ＧＨｚに利得９．７５ｄＢのピークを有しているが、１８ＧＨｚでの利得は実線の特性に対してさらに減衰して２．２６ｄＢであり、所望周波数利得に対する不要波周波数利得の比率は７．４９ｄＢである。一点鎖線で示す特性は、図６に示す帰還回路６の特性を示している。２４ＧＨｚでは利得が１３．９ｄＢへと増加する一方で、１８ＧＨｚでは、−１６．７ｄＢの利得へ減衰しており、所望周波数利得に対する不要波周波数利得の比率は大きく３０．６ｄＢへ改善されることが明らかである。
【００６８】
増幅回路では利得同様に、雑音特性が重要である。図７（ｂ）では雑音特性を示すＮＦ値をデシベル表示してその周波数依存性を示す。実線で示す、図６において帰還回路６を省いた回路の特性は、所望波の周波数である２４ＧＨｚで３．９７ｄＢである。破線で示す、図６に示す帰還回路６のインダクタ６１を備えた側の端子をトランスコンダクタ回路２の入力端子から外し、理想的な接地電位に接続した場合には、不要波周波数で利得が一時的に減少するためにＮＦ値が極大値となる。その一方で２４ＧＨｚでは４．０６ｄＢと帰還回路６が無い場合とほぼ同特性を実現できる見通しを得た。一点鎖線で示す、図６に示す帰還回路６の特性は、不要波周波数で大幅に雑音が悪化する一方で、所要周波数の２４ＧＨｚではＮＦは４．７８ｄＢと帰還回路６の適用によってＮＦは劣化したものの、依然として低い雑音特性を保持することができている。
【００６９】
以上の図７に示す特性から、図１で示した第１の実施の形態の基本構成の効果は、バイポーラ型トランジスタを用いた図６の構成でも確認できることが明らかとなった。
【００７０】
次に、図８に、帰還回路６の別の構成例を示す。インダクタＬ１と容量Ｃ１および容量Ｃ２からなる構成は３次のノッチフィルタであるが、容量Ｃ２について容量値が固定ではなく可変性を与えた構成６２ａである。可変性の容量Ｃ２は、容量Ｃ２１〜Ｃ２ｎと制御電圧ＶＳＷ１〜ＶＳＷｎの制御端子によって開閉を制御できるスイッチＳＷ１〜ＳＷｎの直列接続回路を並列接続して構成される。容量値の可変性は、Ｃ２を分割したＣ２１〜Ｃ２ｎまでの小容量について、個々に接地ポテンシャルへの接続／非接続の切り替えスイッチＳＷ１〜ＳＷｎを接続することで実現する。切り替えスイッチの制御は制御電圧ＶＳＷ１〜ＶＳＷｎで行う。切り替えスイッチは、ＦＥＴ型トランジスタのゲートを制御電圧入力端子、ドレインとソースを小容量Ｃ２１〜Ｃ２ｎと接地ポテンシャルに接続して構成する。小容量の分割数は、ノッチフィルタの所望周波数ｆｗａｎｔｅｄと不要波成分を減衰させる周波数ｆｉｍａｇｅの可変範囲と可変分解能に応じて決めることができる。この構成例の帰還回路６を用い、Ｃ２の容量を可変とすることで、帰還回路６のノッチ特性および増幅回路のノッチ特性を可変にすることができる。具体的には、容量Ｃ２を可変することで、所望周波数と不要波成分を減衰させる周波数を同時に同じ方向にシフトさせることができる。
【００７１】
図９は、図８に記載の帰還回路６の構成例を図６に示す増幅回路に用いた場合の利得の周波数依存性を計算したものである。容量Ｃ２の値を４９ｆＦ、６４ｆＦ、８１ｆＦ、１００ｆＦと変化させることによって、図９に示すように、増幅回路における利得ピークの周波数と利得減衰特性が発生する周波数をともに同じ方向にシフトすることができる。以上の結果から、帰還回路６を構成する素子に可変性を持たせることで、増幅回路の利得ピークの周波数と利得減衰特性が発生する周波数を可変させることができ、無線通信システムでの広帯域にわたるイメージ除去機能を実現できるとともに、増幅回路を作成する半導体プロセスのばらつきに起因する特性ばらつきを補償する一手段として利用可能であることが明らかである。
【００７２】
《第３の実施の形態》
本発明の第３の実施の形態を図１０〜図１３を用いて説明する。
【００７３】
図１０は、本発明の第３の実施の形態による半導体集積回路の半導体チップに形成された不要波抑圧機能付増幅回路の構成を示す図である。図１０に示す増幅回路３０１，４０３は、差動信号入力と差動信号出力を可能とする構成で、２つの入力整合回路（ＭＣＩＮ）１ａ，１ｂ、差動型トランスコンダクタ回路（ＧＭＣ）２ａ、２つのカスコード回路（ＣＡＳＣ）３ａ，３ｂ、差動型負荷回路（ＬＯＡＤＣ）４ａ、２つの出力整合回路（ＭＣＯＵＴ）５ａ，５ｂ、そして差動型帰還回路（ＦＢＣ）６ａによって構成されている。これら構成要素は、増幅回路全体の第１の実施の形態で示した機能を果たす他に、差動回路構成であるために、差動入力間の同相信号成分や電源電圧やバイアス電圧による増幅回路特性の変動を抑えることができる特徴がある。
【００７４】
すなわち、この差動型の不要波抑圧機能付増幅回路において、入力整合回路１ａ，１ｂは、前段の出力インピーダンスに対する所定の整合インピーダンスを入力端子に発生する回路である。差動型トランスコンダクタ回路２ａは、入力整合回路１ａ，１ｂの出力端子に接続され、この入力整合回路１ａ，１ｂから印加される差動入力電圧に対してコンダクタンスに比例する差動電流を正相出力する回路である。カスコード回路３ａ，３ｂは、差動型トランスコンダクタ回路２ａの差動出力端子に接続され、この差動型トランスコンダクタ回路２ａから印加される入力電流を低い入力インピーダンスで取り込み、入力電流に比例する出力電流を高い出力インピーダンスで正相出力する回路である。差動型負荷回路４ａは、カスコード回路３ａ，３ｂの出力端子に接続され、このカスコード回路３ａ，３ｂから印加される差動入力電流を差動電圧信号に変換する回路である。出力整合回路５ａ，５ｂは、差動型負荷回路４ａの差動入力端子に接続され、次段の入力インピーダンスに対する所定の整合インピーダンスを発生する回路である。差動型帰還回路６ａは、差動入力端子が差動型トランスコンダクタ回路２ａの差動入力端子に接続され、差動出力端子が差動型トランスコンダクタ回路２ａの差動出力端子に接続される回路である。入力整合回路１ａ，１ｂの入力端子を外部との差動型入力端子１０１ａ，１０１ｂとし、出力整合回路５ａ，５ｂの出力端子を外部との差動型出力端子１０２ａ，１０２ｂとして構成される。
【００７５】
図１１は、図１０の差動型の不要波抑圧機能付増幅回路で用いる差動型負荷回路４ａの構成例を示している。差動型負荷回路４ａは、インダクタ４１ａ，４１ｂを具備し、インダクタ４１ａの一方の端子を差動型負荷回路４ａの差動入力端子の正相入力（接点２０４ａ側）とし、インダクタ４１ｂの一方の端子を差動型負荷回路４ａの差動入力端子の逆相入力（接点２０４ｂ側）とし、インダクタ４１ａの他方の端子とインダクタ４１ｂの他方の端子を接続して差動型負荷回路４ａの安定な電位を与える電源電圧端子１０３とし、インダクタ４１ａ，４１ｂ間に誘導性結合を有して構成される。
【００７６】
このように、差動型負荷回路４ａは、相互インダクタンスＭ（Ｍ＞０）で差動結合している２つのインダクタ４１ａ，４１ｂで負荷回路を構成することで、実効の差動インダクタンスを自己インダクタンスＬＬよりも大きく設定できる。従って、所要の差動インダクタを実現するために自己インダクタンスを相互インダクタンスが得られない場合に対して小さく設定できる。スパイラルインダクタンスで負荷回路を構成する場合には、集積回路上の占有面積を縮小することが可能となる。
【００７７】
図１２は、図１０の差動型の不要波抑圧機能付増幅回路で用いる差動型帰還回路６ａの構成例を示している。差動型帰還回路６ａは、容量６２ａ，６２ｂ，６３ａ，６３ｂとインダクタ６１ａ，６１ｂを具備し、容量６３ａの一方の端子を差動型帰還回路６ａの差動出力端子の正相出力（接点２０２ａ，２０３ａ側）とし、容量６３ａの他方の端子を容量６２ａの一方の端子に接続し、容量６２ａの他方の端子を接地し、インダクタ６１ａの一方の端子を容量６２ａの一方の端子に接続し、インダクタ６１ａの他方の端子を差動型帰還回路６ａの差動入力端子の正相入力（接点２０１ａ側）とし、容量６３ｂの一方の端子を差動型帰還回路６ａの差動出力端子の逆相出力（接点２０２ｂ，２０３ｂ側）とし、容量６３ｂの他方の端子を容量６２ｂの一方の端子に接続し、容量６２ｂの他方の端子を接地し、インダクタ６１ｂの一方の端子を容量６２ｂの一方の端子に接続し、インダクタ６１ｂの他方の端子を差動型帰還回路６ａの差動入力端子の逆相入力（接点２０１ｂ側）とし、インダクタ６１ａ，６１ｂ間に誘導性結合を有して構成される。
【００７８】
このように、差動型帰還回路６ａは、相互インダクタンスＭ（Ｍ＞０）で差動結合している２つのインダクタ６１ａ，６１ｂと容量６２ａ、６２ｂ、６３ａ、６３ｂで帰還回路を構成する。２つのインダクタ６１ａ，６１ｂに関しては、差動インダクタンスを自己インダクタンスＬｃよりも大きく設定できる。従って、所要の差動インダクタを実現するために自己インダクタンスを相互インダクタンスが得られない場合に対して小さく設定できる。スパイラルインダクタンスで帰還回路を構成する場合には、集積回路上の占有面積を縮小することが可能となる。
【００７９】
なお、この差動型帰還回路６ａは、前記図８に示す帰還回路と同様に、容量６２ａ，６２ｂに容量値の可変性を与えた構成とすることも可能である。
【００８０】
図１３は、図１０の差動型の不要波抑圧機能付増幅回路で用いる差動型トランスコンダクタ回路２ａの構成例を示している。差動型トランスコンダクタ回路２ａは、ｎ型バイポーラ型トランジスタ（Ｔ１ａ）２１ａ，（Ｔ１ｂ）２１ｂと抵抗２３ａ，２３ｂとインダクタ２２ａ，２２ｂと定電流源回路２４を具備し、トランジスタ２１ａのベースを差動型トランスコンダクタ回路２ａの差動入力端子の正相入力（接点２０１ａ側）とし、トランジスタ２１ｂのベースを差動型トランスコンダクタ回路２ａの差動入力端子の逆相入力（接点２０１ｂ側）とし、トランジスタ２１ａのコレクタを差動型トランスコンダクタ回路２ａの差動出力端子の正相出力（接点２０２ａ側）とし、トランジスタ２１ｂのコレクタを差動型トランスコンダクタ回路２ａの差動出力端子の逆相出力（接点２０２ｂ側）とし、抵抗２３ａの一方の端子をトランジスタ２１ａのベースに接続し、抵抗２３ｂの一方の端子をトランジスタ１２ｂのベースに接続し、抵抗２３ａの他方の端子を抵抗２３ｂの他方の端子と接続して差動型トランスコンダクタ回路２ａのバイアス電圧用端子１０４とし、トランジスタ２１ａのエミッタをインダクタ２２ａの一方の端子に接続し、トランジスタ２１ｂのエミッタをインダクタ２２ｂの一方の端子に接続し、インダクタ２２ａの他方の端子とインダクタ２２ｂの他方の端子とを接続して定電流源回路２４に接続し、インダクタ２２ａ，２２ｂ間に誘導性結合を有して構成される。
【００８１】
このように、差動型トランスコンダクタ回路２ａは、相互インダクタンスＭ（Ｍ＞０）で差動結合している２つのインダクタ２２ａ，２２ｂでトランスコンダクタ回路を構成することで、実効の差動インダクタンスを自己インダクタンスＬＥよりも大きく設定できる。従って、所要の差動インダクタを実現するために自己インダクタンスを相互インダクタンスが得られない場合に対して小さく設定できる。スパイラルインダクタンスでトランスコンダクタ回路を構成する場合には、集積回路上の占有面積を縮小することが可能となる。
【００８２】
なお、この差動型トランスコンダクタ回路２ａは、ｎ型バイポーラ型トランジスタに代えてｎ型電界効果トランジスタとすることも可能である。
【００８３】
《第４の実施の形態》
本発明の第４の実施の形態を図１４を用いて説明する。
【００８４】
図１４は、本発明の第４の実施の形態による半導体集積回路の半導体チップに形成された不要波抑圧機能付増幅回路の具体的な構成を示す図である。図１４に示す増幅回路３０１，４０３は、前記第１の実施の形態で説明した、入力整合回路（ＭＣＩＮ）１、トランスコンダクタ回路（ＧＭＣ）２、カスコード回路（ＣＡＳＣ）３、負荷回路（ＬＯＡＤＣ）４、出力整合回路（ＭＣＯＵＴ）５、帰還回路（ＦＢＣ）６の基本構成要素に加え、増幅回路として安定に動作し、特性周波数での発振現象の発生を抑圧するために安定化回路（ＳＴＢＣ）７を含んで構成している。
【００８５】
入力整合回路１と出力整合回路５は容量１１，１２，５１，５２の受動素子で構成する。それぞれの整合回路は、帰還回路６の構成とは独立に、整合が必要な周波数において、雑音整合や電力整合、もしくは複数の整合要因を満足する整合を実現するべく任意に設計できる。
【００８６】
トランスコンダクタ回路２およびカスコード回路３は、ｎ型の電界効果トランジスタ２１，３１によって構成する。特にトランスコンダクタ回路２では、トランジスタ２１のソースにインダクタ２２を挿入して、雑音特性の改善を図っている。バイアス電圧用端子１０４はトランジスタ２１のゲートの印加電圧を決定するものであり、安定な電位が供給されることを前提にしている。バイアス電圧用端子１０５は、カスコード回路３として動作するトランジスタ３１のゲート電位に安定な電位を与えるために設けられたものである。なお、電界効果トランジスタを用いたトランスコンダクタ回路２は、ソースにインダクタを挿入した回路構成に限定するものではない。
【００８７】
負荷回路４は、インダクタ４１によって構成するが、動作周波数によっては、特定のインピーダンスを発生させるために、１つ以上のインダクタと１つ以上の容量で構成する任意の受動素子回路網で実現される。
【００８８】
安定化回路７は、増幅回路全体が特定の周波数で発振しないように損失を発生させる回路である。消費電力の増大を防ぐために、直列に容量７２を挟み、抵抗７１で構成する。
【００８９】
帰還回路６は、図５で示した３次ノッチフィルタを一つのインダクタ６１と二つの容量６２，６３で実現した回路構成を用いたが、前述のように、ノッチインピーダンスにおいて信号を通過させる所望周波数と不要波成分を減衰させる周波数を１つ以上の任意数設定しても問題はない。
【００９０】
本実施の形態においては、前記図６に示す増幅回路の構成に対して、トランスコンダクタ回路２およびカスコード回路３のｎ型バイポーラ型トランジスタをｎ型電界効果トランジスタに置き換えたものである。よって、各トランジスタ２１，３１の各端子の接続についての詳細な説明は省略するが、ｎ型バイポーラ型トランジスタのベース、コレクタ、エミッタを、ｎ型電界効果トランジスタではゲート、ドレイン、ソースに置き換えるだけで、同様の接続形態となっている。
【００９１】
図１４の構成例を用いることにより、電源電圧端子１０３に印加する電源電圧を、バイポーラ型トランジスタを用いた第２の実施の形態（図６）に対して、低く設定することができる。例えば、Ｔ１およびＴ２の電界効果トランジスタのＶＴＨが０．４ＶでそれぞれのＶＧＳがともに０．６Ｖであった場合、Ｔ１およびＴ２の最小のＶＤＳの値はそれぞれ０．２Ｖ（＝ＶＧＳ−ＶＴＨ）と考えられるため、電源電圧端子１０３に印加する電源電圧を０．４Ｖ程度まで低く設定することが可能となる。バイポーラ型トランジスタをＴ１とＴ２に用いた場合、バイポーラ型トランジスタのコレクタ・エミッタ間の電圧はベース・エミッタ間電圧と同等とすると、ベース・エミッタ間電圧を０．９Ｖとすると、電源電圧端子１０３に印加する電源電圧は１．８Ｖ程度必要となる。従って、電界効果トランジスタを用いることで大幅な電源電圧の低減が可能となる。
【００９２】
なお、本実施の形態のようにトランジスタにｎ型電界効果トランジスタを用いる構成においては、単相型の増幅回路に限らず、前記図１０のような差動型の増幅回路にも同様に適用することが可能である。
【００９３】
《第５の実施の形態》
本発明の第５の実施の形態を図１５を用いて説明する。
【００９４】
図１５は、本発明の第５の実施の形態による半導体集積回路の半導体チップに形成された不要波抑圧機能付増幅回路の具体的な構成を示す図である。図１５は、本発明の不要波抑圧機能付増幅回路の２段縦続接続の構成である。すなわち、本実施の形態の増幅回路は、第１段増幅回路（入力端子１０１ａ、出力端子１０２ａ、電源電圧端子１０３ａ、バイアス電圧用端子１０４ａ、バイアス電圧用端子１０５ａ）および第２段増幅回路（入力端子１０１ｂ、出力端子１０２ｂ、電源電圧端子１０３ｂ、バイアス電圧用端子１０４ｂ、バイアス電圧用端子１０５ｂ）のそれぞれに、前記図６に示す増幅回路の構成に前記図８に示す帰還回路を用いて、第１段増幅回路の出力端子１０２ａから第２段増幅回路の入力端子１０１ｂに接続したものである。よって、第１段増幅回路および第２段増幅回路の構成や接続形態についての詳細な説明は省略する。
【００９５】
図１５の構成によって、増幅回路としての利得の増大が望めるほかに、二つの帰還回路のインピーダンス特性を異なった値にすることで、不要波抑圧特性の実現範囲が広がる。例えば、第１段増幅回路の帰還回路６のノッチ特性を周波数１８ＧＨｚに設定し、第２段増幅回路の帰還回路６のノッチ特性を周波数２０ＧＨｚに設定することで、増幅回路全体のノッチ帯域幅はおよそ１８ＧＨｚ〜２０ＧＨｚ広げることができ、急峻かつ広帯域のノッチ特性の実現が可能である。
【００９６】
なお、本実施の形態のように増幅回路を縦続接続する構成においては、２段に限るものではなく、３段以上にすることも可能である。また、トランジスタは、バイポーラ型トランジスタに代えて電界効果トランジスタを用いても良い。さらに、帰還回路は、可変容量に代えて固定容量とすることも可能である。
【００９７】
《第６の実施の形態》
本発明の第６の実施の形態を図１６を用いて説明する。
【００９８】
図１６は、増幅回路全体の前記第１〜第４の実施の形態（図１，図６，図１０，図１４に対応）に示した不要波抑圧機能付増幅回路を適用したスーパーヘテロダイン方式の受信機の構成を示す図である。本実施の形態の受信機には、入力信号Ｓｉｇ−ＲＦが入力される初段の増幅回路（ＬＮＡＩＲ）３０１に前記実施の形態の不要波抑圧機能付増幅回路を適用する。
【００９９】
図１６に示すスーパーヘテロダイン方式の受信機は、ＲＦ入力端子から入力されたＲＦ信号Ｓｉｇ−ＲＦを増幅する不要波抑圧機能付増幅回路（ＬＮＡＩＲ）３０１と、この増幅回路３０１の出力信号を局発発振回路（ＬＯＶＣＯ）３０６の出力信号を用いてＩＦ周波数信号に変換する受信ミキサ（ＭＩＸ）３０２、この受信ミキサ３０２の出力信号の不要波を除去するためのバンドパスフィルタ（ＩＦＢＰＦ）３０３、ＩＦ周波数帯の増幅を行うＩＦ増幅回路（ＩＦＡＭＰ）３０４、ＩＦ信号からベースバンド信号成分を復調する復調回路（ＤＥＭＯＤ）３０５を含んでいる。
【０１００】
本実施の形態の受信機によれば、前記実施の形態の不要波抑圧機能付増幅回路を増幅回路３０１に用いることで、イメージ信号に対する充分な減衰が可能となり、外付け部品を用いずにスーパーヘテロダイン方式の受信機を構成することができ、受信機の低コスト化と小面積化が可能となる。
【０１０１】
《第７の実施の形態》
本発明の第７の実施の形態を図１７を用いて説明する。
【０１０２】
図１７は、増幅回路全体の前記第１〜第４の実施の形態（図１，図６，図１０，図１４に対応）に示した不要波抑圧機能付増幅回路を適用したスーパーヘテロダイン方式の送信機の構成を示す図である。本実施の形態の送信機には、ＲＦ信号へベースバンド変調信号がアップコンバートされた後のダブルサイドバンドＲＦ信号をシングルサイドバンドＲＦ信号にするために片側のサイドバンドＲＦ信号成分を減衰させるＰＡドライバ増幅回路（ＡＭＰＩＲ）４０３に前記実施の形態の不要波抑圧機能付増幅回路を適用する。
【０１０３】
図１７に示すスーパーヘテロダイン方式の送信機は、ＢＢ信号入力端子から入力されたベースバンド信号Ｓｉｇ−ＢＢをデジタル変調する変調回路（ＭＯＤ）４０１と、この変調回路４０１の出力信号を局発発振回路（ＬＯＶＣＯ）４０５の出力信号を用いてＲＦ周波数信号に変換する送信ミキサ（ＭＩＸ）４０２、この送信ミキサ４０２の出力信号を増幅しかつ不要波抑圧する不要波抑圧機能付増幅回路（ＡＭＰＩＲ）４０３と、この増幅回路４０３の出力信号を更に大幅に電力増幅する電力増幅回路（ＰＡ）４０４を含んでいる。
【０１０４】
本実施の形態の送信機によれば、前記実施の形態の不要波抑圧機能付増幅回路を増幅回路４０３に用いることで、ＰＡ出力信号をシングルサイドバンドＲＦ信号として出力することができる。また、外付けフィルタを用いずに不要なシングルサイドバンド信号に対する充分な減衰が可能となり、外付け部品を用いずにスーパーヘテロダイン方式の送信機を構成することができ、前記図１６に示す受信機と同様に、送信機の低コスト化と小面積化が可能となる。
【０１０５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０１０６】
例えば、前記実施の形態において、本発明で使用する増幅素子をバイポーラトランジスタ、ヘテロ接合バイポーラトランジスタや電界効果トランジスタで示したが、ＭＯＳ電界効果トランジスタや、高電子移動度トランジスタ、金属半導体接合電界効果トランジスタ等を使用しても同様の効果が得られることは言うまでもない。
【０１０７】
更に、図１，図６，図１０，図１４に示した増幅回路は、基本構成である１段増幅回路の構成をとったが、複数の増幅回路の縦続接続で構成し、そのうち一つ以上の増幅回路にて本発明の不要波抑圧機能付増幅回路を使用することができる。
【図面の簡単な説明】
【０１０８】
【図１】本発明の第１の実施の形態による半導体集積回路の半導体チップに形成された不要波抑圧機能付増幅回路の構成を示す図である。
【図２】図１の構成における不要波抑圧比を解析するための等価回路図である。
【図３】本発明の前提として検討した増幅回路における不要波抑圧比を解析するための等価回路図である。
【図４】本発明の前提として検討した別の増幅回路における不要波抑圧比を解析するための等価回路図である。
【図５】本発明の第１の実施の形態で用いる帰還回路の構成を示す回路図（ａ）と回路シミュレータにより求めた帰還回路のインピーダンスの周波数依存性を示す図（ｂ）である。
【図６】本発明の第２の実施の形態による半導体集積回路の半導体チップに形成された不要波抑圧機能付増幅回路の構成を示す図である。
【図７】図６の構成において、利得の特性（ａ）と雑音の特性（ｂ）を回路シミュレータにより求めた計算結果を示す図である。
【図８】本発明の第２の実施の形態で用いる別の帰還回路の構成を示す回路図である。
【図９】図８に示す帰還回路を用いた場合の不要波抑圧機能付増幅回路の利得の周波数依存性を示す図である。
【図１０】本発明の第３の実施の形態による半導体集積回路の半導体チップに形成された不要波抑圧機能付増幅回路の構成を示す図である。
【図１１】本発明の第３の実施の形態で用いる差動型負荷回路の構成を示す図である。
【図１２】本発明の第３の実施の形態で用いる差動型帰還回路の構成を示す図である。
【図１３】本発明の第３の実施の形態で用いる差動型トランスコンダクタ回路の構成を示す図である。
【図１４】本発明の第４の実施の形態による半導体集積回路の半導体チップに形成された不要波抑圧機能付増幅回路の構成を示す図である。
【図１５】本発明の第５の実施の形態による半導体集積回路の半導体チップに形成された不要波抑圧機能付増幅回路の構成を示す図である。
【図１６】本発明の第６の実施の形態において、単相型または差動型の不要波抑圧機能付増幅回路を適用したスーパーヘテロダイン方式の受信機の構成を示す図である。
【図１７】本発明の第６の実施の形態において、単相型または差動型の不要波抑圧機能付増幅回路を適用したスーパーヘテロダイン方式の送信機の構成を示す図である。
【符号の説明】
【０１０９】
１，１ａ，１ｂ：入力整合回路
２，２ａ：トランスコンダクタ回路
３，３ａ，３ｂ：カスコード回路
４，４ａ：負荷回路
５，５ａ，５ｂ：出力整合回路
６，６ａ：帰還回路
７：安定化回路
１０１，１０１ａ，１０１ｂ：入力端子
１０２，１０２ａ，１０２ｂ：出力端子
１０３，１０３ａ，１０３ｂ：電源電圧端子
１０４，１０４ａ，１０４ｂ：バイアス電圧用端子
１０５，１０５ａ，１０５ｂ：バイアス電圧用端子
３０１：増幅回路
３０２：受信ミキサ
３０３：バンドパスフィルタ
３０４：ＩＦ増幅回路
３０５：復調回路
３０６：局発発振回路
４０１：変調回路
４０２：送信ミキサ
４０３：増幅回路
４０４：電力増幅回路
４０５：局発発振回路
【図１】
2009207031.tif 000009
【図２】
2009207031.tif 000010
【図３】
2009207031.tif 000011
【図４】
2009207031.tif 000012
【図５】
2009207031.tif 000013
【図６】
2009207031.tif 000014
【図７】
2009207031.tif 000015
【図８】
2009207031.tif 000016
【図９】
2009207031.tif 000017
【図１０】
2009207031.tif 000018
【図１１】
2009207031.tif 000019
【図１２】
2009207031.tif 000020
【図１３】
2009207031.tif 000021
【図１４】
2009207031.tif 000022
【図１５】
2009207031.tif 000023
【図１６】
2009207031.tif 000024
【図１７】
2009207031.tif 000025