(57)【要約】【課題】３値メモリセルを読み出す際、参照電位が異なる２つのセンスアンプを同時に用いて高速な読み出し動作と集積度の向上を実現可能な半導体記憶装置を提供する。【解決手段】本発明の半導体記憶装置は、３つの異なる状態を保持可能な複数の３値メモリセル１０と、選択された３値メモリセル１０の電荷状態に応じて読み出される３値の電位を第１の参照電位Ｖｒ１との比較に基づき増幅する第１のセンスアンプ２０と、選択された３値メモリセル１０の電荷状態に応じて読み出される３値の電位を第２の参照電位Ｖｒ２との比較に基づいて増幅する第２のセンスアンプ２１とを備えている。読み出される３値の電位には、高位、中位、低位の各電位が含まれ、第１の参照電位Ｖｒ１は低位と中位の各電位の間に設定され、第２の参照電位Ｖｒ２は高位と中位の各電位の間に設定される。【選択図】図８
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【特許請求の範囲】
【請求項１】
少なくとも３つの異なる状態を保持可能な複数のメモリセルと、
選択された前記メモリセルに保持される状態に応じて読み出される３値の電位を第１の参照電位との比較に基づき増幅する第１のセンスアンプと、
選択された前記メモリセルに保持される状態に応じて読み出される３値の電位を第２の参照電位との比較に基づいて増幅する第２のセンスアンプと、
を備え、
前記３値の電位には高位の電位、中位の電位、低位の電位が含まれ、前記第１の参照電位は前記低位の電位と前記中位の電位の間に設定され、前記第２の参照電位は前記高位の電位と前記中位の電位の間に設定されることを特徴とする半導体記憶装置。
【請求項２】
前記メモリセルは、分子の酸化還元により電荷状態を少なくとも３通りに変化させる分子メモリセルであることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記メモリセルの読み出し動作時に、前記第１のセンスアンプと前記第２のセンスアンプとの起動及び停止が同時に制御され、それぞれ１回の増幅動作により前記メモリセルに対応するデータが読み出されることを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
複数のワード線と複数のビット線の全ての交点に前記複数のメモリセルが配置されたメモリセルアレイを備え、
前記第１のセンスアンプ及び前記第２のセンスアンプは、前記ワード線を駆動して選択された前記メモリセルから前記ビット線を介して読み出された前記３値の電位を増幅することを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
複数のワード線と複数のビット線の半数の交点に前記複数のメモリセルが配置されたメモリセルアレイを備え、
前記第１のセンスアンプ及び前記第２のセンスアンプは、前記ワード線を駆動して選択された前記メモリセルが接続されている側の前記ビット線を介して読み出された前記３値の電位を増幅することを特徴とする請求項１に記載の半導体記憶装置。
【請求項６】
複数のワード線と複数のビット線の半数の交点に前記複数のメモリセルが配置されたメモリセルアレイを備え、
前記第１のセンスアンプ及び前記第２のセンスアンプは、前記ワード線を駆動して選択された前記メモリセルから、相補対をなす一対の前記ビット線を介して読み出された前記３値の電位を増幅することを特徴とする請求項１に記載の半導体記憶装置。
【請求項７】
前記第１のセンスアンプ及び前記第２のセンスアンプは、制御信号により制御されるスイッチ手段を介して前記ビット線の一端に接続されることを特徴とする請求項４から６のいずれかに記載の半導体記憶装置。
【請求項８】
前記第１のセンスアンプ及び前記第２のセンスアンプは、第１の制御信号により制御される第１のスイッチ手段と第２の制御信号により制御される第２のスイッチ手段を介して隣接する２本のビット線と選択的に接続されることを特徴とする請求項４から６のいずれかに記載の半導体記憶装置。
【請求項９】
前記第１のセンスアンプ及び前記第２のセンスアンプは、隣接する２つの前記メモリセルアレイにより共有されることを特徴とする請求項７又は８に記載の半導体記憶装置。
【請求項１０】
前記第１のセンスアンプ及び前記第２のセンスアンプにおいて、前記第１の参照電位及び前記第２の参照電位はそれぞれトランジスタを介して直接付与されることを特徴とする請求項１に記載の半導体記憶装置。
【請求項１１】
前記第１のセンスアンプ及び前記第２のセンスアンプにおいて、前記第１の参照電位及び前記第２の参照電位はそれぞれコンデンサを介して間接的に付与されることを特徴とする請求項１に記載の半導体記憶装置。
【請求項１２】
少なくとも３つの異なる状態を保持可能なメモリセルを備えた半導体記憶装置の読み出し方法であって、
選択された前記メモリセルに保持される状態に応じて読み出される３値の電位と第１の参照電位との比較に基づいて第１の増幅を行い、
選択された前記メモリセルに保持される状態に応じて読み出される３値の電位と第２の参照電位との比較に基づいて第２の増幅を行い、
前記３値の電位には高位の電位、中位の電位、低位の電位が含まれ、前記第１の参照電位は前記低位の電位と前記中位の電位の間に設定され、前記第２の参照電位は前記高位の電位と前記中位の電位の間に設定されることを特徴とする半導体記憶装置の読み出し方法。
【請求項１３】
前記メモリセルは、分子の酸化還元により電荷状態を少なくとも３通りに変化させる分子メモリセルであることを特徴とする請求項１２に記載の半導体記憶装置の読み出し方法。
【請求項１４】
前記第１の増幅と前記第２の増幅との起動及び停止が同時に制御され、それぞれ１回の増幅動作により前記メモリセルに対応するデータが読み出されることを特徴とする請求項１２に記載の半導体記憶装置の読み出し方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多値情報を記憶可能なメモリセルを備えた半導体記憶装置に関し、特に、印加電圧に応じて３つの異なる電荷状態を保持可能なメモリセルを用いて３値のデータを記憶するように構成された半導体記憶装置に関するものである。
【背景技術】
【０００２】
半導体記憶装置のメモリセルには、“０”と“１”に対応する２値の情報を記憶する構成が一般的であるが、半導体記憶装置の集積度向上の観点から、３値以上の情報を記憶可能な多値のメモリセルの研究開発が進められている。例えば、特許文献１には、３値以上の情報を電荷として蓄積可能なメモリセルを備えた半導体記憶装置とその読み出し機構が開示されている。特許文献１の構成と読み出し機構を採用することにより、ワード線の電圧を階段状の波形で順次上昇させつつ、メモリセルからの信号電荷が出るタイミングを検出することにより読み出しデータを判別することができる。このような読み出し機構を用いて３値以上の情報を自在に読み出し可能に構成することで、集積度の高い半導体記憶装置を実現することができる。
【特許文献１】特開昭６０−１３３９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上記特許文献１の半導体記憶装置においては、読み出しデータが確定する時間が一律にならず、メモリセルの記憶状態に応じて異なるという問題がある。また、半導体記憶装置の読み出し動作は、少なくとも最後のデータが確定するまで完了しないので、全体的に読み出し時間が遅くなるという問題がある。そのため、半導体記憶装置の集積度の向上と読み出し動作の高速化を両立することは困難である。
【０００４】
そこで、本発明はこれらの問題を解決するためになされたものであり、３つの異なる電荷状態を保持可能なメモリセルを読み出す際、参照電位が異なる２つのセンスアンプを同時に使用して短時間内に読み出しデータを確定可能な制御を行い、集積度の向上と高速な読み出し動作を両立でき、チップ面積の増大を抑制し得る半導体記憶装置を実現することを目的とする。
【課題を解決するための手段】
【０００５】
上記課題を解決するために、本発明の半導体記憶装置は、少なくとも３つの異なる状態を保持可能な複数のメモリセルと、選択された前記メモリセルに保持される状態に応じて読み出される３値の電位を第１の参照電位との比較に基づき増幅する第１のセンスアンプと、選択された前記メモリセルに保持される状態に応じて読み出される３値の電位を第２の参照電位との比較に基づいて増幅する第２のセンスアンプとを備え、前記３値の電位には高位の電位、中位の電位、低位の電位が含まれ、前記第１の参照電位は前記低位の電位と前記中位の電位の間に設定され、前記第２の参照電位は前記高位の電位と前記中位の電位の間に設定されることを特徴としている。
【０００６】
本発明の半導体記憶装置によれば、選択されたメモリセルから、その電荷状態に応じた３値の電位が読み出され、第１のセンスアンプにおいて第１の参照電位と比較され、第２のセンスアンプにおいて第２の参照電位と比較され、それぞれ増幅される。そして、低位と中位の各電位の間に第１の参照電位が設定され、高位と中位の電位の間に第２の参照電位が設定されるので、３値の電位を確実に判別することができる。この場合、２つのセンスアンプを同時に動作させることができ、読み出しデータの確定に要する時間を短縮し、比較的簡単な構成で高速な読み出し動作を実現することができる。
【０００７】
本発明において、前記メモリセルとして、分子の酸化還元により電荷状態を少なくとも３通りに変化させる分子メモリセルを用いてもよい。
【０００８】
本発明において、前記メモリセルの読み出し動作時に、前記第１のセンスアンプと前記第２のセンスアンプとの起動及び停止を同時に制御し、それぞれ１回の増幅動作により前記メモリセルに対応するデータを読み出してもよい。
【０００９】
本発明において、複数のワード線と複数のビット線の全ての交点に前記複数のメモリセルが配置されたメモリセルアレイを設け、前記第１のセンスアンプ及び前記第２のセンスアンプは、前記ワード線を駆動して選択された前記メモリセルから前記ビット線を介して読み出された前記３値の電位を増幅するように構成してもよい。
【００１０】
本発明において、複数のワード線と複数のビット線の半数の交点に前記複数のメモリセルが配置されたメモリセルアレイを設け、前記第１のセンスアンプ及び前記第２のセンスアンプは、前記ワード線を駆動して選択された前記メモリセルが接続されている側の前記ビット線を介して読み出された前記３値の電位を増幅するように構成してもよい。
【００１１】
本発明において、複数のワード線と複数のビット線の半数の交点に前記複数のメモリセルが配置されたメモリセルアレイを設け、前記第１のセンスアンプ及び前記第２のセンスアンプは、前記ワード線を駆動して選択された前記メモリセルから、相補対をなす一対の前記ビット線を介して読み出された前記３値の電位を増幅するように構成してもよい。
【００１２】
本発明において、前記第１のセンスアンプ及び前記第２のセンスアンプは、制御信号により制御されるスイッチ手段を介して前記ビット線の一端に接続してもよい。また、本発明において、前記第１のセンスアンプ及び前記第２のセンスアンプは、第１の制御信号により制御される第１のスイッチ手段と第２の制御信号により制御される第２のスイッチ手段を介して隣接する２本のビット線と選択的に接続してもよい。
【００１３】
本発明において、前記第１のセンスアンプ及び前記第２のセンスアンプは、隣接する２つの前記メモリセルアレイにより共有してもよい。
【００１４】
本発明において、前記第１のセンスアンプ及び前記第２のセンスアンプにおける前記第１の参照電位及び前記第２の参照電位はそれぞれトランジスタを介して直接付与してもよい。また、本発明において、前記第１のセンスアンプ及び前記第２のセンスアンプにおける前記第１の参照電位及び前記第２の参照電位はそれぞれコンデンサを介して間接的に付与してもよい。
【００１５】
また、上記課題を解決するために、本発明の半導体記憶装置の読み出し方法は、少なくとも３つの異なる状態を保持可能なメモリセルを備えた半導体記憶装置の読み出し方法であって、選択された前記メモリセルに保持される状態に応じて読み出される３値の電位と第１の参照電位との比較に基づいて第１の増幅を行い、選択された前記メモリセルに保持される状態に応じて読み出される３値の電位と第２の参照電位との比較に基づいて第２の増幅を行い、前記３値の電位には高位の電位、中位の電位、低位の電位が含まれ、前記第１の参照電位は前記低位の電位と前記中位の電位の間に設定され、前記第２の参照電位は前記高位の電位と前記中位の電位の間に設定される。
【００１６】
本発明の読み出し方法において、前記メモリセルとして、分子の酸化還元により電荷状態を少なくとも３通りに変化させる分子メモリセルを用いてもよい。また、本発明の読み出し方法において、前記第１の増幅と前記第２の増幅との起動及び停止を同時に制御し、それぞれ１回の増幅動作により前記メモリセルに対応するデータを読み出してもよい。
【発明の効果】
【００１７】
本発明によれば、３つの異なる状態を保持可能なメモリセルの読み出しに際し、参照電位が異なる２つのセンスアンプにより増幅することで、読み出された３値の電位を確実に判別することができる。この場合、２つのセンスアンプは同時に動作させ、１回の増幅動作で読み出しデータを確定させることができるので、高速な読み出し動作と集積度の向上を両立することができる。また、２つのセンスアンプは、それぞれ２つのメモリセルアレイで共有させることもでき、少ない回路規模で低コストの半導体記憶装置を実現することができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施形態について図面を参照しながら説明する。本実施形態では、３状態の電荷密度を保持可能なメモリセル（以下、３値メモリセルと呼ぶ）として機能する分子メモリセルを有する半導体記憶装置に対し本発明を適用する場合を説明する。
【００１９】
図１を参照して、本実施形態において用いられる分子メモリセルの構造を説明する。図１（Ａ）に示す３値メモリセル１０は分子メモリセルであり、対向するカソード電極１１とアノード電極１２の間に固体電解質１３、所定の分子１４、リンカー１５が設けられている。分子１４は、例えばポリフィリンやフェロセンなどの酸化還元特性を有する分子が用いられ、リンカー１５を介してアノード電極１２と接続される。固体電解質１３は、カソード電極１１と分子１４の間で電荷が移動可能になっている。３値メモリセル１０は、カソード電極１１の側の端子とアノード電極１２の側の端子を有する２端子素子であり、コンデンサや電池に似た性質を有している。なお、図１（Ｂ）は、図１（Ａ）の構造を有する分子メモリセルの回路記号を示している。
【００２０】
図２は、上述の分子メモリセルの電気的特性の一例を示す図である。分子メモリセルは、ポリフィリンやフェロセンなどの分子に電界を印加した際、酸化により分子が電子を放出し、あるいは還元により分子が電子を獲得する作用を利用したものである。分子メモリセルにおいて、酸化還元により変化した電荷の有無の状態は、電界を取り除いた後も一定時間持続する。従って、分子メモリセルの電荷の有無を読み出すことで、３値のデータを記憶する３値メモリセル１０として動作する。
【００２１】
ある種の分子１４を用いた３値メモリセル１０では、その両端に印加される電圧に応じて３つの状態の電荷密度を保持することが知られている。図２のグラフに示すように、電荷密度（単位面積当りの電荷量Ｑcell）は、印加電圧Ｖｃの３つに区分される値に応じて、状態Ｓ０、状態Ｓ１、状態Ｓ２の順に３段階で変化する。これら３つの状態Ｓ０、Ｓ１、Ｓ２をそれぞれ“０”、“１”、“２”に対応付けて読み出すことで、３値メモリセル１０を構成することができる。本実施形態では、センスアンプを用いて３値メモリセル１０から短時間にデータを読み出す構成を有する高集積・低コストの半導体記憶装置を実現しているが、詳細は後述する。
【００２２】
図３は、半導体記憶装置に含まれる３値メモリセル１０の回路形態の例を示す図である。半導体記憶装置のメモリセルアレイには、ワード線ＷＬとこれに直交するビット線ＢＬが配置され、その交点に３値メモリセル１０と選択トランジスタ１６の直列回路が配置される。選択トランジスタ１６は、３値メモリセル１０のアノード電極１２（図１）とビット線ＢＬの間に接続され、ゲートがワード線ＷＬに接続されている。３値メモリセル１０のカソード電極１１（図１）はプレートに接続され、所定の電位が印加されている。
【００２３】
このような接続関係により、選択されたワード線ＷＬが駆動されたとき、３値メモリセル１０の蓄積電荷に対応する電圧が選択トランジスタ１６を経由してビット線ＢＬに読み出される。メモリセルアレイにおいて複数のワード線ＷＬと複数のビット線ＢＬを配置することで、マトリクス状に配置された多数の３値メモリセル１０の中から任意の３値メモリセル１０を選択してアクセス可能となる。なお、図３に示される回路形態は、図３の下部に示す省略形を用いて表すものとする。
【００２４】
図４は、図３の３値メモリセル１０の読み出し動作を説明する図である。図４においては、図２と同様のグラフに加えて、３本のビット線負荷直線Ｌａ、Ｌｂ、Ｌｃを示している。まず、読み出し動作に先立つプリチャージ動作により、ビット線ＢＬは、状態Ｓ１と中央のビット線負荷直線Ｌｂが交わるビット線電圧Ｖｂｌ＝０．７５Ｖにプリチャージされる。なお、図４のグラフには、ビット線プリチャージ電圧ＶＰＢ（０．７５Ｖ）として示される。この状態でビット線ＢＬをプリチャージ電源から切り離してフローティング状態とし、ワード線ＷＬを駆動して選択トランジスタ１６をオンさせると、ビット線ＢＬの電位は３値メモリセル１０の電荷状態に応じて変化する。
【００２５】
このとき、３値メモリセル１０が状態Ｓ０の場合は、左側のビット線負荷直線Ｌａに基づきビット線ＢＬから３値メモリセル１０に電荷が充電（酸化）される。よって、ビット線ＢＬの電位は低下し、図４の電位Ｖａに対応する０．５Ｖとなる。３値メモリセル１０が状態Ｓ１の場合は、中央のビット線負荷直線Ｌｂに基づきビット線ＢＬと３値メモリセル１０の間の電荷の移動は生じない。よって、ビット線ＢＬの電位はプリチャージ電圧ＶＰＢである０．７５Ｖ（図４の電位Ｖｂ）を保つ。３値メモリセル１０が状態Ｓ２の場合は、右側のビット線負荷直線Ｌｃに基づき３値メモリセル１０からビット線ＢＬに電荷が放電（還元）される。よって、ビット線ＢＬの電位は上昇し、図４の電位Ｖｃに対応する１Ｖとなる。このように、３値メモリセル１０に記憶されていた電荷量（３値の情報）に従い、ビット線ＢＬに３つの異なる電位変化が起こるので、これをセンスアンプにより増幅することで情報を読み出すことができる。
【００２６】
図５は、センスアンプを用いた３値メモリセル１０の読み出し方法の概要を説明する図である。図５に示す３値メモリセル１０の読み出し方法は、２個のセンスアンプを同時に動作させることで実現することができる。図５においては、上記の電位Ｖａ、Ｖｂ、Ｖｃに加えて、電位Ｖａと電位Ｖｂの中間電位である参照電位Ｖｒ１と、電位Ｖｂと電位Ｖｃの中間電位である参照電位Ｖｒ２を示している。そして、一方の入力端子にビット線ＢＬが接続され他方の入力端子に参照電位Ｖｒ１が接続された第１のセンスアンプと、一方の入力端子にビット線ＢＬが接続され他方の入力端子に参照電位Ｖｒ２が接続された第２のセンスアンプとを設けることにより、３値メモリセル１０の読み出しが可能となる。なお、図５の例では、参照電位Ｖｒ１が０．６２５Ｖに設定され、参照電位Ｖｒ２が０．８７５Ｖに設定されている。このような接続関係を有する２つのセンスアンプを同時に活性化し、それぞれのセンスアンプにより増幅された信号を比較することで、３値メモリセル１０の記憶情報を判別することができる。
【００２７】
図６を参照して、３値メモリセル１０の記憶情報を判別する方法を具体的に説明する。３値の情報を２進法で表した場合、１．５ビットの情報量に相当するので、２つの３値メモリセル１０のペアに対して３ビットの情報を対応付けることが望ましい。この場合、２つのセンスアンプにより２つの３値メモリセル１０を同時に読み出すことで、３ビットの２進数の全ての組み合わせ（８通り）を得られる構成とする。図６（Ａ）には、第１の３値メモリセル１０と２つのセンスアンプの読み出しデータの対応関係を示し、図６（Ｂ）には、第２の３値メモリセル１０と２つのセンスアンプの読み出しデータの対応関係を示している。図６（Ａ）、（Ｂ）から明らかなように、２つの３値メモリセル１０のそれぞれの状態Ｓ０、Ｓ１、Ｓ２に対し、第１のセンスアンプの読み出しデータは、０、１、１（２進）と変化するとともに、第２のセンスアンプの読み出しデータは、０、０、１と変化する。
【００２８】
図６（Ａ）、（Ｂ）に示す対応関係に基づいて、図６（Ｃ）に示す記憶情報のパターンを実現することができる。図６（Ｃ）においては、ビット０、１、２で示される３ビットの２進データに対し、第１及び第２の３値メモリセル１０の異なる状態が対応付けられている。３ビットの２進データは、０００から１１１までの８通りがあり、それぞれ２つの３値メモリセル１０において状態Ｓ０、Ｓ１、Ｓ２の異なるパターンに従って記憶される。よって、２本のビット線ＢＬに２つの３値メモリセル１０を読み出して４つのセンスアンプを同時に活性化することにより、１回の読み出し動作で３ビットの２進データを読み出し可能となる。このように本実施形態においては、３ビットのデータを記憶するために２つの３値メモリセル１０を設ければよいので、メモリの集積度を１．５倍に高めるとともに、高速な読み出し動作が可能な半導体記憶装置を実現することができる。
【００２９】
次に、本実施形態の３値メモリセル１０を含むメモリセルアレイとセンスアンプ回路に関し、具体的な構成及び動作を説明する。以下の説明では、本実施形態の構成及び動作についての９通りの実施例を順次提示する。
【００３０】
図７は、本実施形態のメモリセルアレイ及びセンスアンプ回路の第１の実施例の回路構成を示している。図７においては、８本のワード線ＷＬ０〜ＷＬ７と１本のビット線ＢＬを含むメモリセルアレイの範囲と、センスアンプ２０（第１のセンスアンプ）及びセンスアンプ２１(第２のセンスアンプ）と、これら２つのセンスアンプ２０、２１とビット線ＢＬの一端の間にそれぞれ接続された２つのスイッチトランジスタ３０を示している。メモリセルアレイにおいては、ビット線ＢＬと８本のワード線ＷＬ０〜ＷＬ７の交点に８つの３値メモリセル１０が配置されている。
【００３１】
２つのスイッチトランジスタ３０のゲートには、制御信号ＴＧが共通接続されている。上側のスイッチトランジスタ３０は、センスアンプ２０とビット線ＢＬの間の接続を制御信号ＴＧに応じて制御し、下側のスイッチトランジスタ３０は、センスアンプ２１とビット線ＢＬの間の接続を制御信号ＴＧに応じて制御する。制御信号ＴＧは２つのスイッチトランジスタ３０に対して共通であることから、ビット線ＢＬが２つのセンスアンプ２０、２１に同時に接続された状態と非接続の状態のいずれかに制御される。
【００３２】
センスアンプ２０、２１は、８つのＭＯＳ（ＮＭＯＳ又はＰＭＯＳ）トランジスタ２２〜２９により構成される。２つのＰＭＯＳトランジスタ２４、２５と２つのＮＭＯＳトランジスタ２７、２８が対称配置されるとともに、電源電圧ＶＤＤ側に配置されたＰＭＯＳトランジスタ２２とグランド側に配置されたＮＭＯＳトランジスタ２９によりセンスアンプ２０、２１が起動される。センスアンプ２０、２１の起動時は、ＰＭＯＳトランジスタ２２のゲートに印加されるセンスアンプ起動信号／ＳＡがロー、かつＮＭＯＳトランジスタ２９のゲートに印加されるセンスアンプ起動信号ＳＡがハイに制御される。一方、図７において、上側のセンスアンプ２０の両端の一対のノードＮ１、／Ｎ１と、下側のセンスアンプ２１の両端の一対のノードＮ２、／Ｎ２がそれぞれ示される。ノードＮ１は一方のスイッチトランジスタ３０に接続されるとともに、ノードＮ２は他方のスイッチトランジスタ３０に接続される。これらスイッチトランジスタ３０は、本発明のスイッチ手段として機能する。
【００３３】
一方のノードＮ１（Ｎ２）に接続されたＮＭＯＳトランジスタ２６は、一端に供給されるＶＤＤ／２によりノードＮ１（Ｎ２）をプリチャージする。他方のノード／Ｎ１（／Ｎ２）に接続されたＮＭＯＳトランジスタ２３は、ソースに供給される参照電位Ｖｒ１（Ｖｒ２）によりノード／Ｎ１（／Ｎ２）をプリチャージする。ＮＭＯＳトランジスタ２３、２６の各ゲートにはプリチャージ信号ＰＣが印加され、プリチャージ信号ＰＣがハイのときにプリチャージ動作が行われる。
【００３４】
図８は、本実施形態のメモリセルアレイ及びセンスアンプ回路の第２の実施例の回路構成を示す図である。図８においては、図７と同様のメモリセルアレイの範囲と、その両側に配置されたセンスアンプ２０（第１のセンスアンプ）及びセンスアンプ２１（第２のセンスアンプ）と、これら２つのセンスアンプ２０、２１とメモリセルアレイのビット線ＢＬの両端にそれぞれ接続された２つのスイッチトランジスタ３０を示している。左側のスイッチトランジスタ３０は、センスアンプ２０とビット線ＢＬの間の接続を制御信号ＴＧに応じて制御し、右側のスイッチトランジスタ３０は、センスアンプ２１とビット線ＢＬの間の接続を制御信号ＴＧに応じて制御する。このように、図７では上下に配置されていた２つのセンスアンプ２０、２１が、図８では左右に配置されている点で異なるが、図８の特徴はビット線ＢＬのピッチに合わせてセンスアンプ２０、２１を配置できることにある。
【００３５】
センスアンプ２０、２１の回路構成は図７と概ね共通であるが、左側のセンスアンプ２０と右側のセンスアンプ２１は中央のメモリセルアレイに対して対称的に構成され、ノードＮ１、Ｎ２が内側に、ノード／Ｎ１、／Ｎ２が外側に配置される。この場合、一方のノードＮ１（Ｎ２）がＶＤＤ／２にプリチャージされ、かつ他方のノード／Ｎ１（／Ｎ２）が参照電位Ｖｒ１（Ｖｒ２）にプリチャージされる点は、図７と同様である。
【００３６】
次に、図７の第１の実施例と図８の第２の実施例のそれぞれの回路構成を用いる場合の動作を説明する。図９〜図１１には、第１及び第２の実施例の回路構成についての共通の動作波形が示され、それぞれ３値メモリセル１０において状態Ｓ２（図９）、状態Ｓ１（図１０）、状態Ｓ０（図１１）が保持される場合の動作に対応する。
【００３７】
まず、図９を参照して状態Ｓ２を読み出す場合の動作を説明する。初期のプリチャージ期間にはプリチャージ信号ＰＣがハイ（電圧ＶＰＰ）に保たれる。よって、各々のセンスアンプ２０、２１では、ノードＮ１、Ｎ２がＶＤＤ／２にプリチャージされるとともに、ノード／Ｎ１が参照電位Ｖｒ１に、ノード／Ｎ２が参照電位Ｖｒ２にそれぞれプリチャージされる。また、プリチャージ期間に制御信号ＴＧがハイ（電圧ＶＰＰ）に保たれるので、ビット線ＢＬが２つのノードＮ１、Ｎ２に接続された状態にある。任意の３値メモリセル１０が読み出しアクセスされる際にプリチャージ信号ＰＣがローに制御されると、プリチャージが解除されてビット線ＢＬがフローティング状態になる。続いて、選択ワード線ＷＬｉが電圧ＶＰＰに立ち上がると、選択された３値メモリセル１０の状態Ｓ２に応じてビット線ＢＬの電位がＶＤＤ／２から上昇する。同時に、ノードＮ１、Ｎ２の電位もビット線ＢＬと同様に上昇する。
【００３８】
このとき、制御信号ＴＧがハイからローに変化し、ビット線ＢＬが２つのセンスアンプ２０、２１から切り離される。その後、センスアンプ起動信号ＳＡ、／ＳＡの制御によりセンスアンプ２０、２１の動作が開始する。センスアンプ２０、２１において、一方のノードＮ１、Ｎ２がビット線ＢＬの電位に保たれ、他方のノード／Ｎ１、／Ｎ２がプリチャージ時の参照電位Ｖｒ１、Ｖｒ２に保たれている。図９に示すように、参照電位Ｖｒ１はＶＤＤ／２より若干低く、参照電位Ｖｒ２はＶＤＤ／２より若干高くなっている。よって、この時点のビット線ＢＬの電位は、参照電位Ｖｒ１、Ｖｒ２のいずれよりも高いので、センスアンプ２０、２１の動作によりノードＮ１、Ｎ２がハイ（電源電圧ＶＤＤ）に増幅される。図９の読み出し期間Ｔ１において、センスアンプ２０、２１により増幅された信号が読み出し回路（不図示）により外部に読み出される。これにより、１回の読み出し動作が完了する。
【００３９】
本実施形態では、分子メモリセルである３値メモリセル１０に対し、いわゆる破壊読み出しが行われるので、読み出した情報を３値メモリセル１０に書き戻す必要がある。よって、制御信号ＴＧをハイに制御して、図９の再書き込み期間Ｔ２において再書き込み動作が行われる。すなわち、ビット線ＢＬがセンスアンプ２０、２１のノードＮ１、Ｎ２に接続されるので、ビット線ＢＬがノードＮ１、Ｎ２のハイの電位に引きあげられ、これにより元の３値メモリセル１０に状態Ｓ２が書き戻される。その後、センスアンプ起動信号ＳＡ、／ＳＡの制御によりセンスアンプ２０、２１の動作が停止するとともに、ワード線ＷＬの電位をローに引き下げることで、再書き込み動作が完了する。続いて、プリチャージ信号ＰＣがハイに制御され、ノードＮ１、Ｎ２、／Ｎ１、／Ｎ２及びビット線ＢＬがそれぞれプリチャージされる。
【００４０】
次に、図１０を参照して状態Ｓ１を読み出す場合の動作を説明する。図１０において、多くの動作波形は図９と共通するので、以下では主に異なる点を説明する。図１０に示すように、初期のプリチャージ後に、状態Ｓ１が保持されている３値メモリセル１０をビット線ＢＬに読み出した場合、ビット線ＢＬの電位は変化せずにＶＤＤ／２の状態を保持する。ここで、ノード／Ｎ１はビット線ＢＬより電位が低く、ノード／Ｎ２はビット線ＢＬより電位が高い状態にある。よって、センスアンプ起動信号ＳＡ、／ＳＡの制御によりセンスアンプ２０、２１が起動されたとき、各々のセンスアンプ２０、２１におけるビット線ＢＬの判別結果が逆になる。そのため、センスアンプ２０のノードＮ１がハイに増幅され、センスアンプ２１のノードＮ２がローに増幅される。増幅された信号は、読み出し期間Ｔ１において読み出し回路（不図示）により外部に読み出され、これにより１回の読み出し動作が完了する。
【００４１】
その後、制御信号ＴＧがハイに制御されると、ビット線ＢＬの一端でハイのノードＮ１とローのノードＮ２がショートされるので、中間電位であるＶＤＤ／２が生成される。その直後に、センスアンプ起動信号ＳＡ、／ＳＡの制御によりセンスアンプ２０、２１の動作が停止したとき、センスアンプ２０、２１内に貫通電流が流れるのを防止することができる。再書き込み期間Ｔ２において、ＶＤＤ／２に駆動されたビット線ＢＬの電位は状態Ｓ１として元の３値メモリセル１０に書き戻され、その後に図９と同様のプリチャージが行われる。
【００４２】
次に、図１１を参照して状態Ｓ０を読み出す場合の動作を説明する。図１１においても、多くの動作波形は図９及び図１０と共通するので、以下では主に異なる点を説明する。図１１のビット線ＢＬ及びノードＮ１、Ｎ２、／Ｎ１、／Ｎ２の動作波形は、図９とは逆の変化をすることがわかる。すなわち、選択ワード線ＷＬｉが駆動されると、選択された３値メモリセル１０の状態Ｓ０に応じてビット線ＢＬの電位とノードＮ１、Ｎ２の電位がＶＤＤ／２から低下する。その後、制御信号ＴＧをローにした状態でセンスアンプ２０、２１が起動されると、ビット線ＢＬの電位を保つ一方のノードＮ１、Ｎ２に比べ、参照電位Ｖｒ１、Ｖｒ２をそれぞれ保つ他方のノード／Ｎ１、／Ｎ２の電位が高いので、センスアンプ２０、２１の動作によりノードＮ１、Ｎ２がローに増幅される。図９の読み出し期間Ｔ１において、センスアンプ２０、２１により増幅された信号が読み出し回路（不図示）により外部に読み出されて１回の読み出し動作が完了する。
【００４３】
その後、制御信号ＴＧがハイに制御されると、ビット線ＢＬがセンスアンプ２０、２１のノードＮ１、Ｎ２に接続されるので、ビット線ＢＬがノードＮ１、Ｎ２のローの電位に引き下げられる。再書き込み期間Ｔ２において、ローに駆動されたビット線ＢＬの電位は状態Ｓ０として元の３値メモリセル１０に書き戻され、その後に図９と同様のプリチャージが行われる。
【００４４】
以上のように、第１又は第２の実施例を採用すれば、３値メモリセル１０が状態Ｓ０、Ｓ１、Ｓ２のいずれを保持する場合であっても、２つのセンスアンプ２０、２１の起動と停止が同時に制御され、１回のサイクルで読み出しデータを確定することができる。よって、３値メモリセル１０の状態に依存してデータの読み出し速度が遅れることを防止でき、一律かつ高速な読み出し動作が可能となる。なお、このような読み出し動作の高速化についての効果は、第１及び第２の実施例に限らず、以下に説明する全ての実施例に共通のものである。
【００４５】
次に図１２は、本実施形態のメモリセルアレイ及びセンスアンプ回路の第３の実施例の回路構成を示している。図１２の回路構成は、第１又は第２の実施例（図７、図８）と概ね共通であるが、センスアンプ２０ｃのノードＮ１、／Ｎ１及びセンスアンプ２１ｃのノードＮ２、／Ｎ２へのプリチャージに関連する部分が相違する。具体的には、図８とは異なり、ＮＭＯＳトランジスタ２３のソースにＶＤＤ／２が供給されるとともに、ノードＮ１（Ｎ２）にはコンデンサ４０が接続され、ノード／Ｎ１（／Ｎ２）にはコンデンサ４１が接続されている。左側のセンスアンプ２０ｃでは、コンデンサ４０、４１の対向側の電極にそれぞれ参照電位印加信号／ＶｒＲ１、／ＶｒＬ１が印加され、右側のセンスアンプ２１ｃでは、コンデンサ４０、４１の対向側の電極にそれぞれ参照電位印加信号ＶｒＬ２、ＶｒＲ２が印加されている。
【００４６】
図１３を参照して、第３の実施例において状態Ｓ２が保持される３値メモリセル１０を読み出す場合の動作を説明する。初期のプリチャージ期間にはプリチャージ信号ＰＣがハイに保たれ、ノードＮ１、／Ｎ１、Ｎ２、／Ｎ２が全てＶＤＤ／２にプリチャージされるとともに、制御信号ＴＧがハイに保たれるのでビット線ＢＬもＶＤＤ／２にプリチャージされる。プリチャージ期間の後、選択ワード線ＷＬｉの立ち上げ前に、参照電位印加信号／ＶｒＬ１がハイからローに駆動され、参照電位印加信号ＶｒＲ２がローからハイに駆動される。これらの信号により２つのセンスアンプ２０ｃ、２１ｃのコンデンサ４１の容量が所定の大きさで調整され、ノード／Ｎ１に参照電位Ｖｒ１が生成されるとともに、ノード／Ｎ２に参照電位Ｖｒ２が生成される。
【００４７】
その後の動作は、読み出し動作と再書き込み動作が完了するまで図９と同様であるので、説明を省略する。一方、最後のプリチャージ期間にプリチャージ信号はハイになると、初期と同様にノードＮ１、／Ｎ１、Ｎ２、／Ｎ２、ビット線ＢＬの全てがＶＤＤ／２にプリチャージされる。続いて、参照電位印加信号／ＶｒＬ１がローからハイに駆動され、参照電位印加信号ＶｒＲ２がハイからローに駆動され、最初の状態に戻る。図１３では、３値メモリセル１０に状態Ｓ２が保持される場合を代表して説明したが、他の状態Ｓ１、Ｓ０についても一部の波形が異なるのみで（図９に対する図１０、図１１を参照）、同様の動作に従うので、説明を省略する。
【００４８】
なお、図１３の動作波形に示されるように、ノードＮ１、Ｎ２の側の参照電位印加信号／ＶｒＲ１、ＶｒＬ２は駆動されない。これは、図１２のコンデンサ４０がセンスアンプ２０ｃ（２１ｃ）の両端のノードＮ１、／Ｎ１間（Ｎ２、／Ｎ２間）の容量値を等しくすることを目的に設けられているためである。
【００４９】
次に図１４は、本実施形態のメモリセルアレイ及びセンスアンプ回路の第４の実施例の構成を示している。第４の実施例では、第２の実施例（図８）の回路構成を基本単位とし、アレイ状に配置されたメモリセルアレイＭＡを備えている。このメモリセルアレイＭＡには、ビット線ＢＬとワード線ＷＬ０〜ＷＬ７の全ての交点に３値メモリセル１０が配置されている。メモリセルアレイＭＡの各々のビット線ＢＬの両側には、スイッチトランジスタ３０と、センスアンプ２０、２１と、ＭＯＳトランジスタ３１が直列に接続されている。スイッチトランジスタ３０及びセンスアンプ２０、２１は、図８と同様に構成される。
【００５０】
一方、ＭＯＳトランジスタ３１は、ゲートに印加される選択信号ＹＳ０〜ＹＳ７に応じて、共通の入出力線／ＩＯ１、／ＩＯ２と各々のセンスアンプ２０、２１の接続を制御する。これらの選択信号ＹＳ０〜ＹＳ７は、メモリセルアレイＭＡの両側の一対のセンスアンプ２０、２１に対して個別に供給される。左側のセンスアンプ２０からの増幅信号は一方の入出力線／ＩＯ１を介し、かつ右側のセンスアンプ２１からの増幅信号は他方の入出力線／ＩＯ２を介し、それぞれ選択信号ＹＳ０〜ＹＳ７による選択時に読み出される。
【００５１】
図１５を参照して、第４の実施例において状態Ｓ２が保持される３値メモリセル１０を読み出す場合の動作を説明する。図１５に示す動作波形は、概ね図９の場合と同様であるので、以下では相違点のみを説明する。図１５において、センスアンプ２０、２１によりノードＮ１、Ｎ２がハイに増幅され、ノード／Ｎ１、／Ｎ２がローに増幅された後、所定の選択信号ＹＳｉがローからハイに変化する。これにより、ノード／Ｎ１、／Ｎ２のローの電位がＭＯＳトランジスタ３１を介して入出力線／ＩＯ１、／ＩＯ２（図１５では不図示）に読み出される。
【００５２】
以上の第４の実施例を採用することにより、メモリセルアレイＭＡの全ての交点に３値メモリセル１０を配置できるため、読み出し動作の高速化に加えて、半導体記憶装置の集積度の向上を図ることができる。
【００５３】
次に図１６は、本実施形態のメモリセルアレイ及びセンスアンプ回路の第５の実施例の構成を示している。第５の実施例では、第２の実施例（図８）の回路構成を基本単位とし、アレイ状に配置されたメモリセルアレイＭＡ１を備えているが、メモリセルアレイＭＡ１内の配置が第４の実施例と異なっている。すなわち、メモリセルアレイＭＡ１には、ビット線ＢＬとワード線ＷＬ０〜ＷＬ７の半数の交点に３値メモリセル１０が配置されている。そして、隣接する２本のビット線ＢＬ０、ＢＬ１がペアとなって両側のセンスアンプ２０、２１を共有し、一方のビット線ＢＬ０とセンスアンプ２０、２１の間の接続を制御するスイッチトランジスタ３２と、他方のビット線ＢＬ１とセンスアンプ２０、２１の間の接続を制御するスイッチトランジスタ３３が設けられている。スイッチトランジスタ３２のゲートには制御信号ＴＧ０が印加され、スイッチトランジスタ３３のゲートには制御信号Ｔ１が印加され、それぞれ独立に制御される。
【００５４】
図１７を参照して、第５の実施例において状態Ｓ２が保持される３値メモリセル１０を読み出す場合の動作を説明する。図１７に示す動作波形は、概ね図１５の場合と同様であるので、以下では相違点のみを説明する。図１６の構成では、ワード線ＷＬごとに３値メモリセル１０の配置が２通りあるので、左端のワード線ＷＬ０が選択される状況を想定する。選択ワード線ＷＬ０に対応して、ビット線ＢＬ０側の状態Ｓ２が保持される３値メモリセル１０を選択する必要がある。よって、ビット線ＢＬ１に対応する制御信号ＴＧ１をローに制御して、ビット線ＢＬ１が両側のセンスアンプ２０、２１と切り離される。その後、選択ワード線ＷＬ０を駆動し、３値メモリセル１０のデータがビット線ＢＬ０を介してセンスアンプ２０、２１により増幅される。続いて、図１５と同様の動作が行われた後、制御信号ＴＧ０をハイに戻してから、選択ワード線ＷＬ０を立ち下げ、プリチャージ信号ＰＣをハイにし、最後に制御信号ＴＧ１をハイに戻すという順で制御が行われる。
【００５５】
以上の第５の実施例を採用することにより、メモリセルアレイＭＡの半数の交点に３値メモリセル１０を配置して、選択された３値メモリセル１０が接続される側のビット線ＢＬごとの読み出しを行うようにしたので、読み出し動作の高速化に加えて、センスアンプ配列のピッチを緩和できるとともに、隣接する非選択ビット線ＢＬ１がシールドの役目も果たすためにセンスマージンの向上に有利な構成を実現することができる。
【００５６】
次に図１８は、本実施形態のメモリセルアレイ及びセンスアンプ回路の第６の実施例の構成を示している。第６の実施例では、第２の実施例（図８）の回路構成を基本単位とし、第４の実施例と同様のアレイ状に配置されたメモリセルアレイＭＡを備えている。一方、メモリセルアレイＭＡの両側では、第５の実施例と同様、制御信号ＴＧ０、ＴＧ１に応じて制御されるスイッチトランジスタ３２、３３と、隣接する２本のビット線ＢＬ０、ＢＬ１に共有されるセンスアンプ２０、２１と、選択信号ＹＳ０〜ＹＳ３に応じて入出力線／ＩＯ１、／ＩＯ２とセンスアンプ２０、２１との接続を制御するＭＯＳトランジスタ３４が配置されている。図１８では、図１６とは異なり、メモリセルアレイＭＡ内の全ての交点に３値メモリセル１０が配置されている。これは、上述の破壊読出しに対応して３値メモリセル１０の読み出し後のデータの書き戻しに適した構成であるが、詳しくは後述する。
【００５７】
図１９及び図２０を参照して、第６の実施例において状態Ｓ２が保持される３値メモリセル１０を読み出す場合の動作を説明する。第６の実施例の動作波形は、概ね図１７の場合と同様であるので、以下では相違点のみを説明する。図１９には、第６の実施例の動作のうちの前半の動作波形を示している。まず、制御信号ＴＧ１がローに制御されてビット線ＢＬ１がセンスアンプ２０、２１から切り離された状態で、選択ワード線ＷＬｉが駆動される。そして、ビット線ＢＬ０側にて状態Ｓ２が保持される３値メモリセル１０のデータは、図１７と同様の動作によりセンスアンプ２０、２１で増幅され、読み出し期間Ｔ１における読み出し動作が行われる。その後、制御信号ＴＧ０がハイに制御され、センスアンプ２０、２１のデータが元の３値メモリセル１０に書き戻された後、制御信号ＴＧ０がローに戻る。続いて、プリチャージ信号ＰＣがハイに制御され、両方のビット線ＢＬ０、ＢＬ１がセンスアンプ２０、２１から切り離された状態でプリチャージされる。
【００５８】
次に図２０には、図１９の前半の動作波形に続く後半の動作波形を示している。これはビット線ＢＬ１にて状態Ｓ０が保持される３値メモリセル１０を読み出す場合に対応する。初期のプリチャージ期間を終えると、制御信号ＴＧ１がハイに制御されてビット線ＢＬ１とセンスアンプ２０、２１が接続され、３値メモリセル１０のデータがビット線ＢＬ１を介してセンスアンプ２０、２１に送られる。その後、制御信号ＴＧ１が再びローに制御された後、センスアンプ２０、２１が起動され、ノード／Ｎ１、／Ｎ２がハイに増幅されるとともに、ノードＮ１、Ｎ２がローに増幅される。その後、図１７の場合と同様に読み出し動作及び書き戻し動作が行われた後にプリチャージ信号ＰＣがハイに制御され、制御信号ＴＧ１がハイに戻される。
【００５９】
次に図２１は、本実施形態のメモリセルアレイ及びセンスアンプ回路の第７の実施例の構成を示している。第７の実施例は、第６の実施例のメモリセルアレイＭＡをビット線ＢＬの延伸方向に拡張すべく、メモリセルアレイＭＡ（Ａ）とメモリセルアレイＭＡ（Ｂ）を交互に配置したものである。各々のセンスアンプ２０ｃ、２１ｃは、両側のメモリセルアレイＭＡ（Ａ）及びメモリセルアレイＭＡ（Ｂ）に共有される。また、メモリセルアレイＭＡ（Ａ）、ＭＡ（Ｂ）と各々のセンスアンプ２０ｃ、２１ｃの間には、スイッチトランジスタ３２、３３及びＭＯＳトランジスタ３４が図１８と同様に配置されている。また、一方のメモリセルアレイＭＡ（Ａ）には、制御信号ＴＧ０（Ａ）、ＴＧ１（Ａ）、入出力線／ＩＯ（Ａ）、選択信号ＹＳ０Ａ〜ＹＳ３Ａが対応し、他方のメモリセルアレイＭＡ（Ｂ）には、制御信号ＴＧ０（Ｂ）、ＴＧ１（Ｂ）、入出力線／ＩＯ（Ｂ）、選択信号ＹＳ０Ｂ〜ＹＳ３Ｂが対応する。なお、センスアンプ２０ｃ（２１ｃ）では、図１２と同様の構成により参照電位Ｖｒ１（Ｖｒ２）が供給されるものとする。
【００６０】
図２２を参照して、第７の実施例における動作を説明する。図２２は、図２１のメモリセルアレイＭＡ（Ｂ）に属するワード線ＷＬｉが選択されて、状態Ｓ２が保持される３値メモリセル１０を読み出すときの動作波形を示している。初期のプリチャージ期間後、選択ワード線ＷＬｉが駆動される前に、制御信号ＴＧ１Ｂ、ＴＧ０Ａ、ＴＧ１Ａがローに制御され、選択された３値メモリセル１０が接続されるビット線ＢＬが、スイッチトランジスタ３２を介してセンスアンプ２０ｃ、２１ｃに接続される。これ以降は、図１３と概ね同様の動作となる。ただし、最後にプリチャージ信号ＰＣがハイに制御された後に、制御信号ＴＧ１Ｂ、ＴＧ０Ａ、ＴＧ１Ａが元のハイに戻される。
【００６１】
以上の第８の実施例を採用することにより、センスアンプ２０ｃ、２１ｃを、隣接するメモリセルアレイＭＡが共有することができる。よって、配置されるセンスアンプ２０ｃ、２１ｃの個数が少なくて済み、半導体記憶装置の全体のチップ面積を削減してコスト低減に有利な構成を実現することができる。
【００６２】
次に図２３は、本実施形態のメモリセルアレイ及びセンスアンプ回路の第８の実施例の回路構成を示している。第８の実施例は、いわゆる折り返しビット線方式を本実施形態に対して適用したものであり、一対のビット線ＢＬ、／ＢＬが相補対をなして動作する。図２３に示すように、ワード線ＷＬ０〜ＷＬ７の各々に対し、一対のビット線ＢＬ、／ＢＬのいずれかとの交点に３値メモリセル１０が配置されている。一対のビット線ＢＬ、／ＢＬの両側にはセンスアンプ５０ｃ、５１ｃが配置されるとともに、その間の接続を制御信号ＴＧに応じて制御するスイッチトランジスタ３０が配置されている。
【００６３】
センスアンプ５０ｃ、５１ｃは、図１２と同様のＭＯＳトランジスタ２２〜２９と、２つのコンデンサ４２を含んで構成されるが、ノードＮ１、／Ｎ１、Ｎ２、／Ｎ２の接続関係が図１２とは異なっている。すなわち、一対のビット線ＢＬ、／ＢＬのうち、一方のビット線ＢＬとノードＮ１、Ｎ２がスイッチトランジスタ３０を介して接続され、他方のビット線／ＢＬとノード／Ｎ１、／Ｎ２がスイッチトランジスタ３０を介して接続される。一方、ノードＮ１、Ｎ２側のコンデンサ４２の対向側の電極に参照電位印加信号／ＶｒＴ１、ＶｒＴ２がそれぞれ印加されるとともに、ノード／Ｎ１、／Ｎ２側のコンデンサ４２の対向側の電極に参照電位印加信号／ＶｒＢ１、ＶｒＢ２がそれぞれ印加される。
【００６４】
図２４〜図２６を参照して、第８の実施例における動作を説明する。それぞれ３値メモリセル１０において状態Ｓ２（図２４）、状態Ｓ１（図２５）、状態Ｓ０（図２６）が保持される場合の動作に対応する。まず、図２４の動作波形図は、概ね図９と同様であるが、ビット線／ＢＬの電位が加わる点と、参照電位Ｖｒ１、Ｖｒ２の付与方法が図１３と同様になっている点で図９と相違する。読み出し期間Ｔ１に至るまで、状態Ｓ２に対応してビット線ＢＬの電位が上昇するのに対し、ビット線／ＢＬはＶＤＤ／２に保たれる。また、ノードＮ１、Ｎ２がハイに増幅されるのに対し、ノード／Ｎ１、／Ｎ２がローに増幅される。再書き込み期間Ｔ２には、ビット線ＢＬがハイの電位に引き上げられ、ビット線／ＢＬがローに引き下げられる。
【００６５】
さらに、図２５、図２６の動作波形図についても、それぞれ図１０、図１１と概ね同様であるが、上記と同様の相違点がある。図２５では、一方のビット線ＢＬと他方のビット線／ＢＬがともにＶＤＤ／２に保持され、ノードＮ１、／Ｎ２がハイに、ノード／Ｎ１、Ｎ２がローにそれぞれ増幅される。また、図２６では、ビット線ＢＬ及びノードＮ１、Ｎ２の波形に対するビット線／ＢＬ及びノード／Ｎ１、／Ｎ２の波形が、図２４とは逆の関係になっている。
【００６６】
次に図２７は、本実施形態のメモリセルアレイ及びセンスアンプ回路の第９の実施例の回路構成を示している。図２７は、第８の実施例（図２３）の回路構成を基本単位とし、一対のビット線ＢＬ、／ＢＬを多数並列に配置した折り返しビット線方式のメモリセルアレイＭＡ１を備えるとともに、図２３のスイッチトランジスタ３０、ＭＯＳトランジスタ３１、センスアンプ５０ｃ、５１ｃを多数並列に配置したものである。図２７においては、ＮＭＯＳトランジスタ３１の各ゲートに選択信号ＹＳ０〜ＹＳ３が供給されるとともに、一方のビット線ＢＬ側のＮＭＯＳトランジスタ３１に接続される両側の一対の入出力線ＩＯ１、ＩＯ２と、他方のビット線／ＢＬ側のＮＭＯＳトランジスタ３１に接続される両側の一対の入手力線／ＩＯ１、／ＩＯ２が設けられている。
【００６７】
図２８を参照して、第９の実施例において状態Ｓ２が保持されるメモリセル１０を読み出す場合の動作を説明する。図２８に示す動作波形は、概ね図２４の場合と同様であるが、所定の選択信号ＹＳｉの波形が加えられている。すなわち、ノードＮ１、Ｎ２がハイに、ノード／Ｎ１、／Ｎ２がローにそれぞれ増幅された後、選択信号ＹＳｉをハイに制御することで、ノードＮ１、Ｎ２のデータが入出力線ＩＯ１、ＩＯ２に読み出され、ノード／Ｎ１、／Ｎ２のデータが入出力線／ＩＯ１、／ＩＯ２に読み出される。
【００６８】
以上の第８及び第９の実施例を採用することにより、メモリセルアレイＭＡの半数の交点に３値メモリセル１０を配置して、相補対をなす一対のビット線ＢＬごとに読み出しを行うようにしたので、読み出し動作の高速化に加えて、センスアンプ５０ｃ、５１ｃの感度向上に有利な構成を実現することができる。
【００６９】
以上、本実施形態に基づき本発明の内容を具体的に説明したが、本発明は上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々の変更を施すことができる。例えば、３値メモリセル１０として図１の構造を有する分子メモリセルを用いる場合を説明したが、少なくとも３つの異なる状態を保持可能であれば、異なる原理の３値メモリセル１０を用いる場合であっても本発明の適用が可能である。
【図面の簡単な説明】
【００７０】
【図１】本実施形態において用いられる分子メモリセルの構造を説明する図である。
【図２】分子メモリセルの電気的特性の一例を示す図である。
【図３】半導体記憶装置に含まれる３値メモリセル１０の回路形態の例を示す図である。
【図４】図３の３値メモリセル１０の読み出し動作を説明する図である。
【図５】センスアンプを用いた３値メモリセル１０の読み出し方法の概要を説明する図である。
【図６】３値メモリセル１０の記憶情報を判別する方法を具体的に説明する図である。
【図７】本実施形態のメモリセルアレイ及びセンスアンプ回路の第１の実施例の回路構成を示す図である。
【図８】本実施形態のメモリセルアレイ及びセンスアンプ回路の第２の実施例の回路構成を示す図である。
【図９】第１及び第２の実施例において、状態Ｓ２が保持される３値メモリセル１０を読み出す場合の動作波形を示す図である。
【図１０】第１及び第２の実施例において、状態Ｓ１が保持される３値メモリセル１０を読み出す場合の動作波形を示す図である。
【図１１】第１及び第２の実施例において、状態Ｓ０が保持される３値メモリセル１０を読み出す場合の動作波形を示す図である。
【図１２】本実施形態のメモリセルアレイ及びセンスアンプ回路の第３の実施例の回路構成を示す図である。
【図１３】第３の実施例において、状態Ｓ２が保持される３値メモリセル１０を読み出す場合の動作波形を示す図である。
【図１４】本実施形態のメモリセルアレイ及びセンスアンプ回路の第４の実施例の構成を示す図である。
【図１５】第４の実施例において状態Ｓ２が保持される３値メモリセル１０を読み出す場合の動作波形を示す図である。
【図１６】本実施形態のメモリセルアレイ及びセンスアンプ回路の第５の実施例の構成を示す図である。
【図１７】第５の実施例において状態Ｓ２が保持される３値メモリセル１０を読み出す場合の動作波形を示す図である。
【図１８】本実施形態のメモリセルアレイ及びセンスアンプ回路の第６の実施例の構成を示す図である。
【図１９】第６の実施例において状態Ｓ２が保持される３値メモリセル１０を読み出す動作のうちの前半の動作波形を示す図である。
【図２０】第６の実施例において状態Ｓ２が保持される３値メモリセル１０を読み出す動作のうちの後半の動作波形を示す図である。
【図２１】本実施形態のメモリセルアレイ及びセンスアンプ回路の第７の実施例の構成を示す図である。
【図２２】第７の実施例において、図２１のメモリセルアレイＭＡ（Ｂ）に属するワード線ＷＬｉが選択されて、状態Ｓ２が保持される３値メモリセル１０を読み出す場合の動作波形を示す図である。
【図２３】本実施形態のメモリセルアレイ及びセンスアンプ回路の第８の実施例の回路構成を示す図である。
【図２４】第８の実施例において、状態Ｓ２が保持される３値メモリセル１０を読み出す場合の動作波形を示す図である。
【図２５】第８の実施例において、状態Ｓ１が保持される３値メモリセル１０を読み出す場合の動作波形を示す図である。
【図２６】第８の実施例において、状態Ｓ０が保持される３値メモリセル１０を読み出す場合の動作波形を示す図である。
【図２７】本実施形態のメモリセルアレイ及びセンスアンプ回路の第９の実施例の回路構成を示す図である。
【図２８】第９の実施例において、状態Ｓ２が保持される３値メモリセル１０を読み出す場合の動作波形を示す図である。
【符号の説明】
【００７１】
１０…３値メモリセル
１１…カソード電極
１２…アノード電極
１３…固体電解質
１４…分子
１５…リンカー
１６…選択トランジスタ
２０、２１、２０ｃ、２１ｃ、５０ｃ、５１ｃ…センスアンプ
２２〜２９…ＭＯＳトランジスタ（センスアンプ内）
３０、３２、３３…スイッチトランジスタ
３１、３４…ＭＯＳトランジスタ
４０、４１、４２…コンデンサ
ＢＬ…ビット線
ＷＬ…ワード線
Ｓ０、Ｓ１、Ｓ２…状態
Ｎ１、／Ｎ１、Ｎ２、／Ｎ２…ノード（センスアンプ内）
Ｖｒ１、Ｖｒ２…参照電位
ＶｒＬ２、／ＶｒＬ１、ＶｒＲ２、／ＶｒＲ１、／ＶｒＴ１、／ＶｒＢ１、ＶｒＴ２、ＶｒＢ２…参照電位印加信号
ＭＡ、ＭＡ１…メモリセルアレイ
ＶＤＤ…電源電圧
ＴＧ…制御信号
ＰＣ…プリチャージ信号
ＳＡ、／ＳＡ…センスアンプ起動信号
ＹＳ０〜ＹＳ７…選択信号
／ＩＯ１、／ＩＯ２、ＩＯ１、ＩＯ２…入出力線
ＶＰＰ…電圧
Ｔ１…読み出し期間
Ｔ２…再書き込み期間
【図１】
2009009641.tif 000003
【図２】
2009009641.tif 000004
【図３】
2009009641.tif 000005
【図４】
2009009641.tif 000006
【図５】
2009009641.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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