(57)【要約】      （修正有）【課題】光センサならびに調光装置の機能を達成し、スペースを減少させる部品構造を形成する。【解決手段】調光検知ＭＯＳＦＥＴトランジスタであって、第一方向に沿って伸張するチャネル１３０により分離された２のソースおよびドレイン領域を有し、光の照射を受ける基板１００と、第一方向と実質的に垂直な第二方向に沿って伸張するゲート導電性の梁(gate conductive beam)１４０であり、かかる梁は、少なくとも一の支持領域上で、その２つの端部のそれぞれにおいて固定され、チャネル領域１３０の上に位置し、当該ゲート梁は、ゲート電圧とバルク電圧間の差であって、当該梁を曲げてチャネルの表面に近づけさせるものにより制御されるその湾曲に基づいて、チャネル１３０に達する光にプログレッシブ変調を実行するよう、ほぼ不透明で柔軟であるゲート導電性の梁を備える。【選択図】図７ｅ
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【特許請求の範囲】
【請求項１】
調光検知ＭＯＳＦＥＴトランジスタであって、
第一方向に沿って伸張するチャネルにより分離された２のソースおよびドレイン領域を有し、光の照射を受ける基板、
前記第一方向と実質的に垂直な第二方向に沿って伸張するゲート導電性の梁(gate conductive beam)であり、かかる梁は、少なくとも一の支持領域上で、その２つの端部のそれぞれにおいて固定され、チャネル領域の上に位置し、当該ゲート梁は、ゲート電圧とバルク電圧間の差であって、当該梁を曲げて前記チャネルの表面に近づけさせるものにより制御されるその湾曲に基づき、前記チャネルに達する前記光にプログレッシブ変調を実行するよう、ほぼ不透明で柔軟であるゲート導電性の梁、
を備えた調光検知ＭＯＳＦＥＴトランジスタ。
【請求項２】
請求項１のＭＯＳＦＥＴトランジスタであって、前記ゲート梁は、シャロー・トレンチ・インシュレーター（ＳＴＩ）領域に位置する２つのアンカーにより、その対向する２の端部において固定されること、
を特徴とするＭＯＳＦＥＴトランジスタ。
【請求項３】
請求項１のＭＯＳＦＥＴトランジスタであって、シリコン・オン・インシュレータ（ＳＯＩ）基板上に製造されること、
を特徴とするＭＯＳＦＥＴトランジスタ。
【請求項４】
請求項１から請求項３のいずれかのＭＯＳＦＥＴトランジスタであって、当該ＭＯＳＦＥＴは、ＮＭＯＳ型から構成されること、
を特徴とするＭＯＳＦＥＴトランジスタ。
【請求項５】
請求項１から請求項３のいずれかのＭＯＳＦＥＴトランジスタであって、当該ＭＯＳＦＥＴは、ＰＭＯＳ型から構成されること、
を特徴とするＭＯＳＦＥＴトランジスタ。
【請求項６】
調光検知ＭＯＳＦＥＴトランジスタの製造プロセスであって、
犠牲酸化膜(layer of sacrificial oxide)を備えた１の基板を準備するステップと、
多結晶シリコン膜(poly-crystal silicon layer)を成長させるステップと、
前記基板上に位置する２のアンカーを有し、柔軟性を有するほぼ不透明の梁を形成するため、前記多結晶シリコン膜をエッチングするステップと、
前記チャネル上に張り出した前記梁の両側に位置するソースならびにドレイン領域を作るステップと、
前記張り出した梁を解放(release)するため、犠牲酸化膜を除去するステップと、
その電気特性を設定するため、前記梁を酸化するステップと、
少なくとも１のパッケージング膜を積層するステップと、を備えたこと、
を特徴とする製造プロセス。
【請求項７】
請求項６のプロセスにおいて、前記犠牲酸化膜の除去は、バッファードフッ酸（ＢＨＦ acid）に基づくウエットエッチングにより達成されること、
を特徴とするプロセス。
【請求項８】
請求項６又は請求項７にかかるプロセスにおいて、前記柔軟性を有する梁の酸化ステップは、熱酸化あるいは共形酸化膜(conformal oxide layer)の使用により達成されること、
を特徴とするプロセス。
【請求項９】
請求項６から請求項８のいずれかにかかるプロセスにおいて、前記パッケージングは、
アモルファスシリコン膜又は共形多結晶シリコン膜をスパッタリングするステップと、
前記アモルファスシリコン膜を覆うために酸化膜又は窒化膜を積層するステップと、
前記ドレイン、ソースならびにゲート領域上にコンタクト用ビアホール(contact vias)を開口し、ドレイン、ソースならびにゲートがそれぞれ電気的に接続するよう前記ビアホールをメタライゼーションするステップと、
解放用ビアホール(release vias)を開口し、アモルファスシリコン膜又は共形多結晶シリコン膜を除去するステップと、
前記解放用ビアホールとともに、前記メタライゼーションを覆う非共形酸化膜を積層するステップとを備えたこと、
を特徴とするプロセス。
【請求項１０】
一連のＭＯＳＦＥＴトランジスタを備えた調光兼検知回路であって、
第一方向に沿って伸張するチャネルにより分離された２のソースおよびドレイン領域を有し、光の照射を受ける基板、
前記第一方向と実質的に垂直な第二方向に沿って伸張するゲート導電性の梁(gate conductive beam)であり、かかる梁は、少なくとも一の支持領域上で、その２つの端部のそれぞれにおいて固定され、チャネル領域の上に位置し、当該ゲート梁は、ゲート電圧とバルク電圧間の差であって、当該梁を曲げて前記チャネルの表面に近づけさせるものにより制御されるその湾曲に基づいて、前記チャネルに達する前記光にプログレッシブ変調を実行するよう、ほぼ不透明で柔軟であるゲート導電性の梁、
を備えた調光兼検知回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、一般に、超小型電子回路に関し、より具体的には、調光検知ＭＯＳＦＥＴトランジスタならびにその製造方法に関する。
【背景技術】
【０００２】
図１は、ＬＧ  フィリップスＬＣＤ社により出願された米国特許公開番号ＵＳ２００２−０４７５６４に記載された既知の調光装置を示している。そこには、光を取り入れるウインドウにより分離された第一の不透明のマスク１２のセットが、シリコン基板１１上に設けられた調節機構が示されている。１、２又はそれ以上のシャッターを閉じて、マスクをし、シャッターの下に位置する光学センサを照らす光を調節するよう、異なるサイズを有するシャッター１３を個別に制御することができる。かかるシャッターは、静電力による運動(application of an electrostatic force)を生じさせる、いわゆる吸引電圧(PULL-in voltage)手段によって動作する。所定のしきい値を超えると、静電力は、光線を曲げ、それがシリコン基板表面に入射するようにされ、光学センサの敏感な部分へ入る光の調節に対する影響を伴うようにする。このような既知の第一システムにおいては、各シャッターは、オン／オフ状態に動作し、異なるシャッターのアドレス指定を制御する方法により光の調節がなされる。一般に、かかる既知の第一装置は、特に製造が困難である。
【０００３】
図２は、シャッター２３を水平方向に移動させることで、ウインドウの全部又は一部を覆い、あるいは、光を取り入れて光学センサ２２を含む基板２１の表面に向かわせる方法により調光を行う既知の第二装置を示している。
【０００４】
上述の装置は、統合された変調センサを実現していないので、既知のセンサと既知の変調手段との組み合わせを必要とする。このことは、集積回路のスペースを無駄に使ってしまうという結果を生じさせる。
【０００５】
一般に、従来のＣＭＯＳ製造技術を使って、光センサならびに調光器の両方の機能を達成するトランジスタ構造を製造することが好ましい。
【０００６】
これが本発明の目標である。
【０００７】
【特許文献１】米国特許公開番号ＵＳ２００２−０４７５６４
【発明の概要】
【０００８】
本発明の目的は、光センサならびに調光装置の２つの機能を達成し、これにより、集積回路に要求されるスペースを減少させる部品構造を形成することである。
【０００９】
本発明の他の目的は、従来のＣＭＯＳ製造技術に近似する製造プロセスを達成するとともに、１の調光兼検知ＭＯＳＦＥＴを可能にすることにある。
【００１０】
これらの目標は、調光検知ＭＯＳＦＥＴトランジスタであって、第一方向に沿って伸張するチャネルにより分離された２のソースおよびドレイン領域を有し、光の照射を受ける基板と、前記第一方向と実質的に垂直な第二方向に沿って伸張するゲート導電性の梁であり、かかる梁は、少なくとも一の支持領域上で、その２つの端部のそれぞれにおいて固定され、チャネル領域（１３０）の上に位置する梁を備えたトランジスタ、に関する本発明により達成される。
【００１１】
前記ゲート梁は、ゲート電圧とバルク電圧間の差であって、当該梁を曲げて前記チャネルの表面に近づけさせるものにより制御されるその湾曲に基づいて、前記チャネルに達する前記光にプログレッシブ変調を実行するよう、ほぼ不透明で柔軟である。
【００１２】
したがって、非常に簡単な方法によって、従来のＣＭＯＳ技術により製造可能な光センサと調光器の機能を組み合わせたＭＯＳＦＥＴが提供される。これにより、半導体製品に用いられるスペースを減少させるとともに、製造コストも低減することが可能となる。
【００１３】
ある特定の実施形態において、ゲート梁は、シャロー・トレンチ・インシュレーター（ＳＴＩ）領域に位置する２つのアンカーにより、その対向する２の端部において固定される。また、かかるトランジスタは、シリコン・オン・インシュレータ（ＳＯＩ）基板上に製造される。
【００１４】
本発明は、さらに、調光検知ＭＯＳＦＥＴトランジスタの製造プロセスであって、
犠牲酸化膜を備えた１の基板を準備するステップと、
多結晶シリコン膜を成長させるステップと、
前記基板上に位置する２のアンカーを有し、柔軟性を有するほぼ不透明の梁を形成するため、前記多結晶シリコン膜をエッチングするステップと、
前記チャネル上に張り出した前記梁の両側に位置するソースならびにドレイン領域を作るステップと、
前記張り出した梁を解放するため、犠牲酸化膜を除去するステップと、
その電気特性を設定するため、前記梁を酸化するステップと、
少なくとも１のパッケージング膜を積層するステップと、を備えた製造プロセスを達成する。
【００１５】
ある特定の実施形態において、前記柔軟性を有する梁の前記酸化ステップは、熱酸化あるいは共形酸化膜の使用により達成される。
【００１６】
ある特定の実施形態において、前記調光検知ＭＯＳＦＥＴトランジスタについての次のパッケージングは、
アモルファスシリコン膜又は共形多結晶シリコン膜をスパッタリングするステップと、
前記アモルファスシリコン膜を覆うために酸化膜又は窒化膜を積層するステップと、
前記ドレイン、ソースならびにゲート領域上にコンタクト用ビアホールを開口し、ドレイン、ソースならびにゲートがそれぞれ電気的に接続するよう前記ビアホールをメタライゼーションするステップと、
解放用ビアホールを開口し、アモルファスシリコン膜又は共形多結晶シリコン膜を除去するステップと、
前記解放用ビアホールとともに、前記メタライゼーションを覆う非共形酸化膜を積層するステップとを備えている。
【発明の好ましい実施形態の説明】
【００１７】
図３は、本発明に基づくＭＯＳＦＥＴ光検知兼調光トランジスタの斜視図を示している。
【００１８】
かかるＭＯＳＦＥＴトランジスタは、その上に、２のソースならびにドレイン領域をそれぞれ定義する、ドープ領域１１０および１２０が存する、半導体材料製の１の基板１００を備えている。前記２のソースならびにドレイン領域は、図３に示すように、第一のO-x軸に沿って伸びるチャネル１３０により互いに分離されている。
【００１９】
このＭＯＳトランジスタは、さらに、柔軟性があり、ほぼ不透明な導電性材からなり、O-x軸と垂直なO-y軸に沿って伸びるゲート梁１４０を含んでいる。かかるゲート梁は、チャネル１３０の一部の上で伸張している。
【００２０】
柔軟な梁１４０は、接地電圧と考えられるバルク参照電圧に対し、ゲートに印加される電圧によって制御される静電力の適用に応じて、前記梁がチャネル１３０の領域上で湾曲することを可能にする、２つのアンカーあるいは支持エレメント１５０によって基板１００に固定される。
【００２１】
図５は、同じ梁が湾曲した状態を示しているが、図４は、圧力が加わっていない状態の梁を示している。
【００２２】
ゲート電圧によって生じた静電力により不透明な梁１４０が曲がると、チャネルの逆転現象を変化させ、これにより、ＭＯＳＦＥＴトランジスタの曲線Ｉｄ（Ｖｇ）が変化する。
【００２３】
図６は、１のＭＯＳＦＥＴトランジスタの電圧Ｖｇに基づき、電流Ｉｄがどのように変化するかについての曲線を示している。本発明において、ワーキングエリアは、その梁を基板表面から十分離して維持するとともに梁を曲げるのに役に立つ”ギャップ”の三分の一（すなわち、ゲートとゲート酸化膜間の距離）に位置しており、かかるギャップは、従来の装置において既知である、梁が付着することによりチャネル表面を劣化させてしまう、吸引効果（PULL-IN  effect)を回避するためのものである。本発明によると、梁の”付着(sticking)”効果を防止し、これにより、かかる劣化を回避する。
【００２４】
したがって、装置が暗い場所に存する場合、微弱な電流が観察され、光源が向けられると、非常に簡単に検知可能な１又は２以上の一連の(one or more two decades)ピークの１つが観察される。
【００２５】
光が実質的に増加すると、チャネルが逆転し、これによりチャネルにおける電流Ｉｄが著しく増加したことが判る。
【００２６】
バルク電圧に対し、ある電圧をかかる梁に印加することによって梁１４０が曲げられると、曲線Ｉｄ（Ｖｇ）は大きく変化する。実際に、図５に示すように梁が曲げられると、後者は、チャネルの表面のかなりの部分を覆い、これにより、ＭＯＳＦＥＴトランジスタの導電性を許容する、チャネルの逆転現象を減少させる。したがって、ゲートとバルク間の電圧差を調整することにより、トランジスタのチャネル表面に照射される光を徐々に調整することができ、これにより、光が強すぎる場合であっても、検知装置の飽和状態を回避することが可能となる。
【００２７】
残りの動作していない位置においては、チャネルの表面方向に少し湾曲するように梁を構成してもよい。したがって、光が特に微弱である場合、梁を湾曲させず、チャネル表面から遠ざけ、これにより、チャネル表面により多くの光が当たるよう、ゲートに印加される電圧を小さくすることもできる。
【００２８】
このようにして簡易かつ効率的な方法により、センサを動作させる光の調節を行うことができる。かかる調節は、異なるシャッターのアドレス指定に基づく上述の米国特許公開番号ＵＳ２００２−０４７５６４で要求された複雑な制御を要求することなく、ゲートに印加される一つの電圧を管理するのみで制御可能である。
【００２９】
一般に、上述のＭＯＳ検知・調光トランジスタは、当業者によく知られている従来のＣＭＯＳ製造技術によって製造することができる。
【００３０】
以下に、本発明に基づく、あるＭＯＳＦＥＴトランジスタの製造プロセスの初期段階について、図７ａから７ｅを参照して説明する。以下の説明において、製造ステップの準備段階については、当業者によく知られているので、これ以上説明しない。
【００３１】
図７ａに示すように、製造プロセスは、同じ基板上に異なる構造の電気絶縁体の形成を許容するシャロー・トレンチ・インシュレーター（ＳＴＩ）から開始される。いわゆるＳＴＩ技術は、本技術分野ではよく知られており、それ以上改良されていない。例えば、基板１００は、酸化シリコンSiO2等の犠牲酸化膜(sacrificial oxide layer)１０２を有する単結晶シリコン(Si)から構成される。
【００３２】
次に、多結晶シリコン１４０の形成へと導く非選択エピタキシャルプロセスを実行する。
【００３３】
次の行程においては、図７ｂに示すように、図３の導電性ゲート梁１４０を形成するよう多結晶シリコン膜をエッチングする。これらは、図７ｂの平面の両側の前方ならびに後方に位置し、ＳＴＩ領域上あるいは酸化領域を選択した後のシリコン基板１００上に直接に位置するので、図面には、図３に示したアンカー又は支持エレメント１４０が示されていない。
【００３４】
次に、後者がチャネル領域に突出するよう、ゲート梁の両側に存するソースならびにドレイン領域１２０、１３０のインプラントがそれぞれ実行される。実際のインプラントのステップにより、製造されるトランジスタの型、すなわち、ＮＭＯＳ又はＰＭＯＳが決定されることは明らかである。また、インプラントのエネルギーは、それが通り抜ける酸化膜の厚みに応じて変更するようにしてもよい。酸化膜１０２の厚みが特に厚い場合、インプラント工程の前にドライエッチング等を施すことを考慮してもよい。これらの技術は、全て、当業者によく知られているので、ここではさらに触れない。
【００３５】
次の工程においては、図７ｃに示すように、犠牲酸化膜は、たとえば、バッファードフッ酸（ＢＨＦ acid）に基づくウエットエッチング等のいずれかの適切な既知の方法によって除去される。
【００３６】
次に、ゲート梁の特性ならびに半導体トランジスタのチャネルを設定することを可能にする、共形の酸化膜の熱酸化又は膜の積層を実行する。
【００３７】
ゲート梁の構成は、このようにして達成され、図７ｄから図７ｊに示された適切なパッケージングによってかかる構成が完成する。
【００３８】
パッケージング工程は、犠牲膜１４１を生じさせる、アモルファスシリコンのスパッタリングから開始される。これに代えて、よく知られている方法により、共形のポリシリコン膜、すなわち、まったく優越方位を持たない膜(without any preferential orientation)、を成長させるようにしてもよい。
【００３９】
かかる膜１４１は、その後、図７ｅに示すように、バイアス(bias)上に、膜１４１の左側ならびに右側に２つの側面をそれぞれ形成するようエッチングされる。
【００４０】
次に、図７ｆに示すように、製造された半導体製品を覆うことを可能にする構造膜１４２を積層し、酸化又は窒化の適切な膜を成長させることにより、後者が実行される。
【００４１】
次に、図７ｇに示すように、ドレインならびにソース領域上にコンタクト用のビアホール(vias)を開ける。１のゲートコンタクトを形成（図７ｇには図示せず）するよう、ゲート梁のアンカーのいずれかに、ビアホールを１つだけ形成するようにしてもよい。したがって、ソース、ドレインならびにドレイン領域のためのコンタクト電極を形成するため、これらのコンタクト用ビアホールのメタライゼーションを実行する。図７ｈは、領域１２０および１３０との電気的接続をそれぞれ達成し、参照番号１４３ならびに１４４で表されるドレインならびにソース電極のメタライゼーションを示している。
【００４２】
次に、図７ｉに示される解放用ビアホール、すなわち、周知のドライエッチング法によって後に除去されるアモルファスシリコン製の犠牲膜１４１に対するアクセスを可能とするような下部の開口、が形成される。
【００４３】
次に、図７ｊに示すように、コンタクト用ビアホール内とともに解放用ビアホールの開口内でも実行されるメタライゼーションを覆うための、非共形酸化膜の積層が実行される。
【００４４】
このようにすることで、適切にパッケージングされた検出変調ＭＯＳトランジスタを得ることがきでる。
【００４５】
図８ａから図８ｅは、酸化薄膜ならびにシリコン薄膜を有するシリコン・オン・インシュレータ（ＳＯＩ）基板の使用に基づく工程の第二の実施形態を示している。かかるＳＯＩ基板は、本技術分野で知られている、基板について電気的絶縁を達成するとともに、さらに、単結晶型のシリコンの成長を確保するという効果を有している。
【００４６】
４０nmの厚の酸化膜、ならびに、１００nmのドープされていないシリコンを有する埋め込み酸化膜(Buried oxide layer (BOX))を伴う２００nm厚のＳＯＩ基板が用いられる。次に、全体が均一な厚みの外形となるドーピングを達成するよう、９００nmの厚みを有する、リンを伴うドープ済みシリコン膜のエピタキシャルを実行する。梁をエッチングするためのマスクを形成するため、１６０nmの厚みを有する酸化膜が低温で堆積される。１００nmの厚みを有するシリコン膜をドープするため、アニーリングが実行される。
【００４７】
かかる工程のため、マスクとして機能する酸化薄膜が、アニーリングの間、シリコン表面の非結晶化(amorphisation)を阻止する。
【００４８】
ゲート梁をエッチングするため、表面の癒着を防止するようＢＨＦエッチング法と臨界点乾燥法（ＣＰＤ）とを組み合わせる。張り出した梁をドライ酸化する方法によりゲートの酸化が実行される。
【００４９】
梁が切り離されると、水、ならびに、次のメタライゼーション工程から生じる劣化からの保護が実行され、この目的のため、張り出した梁の下で空洞が満たされてしまうのを阻止しつつ効果的かつ満足できる保護を提供するスパッタリング済みのアモルファスシリコンが用いられ、これにより、全ての構造のパッケージングが促進される。このようなアモルファスシリコンを用いた低温でのスパッタリング工程は、装置の動作部分について限定的な効果を示す。
【００５０】
また、この工程は、以後の製造工程のステップのために、ゲート酸化の保護を提供するという大きな利益も有している。
【００５１】
現実的な視点から見ると、この膜がエッチングされ、基板は、室温下でスパッタリングされた１．８μｍの厚みの酸化膜によって覆われる。低温での積層であっても、かかる酸化膜は、張り出した梁の隅の周囲で満足すべき共形特性（conformal property）を示す。
【００５２】
コンタクト部は、厚い酸化膜を介してエッチングされ、室温でスパッタリングされた１％のAlSiスタンプ(AlSi stamps)は、かかる酸化膜より上にエッチングされる。次に、コンタクトの抵抗値を低減するため、AlSi化合物上で４００℃でのアニーリングが実行される。最終のマスキングステップは、犠牲アモルファスシリコン膜に達するよう、酸化膜の開口部においてドライエッチングにより行われる。
【００５３】
梁の最終的な切り離しは、シリコンゲートを囲む薄いゲート酸化膜について高い選択性を可能にするＳＦ６プラズマを用いたケミカルエッチングによって行われる。
【００５４】
パッケージング工程は、５μｍ厚のアモルファスシリコン酸化(aSi)膜製の梁のスパッタリング、それに続く２μｍ厚のSiO2シリコン酸化膜のスパッタリングにおいて実行される。ストレスが全くかかることなくアモルファスシリコン酸化(aSi)膜の積層が行われ、ほぼ垂直に積層することにより、かかる材料の積層が光線に曝され、切り離しのための時間を短縮することができる。
【００５５】
１．５μｍの深さを有する解放用ビアホールが、SiO2膜を介してエッチングされ、切り離しステップは、ＳＦ６ドライプラズマを用いて実行される。純粋なケミカルエッチングは、シリコン酸化膜上で毎分１nmを下回る選択性を達成する。最後に、前記ビアホールは、室温における非共形SiO2を積層することにより閉じられる。
【図面の簡単な説明】
【００５６】
限定的でなく制限が課されない、本発明の一以上の他の特徴は、添付された図面とともに以下の詳細な説明を参照することにより最もよく理解されよう。
【図１】図１は、背景技術において既知の調光器の構成を示している。
【図２】図２は、背景技術において既知の調光器の構成を示している。
【図３】図３は、本発明に基づくＭＯＳ調光兼光検知トランジスタのある実施形態を示している。
【図４】図４は、本発明によるＭＯＳＦＥＴトランジスタのゲートとして機能する、不透明で柔軟性のある梁の立面を示している。
【図５】図５は、図４と同じ立面であるが、チャネルに入る光量を減少させ、これにより前記チャネルを反転させることになる、梁が湾曲した状態を示している。
【図６】図６は、本発明によるＭＯＳＦＥＴトランジスタの曲線Ｉｄ（Ｖｇ）を示すチャートである。
【図７ａ】従来のシリコン基板から、本発明に基づくＭＯＳＦＥＴトランジスタを製造するプロセスの第一実施形態を示している。
【図７ｂ】従来のシリコン基板から、本発明に基づくＭＯＳＦＥＴトランジスタを製造するプロセスの第一実施形態を示している。
【図７ｃ】従来のシリコン基板から、本発明に基づくＭＯＳＦＥＴトランジスタを製造するプロセスの第一実施形態を示している。
【図７ｄ】従来のシリコン基板から、本発明に基づくＭＯＳＦＥＴトランジスタを製造するプロセスの第一実施形態を示している。
【図７ｅ】従来のシリコン基板から、本発明に基づくＭＯＳＦＥＴトランジスタを製造するプロセスの第一実施形態を示している。
【図７ｆ】従来のシリコン基板から、本発明に基づくＭＯＳＦＥＴトランジスタを製造するプロセスの第一実施形態を示している。
【図７ｇ】従来のシリコン基板から、本発明に基づくＭＯＳＦＥＴトランジスタを製造するプロセスの第一実施形態を示している。
【図７ｈ】従来のシリコン基板から、本発明に基づくＭＯＳＦＥＴトランジスタを製造するプロセスの第一実施形態を示している。
【図７ｉ】従来のシリコン基板から、本発明に基づくＭＯＳＦＥＴトランジスタを製造するプロセスの第一実施形態を示している。
【図７ｊ】従来のシリコン基板から、本発明に基づくＭＯＳＦＥＴトランジスタを製造するプロセスの第一実施形態を示している。
【図８ａ】従来のシリコン・オン・インシュレータ（ＳＯＩ）基板から、本発明に基づくＭＯＳＦＥＴトランジスタを製造するプロセスの第二実施形態を示している。
【図８ｂ】従来のシリコン・オン・インシュレータ（ＳＯＩ）基板から、本発明に基づくＭＯＳＦＥＴトランジスタを製造するプロセスの第二実施形態を示している。
【図８ｃ】従来のシリコン・オン・インシュレータ（ＳＯＩ）基板から、本発明に基づくＭＯＳＦＥＴトランジスタを製造するプロセスの第二実施形態を示している。
【図８ｄ】従来のシリコン・オン・インシュレータ（ＳＯＩ）基板から、本発明に基づくＭＯＳＦＥＴトランジスタを製造するプロセスの第二実施形態を示している。
【図８ｅ】従来のシリコン・オン・インシュレータ（ＳＯＩ）基板から、本発明に基づくＭＯＳＦＥＴトランジスタを製造するプロセスの第二実施形態を示している。
【図８ｆ】従来のシリコン・オン・インシュレータ（ＳＯＩ）基板から、本発明に基づくＭＯＳＦＥＴトランジスタを製造するプロセスの第二実施形態を示している。
【図８ｇ】従来のシリコン・オン・インシュレータ（ＳＯＩ）基板から、本発明に基づくＭＯＳＦＥＴトランジスタを製造するプロセスの第二実施形態を示している。
【図８ｈ】従来のシリコン・オン・インシュレータ（ＳＯＩ）基板から、本発明に基づくＭＯＳＦＥＴトランジスタを製造するプロセスの第二実施形態を示している。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７ａ】
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【図７ｂ】
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【図７ｃ】
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【図７ｄ】
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【図７ｅ】
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【図７ｆ】
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【図７ｇ】
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【図７ｈ】
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【図７ｉ】
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【図７ｊ】
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【図８ａ】
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【図８ｂ】
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【図８ｃ】
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【図８ｄ】
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【図８ｅ】
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【図８ｆ】
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【図８ｇ】
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【図８ｈ】
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【外国語明細書】
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