(57)【要約】【課題】アップドレイン構造のＭＯＳＦＥＴでは、ドレイン電極直下に設けた電流の引き上げ領域に電流が集中するため、電流経路の抵抗値の低減には限界があった。【解決手段】素子領域としては無効領域となるゲートパッド下方の一部に高濃度のn型不純物領域を配置する。これにより、素子領域を狭めることなくまたチップを拡大することなく、ドレイン抵抗の低減が可能となる。また、ｎ型不純物領域とドレイン電極をチップ外周端に設けることにより、従来のアニュラー領域やシールドメタルを別途も受けなくても、基板の空乏層を終端させることが可能となる。つまり、ｎ型不純物領域とドレイン電極によりアニュラー領域やシールドメタルを兼用できるので、必要な構成を備えたアップドレイン構造のＭＯＳＦＥＴでありながら、素子領域の縮小やチップ面積の増大を回避できる。【選択図】図６
2009088004.tif 000002
【特許請求の範囲】
【請求項１】
高濃度一導電型半導体基板と、
該半導体基板上に設けられた一導電型半導体層と、
該半導体層の一主面に設けられたディスクリート半導体の素子領域と、
該半導体層の端部で該半導体層の側面から露出し、前記一主面から前記半導体基板に達する深さに設けられた高濃度の一導電型不純物領域と、
前記素子領域上に設けられ、該素子領域の入力部または出力部に接続する第１電極と、
前記半導体層の一主面に設けられて前記一導電型不純物領域と接続し、前記素子領域の出力部または入力部に接続する第２電極と、
前記半導体層の一主面に設けられ前記素子領域に接続する第３電極と、を具備し、
前記一導電型不純物領域の一部が、前記第３電極のパッド部下方に配置されることを特徴とする半導体装置。
【請求項２】
前記一導電型不純物領域の他の一部は、前記第２電極のパッド部下方に配置されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記一導電型不純物領域は、前記素子領域端部の逆導電型不純物領域と少なくとも所定の距離を確保して離間されることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記一主面側に、前記第１電極と、前記第２電極および前記第３電極のパッド部にそれぞれ接続する第１外部接続電極、第２外部接続電極、第３外部接続電極を設けることを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に係り、特に入出力部にそれぞれ接続する第１電極と第２電極とを同一主面側に設ける構造において電流経路の集中を緩和し、オン抵抗を低減できる半導体装置に関する。
【背景技術】
【０００２】
ディスクリート半導体の半導体装置（半導体チップ）は、入力部と出力部にそれぞれ接続する電極がそれぞれチップの両主面（表面と裏面）に設けられているものが多いが、両電極がチップの一主面に設けられ、面実装が可能なタイプも知られている。
【０００３】
図７を参照し、従来の面実装が可能なタイプの半導体装置について、いわゆるアップドレイン構造のＭＯＳＦＥＴを例に説明する。図７（Ａ）が断面図であり、図７（Ｂ）が平面図である。
【０００４】
ｎ＋型の半導体基板１１０の上にｎ−型半導体層１１１を設け、ｐ型不純物層１１２を設ける。ｐ型不純物層１１２表面からｎ−型半導体層１１１まで到達するトレンチ１１５を形成し、トレンチ１１５の内壁をゲート絶縁膜１１６で被膜し、トレンチ１１５内にゲート電極１１７を埋設して多数のＭＯＳＦＥＴのセルを設ける。トレンチ１１５に隣接したｐ型不純物層１１２表面にはｎ＋型のソース領域１１４が形成される。トレンチ１１５上は層間絶縁膜１１８で覆われている。ソース電極１２０は、各セルのソース領域１１４と接続して設けられる。
【０００５】
ｎ−型半導体層１１１上には、ドレイン電極１２６が設けられる。ドレイン電極１２６は、ｎ−型半導体層１１１に設けられた高濃度のｎ型不純物領域１１９とコンタクトする。ｎ型不純物領域１１９は、ＭＯＳＦＥＴのセルからドレイン電極１２６に至るｎ＋型半導体基板１１０の水平方向に主な電流経路が形成されるアップドレイン構造において、ドレインの取り出し抵抗を低減している。
【０００６】
更に、ｎ＋型半導体基板１１０の裏面には金属板１２７が設けられる。金属板１２７は、ｎ＋型半導体基板１１０より更に低抵抗であるため、ｎ＋型半導体基板１１０の裏面に設けることで、より電流経路の低減を図ることができる（例えば特許文献１参照。）。
【０００７】
図７（Ｂ）は、図７（Ａ）の平面図の一例である。
【０００８】
このように、ＭＯＳＦＥＴのセルが配置された素子領域表面にソース電極１２０が設けられ、チップの例えばコーナー部にゲート電極１１７に接続するパッド部１２８が設けられる。ソース電極１２０、ゲート電極のパッド部１２８、ドレイン電極１２６上には、それぞれバンプ電極１２０ｂ、１２８ｂ、１２６ｂが設けられる。
【０００９】
また、ゲート電極１１７に接続するパッド部１２８下方には、基板ＳＢ表面にゲート電極１１７に接続するポリシリコン層が設けられ、基板ＳＢ表面にはいずれの不純物拡散領域も配置されないか、あるいはｐ型の不純物領域（例えばガードリングなど）が配置される構造が一般的である（例えば特許文献２参照。）。
【特許文献１】特開２００７−１４２２７２号公報
【特許文献２】特開２００２−３６８２１８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
図７（Ａ）の如く、従来のアップドレイン構造の場合の電流は、例えば矢印の如く、ＭＯＳＦＥＴのセルから金属板１２７に向かって、基板ＳＢの表面に対して垂直方向に流れた後、金属板１２７およびｎ＋型半導体基板１１０の水平方向に流れ、さらに、高濃度のｎ型不純物領域１１９に向かって垂直方向に流れてドレイン電極１２６に達する。
【００１１】
しかし電流は、ドレイン電極１２６直下のｎ型不純物領域１１９に集中するため、ここで抵抗が高くなり、低抵抗化にも限界があった。
【００１２】
また、アップドレイン構造の場合には、ソース電極１２０やゲート電極のパッド部１２８が配置されるチップの一主面側に、ドレイン電極１２６を設ける必要があり、チップサイズの小型化が進まない問題がある。一方で、ゲート電極のパッド部１２８の下方の基板ＳＢにおいては、例えばＭＯＳＦＥＴのセル等を配置することはできず、特に動作には寄与しない無効領域となっていた。
【課題を解決するための手段】
【００１３】
本発明はかかる課題に鑑みてなされ、高濃度一導電型半導体基板と、該半導体基板上に設けられた一導電型半導体層と、該半導体層の一主面に設けられたディスクリート半導体の素子領域と、該半導体層の端部で該半導体層の側面から露出し、前記一主面から前記半導体基板に達する深さに設けられた高濃度の一導電型不純物領域と、前記素子領域上に設けられ、該素子領域の入力部または出力部に接続する第１電極と、前記半導体層の一主面に設けられて前記一導電型不純物領域とコンタクトし、前記素子領域の出力部または入力部に接続する第２電極と、前記半導体層の一主面に設けられ前記素子領域に接続する第３電極と、を具備し、前記一導電型不純物領域の一部が、前記第３電極のパッド部下方に配置されることにより解決するものである。
【発明の効果】
【００１４】
本発明に依れば、第１に、基板の一主面側に第１電極、第２電極および第３電極が設けられ、基板の水平方向に電流経路が形成される構造の半導体装置において、第２電極にコンタクトし、基板内の電流経路の引き上げ領域となる一導電型不純物領域（ｎ型不純物領域）を広く確保できる。つまり、電流の引き出し領域における集中を回避して、電流経路の抵抗低減を実現できる。
【００１５】
またｎ型不純物領域を、電流経路としては無効領域であった第３電極のパッド部下方まで拡張して配置することにより、ｎ型不純物領域を広げる構造であっても、チップサイズおよび、素子領域面積を従来どおり維持できる。
【００１６】
アップドレイン構造の場合には、ソース電極やゲート電極のパッド部が配置されるチップの一主面側に、ドレイン電極を設ける必要があり、チップサイズの小型化が進まない問題がある。一方で、ゲート電極のパッド部の下方の基板においては、例えばＭＯＳＦＥＴのセル等を配置することはできず、特にＭＯＳＦＥＴの動作には寄与しない無効領域となっていた。
【００１７】
例えば従来構造のＭＯＳＦＥＴの場合、第３電極のパッド部（ゲート電極のパッド部１２８）下方は、一般に基板ＳＢ上に素子領域のＭＯＳＦＥＴのゲート電極に接続するポリシリコン層が配置され、基板ＳＢ表面（ｎ−型半導体層表面）にはいずれの不純物拡散領域も配置されない（または基板とは逆導電型（ｐ型）の不純物領域（例えばガードリング等））が配置されており、電流経路として寄与しない領域であった。
【００１８】
しかし、本実施形態では、ゲート電極のパッド部下方に、電流の引き上げ領域となるｎ型不純物領域を配置することで、チップサイズを拡大することなく、または素子領域を縮小することなく、電流経路の抵抗を低減することができる。
【発明を実施するための最良の形態】
【００１９】
本発明の実施の形態を図１から図３を参照して詳細に説明する。
【００２０】
本発明の半導体装置は、高濃度一導電型半導体基板と、一導電型半導体層と、素子領域と、一導電型不純物領域と、第１電極と、第２電極と、第３電極とから構成され、素子領域には、ディスクリート半導体の素子が形成される。
【００２１】
ここで、本実施形態のディスクリート半導体の素子とは個別若しくは単機能あるいはこれらの複合素子の総称とする。一例として、ＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Field  Effect  T ransistor）、ＩＧＢＴ（Insulated  Gate  Bipolar  Transistor）、接合型電界効果型トランジスタ（Ｊ−ＦＥＴ）、バイポーラトランジスタ、ダイオードなどである。さらに本実施形態のディスクリート半導体には、例えばＭＯＳＦＥＴとＳＢＤ（Schottky  Barrier  Diode）などの異なるディスクリート半導体の素子領域を、同一基板（チップ）に集積化した複合素子も含むものとする。
【００２２】
まず図１から図６を参照し、本発明の実施形態としてＭＯＳＦＥＴの場合について説明する。
【００２３】
図１は、本実施形態のＭＯＳＦＥＴ１００を示す平面概略図である。図２（Ａ）から（Ｃ）は、それぞれ、図１のａ−ａ線、ｂ−ｂ線、ｃ−ｃ線付近の拡大図である。
【００２４】
図１を参照して、半導体基板（半導体チップ）１０の第１主面Ｓｆ１側に、所望の不純物を拡散するなどして多数のＭＯＳＦＥＴのセルが配置された素子領域２０を設ける。本実施形態の素子領域２０とは、ｐ型不純物領域であるＭＯＳＦＥＴのチャネル層の形成領域とする。
【００２５】
素子領域上には開口部を有する絶縁膜（不図示）を設け、電極層を配置する。電極層は素子領域２０の入出力部と接続する。
【００２６】
電極層は、第１電極１７、第２電極１８、第３電極１９からなる。第１電極１７はソース電極であり、第２電極１８はドレイン電極であり、第３電極１９は、ゲート配線電極である。
【００２７】
ソース電極１７は素子領域２０上を覆う１つの平板状の電極層（金属層）で構成され、素子領域２０のソース領域とコンタクトする。
【００２８】
半導体基板１０の例えば最外周の電極層（金属層）によりドレイン電極１８が構成され、ドレイン電極１８はその下方に配置されたｎ型不純物領域２２とコンタクトする。ドレイン電極１８は例えばドレインパッド部１８ｐを始端として半導体基板１０の端部Ｅに沿って延在し、ソース電極１７の外側を連続して囲み、ドレインパッド部１８ｐに至る。
【００２９】
ゲート配線電極１９は、ソース電極１７とドレイン電極１８の間に配置される。
【００３０】
ソース電極１７、ドレイン電極１８、ゲート配線電極１９には、例えばそれぞれ丸印の如く外部接続電極２６が設けられる。外部接続電極２６は例えばバンプ電極であり、ドレイン電極１８およびゲート配線電極１９においてはそれぞれドレインパッド部１８ｐ、ゲートパッド部１９ｐに設けられる。外部接続電極２６を介して、ソース端子Ｓ、ドレイン端子Ｄと接続し、またゲート端子Ｇに接続する。
【００３１】
尚、図１では計４個のバンプ電極を示しているが、その数および配置は図示したものに限らない。
【００３２】
図２を参照してより詳細に説明する。尚図２においては外部接続電極２６を一点鎖線で示した。尚、図２（Ａ）及び図２（Ｂ）と、図２（Ｃ）とは紙面の都合上縮尺が異なるが、半導体基板１０の端部Ｅは実際は同一辺上に存在する。また図２（Ａ）、図２（Ｂ）、図２（Ｃ）各図は、それぞれ部分的に抽出した図であり、二点鎖線でつないだ部分は実際には同じ構成要素として連続している（図１参照）。
【００３３】
ゲート配線電極１９は、素子領域２０のゲート電極（ここでは不図示）と接続し、幅Ｗ１１が１０μｍ程度の帯状にパターンニングされる（図２（Ａ）（Ｂ））。ゲート配線電極１９は、基板１０上に延在するポリシリコン層１３ｃと一部重畳し、これに沿って設けられる。
【００３４】
またゲート配線電極１９はその幅Ｗ１２が例えば３００μｍ程度のパッド部（ゲートパッド部）１９ｐを有する（図２（Ｃ））。
【００３５】
ここで、幅とは半導体基板（半導体チップ）１０の端部Ｅからチップ中心方向に向かう幅をいい、以下同様である。また、端部Ｅとは、ダイシングにより半導体チップサイズに分割した際に露出する基板（半導体チップ）１０の側面である。
【００３６】
ドレイン電極１８は幅Ｗ２１が例えば３５０μｍ程度のパッド部（ドレインパッド部）１８ｐを有し（図２（Ｂ））、それ以外は、幅Ｗ２２が１０μｍ程度の帯状にパターンニングされる（図２（Ａ）（Ｃ））。
【００３７】
半導体基板１０端部Ｅには、半導体基板１０の全周に渡って高濃度のｎ型不純物領域２２が設けられる。
【００３８】
ｎ型不純物領域２２は、素子領域２０端部のｐ型不純物領域の外側から一定の距離（幅Ｗ３）で離間した位置から半導体基板１０の端部Ｅまで達し、半導体基板１０の最外周に沿う連続した領域である。
【００３９】
素子領域２０端部のｐ型不純物領域とは、ここではガードリング２１である。つまりガードリング２１の外側から幅Ｗ３で離間してｎ型不純物領域２２を配置する。幅Ｗ３は、ＭＯＳＦＥＴに要求される耐圧に応じて設定され、ここでは例えば２０μｍ程度である。ガードリング２１は、ゲート配線電極１９と重畳してこの下方に設けられ（図２（Ａ）（Ｂ））、ゲートパッド部１９ｐ付近では、ソース電極１７下方にも配置される。またガードリング２１は、ゲートパッド部１９ｐ付近でその幅が広くなり、ゲートパッド部１９ｐ直下では凹状にパターンニングされる（図２（Ｃ））。尚、ガードリング２１からｎ型不純物領域２２までの幅Ｗ３は実際には図２（Ａ）（Ｂ）（Ｃ）において同等である。
【００４０】
尚、ガードリング２１を設けなくてもよく、その場合は、ｐ型不純物領域であるチャネル層の端部から幅Ｗ３で離間してｎ型不純物領域２２を配置する。
【００４１】
すなわちｎ型不純物領域２２は外周が矩形の半導体基板１０の端部Ｅと一致し、内周はガードリング２１に沿ったパターンを有する。そして、ｎ型不純物領域２２は、ドレイン電極１８と一部重畳してコンタクトし、ドレイン電極１８に沿って配置され、ドレインパッド電極１８ｐ下方では、略全面に配置される。すなわち、少なくとも外部接続電極２６（バンプ電極）の固着領域下方の全面には、ｎ型不純物領域２２が配置される（図２（Ｂ））。
【００４２】
また、ｎ型不純物領域２２は、一部がゲートパッド部１９ｐの下方に配置される。すなわち、ｎ型不純物領域２２は、ゲートパッド部１９ｐの下方においてチップ中心方向に突出した拡張部２２ａを有する（図２（Ｃ））。これにより、電流経路の抵抗値を低減できるものであり、これについては断面図を参照して後述する。
【００４３】
ゲートパッド部１９ｐ下方では、拡張部２２ａを含めたｎ型不純物領域２２の内周から半導体基板１０の端部Ｅまでの幅Ｗ４は、例えば３５０μｍである。尚、拡張部２２ａにおいてもガードリング２１端部から一定の幅Ｗ３で離間される。
【００４４】
ゲートパッド部１９ｐを含むゲート配線電極１９の下方には、不純物がドープされたポリシリコン層１３ｃが配置される。ポリシリコン層１３ｃは、一部がソース電極１７下方まで延在され、素子領域２０のゲート電極（不図示）と接続する（図２（Ａ）（Ｂ））。ポリシリコン層１３ｃは、ゲートパッド部１９ｐの下方にも配置されるが、ここに例えば、ＭＯＳＦＥＴの保護ダイオードが構成される場合もある。
【００４５】
ゲート配線電極１９とポリシリコン層１３ｃ、およびドレイン電極１８とｎ型不純物領域２２は、それぞれ破線で示すコンタクトホールＣＨを介してコンタクトする。尚、ゲートパッド部１９ｐ下方のｎ型不純物領域２２の拡張部２２ａは、ゲート配線電極１９とは絶縁されている。
【００４６】
図３は、図１のａ−ａ線断面図である。
【００４７】
半導体基板１０は、ｎ＋型シリコン半導体基板１上にｎ−型半導体層（例えば、不純物濃度が１×１０１６ｃｍ−３程度のｎ−型エピタキシャル層）２を設けた構成である。第１主面Ｓｆ１となるｎ−型半導体層２表面にはｐ型の不純物領域であるチャネル層４が設けられ、チャネル層４下方の半導体基板１０はドレイン領域となる。
【００４８】
ＭＯＳＦＥＴのセルは、ｎ型の半導体基板１０の第１主面Ｓｆ１に設けられたｐ型のチャネル層４内に設けられる。
【００４９】
トレンチ７は、チャネル層４を貫通してｎ−型半導体層２まで到達させる。トレンチ７は、一般的には第１主面Ｓｆ１の平面パターンにおいて格子状またはストライプ状にパターニングする。
【００５０】
トレンチ７の内壁にはゲート酸化膜１１を設ける。ゲート酸化膜１１の膜厚は、ＭＯＳＦＥＴの駆動電圧に応じて数百Å程度とする。また、トレンチ７内部には導電材料を埋設してゲート電極１３を設ける。導電材料は例えばポリシリコンであり、そのポリシリコンには、低抵抗化を図るために例えばｎ型不純物が導入されている。
【００５１】
ソース領域１５は、トレンチ７に隣接したチャネル層４表面に高濃度のｎ型不純物を注入した拡散領域である。また、隣接するソース領域１５間のチャネル層４表面には、高濃度のｐ型不純物の拡散領域であるボディ領域１４を設け、基板の電位を安定化させる。これにより隣接するトレンチ７で囲まれた部分がＭＯＳトランジスタの１つのセルとなり、これが多数個集まってＭＯＳＦＥＴの素子領域２０を構成している。
【００５２】
素子領域２０の外周端には、高濃度のｐ型不純物を拡散したガードリング２１が設けられる。ガードリング２１は、素子領域２０に逆方向バイアスを印加した場合に、チャネル層４からｎ−型半導体層２に広がる空乏層の端部の曲率を緩和する。
【００５３】
ゲート電極１３上は層間絶縁膜１６で被覆される。ソース電極１７はアルミニウム（Ａｌ）等の金属層を所望の形状にパターンニングした金属電極である。ソース電極１７は素子領域２０上を覆って半導体基板１０の第１主面Ｓｆ１側に設けられ、層間絶縁膜１６間のコンタクトホールを介してソース領域１５およびボディ領域１４と接続する。
【００５４】
ゲート電極１３は、ポリシリコン層１３ｃとして素子領域２０外の基板１０上に引き出され、ポリシリコン層１３ｃは、その上に設けられたゲート配線電極１９とコンタクトする。
【００５５】
ゲート配線電極１９より基板１０の端部Ｅ側にはドレイン電極１８が配置されている。ドレイン電極１８は、半導体基板１０の最外周の金属層である。
【００５６】
ドレイン電極１８下方には、第１主面Ｓｆ１からｎ＋型半導体基板１に達するｎ型不純物領域２２が設けられる。ｎ型不純物領域２２は、ガードリング２１端部から、一定の幅Ｗ３で離間して半導体基板１０の端部Ｅまで設けられた拡散領域であり、半導体基板１０（の端部Ｅ）の側面から露出する。ｎ型不純物領域２２の不純物濃度は、例えば１×１０１８ｃｍ−３程度である。
【００５７】
本実施形態では、高濃度のｎ型不純物領域２２が半導体基板１０の端部Ｅに達しており、基板表面の反転防止効果も有する。
【００５８】
ドレイン電極１８の外周は、半導体基板１０の端部Ｅより内側であり、ｎ型不純物領域２２の一部はドレイン電極１８からも露出するように配置される。絶縁膜２３およびソルダーレジスト２５により表面は被覆されているが、図３では右端のスクライブラインはソルダーレジスト２５に保護されておらず、必ずしも被覆されているとは限らない。
【００５９】
基板１０の裏面には、基板１０を水平方向に流れる電流の抵抗を更に低減するため、金属層３０が設けられる。
【００６０】
基板１０の第１主面Ｓｆ１の最表面は樹脂層（例えばソルダーレジスト）２５で被覆される。
【００６１】
図４は、図１のｂ−ｂ線断面図である。図３と同一の構成要素は同一符号で示し、その説明を省略する。
【００６２】
素子領域２０のゲート電極１３は、素子領域２０外で基板１０表面に引き出され、ゲート配線電極１９とコンタクトする。
【００６３】
ドレインパッド部１８の表面を覆う絶縁膜（例えば窒化膜）２３の開口部に、下地電極としてＵＢＭ（Under  Bump  Metal）２４を設け、ＵＢＭ２４上に外部接続電極２６を設ける。外部接続電極２６は、ここでは半田によるバンプ電極である。
【００６４】
この断面においてもガードリング２１からｎ型不純物領域２２までの幅Ｗ３は一定である。
【００６５】
ｎ型不純物領域２２は、ドレインパッド部１８ｐ下方の略全面、すなわち少なくとも、外部接続電極２６が固着するＵＢＭ２４の下方全面に設けられる。基板１０を流れる電流は、最終的にドレインパッド部１８ｐから引き上げられるので、電流の集中をできる限り解消するため、ドレインパッド部１８ｐ下方全面に導電路となるｎ型不純物領域２２が配置される。
【００６６】
尚、コンタクト抵抗低減のため、ｎ型不純物領域２２表面に更に高濃度（不純物濃度は１×１０１９ｃｍ−３程度）のコンタクト部を設けても良い。特に、ｎ型不純物領域２２を深く拡散した場合は表面濃度低下の懸念があり、その場合は別工程で基板１０表面の不純物濃度を高めるとよい。
【００６７】
基板１０の第１主面Ｓｆ１の最表面は、外部接続電極２６部分およびチップの端部Ｅ（すくライブライン上）を除いて、樹脂層（例えばソルダーレジスト）２５で被覆される。
【００６８】
尚、図４においては説明の便宜上、外部接続電極２６をチップの端部Ｅ付近に図示しているが、実際にはこの位置よりチップの内側に配置される。
【００６９】
図５は、図１のｃ−ｃ線断面図である。図３及び図４と同一の構成要素は同一符号で示し、その説明を省略する。
【００７０】
ゲート配線電極１９の一部は、素子領域２０外でゲートパッド部１９ｐとなる。ゲートパッド部１９ｐは表面を覆う絶縁膜（例えば窒化膜）２３の開口部に、下地電極としてＵＢＭ２４が設けられ、ＵＢＭ２４上に外部接続電極２６が設けられる。外部接続電極２６は、ここでは半田によるバンプ電極である。
【００７１】
ゲートパッド部１９ｐ下方には、第１主面Ｓｆ１からｎ＋型半導体基板１に達するｎ型不純物領域２２が設けられる。ｎ型不純物領域２２は、ガードリング２１端部から、一定の幅Ｗ３で離間して半導体基板１０の端部Ｅまで設けられ、半導体基板１０（の端部Ｅ）の側面から露出する。尚、図５の断面においてはガードリング２１の幅が他の領域より広くなっている（図２参照）。
【００７２】
ゲートパッド部１９ｐ下方のｎ型不純物領域２２は、ドレイン電極１８下方に設けられるｎ型不純物領域２２をゲートパッド部１９ｐ下方まで延在した拡張部２２ａである。拡張部２２ａ（ｎ型不純物領域２２）は、ゲートパッド部１９ｐとは絶縁膜１１’によって絶縁されている。
【００７３】
ＭＯＳＦＥＴのゲート電極１３と接続するポリシリコン層１３ｃは、その上に設けられたゲート配線電極１９（ゲートパッド部１９ｐ）とコンタクトする。ゲートパッド部１９ｐ下方のポリシリコン層１３ｃに、保護ダイオードが形成される場合もある
ゲートパッド部１９ｐより基板１０の端部Ｅ側にはドレイン電極１８が配置されている。ドレイン電極１８は、半導体基板１０の最外周の金属層であり、その一部がｎ型不純物領域２２と重畳してこれとコンタクトする。
【００７４】
図６を参照して、本実施形態の構造を例えば図７に示すような従来構造と比較して説明する。図６（Ａ）は、本実施形態の拡張部２２ａを設けた場合の概要図であり、図６（Ｂ）は、図７（Ａ）のように、ドレイン電極１２６下方にのみｎ型不純物領域１１９を設けた場合の概要図である。
【００７５】
本実施形態のＭＯＳＦＥＴは、基板１０の表面に対して水平方向に電流経路が形成されるいわゆるアップドレイン構造であり、基板１０内の電流の引き出し領域として、ドレイン電極１８と接続するｎ型不純物領域２２を設ける。
【００７６】
ｎ型不純物領域２２の不純物濃度はｎ−型半導体層２より高濃度であり、ｎ＋型半導体基板１まで達する。ｎ型不純物領域２２は、基板１０を流れる電流を低抵抗でドレイン電極１８まで引き上げる導電路となり、ソース電極１７−ソース領域１５−チャネル層４−ｎ−型半導体層２−ｎ＋型半導体基板１−ｎ型不純物領域２２−ドレイン電極１８間に電流経路が形成される。
【００７７】
つまり、ｎ型不純物領域２２が広い方が、低抵抗の電流経路を広く確保でき、より抵抗を低減することができる。そこで、本実施形態では、ゲートパッド部１９ｐ下方にｎ型不純物領域２２の拡張部２２ａを設けることとした。これにより、基板１０内部においても低抵抗領域を広げることができる。
【００７８】
従来では、図６（Ｂ）の如く、ドレイン電極１２６直下のみに設けられたｎ型不純物領域１１９に電流が集中し、ドレイン電極１２６の到達直前で抵抗が増加する問題があったが、本実施形態によれば図６（Ａ）の如く、拡張部２２ａによって電流が分散するため、ドレイン電極１８に到達する以前の電流集中を緩和できる。これにより、抵抗を低減することができる。
【００７９】
ｎ型不純物領域２２の拡張部２２ａは、ゲートパッド部１９ｐ下方にのみ設けられ、それ以外のゲート配線電極１９下方には設けられない（図３、図４参照）。ゲートパッド部１９ｐ下方は広い領域ではあるが、従来構造においては例えばガードリングなどのｐ型不純物領域が配置されるか、あるいはいずれの不純物領域も配置されることはなく、電流経路としては無効領域であった。
【００８０】
本実施形態では、この領域にｎ型不純物領域２２の拡張部２２ａを配置することにより、チップサイズを拡大することなく、または素子領域２０の面積を低減することなく、電流経路の抵抗を低減することができる。
【００８１】
尚、ゲートパッド部１９ｐ下方においてもガードリング２１端部から、所定の幅Ｗ３を確保して拡張部２２ａを配置するので、耐圧を劣化させる問題はない。
【００８２】
また、本実施形態では、基板１０の端部Ｅまで達するｎ型不純物領域２２と、これと重畳するドレイン電極１８とによって、アニュラー領域とシールドメタルの機能を有することができる。すなわち、導電路となるｎ型不純物領域２２を基板１０の側面から露出するように基板１０の最も端部Ｅに設け、ｎ型不純物領域２２上にドレイン電極１８を配置する。これにより、ＭＯＳＦＥＴに逆方向バイアスを印加した際に、ｎ−型半導体層２に広がった空乏層は、高濃度のｎ型不純物領域２２で終端させることができる。すなわち、ｎ型不純物領域２２はアニュラー領域としても機能させることができ、ドレイン電極１８は、従来のシールドメタルとしても機能させることができる。
【００８３】
これにより、本実施形態ではアニュラー領域およびシールドメタルを別途設ける必要がなく、素子領域外周のチップの周辺領域を効率的に利用して、必要な構成を備えることができるので、素子領域２０の拡大あるいはチップの小型化を実現することができる。
【００８４】
以上、本実施形態ではＭＯＳＦＥＴを例に説明したが、これに限らず、ダイオード、バイポーラトランジスタであっても同様に実施できる。
【図面の簡単な説明】
【００８５】
【図１】本発明の実施形態の半導体装置を説明する平面図である。
【図２】本発明の実施形態の半導体装置を説明する平面図である。
【図３】本発明の半導体装置を説明するための断面図である。
【図４】本発明の半導体装置を説明するための断面図である。
【図５】本発明の半導体装置を説明するための断面図である。
【図６】本発明の半導体装置を説明するため従来構造と比較した断面図であり、（Ａ）本発明の半導体装置を示す断面図、および（Ｂ）従来構造の半導体装置を示す断面図である。
【図７】従来の半導体装置を説明する（Ａ）断面図、（Ｂ）平面図である。
【符号の説明】
【００８６】
１      ｎ＋型シリコン半導体基板
２      ｎ−型半導体層
４      チャネル層
７      トレンチ
１０    半導体基板（半導体チップ）
１１    ゲート絶縁膜
１３    ゲート電極
１３ｃ  ポリシリコン層
１４    ボディ領域
１５    ソース領域
１６    層間絶縁膜
１７    ソース電極
１８    ドレイン電極
１８ｐ  ドレインパッド部
１９    ゲート配線電極
１９ｐ  ゲートパッド部
２０    素子領域
２１    ガードリング
２２    ｎ型不純物領域
２２ａ  拡張部
２３    絶縁膜
２４    下地電極
２５    樹脂層
２６    外部接続電極
１１０  半導体基板
１１１  ｎ−型半導体層
１１２  ｐ型不純物層
１１３  ボディ領域
１１４  ソース領域
１１５  トレンチ
１１６  ゲート絶縁膜
１１７  ゲート電極
１１８  層間絶縁膜
１１９  ｎ型不純物領域
１２０  ソース電極
１２６  ドレイン電極
１２８  パッド部
Ｅ        （チップ）端部
Ｓ        ソース端子
Ｄ        ドレイン端子
Ｇ        ゲート端子
【図１】
2009088004.tif 000003
【図２】
2009088004.tif 000004
【図３】
2009088004.tif 000005
【図４】
2009088004.tif 000006
【図５】
2009088004.tif 000007
【図６】
2009088004.tif 000008
【図７】
2009088004.tif 000009