(57)【要約】【課題】バイポーラディスターブを充分に抑制しつつ、高集積化された半導体記憶装置を提供する。【解決手段】半導体記憶装置は、絶縁膜２０と、絶縁膜上に設けられた半導体層３０と、半導体層内に設けられたソースＳと、半導体層内に設けられたドレインＤと、ソースと前記ドレインとの間に設けられ、電気的に浮遊状態であり、データを格納するためにキャリアを蓄積あるいは放出するフローティングボディＢと、フローティングボディ上に設けられたゲート絶縁膜４０と、ゲート絶縁膜上に設けられたゲート電極Ｇと、ソースおよびドレイン上に設けられ、ゲート絶縁膜よりも薄いソース・ドレイン絶縁膜６０と、ソース・ドレイン絶縁膜上に設けられたシリサイド層５１とを備えている。【選択図】図２
2009059859.tif 000002
【特許請求の範囲】
【請求項１】
絶縁膜と、
前記絶縁膜上に設けられた半導体層と、
前記半導体層内に設けられたソースと、
前記半導体層内に設けられたドレインと、
前記ソースと前記ドレインとの間に設けられ、電気的に浮遊状態であり、データを格納するためにキャリアを蓄積あるいは放出するフローティングボディと、
前記フローティングボディ上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記ソースおよび前記ドレイン上に設けられ、前記ゲート絶縁膜よりも薄いソース・ドレイン絶縁膜と、
前記ソース・ドレイン絶縁膜上に設けられたシリサイド層とを備えた半導体記憶装置。
【請求項２】
前記ソース・ドレイン絶縁膜は、前記ソースと前記シリサイド層との間、および、前記ドレインと前記シリサイド層との間に電荷をトンネリングさせるトンネル絶縁膜であることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記ソースまたは前記ドレインが形成されている前記半導体層の厚みは、前記フローティングボディが形成されている前記半導体層の厚みよりも薄いことを特徴とする請求項１または請求項２に記載の半導体記憶装置。
【請求項４】
前記ソース、前記ドレイン、前記フローティングボディ、前記ゲート絶縁膜、および、前記ゲート電極を備えた複数のメモリセルは、ソース−ドレイン方向に隣接するメモリセルと前記ソースまたは前記ドレインを共有することを特徴とする請求項１から請求項３のいずれかに記載の半導体記憶装置。
【請求項５】
絶縁膜上に設けされた半導体層上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極を形成し、
前記ゲート電極の側面に側壁絶縁膜を形成し、かつ、前記ゲート電極および前記側壁絶縁膜で被覆されていない前記半導体層表面上に前記ゲート絶縁膜よりも薄いソース・ドレイン絶縁膜を形成し、
前記ソース・ドレイン絶縁膜上にシリコン膜を堆積し、
前記ゲート電極上の前記シリコン膜を除去し、
前記シリコン膜上に金属膜を堆積し、
前記シリコン膜と前記金属膜を反応させて、前記シリコン膜をシリサイド化することを具備した半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置およびその製造方法に係り、例えば、フローティングボディのキャリア蓄積状態によりデータを記憶する半導体記憶装置に関する。
【背景技術】
【０００２】
近年、１Ｔ（Transistor）−１Ｃ(Capacitor)型のＤＲＡＭに代わるメモリと期待されている半導体記憶装置として、ＦＢＣ（Floating Body Cell）メモリ装置がある。ＦＢＣメモリ装置は、ＳＯＩ（Silicon On Insulator）基板上にフローティングボディ（以下、ボディともいう）を備えたＦＥＴ（Field Effect Transistor）を備え、このボディに蓄積されている多数キャリア数の多少によってデータ“１”またはデータ“０”を記憶する。
【０００３】
ＦＢＣメモリを高集積化するために、ビット線方向に隣接する複数のセルトランジスタ間に素子分離領域の無い構成が提案されている。この場合、ビット線方向に隣接する複数のセルトランジスタは、ソースまたはドレインを共有する。
【０００４】
しかし、メモリセルがドレインまたはソースを共有する場合、ボディからのホールがドレインまたはソースを通過して隣接するメモリセルに流れ込むおそれがある。これは、バイポーラディスターブと呼ばれている。
【０００５】
高集積化しつつ、バイポーラディスターブを抑制するために、ＳＯＩ層を薄くし、かつ、ソースおよびドレイン上にシリサイド層を形成する方策が提案されている。しかし、シリサイド層の厚みを高精度に制御することは難しい。このため、シリサイド層がソースまたはドレインの或る場所でＢＯＸ層に達してしまう場合がある。特に、シリサイド層がボディ近傍のソースまたはドレインの領域でＢＯＸ層まで突き抜けた場合、シリサイド−シリコン界面面積が非常に小さくなる。一般に、シリコン−シリサイドの界面は、シリコン内部およびシリサイド内部に比べ抵抗が高い。このため、シリサイド層がＢＯＸ層まで突き抜けた場合、ソースおよびドレインにおけるコンタクト抵抗が高くなる。逆に、シリサイド層が薄く、ソースおよびドレインにおけるＳＯＩ層が厚いと、バイポーラディスターブの抑制効果が期待できない。
【特許文献１】特開２００６−１５６５４０号公報
【特許文献２】特開２００６−１７９７４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
バイポーラディスターブを充分に抑制しつつ、高集積化された半導体記憶装置を提供する。
【課題を解決するための手段】
【０００７】
本発明に係る実施形態に従った半導体記憶装置は、絶縁膜と、前記絶縁膜上に設けられた半導体層と、前記半導体層内に設けられたソースと、前記半導体層内に設けられたドレインと、前記ソースと前記ドレインとの間に設けられ、電気的に浮遊状態であり、データを格納するためにキャリアを蓄積あるいは放出するフローティングボディと、前記フローティングボディ上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ソースおよび前記ドレイン上に設けられ、前記ゲート絶縁膜よりも薄いソース・ドレイン絶縁膜と、前記ソース・ドレイン絶縁膜上に設けられたシリサイド層とを備えている。
【０００８】
本発明に係る実施形態に従った半導体記憶装置の製造方法は、絶縁膜上に設けされた半導体層上にゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成し、前記ゲート電極の側面に側壁絶縁膜を形成し、かつ、前記ゲート電極および前記側壁絶縁膜で被覆されていない前記半導体層表面上に前記ゲート絶縁膜よりも薄いソース・ドレイン絶縁膜を形成し、前記ソース・ドレイン絶縁膜上にシリコン膜を堆積し、前記ゲート電極上の前記シリコン膜を除去し、前記シリコン膜上に金属膜を堆積し、前記シリコン膜と前記金属膜を反応させて、前記シリコン膜をシリサイド化することを具備する。
【発明の効果】
【０００９】
本発明による半導体記憶装置は、バイポーラディスターブを充分に抑制しつつ、高集積化することができる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【００１１】
（第１の実施形態）
図１は、本発明に係る実施形態に従ったＦＢＣメモリのメモリセルアレイの部分的平面図である。ＦＢＣメモリは、カラム方向に延伸するビット線ＢＬと、カラム方向に対して垂直なロウ方向に延伸するワード線ＷＬと、ワード線ＷＬと同様にロウ方向に延伸するソース線ＳＬとを備えている。ビット線ＢＬの下には、アクティブエリアとしてのＳＯＩ領域がビット線ＢＬと同様にカラム方向に延伸している。ＳＯＩ領域は、ビット線ＢＬと同様に、ストライプ状に形成されている。隣接するＳＯＩ領域間には、ＳＴＩが形成されている。ワード線ＷＬおよびソース線ＳＬは、ビット線ＢＬと直交する方向にストライプ状に形成されている。メモリセルＭＣは、ビット線ＢＬとワード線ＷＬとの交点に形成されている。
【００１２】
ビット線コンタクトＢＬＣは、ビット線ＢＬとメモリセルＭＣのドレインとを電気的に接続する。ソース線コンタクトＳＬＣは、ソース線ＳＬとメモリセルＭＣのソースとを電気的に接続する。ビット線コンタクトＢＬＣおよびソース線コンタクトＳＬＣを見ると、カラム方向（ソース−ドレイン方向）に隣接する２つのメモリセルＭＣが、ソースまたはドレインを共有していることが分かる。
【００１３】
図２は、図１のＩ−Ｉ線に沿った断面図である。図２には、１つのメモリセルＭＣの断面が示されている。メモリセルＭＣは、バルクシリコン基板１０、ＢＯＸ（Buried Oxide）層２０およびＳＯＩ層３０から成るＳＯＩ基板上に形成される。本実施形態において、メモリセルＭＣは、ｎ型ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field-Effect Transistor）からなる。
【００１４】
ソース層Ｓ、ドレイン層ＤおよびボディＢは、ＢＯＸ層２０上に設けられたＳＯＩ層３０内に設けられている。ボディＢは、ソース層Ｓとドレイン層Ｄとの間に設けられており、電気的に浮遊状態であり、データを格納するために多数キャリアを蓄積あるいは放出する。これにより、メモリセルＭＣは、バイナリデータを記憶することができる。ソース層Ｓおよびドレイン層Ｄは、ｎ型拡散層からなる。ボディＢは、ｐ型拡散層からなる。ソース層Ｓおよびドレイン層ＤからボディＢへ向かってエクステンション層ＥＸＴが延伸している。エクステンション層ＥＸＴは、ボディ−ソース間およびボディ−ドレイン間の電界緩和のために設けられており、ソース層Ｓおよびドレイン層Ｄよりも不純物濃度の薄いｎ型拡散層からなる。
【００１５】
ゲート絶縁膜４０は、ボディＢおよびエクステンション層ＥＸＴ上に設けられている。ゲート絶縁膜４０は、例えば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、あるいは、ＨｆＳｉＯＮのようなハフニウムを含む高誘電体絶縁膜などである。ゲート電極Ｇは、ゲート絶縁膜４０上に設けられている。シリサイド層５０がゲート電極Ｇ上に設けられており、ゲート電極Ｇ上のシリサイド層５０およびゲート電極Ｇがワード線Ｗとして機能する。ゲート電極Ｇは、例えば、ポリシリコンからなる。シリサイド層５０は、例えば、ニッケルシリサイドからなる。
【００１６】
ソース・ドレイン絶縁膜（以下、ＳＤ絶縁膜）６０が、ソース層Ｓおよびドレイン層Ｄ上に設けられている。ＳＤ絶縁膜６０は、例えば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、あるいは、高誘電体絶縁膜である。高誘電体絶縁膜としては、例えば、ＨｆＳｉＯ、ＨｆＳｉＯＮ、Ｔａ２Ｏ５、ＢａＴｉＯ３、ＢａＺｒＯ３、ＺｒＯ２、ＨｆＯ２、Ａｌ２Ｏ３等である。ＳＤ絶縁膜６０は、ゲート絶縁膜４０よりも薄く形成されており、トンネル絶縁膜として機能する。即ち、ＳＤ絶縁膜６０は、ソース層Ｓと該ソース層Ｓ上のシリサイド層５１との間、および、ドレイン層Ｄと該ドレイン層Ｄ上のシリサイド層５１との間に電荷（電子またはホール）をトンネリングさせるほどに薄い。シリサイド層５１は、ソース層Ｓおよびドレイン層Ｄ上に設けられたＳＤ絶縁膜６０上に設けられている。
【００１７】
側壁膜７０およびスペーサ８０がゲート電極Ｇおよびシリサイド５０の側面に形成されている。バリア膜９０は、ソース層Ｓ、ドレイン層Ｄ、ボディＢ、ゲート絶縁膜４０、および、ゲート電極Ｇを備えたメモリセルＭＣを被覆する。バリア膜９０は、例えば、シリコン窒化膜からなり、コンタクトホール形成時のエッチングストッパとして機能する。層間絶縁膜ＩＬＤは、バリア膜９０上に設けられている。層間絶縁膜ＩＬＤ内にビット線コンタクトＢＬＣおよびソース線コンタクトＳＬＣが埋め込まれている。さらに、ソース線ＳＬがソース線コンタクトＳＬＣ上に形成され、ビット線ＢＬがビット線コンタクトＢＬＣ上に形成される。
【００１８】
ソース層Ｓおよびドレイン層Ｄが形成されているＳＯＩ層３０の厚みＴＳＤは、ボディＢが形成されているＳＯＩ層３０の厚みＴＢよりも薄く形成されている。これにより、このメモリセルＭＣのボディＢからの電荷がソース層Ｓまたはドレイン層Ｄを介して隣接するメモリセルＭＣへ流れ込むことを抑制することができる。より詳細には、ホールがボディＢからソース層Ｓまたはドレイン層Ｄに流出した場合、ソース層Ｓおよびドレイン層Ｄが薄いため、そのホールは、ＳＤ絶縁膜ＳＤをトンネリングしてシリサイド層５１へ流れる。一旦、シリサイド層５１へ流れたホールまたは電子は、ソース線ＳＬまたはビット線ＢＬへ流れる。これにより、バイポーラディスターブを抑制することができる。バイポーラディスターブを抑制する観点からは、ソース層Ｓおよびドレイン層Ｄにおける厚みＴＳＤは、薄いほど好ましい。例えば、バイポーラディスターブを抑制する観点からＳＤ絶縁膜６０の厚みは、１０ｎｍ未満であることが好ましい。
【００１９】
ＳＤ絶縁膜６０は、ソースおよびドレインのコンタクト抵抗の観点からは一見無いほうが好ましいように見える。しかし、ＳＤ絶縁膜６０を敢えて設けることによって、シリサイド層５１がソース層Ｓまたはドレイン層Ｄを突き抜けることを防止し、ソース層Ｓおよびドレイン層Ｄを薄くかつ均一の厚みで形成することができるという効果が得られる。即ち、ＳＤ絶縁膜６０は、ソース層Ｓおよびドレイン層Ｄを可及的に薄く、かつ、均一の厚みで形成するために設けられている。
【００２０】
このようにソース層Ｓおよびドレイン層Ｄの厚みを均一にすることによって、ソース層Ｓとシリサイド層５１との隣接面積およびドレイン層Ｄとシリサイド層５１との隣接面積は広く維持することができる。従って、従来、問題となっていたシリサイド層の突抜けによるコンタクト抵抗の上昇を確実に抑制することができる。また、ＳＤ絶縁膜６０を非常に薄く形成することによって、充分なトランジスタ電流を流すことができ、コンタクト抵抗に悪影響を与えないようにすることができる。例えば、ＳＤ絶縁膜６０の膜厚を、ゲート絶縁膜４０よりも薄く、０．５ｎｍ〜２ｎｍの範囲とすれば、電荷はＳＤ絶縁膜６０を充分にトンネリングすることができる。さらに、上述の通り、一般的にシリコン−シリサイドの界面はシリコン内部およびシリサイド内部に比べ抵抗が高い。従って、シリコン−シリサイドの界面に、薄いＳＤ絶縁膜６０が介在しても、コンタクト抵抗に与える影響は小さい。このように、安定した低コンタクト抵抗を維持することができることを考慮すれば、ＳＤ絶縁膜６０の存在は、ソースおよびドレインのコンタクト抵抗の観点からも好ましいと言える。
【００２１】
本実施形態によれば、シリサイド層５１の厚みがソース層Sおよびドレイン層D内の場所によらず均一であり、さらにシリコン結晶として残るＮ＋型層（ソース層Ｓおよびドレイン層Ｄ）の厚みが高精度に制御される。このため、本実施形態は、シリサイド層５１が厚くなり過ぎてＢＯＸ層２０に突き抜けることを防止することができ、逆に、シリサイド層５１が薄くなり過ぎてバイポーラディスターブを誘発することを抑制することができる。これは、メモリセルＭＣの特性の均一性（安定性）に繋がる。
【００２２】
メモリセルＭＣにデータを書き込む方法の一例を以下に説明する。データ“１”をメモリセルＭＣに書き込むためには、メモリセルＭＣを飽和状態で動作させる。例えば、ワード線ＷＬを１．５Ｖにバイアスし、ビット線ＢＬを１．５Ｖにバイアスする。ソースはグランドＧＮＤ（０Ｖ）である。これにより、ドレイン近傍においてインパクトイオン化が生じ、電子−ホール対が大量に発生する。インパクトイオン化により生じた電子は、ドレインに流れ、ホールはポテンシャルの低いボディに蓄えられる。インパクトイオン化でホールが発生するときに流れる電流と、ボディ−ソース間のｐｎ接合におけるフォワード電流が釣り合ったときに、ボディ電圧は平衡状態に達する。このボディ電圧は、約０．７Ｖである。
【００２３】
データ“０”を書き込むときには、ビット線ＢＬを負の電圧に低下させる。例えば、ビット線ＢＬの電位を−１．５Ｖに低下させる。この動作により、ボディ−ドレイン間のｐｎ接合が大きく順方向にバイアスされる。ボディＢに蓄積されていたホールはドレインＤへ排出され、データ“０”がメモリセルＭＣに記憶される。
【００２４】
メモリセルＭＣからデータを読み出す方法の一例を以下に説明する。データの読出し動作では、ワード線ＷＬをデータ書込み時と同様に活性にするが、ビット線ＢＬをデータ“１”の書込み時と比べて低く設定する。例えば、ワード線ＷＬを１．５Ｖとし、ビット線ＢＬを０．２Ｖにする。メモリセルＭＣを線形領域で動作させる。データ“０”を記憶するメモリセルＭＣとデータ“１”を記憶するメモリセルＭＣとは、ボディＢに蓄積されたホール数の違いにより、メモリセルＭＣの閾値電圧において相違する。この閾値電圧の差を検知することによって、データ“１”とデータ“０”とを識別する。読み出し時にビット線ＢＬを低電圧にする理由は、ビット線ＢＬの電圧を高くしてメモリセルＭＣを飽和状態にバイアスしてしまうと、データ“０”を読み出す場合にインパクトイオン化によりデータ“０”がデータ“１”に変化してしまう危険性があるからである。
【００２５】
次に、本実施形態によるＦＢＣメモリの製造方法を説明する。
【００２６】
図３から図８は、本実施形態によるＦＢＣメモリの製造方法を示す断面図である。まず、ＳＯＩ基板を準備する。ＳＯＩ層３０の表面を前処理した後、図３に示すように、熱酸化によりＳＯＩ層３０の表面にゲート絶縁膜４０を形成する。次に、ゲート絶縁膜４０上にポリシリコンを堆積する。リソグラフィ技術およびＲＩＥ（Reactive Ion Etching）を用いて、このポリシリコンをゲート電極パターンに成形する。これにより、ポリシリコンからなるゲート電極Ｇが形成される。
【００２７】
熱酸化により薄い側壁膜７０をゲート電極Ｇの側面に形成した後、ゲート電極Ｇをマスクとして用いて、ｎ型不純物（燐または砒素）をＳＯＩ層３０へ自己整合的にイオン注入する。これにより、図３に示すようにｎ型の第１の拡散層１０１がＳＯＩ層３０内に形成される。第１の拡散層１０１は、完成時にイクステンション層ＥＸＴとなる。
【００２８】
次に、ＣＶＤ（Chemical Vapor Deposition）などを用いて、図３に示す構造の全面にシリコン窒化膜を堆積する。ＲＩＥを用いて、このシリコン窒化膜を異方的にエッチングすることによって、図４に示すように、側壁膜７０を介してゲート電極Ｇの側面にスペーサ８０を形成する。ここで、側壁膜７０およびスペーサ８０をまとめて側壁絶縁膜７０、８０とも呼ぶ。側壁絶縁膜７０、８０は、図４に示すように、シリコン酸化膜とシリコン窒化膜との積層膜でもよい。しかし、側壁絶縁膜７０、８０は、シリコン酸化膜またはシリコン窒化膜の単層膜であってもよく、あるいは、３層以上の積層絶縁膜であってもよい。
【００２９】
スペーサ８０の形成と同じエッチング工程において、あるいは、そのエッチング工程の次に、ゲート電極Ｇおよび側壁絶縁膜７０、８０をマスクとして、ゲート電極Ｇおよび側壁絶縁膜７０、８０で被覆されていないＳＯＩ層３０を、ＲＩＥで異方的にエッチングする。これにより、ソース層Ｓまたはドレイン層Ｄの厚みＴＳＤを調節することができる。この厚みＴＳＤを薄くすれば、バイポーラディスターブをより効果的に抑制することができる。尚、このエッチング工程ではゲート電極Ｇも同時にエッチングされる。しかし、そのエッチングの分だけ、ポリシリコンを厚く堆積すれば問題はない。
【００３０】
次に、図５に示すように、ＳＯＩ層３０の表面を薄く酸化することによって、ＳＤ絶縁膜６０を形成する。このとき、ゲート電極Ｇの表面が同時に酸化される。次に、図５に示すように、ポリシリコン膜１０４を堆積する。通常、図６に示すように、隣接するメモリセルＭＣのゲート電極Ｇ間の間隔は、ゲート電極Ｇの高さに比して狭い。つまり、メモリセルのゲート電極Ｇ間にできる溝のアスペクト比は、通常、大きい。従って、ソースおよびドレインの形成領域にはポリシリコン膜１０４が厚く形成され、ゲート電極Ｇ上にはポリシリコン膜１０４が薄く形成される。
【００３１】
続いて、ポリシリコン膜１０４をエッチングバックする。ソースおよびドレインの形成領域にポリシリコン膜１０４が厚く形成されているので、図７に示すように、ソースおよびドレインの形成領域のみにポリシリコン膜１０４を残存させる。
【００３２】
次に、ゲート電極Ｇおよび側壁絶縁膜７０、８０をマスクとして用いて、ｎ型不純物（燐または砒素）をＳＯＩ層３０にイオン注入する。このとき、ｎ型不純物は、ソースおよびドレイン形成領域のＳＯＩ層３０とともに、その領域の上方にあるポリシリコン膜１０４にも十分に注入する。次に、ゲート電極Ｇの上面にある絶縁膜を除去した後、図８に示すように、ゲート電極Ｇおよびポリシリコン膜１０４上に金属膜１０６を堆積する。金属層１０６は、例えば、ニッケルからなる。続いて、熱処理することによって、ゲート電極Ｇおよびポリシリコン膜１０４をシリサイド化する。
【００３３】
ここで、ＳＤ絶縁膜６０が、シリサイド化のストッパとして機能し、ソース層Ｓおよびドレイン層Ｄをシリサイド化から保護している点に注目されたい。これにより、ポリシリコン膜１０４の全体が充分にシリサイド化されながら、ソース層Ｓおよびドレイン層Ｄはシリサイド化されない。その結果、シリコンからなるソース層Ｓおよびドレイン層Ｄは、薄くかつ均一の厚みに形成され得る。
【００３４】
その後、従来の方法を用いて、バリア膜９０、層間絶縁膜ＩＬＤ、ソース線コンタクトＳＬＣ、ビット線コンタクトＢＬＣ、ソース線ＳＬおよびビット線ＢＬが形成される。これにより、図２に示すＦＢＣメモリが完成する。
【００３５】
尚、ＳＤ絶縁膜６０はシリサイド工程およびその後の熱工程で或る程度還元される。このため、ＦＢＣメモリの完成後のＳＤ絶縁膜６０の膜厚は、形成当初のＳＤ絶縁膜６０の膜厚より、２〜３ｎｍほど薄くなる。従って、ＳＤ絶縁膜６０は、トンネル膜として機能するために必要とされる膜厚よりも２〜３ｎｍほど厚く形成してよい。
【００３６】
ＳＤ絶縁膜６０は、熱酸化による形成だけでなく、例えば、ＬＰ（Low-Pressure）−ＣＶＤ、プラズマＣＶＤなどの方法で全面に堆積してもよい。また、ポリシリコン膜１０４は、アモルファスシリコンまたは結晶シリコンであっても構わない。
【００３７】
（第１の実施形態の変形例）
図９は、第１の実施形態の変形例による製造方法を示す断面図である。図５（または図６）に示すようにポリシリコン膜１０４を堆積した後、本変形例では、ＣＭＰ（Chemical Mechanical Polishing）を用いて、ポリシリコン膜１０４、ゲート電極Ｇおよび側壁絶縁膜７０、８０を研磨する。これにより、図９に示すように、ポリシリコン膜１０４、ゲート電極Ｇおよび側壁絶縁膜７０、８０が平坦化される。このとき、ソースおよびドレイン形成領域のポリシリコン膜１０４の表面がストッパとなる。
【００３８】
その後、図８示すように、ソース層Ｓおよびドレイン層Ｄを形成するためにｎ型不純物をＳＯＩ層３０にイオン注入し、さらに、ポリシリコン膜１０４、ゲート電極Ｇおよび側壁絶縁膜７０、８０上に金属膜１０６を堆積する。このとき、ポリシリコン膜１０４、ゲート電極Ｇおよび側壁絶縁膜７０、８０が平坦化されているので、金属膜１０６は、カバレッジ良く堆積する。
【００３９】
その後、第１の実施形態と同様の工程を経ることによって、ＦＢＣメモリが完成する。
【００４０】
このように本変形例は、金属膜１０６をカバレッジ良く堆積させることができる。本変形例は、ポリシリコン膜１０４等をＣＭＰで研磨するため、第１の実施形態よりも短時間でＦＢＣメモリを形成することができる。さらに、本変形例は、第１の実施形態と同様の効果を得ることができる。
【００４１】
（第２の実施形態）
図１０は、本発明に係る第２の実施形態に従ったＦＢＣメモリの断面図である。第２の実施形態は、ソース層Ｓおよびドレイン層ＤにおけるＳＯＩ層３０の厚みＴＳＤが、ボディＢ部分のＳＯＩ層３０の厚みＴＢとほぼ等しい。例えば、ＴＳＤ＝ＴＢ＜１０ｎｍである。第２の実施形態のその他の構成は、第１の実施形態の構成と同様でよい。
【００４２】
このようにＳＯＩ層３０の厚みが充分に薄い場合には、敢えて、第１の実施形態のようにＳＯＩ層３０に段差を設けなくてもよい。第２の実施形態によるＦＢＣメモリは、ＳＯＩ層３０をエッチングする必要が無いので、第１の実施形態によるＦＢＣメモリよりも短時間で製造することができる。さらに、第２の実施形態は、第１の実施形態と同様の効果を得ることができる。
【００４３】
図１１および図１２は、第２の実施形態によるＦＢＣメモリの製造方法を示す断面図である。図３を参照して説明した工程を経た後、図１１に示すように、スペーサ８０を形成する。スペーサ８０の形成方法は、第１の実施形態で説明したとおりであるが、第２の実施形態では、ＳＯＩ層３０のエッチングは実行しない。
【００４４】
次に、図１２に示すように、ポリシリコン膜１０４を全面に堆積する。その後、図５から図８を参照して説明した工程を経て、第２の実施形態によるＦＢＣメモリが完成する。勿論、図９に示した変形例を第２の実施形態に適用することもできる。この変形例を第２の実施形態に適用した場合、第２の実施形態では、ＳＯＩ層３０に段差が無い分、ゲート電極Ｇの厚み（高さ）を厚く（高く）維持することができる。これにより、第２の実施形態の変形例は、ゲート抵抗の上昇を抑制することができる。
【００４５】
（第３の実施形態）
図１３は、本発明に係る第３の実施形態に従ったＦＢＣメモリの断面図である。第３の実施形態は、第２のスペーサ８２および第２のイクステンション層ＥＸＴ２を有している点で第１の実施形態と異なる。第３の実施形態のその他の構成は、第１の実施形態と同様でよい。
【００４６】
第２のスペーサ８２は、ゲート電極Ｇに関して第１のスペーサ８０の外側に設けられている。第２のスペーサ８２は、第２のイクステンション層ＥＸＴ２を形成するために設けられている。第２のイクステンション層ＥＸＴ２は、ソース層Ｓと第１のイクステンション層ＥＸＴ１との間、および、ドレイン層Ｄと第１のイクステンション層ＥＸＴ１との間に形成されている。第２のイクステンション層ＥＸＴ２は、ボディ−ソース間およびボディ−ドレイン間の電界をさらに緩和するために設けられている。第２のイクステンション層ＥＸＴ２の不純物濃度は、第１のイクステンション層ＥＸＴ１のそれよりも高く、かつ、ソース層Ｓおよびドレイン層Ｄの不純物濃度よりも低い。
【００４７】
第３の実施形態は、第１の実施形態と同様の効果を得ることができる。
【００４８】
図１４および図１５は、第３の実施形態によるＦＢＣメモリの製造方法を示す断面図である。図４に示す構造を得た後、スペーサ８０およびゲート電極Ｇをマスクとして用いて、ｎ型不純物をＳＯＩ層３０へイオン注入する。このとき、注入される不純物濃度は、第１のイクステンション層ＥＸＴ１のそれよりも高く、ソース層Ｓおよびドレイン層Ｄのそれよりも低い。これにより、図１３に示すように、不純物濃度が第１のイクステンション層ＥＸＴ１のそれよりも高く、ソース層Ｓおよびドレイン層Ｄのそれよりも低い第２のイクステンション層ＥＸＴ２を形成する。
【００４９】
次に、第２のスペーサ８２を、ゲート電極Ｇに関して第１のスペーサ８０の外側に形成する。その後、第１の実施形態と同様にポリシリコン膜１０４をソースおよびドレイン形成領域に堆積する。これにより、図１５に示す構造が得られる。その後、第１の実施形態で説明した工程を経ることによって、第３の実施形態によるＦＢＣメモリが完成する。
【００５０】
勿論、第３の実施形態に第１の実施形態の変形例を適用することができる。
【００５１】
（第４の実施形態）
図１６は、本発明に係る第４の実施形態に従ったＦＢＣメモリの断面図である。第４の実施形態は、第２の実施形態と第３の実施形態との組合せである。従って、第４の実施形態では、ソース層Ｓおよびドレイン層ＤにおけるＳＯＩ層３０の厚みＴＳＤがボディＢ部分のＳＯＩ層３０の厚みＴＢとほぼ等しく、かつ、第２のスペーサ８２および第２のイクステンション層ＥＸＴ２を有している。第４の実施形態のその他の構成は、第１の実施形態と同様でよい。第４の実施形態は、第２および第３の実施形態の効果を併せ持つことができる。
【００５２】
第４の実施形態の製造方法は、第２の実施形態のように薄いＳＯＩ層を有するＳＯＩ基板を用いて、第３の実施形態による製造方法を適用することによって実現される。
【００５３】
尚、第４の実施形態に第１の実施形態の変形例を適用することができる。この場合、第４の実施形態の変形例は、第２の実施形態の変形例と同様に、ＳＯＩ層３０に段差が無い分、ゲート電極Ｇの厚み（高さ）を厚く（高く）維持することができる。これにより、第４の実施形態の変形例は、ゲート抵抗の上昇を抑制することができる。
【００５４】
第１から第４の実施形態は、ｎ型ＭＩＳＦＥＴをメモリセルとして採用したが、ｐ型ＭＩＳＦＥＴをメモリセルとして採用してもよい。
【図面の簡単な説明】
【００５５】
【図１】本発明に係る実施形態に従ったＦＢＣメモリのメモリセルアレイの部分的平面図。
【図２】図１のＩ−Ｉ線に沿った断面図。
【図３】本実施形態によるＦＢＣメモリの製造方法を示す断面図。
【図４】図３に続く、ＦＢＣメモリの製造方法を示す断面図。
【図５】図４に続く、ＦＢＣメモリの製造方法を示す断面図。
【図６】図５に続く、ＦＢＣメモリの製造方法を示す断面図。
【図７】図６に続く、ＦＢＣメモリの製造方法を示す断面図。
【図８】図７に続く、ＦＢＣメモリの製造方法を示す断面図。
【図９】第１の実施形態の変形例による製造方法を示す断面図。
【図１０】本発明に係る第２の実施形態に従ったＦＢＣメモリの断面図。
【図１１】第２の実施形態によるＦＢＣメモリの製造方法を示す断面図。
【図１２】図１１に続く、ＦＢＣメモリの製造方法を示す断面図。
【図１３】本発明に係る第３の実施形態に従ったＦＢＣメモリの断面図。
【図１４】第３の実施形態によるＦＢＣメモリの製造方法を示す断面図。
【図１５】図１４に続く、ＦＢＣメモリの製造方法を示す断面図。
【図１６】本発明に係る第４の実施形態に従ったＦＢＣメモリの断面図。
【符号の説明】
【００５６】
１０…シリコン基板
２０…ＢＯＸ層
３０…ＳＯＩ層
Ｓ…ソース
Ｄ…ドレイン
Ｂ…ボディ
Ｇ…ゲート電極
４０…ゲート絶縁膜
５０、５１…シリサイド層
６０…ソース・ドレイン絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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