(57)【要約】【課題】電圧変動に対しても安定動作が可能な半導体素子を提供する。【解決手段】ＭＯＳトランジスタ４を形成した半導体基板２上に多層配線１２を形成し、その多層配線１２内の電源配線に電気的に接続される電極１５を、半導体基板２の多層配線１２の形成面側からその裏面側へと延在するように形成する。電圧変動の影響を抑えるために容量が必要になったときには、半導体基板２の裏面側をバックグラインド処理し、その電極１５を露出させ、そこにデカップリングコンデンサ等の容量素子を接続する。これにより、半導体素子１を大型化することなく、半導体素子１の形成後であっても充分な容量を確保することができ、半導体素子１を安定して動作させることができる。【選択図】図１
2009088052.tif 000002
【特許請求の範囲】
【請求項１】
一方の主面側にトランジスタが形成された半導体基板と、
前記一方の主面側に設けられ、前記トランジスタに電気的に接続された配線を備えた配線層と、
前記配線に電気的に接続され、前記半導体基板に前記一方の主面側から他方の主面側に向かって延在配置された電極と、
を有することを特徴とする半導体素子。
【請求項２】
前記他方の主面に前記電極の端面が表出していることを特徴とする請求項１記載の半導体素子。
【請求項３】
前記電極に前記他方の主面側に配置された容量素子が電気的に接続されていることを特徴とする請求項２記載の半導体素子。
【請求項４】
一方の主面側にトランジスタが形成された半導体基板と、前記一方の主面側に設けられ、前記トランジスタに電気的に接続された配線を備えた配線層と、前記配線に電気的に接続され、前記半導体基板に前記一方の主面側から他方の主面側に向かって延在配置された電極と、を有する半導体素子と、
前記半導体素子が前記配線層側に設けられた端子を用いて実装された回路基板と、
を有することを特徴とする半導体装置。
【請求項５】
前記回路基板の前記半導体素子の実装面側に、複数の容量素子が前記半導体素子の周囲に分散して配置されていることを特徴とする請求項４記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子および半導体装置に関し、特に、回路動作の安定化を図るための容量を備えた半導体素子および半導体装置に関する。
【背景技術】
【０００２】
半導体素子は、その高密度化・大規模化に伴い、その動作電圧の低下や消費電力の増加が進み、実装した回路基板、例えばパッケージ基板上における電源電圧の降下や電源ノイズが発生しやすい状況にある。そのため、半導体素子内部やパッケージ基板に容量を付加し、電源ノイズ等による影響を抑えて、その回路動作の安定化が図られている。
【０００３】
図２８は半導体素子内部に容量を付加した形態の一例の説明図、図２９はパッケージ基板に容量を付加した形態の一例の説明図である。
まず、図２８に示す半導体素子２００は、ｐ型の半導体基板２０１のＳＴＩ（Shallow Trench Isolation）２０２で画定された素子領域に、ｎチャネル型ＭＯＳ（Metal Oxide Semiconductor）トランジスタ（ｎＭＯＳトランジスタ）２２０およびｐチャネル型ＭＯＳトランジスタ（ｐＭＯＳトランジスタ）２３０が形成されている。ｎＭＯＳトランジスタ２２０およびｐＭＯＳトランジスタ２３０はそれぞれ、ｐ型，ｎ型のウェル２２１，２３１、ｎ型，ｐ型のソース・ドレイン領域２２２，２３２、ゲート絶縁膜２２３，２３３、ゲート電極２２４，２３４およびサイドウォール２２５，２３５を備えている。ソース・ドレイン領域２２２，２３２およびゲート電極２２４，２３４は、層間絶縁膜２０３内においてプラグ２０４ａ〜２０４ｆを介して所定の配線２０５ａ〜２０５ｆに接続されている。
【０００４】
ここでは、このようなｎＭＯＳトランジスタ２２０およびｐＭＯＳトランジスタ２３０が形成されているのと同一の半導体基板２０１内にｎ型の不純物拡散領域２０６を設け、その上に部分的に絶縁膜２０７および電極２０８を順に積層し、その電極２０８と、絶縁膜２０７で覆われていない不純物拡散領域２０６の部分とにそれぞれ、プラグ２０９ａ，２０９ｂを介して配線２１０ａ，２１０ｂを接続し、容量セル２１１を構成している。
【０００５】
また、図２９に示す半導体装置３００は、半導体素子３１０がバンプ３１１を用いてパッケージ基板３２０にフリップチップ実装されており、その実装面と反対側の面には外部接続用のバンプ３２１が取り付けられ、その半導体素子３１０の実装面側には外付けのデカップリングコンデンサ３３０が搭載されて構成されている。
【０００６】
なお、半導体装置の形態としては、様々なものが知られており、例えば、配線を設けた回路基板に半導体素子をフリップチップ実装した後、その実装面側を絶縁膜で被覆して平坦化し、その絶縁膜領域にその回路基板の所定配線に達するプラグを形成して、外部との電気的接続を可能にしたもの等も提案されている（例えば、特許文献１参照。）。
【特許文献１】特開２００５−１０９４１９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、上記のように回路動作の安定化を目的として半導体素子内部やパッケージ基板に容量を付加する場合、以下のような問題点があった。
例えば、半導体素子内部に容量セルを形成しようとする場合には、その半導体素子に必要な動作を実現するためのトランジスタ等が形成されない空き領域に容量セルを形成しなければならない。しかしながら、小型化・高集積化が進む中で、容量セルを形成できる空き領域の面積は限られてきており、容量セル数には限界がある。容量セルを増やすために、半導体素子の大型化が必要になる場合もある。
【０００８】
また、半導体装置のパッケージ基板にデカップリングコンデンサを搭載する場合には、半導体素子とデカップリングコンデンサとの間を繋ぐパッケージ基板内の配線経路が長くなり、パッケージ基板のインダクタンス（等価直列インダクタンス（ＥＳＬ））の影響により、半導体素子の動作に不具合が生じる場合がある。すなわち、パッケージ基板のインダクタンスが大きいと、半導体素子が急激な動作により瞬間的に電流（電荷）を消費した場合に、デカップリングコンデンサがその消費された分の電荷を半導体素子に供給することができなくなる。
【０００９】
図３０は半導体素子内部の電圧波形の一例を示す図である。
上記のような電荷供給不足が起こると、図３０に実線で示すように、半導体素子に電源電圧降下が発生し、さらに、その影響で半導体装置内における半導体素子への電流供給やデカップリングコンデンサの充放電が不安定となって、半導体素子内で電源電圧の共振も併発してしまうようになる。
【００１０】
このようなパッケージ基板のインダクタンスの影響は、パッケージ基板に搭載するデカップリングコンデンサの容量を変更することで、図３０に点線で示すように、ある程度は抑制することができる。しかし、そのインダクタンスの大きさによっては、そのような電圧降下や共振現象を回避することができない場合がある。また、目的の動作電圧の値に対する電圧降下や共振現象による電圧の変動幅は、性能や信頼性の面からさらなる向上が期待される。
【００１１】
このような問題に対しては、パッケージ基板の設計を見直し、デカップリングコンデンサの搭載位置や搭載個数を変更して対応することも考えられている。
図３１および図３２はデカップリングコンデンサの搭載例を示す図である。
【００１２】
例えば、図３１に示すように、半導体素子４１０をパッケージ基板４２０に実装した半導体装置４００において、半導体素子４１０の実装面とは反対側で、かつ半導体素子４１０の真下に、デカップリングコンデンサ４３０を搭載する。これにより、半導体素子４１０とデカップリングコンデンサ４３０との間の配線経路が短くなり、パッケージ基板４２０のインダクタンスの影響を抑えることができる。しかし、このような構成に適用可能なパッケージ基板４２０の作製に技術的・コスト的な課題が残っているのが現状である。
【００１３】
また、図３２に示す半導体装置５００のように、パッケージ基板５２０上の半導体素子５１０の周囲に複数のデカップリングコンデンサ５３０を分散配置して、図中点線および矢印で示したように電荷を分散させるようにすることによっても、それらの並列効果を利用してそのインダクタンスを低減することができる。しかし、パッケージ基板５２０の配線構造によっては、インダクタンスが劇的に減少せずに大幅な改善が見られない場合もある。
【００１４】
このように、半導体素子内部に容量セルを形成する方法では、その容量の増加に限界があり、また、パッケージ基板にデカップリングコンデンサを搭載する方法では、パッケージ基板のインダクタンスの影響により、実装されている半導体素子の電圧降下や共振現象を必ずしも抑えきれない。特に、低電圧化、大電力化、大規模化、高周波数化が進む近年の半導体装置にあっては、それらの方法を用いても、半導体装置内で急激な電圧変動が生じた場合に、それに搭載される半導体素子を安定して動作させることが困難な状況になってきている。
【００１５】
本発明はこのような点に鑑みてなされたものであり、電圧変動に対しても安定して動作させることのできる半導体素子および半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１６】
本発明では、上記課題を解決するために、一方の主面側にトランジスタが形成された半導体基板と、前記一方の主面側に設けられ、前記トランジスタに電気的に接続された配線を備えた配線層と、前記配線に電気的に接続され、前記半導体基板に前記一方の主面側から他方の主面側に向かって延在配置された電極と、を有することを特徴とする半導体素子が提供される。
【００１７】
このような半導体素子によれば、半導体基板の一方の主面側に形成された配線層内の配線に電気的に接続された電極が、半導体基板の一方の主面側から他方の主面側に向かって配置される。この電極を用いれば、半導体素子の半導体基板の他方の主面側にデカップリングコンデンサ等の容量素子を接続することが可能になる。
【００１８】
また、本発明では、上記課題を解決するために、一方の主面側にトランジスタが形成された半導体基板と、前記一方の主面側に設けられ、前記トランジスタに電気的に接続された配線を備えた配線層と、前記配線に電気的に接続され、前記半導体基板に前記一方の主面側から他方の主面側に向かって延在配置された電極と、を有する半導体素子と、前記半導体素子が前記配線層側に設けられた端子を用いて実装された回路基板と、を有することを特徴とする半導体装置が提供される。
【００１９】
このような半導体装置によれば、半導体素子の半導体基板の他方の主面側にデカップリングコンデンサ等の容量素子を接続することが可能になる。
【発明の効果】
【００２０】
本発明では、半導体基板の一方の主面側に形成された配線層内の配線に電気的に接続された電極を、半導体基板に一方の主面側から他方の主面側に向かって配置する構成にした。これにより、電極を用いて半導体基板の他方の主面側にデカップリングコンデンサ等の容量素子を接続することができ、半導体素子を大型化することなく、半導体素子の形成後であっても充分な容量を確保することが可能になる。したがって、電圧変動に対しても安定して動作する半導体素子、およびそのような半導体素子を実装した半導体装置が実現可能になる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態を、図面を参照して詳細に説明する。
まず、半導体素子の構成原理について説明する。
図１は半導体素子の構成原理の説明図である。
【００２２】
半導体素子１は、シリコン基板等の半導体基板２に形成されたＳＴＩ３によって画定された素子領域に、所定チャネル型のＭＯＳトランジスタ４が形成されている。ＭＯＳトランジスタ４は、その素子領域に形成された所定導電型のウェル５、半導体基板２上にゲート絶縁膜６を介して形成されたゲート電極７、そのゲート電極７の側壁に形成されたサイドウォール８、およびゲート電極７の両側の半導体基板２内に形成されたソース領域９ａおよびドレイン領域９ｂを備えている。
【００２３】
このようなＭＯＳトランジスタ４が形成された半導体基板２上には、複数層にそれぞれ所定のパターンで形成された配線１０、および所定の配線１０の間を接続するプラグ１１を備える多層配線１２が積層されている。
【００２４】
これらの配線１０およびプラグ１１のうちの一部は、ＭＯＳトランジスタ４のソース領域９ａに電気的に接続され、この半導体素子１に電流（電荷）を供給するために表面側に設けられた電源端子１３（ＶＤＤ／ＧＮＤ）とそのソース領域９ａとを電気的に接続するように形成されている。また、配線１０およびプラグ１１のうちの別の一部は、ＭＯＳトランジスタ４のドレイン領域９ｂに電気的に接続され、この半導体素子１の信号を外部に出力するために表面側に設けられた信号端子１４とそのドレイン領域９ｂとを電気的に接続するように形成されている。半導体素子１は、これらの電源端子１３および信号端子１４が形成されている表面側をパッケージ基板等の回路基板（図示せず。）に対向させ、フリップチップ実装することが可能になっている。
【００２５】
さらに、この半導体素子１は、電源端子１３に電気的に接続されている多層配線１２内の配線１０およびプラグ１１（電源配線）に電気的に接続されるように形成された電極１５を備えている。この電極１５は、ＭＯＳトランジスタ４が形成されている半導体基板２の多層配線１２の形成面側から、その半導体基板２の裏面側へと延在するように形成されている。電極１５の一端は、多層配線１２内の電源配線に接続され、他端は、半導体基板２内に埋設された状態にされている。電極１５の半導体基板２内に形成されている部分は、その周囲が絶縁膜１６によって被覆され、電極１５と半導体基板２とが絶縁されるように形成されている。
【００２６】
このような構成を有する半導体素子１においては、半導体基板２をバックグラインド処理することで、その電極１５を半導体基板２の裏面側に露出させることができるようになっている。裏面側に露出させた電極１５は、この半導体素子１を回路基板にフリップチップ実装したときに、半導体素子１にデカップリングコンデンサ等の容量素子を搭載するための端子として利用することができる。なお、半導体基板２のバックグラインド処理は、回路基板への実装前と実装後のいずれの段階でも行うことができる。
【００２７】
したがって、たとえ半導体素子１の内部に充分な容量を満たすだけの容量セルを作り込むスペースがなかったとして、半導体素子１の完成後に上記バックグラインド処理を行ってデカップリングコンデンサ等の容量素子を外付けすることができるため、半導体素子１に必要な容量を確保することができる。
【００２８】
例えば、半導体素子１のサイズを大型化することなくその内部に容量セルを作り込み、不足分を上記のように露出させた電極１５を利用して接続した容量素子によって補うようにすることができる。あるいは、不具合の発生や用途変更等によって半導体素子１の完成後に容量が不足するようなことが発生した場合に、そのようにして容量素子を追加してその不足分を補うようにすることもできる。したがって、半導体素子１の配線構造を変更することなく、不具合や用途変更等に対応することができ、設計変更や設計変更後の半導体素子の製造コストを削減することができる。
【００２９】
このように、半導体素子１は、その裏面側に容量素子を搭載することが可能であるため、容量確保に伴う半導体素子１の平面的な大型化を防ぐことができる。半導体素子１に容量素子を搭載した場合には、充分な容量を確保し、電源電圧変動や電源ノイズの影響を抑え、それにより、半導体素子１の動作の安定化を図ることができる。また、半導体素子１に容量素子を搭載した場合、同様の目的で回路基板に搭載されていた容量素子は、減らしたり無くしたりすることもできるようになるため、半導体素子１を実装する回路基板の小型化や設計容易化にも寄与することができる。
【００３０】
また、裏面側に露出させた電極１５は、半導体素子１の電気特性を試験するための端子として利用することもできる。例えば、半導体素子１の完成後に必要な電気特性が得られるか否かの試験を行ったり、不具合が発生した場合にその原因究明のための試験を行ったりする際に、外部からの信号入力用端子として利用することができる。それにより、試験の容易化および高精度化を図ることが可能になり、不具合発生の適正な原因究明が行えるようになる。
【００３１】
このような電極１５を備えた半導体素子１を形成するためには、まずその設計段階において、あらかじめ電源電圧変動や電源ノイズ等が発生するおそれのある回路ブロックを抽出し、それを踏まえて、電極１５を接続する配線経路や電極１５を形成する位置を設定する。さらに、その際、電極１５を介して搭載する可能性のある容量素子の形態に応じて、電極１５の形状を設定する。
【００３２】
なお、ここでは電極１５を、電源端子１３に電気的に接続されている電源配線に接続する場合について述べたが、電極１５を利用して搭載する素子の種類や半導体素子１の完成後に行う試験の種類等により、電極１５を、信号端子１４に電気的に接続されている配線１０およびプラグ１１（信号配線）に接続することも可能である。
【００３３】
続いて、上記のような半導体基板のバックグラインド処理によって露出可能な電極の形成方法について説明する。なお、ここでは、銅配線を用いた半導体素子が備える、露出可能な電極の形成方法の一例について、図２〜図１６を参照して説明する。
【００３４】
図２はＭＯＳトランジスタ形成工程の要部断面模式図である。
まず、シリコン基板２０に素子分離領域であるＳＴＩ２１を形成し、そのＳＴＩ２１で画定された素子領域に、所定導電型の不純物のイオン注入を行ってウェル２２を形成する。次いで、酸化シリコン膜等の絶縁膜およびポリシリコンを積層し、ゲート加工を行ってゲート絶縁膜２３およびゲート電極２４を形成する。その後、全面に絶縁膜を堆積し、エッチバックを行ってサイドウォール２５を形成し、所定導電型の不純物のイオン注入を行ってソース領域２６ａおよびドレイン領域２６ｂを形成する。これにより、ＭＯＳトランジスタ２７を形成する。ＭＯＳトランジスタ２７の形成後は、全面に窒化シリコン等を用いたカバー膜２８、および酸化シリコン膜やＬｏｗ−ｋ膜等の層間絶縁膜２９を形成する。
【００３５】
図３はプラグ形成工程の要部断面模式図である。
層間絶縁膜２９の形成後は、まず、レジストパターンの形成、およびそれをマスクにした層間絶縁膜２９およびカバー膜２８のエッチングを行い、ゲート電極２４、ソース領域２６ａおよびドレイン領域２６ｂに達するコンタクトホールを形成する。そして、全面にタングステン等の導電材料を堆積した後、ＣＭＰによる平坦化を行って、プラグ３０を形成する。
【００３６】
図４は第１の層間絶縁膜形成工程の要部断面模式図である。
プラグ３０の形成後は、全面に窒化シリコン膜等のストッパ膜３１、およびＬｏｗ−ｋ膜等の層間絶縁膜３２を形成する。
【００３７】
図５は配線形成工程の要部断面模式図である。
ストッパ膜３１および層間絶縁膜３２の形成後は、ダマシンプロセスにより第１層目の配線３３を形成する。すなわち、まず、レジストパターン形成、層間絶縁膜３２およびストッパ膜３１のエッチングを順に行って配線形成用の溝を形成する。そして、全面にスパッタ法等によりバリアメタル３３ａおよびシード銅層を形成した後、メッキ法を用いて銅層を形成し、ＣＭＰによる平坦化を行って、各プラグ３０に接続される第１層目の配線３３を形成する。
【００３８】
このようにして第１層目の配線３３の形成まで行った後、上記のような露出可能な電極を形成していく。
図６は第１のレジストパターン形成工程の要部断面模式図、図７は第１のエッチング工程の要部断面模式図、図８はレジスト除去工程の要部断面模式図である。
【００３９】
まず、図６に示すように、配線３３を形成した層間絶縁膜３２上にストッパ膜３４を形成した後、電極の形成位置に開口を有するレジストパターンを形成する。ここでは、ストッパ膜３４上に、下層のレジスト３５、膜厚制御層３６、反射防止膜３７および上層のレジスト３８を順に積層して行う多層レジストプロセスを用いる。
【００４０】
その場合、まず、上層のレジスト３８に所定の開口パターンを形成し、それをマスクに反射防止膜３７および膜厚制御層３６のエッチングを行ってその開口パターンを膜厚制御層３６に転写し、その膜厚制御層３６をマスクにしてその開口パターンを下層のレジスト３５に転写する。そして、その膜厚制御層３６と下層のレジスト３５をマスクにしてストッパ膜３４、層間絶縁膜３２およびその下のストッパ膜３１をエッチングし、図７に示すような開口部３９を形成する。開口部３９の形成後は、膜厚制御層３６および下層のレジスト３５を除去し、図８に示すような状態を得る。
【００４１】
図９は第２のレジストパターン形成工程の要部断面模式図、図１０は第２のエッチング工程の要部断面模式図である。
開口部３９の形成後は、図９に示すように、上記同様の多層レジストプロセスを用い、開口パターンを転写した膜厚制御層４０およびレジスト４１をマスクに最下層の層間絶縁膜２９をエッチングし、図１０に示すようなカバー膜２８に達する開口部３９ａを形成する。開口部３９ａの形成後、その膜厚制御層４０およびレジスト４１は除去する。このようにレジスト４１等を形成してから開口部３９ａを形成することにより、開口部３９ａの形成領域以外の領域に対するエッチングダメージを抑えることができる。
【００４２】
図１１は第３のレジストパターン形成工程の要部断面模式図、図１２は第３のエッチング工程およびスペーサ膜形成工程の要部断面模式図である。
開口部３９ａの形成後は、図１１に示すように、多層レジストプロセスを用い、膜厚制御層４２およびレジスト４３，４４を形成する。その際は、形成条件（塗布条件）を適切に制御することにより、開口部３９ａには薄いレジスト４３が形成され、開口部３９ａの周辺の表面上には厚いレジスト４４が形成されるようにする。
【００４３】
そして、このようにして形成したレジスト４３，４４の側からエッチングを行うことで、図１２に示すように、シリコン基板２０の内部に達する、さらに深い開口部３９ｂを形成する。このエッチングの際には、シリコン基板２０のエッチング前に図１１に示したレジスト４３，４４の消失が進むが、薄いレジスト４３が先に消失し、厚く形成されていたレジスト４４の残りがマスクになり、そのレジスト４４の消失前までに開口部３９ｂが形成される。
【００４４】
したがって、形成する開口部３９ｂの深さを基に、レジスト４３，４４の膜厚を設定しておく。また、形成可能なアスペクト比の観点から、深い開口部３９ｂを形成するほど、それに先立ち、より広い開口面積の開口部３９，３９ａを形成しておく必要があるため、形成する開口部３９ｂの深さやその平面形状を基に、レジストパターン（開口パターン）の形成を行うようにする。
【００４５】
開口部３９ｂの形成後は、シリコン基板２０の露出表面に、窒化シリコン膜等でスペーサ膜４５を形成する。
図１３はバリアメタルおよびシード銅層形成工程の要部断面模式図、図１４は銅埋め込み工程の要部断面模式図、図１５はＣＭＰ工程の要部断面模式図である。
【００４６】
開口部３９ｂおよびスペーサ膜４５の形成後は、まず、図１３に示すように、全面にスパッタ法等によりバリアメタル４６およびシード銅層４７を形成し、次いで、図１４に示すように、メッキ法を用いて銅層４８を形成する。なお、図１４では、銅層４８に図１３のシード銅層４７を含めて図示している。そして、層間絶縁膜３２までＣＭＰによる平坦化を行い、余分な銅層４８、バリアメタル４６、ストッパ膜３４を除去することにより、開口部３９ｂ内に図１５に示すような電極４９を形成する。
【００４７】
図１６は第２の層間絶縁膜形成工程の要部断面模式図である。
電極４９を形成した後は、全面に新たに窒化シリコン膜等のストッパ膜５０、およびＬｏｗ−ｋ膜等の層間絶縁膜５１を形成する。その後は、上記図２〜図５に示したのと同様にして、プラグおよび第２層目以降の配線を、電極４９が所定の電源配線や信号配線に接続されるように、形成していけばよい。勿論、デュアルダマシンプロセスを用いて第２層目以降の配線を形成していくことも可能である。
【００４８】
以上のようにして形成した電極４９は、シリコン基板２０の裏面をバックグラインド処理することによって露出させることができ、電極４９の露出端面は、容量素子の接続や電気特性試験を行うための外部接続用端子として利用される。電極４９の形成にあたっては、接続する容量素子の種類や試験の種類を基に、その平面形状が設定される。例えば、露出させた電極４９に容量素子を接続する場合には、その容量素子を露出端面に直接接続可能なように、あるいは露出端面に適当なパッドを形成しそのパッドを介して接続可能なように、電極４９の平面形状を設定する。
【００４９】
なお、ここでは銅配線を形成する場合を例に説明したが、アルミ配線を形成することも可能である。また、ここでは電極４９を銅で構成するようにしたが、銅のほか、導電性を有する１種または２種以上の金属を用いて構成することも可能である。
【００５０】
以下、上記のような原理を適用した半導体素子をパッケージ基板に実装した半導体装置の構成例について、図１７〜図２７を参照して説明する。なお、図１７〜図２７において、半導体素子およびパッケージ基板の内部は、プラグを含む配線構造を簡略化して模式的に図示している。また、半導体素子およびパッケージ基板の配線の位置や接続関係、半導体素子のＭＯＳトランジスタの構造やその形成位置等は、単なる例であってこれに限定されるものではない。また、以下の説明において、同一の要素については同一の符号を付している。
【００５１】
まず、第１構成例について説明する。
図１７および図１８は半導体装置の第１構成例の断面模式図、図１９は第１構成例における半導体素子の平面模式図である。
【００５２】
この図１７に示す半導体装置６０は、半導体素子７０がバンプ７１を介してパッケージ基板８０にフリップチップ実装されており、パッケージ基板８０は、それに設けられたバンプ８１を介してマザーボード等の別の回路基板に接続可能とされている。半導体素子７０は、パッケージ基板８０側から電流（電荷）が供給され、生成した信号をパッケージ基板８０側に出力するように構成されている。
【００５３】
半導体素子７０は、半導体基板７２を用いてＭＯＳトランジスタ７３が形成され、半導体基板７２上には、複数層にわたってプラグと配線が所定の接続関係で形成された配線構造７４ａを有する多層配線７４が形成されている。さらに、この半導体素子７０は、多層配線７４内の配線構造７４ａに接続され、そこから半導体基板７２内へと延びる複数の電極７５を有している。各電極７５の一端は、多層配線７４内の配線構造７４ａにおける電源配線（パッケージ基板８０の電源配線（ＶＤＤ／ＧＮＤ）に電気的に接続されている電源配線（ＶＤＤ／ＧＮＤ）。）に接続されているものとし、他端は半導体基板７２と絶縁された状態でその内部に埋設されているものとする。
【００５４】
また、パッケージ基板８０は、いわゆるビルドアップ基板であり、複数層にわたってプラグと配線が所定の接続関係で形成された配線構造８０ａを有している。また、ここでは、半導体素子７０の実装面側に設けられたパッド８２上に、複数のデカップリングコンデンサ８３が搭載されている。これらのデカップリングコンデンサ８３はそれぞれ、パッケージ基板８０に供給された電荷を蓄積すると共に、必要に応じてその蓄積した電荷を半導体素子７０に供給することができるように、パッケージ基板８０および半導体素子７０に電気的に接続されている。
【００５５】
このような半導体装置６０の半導体素子７０は、内部に形成された容量セル（図示せず。）やパッケージ基板８０に搭載されているデカップリングコンデンサ８３によって充分な容量が確保されている場合には、図１７に示すように、その電極７５を露出させることなく使用することができる。
【００５６】
一方、不具合や用途変更等に伴って半導体素子７０に電圧変動が生じる場合等、半導体素子７０に作りこまれている容量セルやパッケージ基板８０に搭載されているデカップリングコンデンサ８３では容量が不足してしまうような場合には、この半導体素子７０は、半導体基板７２をバックグラインド処理し（図１７の半導体基板７２の点線部分を除去する。）、電極７５を露出させることによって、そこにデカップリングコンデンサ等の容量素子を搭載することができるようになっている。ここでは、図１８に示すように、露出させた電極７５に複数のデカップリングコンデンサ７６が搭載可能な構成とされており、これらのデカップリングコンデンサ７６がそれぞれ、半導体素子７０に供給された電荷を蓄積し、必要に応じてその蓄積した電荷を電源配線に接続された電極７５を介して半導体素子７０に供給することができるようになっている。なお、バックグラインド処理による電極７５の露出は、半導体素子７０のパッケージ基板８０への実装前あるいは実装後に行うことができる。
【００５７】
半導体素子７０は、この図１８に示したような構成とすることが可能なように、その電極７５があらかじめ内部に作り込まれている。例えば、図１９に示すように、露出させたときに上記機能を果たし得る最大４つのデカップリングコンデンサ７６（図中点線で図示。）が搭載可能なように、また、搭載するデカップリングコンデンサ７６のサイズや電極形状に応じた平面形状で、電極７５を形成しておく。
【００５８】
なお、デカップリングコンデンサ７６は、電極７５の露出後その上にパッド７７を形成してから搭載することが可能であるが、露出後の電極７５上にデカップリングコンデンサ７６を直接搭載することも可能である。また、半導体素子７０に搭載するデカップリングコンデンサ７６の各容量と、パッケージ基板８０に搭載されるデカップリングコンデンサ８３の各容量とは、同じであってもよく、異なっていてもよい。
【００５９】
また、ここでは、パッケージ基板８０上に複数のデカップリングコンデンサ８３を搭載することとしたが、その数は限定されず、また、不要であれば搭載しないようにしても構わない。デカップリングコンデンサ８３を複数搭載する場合は、例えば次の図２０に示すように、それらをパッケージ基板８０上に分散配置することが好ましい。
【００６０】
図２０は第１構成例の半導体装置の平面模式図である。
この図２０に示すように、パッケージ基板８０上のデカップリングコンデンサ８３を半導体素子７０の周囲に分散配置するようにすれば、それらの並列効果により、パッケージ基板８０内のインダクタンスを低減して電圧降下や共振現象を効果的に抑制することができる。
【００６１】
また、ここでは、露出させた電極７５にデカップリングコンデンサ７６を接続する構成について述べたが、この電極７５は、デカップリングコンデンサ７６を接続する代わりに、電気特性を試験するための端子として利用することもできる。なお、このような試験用端子のために電極７５を設ける場合には、設計段階における知見、例えばいずれの回路ブロックで電源電圧変動や電源ノイズ等が発生する可能性があるか等を考慮し、電極７５を電源配線以外の信号配線に電気的に接続しておくようにしてもよい。
【００６２】
次に、第２構成例について説明する。
図２１は半導体装置の第２構成例の断面模式図、図２２は第２構成例における半導体素子の平面模式図である。また、図２３は容量アレイチップの回路構成を示す図である。
【００６３】
この図２１に示す半導体装置６０ａは、半導体基板７２のバックグラインド処理によって電極７５ａを露出させた半導体素子７０ａに、容量アレイチップ９０が搭載された構成を有している。容量アレイチップ９０は、半導体基板に不純物拡散領域を形成してその上に絶縁膜および電極膜を積層して構成されるゲート容量や、金属間に絶縁膜を設けたＭＩＭ（Metal-Insulator-Metal）容量等が内部に複数形成された構成を有している。容量アレイチップ９０には、各容量に電気的に接続された外部接続用端子が設けられており、それらの外部接続用端子が半導体素子７０ａの電極７５ａと電気的に接続されている。
【００６４】
なお、ここでは、容量アレイチップ９０と半導体素子７０ａとの接続がパッド９１，７７およびバンプ９２を介して行われ、また、容量アレイチップ９０と半導体素子７０ａとの間にはアンダーフィル材９３が充填されている。
【００６５】
半導体素子７０ａは、電極７５ａを露出させたときにこのような容量アレイチップ９０が搭載可能なように、例えば図２２に示すように、あらかじめ内部に電極７５ａが形成されている。また、容量アレイチップ９０は、例えば図２３に示すように複数の容量Ｃ1〜ＣnとヒューズＦを備えた回路を形成し、ヒューズＦを切断することによって容量が増えるような構成とすることができる。
【００６６】
このような半導体装置６０ａによっても、半導体素子７０ａの動作の安定化を図ることができる。
次に、第３構成例について説明する。
【００６７】
図２４は半導体装置の第３構成例の断面模式図である。
この図２４に示す半導体装置６０ｂは、半導体基板７２のバックグラインド処理によって電極７５ｂを露出させた半導体素子７０ｂに、バンプ１００を介してインターポーザ１０１が接続され、そのインターポーザ１０１に複数のデカップリングコンデンサ１０２が搭載された構成を有している。
【００６８】
インターポーザ１０１は、その内部に所定の配線構造１０１ａを備え、その配線構造１０１ａに複数のデカップリングコンデンサ１０２がそれぞれ電気的に接続されている。これらのデカップリングコンデンサ１０２はそれぞれ、半導体素子７０ｂに供給された電荷をその電極７５ｂとインターポーザ１０１を介して蓄積し、必要に応じてその蓄積した電荷をインターポーザ１０１と電極７５ｂを介して半導体素子７０ｂに供給することができるようになっている。
【００６９】
インターポーザ１０１は、複雑な回路構成を有する半導体素子７０ｂに比べて、より多くのデカップリングコンデンサ１０２を搭載可能な回路構成とすることができる。したがって、電極７５ｂをインターポーザ１０１と接続可能なように内部に形成しておけば、多数のデカップリングコンデンサ１０２を搭載してその動作の安定化を図ることができる。
【００７０】
次に、第４構成例について説明する。
図２５は半導体装置の第４構成例の断面模式図である。
この図２５に示す半導体装置６０ｃは、半導体基板７２のバックグラインド処理によって電極７５ｃを露出させた半導体素子７０ｃに、第１金属部材１１０、誘電体層１１１および第２金属部材１１２が積層され、第２金属部材１１２がパッケージ基板８０に接続された構成を有している。第１金属部材１１０は、半導体素子７０ｃのＶＤＤ配線に電気的に接続されている電極７５ｃに接続され、誘電体層１１１を介して配置された第２金属部材１１２は、パッケージ基板８０のＶＳＳ配線に電気的に接続されるようになっている。
【００７１】
第１金属部材１１０は、例えば、金属メッキ層で構成することができ、また、第２金属部材１１２は、例えば、半導体素子７０ｃを覆うように設けられる金属製の放熱フィンやカバーを用いて構成することができる。
【００７２】
このような半導体装置６０ｃでは、第１金属部材１１０、誘電体層１１１および第２金属部材１１２で容量が構成され、それにより、たとえ電圧変動が発生した場合でも半導体素子７０ｃを安定して動作させることができる。
【００７３】
次に、第５構成例について説明する。
図２６は半導体装置の第５構成例の断面模式図である。
この図２６に示す半導体装置６０ｄは、ＭＯＳトランジスタ（図示せず。）が形成されている半導体素子７０ｄに、電源配線（ＶＤＤ／ＧＮＤ）に接続された不純物拡散領域（ウェルタップ）７８が形成されており、そのウェルタップ７８から電極７５ｄが形成された構成を有している。
【００７４】
この場合、電極７５ｄは、半導体素子７０ｄのパッケージ基板８０への実装前あるいは実装後に、半導体素子７０ｄの裏面側からウェルタップ７８に達するコンタクトホールを形成した後、そこに電極７５ｄの材料を埋め込むことによって形成される。そして、このように形成された電極７５ｄにはデカップリングコンデンサ７６が電気的に接続されて、半導体装置６０ｄが構成されている。
【００７５】
このような半導体装置６０ｄによっても、半導体素子７０ｄの動作の安定化を図ることができる。
なお、このような半導体素子７０ｄの電極７５ｄには、図２１に示したような容量アレイチップ９０を接続したり、図２４に示したようなデカップリングコンデンサ１０２が搭載されたインターポーザ１０１を接続したりすることも可能である。
【００７６】
次に、第６構成例について説明する。
図２７は半導体装置の第６構成例の断面模式図である。
この図２７に示す半導体装置６０ｅは、パッケージ基板８０ｅ内の配線構造８０ａに、ＶＤＤ接続されたプレート状の配線８４とＧＮＤ接続されたプレート状の配線８５とで誘電体層８６が挟まれた容量が形成された構成を有している。配線８４，８５は、半導体素子７０の所定のバンプ７１に電気的に接続される。パッケージ基板８０ｅは、ビルドアップ基板であり、配線８４，８５は、他の配線と同様に所定の層に形成することができ、誘電体層８６は、パッケージ基板８０ｅの基板材料からなる、配線８４，８５間の層をそのまま利用することができる。
【００７７】
ここでは、このようなパッケージ基板８０ｅに実装された半導体素子７０に、電極７５を介してデカップリングコンデンサ７６が接続されている。このような半導体装置６０ｅによっても、半導体素子７０の動作の安定化を図ることができる。
【００７８】
なお、このようなパッケージ基板８０ｅを、図２１〜図２６に示した半導体装置６０ａ，６０ｂ，６０ｃ，６０ｄのパッケージ基板８０に替えて用いることも可能である。
（付記１）  一方の主面側にトランジスタが形成された半導体基板と、
前記一方の主面側に設けられ、前記トランジスタに電気的に接続された配線を備えた配線層と、
前記配線に電気的に接続され、前記半導体基板に前記一方の主面側から他方の主面側に向かって延在配置された電極と、
を有することを特徴とする半導体素子。
【００７９】
（付記２）  前記他方の主面に前記電極の端面が表出していることを特徴とする付記１記載の半導体素子。
（付記３）  前記電極に前記他方の主面側に配置された容量素子が電気的に接続されていることを特徴とする付記２記載の半導体素子。
【００８０】
（付記４）  一方の主面側にトランジスタが形成された半導体基板と、前記一方の主面側に設けられ、前記トランジスタに電気的に接続された配線を備えた配線層と、前記配線に電気的に接続され、前記半導体基板に前記一方の主面側から他方の主面側に向かって延在配置された電極と、を有する半導体素子と、
前記半導体素子が前記配線層側に設けられた端子を用いて実装された回路基板と、
を有することを特徴とする半導体装置。
【００８１】
（付記５）  前記他方の主面上に前記電極に電気的に接続されて形成された第１金属部材と、前記第１金属部材上に形成された誘電体層と、前記誘電体層上に形成された第２金属部材と、を有し、
前記第１金属部材は、高電圧が印加される前記電極に電気的に接続され、前記第２金属部材は、前記回路基板の低電圧が印加される配線に電気的に接続されていることを特徴とする付記４記載の半導体装置。
【００８２】
（付記６）  前記回路基板の前記半導体素子の実装面側に、複数の容量素子が前記半導体素子の周囲に分散して配置されていることを特徴とする付記４または５に記載の半導体装置。
【００８３】
（付記７）  前記回路基板内に、対向する配線と基板材料とによって構成されて前記半導体素子に電気的に接続された容量を有していることを特徴とする付記４〜６のいずれかに記載の半導体装置。
【図面の簡単な説明】
【００８４】
【図１】半導体素子の構成原理の説明図である。
【図２】ＭＯＳトランジスタ形成工程の要部断面模式図である。
【図３】プラグ形成工程の要部断面模式図である。
【図４】第１の層間絶縁膜形成工程の要部断面模式図である。
【図５】配線形成工程の要部断面模式図である。
【図６】第１のレジストパターン形成工程の要部断面模式図である。
【図７】第１のエッチング工程の要部断面模式図である。
【図８】レジスト除去工程の要部断面模式図である。
【図９】第２のレジストパターン形成工程の要部断面模式図である。
【図１０】第２のエッチング工程の要部断面模式図である。
【図１１】第３のレジストパターン形成工程の要部断面模式図である。
【図１２】第３のエッチング工程およびスペーサ膜形成工程の要部断面模式図である。
【図１３】バリアメタルおよびシード銅層形成工程の要部断面模式図である。
【図１４】銅埋め込み工程の要部断面模式図である。
【図１５】ＣＭＰ工程の要部断面模式図である。
【図１６】第２の層間絶縁膜形成工程の要部断面模式図である。
【図１７】半導体装置の第１構成例の断面模式図（その１）である。
【図１８】半導体装置の第１構成例の断面模式図（その２）である。
【図１９】第１構成例における半導体素子の平面模式図である。
【図２０】第１構成例の半導体装置の平面模式図である。
【図２１】半導体装置の第２構成例の断面模式図である。
【図２２】第２構成例における半導体素子の平面模式図である。
【図２３】容量アレイチップの回路構成を示す図である。
【図２４】半導体装置の第３構成例の断面模式図である。
【図２５】半導体装置の第４構成例の断面模式図である。
【図２６】半導体装置の第５構成例の断面模式図である。
【図２７】半導体装置の第６構成例の断面模式図である。
【図２８】半導体素子内部に容量を付加した形態の一例の説明図である。
【図２９】パッケージ基板に容量を付加した形態の一例の説明図である。
【図３０】半導体素子内部の電圧波形の一例を示す図である。
【図３１】デカップリングコンデンサの搭載例を示す図（その１）である。
【図３２】デカップリングコンデンサの搭載例を示す図（その２）である。
【符号の説明】
【００８５】
１，７０，７０ａ，７０ｂ，７０ｃ，７０ｄ  半導体素子
２，７２  半導体基板
３，２１  ＳＴＩ
４，２７，７３  ＭＯＳトランジスタ
５，２２  ウェル
６，２３  ゲート絶縁膜
７，２４  ゲート電極
８，２５  サイドウォール
９ａ，２６ａ  ソース領域
９ｂ，２６ｂ  ドレイン領域
１０，３３，８４，８５  配線
１１，３０  プラグ
１２，７４  多層配線
１３  電源端子
１４  信号端子
１５，４９，７５，７５ａ，７５ｂ，７５ｃ，７５ｄ  電極
１６  絶縁膜
２０  シリコン基板
２８  カバー膜
２９，３２，５１  層間絶縁膜
３１，３４，５０  ストッパ膜
３３ａ，４６  バリアメタル
３５，３８，４１，４３，４４  レジスト
３６，４０，４２  膜厚制御層
３７  反射防止膜
３９，３９ａ，３９ｂ  開口部
４５  スペーサ膜
４７  シード銅層
４８  銅層
６０，６０ａ，６０ｂ，６０ｃ，６０ｄ，６０ｅ  半導体装置
７１，８１，９２，１００  バンプ
７４ａ，８０ａ，１０１ａ  配線構造
７６，８３，１０２  デカップリングコンデンサ
７７，８２，９１  パッド
７８  ウェルタップ
８０，８０ｅ  パッケージ基板
８６，１１１  誘電体層
９０  容量アレイチップ
９３  アンダーフィル材
１０１  インターポーザ
１１０  第１金属部材
１１２  第２金属部材
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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