(57)【要約】【課題】使い勝手が良くて高速動作及び高速応答性を実現した半導体装置を提供する。【解決手段】メモリアレイを複数のワード線と複数の相補ビット線の交点に設けられた複数のスタティック型メモリセルで構成する。データ入出力回路は、上記スタティック型メモリセルに対するデータ入力及びデータ出力を行う。アドレス選択回路は、上記メモリアレイにおける上記スタティック型メモリセルの選択及び上記メモリアレイと上記データ入出力回路との間の信号伝達経路の選択を行う。アドレス入力回路は、上記アドレス入力回路は、第１タイミングでロウ系アドレス信号を取り込み、第２タイミングでカラム系アドレス信号を取り込む入力回路と、上記アドレス選択回路に供給される上記ロウ系アドレスを保持するロウ系レジスタと、上記アドレス選択回路に供給される上記カラム系アドレス信号を保持するカラム系レジスタとを有する。【選択図】図１
2009059455.tif 000002
【特許請求の範囲】
【請求項１】
複数の行に対応して設けられた複数のワード線と複数の列に対応して設けられた複数の相補ビット線の交点に設けられた複数のスタティック型メモリセルを有するメモリアレイと、
上記スタティック型メモリセルに対するデータ入力及びデータ出力を行うデータ入出力回路と、
上記メモリアレイにおける上記スタティック型メモリセルの選択及び上記メモリアレイと上記データ入出力回路との間の信号伝達経路の選択を行うアドレス選択回路と、
上記アドレス選択回路にアドレス信号を供給するアドレス入力回路と、
上記メモリアレイに対するデータ入力又はデータ出力の動作制御を行う制御回路と、
上記制御回路に制御信号を供給する制御入力回路とを有し、
上記アドレス入力回路は、アドレス入力端子から第１タイミングでダイナミック型メモリのロウ系アドレス信号を取り込み、上記アドレス入力端子から上記第１タイミングの後の第２タイミングで上記ダイナミック型メモリのカラム系アドレス信号を取り込む入力回路と、
上記入力回路に与えられた上記ロウ系アドレス信号を保持可能な第１のアドレスレジスタと、
上記第１のアドレスレジスタと上記アドレス選択回路の間に接続され、上記第１のアドレスレジスタのロウ系アドレス信号を受け取る第２のアドレスレジスタとを有する、
半導体装置。
【請求項２】
請求項１において、
前記制御入力回路に入力された信号に応じて、上記第１のアドレスレジスタの出力を上記第２のアドレスレジスタの入力へ接続可能なセレクタを有する、
半導体装置。
【請求項３】
請求項２において、
上記アドレス入力回路、データ入出力回路及び制御入力回路は、クロックに同期してそれぞれ入力信号の入力動作と、出力信号の出力動作を行う、
半導体装置。
【請求項４】
請求項３において、
上記第１のアドレスレジスタは、上記クロックに同期してロウ系アドレス信号およびカラム系アドレス信号を取り込む第１レジスタと第２レジスタとを有し、
上記第２のアドレスレジスタは、上記第１レジスタもしくは第２レジスタの出力信号を上記クロックに同期して取り込む第３レジスタを有し、
さらに、上記アドレス入力回路は、上記第１レジスタもしくは第２レジスタの出力信号を上記クロックに同期して取り込む第４レジスタを有し、
上記セレクタは、上記第１レジスタ又は第２レジスタの出力信号が上記ロウ系アドレス信号であれば上記第３レジスタの入力に伝え、上記第１レジスタ又は第２レジスタの出力信号が上記カラム系アドレス信号であれば上記第４レジスタの入力に伝える、
半導体装置。
【請求項５】
請求項３において、
上記アドレス選択回路は、上記メモリアレイの行アドレス系選択回路と列アドレス系選択回路とを有し、
上記第１のアドレスレジスタは、上記クロックに同期してロウ系アドレス信号およびカラム系アドレス信号を取り込み、
上記セレクタは、
上記第１のアドレスレジスタ内の信号が上記ロウ系アドレス信号の場合、上記クロックに同期して上記第２レジスタに取り込まれるよう伝え、
上記第１のアドレスレジスタ内の信号が上記カラム系アドレス信号の場合、上記列アドレス系選択回路へ伝える、
半導体装置。
【請求項６】
請求項５において、
上記アドレス入力回路は、
上記第２のアドレスレジスタと上記行アドレス系選択回路の間に上記メモリアレイの行アドレスのデータが保持可能な行アドレスレジスタと、
上記セレクタと上記列アドレス系選択回路の間に上記メモリアレイの列アドレスのデータが保持可能な列アドレスレジスタとを有する、
半導体装置。
【請求項７】
請求項３において、
上記制御回路は、ＤＲＡＭのリフレッシュコマンドを受けた場合、半導体装置内にリフレッシュ動作を実行しない、
半導体記憶装置。
【請求項８】
請求項３において、
上記制御回路は、Ｙ系アドレス信号と同時に入力されたリードコマンド／ライトコマンドを内部に留め置くポステッドＣＡＳ動作を有する、
半導体装置。
【請求項９】
第１半導体チップと第２半導体チップとが１つのパッケージに搭載され、
上記第１半導体チップは、
プログラムに従って所望のデータ処理を行うデータ処理回路と、
ダイナミック型ＲＡＭを直接アクセスする専用ポートとを有し、
上記第２半導体チップは、
複数のワード線と複数の相補ビット線の交点に設けられた複数のスタティック型メモリセルを有するメモリアレイと、
上記スタティック型メモリセルに対するデータ入力及びデータ出力を行うデータ入出力回路と、
上記メモリアレイにおける上記スタティック型メモリセルの選択及び上記メモリアレイと上記データ入出力回路との間の信号伝達経路の選択を行うアドレス選択回路と、
上記アドレス選択回路にアドレス信号を供給するアドレス入力回路と、
上記メモリアレイに対するデータ入力又はデータ出力の動作制御を行う制御回路と、
上記制御回路に制御信号を供給する制御入力回路とを有し、
上記アドレス入力回路は、
アドレス入力端子から第１タイミングでダイナミック型メモリのロウ系アドレス信号を取り込み、上記アドレス入力端子から上記第１タイミングの後の第２タイミングで上記ダイナミック型メモリのカラム系アドレス信号を取り込む入力回路と、
上記入力回路に与えられた上記ロウ系アドレス信号を保持可能な第１のアドレスレジスタと、
上記第１のアドレスレジスタと上記アドレス選択回路の間に接続され、上記第１のアドレスレジスタのロウ系アドレス信号を受け取る第２のアドレスレジスタとを有し、
上記アドレス入力回路、制御入力回路及びデータ入出力回路は、上記第１半導体チップの専用ポートの信号に応じて動作するものである、
半導体装置。
【請求項１０】
請求項２から請求項９のいずれかにおいて、
上記セレクタは、上記第１のアドレスレジスタに保持された上記ロウ系アドレス信号の内の一部を上記第２のアドレスレジスタへ入力されるようにする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に関し、スタティック型メモリセルを有するメモリ回路に利用して有効な技術に関するものである。
【背景技術】
【０００２】
同等のテクノロジで作ったスタティック型ＲＡＭ（以下、ＳＲＡＭという）とダイナミック型ＲＡＭ（以下、ＤＲＡＭという）の記憶容量の差は、例えばＳＲＡＭが７２Ｍビットに対してＤＲＡＭが５１２Ｍビット程度と大きな差があり、大容量なメモリが必要なアプリケーションにはＤＲＡＭがコスト面で有利である。反面、ＤＲＡＭにおいては一定周期でリフレッシュ動作を行う必要があることや、微小信号の読み出し、及びメモリセルに再書き込みが必要なことなどから応答性や動作速度に関してはＳＲＡＭが圧倒的に有利である。このようなメモリの特徴の差異からＤＲＡＭとＳＲＡＭとのインターフェースには互換性がなく別個のメモリとして扱われている。このような別個のインターフェースを持つスタティック型ＲＡＭ（以下、ＳＲＡＭという）やリード・オンリー・メモリ（ＲＯＭ）とダイナミック型ＲＡＭ（以下、ＤＲＡＭという）との両方をアクセスすることが可能なメモリ制御回路の例として、特開平１−１６６１４７号公報がある。
【特許文献１】特開平１−１６６１４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
必要なメモリ容量が大きくないアプリケーションは、たとえ現在ＤＲＡＭが使われていても微細化が進むにつれ、大容量化したＳＲＡＭの達成可能な記憶容量で間に合うものも増えることが予想される。同じＬＳＩ（ＣＰＵ等）でもＤＲＡＭでは不可能なスピードの速いメモリを用いることにより、最終製品を差別化する要求が考えられる。この場合、ＬＳＩ中にＳＲＡＭのインターフェースとＤＲＡＭのインターフェースの両方を搭載することは、ＬＳＩチップ面積が増加してコスト増加につながる。ＤＲＡＭのインターフェースは、ＬＳＩ用のインターフェースとしては一般的であり、その設計資源が多い。このことに着目し、ＤＲＡＭとコンパチブルなインターフェースでより高速なメモリを使うことを可能にするという発想から本願発明に至った。
【０００４】
この発明の目的は、使い勝手が良くて高速動作及び高速応答性を実現した半導体装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００５】
本願において開示される半導体装置の実施例の１つは下記の通りである。メモリアレイは、複数のワード線と複数の相補ビット線の交点に設けられた複数のスタティック型メモリセルを有する。データ入出力回路は、上記スタティック型メモリセルに対するデータ入力及びデータ出力を行う。アドレス選択回路は、上記メモリアレイにおける上記スタティック型メモリセルの選択及び上記メモリアレイと上記データ入出力回路との間の信号伝達経路の選択を行う。アドレス入力回路は、上記アドレス選択回路にアドレス信号を供給する。制御回路は、上記メモリアレイに対するデータ入力又はデータ出力の動作制御を行う。制御入力回路は、上記制御回路に制御信号を供給する。上記アドレス入力回路は、第１タイミングでロウ系アドレス信号を取り込み、上記第１タイミングとは異なる第２タイミングでカラム系アドレス信号を取り込む入力回路と、上記アドレス選択回路に供給される上記ロウ系アドレスを保持するロウ系レジスタと、上記アドレス選択回路に供給される上記カラム系アドレス信号を保持するカラム系レジスタとを有する。
【発明の効果】
【０００６】
ＤＲＡＭインターフェースを持つＬＳＩでＳＲＡＭをアクセスすることができ、システム性能の向上及びかかるＳＲＡＭ用途の拡大を実現できる。
【発明を実施するための最良の形態】
【０００７】
図１には、この発明に係るＳＲＡＭの一実施例の全体ブロック図が示されている。メモリアレイＭＡＲＹは、複数のワード線と、複数の相補ビット線と、これら複数のワード線と複数の相補ビット線の交点に設けられた複数のスタティック型メモリセルを有している。デコーダ回路ＤＥＣは、上記複数のワード線の選択するＸ系選択信号を形成し、上記複数の相補ビット線のＹ系選択信号、センスアンプ、ライトアンプの動作信号を形成する。特に制限されないが、上記デコーダ回路ＤＥＣには、ワード線を選択するワードドライバも含まれる。
【０００８】
アドレスバッファＡＤＢは、アドレス入力端子ＡＤＤに時系列的に供給されるＸ系アドレス信号とＹ系アドレス信号を取り込むのに用いられる。アドレス入力端子ＡＤＤは、特に制限されないが、Ａ０〜Ａ１１からなる１２本からなり、１２ビットのＸ系アドレス信号とＹ系アドレス信号がクロック信号ＣＫ，／ＣＫに同期して入力される。上記アドレスバッファＡＤＢの出力信号は、第１段目レジスタＲＥＧ１に取り込まれ、デマルチプレサＤＭＰＸを介して第２段目レジスタＲＥＧ２に伝えられる。上記デマルチプレサＤＭＰＸは、アドレス選択回路として上記時系列的に入力された１２ビットずつのＸ系アドレス信号とＹ系アドレス信号を第２レジスタＲＥＧ２に伝えて２４ビットからなるＸ／Ｙ系アドレス信号としてデコーダ回路ＤＥＣに供給する。
【０００９】
制御回路ＣＯＮＴは、制御入力端子ＣＭＤに供給される制御信号を取り込む、それに対応したメモリ動作に必要な各種制御信号を形成する。制御回路ＣＯＮＴは、クロック発生回路（ＣＫＧ）、モード・レジスタ（ＭＲＥＧ）を含んでいる。クロック発生回路ＣＫＧには、制御入力端子ＣＭＤに含まれるクロック端子ＣＫ，／ＣＫ及びクロックイネーブル端子ＣＫＥを受けて、内部回路の動作に必要なクロック信号ＣＫ１，ＣＫ２等を生成する。クロック端子ＣＫは正相クロック端子であり、クロック端子／ＣＫは逆相（負相）クロック端子である。制御入力端子ＣＭＤとしては、チップセレクト端子／ＣＳ，ロウアドレスストローブ端子／ＲＡＳ，カラムアドレスストローブ端子／ＣＡＳ及びライトイネーブル端子／ＷＥを含む。
【００１０】
これらの端子ＣＫＥ，／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥと、アドレス端子からのアドレス信号Ａ０−Ａ１１及び必要に応じて設けられるバンクアドレス端子からのアドレス信号との組み合わせによりＤＤＲ  ＳＤＲＡＭ（Double Data Rate-Synchronous Dynamic Random Access Memory ）において設定されているような各種コマンドが生成される。このうち、前記のようにメモリアレイがスタティック型メモリセルで構成されていることに対応して、ＣＢＲ（オート）リフレッシュ等のようなリフレッシュに関するコマンドは省略されている。コマンドの例としては、デバイス非選択（ＤＥＳＬ）、ノー・オペレーション（ＮＯＰ）、バースト・ストップ（ＢＳＴ）、リード（ＲＥＡＤ）、ライト（ＷＲＩＴ）、バンク・アクティブ（ＡＣＴ）、モード・レジスタ設定（ＭＲＳ）、拡張モード・レジスタ設定（ＷＭＲＳ）、パワーダウン・モード開始（ＰＷＤＮ）、パワーダウン・モード終了（ＰＤＥＸ）等である。上記コマンドの具体的な真理値表については、周知であるので省略する。
【００１１】
従来、ＤＲＡＭではスタンバイ／パワーダウン時でも一定の割合でメモリセル内容のリフレッシュ動作が必要であり、その為に僅かではあるが消費電力が必要となる。これに対して、本発明の様にメモリコアをＳＲＡＭで構成した場合、リフレッシュ動作が不要となり、スタンバイ状態に於いて一般的にはＤＲＡＭよりも低消費電力にする事が可能となる。これにより、本発明によればスタンバイ／パワーダウン・モードに於いて従来よりも消費電力を低減したシステムを実現する事が可能となるメリットがある。
【００１２】
上記メモリアレイＭＡＲＹの相補ビット線は、特に制限されないが、カラム選択回路ＹＳＷを介して読み出し用共通データ線と書き込み用共通データ線に接続される。上記読み出し用共通データ線には、センスアンプＳＡが接続される。上記書き込み用共通データ線には、ライトアンプＷＡが接続される。特に制限されないが、メモリアレイＭＡＲＹに対しては、上記Ｙ系選択回路ＹＳＷ／ＳＡ／ＷＡにおいては、最大４バースト動作を行うために３２ビット×４＝１２８ビット分の選択動作が行われる。
【００１３】
マルチプレクサＭＰＸは、読み出し時にはバーストアドレスにより３２ビットずつを選択し、入出力回路ＩＯＢを通して上記データ端子ＤＱから３２ビットのデータを最大４回に分けて出力する。逆に、書き込み動作のときには、３２ビットずつのデータを最大４回に分けて入力し、１２８ビットの単位でメモリアレイＭＡＲＹに一斉に書き込む。上記バースト動作のためのアドレス信号は、上記制御回路ＣＯＮＴに含まれるバーストカウンタにより生成されて、上記マルチプレクサＭＰＸの選択が行われる。このようなバースト動作のためにセンスアンプＳＡの出力部やライトアンプＷＡの入力部には、レジスタ等のラッチ手段が設けられている。なお、同図では省略されているが、データ入出力に用いられるクロック端子ＤＱＳが設けられる。このクロック端子ＤＱＳは、データの出力動作のときには、上記制御回路ＣＯＮＴに含まれるＤＬＬ回路等によりクロック信号ＣＫ，／ＣＫに同期したクロック信号とされる。上記入出力回路ＩＯＢは、データ入出力回路を構成する。
【００１４】
ＤＤＲ  ＳＤＲＡＭでは、メモリアレイＭＡＲＹには、それぞれ独立にアクセスすることが可能な４つのメモリバンクを有する。このような４つのバンクの選択のために２ビットのバンクアドレス信号ＢＡ０，ＢＡ１が設けられる。この実施例のメモリアイレＭＡＲＹは、高速動作が可能なスタティック型メモリセルを用いているので、１つのバンクで構成することも可能である。このように１つのバンクしか設けないものでは、上記バンクアドレス信号ＢＡ０，ＢＡ１は省略される。
【００１５】
メモリアレイＭＡＲＹは、特に制限されないが、５１２Ｍビット（＝１６Ｍ×３２ビット）のような記憶容量を持つようにされる。出力するデータのビット幅は、前記のように３２ビットとされる。１６Ｍワード×３２ビットで５１２Ｍビットを構成するので、アドレスビット数は、前記のように２４ビット必要となる（２24＝１６Ｍ）。通常、スタティック型ＲＡＭでは、アドレス信号をマルチプレクスせずに入力するが、この実施例では既存のＤＲＡＭインターフェースでの接続を可能にするために前記のようにアドレスマルチプレクスして入力する。これにより、Ｘ系アドレスとＹ系アドレスに分割することで実装に必要なピン数を削減することが可能となり、性能への影響なしにシステムのコストを削減出来るあるいは信頼度を上げる事が出来ると言うメリットが生じる。この場合、Ｘ系アドレスとＹ系アドレスとは同じビット数である必要はない。メモリ選択回路や、入出力のビット幅に応じて、Ｘ系アドレスとＹ系アドレスのビット数が決められる。
【００１６】
メモリアレイＭＡＲＹは、１つのワード線や一対の相補ビット線に接続されるメモリセルの数を減らして、高速アクセスができるように、複数のメモリマットに分割される。例えば、１つのワード線には、１２８個のメモリセルが接続され、１対の相補ビット線には１２８個のメモリセルが接続されるように、上記メモリアレイＭＡＲＹが複数のメモリマットに分割されて構成される。
【００１７】
図２には、本発明に係るＳＲＡＭのアドレス入力部とコマンド入力部の一実施例のブロック図が示されている。アドレス端子ＡＤＤに対応したアドレス入力バッファＡＤＢの次段には前記図１の第１段目レジスタＲＥＧ１としての２つの第１入力レジスタＩＲＥＧ１、第２入力レジスタＩＲＥＧ２が設けられ、これらに入力されるクロック信号２ＣＫ１，２ＣＫ２が交互に切り替わる事で、そのクロック信号２ＣＫ１，２ＣＫ２に同期して時系列的に入力されるアドレス信号Ａ１〜Ａ４を交互に取りこむことが出来る。コマンド端子ＣＭＤに対応した制御バッファＣＮＢの次段には第５入力レジスタＩＲＥＧ５が設けられる。この第５入力レジスタＩＲＥＧ５に取り込まれたコマンドは、コマンドデコーダＣＤＥＣで解読され、レジスタＲＥＧを介してセレクタＳＥＬの制御信号とされる。
【００１８】
上記コマンドデコーダＣＤＥＣにより、上記第１入力レジスタＩＲＥＧ１、第２入力レジスタＩＲＥＧ２に取り込まれたアドレス信号Ａ１〜Ａ４がＸ系アドレス信号かＹ系アドレス信号かを判断し、上記第１段目レジスタＲＥＧ１としての２つの第１入力レジスタＩＲＥＧ１、第２入力レジスタＩＲＥＧ２の次段に設けられたセレクタＳＥＬにより前記図１の第２段目レジスタＲＥＧ２としての適切な第３入力レジスタＩＲＥＧ３又は第４入力レジスタＩＲＥＧ４レジスタにセットすることでデコーダ回路ＤＥＣにとって正しいアドレスを、次段のデコード回路ＤＥＣに伝える。上記アドレス入力バッファＡＤＢは、アドレス入力回路を構成する。上記セレクタＳＥＬは、上記アドレス選択回路を構成する。上記第１レジスタＲＥＧ１は、第１のアドレスレジスタを構成する。上記第３入力レジスタＩＲＥＧ３は、第２のアドレスレジスタを構成する。上記制御バッファＣＮＢは、制御入力回路を構成する。
【００１９】
入力されたＤＲＡＭのロウ系アドレス信号は、そのまま上記図１のメモリアレイＭＡＲＹのロウ系アドレス信号とし、入力されたＤＲＡＭのカラム系アドレス信号はそのまま上記図１のメモリアレイＭＡＲＹのカラム系アドレス信号に対応しなくてもよい。メモリアレイＭＡＲＹのワード線数、ビット線数に対応して入力されたＤＲＡＭのロウ系アドレス信とカラム系アドレス信号は、適宜に振り分けて使用することができる。これに対応して、上記セレクタＳＥＬは、例えば第１入力レジスタＩＲＥＧ１の一部のアドレス信号を、第３入力レジスタＩＲＥＧ３に、また残りの一部を第４入力レジスタＩＲＥＧ４に転送するようにする。
【００２０】
図３には、図２のアドレス入力部の動作を説明するタイミング図が示されている。例えば外部クロックＣＫに同期した内部クロック２ＣＫ１，２ＣＫ２の立ち上がりに同期してアドレスを入力する場合の例は、以下の通りである。内部クロック２ＣＫ１と内部クロック２ＣＫ２は、それぞれ上記第１段目レジスタＲＥＧ１としての第１入力レジスタＩＲＥＧ１とＩＲＥＧ２に入力されるクロック信号である。これらクロック信号２ＣＫ１，２ＣＫ２は、外部クロックＣＫ，／ＣＫの２倍の周期とすることで、外部から入力されたアドレス信号Ａ１とＡ２等を交互に振り分けて取り込むことができる。
【００２１】
図３において、第１番目の外部クロックＣＫに同期して内部クロック２ＣＫ１が変化するのでアドレス信号Ａ１は第１入力レジスタＩＲＥＧ１に取り込まれ、第２番目の外部クロックＣＫに同期して内部クロック２ＣＫ２が変化するのでアドレス信号Ａ２は第２入力レジスタＩＲＥＧ２に取り込まれる。上記クロックＣＫに同期して制御バッファＣＮＢを通してコマンドＣＭＤが入力され、それが入力レジスタＩＲＥＧ５に取り込まれてコマンドデコーダＣＤＥＣで判定される。上記判定されたバンクアクティブＡＣＴのコマンドはレジスタＲＥＧに入力されて、上記セレクタＳＥＬの選択信号を形成し、上記第１入力レジスタＩＲＥＧ１に取り込まれたアドレス信号Ａ１をＸ系アドレス信号Ｘ１と判定して第３入力レジスタＩＲＥＧ３に伝え、上記第２入力レジスタＩＲＥＧ２に取り込まれたアドレス信号Ａ２をＹ系アドレス信号Ｙ１と判定して第４入力レジスタＩＲＥＧ４に伝える。つまり、第２段目レジスタＲＥＧ２においては、第３入力レジスタＩＲＥＧ３にはＸ系アドレス信号が伝えられ、第４入力レジスタＩＲＥＧ４にはＹ系アドレス信号Ｙ１が伝えられることになる。
【００２２】
図３において、第３番目の外部クロックＣＫではアドレス信号もコマンドも入力されず、第４番目の外部クロックＣＫと第５番目の外部クロックＣＫに同期してアドレス信号Ａ３とＡ４が入力される。第４番目の外部クロックＣＫに同期して内部クロック２ＣＫ２が変化するのでアドレス信号Ａ３は第２入力レジスタＩＲＥＧ２に取り込まれ、第５番目の外部クロックＣＫに同期して内部クロック２ＣＫ１が変化するのでアドレス信号Ａ４は第１入力レジスタＩＲＥＧ１に取り込まれる。上記第４番目のクロックＣＫに同期して制御バッファＣＮＢを通してコマンドＣＭＤが入力され、それが入力レジスタＩＲＥＧ５に取り込まれてコマンドデコーダＣＤＥＣで判定される。上記判定されたバンクアクティブＡＣＴのコマンドはレジスタＲＥＧに入力されて、上記セレクタＳＥＬの選択信号を形成し、上記第２入力レジスタＩＲＥＧ２に取り込まれたアドレス信号Ａ３をＸ系アドレス信号Ｘ２と判定して第３入力レジスタＩＲＥＧ３に伝え、上記第１入力レジスタＩＲＥＧ１に取り込まれたアドレス信号Ａ４をＹ系アドレス信号Ｙ２と判定して第４入力レジスタＩＲＥＧ４に伝える。
【００２３】
内部クロック２ＣＫ１と２ＣＫ２の関係では、前記外部アドレス信号Ａ３とＡ４が外部アドレス信号Ａ１，Ａ２と逆転した場合でも、前記同様に第２段目レジスタＲＥＧ２においては、第３入力レジスタＩＲＥＧ３にはＸ系アドレス信号が伝えられ、第４入力レジスタＩＲＥＧ４にはＹ系アドレス信号Ｙ１が伝えられることになる。このようにして、コマンド信号の状態（ＡＣＴ）によりそのアドレス信号がＸ系アドレス信号かＹ系アドレス信号かを判断し、セレクタＳＥＬを制御することにより第２段目レジスタＲＥＧ２においては、上記第３入力レジスタＩＲＥＧ３には適切なＸ系アドレス信号が、上記第４入力レジスタＲＥＧ４には適切なＹ系アドレス信号をセットすることができる。次段のデコーダ回路ＤＥＣでは、Ｘ系選択回路では上記Ｘ系アドレス信号がデコードされ、Ｙ系選択回路では上記Ｙ系アドレス信号がデコードされる。
【００２４】
図４には、本発明に係るＳＲＡＭのアドレス入力部とコマンド入力部の他の一実施例のブロック図が示されている。アドレス入力バッファＡＤＢの次段には前記図１の第１段目レジスタＲＥＧ１としての第１入力レジスタＲＥＧ１が設けられる。第２段目レジスタＲＥＧ１としての第３入力レジスタＲＥＧ３が設けられる。つまり、前記図２のレジスタＩＲＥＧ２，ＩＲＥＧ４が省略される。第２段目レジスタＲＥＧ２としてＸ系レジスタＸＲＥＧと、Ｙ系レジスタＹＲＥＧが設けられる。この実施例の内部クロックＣＫ１，ＣＫ２は、外部クロックＣＫと同じ周期のパルスとされる。上記第１入力レジスタＩＲＥＧ１と第３入力レジスタＩＲＥＧ３及びＹ系レジスタＹＲＥＧの間にセレクタＳＥＬが設けられる。制御バッファＣＮＢの次段には第５入力レジスタＩＲＥＧ５が設けられる。この第５入力レジスタＩＲＥＧ５に取り込まれたコマンドは、コマンドデコーダＣＤＥＣで解読されてセレクタＳＥＬの制御信号とされる。
【００２５】
この実施例では、アドレス信号ＡＤＤとコマンド信号ＣＭＤに対応した入力バッファＡＤＢ，ＣＮＢが設けられている所迄は、前記図２の実施例と同様であるが、入力レジスタＩＲＥＧ１に供給されるクロックＣＫ１（ＣＫ２も同じ）は外部のクロック信号ＣＫと同じ周期のパルスとされる。この入力レジスタＩＲＥＧ１の出力部にセレクタＳＥＬが設けられ、コマンドデコーダＣＤＥＣの出力信号により制御して第１番目のアドレス信号（Ｘ系）か、第２番目のアドレス信号（Ｙ系）かを次のようにして振り分ける。
【００２６】
図５には、図４のアドレス入力部の動作を説明するタイミング図が示されている。第１番目の外部クロックＣＫに同期して内部クロックＣＫ１が変化するのでアドレス信号Ａ１はＸ系アドレス信号Ｘ１として第１入力レジスタＩＲＥＧ１に取り込まれる。第２番目の外部クロックＣＫに同期して内部クロックＣＫ１が変化するので上記第１入力レジスタＩＲＥＧ１に取り込まれたアドレス信号Ｘ１は、次段に伝えられるとともにアドレス信号Ａ２が上記第１入力レジスタＩＲＥＧ１にＹ系アドレス信号Ｙ１として取り込まれる。上記第１番目の外部クロックＣＫに同期して制御バッファＣＮＢを通してコマンドＣＭＤが入力され、それが入力レジスタＩＲＥＧ５に取り込まれてコマンドデコーダＣＤＥＣで判定される。上記判定されたバンクアクティブＡＣＴのコマンドに対応してセレクタＳＥＬは、上記第１入力レジスタＩＲＥＧ１の出力と第３入力レジスタＩＲＥＧ３の入力とを接続するので、上記第２番目の外部クロックＣＫに同期して第３入力レジスタＩＲＥＧ３には上記アドレス信号Ｘ１が伝えられる。そして、第３番目の外部クロックＣＫに同期して上記第３入力レジスタＩＲＥＧ３のアドレス信号Ｘ１は、Ｘ系レジスタＸＲＥＧに伝えられ、上記第１入力レジスタＩＲＥＧ１のアドレス信号Ｙ１は、Ｙ系レジスタはレジスタＹＲＥＧに入力される。
【００２７】
前記同様に第４番目の外部クロックＣＫに同期してアドレス信号Ａ３はＸ系アドレス信号Ｘ２として第１入力レジスタＩＲＥＧ１に取り込まれ、第５番目の外部クロックＣＫに同期して上記第１入力レジスタＩＲＥＧ１に取り込まれたアドレス信号Ｘ２は、セレクタＳＥＬを通して第３入力レジスタＩＲＥＧ３に伝えられるとともに、アドレス信号Ａ４がＹ系アドレス信号Ｙ２として第１入力レジスタＩＲＥＧ１に取り込まれる。そして、第６番目の外部クロックＣＫに同期して上記第３入力レジスタＩＲＥＧ３のアドレス信号Ｘ２は、Ｘ系レジスタＸＲＥＧに伝えられ、上記第１入力レジスタＩＲＥＧ１のアドレス信号Ｙ２は、Ｙ系レジスタはレジスタＹＲＥＧに入力される。このように、バンクアクティブコマンドＡＣＴと同時に入力されたアドレス信号Ａ１，Ａ３はＸ系アドレス信号と判定され、それより１クロック遅れて入力されたアドレス信号Ａ２，Ａ４はＹ系アドレス信号と判定されて振り分けられる。
【００２８】
図６には、本発明に係るＳＲＡＭのアドレス入力部とコマンド入力部の更に他の一実施例のブロック図が示されている。この実施例では、前記図４の実施例のＸ系レジスタＸＲＥＧと、Ｙ系レジスタＹＲＥＧが省略される。レジスタＩＲＥＧ３及びＩＲＥＧ１が前記Ｘ系レジスタＸＲＥＧ及びＹ系レジスタＹＲＥＧの機能を合わせ持つようにされる。これにより、最終段にレジスタが省略されて回路の簡素化が図られるとともに上記入力レジスタＩＲＥＧ３，ＩＲＥＧ１を直接次段のデコーダ回路ＤＥＣに出力する事で、１クロック分遅延時間が小さくすることができる。
【００２９】
図７には、図６のアドレス入力部の動作を説明するタイミング図が示されている。前記図５と基本的には同じであるが、出力タイミングが第２番目の外部クロックＣＫに同期して第１入力レジスタＩＲＥＧ１の出力信号がＹ系アドレス信号Ｙ１として出力され、第３入力レジスタＩＲＥＧ３の出力信号がＸ系アドレス信号Ｘ１として出力される。図７においては、第３番目の外部クロックＣＫには何も入力されない状態であり、第４番目と第５番目のクロックＣＫに同期してアドレス信号Ａ３，Ａ４が入力されると、上記第５番目のクロックＣＫ１に対応して上記アドレス信号Ａ３がＸ系アドレス信号Ｘ２として、上記アドレス信号Ａ４がＹ系アドレス信号Ｙ２としてデコーダ回路ＤＥＣに伝えられる。
【００３０】
図８には、この発明に係るＳＲＡＭの動作を説明するためのタイミング図が示されている。図８（Ａ）には、アドレス信号をマルチプレクスさせた場合のタイミング図が示され、図８（Ｂ）にはアドレス信号をマルチプレクスさせない場合のタイミング図が示されている。図８（Ａ）に示したように、従来のＤＤＲ・−ＳＲＡＭでは、２サイクルに１度アドレス信号Ｘ１，Ｙ１等を入力すれば入出力バスのバンド幅が完全に満たされるために、アドレス信号をこれ以上高いレートで入力しても無駄である。アドレスバスのバンド幅は、むしろ入出力バスのバンド幅で律速されている為、占有率は最大でも５０％となる。従って、図８（Ｂ）に示す様にアドレス信号をＸ１，Ｙ１等をマルチプレクスさせて時系列的に入力しても性能に対する影響が出ることがない。
【００３１】
図８おいては、リードコマンドＲＥＡＤ及びライトコマンドＷＲＩＴＥに対応してバースト長を４に設定した例が示されている。つまり、アドレスＸ１，Ｙ１により読み出しデータＱ１１〜Ｑ１４、アドレスＸ２，Ｙ２により読み出しデータＱ２１〜Ｑ２４をクロックＣＱの両エッジに同期して出力させる例と、アドレスＸ３，Ｙ３を指定して書き込みデータＤ３１〜Ｄ３４、アドレスＸ４，Ｙ４を指定して書き込みデータＤ４１〜Ｑ４４をクロックＣＱの両エッジに同期して入力させる例が示されている。コマンドＮＯＰはノー・オペレーションを示している。
【００３２】
本願発明のようにアドレス信号をマルチプレクスさせた場合、リードモードにおいては２番目のアドレスＹ１（Ｙ２）からデータ出力Ｑ１１（Ｑ２１）までの絶対時間が短くなり、ライトモードでは２番目のアドレスＹ３（Ｙ４）からデータ入力Ｄ３１（Ｄ４１）までの絶対時間が短くなり、これに対応してメモリアクセス時間の性能が高く設定される。もしも、このようなメモリアクセス時間が確保できない場合には、図９（Ｃ）のタイミング図に示したように入出力データのレイテンシイを拡大する事により対応可能となる。図９（Ｃ）例ではリードレイテンシイ（ Read Latency ）を１に設定し、ライトレイテンシイ（Write Latency ）を０．５に設定したものである。上記レイテンシイを上記値以上に設定することも可能である。なお、図９（Ｂ）は、比較のために前記図８（Ｂ）と同じ波形が示されている。
【００３３】
図１０には、この発明に係るＳＲＡＭの一実施例の動作波形図が示されている。この実施例では、ｔＣＬ−ｔＲＣＤ−ｔＲＰ：１−１−０、ＢＬ＝４、ＲＣ＝２、Ｂａｎｋ＝１の例が示されている。ｔＣＬは、Ｙ系アドレス信号の入力からデータが出力されるまでのＣＡＳレイテンシイ時間であり、同図では１に設定される。ｔＲＣＤは、ＲＡＳ  ｔｏ
ＣＡＳ  ｄｅｌａｙ時間であり、同図では１に設定される。ｔＲＰは、バンクプリチャージ時間であり、同図では０に設定される。ＢＬはバースト長を意味し、同図では４に設定される。ＲＣは、ＲＡＳサイクル時間を意味し、同図では２に設定される。そして、Ｂａｎｋは、バンク数を意味し、同図では１である。
【００３４】
従来のＤＤＲ  ＳＤＲＡＭでは、リード動作／ライト動作を行うには、ＲＡＳ信号（バンクアクティブコマンド＜ＡＣＴ＞）を入力したあと、ＣＡＳ信号（リードコマンド＜ＲＥＡＤ＞又はライトコマンド＜ＷＲＩＴ＞を入力して動作実行する。このとき、ＲＡＳ信号の入力からＣＡＳ信号の入力までに一定のサイクル間隔（ｔＲＣＤ）が必要である。このため、連続して複数のリード動作／ライト動作を行うと、コマンドの競合が起こる場合がある。また、コマンドが競合することがないように効率的にコマンドを発行しても、データバスには無駄な空きが生じることがある。そこで、改良されたＤＤＲ２  ＳＤＲＡＭではＰｏｓｔｅｄ  ＣＡＳの採用により、ＲＡＳ信号（バンクアクティブコマンド＜ＡＣＴ＞）を入力した直後、またはｔＲＤＣ期間中の任意のタイミングでＣＡＳ信号（リードコマンド＜ＲＥＡＤ＞又はライトコマンド＜ＷＲＩＴ＞を入力することができる。入力されたリードコマンド／ライトコマンドはデバイス内部で留め置かれ（Ｐｏｓｔｅｄ）、Ａｄｄｉｔｉｖｅ  Ｌａｔｅｎｃｙ（ＡＬ）後に有効となる。
【００３５】
タイミングＴ０において、アドレス端子ＡＤＤからはＸ系アドレスＸ１が入力され、コマンド端子ＣＭＤからはバンクアクティブコマンドＡＣＴが入力される。タイミングＴ１においてはＹ系アドレス信号Ｙ１とリードコマンドＲＥＡＤが入力される。この実施例のＳＲＡＭも、上記ＤＤＲ２  ＳＤＲＡＭに適合したＰｏｓｔｅｄ  ＣＡＳ機能を有しており、Ｙ系アドレス信号Ｙ１とリードコマンドＲＥＡＤが同時に入力される。ＡＬ＝０により、上記リードコマンドＲＥＡＤは直ちに有効となる。そして、タイミングＴ２においては、ＣＬ＝１により１サイクル遅れ、ＢＬ＝４であるからタイミングＴ２，Ｔ３に対応して出力データＤＱ１１〜１４が順次に出力される。上記タイミングＴ２、Ｔ３（Ｔ４，Ｔ５）で前記同様にＸ２，Ｙ２（Ｘ３，Ｙ３）のアドレス入力及びコマンドＡＣＴ，ＲＥＡＤが入力されるので、上記出力データＤＱ１１〜１４に引き続きタイミングＴ４，Ｔ５に対応して出力データＤＱ２１〜２４（ＤＱ３１〜ＤＱ３４）が順次に出力される。
【００３６】
図１１には、この発明に係るＳＲＡＭの他の一実施例の動作波形図が示されている。この実施例では、ｔＣＬ−ｔＲＣＤ−ｔＲＰ：３−１−１、ＲＣ＝３  ＢＬmax ＝８  Ｂａｎｋ＝１の例が示されている。タイミングＴ０において、アドレス端子ＡＤＤからはＸ系アドレスＸ１が入力され、コマンド端子ＣＭＤからはバンクアクティブコマンドＡＣＴが入力される。タイミングＴ１においては、前記図１０と同様にＹ系アドレス信号Ｙ１とリードコマンドＲＥＡＤが入力される。ＡＬ＝０により、上記リードコマンドＲＥＡＤは直ちに有効となる。そして、タイミングＴ２においては、バンクプリチャージコマンドＰＲＥが入力される。ｔＲＰ＝１によりバンクプリチャージが実行される。タイミングＴ３において、アドレス端子ＡＤＤからはＸ系アドレスＸ２が入力され、コマンド端子ＣＭＤからはバンクアクティブコマンドＡＣＴが入力される。このようにｔＲＣは、タイミングＴ０からタイミングＴ２までの３サイクルにされる。
【００３７】
タイミングＴ４において、Ｙ系アドレス信号Ｙ２とリードコマンドＲＥＡＤが入力される。そして、ＣＬ＝３により３サイクル遅れ、ＢＬ＝８であるからタイミングＴ２〜Ｔ４に対応して出力データＤＱ１１〜１６が順次に出力される。ｔＲＣが３サイクルであるからＢＬ＝８に設定しても、タイミングＴ７では上記アドレスＸ１，Ｙ１に対応した第７番目と第８番目のデータＤＱ１７，ＤＱ１８が無効となって、上記アドレスＸ２，Ｙ２に対応した最初のデータＤＱ２１，２２に置き換えられる。バースト動作の最後のサイクルでは第７，第８番目のデータも出力（ＢＬmax ＝８）される。
【００３８】
図１２には、この発明に係るＳＲＡＭの更に他の一実施例の動作波形図が示されている。この実施例では、ｔＣＬ−ｔＲＣＤ−ｔＲＰ：３−１−０、ＲＣ＝４  ＢＬ＝８  Ｂａｎｋ＝１の例が示されている。タイミングＴ０において、アドレス端子ＡＤＤからはＸ系アドレスＸ１が入力され、コマンド端子ＣＭＤからはバンクアクティブコマンドＡＣＴが入力される。タイミングＴ１においては、前記図１０と同様にＹ系アドレス信号Ｙ１とリードコマンドＲＥＡＤが入力される。ＡＬ＝０により、上記リードコマンドＲＥＡＤは直ちに有効となる。そして、タイミングＴ２、Ｔ３は何も入力されず、タイミングＴ４においてアドレス端子ＡＤＤからはＸ系アドレスＸ２が入力され、コマンド端子ＣＭＤからはバンクアクティブコマンドＡＣＴが入力される。このようにｔＲＣは、タイミングＴ０からタイミングＴ３までの４サイクルにされる。タイミングＴ５において、Ｙ系アドレス信号Ｙ２とリードコマンドＲＥＡＤが入力される。そして、ＣＬ＝３により３サイクル遅れ、ＢＬ＝８であるからタイミングＴ４〜Ｔ７に対応して出力データＤＱ１１〜１８が順次に出力される。ｔＲＣが４サイクルでありＢＬ＝８と一致しているから上記アドレスＸ１，Ｙ１に対応したデータＤＱ１１〜ＤＱ１８と上記アドレスＸ２，Ｙ２に対応したデータＤＱ２１〜ＤＱ２８が順次に出力される。
【００３９】
図１３には、この発明に係るＳＲＡＭの更に他の一実施例の動作波形図が示されている。この実施例では、ｔＣＬ−ｔＲＣＤ−ｔＲＰ：３−１−１、ＲＣ＝６    Ｂａｎｋ＝２（Ａ，Ｂ）の例が示されている。タイミングＴ０において、アドレス端子ＡＤＤからはＸ系アドレスＸ１が入力され、コマンド端子ＣＭＤからはバンクＡに対してバンクアクティブコマンドＡＣＴが入力される。タイミングＴ１においては、前記図１０と同様にＹ系アドレス信号Ｙ１とリードコマンドＲＥＡＤが入力される。ＡＬ＝０により、上記リードコマンドＲＥＡＤは直ちに有効となる。タイミングＴ３において、バンクＢに対するプリチャージコマンドＰＲＥが入力される。
【００４０】
タイミングＴ３において、アドレス端子ＡＤＤからはＸ系アドレスＸ２が入力され、コマンド端子ＣＭＤからはバンクＢに対してバンクアクティブコマンドＡＣＴが入力される。タイミングＴ４においては、前記図１０と同様にＹ系アドレス信号Ｙ２とリードコマンドＲＥＡＤが入力される。ＡＬ＝０により、上記リードコマンドＲＥＡＤは直ちに有効となる。タイミングＴ５において、バンクＡに対するプリチャージコマンドＰＲＥが入力される。これより、ｔＲＡＳはＴ０からＴ４までの５サイクルとされ、ＲＣはプリチャージ時間ｔＲＰを含めて上記のように６サイクルにされる。ＣＬ＝３により３サイクル遅れ、ＢＬ＝４であるからタイミングＴ４〜Ｔ５に対応して出力データＤＱ１１〜１４が順次に出力される。タイミングＴ７〜Ｔ８に対応して出力データＤＱ２１〜２４が出力される。タイミングＴ６はデータバスＤＱに空きが生じる。
【００４１】
上記のように本発明においては、ＳＲＡＭに多くのユーザの使い慣れた（仕様が広く知られており、実装実績も多い）ＤＲＡＭインターフェースを搭載することによりメモリとしての使い勝手を良くすることができる。後述するようなマイクロコンピュータ機能を持つＬＳＩに直接接続するようにするには、ピン配置やファンクションもＤＤＲ２  ＳＤＲＡＭと全く同一するの必要はなく、例えばリフレッシュコマンド等のように必要のないものは省略できる。そして、サイクル条件等はＳＲＡＭのアクセス性能に合わせてより高速に、あるいは柔軟に設定することができる。また、既存の制御端子を用いて、ＳＲＡＭにしかできないような機能を設けてより高機能で使い安くメモリを得るようにするものであってもよい。
【００４２】
例えば、ＤＤＲ２  ＳＤＲＡＭではコマンド入力サイクルが長い。ランダムなアドレスを指定する読み出しあるいは書き込みのコマンドを入力することが出来る最小のサイクル時間長い。これはＤＲＡＭメモリセルが破壊読出しの為、読み出した後セルにデータを書き戻す必要がある為であり、書き戻しの必要が無いメモリＳＲＡＭセルに比べてこのサイクル時間が長くなる。
【００４３】
ＤＤＲ２  ＳＤＲＡＭではアドレスアクセス時間（レイテンシイ）が長い。これらアドレス入力からこれに対応するデータが出力されるまでの時間が長い。そのため、メモリバンクを複数個設けて、パイプライン動作によって見かけ上の高速化を図るものであるが、同一バンクの連続したデータ入出力が制約されてメモリとしては使い勝手が悪くなるが、本願のようにＳＲＡＭを用いることにより、上記レイテンシイを短く、しかも同一バンク内での連続読み出しにも制約がない。そして、ＤＤＲ２  ＳＤＲＡＭでは、リフレッシュ時間が必要であり、常に一定期間にメモリアクセスができない時間帯が生じる。この様にリフレッシュによりアクセス不可能な時間帯が生じると、アクセス性能が低下し、キャッシュメモリとしてのメリットが著しく損なわれる場合がある。これに対して、本願発明にかかるＳＤＲＡＭではそのような制約が無く、２次キャッシュメモリ等としても用いることができる。
【００４４】
本願発明では、前記のようなＤＤＲ２  ＳＤＲＡＭの欠点を隠す様に拡張したＳＲＡＭインターフェースを提供するが、機能的にはＤＤＲ  ＳＤＲＡＭインターフェースと同等となる。その違いはＡＣタイミング仕様、構成バンク数仕様、プリチャージ、ＲＡＳ・ＣＡＳのアドレス振り分け等である。そのことにより、一般的なＤＲＡＭコントローラで制御可能となる。なお、例にとったＤＤＲ２  ＳＤＲＡＭのスペック以外にも、ＧＤＤＲ
ＳＤＲＡＭ  ＲＬＤＲＡＭ、ＦＣＤＲＡＭ等その他の種類のＤＲＡＭ仕様に対しても本発明の適用が可能である。
【００４５】
ＤＤＲ２  ＳＤＲＡＭのＡＣタイミング中のサイクル時間仕様 (ｔＲＣ）は、５０ｎｓ程度の値が一般的であるが、この発明のようにＳＲＡＭメモリアレイを用いた場合には、これより小さい値を実現する事が容易に可能である。コントローラ側のＤＲＡＭインターフェースは使用するＤＲＡＭの仕様に合わせたｔＲＣを指定出来、本発明によるメモリのメリットを得ることが可能となる。そうでない場合でも、本発明によるメモリは機能的にはＤＲＡＭと同等な為、コントローラ側のＤＲＡＭインターフェースの変更は小さくて実現できる。
【００４６】
クロック入力信号ＣＫ，／ＣＫに同期してアドレス信号が入力される。ＤＤＲ２  ＳＤＲＡＭではバンク数が４や８等の数字をとり、同一バンク内のアクセスを制限するのが一般的であるが、その様な制限を持たない本願発明のＳＲＡＭでは、バンク数を１にすることができる。ｔＲＣＤmin は、前記の・らにＲＡＳからＣＡＳへの遅延を示し、３〜５サイクルの値をとることが一般的であるが、この実施例のようにＳＲＡＭアレイを用いる場合には、ＲＡＳ，ＣＡＳははただ単にアドレスを２つに分けて入力する動作となる為、ｔＲＣＤmin ＝１のように高速に設定可能となる。
【００４７】
更に、従来のＤＤＲ２  ＳＤＲＡＭでは必須であるバンクプリチャージ動作も、ＳＲＡＭメモリセル用いれば不要となるが、この前記実施例では tＰＲ＝０として表している。このように tＰＲ＝０はプリチャージコマンドが不要であることを表すものである。
【００４８】
従来のＤＤＲ２  ＳＤＲＡＭではバンク活性化コマンド (Bank Active)から次の Bank Acitveコマンドまでの最小時間を tＲＣと言い、ランダムアクセス可能なサイクル時間を決める重要なＡＣ仕様であるが、従来の一般的なＤＤＲ２  ＳＤＲＡＭでは５０ｎｓ程度の値となる。これに対して、メモリコアにＳＲＡＭを用いた本願発明においては、サイクル時間はこれよりも大幅に縮小することが可能であり、本実施例ではＲＣ(tＲＣを表すサイクル数) を２にすることも可能である。このように、従来の一般的なＤＤＲ２  ＳＤＲＡＭでは、ＣＬ (ＣＡＳ  Ｌatency) 、ＲＣＤ(RAS to CAS Delay)、ＲＰ (Bank Prechargeに必要な時間) をつなげて例えば、３−３−３と性能を表すが、その表現方法に従うなら本実施例のメモリは３−１−０等のように表すことができる。
【００４９】
前記図１０の実施例のように、ＲＣ２＝２とした場合、メモリコアのランダムアクセスサイクルも２サイクルとなり、ＤＤＲ動作で出力されるデータのバースト長を４とすると、出力バスに不要サイクルが発生せずバス使用効率が向上する。つまり、本実施例のメモリは１−１−０と表される例であり、ＲＣ＝２とした為にＢＬ(Burst Length)を４とすれば、出力バスの使用効率を最大とすることが可能となる。本実施例ではＣＬ＝１となっているが、低周波数のクロックで動作させる場合、実効的なデータアクセス時間に余裕が出る為、ＣＬ＝１も可能となる。ユーザにとっては比較的低速な周波数でも、高速なアクセス時間が得られるメリットが有る。
【００５０】
前記図１１の実施例では、３−１−１と表せ、従来のＤＤＲ２  ＳＤＲＡＭ仕様とのコンパチビリティが高いメリットがある。但し、この場合ＲＣは３以下の値をとることが不可能となる。この例で出力バスの使用率１００％は、ＢＬが固定されていると不可能となる為、本実施例ではＢＬmax ＝８と表す機能を備える。この機能によれば、以前に発行されたコマンドの出力と、あとから発行されたコマンドの出力とぶつかる場合、後から発行されたコマンドの出力が有効になる。出力されたデータの前半のみが必要等の場合、実効的にはバースト長が６となり、出力バスの使用率１００％も達成されるメリットがある。また、前記図１２の実施例では、３−１−０、ＲＣ＝４と表せる。この場合、同図の様にＢＬ＝８とし、ＲＣ＝４の２倍にすることにより、出力バスの使用率１００％を達成することが可能となっている。
【００５１】
図１３の実施例では、３−１−１，ＲＣ＝６と表せる。高速メモリ等で２つのバンクに分けによりメリットが出る場合がある。例えば、ＳＲＡＭメモリセルであっても事前にプリチャージの信号を送ることによりスタンバイ時の待機電力をより低く抑えることが可能な場合、ＳＲＡＭであってもバンクＡ，Ｂのように分けした方が良い場合等は、本実施例の様な構成を用いて電力を下げる等のメリットが得られる。
【００５２】
図１４には、この発明に係るＳＲＡＭを用いた半導体装置の一実施例のブロック図が示されている。この実施例は、前記図１の実施例のＳＲＡＭとマイコンチップＣＰＵとを組み合わせたマルチチップモジュール（Multi Chip Module)又はシステム・イン・パッケージ（ＳｉＰ）に向けられている。マルチチップモジュールにおいては、いわゆるベアチップと称されるような著しく小型の形態にされた複数の半導体チップを一つのパッケージの形態の半導体装置とするため、各チップ間の配線距離を短くすることができ、半導体装置の特性を向上させることができる。また、複数のチップを一つのパッケージとすることによって、半導体装置を小型化でき、かつその実装面積を減少させて半導体装置を小型化できる。
【００５３】
この実施例のマルチチップモジュールＭＣＭは、中央処理ユニット（以下、単にＣＰＵという）と、１つのＳＳＲＡＭ(Synchronous  Static Random Access Memory ；以下単にＳＳＲＡＭという）とにより構成される。この実施例におけるＳＳＲＡＭは、前記図１等で示したＤＤＲ２  ＳＤＲＡＭ等のインターフェースと同等（互換性）を持つインターフェースを持つＳＲＡＭである。
【００５４】
ＣＰＵ（マイコン用チップ）と、ＳＳＲＡＭとはマルチチップモジュールＭＣＭ構成する実装基板に形成されたアドレスバス、データバス及び制御バスに相互に接続される。例えば、アドレスバスは、ＳＳＲＡＭのアドレス端子Ａ０〜Ａ１１に対応された１２本からなり、データバスは、ＳＳＲＡＭのデータ端子ＤＱ０〜ＤＱ３２に対応された３２本からなる。上記ＣＰＵは、上記アドレスバスに対してＡ２からＡ１３のアドレス端子が接続され、上記データバスに対してはＤ０〜Ｄ３１が接続される。
【００５５】
上記ＣＰＵは、ＳＤＲＡＭに対応されたＣＫ，ＣＫＢ、ＣＫＥ、ＣＳ３Ｂ、ＲＡＳ３ＬＢ、ＣＡＳＬＢ、ＲＤ／ＷＲＢとＤＱＭＵＵＢ，ＤＱＭＵＬＢ及びＤＱＭＬＵＢ，ＤＱＭＬＬの各制御出力端子を持ち、それぞれがＳＳＲＡＭのＣＫ，ＣＫＢ、ＣＫＥ、ＣＳＢ、ＲＡＳＢ、ＣＡＳＢ、ＷＥＢとＤＱＭＵ，ＤＱＢＬに接続される。ここで、各端子名にＢを付したものは、図面上では端子名にオーバーを付したロウレベルをアクティブレベルとする論理記号に対応している。上記端子ＤＱＭＵＵＢ，ＤＱＭＵＬＢ及びＤＱＭＬＵＢ，ＤＱＭＬＬは、マクス信号であり、上記３２ビットからなるデータバスを８ビットずつ４組に分け、ＤＱＭＵＵＢ，ＤＱＭＵＬＢ及びＤＱＭＬＵＢ，ＤＱＭＬＬにより選択的なマスクを行う。
【００５６】
上記ＳＳＲＡＭにおいて、チップセレクト端子ＣＳＢはそのロウレベルによってコマンド入力サイクルの開始を指示する。チップセレクト端子ＣＳＢがハイレベルのとき（チップ非選択状態）やその他の入力は意味を持たない。但し、後述するメモリバンクの選択状態やバースト動作などの内部動作はチップ非選択状態への変化によって影響されない。ＲＡＳＢ，ＣＡＳＢ，ＷＥＢの各端子は通常のＤＲＡＭにおける対応信号とは機能が相違し、コマンドサイクルを定義するときに有意の信号とされる。
【００５７】
クロックイネーブル端子ＣＫＥは次のクロック信号の有効性を指示する信号であり、当該端子ＣＫＥがハイレベルであれば次のクロック信号ＣＫの立ち上がりエッジが有効とされ、ロウレベルのときには無効とされる。それ故、この端子ＣＫＥが前記ディスセーブル端子としての機能を有する。上記ロウアドレス信号は、クロック端子ＣＫ（あるいはこれと同期した内部クロック信号）の立ち上がりエッジに同期する後述のロウアドレスストローブ・バンクアクティブコマンドサイクルにおけるアドレス信号のレベルによって定義される。
【００５８】
ＣＰＵの端子ＢＡＣＫは、バス使用許可入力（バスアクノリッジ信号）、ＢＲＥＱはバス使用権要求出力（バスリクエスト信号）に用いられる。ＣＰＵには、その他の信号用の制御端子が設けられる。この実施例のマルチチップモジュールＭＣＭでは、上記アドレスバス、データバス及び制御バスのそれぞれが外部端子に接続されており、そのうち、ＣＰＵとＳＳＲＡＭの間において、ＣＫＥは直接に接続されるのではなく、マルチチップモジュールの外部端子にそれぞれが接続され、マルチチップの外部において接続することにより、ＣＰＵからＳＤＲＡＭに伝えられる信号経路が形成される。また、上記ＳＳＲＡＭのアドレス／制御端子及びデータ端子を外部端子に接続させることにより、ＭＣＭ組み立て後のＳＳＲＡＭ単独でのメモリテストを容易にする。
【００５９】
図１５には、この発明に係るＭＣＭ（ＳｉＰ）の一実施例の概略断面図が示されている。搭載基板表面には、ＣＰＵ（中央処理装置）を含むような１チップマイクロコンピュータ機能を持つ特定用途向ＩＣ（以下、ＣＰＵチップという）が搭載される。上記ＣＰＵチップ上に前記ＳＳＲＡＭチップが搭載されて積層構造とされる。ＣＰＵとＳＳＲＡＭは、搭載基板の対応する電極との間でワイヤボンディングが行われる。上記ＣＰＵとＳＳＲＡＭの対応する端子同士の相互の接続は、上記搭載基板の表面に設けられたリード、あるいは多層構造の配線基板の内部配線により行われる。上記ＣＰＵ及びＳＳＲＡＭのボンディングパッドは、搭載基板に設けられ配線及びスルーホールを介して外部端子接続される。搭載基板の裏面側には、特に制限されないが、外部端子としての半田ボールが設けられる。搭載基板表面には、封止樹脂としてのレジンが設けられる。なお、ＣＰＵチップは、搭載基板に面付実装するものであってもよい。この構成では、ＣＰＵチップの裏面側にＳＳＲＡＭチップの裏面が接合するように重ね合わされる。
【００６０】
図１６には、この発明に係るＳＲＡＭのメモリアレイ部の一実施例の回路図が示されている。この実施例のＳＲＡＭは、メモリセルアレイと、その周辺回路に設けられたアドレス選択回路、読み出し回路及び書き込み回路と、その動作を制御するタイミング生成回路から構成される。
【００６１】
前記図１のメモリアレイＭＡＲＹは、複数のメモリセルアレイにより構成される。１つのメモリセルアレイとして、１本のワード線ＷＬと、２対の相補ビット線ＢＬ，／ＢＬと、その交点に設けられた２つのメモリセルが代表として例示的に示されている。上記メモリセルは、前記同様にＰチャネルＭＯＳＦＥＴＱ１，Ｑ３とＮチャネルＭＯＳＦＥＴＱ２，Ｑ４からなる２つのＣＭＯＳインバータ回路の入力と出力とが交差接続されたラッチ回路と、このラッチ回路の一対の入出力ノードとビット線ＢＬと／ＢＬとの間に、ＮチャネルＭＯＳＦＥＴＱ５とＱ６からなる選択スイッチとから構成される。これらのＭＯＳＦＥＴＱ５とＱ６のゲートは、上記ワード線ＷＬに接続される。
【００６２】
特に制限されないが、上記メモリセルアレイは、１つのワード線ＷＬに１２８個のメモリセルが配置される。それ故、相補ビット線ＢＬ，／ＢＬは、１２８対から構成される。一対のビット線ＢＬと／ＢＬには、２５６個のメモリセルが配置される。それ故、ワード線ＷＬは、０〜２５５のような２５６本から構成される。上記各ビット線ＢＬ，／ＢＬには、プリチャージ＆イコライズ回路ＰＣ／ＥＱが設けられる。プリチャージ回路＆イコライズ回路ＰＣ／ＥＱは、前記図１と同様に相補ビット線ＢＬと／ＢＬに電源電圧のようなプリチャージ電圧を与えるＰチャネルＭＯＳＦＥＴと、上記相補ビット線ＢＬと／ＢＬとの間を短絡するＰチャネルＭＯＳＦＥＴから構成される。また、この実施例では上記相補ビット線ＢＬと／ＢＬと電源端子との間には、ゲートとドレインとが交差接続されたＰチャネルＭＯＳＦＥＴがプルアップＭＯＳＦＥＴとして設けられる。これにより、読み出し時にハイレベル側のビット線の落ち込みが防止される。
【００６３】
特に制限されないが、上記１２８対のビット線は、ＰチャネルＭＯＳＦＥＴからなる読み出し用カラムスイッチにより３２対の相補の読み出しデータ線ＲＤ，／ＲＤに接続される。１つの読み出しデータ線ＲＤ，／ＲＤには、４対のビット線ＢＬ，／ＢＬのうちいずれか１つに接続される。上記読み出しデータ線ＲＤ，／ＲＤには、センスアンプＳＡが設けられる。センスアンプＳＡは、ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴからなる２つのＣＭＯＳインバータ回路の入力と出力とが交差接続されてなるＣＭＯＳラッチ回路と、このＣＭＯＳラッチ回路のＮチャネルＭＯＳＦＥＴのソースと回路の接地電位に設けられたＮチャネルＭＯＳＦＥＴから構成される。上記読み出しデータ線ＲＤ，／ＲＤが上記のように３２対設けられることに対応してセンスアンプＳＡも全体で３２個設けられる。
【００６４】
上記センスアンプＳＡを活性化させるＮチャネルＭＯＳＦＥＴのゲート及び上記センスアンプＳＡの増幅信号を伝えるゲート回路には、タイミング生成回路で形成されたタイミング信号と、センスアンプ選択信号ｓａｃを受けるゲート回路で形成されたタイミング制御信号φsacがインバータ回路列を通して伝えられる。このタイミング制御信号φsacは、前記読み出し用カラムスイッチの選択信号としても用いられる。センスアンプＳＡは、上記選択信号により活性化されて読み出しデータ線ＲＤ，／ＲＤの信号を増幅する。
【００６５】
上記センスアンプＳＡの増幅信号は、ＭＯＳＦＥＴＱ１７〜Ｑ２２により構成されるラッチ回路ＬＴに伝えられ、出力回路ＯＢにより出力信号ｄｏｕｔが形成される。ラッチ回路ＬＴは、出力ラッチ制御信号ｏｌｃに基づいて形成された信号φolcにより制御されるスルーラッチ回路から構成される。出力回路ＯＢは、出力ドライバ制御信号ｏｄｃに基づいて形成された信号φodcにより制御されるゲート回路と出力インバータ回路から構成される。
【００６６】
この実施例では、特に制限されないが、上記３２個のセンスアンプＳＡを全て活性化して３２ビットからなる読み出し信号を出力させる読み出し動作、上記３２個のセンスアンプＳＡうちの１６個を活性化して１６ビットからなる読み出し信号を出力させる読み出し動作、あるいは上記３２個のセンスアンプＳＡのうちの８個を活性化して８ビットからなる読み出し信号を出力させる読み出し動作が選択的に可能にされる。上記センスアンプ選択信号ｓａｃは、上記３種類の読み出し動作に対応してセンスアンプＳＡ等の制御を行うとともに、リードスイッチ制御信号ｒｓｗｃやカラム選択信号ｓｅｌによりＰチャネルＭＯＳＦＥＴからなる読み出し用カラムスイッチの非選択信号として用いられる。
【００６７】
上記１２８対のビット線は、ＮチャネルＭＯＳＦＥＴからなる書き込み用カラムスイッチ（ＷＣＰ）により３２対の相補の書き込みデータ線ＷＤ，／ＷＤに接続される。１つの書き込みデータ線ＷＤ，／ＷＤは、上記カラムスイッチにより４対のビット線ＢＬ，／ＢＬのうちいずれか１つに接続される。上記書き込みデータ線ＷＤ，／ＷＤには、書き込み信号ｄｉｎを書き込みデータ線ＷＤに伝えるインバータ回路列（ＷＤＰ１）と、反転の書き込み信号を形成するインバータ回路（ＷＤＰ３）及び反転の書き込み信号を書き込みデータ線／ＷＤに伝えるインバータ回路列（ＷＤＰ２）からなる書き込み回路（ライトアンプ）が設けられる。この書き込み回路も、上記３２対の相補の書き込みデータ線ＷＤ，／ＷＤに対応して３２個から構成される。
【００６８】
この実施例のＳＲＡＭは、特に制限されないが、上記３２個のライトアンプで形成された３２ビットからなる書き込み信号を有効とする書き込み動作、上記３２個のライトアンプのうち１６個で形成された１６ビットからなる読み出し信号を有効とする書き込み動作、あるいは上記３２個のライトアンプのうちの８個で形成された８ビットからなる書き込み信号を有効とする書き込み動作のいずれかが選択的に可能にされる。このため、ライトスイッチ制御信号ｗｓｗｃが用いられる。この実施例では、上記カラム選択信号がライトスイッチ制御信号ｗｓｗｃと組み合わされてＮチャネルＭＯＳＦＥＴからなる書き込み用カラムスイッチに伝えられる。
【００６９】
上記センスアンプＳＡの増幅信号は、ゲート回路を通してＭＯＳＦＥＴＱ１７〜Ｑ２２と、インバータ回路からなるラッチ回路に伝えられ、ゲート回路及び出力インバータ回路を通して出力信号ｄｏｕｔが形成される。上記センスアンプＳＡを活性化させるＮチャネルＭＯＳＦＥＴのゲート及び上記センスアンプＳＡの増幅信号を伝えるゲート回路には、タイミング生成回路で形成されたタイミング信号と、センスアンプ選択信号ｓａｃを受けるゲート回路で形成されたタイミング制御信号φsacが制御パスを構成するインバータ回路列を通して伝えられる。このタイミング制御信号φsacは、前記読み出し用カラムスイッチの非選択信号としても用いられる。タイミング生成回路は、クロックＣＫとリード／ライト制御信号Ｒ／Ｗを代表とするような複数の制御信号を受けて、ＳＲＡＭの読み出し動作、書き込み動作あるいはスタンバイ動作等の動作モードに対応して、ＳＲＡＭの動作に必要な各種のタイミング信号を生成する。
【００７０】
上記２５６本からなるワード線ＷＬのうちの１本がデコーダ回路により形成された選択信号を受けるワードドライバによって選択される。デコーダ回路は、タイミング生成回路で形成されたタイミング信号とアドレス信号ａｄｄを受けて、上記ワード線の選択信号やカラムの選択信号を形成する。そして、上記スタンバイ動作等の動作モードでは、アドレス信号ａｄｄに無関係に全てのワード線は非選択レベルにされる。デコーダ回路で形成されたカラム選択信号は、図示しない論理回路により、前記３２ビット動作、１６ビット動作及び８ビット動作に対応して前記制御信号ｓａｃ，ｒｓｗｃ，ｗｓｗｃ等を形成するために用いられる。例えば、複数のメモリセルアレイを４個同時に選択して、それぞれから８ビットずつ、全体で３２ビットのデータ出力、あるいはデータ入力を行うようにするものであってもよい。
【００７１】
図１７には、この発明に用いられるマイクロプロセッサ（以下、マイコンＬＳＩという）の様な半導体集積回路装置の一実施例のブロック図が示されている。同図の各回路ブロックは、公知のＣＭＯＳ（相補型ＭＯＳ）半導体集積回路の製造技術によって、単結晶シリコンのような１個の基板上において形成される。
【００７２】
上記マイコンＬＳＩは、特に制限されないが、ＲＩＳＣ(Reduced instruction set computer)タイプの中央処理装置ＣＰＵを含むＳＨ４Ａコアにより、高性能な演算処理を実現し、システム構成に必要な周辺機器を集積し、携帯機器応用に向けられている。中央処理装置ＣＰＵは、ＲＩＳＣタイプの命令セットを持っており、基本命令はパイプライン処理を行って１命令１ステート（１システムクロックサイクル）で動作する。この中央処理装置ＣＰＵとデータシグナルプロセッサＤＳＰを中心として、例えば携帯電話機に向けて以下のような周辺回路が内部バスＢ１〜Ｂ４に搭載されている。
【００７３】
ＳＨ４Ａコアは、命令バスＢ１とオペランド（データ）バスＢ２を有しており、ＣＰＵの他に、浮動小数点ユニットＦＰＵ、ユーザーブレークコントローラＵＢＣ、アドバンストユーザーデバッガＡＵＤ、命令キャッシュＩ−ＣＡＣ、メモリマネジメントユニットＭＭＵ、オペランドキャッシュＯ−ＣＡＣ、ＬメモリＬＲＡＭが接続される。内部バスＢ３は、高速バスであり、ローカルバスステートコトトローラＬＢＳＣ、ＤＤＲ−ＳＤＲＡＭインターフェースＤＤＲＩＦ、ＰＩＣコントローラＰＣＩＣが接続される。これらＬＢＳＣ、ＤＤＲＩＦ、ＰＣＩＣは、外部バスに接続される。つまり、前記図１４の実施例では上記ＤＤＲＩＦにＳＳＲＡＭが接続されるものである。上記高速バスＢ３には、ダイレクトメモリアレクスコントローラＤＭＡＣ、高速ＲＡＭＳＨ−ＲＡＭ、周辺バスブリッジＨＰＢも接続される。
【００７４】
周辺バスＢ４には、タイマユニットＴＭＵ、汎用ＩＯＧＰＩＯが接続される。上記周辺バスＢ４には、マルチプレクスＩ／Ｏ１として、ＦＩＦＯ内蔵シリアルコミュニケーションインターフェイスＳＣＩＦ０（チャネル０）、シリアルプロトコルインターフェースＨＳＰＩ、ＮＡＮＤフラッシュメモリコントローラＦＬＣＴＬが接続される。上記周辺バスＢ４には、マルチプレクスＩ／Ｏ２として、ＦＩＦＯ内蔵シリアルコミュニケーションインターフェイスＳＣＩＦ１（チャネル１）、マルチメディアカードインターフェースＭＭＣＩＦが接続される。上記周辺バスＢ４には、マルチプレクスＩ／Ｏ２として、シリアルＩ／ＯＦＩＦＯ付きＳＩＯＦ、オーディオコーデックＨＡＣ、シリアルサウンドインターフェースＳＳＩが接続される。シリアルプロトコルインターフェースＨＳＰＩ、ＮＡＮＤフラッシュメモリコントローラＦＬＣＴＬが接続される。上記周辺バスＢ４には、クロック発生回路ＣＰＧ、ウォッチドッグタイマＷＤＴ、リアルタイムクロックＲＴＣ、コンペアマットタイマＣＭＴ、ユーザーデバッグインターフェースＨ−ＵＤＩが接続される。
【００７５】
この実施例のようにＤＤＲ−ＳＤＲＡＭインターフェースＤＤＲＩＦを持つＬＳＩに対して、前記図１のＳＲＡＭＡを接続し、あたかも高性能ＤＤＲ−ＳＤＲＡＭのように使うことができ、例えば、前記のように必要なメモリ容量が大きくないアプリケーションは、たとえ現在ＤＲＡＭが使われていても微細化が進むにつれ、大容量化したＳＲＡＭの達成可能な記憶容量で間に合うことが予想され、かかるＳＳＲＭを二次キャッシュのように使いことができるのでＭＣＭ（ＳｉＰ）の高性能化を実現することができる。
【００７６】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、Ｘ系アドレス信号とＹ系アドレス信号を入力し、ＤＲＡＭと同様に取り込んだＸ系アドレス信号を直ちにデコードして先にメモリアレイのワード線の選択動作を先行させるようにするものであってもよい。コマンドの外見上の構成は、前記のＤＤＲ２  ＳＤＲＡＭ等に適合させるべく同じくしておいて、内部のコマンド等をＳＲＡＭに適合させるように種々変更することができるものとしてもよい。
【産業上の利用可能性】
【００７７】
この発明は、既存のＤＲＡＭインターフェースに対応したインターフェースを持ち、メモリアレイ部がスタティックメモリセルで構成されるもの及びそれと組み合わされたＭＣＭ構成の半導体装置等に広く利用できる。
【図面の簡単な説明】
【００７８】
【図１】この発明に係るＳＲＡＭの一実施例の全体ブロック図である。
【図２】本発明に係るＳＲＡＭのアドレス入力部とコマンド入力部の一実施例のブロック図である。
【図３】図２のアドレス入力部の動作を説明するタイミング図である。
【図４】本発明に係るＳＲＡＭのアドレス入力部とコマンド入力部の他の一実施例のブロック図である。
【図５】図４のアドレス入力部の動作を説明するタイミング図である。
【図６】本発明に係るＳＲＡＭのアドレス入力部とコマンド入力部の更に他の一実施例のブロック図である。
【図７】図６のアドレス入力部の動作を説明するタイミング図である。
【図８】この発明に係るＳＲＡＭの動作を説明するためのタイミング図である。
【図９】この発明に係るＳＲＡＭの動作を説明するためのタイミング図である。
【図１０】この発明に係るＳＲＡＭの一実施例の動作波形図である。
【図１１】この発明に係るＳＲＡＭの他の一実施例の動作波形図である。
【図１２】この発明に係るＳＲＡＭの更に他の一実施例の動作波形図である。
【図１３】この発明に係るＳＲＡＭの更に他の一実施例の動作波形図である。
【図１４】この発明に係るＳＲＡＭを用いた半導体装置の一実施例のブロック図である。
【図１５】この発明に係るＭＣＭの一実施例の概略断面図である。
【図１６】この発明に係るＳＲＡＭのメモリアレイ部の一実施例の回路図である。
【図１７】この発明に用いられるマイクロプロセッサ（マイコンＬＳＩという）の一実施例のブロック図である。
【符号の説明】
【００７９】
ＭＡＲＹ…メモリアレイ、ＤＥＣ…デコーダ、ＡＤＢ…アドレスバッファ、ＲＥＧ１…第１段目レジスタ、ＲＥＧ２…第２段目レジスタ、ＤＭＰＸ…デマルチプレクサ、ＣＯＮＴ…制御回路、ＣＫＧ…クロック発生回路、ＭＲＥＧ…モード・レジスタ、ＹＳＷ…Ｙスイッチ（選択回路）ＳＡ…センスアンプ、ＷＡ…ライトアンプ、ＭＰＸ１…マルチプレクサ、ＩＯＢ…入出力回路、ＣＮＢ…制御バッファ、ＩＲＥＧ１〜ＩＲＧ５…入力レジスタ、ＳＥＬ…セレクタ、ＣＤＥＣ…コマンドデコーダ、
ＣＰＵ…中央処理装置、Ｂ１〜Ｂ４…内部バス、ＦＰＵ…浮動小数点ユニット、ＵＮＣ…ユーザーブレークコントローラ、ＡＵＤ…アドバンストユーザーデバッガ、Ｉ−ＣＡＣ命令キャッシュ、ＭＭＵ…メモリマネジメントユニット、Ｏ−ＣＡＳ…オペランドキャッシュ、ＬＲＡＭ…ＬメモリＬＲＡＭ、ＬＢＳＣ…ローカルバスステートコトトローラ、ＤＤＲＩＦ…ＤＤＲ−ＳＤＲＡＭインターフェース、ＰＣＩＣ…ＰＩＣコントローラ、ＤＭＡＣ…ダイレクトメモリアレクスコントローラ、ＳＨ−ＲＡＭ…高速ＲＡＭ、ＨＰＢ…周辺バスブリッジ、ＴＭＵ…タイマユニット、ＧＰＩＯ…汎用ＩＯ、ＳＣＩＦ０（チャネル０）…ＦＩＦＯ内蔵シリアルコミュニケーションインターフェイス、ＨＳＰＩ…シリアルプロトコルインターフェース、ＦＬＣＴＬ…ＮＡＮＤフラッシュメモリコントローラ、ＳＣＩＦ１（チャネル１）…ＦＩＦＯ内蔵シリアルコミュニケーションインターフェイス、ＭＭＣＩＦ…マルチメディアカードインターフェース、ＳＩＯＦ…シリアルＩ／ＯＦＩＦＯ付き、ＨＡＣ…オーディオコーデック、ＳＳＩ…シリアルサウンドインターフェース、ＨＳＰＩ…シリアルプロトコルインターフェース、ＣＰＧ…クロック発生回路、ＷＤＴ…ウォッチドッグタイマ、ＲＴＣ…リアルタイムクロック、ＣＭＴ…コンペアマットタイマ、Ｈ−ＵＤＩ…ユーザーデバッグインターフェース。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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