(57)【要約】【課題】製造コストを低減し且つチップサイズを大きくすることなく容量素子部の容量を大きくする。【解決手段】半導体装置は、フローティングゲート及びコントロールゲートを備える。半導体装置は、容量素子部において、半導体基板上に形成されたゲート絶縁膜１０１と、ゲート絶縁膜１０１上に形成された下部電極１０２ｃと、下部電極１０２ｃ上に形成された、下部電極１０２ｃを露出する開口部を有するキャップ絶縁膜１０３と、キャップ絶縁膜１０３の側面上及び開口部により露出された下部電極１０２ｃ上に形成されたゲート間絶縁膜１０６と、ゲート間絶縁膜１０６上に形成された上部電極１０８と、を備える。【選択図】図１２
2009253037.tif 000002
【特許請求の範囲】
【請求項１】
フローティングゲート及びコントロールゲートを備える半導体装置であって、
容量素子部において、半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された下部電極と、
前記下部電極上に形成された、前記下部電極を露出する開口部を有するキャップ絶縁膜と、
前記キャップ絶縁膜の側面上及び前記開口部により露出された前記下部電極上に形成されたゲート間絶縁膜と、
前記ゲート間絶縁膜上に形成された上部電極と、を備えることを特徴とする半導体装置。
【請求項２】
前記キャップ絶縁膜の前記開口部は、少なくとも５つ以上の角を有する形状であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記開口部により露出された前記下部電極の上面は前記キャップ絶縁膜の下面より低いことを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記ゲート絶縁膜上に形成され、所定の間隔をおいて配置されたフローティングゲートと、
前記フローティングゲートの間に前記ゲート間絶縁膜を介して形成されるコントロールゲートを有する請求項１乃至３の何れか１項に記載の半導体装置。
【請求項５】
フローティングゲート及びコントロールゲートを備える半導体装置の製造方法であって、
容量素子部において、半導体基板上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に下部電極を形成し、
前記下部電極上にキャップ絶縁膜を形成し、
前記キャップ絶縁膜に少なくとも１つの開口部を形成し、
前記キャップ絶縁膜上及び前記開口部にゲート間絶縁膜を形成し、
前記ゲート間絶縁膜上に上部電極を形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関し、特に、フローティングゲートの両側にゲート間絶縁膜を介して設けられたコントロールゲートを備える半導体装置及び半導体装置の製造方法の製造方法に関する。
【背景技術】
【０００２】
従来のＮＡＮＤ型不揮発性半導体記憶装置は、メモリセルにおいて、フローティングゲート上にゲート間絶縁膜を挟んでコントロールゲートが形成された構造（以下、「スタックトゲート型構造」という）を採用している。
【０００３】
スタックトゲート型構造のＮＡＮＤ型不揮発性半導体記憶装置では、メモリセルの両端に選択ゲートが形成されている。選択ゲートは、フローティングゲートとコントロールゲートとがゲート間絶縁膜の一部の開口部に形成されるコンタクトを介して接続され、その結果、スタックトゲート構造ではなくトランジスタとして機能する。
【０００４】
スタックトゲート型構造のＮＡＮＤ型不揮発性半導体記憶装置では、面積効率の高い容量素子部を形成するために、選択ゲートと同様にゲート間絶縁膜の一部の開口部に形成されるコンタクトを用いてフローティングゲートに接続されたコントロールゲートを第１電極とし、更に第１電極として用いられたコントロールゲートの一部が分断されたコントロールゲートを第２電極とし、半導体基板にコンタクトを形成することにより、半導体基板を第３電極とすることによって、フローティングゲートとコントロールゲートの間の容量及びフローティングゲートと半導体基板の間の容量として用いる容量素子両方が形成される。
【０００５】
しかし、スタックトゲート型構造のＮＡＮＤ型不揮発性半導体記憶装置では、コントロールゲートを分断する工程がメモリセルを形成する工程とは別に行われるので、製造コストが増加する。
【０００６】
一方、コントロールゲートがフローティングゲートの側面に形成される構造のメモリセルを有するＮＡＮＤ型不揮発性半導体記憶装置が知られている（特許文献１，２）。
【０００７】
このＮＡＮＤ型不揮発性半導体記憶装置では、メモリセルにおいてフローティングゲートの高さを高くすることによって、フローティングゲートとコントロールゲートの間の容量（以下、「カップリング容量」という）を大きくすることができる。
【０００８】
しかし、コントロールゲートがフローティングゲート上に存在しないため、容量素子部ではフローティングゲートと半導体基板の間にのみ容量が形成される。従って、容量素子部の容量を大きくするためには容量素子部の面積を大きくする必要がある。その結果、容量素子部の容量を大きくした場合にチップサイズが大きくなる。
【特許文献１】特開２００２−１４１４６９号公報
【特許文献２】特開２００４−３１９９４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、製造コストを低減し且つチップサイズを大きくすることなく容量素子部の容量を大きくすることである。
【課題を解決するための手段】
【００１０】
本発明の第１態様によれば、
フローティングゲート及びコントロールゲートを備える半導体装置であって、
容量素子部において、半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された下部電極と、
前記下部電極上に形成された、前記下部電極を露出する開口部を有するキャップ絶縁膜と、
前記キャップ絶縁膜の側面上及び前記開口部により露出された前記下部電極上に形成されたゲート間絶縁膜と、
前記ゲート間絶縁膜上に形成された上部電極と、を備えることを特徴とする半導体装置が提供される。
【００１１】
本発明の第２態様によれば、フローティングゲート及びコントロールゲートを備える半導体装置の製造方法であって、
容量素子部において、半導体基板上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に下部電極を形成し、
前記下部電極上にキャップ絶縁膜を形成し、
前記キャップ絶縁膜に少なくとも１つの開口部を形成し、
前記キャップ絶縁膜上及び前記開口部にゲート間絶縁膜を形成し、
前記ゲート間絶縁膜上に上部電極を形成することを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００１２】
本発明によれば、製造コストを低減し且つチップサイズを大きくすることなく容量素子部の容量を大きくすることができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施例について図面を参照して説明する。なお、以下の実施例は、本発明の実施の一形態であって、本発明の範囲を限定するものではない。
【実施例１】
【００１４】
はじめに、本発明の実施例１について説明する。本発明の実施例１は、容量素子部の下部電極と上部電極の間に層間絶縁膜を形成する例である。
【００１５】
以下、本発明の実施例１では、浮遊ゲートと、制御対象となる浮遊ゲートの両側に設けられた２つの制御ゲートと、を備えるＮＡＮＤ型不揮発性半導体メモリのメモリセル領域、選択ゲート領域及び容量素子部の例を説明する。
【００１６】
図１は、側壁ゲート型の不揮発性半導体メモリのメモリセルアレイと、その周辺回路の一部とを示す回路図である。
【００１７】
図１に示すように、側壁ゲート型の不揮発性半導体メモリ１１は、メモリセルアレイ領域１２とメモリセルアレイ領域１２に隣接する選択ゲート領域１３とメモリセルアレイ領域１２及び選択ゲート領域１３の周辺部に配置された周辺回路領域１４とを備えている。図１では、図面の煩雑化を防ぐため、周辺回路領域１４についてはその一部、例えば、ロウデコーダのうち、そのトランスファゲートトランジスタの部分のみを示すことにする。
【００１８】
周辺回路領域１４、例えば、ロウデコーダは、図示せぬアドレス信号に従って、ワード線（制御ゲート）ＷＬ１〜ＷＬ９のうちの２本と、選択ゲート線ＳＧＤ、ＳＧＳを選択する。これらを選択する信号は、ワード線ＷＬ１〜ＷＬ９、選択ゲート線ＳＧＤ、及びＳＧＳに、ロウデコーダ１３に設けられたトランジスタＴＲ１〜ＴＲ９、トランスファゲートトランジスタＴＧＴＤ、ＴＧＴＳを介して伝えられる。トランジスタＴＲ１〜ＴＲ９、ＴＧＴＤ、ＴＧＴＳは、例えば、書き込み時においては、書き込み電位を通すために、高電圧系のトランジスタとして形成される。
【００１９】
また、周辺回路領域１３には、書き込み時に必要な高電圧を発生させるために用いられる電圧容量素子部も含まれている。
【００２０】
メモリセル領域１２は、ビット線ＢＬ１〜ＢＬ６のいずれかに共通に接続された９個のメモリセルトランジスタＭＴを含み、選択ゲート領域１３は選択トランジスタＳＴ１、ＳＴ２を含んでいる。尚、メモリセルトランジスタＭＴの個数は、８個に限らず、例えば、１６個、３２個等であってもよく、選択トランジスタＳＴ１、ＳＴ２は必ずしも両方必要ではない。
【００２１】
図２は、本発明の実施例１に係る半導体装置のメモリセル領域、選択ゲート領域及び容量素子部の構造を示す平面図である。図３（Ａ）は、図２の線Ｂ−Ｂ線に沿った断面を示し、図３（Ｂ）は、図２の線Ｂ−Ｂ線に沿った断面を示している。
【００２２】
はじめに、本発明の実施例１に係る半導体装置の平面図について説明する。
【００２３】
メモリセル領域においては、マトリクス状にメモリセルＭＣが配置されている。このメモリセルＭＣ間には図中縦方向に延びる選択ゲート１０９及び図中横方向に延びる素子分離１０４が形成されている。
【００２４】
選択ゲート領域においては、図中縦方向に一定の間隔をおいて選択ゲートトランジスタＳＴが配置されている。また、これら選択ゲートトランジスタＳＴ間は素子分離１０４で分離されており、図中縦方向に延びる選択ゲート１０９により選択ゲートトランジスタＳＴのゲート電極１０２ｂが接続されている。
【００２５】
容量素子部においては、キャップ絶縁膜１０３中に形成された開口の中に形成された上部電極１０８が形成され、この上部電極１０８に接続されるコンタクト１１１ｃ、下部電極１０２ｃに接続されるコンタクト１１１ｂ及び半導体基板１に接続されるコンタクト１１１ａがそれぞれ形成されている。
【００２６】
次に、本発明の実施例１に係る半導体装置の断面図について説明する。
【００２７】
メモリセル領域においては、半導体基板１上に形成されたゲート絶縁膜１０１を介して形成された浮遊ゲート電極１０２ａと、浮遊ゲート電極１０２ａ上に形成されたキャップ絶縁膜１０３と、から形成されている。このメモリセル間には、ゲート間絶縁膜１０６を介してメモリセルＭＣを制御する制御ゲート電極１０７が形成されている。この制御ゲート電極１０７に電圧を加えることによりメモリセルＭＣに電荷を蓄積したり、メモリセルＭＣに蓄積された電荷の状態を読み出したりすることができる。また、ゲート間絶縁膜１０６は、制御ゲート電極１０７とゲート絶縁膜１０１との間にも形成されている。この構成により制御ゲート電極１０７と半導体基板１との間の耐圧を向上させている。
【００２８】
選択ゲート領域においては、選択ゲートトランジスタＳＴは、半導体基板１上に形成されたゲート絶縁膜１０１を介して形成され、浮遊ゲート電極１０２ａと同じ材質からなるゲート電極１０２ｂと、このゲート電極１０２ｂ上に形成されたキャップ絶縁膜１０３と、から形成されている。このキャップ絶縁膜１０３中には、溝の中に制御ゲート電極１０９が形成されている。また、制御ゲートトランジスタのメモリセル側の側面には、ゲート間絶縁膜１０６が形成され、他方の側面には層間絶縁膜１０５が形成されている。
【００２９】
容量素子部においては、ゲート絶縁膜１０１を介して浮遊ゲート電極１０２ａと同じ材質からなる下部ゲート電極１０２ｃが形成されている。この下部ゲート電極１０２ｃ上には開口を有するキャップ絶縁膜１０３が形成されている。この開口の中にはゲート間絶縁膜１０６を介して上部電極１０８が形成されている。
【００３０】
また、図３（Ｂ）に示されるように、下部ゲート電極１０２ｃと接続されるコンタクト１１１ｂはキャップ絶縁膜１０３に形成された開口の中に形成された導電体から構成されている。また、半導体基板１と接続されるコンタクト１１１ａは層間絶縁膜１０５に形成された開口の中に形成された導電体から構成されている。なお、コンタクト１１１ｂは選択ゲート１０９と同じ材質であっても良い。
【００３１】
例えば、コンタクト１１１ａ，１１１ｃに０Ｖを与え、コンタクト１１１ｂに５Ｖを与えることにより、ゲート絶縁膜１０１とゲート間絶縁膜１０６を絶縁膜とする容量素子ができる。
【００３２】
図４は、本発明の実施例１に係る半導体装置の製造方法の一工程を示す平面図及び断面図である。図４（Ｂ）は、図４（Ａ）のＡ−Ａ線に沿った断面を示している。
【００３３】
はじめに、図示されない半導体基板上にゲート絶縁膜（トンネル絶縁膜）１０１を形成する。次に、化学気相成長法（以下、「ＣＶＤ（Chemical Vapor Deposition）法」という）を用いて、ゲート絶縁膜１０１上に、例えば、ドープトポリシリコン１０２及びキャップ絶縁膜（例えば、シリコン窒化膜）１０３を順次堆積する。次に、リソグラフィー技術を用いて、図４（Ａ）のメモリセル領域及び選択ゲート領域において横方向に延びる素子分離１０４用のレジストパターンを形成し、例えば、ドライエッチング法を用いて、キャップ絶縁膜１０３、ドープトポリシリコン膜１０２、ゲート絶縁膜１０１及び半導体基板をエッチングし、例えば、アッシング法を用いてレジストパターンを除去することによって、半導体基板の中にまで至る素子分離１０４用の溝パターンを形成する。次に、ＣＶＤ法又は塗布法を用いて、素子分離１０４用の溝パターンに図示されない、例えば、シリコン酸化膜を埋め込み、例えば、化学的機械的研磨法（以下、「ＣＭＰ（Chemical Mechanical Polish）法」という）を用いて、キャップ絶縁膜１０３をストッパーとして余分なシリコン酸化膜を除去する。以上の工程の後に、図４の構造が形成される。
【００３４】
図５は、本発明の実施例１に係る半導体装置の製造方法の図４に続く工程を示す平面図及び断面図である。図５（Ｂ）は、図５（Ａ）の線Ａ−Ａに沿った断面を示している。
【００３５】
図４に続いて、図示されない周辺トランジスタ、選択ゲート領域及び容量素子部の間を加工するためのレジストパターンを形成し、例えば、ドライエッチング法を用いて、キャップ絶縁膜１０３、素子分離１０４用の溝に埋め込まれたシリコン酸化膜の上部及びドープトポリシリコン膜１０２をエッチングし、例えば、アッシング法を用いて、レジストパターンを除去する。以上の工程の後に、図５の構造が形成される。
【００３６】
図６は、本発明の実施例１に係る半導体装置の製造方法の図５に続く工程を示す平面図及び断面図である。図６（Ｂ）は、図６（Ａ）の線Ａ−Ａに沿った断面を示している。
【００３７】
図５に続いて、周辺トランジスタを形成するためのイオン注入工程及び活性化工程を行い、ＣＶＤ法又は塗布法を用いて、層間絶縁膜１０５として、例えば、シリコン酸化膜を堆積し、ＣＭＰ法を用いて、キャップ絶縁膜１０３をストッパーとして平坦化を行う。以上の工程の後に、図６の構造が形成される。
【００３８】
図７は、本発明の実施例１に係る半導体装置の製造方法の図３に続く工程を示す平面図及び断面図である。図７（Ｂ）は、図７（Ａ）の線Ａ−Ａに沿った断面を示している。
【００３９】
図６に続いて、メモリセルを加工するため、図７（Ａ）のメモリセル領域において縦方向に延びるレジストパターンを形成し、例えば、ドライエッチング法を用いて、キャップ絶縁膜１０３、素子分離１０４用の溝に埋め込まれた層間絶縁膜１０５の上部及びドープトポリシリコン膜１０２をエッチングし、アッシング法を用いて、レジストパターンを除去する。以上の工程の後に、図７の構造が形成される。
【００４０】
図８は、本発明の実施例１に係る半導体装置の製造方法の図７に続く工程を示す平面図及び断面図である。図８（Ｂ）は、図８（Ａ）の線Ａ−Ａに沿った断面を示している。
【００４１】
図７に続いて、容量素子部の上部のキャップ絶縁膜１０３を加工するためのレジストパターンを形成し、ドライエッチング法を用いて、キャップ絶縁膜１０３をエッチングし、アッシング法を用いて、レジストパターンを除去する。以上の工程の後に、ドープトポリシリコン膜１０２の上面を露出する開口を有するキャップ絶縁膜１０３（図８の構造）が形成される。
【００４２】
図９は、本発明の実施例１に係る半導体装置の製造方法の図８に続く工程を示す平面図及び断面図である。図９（Ｂ）は、図９（Ａ）の線Ａ−Ａに沿った断面を示している。
【００４３】
図８に続いて、例えば、ＣＶＤ法を用いて、全面にゲート間絶縁膜１０６を堆積した後に、メモリセルの浮遊ゲート電極１０２ａ、選択ゲートのゲート電極１０２ｂ並びに容量素子部の下部電極１０２ｃが形成され、容量素子部の開口の内部を覆うように、例えば、ＯＮＯ膜（シリコン酸化膜−シリコン窒化膜−シリコン酸化膜の積層膜）からなるゲート間絶縁膜１０６（図９の構造）が形成される。
【００４４】
図１０は、本発明の実施例１に係る半導体装置の製造方法の図９に続く工程を示す平面図及び断面図である。図１０（Ｂ）は、図１０（Ａ）の線Ａ−Ａに沿った断面を示している。
【００４５】
図９に続いて、ＣＶＤ法を用いて、例えば、ドープトポリシリコン膜を堆積し、ＣＭＰ法又はドライエッチング法を用いて、ドープトポリシリコン膜の不要な部分を除去することによって、メモリセル領域の制御ゲート電極１０７を形成し、同時に、容量素子部の上部の開口の中にゲート間絶縁膜１０６を介して上部電極１０８を形成する。以上の工程の後に、図１０の構造が形成される。
【００４６】
図１１は、本発明の実施例１に係る半導体装置の製造方法の図１０に続く工程を示す平面図及び断面図である。
【００４７】
図１０に続いて、選択ゲート１０９を形成するためのレジストパターンを形成する。例えば、ドライエッチング法を用いて、キャップ絶縁膜１０３をエッチングし、ドープトポリシリコン膜１０２（図１０）を露出させる溝を形成した後に、例えば、アッシング法を用いて、レジストパターンを除去する。その後、例えば、ＣＶＤ法を用いて、ドープトポリシリコンを堆積し、ＣＭＰ法又はドライエッチング法を用いて、溝の内部のドープトポリシリコンを残して余分な部分を除去することによって、選択ゲート領域のゲート電極１０２ｂをドープトポリシリコン配線で接続する選択ゲート１０９が形成される。また、この工程で、同時に容量素子部におけるキャップ絶縁膜１０３の一部を除去することによりコンタクト１１１ｂの下部も同時に形成することができる。
【００４８】
なお、本発明の実施例１では、キャップ絶縁膜１０３上のゲート間絶縁膜１０６は除去した方が好ましい。隣接メモリセルトランジスタＭＴ間のリーク電流を低減するためである。以上の工程の後に、図１１の構造が形成される。
【００４９】
図１２は、本発明の実施例１に係る半導体装置の製造方法の図１１に続く工程を示す平面図及び断面図である。
【００５０】
図１１に続いて、ＣＶＤ法を用いて、シリコン酸化膜を層間絶縁膜として堆積し、シリコン基板１上、ドープトポリシリコン１０２上、図示されないドープトポリシリコン配線上及び上部電極１０８上に達するコンタクト１１１ａ〜ｃを形成する。以上の工程の後に、図１２の構造が形成される。なお、選択ゲート１０９とコンタクト１１１ｂの下部を同時に形成した場合には、コンタクト１１１ｂの下部の上面に接続されるコンタクト１１１ｂの上部が形成される。
【００５１】
図１２に続いて、上層配線層を形成することによって、ＮＡＮＤ型不揮発性半導体メモリが形成される。
【００５２】
本発明の実施例１によれば、メモリセル領域では、浮遊ゲート電極１０２ａがその両側面に形成された制御ゲート電極１０７によって制御されるので、浮遊ゲート電極１０２ａの膜厚を厚くすることによって浮遊ゲート電極１０２ａと制御ゲート電極１０７との間に挟まれるゲート間絶縁膜１０６の面積を大きくすることができる。その結果、カップリング容量を大きくすることができる。
【００５３】
また、本発明の実施例１によれば、容量素子部では、下部電極１０２ｃと半導体基板１との間に挟まれるゲート絶縁膜１０１を容量とすることに加えて、下部電極１０２ｃと上部電極１０８との間に挟まれるゲート間絶縁膜１０６も容量として使用できるので、容量素子部の容量を確保するために必要な面積を小さくすることができ、ひいては、チップサイズを小さくし、コストを低減することができる。
【００５４】
なお、本発明の実施例１では、全ての上部電極１０８を浮遊ゲート電極１０２ａ上に形成する例について説明したが、上部電極１０８の一部を素子分離１０４上に引き出し、上部電極１０８へのコンタクト１１１を取るようにしても良い。この場合には、上部電極１０８へのコンタクト１１１を形成するときに、加工のダメージがゲート間絶縁膜１０６及びゲート絶縁膜１０１に影響を与えることを防ぐことができる。
【実施例２】
【００５５】
次に、本発明の実施例２について説明する。本発明の実施例１は、容量素子部の下部電極と上部電極の間に層間絶縁膜を形成する例であるが、本発明の実施例２は、互いに接続された繰り返しパターンの上部電極と下部電極の間に層間絶縁膜を形成する例である。なお、本発明の実施例１と同様の内容についての説明は省略する。
【００５６】
はじめに、本発明の実施例２では、図４〜７と同様の工程が行われる。
【００５７】
図１３は、本発明の実施例２に係る半導体装置の製造方法の図７に続く工程を示す平面図及び断面図である。図１３（Ｂ）は、図１３（Ａ）の線Ａ−Ａに沿った断面を示している。
【００５８】
図７に続いて、容量素子部の上部のキャップ絶縁膜１０３を加工するためのレジストパターンを形成する。レジストパターンは、例えば、図１３（Ａ）においてレジストラインとレジストスペースが横方向に所定の間隔を置いて交互に形成される繰り返しパターンである。このレジストスペースは接続スペースにより互いに接続されている。その結果、このレジストパターンは少なくとも５つ以上の角を有する形状となっている。
【００５９】
その後、本発明の実施例１と同様に、ドライエッチング法を用いて、キャップ絶縁膜１０３、図示されない素子分離１０４用の溝に埋め込まれた層間絶縁膜１０５の上部及びドープトポリシリコン膜１０２をエッチングし、アッシング法を用いて、レジストパターンを除去する。以上の工程の後に、図１３の構造が形成される。
【００６０】
図１３に続いて、本発明の実施例１と同様の工程（図８〜１２）を行うことによって、図１４に示されるようなＮＡＮＤ型不揮発性半導体メモリが形成される。
【００６１】
本発明の実施例２によれば、容量素子部の上部に本発明の実施例１よりも幅の狭い繰り返しパターンの上部電極１０８が形成されるので、この上部電極１０８を容易に形成することができる。具体的には、上部電極１０８のパターン幅が広い場合には、ＣＭＰ法を用いて、上部電極１０８を形成するために堆積されたドープトポリシリコン膜を研磨する際に、ディッシングが発生して上部電極１０８のドープトポリシリコンが無くなってしまうという問題があるが、本発明の実施例２では、上部電極１０８の幅が狭いので、ディッシングの影響を低減することができる。また、ＣＭＰ法に代えてドライエッチング法を用いて、ドープトポリシリコンをエッチングする場合に、上部電極１０８の幅が広い場合には、堆積されたドープトポリシリコンの膜厚を平坦化するまで厚く成膜しなければならないので、成膜及びエッチングのコストが増加し且つエッチングの制御が困難になるという問題があるが、本発明の実施例２では、上部電極１０８の幅が狭いので、これらの問題はない。
【００６２】
また、本発明の実施例２によれば、上部電極１０８が幅の狭い繰り返しパターンであるので、上記問題を解決するために電極幅を狭くすることによって小さくなった容量を補填することができる。
【００６３】
すなわち、本発明の実施例２によれば、繰り返しパターンの上部電極１０８と下部電極１０２ｃとの間に層間絶縁膜１０５を形成することによって、浮遊ゲート電極１０２ａと制御ゲート電極１０７との間の容量を大きくすることができ且つ上記問題を解決することができる。
【００６４】
また、本発明の実施例２によれば、接続電極を有することにより、少数のコンタクトで複数の上部電極１０８に電位を供給することができる。
【００６５】
なお、本発明の実施例２では、上部電極１０８のパターンを単純なラインとスペースの繰り返しパターンにすることによって、リソグラフィーマジンを向上させることもできる。この場合には、それぞれの上部電極１０８にコンタクト１１１が配置され、それらが図示されない上部配線によって接続される。
【実施例３】
【００６６】
次に、本発明の実施例３について説明する。本発明の実施例２は、シリコン窒化膜とドープトポリシリコンの境界までエッチングする例であるが、本発明の実施例３は、容量素子部の浮遊ゲートの途中までエッチングする例である。なお、本発明の実施例１，２と同様の内容についての説明は省略する。
【００６７】
はじめに、本発明の実施例３では、図４〜７と同様の工程が行われる。
【００６８】
図１５は、本発明の実施例３に係る半導体装置の製造方法の図７に続く工程を示す平面図及び断面図である。図１５（Ｂ）は、図１５（Ａ）の線Ａ−Ａに沿った断面を示している。
【００６９】
図７に続いて、本発明の実施例２と同様に、容量素子部の上部のキャップ絶縁膜１０３を加工するためのレジストパターンを形成する。レジストパターンは、レジストラインとレジストスペースが交互に形成される繰り返しパターン及び接続スペースである。その後、本発明の実施例１と同様に、ドライエッチング法を用いて、キャップ絶縁膜１０３、素子分離１０４用の溝に埋め込まれた層間絶縁膜１０５の上部及びドープトポリシリコン膜１０２をエッチングし、アッシング法を用いて、レジストパターンを除去する。このとき、容量素子部の浮遊ゲートのドープトポリシリコン膜１０２の途中まで掘り下げられる。以上の工程の後に、図１５の構造が形成される。
【００７０】
図１５に続いて、本発明の実施例１と同様の工程（図８〜１２）を行うことによって、図１６に示されるようなＮＡＮＤ型不揮発性半導体メモリが形成される。
【００７１】
本発明の実施例３によれば、容量素子部の浮遊ゲートのドープトポリシリコン膜１０２の途中まで（すなわち、キャップ絶縁膜１０３の下面より深く）掘り下げて上部電極１０８を形成するので、下部電極１０２ｃの側面に形成されたゲート間絶縁膜１０６も下部電極１０２ｃと上部電極１０８を電極とした容量素子の絶縁膜として用いることができる。その結果、容量素子の容量を本発明の実施例２よりも大きくすることができる。
【実施例４】
【００７２】
次に、本発明の実施例４について説明する。本発明の実施例３は、容量素子部の浮遊ゲートの途中までエッチングする例であるが、本発明の実施例４は、容量素子部の浮遊ゲートのトンネル絶縁膜とドープトポリシリコン膜の境界までエッチングする例である。なお、本発明の実施例１〜３と同様の内容についての説明は省略する。
【００７３】
はじめに、本発明の実施例４では、図４〜７と同様の工程が行われる。
【００７４】
図１７は、本発明の実施例４に係る半導体装置の製造方法の図７に続く工程を示す平面図及び断面図である。図１７（Ｂ）は、図１７（Ａ）の線Ａ−Ａに沿った断面を示している。
【００７５】
図４に続いて、本発明の実施例２と同様に、容量素子部の上部のキャップ絶縁膜１０３を加工するためのレジストパターンを形成する。レジストパターンは、レジストラインとレジストスペースが交互に形成される繰り返しパターン及び接続スペースである。その後、本発明の実施例１と同様に、ドライエッチング法を用いて、キャップ絶縁膜１０３、素子分離１０４用の溝に埋め込まれた層間絶縁膜１０５の上部及びドープトポリシリコン膜１０２をエッチングし、アッシング法を用いて、レジストパターンを除去する。このとき、容量素子部の浮遊ゲートのゲート絶縁膜１０１の上面まで掘り下げられる。以上の工程の後に、図１７の構造が形成される。
【００７６】
図１７に続いて、本発明の実施例１と同様の工程（図８〜１２）を行うことによって、図１８に示されるようなＮＡＮＤ型不揮発性半導体メモリが形成される。
【００７７】
本発明の実施例４によれば、ゲート絶縁膜１０１と容量素子部の浮遊ゲートの上面まで（すなわち、本発明の実施例３より深く）掘り下げて上部電極１０８を形成するので、下部電極１０２ｃの側面に形成され、この下部電極１０２ｃの膜厚と等しい幅を有するゲート間絶縁膜１０６も下部電極１０２ｃと上部電極１０８を電極とした容量素子の絶縁膜として用いることができる。その結果、本発明の実施例３よりも大きくすることができる。
【００７８】
また、本発明の実施例４によれば、ゲート絶縁膜１０１と容量素子部の浮遊ゲートの上面まで掘り下げて上部電極１０８を形成する、すなわち、キャップ絶縁膜１０３の開口部における下部電極１０２ｃを全てエッチングするので、本発明の実施例３より容量値のバラツキを小さくすることができる。
【実施例５】
【００７９】
次に、本発明の実施例５について説明する。本発明の実施例１〜４は、メモリを加工するためのレジストパターンと容量素子部の上部のシリコン窒化膜を加工するためのレジストパターンを別々に形成する例であるが、本発明の実施例５は、これらを同時に形成する例である。なお、本発明の実施例１〜４と同様の内容についての説明は省略する。
【００８０】
はじめに、本発明の実施例５では、図４〜６と同様の工程が行われる。
【００８１】
図１９は、本発明の実施例５に係る半導体装置の製造方法の図６に続く工程を示す平面図及び断面図である。図１９（Ｂ）は、図１９（Ａ）の線Ａ−Ａに沿った断面を示している。
【００８２】
図６に続いて、メモリセルを加工するためのレジストパターン及び容量素子部の上部のキャップ絶縁膜１０３を加工するためのレジストパターンを同時に形成する。キャップ絶縁膜１０３を加工するためのレジストパターンは、本発明の実施例２と同様に、レジストラインとレジストスペースが交互に形成される繰り返しパターンである。その後、本発明の実施例１と同様に、ドライエッチング法を用いて、キャップ絶縁膜１０３、素子分離１０４用の溝に埋め込まれた層間絶縁膜１０５の上部及びドープトポリシリコン膜１０２をエッチングし、アッシング法を用いて、レジストパターンを除去する。このとき、容量素子部の浮遊ゲートの上面まで掘り下げられる。以上の工程の後に、図１９の構造が形成される。
【００８３】
図２０は、本発明の実施例５に係る半導体装置の製造方法の図１９に続く工程を示す平面図及び断面図である。図２０（Ｂ）は、図２０（Ａ）の線Ａ−Ａに沿った断面を示している。
【００８４】
図１９に続いて、ＣＶＤ法を用いて、ゲート間絶縁膜１０６を堆積する。以上の工程の後に、図２０の構造が形成される。
【００８５】
図２１は、本発明の実施例５に係る半導体装置の製造方法の図２０に続く工程を示す平面図及び断面図である。図２１（Ｂ）は、図２１（Ａ）の線Ａ−Ａに沿った断面を示している。
【００８６】
図２０に続いて、ＣＶＤ法を用いて、ドープトポリシリコン膜を堆積し、ＣＭＰ法又はドライエッチング法を用いて、ドープトポリシリコン膜の不要な部分を除去することによって、メモリセル領域の制御ゲート電極１０７を形成し、同時に、容量素子部の側面にゲート間絶縁膜１０６を介して上部電極１０８を形成する。以上の工程の後に、図２１の構造が形成される。
【００８７】
図２１に続いて、本発明の実施例１と同様の工程（図１１，１２）を行うことによって、ＮＡＮＤ型不揮発性半導体メモリが形成される。
【００８８】
本発明の実施例５によれば、メモリを加工するためのレジストパターンと容量素子部の上部のシリコン窒化膜を加工するためのレジストパターンが同時に形成される（すなわち、容量素子部の上部電極１０８がメモリセル領域の制御ゲート電極１０７と同時に形成される）ので、容量素子部を形成するためのリソグラフィー工程を省略することができ、本発明の実施例１〜４に比べて製造コストを低減することができる。特に、容量素子部の上部電極１０８のピッチをメモリセル領域のピッチと同じピッチにすることによって、リソグラフィー時に２種類の配線ピッチを形成する必要がなくなるので、リソグラフィーのプロセスマージンを確保し易くなる。
【図面の簡単な説明】
【００８９】
【図１】側壁ゲート型の不揮発性半導体メモリのメモリセルアレイと、その周辺回路の一部とを示す回路図である。
【図２】本発明の実施例１に係る半導体装置のメモリセル領域、選択ゲート領域及び容量素子部の構造を示す平面図である。
【図３】図２の半導体装置の断面を示す断面図である。
【図４】本発明の実施例１に係る半導体装置の製造方法の一工程を示す平面図及び断面図である。
【図５】本発明の実施例１に係る半導体装置の製造方法の図４に続く工程を示す平面図及び断面図である。
【図６】本発明の実施例１に係る半導体装置の製造方法の図５に続く工程を示す平面図及び断面図である。
【図７】本発明の実施例１に係る半導体装置の製造方法の図６に続く工程を示す平面図及び断面図である。
【図８】本発明の実施例１に係る半導体装置の製造方法の図７に続く工程を示す平面図及び断面図である。
【図９】本発明の実施例１に係る半導体装置の製造方法の図８に続く工程を示す平面図及び断面図である。
【図１０】本発明の実施例１に係る半導体装置の製造方法の図９に続く工程を示す平面図及び断面図である。
【図１１】本発明の実施例１に係る半導体装置の製造方法の図１０に続く工程を示す平面図及び断面図である。
【図１２】本発明の実施例１に係る半導体装置の製造方法の図１１に続く工程を示す平面図及び断面図である。
【図１３】本発明の実施例２に係る半導体装置の製造方法の図７に続く工程を示す平面図及び断面図である。
【図１４】本発明の実施例２に係る半導体装置の製造方法の図１３に続く工程を示す平面図及び断面図である。
【図１５】本発明の実施例３に係る半導体装置の製造方法の図７に続く工程を示す平面図及び断面図である。
【図１６】本発明の実施例３に係る半導体装置の製造方法の図１５に続く工程を示す平面図及び断面図である。
【図１７】本発明の実施例４に係る半導体装置の製造方法の図７に続く工程を示す平面図及び断面図である。
【図１８】本発明の実施例４に係る半導体装置の製造方法の図１７に続く工程を示す平面図及び断面図である。
【図１９】本発明の実施例５に係る半導体装置の製造方法の図６に続く工程を示す平面図及び断面図である。
【図２０】本発明の実施例５に係る半導体装置の製造方法の図１９に続く工程を示す平面図及び断面図である。
【図２１】本発明の実施例５に係る半導体装置の製造方法の図２０に続く工程を示す平面図及び断面図である。
【符号の説明】
【００９０】
１  半導体基板
１０１  ゲート絶縁膜
１０２  ドープトポリシリコン
１０２ａ  浮遊ゲート電極
１０２ｂ  ゲート電極
１０２ｃ  下部電極
１０３  キャップ絶縁膜
１０４  素子分離
１０５  層間絶縁膜
１０６  ゲート間絶縁膜
１０７  制御ゲート電極
１０８  上部電極
１０９  選択ゲート
１１１ａ〜ｃ  コンタクト
ＳＴ  選択ゲートトランジスタ
ＭＣ  メモリセル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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