(57)【要約】【課題】  イオン注入時における素子形成領域と素子分離領域とのレジスト寸法差を所望の値以下とすることができ、デバイス特性の改善に寄与する。【解決手段】  半導体基板１０１の素子形成領域１０２を囲むように素子分離溝を形成する工程と、この溝内に絶縁膜１０４を埋め込んだ後に平坦化することで素子分離領域１０３を形成する工程と、素子形成領域１０２にゲート絶縁膜１１１、ゲート電極１１２、ソース／ドレイン領域１１４，１１５を形成することでトランジスタを作製する工程と、素子形成領域１０２と素子分離領域１０３に跨るように、イオン注入のマスクとなるレジスト１２１のパターンを形成する工程とを含む半導体装置の製造方法であって、絶縁膜１０４の厚さを、所望耐圧を満たす膜厚以上に設定し、且つ絶縁膜１０４上のレジスト寸法と素子形成領域１０２上のレジスト寸法との差が極小値となる膜厚近傍に設定する。【選択図】      図６
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【特許請求の範囲】
【請求項１】
半導体基板の表面部に素子分離溝を形成する工程と、前記素子分離溝内に絶縁膜を埋め込んだ後、この埋め込み絶縁膜を平坦化することにより素子分離領域を形成し、素子分離領域と素子形成領域を区画する工程と、前記素子形成領域にゲート絶縁膜、ゲート電極、ソース／ドレイン領域を形成することでトランジスタを作製する工程と、前記素子形成領域にイオンを注入するためのマスクとなるレジストパターンを前記素子形成領域と素子分離領域に跨るように形成する工程と、を含む半導体装置の製造方法であって、
前記素子分離領域の埋め込み絶縁膜の膜厚を、前記埋め込み絶縁膜の膜厚と、前記埋め込み絶縁膜上と前記素子形成領域上に形成されるレジストパターンの寸法差との相関関係に基づいて設定することを特徴とする半導体装置の製造方法。
【請求項２】
前記素子分離領域の埋め込み絶縁膜の膜厚を、前記埋め込み絶縁膜上と前記素子形成領域上に形成されるレジストパターンの寸法差が予め定めた寸法差スペックを満たすように設定することを特徴とする半導体装置の製造方法。
【請求項３】
前記素子分離領域の埋め込み絶縁膜の膜厚を、前記埋め込み絶縁膜上と前記素子形成領域上に形成されるレジストパターンの寸法差が極小となるように設定することを特徴とする請求項１又は２記載の半導体装置の製造方法。
【請求項４】
前記埋め込み絶縁膜の膜厚を、前記埋め込み絶縁膜上に形成される第一のレジストパターンと前記埋め込み絶縁膜上に形成される前記第一のレジストパターンよりも低密度の第二のレジストパターンとの寸法差が極小となるように設定することを特徴とする請求項１乃至３のいずれか一項記載の半導体装置の製造方法。
【請求項５】
前記イオン注入のマスクとなるレジストパターンは、前記基板のソース又はドレイン領域の一部に該領域とは導電型の異なる不純物拡散層領域を形成するために形成されることを特徴とする請求項１乃至４のいずれか一項記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に係わり、特に素子分離領域の改良をはかった半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、半導体装置の製造工程における素子分離層形成では、素子分離として所望の特性（耐圧）が得られ、かつ絶縁膜埋め込み時の埋め込み性能が満たされれば、特に膜厚設定値に対する規定は無かった。しかし、素子の微細化に伴い、素子分離領域上と素子形成領域上とでレジストパターンの寸法が変化することが問題となっており、これが埋め込み絶縁膜の厚さに関係することが分かってきている。
【０００３】
例えば、Butting Diffusion ＭＯＳＦＥＴにおいて、素子分離層形成後に実施されるイオン注入用のリソグラフィ工程では、素子形成領域と素子分離領域に跨ってレジストパターンが形成される。素子分離領域に埋め込まれた絶縁膜は一般に露光光に対して透明膜であるため、光多重干渉により、絶縁膜厚さによってレジスト寸法がＳｉｎθカーブ状に変動する。通常、このカーブはスウィングカーブと呼ばれる。そして、このスウィングカーブにより素子形成領域と素子分離領域とでレジスト寸法差が発生する。
【０００４】
スウィングカーブは使用するレジストの光学特性により振幅、傾きが変化するため、レジスト材料によっては許容値以上の寸法差が発生してしまい、使用するレジスト材料の選択に制限が発生することが問題となっていた。また、この寸法差をＯＰＣで補正しようとする場合、レジスト材料によっては補正量が所定のマスク規格を逸脱してしまうケースがあった。
【０００５】
このように従来、イオン注入のためにレジストパターンを形成する際に、素子分離領域上と素子形成領域上とでレジストパターンの寸法が異なってしまい、これがデバイス特性を低下させる要因となっている。
【特許文献１】特開２００３−１３３２２２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、イオン注入時における素子形成領域と素子分離領域とのレジスト寸法差を所望の値以下とすることができ、デバイス特性の改善に寄与し得る半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するために本発明は、次のような構成を採用している。
【０００８】
即ち、本発明の一態様は、半導体基板の表面部に素子分離溝を形成する工程と、前記素子分離溝内に絶縁膜を埋め込んだ後、この埋め込み絶縁膜を平坦化することにより素子分離領域を形成し、素子分離領域と素子形成領域を区画する工程と、前記素子形成領域にゲート絶縁膜、ゲート電極、ソース／ドレイン領域を形成することでトランジスタを作製する工程と、前記素子形成領域にイオンを注入するためのマスクとなるレジストパターンを前記素子形成領域と素子分離領域に跨るように形成する工程と、を含む半導体装置の製造方法であって、前記素子分離領域の埋め込み絶縁膜の膜厚を、前記埋め込み絶縁膜の膜厚と、前記埋め込み絶縁膜上と前記素子形成領域上に形成されるレジストパターンの寸法差との相関関係に基づいて設定することを特徴とする。
【発明の効果】
【０００９】
本発明によれば、イオン注入時における素子形成領域と素子分離領域とのレジスト寸法差を所望の値以下とすることができ、これによりデバイス特性の改善に寄与することができる。
【発明を実施するための最良の形態】
【００１０】
実施形態を説明する前に、本発明の基本原理について説明する。
【００１１】
図１は、素子分離領域内に絶縁膜を埋め込み形成し、その上にレジストを形成した断面構成を示す図である。
【００１２】
Ｓｉ基板（半導体基板）１０の表面部を異方性エッチングによりエッチングして形成された素子分離溝１１内にＳｉＯ2 等の絶縁膜１２が埋め込まれ、その表面が平坦化されている。そして、基板１０及び絶縁膜１２の表面上に、ＴＡＲＣ／レジストからなるレジスト膜１３のパターンが形成されるものとなっている。
【００１３】
レジストパターンを形成する際に、素子分離絶縁膜１２は一般に露光光に対して透明であるため、絶縁膜１２に入射した露光光は絶縁膜１２内を進行し、下地の基板１０で反射して絶縁膜１２の表面から出射することになり、いわゆる光多重干渉が生じる。この光多重干渉により、絶縁膜厚さによってレジスト寸法がＳｉｎθカーブ状に変動する。このため、図２に示すように、素子形成領域（ＡＡ）と素子分離領域（ＳＴＩ）とでレジスト１３のパターン寸法が異なってくる。素子形成領域（ＡＡ）と素子分離領域（ＳＴＩ）上に跨って形成されたレジストパターンの境界位置が異なっている。また、このスウィングカーブは前記レジストパターンの疎密によっても異なるものとなる。なお、図１は、図２の矢視Ｘ１−Ｘ２方向の断面に相当し、基板上の全面に形成されたレジスト１３にパターンを露光している状態を示している。
【００１４】
図３は、素子分離領域のＳｉＯ2 膜厚とレジストパターンのＣＤ値（寸法値）との関係を示す図である（Simulation結果）。図中の曲線Ｐは密集パターン、曲線Ｑは孤立パターンを示している。密集パターンは１８５ｎｍのラインパターンと１８５ｎｍのスペースパターンを交互に配置したラインアンドスペースパターン（Ｌ／Ｓ）であり、孤立パターンは１８５ｎｍの単一のラインパターンである。
【００１５】
密集パターン及び孤立パターン共に、膜厚によってＣＤ値がスイングしているが、特に孤立パターンでは大きくスイングしている。また、図中の直線Ｒは素子形成領域上のパターン寸法であり、素子形成領域上では密集パターンと孤立パターンとの寸法差は小さく、ここでは同一の直線と仮定している。
【００１６】
従来は、例えばＳｉＯ2 膜厚２６０ｎｍで使用されており、この場合のＣＤ値の差は２５ｎｍ程度と大きいものである。さらに、孤立パターンに関しては、素子形成領域上のパターンとの寸法差も大きい。
【００１７】
本実施形態では、２つのスイングカーブＰ，Ｑを基に、各々が素子形成領域上のパターン寸法Ｒと近く、且つスイングカーブＰ，Ｑとの差が極小近くなる点を選択する。例えば、ＳｉＯ2 膜厚２８０ｎｍを選択することにより、Ｐ，Ｑ共にＣＤ値が十分小さく、且つＣＤ値の差を１０ｎｍ程度に小さくすることができる。
【００１８】
図４（ａ）（ｂ）は、素子分離領域のＳｉＯ2 膜厚とレジストパターンのＣＤ値との関係を示す図である。図中のＰは密集パターン、Ｑは孤立パターンを示している。（ａ）と（ｂ）との違いは、レジストの材料であり、レジスト材料の光学特性によりＣＤ値が大きく変化するのが分かる。
【００１９】
なお、計算に用いたレジスト材料のパラメータとしては、図４（ａ）では、（ｎ，ｋ）＝（1.78，0.03）、Ａ（１／μｍ）＝０、Ｂ（１／μｍ）＝1.52、Ｃ（ｃｍ2／ｍＪ）＝0.0475 を使用した。さらに、図４（ｂ）では、（ｎ，ｋ）＝（1.79，0.015）、Ａ（１／μｍ）＝-0.021、Ｂ（１／μｍ）＝0.794、Ｃ（ｃｍ2／ｍＪ）＝0.172 を使用した。どちらも実際に存在するレジストパラメータを用いた。なお、レジスト材のＡ，Ｂでは吸収（露光前後）、Ｃでは感度を表している。
【００２０】
図５は、レジスト材料を変え、吸収係数Ｋを変えた時の、密集パターンと孤立パターンにおけるレジスト寸法差を示す図である。Ｋを大きくするほど寸法差が減少する傾向が見られる。しかし、レジスト材料のリソグラフィ性能を考えると、Ｋ値は０．０２程度が限度であると考えられる。
【００２１】
このように、素子分離領域への埋め込み絶縁膜の膜厚、即ちＳＴＩの深さを最適に選択することにより、素子形成領域と素子分離領域とのレジストパターンの寸法差を小さくすることができ、更に密集パターンと孤立パターンとの寸法差を小さくすることができ、これにより素子特性の向上を図ることが可能となる。
【００２２】
以下、本発明の詳細を図示の実施形態によって説明する。
【００２３】
（第１の実施形態）
図６は、第１の実施形態に係わるＭＯＳＦＥＴを示す図であり、本実施形態では特にButting Diffusion ＭＯＳＦＥＴの製造に適用した例を説明する。
【００２４】
ｐ型Ｓｉ基板（半導体基板）１０１の表面部に素子形成領域１０２を囲むように素子分離領域１０３が形成され、この素子分離領域１０３にＳｉＯ2 等の絶縁膜１０４が埋め込み形成されている。素子形成領域１０２には、ゲート酸化膜（ゲート絶縁膜）１１１を介してゲート電極１１２が形成され、ゲート電極１１２の側面には側壁絶縁膜１１３が形成されている。そして、ゲート電極１１２及び側壁絶縁膜１１３をマスクに基板１０１に不純物をドープすることにより、ｎ+ 型のソース／ドレイン領域１１４，１１５が形成されている。
【００２５】
基本的な製法は一般的なＭＯＳＦＥＴと同様である。即ち、素子分離工程では、Ｓｉ基板１０１の表面部に異方性エッチングで素子分離溝を形成した後、この溝内にＣＶＤにより絶縁膜１０４を埋め込む。そして、絶縁膜１０４の表面を平坦化することで素子分離領域を形成する。本実施形態では、素子分離溝の深さを素子分離性能を満たし、且つ後述するトランジスタ形成工程におけるイオン注入用のリソグラフィ寸法制御性を考慮した２８０ｎｍとし、絶縁膜１０４としてはＳｉ酸化膜を使用した。
【００２６】
本実施形態では、上記の構成に加え、ソース領域１１４の素子分離領域側の端部に、イオン注入によるｐ+ 層１２２が形成されている。このｐ+ 層１２２は、ソース側の電位と基板側の電位を同電位とするためのものである。
【００２７】
ここで、ｐ+ 層１２２を形成する際には、図６に示すように、ソース領域１１４の素子分離領域側が一部露出するようにレジストパターン１２１を形成する。このとき、図７に示すように、素子形成領域１０２と素子分離領域１０３とでレジストパターン１２１の寸法が変わってしまう。この寸法差は埋め込み絶縁膜１０４の膜厚に関係し、本実施形態のように埋め込み絶縁膜１０４の厚さを最適に選択することにより寸法差を小さくすることができる。
【００２８】
具体的には本実施形態では、イオン注入用のリソグラフィ工程として、レジストＡを膜厚４２０ｎｍで形成し、その後にトップコート型反射防止膜を４４ｎｍ形成した。その後、ＫｒＦ露光装置により所望のパターン露光を行い、ＰＥＢ・現像を実施し、レジストパターン１２１を形成した。その後、レジスト寸法検査工程において、素子形成領域と素子分離領域の寸法を測定したところ、密パターンでそれぞれ１８５ｎｍ、１８７ｎｍ、孤立パターンでそれぞれ１８４ｍｎ、１７８ｎｍとデバイス特性から求められている素子形成領域と素子分離領域の寸法差スペック２０ｎｍを満たした。
【００２９】
ここで、埋め込み絶縁膜１０４の厚さの制御により素子形成領域と素子分離領域とのレジスト寸法差を小さくできる原理について、更に詳しく説明する。
【００３０】
素子分離を行うには、まず図８（ａ）に示すように、素子分離領域１０３に素子分離溝を形成した後、ＳｉＯ2 等の絶縁膜１０４を全面に堆積する。続いて、図８（ｂ）に示すように、ＲＩＥで埋め込み絶縁膜１０４をエッチバックすることにより、絶縁膜１０４の表面を平坦化する。その後の各ウェット処理等により、図８（ｃ）に示すように、埋め込み絶縁膜１０４の表面は３０ｎｍ程度後退する。
【００３１】
仮に、絶縁膜１０４を基板表面と同じ高さ又はそれよりも高い位置まで埋め込み形成したとしても、図９に示すように、実際にはＡＡ／ＳＴＩ境界部に窪みが存在することになる。このため、イオンが打ち込まれる領域は、実際にはＡＡ／ＳＴＩ境界よりＳＴＩ側に広くなる。これは、窪み部分ではＳＴＩ膜厚が薄く、イオンが突き抜けるためである。
【００３２】
即ち、図１０に示すように、ＡＡ／ＳＴＩでレジスト寸法が変動することにより、よりゲートに近い位置にイオンが打ち込まれる。これが、素子特性（しきい値）の変動を生じさせる要因となる。本実施形態では、ＳＴＩの埋め込み絶縁膜１０４の厚さを最適に設定することにより、ＡＡ／ＳＴＩにおけるレジスト寸法の変動を抑制することができ、これによりしきい値の変動を抑制することができるのである。
【００３３】
このように本実施形態によれば、素子分離領域１０３の埋め込み絶縁膜１０４の厚さを、素子分離層としてのデバイス特性（特に耐圧）を満たし、且つ素子分離層形成後に実施されるイオン注入用のリソグラフィ工程におけるレジスト寸法制御性を考慮に入れて決定する。具体的には、イオン注入用のリソグラフィ工程での素子形成領域１０２のレジスト寸法と素子分離領域１０３のレジスト寸法との差の絶縁膜厚さに対するスイングの極小値を取るように設定する。これにより、イオン注入の際に用いるレジストパターンの寸法差（素子形成領域と素子分離領域での差）を小さくすることができ、素子分離としての特性を維持したまま、イオン注入用のリソグラフィ性能を改善することができる。
【００３４】
また、埋め込み絶縁膜１０４の厚さ、即ち素子分離溝の深さを最適設定することによりイオン注入用のリソグラフィ性能を改善できることから、製造プロセスの複雑化を招くこともないという利点もある。
【００３５】
（第２の実施形態）
基本的なデバイス構成及び製造工程は、第１の実施形態と同じである。
【００３６】
本実施形態の半導体デバイスでは、素子分離性能を満たす必要な絶縁膜厚さは１８０ｎｍ以上であった。そこで本実施形態では、絶縁膜厚さをトランジスタ形成工程におけるイオン注入用のリソグラフィ寸法制御性を考慮した２００ｎｍとし、絶縁膜としては酸化膜を使用した。この絶縁膜厚さは、前記図３に示す表から、２つのスイングカーブＰ，Ｑが共に素子形成領域上のパターン寸法Ｒと近く、且つ密度の異なるレジストパターンのスイングカーブＰ，Ｑとの差が極小に近くなる範囲である。
【００３７】
一方、トランジスタ構造を形成する工程において、ゲート電極形成後、ソース／ドレイン形成のためイオン注入工程を実施する。本実施形態では、イオン注入用のリソグラフィ工程としてとして、レジストＡを膜厚４２０ｎｍで形成し、その後にトップコート型反射防止膜を４４ｎｍ形成した。その後、ＫｒＦ露光装置により所望のパターン露光を行い、ＰＥＢ・現像を実施し、レジストパターンを形成した。その後、レジスト寸法検査工程において、素子形成領域と素子分離領域の寸法を測定したところ、密パターンでそれぞれ１８５ｎｍ、１８６ｎｍ、孤立パターンでそれぞれ１８４ｍｎ、１８０ｎｍとデバイス特性から求められている素子形成領域と素子分離領域の寸法差スペック２０ｎｍを満たした。
【００３８】
このように本実施形態によれば、素子分離領域の埋め込み絶縁膜の厚さを、素子分離層としてのデバイス特性を満たし、且つ素子分離層形成後に実施されるイオン注入用のリソグラフィ工程におけるレジスト寸法制御性を考慮に入れて決定することにより、イオン注入の際に用いるレジストパターンの寸法差（素子形成領域と素子分離領域での差）を小さくすることができ、第１の実施形態と同様の効果が得られる。
【００３９】
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。実施形態では、Butting Diffusion ＭＯＳＦＥＴの製造に適用した例について説明したが、素子形成領域と素子分離領域に跨るようにイオン注入用のマスクとなるレジストパターンを形成する工程とを含む各種の半導体装置の製造に適用することが可能である。
【００４０】
また、素子形成のための基板は必ずしもＳｉに限るものではなく、各種の半導体に適用可能である。同様に、埋め込み絶縁膜はＳｉＯ2 に限るものではなく、各種の絶縁材料に適用可能である。さらに、レジストの膜厚や材料等の条件は、仕様に応じて適宜変更可能である。絶縁膜やレジストの材料等によって前記図３に示す特性が変わるため、これらの材料に応じた特性を予め測定し、埋め込み絶縁膜としての最適値を選択すればよい。
【００４１】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【図面の簡単な説明】
【００４２】
【図１】本発明の原理を説明するためのもので、素子分離絶縁膜を形成した断面構成を示す図。
【図２】素子形成領域と素子分離領域とでレジストパターンの寸法が異なる様子を示す平面図。
【図３】素子分離領域のＳｉＯ2 膜厚とレジストパターンのＣＤ値との関係を示す図。
【図４】素子分離領域のＳｉＯ2 膜厚とレジストパターンのＣＤ値との関係を示す図。
【図５】レジストの吸収係数Ｋを変えた時の、密集パターンと孤立パターンとの寸法差を示す図。
【図６】第１の実施形態に係わるＭＯＳＦＥＴの構造及びイオン注入用のマスクを形成した状態を示す断面図。
【図７】第１の実施形態に係わるＭＯＳＦＥＴの構造及びイオン注入用のマスクを形成した状態を示す平面図。
【図８】素子分離領域を形成する工程を示す断面図。
【図９】素子形成領域と素子分離領域でレジスト境界が変化する様子を示す断面図。
【図１０】素子形成領域と素子分離領域でレジスト境界が変化する様子を示す平面図。
【符号の説明】
【００４３】
１０…Ｓｉ基板（半導体基板）
１１…素子分離溝
１２…埋め込み絶縁膜
１３…レジスト
１０１…ｐ型Ｓｉ基板（半導体基板）
１０２…素子形成領域
１０３…素子分離領域
１０４…埋め込み絶縁膜
１１１…ゲート酸化膜（ゲート絶縁膜）
１１２…ゲート電極
１１３…側壁絶縁膜
１１４…ｎ+ 層（ソース領域）
１１５…ｎ+ 層（ドレイン領域）
１２１…レジスト
１２２…ｐ+ 層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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