(57)【要約】【課題】素子分離耐圧を向上させることが可能な半導体装置及びその製造方法を提供する。【解決手段】シリコン基板１のＰ型半導体領域１ａと、このＰ型半導体領域１ａの表面に形成された素子分離のためのトレンチ５０と、このトレンチ５０の内壁全体を覆うように形成され、負に帯電した帯電絶縁膜３ｂと、この帯電絶縁膜３ｂで覆われたトレンチ５０の内部に埋め込まれた第１のシリコン酸化膜５ａと、Ｐ型半導体領域１ａの表面にトレンチ５０を挟むように形成され、その一端がトレンチ５０に接するＮ型拡散層であるソース６ａとドレイン７ａとを有する。【選択図】図１
2009194245.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型半導体領域と、
前記第１導電型半導体領域に形成されたトレンチと、
前記トレンチの内壁の一部または全体を覆うように形成された、かつ、前記第１導電型半導体領域と逆の電気極性に帯電された帯電絶縁膜と、
前記トレンチの内部に埋め込まれた埋め込み絶縁膜と、
前記第１導電型半導体領域の表面に前記トレンチを挟むように形成され、かつ、その一端が前記トレンチに接する第２導電型拡散層と、
を有することを特徴とする半導体装置。
【請求項２】
前記帯電絶縁膜の上端が、前記第１導電型半導体領域の表面より下方に位置することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記帯電絶縁膜の上端が、前記第２導電型拡散層底面の深さの位置と同じ位置にあることを特徴とした請求項２に記載の半導体装置。
【請求項４】
第１導電型半導体領域と、
前記第１導電型半導体領域表面の一部に形成された第２導電型半導体領域と、
前記第１導電型半導体領域と前記第２導電型半導体領域との境界上に前記第１及び第２導電型半導体領域と接して形成されたトレンチと、
前記トレンチのうち、前記第１導電型半導体領域に接する範囲の内壁部分を覆うように形成された、かつ、前記第１導電型半導体領域と逆の電気極性に帯電された第１の帯電絶縁膜と、
前記トレンチのうち、前記第２導電型半導体領域に接する範囲の内壁部分を覆うように形成され、かつ、前記第１の帯電絶縁膜と逆の電気極性に帯電された第２の帯電絶縁膜と、
前記トレンチの内部に埋め込まれた埋め込み絶縁膜と
前記第１導電型半導体領域の表面に形成され、かつ、その一端が前記トレンチに接する第２導電型拡散層と、
前記第２導電型半導体領域の表面に形成され、かつ、その一端が前記トレンチに接する第１導電型拡散層と、
を具備することを特徴とした半導体装置。
【請求項５】
前記第１及び第２の帯電絶縁膜の上端が、それぞれ、前記第１及び第２導電型半導体領域の表面より下方に位置することを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第１及び第２の帯電絶縁膜の上端が、それぞれ、前記第１及び第２導電型拡散層底面の深さの位置と同じ位置にあることを特徴とした請求項５に記載の半導体装置。
【請求項７】
前記埋め込み絶縁膜は、第１の埋め込み絶縁膜と前記第１の埋め込み絶縁膜上に形成された第２の埋め込み絶縁膜とを有し、前記第１の埋め込み絶縁膜の上面が、前記第２導電型拡散層または前記第１及び第２導電型拡散層底面の深さの位置と同じ位置にあることを特徴とする請求項３または６に記載の半導体装置。
【請求項８】
第１導電型半導体領域上にマスク層を形成する工程と、
前記マスク層にトレンチ開口パターンを形成する工程と、
前記マスク層をマスクとして、前記トレンチ開口パターンより露出された前記第１導電型半導体領域をエッチングしてトレンチを形成する工程と、
前記トレンチの内壁の一部または全体を覆うように絶縁膜を形成する工程と、
前記絶縁膜を前記第１導電型半導体領域とは逆の電気極性に帯電させて第１の帯電絶縁膜を形成する工程と、
前記トレンチ内部に第１の埋め込み絶縁膜を埋め込む工程と、
前記第１導電型半導体領域の表面に、前記トレンチを挟み、その一端が前記トレンチと接する第２導電型拡散層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項９】
第１導電型半導体領域の表面の一部に第２導電型半導体領域を形成し、前記第１及び第２導電型半導体領域上にマスク層を形成する工程と、
前記マスクの前記第１導電型半導体領域と前記第２導電型半導体領域との境界を跨る領域にトレンチ開口パターンを形成する工程と、
前記マスク層をマスクとして、前記トレンチ開口パターンより露出された前記第１導電型半導体領域及び前記第２導電型半導体領域をエッチングし、前記導電型半導体領域の境界上において前記両方の導電型半導体領域に接するトレンチを形成する工程と、
前記トレンチの内壁の一部または全体を覆うように絶縁膜を形成する工程と、
前記絶縁膜のうち、前記第１導電型半導体領域に接する範囲を前記第１導電型半導体領域とは逆の電気極性に帯電させて第１の帯電絶縁膜を形成する工程と、
前記絶縁膜のうち、前記第２導電型半導体領域に接する範囲を前記第２導電型半導体領域とは逆の電気極性に帯電させて第２の帯電絶縁膜を形成する工程と、
前記第１及び第２の絶縁膜に覆われた前記トレンチの内部に埋め込み絶縁膜を埋め込む工程と、
前記第１導電型半導体領域の表面に、その一端が前記トレンチと接する第２導電型拡散層を形成する工程と、
前記第２導電型半導体領域の表面に、その一端が前記トレンチと接する第１導電型拡散層を形成する工程と、
を有することを特徴とした半導体装置の製造方法。
【請求項１０】
前記絶縁膜を帯電させる工程は、イオン注入によるものであることを特徴とする請求項８または９に記載の半導体装置の製造方法。
【請求項１１】
前記トレンチ内における前記第１及び第２の帯電絶縁膜の上端部と前記第１の埋め込み絶縁膜の上部との双方を、ウェットエッチングにより一部除去する工程と、
前記ウェットエッチングにより除去された前記第１及び第２の帯電絶縁膜と前記埋め込み絶縁膜のあとに、第２の埋め込み絶縁膜を埋め込む工程と、
をさらに有することを特徴とした請求項８または９に記載の半導体装置の製造方法。
【請求項１２】
前記第１及び第２の帯電絶縁膜と前記埋め込み絶縁膜の除去は、前記第１導電型半導体領域の表面から前記第２導電型拡散層の底面までの深さと同じ深さまでおこなうことを特徴とした請求項１１に記載の半導体装置の製造方法。 
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の高集積化に伴い、素子構造の微細化とともに、素子分離構造に対しても微細化が求められている。
【０００３】
従来の素子分離構造として、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔ  Ｏｆ  Ｓｉｌｉｃｏｎ）やＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ)などがある。これらの素子分離構造は、素子分離耐圧を向上させるためにシリコン基板の不純物濃度を高くしたり、トレンチの深さを深くしたりする必要があった。
【０００４】
しかし、シリコン基板の不純物濃度を高くすると、素子分離耐圧は向上するが、Ｎ型もしくはＰ型拡散層であるドレインやソースの寄生容量が大きくなり、トランジスタのスイッチングスピードが低下したり、動作時の無駄な消費電力が増大したりするという問題があった。また、トレンチの深さを深くするには、トレンチ形成のためのマスク層を厚くパターニングする必要がある。しかし、マスク層を厚くすると、マスク倒れが発生する可能性があるため、マスク層にある程度の幅を持たせる必要が生じ、その結果、素子の微細化が困難になるという問題があった。
【０００５】
そこで、これらの問題を解決するために、ＳＴＩのトレンチ内壁を薄い絶縁膜で覆い、その絶縁膜で覆われたトレンチの内部を負に帯電した導体で埋め込むことにより、シリコン基板の不純物濃度を高くすることなく、素子分離耐圧を向上させる半導体装置がある（例えば、特許文献１）。
【０００６】
しかし、上記半導体装置では、トレンチ内壁を覆う絶縁膜が薄いため絶縁破壊が起こりやすいという問題がある。絶縁破壊が起こると、素子分離領域内部の導体とＮ型もしくはＰ型拡散層とが電気的に接続され、素子分離機能が損なわれる。一方、逆に、絶縁膜を厚くして絶縁破壊を起こしにくくした場合、絶縁膜自体の厚さによりトレンチ内部の導体の影響が小さくなってしまい、素子分離耐圧向上の効果が不十分となる可能性があった。
【特許文献１】特開平０６−１６９０１１号公報（、図１０）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、素子分離耐圧を向上させることが可能な半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明の一態様の半導体装置は、第１導電型半導体領域と、前記第１導電型半導体領域に形成されたトレンチと、前記トレンチの内壁の一部または全体を覆うように形成された、かつ、前記第１導電型半導体領域と逆の電気極性に帯電された帯電絶縁膜と、前記トレンチの内部に埋め込まれた埋め込み絶縁膜と、前記第１導電型半導体領域の表面に前記トレンチを挟むように形成され、かつ、その一端が前記トレンチに接する第２導電型拡散層と、を有することを特徴とする。
【０００９】
また、本発明の一態様の半導体装置は、第１導電型半導体領域と、前記第１導電型半導体領域表面の一部に形成された第２導電型半導体領域と、前記第１導電型半導体領域と前記第２導電型半導体領域との境界上に前記第１及び第２導電型半導体領域と接して形成されたトレンチと、前記トレンチのうち、前記第１導電型半導体領域に接する範囲の内壁部分を覆うように形成された、かつ、前記第１導電型半導体領域と逆の電気極性に帯電された第１の帯電絶縁膜と、前記トレンチのうち、前記第２導電型半導体領域に接する範囲の内壁部分を覆うように形成され、かつ、前記第１の帯電絶縁膜と逆の電気極性に帯電された第２の帯電絶縁膜と、前記トレンチの内部に埋め込まれた埋め込み絶縁膜と前記第１導電型半導体領域の表面に形成され、かつ、その一端が前記トレンチに接する第２導電型拡散層と、前記第２導電型半導体領域の表面に形成され、かつ、その一端が前記トレンチに接する第１導電型拡散層と、を具備することを特徴とする。
【００１０】
また、本発明の一態様の半導体装置の製造方法は、第１導電型半導体領域上にマスク層を形成する工程と、前記マスク層にトレンチ開口パターンを形成する工程と、
前記マスク層をマスクとして、前記トレンチ開口パターンより露出された前記第１導電型半導体領域をエッチングしてトレンチを形成する工程と、前記トレンチの内壁の一部または全体を覆うように絶縁膜を形成する工程と、前記絶縁膜を前記第１導電型半導体領域とは逆の電気極性に帯電させて第１の帯電絶縁膜を形成する工程と、前記トレンチ内部に第１の埋め込み絶縁膜を埋め込む工程と、前記第１導電型半導体領域の表面に、前記トレンチを挟み、その一端が前記トレンチと接する第２導電型拡散層を形成する工程と、を有することを特徴とする。
【発明の効果】
【００１１】
本発明によれば、素子分離耐圧を向上させることが可能な半導体装置及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１２】
（第１の実施の形態）
図１（ａ）は、本発明による第１の実施の形態に係る半導体装置の断面図であり、図１（ｂ）は、図１（ａ）の平面図である。図２乃至図５は、本実施の形態の半導体装置の製造工程を説明するための工程断面図である。
【００１３】
図１に示す半導体装置は、第1導電型半導体領域であるＰ型シリコン基板１の表面に素子形成領域２００を取り囲むように素子分離領域１００が設けられている。
【００１４】
素子分離領域１００には、素子分離のためのトレンチ５０が設けられ、そのトレンチ５０の内壁全体には負に帯電した帯電絶縁膜３ｂが形成され、この負に帯電した帯電絶縁膜３ｂで覆われたトレンチ５０内部には埋め込み絶縁膜である第１のシリコン酸化膜５ａが埋め込まれている。
【００１５】
素子形成領域２００には、Ｐ型シリコン基板１の表面を含む一部に、Ｎ型拡散層であるソース６ａ及びドレイン７ａが互いに離間形成されている。このソース６ａ及びドレイン７ａはその一端がトレンチ５０にそれぞれ接するように形成されている。また、ソース６ａ及びドレイン７ａ間のＰ型シリコン基板１の表面上には、ゲート絶縁膜８を介してゲート電極９がソース６ａ及びドレイン７ａの他端に跨って形成されている。
【００１６】
そして、ゲート電極９を含んでＰ型シリコン基板１の表面上には、層間絶縁膜１０が形成されている。この層間絶縁膜１０上には、配線１１が形成されている。この配線１１は、層間絶縁膜１０に設けられたビア１３を介してソース６ａ及びドレイン７ａにそれぞれ接続される。また、配線１１は保護膜１２により保護される。
【００１７】
次に、本発明の第１の実施の形態の半導体装置の製造方法、特に、素子分離構造の製造方法について、図２乃至４に基づいて説明する。
【００１８】
まず、図２（ａ）に示すように、周知の熱酸化法やＣＶＤ法などを用いて、Ｐ型シリコン基板１の表面上にシリコン酸化膜２０及びシリコン窒化膜３０を順次形成する。このときシリコン酸化膜２０は１〜５ｎｍ程度、シリコン窒化膜３０は８０〜１２０ｎｍ程度の厚さに形成する。
【００１９】
次に、図２（ｂ）に示すように、シリコン窒化膜３０上にレジストを塗布した後、周知のリソグラフィー法を用いて、トレンチを形成しようとする領域上のシリコン窒化膜３０が露出するようにレジスト４０ａをパターニングし、続けて、図２（ｃ）に示すように、周知のドライエッチング法を用いて、このレジスト４０ａをマスクとしてＰ型シリコン基板１の面が露出するまでシリコン窒化膜３０及びシリコン酸化膜２０を順次エッチングして、シリコン窒化膜３０にトレンチ開口パターン７０を形成する。
【００２０】
次に、図３（ａ）に示すように、レジスト４０ａを除去した後、周知ドライエッチング法を用いてシリコン窒化膜３０をマスク層として、露出しているＰ型シリコン基板１をエッチングして、Ｐ型シリコン基板１表面から２００〜３００ｎｍ程度の深さを有する素子分離領域１００のトレンチ５０を形成する。
【００２１】
次に、図３（ｂ）に示すように、少なくともトレンチ５０の内壁全体を覆うように、熱酸化法を用いて絶縁膜であるシリコン酸化膜３ａを２０〜４０ｎｍの厚さで形成する。
【００２２】
次に、このシリコン酸化膜３ａに、図３（ｃ）に示すように、金や銀などの負イオンをイオン注入法により注入して、濃度１０１２／ｃｍ２以上の負の電荷が帯電した帯電絶縁膜３ｂを形成する。
【００２３】
なお、この負に帯電した帯電絶縁膜３ｂをＣ−Ｖ（キャパシタンス−電圧）測定し、Ｃ−Ｖ測定から得られるフラットバンド電圧を評価することで、負に帯電した帯電絶縁膜３ｂ中に帯電している電荷量を確認することができる。
【００２４】
次に、図４（ａ）に示すように、Ｐ型シリコン基板１の全面にシリコン酸化膜５ａをＨＤＰ―ＣＶＤ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｚｍａ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法で、３００〜４００ｎｍの厚さに形成した後、続いて、図４（ｂ）に示すように、Ｐ型シリコン基板１が露出するまでＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法でトレンチ５０周辺上のシリコン酸化膜５ａ、負に帯電した帯電絶縁膜３ｂ、シリコン窒化膜３０、及びシリコン酸化膜２０を研磨してＰ型シリコン基板１の全面を平坦化するとともに、トレンチ５０内に第1のシリコン酸化膜５ａを埋め込む。
【００２５】
その後、図４（ｃ）に示すように、例えば、Ｐ型シリコン基板１上にゲート絶縁膜となるシリコン酸化膜、ゲート電極となるポリシリコン膜を、順次積層形成した後、パターニングして、ゲート絶縁膜８、ゲート電極９を形成する。次に、ゲート電極９及び素子分離領域１００をマスクとしてＰ型シリコン基板１の表面にリンをイオン注入し、Ｎ型拡散層であるソース６ａ及びドレイン７ａをそれぞれ形成する。このとき、ソース６ａ及びドレイン７ａは、その一端が素子分離領域１００に形成されたトレンチ５０に接するように形成される。
【００２６】
本実施の形態の半導体装置によれば、Ｐ型シリコン基板１のうち、素子分離領域１００の負に帯電した帯電絶縁膜３ｂの周辺には、正の電荷が多く引き寄せられる。
【００２７】
つまり、負の電荷が多く拡散したソース６ａとドレイン７ａとの間に、正の電荷が多く引き寄せられたＰ型シリコン基板１が介在すことになるため、ソース６ａとドレイン７ａとは電気的に接続されにくくなる。
【００２８】
これにより、Ｐ型シリコン基板１を高濃度にすることなく、素子分離耐圧を向上させることができるため、ソース６ａやドレイン７ａの寄生容量が大きくならず、スイッチングスピードの低下や、動作時の無駄な消費電力の増大を避けることができる。さらに、素子分離耐圧向上のためにトレンチ５０を深く形成する必要もないため、トレンチ５０を形成する際のマスク層となるシリコン窒化膜３０及び第１のマスク４０ａを薄膜化でき、素子の微細化が容易になる。
【００２９】
また、本実施の形態では、Ｐ型シリコン基板１に、負に帯電した帯電絶縁膜３ｂを形成する例を示したが、それぞれの電気的極性を入れ替えても構わない。例えば、Ｎ型シリコン基板に、正に帯電した帯電絶縁膜を形成しても構わない。
【００３０】
（第２の実施の形態）
図５は、本発明の第２の実施の形態に係る半導体装置の断面図、図６及び図７は、その半導体装置の製造工程を説明するための工程断面図である。
【００３１】
本実施の形態が、第１の実施の形態と異なるのは、まず、トレンチ５０の内壁を覆う負に帯電した帯電絶縁膜３ｂ及びトレンチ５０の内部を埋め込む第１のシリコン酸化膜５ａの上端（上面）がＰ型シリコン基板１の表面より下方に位置、具体的には、負に帯電した帯電絶縁膜３ｂ及び第１のシリコン酸化膜５ａの上端とソース６ａ及びドレイン７ａの下端（底面）とが、Ｐ型シリコン基板１の表面から同じ深さに位置するように形成されている。そして、トレンチ５０の内部のうち、負に帯電した帯電絶縁膜３ｂ及び第１のシリコン酸化膜５ａの上端からＰ型シリコン基板１の表面までの領域には、埋め込み絶縁膜である第２のシリコン酸化膜５ｂが埋め込まれていることである。
【００３２】
つまり、トレンチ５０の内部は、第１のシリコン酸化膜５ａと第１のシリコン酸化膜５ａ上に接するように形成された第２のシリコン酸化膜５ｂとが埋め込まれ、かつ、第１のシリコン酸化膜５ａの底部及び側部は、負に帯電した帯電絶縁膜３ｂで覆われるが、ソース６ａ及びドレイン７ａの側面は第２のシリコン酸化膜５ｂで覆われる。その他の構成については、第１の実施の形態と同様である。
【００３３】
以下に、本実施の形態の半導体装置の製造方法を、図６及び図７に基づいて説明する。
【００３４】
負イオンを注入する工程までは、第１の実施の形態の図２及び図３と同様である。図３（ｃ）で負イオンを注入した後、図６（ａ）に示すように、第１のシリコン酸化膜５ａを第１の実施の形態と同様にＨＤＰ−ＣＶＤで形成し、その後、図６（ｂ）に示すように、シリコン窒化膜３０が露出するまでＣＭＰでトレンチ５０周辺上の第１のシリコン酸化膜５ａ及び負に帯電した帯電絶縁膜３ｂを研磨して全面を平坦化するとともに、トレンチ５０内に第１のシリコン酸化膜５ａを埋め込む。
【００３５】
次に、図６（ｃ）に示すように、トレンチ５０内の負に帯電した帯電絶縁膜３ｂと第１のシリコン酸化膜５ａを、ＢＨＦ（Ｂｕｆｆｅｒｅｄ  Ｈｙｄｒｏｆｌｕｏｒｉｃ）でウェットエッチングすることで、Ｐ型シリコン基板１の表面から８０〜１２０ｎｍの深さまで除去する。
【００３６】
次に、図７（ａ）に示すように、Ｐ型シリコン基板１上に第２のシリコン酸化膜５ｂをＨＤＰ―ＣＶＤで形成した後、図７（ｂ）に示すように、Ｐ型シリコン基板１が露出するまでＣＭＰでトレンチ５０周辺上の第２のシリコン酸化膜５ｂ、シリコン窒化膜３０、及びシリコン酸化膜２０を研磨して平坦化するとともに、トレンチ５０内において、第１のシリコン酸化膜５ａ上に第２のシリコン酸化膜５ｂを形成する。
【００３７】
最後に、図７（ｃ）に示すように、第１の実施の形態と同様にソース６ａ及びドレイン７ａを形成するが、このとき、Ｐ型シリコン基板１の表面からソース６ａ及びドレイン７ａの下端までの深さが８０〜１２０ｎｍ程度、つまり、負に帯電した帯電絶縁膜３ｂ及び第１のシリコン酸化膜５ａの上端と同じ深さになるように形成する。
【００３８】
本実施の形態の半導体装置によれば、第１の実施の形態で得られる効果に加え、次の効果が得られる。すなわち、負に帯電した帯電絶縁膜３ｂの上端をＰ型シリコン基板１の表面より下方の位置、特にソース６ａ及びドレイン７ａの下端が位置する深さに形成している。従って、
Ｎ型拡散層であるソース６ａ及びドレイン７ａの側面が負に帯電した帯電絶縁膜３ｂと接してないため、ソース６ａ及びドレイン７ａの側面に空乏層が誘起されず、ソース６ａとドレイン７ａとの間の接合リーク電流がさらに抑えられるため、より安定したトランジスタ特性が得られる。
【００３９】
つまり、負に帯電した帯電絶縁膜３ｂ及び第１のシリコン酸化膜５ａを除去する深さが、Ｐ型シリコン基板１の表面から８０ｎｍより浅い場合よりも、さらに接合リーク電流が発生する可能性が少なくなり、また、１２０ｎｍより深い場合よりも、素子分離耐圧向上の効果が大きくなる。
【００４０】
（第３の実施の形態）
図８（ａ）は、本発明の第３の実施の形態に係る半導体装置の断面図、図８（ｂ）は、図８（ａ）の平面図であり、図９乃至１２は、その半導体装置の製造工程を説明するための工程断面図である。
【００４１】
本実施の形態が、第１及び第２の実施の形態と異なる点は、シリコン基板１がＰ型半導体領域１ａとＮ型半導体領域であるＮ型半導体ウェル２を有しており、素子分離領域１００がＰ型半導体領域１ａとＮ型半導体ウェル２との境界線を跨って、素子形成領域２００を取り囲むように設けられ、さらに、素子分離領域１００のトレンチ５０内壁を覆う帯電絶縁膜が、正に帯電した領域と負に帯電した領域とを有することである。
【００４２】
具体的には、シリコン基板１のＰ型半導体領域１ａの表面を含む一部にＮ型半導体ウェル２が形成されており、Ｐ型半導体領域１ａとＮ型半導体ウェル２の素子形成領域２００には、電気極性が異なった素子がそれぞれ形成される。
【００４３】
また、素子分離領域１００のトレンチ５０底面の中央部分が、Ｐ型半導体領域１ａとＮ型半導体ウェル２との境界線上に位置しており、トレンチ５０のうち、Ｐ型半導体領域１ａに接する範囲の内壁部分については、負に帯電した第１の帯電絶縁膜３ｂで覆われ、Ｎ型半導体ウェル２に接する範囲の内壁部分については、正に帯電した第２の帯電絶縁膜３ｃで覆われている。
【００４４】
なお、トレンチ５０の内部は、第１の実施の形態と同様に、埋め込み絶縁膜である第１のシリコン酸化膜５ａが埋め込まれている。
【００４５】
また、Ｐ型半導体領域１ａの素子形成領域２００には、そのＰ型半導体領域１ａの表面を含む一部にＮ型拡散層であるソース６ａ及びドレイン７ａが互いに離間形成される。また、Ｎ型半導体ウェル２の素子形成領域２００には、そのＮ型半導体ウェル２の表面を含む一部にＰ型拡散層であるソース６ｂ及びドレイン７ｂが形成される。これらのソース６ａ、６ｂ及びドレイン７ａ、７ｂは、その一端がトレンチ５０にそれぞれ接するように形成されている。
【００４６】
また、これらのソース６ａ及びドレイン７ａ間のＰ型半導体領域１ａの表面、並びにソース６ｂ及びドレイン７ｂ間のＮ型半導体ウェル２の表面上には、それぞれゲート絶縁膜８を介してゲート電極９がそのソース６ａ、６ｂ及びドレイン７ａ、７ｂの他端に跨って形成されている。
【００４７】
そして、ゲート電極９を含んでシリコン基板１の表面上には、層間絶縁膜１０が形成されている。この層間絶縁膜１０上には、配線１１が形成されている。この配線１１は、層間絶縁膜１０に設けられたビア１３を介してソース６ａ、６ｂ及びドレイン７ａ、７ｂにそれぞれ接続されている。また、配線１１は保護膜１２により保護されている。
【００４８】
本実施の形態の半導体装置の製造方法について、図９及び１０に基づいて説明する。
【００４９】
まず、Ｐ型半導体領域１ａ及びＮ型半導体ウェル２を有するシリコン基板１上に、周知の熱酸化法やＣＶＤ法などを用いて、シリコン酸化膜２０及びシリコン窒化膜３０を順次形成する。このときシリコン酸化膜２０は１〜５ｎｍ程度、シリコン窒化膜３０は８０〜１２０ｎｍ程度の厚さに形成する（不図示）。
【００５０】
次に、シリコン窒化膜３０上にレジストを塗布した後、周知のリソグラフィー法を用いて、Ｐ型半導体領域１ａとＮ型半導体ウェル２との境界線上にトレンチ５０の中心線が位置するようにレジストをパターニングし、シリコン窒化膜を露出させ、続けて、周知のドライエッチング法を用いて、このレジストをマスクとしてシリコン基板１の面が露出するまでシリコン窒化膜３０及びシリコン酸化膜２０を順次エッチングして、シリコン窒化膜３０にトレンチ開口パターンを形成する（不図示）。
【００５１】
次に、レジストを除去した後、図９（ａ）に示すように、周知のドライエッチング法を用いてシリコン窒化膜３０をマスク層として、露出しているシリコン基板１をエッチングして、シリコン基板１表面から２００〜３００ｎｍ程度の深さを有するトレンチ５０を形成する。
【００５２】
次に、図９（ｂ）に示すように、少なくともトレンチ５０の内壁全体を覆うように、熱酸化法を用いて絶縁膜であるシリコン酸化膜３ａを２０〜４０ｎｍの厚さで形成する。
【００５３】
次に、図９（ｃ）に示すように、トレンチ５０のうち、Ｎ型半導体ウェル２に接する領域を覆い、かつ、Ｐ型半導体領域１ａに接する領域を露出するようにレジスト４０ｂを形成する。
【００５４】
その後、図１０（ａ）に示すように、このレジスト４０ｂをマスクとして、Ｐ型半導体領域１ａに接する領域側のシリコン酸化膜３ａの部分に金や銀などの負イオンをイオン注入法により注入して、濃度１０１２／ｃｍ２以上の負の電荷が帯電した第１の帯電絶縁膜３ｂを形成する。
【００５５】
次に、図１０（ｂ）に示すように、レジスト４０ｂを除去した後、図１０（ｃ）に示すように、トレンチ５０のうち、Ｐ型半導体領域１ａに接する領域を覆い、かつ、Ｎ型半導体ウェル２に接する領域を露出するようにレジスト４０ｃを形成する。この後、図１１（ａ）に示すように、このレジスト４０ｃをマスクとして、Ｎ型半導体ウェル２に接する領域側のシリコン酸化膜３ａの部分にプラスにチャージしたボロンやリンなどの正イオンをイオン注入法により注入して、濃度１０１２／ｃｍ２以上の正の電荷が帯電した第２の帯電絶縁膜３ｃを形成する。
【００５６】
なお、負に帯電した第１の帯電絶縁膜３ｂ及び正に帯電した第２の帯電絶縁膜３ｃをそれぞれＣ−Ｖ測定し、その結果から得られるフラットバンド電圧を評価することで、負に帯電した第１の帯電絶縁膜３ｂ中に帯電している電荷量及び正に帯電した第２の帯電絶縁膜３ｃ中に帯電している電荷量を確認することができる。
【００５７】
以降の工程は、第１の実施の形態の図４の工程と同様である。シリコン基板１の表面全体にシリコン酸化膜５ａをＨＤＰ−ＣＶＤで形成した後、続いて、シリコン基板１が露出するまでＣＭＰでトレンチ５０周辺のシリコン酸化膜５ａ、第１及び第２の帯電絶縁膜３ｂ、３ｃ、シリコン窒化膜３０、及びシリコン酸化膜２０を研磨してシリコン基板１の表面全体を平坦化するとともに、トレンチ５０内に第１のシリコン酸化膜５ａを埋め込む。
【００５８】
その後、例えば、シリコン基板１の表面全面にゲート絶縁膜となるシリコン酸化膜、ゲート電極となるポリシリコン膜を、順次積層形成した後、パターニングして、Ｐ型半導体領域１ａのソース６ａ及びドレイン７ａ間、並びにＮ型半導体ウェル２のソース６ｂ及びドレイン７ｂ間にそれぞれゲート絶縁膜８を介してゲート電極９を形成する。
【００５９】
次に、図１１（ｃ）に示すように、Ｎ型半導体ウェル２の表面上をレジスト４０ｄで覆い、ゲート電極９及び素子分離領域１００をマスクとして、Ｐ型半導体領域１ａの表面にリンをイオン注入し、Ｎ型拡散層であるソース６ａを形成する。
【００６０】
次に、Ｐ型半導体領域１ａの領域上をレジスト（不図示）で覆い、ゲート電極９及び素子分離領域１００をマスクとして、Ｎ型半導体ウェル２の表面にボロンをイオン注入し、図１２に示すようにＰ型拡散層であるドレイン７ｂを形成する。
【００６１】
本実施の形態の半導体装置によれば、Ｎ型半導体ウェル２のうち、素子分離領域１００の正に帯電した第２の帯電絶縁膜３ｃの周辺には、負の電荷が引き寄せられ、Ｐ型半導体領域１ａのうち、素子分離領域１００の負に帯電した第1の帯電絶縁膜３ｂの周辺には、正の電荷が引き寄せられる。
【００６２】
つまり、負の電荷が多く拡散したソース６ａと正の電荷が多く拡散したドレイン７ｂとの間であって、トレンチ５０の外周に沿った領域のうち、トレンチ５０の下部中心からソース６ａまでの領域は、正の電荷が引き寄せられたＰ型半導体領域１ａが介在し、トレンチ５０の下部中心からドレイン７ｂまでの領域は負の電荷が引き寄せられたＮ型半導体ウェル２が介在すことになるため、ソース６ａとドレイン７ｂとは電気的に接続されにくくなる。
【００６３】
これにより、Ｐ型半導体領域１ａ及びＮ型半導体ウェル２を高濃度にすることなく、素子分離耐圧を向上させることができるため、ソース６ａやドレイン７ｂの寄生容量が大きくならず、また、スイッチングスピードの低下や消費電力の増大を避けることができる。さらに、素子分離耐圧向上のためにトレンチ５０を深く形成する必要もないため、トレンチ５０を形成する際のマスク層となるシリコン窒化膜３０及び第１のマスク４０ａを薄膜化でき、素子の微細化が容易になる。
【００６４】
なお、本実施の形態では、Ｐ型シリコン基板１にＮ型半導体ウェル２を形成したが、これらの電気的極性は入れ替えてもよい。例えば、Ｎ型シリコン基板にＰ型半導体ウェルを形成してもよい。
【００６５】
（第４の実施の形態）
図１３は、本発明の第４の実施の形態に係る半導体装置の断面図である。
【００６６】
本実施の形態が、第３の実施の形態と異なるのは、トレンチ５０の内壁を覆う負に帯電した第1の帯電絶縁膜３ｂ、正に帯電した第２の帯電絶縁膜３ｃ及び、トレンチ５０の内部を埋め込む第１のシリコン酸化膜５ａの上端と、ソース６ａ、６ｂ及びドレイン７ｂ、７ａの下端とが、それぞれＰ型半導体領域１ａ及びＮ型半導体ウェル２の表面から同じ深さに位置するように形成されており、トレンチ５０の内部のうち、負に帯電した第１の帯電絶縁膜３ｂ、正に帯電した第２の帯電絶縁膜３ｃ及び第１のシリコン酸化膜５ａの上端から、Ｐ型半導体領域１ａ及びＮ型半導体ウェル２の表面までの領域は、第２のシリコン酸化膜５ｂが埋め込まれていることである。
【００６７】
つまり、トレンチ５０の内部は、第１のシリコン酸化膜５ａとこの第１のシリコン酸化膜５ａ上に接するように形成された第２のシリコン酸化膜５ｂとが埋め込まれ、かつ、第１のシリコン酸化膜５ａの底部及び側部は、負に帯電した第１の帯電絶縁膜３ｂ及び正に帯電した第２の帯電絶縁膜３ｃとで覆われている。その他の構成については第３の実施の形態と同様である。
【００６８】
以下に、本実施の形態の半導体装置の製造方法を説明する。
【００６９】
負イオン及び正イオンを注入する工程までは、第３の実施の形態の図９（ａ）乃至１１（ｂ）と同様である。また、負イオン及び正イオン注入後、第１のシリコン酸化膜５ａと第２のシリコン酸化膜５ｂとを形成する工程については、第２の実施の形態の図６（ａ）乃至７（ｂ）と同様である。
【００７０】
本実施の形態の半導体装置によれば、第４の実施の形態で得られる効果に加え、次の効果が得られる。すなわち、負に帯電した第１の帯電絶縁膜３ｂの上端、及び正に帯電した第２の帯電絶縁膜３ｃの上端を、それぞれＰ型半導体領域１ａ及びＮ型半導体ウェル２の表面より深い位置、特にソース６ａ、６ｂ及びドレイン７ａ、７ｂの下端が位置する深さに形成している。
【００７１】
従って、Ｎ型拡散層であるソース６ａ及びドレイン７ａの側面が負に帯電した第１の帯電絶縁膜３ｂと接してないため、ソース６ａ及びドレイン７ａの側面に空乏層が誘起されず、かつ、Ｐ型拡散層であるソース６ｂ及びドレイン７ｂの側面が正に帯電した第２の帯電絶縁膜３ｃと接していないため、ソース６ｂ及びドレイン７ｂの側面に空乏層が誘起されず、Ｎ型のソース６ａやドレイン７ａとＮ型半導体ウェル２１との間、及びＰ型のソース６ｂやドレイン７ｂとＰ型半導体領域１ａとの間の接合リーク電流がさらに抑えられるため、より安定したトランジスタ特性が得られる。
【００７２】
（第５の実施の形態）
図１４は、第５の実施の形態に係る半導体装置の断面図である。
【００７３】
本実施の形態に係る半導体装置は、第２の実施の形態と第４の実施の形態とを組み合わせたものである。すなわち、シリコン基板１のＰ型半導体領域１ａの表面を含む一部に形成されたＮ型半導体ウェル２と、Ｐ型半導体領域１ａに形成された一つ以上の第１の素子分離領域１００ａと、Ｐ型半導体領域１ａとＮ型半導体ウェル２との境界線を跨って形成された、１つ以上の第２の素子分離領域１００ｂとを有する。
【００７４】
第１の素子分離領域１００ａの第１のトレンチ５０ａの内壁は、負に帯電した第１の帯電絶縁膜３ｂで覆われており、Ｐ型半導体領域１ａの表面を含む一部に、その一端が第1のトレンチ５０ａに接するようにＮ型拡散層であるソース６ａ及びドレイン７ａがそれぞれ第１のトレンチ５０ａを挟むように形成される。
【００７５】
さらに、負に帯電した第１の帯電絶縁膜３ｂ及び第１のシリコン酸化膜５ａの上端と、ソース６ａ及びドレイン７ａの下端とが、Ｐ型半導体領域１ａの表面から同じ深さに位置するように形成されており、第１のトレンチ５０ａの内部のうち、負に帯電した第１の帯電絶縁膜３ｂ及び第１のシリコン酸化膜５ａの上端から、Ｐ型半導体領域１ａの表面までの領域には、第２のシリコン酸化膜５ｂが埋め込まれている。
【００７６】
一方、第２の素子分離領域１００ｂの第２のトレンチ５０ｂのうち、Ｐ型半導体領域１ａに接する範囲の内壁部分は、負に帯電した第１の帯電絶縁膜３ｂで覆われ、Ｎ型半導体ウェル２に接する範囲の内壁部分は、正に帯電した第２の帯電絶縁膜３ｃで覆われている。また、Ｐ型半導体領域１ａの表面を含む一部には、その一端が第２のトレンチ５０ｂに接するようにＮ型拡散層であるソース６ａ及びドレイン７ａがそれぞれ形成され、Ｎ型半導体ウェル２の表面を含む一部には、その一端が第２のトレンチ５０ｂに接するようにＰ型拡散層であるソース６ｂ及びドレイン７ｂがそれぞれ形成されている。
【００７７】
さらに、負に帯電した第１の帯電絶縁膜３ｂ、正に帯電した第２の帯電絶縁膜３ｃ及び第１のシリコン酸化膜５ａの上端とソース６ａ、６ｂ及びドレイン７ａ、７ｂの下端とが、それぞれＰ型半導体領域１ａ及びＮ型半導体ウェル２の表面から同じ深さに位置するように形成されている。また、第１及び第２のトレンチ５０ａ、５０ｂの内部のうち、負に帯電した第１の帯電絶縁膜３ｂ、正に帯電した第２の帯電絶縁膜３ｃ及び第１のシリコン酸化膜５ａの上端から、Ｐ型半導体領域１ａ及びＮ型半導体ウェル２の表面までの領域は、第２のシリコン酸化膜５ｂが埋め込まれている。
【００７８】
また、これらのソース６ａ及びドレイン７ａ間のＰ型半導体領域１ａの表面、並びにソース６ｂ及びドレイン７ｂ間のＮ型半導体ウェル２の表面上には、それぞれゲート絶縁膜８を介してゲート電極９がそれらのソース６ａ、６ｂ及びドレイン７ａ、７ｂの他端に跨って形成されている。
【００７９】
そして、ゲート電極９を含んでシリコン基板１の表面上には、層間絶縁膜１０が形成されている。この層間絶縁膜１０上には、配線１１が形成されている。この配線１１は、層間絶縁膜１０に設けられたビア１３を介してソース６ａ、６ｂ及びドレイン７ａ、７ｂにそれぞれ接続されている。また、配線１１は保護膜１２により保護されている。
【００８０】
本実施の形態の半導体装置によれば、Ｐ型半導体領域１ａのうち、第１及び第２の素子分離領域１００ａ、１００ｂの負に帯電した第１の帯電絶縁膜３ｂの周辺には、正の電荷が多く引き寄せられる。また、第２の素子分離領域１００ｂの正に帯電した第２の帯電絶縁膜３ｃの周辺には、負の電荷が多く引き寄せられる。
【００８１】
つまり、第１のトレンチ５ａの両側のＮ型のソース６ａとドレインとの間、及びＮ型のソース６ａやドレイン７ａとＮ型半導体ウェル２との間に、正の電荷が多く引き寄せられたＰ型半導体領域１ａが介在する。また、Ｐ型のソース６ｂやドレイン７ｂとＰ型半導体領域１ａとの間に、負の電荷が多く引き寄せられたＮ型半導体ウェル２が介在する。
【００８２】
従って、Ｐ型半導体領域１ａ及びＮ型半導体ウェル２を高濃度にすることなく、素子分離耐圧を向上させることができるため、ソース６ａ、６ｂやドレイン７ａ、７ｂの寄生容量が大きくならず、また、スイッチングスピードの低下や消費電力の増大を避けることができる。さらに、素子分離耐圧向上のためにトレンチ５０を深く形成する必要もないため、トレンチ５０を形成する際のマスク層となるシリコン窒化膜３０及び第１のマスク４０ａを薄膜化でき、素子の微細化が容易になる。
【００８３】
また、Ｎ型拡散層であるソース６ａ及びドレイン７ａの側面が、負に帯電した第1の帯電絶縁膜３ｂと接してないため、ソース６ａ及びドレイン７ａの側面に空乏層が誘起されず、かつ、Ｐ型拡散層であるソース６ｂ及びドレイン７ｂの側面が、正に帯電した第２の帯電絶縁膜３ｃと接していないため、ソース６ｂ及びドレイン７ｂの側面に空乏層が誘起されず、Ｎ型のソース６ａやドレイン７ａとＮ型半導体ウェル２との間、Ｎ型のソース６ａとドレイン７ａとの間、及びＰ型のソース６ｂやドレイン７ｂとＰ型半導体領域１ａとの間の接合リーク電流がさらに抑えられるため、より安定したトランジスタ特性が得られる。
【００８４】
本発明は、上述した第１乃至第５の実施の形態に限定されず、本発明の要旨を逸脱しない範囲で種々、変更して実施しても良い。
【００８５】
また、上述した第１乃至第５の実施の形態では、負イオンを注入することで、トレンチ５０の内壁のシリコン酸化膜３ａを負に帯電させたが、シリコン酸化膜３ａを負に帯電させる方法はこれに限らない。例えば、シリコン酸化膜を形成するときのガスや温度や圧力などの条件を種々変えることでシリコン酸化膜３ａを負に帯電させてもよい。
【００８６】
また、上述した第１乃至第５の実施の形態では、トレンチ５０に接するように形成されるＮ型拡散層またはＰ型拡散層は、それぞれソース６ａ、ドレイン７ａ及びソース６ｂ、ドレイン７ｂであることを想定したが、これに限らない。例えば、図１５に示すように、トレンチ５０に接するように形成されるＮ型拡散層またはＰ型拡散層は、ホットキャリアを抑制するための電界緩和層６０でもよい。
【００８７】
また、上述した第１乃至第５の実施の形態では、トレンチの埋め込み絶縁膜をシリコン酸化膜としたが、これに限らない。例えば、シリコン窒化膜でもよい。
【００８８】
また、上述した第１乃至第５の実施の形態では、レジスト４０ａはトレンチ５０を形成する前に除去したが、トレンチ５０を形成した後に除去しても良い。
【００８９】
また、上述した第１乃至第５の実施の形態では、シリコン酸化膜３ａを形成するために熱酸化法を用いたが、スパッタ法やＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いてもよい。
【図面の簡単な説明】
【００９０】
【図１】本発明の第１の実施の形態の半導体装置の断面図及び平面図である。
【図２】本発明の第１の実施の形態に係る半導体装置の素子分離構造の製造方法を説明する製造工程断面図である。
【図３】本発明の第１の実施の形態に係る半導体装置の素子分離構造の製造方法を説明する製造工程断面図である。
【図４】本発明の第１の実施の形態に係る半導体装置の素子分離構造の製造方法を説明する製造工程断面図である。
【図５】本発明の第２の実施の形態に係る半導体装置の断面図である。
【図６】本発明の第２の実施の形態に係る半導体装置の素子分離構造の製造方法を説明する製造工程断面図である。
【図７】本発明の第２の実施の形態に係る半導体装置の素子分離構造の製造方法を説明する製造工程断面図である。
【図８】本発明の第３の実施の形態の半導体装置の断面図及び平面図である。
【図９】本発明の第３の実施の形態に係る半導体装置の素子分離構造の製造方法を説明する製造工程断面図である。
【図１０】本発明の第３の実施の形態に係る半導体装置の素子分離構造の製造方法を説明する製造工程断面図である。
【図１１】本発明の第３の実施の形態に係る半導体装置の素子分離構造の製造方法を説明する製造工程断面図である。
【図１２】本発明の第３の実施の形態に係る半導体装置の素子分離構造の製造方法を説明する製造工程断面図である。
【図１３】本発明の第４の実施の形態に係る半導体装置の断面図である。
【図１４】本発明の第５の実施の形態に係る半導体装置の断面図である。
【図１５】本発明のＮ型拡散層もしくはＰ型拡散層が電界緩和層である場合の半導体装置の素子分離構造の断面図である。
【符号の説明】
【００９１】
１      シリコン基板
１ａ    Ｐ型半導体領域
２      Ｎ型半導体ウェル
３ａ、５、２０    シリコン酸化膜
３ｂ    負に帯電した帯電絶縁膜
３ｃ    正に帯電した帯電絶縁膜
５ａ    第１のシリコン酸化膜
５ｂ    第２のシリコン酸化膜
６ａ    ソース（Ｎ型拡散層）
６ｂ    ソース（Ｐ型拡散層）
７ａ    ドレイン（Ｎ型拡散層）
７ｂ    ドレイン（Ｐ型拡散層）
８      ゲート絶縁膜
９      ゲート電極
１０    層間絶縁膜
１１    配線
１２    保護膜
１３    ビア
３０    シリコン窒化膜
４０ａ、４０ｂ  ４０ｃ  レジスト
５０    トレンチ
５０ａ  第１のトレンチ
５０ｂ  第２のトレンチ
６０    電界緩和層
７０    トレンチ開口パターン
１００  素子分離領域
１００ａ  第１の素子分離領域
１００ｂ  第２の素子分離領域
２００  素子形成領域
【図１】
2009194245.tif 000003
【図２】
2009194245.tif 000004
【図３】
2009194245.tif 000005
【図４】
2009194245.tif 000006
【図５】
2009194245.tif 000007
【図６】
2009194245.tif 000008
【図７】
2009194245.tif 000009
【図８】
2009194245.tif 000010
【図９】
2009194245.tif 000011
【図１０】
2009194245.tif 000012
【図１１】
2009194245.tif 000013
【図１２】
2009194245.tif 000014
【図１３】
2009194245.tif 000015
【図１４】
2009194245.tif 000016
【図１５】
2009194245.tif 000017