(57)【要約】【課題】各ページデータの読み出し回数を平均化させるように書き込みをすることを可能とする。【解決手段】半導体記憶装置は、書き込み動作時には、隣接するしきい値分布に割り付けられたｘビットのデータが１ビットだけ異なり、且つ２ｘ個のしきい値分布の並びに対応する２ｘ個のｘビットのデータのうちの同一桁のデータの並びに“０”と“１”の変化点を少なくとも２箇所含む第１のビット割付パターンに基づいて、書き込み動作を実行し、読み出し動作時には、ワード線に接続された複数のメモリセルに記憶されたｘビットのデータのうちの同一桁のビットのデータの集合をページとし、第１の割付パターンに基づいて、ページ単位で“０”と“１”の変化点に対応する読み出し電圧を前記ワード線に与えて、メモリセルに記憶されたｘビットのデータを１ビットずつ確定していく。【選択図】図４
2009059453.tif 000002
【特許請求の範囲】
【請求項１】
選択行方向に延びるワード線と選択列方向に延びるビット線とに接続され、しきい値が２ｘ個（ｘは３以上の整数）のしきい値分布のうちの何れか一つに属するように設定されることにより前記しきい値分布に対応したｘビットのデータを記憶するメモリセルを複数備え、これらメモリセルをマトリクス状に配置してなるメモリセルアレイ、
前記ワード線に接続され、データの書き込み又は読み出しを行うメモリセルに接続されたワード線に書き込み電圧、書き込みベリファイ電圧又は読み出し電圧を印加するワード線制御回路、
前記ビット線に接続され、前記メモリセルに記憶されたデータを読み出し、この読み出されたデータ及び前記メモリセルに書き込むデータを保持するセンスアンプ回路、及び
前記書き込み電圧、書き込みベリファイ電圧及び読み出し電圧を生成すると共に各部を制御する制御信号を生成して前記メモリセルに対するデータの書き込み及び読み出しを制御する制御回路
を有する不揮発性半導体記憶装置と、
この不揮発性半導体記憶装置のデータの読み出し及び書き込みを制御するコントローラと
を備えたメモリシステムであって、
書き込み動作時には、隣接するしきい値分布に割り付けられたｘビットのデータが１ビットだけ異なり、且つ２ｘ個のしきい値分布の並びに対応する２ｘ個のｘビットのデータのうちの同一桁のデータの並びに“０”と“１”の変化点を少なくとも２箇所含む第１のビット割付パターンに基づいて入力された入力データを、書き込み時のしきい値分布の移動量が前記第１のビット割付パターンよりも抑制された第２のビット割付パターンに変換し、この第２のビット割付パターンに基づいて前記ワード線に書き込み電圧を印加して前記メモリセルのしきい値を移動させる書き込み動作と、前記ワード線に書き込みベリファイ電圧を与えて前記しきい値を確認するベリファイ動作とを繰り返すことにより、前記メモリセルにｘビットのデータを書き込み、
読み出し動作時には、ワード線に接続された複数のメモリセルに記憶されたｘビットのデータのうちの同一桁のビットのデータの集合をページとし、前記第１の割付パターンに基づいて、ページ単位で前記“０”と“１”の変化点に対応する読み出し電圧を前記ワード線に与えて、前記メモリセルに記憶されたｘビットのデータを１ビットずつ確定していく
ことを特徴とするメモリシステム。
【請求項２】
前記第１のビット割付パターンに従って入力された入力データを前記第２のビット割付パターンに変換するデータ変換回路が、前記コントローラ内及び前記不揮発性半導体記憶装置の前記センスアンプ回路の前段のいずれか一方に設けられている
ことを特徴とする請求項１記載のメモリシステム。
【請求項３】
選択行方向に延びるワード線と選択列方向に延びるビット線とに接続され、しきい値が２ｘ個（ｘは３以上の整数）のしきい値分布のうちの何れか一つに属するように設定されることにより前記しきい値分布に対応したｘビットのデータを記憶するメモリセルを複数備え、これらメモリセルをマトリクス状に配置してなるメモリセルアレイと、
前記ワード線に接続され、データの書き込み又は読み出しを行うメモリセルに接続されたワード線に書き込み電圧、書き込みベリファイ電圧又は読み出し電圧を印加するワード線制御回路と、
前記ビット線に接続され、前記メモリセルに記憶されたデータを読み出し、この読み出されたデータ及び前記メモリセルに書き込むデータを保持するセンスアンプ回路と、
前記書き込み電圧、書き込みベリファイ電圧及び読み出し電圧を生成すると共に各部を制御する制御信号を生成して前記メモリセルに対するデータの書き込み及び読み出しを制御する制御回路とを備え、
前記制御回路は、
書き込み動作時には、隣接するしきい値分布に割り付けられたｘビットのデータが１ビットだけ異なり、且つ２ｘ個のしきい値分布の並びに対応する２ｘ個のｘビットのデータのうちの同一桁のデータの並びに“０”と“１”の変化点を少なくとも２箇所含む第１のビット割付パターンに基づいて、前記ワード線に書き込み電圧を印加して前記メモリセルのしきい値を移動させる書き込み動作と、前記ワード線に書き込みベリファイ電圧を与えて前記しきい値を確認するベリファイ動作とを繰り返すことにより、前記メモリセルにｘビットのデータを書き込み、
読み出し動作時には、ワード線に接続された複数のメモリセルに記憶されたｘビットのデータのうちの同一桁のビットのデータの集合をページとし、前記第１の割付パターンに基づいて、ページ単位で前記“０”と“１”の変化点に対応する読み出し電圧を前記ワード線に与えて、前記メモリセルに記憶されたｘビットのデータを１ビットずつ確定していく
ものである
ことを特徴とする不揮発性半導体記憶装置。
【請求項４】
どのページまでデータの書き込みが終了したかを示すフラグデータを記憶するフラグデータ記憶部を有し、
前記制御回路は、前記記憶されたフラグデータを参照して次に書き込むページを決定するものである
ことを特徴とする請求項３記載の不揮発性半導体記憶装置。
【請求項５】
前記制御回路は、
書き込み動作時には、しきい値の移動量が最も大きい特定のデータの書き込みを他のデータの書き込みよりも先行させ、
読み出し動作時には、ビット線方向の先行書き込みされた隣接メモリセルのデータが前記特定のデータの場合に読み出し電圧を通常よりも高めに設定する
ことを特徴とする請求項３記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、しきい値が可変のメモリセルに複数ビットのデータを記憶可能な不揮発性半導体記憶装置に関わり、特に各ページデータの読み出し回数を平均化させるようにした不揮発性半導体記憶装置及びメモリシステムに関する。
【背景技術】
【０００２】
近年、この種の不揮発性半導体格納装置では、大容量化を実現するために一つのメモリセルに複数のしきい値状態を持たせて複数ビットの情報を格納する多値化技術が標準的になってきた（例えば、特許文献１）。この多値化により、データを表現するために使用されるしきい値分布の差が小さくなっている。
【０００３】
このため、メモリセルの不良や過剰な書き込み電圧の印加などの要因でメモリセルのしきい値が所望の位置とは別の位置に誤って書き込まれ、これにより誤読み出しが発生し易くなっている。
【０００４】
特に、隣接するしきい値分布間での誤読み出しが多い。この誤読み出しを正しい情報に訂正するために外部に誤り訂正回路が導入されている（例えば、特許文献２）。しかし、ビットアサインを従来方式で行う場合、読み出し回数がページ間で大きく異なるため、誤り率がページ毎に異なってしまう。このため、誤り訂正が効率良くなされない可能性がある。
【０００５】
また、メモリセルを多値化することにより、従来の読み出し手順（２分探索読み出し方法）では、メモリセルを多値化する程、複数ビットの各ページでの読み出し回数が異なって読み出し時間の合計が大きく異なってくる(特許文献１）。すなわち、ＮＡＮＤフラッシュメモリの場合、読み出し動作以外に外部にデータを出力する時間が必要で、データ出力動作と次のページの読み出し動作を並列して行う場合、データ出力時間は一定なので、読み出し時間が各ページ毎に異なっていると、最も読み出しに時間のかかるページによって読み出し時間が決定されてしまう。したがって、各ページの読み出し時間を平均化する必要がある。
【特許文献１】特開２００１−９３２８８号公報
【特許文献２】特開２００２−２５１８８４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
この発明は、各ページデータの読み出し回数を平均化させるように書き込みをすることができる不揮発性半導体記憶装置及びメモリシステムを提供することを目的とする。
【課題を解決するための手段】
【０００７】
この発明の一態様によるメモリシステムは、選択行方向に延びるワード線と選択列方向に延びるビット線とに接続され、しきい値が２ｘ個（ｘは３以上の整数）のしきい値分布のうちの何れか一つに属するように設定されることにより前記しきい値分布に対応したｘビットのデータを記憶するメモリセルを複数備え、これらメモリセルをマトリクス状に配置してなるメモリセルアレイ、前記ワード線に接続され、データの書き込み又は読み出しを行うメモリセルに接続されたワード線に書き込み電圧、書き込みベリファイ電圧又は読み出し電圧を印加するワード線制御回路、前記ビット線に接続され、前記メモリセルに記憶されたデータを読み出し、この読み出されたデータ及び前記メモリセルに書き込むデータを保持するセンスアンプ回路、及び前記書き込み電圧、書き込みベリファイ電圧及び読み出し電圧を生成すると共に各部を制御する制御信号を生成して前記メモリセルに対するデータの書き込み及び読み出しを制御する制御回路を有する不揮発性半導体記憶装置と、この不揮発性半導体記憶装置のデータの読み出し及び書き込みを制御するコントローラとを備えたメモリシステムであって、書き込み動作時には、隣接するしきい値分布に割り付けられたｘビットのデータが１ビットだけ異なり、且つ２ｘ個のしきい値分布の並びに対応する２ｘ個のｘビットのデータのうちの同一桁のデータの並びに“０”と“１”の変化点を少なくとも２箇所含む第１のビット割付パターンに基づいて入力された入力データを、書き込み時のしきい値分布の移動量が前記第１のビット割付パターンよりも抑制された第２のビット割付パターンに変換し、この第２のビット割付パターンに基づいて前記ワード線に書き込み電圧を印加して前記メモリセルのしきい値を移動させる書き込み動作と、前記ワード線に書き込みベリファイ電圧を与えて前記しきい値を確認するベリファイ動作とを繰り返すことにより、前記メモリセルにｘビットのデータを書き込み、読み出し動作時には、ワード線に接続された複数のメモリセルに記憶されたｘビットのデータのうちの同一桁のビットのデータの集合をページとし、前記第１の割付パターンに基づいて、ページ単位で前記“０”と“１”の変化点に対応する読み出し電圧を前記ワード線に与えて、前記メモリセルに記憶されたｘビットのデータを１ビットずつ確定していくことを特徴とする。
【０００８】
また、本発明の他の態様による不揮発性半導体記憶装置は、選択行方向に延びるワード線と選択列方向に延びるビット線とに接続され、しきい値が２ｘ個（ｘは３以上の整数）のしきい値分布のうちの何れか一つに属するように設定されることにより前記しきい値分布に対応したｘビットのデータを記憶するメモリセルを複数備え、これらメモリセルをマトリクス状に配置してなるメモリセルアレイと、前記ワード線に接続され、データの書き込み又は読み出しを行うメモリセルに接続されたワード線に書き込み電圧、書き込みベリファイ電圧又は読み出し電圧を印加するワード線制御回路と、前記ビット線に接続され、前記メモリセルに記憶されたデータを読み出し、この読み出されたデータ及び前記メモリセルに書き込むデータを保持するセンスアンプ回路と、前記書き込み電圧、書き込みベリファイ電圧及び読み出し電圧を生成すると共に各部を制御する制御信号を生成して前記メモリセルに対するデータの書き込み及び読み出しを制御する制御回路とを備え、前記制御回路は、書き込み動作時には、隣接するしきい値分布に割り付けられたｘビットのデータが１ビットだけ異なり、且つ２ｘ個のしきい値分布の並びに対応する２ｘ個のｘビットのデータのうちの同一桁のデータの並びに“０”と“１”の変化点を少なくとも２箇所含む第１のビット割付パターンに基づいて、前記ワード線に書き込み電圧を印加して前記メモリセルのしきい値を移動させる書き込み動作と、前記ワード線に書き込みベリファイ電圧を与えて前記しきい値を確認するベリファイ動作とを繰り返すことにより、前記メモリセルにｘビットのデータを書き込み、読み出し動作時には、ワード線に接続された複数のメモリセルに記憶されたｘビットのデータのうちの同一桁のビットのデータの集合をページとし、前記第１の割付パターンに基づいて、ページ単位で前記 “０”と“１”の変化点に対応する読み出し電圧を前記ワード線に与えて、前記メモリセルに記憶されたｘビットのデータを１ビットずつ確定していくものであることを特徴とする。
【発明の効果】
【０００９】
この発明によれば、各ページデータの読み出し回数を平均化させるように書き込みをすることができる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照して、この発明の実施の形態を説明する。
【００１１】
［第１の実施形態］
図１は、本発明の第１の実施形態に係るメモリシステムを示すブロック図である。
【００１２】
この実施の形態のメモリシステムは、例えばＮＡＮＤフラッシュメモリからなる不揮発性半導体記憶装置１と、その読み出し／書き込みを制御するコントローラ２とを備えて構成されている。
【００１３】
不揮発性半導体記憶装置１は、メモリセルアレイ１１を含む。このメモリセルアレイ１１は、図２に示すように、複数の電気的書き換え可能な不揮発性メモリセルＭＣをマトリクス状に配置することにより構成されている。各メモリセルＭＣは、しきい値が８つのしきい値分布の一つに属するようにコントロールされることにより、３ビット（８値）のデータを記憶する。この例では、３２個のメモリセルＭＣ０−ＭＣ３１が直列接続され、その両端に選択ゲートトランジスタＳ１，Ｓ２が接続されてＮＡＮＤセルユニット（ＮＡＮＤストリング）ＮＵを構成している。
【００１４】
ＮＡＮＤセルユニットＮＵの一端は、選択ゲートトランジスタＳ１を介してビット線ＢＬ０，ＢＬ２，…，ＢＬｎ（以下、総称して「偶数番ビット線ＢＬｅ」と呼ぶ。）及びＢＬ１，ＢＬ３，…，ＢＬｎ＋１（以下、総称して「奇数番ビット線ＢＬｏ」と呼ぶ。）に、他端は選択ゲートトランジスタＳ２を介して共通ソース線ＳＲＣに接続される。メモリセルＭＣ０−ＭＣ３１の制御ゲートはそれぞれワード線ＷＬ０−ＷＬ３１を形成し、選択ゲートトランジスタＳ１，Ｓ２のゲートは選択ゲート線ＳＧＤ，ＳＧＳを形成する。
【００１５】
ワード線方向に配列されるＮＡＮＤセルユニットの集合が、データ消去の最小単位となるブロックＢＬＫを構成し、ビット線の方向に複数のブロックＢＬＫが配置される。また、ワード線方向に配列される偶数番目のメモリセルＭＣの集合、及び奇数番目のメモリセルＭＣの集合が、書き込み及び読み出しの単位となるページをそれぞれ構成する。更に、各メモリセルＭＣに記憶される３ビットのデータの各ビットのワード線方向の集合が、下位ビットから上位ビットにかけて第１ページ、第２ページ、第３ページを構成している。
【００１６】
図１に示すように、メモリセルアレイ１１のビット線方向の一端側に、セルデータの読み出し及び書き込みに供させるセンスアンプ回路１３が配置されている。また、メモリセルアレイ１１のワード線方向の一端側にワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳの選択駆動を行うワード線制御回路１２が配置されている。ワード線制御回路１２は、ロウデコーダを含み、メモリセルアレイ１１のワード線選択及び駆動を行う。センスアンプ回路１３は、メモリセルアレイ１のビット線に接続されてデータ読み出しを行う機能、及び読み出しデータや書き込みデータを保持するデータラッチ機能を有する。カラムデコーダ１４はセンスアンプ１３に接続され、メモリセルアレイ１１のビット線選択を行う。
【００１７】
データ読み出し時、センスアンプ回路１３に読み出されたデータは、データ入出力バッファ１５及び入出力制御回路１６を介してコントローラ２に出力される。データ書き込み時、コントローラ２から入出力制御回路１６に供給される書き込みデータは、データ入出力バッファ１５を介してセンスアンプ回路１３にロードされる。
【００１８】
入出力制御回路１６からデータ入出力バッファ１５を介して供給されるコマンドは制御信号発生回路１７でデコードされる。制御信号発生回路１７には、チップイネーブル信号／ＣＥ、書き込みイネーブル信号／ＷＥ、読み出しイネーブル信号／ＲＥ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ等の外部制御信号が供給される。制御信号発生回路１７は、動作モードに応じて供給される外部制御信号及びコマンドに基づいて、データ書き込み及び消去のシーケンス制御、及びデータ読み出しの制御を行う。
【００１９】
入出力制御回路１６を介して入力されるアドレスは、データ入出力バッファ１５を介してアドレスデコーダ１８に入力され、更にワード線制御回路１２及びカラムデコーダ１４に転送される。
【００２０】
動作モードに応じて、電源電圧より高い種々の高電圧を発生するために、制御電圧生成回路１９が設けられている。制御電圧生成回路１９は、制御信号発生回路１７により制御される。
【００２１】
一方、コントローラ２は次のように構成されている。入出力制御回路２５は、不揮発性半導体記憶装置１とコントローラ２のデータ入出力を制御する。外部入出力制御回路２１は、外部から入力された書き込みデータを不揮発性半導体記憶装置１側へ送るためと、不揮発性半導体記憶装置１から読み出されたデータを外部に出力するために使用される。符号語生成回路２２は誤り訂正を行うための冗長データを生成し、この冗長データを外部入力データに加えた符号語を生成する。誤り訂正回路２３は不揮発性半導体記憶装置１から読み出されたデータに誤りがあった際に読み出しデータ（情報部＋冗長部）に基づきデータ訂正を行う。データ変換回路２４は本発明の効率の良いデータ読み出しを行うための第１のビット割付パターンに基づく入力データを、書き込みに適した第２のビット割付パターンに基づく書き込みデータに変換する。その詳細については後述する。
【００２２】
図３は、センスアンプ回路１３内の一つのセンスユニットＳＡＵの具体的な構成を示している。ノードＴＤＣは、ビット線電圧をセンスするためのセンスノードであると共に、データを一時記憶するデータ記憶ノードでもある。ノードＴＤＣは、これに接続された電荷保持用キャパシタＣ１及びブースト用キャパシタＣ２とともに、データ一時記憶回路１３１を構成している。
【００２３】
ノードＴＤＣは、クランプ用ＮＭＯＳトランジスタＱ１を介してビット線に接続される。共有センスアンプ方式の場合、クランプ用トランジスタＱ１とビット線ＢＬｅ，ＢＬｏとの間にビット線選択トランジスタＱ７，Ｑ８が配置され、トランジスタＱ１は、ビット線ＢＬｅ，ＢＬｏの一方に接続されることになる。また、ビット線ＢＬｅ，ＢＬｏの他方は、シールド選択トランジスタＱ９，Ｑ１０の一方により選択されて固定電位に接続されてシールド線として機能する。
【００２４】
クランプ用トランジスタＱ１は、読み出し時ビット線電圧をクランプして、ノードＴＤＣに転送する働きをする。ノードＴＤＣには、ビット線及びこのノードＴＤＣをプリチャージするためのプリチャージ用ＮＭＯＳトランジスタＱ２が接続されている。
【００２５】
ノードＴＤＣは、転送用ＮＭＯＳトランジスタＱ３，Ｑ４を介してそれぞれデータラッチ１３２，１３３のデータ記憶ノードＰＤＣ，ＳＤＣに接続されている。データラッチ１３２は、読み出しデータ及び書き込みデータを保持するデータ記憶回路である。データラッチ１３３は、データラッチ１３２とデータ線ＩＯ，ＩＯｎとの間に配置されて、書き込みデータや読み出しデータを一時保持するために用いられるデータキャッシュである。
【００２６】
データラッチ１３３のノードＳＤＣは、カラム選択信号ＣＳＬにより駆動される選択ゲートトランジスタＱ５，Ｑ６を介して、データ線ＩＯ，ＩＯｎに接続されている。
【００２７】
データ書き込みは、所定のしきい値分布を得るために、書き込み電圧印加と書き込みベリファイとの繰り返しにより行われる。書き込みベリファイはビット毎に行われ、このベリファイ結果によって次のサイクルの書き込みデータを決定する必要がある。
【００２８】
ドレインに電圧ＶＰＲＥが与えられるＮＭＯＳトランジスタＱ１１のゲートは、書き込み時にデータラッチ１２のノードＰＤＣが保持する書き込みデータを一時待避させて保持するためのデータ記憶ノードＤＤＣＡとなる。データラッチ１２のノードＰＤＣの書き込みデータは転送用ＮＭＯＳトランジスタＱ１４を介してデータ記憶ノードＤＤＣＡに転送される。電圧ＶＰＲＥは、選択的にＶｄｄ又はＶｓｓとなる。
【００２９】
ＮＭＯＳトランジスタＱ１１とデータ記憶ノードＴＤＣとの間に介在させたＮＭＯＳトランジスタＱ１７とにより、データ記憶ノードＴＤＣのデータを、データ記憶ノードＤＤＣＡのデータに応じて設定することが可能になる。即ちこのＮＭＯＳトランジスタＱ１１，Ｑ１７により、書き込み時に次サイクルの書き込みデータを記憶ノードＴＤＣに書き戻すための書き戻し回路が構成されている。
【００３０】
この実施の形態の多値記憶では、現に書き込みを行っているページの書き込みベリファイ制御のために、既に書かれているそれより下位のページデータを参照することが必要になる。８値記憶の場合には、第１ページ（下位ページ）、第２ページ（中間ページ）、及び第３ページ（上位ページ）という３ページの書き込みが行われるが、第２ページ書き込みには第１ページデータを参照することが必要であり、第３ページ書き込みには、第１及び第２ページデータを参照することが必要になる。
【００３１】
この様な要求に応えるために、センスユニットＳＡＵには、上述した書き込みデータを一時保持するデータ記憶ノードＤＤＣＡに対して、更に二つのＮＭＯＳトランジスタＱ１２，Ｑ１３のゲートがデータ記憶ノードＤＤＣＢ，ＤＤＣＣとして併設されている。これらのデータ記憶ノードＤＤＣＢ，ＤＤＣＣに、データラッチ１２に読み出されたページデータを転送するために、転送用ＮＭＯＳトランジスタＱ１５，Ｑ１６が配置されている。またトランジスタＱ１２，Ｑ１３とノードＴＤＣの間に転送用ＮＭＯＳトランジスタＱ１８，Ｑ１９を介在させている。
【００３２】
これらのデータ記憶ノードＤＤＣＡ，ＤＤＣＢ，ＤＤＣＣに保持されたデータに従い、またトランジスタＱ１１，Ｑ１２，Ｑ１３のドレイン電圧ＶＰＲＥの選択に従って、ベリファイ読み出し時にデータノードＴＤＣを強制的に放電し（即ち“Ｌ”レベルに設定し）、或いは充電する（即ち“Ｈ”レベルに設定する）といった制御が可能になる。
【００３３】
データラッチ１３２には、ベリファイチェック回路１３４が接続されている。データラッチ１３２の一つのノードにゲートが接続されたＮＭＯＳトランジスタＱ２２がチェック用トランジスタであり、そのソースはチェック信号ＣＨＫ１により制御されるＮＭＯＳトランジスタＱ２１を介して接地され、ドレインは併設された転送用ＮＭＯＳトランジスタＱ２３，Ｑ２４を介して１ページ分のセンスユニットに共通の共通信号線ＣＯＭｉに接続されている。ＮＭＯＳトランジスタＱ２３，Ｑ２４はそれぞれ、チェック信号ＣＨＫ２ｎ及びノードＴＤＣによりゲートが制御される。
【００３４】
ベリファイ読み出しの結果、“０”書き込みが不十分の場合にのみ、データラッチ１３２のノードＰＤＣが“Ｌ”（＝“０”）となる書き戻しが行われる。即ち、１ページの書き込みが完了すると、データラッチ１３２がオール“１”となるようにベリファイ制御される。
【００３５】
データ書き込み時、ベリファイ読み出し後に１ページ分のセンスユニット内でこのベリファイチェック回路１３４がオンになる。あるセンスユニットで書き込みが完了していなければ、ベリファイチェック回路１３４は、予め“Ｈ”に充電された共通信号線ＣＯＭｉを放電させる。１ページ分のデータラッチ１３２がオール“１”状態になると、共通信号線ＣＯＭｉが放電されることなく“Ｈ”を保ち、これが書き込み完了を示すパスフラグとなる。
【００３６】
次に、このように構成された本実施形態の多値データ記憶の動作を説明する。
【００３７】
図４は、本実施形態で使用される３ビット（８値）のデータ記憶のための、８つのしきい値分布とそれらのビット割付パターンを示す図である。このビット割付パターンは、次の２つの条件を満たす。
【００３８】
（１）隣接するしきい値分布に割り付けられた３ビットのデータが１ビットだけ異なる。
【００３９】
（２）８（＝２３）個のしきい値分布の並びに対応する第１ページ〜第３ページのデータの並びに“０”と“１”の変化点を少なくとも２箇所含む。
【００４０】
上述の条件（１）により、もし書き込み動作により閾値分布が一つずれた山に書き込まれたメモリセルがあった場合でも誤りビットは必ず1ビットしか相違しないことが保証される。また、これは最低回数である７回の読み出し動作で３ビットのデータを確定可能にするための条件でもある。
【００４１】
一方、条件（２）は、各ページでの読み出し回数を平均化して、各ページでのビット誤り率を均一にすることと、読み出し速度を向上させるための条件である。
【００４２】
８値を例に取ると、上述の条件（１），（２）を満たすビット割り当てパターンは、図４の（ａ）〜（ｆ）の６通りである。図５は、３ビットで表現される８つのノードのうち、距離が“１”同士で連結したグラフを示している。このグラフのデータ“１１１”のノードから出発して、一筆書きで全てのノードを通過する組合せによって、（１）の条件が満たされたパターンが得られる。そのうちの（２）の条件を満たす組合せを選択すると、上述した６通りとなる。なお、（２）の条件は、各ページでの読み出し回数が［２，２，３］の組合せからなるように選択することにより満たすことができる。
【００４３】
本実施形態では、この第１のビット割付パターンを読み出し時のみ使用し、データ書き込み時には、符号語生成回路２２で冗長データを作成した後に、第１のビット割付パターンに基づくデータを、コントローラ２のデータ変換回路２４で書き込みに適した第２のビット割付パターンに変換する。従って、データ変換回路２４には、３ページ分のデータを記憶するレジスタを必要とする。図６は、この変換回路２４で使用されるデータ変換テーブルの一例を示している。図４の（ａ）で示された第１のビット割付パターンは、第２のビット割付パターンに変換される。
【００４４】
図７は、変換後の第２のビット割付パターンに基づくデータ書き込みとしきい値分布の変化を示す図である。
【００４５】
図示のように、第２のビット割付パターンは、最下位しきい値レベルＡ（消去状態に最も近いレベル）から最上位しきい値レベルＨまでの８レベルで表され、それらに３ビットデータが割り付けられる。データ書き込みは、第１ページ、第２ページ、第３ページの順に行われる。
【００４６】
第１ページ書き込みは、消去状態のレベルＩのセルに対して、書き込みデータ“０”，“１”を与える。書き込みデータ“０”の場合しきい値電圧をレベルＪまで上昇させ、書き込みデータ“１”の場合、現状維持である。書き込みデータ“０”のレベルＪを決めるのは、その分布下限値に設定されたベリファイ電圧Ｖｊである。これにより、第１ページの“０”，“１”が書かれる。
【００４７】
第２ページ書き込みは、消去レベルＫのセルに対する選択的な“０”書き込み（レベルＬへの書き込み）と、レベルＪに対する選択的な“０”書き込み（レベルＭへの書き込み）及び“１”書き込み（レベルＮへの書き込み）とからなる。ここで注意すべきは、本実施形態の場合、“０”データがしきい値を変動させる書き込みデータで、“１”データが非書き込みデータであるとは限らないという点である。この例のように、データが“１”の場合にも、しきい値を大きく移動させる書き込みを行う場合がある。この三種の第２ページ書き込みは、書き込み電圧印加動作は同時であるが、書き込みベリファイが異なる条件で行われる。即ち、ベリファイ電圧Ｖｌ，Ｖｍ，Ｖｎを用いてレベルＬ，Ｍ，Ｎを確認する書き込みベリファイが異なるタイミングでなされる。
【００４８】
第３ページ書き込みは、レベルＫ，Ｍのセルに対する選択的な“０”書き込み（それぞれレベルＢ，Ｆの書き込み）及びレベルＬ，Ｎのセルに対する選択的な“１”書き込み（それぞれレベルＤ，Ｈの書き込み）として行われる。この４種の第３ページ書き込みも、書き込み電圧印加動作は同時であり、ベリファイ電圧が異なる条件、即ちベリファイ電圧Ｖｂ，Ｖｄ，Ｖｆ，Ｖｈを用いた書き込みベリファイが行われる。
【００４９】
この書き込みは、各書き込みステージでのしきい値の移動量を抑えることができるので、隣接メモリセルへの影響（Ｙｕｐｉｎ効果）が少ないという利点がある。
【００５０】
このような書き込みは、具体的には、次のような動作により実現される。コマンド入力及びアドレス入力に続いて、書き込みデータをセンスユニットＳＡＵのデータラッチ１３２にロードする。データラッチ１３２の書き込みデータは、ベリファイ制御のために、データ記憶ノードＤＤＣＡに転送されて保持される。続いてデータラッチ１３２の保持する書き込みデータに基づいて、選択セルのチャネル電位制御が行われ、選択ワード線に書き込み電圧が印加されて、書き込み動作が行われる。
【００５１】
書き込み電圧印加後、ベリファイ電圧Ｖｊを用いて書き込みベリファイが行われる。ベリファイ読み出しでは、“０”書き込み対応セルでは、データノードＴＤＣは“Ｈ”レベルとなり、“１”書き込み（書き込み禁止）セルの場合、及び“０”書き込み不十分の場合、データノードＴＤＣが“Ｌ”となる。これに対してデータノードＤＤＣＡのデータをデータノードＴＤＣに書き戻すことにより、“１”書き込みセルに繋がるデータノードＴＤＣが“Ｈ”に充電されるので、データノードＴＤＣは、“０”書き込みが不十分の場合のみ“Ｌ”レベルに設定することができる。即ち“１”，“０”書き込みデータは、データノードＤＤＣＡにそれぞれ“Ｈ”，“Ｌ”データとして保持されている。トランジスタＱ１１のドレイン電圧ＶＰＲＥ＝Ｖｄｄとし、トランジスタＱ１７をオンにして書き戻しを行うと、“１”書き込みと“０”書き込み十分の場合、ＴＤＣ＝“Ｈ”となり、“０”書き込みが不十分の場合のみ、ＴＤＣ＝“Ｌ”となる。このデータノードＴＤＣの状態が、次の書き込みサイクルの書き込みデータとしてデータラッチ１３２に転送される。その書き込みデータは、再びデータ記憶ノードＤＤＣＡに転送保持されて、書き込みが行われる。書き込みが完了したか否かを判定するステップは、１ページ分のデータラッチ１３２がオール“１”になったか否かを検出するステップである。ＮＯであれば、書き込み電圧印加と書き込みベリファイが繰り返される。１ページ全ての書き込みが完了すると、ベリファイチェック回路１３４によってこの１ページのオール“１”状態が検出され、書き込みシーケンスは終了する。
【００５２】
第２ページ書き込みにおいても、まず、書き込みデータがデータラッチ１３２にロードされると、その書き込みデータは、データラッチ１３２からデータ記憶ノードＤＤＣＡに転送保持される。第２ページ書き込みでは、既に書かれている第１ページデータを参照して異なる書き込み条件を用いることが必要になる。そこで、既に書かれている第１ページデータをセルアレイからデータラッチ１３２に読み出す内部データロードが行われる。この読み出された第１ページデータは例えば、反転されてデータ記憶ノードＤＤＣＢに転送保持される。そして、データ記憶ノードＤＤＣＡが保持する第２ページの書き込みデータと、データ記憶ノードＤＤＣＢが保持する第１ページの書き込みデータのＡＮＤ結果に従って、第２ページ書き込みが行われる。
【００５３】
書き込みベリファイは、ベリファイ電圧Ｖｌ，Ｖｍ，Ｖｎを用いた第１〜第３ベリファイステップを要する。第１ベリファイステップは、第１ページデータが“１”であって、レベルＬへの“０”書き込みを確認するものである。この第１ベリファイステップでは、ベリファイ電圧Ｖｌを用いるので、第２及び第３ベリファイステップでベリファイ電圧Ｖｍ，Ｖｎにより確認すべきデータは、ベリファイ対象から外す必要がある。そのために、データ記憶ノードＤＤＣＢに保持した第１ページデータが用いられる。この第２及び第３ベリファイステップで確認すべきデータをベリファイ対象から外す動作は、具体的には、データ記憶ノードＤＤＣＢに保持した第１ページデータにより、ベリファイ読み出し後のデータノードＴＤＣを強制的に放電させて、“Ｌ”レベル（即ち“１”データ）にする動作として行われる。このデータノードＴＤＣの強制放電動作のためには、データ記憶ノードＤＤＣＢに、“０”，“１”データを保持し、トランジスタＱ１２のドレイン電圧をＶＰＲＥ＝Ｖｓｓに設定して、トランジスタＱ１８をオンにすることで行われる。
【００５４】
第２及び第３のベリファイも同様に実行される。そして、１ページ分のデータラッチ１３２がオール“１”になったか否かを判定する書き込み完了判定を行い、書き込み完了が判定されるまで、以上の書き込みと書き込みベリファイを繰り返す。
【００５５】
第３ページ書き込みでは、既に書かれている第１ページ及び第２ページを参照して異なる書き込み条件を用いることが必要になる。そこで、第３ページ書き込みデータロードの後、既に書かれている第２ページデータ、第ページデータを順次セルアレイから読み出す内部データロードが行われる。第３ページ書き込みデータは、データ記憶ノードＤＤＣＡに転送保持され、第２ページデータ及び第１ページデータはそれぞれ、データ記憶ノードＤＤＣＢ及びＤＤＣＣに転送保持される。次にデータ記憶ノードＤＤＣＡが保持する書き込みデータに従ってセルチャネル電位制御が行われ、書き込み電圧印加動作が行われる
書き込みベリファイは、第１及び第２ページデータの状態に応じて、ベリファイ電圧Ｖｂ，Ｖｄ，Ｖｆ及びＶｈを用いた４ステップが必要となる。
【００５６】
このように８値データが書き込まれたら、読み出し時には、図４（ａ）に示すような第１のビット割り当てパターンに従って、読み出しを実行する。読み出しは、例えば、第３ページ、第２ページ、第１ページの順に実行される。
【００５７】
第３ページのデータは、左から３番目と４番目のしきい値分布の間に設定された読み出し電圧Ｖｒ３と、７番目と８番目のしきい値分布の間に設定された読み出し電圧Ｖｒ７を用いた２回の読み出し動作により読み出される。より具体的には、読み出し電圧Ｖｒ３を与えたときに、導通するメモリセルの読み出しデータは“１”、読み出し電圧Ｖｒ３を与えたときに非導通で、読み出し電圧Ｖｒ７を与えたときに導通となるメモリセルの読み出しデータは“０”、読み出し電圧Ｖｒ７を与えたときに非導通となるメモリセルの読み出しデータは“１”と判断される。
【００５８】
同様に、第２ページのデータは、左から２番目と３番目のしきい値分布の間に設定された読み出し電圧Ｖｒ２と、４番目と５番目のしきい値分布の間に設定された読み出し電圧Ｖｒ４と、６番目と７番目のしきい値分布の間に設定された読み出し電圧Ｖｒ６を用いた３回の読み出し動作により読み出される。
【００５９】
また、第１ページのデータは、左から１番目と２番目のしきい値分布の間に設定された読み出し電圧Ｖｒ１と、５番目と６番目のしきい値分布の間に設定された読み出し電圧Ｖｒ５を用いた、２回の読み出し動作により読み出される。
【００６０】
このように、各ページの読み出し回数は、２回，３回，２回というように平均化されている。このため、各ページの読み出し誤り率が平均化される。また、各ぺージのデータ読み出しと、読み出し済みのデータの外部への出力とを並列に行う場合、特定のページの読み出し回数が極端に多いと、読み出し時間全体が増加してしまうが、このように各ページの読み出し回数が平均化されていれば、読み出し時間も短縮することができる。
【００６１】
このような読み出し動作により外部に読み出されたデータは、コントローラ２内の誤り訂正回路２３で誤り訂正処理されて外部に出力される。
【００６２】
本実施形態によれば、第１のビット割付パターンに基づくデータから誤り訂正用の冗長データを作成した後、第２のビット割付パターンに変換し、読み出し時には、第１のビット割付パターンに基づいて読み出しを行うようにしている。このため、書込時には、隣接メモリセルへの影響が少ない書き込み方法で書き込むことができ、読み出し時は、各ページの読み出し回数を均一にして読み出し誤差が少ない、高速の読み出しが可能になる。
【００６３】
また、誤り訂正処理は、変換前のデータに対して生成された冗長データを用いて行われるので、誤り訂正も支障なく行うことができる。
【００６４】
［第２の実施形態］
上記の実施形態では、不揮発性半導体記憶装置１の外部のコントローラ２内にデータ変換回路２４を設けた。これに対し、図８に示す第２の実施形態では、コントローラ４内ではなく、不揮発性半導体記憶装置３の内部にデータ変換回路３１を設けている。データ変換回路３１はセンスアンプ１３とデータ出力バッファ１５の間に配置される。このような構成によれば、外部のコントローラ４では、何等意識することなく、記憶装置３の内部の処理として先の効果を得ることができる。
【００６５】
［第３の実施形態］
上記の実施形態では、書き込みデータを第１のビット割付パターンから第２のビット割付パターンに変換した後、書き込み処理を行ったが、この場合、データ変換回路２４，３１内に３ページ分のデータを一度に格納する必要がある。このため３ページ中１ページだけ又は２ページだけ書き込みを行いたいという場合は残りのデータをダミーデータとして入力しなければならない。
【００６６】
そこで次に、ビット割り付けを変えないようにデータを書き込む場合の書き込み方式について説明する。この場合、データ変換回路２４，３１は設ける必要がない。
【００６７】
図９Ａ〜Ｆに、データ変換回路を使用せずに読み出し回数を平均化したデータを書き込む際のメモリセルの閾値分布の変化を示す。第１ページ、第２ページ及び第３ページの各書き込み段階を第一ステージ、第二ステージ、第三ステージと呼ぶことにする。
【００６８】
図１０に、本実施形態の書き込み方式を実現するために用いられる書き込みフラグビットの割り付け例を示す。書き込みフラグビットは読み出し対象の各ワードライン毎に存在し、最初の読み出し電圧印加動作により決定可能な２ビットの２値データで、現在どのステージの書き込みまでが終了しているかを表現する。例えば、第二ステージまで終了している場合、フラグビットは“１０”を示す。フラグビットはどのステージまで書かれたかを識別することで、同じページの読み出し電圧でも低めか高めかを制御したり、読み出し電圧印加回数を制御したりする。このフラグビットは、メモリセルアレイ１１のデータ記憶領域に隣接する管理情報記憶領域に書き込まれる。
【００６９】
図９Ａ〜Ｆは、図４（ａ）〜（ｆ）に対応したビット割付パターンの直接書き込みを説明するための図である。３ビットのデータ割り付けが完了した場合の最終系の図が各割り付け例の一番上部に表示されている。図９Ａを例に説明すると、第一ステージで1ビットの情報に基づいて書き込みが行われる。書き込みたい情報が“1”なら初期の分布の維持をする。つまり、プログラム電圧がメモリセルのゲートに印加されてもメモリセルにチャンネルを作っておき、フローティングゲートに電子がトラップされにくい状態を作ることで書き込み抑制をする。逆に書き込みたい情報が“０”ならデータのしきい値電圧をやや高い状態にする。つまり、プログラム電圧をメモリセルのゲートに印加してフローティングゲートに電子をトラップし、メモリセルをオンし難い状態にする。この操作を行うことで第１ページの書き込みが完了すると図９Ａの２段目の図のようなしきい値分布が得られる。分布の真ん中にあるビット情報がその分布に対応するビット割り付けであるとする。割り付け例の２段目の図の縦棒線部分に対応する読み出し電圧を印加するとデータ“1”の分布は読み出し電圧より低いためオンして、ビット線の電圧を放電し、逆にデータ“０”のメモリセルは読み出し電圧よりも大きいしきい値電圧を持つためオンしない。このようにオンするメモリセルとオンしないメモリセルに識別することで書き込まれたデータを特定する。
【００７０】
第一ステージの書き込みが完了すると書き込みフラグの情報が“００”から“０１”に更新され、第一ステージの書き込みが終了していることを識別できるようになる。次に第二ステージの書き込みでは第一ステージのビット情報を元に２つの分布からさらに４つの分布への書き込みを行う。例えば図９Ａの割り付け例については、データ“１１”，“１０”，“００”については、それぞれデータ“１”及びデータ“０”からほとんど変化せず、データ“０１”についてはデータ“１”から高いしきい値電圧へ動く。ここで特筆すべきは、本実施形態においても、必ずしもデータ“１”が非書き込みセルでデータ“０”が書き込みセルであるということを示しているのではないということである。例えば図９Ｃの割り付け例の第二ステージにおけるデータ“０”→“１０”の遷移がデータ“１”が書き込みデータとして使われているケースに該当する。通常、しきい値電圧を上げることを一意に決めるために“０”か“１”のどちらかの遷移を書き込み状態に固定するが、本実施形態で書き込みを行うデータ割り付け方法はそれを実現不可能な部分が一つ以上存在する。このため、場合によっては、前のステージで書き込まれたデータと次に書き込みたいデータを形成して書き込み用のデータを内部で形成することが必要となる。例えば、図９Ｃの割り付け例については前に書かれたデータが“０”で次に書きたいデータが“０”の場合非書き込み状態を、逆に“１”の場合を書き込み状態としている。この書き込み方式は、例えば、前に書き込んだデータと次の書き込みデータとのＮＯＲをとることで実現することができる。第二ステージの書き込みが完了すると、書き込みフラグは更新され“１０”となる。
【００７１】
最後に、第三ステージでは、前の第一、第二ステージの情報と共に書き込みたいビット情報に基づいて、４つの閾値分布から８つの閾値分布へ書き上げる。書き込み終了後、書き込みフラグを“１１”に更新する。このような手順を行うことで各ページの読み出し回数を平均化した３ビットの情報を保持できるメモリセルの書き込みを行うことができる。
【００７２】
[第４の実施形態］
以上は、８値のデータについて説明したが、本発明は、８値以上の多値データの書き込みにも適用可能である。図１１は、１６値のビット割付パターンを決定するためのグラフを示している。このグラフは、４ビットで表現される１６個のノードのうち、距離が“１”同士で連結したグラフを示している。このグラフのデータ“１１１１”のノードから出発して、一筆書きで全てのノードを通過する組合せによって、前述した（１）の条件が満たされたパターンが得られる。そのうちの（２）の条件を満たす組合せを選択すれば良い。なお、（２）の条件は、各ページでの読み出し回数が［２，２，３，８］、［２，２，４，７］、［２，２，５，６］、［２，３，３，７］、［２，３，４，６］、［２，３，５，５］、［２，４，４，５］、［３，４，４，４］、［３，３，４，５］のいずれかの組合せからなるように選択することにより満たすことができる。なお、［３，４，４，４］の組合せ、均一化の観点からは最も望ましい組合せであり、全部で２４通り存在する。
【００７３】
［第５の実施形態］
第３の実施形態では、例えば図９Ａの“１”から“０１”への書き込みのように、メモリセルのしきい値分布を大きく変化させる書き込みが必要になることがある。この場合、Ｙｕｐｉｎ効果により、隣接するメモリセルのしきい値が変動することが考えられる。そこで、この実施形態では、Ｙｕｐｉｎ効果を補償する。
【００７４】
まず、カラム方向（ワード線方向）の隣接メモリセルに対するＹｕｐｉｎ効果の補償方法を説明する。図１２は、本実施形態の書き込み方法によるしきい値分布の変化を示し、図９Ｄの書き込み方法に対応している。この書き込みパターンの特徴は、データ“１１”からデータ“０１１”への書き込みの際に、しきい値分布を大きく変化させなければならない、という点である。この実施形態では、第三ステージで第３ページ（Upper page）を書き込むとき、第三ステージを二段階に分けて書き込みを行うようにしている。第一段階では、しきい値分布が最も移動する“１１”から“０１１”への粗い書き込みのみを実行する。この段階で、隣接メモリセルのしきい値が図中点線で示すように、僅かに移動する。しかし、第二段階では、全てのしきい値分布を正確に移動させる。これにより、Ｙｕｐｉｎ効果の影響がクリアされる。
【００７５】
図１３は、カラム方向に隣接するメモリセルと書き込みデータとの関係を示している。図１３に示すように、カラム方向に隣接するメモリセルＭＣ間には、隣接セル間容量Ｃが存在する。いま、ワード線ＷＬｎに繋がるメモリセルに第１ページ（Lower page）のデータとして、“１”，“１”，“０”が書き込まれ、第２ページ（Middle page）のデータとして、“１１”，“１１”，“００”が書き込まれたのち、第３ページ（Upper page）のデータとして、真ん中のメモリセルＭＣｘに“０１１”が書き込まれるとすると、このデータ“０１１”が書き込まれているときが、隣接メモリセルが最も影響を受け易い状況となる。しかし、この実施形態によれば、第一段階で影響を受けた後の第二段階で、隣接メモリセルを、例えば“１１１”、“０００”のしきい値となるように、書き込むので、影響が相殺されて正確なしきい値分布が得られる。
【００７６】
次に、ロウ方向に隣接するメモリセルに対するＹｕｐｉｎ補償方法について説明する。図１４に示すように、ロウ方向に隣接するメモリセルＭＣ間にも隣接セル間容量は存在する。ロウ方向の書き込みは、ワード線ＷＬの番号の若い順に実行される。従って、例えば図１４（ａ）に示すように、ワード線ＷＬｎ＋１に接続されたメモリセルにデータ“０１１”が書き込まれている場合には、同図（ｂ）に示す “０１１”が書き込まれていない場合に比べて、ロウ方向に隣接するワード線ＷＬｎに接続されたメモリセルに記憶されているデータがＹｕｐｉｎ効果の影響を受けている可能性が高い。
【００７７】
そこで、ワード線ＷＬｎにつながるメモリセルの読み出し時に、一つ先のワード線ＷＬｎ＋１につながるメモリセルのデータを読み出してみて、データが“０１１”であったら、現在読み出そうとしているメモリセルの読み出ししきい値を少し高めに設定する。
【００７８】
図１５は、ワード線ＷＬｎ＋１の先行読み出し電圧と、各しきい値分布に対応する高めの読み出し電圧レベルを縦棒線で示している。図１６は、先行読み出し、及び各ページの読み出し電圧の波形図である。正規の読み出し電圧と少し高めの読み出し電圧の判定結果は、一つ先のメモリセルのデータの内容によって選択する。
【００７９】
［他の実施形態］
なお、上述した各実施形態では、複数のしきい値分布を各ページに対応した複数のステージで書き込むようにしているが、１回のステージで書き込むようにしても良い。
【００８０】
また、本発明は上述した実施形態に限定されるものではない。例えば、上記実施形態では、フラッシュメモリとしてＮＡＮＤ型を使用しているが、ＮＯＲ型他の形式のメモリを用いても良い。
【図面の簡単な説明】
【００８１】
【図１】この発明の一実施の形態によるメモリシステム構成を示すブロック図である。
【図２】同メモリシステムにおけるメモリセルアレイ構成を示す回路図である。
【図３】同メモリシステムにおけるセンスアンプユニットの回路図である。
【図４】同メモリシステムにおける８値記憶時のしきい値分布と各しきい値分布のビット割り当てパターンとを示す図である。
【図５】同ビット割付パターンを求めるためのグラフ図である。
【図６】同メモリシステムにおける第１のビット割付パターンから第２のビット割付パターンへの変換テーブルを示す図である。
【図７】同第２のビット割付パターンに基づくデータ書き込み処理を説明するための図である。
【図８】本発明の第２の実施形態に係るメモリシステムの構成を示すブロック図である。
【図９Ａ】本発明の第３の実施形態に係るメモリシステムにおけるビット割付パターン例とその書き込み方法を説明するための図である。
【図９Ｂ】本発明の第３の実施形態に係るメモリシステムにおける他のビット割付パターン例とその書き込み方法を説明するための図である。
【図９Ｃ】本発明の第３の実施形態に係るメモリシステムにおける他のビット割付パターン例とその書き込み方法を説明するための図である。
【図９Ｄ】本発明の第３の実施形態に係るメモリシステムにおける他のビット割付パターン例とその書き込み方法を説明するための図である。
【図９Ｅ】本発明の第３の実施形態に係るメモリシステムにおける他のビット割付パターン例とその書き込み方法を説明するための図である。
【図９Ｆ】本発明の第３の実施形態に係るメモリシステムにおける他のビット割付パターン例とその書き込み方法を説明するための図である。
【図１０】同実施形態に係るメモリシステムで使用されるフラグビットを示す図である。
【図１１】本発明の第４の実施形態に係るメモリシステムの１６値のビット割付パターンを求めるためのグラフである。
【図１２】本発明の第５の実施形態に係るメモリシステムのビット割付パターン例とその書き込み方法を説明するための図である。
【図１３】同実施形態に係るメモリシステムのメモリセル配置と書き込み過程における書き込みデータの変化を示す図である。
【図１４】同実施形態に係るメモリシステムのメモリセル配置と書き込みデータを示す図である。
【図１５】同実施形態に係るメモリシステムのしきい値分布と読み出し電圧との関係を示す図である。
【図１６】同実施形態に係るメモリシステムの読み出し電圧の波形図である。
【符号の説明】
【００８２】
１，３…不揮発性半導体記憶装置、２，４…コントローラ、１１…メモリセルアレイ、１２…ワード線制御回路、１３…センスアンプ回路、１４…カラムデコーダ、１５…データ入出力バッファ、１６，２５…入出力制御回路、１７…制御信号発生回路、１８…アドレスデコーダ、１９…制御電圧生成回路、２１…外部入出力制御回路、２２…符号語生成回路、２３…誤り訂正回路、２４，３１…データ変換回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図９Ｄ】
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【図９Ｅ】
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【図９Ｆ】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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