(57)【要約】【課題】複数チップを同時に選択状態にし複数チップから内部データを同時に読み出した場合、良否判定を可能とする半導体記憶装置及びそのテスト方法の提供。            【解決手段】端子（ＤＱ１、ＤＱ２）が共通に接続されたチップ（ＲＡＭ）１１ａ、１１ｂを少なくとも備え、チップ１１ａ、１１ｂは、テスト時に、端子（ＤＱ１、ＤＱ２）を第１電源電位側に設定する駆動能力と、前記出力端子を第２電源電位側に設定する駆動能力とに差を設けるデータ入出力回路（１２ａ、１２ｂ）をそれぞれ備えている。テスト時に、前記第２の駆動能力を前記第１の駆動能力よりも高く設定し、前記各チップから前記端子に出力される信号レベルが、前記第２の電源電圧レベルの場合をフェイル信号、前記第１の電源電圧レベルの場合をパス信号とする条件のもとで、複数のチップのうち１つでもフェイル信号を出力する場合に、ＤＱ１、ＤＱ２の共通接続された端子ＤＱには、前記第２の電源電圧レベルが出力される。【選択図】図１
2009146493.tif 000002
【特許請求の範囲】
【請求項１】
信号を少なくとも出力する端子を、前記信号の値に応じて第１電源電圧側又は第２電源電圧側に駆動する回路を含むチップを複数備え、
前記複数のチップの前記端子は共通接続されて半導体装置の外部端子に接続され、
前記各チップは、
テスト信号に基づき、前記端子を前記第１電源電圧側に駆動する第１の駆動能力と前記端子を前記第２電源電圧側に駆動する第２の駆動能力に差を設ける回路を備えている、ことを特徴とする半導体装置。
【請求項２】
テスト時に、
前記複数のチップのうち、
少なくとも一つが前記第１及び第２の電源電圧レベルの一方のレベルの信号、
残りのチップが前記第１及び第２の電源電圧レベルの他方のレベルの信号を、
共通接続された前記端子に同時に出力する場合、前記端子には、設定された前記第１の駆動能力と前記第２の駆動能力との間の駆動能力の差にしたがって、前記第１及び第２の電源電圧レベルのうち予め定められた一方のレベルが出力される、ことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記複数のチップが第１、第２のチップを含み、
前記第１及び第２のチップは、
テスト時に活性化される前記テスト信号に応答して、テスト時に、前記第２の駆動能力を前記第１の駆動能力よりも高くなるように共通に設定し、
前記第１及び第２のチップの一方が前記第１の電源電圧レベルの信号、
前記第１及び第２のチップの他方が前記第２の電源電圧レベルの信号
を共通接続された前記端子に同時に出力する場合、前記端子には、前記第２の電源電圧レベルが出力される、ことを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
テスト時に活性化される前記テスト信号に応答して、前記第２の駆動能力を前記第１の駆動能力よりも高く設定し、
前記各チップから前記端子に出力される信号レベルが、前記第２の電源電圧レベルの場合をフェイル信号、前記第１の電源電圧レベルの場合をパス信号とする条件のもとで、
前記複数のチップのうち１つでもフェイル信号を出力する場合に、共通接続された前記端子には、前記第２の電源電圧レベルが出力される、ことを特徴とする請求項１乃至３のいずれか一に記載の半導体装置。
【請求項５】
入力されたコマンドに基づき、前記端子を第１電源電圧側に駆動する第１の駆動能力と前記端子を第２電源電圧側に駆動する第２の駆動能力とを可変に設定するドライバ・ストレングス機能を備え、
テスト時には、テスト時に活性化されるテスト信号に基づき、ドライバ・ストレングス機能を利用して、前記端子を前記第１電源電圧側に駆動する第１の駆動能力を予め定められた第１の値に設定し、前記端子を前記第２電源電圧側に駆動する第２の駆動能力を前記第１の値とは異なる第２の値に設定する手段を備えている、ことを特徴とする請求項１乃至４のいずれか一に記載の半導体装置。
【請求項６】
前記各チップは、
前記第１電源電圧を与える第１電源端子と前記端子との間に並列接続された複数（ｎ個）の第１のトランジスタ群と、
前記端子と前記第２電源電圧を与える第２電源端子との間に並列接続された複数（ｎ個）の第２のトランジスタ群と、
を備え、
テスト時に、前記テスト信号に基づき、
前記端子に出力される信号が第１の論理値のとき、ｎ個の前記第１のトランジスタ群のうち予め定められたｉ個（ただし、ｉは１以上ｎ未満）のトランジスタをオンとし、ｎ個の前記第２のトランジスタ群をオフとし、
前記信号が第２の論理値のとき、ｎ個の前記第２のトランジスタ群のうち予め定められたｊ個（ただし、ｊは前記ｉよりも大でありｎ以下）のトランジスタをオンとし、ｎ個の前記第１のトランジスタ群をオフとする制御回路を備えている、ことを特徴とする請求項１乃至５のいずれか一に記載の半導体装置。
【請求項７】
前記制御回路は、
ｎ個の前記第１のトランジスタ群の制御端子に出力がそれぞれ接続された第１乃至第ｎの論理回路と、
ｎ個の前記第２のトランジスタ群の制御端子に出力がそれぞれ接続された第１乃至第ｎの別の論理回路と、
を備え、
前記第１の論理回路は、
入力されたコマンドにより、駆動能力を選択するための第１乃至第ｎの選択信号のうち、前記第１の選択信号が活性化されており、且つ、前記端子に出力される前記信号が第１の論理値である、ときに、ｎ個の前記第１のトランジスタ群のうち対応する第１のトランジスタをオンさせ、
前記第ｉの論理回路（ただし、ｉは２以上ｎ以下）は、
前記第１乃至第ｎの選択信号のうち対応する前記第ｉの選択信号が活性化されており、且つ、前記信号が第１の論理値をとり、且つ、前記テスト信号が非活性状態のときに、
ｎ個の前記第１のトランジスタ群のうち対応する第ｉのトランジスタをオンさせ、
前記テスト信号が活性状態のときは、前記信号と前記第ｉの選択信号の値にかかわらず、ｎ個の前記第１のトランジスタ群のうち対応する第ｉのトランジスタをオフさせ、
前記第ｉの別の論理回路（ただし、ｉは１以上ｎ以下）は、
前記テスト信号が活性状態のときは、
前記信号と前記第１乃至第ｎの選択信号のうち対応する前記第ｉの選択信号の値にかかわらず、ｎ個の前記第２のトランジスタ群のうち対応する第ｉのトランジスタをオンさせ、
前記テスト信号が非活性状態のときは、
前記信号が第２の論理値であり、且つ、前記第ｉの選択信号が活性状態のときに、ｎ個の前記第２のトランジスタ群のうち対応する第ｉのトランジスタをオンさせる、ことを特徴とする請求項６記載の半導体装置。
【請求項８】
信号を少なくとも出力する端子を第１の電源電圧側に駆動する第１のトランジスタと、前記端子を第２の電源電圧側に駆動する第２のトランジスタと、を備えたチップを複数備え、
前記複数のチップの前記端子が共通接続されて半導体装置の外部端子に接続され、
前記各チップは、テスト信号に基づき、テスト時に、前記第１及び第２の出力トランジスタのうち予め定められた一方のトランジスタをオフ状態とする回路を備えている、ことを特徴とする半導体装置。
【請求項９】
テスト時、共通接続された前記端子からの信号が出力されるときに、
前記端子は、
ハイインピーダンス状態と、
前記第１及び第２の電源電圧レベルのうちいずれか一方と、
の２つの状態のうちいずれかをとる、ことを特徴とする請求項８記載の半導体装置。
【請求項１０】
テスト時に、前記第１及び第２の出力トランジスタのうち予め定められた前記一方のトランジスタを、前記端子から信号を出力する出力期間のうち予め定められた一部の期間、オフ状態とする回路を備えている、ことを特徴とする請求項８記載の半導体装置。
【請求項１１】
テスト時に、前記端子から信号を出力する出力期間のうち前記一部の期間、前記第１及び第２の出力トランジスタのうち、前記一方のトランジスタを強制的にオフ状態とするとともに、他方のトランジスタを強制的にオン状態とし、
前記出力期間のうちの別の期間では、前記端子に出力すべき信号の値に応じて、前記一方のトランジスタと前記他方のトランジスタを相補にオン・オフさせる回路を備えている、ことを特徴とする請求項８記載の半導体装置。
【請求項１２】
前記各チップは、
前記端子に出力すべき信号と、前記信号の出力期間を制御する出力制御信号と、前記テスト信号とを入力し、
前記テスト信号が活性状態のときは、前記信号と前記出力制御信号の値によらず、前記第１のトランジスタをオフさせ、
前記テスト信号が非活性状態のときは、前記信号が第１の論理値であり、且つ、前記出力制御信号が活性状態のときに、前記第１のトランジスタをオンさせる回路と、
前記端子に出力すべき信号と前記出力制御信号とを入力し、前記信号が第２の論理値であり、且つ、前記出力制御信号が活性状態のときに、前記第２のトランジスタをオンさせ、それ以外の場合、前記第２のトランジスタをオフさせる回路と、
を備えている、ことを特徴とする請求項８記載の半導体装置。
【請求項１３】
テスト時に、前記出力制御信号が活性状態の出力期間のうちの一部の期間だけ、前記第１及び第２のトランジスタの予め定められた前記一方のトランジスタを強制的にオフ状態とし他方のトランジスタを強制的にオン状態とする回路を備えている、ことを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記各チップは、
入力されたコマンド信号に基づき生成され、前記テスト信号が活性状態のときに、信号の読み出しタイミングを規定するワンショット信号を生成する第１の制御回路を備え、
前記テスト信号が非活性状態の場合、前記ワンショット信号は非活性状態とされ、
前記端子に出力すべき信号と、前記信号の出力を制御する出力制御信号と、前記テスト信号と、前記ワンショット信号とを入力し、
前記テスト信号が非活性状態の場合、
前記信号が第１の論理値であり、且つ、前記出力制御信号が活性状態の出力期間に、前記第１のトランジスタをオンさせ、前記信号が第２の論理値であるか又は前記出力制御信号が非活性状態のときは、前記第１のトランジスタをオフさせ、
前記テスト信号が活性状態の場合、
前記出力制御信号が活性状態にある出力期間のうち前記ワンショット信号の活性期間だけ、前記第１のトランジスタをオンさせる第２の制御回路と、
前記端子に出力すべき信号と前記出力制御信号と前記ワンショット信号とを入力し、
前記信号が第２の論理値の場合、
前記出力制御信号が活性状態の出力期間に、前記ワンショット信号が非活性状態の場合には、前記第２のトランジスタをオンさせ
前記出力制御信号が活性状態の出力期間に、前記ワンショット信号が活性化された場合には、前記ワンショット信号の活性期間中に、前記第２のトランジスタをオフさせ、前記ワンショット信号が非活性状態の期間、前記第２のトランジスタをオンさせ、
前記信号が第１の論理値の場合、前記第２のトランジスタをオフさせる第３の制御回路と、
を備えている、ことを特徴とする請求項１０、１１、１３のいずれか一に記載の半導体装置。
【請求項１５】
入力されたコマンド信号に基づき生成されるタイミング制御信号と、前記テスト信号と、クロック信号の遅延信号とに基づき、前記ワンショット信号を生成する回路を備えている、ことを特徴とする請求項１４記載の半導体装置。
【請求項１６】
前記チップは半導体記憶装置を含み、
前記複数のチップに対して制御信号のうちチップセレクトが別々に供給され、
アドレス信号、データ信号、クロック、リードライト、ロウアドレス系とカラムアドレス系のストローブは、共通に供給され、
前記複数のチップからの読み出しデータは共通のデータ端子より出力され、
テスト時には、前記複数チップのチップセレクトを同時に活性化してテスト可能とされている、ことを特徴とする請求項１乃至１５のいずれか一に記載の半導体装置。
【請求項１７】
前記各チップにおいて、テスト時に、前記端子に出力される信号は、予め定められた複数個のデータ信号に関する圧縮信号として与えられ、前記複数のデータ信号が全て一致する場合にパスを示す論理値、１つでも一致しない場合フェイルを示す論理値をとる、ことを特徴とする請求項１乃至１６のいずれか一に記載の半導体装置。
【請求項１８】
前記チップの前記端子は出力端子又は入出力端子よりなり、
前記複数のチップの前記端子は、前記半導体装置の１つの外部出力端子又は外部入出力端子に共通に接続される、ことを特徴とする請求項１乃至１７のいずれか一に記載の半導体装置。
【請求項１９】
請求項１乃至１８のいずれか一に記載の半導体装置よりなるマルチチップパッケージ半導体装置。
【請求項２０】
信号を少なくとも出力する端子を、前記信号の値に応じて第１電源電圧側又は第２電源電圧側に駆動する回路を備え、
テスト信号に基づき、端子を前記第１電源電圧側に駆動する第１の駆動能力と前記端子を前記第２電源電圧側に駆動する第２の駆動能力に差を設ける回路を備えている、ことを特徴とする半導体チップ。
【請求項２１】
信号を少なくとも出力する端子を第１の電源電圧側に駆動する第１のトランジスタと、  前記端子を第２の電源電圧側に駆動する第２のトランジスタと、
テスト信号に基づき、テスト時に、前記第１及び第２の出力トランジスタのうち予め定められた一方のトランジスタをオフ状態とする回路を備えている、ことを特徴とする半導体チップ。
【請求項２２】
テスト時に、前記端子から信号を出力する出力期間のうち前記一部の期間、前記第１及び第２の出力トランジスタのうち、前記一方のトランジスタを強制的にオフ状態とするとともに、他方のトランジスタを強制的にオン状態とし、前記出力期間のうちの別の期間では、前記端子に出力すべき信号の値に応じて、前記一方のトランジスタと前記他方のトランジスタを相補にオン・オフさせる回路を備えている、ことを特徴とする請求項２１記載の半導体チップ。
【請求項２３】
請求項２０乃至２２のいずれか一に記載の半導体チップを複数搭載してなるマルチチップパッケージ。
【請求項２４】
信号を少なくとも出力する端子を前記信号の値に応じて第１電源電圧側又は第２電源電圧側に駆動するチップを複数備え、前記複数のチップの前記端子は共通接続されて半導体装置の外部端子に接続された半導体装置のテストにあたり、
前記複数のチップにおける、前記第１の駆動能力と第２の駆動能力の一方を他方よりも大とし、前記第１の駆動能力と第２の駆動能力の大小関係は前記複数のチップ間で共通とする、ことを特徴とするテスト方法。
【請求項２５】
前記複数のチップのうち少なくとも一つが前記第１及び第２の電源電圧レベルの一方のレベルの信号、残りのチップが前記第１及び第２の電源電圧レベルの他方のレベルの信号を、共通接続された前記端子に同時に出力する場合、
前記端子には、前記各チップにおける前記第１の駆動能力と第２の駆動能力の駆動能力の大小関係に応じて、前記第１及び第２の電源電圧レベルのうち予め定められた一方が出力される、ことを特徴とする請求項２４記載のテスト方法。
【請求項２６】
テスト時に、前記第２の駆動能力を前記第１の駆動能力よりも大とし、
前記端子に出力される信号が、前記第２の電源電圧レベルの場合をフェイル、前記第１の電源電圧レベルの場合をパスとし、前記複数のチップのうち１つでもフェイルした場合に、前記端子に前記第２の電源電圧レベルが出力される、ことを特徴とする請求項２４又は２５に記載のテスト方法。
【請求項２７】
信号を少なくとも出力する端子を第１の電源電圧側に駆動する第１のトランジスタと、前記端子を第２の電源電圧側に駆動する第２のトランジスタと、を備えたチップを複数備え、前記複数のチップの前記端子が共通接続されて半導体装置の外部端子に接続された半導体装置のテストにあたり、
前記複数のチップにおいて前記端子を前記第１電源電圧側に駆動する回路と、前記端子を前記第２電源電圧側に駆動する回路のうち予め定められた一方を前記複数のチップで共通にオフさせる、ことを特徴とするテスト方法。
【請求項２８】
前記信号の出力にあたり、共通接続された前記端子は、ハイインピーダンス状態と、前記第１及び第２の電源電圧レベルのうちいずれか一方の２つの状態をとる、ことを特徴とする請求項２７記載のテスト方法。
【請求項２９】
テスト時に、前記端子から信号を出力する出力期間のうち一部の期間、前記第１及び第２の出力トランジスタのうち、前記一方のトランジスタを強制的にオフ状態とするとともに、他方のトランジスタを強制的にオン状態とし、
前記出力期間のうちの別の期間では、前記端子に出力すべき信号の値に応じて、前記一方のトランジスタと前記他方のトランジスタを相補にオン・オフさせる、ことを特徴とする請求項２７記載のテスト方法。
【請求項３０】
前記各チップにおいて、テスト時に、前記端子に出力される信号は、予め定められた複数個のデータ信号に関する圧縮信号として与えられ、前記複数のデータ信号が全て一致する場合にパスを示す論理値、１つでも一致しない場合フェイルを示す論理値をとる、ことを特徴とする請求項２４乃至２９のいずれか一に記載のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置とそのテスト方法に関し、特に、複数チップを搭載したＭＣＰ半導体装置とそのテスト方法に関する。
【背景技術】
【０００２】
近年のＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）は大容量化が求められ、当然良品選別を実施するには選別時間が多く必要とされる。
【０００３】
そのため、モードレジスタセットコマンドにて、データ圧縮するテストモード方法が各種と提案されている（特許文献１乃至４等）。複数本のＩＯ線上の読み出しデータが全て一致するか一致検出回路で判定し判定結果を１つの端子から出力する手法（ＩＯ圧縮）や、偶、奇アドレスに関してメモリセルアレイから読み出される複数のデータが一致するか一致検出回路で判定し判定結果を１つのデータとして出力することで圧縮する偶奇アドレス圧縮等が用いられている。しかしながら、これらの手法は、１チップについてのみテスト時間の短縮を図るものである。
【０００４】
搭載する機器が携帯電話端末である場合など小型機器の場合、小スペース化も同時に求められる。このため、１個のパッケージに複数のＤＲＡＭを搭載し、大容量化且つ小型化を実現するマルチチップパッケージ（ＭＣＰ）半導体記憶装置が開発されている。
【０００５】
特許文献４には、テスト時間の短縮を図るマルチチップパッケージとして、複数のチップのうち１チップを選択するための選択信号と、ユーザにより利用されていないダミー入力端子に入力されるダミー入力信号とを入力され、選択信号またはダミー入力信号に応答して１つ以上のチップを選択するマルチチップパッケージが開示されている。チップテスト時に、複数のチップを同時に選択してテストすることでテスト時間を短縮する。また、特許文献５には、パッケージ前の単体ウェハテスト時にドライブ能力を強くしパッケージ後でドライブ能力を弱くしてノイズ低減消費電力の低減を図るマルチチップパッケージが開示されている。
【０００６】
【特許文献１】特開平６−３３３４００号公報
【特許文献２】特開平１０−２２３０００号公報
【特許文献３】特開２００３−１３２６８１号公報
【特許文献４】特開２００６−１９１１１３号公報
【特許文献５】特開２００３−１１０４１７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
以下の分析は本発明によって与えられる。
【０００８】
ＭＣＰ半導体記憶装置は、複数のＤＲＡＭチップを搭載しているため、そのテストにおいてチップ毎に選別（テスト）する必要があり、選別時間が長時間化する。この問題について以下に説明する。
【０００９】
図１１は、複数のＤＲＡＭチップを搭載したＭＣＰ半導体記憶装置の問題点を説明するためのタイミング図である。図１１に示すように、２つのＤＲＡＭチップのチップセレクト信号はそれぞれＣＳＢ１、ＣＳＢ２で制御される。すなわち、チップセレクトがアクティブ（Ｌｏｗ）のときコマンド入力は有効とされる。
【００１０】
サイクルｔ１において、ＣＳＢ１がＬｏｗ（アクティブ）とされＣＳＢ１で選択されるチップ（ＣＳＢ１チップ）にコマンド（ＣＭＤ）が供給される。
【００１１】
次のサイクルｔ２において、ＣＳＢ２がＬｏｗ（アクティブ）とされ、ＣＳＢ２で選択されるチップ（ＣＳＢ２チップ）にコマンド（ＣＭＤ）が供給される。
【００１２】
サイクルｔ４において、ＣＳＢ１がＬｏｗとされ、ＣＳＢ１で選択されるチップ（ＣＳＢ１チップ）のリードアクセス（Ｒ）が行われる。
【００１３】
サイクルｔ５において、ＣＳＢ１チップのＤＱ１端子にリードデータが出力され、またサイクルｔ５においてＣＳＢ２がＬｏｗとされ、ＣＳＢ２で選択されるチップ（ＣＳＢ２チップ）のリードアクセス（Ｒ）が行われる。
【００１４】
サイクルｔ６においてＣＳＢ２チップのＤＱ２端子にリードデータが出力される。
【００１５】
ＣＳＢ１チップのＤＱ１端子とＣＳＢ２チップのＤＱ２端子はボンディングワイヤーでＭＣＰのＤＱ出力に共通に接続され、１クロックサイクル分、タイミングがずれて、ＤＱ端子からＣＳＢ１チップとＣＳＢ２チップの読み出しデータが出力される。
【００１６】
このように、チップセレクト信号が異なるため、チップ毎に選別を実施しなければならない。
【００１７】
なお、複数チップが搭載されているものを同時に選択状態にする提案もなされているが（特許文献４参照）、ボンディングワイヤーでＤＱ出力が共通となっているため、同時にチップ選択し、内部データ結果を読み出した場合、複数チップの内１個に不良チップが含まれていても、図１２に示すように、出力ドライバー同士が競合してしまう。このため、うまく不良判定を行うことができない、という問題点を有している。
【００１８】
したがって、本発明の目的は、複数チップを同時に選択状態にし複数チップから内部データを同時に読み出した場合、良否判定を可能とする半導体記憶装置及びそのテスト方法を提供することにある。
【課題を解決するための手段】
【００１９】
本願で開示される発明は、前記課題を解決するため概略以下の構成とされる。
【００２０】
本発明の１つの側面（アスペクト）によれば、信号を少なくとも出力する端子を、前記信号の値に応じて第１電源電圧側又は第２電源電圧側に駆動する回路を含むチップを複数備え、前記複数のチップの前記端子は共通接続されて半導体装置の外部端子に接続され、前記各チップは、テスト信号に基づき、前記端子を前記第１電源電圧側に駆動する第１の駆動能力と前記端子を前記第２電源電圧側に駆動する第２の駆動能力に差を設ける回路を備えている半導体装置が提供される。
【００２１】
本発明において、テスト時に、
前記複数のチップのうち、
少なくとも一つが前記第１及び第２の電源電圧レベルの一方のレベルの信号、
残りのチップが前記第１及び第２の電源電圧レベルの他方のレベルの信号を、
共通接続された前記端子に同時に出力する場合、前記端子には、設定された前記第１の駆動能力と前記第２の駆動能力との間の駆動能力の差にしたがって、前記第１及び第２の電源電圧レベルのうち予め定められた一方のレベルが出力される。
【００２２】
本発明において、前記複数のチップが第１、第２のチップを含み、
前記第１及び第２のチップは、
テスト時に活性化される前記テスト信号に応答して、前記第２の駆動能力を前記第１の駆動能力よりも高くなるように共通に設定し、
前記第１及び第２のチップの一方が前記第１の電源電圧レベルの信号、
前記第１及び第２のチップの他方が前記第２の電源電圧レベルの信号
を共通接続された前記端子に同時に出力する場合、前記端子には、前記第２の電源電圧レベルが出力される構成としてもよい。
【００２３】
本発明において、テスト時に活性化される前記テスト信号に応答して、前記第２の駆動能力を前記第１の駆動能力よりも高く設定し、
前記各チップから前記端子に出力される信号レベルが、前記第２の電源電圧レベルの場合をフェイル信号、前記第１の電源電圧レベルの場合をパス信号とする条件のもとで、
前記複数のチップのうち１つでもフェイル信号を出力する場合に、共通接続された前記端子には、前記第２の電源電圧レベルが出力される構成としてもよい。
【００２４】
本発明において、入力されたコマンドに基づき、前記端子を第１電源電圧側に駆動する第１の駆動能力と前記端子を第２電源電圧側に駆動する第２の駆動能力とを可変に設定するドライバ・ストレングス機能を備え、
テスト時には、テスト時に活性化されるテスト信号に基づき、ドライバ・ストレングス機能を利用して、前記端子を前記第１電源電圧側に駆動する第１の駆動能力を予め定められた第１の値に設定し、前記端子を前記第２電源電圧側に駆動する第２の駆動能力を前記第１の値とは異なる第２の値に設定する手段を備えた構成としてもよい。
【００２５】
本発明において、前記各チップは、
前記第１電源電圧を与える第１電源端子と前記端子との間に並列接続された複数（ｎ個）の第１のトランジスタ群と、
前記端子と前記第２電源電圧を与える第２電源端子との間に並列接続された複数（ｎ個）の第２のトランジスタ群と、
を備え、テスト時に、前記テスト信号に基づき、
前記端子に出力される信号が第１の論理値のとき、ｎ個の前記第１のトランジスタ群のうち予め定められたｉ個（ただし、ｉは１以上ｎ未満）のトランジスタをオンとし、ｎ個の前記第２のトランジスタ群をオフとし、
前記信号が第２の論理値のとき、ｎ個の前記第２のトランジスタ群のうち予め定められたｊ個（ただし、ｊは前記ｉよりも大でありｎ以下）のトランジスタをオンとし、ｎ個の前記第１のトランジスタ群をオフとする制御回路を備えた構成としてもよい。
【００２６】
本発明において、前記制御回路は、
ｎ個の前記第１のトランジスタ群の制御端子に出力がそれぞれ接続された第１乃至第ｎの論理回路と、
ｎ個の前記第２のトランジスタ群の制御端子に出力がそれぞれ接続された第１乃至第ｎの別の論理回路と、
を備えている。前記第１の論理回路は、
入力されたコマンドにより、駆動能力を選択するための第１乃至第ｎの選択信号のうち、前記第１の選択信号が活性化されており、且つ、前記端子に出力される前記信号が第１の論理値である、ときに、ｎ個の前記第１のトランジスタ群のうち対応する第１のトランジスタをオンさせる。前記第ｉの論理回路（ただし、ｉは２以上ｎ以下）は、
前記第１乃至第ｎの選択信号のうち対応する前記第ｉの選択信号が活性化されており、且つ、前記信号が第１の論理値をとり、且つ、前記テスト信号が非活性状態のときに、
ｎ個の前記第１のトランジスタ群のうち対応する第ｉのトランジスタをオンさせ、
前記テスト信号が活性状態のときは、前記信号と前記第ｉの選択信号の値にかかわらず、ｎ個の前記第１のトランジスタ群のうち対応する第ｉのトランジスタをオフさせる。前記第ｉの別の論理回路（ただし、ｉは１以上ｎ以下）は、
前記テスト信号が活性状態のときは、
前記信号と前記第１乃至第ｎの選択信号のうち対応する前記第ｉの選択信号の値にかかわらず、ｎ個の前記第２のトランジスタ群のうち対応する第ｉのトランジスタをオンさせ、
前記テスト信号が非活性状態のときは、
前記信号が第２の論理値であり、且つ、前記第ｉの選択信号が活性状態のときに、ｎ個の前記第２のトランジスタ群のうち対応する第ｉのトランジスタをオンさせる構成としてもよい。
【００２７】
本発明の別の側面においては、信号を少なくとも出力する端子を第１の電源電圧側に駆動する第１のトランジスタと、前記端子を第２の電源電圧側に駆動する第２のトランジスタと、を備えたチップを複数備え、前記複数のチップの前記端子が共通接続されて半導体装置の外部端子に接続され、前記各チップは、テスト信号に基づき、テスト時に、前記第１及び第２の出力トランジスタのうち予め定められた一方のトランジスタをオフ状態とする回路を備えている。
【００２８】
本発明においては、テスト時、共通接続された前記端子からの信号が出力されるときに、前記端子は、ハイインピーダンス状態と、前記第１及び第２の電源電圧レベルのうちいずれか一方と、の２つの状態のうちいずれかをとる構成としてもよい。
【００２９】
本発明においては、テスト時に、前記第１及び第２の出力トランジスタのうち予め定められた前記一方のトランジスタを、前記端子から信号を出力する出力期間のうち予め定められた一部の期間、オフ状態とする回路を備えている。本発明においては、テスト時に、前記端子から信号を出力する出力期間のうち前記一部の期間、前記第１及び第２の出力トランジスタのうち、前記一方のトランジスタを強制的にオフ状態とするとともに、他方のトランジスタを強制的にオン状態とし、前記出力期間のうちの別の期間（残りの期間）では、前記端子に出力すべき信号の値に応じて、前記一方のトランジスタと前記他方のトランジスタを相補にオン・オフさせる回路を備えている。
【００３０】
本発明において、前記各チップは、
前記端子に出力すべき信号と、前記信号の出力期間を制御する出力制御信号と、前記テスト信号とを入力し、
前記テスト信号が活性状態のときは、前記信号と前記出力制御信号の値によらず、前記第１のトランジスタをオフさせ、
前記テスト信号が非活性状態のときは、前記信号が第１の論理値であり、且つ、前記出力制御信号が活性状態のときに、前記第１のトランジスタをオンさせる回路と、
前記端子に出力すべき信号と前記出力制御信号とを入力し、前記信号が第２の論理値であり、且つ、前記出力制御信号が活性状態のときに、前記第２のトランジスタをオンさせ、それ以外の場合、前記第２のトランジスタをオフさせる回路と、
を備えている。
【００３１】
本発明において、テスト時に、前記出力制御信号が活性状態の出力期間のうちの一部の期間だけ、前記第１及び第２のトランジスタの予め定められた前記一方のトランジスタを強制的にオフ状態とし他方のトランジスタを強制的にオン状態とする回路を備えた構成としてもよい。
【００３２】
本発明において、前記各チップは、
入力されたコマンド信号に基づき生成され、前記テスト信号が活性状態のときに、信号の読み出しタイミングを規定するワンショット信号を生成する第１の制御回路を備え、
前記テスト信号が非活性状態の場合、前記ワンショット信号は非活性状態とされ、
前記端子に出力すべき信号と、前記信号の出力を制御する出力制御信号と、前記テスト信号と、前記ワンショット信号とを入力し、
前記テスト信号が非活性状態の場合、
前記信号が第１の論理値であり、且つ、前記出力制御信号が活性状態の出力期間に、前記第１のトランジスタをオンさせ、前記信号が第２の論理値であるか又は前記出力制御信号が非活性状態のときは、前記第１のトランジスタをオフさせ
前記テスト信号が活性状態の場合、
前記出力制御信号が活性状態にある出力期間のうち前記ワンショット信号の活性期間だけ、前記第１のトランジスタをオンさせる第２の制御回路と、
前記端子に出力すべき信号と前記出力制御信号と前記ワンショットパルス信号とを入力し、
前記信号が第２の論理値の場合、
前記出力制御信号が活性状態の出力期間に、前記ワンショット信号が非活性状態の場合には、前記第２のトランジスタをオンさせ
前記出力制御信号が活性状態の出力期間に、前記ワンショット信号が活性化された場合には、前記ワンショット信号の活性期間中に、前記第２のトランジスタをオフさせ、前記ワンショット信号が非活性状態の期間、前記第２のトランジスタをオンさせ、
前記信号が第１の論理値の場合、前記第２のトランジスタをオフさせる第３の制御回路と、を備えた構成としてもよい。
【００３３】
本発明において、入力されたコマンド信号に基づき生成されるタイミング制御信号と、前記テスト信号と、クロック信号を所定時間遅延させた信号とに基づき前記ワンショット信号を生成する回路を備えた構成としてもよい。
【００３４】
本発明において、前記チップは半導体記憶装置を含み、
前記複数のチップに対して制御信号のうちチップセレクトが別々に供給され、
アドレス信号、データ信号、クロック、リードライト、ロウアドレス系とカラムアドレス系のストローブは、共通に供給され、
前記複数のチップからの読み出しデータは共通のデータ端子より出力され、テスト時には、前記複数チップのチップセレクトを同時に活性化してテスト可能としている。
【００３５】
本発明において、前記各チップにおいて、テスト時に、前記端子に出力される信号は、予め定められた複数個のデータ信号に関する圧縮信号として与えられ、全て一致する場合にパスを示す論理値、１つでも一致しない場合フェイルを示す論理値をとる。
【００３６】
本発明において、前記複数のチップの共通接続された端子が、半導体装置の外部出力端子又は外部入出力端子に接続される構成としてもよい。
【００３７】
本発明の別の側面によれば、信号を少なくとも出力する端子を、前記信号の値に応じて第１電源電圧側又は第２電源電圧側に駆動する回路を備え、テスト信号に基づき、端子を前記第１電源電圧側に駆動する第１の駆動能力と前記端子を前記第２電源電圧側に駆動する第２の駆動能力に差を設ける回路を備えている半導体チップが提供される。
【００３８】
本発明の別の側面によれば、信号を少なくとも出力する端子を第１の電源電圧側に駆動する第１のトランジスタと、前記端子を第２の電源電圧側に駆動する第２のトランジスタと、テスト信号に基づき、テスト時に、前記第１及び第２の出力トランジスタのうち予め定められた一方のトランジスタをオフ状態とする回路を備えている半導体チップが提供される。
【００３９】
本発明に係る半導体チップにおいて、テスト時に、前記端子から信号を出力する出力期間のうち前記一部の期間、前記第１及び第２の出力トランジスタのうち、前記一方のトランジスタを強制的にオフ状態とするとともに、他方のトランジスタを強制的にオン状態とし、前記出力期間のうちの別の期間では、前記端子に出力すべき信号の値に応じて、前記一方のトランジスタと前記他方のトランジスタを相補にオン・オフさせるようにしてもよい。
【００４０】
本発明の他の側面に係る方法は、信号を少なくとも出力する端子を前記信号の値に応じて第１電源電圧側又は第２電源電圧側に駆動するチップを複数備え、前記複数のチップの前記端子は共通接続されて半導体装置の外部端子に接続された半導体装置のテストにあたり、前記複数のチップにおける、前記第１の駆動能力と第２の駆動能力の一方を他方よりも大とし、前記第１の駆動能力と第２の駆動能力の大小関係は前記複数のチップ間で共通とする。本発明に係る方法において、前記複数のチップのうち少なくとも一つが前記第１及び第２の電源電圧レベルの一方のレベルの信号、残りのチップが前記第１及び第２の電源電圧レベルの他方のレベルの信号を共通接続された前記端子に同時に出力する場合、前記端子には、前記各チップにおける前記第１の駆動能力と第２の駆動能力の駆動能力の大小関係に応じて、前記第１及び第２の電源電圧レベルのうち予め定められた一方が出力される。
【００４１】
本発明に係る方法において、テスト時に、前記第２の駆動能力を前記第１の駆動能力よりも大とし、
前記端子に出力される信号が、前記第２の電源電圧レベルの場合をフェイル、前記第１の電源電圧レベルの場合をパスとし、前記複数のチップのうち１つでもフェイルした場合に、前記端子に前記第２の電源電圧レベルが出力される。
【００４２】
本発明に係る方法において、信号を少なくとも出力する端子を第１の電源電圧側に駆動する第１のトランジスタと、前記端子を第２の電源電圧側に駆動する第２のトランジスタと、を備えたチップを複数備え、前記複数のチップの前記端子が共通接続されて半導体装置の外部端子に接続された半導体装置のテストにあたり、前記複数のチップにおいて前記端子を前記第１電源電圧側に駆動する回路と、前記端子を前記第２電源電圧側に駆動する回路のうち予め定められた一方を前記複数のチップで共通にオフさせる。本発明において、前記信号の出力にあたり、共通接続された前記端子は、ハイインピーダンス状態と、前記第１及び第２の電源電圧レベルのうちいずれか一方の２つの状態をとる、ようにしてもよい。
【００４３】
本発明に係る方法において、テスト時に、前記端子から信号を出力する出力期間のうち、一部の期間、前記第１及び第２の出力トランジスタのうち、前記一方のトランジスタを強制的にオフ状態とするようにしてもよい。
【００４４】
本発明に係る方法において、テスト時に、前記端子から信号を出力する出力期間のうち、一部の期間、前記第１及び第２の出力トランジスタのうち、前記一方のトランジスタを強制的にオフ状態とするとともに、他方のトランジスタを強制的にオン状態とし、前記出力期間のうちの別の期間では、前記端子に出力すべき信号の値に応じて、前記一方のトランジスタと前記他方のトランジスタを相補にオン・オフさせるようにしてもよい。
【００４５】
本発明においては、前記各チップにおいて、テスト時に、前記端子に出力される信号は、予め定められた複数個のデータ信号に関する圧縮信号として与えられ、前記複数のデータ信号が全て一致する場合にパスを示す論理値、１つでも一致しない場合フェイルを示す論理値をとるようにしてもよい。
【発明の効果】
【００４６】
本発明によれば、複数チップを同時に選択状態にし複数チップから内部データを同時に読み出した場合、複数チップに不良チップが含まれていた場合であっても、不良判定を行うことができる。
【発明を実施するための最良の形態】
【００４７】
本発明についてさらに詳細に説述すべく添付図面を参照して説明する。本発明は、信号を少なくとも出力する端子（ＤＱ１、ＤＱ２）が共通に接続され、前記信号の値に応じて、前記端子を第１電源電圧（ＶＤＤ）側に駆動するか第２電源電圧（ＧＮＤ）側に駆動するチップを複数備え（１１ａ、１１ｂ）、複数のチップ（１１ａ、１１ｂ）の各々は、テスト時、端子（ＤＱ１、ＤＱ２）を第１電源電圧側に駆動する第１の駆動能力と前記端子を第２電源電圧側に駆動する第２の駆動能力に差を設けるデータ入出力回路（１２ａ、１２ｂ）を備えている。
【００４８】
本発明において、テスト時、複数のチップ（１１ａ、１１ｂ）のうち、少なくとも一つが前記第１及び第２の電源電圧レベルの一方のレベルの信号、残りのチップが前記第１及び第２の電源電圧レベルの他方のレベルの信号を共通接続された前記端子（ＤＱ１、ＤＱ２）にそれぞれ同時に出力する場合、前記端子には、設定された前記第１の駆動能力と第２の駆動能力の駆動能力の差にしたがって、前記第１及び第２の電源電圧レベルのうち予め定められた一方のレベルが出力される。例えば、第１及び第２のチップ（１１ａ、１１ｂ）は、テスト時に、前記端子（ＤＱ１、ＤＱ２）を第２の電源電圧（例えばＧＮＤ）側に駆動する第２の駆動能力を、前記端子を、第１電源電圧（例えばＶＤＤ）側に駆動する第１の駆動能力よりも高くなるように共通に設定し、第１及び第２のチップ（１１ａ、１１ｂ）の一方が前記第１の電源電圧レベルの信号、他方が前記第２の電源電圧レベルの信号を共通接続された前記端子（ＤＱ１、ＤＱ２）にそれぞれ同時に出力する場合、前記端子には、前記第２の電源電圧レベル（ＧＮＤレベル）が出力される。
【００４９】
本発明の一形態においては、各チップ（１１ａ、１１ｂ）において、ＩＯ圧縮や偶（ＥＶＥＮ）・奇（ＯＤＤ）アドレスの圧縮を行うテストモードを有し、テスト時に、前記複数のチップ（１１ａ、１１ｂ）から、共通接続される端子（ＤＱ１、ＤＱ２）にそれぞれ出力される信号は、複数個のデータ信号に関する圧縮信号として与えられ、前記複数のデータ信号が全て一致する場合に判定結果としてパスを示す論理値、１つでも一致しない場合、判定結果としてフェイルを示す論理値をとる。本発明においては、共通接続された前記端子（ＤＱ１、ＤＱ２）に出力される信号レベルが、例えば第２の電源電圧（ＧＮＤ）レベルの場合をフェイルとし、前記第１の電源電圧（ＶＤＤ）レベルの場合をパスとする条件のもとで、第２の駆動能力を第１の駆動能力よりも大とし、複数のチップ（１１ａ、１１ｂ）のうち１つでも判定結果がフェイルの場合に、共通接続された前記端子（ＤＱ１、ＤＱ２）には、前記第２の電源電圧レベル、すなわちフェイル信号が出力される。
【００５０】
本発明はその１つの形態において、入力されたコマンドに基づき、前記端子（ＤＱ１、ＤＱ２）を第１電源電圧側に駆動する第１の駆動能力と前記端子を第２電源電圧側に駆動する第２の駆動能力とを可変に設定するドライバ・ストレングス機能を備え、テスト時には、テスト時に活性化されるテスト信号に基づき、ドライバ・ストレングス機能を利用して、前記端子を前記第１電源電圧側に駆動する第１の駆動能力を予め定められた第１の値に設定し、前記端子を前記第２電源電圧側に駆動する第２の駆動能力を前記第１の値とは異なる第２の値に設定するようにしてもよい。
【００５１】
あるいは、本発明の別の形態において、複数のチップは、信号を少なくとも出力する端子（ＤＱ１、ＤＱ２）が共通接続され、前記端子を第１の電源電圧側に駆動する第１のトランジスタ（図４のＰＭ５）と、前記端子を第２の電源電圧側に駆動する第２のトランジスタ（ＮＭ５）と、を備え、テスト信号（ＴＥＳＴ）に基づき、テスト時に、前記第１及び第２の出力トランジスタ（ＰＭ５、ＮＭ５）のうち予め定められた一方のトランジスタをオフ状態とする回路（ＩＮＶ３、ＮＡＮＤ５）を備えている。
【００５２】
本発明において、テスト時、共通接続された前記端子（ＤＱ１、ＤＱ２）からの信号が出力されるときに、前記端子は、ハイインピーダンス状態と、前記第１及び第２の電源電圧レベルのうちいずれか一方と、の２つの状態のうちいずれかをとる。本発明においては、ＩＯ圧縮や偶（ＥＶＥＮ）・奇（ＯＤＤ）アドレスの圧縮を行うテストモードを有し、テスト時に、結果を読み出す際、データ一致時（パスのとき）はハイインピーダンス、不一致時（フェイル）には、Ｈｉｇｈ（ＶＤＤレベル）又はＬｏｗ（ＧＮＤレベル）のうち予め定められた論理レベルを出力とする構成としてもよい。
【００５３】
本発明は、別の形態において、テスト時に、前記端子（ＤＱ１、ＤＱ２）を駆動する第１及び第２の出力トランジスタ（ＰＭ５、ＮＭ５）のうち予め定められた前記一方のトランジスタ（例えばＮＭ５）を、前記端子から信号を出力するデータ出力期間（例えば図９の出力イネーブル信号ＤＯＥがＨｉｇｈの期間）のうち予め定められた一部の期間（例えば図９のワンショット信号ＴＲＥＡＤのＨｉｇｈ期間）、一方のトランジスタ（ＮＭ５）を強制的にオフ状態とするとともに、他方のトランジスタ（ＰＭ５）を強制的にオン状態とし、前記出力期間のうちの別の期間では、前記端子に出力すべき信号の値に応じて、前記一方のトランジスタと前記他方のトランジスタを相補にオン・オフさせるようにしてもよい。予め定められた一部の期間は、リードコマンド入力時に生成されるワンショット信号（ＴＲＥＡＤ）により規定される。
【００５４】
あるいは、本発明のさらに別の形態として、入力されたコマンド信号（例えばリードコマンド）に基づき生成される前記タイミング制御信号（ＲＥ１）と、前記テスト信号（ＴＥＳＴ）と、クロック信号（ＣＬＫ）の遅延信号とに基づき、前記ワンショット信号（ＴＲＡＤ）を生成するようにしてもよい。かかる構成の場合、例えばリードコマンド入力時、クロック信号の立ち上がり時、前記端子を駆動する第１及び第２のトランジスタの一方をオンとし、クロック信号の立ち下がり時に、判定結果を出力する構成とされる。以下具体的な実施例に即して説明する。
【００５５】
＜実施例１＞
図１（Ａ）は、本発明の第１の実施例のＭＣＰ（マルチチップパッケージ）半導体記憶装置の回路構成を示す図である。図１（Ａ）に示すように、ＲＡＭ（チップ）１１ａ、１１ｂは同一構成とされる、クロック同期型ＤＲＡＭ（ＳＤＡＲＭ：Ｓｙｎｃｈｒｏｎｏｕｓ  ＤＲＡＭ）等からなり、それぞれ、メモリアレイ＆制御部１３ａ、１３ｂと、データ入出力部１２ａ、１２ｂを備える。なお、図１に示す第１の実施例、及び、後に説明される図２、図６等の実施例では、２つのチップ１１ａ、１１ｂを備えたＭＣＰ半導体記憶装置を例に説明するが、本発明においてＭＣＰ半導体装置に搭載されるチップの数は２個に制限されるものでないことは勿論である。
【００５６】
図１（Ａ）において、メモリアレイ＆制御部１３ａ（１３ｂ）は、いずれも図示されないが、例えば、ＤＲＡＭメモリアレイと、ロウデコーダ、センスアンプ、カラムデコーダ、クロックジェネレータ、コマンドデコーダ、モードレジスタ、ロウアドレスバッファ、リフレッシュカウンタ、カラムアドレスバッファ、バーストカウンタ、データコントロールロジック部、データラッチ部、ＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋ  Ｌｏｏｐ）等周知の構成要素が含まれる。データラッチ部は、ライト時には、データ入出力部１２ａ（１２ｂ）から書き込みデータを受け取り、また、リード時には、センスアンプからの読み出しデータをデータ入出力部１２ａ（１２ｂ）に供給する。なお、テスト時には、データラッチ部は、センスアンプから読み出され、一致検出回路で圧縮されたデータをデータ入出力部１２ａ（１２ｂ）に供給する。データ入出力部１２ａ（１２ｂ）はライト時、ＩＯ端子ＤＱ１（ＤＱ２）からのデータを入力する入力回路（不図示）と、リード時、ＩＯ端子ＤＱ１（ＤＱ２）にデータを出力する出力回路（不図示）を備えている。
【００５７】
図１（Ｂ）は、マルチチップパッケージに実装した２つのチップの接続状態を説明する図である。図１（Ｂ）に示すように、基板１０上に、ＲＡＭ１１ａ、１１ｂを備え、ＲＡＭ１１ａ、１１ｂは、基板１０からボンディングワイヤによって各種信号に対する配線が共通にされる。ＲＡＭ１１ａ、１１ｂのチップセレクト信号ＣＳＢ１、ＣＳＢ２はそれぞれ別々にボンディングワイヤによって配線されている。すなわち、ＲＡＭ１１ａのチップセレクト信号ＣＳＢ２の配線は、ＲＡＭ１１ｂのダミーパッドを経由して、ＲＡＭ１１ａのＣＳＢ２のパッドに配線されている。かかる構成により、ノーマル動作時等においては、例えば図１１に示したように、ＲＡＭ１１ａ、１１ｂに別々のタイミング（クロックサイクル）で、活性化したチップセレクト信号ＣＳＢ１、ＣＳＢ２を与え、コマンド入力等、別々の動作させることができる。一方、本実施例において、テスト時には、テスト時間短縮のため、ＲＡＭ１１ａ、１１ｂのチップセレクト信号ＣＳＢ１、ＣＳＢ２には、不図示のテスタ（ＡＴＥ）から、共通の信号が与えられる。
【００５８】
図１（Ａ）において、メモリアレイ＆制御部１３ａとメモリアレイ＆制御部１３ｂは、相補のクロック信号ＣＬＫ、ＣＬＫＢと、コマンド入力信号ＲＡＳ（ロウアドレスストローブ）、ＣＡＳ（カラムアドレスストローブ）、ＷＥ（ライトイネーブル）、アドレス信号ＡＤＲを共通に入力し、チップセレクト信号ＣＳＢ１と、チップセレクト信号ＣＳＢ２をそれぞれ個別に入力する。ＲＡＭ１１ａ、ＲＡＭ１１ｂのデータ入出力端子ＤＱ１、ＤＱ２はＤＱ端子に共通に接続される。
【００５９】
ＲＡＭ１１ａ、ＲＡＭ１１ｂがライトモードである場合には、アドレス信号ＡＤＲに対応するメモリアレイにデータ信号ＤＱの内容をデータ入出力部１２ａ、１２ｂを介して記憶する。
【００６０】
また、リードモードである場合には、アドレス信号ＡＤＲに対応するメモリアレイに記憶されているデータを、データ入出力部１２ａ、１２ｂを介してデータ信号ＤＱとして出力する。
【００６１】
モードレジスタセットコマンド動作により、アドレスの組み合わせによって、データ圧縮するテストモードを選択して使用することで、複数のＤＱデータやバンクアドレスなどのデータを同時に選択して読み出す。前述したように、複数のデータは一致検出回路で一致判定され、複数のデータのかわりに１つの判定結果データが出力される。なお、テストモード選択のモードレジスタセットコマンドの動作に関しては、ＳＤＲＡＭ等においてよく知られた内容であるため、詳細の説明を省略する。
【００６２】
図２は、図１のデータ入出力部１２ａ、１２ｂの回路構成の一例を示す図である。データ入出力部１２ａ、１２ｂは、同一の回路構成とされ、接続端子が、それぞれＤＱ１、ＤＱ２端子、読み出しデータ信号ＤＡＴ１、ＤＡＴ２とされる。
【００６３】
図２を参照すると、データ入出力回路１２ａ（１２ｂ）は、
インバータ回路ＩＮＶ１と、
２入力ＮＡＮＤ回路ＮＡＮＤ１と、
３入力ＮＡＮＤ回路ＮＡＮＤ２、ＮＡＮＤ３、ＮＡＮＤ４と
２入力ＮＯＲ回路ＮＯＲ１〜ＮＯＲ８と、
チャネル幅が異なった４種類のＰチャネルＭＯＳトランジスタＰＭ１〜ＰＭ４と、
チャネル幅が異なった４種類のＮチャネルＭＯＳトランジスタＮＭ１〜ＮＭ４と、
を備え、データ入力回路１５とを備えている。
【００６４】
２入力のＮＡＮＤ回路ＮＡＮＤ１は、読み出しデータ信号ＤＡＴ１（ＤＡＴ２）とドライバトストレング信号ＳＴＲ１とを入力する。
【００６５】
３入力のＮＡＮＤ回路ＮＡＮＤ２は、
読み出しデータ信号ＤＡＴ１と、
ドライバストレング信号ＳＲＴ２と、
ＴＥＳＴ信号を入力とするインバータ回路ＩＮＶ１の出力信号（ＴＥＳＴの反転信号）
を入力する。
【００６６】
３入力のＮＡＮＤ回路ＮＡＮＤ３は、
読み出しデータ信号ＤＡＴ１と、
ドライバストレング信号ＳＲＴ３と、
インバータ回路ＩＮＶ１の出力信号（ＴＥＳＴの反転信号）
を入力する。
【００６７】
３入力のＮＡＮＤ回路ＮＡＮＤ４は、
読み出しデータ信号ＤＡＴ１と、
ドライバストレング信号ＳＲＴ４と、
インバータ回路ＩＮＶ１の出力信号（ＴＥＳＴの反転信号）
を入力する。
【００６８】
２入力のＮＯＲ回路ＮＯＲ１は、ドライバ・ストレングス信号ＳＴＲ１とＴＥＳＴ信号を入力する。
【００６９】
２入力のＮＯＲ回路ＮＯＲ２は、ドライバ・ストレングス信号ＳＴＲ２とＴＥＳＴ信号を入力する。
【００７０】
２入力のＮＯＲ回路ＮＯＲ３は、ドライバ・ストレングス信号ＳＴＲ３とＴＥＳＴ信号を入力する。
【００７１】
２入力のＮＯＲ回路ＮＯＲ４は、ドライバ・ストレングス信号ＳＴＲ４とＴＥＳＴ信号を入力する。
【００７２】
２入力ＮＯＲ回路ＮＯＲ５は、読み出しデータ信号ＤＡＴ１とＮＯＲ１の出力信号とを入力する。
【００７３】
２入力ＮＯＲ回路ＮＯＲ６は、読み出しデータ信号ＤＡＴ１とＮＯＲ２の出力信号とを入力する。
【００７４】
２入力ＮＯＲ回路ＮＯＲ７は、読み出しデータ信号ＤＡＴ１とＮＯＲ３の出力信号とを入力する。
【００７５】
２入力ＮＯＲ回路ＮＯＲ８は、読み出しデータ信号ＤＡＴ１とＮＯＲ４の出力信号とを入力する。
【００７６】
ＰチャネルＭＯＳトランジスタＰＭ１〜ＰＭ４は、ソース端子が電源に共通に接続され、ドレイン端子が入出力端子ＤＱ１（チップ１１ｂ側はＤＱ２）に共通に接続され、ゲート端子がＮＡＮＤ回路ＮＡＮＤ１〜ＮＡＮＤ４の出力端子にそれぞれ接続されている。
【００７７】
ＮチャネルＭＯＳトランジスタＮＭ１〜ＮＭ４は、ソース端子が接地電位に共通に接続され、ドレイン接点が入出力端子ＤＱ１に共通に接続され、ゲート端子がＮＯＲ回路ＮＯＲ５〜ＮＯＲ８の出力端子にそれぞれ接続される。
【００７８】
ＤＱ１は入出力端子（ＩＯ端子）であるため、データ入力回路１５の入力に接続され、データ入力回路１５は、書き込みデータ信号ＷＤＡＴを出力する。
【００７９】
なお、図２において、ドライバ・ストレングスとは、出力ドライバの電流駆動能力の可変機能であり、モバイルＲＡＭ等において用いられている。ドライバの駆動能力を、入出力伝送線路のさまざまな環境変化にあわせて、モードレジスタコマンドにて設定される。
【００８０】
モバイルＲＡＭにおいて、モードレジスタコマンドにて設定されたモードにあわせて、第１乃至第４のドライバ・ストレングス信号ＳＴＲ１〜ＳＴＲ４のうち、Ｈｉｇｈとなる本数を変えることで、オン状態となるべき出力トランジスタの個数を選択し、出力トランジスタのドライバ能力（充電駆動能力、放電駆動能力）を変える。ドライバ・ストレングスコマンドの動作に関しては、モバイルＲＡＭ等にて用いられ、よく知られた内容であるので詳細な説明を省略する。
【００８１】
ノーマル動作時には、図２において、ＴＥＳＴ＝Ｌｏｗとされ、インバータＩＮＶ１の出力はＨｉｇｈとされ、ＤＡＴ１がＨｉｇｈのときは、ＰチャネルＭＯＳトランジスタＰＭ１〜ＰＭ４のうち、第１乃至第４のドライバ・ストレングス信号ＳＴＲ１〜ＳＴＲ４のＨｉｇｈに対応するＰチャネルＭＯＳトランジスタがオンしてＤＱ１を充電駆動する。ＤＡＴ１がＬｏｗのときは、ＮチャネルＭＯＳトランジスタＮＭ１〜ＮＭ４のうち、第１乃至第４のドライバ・ストレングス信号ＳＴＲ１〜ＳＴＲ４のＨｉｇｈに対応する数のＮチャネルＭＯＳトランジスタがオンしＤＱ１を放電駆動する。
【００８２】
例えばノーマル動作時（ＴＥＳＴ＝Ｌｏｗ）、第１乃至第４のドライバ・ストレングス信号ＳＴＲ１〜ＳＴＲ４が全てＨｉｇｈに設定されている場合、ＤＡＴ１がＨｉｇｈのとき、ＮＡＮＤ１〜ＮＡＮＤ４の出力信号はすべてＬｏｗとなり、ＰチャネルＭＯＳトランジスタＰＭ１〜ＰＭ４がオンする。また、ＤＡＴ１がＨｉｇｈのとき、ＮＯＲ５〜ＮＯＲ８の出力信号は全てＬｏｗとなり、ＮチャネルＭＯＳトランジスタＮＭ１〜ＮＭ４は全てオフする。
【００８３】
第１乃至第４のドライバ・ストレングス信号ＳＴＲ１〜ＳＴＲ４が全てＨｉｇｈに設定されている場合、ＮＯＲ１〜ＮＯＲ４の出力信号は全てＬｏｗとなり、ＤＡＴ１がＬｏｗのとき、ＮＯＲ５〜ＮＯＲ８の出力信号は全てＨｉｇｈとなり、ＮチャネルＭＯＳトランジスタＮＭ１〜ＮＭ４が全てオンする。一方、ＮＡＮＤ１〜ＮＡＮＤ４の出力信号は全てＨｉｇｈとなり、ＰチャネルＭＯＳトランジスタＰＭ１〜ＰＭ４がオフとする。すなわち、ＤＡＴ１がＨｉｇｈのとき、４つのＰチャネルＭＯＳトランジスタＰＭ１〜ＰＭ４で同時に充電駆動し、ＤＡＴ１がＬｏｗとき、４つのＮチャネルＭＯＳトランジスタＮＭ１〜ＮＭ４で同時に放電駆動する。
【００８４】
ノーマル動作時（ＴＥＳＴ＝Ｌｏｗ）、例えば第１、第２のドライバ・ストレングス信号ＳＴＲ１、ＳＴＲ２がＨｉｇｈ、第３、第４のドライバ・ストレングス信号ＳＴＲ３、ＳＴＲ４がＬｏｗに設定されている場合、ＤＡＴ１がＨｉｇｈのとき、ＮＡＮＤ１、ＮＡＮＤ２の出力はＬｏｗ、ＮＡＮＤ３、ＮＡＮＤ４の出力はＨｉｇｈとなり、ＰチャネルＭＯＳトランジスタＰＭ１、ＰＭ２がオン、ＰチャネルＭＯＳトランジスタＰＭ３、ＰＭ４はオフとなる。また、ＮＯＲ５〜ＮＯＲ８の出力は全てＬｏｗとなり、ＮチャネルＭＯＳトランジスタＮＭ１〜ＮＭ４はオフする。ＤＡＴ１がＬｏｗのとき、ＮＯＲ１、ＮＯＲ２の出力はＬｏｗ、ＮＯＲ３、ＮＯＲ４の出力はＨｉｇｈとなり、ＮＯＲ５、ＮＯＲ６の出力はＨｉｇｈ、ＮＯＲ７、ＮＯＲ８の出力はＬｏｗとなり、ＮチャネルＭＯＳトランジスタＮＭ１、ＮＭ２がオンし、ＮチャネルＭＯＳトランジスタＮＭ３、ＮＭ４はオフし、ＮＡＮＤ１〜ＮＡＮＤ４の出力は全てＨｉｇｈとなり、ＰチャネルＭＯＳトランジスタＰＭ１〜ＰＭ４がオフとする。すなわち、ＤＡＴ１がＨｉｇｈのとき、Ｈｉｇｈのドライバ・ストレングス信号ＳＴＲ１、ＳＴＲ２に対応する２つのＰチャネルＭＯＳトランジスタＰＭ１、ＰＭ２で同時に充電駆動し、ＤＡＴ１がＬｏｗとき、Ｈｉｇｈのドライバ・ストレングス信号ＳＴＲ１、ＳＴＲ２に対応する２つのＮチャネルＭＯＳトランジスタＮＭ１、ＮＭ２で同時に放電駆動する。第１乃至第４のドライバ・ストレングス信号ＳＴＲ１〜ＳＴＲ４の他の選択についても同様とされる。
【００８５】
テストモード時（ＴＥＳＴ＝Ｈｉｇｈ）、不良（フェイル）検出結果を優先するため、ＳＴ２〜ＳＴＲ４、及び、読み出しデータＤＡＴ１によらずに、ＮＡＮＤ２〜ＮＡＮＤ４の出力をＨｉｇｈとして、ＰチャネルＭＯＳトランジスタＰＭ２〜ＰＭ４をオフさせる。またＳＴＲ１＝Ｈｉｇｈとして、ＤＡＴ１がＨｉｇｈのとき、ＮＡＮＤ１の出力はＬｏｗとなり、ＰチャネルＭＯＳトランジスタＰＭ１をオンさせ、ＤＡＴ１がＬｏｗのときは、ＮＡＮＤ１の出力はＨｉｇｈとなり、ＰチャネルＭＯＳトランジスタＰＭ１をオフさせる。また、ＮＯＲ１〜ＮＯＲ４の出力信号は、ＴＥＳＴがＨｉｇｈであるため、ＳＴＲ２〜ＳＴＲ４によらずＬｏｗとされ、ＮＯＲ５〜ＮＯＲ８は、ＤＡＴ１がＬｏｗのとき、Ｈｉｇｈを出力し、ＮチャネルＭＯＳトランジスタＮＭ１〜ＮＭ４をオンさせる。ＤＡＴ１がＨｉｇｈのとき、ＮＯＲ５〜ＮＯＲ８はＬｏｗを出力し、ＮチャネルＭＯＳトランジスタＮＭ１〜ＮＭ４をオフさせる。
【００８６】
次に、図３のタイミングチャートを参照して、本実施例のＭＣＰ半導体記憶装置の動作について説明する。
【００８７】
タイミングｔ１において、データ圧縮するテストモードを選択するためのモードレジスタセットコマンドが入力され、ｔ４にリードコマンドが入力されている。
【００８８】
まず、タイミングｔ１においてデータ圧縮するテストモードがセットされ、ＴＥＳＴ信号がＨｉｇｈとなる。データ圧縮のテストモードでは、メモリセルの複数本のデータ線からの読み出しデータを一致検出回路に入力し、一致検出回路は、複数の読み出しデータが一致した場合、Ｈｉｇｈ、１つでも不一致の場合Ｌｏｗを出力する。一致検出回路は、排他的否定論理和（ＥＸＮＯＲ）回路で構成される。
【００８９】
その後、タイミングｔ４にてメモリアレイ＆制御部１３ａ（１３ｂ）からデータ圧縮信号ＤＡＴ１（圧縮対象データのＥＸＮＯＲ論理結果信号）が出力されるが、チップ１１ａ側のＤＡＴ１は、書き込まれた時のデータ通りすべてのデータが一致しているため、ＥＸＮＯＲ論理の結果、Ｈｉｇｈが出力される。チップ１１ｂ側には、書き込まれたビットの内、不良ビットが含まれていた場合を示し、結果不一致となるため、その結果として、ＤＡＴ２信号にＬｏｗが出力されるものとする。
【００９０】
タイミングｔ１において、ＴＥＳＴ信号がＨｉｇｈになっているので、インバータＩＮＶ１の出力はＬｏｗとなり、ＮＡＮＤ２、ＮＡＮＤ３、ＮＡＮＤ４の出力はともにＨｉｇｈ、ＮＯＲ１、ＮＯＲ２、ＮＯＲ３、ＮＯＲ４の出力はともにＬｏｗとなっている。
【００９１】
チップ１１ａにおいて、読み出しデータ信号ＤＡＴ１のＨｉｇｈ、ＳＴＲ１のＨｉｇｈを受けるＮＡＮＤ１の出力はＬｏｗとなり、ＰチャネルＭＯＳトランジスタＰＭ１がオンする。またチップ１１ａにおいて、読み出しデータ信号ＤＡＴ１のＨｉｇｈを受けるＮＯＲ５〜ＮＯＲ８の出力はＬｏｗとなり、ＮチャネルＭＯＳトランジスタＮＭ１〜ＮＭ４は全てオフとなり、チップ１１ａ側のデータ入出力部の出力ＤＱ１は、ＰチャネルＭＯＳトランジスタＰＭ１がオン状態でＨｉｇｈとなる。
【００９２】
チップ１１ｂにおいて、読み出しデータ信号ＤＡＴ２のＬｏｗを受けるＮＡＮＤ１〜ＮＡＮＤ４の出力は全てＨｉｇｈとなり、ＰチャネルＭＯＳトランジスタＰＭ１〜ＰＭ４がオフする。またチップ１１ｂにおいて、読み出しデータ信号ＤＡＴ２のＬｏｗと、ＮＯＲ１〜ＮＯＲ４のＬｏｗをそれぞれ受けるＮＯＲ５〜ＮＯＲ８の出力はＨｉｇｈとなり、ＮチャネルＭＯＳトランジスタＮＭ１〜ＮＭ４は全てオンとなる。すなわち、チップ１１ｂ側のデータ入出力部の出力ＤＱ２は、ＮチャネルＭＯＳトランジスタＮＭ１〜ＮＭ４がすべてがオン状態でＬｏｗとなる。
【００９３】
チップ１１ａ側では１つのＰチャネルＭＯＳトランジスタＰＭ１でＤＱ端子を充電駆動し、不良出力となるチップ１１ｂ側ではＮチャネルＭＯＳトランジスタＮＭ１〜ＮＭ４でＤＱ端子を放電駆動し、不良出力となるチップ１１ｂの電流駆動能力が、チップ１１ａの充電駆動用のトランジスタの電流駆動能力よりも高いため、結果的に、出力ＤＱにはＬｏｗが出力されることとなる。ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタの１個あたりの電流駆動能力を同一とした場合、端子ＤＱの充電駆動能力と放電駆動能力は１：４となる。例えばＩＯ端子ＤＱに共通接続された端子を含むチップを３個含む場合、２個のチップの読み出しデータ（判定結果）がＨｉｇｈ、１個のチップの読み出しデータ（判定結果）がＬｏｗの場合、端子ＤＱの充電駆動能力と放電駆動能力は２：４となり、ＤＱ端子をＬｏｗ電位とすることは可能である。
【００９４】
なお、図２に示した構成は、端子ＤＱ１（ＤＱ２）と電源ＶＤＤ間に並列接続されるＰＭＯＳトランジスタと、端子ＤＱ１（ＤＱ２）とＧＮＤ間に並列接続されるＮＭＯＳトランジスタをそれぞれ４個としているが、本発明はかかる構成に制限されるものでないことは勿論である。例えば、複数のチップの数がさらに増える合、端子ＤＱ１（ＤＱ２）と電源ＶＤＤ間に並列接続されるＰＭＯＳトランジスタと、端子ＤＱ１（ＤＱ２）とＧＮＤ間に並列接続されるＮＭＯＳトランジスタの数を増やすことで対応可能である。
【００９５】
本実施例によれば、複数チップが搭載されているものを、同時に選択状態にし、内部データ結果を、同時に読み出した場合、複数チップの内１個に不良チップが含まれていた場合であっても、不良判定を行うことができる。すなわち、不良チップ側の出力となるＮチャネルトランジスタの駆動能力が高いために、出力ＤＱがＬｏｗとなるためである。
【００９６】
＜実施例２＞
次に、本発明の第２の実施例について図面を参照して詳細に説明する。図４は、本発明の第２の実施例によるＭＣＰ半導体記憶装置のデータ入出力部１２ａ（１２ｂ）の回路構成を示す図である。前記第１の実施例においては、ドライブ・ストレングス機能を有するＭＣＰ半導体記憶装置を利用したが、本実施例では、ドライブ・ストレングス機能を具備しない構成に、本発明を適用した例である。
【００９７】
図４を参照すると、データ入出力回路１２ａ（１２ｂ）は、
インバータ回路ＩＮＶ２、ＩＮＶ３と、
ＮＡＮＤ回路ＮＡＮＤ５と、
ＮＯＲ回路ＮＯＲ９と、
ＰチャネルＭＯＳトランジスタＰＭ５と、
ＮチャネルＭＯＳトランジスタＮＭ５と、
データ入力回路１５と、
を備えている。
【００９８】
インバータ回路ＩＮＶ２は、出力イネーブル信号ＤＯＥを入力し反転信号を出力する。出力イネーブル信号ＤＯＥは出力制御信号であり、ノーマル動作時に、ＤＯＥがＨｉｇｈの期間が、読み出しデータの出力期間を規定する。
【００９９】
インバータ回路ＩＮＶ３はテスト信号ＴＥＳＴを入力し反転信号を出力する。
【０１００】
３入力ＮＡＮＤ回路ＮＡＮＤ５は、
読み出しデータ信号ＤＡＴ１（チップ１１ｂ側はＤＡＴ２）と、
出力イネーブル信号ＤＯＥと、
インバータ回路ＩＮＶ３の出力信号（ＴＥＳＴの反転信号）と
を入力する。
【０１０１】
２入力のＮＯＲ回路ＮＯＲ９は、
読み出しデータ信号ＤＡＴ１（チップ１１ｂ側はＤＡＴ２）と、
インバータ回路ＩＮＶ２の出力信号（ＤＯＥの反転信号）と
を入力する。
【０１０２】
ＰチャネルＭＯＳトランジスタＰＭ５のソース端子は電源が接続され、ドレイン端子は入出力端子ＤＱ１（チップ１１ｂ側はＤＱ２）に接続され、ゲート端子はＮＡＮＤ回路ＮＡＮＤ５の出力に接続されている。
【０１０３】
ＮチャネルＭＯＳトランジスタＮＭ５のソース端子は接地電位が接続され、ドレイン接点は入出力端子ＤＱ１に接続され、ゲート端子はＮＯＲ回路ＮＯＲ９の出力に接続される。
【０１０４】
なお、ＤＱ１は入出力端子であるため、前記実施例１と同様、データ入力回路１５が接続され、書き込みデータ信号ＷＤＡＴを出力する。
【０１０５】
テストモード時、ＴＥＳＴがＨｉｇｈとなり、インバータＩＮＶ３の出力信号はＬｏｗとなり、ＮＡＮＤ５の出力信号はＨｉｇｈに設定される。すなわち、読み出しデータ信号ＤＡＴ１、出力イネーブル信号ＤＯＥによらず、ＮＡＮＤ５の出力をＨｉｇｈに設定し、ＰチャネルＭＯＳトランジスタＰＭ５をオフ状態とする。
【０１０６】
ＤＡＴ１がＨｉｇｈの（パス時）とき、ＮＯＲ９の出力はＬｏｗとなり、ＮチャネルＭＯＳトランジスタＮＭ５はオフし、ＰチャネルＭＯＳトランジスタＰＭ５がオフであるため、端子ＤＱ１はハイインピーダンス状態となる。
【０１０７】
一方、ＤＡＴ１がＬｏｗ（フェイル時）のとき、ＤＯＥのＨｉｇｈを受け、ＮＯＲ９の出力がＨｉｇｈとなり、ＮチャネルＭＯＳトランジスタＮＭ５をオンさせ、ＤＱ１をＬｏｗとする。
【０１０８】
すなわち、テスト時、ＲＡＭ１ａにおいて、読み出しデータ信号ＤＡＴ１がＨｉｇｈのとき、ＤＱ１はハイピーダンス状態、読み出しデータ信号ＤＡＴ１がＬｏｗのとき、Ｌｏｗレベルとなる。同様に、ＲＡＭ１ｂにおいて、読み出しデータ信号ＤＡＴ２がＨｉｇｈ、Ｌｏｗのとき、ＤＱ２は、ハイピーダンス状態、Ｌｏｗレベルとなる。したがって、ＲＡＭ１ａのＤＱ１とＲＡＭ１ｂのＤＱ２が共通接続される外部端子ＤＱは、テスト時の読み出し動作時、ハイピーダンス状態とＬｏｗの２値をとる。
【０１０９】
一方、ノーマル動作時（ＴＥＳＴ＝Ｌｏｗのとき）、インバータＩＮＶ２の出力はＨｉｇｈとなり、ＮＡＮＤ５は、読み出しデータ信号ＤＡＴ１（ＤＡＴ２）と出力イネーブル信号ＤＯＥがともにＨｉｇｈのとき、Ｌｏｗとなり、ＰチャネルＭＯＳトランジスタＰＭ５がオンし、ＤＱ１（ＤＱ２）をＨｉｇｈレベルとする。ＤＡＴ１（ＤＡＴ２）がＬｏｗのとき、ＤＯＥがＨｉｇｈの期間、インバータＩＮＶ２の出力はＬｏｗとなり、ＮＯＲ８の出力がＨｉｇｈとなり、ＮチャネルＭＯＳトランジスタＮＭ５がオンし、ＤＱ１（ＤＱ２）をＬｏｗレベルとする。
【０１１０】
次に、図５のタイミングチャートを参照して、本実施例のＭＣＰ半導体記憶装置の動作について説明する。
【０１１１】
前記実施例１と同様に、タイミングｔ１において、データ圧縮するテストモードを選択するためのモードレジスタセットコマンドが入力され、ｔ４にリードコマンドが入力されている。
【０１１２】
まず、タイミングｔ１において、データ圧縮するテストモードがセットされ、ＴＥＳＴ信号がＨｉｇｈとなる。
【０１１３】
その後、タイミングｔ４において、メモリアレイ＆制御部から、データ圧縮信号ＤＡＴ１（圧縮対象データのＥＸＯＲ論理結果信号）が出力されるが、チップ１１ａ側のＤＡＴ１は不良が無いため、書き込まれたデータ通りにデータが出力される。このため、ＥＸＮＯＲ論理の結果は、Ｈｉｇｈとなり、チップ１１ｂ側には、書き込まれたビットの内、不良ビットが含まれていた場合を示し、結果不一致となる。その結果、ＤＡＴ２信号にＬｏｗが出力される。
【０１１４】
本実施例が、前記実施例１と相違する点は、ＴＥＳＴ信号がＰチャネルＭＯＳトランジスタをコントロールするＮＡＮＤ回路ＮＡＮＤ５にのみ入力されており、このため、出力イネーブル信号ＤＯＥがＨｉｇｈとなっても、チップ１１ａ側のトランジスタＰＭ５はオン状態とならず、ＮチャネルＭＯＳトランジスタＮＭ５もオフ状態となり、その結果、出力ＤＱ１は、Ｈｉｇｈインピーダンス状態となる。
【０１１５】
チップ１１ｂ側のデータ入出力部１２ｂの出力端子ＤＱ２は、出力イネーブル信号ＤＯＥがＨｉｇｈと同時にＮチャネルＭＯＳトランジスタＮＭ５がオン状態となり、その結果、出力ＤＱ２はＬｏｗとなる。よって、不良が含まれていたチップが存在する場合、ＭＣＰ半導体記憶装置の出力ＤＱはＬｏｗが出力され、その結果、判定が可能となる。
【０１１６】
なお、本実施例においては、テスト時に、端子ＤＱにデータ入出力端子が共通に接続される複数のチップすべてに不良が無い場合、Ｈｉｇｈインピーダンス（Ｈｉ−Ｚ）のみが出力される。このため、端子ＤＱには、Ｈｉｇｈインピーダンス状態（不良が含まれていない）を判断するための負荷素子（終端抵抗素子）を接続する必要となる。例えば、ＤＱ端子は、テスタ（ＡＴＥ）のテストボード上の負荷（例えば出力状態によって負荷が可変されるダイナミックロード）に接続され、負荷に接続された端子ＤＱに接続するコンパレータ（ウインドウコンパレータ）でＨｉ−Ｚを検出する。
【０１１７】
＜実施例３＞
次に、本発明の第３の実施例について、図面を参照して詳細に説明する。図６は、本発明の第３の実施例のＭＣＰ半導体記憶装置の構成を示す図である。本実施例は、図１に示した前記第１の実施例のデータ入出力回路１２ａ（１２ｂ）に、さらに、データ出力制御部１４ａ（１４ｂ）が追加されている。
【０１１８】
前記第２の実施例において、出力ＤＱには、終端抵抗素子などのＨｉｇｈインピーダンス状態（不良が含まれていない）であることを判断できる素子が必要であったが、本実施例はその素子が無い場合に対応可能としたのものである。
【０１１９】
図７（Ａ）、図７（Ｂ）は、データ出力制御部１４ａ（１４ｂ）の回路構成を示す図である。図７（Ａ）を参照すると、データ出力制御部１４ａ（１４ｂ）は、
レジスタ回路に相当するＤフリップフロップ回路ＦＦ１１〜ＦＦ１４と、
インバータ回路ＩＮＶ１、ＩＮＶ２と、
４入力のＡＮＤ回路ＡＮＤ１と
を備える。
【０１２０】
Ｄフリップフロップ回路ＦＦ１１〜ＦＦ１４は、それぞれクロック端子にクロック信号ＣＬＫを入力すると共に、データ入力端子Ｄ端子にコマンド入力信号ＲＡＳ（ロウアドレスストローブ）、ＣＡＳ（カラムアドレスストローブ）、ＷＥ（ライトイネーブル）、チップセレクト信号ＣＳＢ１（ＣＳＢ２）を入力する。Ｄフリップフロップ回路ＦＦ１１〜ＦＦ１４は、それぞれ、クロックＣＬＫの立ち上がりエッジでデータ入力端子Ｄの信号をサンプルしデータ出力端子Ｑに出力し、エッジトリガー型のレジスタに相当する。
【０１２１】
４入力ＡＮＤ回路ＡＮＤ１の入力端子は、
Ｄフリップフロップ回路ＦＦ１１のデータ出力端子Ｑと、
Ｄフリップフロップ回路ＦＦ１２のデータ出力端子Ｑに入力が接続されたインバータ回路ＩＮＶ１の出力端子と、
Ｄフリップフロップ回路ＦＦ１３のデータ出力端子Ｑと、
Ｄフリップフロップ回路ＦＦ１４のデータ出力端子Ｑに入力が接続されたインバータ回路ＩＮＶ２の出力端子と
に接続されている。ＡＮＤ１は、ＲＡＳのサンプル値がＨｉｇｈ、ＣＡＳのサンプル値の反転値がＨｉｇｈ、ＷＥのサンプル値がＨｉｇｈ、ＣＳＢ１（ＣＳＢ２）のサンプル値の反転値がＨｉｇｈのとき（すなわち、リードコマンドの入力時）、Ｈｉｇｈとなる信号ＲＥ１（ＲＥ２）を出力する。
【０１２２】
図７（ｂ）を参照すると、データ出力制御部１４ａ（１４ｂ）は、さらに、遅延回路ＤＬ１と、インバータ回路ＩＮＶ６と、ＡＮＤ回路ＡＮＤ６とを備えている。ＡＮＤ回路ＡＮＤ２は、ＴＥＳＴがＨｉｇｈのとき、ＲＥ１のＨｉｇｈパルスを受けて出力をＨｉｇｈとし、遅延回路ＤＬ１での遅延時間のパルス幅のＨｉｇｈパルスをＴＲＥＡＤとして出力する。
【０１２３】
図８は、本発明の第３の実施例によるＭＣＰ半導体記憶装置のデータ入出力部１２ａ（１２ｂ）の構成を示す図である。図８を参照すると、本実施例は、
ＴＥＳＴ信号を入力するインバータＩＮＶ８と、
ＤＡＴ１（ＤＴＡ２）と、出力イネーブル信号ＤＯＥと、インバータＩＮＶ８の出力信号と、ＴＲＥＡＤを入力する２入力ＮＡＮＤ回路ＮＡＮＤ７と、
ＮＡＮＤ７の出力を入力するインバータＩＮＶ７と、
インバータＩＮＶ７の出力信号とＴＲＥＡＤを入力する２入力ＮＯＲ回路ＮＯＲ１０と、
ＴＲＥＡＤを入力するインバータＩＮＶ９と、
ＤＯＥとインバータＩＮＶ９の出力を入力する２入力ＮＡＮＤ回路ＮＡＮＤ８と、
ＤＡＴ１と２入力ＮＡＮＤ８の出力を入力する２入力ＮＯＲ回路ＮＯＲ１１と、
ソースが電源に接続されドレインがＤＱ１端子に接続されゲートがＮＯＲ１０の出力に接続されたＰチャネルＭＯＳトランジスタＰＭ６と、
ソースがグランドに接続されドレインがＤＱ１端子に接続されゲートがＮＯＲ１１の出力に接続されたＮチャネルＭＯＳトランジスタＮＭ６と、
を備えている。なお、特に制限されながい、出力イネーブル信号ＤＯＥは、データ出力制御部１４ａ（１４ｂ）で生成され、データ入出力部１２ａ（１２ｂ）に供給される。あるいは、出力イネーブル信号ＤＯＥは、メモリコントローラあるいはプロセッサ等が外部からＲＡＭチップ１１ａ、１１ｂに供給するようにしてもよい。
【０１２４】
ノーマル動作時（ＴＥＳＴ＝Ｌｏｗ）、ＤＡＴ１（ＤＡＴ２）がＨｉｇｈ、ＤＯＥがＨｉｇｈの場合、ＮＡＮＤ７の出力はＬｏｗとなり、ＩＮＶ７の出力はＨｉｇｈとなり、ＮＯＲ１０の出力はＬｏｗとなるため、ＰチャネルＭＯＳトランジスタＰＭ６をオンさせ、ＤＱ１（ＤＱ２）を電源ＶＤＤ側に充電しＨｉｇｈレベルとする。一方、ＤＡＴ１（ＤＡＴ２）がＬｏｗであるか、ＤＯＥがＬｏｗの場合、ＮＡＮＤ７の出力はＨｉｇｈ、ＩＮＶ７の出力はＬｏｗとなり、ＴＥＳＴ信号がＬｏｗの場合、ＴＲＥＡＤはＬｏｗ固定であることから、ＮＯＲ１０の出力はＨｉｇｈとなり、ＰチャネルＭＯＳトランジスタＰＭ６をオフさせる。ＤＡＴ１（ＤＡＴ２）がＬｏｗの場合、ＤＯＥ＝Ｈｉｇｈ、インバータＩＮＶ９の出力がＨｉｇｈであることからＮＡＮＤ８の出力はＬｏｗとなり、ＮＯＲ１１の出力がＨｉｇｈとなりＮチャネルＭＯＳトランジスタＮＭ６がオンし、ＤＱ１（ＤＱ２）をＧＮＤ電位に放電しＬｏｗレベルとなる。
【０１２５】
テストモード時（ＴＥＳＴ＝Ｈｉｇｈ）、インバータＩＮＶ８の出力はＬｏｗとなり、ＤＡＴ１（ＤＡＴ２）の値にかかわらず、ＮＡＮＤ８の出力はＨｉｇｈとなり、インバータＩＮＶ７の出力はＬｏｗとなり、ワンショット信号ＴＲＥＡＤがＨｉｇｈの期間（Ｈｉｇｈパルス期間）は、ＮＯＲ１０の出力はＬｏｗとなり、ＰチャネルＭＯＳトランジスタＰＭ６をオンさせ、ＤＱ１（ＤＱ２）を電源電位ＶＤＤに充電し、ＴＲＥＡＤがＬｏｗの場合、ＮＯＲ１０の出力はＨｉｇｈとなり、ＰチャネルＭＯＳトランジスタＰＭ６をオフさせる。ＤＡＴ１（ＤＡＴ２）がＬｏｗの場合、ＤＯＥがＨｉｇｈ（出力期間）、ＴＲＥＡＤがＬｏｗのとき、ＮＡＮＤ８の出力はＬｏｗとなり、ＮＯＲ１１の出力はＨｉｇｈとなり、ＮチャネルＭＯＳトランジスタＮＭ６がオンしＤＱ１（ＤＱ２）をＧＮＤ電位に放電し、ＴＲＥＡＤがＨｉｇｈとき、ＩＮＶ９の出力はＬｏｗとなり、ＮＡＮＤ８の出力はＨｉｇｈとなり、ＮＯＲ１１の出力はＬｏｗとなり、ＮチャネルＭＯＳトランジスタＮＭ６はオフする。なお、テストモード時、ＤＡＴ１（ＤＡＴ２）がＨｉｇｈの場合、ＮＯＲ１１の出力はＬｏｗとなり、ＮチャネルＭＯＳトランジスタＮＭ６はオフする。
【０１２６】
図９は、本発明の第３の実施例の動作を説明するタイミング図である。タイミングｔ１とｔ４には前記第１、第２実施例と同様、データ圧縮するテストモードを選択するためのモードレジスタセットコマンド、リードコマンドが入力された場合を示す。図９には、図５に示した第２の実施例に加え、データ出力制御部１４ａ（１４ｂ）で作られるＲＥ１とトランジスタＥＤ信号が追加されている。
【０１２７】
図７（Ａ）のデータ出力制御部１４ａ（１４ｂ）であるＡＮＤ回路ＡＮＤ１の出力端子から出力されるリードコマンド判定信号ＲＥ１（ＲＥ２）は、タイミングｔ４でコマンド入力信号ＲＡＳ、ＣＡＳ、ＷＥ、チップセレクト信号ＣＳＢ１（ＣＳＢ２）がそれぞれＨｉｇｈレベル、Ｌｏｗレベル、Ｈｉｇｈレベル、Ｌｏｗレベルとなり、クロック信号ＣＬＫの立ち下がりに同期し、リード状態であることを示すＨｉｇｈレベルとなる。
【０１２８】
ＲＥ１信号がＨｉｇｈとなることで、ＴＥＳＴ信号を入力とするＡＮＤ回路ＡＮＤ２の出力はＨｉｇｈとなり、遅延回路ＤＬ１とインバータ回路ＩＮＶ６によって遅延された時間後、ＡＮＤ回路ＡＮＤ２の入力がＬｏｗとなり、ＲＥ１信号がＬｏｗとなる。
【０１２９】
その結果、図７（Ｂ）のＡＮＤ２は、ＲＥ１信号のＨｉｇｈ入力によってＨｉｇｈのワンショットパルスをＴＲＥＡＤ信号として出力する。
【０１３０】
図８のデータ入出力部の動作は、前記第２の実施例では、ＴＥＳＴ信号がＨｉｇｈの間、ＰチャネルトランジスタＰＭ６はオフ状態であったが、ＴＲＥＡＤ信号がＨｉｇｈの間だけ、オン状態となり、さらにインバータ回路ＩＮＶ９とＮＡＮＤ回路ＮＡＮＤ８により、ＮチャネルＭＯＳトランジスタＮＭ６はオフ状態となる。
【０１３１】
よって、チップ１１ａ側の端子ＤＱ１、チップ１１ｂ側の端子はともにＨｉｇｈとなる。
【０１３２】
その後、チップ１１ａ側の端子ＤＱ１はＨｉｇｈインピーダンス状態となるが、チップ１１ｂ側は不良がある場合、ＤＱ２にＬｏｗが出力されることとなる。
【０１３３】
また不良がなかった場合は、チップ１１ａとチップ１１ｂの端子ＤＱ１、ＤＱ２はともにＨｉｇｈインピーダンス状態となるが、終端抵抗素子が設けられていない場合、そのままＨｉｇｈが保持される。このため、終端抵抗素子を設けない場合であっても、良品の判定が可能となる。
【０１３４】
＜実施例４＞
図１０は、本発明の第４の実施例の構成を示す図である。図７（Ｂ）のデータ出力制御部１４ａ（１４ｂ）では、ＲＥ１信号のＨｉｇｈ入力によるワンショット信号をＴＲＥＡＤとして出力しているが、本実施例では、クロックＣＬＫを用いてＴＲＥＡＤを生成する。クロック信号ＣＬＫが遅延回路ＤＬ２に入力され、ＡＮＤ回路ＡＮＤ３は、ＴＥＳＴとＲＥ１と遅延回路ＤＬ２の出力の論理積をＴＲＡＤとして出力する。この遅延回路ＤＬ２の遅延時間は、ＲＥ１の出力時間にあわせるためのものである。
【０１３５】
本実施例において、データ入出力部は、ＴＥＳＴ信号がＨｉｇｈのとき、ＲＥ１信号によるＴＲＥＡＤ信号のワンショットパルスの発生タイミングからＣＬＫのＨｉｇｈの間だけ、図８のデータ入出力部１２ａ（１２ｂ）のＰチャネルトランジスタＰＭ６をオン状態とするものである。すなわち、本実施例の動作は、図９を参照して説明した前記実施例と基本的に同じであり、図９において、ＲＥ１の立ち上がりでＨｉｇｈとなったＴＲＥＡＤが、ＣＬＫを遅延させたクロックの立ち下がりエッジに同期してＬｏｗへ遷移する。
【０１３６】
上記実施例に即して説明した本発明は、複数のチップを使用して大容量のＤＲＡＭとするＭＣＰ半導体装置に用いて好適とされるが、複数チップの出力端子（入出力端子）同士を接続した状態でテストが行われる装置に適用可能である。
【０１３７】
なお、上記の特許文献１乃至５の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【０１３８】
【図１】本発明の第１の実施例の構成を示す図である。
【図２】図１のデータ入出力部の構成を示す図である。
【図３】本発明の第１の実施例の動作例を示すタイミング図である。
【図４】本発明の第２の実施例の構成を示す図である。
【図５】本発明の第２の実施例の動作例を示すタイミング図である。
【図６】本発明の第３の実施例の構成を示す図である。
【図７】図６のデータ出力制御部の構成を示す図である。
【図８】図６のデータ入出力部の構成を示す図である。
【図９】本発明の第３の実施例の動作例を示すタイミング図である。
【図１０】本発明の第４の実施例の構成を示す図である。
【図１１】関連技術を説明するタイミング図である。
【図１２】関連技術を説明するタイミング図である。
【符号の説明】
【０１３９】
１０  基板
１１ａ、１１ｂ  ＲＡＭ
１２ａ、１２ｂ  データ入出力部
１３ａ、１３ｂ  メモリアレイ＆制御部
１４ａ、１４ｂ、１４ａ’、１４ｂ’  データ出力制御部
１５  データ入力回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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