(57)【要約】【課題】本発明が解決しようとする課題は、パワーアンプ、特に静電誘導トランジスタを最終段に用いたオーディオ用パワーアンプの最終段のトランジスタのソース・ドレインを駆動する電源とゲートを駆動する電源の立ち上げ時の不備による素子破壊を防止した電源立上げタイミング制限回路を提供することである。【解決手段】パワーアンプの最終出力段の静電誘導トランジスタのソース・ドレインに繋がる電源の立ち上がりタイミングより、ゲート又はこれを駆動する回路をバイアスする電源の立ち上がりを早く、又は、少なくとも遅れないようにタイミング制限したものである。【選択図】図１
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【特許請求の範囲】
【請求項１】
最終出力段に静電誘導トランジスタを使用したパワーアンプで、前記静電誘導トランジスタのソース・ドレインを駆動する第１電源の立ち上がりタイミングより、前記静電誘導トランジスタのゲート又はこれを駆動する回路をバイアスする第２電源の立ち上がりを早く、又は、少なくとも遅れないようにタイミング制限したことを特徴とする静電誘導トランジスタを用いたパワーアンプの電源立上げタイミング制限回路。
【請求項２】
前記タイミング制限は、第１電源と前記静電誘導トランジスタの間に挿入された遅延回路により実現したことを特徴とする請求項１記載の静電誘導トランジスタを用いたパワーアンプの電源立上げタイミング制限回路。
【請求項３】
前記タイミング制限は、第２電源の入力を受けて第１電源の電圧を作成する電圧コンバータにより実現したことを特徴とする請求項１記載の静電誘導トランジスタを用いたパワーアンプの電源立上げタイミング制限回路。
【請求項４】
前記タイミング制限は、第１電源と前記静電誘導トランジスタの間に挿入されたスイッチと前記スイッチの接点を駆動する遅延回路を有し、前記遅延回路を前記第２電源により駆動したことで実現したことを特徴とする請求項１記載の静電誘導トランジスタを用いたパワーアンプの電源立上げタイミング制限回路。
【請求項５】
前記第２電源又は前記遅延回路は、前記遅延回路を駆動する前記第２電源の故障状態を検知し、前記故障状態による第２電源の立ち上げ不都合を検知した場合に前記スイッチの接点を接続しない故障検出回路を有することを特徴とする請求項４記載の静電誘導トランジスタを用いたパワーアンプの電源立上げタイミング制限回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、静電誘導トランジスタ（ＳＩＴと略称）を用いた増幅器、特にオーディオ用パワーアンプにおいて、特に電源立ち上げ時の順序を設定して電源立ち上げ時の過大電流による回路素子の破壊を防止するための電源立上げタイミング制限回路に関するものである。  
【背景技術】
【０００２】
従来、スピーカを代表する低インピーダンス負荷を駆動するオーディオ用パワーアンプの出力段は、二つのトランジスタの直列接続で構成されていて、オーディオ信号の正の部分と負の部分を各々受け持っようになっている。
【０００３】
出力段トランジスタの過大電流を制限する提案や、出力段トランジスタを駆動する周辺回路の素子の電源立ち上げ時の破壊を防止する提案は余り見られない。これは、バイポーラトランジスタを始めとする半導体トランジスタが５極管（飽和）特性のため、過大電流が暴走する方向に行く危険性が少ないことが要因である。
図６は、トランジスタの静特性を示す図である。６−Ｂには、ＮＰＮバイポーラトランジスタの特性であるが、飽和特性なので、電源電圧の上昇につれてコレクタ・エミッタ間電圧（横軸）が上がっても電流（縦軸）は飽和して増大しない。もう一つの要因として、バイポーラトランジスタでは、エミッタに対して、コレクタとベースの電源の駆動方向が同じであるため、同一電源内で動作するため、電源のタイミングにより素子が過電流で破壊する恐れが無いことによる。
【０００４】
これに対して、次に使用する静電誘導トランジスタの静特性は、６−Ａに示される。静電誘導トランジスタについては、特許文献１他に示される。この静電誘導トランジスタは、正常に動作させるためには、ソース・ドレインの電圧に対して、ゲートが逆の方向にバイアスする必要があり、そのため、ゲートバイアスのため別の電源が必要になる。そして、ここで提案するパワーアンプ回路の出力段に使用する静電誘導トランジスタは、３極管（非飽和）特性であるため、過大電流が暴走する方向に行く危険性が高いものであり、特に電源の立ち上げ時には、バイアス電圧が定常値になってないために過大な電流が流れる危険性が高く、そのため電源が立ち上がらなかったり、回路を破壊する結果を招きやすい。例えば、特にゲート・ソース間電圧が正側に近いほど、そしてドレイン・ソース間電圧が増加するほど電流は飽和することなく増加し、過大電流が流れて破壊に至るか、電源のインピーダンスによる電圧降下がおこり、電源は立ち上がらなくなってしまう。又、これらのゲート・ソース間電圧が、電源の立ち上げの不備により順バイアスになると、過大電流が周辺回路の含め流れてショート状態になり素子破壊を招きやすい。このような場合に備えて、特に電源の立ち上げ時は、回路破壊を招かないように、出力段の静電誘導トランジスタを流れる電流を制限することと、電源の立ち上げ順序の設定が重要となってくる。
【特許文献１】特開２００７−２０８４２８
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記のような事情から、解決しようとする課題は、パワーアンプ、特に静電誘導トランジスタを最終段に用いたオーディオ用パワーアンプの最終段のトランジスタのソース・ドレインを駆動する電源とゲートを駆動する電源の立ち上げ時の不備による素子破壊を防止した電源立上げタイミング制限回路を提供することである。
【課題を解決するための手段】
【０００６】
上記の課題を解決するための手段として、本発明による静電誘導トランジスタを用いたパワーアンプの電源立上げタイミング制限回路では、オーディオ用パワーアンプの最終段の静電誘導トランジスタのソース・ドレインを駆動する電源より、ゲートを駆動する電源の立ち上がりタイミングを早くするか、少なくとも遅れないようにしたものである。
以下、請求項に沿って説明する。
【０００７】
請求項１記載の発明は、静電誘導トランジスタを用いたパワーアンプの電源立上げタイミング制限回路であって、最終出力段に静電誘導トランジスタを使用したパワーアンプで、前記静電誘導トランジスタのソース・ドレインを駆動する第１電源の立ち上がりタイミングより、前記静電誘導トランジスタのゲート又はこれを駆動する回路をバイアスする第２電源の立ち上がりを早く、又は、少なくとも遅れないようにタイミング制限したことを特徴とする。
【０００８】
請求項２記載の発明は、請求項１記載の静電誘導トランジスタを用いたパワーアンプの電源立上げタイミング制限回路において、前記タイミング制限は、第１電源と前記静電誘導トランジスタの間に挿入された遅延回路により実現したことを特徴とする。
【０００９】
請求項３記載の発明は、請求項１記載の静電誘導トランジスタを用いたパワーアンプの電源立上げタイミング制限回路において、前記タイミング制限は、第２電源の入力を受けて第１電源の電圧を作成する電圧コンバータにより実現したことを特徴とする。
【００１０】
請求項４記載の発明は、請求項１記載の静電誘導トランジスタを用いたパワーアンプの電源立上げタイミング制限回路において、前記タイミング制限は、第１電源と前記静電誘導トランジスタの間に挿入されたスイッチと前記スイッチの接点を駆動する遅延回路を有し、前記遅延回路を前記第２電源により駆動したことで実現したことを特徴とする。
【００１１】
請求項５記載の発明は、請求項４記載の静電誘導トランジスタを用いたパワーアンプの電源立上げタイミング制限回路において、前記第２電源又は前記遅延回路は、前記遅延回路を駆動する前記第２電源の故障状態を検知し、前記故障状態による第２電源の立ち上げ不都合を検知した場合に前記スイッチの接点を接続しない故障検出回路を有することを特徴とする。
【発明の効果】
【００１２】
以上のように構成されているので、静電誘導トランジスタを最終段に用いたオーディオ用パワーアンプの最終段のトランジスタのソース・ドレインを駆動する電源とゲートを駆動する電源の立ち上げ時の不備による素子破壊を防止することが出来る。
【発明を実施するための最良の形態】
【００１３】
本発明による静電誘導トランジスタを用いたパワーアンプの電源立上げタイミング制限回路では、パワーアンプの最終出力段の静電誘導トランジスタのソース・ドレインに繋がる電源の立ち上がりタイミングより、ゲート又はこれを駆動する回路をバイアスする電源の立ち上がりを早く、又は、少なくとも遅れないようにタイミング制限したものである。
以下、実施例で説明する。
【００１４】
図１は、本発明による静電誘導トランジスタを用いたパワーアンプの電源立上げタイミング制限回路の一実施態様を示す図である。先ず、パワーアンプ回路の全体を説明する。
この例では、パワーアンプの入力段（初段）は、二つのＰＮＰトランジスタ１００１、１００２のエミッタを結合した差動増幅器構成になっていて、エミッタには定電流源１００３により２Ｉの電流が流れている。各々のトランジスタのコレクタ側には定電流源１００４、１００５が低電位電源ライン１００６との間で接続されている。ＰＮＰトランジスタ１００１、１００２のベースには、正転オーディオ信号１００７と反転オーディオ信号１００８が入力している。ＰＮＰトランジスタ１００１、１００２の各コレクタからは初段出力ライン１００９、１０１０が出ていて、Ｎチャネル静電誘導トランジスタＡ１０１１、Ｎチャネル静電誘導トランジスタＢ１０１２のゲートにバッファを介して接続されている。Ｎチャネル静電誘導トランジスタＡ１０１１、Ｎチャネル静電誘導トランジスタＢ１０１２はシリーズに接続され、これに二つの電源Ｅ１、１０１３、電源Ｅ２、１０１４が図のように接続されている。Ｎチャネル静電誘導トランジスタＡ１０１１、Ｎチャネル静電誘導トランジスタＢ１０１２のゲート・ソースの間にはバイアス抵抗Ｒ１ａ、１０１５、Ｒ１ｂ、１０１６があって、この抵抗に流れる電流によってゲート・ソース間電圧が設定され、ドレイン・ソース間電流が決定される。Ｎチャネル静電誘導トランジスタＡ１０１１、Ｎチャネル静電誘導トランジスタＢ１０１２の間の増幅器出力端子１０１８と電源中間端子１０１９は、スピーカを接続する端子となっている。以上がパワーアンプ部の構成である。尚、通常、電源Ｅ１、１０１３、電源Ｅ２、１０１４で両者の電圧は同一電圧である。
【００１５】
以上のようなパワーアンプにおいて、このままでは、電源立ち上げ時などの電源が規定の大きさになってない場合（故障等の場合も含む）に、Ｎチャネル静電誘導トランジスタＡ１０１１、Ｎチャネル静電誘導トランジスタＢ１０１２に流れる電流が過大になり、電源が立ち上がらなくなったり、回路素子が破壊したりすることがある。出力段のＮチャネル静電誘導トランジスタＡ１０１１、Ｎチャネル静電誘導トランジスタＢ１０１２のドレイン・ソースをバイアスする電源として電源Ｅ１、１０１３、電源Ｅ２、１０１４の電源系１と、これらのＮチャネル静電誘導トランジスタのゲートを駆動するための電源Ｅ３、１０２０と電源Ｅ４、１０２１の電源系２があり、電源系２は、入力段の差動増幅器や、定電流源１００３、定電流源１００４、１００５にも接続されている。Ｎチャネル静電誘導トランジスタＡ１０１１、Ｎチャネル静電誘導トランジスタＢ１０１２に流れる過大な電流を制限するための過大電流制限回路１１００と無信号時の電流（アイドリング電流）を安定に設定するためのバイアス電流設定回路１２００も有している。
【００１６】
先ず、過大電流制限回路１１００について説明する。図２は、過大電流制限回路１１００の詳細を説明する図である。２−Ａにおいて、二つのＮチャネル静電誘導トランジスタＡ，Ｂ、１０１１、１０１２間には、過大電流を検出するための電流検出素子１１０１Ａと１１０１Ｂが図のように直列に接続してある。この電流検出素子１１０１Ａと１１０１Ｂとしては、オーディオ特性に影響しないように温度特性の優れた小さい抵抗値（例えば０．１Ω）の抵抗を使用することができる。電流検出素子１１０１Ａと１１０１Ｂが検出した電流による電圧を増幅器１１０２Ａ、１１０２Ｂで増幅する。増幅器の出力でスイッチ１１０３Ａ、１１０３Ｂが接続して電流がダイオード１１０４Ａ、１１０４Ｂを流れる。その結果、電流がバイアス抵抗Ｒ１ａ、１０１５、Ｒ１ｂ、１０１６に流れて、Ｎチャネル静電誘導トランジスタＡ，Ｂ、１０１１、１０１２のゲート・ソース間電圧が負バイアスになり、６−Ａに見るように電流が流れない方向になり、電流を制限することが出来る。
【００１７】
尚、ダイオード１１０４Ａ、１１０４Ｂは、電流が流れたときには、順バイアス電圧（約０．６Ｖ）の電圧降下となるが、電流の逆流はないので、電流が流れないときは開放と同じとなる。バイアス抵抗Ｒ１ａ、１０１５、Ｒ１ｂ、１０１６は、そのもの自体でも機能は達成するが、各々にダイオード１１０５Ａ、１１０５Ｂが図の向きに入っている。Ｎチャネル静電誘導トランジスタのソースよりゲート側の電圧が高くなる場合には、このダイオードがオンして、順方向電圧より大きな正電圧にはならないようになっている。更に、ゲートには、点線で示すバッファ回路１１０６Ａ、１１０６Ｂを入れると、Ｎチャネル静電誘導トランジスタのゲートソース間は正電圧になる恐れは回避することが出来る。以上のように過大電流制限回路１１００が構成されているのでＮチャネル静電誘導トランジスタに流れる過大電流を制限することが出来る。
【００１８】
次に、２−Ｂにおいて、増幅器１１０２Ａ、１１０２Ｂとスイッチ１１０３Ａ、１１０３Ｂの例の詳細を説明する、図には点線の囲みの回路が３つあり、２−Ａでの増幅器１１０２Ａ、１１０２Ｂとスイッチ１１０３Ａ、１１０３Ｂと、この増幅器のバイアスを形成する増幅器バイアス部２０００に対応している。
【００１９】
先ず、バイアス部２０００を簡単に説明する。ツェナーダイオード２００１を流れる電流は、抵抗２００２の値でダイオードの順方向電圧（約０．６Ｖ）を割った値で決められる。
この一定の電流を流し続けるので、ツェナーダイオード２００１の端子間電圧（ツェナー電圧）は一定に保たれる。ＮＰＮトランジスタ２００３、ＰＮＰ２００４のコレクタ・エミッタ電圧により端子Ｂが図１のＢ点の電圧変化に追従している。又、ツェナー電圧は、コンデンサ２００５間にかかっている。端子Ａ、Ｂ、Ｃ、Ｄ、Ｅは、図１の同じ記号の部位に接続している。
【００２０】
次に、増幅器１１０２Ａ、１１０２Ｂとスイッチ１１０３Ａ、１１０３Ｂを説明する。両者はほぼ同じなので、増幅器１１０２Ａとスイッチ１１０３Ａで説明する。２−Ａでの電流検出素子１１０１Ａの両端Ａ、Ｂ間の電圧降下が過大電流により大きくなると抵抗２０１０の電圧がＰＮＰトランジスタ２０１１のベース・エミッタ間順方向電圧を越えるため、ＰＮＰトランジスタ２０１１がオンし、エミッタ・コレクタ間に電流が流れ、これが抵抗２０１２を流れて電圧降下となって現れる。抵抗２０１２を流れて電圧降下がＮＰＮトランジスタ２０１３のべース・エミッタ間を順方向にバイアスして、ＮＰＮトランジスタ２０１３がオンし、ＮＰＮトランジスタ２０１３のコレクタ・エミッタ間に電流が流れるようになる。このＮＰＮトランジスタ２０１３がスイッチ１１０３Ａの役割を果たしている。Ｄ端子は２−Ａでのダイオード１１０４Ａに接続している。
【００２１】
次に、バッファ回路１１０６Ａ、１１０６Ｂについて説明する。両者とも同じ構成になっている。図３は、静電誘導トランジスタＡ，Ｂ、１０１１，１０１２のゲートの前に用いるバッファ回路の一実施態様を示す図である。抵抗３００１により、ＰＮＰトランジスタ３００２とツェナーダイオード３００３に流れる電流が決まる。従って、ツェナーダイオード３００３の両端の電圧は安定に保たれる。ＮＰＮトランジスタ３００４のベースから接合型電界効果トランジスタ３００５のソース間の電圧は、ツェナーダイオードの電圧とＰＮＰトランジスタ３００６のベース・エミッタ電圧の和に等しいので、ＮＰＮトランジスタ３００４とＰＮＰトランジスタ３００６のベース・エミッタ電圧は、ほぼ同じと考えると、接合型電界効果トランジスタ３００５のドレイン・ソース間の電圧は、ツェナーダイオードの端子間の電圧に等しくなり、電圧が一定になるので、バッファの負荷特性が安定になる。ＰＮＰトランジスタ３００７の入力Ｆ（又はＨ）の電圧に対して、エミッタフォロワーの出力になっているので、出力端子の電圧は順方向電圧分シフトした値としてエミッタ端子Ｇ（又はＩ）３００８に出力する。このバッファから、入力Ｆ（又はＨ）より、出力Ｇ（又はＩ）は順方向電圧分だけ高電位になるので、２−Ａでのダイオード１１０５Ａ、１１０５Ｂと相俟って、ゲートソース間は正電圧になる恐れは通常は無いこととなる。尚、端子記号Ｆ（又はＨ）、Ｇ（又はＩ）は、図１の同じ記号に対応している。
【００２２】
図４は、バイアス電流を安定に設定するためのバイアス電流設定回路１２００を説明する図である。抵抗Ｒ１、１２０１とＰＮＰトランジスタ１２０２が直列に接続され、抵抗Ｒ１、１２０１の他端は電源端子Ａ、１０２２に、ＰＮＰトランジスタ１２０２のベースが電源端子Ｂ、１０２３に接続されている。尚、図１に電源端子Ａ、１０２２と電源端子Ｂ、１０２３は、立ち上がりのタイミングを遅らす遅延回路を介して、各々電源Ｅ１、１０１３と電源Ｅ２、１０１４に繋がっている。このため、電源Ｅ１，１０１３と電源Ｅ２，１０１４をこの回路で直接検知できる。従って、抵抗Ｒ１、１２０１、従って、ＰＮＰトランジスタ１２０２のエミッタを流れる電流は、抵抗Ｒ２、１２０３を流れて、電圧降下を生じ、調整抵抗１２０４を介して、ＮＰＮトランジスタ１２０５、１２０６のベースをバイアスして、抵抗Ｒ３，１２０７、抵抗Ｒ４，１２０８により決まった電流が、ＮＰＮトランジスタ１２０５、１２０６のコレクタ１２０９、１２１０からバイアス抵抗Ｒ１ａ，１０１５、Ｒ１b，１０１６に流れることで電圧降下が起こり、Ｎチャネル静電誘導トランジスタＡ，１０１１、Ｎチャネル静電誘導トランジスタＢ，１０１２のゲートソース間電圧を決める。従って、この電圧に依存して、ドレインソース間電流が決まりバイアス電流を与える。尚、電源端子Ｃ，１２１１は、電源Ｅ４の端子１０２４に接続している。
【００２３】
再び図１に戻って、静電誘導トランジスタを用いたパワーアンプにおいて、上記の電源系１と電源系２の立ち上げ時のタイミングで電源系１が先に立ち上がると、出力段の静電誘導トランジスタ又はその周辺の回路素子が破壊する恐れがあり、同時又は電源系２の方を先に立ち上がる電源設定が必要である。以下これを説明する。
【００２４】
立ち上がり遅延回路１０２５、１０２６は、電源Ｅ１、１０１３と電源Ｅ２、１０１４からなる電源系１が、電源Ｅ３、１０２０と電源Ｅ４、１０２１からなる電源系２より、回路に直結した電源端子１０２２、１０２３での立ち上がりが遅れるようにする遅延回路である。この形態は後述する。この遅延回路１０２５、１０２６が無くて、電源系１が電源系２より早く立ち上がった場合を想定すると以下のようなことが起こる。この場合、電源の立ち上がりのある区間では、電源端子１０２２、１０２３では、電源が立ち上がり、Ｅ１とＥ２の電圧、例えば、各々＋４０Ｖ、−４０Ｖになっている。然しながら、電源Ｅ３と電源Ｅ４は立ち上がっていないので、０Ｖの付近である。このような中での不都合を考える。
【００２５】
電源Ｅ３と電源Ｅ４は０Ｖの付近なので、差動入力段の出力１００９、１０１０は、ほぼ０電位となり、アンプ１１０２Ａ、１１０２Ｂとスイッチ１１０３Ａ、１１０３Ｂの出力は、オープン又は０電位となる。図４のトランジスタ１２０５、１２０６のコレクタ出力１２０９、１２１０の出力は、０電位以上となり、これが図３のバッファ入力に入る。バッファ出力Ｇ（Ｉ）３００８は、従って、０電位以上の電位になり、これが、Ｎチャネル静電誘導トランジスタＡ１０１１、Ｎチャネル静電誘導トランジスタＢ１０１２のゲートに入る。特にＮチャネル静電誘導トランジスタＢ１０１２のソースは、電源Ｅ２、１０１４の−４０Ｖになっているので、極端な順バイアス状態になり、接合型電界効果トランジスタ３００５のゲート・ソース間も順バイアス状態で、短絡状態となり、両トランジスタが破壊しやすい状態となる。本来、静電誘導トランジスタも接合型電界効果トランジスタも逆バイアス状態で使用されるものである。正常な使用状態になるためには、電源Ｅ３と電源Ｅ４は、電源Ｅ１と電源Ｅ２より遅れずに立ち上がって、＋６５Ｖ、−６５Ｖになっていればよい。これなら、静電誘導トランジスタも接合型電界効果トランジスタは順バイアスになることはない。以上のことから、図１では、電源Ｅ３、１０２０と電源Ｅ４、１０２１に対して、電源Ｅ１、１０１３、Ｅ２、１０１４側に立ち上げの遅延１０２５、１０２６を介して電源端子１０２２、１０２３に接続している。こうすることで電源Ｅ３、１０２０と電源Ｅ４、１０２１が早く立ち上がることが出来る。
【００２６】
図５は、本発明に係る静電誘導トランジスタを用いたパワーアンプの電源立上げタイミング制限回路の遅延回路の各実施態様を示す図である。５−Ａにおいては、図１で説明したものを示しているので説明を省略する。５−Ｂにおいて、電源Ｅ３、１０２０と電源Ｅ４、１０２１の出力により、電圧コンバータ５００１、５００２でもって、電源Ｅ１、１０１３、Ｅ２、１０１４を作って電源ライン端子５００３、５００４をバイアスしている。このため、電圧コンバータ５００１、５００２内の遅れの分だけ、電源ライン端子５００３、５００４の立ち上がりが遅れることになる。５−Ｃにおいては、電源Ｅ１、１０１３、Ｅ２、１０１４と電源ライン端子５００３、５００４の間には、スイッチ５００５、５００６が挿入されていて、このスイッチを閉じることを電源Ｅ３、１０２０と電源Ｅ４、１０２１の出力を遅延回路５００７、５００８を介して、遅延をつけてスイッチ５００５、５００６を閉じている。Ｅ３とＥ４は、例えば＋６５Ｖ、−６５Ｖである。５−Ｄにおいては、電源Ｅ３、１０２０と電源Ｅ４、１０２１を＋６５Ｖ、−６５Ｖを与えずに、電源Ｅ３０、５００９、電源Ｅ４０、５０１０として、例えば＋２５Ｖ、−２５Ｖを与え、電源Ｅ１、１０１３、Ｅ２、１０１４に重ねて印加することで、実質的に電源Ｅ３、１０２０と電源Ｅ４、１０２１に＋６５Ｖ、−６５Ｖを与えている例であり、電源間の遅延の回路は５−Ｃの場合と同様である。以上のようにして、電源Ｅ３、１０２０と電源Ｅ４、１０２１が電源Ｅ１、１０１３、Ｅ２、１０１４に最悪でも遅れないように電源の立ち上がりを確保している。５−Ｃと５−Ｄにおいては、電源Ｅ３、１０２０と電源Ｅ４、１０２１の出力又は、電源Ｅ３０、５００９、電源Ｅ４０、５０１０のいずれかが故障他の理由で立ち上がらない場合には、スイッチ５００５、５００６が入らないように出来るので、故障対応の対策にもなっている。尚、スイッチ５００５、５００６は、大きい電流が流れるので、接続時の抵抗が無視できるものがよい。例えばコンタクトスイッチが使用できる。
【００２７】
尚、本発明で使用する遅延回路５００７，５００８としては、インダクタンス、静電容量、抵抗等の時定数素子やトランジスタなどの回路遅延で作るもの、タイマーなど各種の遅延が利用できる。電源Ｅ１と電源Ｅ２の立ち上がり時定数を考慮して、この時定数より早く電源Ｅ３、電源Ｅ４が立ち上がるようにすればよい。電圧コンバータ５００１、５００２は、ＤＣ−ＤＣコンバータである。例えば、＋６５Ｖ、−６５Ｖから＋４０Ｖ、−４０Ｖを作成するものである。入力に対して出力が遅延するので、この遅延により、電源Ｅ１と電源Ｅ２が電源Ｅ３、電源Ｅ４より遅れて立ち上がる。
本発明の記載で用いた回路は初段と出力段の構成になっているが、説明の都合上簡略してあるので、これにこだわるものではなく、初段の部分が更に複数段になったものも同様に考えることが出来る。尚、請求の範囲では、電源Ｅ１と電源Ｅ２の電源系を第１電源、電源Ｅ３と電源Ｅ４の電源系を第２電源として表現する。
【産業上の利用可能性】
【００２８】
以上、説明したように、本発明による静電誘導トランジスタを用いたパワーアンプの電源立上げタイミング制限回路を搭載したパワーアンプ回路では、最終段のトランジスタのソース・ドレインを駆動する電源とゲートを駆動する電源の立ち上げ時の不備による回路素子破壊を防止でき、正常な動作が確保できるので産業上大きな利用性を有している。
【図面の簡単な説明】
【００２９】
【図１】本発明による静電誘導トランジスタを用いたパワーアンプの電源立上げタイミング制限回路の一実施態様を示す図である。
【図２】静電誘導トランジスタを用いたパワーアンプに用いる過大電流制限回路の詳細を説明する図である。
【図３】静電誘導トランジスタのゲートの前に用いるバッファ回路の一実施態様を示す図である。
【図４】静電誘導トランジスタを用いたパワーアンプに用いるバイアス電流設定回路を説明する図である。
【図５】本発明に係る静電誘導トランジスタを用いたパワーアンプの電源立上げタイミング制限回路の遅延回路の各実施態様を示す図である。
【図６】トランジスタの静特性を示す図である。
【符号の説明】
【００３０】
１００１、１００２、１２０２、２００４、２０１１、３００２、３００６、３００７
ＰＮＰトランジスタ
１２０５、１２０６、２００３、２０１３、３００４  ＮＰＮトランジスタ
１００３、１００４、１００５  定電流源
１００６  低電位電源ライン
１００７  正転オーディオ信号
１００８  反転オーディオ信号
１００９、１０１０  初段出力ライン
１０１１  Ｎチャネル静電誘導トランジスタＡ
１０１２  Ｎチャネル静電誘導トランジスタＢ
１０１３  電源Ｅ１
１０１４  電源Ｅ２
１０１５  バイアス抵抗Ｒ１ａ
１０１６  バイアス抵抗Ｒ１ｂ
１０１８  増幅器出力端子
１０１９  電源中間端子
１０２０  電源Ｅ３
１０２１  電源Ｅ４
１０２２  電源端子Ａ
１０２３  電源端子Ｂ
１０２４  電源Ｅ４の端子
１０２５、１０２６、５００７、５００８  遅延回路
１１００  過大電流制限回路
１１０１Ａ、１１０１Ｂ  電流検出素子
１１０２Ａ、１１０２Ｂ  増幅器
１１０３Ａ、１１０３Ｂ  スイッチ
１１０４Ａ、１１０４Ｂ、１１０５Ａ、１１０５Ｂ  ダイオード
１１０６Ａ、１１０６Ｂ  バッファ回路
１２００  バイアス電流設定回路
１２０１  抵抗Ｒ１
１２０３  抵抗Ｒ２
１２０４  調整抵抗
１２０７  抵抗Ｒ３
１２０８  抵抗Ｒ４
１２０９、１２１０  コレクタ
１２１１  電源端子Ｃ
２０００  増幅器バイアス部
２００１、３００３  ツェナーダイオード
２００２、２０１０、２０１２、３００１  抵抗
２００５  コンデンサ
３００５  接合型電界効果トランジスタ
３００８  バッファ出力Ｇ（Ｉ）
５００１、５００２  電圧コンバータ
５００３、５００４  電源ライン端子
５００５、５００６  スイッチ
５００９  電源Ｅ３０
５０１０  電源Ｅ４０
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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