(57)【要約】【課題】リーク電流の発生の抑制を行うゲッタリングの効果を良好に得ることが可能な薄膜トランジスタを提供する。【解決手段】チャネル領域を挟んでソース領域とドレイン領域とを有する半導体層を備える薄膜トランジスタであって、上記ソース領域及びドレイン領域の少なくとも一方の領域は、チャネル領域よりも膜厚の薄い領域を有する薄膜トランジスタであり、好ましくは、上記ソース領域及びドレイン領域の少なくとも一方の領域は、該領域内で膜厚の厚い領域と膜厚の薄い領域とを有する薄膜トランジスタである。【選択図】    図１
2009059940.tif 000002
【特許請求の範囲】
【請求項１】
チャネル領域を挟んでソース領域とドレイン領域とが形成された半導体層を有する薄膜トランジスタであって、
該ソース領域及びドレイン領域の少なくとも一方の領域は、チャネル領域よりも膜厚の薄い領域を有することを特徴とする薄膜トランジスタ。
【請求項２】
前記半導体層は、チャネル領域と、ソース領域及びドレイン領域の少なくとも一方の領域との境界に段差が設けられていることを特徴とする請求項１記載の薄膜トランジスタ。
【請求項３】
前記ソース領域及びドレイン領域の少なくとも一方の領域は、該領域内で膜厚の厚い領域と膜厚の薄い領域とを有することを特徴とする請求項１又は２記載の薄膜トランジスタ。
【請求項４】
前記膜厚の薄い領域は、チャネル領域側とは逆側の末端に位置することを特徴とする請求項３記載の薄膜トランジスタ。
【請求項５】
前記ソース領域及びドレイン領域の少なくとも一方の領域は、該領域内で膜厚の厚い領域と膜厚の薄い領域との境界に段差が設けられていることを特徴とする請求項３又は４記載の薄膜トランジスタ。
【請求項６】
前記半導体層は、断面形状が台形であることを特徴とする請求項１〜５のいずれかに記載の薄膜トランジスタ。
【請求項７】
前記台形は、斜辺と底辺とのなす角度が２０°以下であることを特徴とする請求項６記載の薄膜トランジスタ。
【請求項８】
前記台形は、斜辺の上端に位置する点を底辺に投影した点と、斜辺の下端に位置する点との距離が、高さの２倍以上であることを特徴とする請求項６又は７記載の薄膜トランジスタ。
【請求項９】
前記半導体層は、金属触媒を含有することを特徴とする請求項１〜８のいずれかに記載の薄膜トランジスタ。
【請求項１０】
前記半導体層は、ポリシリコンで構成されていることを特徴とする請求項１〜９のいずれかに記載の薄膜トランジスタ。
【請求項１１】
チャネル領域を挟んでソース領域とドレイン領域とが形成された半導体層を有する薄膜トランジスタの製造方法であって、
該製造方法は、ソース領域及びドレイン領域の少なくとも一方でエッチングが行われる薄膜化工程と、半導体層に対してゲッタリングを行う工程とを含むことを特徴とする薄膜トランジスタの製造方法。
【請求項１２】
前記薄膜化工程は、ソース領域及びドレイン領域の少なくとも一方の一部で選択的エッチングが行われる工程であることを特徴とする請求項１１記載の薄膜トランジスタの製造方法。
【請求項１３】
前記選択的エッチングは、ハーフトーンマスクが用いられることを特徴とする請求項１１又は１２記載の薄膜トランジスタの製造方法。
【請求項１４】
前記製造方法は、薄膜化工程後にソース領域及びドレイン領域に対して不純物を注入する工程を含むことを特徴とする請求項１１〜１３のいずれかに記載の薄膜トランジスタの製造方法。
【請求項１５】
前記薄膜化工程は、チャネル領域側とは逆側の末端を薄くする工程であることを特徴とする請求項１２〜１４のいずれかに記載の薄膜トランジスタの製造方法。
【請求項１６】
前記製造方法は、半導体層のポリシリコン結晶化工程を含むことを特徴とする請求項１１〜１５のいずれかに記載の薄膜トランジスタの製造方法。
【請求項１７】
前記製造方法は、半導体層に金属触媒が添加される工程を含むことを特徴とする請求項１１〜１６のいずれかに記載の薄膜トランジスタの製造方法。
【請求項１８】
請求項１〜１０のいずれかに記載の薄膜トランジスタ、又は、請求項１１〜１７のいずれかに記載の薄膜トランジスタの製造方法により製造された薄膜トランジスタを備えることを特徴とする電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ、薄膜トランジスタの製造方法、及び、電子装置に関する。より詳しくは、連続粒界シリコンを形成する場合に好適な薄膜トランジスタ、そのような薄膜トランジスタの製造方法、及び、そのような薄膜トランジスタを備える電子装置に関するものである。
【背景技術】
【０００２】
薄膜トランジスタ（Thin Film Transistor；ＴＦＴ）は、アクティブマトリクス型の液晶表示装置等の電子装置において半導体素子として備え付けられるものであり、スイッチング素子や制御回路に用いられる等、幅広い分野で利用されている。近年では、液晶表示装置の大型化や高精細化が急速に進展していることからＴＦＴの高性能化が強く求められており、例えば、ＴＦＴ内のシリコン層を複数層とする等、実際に様々な工夫が試みられている（例えば、特許文献１参照。）。
【０００３】
半導体素子に用いられるシリコン層として好適なものに連続粒界シリコン（ＣＧＳ；Continuous Grain Silicon）が挙げられる。ＣＧＳは、シリコン結晶の粒子と粒子の間（結晶粒界）における原子の並び方が連続しているため、移動度が特に優れており、かつ比較的低温で形成することができる。ＣＧＳ化を行うためには、通常、シリコン層には触媒元素が多く添加される。しかしながら、金属触媒等がシリコン層のチャネル領域に存在していると、その金属触媒等を介してリーク電流が発生するおそれがある。
【０００４】
リーク電流の発生を抑制する工夫の一例として、ゲッタリングが挙げられる。ゲッタリングとは、ＴＦＴ内の半導体層及び半導体層近傍に生じた結晶欠陥をトラップとして、半導体層内に存在する金属触媒等をその欠陥部位に拡散させる技術である。具体的には、例えば、ＴＦＴに対し一定条件の熱アニールを行うことで、ゲッタリングの効果を得ることができる。ゲッタリングを行いチャネル領域の金属触媒等を取り除くことで、リーク電流の発生率の低い高性能なＴＦＴを得ることができる。
【０００５】
しかしながら、従来より用いられているゲッタリング方法では、ゲッタリングの効果が充分に得られないことがあった。したがって、より確実にゲッタリングの効果を得るためには未だ改善の余地があった。
【特許文献１】特開２０００−１１４５４２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、上記現状に鑑みてなされたものであり、リーク電流の発生の抑制を行うゲッタリングの効果を良好に得ることが可能な薄膜トランジスタ、薄膜トランジスタの製造方法、及び、電子装置を提供することを目的とするものである。
【課題を解決するための手段】
【０００７】
本発明者は、ゲッタリングの効果を良好に得ることが可能なＴＦＴについて種々検討したところ、ＴＦＴ内の半導体層の形状に着目した。そして、半導体層の膜厚が半導体層全体で同じとなっている場合に、ゲッタリングを行ったとしても半導体層のチャネル領域とソース／ドレイン領域との境界部近く（ジャンクション部）で金属元素が滞留する場合があり、これがソース領域とドレイン領域との間のオフリーク電流の発生や、ゲート絶縁膜耐圧不良といったリーク不良を引き起こすことを見いだした。また、ゲッタリングの効果を高めるために、半導体層内に注入する不純物の量を多くする等、半導体層内の結晶欠陥を多く設ける施策を行うと、半導体層の結晶破壊の過度の進行が生じ、良好なＴＦＴが得られにくいことを見いだした。
【０００８】
図２６は、通常の方法におけるソース／ドレイン領域に対するイオン注入後、及び、熱活性化・ゲッタリング工程後の、半導体層中の金属元素の位置関係を示す断面模式図である。（ａ）はイオン注入後を示し、（ｂ）は熱活性化・ゲッタリング工程後を示す。図２６（ａ）に示すように、本形態は、半導体層２上にゲート絶縁膜３及びゲート電極４を積層して有し、かつ、半導体層２のチャネル領域２ａ及びソース／ドレイン領域２ｂ全体の膜厚がほぼ同じである。ソース／ドレイン領域２ｂに対し不純物の注入を行うと、結晶欠陥密度は底面（基板面）側から順に大きくなっていく。図２６（ａ）中、半導体層２のソース／ドレイン領域２ｂ内での濃淡のちがいは、結晶欠陥の密度の違いを示し、色が濃いほど欠陥が多い。なお、このとき、半導体層２内には金属元素１０が均一に存在しているものとする。
【０００９】
このような半導体層２に対し熱活性化・ゲッタリング工程を行うと、チャネル領域２ａに存在する金属元素１０は、ソース／ドレイン領域（ゲッタリングサイト）２ｂに移動し、ソース／ドレイン領域２ｂ内に均一に存在することになる。しかしながら、本形態のように半導体層２の膜厚が全体で同じである場合には、図２６（ｂ）に示すように、熱活性化・ゲッタリング工程のチャネル領域２ａにおいて金属元素１０が残存してしまう場合があり、これによってリーク不良が発生することがある。
【００１０】
そこで本発明者は、鋭意検討を行ったところ、（１）半導体層内の一部で結晶欠陥の密度を大きくすることで、良好なゲッタリングサイトを形成することができること、（２）半導体層のソース／ドレイン領域内にそのようなゲッタリングサイトを設けることでリーク不良が回避できること、（３）半導体層の膜厚を薄くするほど、結晶欠陥の密度が大きくなることを見いだし、上記課題をみごとに解決することができることに想到し、本発明に到達したものである。
【００１１】
すなわち、本発明は、チャネル領域を挟んでソース領域とドレイン領域とが形成された半導体層を有する薄膜トランジスタであって、上記ソース領域及びドレイン領域の少なくとも一方の領域は、チャネル領域よりも膜厚の薄い領域を有する薄膜トランジスタである。
以下に本発明を詳述する。
【００１２】
本発明の薄膜トランジスタは、チャネル領域を挟んでソース領域とドレイン領域とが形成された半導体層を有する。ＴＦＴのゲート電極への電圧の印加により、ゲート絶縁膜を介して設けられた半導体層は導電性を有することになるので、これを利用してＴＦＴはスイッチング素子等に用いられる。半導体層は、通常、シリコン（Ｓｉ）で形成されており、リン（Ｐ）、ボロン（Ｂ）、ヒ素（Ａｓ）等の不純物が注入されて半導体特性が調整される。また、半導体層は、不純物濃度の低いチャネル領域と、不純物濃度の高いソース／ドレイン領域とで構成される。チャネル領域は、ソース領域とドレイン領域との間に配置される領域であり、電流は、チャネル領域を介してソース領域及びドレイン領域を流れる。このチャネル領域は、リーク不良を回避する点から金属元素の含有量が少ない方が好ましく、また、ゲッタリングの効果を良好に得るためには結晶欠陥の密度が小さい方が好ましい。半導体層は通常、ゲート電極と重畳する領域にチャネル領域、ゲート電極と重畳しない領域にソース領域及びドレイン領域が形成される。なお、本明細書においてソース／ドレイン領域とは、ソース領域及び／又はドレイン領域を意味する。
【００１３】
上記ソース領域及びドレイン領域の少なくとも一方の領域は、チャネル領域よりも膜厚の薄い領域を有する。不純物の注入を行うことにより半導体層には結晶欠陥が生じる。そして、このような結晶欠陥が金属元素をトラップするゲッタリングサイトとなる。不純物の注入によって形成された結晶欠陥は、不純物の活性化のためのアニーリング工程による結晶性の回復により消失していくことになるが、半導体層の結晶性の回復は、多くの場合結晶欠陥の度合いが小さい領域、すなわち、結晶欠陥の密度が低い領域から起こるため、一般的に半導体層内で最も注入ダメージの小さい半導体層下面（基板面側）が結晶性の回復の起点となる。そのため、不純物が高濃度で注入されるソース／ドレイン領域を従来よりも膜厚の薄い領域とすることで、ソース／ドレイン領域内の欠陥密度を大きくすることができ、従来よりもゲッタリング特性に優れた領域を形成することができる。これにより、チャネル領域には金属元素等がより残存しにくくなるため、リーク不良の改善されたＴＦＴが得られることになる。「金属元素」は、物質を金属と非金属と分けた場合に金属に該当するものをいう。リーク電流の発生とは具体的に、ソース領域とドレイン領域との間のリーク、ゲート電極と半導体層との間のリーク等が挙げられる。
【００１４】
本明細書において、「チャネル領域よりも膜厚の薄い領域」は、本発明の効果を奏することができる程度に膜厚差が設けられているものをいい、例えば、チャネル領域の膜厚の８０％以下の膜厚とすることで本発明の効果を良好に得ることができ、７０％以下がより好ましく、一般的に膜厚差が大きければ大きいほどゲッタリングの効果を大きく得ることができる。本発明において半導体層は、単純にゲッタリングの効果から見れば、ソース／ドレイン領域全体が実質的にチャネル領域よりも膜厚が薄くなるようにすることが、本発明の効果を発揮する上で好適である。また、ソース領域とドレイン領域とのいずれもが本発明の形態となっていることが好ましい。なお、チャネル領域とソース／ドレイン領域との比率等、他の条件は、通常用いられる半導体層の条件でよい。
【００１５】
本発明のＴＦＴの構成としては、このような構成要素を必須として形成されるものである限り、その他の構成要素を含んでいても含んでいなくてもよく、通常、半導体層のソース領域上にソース電極、半導体層のドレイン領域上にドレイン電極を備える。また、半導体層と基板との間には、金属元素が半導体層に入り込むことを防ぐベースコート層等を設けてもよい。
【００１６】
上記半導体層は、チャネル領域と、ソース領域及びドレイン領域の少なくとも一方の領域との境界に段差が設けられていることが好ましい。このようにチャネル領域とソース／ドレイン領域との間に明確な段差を設けることにより、より確実にゲッタリングの効果を得ることができる。また、チャネル領域とソース／ドレイン領域との間に段差が設けられているので、膜厚の薄い領域をソース／ドレイン領域で最大限大きくとることができる。なお、段差の角度は特に限定されないが、６０〜１２０°で充分な効果を得ることができる。
【００１７】
上記ソース領域及びドレイン領域の少なくとも一方の領域は、該領域内で膜厚の厚い領域と膜厚の薄い領域とを有することが好ましい。すなわち、ソース領域又はドレイン領域の同一領域内において、相対的に膜厚の厚い領域及び膜厚の薄い領域が形成されている形態であり、例えば、ソース領域の膜厚を考える場合、チャネル領域やドレイン領域の膜厚は考慮しなくてよい。
【００１８】
半導体層の膜厚をソース領域内又はドレイン領域内で異ならせると、該領域内で膜厚が厚い領域に比べて、膜厚が薄い領域の方が、半導体層下面の不純物注入ダメージが大きくなり、結晶性の回復が起こりにくく、結晶性回復後の欠陥密度が大きくなる。よって、ゲッタリングを行った場合、欠陥密度のより高い、膜厚の薄い領域を、半導体層内のゲッタリング専用の領域とすることができる。ソース／ドレイン領域内で結晶欠陥の密度が大きくなりすぎた場合、それが原因となって抵抗が上がってしまい、半導体特性に影響を与える場合があるが、本形態によれば、ソース／ドレイン領域内の全てに過剰に結晶欠陥を生じさせなくてよく、ソース／ドレイン領域の特性を大きく変化させずにすむ。なお、ソース領域及びドレイン領域は、いずれもがこのような形態となっていることがより好ましい。
【００１９】
また、本形態は、ソース／ドレイン領域内で膜厚の異なる領域が形成されているので、通常の不純物の注入工程によって、該領域内で必然的に結晶欠陥密度を異ならせることができ、ゲッタリング効果を高めるための方法として工程が複雑とならない。
【００２０】
本形態において「膜厚の厚い領域」と「膜厚の薄い領域」とは、本発明の効果を奏することができる程度の膜厚差を有する必要があり、例えば、膜厚の薄い領域の膜厚を、膜厚の厚い領域の膜厚の８０％以下の膜厚とすることで本形態の効果を良好に得ることができ、一般的に膜厚差が大きければ大きいほどゲッタリングの効果を大きく得ることができる。また、これらの「膜厚の薄い領域」の面積は「膜厚の厚い領域」の１０分の１以上であることが好ましい。更に、これらの領域での結晶欠陥の度合いとしては、好ましくは、「膜厚の薄い領域」において「膜厚の厚い領域」の２倍以上の結晶欠陥密度を有する。なお、そのような相対性は、電子スピン共鳴装置（ＥＳＲ；Electron Spin Resonance）等によって検出することができる。
【００２１】
上記膜厚の薄い領域は、チャネル領域側とは逆側の末端に位置することが好ましい。これにより、チャネル領域とは離れた末端部分に専用のゲッタリングサイトが形成されることになるので、ソース／ドレイン領域のうち、よりチャネル領域に近い領域をソース／ドレイン領域として機能させることができる。具体的には、ソース／ドレイン電極をソース／ドレイン領域のチャネル領域により近い領域に接続させることで、結晶欠陥によって抵抗の大きくなった領域にソース／ドレイン電極を接続させずにすむ。その結果、従来どおりの特性を持ちつつ、より強力なゲッタリングによってリーク電流の発生を抑制することが可能なＴＦＴが得られることになる。
【００２２】
上記ソース領域及びドレイン領域の少なくとも一方の領域は、該領域内で膜厚の厚い領域と膜厚の薄い領域との境界に段差が設けられていることが好ましい。このようにソース／ドレイン領域内で明確な段差を設けることにより、より確実にゲッタリングの効果を得ることができる。なお、段差の角度は特に限定されないが、６０〜１２０°で充分な効果を得ることができる。
【００２３】
上記半導体層は、断面形状が台形であることが好ましい。本明細書において台形は、全体として台形となっているものをいい、上底と下底とを有し、かつ上底と下底とを結ぶ線が斜辺となっている限り、特に限定されない。すなわち、上底と下底とが必ずしも平行となっているものに限らず、また、斜辺にいくつかの段差が設けられていてもよく、各段の角度がそれぞれ異なっていてもよい。更に、斜辺は、一方が垂直に切り立ったような形状を一部に有していてもよい。このようにソース／ドレイン領域の膜厚がチャネル領域と逆の方向に向かって徐々に薄くなっていく形態とすることにより、バランスよくゲッタリングの効果を得ることが可能となる。また、このような形状は、フォトリソグラフィー法等の光照射によってパターニングしやすい形状である。なお、本形態は、半導体層の断面形状が、半導体層の末端に進むにつれて先細りとなった形状ということもできる。
【００２４】
本形態において、台形の斜辺の起点は、チャネル領域、ソース領域及びドレイン領域のいずれであってもよいが、起点によってその効果は異なる。例えば、ソース領域及び／又はドレイン領域内で斜辺の起点が開始する場合は、ソース／ドレイン領域内で膜厚の異なる領域が形成されることになるので、ソース／ドレイン領域内の全てに過剰に結晶欠陥を生じさせなくてよく、ソース／ドレイン領域の特性を大きく変化させずにすむ。
【００２５】
上記台形の好適な形態としては、（１）斜辺と底辺とのなす角度が２０°以下である形態、及び、（２）斜辺の上端に位置する点を底辺に投影した点と、斜辺の下端に位置する点との距離が、高さの２倍以上である形態が挙げられる。このような形態とすることで、より効果的にゲッタリングが進行することになり、かつ、ソース／ドレイン領域としての特性も向上する。
【００２６】
上記半導体層は、ポリシリコンで構成されていることが好ましい。ポリシリコンで構成されていることにより、導電性に優れた半導体層が得られる。本発明は、ＴＦＴ作製工程中に混入する金属元素を、後のゲッタリング工程によって半導体層のチャネル領域から除外することができるので、このようにポリシリコンが形成される形態に特に有効といえる。
【００２７】
上記半導体層は、金属触媒を含有することが好ましい。例えば、シリコン層に金属触媒を含有させることで、ＣＧＳ化を行うための固相結晶成長法を行うことができ、シリコン層の特性向上を図ることができる。金属触媒としては、例えば、ニッケル（Ｎｉ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ゲルマニウム（Ｇｅ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）等が挙げられ、ニッケル（Ｎｉ）が特に好ましい。本発明の形態によれば、金属触媒を有する場合であっても、後のゲッタリング工程によりチャネル領域から金属触媒を移動させることができるため、このように半導体層に金属触媒が含有されている形態に特に有効といえる。
【００２８】
本発明はまた、チャネル領域を挟んでソース領域とドレイン領域とが形成された半導体層を有する薄膜トランジスタの製造方法であって、上記製造方法は、ソース領域及びドレイン領域の少なくとも一方でエッチングが行われる薄膜化工程と、半導体層に対してゲッタリングを行う工程とを含む薄膜トランジスタの製造方法でもある。
【００２９】
結晶欠陥は、エッチング処理を行うことによっても生じさせることができる。これは、単に膜厚が薄くなるためではなく、エッチングダメージによって起こるものである。半導体層のソース／ドレイン領域に対しエッチング処理を行うことで、そのエッチングされた領域は、エッチングされていない領域に比べ、結晶欠陥の密度が大きくなる。したがって、本発明の製造方法によれば、ソース／ドレイン領域を薄膜化した後のイオン注入により結晶欠陥の密度を異ならせるとともに、エッチングによる結晶欠陥によっても、エッチング処理されていないチャネル領域に比べて結晶欠陥領域を形成することができるので、ソース／ドレイン領域の膜厚を薄くするだけの場合よりも、より強力なゲッタリングサイトを形成することができる。エッチングの種類としては限定されず、ドライエッチング、ウェットエッチングのいずれであってもよいが、パターニングの正確性の点から、ドライエッチングを行うことがより好ましい。エッチングされる領域は、ソース／ドレイン領域内であれば特に限定されず、ソース／ドレイン領域全体であっても、ソース／ドレイン領域の一部であってもよい。ソース／ドレイン領域の一部をエッチングする方法については、下記で詳述する。
【００３０】
本明細書において「ゲッタリング」とは、ＴＦＴ内の半導体層に生じた結晶欠陥をトラップとして、半導体層内に存在する金属触媒等をその欠陥部位に拡散させる技術をいい、半導体層を加熱する方法であれば特に限定されず、ゲッタリングの方法としては、炉アニール法、ランプアニール法等の熱アニール法が挙げられる。なお、不純物の活性化工程もまた熱アニール等によって行われるため、本発明の製造方法によれば、ゲッタリング工程と、不純物の活性化工程とを一度に行ってもよい。本発明の製造方法によれば、ゲッタリングを行うことで、チャネル領域中の金属元素等を効果的にチャネル領域外に移動させることができ、そのようにして得られた薄膜トランジスタは、オフリーク電流の発生やゲート絶縁膜耐圧不良といったリーク不良を抑制するものとなる。
【００３１】
上記薄膜化工程は、ソース領域及びドレイン領域の少なくとも一方の一部で選択的エッチングが行われる工程であることが好ましい。ソース／ドレイン領域内の一部を選択的エッチングすることで、ソース領域又はドレイン領域内で「膜厚の厚い領域」と「膜厚の薄い領域」とを形成することができ、かつ、該領域内で結晶欠陥密度の異なる領域を形成することができる。本形態によれば、ゲッタリングを行った場合、欠陥密度のより高い、膜厚の薄い領域を、半導体層内のゲッタリング専用の領域とすることができる。ソース／ドレイン領域内で結晶欠陥の密度が大きくなりすぎた場合、それが原因となって抵抗が上がってしまい、半導体特性に影響を与える場合があるが、本形態によれば、ソース／ドレイン領域内の全てに過剰に結晶欠陥を生じさせなくてよく、ソース／ドレイン領域の特性を大きく変化させずにすむ。なお、選択的エッチングは、ソース領域及びドレイン領域のいずれに対しても行われることがより好ましい。
【００３２】
選択的エッチングの方法としては、例えば、マスクを用いてレジストに対し選択的露光を行ってエッチング領域を選択する方法等が挙げられ、より詳しくは、レジストの露光、現像及び剥離を、露光領域を変えて複数回行う方法、露光の際にハーフトーンマスクを用いる方法等が挙げられる。
【００３３】
上記選択的エッチングは、ハーフトーンマスクが用いられることが好ましい。選択的エッチングを行う方法としては、マスクを用いてレジストに対し選択的露光を行ってエッチング領域を選択し、エッチング処理を行う方法が挙げられるが、このとき、ハーフトーンマスクを用いることで、一度の露光、現像及び剥離工程で、被エッチング領域の膜厚を異ならせることが可能となる。また、これにより、半導体層の形状を、例えば台形といったようなチャネル領域と逆側に向かって徐々に膜厚が小さくなる形状に容易にパターニングすることができ、その後のゲッタリングをバランスよく行うことが可能となる。本明細書において、「ハーフトーンマスク」とは、光透過率がマスクの透光部よりも小さく、かつ光透過率がマスクの遮光部よりも大きい部位を有するマスクをいう。このようなマスクは、微細な開口パターンを設ける、又は、膜厚を遮光領域よりも薄くする等により作製することができる。また、このハーフトーンマスクによる光の透過性の調整により、形成されるシリコンの段差及び斜辺の角度の程度を調整することができる。
【００３４】
上記製造方法は、薄膜化工程後にソース領域及びドレイン領域に対して不純物を注入する工程を含むことが好ましい。本明細書において「不純物」は、半導体特性の調整のためにドーピングされるリン（Ｐ）、ボロン（Ｂ）、ヒ素（Ａｓ）等の元素をいう。不純物注入工程によっても半導体層に対して結晶欠陥を生じさせることは可能であり、不純物注入によって形成される結晶欠陥の結晶性の回復は、半導体層の膜厚が薄いほど起こりにくいため、このように選択的エッチングされ、膜厚の異なる領域が生じた後に不純物の注入工程を行うことで、半導体層中の結晶欠陥密度を領域ごとで異ならせることができる。また、選択的エッチングにより生じた結晶欠陥と、不純物の注入により生じた結晶欠陥との組み合わせにより、薄膜化を行った領域と薄膜化を行っていない領域とで欠陥差が大きくなり、より強力なゲッタリングサイトが形成されることになる。
【００３５】
このような不純物注入工程は、特に、ソース領域及びドレイン領域の少なくとも一方の一部を選択的エッチングする方法を用いた場合に好適であり、このように選択的エッチングされ、ソース／ドレイン領域内において膜厚の異なる領域が生じた後に通常の不純物の注入工程を行うことのみで、ソース／ドレイン領域内の一部に、結晶欠陥密度の高い領域を形成することができる。したがって、本形態の製造方法によれば、製造工程を特に増やすことなく、より強力なゲッタリングサイトをソース／ドレイン領域内の一部に形成することができる。
【００３６】
上記薄膜化工程は、チャネル領域側とは逆側の末端を薄くする工程であることが好ましい。これにより、チャネル領域とは離れた末端部分に専用のゲッタリングサイトが形成されることになるので、ソース／ドレイン領域のうち、よりチャネル領域に近い領域をソース／ドレイン領域として機能させることができる。具体的には、ソース／ドレイン電極をソース／ドレイン領域のチャネル領域により近い領域に接続させることで、結晶欠陥によって抵抗の大きくなった領域にソース／ドレイン電極を接続させずにすむ。その結果、従来どおりの特性を持ちつつ、より強力なゲッタリングによってリーク電流の発生を抑制することが可能なＴＦＴが得られることになる。
【００３７】
上記製造方法は、半導体層のポリシリコン結晶化工程を含むことが好ましい。ポリシリコン結晶化工程とは、レーザー照射等による溶融及び冷却により、アモルファスシリコンからポリシリコンに結晶化を行う方法であり、導電性に優れた半導体層が得られる。本発明は、ＴＦＴ作製工程中に混入する金属元素を、後のゲッタリング工程によって半導体層のチャネル領域から除外することができるので、このようにポリシリコンを形成する方法に特に有効といえる。
【００３８】
上記製造方法は、半導体層に金属触媒が添加される工程を含むことが好ましい。本発明の方法によれば、例えば、シリコンをＣＧＳ化処理するために金属触媒を添加する場合であっても、後のゲッタリング工程によりチャネル領域から金属触媒を移動させることができるため、このように半導体層に金属触媒を含有させる方法に特に有効といえる。
【００３９】
本発明はまた、上記薄膜トランジスタ、又は、上記製造方法によって製造された薄膜トランジスタを備える電子装置でもある。本発明の電子装置は上記薄膜トランジスタ、又は、上記製造方法によって作製される薄膜トランジスタを備えているので、オフリーク電流の発生やゲート絶縁膜耐圧不良といったリーク不良が抑制された電子装置となる。電子装置の種類としては、例えば、液晶表示装置、有機エレクトロルミネッセンス表示装置、カーナビゲーション、携帯電話、パーソナルコンピュータ、電子辞書等が挙げられる。
【発明の効果】
【００４０】
本発明のＴＦＴによれば、チャネル領域の外側に、チャネル領域よりも膜厚の薄い領域を形成しているので、チャネル領域よりも、チャネル領域よりも膜厚の薄い領域に多くの結晶欠陥を生じさせ、これをゲッタリングサイトとすることができ、それによりゲッタリングの効果を良好に得ることができる。
【発明を実施するための最良の形態】
【００４１】
以下に実施形態を掲げ、本発明について図面を用いて更に詳細に説明するが、本発明はこれらの実施形態のみに限定されるものではない。
【００４２】
（実施形態１）
図１は、実施形態１のＴＦＴの断面模式図である。図１に示すように、実施形態１のＴＦＴは、基板１１上にシリコン層（半導体層）１２、ゲート絶縁膜１３及びゲート電極１４がこの順に積層された構成となっている。基板１１は、ガラス基板、プラスチック等のフレキシブル基板等を用いることができる。シリコン層１２は、アモルファスシリコン、ポリシリコン等を用いることができるが、導電性の点からポリシリコンであることが好ましい。より好ましくは、連続粒界シリコン（ＣＧＳ）であり、シリコン結晶の粒子と粒子の間（結晶粒界）における原子の並び方が連続しているため、移動度が特に優れており、かつ比較的低温で形成することができる。シリコン層１２のうち、チャネル領域１２ａは、ソース／ドレイン領域１２ｂよりも不純物濃度が低い。シリコン層１２に含まれる不純物は、リン（Ｐ）又はボロン（Ｂ）が一般的である。また、シリコン層１２は、ＣＧＳ化を行うために用いた触媒元素（Ｎｉ）を多く含有している。
【００４３】
実施形態１においてシリコン層１２は、チャネル領域１２ａとソース／ドレイン領域１２ｂとの境界で段差が設けられており、チャネル領域１２ａよりもソース／ドレイン領域１２ｂで膜厚が薄い。実施形態１においてソース／ドレイン領域１２ｂは、従来よりも膜厚が薄く設定されているため、結晶欠陥が従来のソース／ドレイン領域よりも多く含まれている。そのため、実施形態１のＴＦＴによれば、触媒元素をチャネル領域１２ａから取り除くゲッタリングの効果を良好に得ることができる。
【００４４】
なお、シリコンの結晶欠陥の密度は、電子スピン共鳴装置（ＥＳＲ）により検出することができ、チャネル領域１２ａにおいて、相対的にソース／ドレイン領域１２ｂの２倍以上であることが好ましい。
【００４５】
図２は、実施形態１のＴＦＴの平面模式図である。図２に示すように、実施形態１のＴＦＴにおいて基板１１上に形成されたシリコン層１２は、チャネル領域１２ａがゲート電極１４下に位置し、ソース／ドレイン領域１２ｂがゲート電極１４下以外の領域に位置し、全体として長方形となっている。
【００４６】
本発明のＴＦＴがゲッタリングの効果を得られる原理について、以下に図面を用いて説明する。図３は不純物の注入による結晶欠陥の発生の分布を示すシリコン層の断面模式図であり、（ａ）は従来の形態を示し、（ｂ）は実施形態１を示す。図５はエッチングによる結晶欠陥の発生の分布を示すシリコン層の断面模式図である。
【００４７】
図３（ｂ）に示すように、シリコン層１２の膜厚をゲート電極１４下の領域に位置するチャネル領域１２ａよりも、ゲート電極１４下以外の領域に位置するソース／ドレイン領域１２ｂで薄く形成した場合、その後の、ゲート絶縁膜１３を介して不純物注入を行うこと（図中の矢印）によって生じるソース／ドレイン領域１２ｂでの結晶欠陥の密度は、図３（ａ）に示すように、シリコン層２の膜厚をゲート電極４下の領域に位置するチャネル領域２ａと、ゲート電極４下以外の領域に位置するソース／ドレイン領域２ｂとで同じとし、ゲート絶縁膜３を介して不純物注入を行った場合よりも大きくなる。図３中の破線で示した曲線は、後述する図４の曲線を投影させたものである。また、図３のｘ印は、半導体層２中に形成された結晶欠陥を示す。不純物注入後には、不純物とシリコンとを結合させるために熱アニール等による活性化工程が行われるが、このとき、一般的に結晶回復は結晶性が最も崩れていない箇所を起点に生じることになる。実施形態１のＴＦＴによれば、ソース／ドレイン領域ｂにおいて、シリコン層１２の下端（基板側）に多くの不純物が存在することになるため、活性化工程による結晶の回復率が下がり、結晶欠陥が多く残る。
【００４８】
図４は、不純物注入の深さと、注入された不純物濃度との関係を示すグラフである。図４に示すように、不純物注入の深さが深くなるにつれ、一度は急激に不純物濃度が増加し、ピーク地点（Ｒｐ値）を超えてからは、徐々に不純物濃度は低下していく。したがって、ゲート絶縁膜及びシリコン層の膜厚を変えることで、シリコン層の下部（基板側）に到達する不純物濃度を変えることができる。
【００４９】
図５に示すように、シリコン層１２の膜厚をチャネル領域１２ａよりもソース／ドレイン領域１２ｂで薄く形成する方法として、チャネル領域１２ａを形成する領域の上にレジスト１５を設け、図中の矢印の方向にエッチングを行う方法が挙げられる。ソース／ドレイン領域１２ｂが薄膜化されることで、結晶欠陥の密度が、チャネル領域１２ａと同じ膜厚としたときよりも大きくなる。図５中のｘ印で示すように、エッチングの作用によりソース／ドレイン領域１２ｂに多くの結晶欠陥が形成される。このように、仮にシリコン層の膜厚に差はなくても、エッチングのようにプラズマや薬液にさらすことによっても結晶欠陥を作ることができるので、ソース／ドレイン領域１２ｂの膜厚を薄くする効果に加えて更に、エッチングによる効果によってもシリコン層１２のソース／ドレイン領域１２ｂにより多くの結晶欠陥を生じさせることができ、ゲッタリング能力を向上させることが可能となる。図５中のｘ印で示すように、エッチングによるシリコン層１２の結晶欠陥は、シリコン層１２上部（ゲート絶縁膜側）に多く形成され、シリコン層１２下部（基板側）に進むにつれ、結晶欠陥は少なくなる。
【００５０】
このようにエッチングによりシリコン層１２のソース／ドレイン領域１２ｂの膜厚をチャネル領域１２ａよりも薄く形成することにより、ソース／ドレイン領域１２ｂを良好なゲッタリングサイトとすることができ、その後のゲッタリング工程により、チャネル領域１２ａから効果的に触媒元素等を取り除くことができ、かつ、不純物の活性化を同時に行うことができる。
【００５１】
図６は、実施形態１におけるソース／ドレイン領域に対するイオン注入後、及び、熱活性化・ゲッタリング後の、半導体層中の金属元素の位置関係を示す断面模式図である。（ａ）はイオン注入後を示し、（ｂ）は熱活性化・ゲッタリング後を示す。図６（ａ）に示すように、実施形態１では、半導体層１２上にゲート絶縁膜１３及びゲート電極１４を積層形成して有し、かつ、半導体層１２のチャネル領域１２ａとソース／ドレイン領域１２ｂとの境界に段差が設けられている。図６（ａ）中、ソース／ドレイン領域１２ｂ内での濃淡のちがいは、結晶欠陥の度合いの違いを示し、色が濃いほど欠陥が多い。すなわち、実施形態１の半導体層１２に対し不純物の注入を行うと、結晶欠陥密度は底面（基板面）側から順に大きくなっていく。なお、このとき、半導体層１２内には金属元素１０が均一に存在しているものとする。
【００５２】
このような半導体層１２に対し熱活性化・ゲッタリング工程を行うと、チャネル領域１２ａに存在する金属元素１０は、良好にソース／ドレイン領域（ゲッタリングサイト）１２ｂに移動することとなり、そうすると、図６（ｂ）に示すように、熱活性化・ゲッタリング工程後の半導体層１２内のチャネル領域１２ａにおいて金属元素が滞留しにくくなり、リーク不良が改善される。
【００５３】
図７は、ソース／ドレイン領域でのシート抵抗の大きさと、シリコン層の膜厚との関係を示すグラフである。なお、図７でのシート抵抗の大きさは、ソース／ドレイン領域に実際に不純物であるリン（Ｐ）を注入し、熱アニール等の活性化工程を行った後のソース／ドレイン領域での抵抗値（Ω／□）である。図７に示すように、シリコン層の膜厚が薄くするにつれ、シリコン層の結晶欠陥の密度は増大する傾向にあるため、シート抵抗も増大していく。
【００５４】
図８は、リーク不良等のＴＦＴのゲッタリング不足に起因する不良率と、シリコン層の膜厚との関係を示すグラフである。図８に示すように、シリコン層の膜厚が薄くなり、活性化後の結晶欠陥が増大するにつれゲッタリングサイトは多くなるので、ゲッタリング不足に起因する不良率は減少していく。
【００５５】
以下に、実施形態１のＴＦＴの製造方法について詳述する。図９−１〜図９−１０及び図１０−１〜図１０−４は、実施形態１のＴＦＴの製造フローを示す模式図であり、各図は、ＴＦＴの各製造段階の断面模式図である。
【００５６】
まず、基板１１上にシリコン層を形成する。実施形態１においてシリコン層１２は、アモルファスシリコンからなるシリコン層１２を形成した後、ＣＧＳ化のための固相結晶成長法を含む低温ポリシリコン（Low Temperature Poly Silicon；ＬＰＳ）化処理を行い、連続粒界ポリシリコンからなるシリコン層１２を形成する。
【００５７】
具体的にはまず、図９−１に示すように、基板１１上にＣＶＤ（Chemical Vapor Deposition）法、プラズマＣＶＤ法、低圧ＣＶＤ法、常圧ＣＶＤ法、リモートＣＶＤ法等によりアモルファスシリコンからなるシリコン層１２を膜厚５０ｎｍで一面に形成する。
【００５８】
次に、図９−２に示すように、触媒元素としてニッケル（Ｎｉ）を図中の矢印方向から、シリコン層１２に添加し、基板１１及びシリコン層１２を炉にて窒素雰囲気中、約６００℃で約１時間加熱処理を行い、固相結晶成長させる。次に、固相結晶成長したシリコン層１２にレーザー光を照射して溶融し、更に再結晶化させることにより、連続粒界ポリシリコンからなるシリコン層１２を形成する。レーザー光としては、例えば、ＸｅＣｌエキシマレーザー等が挙げられる。なお、アモルファスシリコンの結晶化については、固相結晶成長だけを行い、レーザー光照射を行わないものとしてもよい。
【００５９】
次に、図９−３に示すように、シリコン層１２上にレジスト１５ａを形成し、実施形態１のシリコン層をパターニングする領域に遮光部を有し、かつ、その他の領域に開口部を有するマスク１６ａを配置し、図中の矢印方向から露光、及び、現像を行い、更に四フッ化炭素（ＣＦ４）を用いたドライエッチングを行い、レジスト１５ａを剥離して、シリコン層１２を島状にパターニングする。
【００６０】
次に、図９−４に示すように、シリコン層１２上にレジスト１５ｂを形成し、チャネル領域を形成する領域に遮光部を有し、かつ、その他の領域に開口部を有するマスク１６ｂを配置し、図中の矢印方向から露光、及び、現像を行い、更に四フッ化炭素（ＣＦ４）を用いたドライエッチングを行い、レジスト１５ｂを剥離して、図９−５に示すような膜厚の薄い領域を一部に有するシリコン層１２を形成する。なお、この工程においては、該膜厚の薄い領域がエッチングにより全て削られてしまわないように、エッチング時間等の条件を調整する必要がある。
【００６１】
なお、露光方法としては、上述の方法のほかにハーフトーンマスクを用いる方法も挙げられる。この場合は、図１０−１に示すように、まず基板１１上に形成されたシリコン層１２上にレジスト１５ｃを形成し、次に、チャネル領域１２ａを形成する領域上に遮光部を有し、ソース／ドレイン領域１２ｂを形成する領域にハーフトーン部を有し、かつ、その他の領域に開口部を有するハーフトーンマスク１６ｃを配置し、図中の矢印の方向から露光、及び、現像を行う。そして、四フッ化炭素（ＣＦ４）を用いたドライエッチングを行う。
【００６２】
このとき、ドライエッチングの一つの方法としては、図１０−２に示すように、一括エッチングを行って、レジスト１５ｃ及びシリコン層１２のソース／ドレイン領域１２ｂを形成する領域を削る方法が挙げられる。そして、残存したレジスト１５ｄを剥離して、図９−５に示すようなシリコン層１２の形状を得る。
【００６３】
また、このときのドライエッチングのもう一つの方法としては、図１０−３に示すように、一旦島状のシリコン層１２を形成し、その後アッシング等でレジスト１５ｅを後退させ、図１０−４に示すように、レジスト薄膜部が消失したレジスト１５ｆを形成してから、更に段差形成のエッチングを行い、残存したレジスト１５ｆを剥離して、図９−５に示すようなシリコン層１２の形状を得る方法が挙げられる。
【００６４】
上述のような本実施形態のエッチング工程によれば、シリコン層の一部の領域の薄膜化とともに、該領域内に結晶欠陥を生じさせることができ、この結晶欠陥がゲッタリングサイトとして機能することになる。
【００６５】
次に、図９−６に示すように、ＣＶＤ法、プラズマＣＶＤ法、低圧ＣＶＤ法、常圧ＣＶＤ法、リモートＣＶＤ法等により、基板１１上及びシリコン層１２上にゲート絶縁膜１３を膜厚１００ｎｍで形成する。ゲート絶縁膜１３の材料としては、例えば、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮｘ）、シリコン酸窒化物（ＳｉＮＯ）等を用いることができる。なお、ゲート絶縁膜１３は、これらの積層膜であってもよい。
【００６６】
次に、図９−７に示すように、スパッタ法、ＣＶＤ法等を用いて、ゲート絶縁膜１３上に金属膜を膜厚４００ｎｍで堆積させた後、フォトリソグラフィー法等によりパターニングすることにより、ゲート電極１４を形成する。ゲート電極１４の材料としては、チタン（Ｔｉ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、タングステン（Ｗ）、これらの窒化物等を用いることができる。なお、ゲート電極１４は、これらの積層膜であってもよい。
【００６７】
次に、図９−８に示すように、シリコン層１２に不純物を注入するため、ＰチャネルＴＦＴであればボロン（Ｂ）を、ＮチャネルＴＦＴであればリン（Ｐ）を、図中の矢印方向からイオンドーピングする。このとき、不純物は、自己整合的にゲート電極１４下には注入されず、ゲート電極１４下に位置するシリコン層１２はチャネル領域１２ａとなり、その他の領域に位置するシリコン層１２は、ソース／ドレイン領域１２ｂとなる。このような不純物注入によって形成される結晶欠陥は、ソース／ドレイン領域１２ｂにおいて従来よりも多く存在することになる。
【００６８】
次に、図９−９に示すように、触媒元素（Ｎｉ）のゲッタリングを行うために、図中の下向き矢印が示すように、全体に熱アニールを行う。熱アニールとしては、例えば、窒素雰囲気中、５５０〜７２０℃の加熱処理を５分〜４時間行う方法が挙げられる。これにより、触媒元素が拡散し、ソース／ドレイン領域１２ｂに形成されたゲッタリングサイトに、触媒元素（Ｎｉ）が移動する。実施形態１によれば、チャネル領域１２ａから、従来よりも効果的に触媒元素（Ｎｉ）を取り除くことができるので、リーク不良の発生率の低いＴＦＴが得られることとなる。
【００６９】
また、このような熱アニール工程によれば、ゲッタリングの効果と同時に、シリコンと不純物とを結合させる活性化の効果も奏することとなる。実施形態１によれば、シリコン層１２の結晶破壊の過度の進行は発生しておらず、充分な活性化効果が得られる。
【００７０】
なお、ゲッタリングの方法としては、その他にランプアニール、レーザーアニールを行う方法等が挙げられる。
【００７１】
そして最後に、図９−１０に示すように、ゲート絶縁膜１３上及びゲート電極１４上に層間絶縁膜１７を形成し、層間絶縁膜１７の、シリコン層のソース／ドレイン領域１２ｂと重畳する領域にコンタクトホールを設け、そのコンタクトホールの中にソース／ドレイン電極１８を形成し、実施形態１のＴＦＴは完成する。
【００７２】
このようにして作製されたＴＦＴは、例えば、液晶表示装置、有機エレクトロルミネッセンス表示装置、カーナビゲーション、携帯電話、パーソナルコンピュータ、電子辞書等の電子装置に備え付けられる。
【００７３】
（実施形態２）
実施形態２は、ＣＧＳ化処理を行わずにアモルファスシリコンのポリシリコン化処理を行う点で実施形態１と異なっているが、それ以外は実施形態１と同様である。実施形態１においては主にＣＧＳ化処理に用いた触媒元素（Ｎｉ）をゲッタリングするためのものであったが、実施形態２のようにシリコン層に触媒元素（Ｎｉ）を添加しない場合であっても、シリコン層中には、例えば、ガラス基板からナトリウム（Ｎａ）等の金属元素が移動してくる等、様々な金属元素が存在している。チャネル領域はこのような金属元素はできるだけ含まないほうが好ましく、本発明のゲッタリングによればそのような金属元素を取り除くことができる。
【００７４】
以下に、ＣＧＳ化処理を行わずにアモルファスシリコンのポリシリコン化処理を行う方法について、詳述する。
【００７５】
まず、ＣＶＤ（Chemical Vapor Deposition）法、プラズマＣＶＤ法、低圧ＣＶＤ法、常圧ＣＶＤ法、リモートＣＶＤ法等により基板上にアモルファスシリコンからなるシリコン層を一面に形成する。
【００７６】
次に、アモルファスシリコンからなるシリコン層にレーザー光を照射して溶融し、更に再結晶化させることにより、ポリシリコンからなるシリコン層を形成する。レーザー光としては、例えば、エキシマレーザー、固体レーザー等が挙げられる。またこのとき、レーザー光によるアモルファスシリコンの溶融及び固化を繰り返し、横方向（ビーム長尺の垂直方向）に結晶を成長させる逐次的横成長結晶法（Sequential Lateral Solidification；ＳＬＳ）を用いてもよい。
【００７７】
そして、金属元素のゲッタリングを行うために、基板全体に熱アニールを行う。熱アニールとしては、例えば、窒素雰囲気中、５５０〜７２０℃の加熱処理を５分〜４時間行う方法が挙げられる。これにより、触媒元素が拡散し、ソース／ドレイン領域に形成されたゲッタリングサイトに金属元素が移動する。
【００７８】
実施形態２によっても、ソース／ドレイン領域に多くのゲッタリングサイトが形成されているので、チャネル領域から効果的に金属元素を取り除くことができ、リーク不良や信頼性不良が起こりにくいＴＦＴが得られることとなる。
【００７９】
（実施形態３）
図１１は、実施形態３のＴＦＴの断面模式図である。実施形態３のＴＦＴは、シリコン層３２のソース／ドレイン領域３２ｂ内において、チャネル領域３２ａ側の領域に膜厚の厚い領域３２ｃが形成され、チャネル領域３２ａ側でない領域に膜厚の薄い領域３２ｄが形成されている。実施形態３においては、チャネル領域３２ａとソース／ドレイン領域３２ｂ内での膜厚の厚い領域３２ｃとが膜厚が同じであり、ソース／ドレイン領域３２ｂ内での膜厚の薄い領域３２ｄにおいて、チャネル領域３２ａ及びソース／ドレイン領域３２ｂ内での膜厚の厚い領域３２ｃよりも膜厚が薄い。
【００８０】
すなわち、実施形態３のＴＦＴは、図１１に示すように、基板３１上にシリコン層（半導体層）３２、ゲート絶縁膜３３及びゲート電極３４がこの順に積層された構成となっており、ソース／ドレイン領域３２ｂ内での膜厚の厚い領域３２ｃとソース／ドレイン領域３２ｂ内での膜厚の薄い領域３２ｄとの境界に段差が設けられている。また、該膜厚の薄い領域３２ｄは、チャネル領域３２ａの逆側の末端に位置する。このような形態によれば、結晶の欠陥は、ソース／ドレイン薄膜領域３２ｄで最も多く形成されることになるので、ゲッタリングサイトは主にソース／ドレイン薄膜領域３２ｄとなり、ソース／ドレイン領域３２ｂ全体に多くの結晶欠陥を形成する必要がなくなり、ソース／ドレイン領域３２ｂの特性に影響を与えにくい。なお、実施形態３のＴＦＴは、シリコン層の形状以外の点では、実施形態１のＴＦＴと同様である。
【００８１】
図１２は、実施形態３のＴＦＴの平面模式図である。図１２に示すように、実施形態３のＴＦＴにおいて基板３１上に形成されたシリコン層３２は、チャネル領域３２ａがゲート電極３４下に位置し、ソース／ドレイン領域３２ｂがゲート電極３４下以外の領域に位置する。ソース／ドレイン領域３２ｂを構成するソース／ドレイン内で膜厚の厚い領域３２ｃと、ソース／ドレイン内で膜厚の薄い領域３２ｄとでは、該膜厚の薄い領域３２ｄの方が幅が広く、シリコン層３２全体としてＨ型となっている。なお、図１２においては、ソース／ドレイン薄膜領域３２ｄは全体として正方形となっているが、特に限定されず、例えば、円形、楕円形、その他の多角形としてもよい。
【００８２】
図１３は、実施形態３のＴＦＴにおいて、不純物の注入による結晶欠陥の発生の分布を示すシリコン層の断面模式図である。図１３に示すように、シリコン層３２のソース／ドレイン領域３２ｂ内において、膜厚の厚い領域３２ｃと膜厚の薄い領域３２ｄとを形成した場合、その後の、ゲート絶縁膜３３を介して行われる不純物注入工程（図中の矢印）によって、ソース／ドレイン領域３２ｂ内において、図１３のｘ印で示すように結晶欠陥の異なる領域が形成される。これは、ソース／ドレイン領域３２ｂの膜厚を薄くすることによって、シリコン層３２下部（基板側）に多くの不純物を到達させることができるためであり、ソース／ドレイン領域３２ｂでの結晶欠陥の密度は、膜厚の薄い領域３２ｄにおいてより大きくなる。なお、図１３中の破線で示した曲線は、上述の図４の曲線を投影させたものである。不純物注入後には、不純物とシリコンとを結合させるために熱アニール等による活性化工程が行われるが、このとき、一般的に結晶回復は結晶性が最も崩れていない箇所を起点に生じることになる。実施形態３のＴＦＴによれば、ソース／ドレイン領域３２ｂにおいて膜厚の薄い領域３２ｄを、シリコン層３２の下端（基板側）にも多くの不純物が存在することになるため、活性化工程による結晶の回復率が下がり、結晶欠陥が多く残る。
【００８３】
図１４は、実施形態３におけるソース／ドレイン領域に対するイオン注入後、及び、熱活性化・ゲッタリング後の、半導体層中の金属元素の位置関係を示す断面模式図である。（ａ）はイオン注入後を示し、（ｂ）は熱活性化後を示す。図１４（ａ）に示すように、実施形態３では、半導体層３２上にゲート絶縁膜３３及びゲート電極３４を積層して有し、かつ、半導体層のチャネル領域３２ａとソース／ドレイン領域３２ｂとの境界に段差が設けられている。場合であり、不純物の注入によって形成される結晶欠陥は、底面（基板面）側から順に大きくなっていく。半導体層３２のソース／ドレイン領域３２ｂ内での濃淡のちがいは、結晶欠陥の度合いの違いを示し、濃いほど欠陥が多い。なお、このとき、半導体層３２内には金属元素１０が均一に存在しているものとする。
【００８４】
このような半導体層３２に対し熱活性化・ゲッタリング工程を行うと、後の半導体層３２内においては、チャネル領域３２ａに存在する金属元素１０は、図１４（ｂ）に示すように、良好にソース／ドレイン領域（ゲッタリングサイト）３２ｂに移動することとなり、熱活性化・ゲッタリング工程後のチャネル領域３２ａにおいて金属元素が滞留しにくくなり、リーク不良が改善される。
【００８５】
また、実施形態３のようにソース／ドレイン領域３２ｂをソース／ドレイン厚膜領域３２ｃと、ソース／ドレイン薄膜領域３２ｄとに分けることで、結晶の欠陥は、シリコン層３２中でソース／ドレイン薄膜領域３２ｄに最も多く存在することになるので、ゲッタリングサイトは主にソース／ドレイン薄膜領域３２ｄとなる。ソース／ドレイン領域３２ｂに結晶欠陥を多く作りすぎた場合、抵抗が増大しすぎて逆にオン電流が発生しなくなる可能性がでてくるが、このようにゲッタリングサイトをソース／ドレイン領域３２ｂの全体としないことで、ソース／ドレイン領域３２ｂの全てに過剰に結晶欠陥を形成する必要がなくなり、ソース／ドレイン領域３２ｂの特性に影響を与えにくい。
【００８６】
具体的には、膜厚の厚い領域３２ｃ上のゲート絶縁膜３３にコンタクトホールを設け、半導体層３２のうち膜厚の厚い領域３２ｃとソース／ドレイン電極とを接続することで、結晶欠陥の存在による抵抗の増大の影響を受けにくいＴＦＴが得られることになる。
【００８７】
実施形態３のＴＦＴの製造方法は、マスクの開口部の配置を異ならせること以外は、実施形態１の製造方法と同様である。具体的には、以下の方法により形成することができる。図１５−１〜図１５−３は、実施形態３のＴＦＴの、シリコン層３２の膜厚をソース／ドレイン領域内で膜厚の薄い領域３２ｄで最も薄く形成する製造フローを示す模式図であり、各図は、ＴＦＴの各製造段階の断面模式図である。なお、図１５−１〜図１５−３は、実施形態１の図９−１〜図９−４に相当する。
【００８８】
まず、図１５−１に示すように、実施形態１と同様の方法により、シリコン層３２を基板３１上に一面に形成する。
【００８９】
次に、図１５−２に示すように、シリコン層３２上にレジスト３５ａを形成し、実施形態３のシリコン層を配置する領域に遮光部を有するマスク３６ａを配置し、図中の矢印の方向から露光、及び、現像を行い、更に四フッ化炭素（ＣＦ４）を用いたドライエッチングを行い、レジスト３５ａを剥離して、シリコン層３２を島状にパターニングする。
【００９０】
次に、図１５−３に示すように、シリコン層３２上にレジスト３５ｂを形成し、チャネル領域及びソース／ドレイン内で膜厚の厚い領域を形成する領域に遮光部を有し、かつ、その他の領域に開口部を有するマスク３６ｂを配置し、図中の矢印の方向から露光、及び、現像を行い、更に四フッ化炭素（ＣＦ４）を用いたドライエッチングを行い、レジスト３５ｂを剥離して、ソース／ドレイン領域内で膜厚の薄い領域を形成する。なお、この工程においては、該膜厚の薄い領域がエッチングにより全て削られてしまわないように、エッチング時間等の条件を調整する必要がある。
【００９１】
このような選択的エッチング工程により、ソース／ドレイン領域３２ｂ内において膜厚の厚い領域と膜厚の薄い領域とを有する実施形態３のシリコン層３２を形成することができる。
【００９２】
なお、実施形態３のシリコン層３２を実施形態２のように通常のポリシリコンとしてもよく、その場合、チャネル領域３２ａから効果的に金属元素を取り除くことができ、リーク不良や信頼性不良が起こりにくいＴＦＴが得られることとなる。
【００９３】
（実施形態４）
図１６は、実施形態４のＴＦＴの断面模式図である。図１６に示すように、実施形態４のＴＦＴが備えるシリコン層４２は、チャネル領域４２ａよりもソース／ドレイン領域４２ｂで膜厚が薄く形成されており、かつ、ソース／ドレイン領域４２ｂ内で膜厚が異なる領域を含んでいる点で実施形態３と同様である。ただし、実施形態３と異なり、実施形態４のシリコン層４２は、チャネル領域４２ａとソース／ドレイン領域４２ｂとの境界からチャネル領域と逆側に向かって徐々に膜厚が薄くなっていく形状を有する。すなわち、基板４１上にシリコン層（半導体層）４２、ゲート絶縁膜４３及びゲート電極４４がこの順に積層された構成となっており、チャネル領域４２ａ、ソース領域４２ｂ及びドレイン領域４２ｂを含むシリコン層４２の断面形状は、全体として台形であると言い換えることもできる。また、実施形態４のシリコン層４２の形状である台形は、斜辺と底辺とのなす角度が２０°であり、かつ、斜辺の上端に位置する点を底辺に投影した点と、斜辺の下端に位置する点との距離（５００ｎｍ）が、高さ（５０ｎｍ）の２倍以上である。
【００９４】
実施形態４のＴＦＴは、シリコン層の形状以外の点では、実施形態３のＴＦＴと同様である。なお、本実施形態において平面形状は、図１２と同様の平面模式図で示される。このような形態であっても、結晶の欠陥は、チャネル領域４２ａよりもソース／ドレイン領域４２ｂで膜厚が薄くなるので、ゲッタリングサイトは主にソース／ドレイン領域４２ｂ、特に、斜辺の裾付近となり、ゲッタリングの効果が向上する。また、ソース／ドレイン領域４２ｂ内に膜厚の異なる領域を含むので、ソース／ドレイン領域４２ｂに多くの結晶欠陥を形成する必要がなくなり、ソース／ドレイン領域４２ｂの特性が向上する。
【００９５】
以下に、実施形態４のＴＦＴの製造方法について詳述する。実施形態４のＴＦＴの製造方法は、シリコン層４２の膜厚をチャネル領域４２ａよりもソース／ドレイン領域４２ｂで薄く形成するための手段が異なっている点以外は、実施形態１のＴＦＴの製造方法と同様である。図１７−１及び図１７−２は、本実施形態のＴＦＴの、シリコン層４２の膜厚をチャネル領域４２ａよりもソース／ドレイン領域４２ｂで薄く形成する製造フローを示す模式図であり、各図は、ＴＦＴの各製造段階の断面模式図である。なお、図１７−１及び図１７−２は、実施形態１の図９−１〜図９−４に相当する。
【００９６】
まず、図１７−１に示すように、実施形態３と同様の方法により、シリコン層４２を基板４１上に一面に形成する。
【００９７】
次に、図１７−２に示すように、シリコン層４２上にレジスト４５を形成し、チャネル領域４２ａを形成する領域上に遮光部を有し、ソース／ドレイン領域４２ｂを形成する領域にハーフトーン部を有し、かつ、その他の領域に開口部を有するハーフトーンマスク４６を配置し、図中の矢印の方向から露光、及び、現像を行い、四フッ化炭素（ＣＦ４）を用いたドライエッチングを行う。
【００９８】
これにより、シリコン層４２は、チャネル領域４２ａからソース／ドレイン領域４２ｂに向かって徐々に膜厚が薄くなる斜面を有することになり、チャネル領域４２ａよりもソース／ドレイン領域４２ｂで膜厚が薄くなり、かつ、ソース／ドレイン領域４２ｂで膜厚の厚い領域と、膜厚の薄い領域とが形成されることとなる。実施形態４において、ハーフトーンマスクが有するハーフトーン部には、微細な開口パターンが設けられている。
【００９９】
このようなエッチング工程によれば、実施形態１よりも簡便に、チャネル領域４２ａよりも薄い膜厚のソース／ドレイン領域４２ｂを形成し、かつ、ソース／ドレイン領域４２ｂ内に膜厚の異なる領域を形成することができる。
【０１００】
なお、本実施形態のシリコン層４２を実施形態２のように通常のポリシリコンとしてもよく、その場合、チャネル領域４２ａから効果的に金属元素を取り除くことができ、リーク不良や信頼性不良が起こりにくいＴＦＴが得られることとなる。
【０１０１】
（実施形態５）
図１８は、実施形態５のＴＦＴの断面模式図である。図１８に示すように、実施形態５のＴＦＴは、実施形態２と同様、シリコン層５２においてソース／ドレイン領域５２ｂのうち、チャネル領域５２ａ側にソース／ドレイン領域５２ｂ内で膜厚の厚い領域５２ｃを有し、かつ、チャネル領域５２ａと逆側の末端に、ソース／ドレイン領域５２ｂ内で膜厚の薄い領域５２ｄが形成されている。実施形態５のＴＦＴは、シリコン層の形状以外の点では、実施形態１のＴＦＴと同様の構成である。すなわち、基板５１上にシリコン層（半導体層）５２、ゲート絶縁膜５３及びゲート電極５４がこの順に積層された構成となっている。また、シリコン層５２は、チャネル領域５２ａと、ソース／ドレイン領域５２ｂ内で膜厚の厚い領域５２ｃと、ソース／ドレイン領域５２ｂ内で膜厚の薄い領域５２ｄとで構成されており、この順に膜厚が薄くなっている。チャネル領域５２ａ、ソース／ドレイン領域５２ｂ内で膜厚の厚い領域５２ｃ及びソース／ドレイン領域５２ｂ内で膜厚の薄い領域５２ｄのそれぞれの境界には段差が設けられている。
【０１０２】
実施形態５の製造方法は、マスクの開口部の配置を異ならせること以外は、実施形態１と同様である。すなわち、シリコン層５２のソース／ドレイン領域５２ｂ内で膜厚の厚い領域５２ｃ、ソース／ドレイン領域５２ｂ内で膜厚の薄い領域と形成するごとにマスクの開口部をずらしていくことで、実施形態５のＴＦＴのシリコン層５２を形成することができる。
【０１０３】
具体的には、以下の方法により形成することができる。図１９−１〜図１９−４は、実施形態５のＴＦＴの、シリコン層５２の膜厚をチャネル領域５２ａ、ソース／ドレイン領域５２ｂ内で膜厚の厚い領域５２ｃ及びソース／ドレイン領域５２ｂ内で膜厚の薄い領域５２ｄの順に薄く形成する製造フローを示す模式図であり、各図は、ＴＦＴの各製造段階の断面模式図である。なお、図１９−１〜図１９−４は、実施形態３の図１５−１〜図１５−３に相当する。
【０１０４】
まず、図１９−１に示すように、実施形態１と同様の方法により、シリコン層５２を基板５１上に一面に形成する。
【０１０５】
次に、図１９−２に示すように、シリコン層５２上にレジスト５５ａを形成し、シリコン層５２を配置する領域に遮光部を有し、かつ、その他の領域に開口部を有するマスク５６ａを配置し、図中の矢印の方向から露光、及び、現像を行い、更に四フッ化炭素（ＣＦ４）を用いたドライエッチングを行い、レジスト５５ａを剥離して、シリコン層５２を島状にパターニングする。
【０１０６】
次に、図１９−３に示すように、シリコン層５２上にレジスト５５ｂを形成し、チャネル領域５２ａ及びソース／ドレイン領域５２ｂ内で膜厚の厚い領域５２ｃを形成する領域に遮光部を有し、かつ、その他の領域に開口部を有するマスク５６ｂを配置し、図中の矢印の方向から露光、及び、現像を行い、更に四フッ化炭素（ＣＦ４）を用いたドライエッチングを行い、レジスト５５ｂを剥離して、ソース／ドレイン領域５２ｂ内で膜厚の薄い領域５２ｄを形成する。なお、この工程においては、ソース／ドレイン領域５２ｂ内で膜厚の薄い領域５２ｄがエッチングにより全て削られてしまわないように、エッチング時間等の条件を調整する必要がある。
【０１０７】
次に、図１９−４に示すように、シリコン層５２上にレジスト５５ｃを形成し、チャネル領域５２ａを形成する領域に遮光部を有し、かつ、その他の領域に開口部を有するマスク５６ｃを配置し、図中の矢印の方向から露光、及び、現像を行い、更に四フッ化炭素（ＣＦ４）を用いたドライエッチングを行い、レジスト５５ｃを剥離して、チャネル領域５２ａ及びソース／ドレイン厚膜領域５２ｃを形成する。なお、この工程においては、ソース／ドレイン領域５２ｂ内で膜厚の厚い領域５２ｃがエッチングにより全て削られてしまわないように、かつソース／ドレイン領域５２ｂ内で膜厚の薄い領域５２ｄよりも膜厚が厚くなるようにエッチング時間等の条件を調整する必要がある。
【０１０８】
なお、実施形態５のシリコン層５２を実施形態２のように通常のポリシリコンとしてもよく、その場合、チャネル領域５２ａから効果的に金属元素を取り除くことができ、リーク不良や信頼性不良が起こりにくいＴＦＴが得られることとなる。
【０１０９】
このような選択的エッチング工程により、ソース／ドレイン領域５２ｂ内において膜厚の厚い領域５２ｃと膜厚の薄い領域５２ｄとを有する実施形態５のシリコン層５２を形成することができる。
【０１１０】
（実施形態６）
図２０は、実施形態６のＴＦＴの断面模式図である。実施形態６のＴＦＴは、実施形態２と同様、シリコン層６２においてソース／ドレイン領域６２ｂのうち、チャネル領域６２ａ側にソース／ドレイン領域６２ｂ内で膜厚の厚い領域６２ｃが形成され、チャネル領域６２ａの逆側の末端にソース／ドレイン領域６２ｂ内で膜厚の薄い領域６２ｄが形成されており、かつ、チャネル領域６２ａとソース／ドレイン領域６２ｂ内で膜厚の厚い領域６２ｃとが膜厚が同じである。ただし、実施形態６においては、ソース／ドレイン領域６２ｂ内で膜厚の厚い領域６２ｃとソース／ドレイン領域６２ｂ内で膜厚の薄い領域６２ｄとの境界が、段差ではなく、徐々に膜厚が薄くなる斜面で形成されている。
【０１１１】
すなわち、実施形態６のＴＦＴは、図２０に示すように、基板６１上にシリコン層（半導体層）６２、ゲート絶縁膜６３及びゲート電極６４がこの順に積層された構成となっており、シリコン層６２の断面形状は、全体として台形であると言うこともできる。なお、実施形態６において平面形状は、図１２と同様の平面模式図で示される。このような形態であっても、結晶の欠陥は、ソース／ドレイン領域６２ｂ内で膜厚の薄い領域６２ｄで最も多く形成されることになるので、ゲッタリングサイトは主にソース／ドレイン領域６２ｂ内で膜厚の薄い領域６２ｄとなり、ソース／ドレイン領域６２ｂに多くの結晶欠陥を形成する必要がなくなり、ソース／ドレイン領域６２ｂの特性が向上する。
【０１１２】
実施形態６の製造方法は、マスクとしてハーフトーンマスクを用いること以外は、実施形態２と同様である。具体的には、以下の方法により形成することができる。図２１−１及び図２１−２は、実施形態６のＴＦＴの、ソース／ドレイン領域内で膜厚の厚い領域と膜厚の薄い領域とを形成する製造フローを示す模式図であり、各図は、ＴＦＴの各製造段階の断面模式図である。なお、図２１−１及び図２１−２は、実施形態２の図１５−１〜図１５−３に相当する。
【０１１３】
まず、図２１−１に示すように、実施形態１と同様の方法により、シリコン層６２を基板６１上に一面に形成する。
【０１１４】
次に、図２１−２に示すように、シリコン層６２上にレジスト６５を形成し、シリコン層６２のチャネル領域６２ａ及びソース／ドレイン領域６２ｂ内で膜厚の厚い領域６２ｃを形成する領域上に遮光部を有し、シリコン層６２のソース／ドレイン領域６２ｂ内で膜厚の薄い領域６２ｄを形成する領域にハーフトーン部を有し、かつ、その他の領域に開口部を有するマスク６６を配置し、図中の矢印の方向から露光、及び、現像を行い、四フッ化炭素（ＣＦ４）を用いたドライエッチングを行う。
【０１１５】
これにより、シリコン層６２は、ソース／ドレイン領域６２ｂ内で膜厚の厚い領域６２ｃからソース／ドレイン領域６２ｂ内で膜厚の薄い領域６２ｄに向かって徐々に膜厚が薄くなる斜面を有することになる。実施形態６において、ハーフトーンマスクが有するハーフトーン部には、微細な開口パターンが設けられている。
【０１１６】
このような選択的エッチング工程により、ソース／ドレイン領域６２ｂ内において膜厚の厚い領域６２ｃと膜厚の薄い領域６２ｄとを有する実施形態５のシリコン層６２をより容易に形成することができる。
【０１１７】
なお、実施形態６のシリコン層６２を実施形態２のように通常のポリシリコンとしてもよく、その場合、チャネル領域６２ａから効果的に金属元素を取り除くことができ、リーク不良や信頼性不良が起こりにくいＴＦＴが得られることとなる。
【０１１８】
以下に、図２２〜図２５を用いて、本発明のＴＦＴが備える半導体層のソース／ドレイン領域のその他の形状について列挙する。なお、図２２〜図２５は、ソース／ドレイン領域の片半分のみを示す。
【０１１９】
（実施形態７）
図２２は、実施形態７のＴＦＴが有する半導体層の形状を示す。実施形態７のＴＦＴは、半導体層の形状以外は、実施形態１のＴＦＴと同様の構成を有する。図２２に示す半導体層７２は、ソース／ドレイン領域７２ｂ内において膜厚の厚い領域７２ｃと膜厚の薄い領域７２ｄとを有しており、膜厚の厚い領域７２ｃと膜厚の薄い領域７２ｄとの間には段差が設けられている。本実施形態において段差は、角度が約４５°の斜面で構成されている。また、チャネル領域と逆側の末端に膜厚の薄い領域７２ｄが形成されており、膜厚の薄い領域７２ｄの末端にも、角度が約４５°の斜面が形成されている。本実施形態の半導体層は、台形が２つ積層した構造ということもでき、全体として台形となっている。なお、このように形成されるシリコンの段差及び斜辺の角度の程度は、ハーフトーンマスクによる光の透過性の調整により容易に調整することができる。
【０１２０】
（実施形態８）
図２３は、実施形態８のＴＦＴが有する半導体層の形状を示す。実施形態８のＴＦＴは、半導体層の形状以外は、実施形態１のＴＦＴと同様の構成を有する。図２３に示す半導体層８２は、ソース／ドレイン領域８２ｂ内において膜厚の厚い領域８２ｃと膜厚の薄い領域８２ｄとを有しており、チャネル領域と逆側の末端に膜厚の薄い領域８２ｄが形成されている。また、該膜厚の薄い領域８２ｄは、徐々に膜厚が薄くなっていく斜面を有しており、チャネル領域と逆側の末端において、更に斜面の角度が大きくなっている。本実施形態の半導体層８２は、台形が２つ積層した構造ということもでき、全体として台形となっている。なお、このように形成されるシリコンの段差及び斜辺の角度の程度は、ハーフトーンマスクによる光の透過性の調整により容易に調整することができる。
【０１２１】
（実施形態９）
図２４は、実施形態９のＴＦＴが有する半導体層の形状を示す。実施形態９のＴＦＴは、半導体層の形状以外は、実施形態１のＴＦＴと同様の構成を有する。図２４に示す半導体層９２は、ソース／ドレイン領域９２ｂにおいてチャネル領域から離れるにつれ、徐々に膜厚が薄くなっていく斜面を有しており、チャネル領域と逆側の末端において、更に斜面の角度が大きくなっている。ソース／ドレイン領域９２ｂ内において膜厚の厚い領域と膜厚の薄い領域とを有している。本実施形態の半導体層９２は、台形と三角形とが積層した構造ということもでき、全体として台形となっている。なお、このように形成されるシリコンの段差及び斜辺の角度の程度は、ハーフトーンマスクによる光の透過性の調整により容易に調整することができる。
【０１２２】
（実施形態１０）
図２５は、実施形態１０のＴＦＴが有する半導体層の形状を示す。実施形態１０のＴＦＴは、半導体層の形状以外は、実施形態１のＴＦＴと同様の構成を有する。図２５に示す半導体層１０２は、ソース／ドレイン領域１０２ｂ内において膜厚の厚い領域１０２ｃと膜厚の薄い領域１０２ｄとを有しており、膜厚の厚い領域１０２ｃと膜厚の薄い領域１０２ｄとの間には垂直の段差が設けられている。また、膜厚の薄い領域１０２ｄは、徐々に膜厚が薄くなっていく斜面を有している。本実施形態の半導体層は、台形と四角形とが積層した構造ということもでき、全体として台形となっている。なお、このように形成されるシリコンの段差及び斜辺の角度の程度は、ハーフトーンマスクによる光の透過性の調整により容易に調整することができる。
【図面の簡単な説明】
【０１２３】
【図１】実施形態１のＴＦＴの断面模式図である。
【図２】実施形態１のＴＦＴの平面模式図である。
【図３】不純物の注入による結晶欠陥の発生の分布を示すシリコン層の断面模式図であり、（ａ）は従来の形態を示し、（ｂ）は実施形態１を示す。
【図４】不純物注入の深さと、注入された不純物濃度との関係を示すグラフである。
【図５】エッチングによる結晶欠陥の発生の分布を示すシリコン層の断面模式図である。
【図６】実施形態１におけるソース／ドレイン領域に対するイオン注入後、及び、熱活性化・ゲッタリング後の、半導体層中の金属元素の位置関係を示す断面模式図である。
【図７】ソース／ドレイン領域でのシート抵抗の大きさと、シリコン層の膜厚との関係を示すグラフである。
【図８】ＴＦＴのゲッタリング不足に起因する不良率と、シリコン層の膜厚との関係を示すグラフである。
【図９−１】実施形態１のＴＦＴの製造フローを示す模式図であり、アモルファスシリコンからなるシリコン層を一面に形成した段階を示す。
【図９−２】実施形態１のＴＦＴの製造フローを示す模式図であり、触媒元素の注入を行った段階を示す。
【図９−３】実施形態１のＴＦＴの製造フローを示す模式図であり、シリコン層を島状に形成する段階を示す。
【図９−４】実施形態１のＴＦＴの製造フローを示す模式図であり、シリコン層の段差を形成する段階を示す。
【図９−５】実施形態１のＴＦＴの製造フローを示す模式図であり、シリコン層を形成した段階を示す。
【図９−６】実施形態１のＴＦＴの製造フローを示す模式図であり、ゲート絶縁膜を形成した段階を示す。
【図９−７】実施形態１のＴＦＴの製造フローを示す模式図であり、ゲート電極を形成した段階を示す。
【図９−８】実施形態１のＴＦＴの製造フローを示す模式図であり、不純物の注入を行った段階を示す。
【図９−９】実施形態１のＴＦＴの製造フローを示す模式図であり、熱アニール工程を行った段階を示す。
【図９−１０】実施形態１のＴＦＴの製造フローを示す模式図であり、ソース電極及びドレイン電極を行った段階を示す。
【図１０−１】実施形態１のＴＦＴの製造フローを示す模式図であり、ハーフトーンマスクを用いて露光及び現像を行った段階を示す。
【図１０−２】実施形態１のＴＦＴの製造フローを示す模式図であり、一括エッチングを行ってシリコン層を形成した段階を示す。
【図１０−３】実施形態１のＴＦＴの製造フローを示す模式図であり、段階的なエッチングを行ってシリコン層を形成する場合であり、シリコン層を島状に形成する段階を示す。
【図１０−４】実施形態１のＴＦＴの製造フローを示す模式図であり、段階的なエッチングを行ってシリコン層を形成する場合であり、シリコン層に段差を形成する段階を示す。
【図１１】実施形態３のＴＦＴの断面模式図である。
【図１２】実施形態３のＴＦＴの平面模式図である。
【図１３】実施形態３のＴＦＴにおいて、不純物の注入による結晶欠陥の発生の分布を示すシリコン層の断面模式図である。
【図１４】実施形態３におけるソース／ドレイン領域に対するイオン注入後、及び、熱活性化・ゲッタリング後の、半導体層中の金属元素の位置関係を示す断面模式図である。（ａ）はイオン注入後を示し、（ｂ）は熱活性化後を示す。
【図１５−１】実施形態３のＴＦＴの製造フローを示す模式図であり、シリコン層を一面に形成した段階を示す。
【図１５−２】実施形態３のＴＦＴの製造フローを示す模式図であり、シリコン層を島状に形成する段階を示す。
【図１５−３】実施形態３のＴＦＴの製造フローを示す模式図であり、シリコン層の段差を形成する段階を示す。
【図１６】実施形態４のＴＦＴの断面模式図である。
【図１７−１】実施形態４のＴＦＴの製造フローを示す模式図であり、シリコン層を全面に形成した段階を示す。
【図１７−２】実施形態４のＴＦＴの製造フローを示す模式図であり、シリコン層のパターニングを行う段階を示す。
【図１８】実施形態５のＴＦＴの断面模式図である。
【図１９−１】実施形態５のＴＦＴの製造フローを示す模式図であり、シリコン層を一面に形成した段階を示す。
【図１９−２】実施形態５のＴＦＴの製造フローを示す模式図であり、シリコン層を島状に形成する段階を示す。
【図１９−３】実施形態５のＴＦＴの製造フローを示す模式図であり、シリコン層の段差（下段側）を形成する段階を示す。
【図１９−４】実施形態５のＴＦＴの製造フローを示す模式図であり、シリコン層の段差（上段側）を形成する段階を示す。
【図２０】実施形態６のＴＦＴの断面模式図である。
【図２１−１】実施形態６のＴＦＴの製造フローを示す模式図であり、シリコン層を一面に形成した段階を示す。
【図２１−２】実施形態６のＴＦＴの製造フローを示す模式図であり、シリコン層のパターニングを行う段階を示す。
【図２２】実施形態７のＴＦＴが有する半導体層の形状を示す。
【図２３】実施形態８のＴＦＴが有する半導体層の形状を示す。
【図２４】実施形態９のＴＦＴが有する半導体層の形状を示す。
【図２５】実施形態１０のＴＦＴが有する半導体層の形状を示す。
【図２６】通常の方法におけるソース／ドレイン領域に対するイオン注入後、及び、熱活性化・ゲッタリング工程後の、半導体層中の金属元素の位置関係を示す断面模式図である。（ａ）はイオン注入後を示し、（ｂ）は熱活性化・ゲッタリング工程後を示す。
【符号の説明】
【０１２４】
１１、３１、４１、５１、６１：基板
２、１２、３２、４２、５２、６２、７２、８２、９２、１０２：半導体層
２ａ、１２ａ、３２ａ、４２ａ、５２ａ、６２ａ：チャネル領域
２ｂ、１２ｂ、３２ｂ、４２ｂ、５２ｂ、６２ｂ、７２ｂ、８２ｂ、９２ｂ、１０２ｂ：ソース／ドレイン領域
３２ｃ、５２ｃ、６２ｃ、７２ｃ、８２ｃ、１０２ｃ：ソース／ドレイン内での膜厚の厚い領域
３２ｄ、５２ｄ、６２ｄ、７２ｄ、８２ｄ、１０２ｄ：ソース／ドレイン内での膜厚の薄い領域
３、１３、３３、４３、５３、６３：ゲート絶縁膜
４、１４、３４、４４、５４、６４：ゲート電極
１５、１５ａ、１５ｂ、１５ｃ、１５ｄ、１５ｅ、１５ｆ、３５ａ、３５ｂ、３５ｃ、４５、５５ａ、５５ｂ、６５：レジスト
１６ａ、１６ｂ、１６ｃ、３６ａ、３６ｂ、４６、５６ａ、５６ｂ、６６：マスク
１７：層間絶縁膜
１８：ソース／ドレイン電極
【図１】
2009059940.tif 000003
【図２】
2009059940.tif 000004
【図３】
2009059940.tif 000005
【図４】
2009059940.tif 000006
【図５】
2009059940.tif 000007
【図６】
2009059940.tif 000008
【図７】
2009059940.tif 000009
【図８】
2009059940.tif 000010
【図９−１】
2009059940.tif 000011
【図９−２】
2009059940.tif 000012
【図９−３】
2009059940.tif 000013
【図９−４】
2009059940.tif 000014
【図９−５】
2009059940.tif 000015
【図９−６】
2009059940.tif 000016
【図９−７】
2009059940.tif 000017
【図９−８】
2009059940.tif 000018
【図９−９】
2009059940.tif 000019
【図９−１０】
2009059940.tif 000020
【図１０−１】
2009059940.tif 000021
【図１０−２】
2009059940.tif 000022
【図１０−３】
2009059940.tif 000023
【図１０−４】
2009059940.tif 000024
【図１１】
2009059940.tif 000025
【図１２】
2009059940.tif 000026
【図１３】
2009059940.tif 000027
【図１４】
2009059940.tif 000028
【図１５−１】
2009059940.tif 000029
【図１５−２】
2009059940.tif 000030
【図１５−３】
2009059940.tif 000031
【図１６】
2009059940.tif 000032
【図１７−１】
2009059940.tif 000033
【図１７−２】
2009059940.tif 000034
【図１８】
2009059940.tif 000035
【図１９−１】
2009059940.tif 000036
【図１９−２】
2009059940.tif 000037
【図１９−３】
2009059940.tif 000038
【図１９−４】
2009059940.tif 000039
【図２０】
2009059940.tif 000040
【図２１−１】
2009059940.tif 000041
【図２１−２】
2009059940.tif 000042
【図２２】
2009059940.tif 000043
【図２３】
2009059940.tif 000044
【図２４】
2009059940.tif 000045
【図２５】
2009059940.tif 000046
【図２６】
2009059940.tif 000047