(57)【要約】【課題】半導体装置に含まれた垂直型トランジスタの製造時に円筒状シリコンパターンの下部の括れた部位により崩壊する現象、及び整列誤差によるゲート電極の食刻を防止することができる製造方法を提供する。【解決手段】垂直型トランジスタの製造と関連した本発明に係る半導体記憶装置の製造方法は、半導体基板を食刻して柱状のチャンネル領域パターンを形成するステップと、前記チャンネル領域パターンの下部に埋込型ビットラインを形成するステップと、前記チャンネル領域パターンを囲むゲート電極パターンを形成するステップと、前記ゲート電極パターンを繋ぐワードラインを形成するステップと、前記チャンネル領域パターン及び前記ゲート電極パターン上に格納ノードを形成するステップとを含む。【選択図】図3(f)
2009253273.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板を食刻して柱状のチャンネル領域パターンを形成するステップと、
前記チャンネル領域パターンの下部に埋込型ビットラインを形成するステップと、
前記チャンネル領域パターンを囲むゲート電極パターンを形成するステップと、
前記ゲート電極パターンを繋ぐワードラインを形成するステップと、
前記チャンネル領域パターン及び前記ゲート電極パターン上に格納ノードを形成するステップと
を含む半導体記憶装置の製造方法。
【請求項２】
前記半導体基板及び前記チャンネル領域パターン上にゲート酸化膜を形成するステップをさらに含む請求項1に記載の半導体記憶装置の製造方法。
【請求項３】
前記埋込型ビットラインを形成するステップは、
前記チャンネル領域の下部に不純物をイオン注入するステップと、
埋込型ビットラインマスクを用いて前記チャンネル領域の間に露出した半導体基板を食刻するステップと、
食刻された空間に層間絶縁膜を形成するステップと
を含む請求項1に記載の半導体記憶装置の製造方法。
【請求項４】
前記層間絶縁膜を形成するステップは、
前記食刻された空間の側壁に酸化膜を形成するステップと、
前記層間絶縁膜を蒸着するステップと、
化学的機械的研磨工程を介し前記チャンネル領域の上面が露出するように平坦化するステップと
を含む請求項3に記載の半導体記憶装置の製造方法。
【請求項５】
前記層間絶縁膜を形成するステップは、前記化学的機械的研磨工程を行なう前後のアニーリングを介し前記層間絶縁膜を安定化するステップをさらに含む請求項4に記載の半導体記憶装置の製造方法。
【請求項６】
前記ゲート電極パターンを形成するステップは、
ゲート電極パターンマスクを用いて前記層間絶縁膜を食刻することによりゲート領域を確保するステップと、
ゲート電極用物質を蒸着するステップと、
化学的機械的研磨工程を介し前記チャンネル領域の上面が露出するように平坦化するステップと
を含む請求項3に記載の半導体記憶装置の製造方法。
【請求項７】
前記ゲート電極パターンマスクは、前記チャンネル領域を形成するため前記半導体基板を食刻するときに用いるチャンネル領域パターンマスクの露出領域を含むさらに広い領域を露出することを特徴とする請求項6に記載の半導体記憶装置の製造方法。
【請求項８】
前記ワードラインを形成するステップは、
ワードラインマスクを介し露出した層間絶縁膜を食刻するステップと、
ワードライン用物質を蒸着するステップと、
化学的機械的研磨工程を介し前記チャンネル領域の上面が露出するように平坦化するステップと
を含む請求項3に記載の半導体記憶装置の製造方法。
【請求項９】
前記格納ノードを形成するステップは、
層間絶縁膜を蒸着するステップと、
ゲート電極パターンマスクを用いて前記層間絶縁膜を食刻するステップと、
前記食刻された領域にゲート酸化膜を形成するステップと、
前記ゲート酸化膜上にエピタキシ工程を介しシリコンを蒸着するステップと
を含む請求項1に記載の半導体記憶装置の製造方法。
【請求項１０】
柱状のチャンネル領域を形成するステップと、
前記チャンネル領域の下部に一側のアクティブ領域を形成するステップと、
前記チャンネル領域の上面と側面にゲート酸化膜を形成するステップと、
前記チャンネル領域の側面を囲むゲート電極を形成するステップと、
前記チャンネル領域及び前記ゲート電極上に他側のアクティブ領域を形成するステップと
を含む垂直型トランジスタの製造方法。
【請求項１１】
前記柱状のチャンネル領域は、半導体基板をチャンネルマスクを用いて食刻して形成されることを特徴とする請求項10に記載の垂直型トランジスタの製造方法。
【請求項１２】
半導体基板を食刻して隣接した垂直型トランジスタと分離するための第1層間絶縁膜を形成するステップをさらに含む請求項10に記載の垂直型トランジスタの製造方法。
【請求項１３】
前記ゲート電極は、前記チャンネル領域を囲んだ第1層間絶縁膜をゲートマスクを基準に食刻して生じた領域に、ゲート電極用物質を埋め込んで形成することを特徴とする請求項12に記載の垂直型トランジスタの製造方法。
【請求項１４】
前記他側のアクティブ領域を形成するステップは、
前記ゲート電極の形成後、第2層間絶縁膜を形成するステップと、
前記ゲートマスクを基準に第2層間絶縁膜を食刻するステップと、
露出したチャンネル領域及びゲート電極の上面に前記ゲート酸化膜を形成するステップと、
前記チャンネル領域及び前記ゲート電極上にシリコンを蒸着するステップと
を含む請求項12に記載の垂直型トランジスタの製造方法。
【請求項１５】
前記シリコンは、エピタキシ工程を介し蒸着されることを特徴とする請求項14に記載の垂直型トランジスタの製造方法。
【請求項１６】
半導体基板上に柱状のチャンネル領域を形成するステップと、
前記チャンネル領域の下部に一側のアクティブ領域を形成するステップと、
前記チャンネル領域の上部側面を囲むゲート電極を形成するステップと、
隣接した前記チャンネル領域のゲート電極の間に前記ゲート電極を連結するためのワードラインを形成するステップと、
前記チャンネル領域及び前記ゲート電極上に格納ノードを形成するステップと
を含む半導体装置の製造方法。
【請求項１７】
前記チャンネル領域と前記半導体基板上にゲート酸化膜を形成するステップをさらに含む請求項16に記載の半導体装置の製造方法。
【請求項１８】
前記半導体基板上に柱状のチャンネル領域を形成するステップは、
前記チャンネル領域の下部に不純物をイオン注入するステップと、
埋込型ビットラインマスクを用いて前記チャンネル領域の間に露出した半導体基板を食刻するステップと、
食刻された空間に層間絶縁膜を形成するステップと
を含む請求項16に記載の半導体装置の製造方法。
【請求項１９】
前記チャンネル領域の上部側面を囲むゲート電極を形成するステップは、
ゲート電極パターンマスクを用いて前記層間絶縁膜を食刻することによりゲート領域を確保するステップと、
ゲート電極用物質を蒸着するステップと、
化学的機械的研磨工程を介し前記チャンネル領域の上面が露出するように平坦化するステップと
を含む請求項18に記載の半導体装置の製造方法。
【請求項２０】
前記ワードラインを形成するステップは、
ワードラインマスクを介し露出した層間絶縁膜を食刻するステップと、
ワードライン用物質を蒸着するステップと、
化学的機械的研磨工程を介し前記チャンネル領域の上面が露出するように平坦化するステップと
を含む請求項18に記載の半導体装置の製造方法。
【請求項２１】
前記格納ノードを形成するステップは、
層間絶縁膜を蒸着するステップと、
ゲート電極パターンマスクを用いて前記層間絶縁膜を食刻するステップと、
前記食刻された領域にゲート酸化膜を形成するステップと、
前記ゲート酸化膜上にエピタキシ工程を介しシリコンを蒸着するステップと
を含む請求項16に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高集積半導体装置の製造方法に関し、特にデザインルールに従って半導体装置の集積度を向上させることができる垂直型トランジスタを製造する方法に関する。
【背景技術】
【０００２】
一般に、半導体は電気伝導度による物質の分類中1つで導体と不導体の中間領域に属する物質であって、純粋な状態では不導体に似ているが、不純物の添加やその他の操作により電気伝導度が増加する性質を有する。このような半導体は、不純物を添加し導体を連結してトランジスタなどの半導体素子の生成に用いられ、半導体素子を用いて作られた多様な機能を有する装置を半導体装置という。このような半導体装置の代表的な例には半導体記憶装置を挙げることができる。
半導体記憶装置は、キャパシタ及びトランジスタで構成された単位セルを多数含んでおり、このうちキャパシタは、データを臨時格納するために用いられ、 トランジスタは環境に従い電気伝導度が変化する半導体の性質を利用して、制御信号(ワードライン)に対応してビットラインとキャパシタとの間にデータを伝達するために用いられる。トランジスタはゲート(gate)、ソース(source)及びドレーン(drain)の3つの領域で構成されており、ゲートに入力される制御信号に応じてソースとドレーンの間に電荷の移動が発生する。ソースとドレーンの間の電荷の移動は、チャンネル(channel)領域を介して行われ、まさにこのチャンネルが半導体の性質を利用したものである。
【０００３】
半導体基板に通常のトランジスタを製造する場合、半導体基板にゲートを形成し、ゲートの両側に不純物をドーピングしてソースとドレーンを形成してきた。この場合、ゲートの下のソースとドレーンの間がトランジスタのチャンネル領域になる。このような水平チャンネル領域を有するトランジスタは、一定の面積の半導体基板を占めており、複雑な半導体記憶装置の場合、内部に含まれた多数のトランジスタにより全体面積の縮小に困難さが発生する。
半導体記憶装置の全体面積を縮小すると、1つのウェハ当り生産可能な半導体記憶装置の数を増加させることができるので生産性が向上する。半導体記憶装置の全体面積を縮小するために多様な方法が提案されているが、このうち1つが、水平チャンネル領域を有していた従来の水平型トランジスタの代わりに、垂直チャンネル領域を有する垂直型トランジスタ(vertical transistor)を含む3Dトランジスタを用いることである。
【０００４】
図1(a)〜図1(d)は、一般的な半導体装置内の垂直型トランジスタのゲートパターンを製造する方法を説明する断面図である。
図1(a)に示されているように、半導体基板100をゲートパターンマスク110を基準に食刻して円筒状パターンを生成する。以後、湿食刻をさらに行ない、円筒状パターンの下端をさらに食刻して括れた形状(neck、「首」のような形状)を形成する。このように形成された円筒状パターンの上部は一側のソース/ドレーン領域120に用いられ、括れた形状のチャンネル領域に用いられる 円筒状パターンの下部130を形成する。以後、不純物をイオン注入して他側のソース/ドレーン領域に用いられるアクティブ領域140を形成する。以後、露出した半導体基板を酸化してゲート酸化膜150を形成する。
以後、図1(b)に示されているように、円筒状パターンの下部130を囲むようにゲート電極160を蒸着した後、アクティブ領域140及びアクティブ領域140の下部の半導体基板100まで食刻して埋込型ビットライン(buried bit line(BBL)) 145を形成する。このようなワードライン方向に隣接したゲートパターンを分離するための食刻工程後に、ゲート電極160、一側のソース/ドレーン領域120及びゲートパターンマスク110を含むゲートパターンの露出した表面に酸化膜172を蒸着する。
以後、図1(c)に示されているように、埋込型ビットライン145の間の酸化膜172上に第1絶縁膜170を埋め込み、第1絶縁膜170上にはダマシーン(Damascene)工程を介しゲート電極160を互いに繋ぐためのダマシーンワードライン180を形成する。次に、図1(d)に示されているように、ダマシーンワードライン180上には第2絶縁膜190を蒸着した後、一側のソース/ドレーン領域に用いられる円筒状パターンの上部120が露出するまで、化学的機械的研磨工程(Chemical Mechanical Polishing、CMP)を介し平坦化する。
【０００５】
図2(a)及び図2(b)は、図1(a)〜図1(d)に示された半導体装置の垂直型トランジスタを製造した場合に発生する問題点を説明するための写真図である。具体的に、図2(a)は製造された垂直型トランジスタを上から見下ろした平面図であり、図2(b)は製造された垂直型トランジスタの断面図である。
図2(a)に示されているように、埋込型ビットライン145の形成のための食刻のため、感光膜パターンでそれぞれの垂直型トランジスタを覆っている。しかし、垂直型トランジスタのゲート電極160の形成時の整列誤差などにより、感光膜パターンによって隠されなければならないゲート電極160の一部が露出して感光膜パターンの間の間隔に凹凸状を示している。もし、工程マージンが十分な場合、それぞれの垂直型トランジスタの一側のソース/ドレーン領域120やゲート電極160を含むトランジスタのパターンに大きな影響を及ぼさないこともある。しかし、デザインルールの減少で工程マージンが不十分なため、感光膜パターンを用いた食刻を行なう場合、図2(b)に示されているように、ゲート酸化膜130、ゲート電極160及び一側のソース/ドレーン領域120の形態が完全に残っていないこともある。この場合、垂直型トランジスタの正常な動作の保障が非常に困難である。
さらに、ゲート電極160の形成前に、半導体基板100を食刻してから円筒状パターンの下部をさらに食刻して括れた形状(neck)を形成すれば、円筒状パターンの下部が円筒状パターンの上部よりさらに細くなり、重量に耐えず崩壊してしまうこともある。垂直型トランジスタは、その特性上縦横比(aspect ratio)が非常に低く、デザインルールが小さくなるほど垂直型トランジスタの縦横比はさらに低くなる。
【０００６】
半導体装置の集積度は上昇し続けることを求められており、それに伴うデザインルールも減少している。その結果、半導体基板100を食刻して生成した円筒状パターンに基づいて製造される垂直型トランジスタの縦横比も低下しつつある。しかし、前述の方法で半導体装置内の垂直型トランジスタを製造する場合、埋込型ビットライン145の製造のため、幅は狭いものの深さは深く食刻する過程で整列誤差や食刻特性による限界が発生し、これにより垂直型トランジスタのパターンを食刻し過ぎてゲート酸化膜130、ゲート電極160及び一側のソース/ドレーン領域120の一部が消失する可能性が存在する。さらに、円筒状パターンの下部に括れた形状(neck)を生成するための食刻過程後、パターン等が崩壊してしまう現象の発生可能性も非常に高い。したがって、半導体装置の製造工程の歩留まりが悪化することがあり、これは生産性低下とともに製造費用の増加に繋がる。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、半導体装置に含まれた垂直型トランジスタの製造時に円筒状シリコンパターンの下部の括れた部位により崩壊する現象、及び整列誤差によるゲート電極の食刻を防止することができる製造方法を提供する。
【課題を解決するための手段】
【０００８】
本発明は、半導体基板を食刻して柱状のチャンネル領域パターンを形成するステップと、前記チャンネル領域パターンの下部に埋込型ビットラインを形成するステップと、前記チャンネル領域パターンを囲むゲート電極パターンを形成するステップと、前記ゲート電極パターンを繋ぐワードラインを形成するステップと、前記チャンネル領域パターン及び前記ゲート電極パターン上に格納ノードを形成するステップとを含む半導体記憶装置の製造方法を提供する。
さらに、本発明は、柱状のチャンネル領域を形成するステップと、前記チャンネル領域の下部に一側のアクティブ領域を形成するステップと、前記チャンネル領域の上面と側面にゲート酸化膜を形成するステップと、前記チャンネル領域の側面を囲むゲート電極を形成するステップと、前記チャンネル領域及び前記ゲート電極上に他側のアクティブ領域を形成するステップとを含む垂直型トランジスタの製造方法を提供する。
【発明の効果】
【０００９】
本発明は、垂直型トランジスタのゲート電極を形成した後、チャンネル領域及びゲート電極上にアクティブ領域を蒸着することにより、従来の垂直型トランジスタの製造工程でパターンが崩壊し得る恐れを完全に除去することができるという利点がある。
さらに、垂直型トランジスタの製造時に、ゲート電極を形成する空間を確保したあと埋め込む過程を介しゲートパターンを生成することにより、ゲート電極の形成後埋込型ビットラインを形成するための食刻過程で、過度に食刻され得る可能性を除去し、食刻により素子の不良が引き起こされる可能性を除去した。
併せて、本発明に係る垂直型トランジスタの製造方法は、垂直型トランジスタのパターンの崩壊やパターンの損失を予防することができるので、工程マージン(margin)の確保がさらに容易になるという利点がある。
【発明を実施するための最良の形態】
【００１０】
以下、図を参照しながら本発明の実施形態に対し詳しく説明する。
図3(a)〜図3(f)は、本発明の一実施形態に係る半導体装置内の垂直型トランジスタを製造する方法を説明するための断面図である。
図3(a)〜図3(f)に示されているように、垂直型トランジスタを半導体記憶装置内の単位セルのそれぞれに含まれたセルトランジスタとして製造している。本発明の一実施形態に係る半導体装置の製造方法は、半導体基板300を食刻して柱状のチャンネル領域パターンを形成するステップと、チャンネル領域パターンの下部に埋込型ビットライン345を形成するステップと、チャンネル領域パターンを囲むゲート電極パターン360を形成するステップと、ゲート電極パターン360を繋ぐワードライン380を形成するステップと、チャンネル領域パターン及びゲート電極パターン360上に格納ノード320を形成するステップとを含む。以下では、図3(a)〜図3(f)を参照しながら本発明に係る半導体装置の製造方法を具体的に説明する。
【００１１】
図3(a)に示されているように、半導体基板300をチャンネル領域パターンマスク(図示省略)を基準に食刻して柱状のチャンネル領域パターンを形成する。以後、柱状のチャンネル領域パターンの下部に不純物をイオン注入して垂直型トランジスタの一側のソース/ドレーン領域に対応するアクティブ領域340を形成する。以後、チャンネル領域を含む半導体基板300を酸化してゲート酸化膜330を形成する。
【００１２】
ゲート酸化膜330の形成後、図3(b)に示されているように、それぞれのチャンネル領域の間の半導体基板330を食刻する。このとき、チャンネル領域パターンの両側の下部に埋込型ビットライン(buried bit line)345が形成される位置は食刻せず、ワードライン方向に隣接した垂直型トランジスタのアクティブ領域は分離されるようにチャンネル領域の間の半導体基板330を食刻する。図3(b-)は、ワードライン方向の断面図を示しており、それぞれのチャンネル領域パターンに対応されるアクティブ領域340は互いに分離されている。以後、 食刻により露出した半導体基板300及び埋込型ビットライン345の露出した側壁にパッド酸化膜372を形成し、第1層間絶縁膜370を蒸着してそれぞれのチャンネル領域パターンの間の空間を埋める。
第1層間絶縁膜370の蒸着後、アニーリング(annealing)工程を介し物質を安定化したあと、チャンネル領域パターンの上面が露出するまで化学的機械的研磨工程(Chemical Mechanical Polishing、CMP)を行なって平坦化する。以後、層間絶縁膜で蒸着された物質を安定化するため、アニーリング工程をさらに行なうことができる。
【００１３】
以後、図3(c)に示されているように、ゲート電極パターンマスク(図示省略)を用いてチャンネル領域パターンの周辺の一定の範囲を食刻し、ゲート電極を形成する空間を確保する。ここで、ゲート電極パターンマスクはチャンネル領域パターンを形成するため半導体基板300を食刻するときに用いていたチャンネル領域パターンマスク(図示省略)の露出領域を含むさらに広い領域を露出する。以後、露出したチャンネル領域パターンは食刻されず、露出した第1層間絶縁膜370のみ食刻されるよう、食刻選択比を調整して食刻工程を行なう。以後、食刻された空間にゲート電極用物質を蒸着して埋め込み、チャンネル領域パターンの上面が露出するまで化学的機械的研磨工程(CMP)を行なってゲート電極パターン360を完成する。
【００１４】
図3(d)に示されているように、ワードラインマスク(図示省略)を用いてゲート電極パターン360の間の第1層間絶縁膜370を食刻する。このとき、食刻過程は埋込型ビットライン345を形成する場合と異なり、ワードライン方向には食刻が行なわれ、ビットライン方向には食刻が行なわれないようにする。
【００１５】
以後、図3(e)に示されているように、第1層間絶縁膜370が食刻された空間にワードライン380を形成する。ワードライン380の形成後、チャンネル領域パターンの上面が露出するまで、化学的機械的研磨工程(CMP)を行なって平坦化する。平坦化された表面上に一定の厚さで第2層間絶縁膜390を形成する。
【００１６】
図3(f)に示されているように、第2層間絶縁膜390を蒸着した後、図3(c)で用いていたゲート電極パターンマスク(図示省略)を基準に、ゲート電極パターン360とチャンネル領域パターンの上に存在する第2層間絶縁膜390を食刻し、 露出したゲート電極パターン360と露出したチャンネル領域パターンの上面を酸化してゲート酸化膜330_1をさらに形成する。以後、第2層間絶縁膜390の間のゲート酸化膜330_1上にシリコンをエピタキシ(epitaxy)工程を行なって蒸着させ、垂直型トランジスタの他側のソース/ドレーン領域320を形成する。半導体記憶装置の場合、他側のソース/ドレーン領域320はそれぞれの単位セル内の格納ノードに該当するもので、図示されてはいないが、以後の工程で他側のソース/ドレーン領域320に連結されたキャパシタを形成することができる。
前述のように、本発明では埋込型ビットラインの形成のための半導体基板300の食刻を行なったあと、従来の括れた形状(neck)に対応される垂直型トランジスタのチャンネル領域を囲むゲート電極パターン360を形成するので、食刻工程によるゲート電極パターン360の毀損、損失などが発生しない。
さらに、本発明は他側のソース/ドレーン領域320より幅が狭い柱状のチャンネル領域パターンを囲むゲート電極パターン360の形成後、チャンネル領域パターンとゲート電極パターン360上に他側のソース/ドレーン領域320を蒸着して形成している。これにより、本発明は従来の製造方法で他側のソース/ドレーン領域120の重量により括れた形状(neck)のチャンネル領域が崩壊し得る問題点を克服することができる。
【００１７】
さらには、本発明に係る半導体記憶装置の製造方法は、垂直型トランジスタの崩壊の危険がなく、ゲート電極パターンの損失が発生しないので、整列誤差などのオーバレイ(overlay)制御及び各パターンのサイズを含む工程上のマージンの確保が容易なので生産性の向上をもたらす。
前述のように、本発明に係る垂直型トランジスタの製造方法は、柱状のチャンネル領域を形成するステップと、チャンネル領域の下部に一側のアクティブ領域を形成するステップと、チャンネル領域の上面と側面にゲート酸化膜を形成するステップと、チャンネル領域の側面を囲むゲート電極を形成するステップと、チャンネル領域及びゲート電極上に他側のアクティブ領域を形成するステップとを含む。ここで、チャンネル領域の柱状は、隣接したチャンネル領域との最小の離隔距離を確保しながら集積度を高めるために通常円筒状に構成するが、マスクのパターンによって変形可能である。
以上、本発明の好ましい実施形態について説明したが、本発明は前記実施形態に限定されず、本発明の属する技術範囲を逸脱しない範囲での全ての変更が含まれる。
【図面の簡単な説明】
【００１８】
【図１（ａ）】一般的な半導体装置内の垂直型トランジスタのゲートパターンを製造する方法を説明する断面図である。
【図１（ｂ）】一般的な半導体装置内の垂直型トランジスタのゲートパターンを製造する方法を説明する断面図である。
【図１（ｃ）】一般的な半導体装置内の垂直型トランジスタのゲートパターンを製造する方法を説明する断面図である。
【図１（ｄ）】一般的な半導体装置内の垂直型トランジスタのゲートパターンを製造する方法を説明する断面図である。
【図２（ａ）】図1(a)〜図1(d)に示された半導体装置の垂直型トランジスタを製造した場合に発生する問題点を説明するための写真図である。
【図２（ｂ）】図1(a)〜図1(d)に示された半導体装置の垂直型トランジスタを製造した場合に発生する問題点を説明するための写真図である。
【図３（ａ）】本発明の一実施形態に係る半導体装置内の垂直型トランジスタを製造する方法を説明するための断面図である。
【図３（ｂ）】本発明の一実施形態に係る半導体装置内の垂直型トランジスタを製造する方法を説明するための断面図である。
【図３（ｃ）】本発明の一実施形態に係る半導体装置内の垂直型トランジスタを製造する方法を説明するための断面図である。
【図３（ｄ）】本発明の一実施形態に係る半導体装置内の垂直型トランジスタを製造する方法を説明するための断面図である。
【図３（ｅ）】本発明の一実施形態に係る半導体装置内の垂直型トランジスタを製造する方法を説明するための断面図である。
【図３（ｆ）】本発明の一実施形態に係る半導体装置内の垂直型トランジスタを製造する方法を説明するための断面図である。
【符号の説明】
【００１９】
100、300  半導体基板
110  ゲートパターンマスク
120  一側のソース/ドレーン領域
130  円筒状パターンの下部
140、340  アクティブ領域
145、345  埋込型ビットライン
150、330  ゲート酸化膜
160  ゲート電極
172  酸化膜
320  格納ノード
360  ゲート電極パターン
370  第1層間絶縁膜
372  パッド酸化膜
380  ワードライン 
【図１（ａ）】
2009253273.tif 000003
【図１（ｂ）】
2009253273.tif 000004
【図１（ｃ）】
2009253273.tif 000005
【図１（ｄ）】
2009253273.tif 000006
【図３（ａ）】
2009253273.tif 000007
【図３（ｂ）】
2009253273.tif 000008
【図３（ｃ）】
2009253273.tif 000009
【図３（ｄ）】
2009253273.tif 000010
【図３（ｅ）】
2009253273.tif 000011
【図３（ｆ）】
2009253273.tif 000012
【図２（ａ）】
2009253273.tif 000013
【図２（ｂ）】
2009253273.tif 000014