(57)【要約】【課題】開口率が低下しても厚みを増加させることなく表面輝度の低下を抑制できる液晶パネルを提供する。【解決手段】ガラス基板25上に光を透過させない信号線33を形成する。信号線33と平面視で一部が重なる画素電極35を形成する。信号線33の裏面側に、入射した光L1を乱反射させる凸部37を形成する。信号線33の幅寸法を所定の大きさとして開口率が低下した場合でも、凸部37によって乱反射した光L1を再利用することにより、表面輝度の低下を抑制できる。【選択図】図１
2009216899.tif 000002
【特許請求の範囲】
【請求項１】
第１基板本体と、この第１基板本体上に互いに交差して形成され光を透過させない複数の配線と、これら配線の交差位置に対応してそれぞれ配置され、前記配線に平面視で一部が重なって形成され少なくとも一部が裏面側からの光を透過可能な画素電極と、前記配線に接続され前記画素電極を駆動するスイッチング素子とを備えた第１基板と、
第２基板本体と、この第２基板本体上に前記各画素電極に対応して設けられた着色層とを備え、前記第１基板と対向配置された第２基板と、
これら第１基板と第２基板との間に介在された光変調層とを具備し、
前記配線の少なくとも一部の裏面側に、この裏面側に入射した光を乱反射させる凹凸構造を備えている
ことを特徴とする表示素子。
【請求項２】
前記凹凸構造は、前記配線の一部に沿って連続して形成されている
ことを特徴とする請求項１記載の表示素子。
【請求項３】
前記凹凸構造は、前記配線の形成時に同時に形成される
ことを特徴とする請求項１または２記載の表示素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、配線と平面視で一部が重なる画素電極を備えた表示素子に関する。
【背景技術】
【０００２】
近年、高密度かつ大容量でありながら、高機能、高精細な表示が得られる表示装置として、液晶表示装置の実用化が進められている。
【０００３】
この液晶表示装置には各種方式があるが、中でも隣接画素間のクロストークが小さく、高コントラストの表示が得られ、大面積化も容易であるなどの理由から、薄膜トランジスタ(ＴＦＴ)をスイッチング素子として画素電極をマトリクス状に設けた第１基板であるアレイ基板を備えるアクティブマトリクス型の液晶表示素子、すなわち液晶パネルを用いた液晶表示装置が多く用いられている。
【０００４】
アクティブマトリクス型液晶表示装置では、画素間の光漏れを防ぐ目的でブラックマトリクス(ＢＭ)が設けられている。ブラックマトリクスは、カラーフィルタ用の着色層とともに、アレイ基板と光変調層としての液晶層を介して対向して配置される第２基板である対向基板側に配置されるのが一般的である。このため、ブラックマトリクスを各画素の間の位置に対応させて正確に配置するために、アレイ基板と対向基板との合わせずれを考慮する必要があり、このような合わせずれを見込んでブラックマトリクスを幅広に形成するため、光を透過する開口部分の割合(開口率)の低下を引き起こすという問題がある。
【０００５】
このような問題を解決するため、近年においてはアレイ基板の配線上に有機絶縁膜を設け、最上層に画素電極を設け、かつ、その端部をマトリクス状に設けた配線(信号線)と平面視で重なるように形成することにより、配線をブラックマトリクスとして用いる配線ブラックマトリクス構造が提案されている(例えば、特許文献１参照。)。
【０００６】
しかしながら、このような構成でも、対向基板側にカラーフィルタを有する場合に、アレイ基板と対向基板との合わせずれによる混色や開口率の変動を考慮すると、信号線は一定の幅以上細くすることができなくなる。最低限必要な信号線幅は、適用するセルプロセスの実力により決定されるため、高精細化に伴って画素寸法が小さくなるに従い、配線が占める割合が増加して開口率が低下することにより、表面輝度が低下するという問題点を有している。
【０００７】
そこで、液晶パネルのバックライト側に凹凸型の散乱層を設けることで、信号線などにより反射された光を散乱反射させて再利用することで、表面輝度の低下を抑制する構成も知られている(例えば、特許文献２参照。)。
【特許文献１】特開平８−５０３０５号公報
【特許文献２】特開平１０−３３９８７２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、このような点に鑑みなされたもので、開口率が低下しても厚みを増加させることなく表面輝度の低下を抑制できる表示素子を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明は、第１基板本体と、この第１基板本体上に互いに交差して形成され光を透過させない複数の配線と、これら配線の交差位置に対応してそれぞれ配置され、前記配線に平面視で一部が重なって形成され少なくとも一部が裏面側からの光を透過可能な画素電極と、前記配線に接続され前記画素電極を駆動するスイッチング素子とを備えた第１基板と、第２基板本体と、この第２基板本体上に前記各画素電極に対応して設けられた着色層とを備え、前記第１基板と対向配置された第２基板と、これら第１基板と第２基板との間に介在された光変調層とを具備し、前記配線の少なくとも一部の裏面側に、この裏面側に入射した光を乱反射させる凹凸構造を備えているものである。
【００１０】
そして、画素電極の一部と平面視で重なった配線の少なくとも一部の裏面側に、この裏面側に入射した光を乱反射させる凹凸部を形成する。
【発明の効果】
【００１１】
本発明によれば、第１基板と第２基板とを対向させる際の画素電極と着色層との位置ずれを考慮して配線の幅寸法を大きくして開口率が低下しても、凹凸部によって乱反射させた光を再利用して表面輝度の低下を抑制できるとともに、凹凸部は信号線の裏面側に形成されているので、全体の厚みが増加することもない。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の一実施の形態の構成を図１ないし図３を参照して説明する。
【００１３】
11は表示装置としての液晶表示装置を示し、この液晶表示装置11は、表示素子としての液晶表示素子である液晶パネル12と、この液晶パネル12の背面側に配設され白色光を照射する面状光源装置としてのバックライト13とを備え、バックライト13からの光を透過して利用する、いわゆる透過型のものである。
【００１４】
液晶パネル12は、カラー表示可能なアクティブマトリクス型の液晶パネルであって、第１基板であるアレイ基板15と第２基板である対向基板16とを対向配置し、これら基板15，16間に光変調層としての液晶層17および間隙を一定に保持するスペーサを介在させてその周縁部を接着層18により貼り合わせて構成され、中央部に位置する四角形状の表示領域22に、図１および図２に示す複数の画素(副画素)23がマトリクス状に配設されているとともに、表示領域22の周囲を囲む額縁状に遮光部としての非表示領域24が形成されている。また、液晶パネル12には、図示しない偏光板がアレイ基板15の表示側および対向基板16の背面(裏面)側にそれぞれ貼り付けられている。
【００１５】
アレイ基板15は、例えば高歪点ガラス基板や石英基板などの透光性絶縁性基板である第１基板本体としてのガラス基板25を有し、このガラス基板25の液晶層17側(図４中上側)の主面上には、図３に示すように、複数の配線である走査線(ゲート配線)31および補助容量線32と、複数の配線である信号線(ソース配線)33とが互いに略直交するように格子状に配設され、これら走査線31(補助容量線32)と信号線33とのそれぞれの交差位置に、スイッチング素子である薄膜トランジスタ(ＴＦＴ)34が設けられ、これらを覆って液晶層17の液晶分子の配向用の図示しない垂直配向膜などの配向膜が形成されている。
【００１６】
走査線31、補助容量線32および信号線33は、例えば図示しないタンタル(Ｔａ)、クロム(Ｃｒ)、アルミニウム(Ａｌ)、モリブデン(Ｍｏ)、タングステン(Ｗ)、銅(Ｃｕ)などの単体またはその積層膜あるいは合金膜などによりそれぞれ形成されている。このため、これら走査線31、補助容量線32および信号線33は、光を透過しない。換言すれば、これら走査線31、補助容量線32および信号線33は、遮光性(反射性)を有し、配線ブラックマトリクス(ＢＭ)として機能している。
【００１７】
走査線31は、図１中の左右方向に沿って形成され、その一部がこの走査線31に対して垂直な方向(図１中の上方向)へとそれぞれ突出することで各薄膜トランジスタ34のゲート電極34gとなっている。また、これら走査線31は、非表示領域24に形成された図示しない周辺駆動回路に電気的に接続され、各薄膜トランジスタ34をスイッチング制御するための信号が印加される。
【００１８】
補助容量線32は、液晶層17と電気的に並列に形成される図示しない補助容量素子の上部電極を兼ねるもので、走査線31と略平行に形成されている。また、これら補助容量線32は、周辺駆動回路に電気的に接続され、補助容量素子の電位を再配分するための信号が印加される。
【００１９】
補助容量素子は、画素電極35とともに薄膜トランジスタ34のドレイン電極34dに電気的に接続され、液晶層17の液晶容量と電気的に並列となっている。そして、この補助容量素子は、信号により補助容量線32の電位を変動させることで電位を再配分し、画素電極35に印加される電圧を決定するためのものである。
【００２０】
信号線33は、図１中の上下方向に沿って形成され、薄膜トランジスタ34のソース電極34sに電気的に接続されている。また、これら信号線33は、周辺駆動回路に電気的に接続され、この周辺駆動回路からの信号に対応した電圧を、各薄膜トランジスタ34を介して画素電極35に印加してこれら画素電極35を駆動させるように構成されている。さらに、これら信号線33の一部の裏面側、例えば画素電極35の側部でかつ走査線31と下側の補助容量線32との間に位置する部分の裏面側には、凹凸構造としての複数の凸部37が形成されている。
【００２１】
薄膜トランジスタ34は、例えばＮチャネル型のポリシリコン(ｐ−Ｓｉ)ＴＦＴであり、ポリシリコンにより形成された半導体層であるチャネル層34cにそれぞれソース領域34csとドレイン領域34cdとが形成され、このチャネル層34cを覆う全面にシリコン酸化膜などにより透光性を有するゲート絶縁膜40が形成されている。また、このゲート絶縁膜40上にはゲート電極34gが形成され、このゲート電極34gを覆う全面にシリコン酸化膜などにより透光性を有する層間絶縁膜41が形成され、この層間絶縁膜41上にソース電極34s(信号線33)とドレイン電極34dとがそれぞれ形成され、これら電極34s，34dが、ゲート絶縁膜40および層間絶縁膜41に亘って形成されたコンタクトホール42，43を介して各領域34cs，34cdと電気的に接続されている。さらに、これら電極34s，34dなどを覆ってシリコン窒化膜などの透光性を有する保護絶縁膜44および透明有機絶縁膜45が順次形成され、ゲート絶縁膜40、層間絶縁膜41、保護絶縁膜44および透明有機絶縁膜45にそれぞれ形成されたコンタクトホール46，47を介して、透明有機絶縁膜45上に形成された画素電極35がドレイン電極34dと接続されている。
【００２２】
ゲート電極34gは、走査線31の一部を、凸部37が形成されている側と反対側、ここでは図２中の上側へと突出させることで形成されている。
【００２３】
周辺駆動回路には、図示しないが、走査線31に信号を送る走査線駆動回路と、補助容量線32に信号を送る補助容量線駆動回路と、信号線33に信号を送る信号線駆動回路とのそれぞれが、スイッチング素子である薄膜トランジスタなどにより構成されている。この薄膜トランジスタは、例えばＮチャネル型のＬＤＤ(Lightly Doped Drain)型ポリシリコンＴＦＴやＰチャネル型のポリシリコンＴＦＴなどを含んでいる。
【００２４】
各画素電極35は、例えばＩＴＯ(Indium Tin Oxide)などの透明導電材料により略四角形状に形成され、平面視で図２中の上下両端部が補助容量線32，32にそれぞれ重なり、図２中の左右両側部が信号線33，33にそれぞれ重なって形成されている。また、各画素電極35は、走査線31と図２中の上側の補助容量線32との間の部分が薄膜トランジスタ34に対向する非有効部34aとなり、走査線31と図２中の下側の補助容量線32との間の部分が有効表示部34bとなっている。
【００２５】
凸部37は、各信号線33のそれぞれに複数、例えば３つ、この信号線33に沿って長手状に連続して形成され、互いに幅方向に略等間隔に離間されている。また、各凸部37は、画素電極35の走査線31から下側に隣接する補助容量線32までの間の部分に亘って、換言すれば画素電極35の有効表示部35bの各側部に沿って、この側部全体に亘って連続して直線状に形成されている。さらに、画素電極35に最も近い凸部37、すなわち各信号線33の幅方向の両側近傍に位置する凸部37の幅方向の略中心位置が、画素電極35の側縁に対応する位置となっている。また、各凸部37は、断面視で基端側である上側の幅寸法が大きく、先端側である下側の幅寸法が小さくなるように、略台形状に形成されている。このため、各凸部37には、幅方向両側に、傾斜状の傾斜面37a，37bがそれぞれ形成されている。さらに、各凸部37の先端は、ゲート絶縁膜40および層間絶縁膜41を貫通するホールパターン48を介してエッチングストッパ49にそれぞれ接触している。
【００２６】
ホールパターン48は、例えばコンタクトホール42，43と同工程で例えばエッチングなどにより形成される。
【００２７】
エッチングストッパ49は、例えばガラス基板25上にチャネル層34cと同様のポリシリコン膜によって、このチャネル層34cと同工程で形成され、ホールパターン48の形成時のオーバエッチングを防止するためのものである。
【００２８】
一方、対向基板16は、透光性を有する第２基板本体としてのガラス基板51を有し、このガラス基板51上に、着色層であるカラーフィルタ層52、対向電極53、および、図示しない配向膜などが順次積層されている。
【００２９】
カラーフィルタ層52は、例えば赤(Ｒ)、緑(Ｇ)および青(Ｂ)のそれぞれに対応する着色部をそれぞれ備え、各画素23に対応して形成されている。
【００３０】
対向電極53は、表示領域22の画素電極35に対応する位置にて、例えばＩＴＯなどの透明導電材料により、例えばスパッタリング法などで形成されている。
【００３１】
また、液晶層17は、所定の液晶材料により形成された光変調層である。
【００３２】
次に、上記一実施の形態の製造方法を説明する。
【００３３】
まず、ガラス基板25上にＣＶＤ(Chemical Vapor Deposition)法などによりアモルファスシリコン(ａ−Ｓｉ)膜を５０ｎｍ程度被着する(アモルファスシリコン膜形成工程)。
【００３４】
次いで、例えば４５０℃で１時間炉アニールを行った後、ＸｅＣｌエキシマレーザを照射して、アモルファスシリコンを多結晶化(ポリシリコン(ｐ−Ｓｉ)化)する(多結晶化工程)。
【００３５】
この後、ポリシリコンをフォトエッチング法などによりパターンニングして、表示領域内画素部の薄膜トランジスタ34のチャネル層34cおよび図示しない周辺駆動回路の各薄膜トランジスタのチャネル層となるポリシリコン膜を形成する(ポリシリコン膜形成工程)。このとき、同時に、凸部37のパターンに対応したエッチングストッパ49をポリシリコン膜によりパターン形成する(エッチングストッパ形成工程)。
【００３６】
次に、例えばＣＶＤ法によりガラス基板25の全面にゲート絶縁膜40となるシリコン酸化膜(ＳｉＯｘ)を１００ｎｍ程度被着する(シリコン酸化膜形成工程)。
【００３７】
続いて、シリコン酸化膜上の全面に、図示しないタンタル、クロム、アルミニウム、モリブデン、タングステン、銅などの単体またはその積層膜あるいは合金膜を４００ｎｍ程度被着し、フォトエッチング法などにより所定の形状にパターニングし、走査線31、補助容量線32、および、走査線31を延在した各薄膜トランジスタ34のゲート電極34g、図示しない周辺駆動回路の各薄膜トランジスタのゲート電極および各種配線を形成する(第１配線形成工程)。
【００３８】
さらに、これらのゲート電極34gなどをマスクとしてイオン注入やイオンドーピング法などによりポリシリコン層に不純物の注入を行い、薄膜トランジスタ34のドレイン領域34cd、ソース領域34csおよび図示しないＮチャネル型の周辺駆動回路の薄膜トランジスタのソース領域およびドレイン領域を形成する(第１電極形成工程)。このとき、不純物の注入は、例えば加速電圧８０ｋｅＶ、５×１０15atoms/cm2のドーズ量で、ＰＨ３/Ｈ２によりリンを高濃度注入する。
【００３９】
次いで、薄膜トランジスタ34および周辺駆動回路のＮチャネル型の薄膜トランジスタを、不純物が注入されないように塗布したレジストで被覆した後、図示しない周辺駆動回路のＰチャネル型の薄膜トランジスタのゲート電極をそれぞれマスクとして、例えば加速電圧８０ｋｅＶ、５×１０15atoms/cm2のドーズ量でＢ２Ｈ６/Ｈ２によりボロンを高濃度注入して、図示しない周辺駆動回路のＰチャネル型の薄膜トランジスタのソース領域とドレイン領域とを形成する(第２電極形成工程)。
【００４０】
その後、さらに周辺駆動回路のＮチャネル型の薄膜トランジスタのＬＤＤ領域を形成するための不純物注入を行い、ガラス基板25をアニールすることにより不純物を活性化する(ＬＤＤ領域形成工程)。
【００４１】
さらに、例えばＰＥＣＶＤ(Plasma Enhanced CVD)法を用いてガラス基板25の全面に層間絶縁膜41を５００ｎｍ程度被着する(層間絶縁膜形成工程)。
【００４２】
続いて、例えばフォトエッチング法により、薄膜トランジスタ34のドレイン電極34dに至るコンタクトホール42、ソース電極34sに至るコンタクトホール43、および、図示しない周辺駆動回路の各薄膜トランジスタのソース電極とドレイン電極とに至るコンタクトホールをそれぞれ層間絶縁膜41およびゲート絶縁膜40に形成する(第１コンタクトホール形成工程)。このとき同時に、信号線33の裏面の一部領域を凹凸形状とするためのホールパターン48を層間絶縁膜41およびゲート絶縁膜40に形成する(凹凸パターン形成工程)。この凹凸パターン形成工程において、ホールパターン48は、エッチングストッパ49によってオーバエッチングが防止される。
【００４３】
次に、タンタル、クロム、アルミニウム、モリブデン、タングステン、銅などの単体またはその積層膜あるいは合金膜を５００ｎｍ程度被着し、フォトエッチング法などにより所定の形状にパターニングし、信号線33、薄膜トランジスタ34のドレイン電極34dと信号線33との接続、ソース電極34s、および、図示しない周辺駆動回路内の薄膜トランジスタの各種配線などをする(第２配線工程)。
【００４４】
さらに、ＰＥＣＶＤ法などによりガラス基板25の全面にシリコン窒化膜(ＳｉＮｘ)からなる保護絶縁膜44を成膜し、例えばフォトエッチング法によりコンタクトホール46を形成する(第２コンタクトホール形成工程)。
【００４５】
次に、例えば透明有機絶縁膜45を全面に２μｍほど塗布し、コンタクトホール47を形成する(第３コンタクトホール形成工程)。
【００４６】
この後、例えばＩＴＯをスパッタ法などにより１００ｎｍ程度成膜した後、フォトエッチング法などにより所定の形状にパターニングして画素電極35を形成し(画素電極形成工程)、この画素電極35と薄膜トランジスタ34のソース電極34sとを接続し、かつ、配向膜を形成する(配向膜形成工程)ことにより、アレイ基板15を得る。
【００４７】
そして、このように構成したアレイ基板15と、スパッタリングやエッチングなどを繰り返してガラス基板51上にカラーフィルタ層52、対向電極53および配向膜などを形成した対向基板16とを、スペーサを介在して互いに対向配置して接着層18により貼り合わせるとともに、液晶層17を基板15，16間に介在させ、図示しない偏光板などを取り付けて液晶パネル12を完成する。
【００４８】
このような液晶パネル12を備えた液晶表示装置11において、バックライト13から液晶パネル12の裏面側に照射された光Ｌは、各画像信号に対応して各画素23の液晶層17部分に印加された電圧によって各画素23での透過量が設定され、この設定された透過量で各画素23にて表示側へと透過することで、画像が視認される。
【００４９】
このとき、信号線33によって遮光される領域、すなわち信号線33の裏面側に入射したバックライト13からの光L1は、信号線33の凸部37の傾斜面37a，37bなどにより、信号線33と異なる位置へと信号線33の幅方向に、すなわち図１中の左右方向に乱反射(拡散)されて表示側へと透過するように再利用される。
【００５０】
このように、画素電極35が平面視で重なった信号線33の裏面側に、この裏面側に入射した光L1を乱反射させる凸部37を形成することで、信号線33の幅寸法を所定の大きさとして開口率が低下した場合でも、凸部37によって乱反射された光L1を再利用することにより、表面輝度の低下を抑制できる。
【００５１】
すなわち、対向基板16側にカラーフィルタ層52を有する場合に、アレイ基板15と対向基板16との位置合わせずれによる混色や開口率の変動を考慮すると、信号線33は一定の幅以上細くすることができず、開口率も一定以上大きくすることができないものの、上記のように凸部37により光L1を乱反射させて再利用することにより、信号線33を一定幅以上細くすることができない場合でも、表面輝度が低下してしまうことがない。
【００５２】
しかも、凸部37は、信号線33の背面側の絶縁膜40，41を貫通して形成されているため、液晶パネルに例えば反射用の部材などを取り付ける場合のように液晶パネル12の厚みが増加することもない。
【００５３】
また、凸部37を信号線33に沿って形成することにより、傾斜面37a，37bの面方向が信号線33の幅方向に向けて形成されるので、バックライト13から信号線33の裏面に入射した光L1を信号線33の外方、ここでは信号線33に対して交差する方向へと確実に乱反射させることができ、光L1が信号線33の領域内から出ずに乱反射を繰り返すことを防止できる。
【００５４】
さらに、凸部37を複数形成することにより、光L1を、より効果的に乱反射させることができる。
【００５５】
そして、ゲート絶縁膜40および層間絶縁膜41に対して、コンタクトホール42，43を形成する際にホールパターン48を同時に形成することにより、凸部37を形成するための工程を別途要することなく信号線33を層間絶縁膜41上に形成するだけで凸部37を容易に形成でき、製造性が低下することもない。
【００５６】
なお、上記一実施の形態では、信号線33の裏面に凹凸構造を形成するためのホールパターン48に対応してエッチングストッパ49としてポリシリコン膜のパターンを配置したが、ホールパターン48をハーフ露光などで形成する場合には、これらエッチングストッパ49を配置しない構成とすることも可能である。
【００５７】
また、薄膜トランジスタ34のチャネル層34cとしてポリシリコン層を用いたが、例えばアモルファスシリコン層などの他の半導体層をチャネル層として用いても同様の作用効果を得ることができる。
【００５８】
さらに、凹凸構造は、上記凸部37のみを形成するだけでなく、凹部のみを形成したり、凹部と凸部とを形成したりすることによって適宜構成することが可能である。
【００５９】
そして、凹凸構造は、信号線33だけでなく、走査線31や補助容量線32などの配線のいずれかに形成したり、これら配線の全てにそれぞれ形成したりしてもよい。
【図面の簡単な説明】
【００６０】
【図１】本発明の一実施の形態の表示素子の第１基板の要部を示す縦断面図である。
【図２】同上第１基板の要部を示す平面図である。
【図３】同上表示素子を備えた表示装置を示す説明図である。
【符号の説明】
【００６１】
12    表示素子としての液晶パネル
15    第１基板としてのアレイ基板
16    第２基板としての対向基板
17    光変調層としての液晶層
25    第１基板本体としてのガラス基板
31    配線である走査線
32    配線である補助容量線
33    配線である信号線
34    スイッチング素子としての薄膜トランジスタ
35    画素電極
37    凹凸構造としての凸部
51    第２基板本体としてのガラス基板
52    着色層であるカラーフィルタ層
【図１】
2009216899.tif 000003
【図２】
2009216899.tif 000004
【図３】
2009216899.tif 000005