(57)【要約】【課題】低消費電力でより高速に発振する。【解決手段】一方（他方）の入力端の信号を反転して一方（他方）の出力端に出力するインバータ回路対１１０、１２０、１３０と、ＮＡＮＤ回路・ＮＯＲ回路対１４０を備える。インバータ回路対１１０は、一方の入力端をＮＯＲ回路の出力端と、他方の入力端をＮＡＮＤ回路の出力端と接続し、インバータ回路対１２０（１３０）は、一方の入力端をインバータ回路対１１０（１２０）の一方の出力端と、他方の入力端を１１０（１２０）インバータ回路対の他方の出力端と接続し、２入力のＮＡＮＤ回路は、一方の入力端をインバータ回路対１３０の一方の出力端と、他方の入力端をインバータ回路対１２０の他方の出力端と接続し、２入力のＮＯＲ回路は、一方の入力端をインバータ回路対１３０の他方の出力端と、他方の入力端をインバータ回路対１２０の一方の出力端と接続する。【選択図】図１
2009253829.tif 000002
【特許請求の範囲】
【請求項１】
一方の入力端の信号を反転して一方の出力端に出力し、他方の入力端の信号を反転して他方の出力端に出力する第１〜第Ｎ（Ｎは３以上の奇数）のインバータ回路対と、
ＮＡＮＤ回路・ＮＯＲ回路対と、
を備え、
第１のインバータ回路対は、一方の入力端をＮＯＲ回路の出力端と接続し、他方の入力端をＮＡＮＤ回路の出力端と接続し、
Ｋ＝２〜Ｎ（ただしＫは整数）に対して、第Ｋのインバータ回路対は、一方の入力端を第Ｋ−１のインバータ回路対の一方の出力端と接続し、他方の入力端を第Ｋ−１のインバータ回路対の他方の出力端と接続し、
前記ＮＡＮＤ回路は、２入力を有し、一方の入力端を第Ｎのインバータ回路対の一方の出力端と接続し、他方の入力端を第Ｎ−１のインバータ回路対の他方の出力端と接続し、
前記ＮＯＲ回路は、２入力を有し、一方の入力端を第Ｎのインバータ回路対の他方の出力端と接続し、他方の入力端を第Ｎ−１のインバータ回路対の一方の出力端と接続することを特徴とする発振回路。
【請求項２】
前記インバータ回路対およびＮＡＮＤ回路・ＮＯＲ回路対の少なくとも一つにおける電源電流を制御する可変電流源を備えることを特徴とする請求項１記載の発振回路。
【請求項３】
Ｎ（Ｎは２以上の整数）段構成の遅延回路から構成され、
Ｋ＝２〜Ｎ（ただしＫは整数）に対して、第Ｋ段の遅延回路は、一方の入力端を第Ｋ−１段の遅延回路の一方の出力端に接続し、他方の入力端を第Ｋ−１段の遅延回路の他方の出力端に接続し、
第１段の遅延回路は、Ｎが奇数の場合に、一方の入力端を第Ｎ段の遅延回路の一方の出力端に接続し、他方の入力端を第Ｎ段の遅延回路の他方の出力端に接続し、Ｎが偶数の場合に、一方の入力端を第Ｎ段の遅延回路の他方の出力端に接続し、他方の入力端を第Ｎ段の遅延回路の一方の出力端に接続し、
前記各段の遅延回路は、
一方の入力端の信号を反転して一方の出力端に出力し、他方の入力端の信号を反転して他方の出力端に出力するインバータ回路対と、
一方の入力端の信号を反転して一方の出力端に出力する第１のインバータ回路と、他方の入力端の信号を反転して他方の出力端に出力する第２のインバータ回路と、ソースを接地し一方の出力端にゲートを接続し他方の出力端にドレインを接続する第１のＦＥＴと、ソースを接地し他方の出力端にゲートを接続し一方の出力端にドレインを接続する第２のＦＥＴと、を含む差動回路と、
のいずれかで構成され、
少なくとも１以上の前記インバータ回路対と１以上の前記差動回路とを含むことを特徴とする発振回路。
【請求項４】
Ｎ＝４であることを特徴とする請求項３記載の発振回路。
【請求項５】
前記第１および第２の遅延回路は、前記差動回路で構成され、前記第３および第４の遅延回路は、前記インバータ回路対で構成されることを特徴とする請求項４記載の発振回路。
【請求項６】
一つの前記インバータ回路対が、ＮＡＮＤ回路およびＮＯＲ回路として構成され、
前記ＮＡＮＤ回路は、２入力を有し、一方の入力端をインバータ回路対の一方の入力端とし、他方の入力端を発振制御用の第１の端子と接続し、出力端をインバータ回路対の一方の出力端とし、
前記ＮＯＲ回路は、２入力を有し、一方の入力端をインバータ回路対の他方の入力端とし、他方の入力端を発振制御用の第２の端子と接続し、出力端をインバータ回路対の他方の出力端とすることを特徴とする請求項３または５記載の発振回路。
【請求項７】
Ｎ段の前記遅延回路の少なくとも一つにおける電源電流を制御する可変電流源を備えることを特徴とする請求項３乃至６のいずれか一に記載の発振回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発振回路に関し、特に発振回路の低電圧、高速化技術に関する。
【背景技術】
【０００２】
近年、ＣＰＵの高速化やＤＤＲ等の高速インタフェースの低電圧、低消費電流での実現要求に伴い、発振回路にも低電圧での高速動作が必要となっている。このような発振回路として、遅延回路をリング状に縦続接続したリングオシレータおよびその変形回路が広く知られている。
【０００３】
図５は、特許文献１の発振回路を構成する遅延回路の回路図であり、図６は、この遅延回路を使用した発振回路の回路図である。まず、図５の構成について説明する。
【０００４】
図５の遅延回路は、トランジスタ２５と２６による第１の増幅器およびトランジスタ２８と３０による第２の増幅器とによって差動対を構成し、第１および第２の増幅器の出力をそれぞれ相互接続するトランジスタ２７による第３の増幅器およびトランジスタ２９による第４の増幅器と、トランジスタ３１および３２による可変電流源によって構成される。容量素子３３と３４は、出力端子Ｖｏｕｔ１と出力端子Ｖｏｕｔ２と、次段の入力端子の間に寄生する容量を示している。
【０００５】
次に、このような構成の遅延回路における動作について説明する。第１および第２の増幅器は反転増幅器（インバータ回路）であって、入力の反転を出力する。第３および第４の増幅器は、差動対の出力である出力端子Ｖｏｕｔ１と出力端子Ｖｏｕｔ２間にフィードフォワード接続され、差動対出力の間に生じた微小な電位差を検出し、差動対出力を強制的に電源側またはグランド側に動作させる。仮に差動対の入力であるＶｉｎ１、Ｖｉｎ２が共にグランドレベルであっても、デバイスノイズ等によって差動対出力に生じた微小差電位を増幅し、差動対出力が逆相出力となるように作用する。
【０００６】
さらに、可変電流源の電流は、ＶｃｏｎｔｐおよびＶｃｏｎｔｎの電圧を変更することで可変される。可変電流源の電流を変更することで、遅延回路における入力から出力までの遅延を変更することが可能である。
【０００７】
次に、発振回路の構成について説明する。図６は、図５の遅延回路１８−ｄ、１８−ｅ、１８−ｆ、１８−ｇを縦続接続し、最終段の遅延回路１８−ｇの出力端子Ｖｏｕｔ１と出力端子Ｖｏｕｔ２をそれぞれ初段の遅延回路１８−ｄの入力端子Ｖｉｎ２とＶｉｎ１に交差するように接続している。
【０００８】
次に、このような構成の発振回路の動作を説明する。遅延回路１８−ｄのＶｉｎ１がハイレベル、Ｖｉｎ２がローレベルであったとすると、遅延回路１８−ｄ、１８−ｅ、１８−ｆおよび１８−ｇの出力端子Ｖｏｕｔ１はハイレベル、遅延回路１８−ｄ、１８−ｅ、１８−ｆおよび１８−ｇの出力端子Ｖｏｕｔ２はローレベルとなる。遅延回路１８−ｇの出力信号対を交差して遅延回路１８−ｄの入力端子に帰還しているので、遅延回路１８−ｄのＶｉｎ１はハイレベルからローレベルに遷移し、遅延回路１８−ｄのＶｉｎ２はローレベルからハイレベルに遷移する。これにより、遅延回路１８−ｄ、１８−ｅ、１８−ｆおよび１８−ｇの出力において、順次、出力端子Ｖｏｕｔ１はローレベルに遷移し、出力端子Ｖｏｕｔ２はハイレベルに遷移する。さらに、帰還によって遅延回路１８−ｄのＶｉｎ１はローレベルからハイレベルに遷移し、遅延回路１８−ｄのＶｉｎ２はハイレベルからローレベルに遷移する。これを繰り返すことで発振動作が行われる。
【０００９】
先に述べたように、ＶｃｏｎｔｐおよびＶｃｏｎｔｎの電圧を変更することで、各遅延回路の遅延を変更することが可能であって、これにより、発振回路における発振周波数を変更することが可能となる。
【００１０】
なお、関連して、全てがインバータ回路で構成される発振回路が特許文献２に記載されている。
【００１１】
【特許文献１】特開２００１−３５８５６５号公報
【特許文献２】特開２００５−３３３６４５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
以下の分析は本発明において与えられる。
【００１３】
図５の第３、第４の増幅器を構成するトランジスタ２７、２９は、ゲート容量が各々出力端子Ｖｏｕｔ１、Ｖｏｕｔ２の負荷容量となっている。さらにドレインは各々出力端子Ｖｏｕｔ２、Ｖｏｕｔ１に接続されており、発振動作時に、出力端子Ｖｏｕｔ１と出力端子Ｖｏｕｔ２は逆相で動作する。この場合、ゲート容量は負荷容量としてミラー効果によってゲイン倍されて、出力端子Ｖｏｕｔ１、Ｖｏｕｔ２に加わることになる。
【００１４】
図６の発振回路において、遅延回路１８−ｄの出力端子Ｖｏｕｔ１および出力端子Ｖｏｕｔ２が共にローレベル、１８−ｅの出力端子Ｖｏｕｔ１および出力端子Ｖｏｕｔ２は共にハイレベル、遅延回路１８−ｆの出力端子Ｖｏｕｔ１および出力端子Ｖｏｕｔ２は共にローレベル、遅延回路１８−ｇの出力端子Ｖｏｕｔ１および出力端子Ｖｏｕｔ２は共にハイレベルとなり、発振しない状態となりうる。これを回避するため、第３、第４の増幅器を構成するトランジスタ２７、２９は、Ｖｉｎ１およびＶｉｎ２が共にローレベルであっても出力端子Ｖｏｕｔ１と出力端子Ｖｏｕｔ２が逆相出力となるよう、トランジスタ２５、２８のゲートがローレベルのときの電流能力に対して、トランジスタ２７、２９のゲートがハイレベルのときの電流能力が、２７、２９の方が大きくなるように、概ねトランジスタ２５、２８と同等のディメンジョンに設定される。従ってトランジスタ２７、２９のゲート容量は、次段のゲート容量に対して無視できないものである。
【００１５】
以上のような発振回路において、出力端子Ｖｏｕｔ１、Ｖｏｕｔ２の負荷容量は、次段のゲート容量に加えて、トランジスタ２７、２９のゲート容量と、ミラー効果によってゲイン倍されたトランジスタ２９、２７のゲート容量が加わるため、充分に高速な発振動作ができない虞がある。
【課題を解決するための手段】
【００１６】
本発明の１つのアスペクト（側面）に係る発振回路は、一方の入力端の信号を反転して一方の出力端に出力し、他方の入力端の信号を反転して他方の出力端に出力する第１〜第Ｎ（Ｎは３以上の奇数）のインバータ回路対と、ＮＡＮＤ回路・ＮＯＲ回路対と、を備え、第１のインバータ回路対は、一方の入力端をＮＯＲ回路の出力端と接続し、他方の入力端をＮＡＮＤ回路の出力端と接続し、Ｋ＝２〜Ｎ（ただしＫは整数）に対して、第Ｋのインバータ回路対は、一方の入力端を第Ｋ−１のインバータ回路対の一方の出力端と接続し、他方の入力端を第Ｋ−１のインバータ回路対の他方の出力端と接続し、ＮＡＮＤ回路は、２入力を有し、一方の入力端を第Ｎのインバータ回路対の一方の出力端と接続し、他方の入力端を第Ｎ−１のインバータ回路対の他方の出力端と接続し、ＮＯＲ回路は、２入力を有し、一方の入力端を第Ｎのインバータ回路対の他方の出力端と接続し、他方の入力端を第Ｎ−１のインバータ回路対の一方の出力端と接続する。
【００１７】
本発明の他のアスペクト（側面）に係る発振回路は、Ｎ（Ｎは２以上の整数）段構成の遅延回路から構成され、Ｋ＝２〜Ｎ（ただしＫは整数）に対して、第Ｋ段の遅延回路は、一方の入力端を第Ｋ−１段の遅延回路の一方の出力端に接続し、他方の入力端を第Ｋ−１段の遅延回路の他方の出力端に接続し、第１段の遅延回路は、Ｎが奇数の場合に、一方の入力端を第Ｎ段の遅延回路の一方の出力端に接続し、他方の入力端を第Ｎ段の遅延回路の他方の出力端に接続し、Ｎが偶数の場合に、一方の入力端を第Ｎ段の遅延回路の他方の出力端に接続し、他方の入力端を第Ｎ段の遅延回路の一方の出力端に接続し、各段の遅延回路は、差動的に動作可能であって、一方の入力端の信号を反転して一方の出力端に出力し、他方の入力端の信号を反転して他方の出力端に出力するインバータ回路対と、一方の入力端の信号を反転して一方の出力端に出力する第１のインバータ回路と、他方の入力端の信号を反転して他方の出力端に出力する第２のインバータ回路と、ソースを接地し一方の出力端にゲートを接続し他方の出力端にドレインを接続する第１のＦＥＴと、ソースを接地し他方の出力端にゲートを接続し一方の出力端にドレインを接続する第２のＦＥＴと、を含む差動回路と、のいずれかで構成され、少なくとも１以上のインバータ回路対と１以上の差動回路とを含む。
【発明の効果】
【００１８】
本発明によれば、遅延回路をリング状に縦続接続した発振回路において、少なくとも１つの遅延回路をインバータ回路対で構成することで、低消費電力でより高速に発振する回路を実現することができる。
【発明を実施するための最良の形態】
【００１９】
本発明の実施形態に係る発振回路は、インバータ回路対で構成される遅延回路を含む複数段の遅延回路をリング状に接続したリングオシレータである。
【００２０】
第１の実施形態の発振回路として、一方の入力端の信号を反転して一方の出力端に出力し、他方の入力端の信号を反転して他方の出力端に出力する第１〜第Ｎ（Ｎは３以上の奇数）のインバータ回路対と、ＮＡＮＤ回路・ＮＯＲ回路対と、を備える。第１のインバータ回路対は、一方の入力端をＮＯＲ回路の出力端と接続し、他方の入力端をＮＡＮＤ回路の出力端と接続し、Ｋ＝２〜Ｎ（ただしＫは整数）に対して、第Ｋのインバータ回路対は、一方の入力端を第Ｋ−１のインバータ回路対の一方の出力端と接続し、他方の入力端を第Ｋ−１のインバータ回路対の他方の出力端と接続する。ＮＡＮＤ回路は、２入力を有し、一方の入力端を第Ｎのインバータ回路対の一方の出力端と接続し、他方の入力端を第Ｎ−１のインバータ回路対の他方の出力端と接続する。ＮＯＲ回路は、２入力を有し、一方の入力端を第Ｎのインバータ回路対の他方の出力端と接続し、他方の入力端を第Ｎ−１のインバータ回路対の一方の出力端と接続する。
【００２１】
インバータ回路対およびＮＡＮＤ回路・ＮＯＲ回路対の少なくとも一つにおける電源電流を制御する可変電流源を備えるようにしてもよい。
【００２２】
第２の実施形態の発振回路として、Ｎ（Ｎは２以上の整数）段構成の遅延回路から構成され、Ｋ＝２〜Ｎ（ただしＫは整数）に対して、第Ｋ段の遅延回路は、一方の入力端を第Ｋ−１段の遅延回路の一方の出力端に接続し、他方の入力端を第Ｋ−１段の遅延回路の他方の出力端に接続し、第１段の遅延回路は、Ｎが奇数の場合に、一方の入力端を第Ｎ段の遅延回路の一方の出力端に接続し、他方の入力端を第Ｎ段の遅延回路の他方の出力端に接続し、Ｎが偶数の場合に、一方の入力端を第Ｎ段の遅延回路の他方の出力端に接続し、他方の入力端を第Ｎ段の遅延回路の一方の出力端に接続する。各段の遅延回路は、一方の入力端の信号を反転して一方の出力端に出力し、他方の入力端の信号を反転して他方の出力端に出力するインバータ回路対と、一方の入力端の信号を反転して一方の出力端に出力する第１のインバータ回路と、他方の入力端の信号を反転して他方の出力端に出力する第２のインバータ回路と、ソースを接地し一方の出力端にゲートを接続し他方の出力端にドレインを接続する第１のＦＥＴと、ソースを接地し他方の出力端にゲートを接続し一方の出力端にドレインを接続する第２のＦＥＴと、を含む差動回路と、のいずれかで構成される。少なくとも１以上のインバータ回路対と１以上の差動回路とを含む。
【００２３】
上記において、Ｎ＝４であってもよい。
【００２４】
第１および第２の遅延回路は、差動回路で構成され、第３および第４の遅延回路は、インバータ回路対で構成されることが好ましい。
【００２５】
一つのインバータ回路対が、ＮＡＮＤ回路およびＮＯＲ回路として構成され、ＮＡＮＤ回路は、２入力を有し、一方の入力端をインバータ回路対の一方の入力端とし、他方の入力端を発振制御用の第１の端子と接続し、出力端をインバータ回路対の一方の出力端とし、ＮＯＲ回路は、２入力を有し、一方の入力端をインバータ回路対の他方の入力端とし、他方の入力端を発振制御用の第２の端子と接続し、出力端をインバータ回路対の他方の出力端とするようにしてもよい。
【００２６】
Ｎ段の遅延回路の少なくとも一つにおける電源電流を制御する可変電流源を備えるようにしてもよい。
【００２７】
以上のような半導体装置によれば、少なくとも１つの遅延回路をインバータ対で構成する。したがって、フィードフォワード接続された増幅器が減少あるいは不要となり、負荷容量が低減され、高速な発振動作が可能である。
【００２８】
以下、実施例に即し、図面を参照して詳しく説明する。
【実施例１】
【００２９】
図１は、本発明の第１の実施例に係る発振回路の回路図である。図１において、発振回路は、遅延回路１１０、１２０、１３０および１４０を縦続接続するように構成される。すなわち、遅延回路１１０の出力であるノード１１５、１１６は、遅延回路１２０のそれぞれの入力に接続され、遅延回路１２０の出力であるノード１２５、１２６は、遅延回路１３０のそれぞれの入力に接続され、遅延回路１３０の出力であるノード１３５、１３６は、遅延回路１４０のそれぞれの入力に接続される。最終段の遅延回路１４０の出力であるノード１４５、１４６は、交差して初段の遅延回路１１０のそれぞれの入力端子に帰還して接続される。
【００３０】
遅延回路１１０は、互いに相補型であるトランジスタ１１１と１１２による増幅器（インバータ回路に相当）と、互いに相補型であるトランジスタ１１３と１１４による増幅器（インバータ回路に相当）とからなる差動対を構成する。トランジスタ１１１と１１２は、ゲートとドレインを各々共有しており、ゲートは前段の遅延回路１４０のノード１４６に接続され、ドレインはノード１１５に接続される。トランジスタ１１１のソースは電源に接続され、トランジスタ１１２のソースはグランドに接続される。トランジスタ１１３と１１４は、ゲートとドレインを各々共有しており、ゲートは前段の遅延回路１４０のノード１４５に接続され、ドレインはノード１１６に接続される。トランジスタ１１３のソースは電源に接続され、トランジスタ１１４のソースはグランドに接続される。
【００３１】
遅延回路１２０は、遅延回路１１０と同一構成であって、トランジスタ１２１、１２２、１２３、１２４、ノード１２５、１２６は、それぞれトランジスタ１１１、１１２、１１３、１１４、ノード１１５、１１６に対応する。また、遅延回路１３０も、遅延回路１１０と同一構成であって、トランジスタ１３１、１３２、１３３、１３４、ノード１３５、１３６は、それぞれトランジスタ１１１、１１２、１１３、１１４、ノード１１５、１１６に対応する。
【００３２】
遅延回路１４０は、トランジスタ１４１１、１４１２、１４２１および１４２２から構成される一つの増幅器（ＮＡＮＤ回路に相当）と、トランジスタ１４３１、１４３２、１４４１および１４４２から構成される他の増幅器（ＮＯＲ回路に相当）とからなる。一つの増幅器と他の増幅器は、差動対（ＮＡＮＤ回路・ＮＯＲ回路対）を構成する。
【００３３】
トランジスタ１４１１と１４２１は、ゲートを共にノード１３５に接続し、ドレインを共にノード１４５に接続する。トランジスタ１４１２と１４２２は、ゲートを共にノード１２６に接続し、トランジスタ１４１２のドレインは、ノード１４５に接続される。トランジスタ１４１１と１４１２のソースは、共に電源に接続される。トランジスタ１４２２のドレインは、トランジスタ１４２１のソースと接続され、トランジスタ１４２２のソースは、グランドに接続される。
【００３４】
トランジスタ１４３１と１４４１は、ゲートを共にノード１３６に接続し、ドレインを共にノード１４６に接続する。トランジスタ１４３２と１４４２は、ゲートを共にノード１２５に接続し、トランジスタ１４４２のドレインは、ノード１４６に接続される。トランジスタ１４４１と１４４２のソースは、共にグランドに接続される。トランジスタ１４３２のドレインは、トランジスタ１４３１のソースと接続され、トランジスタ１４３２のソースは、電源に接続される。
【００３５】
次に、以上のような構成の発振回路の動作について説明する。発振回路は、遅延回路１４０のノード１４５、１４６を交差して遅延回路１１０のそれぞれの入力端子に帰還している。したがって、ノード１４５がローレベル、１４６がハイレベルであったとすると、ノード１１５はローレベル、１１６はハイレベルとなり、ノード１２５はハイレベル、１２６はローレベルとなり、ノード１３５はローレベル、１３６はハイレベルとなり、ノード１４５はローレベルからハイレベル、１４６はハイレベルからローレベルに遷移する。これにより、ノード１１５はハイレベル、１１６はローレベルとなり、ノード１２５はローレベル、１２６はハイレベルとなり、ノード１３５はハイレベル、１３６はローレベルとなり、ノード１４５はハイレベルからローレベル、１４６はローレベルからハイレベルに遷移する。これを繰り返すことで発振動作が行なわれる。
【００３６】
次に、ノード１１５と１１６が同相状態となった場合を説明する。ノード１１５と１１６が共にローレベルであった場合、ノード１２５と１２６は共にハイレベル、ノード１３５と１３６は共にローレベルとなる。このとき、トランジスタ１４１１はオン状態、１４２１はオフ状態となるため、ノード１４５はハイレベルとなる。また、トランジスタ１４４２はオン状態、１４３２はオフ状態となるため、ノード１４６はローレベルとなる。従って、ノード１４５と１４６とは逆相出力となる。
【００３７】
また、ノード１１５と１１６が共にハイレベルであった場合、ノード１２５と１２６は共にローレベル、ノード１３５と１３６は共にハイレベルとなる。このとき、トランジスタ１４１２はオン状態、１４２２はオフ状態となるため、ノード１４５はハイレベルとなる。また、トランジスタ１４４１はオン状態、１４３１はオフ状態となるため、ノード１４６はローレベルとなる。従って、ノード１４５と１４６とは逆相出力となる。
【００３８】
以上のように、ノード１１５、１１６の初期状態がいかなる状態であっても、ノード１４５と１４６は、逆相出力となり、前述した発振動作に移行する。
【００３９】
以上説明したような発振回路によれば、以下の効果がもたらされる。
【００４０】
発振回路の初期状態がいかなる状態であっても、遅延回路１４０の２つの出力は逆相出力となり、これが発振のトリガとなって、発振しないという問題は回避される。これにより、図５の従来回路が設けていた第３および第４の増幅器（トランジスタ２７、２９）を設ける必要がない。
【００４１】
遅延回路１２０のノード１２５と１２６には、図６の従来回路と比較し、次段の遅延回路１３０のゲート容量に加え、遅延回路１４０のゲート容量も負荷容量として追加されている。しかしながら、ノード１２５がハイレベルからローレベルに遷移するときには、ノード１４６の状態は遷移しないためミラー効果は現れない。また、ノード１２６がローレベルからハイレベルに遷移するときには、ノード１４５の状態は遷移しないためミラー効果は現れない。従って、遅延回路１２０のノード１２５と１２６には、遅延回路１４０のゲート容量が追加されるのみであって、ミラー効果でゲイン倍されたゲート容量は追加されないため、発振動作の高速化を妨げる要因にはならない。
【００４２】
また、ノード１２５がローレベルからハイレベル、ノード１２６がハイレベルからローレベルに遷移するときには、ノード１４５と１４６の遷移は、ノード１２５と１２６によってもたらされ、遅延回路１３０をバイパスするため、ミラー効果が現れる。しかしながら、ノード１２５、１２６の遷移からノード１４５、１４６が遷移するまでの遅延時間が遅くなることはなく、発振動作の高速化を妨げる要因にはならない。
【００４３】
以上のことから、従来技術のようにゲート容量が増えることが無いので、発振動作のより高速化が可能になる。
【００４４】
図２は、発振回路において、シミュレーションによって得られた発振周波数と消費電流との関係を表す図である。実線は本実施例の場合を表し、破線は従来回路の場合を表す。発振周波数と消費電流は、各々従来回路の最大値を１として規格化して表している。同じ消費電流で比較した場合、本発明の発振回路は従来のものから概ね３５％高速化していることが示される。
【００４５】
なお、以上の説明では、３段の遅延回路１１０、１２０、１３０をインバータ回路対とする例を示した。しかし、これに限定されること無く、Ｎ（Ｎは３以上の奇数）段の遅延回路としてそれぞれインバータ回路対を備えるようにしてもよい。
【実施例２】
【００４６】
図３は、本発明の第２の実施例に係る発振回路の回路図である。図３において、図１と同一の符号は、同一物を表し、その説明を省略する。図３の発振回路では、グランドに接続していた図１のトランジスタ１１２、１１４、１２２、１２４、１３２、１３４、１４２２、１４４１および１４４２のソースを、共通のノード３０２に接続する。そして、可変電流源を構成するトランジスタ３００は、ドレインをノード３０２に接続し、ソースをグランドに接続し、ゲートに制御信号３０１を与える点が図１と異なる。
【００４７】
可変電流源の電流は、制御信号３０１の電圧を変更することで可変とされ、遅延回路１１０、１２０、１３０および１４０の遅延時間を可変にすることができる。これにより、制御信号３０１の電圧によって発振回路の発振周波数を制御することが可能となり、ＰＬＬ等で使用される電圧制御発振回路としての機能を実現することができる。
【００４８】
なお、図３では、可変電流源を全ての遅延回路で共通としたが、図５、６に示す従来技術のように、遅延回路１１０、１２０、１３０および１４０各々に可変電流源を設けても、電圧制御発振回路を構成できることは明らかである。また、可変電流源は、図３のようにグランド側だけに設けてもよいし、電源側だけ、もしくは、電源側とグランド側の両方に設けても構わない。さらに、可変電流源は、全ての遅延回路ではなく、遅延回路の一部、例えば、遅延回路１１０と１２０だけに設けても電圧制御発振回路を構成できることは明らかである。
【実施例３】
【００４９】
図４は、本発明の第３の実施例に係る発振回路の回路図である。図４において、図１と同一の符号は、同一物を表し、その説明を省略する。第１の実施例との違いは、図１においてノード１２５に接続されていたトランジスタ１４３２、１４４２のゲートを、端子２０２に接続し、ノード１２６に接続されていたトランジスタ１４１２、１４２２のゲートを端子２０１に接続した点にある。端子２０１と端子２０２の制御信号は、逆相の関係にあり、端子２０１がハイレベルであれば端子２０２はローレベル、端子２０１がローレベルであれば端子２０２はハイレベルとする。
【００５０】
さらに、遅延回路１１０ａにおいて、フィードフォワード接続されたトランジスタ１１７、１１８をさらに設け、遅延回路１２０ａにおいて、フィードフォワード接続されたトランジスタ１２７、１２８をさらに設けている点が第１の実施例と異なる。トランジスタ１１７は、ドレインをノード１１５に接続し、ゲートをノード１１６に接続し、ソースをグランドに接続する。トランジスタ１１８は、ドレインをノード１１６に接続し、ゲートをノード１１５に接続し、ソースをグランドに接続する。トランジスタ１２７は、ドレインをノード１２５に接続し、ゲートをノード１２６に接続し、ソースをグランドに接続する。トランジスタ１２８は、ドレインをノード１２６に接続し、ゲートをノード１２５に接続し、ソースをグランドに接続する。
【００５１】
次に、以上のような構成の発振回路の動作について説明する。発振動作を開始する前は、端子２０１、２０２は、各々ローレベル、ハイレベルとしておく。これにより、トランジスタ１４１２はオン状態、トランジスタ１４２２はオフ状態となるため、ノード１４５はハイレベルとなる。また、トランジスタ１４３２はオフ状態、トランジスタ１４４２はオン状態となるため、ノード１４６はローレベルとなる。これにより、縦続接続された遅延回路のノード１１５、１１６は各々ハイレベル、ローレベル、ノード１２５、１２６は各々ローレベル、ハイレベル、ノード１３５、１３６は各々ハイレベル、ローレベルとなり、全ての遅延回路の出力信号は逆相状態になる。
【００５２】
発振動作を開始する場合は、端子２０１、２０２を各々ハイレベル、ローレベルに遷移させる。これにより、トランジスタ１４１２はオフ状態、トランジスタ１４２２はオン状態、トランジスタ１４３２はオン状態、トランジスタ１４４２はオフ状態となる。ここで、ノード１３５、１３６は、各々ハイレベル、ローレベルであるので、遅延回路１４０のノード１４５、１４６は、各々ローレベル、ハイレベルに遷移する。この遷移を受けて、第１の実施例と同様に発振動作を開始する。
【００５３】
遅延回路１１０ａと遅延回路１２０ａに設けたトランジスタ１１７、１１８、１２７および１２８は、フィードフォワードの作用によって各遅延回路のばらつきによる遅延時間の差を補正する。ノード１１５とノード１１６とは、トランジスタ１１７と１１８によって関連付けられ、ノード１２５とノード１２６とは、トランジスタ１２７と１２８によって関連付けられる。これにより、ノード１３５とノード１３６、ノード１４５とノード１４６とに遅延回路のばらつきによる遅延時間の差が生じても、ノード１１５とノード１１６、ノード１２５とノード１２６とは逆相の関係を維持する。従って、遅延回路のばらつきによる遅延時間の差があっても、この差が蓄積されて発振停止に陥ることなく、各遅延素子の出力は逆相を維持し、発振を継続する。
【００５４】
以上説明したように、遅延回路１４０のトランジスタ１４１２、１４２２、１４３２および１４４２のゲートを、遅延回路１２０の出力に替えて外部端子とした場合であっても、各遅延回路の出力を逆相出力に初期設定することが可能となり、発振しないという問題を回避することができる。
【００５５】
これにより、図５の従来回路が設けていた第３および第４の増幅器に相当するトランジスタ１１７、１１８、１２７および１２８のディメンジョンを大幅に小さくすることが出来る。そのディメンジョンは、概ね従来回路の１／２０でよく、遅延時間に与える影響は無視できるほどに小さい。
【００５６】
さらに、遅延回路１２０ａのノード１２５とノード１２６は、遅延回路１４０に接続する必要がなくなるため、ノード１２５とノード１２６の負荷容量を削減することができ、第１の実施例よりも更なる高速化が可能となる。
【００５７】
以上の説明では、４段の遅延回路から構成される例を示した。しかし、これに限定されること無くＮ（Ｎは２以上の整数）段構成としてもよい。この場合、第１段の遅延回路は、Ｎが奇数の場合に、一方の入力端を第Ｎ段の遅延回路の一方の出力端に接続し、他方の入力端を第Ｎ段の遅延回路の他方の出力端に接続し、Ｎが偶数の場合に、一方の入力端を第Ｎ段の遅延回路の他方の出力端に接続し、他方の入力端を第Ｎ段の遅延回路の一方の出力端に接続する。また、Ｎ段の遅延回路の内、少なくとも１段を遅延回路１３０あるいは１４０として構成することが好ましい。
【００５８】
また、第２の実施例で説明したように、Ｎ段の遅延回路の少なくとも一つにおける電源電流を制御する可変電流源を備えるようにしてもよい。
【００５９】
なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００６０】
【図１】本発明の第１の実施例に係る発振回路の回路図である。
【図２】本発明と従来の発振回路における発振周波数と消費電流との関係を表す図である。
【図３】本発明の第２の実施例に係る発振回路の回路図である。
【図４】本発明の第３の実施例に係る発振回路の回路図である。
【図５】従来の発振回路を構成する遅延回路の回路図である。
【図６】従来の発振回路の回路図である。
【符号の説明】
【００６１】
１１０、１１０ａ、１２０、１２０ａ、１３０、１４０  遅延回路
１１５、１１６、１２５、１２６、１３５、１３６、１４５、１４６、３０２  ノード
１１１、１１２、１１３、１１４、１２１、１２２、１２３、１２４、１３１、１３２、１３３、１３４、１４１１、１４１２、１４２１、１４２２、１４３１、１４３２、１４４１、１４４２、３００  トランジスタ
２０１、２０２  端子
３０１  制御信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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