(57)【要約】【課題】いかなる数の素子層をも積層することができる素子構造体を提供する。【解決手段】素子構造体の製作方法であって、基板３を覆って形成された第１素子群を覆う絶縁層３ｂを形成する工程と、絶縁層に一つ以上のビアを形成する工程と、絶縁層を覆って第２素子群６を形成する工程とを含み、第２素子群は、それぞれ電気コンタクト６ａを含み、コンタクト６aに接触できる側が基板３に対向するように絶縁層３ｂを覆って形成され、さらに、第１素子群と第２素子群６との間にビアを通して一つ以上の電気コンタクトを形成する工程を含み、第２素子群及び少なくとも一つのビアは、ビアの一つ以上が、少なくとも部分的に、それぞれが異なる素子層に属する二つの素子の占有面内に位置するように位置付けられている。【選択図】図２
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【特許請求の範囲】
【請求項１】
基板を覆って配設された第１素子群を覆う絶縁層を形成する工程と、
上記絶縁層に一つ以上のビアを形成する工程と、
上記絶縁層を覆って第２素子群を形成する工程とを含み、
上記第２素子群を、それぞれ電気コンタクトを含み、コンタクトに接触できる側が上記基板に対向するように上記絶縁層を覆って形成し、
さらに、上記第１素子群と上記第２素子群との間に上記ビアを通して一つ以上の電気コンタクトを形成する工程を含み、
上記ビア及び／または上記第２素子群は、電気コンタクトを含む少なくとも一つのビアが、上記第１素子群に属する素子の占有面内に少なくとも部分的に、及び上記第２素子群に属する素子の占有面内に少なくとも部分的に位置するように位置付けられ、
上記第２素子群の少なくとも一つの素子が、対向する両側から接触できる電気コンタクトを含み、コンタクトに接触できる両側のうちの一方が上記基板と対向するように上記絶縁層を覆って形成されることを特徴とする素子構造体の製造方法。
【請求項２】
上記第２素子群の少なくとも一つの素子が、該素子の第１の側から接触することができる第１電気コンタクトと、上記第１の側と対向する、上記素子の第２の側から接触することができる第２電気コンタクトとを含むことを特徴とする請求項１に記載の素子構造体の製造方法。
【請求項３】
上記第２素子群を覆う第２絶縁層を堆積する工程を含むことを特徴とする請求項１または２に記載の素子構造体の製造方法。
【請求項４】
上記第２絶縁層に、一つ以上の第２ビアを形成する工程を含むことを特徴とする請求項３に記載の素子構造体の製造方法。
【請求項５】
第３素子群を、第３素子群における電気コンタクトに接触することが可能な側が上記基板に対向するように、上記第２絶縁層を覆って成膜する工程と、
上記第２素子群と上記第３素子群との間に上記第２ビアを通して一つ以上の電気コンタクトを形成する工程と
をさらに含むことを特徴とする請求項４に記載の素子構造体の製造方法。
【請求項６】
上記第３素子群の少なくとも一つの素子が、向かい合う両側から接触することが可能な電気コンタクトを含むことを特徴とする請求項５に記載の素子構造体の製造方法。
【請求項７】
上記第１素子群の上記素子が、向かい合う両側から接触することが可能な電気コンタクトを含むことを特徴とする請求項１から６のいずれか１項に記載の素子構造体の製造方法。
【請求項８】
上記第２素子群の上記素子が鏡面対称である、請求項１から７のいずれか１項に記載の素子構造体の製造方法。
【請求項９】
上記第３素子群の上記素子が鏡面対称である、請求項５または請求項５に従属する場合の請求項６から８のいずれか１項に記載の素子構造体の製造方法。
【請求項１０】
上記第２絶縁層が、ポリマー、窒化ケイ素、または二酸化ケイ素からなる、請求項３または請求項３に従属する場合の請求項４から９のいずれか１項に記載の素子構造体の製造方法。
【請求項１１】
上記第２絶縁層が接着層であるか、または接着層を含むことを特徴とする、請求項３または請求項３に従属する場合の請求項４から１０のいずれか１項に記載の素子構造体の製造方法。
【請求項１２】
上記第１素子群の上記素子を、上記基板上に製作する工程をさらに含むことを特徴とする請求項１から１１のいずれか１項に記載の素子構造体の製造方法。
【請求項１３】
上記第１素子群の上記素子を、形成基板上に製作し、その後上記第１素子群の上記素子を上記基板上に移動する工程をさらに含むことを特徴とする請求項１から１１のいずれか１項に記載の素子構造体の製造方法。
【請求項１４】
上記素子群がそれぞれの層に配列される、請求項１から１３のいずれか１項に記載の素子構造体の製造方法。
【請求項１５】
上記第２素子群を上記絶縁層を覆うように形成する工程が、上記第２素子群のうち、選択された素子だけを上記絶縁層に接合する工程を含むことを特徴とする請求項１から１４のいずれか１項に記載の素子構造体の製造方法。
【請求項１６】
上記絶縁層を覆って上記第２素子群を形成する工程が、上記第２素子群の選択された素子だけを、上記絶縁層内に形成されたビアに含まれている上記電気コンタクトに接合する工程を含むことを特徴とする請求項１から１４のいずれか１項に記載の素子構造体の製造方法。
【請求項１７】
上記第３素子群を上記第２絶縁層を覆って形成する工程が、上記第３素子群の選択された素子だけを上記第２絶縁層に接合する工程を含むことを特徴とする、請求項５、または請求項５に従属する場合の請求項６から１６のいずれか１項に記載の素子構造体の製造方法。
【請求項１８】
上記第３素子群を上記第２絶縁層を覆って形成する工程が、上記第３素子群の選択された素子だけを、上記第２絶縁層内に形成されたビアに含まれている上記電気コンタクトに接合する工程を含むことを特徴とする、請求項５、または請求項５に従属する場合の請求項６から１６のいずれか１項に記載の素子構造体の製造方法。
【請求項１９】
電気コンタクトが上記第２素子層の少なくとも一つの素子の底面と上記第１素子層の少なくとも一つの素子の上面とを接続する、請求項１から１８のいずれか１項に記載の素子構造体の製造方法。
【請求項２０】
電気コンタクトが上記第２素子層の少なくとも一つの素子の上面と上記第１素子層の少なくとも一つの素子の上面とを接続する、請求項１から１８のいずれか１項に記載の素子構造体の製造方法。
【請求項２１】
上記第１素子層の上記素子が細長低次元構造体からなる、請求項１から２０のいずれか１項に記載の素子構造体の製造方法。
【請求項２２】
上記第１素子層の上記素子が、上記基板に対して略平行に伸びる細長低次元構造体からなる、請求項２１に記載の素子構造体の製造方法。
【請求項２３】
上記第２素子層の上記素子が細長低次元構造体からなる、請求項１から２２のいずれか１項に記載の素子構造体の製造方法。
【請求項２４】
上記第２素子層の上記素子が、上記基板に対して略平行に伸びる細長低次元構造体からなる、請求項２２に記載の素子構造体の製造方法。
【請求項２５】
第１素子層と、
上記第１素子層の素子のそれぞれのコンタクトを露出させるビアを一つ以上含む、上記第１素子層を覆う絶縁層と、
各素子がそれぞれのコンタクトを持ち、該素子のコンタクトが上記絶縁層のそれぞれのビアの上方に位置合わせがされるように素子が位置づけられる第２素子層と、
第１素子層の少なくとも一つの素子と第２素子層の少なくとも一つの素子との間にビアを通して形成される電気コンタクトとからなる回路であって、
電気コンタクトを含む少なくとも一つのビアが、上記第１素子層に属する素子の占有面内に少なくとも部分的に、及び上記第２素子層に属する素子の占有面内に少なくとも部分的に位置するように位置づけられ、
上記第２素子層の少なくとも一つの素子が、向かい合う両側から接触できる電気コンタクトを含み、上記素子のコンタクトが上記絶縁層のそれぞれのビアに対向し且つその上方に位置合わせされるように、絶縁層を覆って形成される回路。
【請求項２６】
上記第２素子層の少なくとも一つの素子が、該素子の第１の側から接触することができる第１電気コンタクトと、上記第１の側と対向する、上記素子の第２の側から接触することができる第２電気コンタクトとを含むことを特徴とする請求項２５に記載の回路。
【請求項２７】
電気コンタクトが上記第２素子層の少なくとも一つの素子の底面と上記第１素子層の少なくとも一つの素子の上面とを接続する、請求項２５または２６に記載の回路。
【請求項２８】
電気コンタクトが上記第２素子層の少なくとも一つの素子の上面と上記第１素子層の少なくとも一つの素子の上面とを接続する、請求項２５または２６に記載の回路。
【請求項２９】
上記第１素子層の上記素子が細長低次元構造体からなる、請求項２５から２８のいずれか１項に記載の回路。
【請求項３０】
基板をさらに含み、上記第１素子層の上記素子が、上記基板に対して略平行に伸びる細長低次元構造体からなる、請求項２９に記載の回路。
【請求項３１】
上記第２素子層の上記素子が細長低次元構造体からなる、請求項２５から２９のいずれか１項に記載の回路。
【請求項３２】
基板をさらに含み、上記第１素子層の上記素子が、上記基板に対して略平行に伸びる細長低次元構造体からなる、請求項３１に記載の回路。
【請求項３３】
上記第２素子層の上記素子が上記基板に対して平行に伸びる対称面に対して鏡面対称である、請求項２５から３２のいずれか１項に記載の回路。
【請求項３４】
上記基板が透明である、請求項２５から３３のいずれか１項に記載の回路。
【請求項３５】
上記基板がガラス基板またはポリマー基板である、請求項２５から２３のいずれか１項に記載の回路。
【請求項３６】
上記基板が半導体基板または導電性基板である、請求項２５から３３のいずれか１項に記載の回路。
【請求項３７】
上記第１の絶縁層がポリマー、窒化ケイ素または二酸化ケイ素からなる、請求項２５から３６のいずれか１項に記載の回路。
【請求項３８】
上記第１の絶縁層が接着剤である、または接着剤を含むことを特徴とする請求項２５から３６のいずれか１項に記載の回路。
【請求項３９】
上記絶縁層における少なくとも一つのビアの中心が、上記第１素子層における関連する素子の中心線及び／または上記第２素子層における関連する素子の中心線と略重畳する、請求項２５から３８のいずれか１項に記載の回路。
【請求項４０】
上記第１素子層の素子の中心線が、上記第２素子層における関連する素子の中心線と略重畳し、上記絶縁層における関連するビアの中心が上記第１素子層の上記素子の中心線及び上記第２素子層の上記関連する素子の中心線と略重畳する、請求項３９に記載の回路。
【請求項４１】
請求項１から２４のいずれか１項に記載の素子構造体の製造方法によって製造される装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、受取基板上への複数の素子層の集積化に関する。基板上への複数の素子層のモノリシック集積は、ほとんどの場合技術的に実行不可能である。というのも、（例えば、構造上の不適合により）必要とされる材料を基板上に十分な品質で堆積させることができない、及び／または続けて層を形成する工程が、基板上に予め製作されている素子と適合しない可能性があるためである（例えば、すでに製作された素子に金属配線加工を施した後における、高温を伴うような好ましくない処理、または汚染の問題）。
【背景技術】
【０００２】
ほとんどの透明基板（主にガラスまたはプラスチック基板）が示す低い熱履歴と構造上の不適合性とが結びつくと、それぞれ異なる機能を有する高性能半導体素子を集積するために必要な単結晶半導体を当該基板上に形成することができなくなる。その一例がディスプレイ技術である。上記の素子の例に含まれるものとしては、（例えば、相補型金属酸化膜半導体（ＣＭＯＳ）回路を形成するための）ｎｐｎ型トランジスタ及びｐｎｐ型トランジスタ、（例えば触覚インターフェース用の）圧力センサ、（例えば、表示装置を周囲の照明条件に適応させるための）光センサ、そして、最後に述べるが上記と同様に重要な、柔軟性を持たせることもできる透明基板上の（例えば発光性表示装置用の）赤色、緑色及び青色発光素子（ＬＥＤ）がある。
【０００３】
こういった素子は、細長低次元構造体を含み得る。細長低次元構造体は適切な基板（「形成基板」）上に形成されるが、その後別の基板（「目標基板」もしくは 「受取基板」として知られる）上に移動することができる。細長低次元構造体を含み得る素子の例には、ｎｐｎ型トランジスタ、ｐｎｐ型トランジスタ、センサ、コンデンサ、そして赤色、緑色及び青色ＬＥＤが含まれるが、これらには限定されない。受取基板の大部分は、ガラス、ポリマー、金属、もしくは半導体、またはこれら材料のいかなる組み合わせから構成されていてもよい。素子を形成基板上に形成し、受取基板上に移動することによって、形成過程と、受取基板及び／またはすでに形成されている素子との間のいかなる不適合性をも克服することができる。
【０００４】
低次元構造体で構成される、または低次元構造体を含む、それぞれ物理的に異なる構造体を形成基板上に形成し、目標基板に移動させる場合、目標基板の所定の特徴及び素子同士の関係の両方の点に関して、目標基板上のこれら素子の配列を、ある程度制御できることが望ましいことが多い。
【０００５】
さらに、素子層を積層することで、素子密度を高め、相互接続性を向上させることができる。これは、厳しいフォームファクタが求められる携帯機器（携帯電話、PAなど）で使用される表示装置において特に効果的である。
【０００６】
ここで、「低次元構造体」という用語は、少なくとも一つの寸法が、少なくとも他の一つの寸法よりもはるかに小さい構造体を意味する。
【０００７】
ここで、「細長構造体」という用語は、ふたつの寸法が、他の第３の寸法よりもはるかに小さい構造体を意味する。「細長構造体」の定義は「低次元構造体」の定義の範囲内にあり、ナノワイヤは、低次元構造体であり且つ細長構造体である構造体の例である。
【０００８】
細長構造体ではない低次元構造体は公知である。例えば、「プレートレット」はふたつの寸法が互いに同程度の大きさで、第３の寸法（厚さ）は上記ふたつの寸法よりもはるかに小さく、「低次元構造体」を構成してはいるが、「細長構造体」ではない。
【０００９】
不明確さを避けるために述べるが、「物理的に異なる」という表現は、本発明の文脈においては、細長低次元構造体のうちの、素子性能を決定する部分が、以下の点のうちの少なくとも一つの点で異なることを意味する。
１．材料組成
２．材料組成断面
３．断面形状（例えば、低次元細長構造体に沿った、異なる部分における異なる側面）
４．断面積
５．結晶方位
６．長さ
素子を第１の基板から第２の基板へと移動する公知の方法がある。しかしながら現在は、以下の要求を全て満たしながら高密度の素子を受取基板に貼り付けるための、利用できる適切な技術はない。
１．２を超える数の素子層を受取基板上に集積できる。
２．層間相互接続部を実現できる数が、一つの素子層に含まれる素子の数のうち、最も低い数よりも多くできる。
３．層間素子相互接続部が、対応する回路の占有面を著しく増加させることはない。
４．各層内で、層間素子相互接続部を形成する方法及び素子を配列する方法が、実現される回路構造の型に対して制限を加えず（例えば、クロスバー構造に対して制限がなく）、異なる構造同士を組み合わせることができる。
５．層間素子相互接続部のビアが、従来のリソグラフィ技術を用いて形成できる。
６．構造体の移動が要求される前または後に、移動させる構造体を薄くしない。
７．シリコン・オン・インシュレータ（ＳＯＩ）材料を必要としない。
【００１０】
ＩＢＭ  Ｊｏｕｒｎａｌ  ｏｆ  Ｒｅｓｅａｒｃｈ  ＆  Ｄｅｖｅｌｏｐｍｅｎｔ，  Ｖｏｌｕｍｅ  ５０，  Ｎｕｍｂｅｒ  ４／５，  ｐ４９１  （２００６）において、Ａ．Ｗ．  Ｔｏｐｏｌ  ｅｔ  ａｌ．は、ウエハ接合技術による三次元集積回路の実現を概説している。フェースツーフェース・ボンディングは最大でふたつの素子層に限定される一方、フェースツーバック・ボンディングは層間ビア密度が低くなるという欠点がある。この問題は、ＳＯＩベースのフェースツーバック・ボンディング工程によって軽減することが可能であるが、より高価である。
【００１１】
Ｓｃｉｅｎｃｅ  Ｖｏｌ．  ３１４，  ｐ．１７５４  （２００６）には、それぞれ物理的に異なる素子からなる素子層のポリマー基板上への組み立てが示されている。各素子層はポリマー層によって分離されている。ビアは、フォトリソグラフィとエッチング技術の組み合わせにより形成される。
【００１２】
Ｎａｎｏ  Ｌｅｔｔｅｒｓ  Ｖｏｌ．  ７，  Ｎｏ．  ３，  ｐ．７７３  （２００７）  には、乾式移動方法を用いた、ナノワイヤ素子からなる異なる層の組み立てが示されている。層間素子相互接続部は全く形成されず、層間素子相互接続部はどのように形成し得るのかについての情報は全く与えられていない。さらに、ナノワイヤの端の位置合わせは不良であり、これが、それぞれ異なる素子層に属するナノワイヤの、特定の部分間への相互接続部の形成に関する問題となっている。
【００１３】
米国特許ＵＳ６９２０２６０及びＵＳ７０７３１５７には、分子電子工学に関するアレイベースの構造が記載されている。このアレイは、互いに交差する導電電極から構成されている。これら電極の間には、分子接合が形成される。電極は、位置合わせされたナノワイヤからなる２層で、第１素子層のナノワイヤが第２素子層のナノワイヤと直交するものを用いて実現することができる。
【００１４】
Ｎａｎｏ−Ｎｅｔｗｏｒｋｓ  ａｎｄ  Ｗｏｒｋｓｈｏｐｓ，  ２００６，  ＮａｎｏＮｅｔ’０６．  １ｓｔ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｃｏｎｆｅｒｅｎｃｅ  ｏｎ，  ｐｐ．  １−５  （ＩＳＢＮ：  １−４２４４−０３９１−Ｘ）には、３Ｄナノワイヤベースのクロスバー配列に基づいた、プログラム可能な論理アーキテクチャについて記載されている。ＵＳ０６９２０２６０及びＵＳ７０７３１５７Ｂ２と同様に、この刊行物は，クロスバー配列に限定された構造について記載されている。
【００１５】
米国特許ＵＳ７，１９３，２３９には、モノリシック集積回路を持つ基板を積層することによって形成される三次元半導体回路について記載されている。回路層の表面は基板に接合され、露出している基板の裏面は５０μｍ以下にまで薄化される。続いて、フィードスルーが回路層のコンタクトに位置を合わせて形成される。そして、接合、薄化、及びフィードスルー形成の各段階は、続く回路層について繰り返される。
【００１６】
同時係属中の、出願番号ＧＢ２４４２７６８の英国特許出願には、他の基板への移動に適するように埋め込まれた低次元構造体を製作する方法が記載されている。移動の間、細長構造体の数、位置合わせ、間隔及び向きが維持される。さらに、これらの構造体はその後、サブトラクティブ技術（ドライエッチングなど）及びアディティブ技術（金属付着など）と組み合わせて、従来のリソグラフィ方法を用いて素子として加工することが可能である。
【発明の概要】
【発明が解決しようとする課題】
【００１７】
本発明は、受取基板上に三次元素子構造を製作する、改善された方法を提供するという課題を解決するものである。本方法は、以下の要求の大部分もしくは全てを満足するものであることが好ましい。
１．２を超える数の素子層を受取基板上に集積できる。
２．層間相互接続部を実現できる数が、素子層に含まれる素子の数のうち、最も低い数よりも多くできる。
３．層間素子相互接続部が、対応する回路の占有面を著しく増加させることはない。
４．各層内で、層間素子相互接続部の形成される方法及び素子が配列される方法が、実現される型の回路構造に対して制限を加えず（例えば、クロスバー構造に対して制限がなく）、異なる構造を組み合わせることができる。
５．層間素子相互接続部のビアが、従来のリソグラフィ技術を用いて形成できる。
６．構造体の移動が要求される前後に、移動させる構造体を薄くしない。
７．シリコン・オン・インシュレータ材料を必要としない。
８．異なる素子層は、それぞれ物理的に異なる素子を含み得る。
【課題を解決するための手段】
【００１８】
本発明の第１の形態は、素子構造体の製作方法を提供するものであり、その方法は、基板を覆って配設もしくは形成された第１素子群を覆う絶縁層を形成する工程と、上記絶縁層に一つ以上のビアを形成する工程と、上記絶縁層を覆って第２素子群を形成する工程とを含み、上記第２素子群を、それぞれ電気コンタクトを含み、コンタクトに接触できる側が上記基板に対向するように上記絶縁層を覆って形成し、さらに、上記第１素子群と上記第２素子群との間に上記ビアを通して一つ以上の電気コンタクトを形成する工程を含み、上記ビア及び／または上記第２素子群は、電気コンタクトを含む少なくとも一つのビアが、上記第１素子群に属する素子の占有面内に少なくとも部分的に、及び上記第２素子群に属する素子の占有面内に少なくとも部分的に位置するように位置付けられ、上記第２素子群の少なくとも一つの素子が、対向する両側から接触できる電気コンタクトを含み、コンタクトに接触できる両側のうちの一方が上記基板と対向するように上記絶縁層を覆って形成される。
【００１９】
電気相互接続部を含むビアが少なくとも部分的に、電気相互接続部によって接続される素子の占有面内に位置するように、第２素子群を位置づけることで、素子に占有されない基板の面積を削減し、基板の単位面積あたりに、より多くの素子を備えることができる。最も重要な点は、最も直接的な（つまり最も短い）層間相互接続部を実現することができ、結果として、この相互接続部の抵抗や静電容量を削減できる点である。
【００２０】
これを実現するためには、相互接続部は、素子の「周りを」通す必要はなく、図２（ａ）乃至２（ｃ）、図３（ａ）及び３（ｂ）、図４（ａ）及び４（ｂ）、並びに図５に示されるように、基板面から略直交して伸びていなければならない。これが可能なのは、接続対象の素子が、一つの側が基板に対向した状態で、向かい合う両側から接続することができるからである。
【００２１】
下記のように、素子は、ナノワイヤもしくは他の細長構造体を含んでいてもよいことに留意すべきである。例えば、図２（ｂ）の要素６ａは、図１（ｂ）に示す母材２ａから突き出るナノワイヤでもよく、そしてこれらのナノワイヤは、図１（ｃ）に見られるように、必ずしも連続的な占有面を形成していなくてもよい。ここで、素子の「占有面」という用語は、各素子内における、ナノワイヤもしくは他の細長構造体それ自身の占有面に加えて、ナノワイヤもしくは他の細長構造体の間の空間をも含めるものである。よって、図６（ｂ）、６（ｄ）及び６（ｅ）に示すビアに加えて、図６（ａ）、６（ｃ）及び６（ｆ）に模式的に示すビア９も、それぞれの素子６の占有面内に部分的に位置しているとみなされる。（図６（ａ）乃至６（ｆ）の素子６の占有面の境界１１を図６（ｇ）に示す。上記占有面は、境界１１内の領域を含む）。ビアの全体もしくは一部が、素子の占有面にあると特定することは、当該ビアの全体もしくは一部が、素子の一部であるナノワイヤもしくは他の細長構造体の占有面内になければならないわけではない。
【００２２】
（ある一つの層の素子の配列は、他の層の素子の配列に対して、緊密な相関関係があるとは必ずしも限らないということに留意すべきである。よって、図６（ａ）乃至６（ｄ）に示すように、ある層の素子と、他の層における関連する素子との間にビアを位置させることが可能であるという事実は、その層の素子の全てに対してそうすることが可能であるということを必ずしも意味しない。）
ビアの中心が、素子の横幅方向における中心と略一致することがより好ましい。図６（ａ）乃至６（ｆ）は、素子６の平面図上に重ね合わせたビア９の位置を示す概略平面図である。図６（ａ）乃至６（ｄ）は、好ましい構成の例であり、ビアの中心が、素子の軸方向の中心線１０と概ね重畳する。 図６（ｅ）及び６（ｆ）は好ましくない構成の例であり、ビアの中心が、素子の中心線と重畳していない。
【００２３】
一つの層の素子が、他の層の素子の真上に配列される場合、一つの層の素子と他の層の素子とを相互接続する電気コンタクトを含むビアを、その中心が両方の素子の軸方向の中心線に概ね重畳するように位置させることは可能であり、また好ましい。しかしながら、一つの層の素子と他の層の素子との間で、横幅方向にずれれば、それらの素子を相互接続する電気コンタクトを含むビアを、その中心が両方の素子の軸方向の中心線に概ね重畳するように位置させることは、もちろん不可能である。この場合、ビアはその中心が両素子の中心線のできるだけ近くになるよう位置させることが好ましい。ビアが、素子と重畳しなくなるようにずれた場合、電気コンタクトをビアまで伸ばすことが必要であり、これはその領域がもはや他の素子のために使用することができないことを意味する。これが、ビアを各素子の中心線上もしくは中心線近くに位置させることが有利である理由であり、このことは、（ビアの占有面が、素子の大きさと同程度であるとした場合）素子層の電気コンタクトが最も短いことを意味する。
【００２４】
ビアの占有面が必ずしも電気コンタクト領域を決定するわけではないことに留意することは重要である。これは通常、素子層と重なる他のメタライズ層によって決定され、これにより、電気コンタクト領域を最大化することができる（これは、抵抗を軽減するため、つまり熱の浪費／エネルギーの損失を軽減するために、重要である）。本発明の各実施形態では、ふたつの素子の一つまたは両方に、ビアの面積よりも広い面積を持つ電気コンタクトを形成することを求められる可能性があるが、その場合、ビアはこれらふたつの接触領域を接続する。ナノワイヤの両端が接続される場合、同じような状況が起こる。接触領域は正方形／長方形となり、各ナノワイヤは同じ接触領域を有することになる。
【００２５】
しかしながら、素子の「端」に位置するいくつかのナノワイヤは、接続することができない可能性があることに留意すべきである。この場合、そのようなナノワイヤは浮遊容量を加えることになり、いくつかのワイヤが不足していても、いかにそれらが再生可能であるかによって、その素子性能は素子ごとに異なる。
【００２６】
第２素子群の少なくとも一つに、向かい合う両側から接触することができる電気コンタクトを施すことで、所望のいかなる数の素子層をも積層することができる。
【００２７】
上記第２素子群の少なくとも一つの素子が、該素子の第１の側から接触することができる第１電気コンタクトと、上記素子の、第１の側と対向する第２の側から接触することができる第２電気コンタクトとを含んでいてもよい。構造体が、例えば、第２素子群が垂直方向で第１素子群の上方になるように方向合わせがされている場合、第２素子群の第１電気コンタクトは上側から接触可能であってよく、第２電気コンタクトは底側から接触可能であってよい。
【００２８】
絶縁層の少なくとも一つのビアは、少なくとも部分的に第１素子層の素子の一つの占有面内に位置してもよく、少なくとも部分的に第２素子層の素子の一つの占有面内に位置する。これにより、第２素子層の上記素子は、少なくとも部分的に第１素子層の上記素子の占有面内に位置することとなり、相互接続部はビアの形成されている絶縁層の厚みに対して、概ね可能な限り最も短い経路に沿って伸び、両素子を接続することができる。
【００２９】
本方法は、上記第２素子群を覆う第２絶縁層を堆積する工程をさらに含んでいてもよい。
【００３０】
本方法は、上記第２絶縁層に、一つ以上の第２ビアを形成する工程をさらに含んでいてもよい。
【００３１】
本方法は、第３素子群を、その側面のうち、電気コンタクトに接触することが可能な側面が上記基板に対向するように、上記第２絶縁層を覆って形成する工程と、上記第２素子群と上記第３素子群との間に上記第２ビアを通して一つ以上の電気コンタクトを形成する工程とをさらに含んでいてもよい。
【００３２】
上記第３素子群の少なくとも一つの素子は、向かい合う両側から接触することが可能な電気コンタクトを含んでいてもよい。
【００３３】
上記第１素子群の上記素子は、向かい合う両側から接触することが可能な電気コンタクトを含んでいてもよい。
【００３４】
上記第２素子群の上記素子は、上記基板に対して略平行に伸びる対称面に対して鏡面対称であってもよい。上記第３素子群の上記素子は、上記基板に対して略平行に伸びる対称面に対して鏡面対称であってもよい。第１素子群の素子も、上記基板に対して平行に伸びる対称面に鏡面対称であってよい（さらに別の素子層が存在する場合、その層の素子も上記基板に対して平行に伸びる対称面に対して鏡面対称であってもよい）。
【００３５】
上記第２絶縁層は、ポリマー、窒化ケイ素、または二酸化ケイ素からなっていてもよい。さらに、上記第２絶縁層は、接着層であるか、または接着層を含んでいてもよい。
【００３６】
本方法は、上記第１素子群の上記素子を、上記基板上に製作する工程をさらに含んでいてもよい。
【００３７】
本方法は、上記第１素子群の上記素子を、形成基板上に製作し、その後上記第１素子群の上記素子を上記基板上に移動する工程をさらに含んでいてもよい。
【００３８】
本方法は、各セットの上記素子がそれぞれの層に配列されていてもよい。
【００３９】
上記第２素子群を、上記絶縁層を覆うように形成する工程は、上記第２素子群のうち、選択された素子だけを上記絶縁層に接合する工程を含んでいてもよい。第２素子群は通常ホスト基板に接着されるが、選択された素子だけが、パターニングされた接着層を用いて絶縁物に接合されてもよい。
【００４０】
あるいは、上記絶縁層を覆って上記第２素子群を形成する工程は、上記第２素子群の選択された素子だけを、上記絶縁層内に形成されたビアに含まれている上記電気コンタクトに接合する工程を含んでいてもよい。
【００４１】
上記第３素子群を上記第２絶縁層を覆って形成する工程は、上記第３素子群の選択された素子だけを上記第２絶縁層に接合する工程を含んでいてもよい。
【００４２】
あるいは、上記第３素子群を上記絶縁層を覆って形成する工程は、上記第３素子群の選択された素子だけを、上記絶縁層内に形成されたビアに含まれている上記電気コンタクトに接合する工程を含んでいてもよい。
【００４３】
電気コンタクトが上記第２素子層の少なくとも一つの素子の底面と上記第１素子層の少なくとも一つの素子の上面とを接続してもよい。
【００４４】
電気コンタクトが上記第２素子層の少なくとも一つの素子の上面と上記第１素子層の少なくとも一つの素子の上面とを接続してもよい。
【００４５】
上記第１素子層の上記素子は、細長低次元構造体からなっていてもよい。上記第１素子層の上記素子は、上記基板に対して略平行に伸びる細長低次元構造体からなっていてもよい。
【００４６】
上記第２素子層の上記素子は、細長低次元構造体からなっていてもよい。上記第２素子層の上記素子は、上記基板に対して略平行に伸びる細長低次元構造体からなっていてもよい。
【００４７】
本発明の第２の形態は、第１素子層と、上記第素子１層の素子のそれぞれのコンタクトを露出させるビアを一つ以上含む、上記第１素子層を覆う絶縁層と、各素子がそれぞれのコンタクトを持ち、該素子のコンタクトが上記絶縁層のそれぞれのビアの上方に位置合わせがされるように素子が位置づけられる第２素子層と、第１素子層の少なくとも一つの素子と第２素子層の少なくとも一つの素子との間にビアを通して形成される電気コンタクトとからなる回路であって、電気コンタクトを含む少なくとも一つのビアが、上記第１素子層に属する素子の占有面内に少なくとも部分的に、及び上記第２素子層に属する素子の占有面内に少なくとも部分的に位置するように位置づけられ、上記第２素子層の少なくとも一つの素子が、向かい合う両側から接触できる電気コンタクトを含み、上記素子のコンタクトが上記絶縁層のそれぞれのビアに対向し且つその上方に位置合わせされるように、絶縁層を覆って形成される回路を実現するものである。
【００４８】
上記第２素子層の少なくとも一つの素子が、該素子の一方の側から接触することができる第１電気コンタクトと、該素子の対向する側から接触することができる第２電気コンタクトとを含んでいてもよい。
【００４９】
電気コンタクトが上記第２素子層の少なくとも一つの素子の底面と上記第１素子層の少なくとも一つの素子の上面とを接続してもよい。
【００５０】
電気コンタクトが上記第２素子層の少なくとも一つの素子の上面と上記第１素子層の少なくとも一つの素子の上面とを接続してもよい。
【００５１】
上記第１素子層の上記素子は、細長低次元構造体からなっていてもよい。上記第１素子層の上記素子は、上記基板に対して略平行に伸びる細長低次元構造体からなっていてもよい。
【００５２】
上記第２素子層の上記素子は、細長低次元構造体からなっていてもよい。上記第２素子層の上記素子は、上記基板に対して略平行に伸びる細長低次元構造体からなっていてもよい。
【００５３】
上記第２素子層の上記素子は、上記基板に対して平行に伸びる対称面に対して鏡面対称であってもよい。上記第１素子層の素子も、上記基板に対して平行に伸びる対称面に対して鏡面対称であってよい（さらに第３または後続の素子層が存在する場合、その素子も上記基板に対して平行に伸びる対称面に対して鏡面対称であってよい）。
【００５４】
上記基板は、透明であってもよい。
【００５５】
上記基板は、ガラス基板またはポリマー基板であってもよい。
【００５６】
上記基板は、半導体基板または導電性基板であってもよい。
【００５７】
上記第１の絶縁層は、ポリマー、窒化ケイ素または二酸化ケイ素からなっていてもよい。さらに、上記第１の絶縁層は、接着剤であってもよく、または接着剤を含んでいてもよい。
【００５８】
絶縁層のビアの少なくとも一つの中心は、第１素子層における関連する素子の中心線及び／または第２素子層における関連する素子の中心線と、概ね重畳していてもよい。
【００５９】
第１素子層における素子の中心線は、第２素子層における関連する素子の中心線と略重畳していてもよく、絶縁層における関連するビアの中心は、第１素子層における上記素子の中心線及び第２素子層における上記の関連する素子の中心線と略重畳していてもよい。本実施形態においては、第１素子層の素子と第２素子層の素子との間の横軸方向のずれは、ほとんどまたは全くなく、絶縁層のビアの中心は、第１素子層の素子の中心線及び第２素子層の素子の中心線とに重畳、またはほぼ重畳する。（第１素子層の素子と第２素子層の素子とが電気相互接続部によって接続されている場合、両者は互いに「関連する」ものとする。「関連する」ビアとは、上記の両素子を接続する電気相互接続部を含むビアを指す。
【００６０】
各層が素子の配列を備えている場合、ある一つの層の素子の配列は、他の層の素子の配列に対して、緊密な相関関係があるとは必ずしも限らないということに留意すべきである。よって、ある一つの層の一つ以上の素子の中心線が、隣接する層の対応する素子の中心線に略重畳するように、素子層が配列されているという事実は、それがその層の素子の全てについてあてはまるということを必ずしも意味しない（ただし、ある層における素子の全てについてそれがあてはまるような、素子の配列を想定することは可能である）。同様に、ある一つの層の一つ以上の素子の占有面が、隣接する層の対応する素子の占有面と略重畳するという事実は、それがその層の素子の全てについてあてはまるということを必ずしも意味しない。
【００６１】
本発明の第３の形態は、第１の形態の方法によって製造される装置を実現するものである。
【００６２】
本発明は、一つの側が組み立て場所である基板に対向するように、向かい合う両側にコンタクトを形成できる装置構造体を用いる。鏡面対称の素子はこの条件を満たし、基板面積の多くの部分を層の相互接続部のために割くことなく、層間相互接続部をリソグラフィ手段を用いて形成する、三次元回路構造の構築を可能にする。
【００６３】
本発明の回路の製作において、第１素子層は受取基板上に製作するか、もしくは受取基板上に移動する。移動工程には、受取基板もしくは素子構造体、またはその両者に付ける接着剤または金属を用いてもよい。
【００６４】
上記第１素子層内の上記素子は、鏡面対称であってもよい。
【００６５】
上記受取基板は、透明であってもよい。この場合、上記受取基板上の特定の位置に対する上記構造体の位置合わせは、上記受取基板を透かして行ってもよい。
【００６６】
上記受取基板は、ガラスもしくはポリマー、またはその両方からなっていてもよい。
【００６７】
上記受取基板は、導体もしくは半導体からなっていてもよい。
【００６８】
素子構造体の上記第１素子層は、半導体基板上に製作された半導体素子からなっていてもよい。
【００６９】
次に、第１素子層の素子のコンタクトを露出させるビアが形成された絶縁層が、素子の上に形成される。次に、絶縁層を通る電気コンタクトを形成するのに適切な導体によってビアを充填してもよい。
【００７０】
上記絶縁材料は、ポリマー、二酸化ケイ素または窒化ケイ素であってよい。
【００７１】
適切な導体には、金属、導電性ポリマー、高濃度ドープ半導体、もしくはケイ素化合物、及びこれらのあらゆる組み合わせが含まれる。
【００７２】
次に、一方の側が受取基板に対向する、向かい合う両側からコンタクトに接触することができる第２素子群を、受取基板に移動する。この移動工程には、受取基板もしくは構造体、またはその両者に付ける接着剤または金属を用いてもよい。鏡面対称の素子構造体を受取基板に移動した場合、対称面が受取基板の表面に対して平行であることが好ましい。
【００７３】
上記移動を可能にする接着性は、架橋性ポリマーによるものであってもよい。
【００７４】
上記移動を可能にする接着性は、銅及び金などの適切な金属によるものであってもよい。
【００７５】
鏡面対称の、適切な素子構造体には、ナノワイヤ及びナノチューブに加えて、同時係属中の、出願番号がＧＢ２４４２７６８である英国特許出願に記載されるような、ナノワイヤ及びナノチューブを含む混合物も含まれるが、これらには限定されない。
【００７６】
絶縁層を堆積する工程及びさらなる素子層を移動する工程は、あらゆる所望の回路を形成するために、所望の回数を繰り返してよい。
【００７７】
上記に加えて、あるいは上記の代わりに、最後の素子層が、その直前に移動した、鏡面対称の構造体の層の上に接合できるように、絶縁層を堆積する工程を繰り返してもよい。
【００７８】
最後の層の中の素子構造体は、鏡面対称であってもよい。
【００７９】
最後の層の中の素子構造体は、半導体基板上に製作された半導体素子であってもよい。
【００８０】
移動前の、最後の層の素子構造体に付着する材料は、部分的に、または全体的に取り除いてもよい。
【００８１】
従来技術との比較における本発明の重要な効果は、以下のとおりである。
１．コンタクトをいずれの側（基板から離れる側及び基板に対向する側）にも形成することができる素子を使用することによって、フェースツーフェース・ボンディングとフェースツーバック・ボンディングとの間の違いがなくなり、両者に特有の欠点が解消される。（従来の平面的な素子のほとんどは、この性質を示さない。）これはつまり、本発明では、最も直接的で、従って最も簡易な層間素子相互接続部を実現する一方、２を超える数の素子層を組み立てることができることを意味する（層間相互接続部を素子の「周りに通す」必要はない）。 これは、素子密度を犠牲にすることなく、高い層間相互接続部密度を実現することができることを意味する。さらに、層間相互接続部の静電容量及び抵抗は削減され、これがワット損失及び回路速度に関する効果をもたらす結果となる。
２．エピタキシャルのナノワイヤの成長が全く不可能な受取基板上に組み立てられたナノワイヤベースの三次元回路に特有の、未解決の課題の一つは、ナノワイヤに沿った特定の位置に層間相互接続部を形成すること、及び、そのナノワイヤを基板上の特定の位置に位置決めすることである。本発明においては、層間相互接続部を形成するためにチップの大部分を割り当てることなくこれを実現できる。これは、相互接続部の大部分は、素子領域と重なるからである。本発明の実施には、同時係属中の特許出願番号ＧＢ２４４２７６８の特許出願に記載の構造体が、鏡面対称であるため特に適している。その実施にはまた、特定の数の、高度に位置合わせされたナノワイヤが用いられる。従って、この構造体は、一つの素子が１を超える数のナノワイヤからなる素子を実現するために、特に適している。その結果、電気素子コンタクトの所望の大きさは、該コンタクトを形成するために用いるリソグラフィによるレイアウトの位置合わせと同程度となるように、ナノワイヤの数を変更することで設計できる。これは、任意の接触領域において利用可能な駆動電流を最大限にすることができるため、高い速度が要求されるトランジスタの用途には効果を発揮し得る。つまり、金属の相互接続部及び金属鉛に対する、（ナノワイヤの直径及びナノワイヤの数によって決まる）素子の割合が正常であり、よってナノワイヤを一つだけしか含まない素子と比べて、非常に高い速度で素子を充電することができる。本発明は、大部分がナノワイヤ及びナノチューブなどの細長低次元構造体からなる素子を用いて三次元回路を実現する方法を教示する。さらに、好ましい実施形態においては、同時係属中の、出願番号がＧＢ２４４２７６８である英国特許出願に開示されている方法を用いることで、その用途が、個々のナノワイヤに対応する能力が要求されるものではなく、同時に動作するナノワイヤの、全体としての反応の利用を意図したものであれば、ナノワイヤの優れた点を利用することができる。これにより、ラップアラウンドゲートにより改良されたゲートまたは低次元幾何学を利用した新しい現象などの、一般的に想定される利点も、利用することができる。本発明は、複数のナノワイヤを平行に配列し、その結果素子密度が低くなることで、一つの寸法において素子の大きさが増加するのを、（基板に直交する）別の延伸方向に回路を伸ばすことで相殺できる、効率的な方法を開示する。最後ではあるが上記と同様に重要である点は、一般にクロスバー構造と呼ばれる、最も研究されている、細長低次元構造体を用いた三次元配置の一つに共通の制限の一つは、交差する細長低次元構造体を基本とした特定の回路構造に限定されることである。これにより、低次元細長構造体に基づいた三次元回路を実現しようとする回路設計者にとって利用可能な回路動作の範囲がより制限されることになる。この制限は、同時係属中の、出願番号がＧＢ２４４２７６８である特許出願と併せて、本開示情報に記載の方法用いることで、取り除くことができる。
【００８２】
本発明の好ましい実施形態を、添付の図面を参照し、実例を用いて以下に説明する。
【図面の簡単な説明】
【００８３】
【図１】図１（ａ）乃至１（ｄ）は、母材に埋め込まれた細長低次元構造体が異なる素子へと加工される方法を示す。
【図２】図２（ａ）乃至２（ｃ）は、第２素子層が、図１（ｃ）に示す一般的な構造の第１素子層の上に積層される方法を示す。
【図３】図３（ａ）及び３（ｂ）は、第３素子層を加えることで、図２（ａ）乃至２（ｃ）で示される方法の変形例を示す。
【図４】図４（ａ）及び４（ｂ）は、接着性の絶縁層を用いた第３素子層の組み立てを示す。
【図５】図５は、図４（ｂ）と同一であるが、素子同士の電気的接続を示す。
【図６】図６（ａ）乃至６（ｆ）は、ビアの好ましい位置及び好ましくない位置を示す概略平面図であり、図６（ｇ）は素子の「占有面」を示す概略平面図である。
【発明を実施するための形態】
【００８４】
図１（ａ）乃至１（ｄ）に、複数の素子を基板上に製作する製作方法の初期段階を示す。ここでの例では、出発材料は互いに平行で端の揃った複数の細長低次元構造物１からなり、それらは母材２中に埋め込まれ、図１（ａ）に示すように、基板に対して略平行に伸びるように基板３上に配置されている。図１（ａ）の例では、細長低次元構造物１は、その長さ方向に関して均一の構造はしておらず、互いに構造の異なる領域１ａ及び１ｂを含む。例えば、材料組成、材料組成断面、断面形状、断面寸法、及び向きのうちの一つ以上が、領域１ａと領域１ｂとで異なっていてもよい。
【００８５】
基板３は、いかなる適切な材料からなっていてもよく、例えば、ガラス基板または透明プラスチック基板などの透明基板でもよい。あるいは、基板３はポリマー基板、半導体基板、または導電性基板であってもよい。次に、上記細長低次元構造体のうちの特定の領域を埋め込まれたままにする、母材材料の一部２ａを残して、母材を部分的に除去する。さらに、この工程段階で、１つ以上の細長低次元構造体を部分的に、または完全に取り除いてもよい。図１（ｂ）に、この工程段階が終了した後の素子を示す。最後に、図１（ｃ）に示すように、細長低次元構造体はより短い個体１ｄに分離してもよく、付加的なコンタクト４ａを製作する（図１（ｄ））。あるいは、図１（ｃ）に示すナノワイヤは、図１（ｄ）のコンタクト４ａを形成したあとに分離してもよい。図１（ａ）に示す「テープ状」構造物は、例えば、同時係属中の、出願番号ＧＢ２４４２７６８の英国特許出願に開示されている方法を用いて製作してもよい。
【００８６】
ただし、本発明においては、図１（ａ）に示す「テープ状」構造物を製作する際に、初めから基板に並行して延伸しているナノワイヤを用いる必要はない。図１（ａ）に示す「テープ状」構造物は、例えば、形成基板上に製作し、基板３に移動させてもよい。あるいは、ナノワイヤは、初めは基板に対して平行には向きを合わさず、後で、基板３に対して略平行に伸びるように向きを変えて、基板３上に製作されてもよい。例えば、その内容が参照により本明細書に組み込まれる、同時係属中の、出願番号０８０５８４６．３の英国特許出願で開示される、柔軟性のある結合部を用いて、ナノワイヤを製作することができ、これにより、基板に対して略平行に伸びるようにナノワイヤの向きを変えることが容易になる。
【００８７】
出願番号０８０５８４６．３の英国特許出願の方法は、ナノワイヤなどの低次元構造体に、該低次元構造体の本体部分とは異なる弾性特性を持つような柔軟性要素を形成する工程を含むものである。
【００８８】
原理上、出願番号０８０５８４６．３の英国特許出願の柔軟性要素は、低次元構造体を成長させるに従って形成してもよい。例えば、柔軟性要素は、一つ以上のナノワイヤが断面寸法の小さい部分を含むようにすることで実現してもよい。金属触媒を用いてナノワイヤを成長させるとき、ナノワイヤの成長に用いられる触媒金属の表面張力は、触媒と、ナノワイヤのすでに成長した部分との間の接触領域に影響を与える。この接触領域がナノワイヤの直径を決める。例えば温度及び／またはガス組成を変えることで表面張力を変えれば、結果としてナノワイヤの直径に影響を与え、ナノワイヤの長さ方向に沿う他の箇所の直径と比較して、直径の小さい部分を含むようにナノワイヤを成長させることができる。しかしながら、一般には、柔軟性要素は細長構造体を成長させた後に形成する方がより都合がよいとされている。
【００８９】
出願番号０８０５８４６．３の英国特許出願の柔軟性要素を施す工程は、低次元構造体に対して、第２の部分とは異なる弾性特性を持ち、該低次元構造体に沿った軸方向の位置が第２の部分とは異なる第１の部分を施す工程を含んでいてもよい。柔軟性要素を施す工程は、第１の部分の断面二次モーメントの減少を実現すること、もしくは低い弾性率を選択すること、またはその両方によって、第１の部分の剛性を減少させる工程、あるいは他の部分と比較して剛性の低い部分を形成する工程を含んでいてもよい。
【００９０】
出願番号０８０５８４６．３の英国特許出願の柔軟性要素を形成する工程は、低次元構造体の第１の部分の断面寸法を、該低次元構造体の第２の部分における対応する断面寸法よりも小さくする工程を含んでいてもよい。これにより、低次元構造体の第１の部分は、柔軟性要素を含むことになる。例えば、円筒形の低次元構造体の場合、柔軟性要素を形成する工程は、第１の部分の直径を、第２の部分の直径よりも小さくする工程を含んでいてもよい。低次元構造体の一部の直径を減少させるのは、柔軟性要素を得る容易な方法であり、柔軟性要素の特性は、低次元構造体のうちの、直径の小さい部分の長さ及び直径を適切な値に選択することによって選ぶことができる。しかしながら、本方法は、第１の部分の直径を減らすこと、つまり第１の部分を２つの次元で小さくすることには限らず、第１の部分の１つの次元だけを薄くする工程を含んでいてもよい。これは、異方性エッチング（物理スパッタリング、エクスプロイティング・エッチング（exploiting etches）、速度が結晶方位によって決まる酸化工程など）によって実現してもよい。この結果、円筒形低次元構造体に適用した場合は、断面が概ね楕円形の第１の部分が形成される。
【００９１】
あるいは、出願番号０８０５８４６．３の英国特許出願の方法において、低次元構造体は、低弾性率の接着剤が柔軟性要素としての機能を果たすように、該接着剤を用いて基板に接着されていてもよい。
【００９２】
構造面に関しては、出願番号０８０５８４６．３の英国特許出願の方法における柔軟性要素を形成するのに求められるのは、断面二次モーメントが第２の部分の断面と比べて低い断面を、低次元構造体の第１の部分に施す工程、あるいはそのような第１の部分を形成する工程である。
【００９３】
出願番号０８０５８４６．３の英国特許出願の方法が一群の低次元構造体に適用される場合、柔軟性要素を形成するために各低次元構造体の一部の断面寸法を低減させる必要はない可能性がある。一群の構造体が全体として、再方向合わせの工程において基板に接続されたままになるように、十分に柔軟で強い部分を、十分な数の構造体に施しさえすれば、他の低次元構造体が再方向合わせの際に折れてしまっても、あるいは他の低次元構造体が不注意で過度に薄くなってしまっても問題はない。
【００９４】
図１（ａ）乃至１（ｄ）は、１つのナノワイヤのアレイ（「テープ」）から複数の素子を製作する、一つの方法を示している。個々の素子は、図１（ａ）から１（ｂ）への変化に示されるように、ナノワイヤの間の母材を取り除くことによって形作られてもよい（この結果、除去部にあったナノワイヤも取り除かれることになってもよい）。母材が取り除かれると、ナノワイヤが二組に分離し、図１（ｂ）の例では、母材を取り除いた結果、ナノワイヤも取り除かれている。
【００９５】
上記の代わりに、あるいは上記に加えて、（例えば電気的、光学的、熱学的及び／または機械的な分離を実現する目的で、異なる素子を互いに隔離するのに必要であれば）図１（ｂ）から１（ｃ）への変化に示されるように、適切なナノワイヤ部を取り除くことによって、ナノワイヤをその長さ方向に、いくつかの素子になるよう分割してもよい。つまり、図１（ｄ）において得られたより小さな個体のそれぞれが、一つの素子を構成する（図１（ｄ）の例では４つの素子が構成されているが、本発明はこれに限定されない）。
【００９６】
図１（ｄ）の参照符号１ｅは、５本の同一のナノワイヤの接続点を示すものであり、そのうちの３本は、前方に位置するより小さな個体に収容されており、２本は後方に位置する個体に収容されている。ナノワイヤは（製作工程に関する限りでは）幾何学形状及び材料組成が同じであるという点で同一である。
【００９７】
母材２は、図１（ａ）乃至１（ｃ）に示すように部分的に除去してもよく、または完全に除去してもよい。母材のうちの除去されなかった一部２aは、アディティブ技術を用いてさらに加工してもよい。例えば、母材のうちの除去されなかった一部２aには、エッチングマスクとして使用し、また母材の導電性の向上を助けることができる金属層等の追加要素をその上面に施してもよい。
【００９８】
説明を平易にするため、図１（ｃ）に示すものに似た構造体の横断面に類似する図面を用いて下記の実施形態を説明する。ただし、本発明はこれら実施形態に限定されるものではない。上述のように、これらの構造体は、同時係属中である出願番号ＧＢ２４４２７６８の英国特許出願に開示されている方法を用いて製作できる。同出願は、細長低次元構造体を、連続的なテープ状構造体を形成するように、剛体または半剛体材料に埋め込む方法を教示している。剛性（例えば、弾性率の高い材料）は、接合工程において低次元細長構造体に対して印加される荷重を最小限にするために要求されうる。いかなる残留荷重であっても完成した素子の性能に影響を与えかねないため、このことは重要である。
【００９９】
母材の一部２ａはまた、例えば想定する素子にとって適さなければ、図２（ａ）において、当初の材料２を完全に除去し、アディティブ技術を用いて新しい母材材料２ａを堆積させて、製作してもよい。
【０１００】
図２（ａ）乃至２（ｃ）に、すでに一層の素子層が存在する基板３上に複数の素子６を製作する、本発明の一実施形態による方法を示す。これらの素子の断面を図２（ａ）に示す。これらの素子は、例えば図１（ａ）乃至１（ｃ）において説明した手法を用いて製作してもよい。さらに、これらの素子は層３ａによって基板３から部分的に、または完全に分離していてもよい。層３ａは、素子を基板から絶縁するために使用されてもよいし、または素子の基板３に対する接着を促進するために求められる可能性がある。図２（ａ）に示す素子はそれぞれ、下記の加工技術に適合する、具体的には素子（トランジスタ、発光素子、抵抗、コンデンサ、センサ等）及び、シリコン基板またはシリコン・オン・インシュレータ基板上に製作された半導体材料からなる素子回路（相補型金属酸化膜半導体（ＣＭＯＳ）回路等）等の、あらゆる素子回路または素子アレイと交換することができる点に注目することは重要である。
【０１０１】
本実施形態では、すでに基板上に形成されている素子を覆うように絶縁層３ｂが堆積され、上記絶縁層３ｂを通るビアが形成されている。絶縁層３ｂは、後の接合工程を助けるために、接着剤であってもよく、もしくは接着剤を含んでいてもよく、または材料の異なる別の層（図示せず）で上部が覆われていてもよい。各ビアは、素子の持つ対応する端子を露出させ、続いて導電性材料４ｂによって埋められる。この材料４ｂは、後の接合工程を助けるために、異なる材料からなる追加の層（図示せず）で覆われていてもよい。さらに、別の基板７に形成されている素子６の第２素子層を、すでに基板に形成されている素子と接合させる。この第２の素子層は、後の素子接合工程を助けるために、パターニングされた層４ｃを含んでいてもよい。パターニングされた層４ｃは、第２素子層の素子６における、第１の素子層との接合領域に形成される。
【０１０２】
第２素子層における素子６の電気接続領域６ａは、移動工程の前に、図２（ｂ）に示すように、露出させてもよい。あるいは、接続領域６ａは、対応基板７から素子６を分離した後に露出させてもよい。
【０１０３】
最後に、図２（ｃ）に示すように、第２素子層の素子上に導電性コンタクト４ｄが形成され、素子は絶縁層３ｃによって埋め込まれる。
【０１０４】
素子６を第１素子層に接合するために使用する材料４ｂ及び４ｃは、金属（銅、アルミニウム、金など）、導電性ポリマー、またはそれらのいかなる組み合わせから構成されていてもよい。
【０１０５】
絶縁性材料３ｂ及び３ｃは、例えばパターニングできる架橋性ポリマー（ベンゾシクロブテン、エポキシベースの樹脂など）、二酸化ケイ素もしくは窒化ケイ素、またはそれらのいかなる組み合わせから構成されていてもよい。
【０１０６】
層３ｃを堆積する前に、導電性材料のさらなる堆積及びパターニングを行ってもよい。
【０１０７】
図２（ｃ）に示す第２素子層の素子のコンタクト６ａのように、向かい合う両側から接触可能な電気コンタクトを持つ素子構造を利用すれば、下層（すなわち、基板により近い層）の素子と、基板からより遠い層とのいずれに対しても、素子を電気的に接続できることになる。これにより、いかなる所望の数の素子層を含む回路構造体をも製作することができる（図３（ａ）及び３（ｂ）に基づいて、さらに後述する）。
【０１０８】
本方法では、第２素子層（及び、それに続く層）の素子は、対応基板７を用いて基板上に移動し、その後対応基板７は取り除かれる。従って、本発明によると、米国特許ＵＳ７１９３２３９において求められるように、厚みを減らす目的で、後で形成される回路層の基板を摩滅させる必要はない。
【０１０９】
さらに、本発明の方法では、一つの層の素子の列が、隣接する層の素子の列に対して直角になるように、隣接する層の素子を列状に配列する必要はない。従って、本発明によると、米国特許ＵＳ６９２０２６０及びＵＳ７０７３１５７に記載の方法と比べて、設計の自由度がはるかに大きい。
【０１１０】
さらに、図２（ａ）乃至２（ｃ）の方法では、第２素子層の素子６の全てを対応基板７から移動させる必要はない。パターニングされた接着層４ｃが第２素子層の素子のうちのいくつかに形成され、第２素子層におけるそれ以外の素子には形成されない場合、パターニングされた接着層４ｃの施された素子だけが、第１素子層と接合し、結果として対応基板７から移動する。従って、本発明によると、対応基板から素子を選択的に移動させ、回路構造体に組み込むことができる。第２素子層の素子のうち、どの素子を回路構造体に組み込むかは、接着層４ｃ及び／または接着性の対応物（接合性のある金属相互接続部など）がどのようにパターニングされ、施されるかによって決まる。これにより、一組の素子の中から選択した素子を、対応基板から別の基板へと移動することができる。
【０１１１】
図２（ａ）乃至２（ｃ）の方法では、第２素子層の素子６は、絶縁層内に形成されたビアに含まれる導電性材料４ｂと接合しているものとして示されている。ただし、上述したように、接触領域を増大するために、対応するビアよりも面積の広い電気コンタクト（図示せず）をビアの導電性材料４ｂ上に施してもよい。この電気コンタクトが施された場合、第２素子層の素子６は電気コンタクトに接合され、導電性材料４ｂには直接接合しない。さらに、このような実施形態では、第２素子層の素子６の全てを対応基板７から移動することを目的としない場合、第２素子層の素子６の全てを電気コンタクトに接合する必要はなく、第２素子層の素子のうち、選択したものだけを電気コンタクトに接合することができる。
【０１１２】
本発明のさらなる利点としては、向かい合う両側から接触可能なコンタクトを持つ素子を利用することで、フェースツーバック・ボンディングの場合に、層間のビアの濃度が低くなるという短所を克服することができる点がある。さらにはこれを、コストのかかる、シリコン・オン・インシュレータをベースとしたフェースツーバック・ボンディング工程を必要とすることなく、これを克服できる。
【０１１３】
本発明のさらなる利点としては、絶縁層３ｂに形成されるビアの一つ以上（好ましくは、可能な限り多数）が、少なくとも部分的に、第２素子層の素子６とそれに対応する第１素子層に属する素子の占有面内に位置する点がある。これにより、回路構造体の全体の面積のうち、ビアの占める面積を削減することができ、その結果、回路構造体の完成時における全体の面積の削減、または同じ基板面積でのより複雑な回路を実現することができる。
【０１１４】
少なくとも部分的に第１素子層の素子の占有面内に位置するように、絶縁層３ｂにビアを形成し、さらに第２素子層の素子を、その占有面が少なくとも部分的にビアを覆うように配列することにより、少なくとも部分的に、第１及び第２の素子層の両素子の占有面内に、一つ以上のビアを形成することができる。ただし、例えば層ごとの素子の数は層によって異なる可能性があるため、これを層の素子全てに対して実現することはできない可能性がある。また、図２（ａ）乃至２（ｃ）では第２素子層の素子が第１素子層の素子に対して同じ大きさと構成であるが、常にそうである必要はない。従って、いくつかのビアが少なくとも部分的に、第１素子層の素子のうちのいくつかのみの占有面内に位置する場合（これは、第１素子層の素子に対して適切な位置にビアを形成することで実現できる）もあり、または、ビアのいくつかが少なくとも部分的に、第２素子層の素子のいくつかの占有面内のみに位置する場合（これは、第２素子層の素子を絶縁層３ｂ上に形成する際に、第２素子層の素子をビアに対して適切に配置することで実現できる）もある。
【０１１５】
図２（ｂ）に示すように、原理上、ビアは、特に素子の中心に対向して配置されたものは、全体を素子の占有面内に位置させることが可能である。技術的には、このためには、第１素子層の素子に対するビアの配置、及びビアに対する第２素子層の素子の配置について、より大きな制御の度合いが求められる。さらに、ビアが素子よりも小さくなければならないため、レイアウトの位置合わせに対するさらなる制御が必要となる。両者ともに望まれるが、ビアを素子と部分的にのみ重畳させる方が、技術的にも容易であるし、よってより廉価で済む可能性がある。
【０１１６】
（上述したように、「占有面」という語は、ここではナノワイヤ自体の占有面に加えて、素子のナノワイヤの間の空間をも含むよう意図している。さらに、上述したように、ビアの中心は、素子の横幅方向における中心と略一致することがより好ましい。）
第２素子層が実現される、図２（ａ）乃至２（ｃ）に示す方法に類似した方法で、第３素子層を製作して、第２素子層と接続させてもよい。第３（あるいは後続する）素子層を備える場合は、その第３層（あるいは各後続の層）の構造及び堆積の方法は、上記した第２素子層の構造及び堆積の方法のいずれに一致していてもよく、よって第３層（あるいは各後続の層）の構造及び堆積の方法については、詳細な説明を省略する。特に、第３層（あるいは各後続の層）の素子は、鏡面対象であってもよい。
【０１１７】
図３（ａ）及び３（ｂ）に、本実施形態では二端子素子からなる第３層を組み込む様子を示す。具体的には、両図は図２（ｃ）の構造体上に、素子８のさらなる層を組み込む様子を示す。図３（ａ）では、第３素子層が対応基板７に取り付けられている。
【０１１８】
図３（ａ）では、素子６の第２素子層を覆う絶縁層３ｃに、ビアが形成されており、各ビアはその対応するコンタクトを露出している。次に、導電性材料４ｅを各ビアに堆積させる。加えて、導電性パッチ４ｆを絶縁層３ｃ上に加工してもよい。第３層の素子（例えば、細長低次元構造体）の、パッチ４ｆに対向する部分は露出し、導電性材料４ｇによって覆われている。素子８の、パッチ４ｆから離れる方向に面する側面は、依然として母材２ｂの一部分によって対応基板７に取り付けられている。
【０１１９】
導電性材料４ｅ、４ｆ及び４ｇは、後の接合工程の助けとなり得る。
【０１２０】
図３（ｂ）は、素子６の第２素子層に接合した第３層の素子８を示しており、対応基板７は取り除かれている。ただし、素子８が構造体の最後の素子層の一部であれば、対応基板７は取り除かない方がよい可能性がある。これは、最後の素子層がシリコン素子回路（例えばＣＭＯＳ）からなり、対応ウエハが、シリコン素子が製作されたシリコン基板と重なる場合、特にそうである。
【０１２１】
対応基板が取り除かれた場合、層２ｂは、接合工程後に、完全に、または部分的に取り除かれてもよい。最後に、パターニングされた追加の金属層（図示せず）が加工形成されてもよい。
【０１２２】
移動した第３層の素子８は、他の絶縁層（図示せず）に埋め込んでもよい。
【０１２３】
図２（ａ）乃至２（ｃ）に示す実施形態のように、選択した素子８のみを対応基板から移動させて、完成時の回路構造体に組み込むことが可能である。これは、第３層の素子のうちのいくつかに粘着性材料を施し、他の素子には施さないようにする（あるいは、絶縁層３ｃの上面のうち、第３層における素子のいくつかに対応する領域に粘着性材料を施し、導電性層３ｃの、第３層における他の素子に対応する領域には施さない）ことによって可能である。
【０１２４】
完成時の回路構造体の、全体の面積を最小限にするため、前述のように、絶縁層３ｃを通るビアの一つ以上、好ましくは可能な限り多数を、対応する第３層の素子８及び第２素子層の素子の占有面内に、少なくとも部分的に位置するように配置するのが好ましい。
【０１２５】
本発明は、図２（ｃ）及び３（ｂ）にそれぞれ示す、素子が二層または三層の回路構造体の製造には限定されない。最上素子層を覆って絶縁層を明らかにする段階、ビアを形成してこれらの素子のコンタクトを露出させる段階、そして図２（ｂ）または３（ａ）に示す方法に類似した方法で、素子のさらなる層を堆積させる段階、を繰り返すことによって、いかなる所望の数の素子層を備えた回路構造体をも製造することができる。
【０１２６】
図４（ａ）及び４（ｂ）に、本発明の他の実施形態を示す。上記と同様に、本実施形態では図３（ｂ）の構造体へ素子８の第３層を組み込む点について説明する。本実施形態では、素子の第２素子層を覆うように形成されたパターニングされた絶縁層３ｄの表面が、接合工程における接着物としても機能する。絶縁層３ｄ内に加工されたビアには、導電性材料４ｈを充填してもよい。第３層の素子８の表面は、部分的にまたは完全に、後の接合工程を助ける膜（図示せず）によって覆われていてもよい。
【０１２７】
層３ｄは、例えば、高度に架橋性の重合体（ベンゾシクロブテン、またはエポキシベースの樹脂など）であってよい。
【０１２８】
接合工程後、ビアは、まだであれば、導電性材料４ｈによって充填されてもよく、最後に、導電性材料からなるパターニングされた層４ｉが製作される。
【０１２９】
上述の全ての接合工程において、接合の質（例えば接合強度）に影響を与えるパラメータは、温度、圧力、時間、弾性率、表面の化学的性質、そして表面トポグラフィーである。
【０１３０】
細長低次元構造体において、寸法が最大の方向に沿って形成されるコンタクト及び金属ビア２ａ、４ａ、４ｂ、４ｃ、４ｄ、４ｅ、４ｆ、４ｇ、４ｈ、そして４ｉは、以下のいずれかの技術を用いて形成することができる。
１. アディティブ技術(自己組織化、堆積、移動など）
・堆積方法には、直接的あるいは間接的熱蒸発、スパッタ堆積、化学気相堆積、分子線エピタキシー、原子層成長法、スピンコート、そしてインクジェット印刷が含まれるが、これらには限定されない。
・移動方法には、スタンプベースの移動などの乾式移動方法及び素子接合、そして所望の構造体の移動を溶液の外で行う湿式移動方法が含まれる。
２. サブトラクティブ技術（エッチング、スパッタリング、溶解など）
・エッチングには、湿式化学エッチング及び乾式エッチング（反応性イオンエッチングなど）が含まれる。乾式エッチング技術をスパッタリング技術と組み合わせてもよい。
・研磨などの磨耗技術
・化学機械研磨（ＣＭＰ）など、上記のあらゆる組み合わせ
３. セレクティブ技術（化学的機能化、局部加熱、粒子に対する局所被曝、機械的応力に対する局所被曝、シャドーマスクの使用など）
・局所加熱は、エネルギー源に対する局部被曝（集光レーザービーム、マスクを使用した選択的被曝など）、または細長低次元構造体の、もしくは細長低次元構造体内の部分的な、エネルギー吸収特性によって起こりうる。
・化学的機能化は、細長低次元構造体の、材料組成に起因する、特有の表面特性を利用してもよい。
・粒子に対する局所被曝には、フォトリソグラフィー及び電子ビームリソグラフィーなどのリソグラフィー方法、さらには集光レーザービーム及びＸ線に対する局所被曝が含まれる。機械的応力に対する局所被曝には、インプリント技術が含まれる。
【０１３１】
絶縁層３ｂ、３ｃ及び３ｄは、上述したアディティブ技術、サブトラクティブ技術またはセレクティブ技術のいずれを使用して加工してもよい。これには、上述の技術のあらゆる組み合わせが含まれる。
【０１３２】
図５に、本発明の方法によって得られた回路構造物の断面図を示す。図５において、層Ｃ（基板上に施される第１の素子層）はｎｐｎ型トランジスタを含み、層Ｂ（第２の素子層）はｐｎｐ型トランジスタを含み、層Ａ（第３の素子層）は発光素子（ＬＥＤ）を含む。端子ＩＩＩが電位Ｖ-に設定され、端子ｌｌａ及びｌｌｂが電位Ｖ+に設定され、端子ＩＶが入力１に設定され、端子Ｖが入力２に設定され、そして端子ｌａとｌｂとが電気的に接続された場合、端子ｌａ及びｌｂの出力はＮＯＴ（入力１ＡＮＤ入力２）であり、この出力がＶ-の場合、層ＡのＬＥＤの電圧は低下する。
【０１３３】
上記の各例は、２あるいは３の素子層を含む回路構造体の製造に関するものであった。しかしながら、本発明はこれに限らず、３を超える数の素子層を含む回路構造体の製造にも適用できる。
【０１３４】
本発明の回路構造体では、上素子層には、少なくとも２つの異なる側面から接触可能なコンタクトがあってもよい。これにより、完成時の素子に対するコンタクトの形成を助ける。さらに、回路構造体における上素子層の素子は、左右対称でもよい。
【０１３５】
下素子層は、基板３にそのまま製作してもよい。あるいは、形成基板に製作し、公知の技術を用いて基板３に移動させてもよい。
【０１３６】
最下素子層の素子（つまり、基板３に最も近い素子）は、両側から接触可能なコンタクトを含んでいてもよく、また素子は左右対称でもよい。
【０１３７】
３以上の素子層を含む回路構造では、素子が占めることができる基板の面積を最大にするために、いずれの２素子層の間のビアも、全体的にまたは部分的に、該ビアを通る相互接続部によって接続される素子の両方の占有面内に位置することが好ましい。
【０１３８】
上述の実施形態においては、層の間の電気コンタクトは、第２素子層の少なくとも一つの素子の底面と、第１素子層の少なくとも一つの素子の上面とを接続するように示されている。しかしながら、隣接する層の間のコンタクトはまた、第２素子層の少なくとも一つの素子の上面と、第１素子層の少なくとも一つの素子の上面とを接続してもよい。
【０１３９】
電気素子コンタクトの接触抵抗は一般に低減する方が望ましいことに留意することは重要である。この理由で、ビアに充填されている金属の相互接続部とは独立したコンタクトを形成することが、多くの場合望ましい。例えば、図２（ｂ）及び２（ｃ）の層４ｃは、接合工程を助けることを要求されるだけでなく、第２素子層に属する、左側に位置する素子６に形成された電気コンタクトの面積をも決定する可能性がある。同様の導電性の層が、第１素子層に属する素子の接触領域を最大にすることを求められる可能性がある（この層は、図示せず）。一方で、第２素子層の右側の素子６の右端と、第１素子層の右側の素子の右端を接続可能にする、右側のビアは、対応する接触領域に対して、あるとしてもほんのわずかしか影響がない。というのも、その接触領域は、大部分がメタライズ層４ａ及び４ｄによって決定されるからである。それぞれ異なる素子層に属する素子の間にビアを配列することで、そのビアまで長く伸びる金属線を形成することなく、相互接続部を形成することができる。従って、この金属線（４ａ、４ｄなど）は、一般に素子層の面内に位置するが、それの占める面積は最小化され、素子密度を高めることができる。
【０１４０】
本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【０１４１】
発明の詳細な説明の項においてなされた具体的な実施態様または実施例は、あくまでも、本発明の技術内容を明らかにするものであって、そのような具体例にのみ限定して狭義に解釈されるべきものではなく、本発明の精神と次に記載する特許請求事項との範囲内で、種々変更して実施することができるものである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【外国語明細書】
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