(57)【要約】【課題】  半導体装置及びその製造方法に関し、酸化物誘電体膜／ＴｉＡｌＮ界面の剥離や膜浮きを防止する。【解決手段】  下部電極１の最表面をＴｉＡｌＮ膜３とし、ＴｉＡｌＮ膜３と酸化物誘電体膜５との界面にチタン酸化物及びアルミ酸化物を含む酸化物系膜４を設ける。【選択図】          図１
2009009980.tif 000002
【特許請求の範囲】
【請求項１】
下部電極の最表面を酸素を含むＴｉＡｌＮ膜とし、前記ＴｉＡｌＮ膜上に酸化物誘電体膜を有することを特徴とする半導体装置。
【請求項２】
下部電極の最表面をＴｉＡｌＮ膜とし、前記ＴｉＡｌＮ膜と酸化物誘電体膜との界面にチタン酸化物及びアルミ酸化物を含む酸化物系膜が存在することを特徴とする半導体装置。
【請求項３】
上記酸化物誘電体膜が、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 であることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
上記ＴｉＡｌＮ膜より下層にＴｉＮ膜を含むことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
上記酸化物系膜の膜厚が、０．５ｎｍ〜１０ｎｍであることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
下部電極の最表面層としたＴｉＡｌＮ膜を成膜したのち、酸素雰囲気中で熱処理することによって前記ＴｉＡｌＮ膜の表面を酸化して、チタン酸化物およびアルミ酸化物を含む酸化物系膜を形成する工程と、前記酸化物系膜上に酸化物誘電体膜を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項７】
下部電極の最表面層としたＴｉＡｌＮ膜を成膜する工程と、前記ＴｉＡｌＮ膜上に、チタン酸化物およびアルミ酸化物を含む酸化物系膜を成膜する工程と、前記酸化物系膜上に酸化物誘電体膜を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項８】
上記酸化物系膜の膜厚が、０．５ｎｍ〜１０ｎｍであることを特徴とする請求項６または７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関するものであり、強誘電体容量素子、特に、不揮発性記憶装置に用いられる強誘電体容量素子における膜剥離や膜浮きを防止するための構成に特徴のある半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、揮発性メモリのＤＲＡＭまたはＳＲＡＭや、不揮発性メモリのＦＬＡＳＨメモリは、種々の分野で用いられている。
【０００３】
一方、ＤＲＡＭのもつ高速で低電圧動作とＦＬＡＳＨのもつ不揮発性の両特性を兼ね備えたメモリとして、ＦＲＡＭ（強誘電体メモリ）、ＭＲＡＭ（磁気メモリ）、ＰＲＡＭ（相変化メモリ）などが有望視され、研究開発および一部の量産化が進んでいる。
【０００４】
ＦＲＡＭとは、強誘電体材料が持つヒステリシスを利用した不揮発性メモリであり、ＦＲＡＭを構成する半導体装置は、基板上に下部電極／強誘電体／上部電極という強誘電体キャパシタ構造をとる。
【０００５】
この場合の誘電体層としては、強誘電体材料の中でも、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 ［ＰＺＴ］などの大きい自発分極を有する材料が一般的であり、また、その成膜方法としては、緻密な膜を成膜可能なＣＶＤ（化学的気相成長）法が一般的である。
【０００６】
このような、強誘電体キャパシタの課題の一つに高いストレスや低い密着性による膜剥がれがあるため、スタック型ＦＲＡＭにおいては、下部電極に繋がるプラグの酸化を防止するためにＴｉＮやＴｉＡｌＮを酸素バリア膜として使用している（例えば、特許文献１或いは特許文献２参照）。
【０００７】
特に、ＴｉＡｌＮは耐酸化性にすぐれており、薄い膜厚で酸素バリア膜として機能するために、一般的に用いられている。
この場合、ＴｉＡｌＮバリア膜上にＩｒやＩｒＯx 等の膜を形成し、さらにその上にＰＺＴ等の強誘電体膜を成膜している。
【特許文献１】特開２００７−０４２８７０号公報
【特許文献２】特開２００７−０４２８７１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかし、ＴｉＡｌＮバリア膜上にメタル電極を接触させた下部電極を使用すると、その界面での反応や密着性の悪さから、しばしば強誘電体膜の剥がれが生じる。
また、メタル電極の成分が強誘電体膜中に拡散し、リーク電流の増加を招くことがあるという問題がある。
【０００９】
そこで、ＴｉＡｌＮ膜をバリア膜としてではなく、バリア膜兼下部電極として用い、ＴｉＡｌＮ下部電極上に直接Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 ［ＰＺＴ］を成膜し、膜剥がれがない界面構造を考えた。
この場合、ＴｉＡｌＮとＰＺＴは格子定数が近く、高度に配向したＴｉＡｌＮを用いれば、ＰＺＴも配向しやすいことを確認している。
【００１０】
また、ウェハ外周部のみに露出したＴｉＡｌＮの対策として、酸化物層を形成することも提案している（必要ならば、特願２００７−０３３２５１参照）。
【００１１】
したがって、本発明は、酸化物誘電体膜の膜剥がれを防止することを目的とする。
【課題を解決するための手段】
【００１２】
ここで図１を参照して、本発明における課題を解決するための手段を説明する。
図１参照
上記課題を解決するために、本発明は、半導体装置において、下部電極１の最表面をＴｉＡｌＮ膜３とし、ＴｉＡｌＮ膜３上に酸化物誘電体膜５を有することを特徴とする。
【００１３】
この様に、プラグ８に接続する下部電極１の最表面として、酸素バリア性に優れ、且つ、ＰＺＴ等の酸化物誘電体との格子定数が近いＴｉＡｌＮ膜３を用いることによって、即ち、ＴｉＡｌＮ膜３を単にバリア膜としてではなく、バリア膜を兼ねる下部電極１として用いることによって、酸化物誘電体膜５の膜剥がれや膜浮きを防止することができる。
【００１４】
また、下部電極１の最表面をＴｉＡｌＮ膜３とし、ＴｉＡｌＮ膜３と酸化物誘電体膜５との界面にチタン酸化物及びアルミ酸化物を含む酸化物系膜４が存在することが望ましい。
但し、上述のように最終的構造として、酸化物系膜４が消失してＴｉＡｌＮ膜３と酸化物誘電体膜５とが直接接するようになっても良い。
なお、酸化物系膜４とは、酸化物膜或いは、窒素が残存する酸化物膜を意味する。
【００１５】
この場合の酸化物誘電体膜５としては、ＴｉＡｌＮとの格子整合性に優れるＰｂ（Ｚｒ，Ｔｉ）Ｏ3 が典型的なものである。
【００１６】
また、ＴｉＡｌＮ膜３より下層にＴｉＮ膜２を含むことが望ましく、ＴｉＮ膜２の配向性を利用してＴｉＡｌＮ膜３の配向性を高めることができ、また、このＴｉＡｌＮ膜３の配向性を利用することによって、酸化物誘電体膜５の配向性を高めることができる。
【００１７】
また、酸化物誘電体膜５上に設ける上部電極６の少なくとも酸化物誘電体膜５と接する部分がＩｒＯ2 ７からなることが望ましく、それによって、酸化物誘電体膜５からの酸素抜けによる特性の劣化を防止することができる。
【００１８】
また、上部電極６／酸化物誘電体膜５／下部電極１からなるキャパシタを回路要素Ｌ，Ｃ，Ｒを構成する通常のコンデンサとして用いても良いが、強誘電体半導体メモリの情報蓄積部として用いることが典型的な構成である。
【００１９】
この場合の酸化物系膜４の膜厚は、０．５ｎｍ〜１０ｎｍであることが望ましく、０．５ｎｍ未満であれば全面を確実に被覆することが困難になって膜剥がれの要因となり、また、１０ｎｍを超えると、ＴｉＡｌＮ膜３が通常の誘電体膜５として作用するために、ＦＲＡＭとしての特性が劣化する。
【００２０】
また、上述の構成を形成するためには、下部電極１の最表面層としてＴｉＡｌＮ膜３を成膜したのち、酸素雰囲気中で熱処理することによってＴｉＡｌＮ膜３の表面を酸化して、チタン酸化物およびアルミ酸化物を含む酸化物系膜４を形成する工程と、酸化物系膜４上に酸化物誘電体膜５を形成する工程とを有するように製造工程を構成すれば良い。
【００２１】
或いは、下部電極１の最表面層としてＴｉＡｌＮ膜３を成膜する工程と、ＴｉＡｌＮ膜３上に、チタン酸化物およびアルミ酸化物を含む酸化物系膜４を成膜する工程と、酸化物系膜４上に酸化物誘電体膜５を形成する工程とを有するように製造工程を構成しても良い。
【００２２】
また、酸化物誘電体膜５としては、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 膜が典型的なものであり、ＭＯＣＶＤ法或いはスパッタ法のいずれかによって成膜すれば良い。
なお、ゾル−ゲル法で成膜することを除外するものではない。
【発明の効果】
【００２３】
本発明によれば、酸化物誘電体／ＴｉＡｌＮ界面の膜剥がれ及び膜浮きを改善し、それによって、キャパシタ、特に、ＦＲＡＭの情報蓄積部を構成する強誘電体キャパシタの信頼性を向上することができる。
【発明を実施するための最良の形態】
【００２４】
ここで、図２を参照して、発明を実施するための最良の形態を説明する。
図２参照  
図２は、本発明の実施の形態の強誘電体キャパシタの製造工程を示すフローチャートであり、まず、
Ａ．下部電極と接続するためのプラグを形成する。
Ｂ．次いで、プラグの表面を、例えば、４００℃で１分間のＮＨ3 プラズマ処理を行う。
これは、次工程で成膜するＴｉ膜の配向性を高めるためであり、ＮＨ3 プラズマ処理  によって、プラグの表面がＮＨ基で終端することによりＴｉのマイグレーション性が向  上するためと推測される。                                                          
【００２５】
Ｃ．次いで、ＴｉＮバリア膜を形成するためのＴｉ膜を成膜する。
ＴｉＮ膜を直接成膜した場合には、配向性が良くないので、まず、高い配向性が得ら  れるＴｉ膜を成膜する。
Ｄ．次いで、例えば、１００００ｓｃｃｍのＮ2 ガスを流したＮ2 雰囲気中で、６５０℃  で、２分間のＲＴＡ（ラピッドサーマルアニール）を行って、Ｔｉ膜を窒化してＴｉＮ  膜を形成する。
【００２６】
Ｅ．次いで、ＴｉＮ膜上にＴｉＡｌＮ膜を成膜する。
なお、このＴｉＡｌＮ膜は、例えば、４０％のＡｌを含有したＴｉ−Ａｌターゲット  で形成したものである。
この場合、高い配向性を有するＴｉＮ膜を介することにより、ＴｉＡｌＮ膜の配向性  も高くなる。
Ｆ．次いで、例えば、常圧のドライ酸素雰囲気中で、５００℃〜８００℃、例えば、７２５℃において、ＲＴＡ処理を行うことによって、ＴｉＡｌＮ膜の表面に０．５〜１０ｎ  ｍの膜厚のＴｉＡｌＮの自己酸化膜を形成する。
なお、このＴｉＡｌＮの自己酸化膜中にＮが残存していても良い。
【００２７】
Ｆ′．或いは、ＴｉＡｌＮ膜上にスパッタ法を用いてＴｉＯ3 及びＡｌ2 Ｏ3 からなる混  合酸化膜を０．５〜１０ｎｍの厚さに成膜する。
【００２８】
Ｇ．次いで、ＭＯＣＶＤ法或いはスパッタ法を用いてＰＺＴ膜を成膜する。
この場合、ＭＯＣＶＤ法を用いる場合には、まず、配向性を高めるために、低酸素分  圧、例えば、５〜３０％の酸素分圧下で１〜１０ｎｍの薄いＰＺＴ膜を形成したのち、  強誘電体としての特性を良好にするために、高酸素分圧、例えば、３０〜１００％の酸  素分圧下で７０〜１２０ｎｍの厚いＰＺＴ膜を形成してキャパシタ用誘電体膜とする。
Ｈ．次いで、ＰＺＴ膜上に上部電極を構成するＩｒＯ2 膜を成膜する。
【００２９】
Ｉ．次いで、ＩｒＯ2 膜上に、上部電極の他部を構成するＩｒ膜を成膜する。
Ｊ．最後に、Ｉｒ膜乃至ＴｉＮ膜をエッチングすることによって強誘電体キャパシタを形  成する。
【実施例１】
【００３０】
以上を前提として、次に、図３乃至図７を参照して、本発明の実施例１のＦＲＡＭの基本的な製造工程を説明する。
図３参照  
まず、ｎ型シリコン基板１１に素子分離絶縁膜１２を形成して素子形成領域を画定したのち、素子形成領域にｐ型不純物を導入してｐ型ウエル領域１３を形成する。
【００３１】
次いで、ｐ型ウエル領域１３の表面にゲート絶縁膜１４を介して多結晶シリコンゲート電極１５を設けたのち、ｎ型不純物を導入してｎ+ 型ソース領域１６及びｎ+ 型ドレイン領域１７を形成する。
【００３２】
次いで、全面にＳｉＯ2 膜を堆積させたのち、異方性エッチングを施すことによってサイドウォール１８を形成する。
次いで、全面にＣｏ膜を堆積させたのち、熱処理することによってＣｏシリサイド電極１９，２０を形成し、未反応のＣｏ膜を除去する。
【００３３】
次いで、全面にＳｉＮ膜２１を堆積させたのち、ＴＥＯＳ膜からなる第１層間絶縁膜２２を設け、その表面を平坦化する。
次いで、ｎ+ 型ソース領域１６及びｎ+ 型ドレイン領域１７上のＣｏシリサイド層１９に達するコンタクトホールを形成したのち、このコンタクトホールをＴｉＮ膜２５を介してＣＶＤ法によってＷ膜２６で埋め込み、ＣＭＰ（化学機械研磨）法によって平坦化することによってＷプラグ２３，２４を形成する。
【００３４】
次いで、例えば、４００℃において１分間のＮＨ3 プラズマ処理を行う。
このＮＨ3 プラズマ処理によってバリアメタル及び下部電極の結晶性を改善する。
次いで、スパッタ法を用いて厚さが、例えば、２０ｎｍのＴｉ膜２７を堆積する。
【００３５】
図４参照  
次いで、例えば、１００００ｓｃｃｍの窒素ガスを流した窒素雰囲気中で、６５０℃において２分間のＲＴＡ処理を行うことによって、Ｔｉ膜２７を窒化してＴｉＮ膜２８とする。
次いで、ＣＶＤ法を用いて酸素バリア膜兼下部電極となる厚さが、例えば、１００ｎｍのＴｉＡｌＮ膜２９を形成する。
【００３６】
図５参照  
次いで、例えば、常圧のドライ酸素雰囲気中で、６５０℃においてＲＴＡアニール処理を施すことによって、ＴｉＡｌＮ膜２９の表面に厚さが１０ｎｍ以下、例えば、６ｎｍの自己酸化膜３０を形成する。
【００３７】
次いで、ＭＯＣＶＤ法を用いて、例えば、６２０℃の基板温度において５Ｔｏｒｒの圧力の条件において、酸素分圧が１５％の低酸素分圧下で厚さが、例えば、５ｎｍの配向性に優れたＰＺＴ膜３１を自己酸化膜３０上に形成する。
【００３８】
引き続いて、ＭＯＣＶＤ法を用いて、例えば、６２０℃の基板温度において５Ｔｏｒｒの圧力の条件において、酸素分圧が１００％の高酸素分圧下で厚さが、例えば、１１５ｎｍの強誘電体特性に優れたＰＺＴ膜３２をＰＺＴ膜３１上に形成する。
なお、この場合、ＰＺＴ膜３１及びＰＺＴ膜３２の組成比はともにＰｂ1.15（Ｚｒ45Ｔｉ55）Ｏ3 とする。
【００３９】
次いで、スパッタ法を用いてＰＺＴ膜３２上に強誘電体キャパシタの上部電極となる厚さが、例えば、１５０ｎｍのＩｒＯ2 膜３３及び厚さが、例えば、５０ｎｍのＩｒ膜３４を形成する。
次いで、上部電極膜の形成に伴う強誘電体膜へのダメージを回復するために、例えば、常圧のドライ酸素雰囲気中において７００℃において、１分間のＲＴＡ処理を行う。
【００４０】
図６参照  
次いで、通常のパターニング、エッチング技術を用いて、Ｉｒ膜３４乃至ＴｉＮ膜２８を所定形状にエッチングすることによって、上部電極／強誘電体膜／下部電極から成るスタック構造の強誘電体キャパシタ３５を形成する。
【００４１】
次いで、スパッタ法を用いて、全面に、厚さが、例えば、４０ｎｍのＡｌ2 Ｏ3 保護膜３６を堆積して強誘電体キャパシタ３５の露出側壁を保護したのち、例えば、ドライ酸素雰囲気中において３５０℃で６０分間のファーネスアニールを行うことによって、Ａｌ2 Ｏ3 保護膜３６の成膜等に伴うダメージを回復する。
【００４２】
図７参照  
次いで、全面に、ＴＥＯＳ膜からなる第２層間絶縁膜３７を厚く成膜したのちに、ＣＭＰにより平坦化を行う。
なお、ＣＭＰ後の残し膜厚は、強誘電体キャパシタ３５の上部電極上で例えば、３００ｎｍとする。
【００４３】
次いで、通常のパターニング、エッチング技術を用いてＷプラグ２４及び強誘電体キャパシタ３５の上部電極を構成するＩｒ膜３４に達するコンタクトホールを形成したのち、このコンタクトホールをＴｉＮ膜４０を介してＷ膜４１で埋め込み、次いで、ＣＭＰにより平坦化することによってＷプラグ３８，３９を形成する。
【００４４】
最後に、例えば、厚さが、例えば、７０ｎｍのＴｉＮ膜、厚さが、例えば、３６０ｎｍのＡｌ膜、及び、厚さが、例えば、５０ｎｍのＴｉＮ膜を順次堆積させたのち、所定の形状に設置することによって、メタル配線４２を形成する。
【００４５】
以降は、図示を省略するが、層間絶縁膜の堆積工程、プラグの形成工程、メタル配線の形成工程を必要な回数繰り返して多層配線構造を形成することによって、本発明の実施例１のＦＲＡＭの基本構成が完成する。
【００４６】
このように、本発明の実施例１においては、酸素バリアとなるＴｉＡｌＮ膜を上部電極の最表面層として用いているので、ＰＺＴ膜との格子整合性が良好となり、ＰＺＴ膜の剥離を抑制することができる。
【００４７】
特に、ＰＺＴ膜を成膜する前に、ＴｉＡｌＮ膜の表面を酸化して自己酸化膜を形成しているので、酸素を含むＰＺＴ膜との密着性が改善されるため、ＰＺＴ膜の剥離防止効果が高まる。
なお、ＰＺＴの成膜過程で、自己酸化膜の成分がＰＺＴ膜中に取り込まれて薄層化する可能性があるが、ＰＺＴの成膜過程で自己酸化膜が存在すればＰＺＴ膜の剥離防止効果はあるので、最終的には自己酸化膜が全て消失しても問題はない。
【実施例２】
【００４８】
次に、図８を参照して、本発明の実施例２のＦＲＡＭの製造工程を説明するが、ＴｉＡｌＮ膜の表面に形成する酸化膜の形成工程以外は、上記の実施例１と製造工程と全く同じであるので、製造工程の要部のみを説明する。
図８参照  
まず、上記の実施例１と全く同様に、ｎ型シリコン基板１１にＭＯＳＦＥＴを形成したのち、第１層間絶縁膜２２を設け、次いで、Ｗプラグ２３，２４を形成する。
【００４９】
次いで、ＮＨ3 プラズマ処理を行ったのち、Ｔｉ膜を堆積し、次いで、窒素雰囲気中でＴｉ膜２５を窒化してＴｉＮ膜２８とする。
【００５０】
次いで、ＴｉＡｌＮ膜２９を堆積したのち、マルチターゲットを用いてＴｉＯ3 とＡｌ2 Ｏ3 との混合酸化膜４３を１０ｎｍ以下の厚さ、例えば、５ｎｍに形成する。
なお、ここでは、混合酸化膜におけるＴｉ／Ａｌの比はＴｉＡｌＮ膜２９におけるＴｉ／Ａｌの比と同じにする。
【００５１】
以降は、再び、上記の実施例１と全く同様に、ＰＺＴ膜３１及びＰＺＴ膜３２を順次堆積させたのち、ＰＺＴ膜３０上にＩｒＯ2 膜３３及びＩｒ膜３４を順次堆積させる。
次いで、上部電極膜の形成に伴う強誘電体膜へのダメージを回復するためにＲＴＡ処理を行う。
【００５２】
次いで、通常のパターニング、エッチング技術を用いて、Ｉｒ膜３４乃至ＴｉＮ膜２８を所定形状にエッチングすることによって、上部電極／強誘電体膜／下部電極から成るスタック構造の強誘電体キャパシタ３５を形成する。
【００５３】
次いで、Ａｌ2 Ｏ3 保護膜３６を堆積して強誘電体キャパシタ３５の露出側壁を保護したのち、ドライ酸素雰囲気中においてファーネスアニールを行うことによって、Ａｌ2 Ｏ3 保護膜３６の成膜等に伴うダメージを回復する。
【００５４】
次いで、全面に、第２層間絶縁膜３７を厚く成膜したのちに、ＣＭＰにより平坦化を行い、次いで、Ｗプラグ３６，３７を形成したのち、ＴｉＮ膜／Ａｌ膜／ＴｉＮ膜構造のメタル配線４２を形成し、以降は必要とする層数の多層配線構造を形成することによって、本発明の実施例２のＦＲＡＭの基本的構成が完成する。
【００５５】
このように、本発明の実施例２においては、ＰＺＴ膜との密着性を改善する酸化膜を混合酸化膜で形成しているので、酸化工程が不要になり、特に、ＴｉＡｌＮ膜をスパッタ法を形成する場合には、ＴｉＡｌＮ膜と混合酸化膜を一連のスパッタ工程で成膜することができるので、製造工程が簡素化される。
【００５６】
以上、本発明の各実施例を説明してきたが、本発明は実施例に記載された構成・条件等に限られるものではなく各種の変更が可能であり、例えば、上記各実施例における成膜方法は任意であり、例えば、スパッタ法をＭＯＣＶＤ法に置き換えても良いし、ＭＯＣＶＤ法をスパッタ法に置き換えても良いものである。
また、上部電極が異なる積層構造やプレーナー構造を用いた場合にも応用できるものである。
【００５７】
また、本発明の各実施例においては、強誘電体膜として、ＰＺＴ膜を用いているがＰＺＴ膜に限られるものではなく、ＢＳＴ膜等のペロブスカイト構造を有する他の酸化物誘電体膜を用いても良いものである。
【産業上の利用可能性】
【００５８】
本発明の活用例としては、ＦＲＡＭを構成する情報蓄積キャパシタが典型的なものであるが、ＦＲＡＭを構成する情報蓄積キャパシタに限られるものではなく、通常の半導体装置を構成する回路構成要素Ｌ，Ｃ，Ｒのコンデンサとしても用いられるものである。
【図面の簡単な説明】
【００５９】
【図１】本発明の原理的構成の説明図である。
【図２】本発明の実施の形態の製造工程を示すフローチャートである。
【図３】本発明の実施例１のＦＲＡＭの途中までの製造工程の説明図である。
【図４】本発明の実施例１のＦＲＡＭの図３以降の途中までの製造工程の説明図である。
【図５】本発明の実施例１のＦＲＡＭの図４以降の途中までの製造工程の説明図である。
【図６】本発明の実施例１のＦＲＡＭの図５以降の途中までの製造工程の説明図である。
【図７】本発明の実施例１のＦＲＡＭの図６以降の製造工程の説明図である。
【図８】本発明の実施例２のＦＲＡＭの製造工程の説明図である。
【符号の説明】
【００６０】
１  下部電極
２  ＴｉＮ膜
３  ＴｉＡｌＮ膜                                                                ４  酸化物系膜
５  酸化物誘電体膜
６  上部電極
７  ＩｒＯ2 
８  プラグ
１１  ｎ型シリコン基板
１２  素子分離絶縁膜
１３  ｐ型ウエル領域
１４  ゲート絶縁膜
１５  多結晶シリコンゲート電極
１６  ｎ+ 型ソース領域
１７  ｎ+ 型ドレイン領域
１８  サイドウォール
１９，２０  Ｃｏシリサイド電極
２１  ＳｉＮ膜
２２  第１層間絶縁膜
２３，２４  Ｗプラグ
２５  ＴｉＮ膜
２６  Ｗ膜
２７  Ｔｉ膜
２８  ＴｉＮ膜
２９  ＴｉＡｌＮ膜
３０  自己酸化膜
３１，３２  ＰＺＴ膜
３３  ＩｒＯ2 膜
３４  Ｉｒ膜
３５  強誘電体キャパシタ
３６  Ａｌ2 Ｏ3 保護膜
３７  第２層間絶縁膜
３８，３９  Ｗプラグ
４０  ＴｉＮ膜
４１  Ｗ膜
４２  メタル配線
４３  混合酸化膜
【図１】
2009009980.tif 000003
【図２】
2009009980.tif 000004
【図３】
2009009980.tif 000005
【図４】
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【図５】
2009009980.tif 000007
【図６】
2009009980.tif 000008
【図７】
2009009980.tif 000009
【図８】
2009009980.tif 000010