(57)【要約】【課題】リーク電流および消費電力を低減させることができるＤＲＡＭセルを提供する。【解決手段】ＤＲＡＭセルは、半導体材料からなり、主表面１０２を有する基板１００と、主表面１０２に形成されたトランジスタ１２０と、トランジスタ１２０の上方に配置された金属層に形成されたキャパシタ１４０と、を備える。【選択図】図１
2009088475.tif 000002
【特許請求の範囲】
【請求項１】
半導体材料からなり、主表面を有する基板と、
前記主表面に形成されたトランジスタと、
前記トランジスタの上方に配置された金属層に形成されたキャパシタと、を備えることを特徴とするＤＲＡＭセル。
【請求項２】
前記トランジスタは、
ソース領域と、
ドレイン領域と、
前記ソース領域と前記ドレイン領域との間に配置され、制御用誘電薄膜により前記基板との間が隔離された制御ゲートと、を備えることを特徴とする請求項１に記載のＤＲＡＭセル。
【請求項３】
前記キャパシタは、
第１の電極と、
前記第１の電極上に形成された誘電体層と、
前記誘電体層上に形成された第２の電極と、を備えることを特徴とする請求項１に記載のＤＲＡＭセル。
【請求項４】
前記トランジスタと前記キャパシタとの間に配置され、配線接続を提供する配線領域をさらに備えることを特徴とする請求項１に記載のＤＲＡＭセル。
【請求項５】
半導体材料からなり、主表面を有する基板と、
前記主表面に形成されたトランジスタと、
前記トランジスタの上方に配置された複数の金属層に形成されたキャパシタと、を備えることを特徴とするＤＲＡＭセル。
【請求項６】
前記トランジスタは、
ソース領域と、
ドレイン領域と、
前記ソース領域と前記ドレイン領域との間に配置され、制御用誘電薄膜により前記基板との間が隔離された制御ゲートと、を備えることを特徴とする請求項５に記載のＤＲＡＭセル。
【請求項７】
前記キャパシタは、
複数の電極と、
互いに隣接した前記複数の電極間にそれぞれ配置された複数の誘電体層と、を備えることを特徴とする請求項５に記載のＤＲＡＭセル。
【請求項８】
前記トランジスタと前記キャパシタとの間に配置され、配線接続を提供する配線領域をさらに備えることを特徴とする請求項５に記載のＤＲＡＭセル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＲＡＭセル（ＤＲＡＭ  ｃｅｌｌ）に関し、特に、金属層にキャパシタが形成されたＤＲＡＭセルに関する。
【背景技術】
【０００２】
ＤＲＡＭセルは、一般に各ビットにトランジスタおよびストレージキャパシタが含まれ、電子システムにおいて最も重要なストレージ素子の一つであり、特に、コンピュータおよび通信システムの分野において重要であった。ＤＲＡＭセルの出力電圧と、そのストレージキャパシタの容量値とは正比例の関係である。そのため、電圧量が変化した時にＤＲＡＭセルの動作を安定させるためには、ストレージキャパシタに十分な容量値を提供する必要があった。
【０００３】
従来、ＤＲＡＭセルの構造では、キャパシタを結晶シリコン層に形成して高い容量値を得ていた。しかし、キャパシタは、一般に必要な容量値を得るためにトランジスタの横に配置されていたため、ウェーハ上の重要な空間が大きく占有されていた。これにより、ＤＲＡＭセルの各ビットが占有する体積は大きくなってしまうことがあった。
【０００４】
ＤＲＡＭのコストは、メモリセルの密度により決定されるため、このメモリセルは小さいほどよい。そのため、１枚のシリコンウェーハでＤＲＡＭセルを大量に生産すると、スループットが向上し、コストを下げることができる。
【０００５】
現在、従来の構造と異なりＤＲＡＭセルの密度が高いものがある。このようなＤＲＡＭセルには、例えば、使用する半導体基板の表面領域を増大させずに、半導体基板上に深いトレンチが形成されたトレンチ型キャパシタなどがあった。しかし、このようなトレンチ型キャパシタは、ＤＲＡＭセルのサイズを縮小させることができたが、製造工程が困難で複雑であるという欠点があった。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そのため、上述の問題点を解決するＤＲＡＭセルが求められていた。
【０００７】
本発明の第１の目的は、ＤＲＡＭの密度を高めて工程が簡略なＤＲＡＭセルを提供することにある。
【０００８】
本発明の第２の目的は、ＤＲＡＭのサイズを小さくすることによりＤＲＡＭ集積回路の製造コストを下げて速度を向上させるとともに、リーク電流および消費電力を低減させることが可能な小型のＤＲＡＭセルを提供することにある。
【０００９】
本発明の第３の目的は、トランジスタの上方にキャパシタを形成することにより、キャパシタが占有する空間を低減させるＤＲＡＭセルを提供することにある。
【００１０】
本発明の第４の目的は、必要な時に付加的な容量値を提供することが可能な複数の金属層に形成した小型のＤＲＡＭセルを提供することにある。
【課題を解決するための手段】
【００１１】
（１）  半導体材料からなり、主表面を有する基板と、前記主表面に形成されたトランジスタと、前記トランジスタの上方に配置された金属層に形成されたキャパシタと、を備えることを特徴とするＤＲＡＭセルを提供する。
【００１２】
（２）  前記トランジスタは、ソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域との間に配置され、制御用誘電薄膜により前記基板との間が隔離された制御ゲートと、を備えることを特徴とする（１）に記載のＤＲＡＭセルを提供する。
【００１３】
（３）  前記キャパシタは、第１の電極と、前記第１の電極上に形成された誘電体層と、前記誘電体層上に形成された第２の電極と、を備えることを特徴とする（１）に記載のＤＲＡＭセルを提供する。
【００１４】
（４）  前記トランジスタと前記キャパシタとの間に配置され、配線接続を提供する配線領域をさらに備えることを特徴とする（１）に記載のＤＲＡＭセルを提供する。
【００１５】
（５）  半導体材料からなり、主表面を有する基板と、前記主表面に形成されたトランジスタと、前記トランジスタの上方に配置された複数の金属層に形成されたキャパシタと、を備えることを特徴とするＤＲＡＭセルを提供する。
【００１６】
（６）  前記トランジスタは、ソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域との間に配置され、制御用誘電薄膜により前記基板との間が隔離された制御ゲートと、を備えることを特徴とする（５）に記載のＤＲＡＭセルを提供する。
【００１７】
（７）  前記キャパシタは、複数の電極と、互いに隣接した前記複数の電極間にそれぞれ配置された複数の誘電体層と、を備えることを特徴とする（５）に記載のＤＲＡＭセルを提供する。
【００１８】
（８）  前記トランジスタと前記キャパシタとの間に配置され、配線接続を提供する配線領域をさらに備えることを特徴とする（５）に記載のＤＲＡＭセルを提供する。
【発明の効果】
【００１９】
本発明のＤＲＡＭセルは、トランジスタの上方にキャパシタが形成されているため、キャパシタが占有する空間を低減させることができる。そのため、ＤＲＡＭセルの速度を向上させ、リーク電流および消費電力を低減させることができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施形態を図面に基づいて説明する。なお、これによって本発明が限定されるものではない。
【００２１】
（第１実施形態）
図１を参照する。図１は、本発明の第１実施形態によるＤＲＡＭセルを示す断面図である。このＤＲＡＭセルは、基板１００、トランジスタ１２０およびキャパシタ１４０を含む。基板１００は、半導体材料からなり、主表面１０２を有する。トランジスタ１２０は、ソース領域１２４、ドレイン領域１２６および制御ゲート１２２を含む。ソース領域１２４およびドレイン領域１２６は、基板１００の主表面１０２に形成されている。制御ゲート１２２は、ソース領域１２４とドレイン領域１２６との間に配置されている。制御ゲート１２２と基板１００との間は、制御用誘電薄膜１２３により隔離されている。制御ゲート１２２は、ポリシリコンからなり、制御用誘電薄膜１２３は、二酸化ケイ素からなってもよい。キャパシタ１４０は、第１の電極１４２と、第１の電極１４２上に形成された誘電体層１４４と、誘電体層１４４上に形成された第２の電極１４６とを含む。
【００２２】
ここでキャパシタ１４０は、金属層に形成され、この金属層は、トランジスタ１２０の上方に配置されている。従来技術では、結晶シリコン層にキャパシタを形成して高い容量値を得ていたが、本実施形態では、金属層にキャパシタが形成されている。これにより、本実施形態のキャパシタは、必要なＤＲＡＭ容量値を得ることができる。そのため、キャパシタ１４０は、トランジスタ１２０上方の金属層に形成されている。ここでキャパシタ１４０は、トランジスタ１２０の直上に形成しなくともよく、キャパシタ１４０を結晶シリコン層でなく金属層に形成するだけで、ＤＲＡＭセルが占有する全体領域を大幅に縮小させることができる。ＤＲＡＭセルに必要な配線は、トランジスタ１２０とキャパシタ１４０との間に配置された配線領域１８０により接続を行うため、ＤＲＡＭの密度を高めることができる。
【００２３】
また、本実施形態のキャパシタは、容量値が高く、誘電率が３０００よりも大きく、誘電体層が薄く、表面が粗いなどの特性を備えているため、キャパシタ１４０の占有空間はトランジスタ１２０よりも小さい。ここでトランジスタ１２０のゲート長さは小さいが、キャパシタ１４０は、トランジスタ１２０を収納するために十分な領域を提供することができ、これにはトランジスタ１２０の接触パッド１２９，１３０、制御ゲート１２２および拡散領域１２１が含まれている。
【００２４】
（第２実施形態）
図２を参照する。図２は、本発明の第２実施形態によるＤＲＡＭセルを示す断面図である。このＤＲＡＭセルは、基板２００、トランジスタ２２０およびキャパシタ２４０を含む。基板２００は、半導体材料からなり、主表面２０２を有する。トランジスタ２２０は、ソース領域２２４、ドレイン領域２２６および制御ゲート２２２を含む。ソース領域２２４およびドレイン領域２２６は、基板２００の主表面２０２に形成され、制御ゲート２２２は、ソース領域２２４とドレイン領域２２６との間に配置され、制御ゲート２２２と基板２００との間は、制御用誘電薄膜２２３により隔離されている。制御ゲート２２２は、ポリシリコンからなり、制御用誘電薄膜２２３は二酸化ケイ素からなる。キャパシタ２４０は、第１の電極２４１と、第１の電極２４１上に形成された第２の誘電体層２４２と、第２の誘電体層２４２上に形成された第３の電極２４３と、第３の電極２４３上に形成された第４の誘電体層２４４と、第４の誘電体層２４４上に形成された第５の電極２４５と、を含む。
【００２５】
本実施形態では、金属層に形成されたキャパシタは、ＤＲＡＭに必要な容量値を提供することができる。そのため、キャパシタ２４０は、トランジスタ２２０の上方にある金属層に形成されている。なお、キャパシタ２４０は、トランジスタ２２０の直上に形成されなくともよく、キャパシタ２４０を結晶シリコン層でなく金属層に形成するだけで、ＤＲＡＭセルが占有する全体の領域を大幅に縮小させることができる。
【００２６】
ここでキャパシタ２４０は、第１の電極２４１、第３の電極２４３および第５の電極２４５を含む複数の金属層に形成されている。１つの金属層のキャパシタだけで容量値を十分に提供することができないときは、複数の金属層のキャパシタで必要な容量値を付加的に提供してもよい。また、キャパシタのサイズは、トランジスタのサイズに等しいため、本実施形態ではサイズを小型にすることができる。トランジスタのサイズが縮小されるに従い、トランジスタが制御する電流量は少なくなる。この際、トランジスタのサイズに応じてＤＲＡＭセルには大きな容量値が必要となる。そのため、付加的な容量値を提供するために、複数の金属層のキャパシタが必要となる。本実施形態では、第１の電極２４１、第３の電極２４３および第５の電極２４５を配置することにより、トランジスタ２２０に必要な容量値を付加的に得る。また、ＤＲＡＭセルに必要な配線を、トランジスタ２２０とキャパシタ２４０との間に配置された配線領域２８０に接続し、ＤＲＡＭの密度を向上させてもよい。また、本実施形態のキャパシタは、容量値が大きく、誘電率が３０００よりも大きく、誘電体層が薄く、表面が粗いなどの特性を備えているため、キャパシタ２４０が占有する空間はトランジスタ２２０よりも小さい。ここでトランジスタ２２０のゲート長さは小さいが、キャパシタ２４０は、トランジスタ２２０を収納するのに十分な領域を提供することができ、これにはトランジスタ２２０の接触パッド２２９，２３０、制御ゲート２２２および拡散領域２２１が含まれる。
【００２７】
第２実施形態は、第１実施形態と異なり複数層のキャパシタを有するため、１つの金属層のキャパシタだけでは容量値を十分に提供することができないときや、ＤＲＡＭセルを小さくしたときでも、必要な容量値を得ることができる。
【００２８】
当該分野の技術を熟知するものが理解できるように、本発明の好適な実施形態を前述の通り開示したが、これらは決して本発明を限定するものではない。本発明の主旨と領域を脱しない範囲内で各種の変更や修正を加えることができる。従って、本発明の特許請求の範囲は、このような変更や修正を含めて広く解釈されるべきである。
【図面の簡単な説明】
【００２９】
【図１】本発明の第１実施形態によるＤＲＡＭセルを示す断面図である。
【図２】本発明の第２実施形態によるＤＲＡＭセルを示す断面図である。
【符号の説明】
【００３０】
１００  基板
１０２  主表面
１２０  トランジスタ
１２１  拡散領域
１２２  制御ゲート
１２３  制御用誘電薄膜
１２４  ソース領域
１２６  ドレイン領域
１２９  接触パッド
１３０  接触パッド
１４０  キャパシタ
１４２  第１の電極
１４４  誘電体層
１４６  第２の電極
１８０  配線領域
２００  基板
２０２  主表面
２２０  トランジスタ
２２１  拡散領域
２２２  制御ゲート
２２３  制御用誘電薄膜
２２４  ソース領域
２２６  ドレイン領域
２２９  接触パッド
２３０  接触パッド
２４０  キャパシタ
２４１  第１の電極
２４２  第２の誘電体層
２４３  第３の電極
２４４  第４の誘電体層
２４５  第５の電極
２８０  配線領域
【図１】
2009088475.tif 000003
【図２】
2009088475.tif 000004