(57)【要約】【課題】半導体素子の電気的特性を向上することができる半導体装置を提供する。更に、製造上の歩留まりを向上することができる半導体装置を提供する。【解決手段】半導体装置１において、方形状の平面を有する基板２と、基板２の一表面の中央部に配設され、基板２に比べて硬い導電性材料により構成された第１の電極６１と、基板２の一表面の少なくとも周縁の一部に沿って配設され、第１の電極６１と同一導電性材料により一体に構成されるとともに、第１の電極６１の膜厚に比べて薄い膜厚を有する第２の電極６２とを備える。【選択図】図１
2009059999.tif 000002
【特許請求の範囲】
【請求項１】
方形状の平面を有する基板と、
前記基板の一表面の中央部に配設され、前記基板に比べて硬い導電性材料により構成された第１の電極と、
前記基板の前記一表面の周縁の一部に沿って配設され、前記第１の電極と同一導電性材料により一体に構成されるとともに、前記第１の電極の膜厚に比べて薄い膜厚を有する第２の電極と、
を備えたことを特徴とする半導体装置。
【請求項２】
前記第２の電極は、前記基板の前記一表面の周縁の全域に沿って配設されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記基板の前記一表面に対向する他の一表面に第３の電極を有し、前記第１の電極と前記第３の電極との間において主電流を流す半導体素子が前記基板に搭載されていることを特徴とする請求項１又は請求項２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に基板に縦方向に主電流が流れる半導体素子を搭載する半導体装置に関する。
【背景技術】
【０００２】
ダイオードを搭載する半導体装置においては、基板がカソード領域として使用され、基板の表面側のカソード領域にはアノード領域が構成されている。アノード領域には保護膜を介在しこの保護膜に形成された接続孔を通してアノード電極（表面電極）が電気的に接続されている。基板の裏面にはカソード領域に直接電気的に接続されたカソード電極（裏面電極）が構成されている。
【０００３】
製造プロセスにおいて、この種の半導体装置は、ウエーハ（基板）に複数個同時に製造された後に、ダイシング工程により個々に細分化（チップ化）される。ダイシング工程前にはアノード電極並びにカソード電極の製造が完了している。ダイシング工程にはダイシングブレードが使用され、ウエーハのダイシングエリア（スクライブエリア）においてウエーハがカッティングされる。一般的に、ダイシング工程は、ウエーハの表面側にダイシングブレードを配置して、カッティングを行っている。
【０００４】
なお、この種の半導体装置においては、下記特許文献１に記載されている。
【特許文献１】特開平０５−３２６６９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
前述のダイオードを搭載した半導体装置においては、以下の点について配慮がなされていなかった。ウエーハに例えば窒化ガリウム（GaN）ウエーハが使用される場合、ウエーハ裏面に形成されるカソード電極（裏面電極）には例えば銀ニッケル（AgNi）合金が使用されている。このAgNi合金はウエーハよりも硬い導電性材料である。ダイシング工程においてダイシングブレードによるダイシング時の応力がカソード電極が硬いことからウエーハとカソード電極との界面に集中し、この応力集中により界面から一定距離離れたウエーハ裏面の近傍においてウエーハのダイシング面つまり基板側面にクラックが多発する。基板側面は、特に後処理を行うことなく、露出状態のままである。このため、半導体装置に搭載されたダイオードの電気的特性、具体的には順バイアス特性や逆バイアス特性が基板側面に生じたクラックに起因して劣化する。
【０００６】
更に、基板側面に発生したクラックは、ダイオード動作を繰り返し実行し熱サイクルが生じる環境下において、時間経過とともにささくれ状（バリ状）に変化する。このため、共通基板上にマルチチップ構成として複数の半導体装置を近接して実装する場合には、隣接する半導体装置間において電気的に短絡が生じ、電気的信頼性が低下する。
【０００７】
このような電気的な特性が劣化した半導体装置や短絡を誘発する半導体装置は製造プロセス後の検査工程において不良品として排除する必要がある。結果として、半導体装置の製造プロセス上の歩留まりが低下する。
【０００８】
本発明は上記課題を解決するためになされたものである。従って、本発明は、半導体素子の電気的特性を向上することができる半導体装置を提供することである。更に、本発明は、製造上の歩留まりを向上することができる半導体装置を提供することである。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明の実施の形態に係る特徴は、半導体装置において、方形状の平面を有する基板と、基板の一表面の中央部に配設され、基板に比べて硬い導電性材料により構成された第１の電極と、基板の一表面の少なくとも周縁の一部に沿って配設され、第１の電極と同一導電性材料により一体に構成されるとともに、第１の電極の膜厚に比べて薄い膜厚を有する第２の電極とを備える。
【００１０】
更に、実施の形態に係る特徴の半導体装置において、第２の電極は、基板の一表面の周縁の全域に沿って配設されていることが好ましい。更に、実施の形態に係る特徴の半導体装置において、基板の一表面に対向する他の一表面に第３の電極を有し、第１の電極と第３の電極との間において主電流を流す半導体素子が基板に搭載されていることが好ましい。
【発明の効果】
【００１１】
本発明によれば、半導体素子の電気的特性を向上することができる半導体装置を提供することができる。更に、本発明によれば、製造上の歩留まりを向上することができる半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１２】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、現実のものとは異なる。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれている。また、以下に示す実施の形態はこの発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は各構成部品の配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１３】
本発明の一実施の形態は、ダイオードを搭載する半導体装置に本発明を適用した例を説明するものである。
【００１４】
［半導体装置の構成］
図１に示すように、本実施の形態に係る半導体装置１は、方形状の平面を有する基板２と、基板２の一表面（図１中、下側を向いている裏面、図２中、上側を向いている裏面）の中央部に配設され、基板２に比べて硬い導電性材料により構成された第１の電極６１と、基板２の一表面（裏面）の少なくとも周縁の一部に沿って配設され、第１の電極６１と同一導電性材料により一体に構成されるとともに、第１の電極６１の膜厚に比べて薄い膜厚を有する第２の電極６２とを備えている。更に、本実施の形態において、第２の電極６２は、基板２の一表面の周縁の全域に沿って配設されている。この半導体装置１には半導体素子としてダイオードＤが搭載されている。
【００１５】
基板２には本実施の形態においてn型GaN基板が使用されている。図１及び図２に示す基板２は、半導体装置１の製造プロセスにおいてダイシング工程後の分割化（チップ化）された後の状態を示している。ダイシング工程においては、ウエーハ（基板２）に行列状に複数個の半導体装置形成領域が製造され、隣接半導体装置形成領域間に行方向及び列方向に配設されたダイシングエリアに沿ってダイシングがなされる。結果的に、基板２の平面形状は方形状になる。基板２はダイオードＤのカソード領域として使用される。なお、基板２には、炭化シリコン（SiC）基板、シリコン（Si）基板等も実用的に使用することができる。
【００１６】
基板２の一表面に対向する他の一表面（図１中、上側を向いている表面、図２中、下側を向いている表面）つまりカソード領域（２）の表面部分にはp型半導体領域３が配設され、このp型半導体領域３はアノード領域として使用されている。ダイオードＤはカソード領域（２）とアノード領域（３）とのpn接合部分に構築され、基板２の厚さ方向に沿って縦方向にダイオードＤの主電流を流すことができる。
【００１７】
基板２の他の一表面（表面）上の全域にはパッシベーション膜４が配設されている。このパッシベーション膜４には例えばシリコン酸化（SiO2）膜を実用的に使用することができる。パッシベーション膜４上には第３の電極５が配設され、この第３の電極５はパッシベーション膜４に配設された接続孔４Ｈを通してp型半導体領域（アノード領域）３に電気的に接続されている。第３の電極５はアノード電極として使用されている。第３の電極５にはアルミニウム（Al）、銀（Ag）等の導電性材料を実用的に使用することができ、第３の電極５の膜厚は例えば1 μm−2 μmに設定されている。
【００１８】
基板２の一表面（裏面）に配設された第１の電極６１及び第２の電極６２はカソード電極６として使用される。第１の電極６１及び第２の電極６２は基板２の一表面（カソード領域２）に絶縁体を介在させずに直接電気的に接続されている。第１の電極６１、第２の電極６２はいずれも例えばAgNi合金を実用的に使用することができる。また、第１の電極６１及び第２の電極６２はタングステン（W）であってもよい。第１の電極６１の膜厚は例えば1.0 μmに設定される。第２の電極６２の膜厚は、第１の電極６１の膜厚の約10 %−50 %の膜厚に匹敵する0.1 μm−0.5 μmに設定される。第２の電極６２は基板２の一表面の全周縁、すなわちダイシングエリアに沿って配設されており、第２の電極２の膜厚を第１の電極６１に比べて薄くしたことにより、ダイシング工程においてダイシング時にダイシングブレードから加わる応力の基板２への伝わりを減少することができる。
【００１９】
第２の電極６２の幅寸法、つまり基板２の端面から基板２の中心方向に向かう寸法は、ダイシングブレードのブレード幅（厚さ）寸法と、ダイシング時のダイシングブレードのぶれ幅寸法とを勘案して設定されている。例えば、ダイシングブレード幅寸法が20 μm、ぶれ幅寸法が10 μm（±5 μm）の場合、ブレードセンタ（ダイシングエリア中央）Cから、ぶれ幅寸法の半分の5 μmにバッファ領域分を加え、第２の電極６２の幅寸法は30 μm−40 μmに設定される。ダイシング工程後に半導体装置１の第２の電極６２として実際に残る幅寸法６２ｘ（基板２の端面から第１の電極６１終端までの寸法）は15 μm−20μmになる。
【００２０】
なお、本実施の形態に係る半導体装置１においては、第２の電極６２が基板２の周縁に沿って一定間隔毎に配設されていてもよい。例えば、特にダイシング工程において応力集中が発生し易い基板２の角部分に第２の電極６２が配設され、それ以外の基板２の周縁（基板２の各辺）に沿って第１の電極６１が配設されてもよい。
【００２１】
［半導体装置の第１の製造方法］
次に、本実施の形態に係る半導体装置１の第１の製造方法を、図３乃至図５を用いて説明する。この第１の製造方法は２層構造を有するマスクを使用した製造方法である。
【００２２】
まず最初に、基板２の表面にダイオードＤが形成され、基板２の表面上にパッシベーション膜４、接続孔４Ｈ、第３の電極（アノード電極）５のそれぞれが順次形成される（図３参照。）。基板２は、ここではダイシング工程前のウエーハであり、GaNウエーハである。
【００２３】
図３に示すように、基板２の裏面上の全域に第１の電極６１が形成される。第１の電極６１にはAgNi合金が使用され、このAgNi合金は例えばスパッタリングにより成膜される。
【００２４】
図４に示すように、第１の電極６１上にマスク１１が形成される。マスク１１は、２層構造を有し、基板２の裏面上の全域に形成された第１のマスク（下層マスク）１１Ａと、第１のマスク１１Ａ上の周縁部は除く中央部に形成された第２のマスク（上層マスク）１１Ｂとにより形成される。ここで、中央部とは、基板２の裏面上の中央部であり、第１の電極６１が形成される領域である。また、周縁部とは、基板２の裏面上の周縁部であり、第２の電極６２が形成される領域である。第１のマスク１１Ａ並びに第２のマスク１１Ｂには例えばフォトリソグラフィ技術により形成されたフォトレジスト膜が使用される。
【００２５】
図５に示すように、マスク１１を用いて第１の電極６１にエッチングが行われる。マスク１１の第１のマスク１１Ａ及び第２のマスク１１Ｂを有する２層構造部分において、第１の電極６１はエッチングされずに残存する。一方、マスク１１の第１のマスク１１Ａしか形成されていない基板２の裏面上の周縁部においては、第１のマスク１１Ａが完全に除去されるとともに、第１の電極６１がエッチングされ、第１の電極６１の膜厚に比べて薄い膜厚を有する第２の電極６２が形成される。エッチングには例えばRIE等の異方性エッチングを実用的に使用することができる。エッチング後にはマスク１１特に第１の電極６１上に残存する第１のマスク１１Ａが除去される。
【００２６】
そして、この後、ダイシング工程が行われ、基板２が細分化され、半導体装置（チップ）１を完成させることができる。ダイシングは基板２の表面側から行われる。
【００２７】
［半導体装置の第２の製造方法］
次に、本実施の形態に係る半導体装置１の第２の製造方法を、図６乃至図８を用いて説明する。この第２の製造方法はリフトオフ技術を使用した製造方法である。
【００２８】
まず最初に、基板２の表面にダイオードＤが形成され、基板２の表面上にパッシベーション膜４、接続孔４Ｈ、第３の電極（アノード電極）５のそれぞれが順次形成される（図６参照。）。基板２は、ここではダイシング工程前のウエーハであり、GaNウエーハである。
【００２９】
図６に示すように、基板２の裏面上の全域に第２の電極６２が形成される。第２の電極６１にはAgNi合金が使用され、このAgNi合金は例えばスパッタリングにより成膜される。
【００３０】
図７に示すように、第２の電極６１上の中央部は除く周縁部にマスク１２が形成される。マスク１２には例えばフォトリソグラフィ技術により形成されたフォトレジスト膜が使用される。
【００３１】
図８に示すように、マスク１２を用いて第２の電極６２上の中央部並びに周縁部に形成されたマスク１２上に第１の電極形成膜６１Ａが形成される。第１の電極形成膜６１ＡにはAgNi合金が使用され、このAgNi合金は例えばスパッタリングにより成膜される。ここで、基板２の裏面上の中央部において、第２の電極６２とその上層の第１の電極形成膜６１Ａとが形成されることにより、膜厚が厚い第１の電極６１が形成される。この後、マスク１２が選択的に除去されると、このマスク１２上の不要な第１の電極形成膜６１Ａが併せて除去される。除去された領域（周縁部）においては予め形成された第２の電極６２を露出させることができる。
【００３２】
そして、この後、ダイシング工程が行われ、基板２が細分化され、半導体装置（チップ）１を完成させることができる。ダイシングは基板２の表面側から行われる。
【００３３】
［半導体装置の第３の製造方法］
次に、本実施の形態に係る半導体装置１の第３の製造方法を、図９及び図１０を用いて説明する。この第３の製造方法は最も簡易な製造方法である。
【００３４】
まず最初に、前述の第１の製造方法の図３に示すように、基板２の裏面上の全域に第１の電極６１が形成される。
【００３５】
図９に示すように、第１の電極６１上の周縁部は除く中央部にマスク１３が形成される。マスク１３には例えばフォトリソグラフィ技術により形成されたフォトレジスト膜が使用される。
【００３６】
図１０に示すように、マスク１３を用いて第１の電極６１の周縁部にエッチングが行われる。マスク１３下の第１の電極６１はエッチングされずに残存する。一方、マスク１３が存在しない基板２の裏面上の周縁部においては、第１の電極６１がエッチングされ、第１の電極６１の膜厚に比べて薄い膜厚を有する第２の電極６２が形成される。エッチングには例えばRIE等の異方性エッチングを実用的に使用することができる。エッチング後にはマスク１３が除去される。
【００３７】
そして、この後、ダイシング工程が行われ、基板２が細分化され、半導体装置（チップ）１を完成させることができる。ダイシングは基板２の表面側から行われる。
【００３８】
このように構成される半導体装置１は、基板２の裏面上の中央部に第１の電極６１を備え、基板の裏面上の周縁部に第１の電極６１の膜厚に比べて薄い膜厚の第２の電極６２を備えている。ダイシングブレードによるダイシング時の応力は、第２の電極６２の膜厚の減少に起因する硬さの減少から基板２と第２の電極６２との界面に集中しにくくなる。この結果、図１及び図２において符号１０を付け指し示す、界面から一定距離離れた基板２の裏面の近傍において、基板２のダイシング面つまり基板２の側面に生じるクラックの発生を防止することかできる。従って、ダイオードＤの順バイアス特性又は逆バイアス特性の劣化を防止することができ、半導体装置１の電気的特性を向上することができる。
【００３９】
更に、半導体装置１においては、基板２の側面のクラックの発生を防止することができるので、ダイオードＤの動作を繰り返し実行し熱サイクルが生じる環境下において、時間経過とともにささくれ状（バリ状）に変化するクラックが存在しない。従って、共通基板上にマルチチップ構成として複数の半導体装置１を近接して実装する場合には、隣接する半導体装置１間において電気的に短絡が生じることがなく、電気的信頼性を向上することができる。
【００４０】
更に、半導体装置１において、電気的な特性を向上することができるので、製造プロセス後の検査工程において不良品を減少することができる。従って、半導体装置１の製造プロセス上の歩留まりを向上することができる。
【００４１】
（その他の実施の形態）
上記のように、本発明は前述の一実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものでない。例えば、本発明は、ダイオードＤを備えた半導体装置１に限定されるものではなく、パワートランジスタ、レーザ、LED等を備えた半導体装置に適用することができる。
【００４２】
このように、本発明はここでは記載していない様々な実施の形態等を含む。従って、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【００４３】
【図１】本発明の一実施の形態に係る半導体装置の断面図である。
【図２】図１に示す半導体装置の斜視図である。
【図３】図１に示す半導体装置の第１の製造方法を説明する第１の工程断面図である。
【図４】第１の製造方法を説明する第２の工程断面図である。
【図５】第１の製造方法を説明する第３の工程断面図である。
【図６】図１に示す半導体装置の第２の製造方法を説明する第１の工程断面図である。
【図７】第２の製造方法を説明する第２の工程断面図である。
【図８】第２の製造方法を説明する第３の工程断面図である。
【図９】図１に示す半導体装置の第３の製造方法を説明する第１の工程断面図である。
【図１０】第３の製造方法を説明する第２の工程断面図である。
【符号の説明】
【００４４】
１…半導体装置
２…基板又はn型カソード領域
３…p型半導体領域又はアノード領域
４…パッシベーション膜
５…第３の電極（アノード電極）
６…カソード電極
６１…第１の電極
６１Ａ…第１の電極形成膜
６２…第２の電極
１１、１２、１３…マスク
１１Ａ…第１のマスク
１１Ｂ…第２のマスク
Ｄ…ダイオード
【図１】
2009059999.tif 000003
【図２】
2009059999.tif 000004
【図３】
2009059999.tif 000005
【図４】
2009059999.tif 000006
【図５】
2009059999.tif 000007
【図６】
2009059999.tif 000008
【図７】
2009059999.tif 000009
【図８】
2009059999.tif 000010
【図９】
2009059999.tif 000011
【図１０】
2009059999.tif 000012