(57)【要約】【課題】半導体素子を用いて電力変換装置を構成する場合、ターンオフ時半導体素子に印加される過電圧を電圧値が一定値になるようにゲート電圧を制御すると損失が大きくなる課題がある。【解決手段】ターンオフ信号が入力されてからの素子電流を検出してターンオフ時の電流値に応じて過電圧抑制値を可変にする。即ち電流が所定値に減少するまでは過電圧抑制値を低く制御し、その後は高く制御することにより、損失を低減する。【選択図】図１
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【特許請求の範囲】
【請求項１】
電力変換回路を構成する半導体素子に接続され、前記半導体素子をオン及びオフ制御すると共に、半導体素子に過電圧が印加されたときに、オン電圧信号を前記半導体素子の制御端子に出力することで、過電圧保護動作を行うゲート駆動装置において、
半導体素子に流れる電流に基づいて、過電圧保護動作レベルを可変する手段を設けたことを特徴とするゲート駆動装置。
【請求項２】
前記過電圧保護動作レベルを可変する手段は、オフ信号入力後の半導体素子に流れる電流値が所定値より大きい時の過電圧保護動作レベルを、半導体素子に流れる電流値が所定値より小さい時の過電圧保護動作レベルより低い値に設定したことを特徴とする請求項１に記載のゲート駆動装置。
【請求項３】
電力変換回路を構成する半導体素子に接続され、前記半導体素子をオン及びオフ制御すると共に、半導体素子に過電圧が印加されたときに、前記半導体素子の制御端子にオン電圧信号を出力することで、過電圧保護動作を行うゲート駆動装置において、
半導体素子をオン及びオフ制御するための信号に基づいて、過電圧保護動作レベルを可変する手段を設けたことを特徴とするゲート駆動装置。
【請求項４】
前記過電圧保護動作レベルを可変する手段は、オフ信号出力時点から所定時間後に動作させたことを特徴とする請求項３に記載のゲート駆動回路。
【請求項５】
前記過電圧保護動作レベルを可変する手段は、オフ信号が入力されてから前記所定時間内の過電圧保護動作レベルを、前記所定時間後の過電圧保護動作レベルより低い値に設定したことを特徴とする請求項３及び４に記載のゲート駆動装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩＧＢＴ等の電圧駆動型半導体素子を用いた半導体電力変換装置において、これら半導体素子をオン及びオフ制御するために設けられるゲート駆動回路に関し、特に素子がターンオフするときの過電圧保護技術に関する。
【背景技術】
【０００２】
図７に半導体電力変換装置の一例を示す。図示の半導体電力変換装置は、半導体素子１ａ、１ｂ及びダイオード２ａ、２ｂを直列に接続し、半導体素子１ａと半導体素子１ｂを交互にオン、オフさせることで、コンデンサ６の直流電力を交流電力として端子７に出力したり、端子７からの交流電力を直流電力としてコンデンサ６へ変換するインバータ回路である。実際の装置では、図示の回路を複数個並列接続して三相インバータ回路や単相インバータ回路として使用される。
半導体素子１ａ、１ｂには、それぞれゲート駆動回路３ａ、３ｂが接続される。ゲート駆動回路は図示しない制御装置によって演算されたオン／オフ信号に基づいて、半導体素子１ａ、１ｂをオン及びオフ制御するゲート信号を出力する。また、抵抗４ａ、５ａ及び抵抗４ｂ、５ｂによって、半導体素子１ａ、１ｂに印加される電圧を検出する。
次に、ゲート駆動回路３ａ、３ｂの構成を図８に示す。この回路は、特許文献１に記載されているゲート駆動回路である。本ゲート駆動回路は、抵抗４ａと抵抗５ａで半導体素子１ａの両端電圧を分圧検出した素子電圧をゲート電圧に変換するバッファ８、ドライブ回路９、正側電源１０、負側電源１１、制御信号入力端子１２で構成される。
図示しない半導体電力変換装置の制御装置からオン又はオフ信号が、制御信号入力端子１２に入力され、ドライブ回路９により、半導体素子１ａのゲートへ正側電源１０の正電圧又は負側電源１１の負電圧を出力する。正電圧を出力した場合には半導体素子１ａをオン、負電圧を出力した場合には、半導体素子１ａをオフさせるように制御される。ここで、半導体素子１ａの両端に印加される電圧を抵抗４ａ及び５ａにより検出し、この検出電圧Ｖｉｎによりゲート電流Ｉｇを制御するように動作する。
以下にこの動作を説明する。図７の半導体電力変換装置において、半導体素子１ａがオン状態からオフ状態に変化する時に、コンデンサ６→半導体素子１ａ→半導体素子１ｂ→コンデンサ６の経路の配線インダクタス成分と電流減少率によって決まる電圧がコンデンサ６の電圧に重畳される。この電圧は、場合によっては半導体素子１ａの耐圧以上の電圧（過電圧）となり、半導体素子１ａを故障に至らせる可能性がある。これを防止するため、このような過電圧が印加された場合には、バッファ８を介してゲートに電流Ｉｇを流し、ゲート電圧が閾値レベルとなるように制御し、ゆっくりとオフさせることで過大な電圧が印加されないようにする。
この回路が動作した時の素子電圧電流波形を図９示す。この時、過電圧保護レベルは、抵抗４ａ（Ｒ１）、５ａ（Ｒ２）の値（バッファ入力電圧Ｖｉｎ）によって決まる。例えば、過電圧保護動作レベルをＶとすると、Ｖｉｎ＝Ｖ×Ｒ２／（Ｒ１＋Ｒ２）となる。この電圧によって流れる電流を、ドライブ回路９から流れる電流と加算して、ゲート電圧閾値レベルに保つようにする。この結果、半導体素子１ａに過電圧Ｖが印加された状態で素子電圧を一定電圧に保つことができる。
【特許文献１】特開２００２−４４９３４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
半導体素子には、図１０に示すような安全動作領域があり、素子を安全に使用するためには、この安全領域内で使用する必要がある。特に図１０（ｂ）のような安全動作領域を持つ半導体素子の場合、この動作レベルをＶ１にすると、Ｉｃ１以上の電流では、Ｖ１までの耐圧が無いため、半導体素子の破壊を引起こす可能性がある。また、動作レベルをＶ２とすると、Ｖ１までの耐圧特性を活用することができないばかりか、図９に示す波形のように、半導体素子の発生損失（電圧×電流）が増えるという課題がある。この課題解決のためには半導体素子の数を増やす必要が生じ、装置のコストアップ、大型化の要因となってしまう。
【課題を解決するための手段】
【０００４】
上述の課題を解決するために、第1の発明においては、電力変換回路を構成する半導体素子に接続され、前記半導体素子をオン及びオフ制御すると共に、半導体素子に過電圧が印加されたときに、オン電圧信号を前記半導体素子の制御端子に出力することで、過電圧保護動作を行うゲート駆動装置において、半導体素子に流れる電流に基づいて、過電圧保護動作レベルを可変する手段を設ける。
第２の発明においては、第１の発明における過電圧保護動作レベルを可変する手段は、オフ信号入力後の半導体素子に流れる電流値が所定値より大きい時の過電圧保護動作レベルを、半導体素子に流れる電流値が所定値より小さい時の過電圧保護動作レベルより低い値に設定する。
第３の発明においては、電力変換回路を構成する半導体素子に接続され、前記半導体素子をオン及びオフ制御すると共に、半導体素子に過電圧が印加されたときに、前記半導体素子の制御端子にオン電圧信号を出力することで、過電圧保護動作を行うゲート駆動装置において、半導体素子をオン及びオフ制御するための信号に基づいて、過電圧保護動作レベルを可変する手段を設けする。
第４の発明においては、第３の発明における過電圧保護動作レベルを可変する手段は、オフ信号出力時点から所定時間後に動作させる。
【０００５】
第５の発明においては、第３及び第４の発明における過電圧保護動作レベルを可変する手段は、オフ信号が入力されてから所定時間内の過電圧保護動作レベルを、所定時間後の過電圧保護動作レベルより低い値に設定する。
【発明の効果】
【０００６】
本発明では、半導体素子がターンオフするときの過電圧抑制レベルを可変としているため、素子電流が大きい時の過電圧抑制レベルは低く、素子電流が小さい時の過電圧抑制レベルは高く設定でき、ターンオフ時の損失を低減することが可能となる。
【発明を実施するための最良の形態】
【０００７】
本発明の要点は、半導体素子がターンオフするときの過電圧抑制レベルを可変にすることである。この手段としては、素子の電流を検出して所定値の電流で抑制レベルを切替える方法やオフ信号を入力してから所定時間後に抑制レベルを切替える方法を提案する。
【実施例１】
【０００８】
図１に、本発明の第1の実施例を示す。図１は、図８に示すゲート駆動回路の素子電圧検出用抵抗４ａ、５ａの接続点にゲイン調整回路１３ａ、電流検出器１４を設けた構成である。このゲイン調整回路１３ａは、半導体素子電流検出器１４の検出値に応じてゲインを決定するもので、バッファ８を介してゲート電流Ｉｇを注入する。
図２にゲイン調整回路１３ａの構成例を示す。素子電圧検出用抵抗４ａ、５ａの接続点の電圧Ｖｉｎと切替器ＳＷで選択したゲインを入力とする乗算器Ｍ、素子電流検出器１４の出力と電流設定器ＩＳの出力を入力としたコンパレータＣＰ、ゲインを切替えるための切替器ＳＷで構成される。この例では、素子の電流が所定値（ＩＳの設定値）より大きい場合は切替器ＳＷをゲイン１側に、素子の電流が所定値（ＩＳの設定値）より小さい場合は切替器ＳＷをゲインＶ２／Ｖ１側に、切替える。
以下に図１の動作を説明する。半導体素子１ａがオン状態で電流を流しているときに、図示していない制御装置から制御信号入力端子１２にオフ信号が入力されると、Ｉｇが負となり半導体素子１ａをオフ状態にしようとする。この時、半導体素子１ａを流れる電流が減少していき、この電流減少率とコンデンサ６→半導体素子１ａ→半導体素子１ｂ→コンデンサ６の経路の配線インダクタス成分によって決まる電圧がコンデンサ６の電圧に重畳されて半導体素子１ａに印加される。
この電圧が過電圧保護レベルＶ２に達すると、バッファ８を介して正の電流を流し、ゲート電位を閾値レベルに保つようなＩｇとすることで、素子電圧の上昇を抑制する。
さらに、素子電流がＩｃ１レベル以下となると、この電流を電流検出器１４にて検出し、ゲイン調整回路１３ａによりバッファ８から出力する電流を抑制し、半導体素子１ａのオフ状態への移行を促進させる。この過程において、過電圧保護動作レベルがＶ２からＶ１へと切り替わることになる。つまり、Ｖ２／Ｖ１のゲインを乗じることで、Ｖ１の電圧が印加された場合に過電圧保護回路が動作するようにしておく。
その後、半導体素子１ａに印加される電圧が、Ｖ１レベルに達した場合、再度、ゲート電流が抑制され、ゲート電位を閾値レベルに保つようなＩｇとし、素子電圧の上昇を抑制する。
この回路が動作した時の素子電圧電流波形を図３に示す。素子電圧は、オフ信号が入力された後、素子電流ＩｃがＩｃ１より大きい時はＶ２に、Ｉｃ１より小さい時はＶ１に各々クランプされていることがわかる。
【０００９】
以上の動作によって、半導体素子１ａの特性を利用したオフ状態への移行が可能となり、半導体素子１ａで発生する損失が低減可能となる。
【実施例２】
【００１０】
図４に、本発明の第２の実施例を示す。図４は、図８に示すゲート駆動回路の素子電圧検出用抵抗４ａ、５ａの出力にゲイン調整回路１３ｂを設けた構成である。このゲイン調整回路１３ｂは、制御信号入力端子１２の入力値に応じてゲインを決定し、バッファ８を介してゲート電流Ｉｇを注入する。
図５にゲイン調整回路１３ｂの構成例を示す。素子電圧検出用抵抗４ａ、５ａの接続点の電圧Ｖｉｎと切替器ＳＷで選択したゲインを入力とする乗算器Ｍ、オン／オフ信号を入力としたオフディレータイマーＴＤ、ゲインを切替えるための切替器ＳＷで構成される。この例では、オフ信号が入力され、オフディレータイマー時間内（Ｔ１内）は切替器ＳＷをゲイン１側に、オフディレータイマー時間後（Ｔ１以降）は切替器ＳＷをゲインＶ２／Ｖ１側に切替える。
図４の構成は、図１において、電流検出器１４を不要とした構成としているため、安価で、ノイズ等の誤検出が低減可能な構成である。
図４に示すゲート駆動回路は以下のように動作する。半導体素子１ａがオン状態で電流を流しているときに、図示していない制御装置から制御信号入力端子にオフ信号が入力されると、Ｉｇが負となり半導体素子１ａをオフ状態にしようとする。
この時、半導体素子１ａを流れる電流が減少していき、この電流減少率とコンデンサ６→半導体素子１ａ→半導体素子１ｂ→コンデンサ６の経路の配線インダクタス成分によって決まる電圧がコンデンサ６の電圧に重畳され、半導体素子１ａに印加される。この電圧が過電圧保護レベルＶ２に達した場合、バッファ８を介して正の電流を流し、ゲート電位を閾値レベルに保つようなＩｇとするとことで、素子電圧の上昇を抑制する。
さらに、オフ信号が入力されてから一定時間Ｔ１経過後、ゲイン調整回路１３ｂによりバッファ８から出力する電流を抑制し、半導体素子１ａのオフ状態への移行を促進させる。この過程において、過電圧保護動作レベルがＶ２からＶ１へと切り替わることになる。つまり、Ｖ２／Ｖ１のゲインにすることで、Ｖ１の電圧が印加された場合に過電圧保護回路が動作するようにしておく。ここで、一定時間Ｔ１は、半導体素子１ａの電流がＩｃ１以下となる時間を測定しておき、予め設定しておく。その後、半導体素子１ａに印加される電圧が、Ｖ１レベルに達した場合、再度、ゲート電流が抑制され、ゲート電位を閾値レベルに保つようなＩｇとし、素子電圧の上昇を抑制する。
【００１１】
この回路が動作した時の素子電圧電流波形を図６に示す。素子電圧は、オフ信号入力後オフディレータイマーの動作時間Ｔ１までの期間はＶ２に、動作時間Ｔ１以降はＶ１に抑制されていることがわかる。
以上の動作により、半導体素子１ａの特性を利用したオフ状態への移行が可能となり、半導体素子１ａで発生する損失が低減可能となる。
尚、上記実施例にはゲイン切替器で２段のゲイン切替例を示したが、ゲイン切替段数を多段にする方法やアナログ的に切替える方法も実現可能である。
【産業上の利用可能性】
【００１２】
本発明は、半導体スイッチング素子を使用するインバータ、ＵＰＳ、高圧電源装置など電力用変換装置全般への適用が可能である。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１の実施例を示す回路図である。
【図２】図１のゲイン調整回路の構成例である。
【図３】図１の動作波形例を示す。
【図４】本発明の第２の実施例を示す回路図である。
【図５】図４のゲイン調整回路の構成例である。
【図６】図４の動作波形例を示す。
【図７】従来の実施例を示す。
【図８】図７のゲート駆動回路の詳細図を示す。
【図９】図８の動作波形例を示す。
【図１０】半導体素子の安全動作領域例を示す。
【符号の説明】
【００１４】
１ａ、１ｂ・・・半導体素子（ＩＧＢＴ）          ２ａ、２ｂ・・・ダイオード
３ａ、３ｂ・・・ゲート駆動回路          ４ａ、４ｂ、５ａ、５ｂ・・・抵抗
６・・・コンデンサ          ８・・・バッファ          ９・・・ドライブ回路
１０・・・正側電源          １１・・・負側電源
１２・・・オン／オフ信号入力端子          １３ａ、１３ｂ・・・ゲイン調整回路
１４・・・電流検出器
Ｍ・・・乗算器          ＳＷ・・・切替器          ＣＰ・・・コンパレータ
ＩＳ・・・電流設定器          ＴＤ・・・オフディレータイマー
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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