(57)【要約】【課題】複数の電源電圧で動作する複数の半導体集積回路が混在し、相対的に高い電源電圧で動作する他の半導体集積回路の出力信号が入力される半導体集積回路や、スリープ状態を外部制御信号によって制御される半導体集積回路において、その半導体集積回路をＥＳＤから保護しつつ、そのＥＳＤ保護素子を介したリーク電流を抑える。【解決手段】本発明の半導体集積回路は、内部回路４０４と、内部回路４０４に対して信号を入力するための信号入力端子４０５と、ＥＳＤ保護用Ｐチャネルトランジスタ４０９およびＮチャネルトランジスタ４１０を有したＥＳＤ保護回路と、内部回路４０４が動作中にはＰチャネルトランジスタ４０９のバックゲートに電源電圧を与え、内部回路４０４が停止中にはＰチャネルトランジスタ４０９のバックゲートに信号入力端子４０５を接続するスイッチ回路とを備える。【選択図】図４
2009059877.tif 000002
【特許請求の範囲】
【請求項１】
内部回路と、
前記内部回路に対して外部から信号を入力するための第１の信号入力端子と、
前記第１の信号入力端子と電源端子との間にドレイン・ソースが接続されたＥＳＤ保護用Ｐチャネルトランジスタと、前記第１の信号入力端子にドレインが接続されたＥＳＤ保護用Ｎチャネルトランジスタとを有するＥＳＤ保護回路と、
前記内部回路が動作中には前記ＥＳＤ保護用Ｐチャネルトランジスタのバックゲートに前記電源端子を接続し、前記内部回路が停止中には前記ＥＳＤ保護用Ｐチャネルトランジスタのバックゲートに前記第１の信号入力端子を接続する第１のスイッチ回路と
を備える半導体装置。
【請求項２】
前記第１の信号入力端子に入力された入力信号電圧と、参考電圧とに基づいて信号を出力するコンパレータ回路と、前記コンパレータ回路から出力された信号により、前記ＥＳＤ保護用Ｐチャネルトランジスタと前記ＥＳＤ保護用Ｎチャネルトランジスタとの接続点における入力信号電圧を降圧する回路とをさらに備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記内部回路を動作または停止させるための信号が入力される第２の信号入力端子をさらに備え、
前記第１のスイッチ回路が、前記内部回路が停止中において、前記第１の信号入力端子および前記第２の信号入力端子に入力された入力信号電圧に基づいて、前記ＥＳＤ保護用Ｐチャネルトランジスタのバックゲートに前記第１の信号入力端子を接続することを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１のスイッチ回路が、前記電源端子にソースおよびバックゲートが接続され、前記ＥＳＤ保護用Ｐチャネルトランジスタのゲートおよびバックゲートにドレインが接続された第１のＰチャネルトランジスタと、前記第１の信号入力端子にソースおよびバックゲートが接続され、前記ＥＳＤ保護用Ｐチャネルトランジスタのゲートおよびバックゲートにドレインが接続された第２のＰチャネルトランジスタと、前記第１の信号入力端子および前記第２の信号入力端子に入力された入力信号電圧に基づいて、前記第１のＰチャネルトランジスタおよび前記第２のＰチャネルトランジスタをＯＮ／ＯＦＦする回路とを有することを特徴とする請求項３記載の半導体装置。
【請求項５】
前記第１の信号入力端子に入力された入力信号電圧を分圧する第１の分圧抵抗回路と、
前記電源端子を介して与えられる電源電圧を分圧する第２の分圧抵抗回路と、
前記第１の分圧抵抗回路および前記第２の分圧抵抗回路それぞれの中点電圧を入力とするコンパレータ回路と、
前記コンパレータ回路の出力によってＯＮ／ＯＦＦする第２のスイッチ回路と、
前記第２のスイッチ回路がＯＮすることによって、前記第１の分圧抵抗回路および前記第２の分圧抵抗回路それぞれの接地側の分圧抵抗に並列に接続され、前記第１の分圧抵抗回路および前記第２の分圧抵抗回路それぞれの分圧比を調整する調整抵抗と
をさらに備えることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記第１の信号入力端子に入力される入力信号電圧は、前記電源端子を介して与えられる電源電圧よりも高いことを特徴とする請求項１〜５のいずれかに記載の半導体装置。
【請求項７】
請求項１〜５のいずれかに記載の半導体装置と、前記第１の信号入力端子から前記半導体装置に対して前記電源端子を介して与えられる電源電圧より高い電圧を入力する別の半導体装置とを備える半導体装置システム。
【請求項８】
請求項１〜５のいずれかに記載の半導体装置と、前記第１の信号入力端子から前記半導体装置に対して信号を入力する、前記半導体装置よりも高い電源電圧で駆動される別の半導体装置とを備える半導体装置システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の異なる電源電圧で動作する複数の半導体集積回路が混在する、半導体集積回路からなるシステムにおいて、電源電圧を排他的にＯＦＦされるか、電源電圧が相対的に低い半導体集積回路の入力回路に関する。
【背景技術】
【０００２】
近年、携帯電話等の電池で動作する製品は１回の充電につき、長時間動作が要求され、その実現の為には、製品全体の消費電力を抑えるのが有効である。すなわち、動作する必要の無い半導体集積回路はその動作を停止させ、消費電力を抑制する手法が一般的に用いられている。
【０００３】
図５は従来の半導体集積回路の回路ブロック図を示す。半導体集積回路５０１には、外付けの定電圧出力回路５０２から電源電圧Ｖｃｃが与えられ、その定電圧出力回路５０２は電池５０３を電源電圧としている。半導体集積回路５０１は、Ｉ／Ｏ端子として制御信号入力端子５０４を備えるほか、消費電流を抑えるために内部回路５０５をスリープ状態に（一般的には電流源をＯＦＦして停止）する制御信号入力端子５０６を備えている。また定電圧出力回路５０２には制御信号５０７が入力される。定電圧出力回路５０２には、制御信号５０７によってＯＮ・ＯＦＦするスイッチ回路５０８が接続されており、このスイッチ回路５０８がＯＦＦすることにより、定電圧出力回路５０２はスリープ状態となる。
【０００４】
半導体集積回路５０１において、制御信号入力端子５０４からの制御信号はインバータ５０９を通じて内部回路５０５に入力される。インバータ５０９は、制御信号入力端子５０４からの制御信号を内部回路５０５の電源電圧レベルにレベル変換して内部回路５０５に入力する。スイッチ回路５１０は、制御信号入力端子５０６からの制御信号によってＯＮ・ＯＦＦする。スイッチ回路５１０がＯＦＦすることにより、内部回路５０５はスリープ状態となる。さらに半導体集積回路５０１は、制御信号入力端子５０４について、内部回路５０５をＥＳＤ（Ｅｌｅｃｔｒｉｃ  Ｓｔａｔｉｃ  Ｃｈａｒｇｅ）から保護するためのＥＳＤ保護素子として、Ｐチャネルトランジスタ５１１とＮチャネルトランジスタ５１２とを備えている。
【０００５】
図６は従来の半導体集積回路にＩ／Ｏ端子から正のサージが入力された場合に、そのサージ電流の流れる経路を示す。Ｐチャネルトランジスタ５１１は、正のサージ電流から内部回路５０５を保護するのに用いられる。Ｐチャネルトランジスタ５１１において、Ｐ型の半導体であるドレインとＮ型の半導体であるバックゲートは寄生ダイオード６０１を構成する。Ｉ／Ｏ端子である制御信号入力端子５０４に、Ｖｃｃ基準で正の電荷で帯電した良導体が接触したとすると、そのドレインとバックゲートは順バイアスとなり、その接触により生じるＶｃｃ基準で正のパルス電流（サージ電流）は、内部回路５０５ではなく、ダイオード６０１を流れる（経路６０２）。またＧＮＤ基準の場合には、Ｎチャネルトランジスタ５１２がｇｇＮＭＯＳ６０３として動作（機能）し、サージ電流を内部回路５０５ではなくＧＮＤに流す（経路６０４）。
【０００６】
図７は従来の半導体集積回路にＩ／Ｏ端子から負のサージが入力された場合に、そのサージ電流の流れる経路を示す。Ｎチャネルトランジスタ５１２は、負のサージ電流から内部回路５０５を保護するのに用いられる。Ｎチャネルトランジスタ５１２において、Ｎ型の半導体であるドレインとＰ型の半導体であるバックゲートは寄生ダイオード７０１を構成する。制御信号入力端子５０４に、ＧＮＤ基準で負の電荷で帯電した良導体が接触したとすると、そのドレインとバックゲートは順バイアスとなり、その接触によるＧＮＤ基準で負のサージ電流は、内部回路５０５ではなく、ダイオード７０１を流れる（経路７０２）。またＧＮＤ基準の場合には、Ｐチャネルトランジスタ５１１がｇｇＰＭＯＳ７０３として動作し、サージ電流が内部回路５０５を流れるのを防止する（経路７０４）。
【０００７】
上述のように内部回路５０５をサージから保護するのにＥＳＤ素子が必要とされるが、そのＥＳＤ素子を介してリーク電流が流れてしまう場合がある。ここで、半導体集積回路が組み込まれる機器として携帯電話を考える。その携帯電話では、その動作を制御するマイクロコンピュータから、制御信号入力端子５０４、５０６への制御信号や、定電圧出力回路への制御信号５０７が出力されることになる。マイクロコンピュータから出力される制御信号はＨ／Ｌ信号であり、そのレベルは制御信号を出力するマイクロコンピュータの電源電圧やＧＮＤとほぼ等しくなる。
【０００８】
このような動作環境において、制御信号入力端子５０６への制御信号によって内部回路５０５が動作を停止し、尚且つ定電圧出力回路５０２をスリープ状態にしてその半導体集積回路５０１の電源電圧がＯＦＦになっている場合、ＥＳＤ保護素子を介したリーク電流が生じる可能性がある。この場合、半導体集積回路５０１の制御信号入力端子５０４に、マイクロコンピュータの電源電圧とほぼ同じレベルを有する制御信号が入力されると、Ｐチャネルトランジスタ５１１の寄生ダイオード６０１が順バイアスとなり易くなる。
【０００９】
また半導体集積回路５０１の内部回路が動作中であっても、半導体集積回路５０１の電源電圧が例えば２．８Ｖに抑えられ、その半導体集積回路５０１へ制御信号を出力するマイクロコンピュータのような別の半導体集積回路の電源電圧がそれよりも高い５Ｖである場合にも、Ｐチャネルトランジスタ５１１を介したリーク電流が生じる可能性がある。これは、別の半導体集積回路の電源電圧が高いと、制御信号入力端子５０４に、Ｖｃｃ基準で正の電荷で帯電した良導体を接触させるのと同じになるためである。この場合、Ｖｃｃ基準で正のサージ電流と同様に、寄生ダイオード６０１を通じてリーク電流が流れてしまう。
【００１０】
図８は制御信号によってＥＳＤ保護素子を通じたリーク電流が発生する領域を説明するための図である。横軸は時間であり、縦軸は電圧である。この例において、電池電圧は時間にかかわらず一定電圧になっており、制御信号入力端子５０６の制御信号、および制御信号５０７が、ある時刻Ｔ１でＯＮすると、定電圧出力回路５０２の出力は外部に付けられている容量を充電しながら立ち上がっていく。定電圧出力が立ち上がった後、制御信号入力端子５０４の制御信号が時刻Ｔ２で立ち上がって寄生ダイオード６０１が順バイアス（定電圧出力より０．７Ｖ程度高い電圧）になるまで上昇すると、既述の通り寄生ダイオード６０１がＯＮしてリーク電流が生じる。
【００１１】
また、その後の時刻Ｔ３において制御信号入力端子５０６の制御信号、および制御信号５０７がＯＦＦしたとすると、外部の容量が蓄積していた電荷を放電しながら定電圧出力回路５０２の出力はＧＮＤに向かって下降し、やがてＧＮＤと同電位となる。このようなスリープ状態になっている間の時刻Ｔ４に制御信号入力端子５０４の制御信号が立ち上がり、寄生ダイオード６０１が順バイアスになるまで上昇すると、やはりダイオード６０１がＯＮしてリーク電流が生じてしまう。このように図中斜線部における電流はダイオード６０１を流れ、電力消費の増大などの問題を招く恐れがある。
【００１２】
この問題を解決する方法として、例えば特許文献１や特許文献２に記載された技術がある。特許文献１に記載の出力バッファ回路は、電源に接続された第１のＰチャネルトランジスタと、ゲートおよびバックゲートが入力パッドに接続された第２のＰチャネルトランジスタとを備えている。パッドにＬレベルを出力している場合には、パッドにいかなる電圧がかかっても、第２のＰチャネルトランジスタのゲートとソース、バックゲートは同電位であるので、第２のＰチャネルトランジスタは常にオフ状態となる。このため、この出力バッファ回路では、リーク電流の発生が防止され、かつ印加された電圧にまで高速に電圧を出力することが可能となる。また特許文献２に記載の多電源用保護回路は、多電源間保護素子に供給される電源の状態を監視して、高電位電源が正常電圧値になるまで、多電源間保護素子のパスをカットし、リーク電流が流れることを防止している。
【特許文献１】特開２０００−１５１３８３号公報
【特許文献２】特開２０００−２４３８４２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
特許文献１に記載された出力バッファ回路は、共通のバスに自己の電源電圧よりも高い電圧が印加された場合において、リーク電流の発生を防止している。しかしながら、電源ＯＦＦの回路に外部から入力があったような場合は寄生素子を介してリーク電流が発生するという問題がある。また特許文献２に記載された多電源用保護回路は、高電位電源が正常電圧値になるまで、保護素子へのパスがカットされるので、ＥＳＤによる内部回路の破壊を招く可能性があるという問題があった。
【００１４】
本発明は、自己の電源電圧がＯＦＦした場合、更に自己の電源電圧が他方の電源電圧よりも低い場合に他方から信号が印加されてもＥＳＤ保護を行いながら、ＥＳＤ保護素子を通じたリーク電流を防止することのできる半導体装置および半導体装置システムを提供することを目的とする。
【課題を解決するための手段】
【００１５】
図１は本発明によるリーク電流防止ＥＳＤ保護の原理図を示す。本発明の半導体装置は、内部回路１と、内部回路１に対して信号を入力するための信号入力端子２と、内部回路１を静電放電から保護するためのＰチャネルトランジスタ３およびＮチャネルトランジスタ４のドレインが信号入力端子２に接続され、Ｐチャネルトランジスタ３のソースに電源端子が接続されるＥＳＤ保護回路と、内部回路１を動作または停止させるための信号が入力される信号入力端子５と、信号入力端子２および５の電位の状態によって、信号入力端子２および電源端子のどちらか一方に、Ｐチャネルトランジスタ２のバックゲートを接続するためのスイッチ回路６とを備える。この半導体装置では、外部からの入力信号電圧が自己の電源電圧より高い場合や、自己の電源電圧より高い電圧で駆動される別の半導体装置から入力信号電圧が与えられるような場合でも、信号入力端子２および５の電位の状態によってスイッチ回路６の接続を決定することでＥＳＤ保護を行いながら、ＥＳＤ保護素子を通じたリーク電流を防止する。
【００１６】
例えばスイッチ回路７をＯＦＦして内部回路１を停止させる制御信号が信号入力端子５に入力された場合、スイッチ回路６は、信号入力端子２とＰチャネルトランジスタ３のゲートおよびバックゲートとを接続する。このため、Ｐチャネルトランジスタ３のゲートおよびバックゲートは信号入力端子２と同電位となり、内部回路１の電源電圧がＯＦＦの場合に信号入力端子２へ信号が入力されても、Ｐチャネルトランジスタ３の寄生ダイオードは順バイアスにならないのでリーク電流を防止することができる。また内部回路１を動作させる制御信号が信号入力端子５に入力され、内部回路１の電源電圧がＯＮしている場合は、スイッチ回路６が、電源端子とＰチャネルトランジスタ３のゲートおよびバックゲートとを接続する。
【００１７】
図２はスイッチ回路６が信号入力端子２とＰチャネルトランジスタ３のゲートおよびバックゲートとを接続している場合にＶｃｃ、ＧＮＤ基準の正のサージを信号入力端子２に印加したときの電流経路を示す。Ｖｃｃ基準で正のサージのときは、Ｐチャネルトランジスタ３の信号入力端子２側が高圧になって、Ｐチャネルトランジスタ３がｇｇＰＭＯＳ２０１としての役割を担い（経路２０２）、内部回路１をＥＳＤから保護する。またＧＮＤ基準のときはＮチャネルトランジスタ４がｇｇＮＭＯＳ２０３として動作し（経路２０４）、内部回路１がＥＳＤから保護される。
【００１８】
図３はスイッチ回路６が信号入力端子２とＰチャネルトランジスタ３のゲートおよびバックゲートを接続している場合にＶｃｃ、ＧＮＤ基準の負のサージを信号入力端子２に印加したときの電流経路を示す。ＧＮＤ基準のときはＮチャネルトランジスタ４のＮ型半導体のドレインとＰ型半導体のバックゲートで構成される寄生ダイオード３０１を介して電流が流れ（経路３０２）、Ｖｃｃ基準のときはＰチャネルトランジスタ３のＰ型半導体のドレインとＮ型半導体のバックゲートで構成される寄生ダイオード３０３を介して電流が流れ（経路３０４）、内部回路１をＥＳＤから保護する。
【発明の効果】
【００１９】
以上の構成を採用することにより、本発明は、半導体集積回路の電源電圧がＯＦＦした場合や、更に電源電圧がＯＮしている状態でもシステムを制御している別の半導体集積回路から自己の電源電圧よりも高い電圧の信号が入力されている場合でも、ＥＳＤ保護素子を介して流れるリーク電流を防止することが可能となる。したがって、複数の電源電圧で動作する複数の半導体集積回路が混在する、あるいは複数の半導体集積回路の中で、スリープ状態になって電源をＯＦＦされる半導体集積回路が存在してもその制御について特別な配慮をする必要がなくなる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施の形態について図面を参照して説明する。本実施の形態における半導体集積回路は、複数の電源電圧が異なる他の半導体集積回路とともに１つのシステムを形作るものであり、半導体集積回路の信号入力端子には、当該半導体集積回路の電源電圧よりも高い電源電圧で駆動される別の半導体装置の出力信号が入力される。その場合、信号入力端子から入力される信号電圧は、その信号入力端子を備えた半導体集積回路の電源電圧よりも一般的に高くなる。
【００２１】
図４は本実施の形態における半導体集積回路の回路構成を示す回路図である。本実施の形態における半導体集積回路４０１は、外付けの定電圧回路から与えられる電源電圧ＶｃｃとＧＮＤの端子４０２、４０３と、その電圧によって動作する内部回路４０４と、外部からの制御信号が入力される制御信号入力端子４０５、４０６と、制御信号入力端子４０５からの信号を内部回路４０４の電源電圧にレベル変換するインバータ４０７と、制御信号入力端子４０６からの信号でＯＮ／ＯＦＦし内部回路４０４を動作または停止させるスイッチ回路４０８と、制御信号入力端子４０５に対するＥＳＤ保護素子としてのＰチャネルトランジスタ４０９およびＮチャネルトランジスタ４１０とを備えている。
【００２２】
この半導体集積回路４０１は、Ｐチャネルトランジスタ４１１、４１２をさらに備えており、それらＰチャネルトランジスタ４１１および４１２が、Ｐチャネルトランジスタ４０９のゲートおよびバックゲートを電源電圧の端子４０２および制御信号入力端子４０５のどちらか一方に接続する。図１は、本実施の形態における半導体集積回路の図４に示した構成のうち、特徴的な構成を簡略にして示した図である。この実施の形態では、Ｐチャネルトランジスタ４１１、４１２が図１のスイッチ回路６に対応する。ＥＳＤ保護素子のＰチャネルトランジスタ４０９のゲートおよびバックゲートをＶｃｃに接続する場合、Ｐチャネルトランジスタ４１１がＯＮ、Ｐチャネルトランジスタ４１２がＯＦＦし、Ｐチャネルトランジスタ４０９のゲートおよびバックゲートを制御信号入力端子４０５に接続する場合、Ｐチャネルトランジスタ４１１がＯＦＦし、Ｐチャネルトランジスタ４１２がＯＮする。
【００２３】
図４に示した半導体集積回路４０１において、制御信号入力端子４０６に入力される信号はアクティブ・ローになっている。制御信号入力端子４０６に「Ｌ」レベルの信号が入力されている場合、スイッチ回路４０８はＯＮし、内部回路４０４は動作状態となる。制御信号入力端子４０６にはＰチャネルトランジスタ４１１のゲートが接続されており、内部回路４０４が動作状態にある場合、Ｐチャネルトランジスタ４１１はＯＮする。そのＰチャネルトランジスタ４１１のソースおよびバックゲートは電源電圧に接続され、ドレインはＰチャネルトランジスタ４０９のゲートおよびバックゲートに接続されている。Ｐチャネルトランジスタ４１１がＯＮすることによって、Ｐチャネルトランジスタ４０９のゲートおよびバックゲートをＶｃｃとほぼ同じ電位にすることができる。
【００２４】
また制御信号入力端子４０６にはＰチャネルトランジスタ４１３のゲートも接続されている。そのＰチャネルトランジスタ４１３のソースおよびバックゲートは電源電圧に接続されており、そのドレインはＰチャネルトランジスタ４１２のゲートに接続されている。制御信号入力端子４０６に「Ｌ」レベルの信号が入力されている場合、Ｐチャネルトランジスタ４１３はＯＮし、それによってＰチャネルトランジスタ４１２のゲート電位がほぼＶｃｃになるので、Ｐチャネルトランジスタ４１２はＯＦＦとなる。
【００２５】
このように制御信号入力端子４０６に「Ｌ」レベルの信号が入力され、内部回路４０４が動作状態にある場合、ＥＳＤ保護素子としてのＰチャネルトランジスタ４０９のゲートおよびバックゲートはＶｃｃとほぼ同じ電位となる。この状態において、制御信号入力端子４０５に電源電圧Ｖｃｃよりも高い電圧信号が入力され、Ｐチャネルトランジスタ４０９のＰ型半導体のドレインおよびＮ型半導体のバックゲートで構成される寄生ダイオードが順バイアスになると、その寄生ダイオードを通じたリーク電流が発生してしまう。そのリーク電流を防止するために、この半導体集積回路４０１は、コンパレータ回路４１４を備えている。
【００２６】
コンパレータ回路４１４は、制御信号入力端子４０５に入力された信号電圧と、参考電圧とに基づいて信号を出力する。コンパレータ回路４１４の信号電圧側の入力は、抵抗４１５と抵抗４１６の中点に接続されている。信号電圧は、抵抗４１５と４１６とで分圧されてコンパレータ回路４１４に入力される。またコンパレータ回路４１４の参考電圧側の入力は抵抗４１７を介してＶｃｃに接続され、抵抗４１８を介してＧＮＤに接続されている。抵抗４１７と４１８とでＶｃｃを分圧した電圧がコンパレータ回路４１４の参考電圧側に入力されることになる。
【００２７】
スイッチ回路４１９、４２０は、このコンパレータ回路４１４からの信号でそれぞれＯＮ／ＯＦＦする。スイッチ回路４１９がＯＮすると、抵抗４２１が抵抗４１６と並列に接続され、制御信号入力端子４０５に入力された信号電圧は、抵抗４１５と、並列抵抗４１６、４２１とで分圧される。その分圧によって、インバータ４０７には、信号電圧が降圧されて入力されることになる。またスイッチ回路４２０がＯＮすると、抵抗４２２が抵抗４１８と並列に接続され、抵抗４１７と並列抵抗４１８、４２２とでＶｃｃが分圧される。すなわち、コンパレータ回路４１４の信号電圧側の入力に抵抗４２１が接続される場合、それに対応して参考電圧側の入力には抵抗４２２が接続され、いずれの入力についても分圧比が調整される。
【００２８】
内部回路４０４を動作または停止させるスイッチ回路４０８は、コンパレータ回路４１４や抵抗４１６、４１８、４２２にも接続されている。内部回路４０４が動作しているときには、コンパレータ回路４１４も動作し、抵抗４１６、４１８はＧＮＤに接続される。抵抗４２２は、その状態でスイッチ回路４２０がＯＮになったときＧＮＤに接続される。
【００２９】
内部回路４０４が動作している間に制御信号入力端子４０５にＶｃｃよりも高い電圧が入力されると、これに近い電圧がコンパレータ回路４１４に入力され、コンパレータ回路４１４の出力によって、スイッチ回路４１９がＯＮする。この場合、制御信号入力端子４０５に入力された電圧が、抵抗４１５と並列抵抗４１６、４２１とで降圧される。それによって、インバータ４０７の入力およびＰチャネルトランジスタ４０９のドレインはいずれもＶｃｃ程度になって、Ｐチャネルトランジスタ４０９のドレインとバックゲートで構成される寄生ダイオードが順バイアスにならない。このため、内部回路４０４が動作中に、制御信号入力端子４０５にＶｃｃよりも高い電圧が入力されても、その寄生ダイオードを通じたリーク電流が防止される。
【００３０】
また制御信号入力端子４０６に「Ｈ」レベルの信号が入力され内部回路４０４やコンパレータ回路４１４が停止している場合、Ｐチャネルトランジスタ４０９を介したリーク電流の発生は、Ｐチャネルトランジスタ４０９のゲートおよびバックゲートを制御信号入力端子４０５に接続することにより防止される。制御信号入力端子４０６に「Ｈ」レベルの信号が入力されている場合、Ｐチャネルトランジスタ４１１、４１３のゲート電位は「Ｈ」レベルになるため、Ｐチャネルトランジスタ４１１、４１３はＯＦＦする。この状態で、制御信号入力端子４０５に「Ｈ」レベルの信号が入力されてくると、Ｎチャネルトランジスタ４２３がＯＮする。Ｎチャネルトランジスタ４２３のゲートは制御信号入力端子４０５に接続されており、ソースおよびバックゲートはＧＮＤに接続されている。さらにＮチャネルトランジスタ４２３のドレインは抵抗４２４を通じてＰチャネルトランジスタ４１２のゲートに、また抵抗４２４、４２５を通じて制御信号入力端子４０６に接続されている。Ｎチャネルトランジスタ４２３がＯＮすると、制御信号入力端子４０６から抵抗４２５、４２４を通じて電流が流れて、Ｐチャネルトランジスタ４１２のゲート電位が「Ｌ」レベルとなる。それによってＰチャネルトランジスタ４１２はＯＮし、Ｐチャネルトランジスタ４０９のゲートおよびバックゲートが制御信号入力端子４０５に接続される。Ｐチャネルトランジスタ４０９のゲートおよびバックゲートは制御信号入力端子４０５に入力されている信号とほぼ同じ電位になるため、Ｐチャネルトランジスタ４０９のドレインとバックゲートで構成される寄生ダイオードは順バイアスとならない。このため、内部回路４０４が停止中に制御信号入力端子４０５から「Ｈ」レベルの信号が入力された場合でも、リーク電流の発生が防止される。
【００３１】
このように本実施の形態における半導体集積回路では、内部回路が動作中に電源電圧より大きな信号が外部から入力された場合や、内部回路が停止中に外部から信号が入力された場合でも、ＥＳＤ保護素子を通じたリーク電流の発生を防止することができる。制御信号入力端子４０５からサージ電流が入力されたときには、ＥＳＤ保護素子であるＰチャネルトランジスタ４０９およびＮチャネルトランジスタ４１０が内部回路４０４を保護する。
【００３２】
サージ電流によって制御信号入力端子４０５にＶｃｃ基準で正の電位が与えられるとＮチャネルトランジスタ４２３がＯＮし、それによってＰチャネルトランジスタ４１２がＯＮする。この状態では、Ｐチャネルトランジスタ４０９がｇｇＰＭＯＳとして機能する。Ｖｃｃ基準で与えられる正の電位がダイオードの順バイアス程度の大きさであれば流れる電流は無視できる大きさであるが、一般的には正の電位はダイオードの順バイアスよりも十分大きく、アバランシェ降伏電圧を超えた時に、サージ電流がそのｇｇＰＭＯＳを流れることにより、内部回路４０４が保護される。サージ電流によって制御信号入力端子４０５にＧＮＤ基準で正の電位が与えられると、Ｎチャネルトランジスタ４１０がｇｇＮＭＯＳとして機能し、サージ電流がそのｇｇＮＭＯＳを流れることにより、内部回路４０４が保護される。
【００３３】
またサージ電流によって制御信号入力端子４０５にＶｃｃ基準で負の電位が与えられると、直列に接続された２つの寄生ダイオードを通じてサージ電流が流れ内部回路４０４が保護される。寄生ダイオードの一つは、Ｐチャネルトランジスタ４１２のＰ型半導体のドレインとＮ型半導体のバックゲートとで構成され、寄生ダイオードの他の一つは、Ｐチャネルトランジスタ４０９のＰ型半導体のドレインとＮ型半導体のバックゲートとで構成される。さらにサージ電流によって制御信号入力端子４０５にＧＮＤ基準で負の電位が与えられると、Ｎチャネルトランジスタ４１０のＮ型半導体のドレインとＰ型半導体のバックゲートとで構成される寄生ダイオードを通じてサージ電流が流れ内部回路４０４が保護される。
【００３４】
このように本実施の形態における半導体集積回路では、システムを構成する別の半導体集積回路から自己の電源電圧よりも高い信号が入力されるような場合でも、ＥＳＤ保護素子により内部回路を保護しつつ、そのＥＳＤ保護素子を通じてリーク電流が発生するのを防止することができる。
【００３５】
上述した実施の形態は本発明の技術的範囲を制限するものではなく、既に記載したもの以外でも、本発明の範囲内で種々の変形や応用が可能である。
【産業上の利用可能性】
【００３６】
本発明は、複数の電源電圧で動作する複数の半導体集積回路が混在するシステムにおいて、前記半導体集積回路を制御する信号よりも相対的に低い電源電圧で動作する半導体集積回路、又は複数の半導体集積回路で構成されるシステムでの消費電力をシステム全体として低減するために、必要に応じて動作させていない場合に電源電圧がＯＦＦされる半導体集積回路などに有用である。
【図面の簡単な説明】
【００３７】
【図１】本発明によるリーク電流防止ＥＳＤ保護の原理を示す図
【図２】ＧＮＤおよびＶｃｃ基準の正のサージ電流経路を示す図
【図３】ＧＮＤおよびＶｃｃ基準の負のサージ電流経路を示す図
【図４】本発明の実施の形態における半導体集積回路の構成を示す回路図
【図５】従来の半導体集積回路の構成の一例を示す図
【図６】従来の半導体集積回路におけるＧＮＤおよびＶｃｃ基準の正のサージ電流経路を示す図
【図７】従来の半導体集積回路におけるＧＮＤおよびＶｃｃ基準の負のサージ電流経路を示す図
【図８】従来の半導体集積回路におけるリーク動作を説明する図
【符号の説明】
【００３８】
１  内部回路
２  制御信号入力端子
３  ＥＳＤ保護用Ｐチャネルトランジスタ
４  ＥＳＤ保護用Ｎチャネルトランジスタ
５  制御信号入力端子
６  スイッチ回路
７  スイッチ回路
４０１  半導体集積回路
４０４  内部回路
４０５  制御信号入力端子
４０６  制御信号入力端子
４０８  スイッチ回路
４０９  ＥＳＤ保護用Ｐチャネルトランジスタ
４１０  ＥＳＤ保護用Ｎチャネルトランジスタ
４１１、４１２  スイッチ回路用のＰチャネルトランジスタ
４１４  コンパレータ回路
４１５、４１６  信号電圧側の分圧抵抗
４１７、４１８  電源電圧側の分圧抵抗
４１９、４２０  スイッチ回路
４２１、４２２  調整抵抗
【図１】
2009059877.tif 000003
【図２】
2009059877.tif 000004
【図３】
2009059877.tif 000005
【図４】
2009059877.tif 000006
【図５】
2009059877.tif 000007
【図６】
2009059877.tif 000008
【図７】
2009059877.tif 000009
【図８】
2009059877.tif 000010