(57)【要約】【課題】  ＣＳＰと呼ばれる半導体構成体を複数個回路基板上に実装しても、実装面積を小さくすることができるようにする。【解決手段】  回路基板１の上面の第１の半導体構成体搭載領域２には第１の半導体構成体１１ａがフェースアップ方式で搭載され、第１の半導体構成体１１ａおよび回路基板１の上方には第２の半導体構成体１１ｂがフェースダウン方式で搭載されている。これにより、第１の半導体構成体１１ａと第２の半導体構成体１１ｂとに互いに重なり合う部分が生じ、実装面積を小さくすることができる。また、第１の半導体構成体１１ａの上面中央部に第３の半導体構成体１１ｃをフェースダウン方式で搭載すると、第３の半導体構成体１１ｃをさらに回路基板１上に実装しても、実装面積が増加しないようにすることができる。【選択図】  図２
2009088110.tif 000002
【特許請求の範囲】
【請求項１】
上面において第１の半導体構成体搭載領域の周囲に複数の接続端子が設けられた回路基板と、前記回路基板の上面の第１の半導体構成体搭載領域にフェースアップ方式で搭載され、半導体基板および該半導体基板上に設けられた複数の外部接続用電極を有する第１の半導体構成体と、前記第１の半導体構成体および前記回路基板の上方にフェースダウン方式で搭載され、半導体基板および該半導体基板下に設けられた複数の外部接続用電極を有する第２の半導体構成体とを備え、前記第２の半導体構成体の一部の外部接続用電極は前記第１の半導体構成体の外部接続用電極に第１の導電接合部材を介して接合され、前記第２の半導体構成体の残りの外部接続用電極は前記回路基板の接続端子に前記第１の導電接合部材よりも高さが高い第２の導電接合部材を介して接合されていることを特徴とする半導体装置の実装構造。
【請求項２】
請求項１に記載の発明において、前記第１の半導体構成体は前記回路基板の上面の第１の半導体構成体搭載領域に接着層を介して接着されていることを特徴とする半導体装置の実装構造。
【請求項３】
請求項１に記載の発明において、前記第１の導電接合部材は半田ボールからなり、前記第２の導電接合部材はそれよりも大きい半田ボールからなることを特徴とする半導体装置の実装構造。
【請求項４】
請求項３に記載の発明において、前記第１、第２の半導体構成体は、前記外部接続用電極としての柱状電極を有し、且つ、前記柱状電極間に設けられた封止膜を有することを特徴とする半導体装置の実装構造。
【請求項５】
請求項１に記載の発明において、前記第１の半導体構成体の上方において前記第２の半導体構成体の配置領域以外の領域に、半導体基板および該半導体基板下に設けられた複数の外部接続用電極を有する第３の半導体構成体がフェースダウン方式で搭載され、前記第３の半導体構成体の外部接続用電極は前記第１の半導体構成体の外部接続用電極に第３の導電接合部材を介して接合されていることを特徴とする半導体装置の実装構造。
【請求項６】
請求項５に記載の発明において、前記第１、第３の導電接合部材は同一の大きさの半田ボールからなり、前記第２の導電接合部材はそれよりも大きい半田ボールからなることを特徴とする半導体装置の実装構造。
【請求項７】
請求項６に記載の発明において、前記第１〜第３の半導体構成体は、前記外部接続用電極としての柱状電極を有し、且つ、前記柱状電極間に設けられた封止膜を有することを特徴とする半導体装置の実装構造。
【請求項８】
上面において第３の半導体構成体搭載領域の周囲に複数の外部接続用電極が設けられた第１の半導体構成体と、前記第１の半導体構成体の上面の第３の半導体構成体搭載領域にフェースアップ方式で搭載され、半導体基板および該半導体基板上に設けられた複数の外部接続用電極を有する第３の半導体構成体と、前記第３の半導体構成体および前記第１の半導体構成体の上方にフェースダウン方式で搭載され、半導体基板および該半導体基板下に設けられた複数の外部接続用電極を有する第４の半導体構成体とを備え、前記第４の半導体構成体の一部の外部接続用電極は前記第３の半導体構成体の外部接続用電極に第３の導電接合部材を介して接合され、前記第４の半導体構成体の残りの外部接続用電極は前記第１の半導体構成体の外部接続用電極に前記第３の導電接合部材よりも高さが高い第４の導電接合部材を介して接合されていることを特徴とする半導体装置の実装構造。
【請求項９】
請求項８に記載の発明において、前記第３の半導体構成体は前記第１の半導体構成体の上面の第３の半導体構成体搭載領域に接着層を介して接着されていることを特徴とする半導体装置の実装構造。
【請求項１０】
請求項８に記載の発明において、前記第１、第３の導電接合部材は同一の大きさの半田ボールからなり、前記第４の導電接合部材はそれよりも大きい半田ボールからなることを特徴とする半導体装置の実装構造。
【請求項１１】
請求項１０に記載の発明において、前記第１、第３、第４の半導体構成体は、前記外部接続用電極としての柱状電極を有し、且つ、前記柱状電極間に設けられた封止膜を有することを特徴とする半導体装置の実装構造。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体装置の実装構造に関する。
【背景技術】
【０００２】
従来の半導体装置には、ＣＳＰ(chip size psckage)と呼ばれるものがある（例えば、特許文献１参照）。この半導体装置は、上面に複数の接続パッドが設けられた半導体基板を備えている。半導体基板上に設けられた絶縁膜の上面には配線が接続パッドに接続されて設けられている。配線の接続パッド部上面には柱状電極が設けられている。配線を含む絶縁膜の上面には封止膜がその上面が柱状電極の上面と面一となるように設けられている。柱状電極の上面には半田ボールが設けられている。
【０００３】
【特許文献１】特開２００４−２８１６１４号公報
【０００４】
ところで、上記従来の半導体装置を回路基板上に実装する場合には、上記従来の半導体装置の半田ボールを回路基板の上面に設けられた接続端子に接合することにより、上記従来の半導体装置を回路基板上にフェースダウン方式で実装することになる。したがって、上記従来の半導体装置を複数個回路基板上に実装する場合には、回路基板上に適宜に離間させて平面的に実装することになる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
このように、上記従来の半導体装置では、回路基板上にフェースダウン方式で実装するため、複数個回路基板上に実装する場合には、回路基板上に適宜に離間させて平面的に実装することになるので、実装面積が大きくなってしまうという問題があった。
【０００６】
そこで、この発明は、半導体構成体の実装面積を小さくすることができる半導体装置の実装構造を提供することを目的とする。
【課題を解決するための手段】
【０００７】
請求項１に記載の発明は、上面において第１の半導体構成体搭載領域の周囲に複数の接続端子が設けられた回路基板と、前記回路基板の上面の第１の半導体構成体搭載領域にフェースアップ方式で搭載され、半導体基板および該半導体基板上に設けられた複数の外部接続用電極を有する第１の半導体構成体と、前記第１の半導体構成体および前記回路基板の上方にフェースダウン方式で搭載され、半導体基板および該半導体基板下に設けられた複数の外部接続用電極を有する第２の半導体構成体とを備え、前記第２の半導体構成体の一部の外部接続用電極は前記第１の半導体構成体の外部接続用電極に第１の導電接合部材を介して接合され、前記第２の半導体構成体の残りの外部接続用電極は前記回路基板の接続端子に前記第１の導電接合部材よりも高さが高い第２の導電接合部材を介して接合されていることを特徴とするものである。
請求項２に記載の発明は、請求項１に記載の発明において、前記第１の半導体構成体は前記回路基板の上面の第１の半導体構成体搭載領域に接着層を介して接着されていることを特徴とするものである。
請求項３に記載の発明は、請求項１に記載の発明において、前記第１の導電接合部材は半田ボールからなり、前記第２の導電接合部材はそれよりも大きい半田ボールからなることを特徴とするものである。
請求項４に記載の発明は、請求項３に記載の発明において、前記第１、第２の半導体構成体は、前記外部接続用電極としての柱状電極を有し、且つ、前記柱状電極間に設けられた封止膜を有することを特徴とするものである。
請求項５に記載の発明は、請求項１に記載の発明において、前記第１の半導体構成体の上方において前記第２の半導体構成体の配置領域以外の領域に、半導体基板および該半導体基板下に設けられた複数の外部接続用電極を有する第３の半導体構成体がフェースダウン方式で搭載され、前記第３の半導体構成体の外部接続用電極は前記第１の半導体構成体の外部接続用電極に第３の導電接合部材を介して接合されていることを特徴とするものである。
請求項６に記載の発明は、請求項５に記載の発明において、前記第１、第３の導電接合部材は同一の大きさの半田ボールからなり、前記第２の導電接合部材はそれよりも大きい半田ボールからなることを特徴とするものである。
請求項７に記載の発明は、請求項６に記載の発明において、前記第１〜第３の半導体構成体は、前記外部接続用電極としての柱状電極を有し、且つ、前記柱状電極間に設けられた封止膜を有することを特徴とするものである。
請求項８に記載の発明は、上面において第３の半導体構成体搭載領域の周囲に複数の外部接続用電極が設けられた第１の半導体構成体と、前記第１の半導体構成体の上面の第３の半導体構成体搭載領域にフェースアップ方式で搭載され、半導体基板および該半導体基板上に設けられた複数の外部接続用電極を有する第３の半導体構成体と、前記第３の半導体構成体および前記第１の半導体構成体の上方にフェースダウン方式で搭載され、半導体基板および該半導体基板下に設けられた複数の外部接続用電極を有する第４の半導体構成体とを備え、前記第４の半導体構成体の一部の外部接続用電極は前記第３の半導体構成体の外部接続用電極に第３の導電接合部材を介して接合され、前記第４の半導体構成体の残りの外部接続用電極は前記第１の半導体構成体の外部接続用電極に前記第３の導電接合部材よりも高さが高い第４の導電接合部材を介して接合されていることを特徴とするものである。
請求項９に記載の発明は、請求項８に記載の発明において、前記第３の半導体構成体は前記第１の半導体構成体の上面の第３の半導体構成体搭載領域に接着層を介して接着されていることを特徴とするものである。
請求項１０に記載の発明は、請求項８に記載の発明において、前記第１、第３の導電接合部材は同一の大きさの半田ボールからなり、前記第４の導電接合部材はそれよりも大きい半田ボールからなることを特徴とするものである。
請求項１１に記載の発明は、請求項１０に記載の発明において、前記第１、第３、第４の半導体構成体は、前記外部接続用電極としての柱状電極を有し、且つ、前記柱状電極間に設けられた封止膜を有することを特徴とするものである。
【発明の効果】
【０００８】
この発明によれば、回路基板の上面の第１の半導体構成体搭載領域に第１の半導体構成体をフェースアップ方式で搭載し、第１の半導体構成体および回路基板の上方に第２の半導体構成体をフェースダウン方式で搭載しているので、第１の半導体構成体と第２の半導体構成体とに互いに重なり合う部分が生じ、これにより半導体構成体の実装面積を小さくすることができる。
【発明を実施するための最良の形態】
【０００９】
（第１実施形態）
図１はこの発明の第１実施形態としての半導体装置の実装構造の要部の平面図を示し、図２は図１のII−II線に沿う断面図を示す。この半導体装置の実装構造では、簡単に説明すると、回路基板１の上面に第１の半導体構成体１１ａがフェースアップ方式で搭載され、第１の半導体構成体１１ａの４辺部の各中央部およびその各外側における回路基板１の上方に４つの第２の半導体構成体１１ｂがフェースダウン方式で搭載され、第１の半導体構成体１１ａの上面中央部に第３の半導体構成体１１ｃがフェースダウン方式で搭載されている。
【００１０】
このうち、回路基板１の上面において平面正方形状の第１の半導体構成体搭載領域２の周囲には複数の接続端子３が設けられている。接続端子３は、回路基板１の上面に設けられた配線（図示せず）の一端部に接続されている。
【００１１】
第１〜第３の半導体構成体１１ａ、１１ｂ、１１ｃは、一般的にはＣＳＰと呼ばれるものであり、基本的な構成は同じである。すなわち、第１〜第３の半導体構成体１１ａ、１１ｂ、１１ｃは、平面正方形状または長方形状のシリコン基板（半導体基板）１２ａ、１２ｂ、１２ｃを備えている。シリコン基板１２ａ（１２ｂ、１２ｃ）の上面（下面）には所定の機能の集積回路（図示せず）が設けられ、上面（下面）周辺部にはアルミニウム系金属等からなる複数の接続パッド１３ａ（１３ｂ、１３ｃ）が集積回路に接続されて設けられている。
【００１２】
接続パッド１３ａ（１３ｂ、１３ｃ）の中央部を除くシリコン基板１２ａ（１２ｂ、１２ｃ）の上面（下面）には絶縁膜１４ａ（１４ｂ、１４ｃ）が設けられ、接続パッド１３ａ（１３ｂ、１３ｃ）の中央部は絶縁膜１４ａ（１４ｂ、１４ｃ）に設けられた開口部１５ａ（１５ｂ、１５ｃ）を介して露出されている。絶縁膜１４ａ（１４ｂ、１４ｃ）は、酸化シリコン等からなる単層であってもよく、その上面にポリイミド系樹脂等からなる絶縁膜（保護膜）が設けられた２層構造であってもよい。
【００１３】
絶縁膜１４ａ（１４ｂ、１４ｃ）の上面（下面）には配線１６ａ（１６ｂ、１６ｃ）が設けられている。配線１６ａ（１６ｂ、１６ｃ）は、詳細には図示していないが、絶縁膜１４ａ（１４ｂ、１４ｃ）の上面（下面）に設けられた銅等からなる下地金属層と、下地金属層の上面（下面）に設けられた銅からなる上部金属層との２層構造となっている。配線１６ａ（１６ｂ、１６ｃ）の一端部は、絶縁膜１４ａ（１４ｂ、１４ｃ）の開口部１５ａ（１５ｂ、１５ｃ）を介して接続パッド１３ａ（１３ｂ、１３ｃ）に接続されている。
【００１４】
配線１６ａ（１６ｂ、１６ｃ）の接続パッド部上面（下面）には銅からなる柱状電極（外部接続用電極）１７ａ（１７ｂ、１７ｃ）が設けられている。配線１６ａ（１６ｂ、１６ｃ）を含む絶縁膜１４ａ（１４ｂ、１４ｃ）の上面（下面）にはエポキシ系樹脂等からなる封止膜１８ａ（１８ｂ、１８ｃ）がその上面（下面）が柱状電極１７ａ（１７ｂ、１７ｃ）の上面（下面）と面一となるように設けられている。ここまでが、第１〜第３の半導体構成体１１ａ、１１ｂ、１１ｃの基本的な構成が同じ部分である。
【００１５】
次に、第２、第３の半導体構成体１１ｂ、１１ｃの構成が第１の半導体構成体１１ａの構成と異なる点について説明する。第２の半導体構成体１１ｂでは、一部の柱状電極１７ｂの下面に第１の半田ボール（第１の導電接合部材）２０ｂが設けられ、残りの柱状電極１７ｂの下面に第２の半田ボール（第２の導電接合部材）２１ｂが設けられている。この場合、第２の半田ボール２１ｂの大きさ（高さ）は第１の半田ボール２０ｂの大きさ（高さ）よりも大きく（高く）なっている。
【００１６】
第３の半導体構成体１１ｃでは、柱状電極１７ｃの下面に半田ボール（第３の導電接合部材）２０ｃが設けられている。この場合、半田ボール２０ｃの大きさ（高さ）は、第２の半導体構成体１１ｂの第１の半田ボール２０ｂの大きさ（高さ）と同じとなっている。
【００１７】
そして、第１の半導体構成体１１ａは、そのシリコン基板１２ａの下面に予め設けられたダイボンド材からなる接着層１９ａが回路基板１の上面の第１の半導体構成体搭載領域２に接着されていることにより、回路基板１の上面の第１の半導体構成体搭載領域２にフェースアップ方式で搭載されている。
【００１８】
第２の半導体構成体１１ｂは、その第１の半田ボール２０ｂが第１の半導体構成体１１ａの周辺部に配置された柱状電極１７ａの上面に接合され、且つ、その第２の半田ボール２１ｂが回路基板１の接続端子３に接合された状態で、第１の半導体構成体１１ａの４辺部の各中央部およびその各外側における回路基板１の上方にフェースダウン方式で搭載されている。
【００１９】
第３の半導体構成体１１ｃは、その半田ボール２０ｃが第１の半導体構成体１１ａの中央部に配置された柱状電極１７ａの上面に接合された状態で、第１の半導体構成体１１ａの上面中央部にフェースダウン方式で搭載されている。
【００２０】
以上のように、この半導体装置の実装構造では、回路基板１の上面の第１の半導体構成体搭載領域２に第１の半導体構成体１１ａをフェースアップ方式で搭載し、第１の半導体構成体１１ａおよび回路基板１の上方に第２の半導体構成体１１ｂをフェースダウン方式で搭載しているので、第１の半導体構成体１１ａと第２の半導体構成体１１ｂとに互いに重なり合う部分が生じ、これにより第１、第２の半導体構成体１１ａ、１１ｂを回路基板１上に実装しても、実装面積を小さくすることができる。
【００２１】
また、この半導体装置の実装構造では、第１の半導体構成体１１ａの上面中央部に第３の半導体構成体１１ｃをフェースダウン方式で搭載しているので、第３の半導体構成体１１ｃをさらに回路基板１上に実装しても、第１、第２の半導体構成体１１ａ、１１ｂを回路基板１上に実装した場合と比較して、実装面積が増加しないようにすることができる。
【００２２】
ここで、第２の半導体構成体１１ｂにおける第１、第２の半田ボール２０ｂ、２１ｂの形成方法の一例について簡単に説明する。まず、第１、第２の半田ボール２０ｂ、２１ｂを有しない状態における第２の半導体構成体１１ｂをその柱状電極１７ｂ、１７ｂが上側に位置する状態とする。次に、第２の半導体構成体１１ｂの柱状電極１７ｂ、１７ｂの上面にスクリーン印刷法等によりフラックスを塗布する。
【００２３】
次に、小径半田ボール搭載マスクを用い、第２の半導体構成体１１ｂの一部の柱状電極１７ｂの上面のフラックス上に小径半田ボールを搭載する。次に、大径半田ボール搭載マスクを用い、第２の半導体構成体１１ｂの残りの柱状電極１７ｂの上面のフラックス上に大径半田ボールを搭載する。次に、半田リフロー装置を用いて半田付けを行なうリフロー法により、第２の半導体構成体１１ｂの柱状電極１７ｂ、１７ｂの上面に第１、第２の半田ボール２０ｂ、２１ｂを形成する。
【００２４】
次に、第１〜第３の半導体構成体１１ａ、１１ｂ、１１ｃの実装方法の一例について簡単に説明する。まず、回路基板１の上面の第１の半導体構成体搭載領域２に、第１の半導体構成体１１ａのシリコン基板１２ａの下面に予め設けられた接着層１９ａを接着することにより、第１の半導体構成体１１ａをフェースアップ方式で搭載する。
【００２５】
次に、第１の半導体構成体１１ａの柱状電極１７ａの上面および回路基板１の接続端子３の上面にスクリーン印刷法等によりフラックスを塗布する。次に、フリップチップマウンターまたはフリップチップボンダーを用い、第１、第２の半田ボール２０ｂ、２１ｂを有する第２の半導体構成体１１ｂを搭載し、また半田ボール２０ｃを有する第３の半導体構成体１１ｃを搭載する。この場合、第２、第３の半導体構成体１１ｂ、１１ｃの搭載はいずれを先に行なってもよい。
【００２６】
なお、第２の半導体構成体１１ｂの一部の柱状電極１７ｂ下に小径の第１の半田ボール２０ｂを形成し、且つ、回路基板１の接続端子３上に大径の第２の半田ボール２１ｂを形成しておいて、第２の半導体構成体１１ｂの搭載を行なうようにしてもよい。また、第１の半導体構成体１１ａの周辺部に配置された柱状電極１７ａ上に小径の第１の半田ボール２０ｂを形成し、且つ、回路基板１の接続端子３上に大径の第２の半田ボール２１ｂを形成しておいて、第２の半導体構成体１１ｂの搭載を行なうようにしてもよい。
【００２７】
（第２実施形態）
図３はこの発明の第２実施形態としての半導体装置の実装構造の図２同様の断面図を示す。この半導体装置の実装構造において、図２に示す半導体装置の実装構造と大きく異なる点は、第１の半導体構成体１１ａの上面中央部に、サイズが比較的小さくて半田ボールを有しない第３の半導体構成体１１ｃをフェースアップ方式で搭載し、第３の半導体構成体１１ｃおよびその周囲における第１の半導体構成体１１ａの上方に第４の半導体構成体１１ｄをフェースダウン方式で搭載した点である。
【００２８】
この場合、第３の半導体構成体１１ｃは、そのシリコン基板１２ｃの下面に予め設けられたダイボンド材からなる接着層１９ｃが第１の半導体構成体１１ａの中央部の封止膜１８ａの上面に接着されていることにより、第１の半導体構成体１１ａの上面中央部にフェースアップ方式で搭載されている。
【００２９】
第４の半導体構成体１１ｄは、その下面中央部に配置された柱状電極１７ｄの下面に設けられた比較的小径の第１の半田ボール（第３の導電接合部材）２０ｄが第３の半導体構成体１１ｃの柱状電極１７ｃの上面に接合され、且つ、その下面周辺部に配置された柱状電極１７ｄの下面に設けられた比較的大径の第２の半田ボール（第４の導電接合部材）２１ｄが第１の半導体構成体１１ａの柱状電極１７ａの上面に接合された状態で、第３の半導体構成体１１ｃおよびその周囲における第１の半導体構成体１１ａの上方にフェースダウン方式で搭載されている。
【００３０】
以上のように、この半導体装置の実装構造では、第１の半導体構成体１１ａの上面中央部に第３の半導体構成体１１ｃをフェースアップ方式で搭載し、第３の半導体構成体１１ｃおよびその周囲における第１の半導体構成体１１ａの上方に第４の半導体構成体１１ｄをフェースダウン方式で搭載しているので、第３、第４の半導体構成体１１ｃ、１１ｄをさらに回路基板１上に実装しても、第１、第２の半導体構成体１１ａ、１１ｂを回路基板１上に実装した場合と比較して、実装面積が増加しないようにすることができる。
【００３１】
ところで、この実施形態においても、第４の半導体構成体１１ｄの一部の柱状電極１７ｄ下に小径の第３の半田ボール２０ｄを形成し、且つ、第１の半導体構成体１１ａの所定の柱状電極１７ａ上に大径の第４の半田ボール２１ｄを形成しておいて、第４の半導体構成体１１ｄの搭載を行なうようにしてもよい。また、第３の半導体構成体１１ｃの柱状電極１７ｃ上に小径の第３の半田ボール２０ｄを形成し、且つ、第１の半導体構成体１１ａの所定の柱状電極１７ａ上に大径の第４の半田ボール２１ｄを形成しておいて、第４の半導体構成体１１ｄの搭載を行なうようにしてもよい。
【００３２】
なお、第２の実施形態において、第１の半導体構成体１１ａの周縁部に配置された第２の半導体構成体１１ｂを搭載せずに、フレキシブル基板等を用いて、第１の半導体構成体１１ａの柱状電極１７ａを回路基板１の接続端子３に接続するようにしてもよい。すなわち、第１の半導体構成体１１ａの上面の第３の半導体構成体搭載領域に第３の半導体構成体１１ｃをフェースアップ方式で搭載し、第３の半導体構成体１１ｃおよび第１の半導体構成体１１ａの上方に第４の半導体構成体１１ｄをフェースダウン方式で搭載しているので、第１の半導体構成体１１ａ、第３の半導体構成体１１ｃおよび第４の半導体構成体１１ｄとに互いに重なり合う部分が生じ、これにより半導体構成体の実装面積を小さくすることができる。
【００３３】
（第３実施形態）
図４はこの発明の第３実施形態としての半導体装置の実装構造の図２同様の断面図を示す。この半導体装置の実装構造において、図２に示す半導体装置の実装構造と大きく異なる点は、第１〜第３の半導体構成体１１ａ、１１ｂ、１１ｃが柱状電極１７ａ、１７ｂ、１７ｃおよび封止膜１８ａ、１８ｂ、１８ｃを備えていない点である。
【００３４】
この場合、第１〜第３の半導体構成体１１ａ、１１ｂ、１１ｃにおいては、配線１６ａ、１６ｂ、１６ｃを含む絶縁膜１４ａ、１４ｂ、１４ｃの上面または下面にソルダーレジスト等からなるオーバーコート膜３１ａ、３１ｂ、３１ｃが設けられている。配線１６ａ、１６ｂ、１６ｃの接続パッド部に対応する部分におけるオーバーコート膜３１ａ、３１ｂ、３１ｃには開口部３２ａ、３２ｂ、３２ｃが設けられている。
【００３５】
第２の半導体構成体１１ｂにおいては、オーバーコート膜３１ｂの開口部３２ｂ内およびその下方に第１、第２の半田ボール２０ｂ、２１ｂが配線１６ｂ、１６ｂの接続パッド部に接続されて設けられている。第３の半導体構成体１１ｃにおいては、オーバーコート膜３１ｃの開口部３２ｃ内およびその下方に半田ボール２０ｃが配線１６ｃの接続パッド部に接続されて設けられている。
【００３６】
そして、第２の半導体構成体１１ｂは、その第１の半田ボール２０ｂが第１の半導体構成体１１ａの周辺部に配置された配線１６ａの接続パッド部上面に接合され、且つ、その第２の半田ボール２１ｂが回路基板１の接続端子３に接合された状態で、第１の半導体構成体１１ａの４辺部の各中央部およびその各外側における回路基板１の上方に搭載されている。
【００３７】
第３の半導体構成体１１ｃは、その半田ボール２０ｃが第１の半導体構成体１１ａの中央部に配置された配線１６ａの接続パッド部上面に接合された状態で、第１の半導体構成体１１ａの上面中央部に搭載されている。
【００３８】
（その他の実施形態）
例えば、図２において、半田ボール２０ｂ、２１ｂ、２０ｃを用いずに、半田ペーストや導電性接着剤等からなる導電接合部材を用いるようにしてもよい。この場合、例えば、第２の半導体構成体１１ｂにおいて、柱状電極１７ｂ、１７ｂの下面に半田ペーストや導電性接着剤等からなる導電接合部材を一様に塗布し、且つ、回路基板１の接続端子３の上面に半田ペーストや導電性接着剤等からなる導電接合部材を塗布し、これにより、高さの異なる第１、第２の半田ボール２０ｂ、２１ｂの代わりとして、高さの異なる第１、第２の導電接合部材を得るようにしてもよい。
【図面の簡単な説明】
【００３９】
【図１】この発明の第１実施形態としての半導体装置の実装構造の要部の平面図。
【図２】図１のII−II線に沿う断面図。
【図３】この発明の第２実施形態としての半導体装置の実装構造の図２同様の断面図。
【図４】この発明の第３実施形態としての半導体装置の実装構造の図２同様の断面図。
【符号の説明】
【００４０】
１  回路基板
２  第１の半導体構成体搭載領域
３  接続端子
１１ａ  第１の半導体構成体
１１ｂ  第２の半導体構成体
１１ｃ  第３の半導体構成体
１１ｄ  第４の半導体構成体
１２ａ、１２ｂ、１２ｃ  シリコン基板
１６ａ、１６ｂ、１６ｃ  配線
１７ａ、１７ｂ、１７ｃ、１７ｄ  柱状電極
１８ａ、１８ｂ、１８ｃ  封止膜
１９ａ、１９ｃ  接着層
２０ｂ  第１の半田ボール
２１ｂ  第２の半田ボール
２０ｃ  半田ボール
２０ｄ  第３の半田ボール
２１ｄ  第４の半田ボール
【図１】
2009088110.tif 000003
【図２】
2009088110.tif 000004
【図３】
2009088110.tif 000005
【図４】
2009088110.tif 000006