(57)【要約】【課題】電気消去特性の向上に寄与する不揮発性メモリデバイス及びその製造法を提供することを課題とする。【解決手段】本発明に係る不揮発性メモリデバイスは、半導体基板と；前記半導体基板上に形成されたゲート電極と；前記半導体基板上に形成され、前記ゲート電極に近接して形成された拡散層電極と；前記ゲート電極の側面に形成され、注入された電子を保持する電荷蓄積層と；前記拡散層電極の下部に形成されたＬＤＤ領域とを備える。そして、前記電荷蓄積層は、前記ゲート電極の側面にのみ形成され、前記ＬＤＤ領域に沿って延在しない構造であることを特徴とする。【選択図】図７
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【特許請求の範囲】
【請求項１】
半導体基板と；
前記半導体基板上に形成されたゲート電極と；
前記半導体基板上に形成され、前記ゲート電極に近接して形成された拡散層電極と；
前記ゲート電極の側面に形成され、注入された電子を保持する電荷蓄積層と；
前記拡散層電極の下部に形成されたＬＤＤ領域とを備え、
前記電荷蓄積層は、前記ゲート電極の側面にのみ形成され、前記ＬＤＤ領域に沿って延在しない構造であることを特徴とする不揮発性メモリデバイス。
【請求項２】
前記ゲート電極と前記拡散層電極との間隔が１００ｎｍ以下であることを特徴とする請求項１に記載の不揮発性メモリデバイス。
【請求項３】
前記拡散層電極がＳＡＣ工程によって形成されることを特徴とする請求項１又は２に記載の不揮発性メモリデバイス。
【請求項４】
データの蓄積及び消去は、各々電子の注入及びホールの注入によって行われることを特徴とする請求項１，２又は３に記載の不揮発性メモリデバイス。
【請求項５】
請求項１に記載の不揮発性メモリデバイスの製造方法において、
半導体基板上にゲート電極を形成する工程と；
前記半導体基板表面付近にＬＤＤ領域を形成する工程と；
前記ゲート電極表面に電荷蓄積層を形成する工程と；
前記電荷蓄積層をエッチングすることにより、当該電荷蓄積層が前記ゲート電極の側面にのみ形成され、前記ＬＤＤ領域に沿って延在しないように成形する工程と；
前記ゲート電極に近接して拡散層電極を形成する工程とを含むことを特徴とする不揮発性メモリデバイスの製造方法。
【請求項６】
前記ゲート電極と前記拡散層電極との間隔を１００ｎｍ以下とすることを特徴とする請求項５に記載の不揮発性メモリデバイスの製造方法。
【請求項７】
前記拡散層電極をＳＡＣ工程によって形成することを特徴とする請求項５又は６に記載の不揮発性メモリデバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリデバイスの構造及びその製造方法に関する。特に、窒化膜を電荷保持膜とする不揮発性メモリにおけるメモリセルトランジスタの構造に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置の１つとして、ＭＯＮＯ（Metal Oxide Nitride Oxide Semiconductor）構造のものが知られている。ＭＯＮＯＳ構造では、例えば、基板とゲート電極との間に、ＯＮＯ膜（酸化膜−絶縁膜である窒化膜−酸化膜からなる３積層膜）が設けられている。ＯＮＯ膜中の窒化膜に存在する多量のトラップにより、電荷を捕獲して蓄積することが出来る。このトラップに電荷を出し入れすることにより、不揮発性半導体記憶装置として機能させることが出来る。
【０００３】
電荷の出し入れの方法には、ゲート電極の下全面にトンネル電流で電子を出し入れすることにより書き込み、消去を行う方法と、ホットキャリアを用いる方法とがある。前者のトンネル電流を用いる方法は、書き換え回数を多くすることができ、高い信頼性が確保できる。これに対し、後者のホットキャリアを用いる方法は、書き込み・消去の動作電圧を低く出来き（これにより、製造コストを下げることが出来）、その上、高速にすることが出来る。
【０００４】
図１は、従来の不揮発性半導体メモリデバイス１００の構造を示す断面図である。図１に示す従来の不揮発性メモリ１００は、窒化膜を電荷保持膜とするものである。不揮発性半導体メモリデバイス１００は、半導体基板１０８の上にゲート酸化膜１０７を介してゲート電極１０５が形成されている。また、半導体基板１０８の表面付近には、ＬＤＤ領域１１４及び拡散層１０１が形成されている。ゲート電極（コントロールゲート）１０５の側面にはマスク酸化膜１０６、窒化膜１１０が形成されている。窒化膜１１０の外側にはサイドウォール１０９が形成されている。半導体基板１０８上のゲート電極１０５の近傍にはコンタクトプラグ（拡散層電極）１１２が形成されている。
【０００５】
上記のような構造の不揮発性半導体メモリデバイス１００の製造に際しては、まず、公知の技術によりコントロールゲート１０５を形成した後、マスク酸化膜１０６、窒化膜１１０を半導体基板１０８上、及びコントロールゲート１０５の側壁に形成する。次に、コントロールゲート１０５の側面に窒化膜１０９を公知の技術によりサイドウォール状に形成する。コントロールゲート１０５とサイドウォール膜１０９との間に、マスク酸化膜１０６と窒化膜１１０が存在する構造となる。なお、コンタクトプラグ１１２は公知の技術であるＳＡＣ（Self Aligned Contact）構造を用いて、隣接するゲート電極１０５から１００ｎｍ以下の近い距離に形成される。窒化膜１１０の中で電荷が蓄積される領域は、コントロールゲート１０５の両側の部分であり、１つのコントロールゲート１０５によってこれら２ビットの書き込みを制御する。
【０００６】
不揮発性半導体メモリデバイス１００の書き込みの動作は、拡散層１０１に６Ｖ、拡散層１０２に０Ｖのバイアスを与え、コントロールゲート１０５に１０Ｖの電圧を印加する。ソースとなる拡散層１０２から供給される電子は、一部ホットチャネルエレクトロンとなり拡散層１０３側の電荷蓄積窒化膜１１０に注入される。逆に、拡散層１０２側の電荷蓄積窒化膜１１０に電子を注入する時には、拡散層１０１と拡散層１０２のバイアスを逆にすればよい。
【０００７】
電気消去時の動作は、拡散層１０１、１０２に６Ｖ、コントロールゲート１０５に−６Ｖを印加する。拡散層付近で発生したホットホールはコントロールゲート１０５の電界により、電荷蓄積窒化膜１１０に注入される。これにより、電荷蓄積窒化膜１１０にトラップされている電子を電気的にキャンセルし、電気消去を完了する。
【０００８】
ここで、電荷蓄積膜１１０への電子の注入は、ホットチャネルエレクトロンにより行われる。これに対して、電荷蓄積膜１１０へのホール注入は、ホットホール注入であり、注入原理が異なる。微細化によりゲート電極１０５と拡散層電極１１２との距離が短くなった場合、特にＳＡＣ構造により拡散層電極１１２を形成した場合には、拡散層電極１１２側の電界の影響が大きくなり、それぞれの注入方式での電荷蓄積膜に対する注入分布が変わる。
【０００９】
ゲート電極１０５と拡散層電極１１２との距離が長い場合（１００ｎｍ以上）には、拡散層境界で発生した電子はゲート電極１０５に影響を受け、電荷蓄積膜１１０のゲート電極１０５側に近い部分に注入される(図２参照)。同様に、拡散層境界で発生したホールも電荷蓄積膜１１０中のゲート電極１０５に近い部分に注入され、効率よく電気消去を行うことができる(図３参照)
【００１０】
これに対して、ＳＡＣ構造などによりゲート電極１０５と拡散層電極１１２との距離が短く（１００ｎｍ以下）なると、拡散層と基板１０８の境界付近で発生した電子は拡散層電極１１２の電界にも強く影響され、電荷蓄積膜１１０中の横方向に広く分布する(図４参照)。一方、ホールは逆に拡散層の電界に反発し電荷蓄積膜１１０中の、よりゲート電極１０５に近い部分に注入される(図５参照)。これにより、電子とホールの注入分布に差が生じ、結果として、完全に電気消去が行われずに電子が残ってしまう場合がある（図６参照）。これは、電気消去特性を著しく劣化させる原因となる。
【００１１】
なお、特許文献１には本発明に関連する技術が開示されている。
【特許文献１】特開２００７−１５７８７４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明は上記のような状況に鑑みてなされたものであり、電気消去特性の向上に寄与する不揮発性メモリデバイス及びその製造法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記のような課題を解決ために、本発明の第１の態様に係る不揮発性メモリデバイスは、半導体基板と；前記半導体基板上に形成されたゲート電極と；前記半導体基板上に形成され、前記ゲート電極に近接して形成された拡散層電極と；前記ゲート電極の側面に形成され、注入された電子を保持する電荷蓄積層と；前記拡散層電極の下部に形成されたＬＤＤ領域とを備える。そして、前記電荷蓄積層は、前記ゲート電極の側面にのみ形成され、前記ＬＤＤ領域に沿って延在しない構造であることを特徴とする。
【００１４】
本発明は、例えば、前記拡散層電極がＳＡＣ工程によって形成され、前記ゲート電極と前記拡散層電極との間隔が１００ｎｍ以下である場合に特に有効である。
【００１５】
本発明の第２の態様に係る不揮発性メモリデバイスの製造方法は、半導体基板上にゲート電極を形成する工程と；前記半導体基板表面にＬＤＤ領域を形成する工程と；前記ゲート電極表面に電荷蓄積層を形成する工程と；前記電荷蓄積層をエッチングすることにより、当該電荷蓄積層が前記ゲート電極の側面にのみ形成され、前記ＬＤＤ領域に沿って延在しないように形成する工程と；前記ゲート電極に近接して拡散層電極を形成する工程とを含むことを特徴とする。
【００１６】
ここで、「電荷蓄積層がゲート電極の側面にのみ形成され、ＬＤＤ領域に沿って延在しない」とは、電荷蓄積層がゲート電極の側面にのみ形成され、その厚さ以上に基板表面（ＬＤＤ領域）に沿って延びていないと解釈可能である。
【発明の効果】
【００１７】
上述したように、従来の構造においては、ＳＡＣ構造などを用いて電極間の距離１００ｎｍ以下にまで近づけた場合には、ＬＤＤ領域上部の電荷蓄積膜に電子が注入されてしまう。これに対して、本発明の構造においては、電荷蓄積膜中の電子が注入される部分を、ゲート電極側面のみに規制することができる。すなわち、ＬＤＤ領域上部に電荷蓄積膜が存在しない構造としている。このため、電子とホールの注入分布が一致し、効率よく、電気消去を行うことが可能となる。
【発明を実施するための最良の形態】
【００１８】
図７は、本発明の実施例に係る不揮発性半導体メモリデバイス２００の構造を示す断面図である。図７に示す不揮発性メモリデバイス２００は、窒化膜を電荷保持膜とするものである。不揮発性半導体メモリデバイス２００は、半導体基板２０８の上にゲート酸化膜２０７を介してゲート電極２０５が形成されている。また、半導体基板２０８の表面付近には、ＬＤＤ領域２１３及び拡散層２０２が形成されている。ゲート電極（コントロールゲート）２０５の側面にはマスク酸化膜２０６、窒化膜２１０が形成されている。窒化膜２１０の外側にはサイドウォール２０９が形成されている。半導体基板２０８上のゲート電極２０５の近傍にはコンタクトプラグ（拡散層電極）２１２が形成されている。
【００１９】
電荷蓄積層（窒化膜）２１０は、ゲート電極２０５の側面にのみ形成され、ＬＤＤ領域２１３に沿って延在しない構造である。すなわち、電荷蓄積層２１０がゲート電極２０５の側面にのみ形成され、その厚さ以上に基板表面（ＬＤＤ領域）に沿って延びていない構造を採用している。
【００２０】
次に、上記のような構造の不揮発性半導体メモリデバイス２００の製造工程について、図８〜図１６を参照して説明する。まず、半導体基板２０８の全面に酸化膜を形成する。次に、コントロールゲート２０５を形成するための膜（ポリシリコンなど）を形成し、パターニングを行うことによりゲート酸化膜２０７上にコントロールゲート２０５を成形する。続いて、インプラ工程によりＬＤＤ（Light Doped Drain）領域２１３を形成する（図８参照）。
【００２１】
次に、図９に示すように、半導体基板２０８全面にマスク酸化膜２０６を形成する。続いて、図１０に示すように、マスク酸化膜２０６上に電荷蓄積窒化膜２１０を形成する。
【００２２】
その後、図１１に示すように、電荷蓄積膜２１０がゲート電極２０５の側面にのみ残るようにエッチングを行う。ここでは、半導体基板２０８に水平な方向へのエッチングレートよりも垂直な方向へのエッチングレートが大きい条件のドライエッチングを行う。
電荷蓄積窒化膜２１０のエッチング工程においては、ゲート電極２０５側面には窒化膜２１０を残す必要があるため、L字型になった窒化膜２１０の底部のみを除去できるようウェハに垂直方向へのエッチングレートが水平方向に比べて相対的に大きくなるよう設定する。ウェハに平行な方向へのエッチングレートが大きすぎると、L字型になった窒化膜２１０の底部を除去し終わる前に、ゲート電極２０５側面の窒化膜２１０が除去されてしまい、側面の窒化膜２１０が薄くなりすぎてしまう。逆に、ウェハに垂直方向へのエッチングレートが大きすぎると、L字型になった窒化膜２１０の底部を除去した後、さらにその下の半導体基板２０８まで削られてしまうため、微妙な制御を必要とする。例えば、ＲＦ１００Ｗにて、ＣＨＦ３，ＣＦ４，Ｏ２，Ａｒガスを用いて、１０秒程度のエッチングを行う。このようなＳＡＣ構造の形成については、特表２００２−５０８５８９号公報に示されている技術を採用することができる。
【００２３】
次に、図１２に示すように、全面に酸化膜（ＴＯＰ酸化膜）を形成する。続いて、全面に窒化膜を堆積した後、当該窒化膜がゲート電極２０５の側面にのみ残るようにエッチングを行い、図１３に示すようなサイドウォール２０９を成形する。ここで行われるエッチングは、半導体基板２０８に水平な方向へのエッチングレートよりも垂直な方向へのエッチングレートが大きなドライエッチングとする。
【００２４】
次に、図１４に示すように、インプラ工程により拡散層２０１，２０２を形成する。続いて、コンタクトホール形成のためのストッパー膜２１５をサイドウォール２０９の表面に形成した後、層間絶縁膜２１１を全面に形成する。その後、図１５に示すように、層間絶縁膜２１１の表面にＣＡＰ膜２１６を成形する。
【００２５】
その後、コンタクトプラグを形成する位置にコンタクトホールを、フォトリソグラフィー工程及びエッチング工程により形成する。次に、図１６に示すように、コンタクトプラグ２１２を埋め込み形成する。なお、コンタクトプラグ２１２は公知の技術であるＳＡＣ（Self Aligned Contact）構造を用いて、隣接するゲート電極２０５から１００ｎｍ以下の近い距離に形成される。
【００２６】
窒化膜２１０の中で電荷が蓄積される領域は、コントロールゲート２０５の両側の部分（２０３，２０４）であり、１つのコントロールゲート２０５によってこれら２ビットの書き込みを制御する。
【００２７】
図１７は、本実施例の不揮発性半導体メモリデバイスの書き込み動作（原理）を示す断面図である。図１８は、本実施例の不揮発性半導体メモリデバイスの消去動作（原理）を示す断面図である。図１９は、本実施例の不揮発性半導体メモリデバイスの消去後の状態を示す断面図である。
【００２８】
上述した構造の本発明に係るメモリでデバイスによる書き込みの動作においては、図１７に示すように、拡散層２０１に６Ｖ、拡散層２０２に０Ｖのバイアスを与え、コントロールゲート２０５に８Ｖの電圧を印加する。ソースとなる拡散層２０２から供給される電子は、一部ホットチャネルエレクトロンとなり拡散層２０３側の電荷蓄積窒化膜２１０に注入される。逆に、拡散層２０２側の電荷蓄積窒化膜２１０に電子を注入する時には、拡散層２０１と拡散層２０２のバイアスを逆にすればよい。
【００２９】
電気消去時の動作は、図１８に示すように、拡散層２０１、２０２に６Ｖ、コントロールゲート２０５に−６Ｖを印加する。拡散層付近で発生したホットホールはコントロールゲート２０５の電界により、電荷蓄積窒化膜２１０に注入される。これにより、電荷蓄積窒化膜２１０にトラップされている電子を電気的にキャンセルし、電気消去を完了する。
【００３０】
ここで、電荷蓄積膜２１０への電子の注入は、ホットチャネルエレクトロンにより行われる。これに対して、電荷蓄積膜２１０へのホール注入は、ホットホール注入であり、注入原理が異なる。微細化によりゲート電極２０５と拡散層電極２１２との距離が短くなった場合、特にＳＡＣ構造により拡散層電極２１２を形成した場合には、拡散層電極２１２側の電界の影響が大きくなり、それぞれの注入方式での電荷蓄積膜に対する注入分布が変わる。
【００３１】
発明においては、電荷蓄積膜２１０はゲート電極２０５側面にのみ存在しているため、図１７、図１８に示すように、電荷蓄積膜２１０中の限られた部分にのみ電子が注入される。このため、電子とホールの注入分布が一致するため、図１９に示すように、注入された電子を効率よくキャンセルすることが可能となり、電気消去特性が向上する。
【００３２】
上述した構造の本発明に係るメモリデバイスによる読み出しの動作においては、１セル２ビットのうち２ビットともブランクの場合は、通常のトランジスタと同様に、セルを挟む二つの拡散層電極２１２がそれぞれソース、ドレインになり、ゲート電極２０５に印加される電圧によるチャネルがオンして電流が流れる。一方、１セル２ビットのうち、片側１ビットに電子が注入されている（書き込まれている）状況で、書き込み側を読み出す際には、書き込みビット側の拡散層電極２１０がソース、未書き込みビット側の拡散層電極２１０がドレインとなる。この時、注入されている電子による電界の影響で、ソース側のチャネルに空乏層が形成され電流が流れなくなる。逆に未書き込み側を読み出す際は、未書き込みビット側の拡散層電極２１０がソース、書き込みビット側の拡散層電極２１０がドレインとなり、注入されている電子による電界の影響が、ドレイン電圧によりキャンセルされ電流が流れる。
【００３３】
以上、本発明の実施例について説明したが、本発明はこれらの実施例に何ら限定されるものではなく、特許請求の範囲に示された技術的思想の範疇において変更可能なものである。
【図面の簡単な説明】
【００３４】
【図１】図１は、従来の不揮発性半導体メモリデバイスの構造を示す断面図である。
【図２】図２は、従来の不揮発性半導体メモリデバイス（ゲート電極と拡散層電極との間隔が１００ｎｍ以上）の書き込み動作（原理）を示す断面図である。
【図３】図３は、従来の不揮発性半導体メモリデバイス（ゲート電極と拡散層電極との間隔が１００ｎｍ以上）の消去動作（原理）を示す断面図である。
【図４】図４は、従来の不揮発性半導体メモリデバイス（ゲート電極と拡散層電極との間隔が１００ｎｍ以下）の書き込み動作（原理）を示す断面図である。
【図５】図５は、従来の不揮発性半導体メモリデバイス（ゲート電極と拡散層電極との間隔が１００ｎｍ以下）の消去動作（原理）を示す断面図である。
【図６】図６は、従来の不揮発性半導体メモリデバイス（ゲート電極と拡散層電極との間隔が１００ｎｍ以下）の消去後の状態を示す断面図である。
【図７】図７は、本発明の不揮発性半導体メモリデバイスの構造を示す断面図である。
【図８】図８は、本発明の不揮発性半導体メモリデバイスの製造工程の一部を示す断面図である。
【図９】図９は、本発明の不揮発性半導体メモリデバイスの製造工程の一部を示す断面図である。
【図１０】図１０は、本発明の不揮発性半導体メモリデバイスの製造工程の一部を示す断面図である。
【図１１】図１１は、本発明の不揮発性半導体メモリデバイスの製造工程の一部を示す断面図である。
【図１２】図１２は、本発明の不揮発性半導体メモリデバイスの製造工程の一部を示す断面図である。
【図１３】図１３は、本発明の不揮発性半導体メモリデバイスの製造工程の一部を示す断面図である。
【図１４】図１４は、本発明の不揮発性半導体メモリデバイスの製造工程の一部を示す断面図である。
【図１５】図１５は、本発明の不揮発性半導体メモリデバイスの製造工程の一部を示す断面図である。
【図１６】図１６は、本発明の不揮発性半導体メモリデバイスの製造工程の一部を示す断面図である。
【図１７】図１７は、本発明の不揮発性半導体メモリデバイスの書き込み動作（原理）を示す断面図である。
【図１８】図１８は、本発明の不揮発性半導体メモリデバイスの消去動作（原理）を示す断面図である。
【図１９】図１９は、本発明の不揮発性半導体メモリデバイスの消去後の状態を示す断面図である。
【符号の説明】
【００３５】
２００    不揮発性半導体メモリデバイス
２０５    ゲート電極
２０８    半導体基板
２０９    サイドウォール
２１０    電荷蓄積膜（窒化膜）
２１２    拡散層電極（コンタクトプラグ）
２１３    ＬＤＤ領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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