(57)【要約】【課題】基板の余白部分にテスト用配線パターンを形成し、資源を有効利用できるようにする。【解決手段】基板１００上のテスト領域（余白部分）１０２にテスト用配線パターン１１１が形成され、製品領域１０１に実配線パターン２が形成される。テスト用配線パターン１１１の両端部にピン５，６がそれぞれ取り付けられ、電流を流してインピーダンス等を測定することによりテスト用配線パターン１１１の評価が行われる。評価の結果、テスト用配線パターン１１１が製品として出荷することができる基準レベルに達しているとされた場合、テスト領域１０２が基板１００から切り取られ、残った製品領域１０１が製品として出荷される。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板上の余白部分にテスト用に形成された第１の配線パターンと、
前記基板上の中央部分に製品用に形成された第２の配線パターンとを有する
ことを特徴とする電子基板。
【請求項２】
前記第１の配線パターンにはピンが接続され、前記第１の配線パターンが評価される
ことを特徴とする請求項１に記載の電子基板。
【請求項３】
前記第１の配線パターンは、前記第２の配線パターンの全部または一部分に対応する
ことを特徴とする請求項１または２に記載の電子基板。
【請求項４】
前記第２の配線パターンが形成された前記余白部分は前記基板から分離されて製品化される
ことを特徴とする請求項１乃至３のいずれかに記載の電子基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電子基板に関し、特に、基板上に評価用の配線パターンが形成された電子基板に関する。
【背景技術】
【０００２】
従来、図２に示すように、ＩＣ（Integrated Circuit）チップ４等の電子部品が搭載されている基板（生基板）１上に形成された実配線パターン２の両端部にハンダ付け等によってピン５，６をそれぞれ取り付け、ピン５とピン６の間に電流を流してピン５とピン６の間の実配線パターン２のインピーダンス等を測定し、実配線パターン２の状態を評価していた。この例では、基板１上には実配線パターン２の他に、ＩＣ（Integrated Circuit）チップ４や、スルーホール３が形成されている。
また、基板上に配線パターンを形成する際のエッチング精度を評価するために、テスト基板の全面にテストパターンをエッチングによって形成し、形成されたテストパターンの所定の２点間の抵抗値を測定し、その抵抗値をパターン幅（線幅）に換算して配線パターンの仕上がり状態を想定し、エッチング精度を評価するようにしたものがある（例えば、特許文献１参照）。
【０００３】
【特許文献１】特開２００２−６９６７１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、図２に示した従来例の場合、基板１上の実配線パターン２の両端部にピン５，６をそれぞれ取り付けるため、その実配線パターン２は製品としてはもはや使用できず、廃棄されてしまう。このため、資源が無駄になるという問題があった。
また、特許文献１の発明でも、テストパターンの所定の２点間の抵抗値を測定し、配線パターンの仕上がり状態を短時間に評価することはできるが、テストパターンのみをテスト基板に形成するため、テスト基板は廃棄しなければならず、資源が無駄になるという問題があった。
【０００５】
本発明はこのような状況に鑑みてなされたものであり、基板の耳の部分（実配線パターンが形成されていない余白部分）に評価用の配線パターンを形成し、その評価用の配線パターンを評価し、余白部分を切り取ることによって、実配線パターンが形成された部分を製品化し、資源の無駄な消費を抑制することができるようにするものである。
【課題を解決するための手段】
【０００６】
請求項１に記載の電子基板は、基板上の余白部分にテスト用に形成された第１の配線パターンと、基板上の中央部分に製品用に形成された第２の配線パターンとを有することを特徴とする。
また、前記第１の配線パターンにはピンが接続され、前記第１の配線パターンが評価されるようにすることができる。
また、前記第１の配線パターンは、前記第２の配線パターンの全部または一部分に対応するようにすることができる。
また、前記第２の配線パターンが形成された前記余白部分は前記基板から分離されて製品化されるようにすることができる。
【発明の効果】
【０００７】
本発明の電子基板によれば、基板上の余白部分にテスト用に形成された第１の配線パターンと、基板上の中央部分に製品用に形成された第２の配線パターンとを有するので、第１の配線パターンを用いて第２の配線パターンの評価を行うことができる。
また、第１の配線パターンは、第２の配線パターンの全部または一部分に対応するものとすることができるので、第２の配線パターンの重要な部分のみをチェックする場合にはその部分の配線パターンを第１の配線パターンとして形成すれば良く、資源の無駄な消費を抑制することができる。
また、第２の配線パターンが形成された余白部分は基板から分離されて製品化されるので、廃棄処分される基板を削減し、資源の無駄な消費を抑制することができる。
【発明を実施するための最良の形態】
【０００８】
図１は、本発明の一実施の形態の構成例を示す図である。同図に示すように、基板１００は、ＩＣ（Integrated Circuit）チップ４等の電子部品が搭載され、実配線パターン２が形成された製品領域１０１と、テスト用配線パターン１１１が形成されたテスト領域１０２とにより構成されている。
【０００９】
製品領域１０１には、上述した実配線パターン２と、上述した電子部品であるＩＣチップ４と、スルーホール３等がそれぞれ形成されている。テスト領域１０２には、実配線パターン２と同一のパターンであるテスト用配線パターン１１１が形成されている。
【００１０】
テスト用配線パターン１１１は、実配線パターン２の状態をチェックするために、基板１００の余白部分（テスト領域１０２）に形成されるものであるため、実配線パターン２の全部に対応するものであっても良いし、その一部分に対応するものであっても良い。
【００１１】
例えば、実配線パターン２が、バス（bus）（各回路がデータをやり取りするための伝送路）を含む場合、バスの部分だけの配線パターンをテスト用配線パターン１１１として形成するようにしてもよい。このように、実配線パターン２の重要な部分のみと同一の配線パターンをテスト用配線パターン１１１としてテスト領域１０２に形成することにより、実配線パターン２の重要な部分の状態のみを選択的にチェックすることができ、テストの効率化および省資源化が可能となる。
【００１２】
テスト用配線パターン１１１をチェックするときには、テスト用配線パターン１１１の両端部にピン５，６をそれぞれハンダ付け等によって取り付け、例えばピン５からピン６に所定電圧の電流を流し、ピン５とピン６の間のインピーダンス等を測定する。測定したインピーダンス等に基づいて、テスト用配線パターン１１１の状態をチェックすることができる。
【００１３】
実配線パターン２、テスト用配線パターン１１１は、それぞれエッチング等の各種処理工程を経て同一条件で同時に形成されるので、同一品質の配線パターンが形成されているものとみなすことができる。
【００１４】
従って、テスト用配線パターン１１１の状態が製品化の基準となる所定のレベルに達していない場合、実配線パターン２も同様に製品化のレベルに達していないとみなすことができる。
【００１５】
一方、テスト用配線パターン１１１の状態が製品化の基準となるレベルに達している場合、実配線パターン２も同様に製品化のレベルに達しているとみなすことができる。
【００１６】
テスト用配線パターン１１１をチェックする際、テスト用配線パターン１１１の両端部には、ハンダ付け等によってピン５，６がそれぞれ取り付けられるが、実配線パターン２には何も取り付けられることがないので、テスト用配線パターン１１１の状態が製品化の基準となるレベルに達している場合、テスト用配線パターン１１１が形成されたテスト領域１０２を、基板１００から切り取ることにより、実配線パターン２が形成されている製品領域１０１を製品として出荷することができる。
【００１７】
このように、基板１００の余白部分（テスト領域１０２）に、テスト用配線パターン１１１を形成することにより、テスト用配線パターン１１１のチェックが終わった後、テスト用配線パターン１１１の状態が製品化の基準となるレベルに達している場合には、余白部分を切り取ることによって基板１００の残った部分（製品領域１０１）を製品として出荷することができる。これにより、基板１００の余白部分を有効利用することができ、資源の無駄な消費を抑制することができる。
【００１８】
なお、上記実施の形態において、基板１００上の電子部品や配線パターンは例であって、その他の電子部品が搭載され、その他の配線パターンが基板１００上に形成された場合にも適用することができる。
【００１９】
また、上記実施の形態の構成及び動作は例であって、本発明の趣旨を逸脱しない範囲で適宜変更することができることは言うまでもない。
【産業上の利用可能性】
【００２０】
本発明は、例えば、各種電子部品が搭載され、各種配線パターンが形成される各種の基板を製造する場合にも適用することができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の一実施の形態の構成例を示す図である。
【図２】従来の基板の例を示す図である。
【符号の説明】
【００２２】
１，１００  基板
２  実配線パターン
３  スルーホール
４  ＩＣチップ
５，６  ピン
１０１  製品領域
１０２  テスト領域（余白部分）
１１１  テスト用配線パターン
【図１】
2009059951.tif 000003
【図２】
2009059951.tif 000004