(57)【要約】【課題】フィン下部でのＶthの上昇が得られると共に、サブチャネルによるソース領域とドレイン領域との間のリーク電流を抑えることを可能とした半導体装置及びその製造方法を提供する。【解決手段】基板２に埋め込まれた素子分離絶縁膜３により絶縁分離された活性領域４と、活性領域４上に形成されたゲート絶縁膜５と、ゲート絶縁膜５を介して活性領域４上を跨ぐように形成されたゲート電極６とを備え、活性領域４の両側に溝１５が設けられ、この溝１５の内側にゲート絶縁膜５を介してゲート電極６の一部が埋め込まれることによって、溝１５の間で立ち上がり形成されたフィン１６をゲート電極６が跨ぐように形成されたフィン型のチャネル構造を有するフィン型ＦＥＴ１において、ゲート絶縁膜５の溝１５の底面１５ａに接する部分の膜厚ＳＢをフィン１６の上面１６ｂに接する部分の膜厚ＳＴよりも厚くする。【選択図】図２
2009009988.tif 000002
【特許請求の範囲】
【請求項１】
基板に埋め込まれた素子分離絶縁膜により絶縁分離された活性領域と、前記活性領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記活性領域上を跨ぐように形成されたゲート電極と、前記ゲート電極を挟んだ両側の活性領域に形成されたソース領域及びドレイン領域とを備える半導体装置であって、
前記活性領域の両側に溝が設けられ、この溝の内側に前記ゲート絶縁膜を介して前記ゲート電極の一部が埋め込まれることによって、前記溝の間で立ち上がり形成されたフィンを前記ゲート電極が跨ぐように形成されたフィン型のチャネル構造を有し、
前記ゲート絶縁膜は、前記溝の底面に接する部分の膜厚が前記フィンの上面に接する部分の膜厚よりも厚いことを特徴とする半導体装置。
【請求項２】
前記溝が底面に向かって幅狭となる形状を有することで、前記フィンの側面が前記溝の底面に向かって傾斜した形状を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記溝の底面の幅が前記フィンの上面に接するゲート絶縁膜の膜厚の２倍よりも小さいことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記溝の底面に対して前記フィンの側面のなす角度が８５゜以上９０゜未満であることを特徴とする請求項２又は３に記載の半導体装置。
【請求項５】
基板に埋め込まれた素子分離絶縁膜により絶縁分離された活性領域と、前記活性領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記活性領域上を跨ぐように形成されたゲート電極と、前記ゲート電極を挟んだ両側の活性領域に形成されたソース領域及びドレイン領域とを備える半導体装置の製造方法であって、
前記活性領域の両側に溝を形成し、この溝の内側に前記ゲート絶縁膜を介して前記ゲート電極の一部を埋め込むことによって、前記溝の間で立ち上がり形成されたフィンを前記ゲート電極が跨ぐように形成されたフィン型のチャネル構造を形成する際に、
前記ゲート絶縁膜の前記溝の底面に接する部分の膜厚を前記フィンの上面に接する部分の膜厚よりも厚くすることを特徴とする半導体装置の製造方法。
【請求項６】
前記溝を底面に向かって幅狭となる形状とすることで、前記フィンの側面を前記溝の底面に向かって傾斜した形状とすることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記溝の底面の幅を前記ゲート絶縁膜の成膜する膜厚の２倍よりも小さくすることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記溝の底面に対して前記フィンの側面のなす角度を８５゜以上９０゜未満とすることを特徴とする請求項６又は７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フィン型のチャネル構造を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体素子の微細化に伴って、トランジスタの寸法も縮小される傾向にあり、この寸法縮小によりトランジスタのショートチャネル効果がより顕著になってきている。例えば、ＤＲＡＭ（Dynamic Random Access Memory）などでは、メモリーセル寸法の縮小化によって、トランジスタのチャネル長も縮小されるため、トランジスタのパフォーマンスが低下してしまい、メモリーセルのリテンションや書き込み特性の悪化などが問題となってきている。
【０００３】
そこで、このような問題を解決するために、半導体基板に溝を形成してチャネルを３次元構造としたリセス型のトランジスタや、シリコンのフィンを形成してチャネルを３次元構造としたフィン型ＦＥＴ（Fin-Field Effect Transistor）が開発されている（例えば、特許文献１〜３を参照）。具体的に、リセス型のトランジスタは、半導体基板に溝を形成し、この溝内にゲート絶縁膜を介してゲート電極を形成することで、チャネルを３次元構造としたものであり、フィン型ＦＥＴは、半導体基板上にシリコンのフィンを形成し、このフィンを跨ぐようにゲート電極を形成してチャネルを３次元構造としたものである。何れ場合もゲート長を長くすることができるため、短チャネル効果を抑制することが可能となっている。
【特許文献１】特開平５−３４３６８１号公報
【特許文献２】特開平１１−６８０６９号公報
【特許文献３】特開２００２−１５１６８８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、フィン型ＦＥＴのフィンを基板に接続した構造では、フィンの下部にサブチャネルが形成される。このサブチャネルの閾値電圧（Ｖth）を上げるためには、基板濃度を濃くする目的でイオン注入を行う必要がある。しかしながら、この場合には、工程数が増加するなどの問題が発生してしまう。また、フィンを基板に接続した構造では、Ｉonに寄与しないフィンの下部と基板との間に容量があるために、ゲート容量が増大してしまうという問題がある。この場合、フィンの下部と基板との間にある酸化膜を厚くして容量を低減する方法もあるが、プロセスが複雑になり、製造コストが増大するという問題が発生してしまう。
【０００５】
本発明は、このような従来の事情に鑑みて提案されたものであり、サブチャネルのＶthを上げるために基板濃度を濃くする目的でイオン注入をするといった必要が無く、ゲート容量も増大しない、更に、製造コストの上昇を抑えたまま、更なる高速デバイス化に対応可能なフィン型のチャネル構造を有する半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
この目的を達成するために、本願の請求項１に係る発明は、基板に埋め込まれた素子分離絶縁膜により絶縁分離された活性領域と、前記活性領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記活性領域上を跨ぐように形成されたゲート電極と、前記ゲート電極を挟んだ両側の活性領域に形成されたソース領域及びドレイン領域とを備える半導体装置であって、前記活性領域の両側に溝が設けられ、この溝の内側に前記ゲート絶縁膜を介して前記ゲート電極の一部が埋め込まれることによって、前記溝の間で立ち上がり形成されたフィンを前記ゲート電極が跨ぐように形成されたフィン型のチャネル構造を有し、前記ゲート絶縁膜の前記溝の底面に接する部分の膜厚が前記フィンの上面に接する部分の膜厚よりも厚いことを特徴とする半導体装置である。
【０００７】
また、本願の請求項２に係る発明は、前記溝が底面に向かって幅狭となる形状を有することで、前記フィンの側面が前記溝の底面に向かって傾斜した形状を有することを特徴とする請求項１に記載の半導体装置である。
【０００８】
また、本願の請求項３に係る発明は、前記溝の底面の幅が前記フィンの上面に接するゲート絶縁膜の膜厚の２倍よりも小さいことを特徴とする請求項２に記載の半導体装置である。
【０００９】
また、本願の請求項４に係る発明は、前記溝の底面に対して前記フィンの側面のなす角度が８５゜以上９０゜未満であることを特徴とする請求項２又は３に記載の半導体装置である。
【００１０】
また、本願の請求項５に係る発明は、基板に埋め込まれた素子分離絶縁膜により絶縁分離された活性領域と、前記活性領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記活性領域上を跨ぐように形成されたゲート電極と、前記ゲート電極を挟んだ両側の活性領域に形成されたソース領域及びドレイン領域とを備える半導体装置の製造方法であって、前記活性領域の両側に溝を形成し、この溝の内側に前記ゲート絶縁膜を介して前記ゲート電極の一部を埋め込むことによって、前記溝の間で立ち上がり形成されたフィンを前記ゲート電極が跨ぐように形成されたフィン型のチャネル構造を形成する際に、前記ゲート絶縁膜の前記溝の底面に接する部分の膜厚を前記フィンの上面に接する部分の膜厚よりも厚くすることを特徴とする半導体装置の製造方法である。
【００１１】
また、本願の請求項６に係る発明は、前記溝を底面に向かって幅狭となる形状とすることで、前記フィンの側面を前記溝の底面に向かって傾斜した形状とすることを特徴とする請求項５に記載の半導体装置の製造方法である。
【００１２】
また、本願の請求項７に係る発明は、前記溝の底面の幅を前記ゲート絶縁膜の成膜する膜厚の２倍よりも小さくすることを特徴とする請求項６に記載の半導体装置の製造方法である。
【００１３】
また、本願の請求項８に係る発明は、前記溝の底面に対して前記フィンの側面のなす角度を８５゜以上９０゜未満とすることを特徴とする請求項６又は７に記載の半導体装置の製造方法である。
【発明の効果】
【００１４】
以上のように、本発明に係る半導体装置では、活性領域の両側に溝が設けられ、この溝の内側にゲート絶縁膜を介してゲート電極の一部が埋め込まれることによって、溝の間で立ち上がり形成されたフィンをゲート電極が跨ぐように形成されたフィン型のチャネル構造を有し、ゲート絶縁膜の溝の底面に接する部分の膜厚がフィンの上面に接する部分の膜厚よりも厚いことから、フィン下部でのＶthの上昇が得られると共に、サブチャネルによるソース領域とドレイン領域との間のリーク電流を抑えることが可能である。また、ゲート電極と基板との間の容量を低減することが可能となるため、更なる高速デバイス化に対応することが可能となる。
【００１５】
また、本発明に係る半導体装置の製造方法では、活性領域の両側に溝を形成し、この溝の内側にゲート絶縁膜を介してゲート電極の一部を埋め込むことによって、溝の間で立ち上がり形成されたフィンをゲート電極が跨ぐように形成されたフィン型のチャネル構造を形成する際に、ゲート絶縁膜の溝の底面に接する部分の膜厚をフィンの上面に接する部分の膜厚よりも厚く形成することによって、サブチャネルの閾値電圧（Ｖth）を上げるために基板濃度を濃くする目的でイオン注入をするといったプロセスの追加が不要となり、製造コストの上昇を抑えたまま、更なる高速デバイス化に対応可能な半導体装置を製造することが可能となる。
【００１６】
特に、本発明に係る半導体装置の製造方法では、溝を底面に向かって幅狭となる形状とすることで、フィンの側面を溝の底面に向かって傾斜した形状とすることが好ましい。
更に、溝の底面に幅をゲート絶縁膜の成膜する膜厚の２倍よりも小さくすることが好ましく、また、溝の底面に対してフィンの側面のなす角度を８５゜以上９０゜未満とすることが好ましい。
これにより、ゲート絶縁膜の成膜時に、自己整合的にゲート絶縁膜の溝の底面に接する部分の膜厚をフィンの上面に接する部分の膜厚よりも厚くすることが可能である。
【発明を実施するための最良の形態】
【００１７】
以下、本発明を適用した半導体装置及びその製造方法について、図面を参照して詳細に説明する。
なお、以下の説明で用いる図面は、特徴をわかりやすくするために、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
【００１８】
本実施の形態では、先ず、本発明を適用した半導体装置として、図１、図２及び図３に示すフィン型ＦＥＴ１に本発明を適用した場合を例に挙げて説明する。
【００１９】
本発明を適用したフィン型ＦＥＴ１は、例えば図１に示すようなＤＲＡＭ（Dynamic Random Access Memory）のセルアレイ領域内に配置されるメモリーセルの選択用トランジスタに用いられ、このセルアレイ領域は、１つの活性領域に２ビットのメモリーセルが配置された構造を有している。
【００２０】
具体的に、このセルアレイ領域には、図１、図２及び図３に示すように、半導体基板２の表層にＳＴＩ(Shallow Trench Isolation)と呼ばれる素子分離絶縁膜３を形成することによって、複数の活性領域４が形成されている。
【００２１】
半導体基板２は、所定濃度の不純物を含有する基板、例えばシリコン基板により形成されている。また、半導体基板２は、少なくとも表層がシリコンからなる基板であればよく、そのような基板としては、シリコン基板の他にも、埋め込み酸化(ＢＯＸ:Buried Oxide)膜上にシリコン薄膜を形成したＳＯＩ(Silicon on Insulator)基板を用いてもよい。このようなＳＯＩ基板を用いた場合には、ソース・ドレイン間の接合容量を低減できることから、更なる微細化に対応することが可能である。
【００２２】
素子分離絶縁膜３は、例えばシリコン酸化膜からなり、半導体基板２の表層に形成された溝（トレンチ）２ａに埋め込み形成されることによって、各活性領域４の間を絶縁分離している。活性領域４は、素子分離絶縁膜３によって絶縁分離された半導体基板２の一部であって、その平面視形状は略矩形状である。また、活性領域４は、図１中に示すセルアレイ領域内の横方向Ｘと縦方向Ｙとにそれぞれ所定の間隔で複数並んで設けられている。
【００２３】
セルアレイ領域には、図２に示すように、活性領域４上に形成されたゲート絶縁膜５を介してゲート電極６が活性領域４上を跨ぐように設けられている。このうち、ゲート絶縁膜５は、例えば活性領域４の表面を熱酸化法により酸化したシリコン酸化膜からなり、ゲート電極６は、例えば多結晶シリコン膜からなる。
【００２４】
ゲート電極６を挟んだ両側の活性領域４には、ドレイン領域７及びソース領域８ａ，８ｂが設けられている。具体的に、各活性領域４のゲート電極６を挟んだ中央部と両端部には、それぞれイオン注入による不純物拡散層が形成されており、これら不純物拡散層のうち、中央部がドレイン領域７、両端部がソース領域８ａ，８ｂを形成している。また、これらドレイン領域７及びソース領域８ａ，８ｂの直上には、これらの面上を覆う層間絶縁膜（図示せず。）を貫通するコンタクトホール９ａ，９ｂ，９ｃが設けられている。そして、ドレイン領域７及びソース領域８ａ，８ｂは、これらコンタクトホール９ａ，９ｂ，９ｃに埋め込まれたコンタクトプラグ１０ａ，１０ｂ，１０ｃと電気的に接続されている。一方、各活性領域４のソース領域８ａ，８ｂ上のコンタクトプラグ１０ａ、１０ｃは、図示を省略するが、このフィン型ＦＥＴ１と共にメモリーセルを構成する容量素子（キャパシタ）と電気的に接続された構造となっている。
【００２５】
セルアレイ領域には、図１中に示す横方向Ｙに延在する折れ線状のビット配線１１が、図１中に示す縦方向Ｘに所定の間隔で複数並んで設けられている。これら複数のビット配線１１は、図１中に示す横方向Ｙに並ぶ活性領域４の中央部を順次通過することにより、各活性領域４のドレイン領域７上のコンタクトプラグ１０ｂと電気的に接続されている。
【００２６】
また、セルアレイ領域には、図１中に示す縦方向Ｘに延在する直線状のワード配線１２が、図１中に示す横方向Ｙに所定の間隔で複数並んで設けられている。これら複数のワード配線１２は、図１中に示す縦方向Ｘに並ぶ活性領域４のドレイン領域７とソース領域８ａ，８ｂとの間を順次通過することにより、各活性領域４と交差する部分において、上述した図２に示すゲート電極６と電気的に接続されている。ワード配線１２は、図３に示すように、各ゲート電極６上に積層されており、このワード配線１２上には、更に絶縁膜ハードマスク１３が積層されている。また、これらゲート電極６、ワード配線１２及び絶縁膜ハードマスク１３の両側面には、それぞれ窒化シリコンなどの絶縁膜からなるサイドウォール１４が設けられている。
【００２７】
フィン型ＦＥＴ１は、このような半導体基板２のセルアレイ領域内において、上述した半導体基板２に埋め込まれた素子分離絶縁膜３により絶縁分離された活性領域４と、活性領域４上に形成されたゲート絶縁膜５と、ゲート絶縁膜５を介して活性領域４上を跨ぐように形成されたゲート電極６と、ゲート電極６を挟んだ両側の活性領域に形成されたドレイン領域７及びソース領域８ａ（又はドレイン領域７及びソース領域８ｂ）とを備えることによって構成されている。
【００２８】
また、このフィン型ＦＥＴ１は、図２に示すように、活性領域４の両側に溝１５を設け、この溝１５の内側にゲート絶縁膜５を介してゲート電極６の一部を埋め込むことによって、溝１５の間で立ち上がり形成されたフィン１６をゲート電極６が跨ぐように形成されたフィン型のチャネル構造を有している。
【００２９】
溝１５は、活性領域４とゲート電極６とが交差する部分において、活性領域４を長手方向に堀り込むことによって形成されている。また、溝１５は、その底面１５ａに向かって幅狭となる形状を有している。これにより、フィン１６の両側面１６ａは、溝１５の底面１５ａに向かって傾斜した形状となっている。すなわち、フィン１６は、その両側に溝１５を設けることによって、その上部側が下部側よりも幅狭となる形状を有している。
フィン型ＦＥＴ１では、このような構造を採用することによって、ゲート長を長くすることができ、その結果、短チャネル効果を抑制することが可能となっている。
【００３０】
ところで、本発明を適用したフィン型ＦＥＴ１では、ゲート絶縁膜５の溝１５の底面１５ａに接する部分の膜厚がフィン１６の上面１６ｂに接する部分の膜厚よりも厚いことを特徴としている。すなわち、このゲート絶縁膜５は、図２に示すように、溝１５の底面１５ａに接する部分の膜厚をＳＢとし、フィン１６の上面１５ｂに接する部分の膜厚をＳＴとしたときに、ＳＴ＞ＳＢの関係を満足している。
【００３１】
以上のような構造を有するフィン型ＦＥＴ１では、フィン１６下部でのＶthの上昇が得られると共に、サブチャネルによるドレイン領域７とソース領域８ａ，８ｂとの間のリーク電流を抑えることが可能である。また、ゲート電極６と半導体基板２との間の容量を低減することが可能となるため、更なる高速デバイス化に対応することが可能である。
【００３２】
また、フィン型ＦＥＴ１では、上記ＳＴ＞ＳＢの関係を満足するため、溝１５の底面１５ａの幅がフィン１６の上面１６ｂに接するゲート絶縁膜５の膜厚ＳＴの２倍よりも小さいことが好ましい。すなわち、このフィン型ＦＥＴ１では、溝１５の底面の幅をＷＢとしたときに、２ＳＴ＞ＷＢの関係を満足することが好ましい。
【００３３】
また、フィン型ＦＥＴ１では、上記ＳＴ＞ＳＢの関係を満足するため、溝１５の底面１５ａに対してフィン１６の側面１６ａのなす角度が８５゜以上９０゜未満であることが好ましい。すなわち、このフィン型ＦＥＴ１では、溝１５の底面１５ａに対してフィン１６の側面１６ａのなす角度をθとしたときに、８５゜≦θ＜９０゜の関係を満足することが好ましい。
【００３４】
これにより、フィン型ＦＥＴ１では、ゲート絶縁膜５の溝１５の底面１５ａに接する部分の膜厚ＳＢをフィン１６の上面１６ｂに接する部分の膜厚ＳＴよりも厚くすることが可能となっている。
【００３５】
次に、本発明を適用した半導体装置の製造方法として、上記フィン型ＦＥＴ１を製造する場合を例に挙げて説明する。
なお、上記フィン型ＦＥＴ１の製造工程における各部の切断線を図４に示し、上記フィン型ＦＥＴ１の各製造工程を示す図５〜図２１において、（ａ）は、図４中の切断線Ａ−Ａ’による断面図、（ｂ）は、図４中の切断線Ｂ−Ｂ’による断面図、（ｃ）は、図４中の切断線Ｃ−Ｃ’による断面図を示すものとする。
【００３６】
上記フィン型ＦＥＴ１を製造する際は、先ず、図５に示すように、加工前の上記半導体基板２を用意し、この半導体基板２の表面を熱酸化により酸化させてシリコン酸化膜２１を形成した後に、その上にＬＰ−ＣＶＤ法によりシリコン窒化膜２２を成膜する。その後、シリコン窒化膜２２上にレジストを塗布した後、このレジストをリソグラフィ(Lithography)技術によりパターニングしながら、上記活性領域４に対応した形状のレジストパターン（図示せず。）を形成する。そして、このレジストパターンをマスクとして、シリコン窒化膜２２及びシリコン酸化膜２１をドライエッチングによりパターニングした後、レジストパターンを除去する。これにより、半導体基板２上には、上記活性領域４に対応した形状にパターニングされたシリコン酸化膜２１及びシリコン窒化膜２２が残存した状態となる。なお、本例では、厚さ約１３ｎｍのシリコン酸化膜２１と、厚さ約１４０ｎｍのシリコン窒化膜２２とを形成した。
【００３７】
次に、図６に示すように、パターニングされたシリコン窒化膜２２をマスクとして、半導体基板２の表層をドライエッチングによりパターニングする。これにより、半導体基板１０１の表層には、溝２ａが形成されることになる。なお、本例では、深さ約２００ｎｍの溝２ａを形成した。
【００３８】
次に、図７に示すように、半導体基板２上の全面に亘って、ＨＤＰ−ＣＶＤ(High Density Plasma−Chemical Vapor Deposition）法によりシリコン酸化膜２３を成膜した後に、シリコン窒化膜２２をストッパとして、シリコン酸化膜２３が成膜された面を化学的機械研磨(ＣＭＰ：Chemical Mechanical Polishing)により研磨しながら、シリコン窒化膜２２の表面が露出するまで平坦化を行う。これにより、シリコン酸化膜２３が溝２ａ内に埋め込まれた状態となる。なお、本例では、厚さ約３５０ｎｍのシリコン酸化膜２３を成膜した。
【００３９】
次に、図８に示すように、シリコン窒化膜２２を熱燐酸により除去する。これにより、半導体基板２のセルアレイ領域内には、上述した素子分離領絶縁膜３によって絶縁分離された複数の活性領域４が形成されることになる。
【００４０】
次に、図９に示すように、半導体基板２上の全面に亘って上記シリコン窒化膜２２よりも薄いシリコン窒化膜２４を成膜する。これにより、シリコン窒化膜２４の一部は、上述したシリコン酸化膜２３よりも一段低くなされた活性領域４上の凹部内に埋め込まれた状態となる。なお、本例では、厚さ１５〜２５ｎｍ程度のシリコン窒化膜を形成した。
【００４１】
次に、図１０に示すように、シリコン窒化膜２４上の全面に亘ってシリコン酸化膜２５を成膜した後、シリコン窒化膜２４をストッパとして、シリコン酸化膜２５が成膜された面を化学的機械研磨(ＣＭＰ：Chemical Mechanical Polishing)により研磨しながら、シリコン窒化膜２４の表面が露出するまで平坦化を行う。これにより、シリコン酸化膜２５は、上述した活性領域４上の凹部内に埋め込まれた状態となる。
【００４２】
次に、図１１に示すように、半導体基板２上にレジストを塗布した後、このレジストをリソグラフィ(Lithography)技術によりパターニングしながら、上記活性領域４上のゲート電極６、ドレイン領域７及びソース領域８ａ，８ｂに対応した位置に開口を有するレジストパターン２６を形成する。
【００４３】
次に、図１２に示すように、レジストパターン２６をマスクとして、シリコン窒化膜２４をドライエッチングによりパターニングした後、このレジストパターン２６を除去する。そして、シリコン酸化膜２５をエッチバックした後に、シリコン窒化膜２４及びシリコン酸化膜２５をマスクとして、半導体基板２の表層を異方性のドライエッチングによりパターニングする。これにより、活性領域４には、図１３に示すように、底面１５ａに向かって幅狭となる一対の溝１５と、これら溝１５の間で上部側が下部側よりも幅狭となるフィン１６とが形成されることになる。なお、本例では、レジストパターン２６の除去後に、シリコン酸化膜２５を１３ｎｍ程度エッチバックし、半導体基板２の表層を異方性のドライエッチングにより１００〜１５０ｎｍ程度除去した。また、エッチング時の基板温度を５〜３０℃に制御することにより、溝１５の底面に対してフィン１６の側面のなす角度を８５゜以上９０゜未満の範囲となるようにした。
【００４４】
次に、図１４に示すように、シリコン酸化膜２５をフッ化水素酸水溶液により除去すると共に、図１５に示すように、シリコン窒化膜２４を熱燐酸により除去する。さらに、図１６に示すように、シリコン酸化膜２１をフッ化水素酸水溶液により除去する。
【００４５】
次に、図１７に示すように、活性領域４の表面を熱酸化により酸化させてシリコン酸化膜からなるゲート絶縁膜５を形成する。また、ゲート絶縁膜５は、熱酸化によるシリコン酸化膜に限定せれず、ＣＶＤ法により形成される高温酸化シリコン膜（ＨＴＯ）や、高誘電率膜などであってもよい。なお、本例では、熱酸化により厚さ７ｎｍのゲート絶縁膜５を形成した。
【００４６】
ここで、本発明の製造方法では、上述した図２に示すように、ゲート絶縁膜５の溝１５の底面１５ａに接する部分の膜厚ＳＢをフィン１６の上面１６ｂに接する部分の膜厚ＳＴよりも厚くする（ＳＴ＞ＳＢ）。このため、本発明の製造方法では、活性領域４の両側に形成される溝１５を底面１５ａに向かって幅狭となる形状とすることによって、フィン１６の側面１６ａを溝１５の底面１５ａに向かって傾斜した形状としている。
【００４７】
具体的に、本発明では、溝１５の底面１５ａの幅ＷＢをフィン１６の上面１６ｂに接するゲート絶縁膜５の膜厚ＳＴの２倍よりも小さくすることが好ましく（２ＳＴ＞ＷＢ）、溝１５の底面１５ａに対してフィン１６の側面１６ａのなす角度を８５゜以上９０゜未満とすることが好ましい（８５゜≦θ＜９０゜）。
【００４８】
これにより、本発明の製造方法では、ゲート絶縁膜５の成膜時に、自己整合的にゲート絶縁膜５の溝１５の底面１５ａに接する部分の膜厚ＳＢをフィン１６の上面１６ｂに接する部分の膜厚ＳＴよりも厚くすることが可能である。
【００４９】
次に、図１８に示すように、半導体基板２上の全面に亘って、上記ゲート電極６となるポリシリコン膜２７と、上記ワード配線１２となるタングステン（Ｗ）とタングステンナイトライド（ＷＮ）との積層膜２８と、上記絶縁膜ハードマスク１３となるシリコン窒化膜２９とを順次積層して形成する。
【００５０】
次に、図１９に示すように、シリコン窒化膜２９上にレジストを塗布した後、このレジストをリソグラフィ(Lithography)技術によりパターニングしながら、上記ゲート電極６上の領域に対応した形状のレジストパターン３０を形成する。そして、このレジストパターン３０をマスクとして、ポリシリコン膜２７、Ｗ−ＷＮ積層膜２８及びシリコン窒化膜２９をドライエッチングによりパターニングした後、レジストパターン３０を除去する。
【００５１】
これにより、図２０に示すように、上記ゲート電極６、ワード配線１２及び絶縁膜ハードマスク１３が形成されることになる。また、溝１５の内側にゲート絶縁膜５を介してゲート電極６の一部が埋め込まれると共に、溝１５の間で立ち上がり形成されたフィン１６をゲート電極６が跨ぐように形成される。
【００５２】
次に、図２１に示すように、シリコン窒化膜を成膜した後に、異方性ドライエッチングによりエッチバックを行い、上述したサイドウォール１４を形成する。なお、本例では、厚さ約１７ｎｍのシリコン窒化膜を成膜した。
【００５３】
次に、図２１に示すように、半導体基板２上の全面に亘ってシリコン酸化膜３１を成膜した後に、このシリコン酸化膜３１をＣＭＰ法により研磨しながら表面の平坦化を行う。なお、本例では、厚さ約５００ｎｍのシリコン酸化膜３１を成膜した後に、このシリコン酸化膜３１をＣＭＰ法により約２００ｎｍだけ研磨することで表面の平坦化を行った。
【００５４】
次に、図２２に示すように、半導体基板２上にレジストを塗布した後、このレジストをリソグラフィ(Lithography)技術によりパターニングしながら、上記活性領域４上のドレイン領域７及びソース領域８ａ，８ｂに対応した位置に開口を有するレジストパターン３２を形成する。そして、このレジストパターンをマスクとして、シリコン酸化膜３１をドライエッチングによりパターニングし、上述したコンタクトホール９ａ，９ｂ，９ｃを形成する。
【００５５】
次に、図２３に示すように、コンタクトホール９ａ，９ｂ，９ｃから露出した活性領域４に不純物を導入し、上述したドレイン領域７及びソース領域８ａ，８ｂを形成する。なお、本例では、不純物としてＰをイオン注入し、そのイオン注入量を６×１０１２ｃｍ−２とした。また、不純物としては、Ｐ及びＡｓをイオン注入してもよく、この場合、Ｐのイオン注入量を６×１０１２ｃｍ−２、Ａｓのイオン注入量を１×１０３ｃｍ−２とすることが好ましい。
【００５６】
次に、図２４に示すように、上記コンタクトプラグ１０ａ，１０ｂ，１０ｃとなるポリシリコン膜を成膜した後に、レジストパターン３２を除去する。これにより、コンタクトホール９ａ，９ｂ，９ｃに埋め込まれたコンタクトプラグ１０ａ，１０ｂ，１０ｃが形成される。なお、本例では、Ｐを４×１０２０ｃｍ−３ドープしたポリシリコン膜を３００ｎｍ成膜した。
以上のような工程を経ることによって、上記フィン型ＦＥＴ１を製造することができる。
【００５７】
その後は、図示を省略するが、通常のＤＲＡＭの製造工程を経ることによって、セルアレイ領域内に配置されるメモリーセルの選択用トランジスタに上記フィン型ＦＥＴ１を用いると共に、１つの活性領域に２ビットのメモリーセルが配置された構造を有するＤＲＡＭ（Dynamic Random Access Memory）を製造することができる。
【００５８】
以上のように、本発明の製造方法では、活性領域４の両側に溝１５を形成し、この溝１５の内側にゲート絶縁膜５を介してゲート電極６の一部を埋め込むことによって、溝１５の間で立ち上がり形成されたフィン１６をゲート電極６が跨ぐように形成されたフィン型のチャネル構造を形成する際に、ゲート絶縁膜５の溝１５の底面１５ａに接する部分の膜厚ＳＢをフィン１６の上面１６ｂに接する部分の膜厚ＳＴよりも厚くする（ＳＴ＞ＳＢ）ことによって、サブチャネルの閾値電圧（Ｖth）を上げるために基板濃度を濃くする目的でイオン注入をするといったプロセスの追加が不要となり、製造コストの上昇を抑えたまま、更なる高速デバイス化に対応可能なフィン型ＦＥＴ１を製造することが可能となる。
【００５９】
なお、本発明は、上述したフィン型ＦＥＴ１に限定されるものではなく、活性領域の両側に溝が設けられ、この溝の内側にゲート絶縁膜を介してゲート電極の一部が埋め込まれることによって、溝の間で立ち上がり形成されたフィンをゲート電極が跨ぐように形成されたフィン型のチャネル構造を有する半導体装置、並びにこのような半導体装置を製造する場合において本発明を幅広く適用することが可能である。
【図面の簡単な説明】
【００６０】
【図１】図１は、本発明を適用した半導体装置の一例を示す平面図である。
【図２】図２は、図１に示す切断線Ｚ１−Ｚ１’による断面図である。
【図３】図３は、図１に示す切断線Ｚ２−Ｚ２’による断面図である。
【図４】図４は、図１に示す半導体装置の製造工程における切断線を示す平面図である。
【図５】図５は、図１に示す半導体装置の製造工程を順に示す断面図である。
【図６】図６は、図１に示す半導体装置の製造工程を順に示す断面図である。
【図７】図７は、図１に示す半導体装置の製造工程を順に示す断面図である。
【図８】図８は、図１に示す半導体装置の製造工程を順に示す断面図である。
【図９】図９は、図１に示す半導体装置の製造工程を順に示す断面図である。
【図１０】図１０は、図１に示す半導体装置の製造工程を順に示す断面図である。
【図１１】図１１は、図１に示す半導体装置の製造工程を順に示す断面図である。
【図１２】図１２は、図１に示す半導体装置の製造工程を順に示す断面図である。
【図１３】図１３は、図１に示す半導体装置の製造工程を順に示す断面図である。
【図１４】図１４は、図１に示す半導体装置の製造工程を順に示す断面図である。
【図１５】図１５は、図１に示す半導体装置の製造工程を順に示す断面図である。
【図１６】図１６は、図１に示す半導体装置の製造工程を順に示す断面図である。
【図１７】図１７は、図１に示す半導体装置の製造工程を順に示す断面図である。
【図１８】図１８は、図１に示す半導体装置の製造工程を順に示す断面図である。
【図１９】図１９は、図１に示す半導体装置の製造工程を順に示す断面図である。
【図２０】図２０は、図１に示す半導体装置の製造工程を順に示す断面図である。
【図２１】図２１は、図１に示す半導体装置の製造工程を順に示す断面図である。
【図２２】図２２は、図１に示す半導体装置の製造工程を順に示す断面図である。
【図２３】図２３は、図１に示す半導体装置の製造工程を順に示す断面図である。
【図２４】図２４は、図１に示す半導体装置の製造工程を順に示す断面図である。
【符号の説明】
【００６１】
１…フィン型ＦＥＴ（半導体装置）  ２…半導体基板  ３…素子分離絶縁膜  ４…活性領域  ５…ゲート絶縁膜  ６…ゲート電極  ７…ドレイン領域  ８ａ，８ｂ…ソース領域  ９ａ，９ｂ，９ｃ…コンタクトホール  １０ａ，１０ｂ，１０ｃ…コンタクトプラグ  １１…ビット線  １２…ワード配線  １３…絶縁膜ハードマスク  １４…サイドウォール  １５…溝  １５ａ…底面  １６…フィン  １６ａ…側面  １６ｂ…上面  ２１…シリコン酸化膜  ２２…シリコン窒化膜  ２３…シリコン酸化膜  ２４…シリコン窒化膜  ２５…シリコン酸化膜  ２６…レジストパターン  ２７…ポリシリコン膜  ２８…Ｗ−ＷＮ積層膜  ２９…シリコン窒化膜  ３０…レジストパターン  ３１…シリコン酸化膜  ３２…レジストパターン
【図１】
2009009988.tif 000003
【図２】
2009009988.tif 000004
【図３】
2009009988.tif 000005
【図４】
2009009988.tif 000006
【図５】
2009009988.tif 000007
【図６】
2009009988.tif 000008
【図７】
2009009988.tif 000009
【図８】
2009009988.tif 000010
【図９】
2009009988.tif 000011
【図１０】
2009009988.tif 000012
【図１１】
2009009988.tif 000013
【図１２】
2009009988.tif 000014
【図１３】
2009009988.tif 000015
【図１４】
2009009988.tif 000016
【図１５】
2009009988.tif 000017
【図１６】
2009009988.tif 000018
【図１７】
2009009988.tif 000019
【図１８】
2009009988.tif 000020
【図１９】
2009009988.tif 000021
【図２０】
2009009988.tif 000022
【図２１】
2009009988.tif 000023
【図２２】
2009009988.tif 000024
【図２３】
2009009988.tif 000025
【図２４】
2009009988.tif 000026