(57)【要約】【課題】強誘電体半導体記憶装置において多値情報を書き込む。【解決手段】強誘電体キャパシタと、強誘電体キャパシタの一方の電極に電流経路の一方が接続されたトランジスタと、強誘電体キャパシタの他方の電極と接続されたプレート線と、トランジスタのゲートに接続されたワード線と、一方が接地されているキャパシタの他方の電極及びトランジスタの他方に接続されたビット線と、ビット線の電位を検出するビット線電位検出回路と、ビット線電位検出回路からの出力により、プレート線の電位とビット線の電位とを同電位とする接続回路からなることを特徴とする強誘電体半導体記憶装置を提供することにより上記課題を解決する【選択図】図１
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【特許請求の範囲】
【請求項１】
強誘電体キャパシタと、
前記強誘電体キャパシタの一方の電極に電流経路の一方が接続されたトランジスタと、
前記強誘電体キャパシタの他方の電極と接続されたプレート線と、
前記トランジスタのゲートに接続されたワード線と、
一方が接地されているキャパシタの他方の電極及び前記トランジスタの電流経路の他方に接続されたビット線と、
前記ビット線の電位を検出するビット線電位検出回路と、
前記ビット線電位検出回路からの出力により、前記プレート線の電位と前記ビット線の電位とを同電位とする接続回路と、
からなることを特徴とする強誘電体半導体記憶装置。
【請求項２】
強誘電体キャパシタと、
前記強誘電体キャパシタの一方の電極に電流経路の一方が接続された第１のトランジスタと、
前記強誘電体キャパシタの他方の電極と接続されたプレート線と、
前記第１のトランジスタのゲートに接続されたワード線と、
一方が接地されているキャパシタの他方の電極及び前記第１のトランジスタの電流経路の他方に接続されたビット線と、
前記ビット線及び前記ビット線における電位と比較するための信号線と接続されたコントローラと、
前記コントローラからの出力がゲートと接続され、電流経路の一方がビット線と接続され、電流経路の他方が前記プレート線と接続された第２のトランジスタと、
からなることを特徴とする強誘電体半導体記憶装置。
【請求項３】
前記コントローラは、前記ビット線における電位が、前記信号線に入力された電位以上となった場合に、前記第２のトランジスタをＯＮ状態とするための信号を出力するものであることを特徴とする請求項２に記載の強誘電体半導体記憶装置。
【請求項４】
前記信号線に入力する信号が、複数の電位のうち選択した電位からなる信号であって、
前記信号線における電位により、前記強誘電体キャパシタの分極量を変化させることにより、一つの前記強誘電体キャパシタに２ビット以上の情報の記憶を行なうことを特徴とする請求項２または３に記載の強誘電体半導体記憶装置。
【請求項５】
前記強誘電体キャパシタに情報を記憶させる際には、プレート線に対しビット線に正の電圧を印加した後、前記ビット線をフローティング状態とし、
その後、前記プレート線において、接地に対し正となる電圧を上昇させながら印加するものであることを特徴とする請求項１から４のいずれかに記載の強誘電体半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体半導体記憶装置に関するものであり、特に、強誘電体キャパシタとそれに接続されたトランジスタからなる強誘電体メモリセルを複数有した強誘電体半導体記憶装置に関するものである。
【背景技術】
【０００２】
半導体記憶装置の一つとして、特許文献１に記載されているような強誘電体メモリと呼ばれる強誘電体半導体記憶装置がある。この強誘電体メモリは、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型電界トランジスタ等のトランジスタと、強誘電体キャパシタから構成されるものであり、トランジスタのゲートがワード線に接続され、ドレインとソースが強誘電体キャパシタとビット線の間に接続されたものである。強誘電体キャパシタは、強誘電体薄膜の上下の各々に導電膜を形成することにより構成されており、一方の導電膜は、トランジスタのドレイン−ソースを介してビット線と接続されており、他方の導電膜はプレート線と接続されている。強誘電体メモリのメモリセルは、情報が「１」の場合と、「０」の場合とで、強誘電体キャパシタにおける分極方向を逆にすることにより、不揮発性メモリとして機能させることができる。
【０００３】
このメモリセルから情報を読み出す場合には、ビット線の電位をＧＮＤ電位に初期化した後、ワード線を制御してトランジスタをＯＮ状態とすることにより、強誘電体キャパシタがビット線に接続される。次に、強誘電体キャパシタのプレート線の電位をＧＮＤ電位から所定の電位まで移行させる。これにより、強誘電体キャパシタに分極している電荷がビット線に移動する。これにより、ビット線の電位が分極電荷の状態に応じて大きく上昇する場合と、小さく上昇する場合とがあり、このビット線における電位の変化をセンスアンプ等により増幅して読み出す。
【０００４】
このような強誘電体キャパシタにおいては、印加電圧に応じて蓄積される電荷量が異なるため、所定の電荷量を得るためには、所定の電圧を印加する必要がある。
【特許文献１】特開２００２−１７０３８０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、強誘電体キャパシタとそれに接続されたトランジスタからなる強誘電体メモリセルにおいて、所定の電荷量を蓄積することのできる強誘電体半導体記憶装置を提供する。
【課題を解決するための手段】
【０００６】
本発明の一態様に係る強誘電体半導体記憶装置は、強誘電体キャパシタと、前記強誘電体キャパシタの一方の電極に電流経路の一方が接続されたトランジスタと、前記強誘電体キャパシタの他方の電極と接続されたプレート線と、前記トランジスタのゲートに接続されたワード線と、一方が接地されているキャパシタの他方の電極及び前記トランジスタの他方に接続されたビット線と、前記ビット線の電位を検出するビット線電位検出回路と、前記ビット線電位検出回路からの出力により、前記プレート線の電位と前記ビット線の電位とを同電位とする接続回路と、からなることを特徴とする。
【０００７】
また、本発明の一態様に係る強誘電体半導体記憶装置は、  強誘電体キャパシタと、前記強誘電体キャパシタの一方の電極に電流経路の一方が接続された第１のトランジスタと、前記強誘電体キャパシタの他方の電極と接続されたプレート線と、前記第１のトランジスタのゲートに接続されたワード線と、一方が接地されているキャパシタの他方の電極及び前記第１のトランジスタの他方に接続されたビット線と、前記ビット線及び前記ビット線における電位と比較するための信号線と接続されたコントローラと、前記コントローラからの出力がゲートと接続され、一方の端子がビット線と接続され、他方の端子が前記プレート線と接続された第２のトランジスタと、からなることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、強誘電体メモリからなる強誘電体半導体記憶装置において、容易に所定の電荷量を蓄積することが可能となる。これにより、一つの強誘電体メモリセルにおいて、多値情報の記憶をすることができる。
【発明を実施するための最良の形態】
【０００９】
〔第１の実施の形態〕
図１に本実施の形態における強誘電体メモリセルの構成を示す。本実施の形態における強誘電体メモリセルは、ＭＯＳ型電界トランジスタとキャパシタから構成されている。具体的には、ＭＯＳ型電界トランジスタＴｒ１のゲートはワード線ＷＬと接続されており、ソースは強誘電体キャパシタＣｆの一方の電極と接続されており、ドレインはビット線ＢＬと接続されている。強誘電体キャパシタＣｆの他方の電極は、プレート線ＰＬと接続されている。また、プレート線ＰＬは、ＭＯＳ型電界トランジスタＴｒ２のソースと接続されており、ＭＯＳ型電界トランジスタＴｒ２のドレインは、ビット線ＢＬと接続されている。ビット線ＢＬには、キャパシタＣｂの一方の電極が接続されており、他方の電極は接地（ＧＮＤ）されている。ビット線は、入力信号線ＣＯＮとともにコントローラＣに接続されており、コントローラＣの入力信号となる。コントローラＣでは、これらの入力信号に基づき出力信号を発する。具体的には、コントローラＣは、ビット線ＢＬ電位が入力信号線ＣＯＮにおける電位よりも高くなった場合には、ＭＯＳ型電界トランジスタＴｒ２がＯＮ状態となるようなＯＮ信号を出力する。コントローラＣからの出力は、ＭＯＳ型電界トランジスタＴｒ２のゲートに接続されているため、これによりＭＯＳ型電界トランジスタＴｒ２はＯＮ状態となる。以上より、本実施の形態における一つの強誘電体メモリセルは、２つのＭＯＳ型電界トランジスタＴｒ１、Ｔｒ２、強誘電体キャパシタＣｆ、キャパシタＣｂ、コントローラＣにより構成されている。
【００１０】
次に、図１に基づき本実施の形態における強誘電体メモリセルの動作について説明する。具体的には、本実施の形態における一つの強誘電体メモリセルにおいて、多値情報である４値（２ビットの情報）を記憶するための動作について説明する。本実施の形態において、この多値情報は、「００」、「０１」、「１０」、「１１」により表される。
【００１１】
図１に示す強誘電体メモリセルにおいて、情報を書き込む強誘電体メモリセルに接続されたワード線ＷＬに電界を印加し、ＭＯＳ型電界トランジスタＴｒ１をＯＮ状態にする。この後、プレート線ＰＬを接地（ＧＮＤ）した状態で、ビット線ＢＬにＶｃｃの電圧を印加する。これにより、強誘電体キャパシタＣｆの両端にはＶｃｃの電圧が印加され、これにより強誘電体キャパシタＣｆに分極Ｐ０が発生し、すべての強誘電体メモリセルにデータ「１１」が書き込まれる。
【００１２】
この後、実際に書き込むデータが、「１１」である場合には、図２に示すように、ビット線ＢＬにはＶｃｃの電圧が印加されたままで、プレート線ＰＬには電圧は印加されることなく、コントローラＣからビット線検出レベル信号ＢＬＳも出力されることはない。よって、ＭＯＳ型トランジスタＴｒ２も動作することはない。
【００１３】
一方、書き込むデータが、「０１」である場合には、図３に示すように、ビット線ＢＬをフローティング状態にする。この後、プレート線ＰＬの電圧を徐々に上昇させていく。これにより強誘電体キャパシタＣｆは分極し情報が記憶される。尚、ビット線ＢＬはフローティング状態になっているが、ビット線ＢＬはビット線寄生容量であるキャパシタＣｂを介して接地（ＧＮＤ）されているため、ビット線ＢＬの電位は、プレート線ＰＬに印加される電圧により強誘電体キャパシタの分極が反転し、これによりビット線ＢＬに移動した電荷量により定まる。即ち、プレート線ＰＬに印加された電圧がＶａであり、ＧＮＤに対するビット線の電位、即ち、キャパシタＣｂの両端に印加される電圧がＶｂであり、強誘電体キャパシタＣｆの両端に印加される電圧がＶｆである場合、強誘電体キャパシタＣｆとキャパシタＣｂは直列に接続され、キャパシタＣｂは接地されているため、キャパシタＣｂと強誘電体キャパシタＣｆに蓄えられる電荷量Ｑは同じとなる。このことから、
Ｑ＝Ｃｂ×Ｖｂ＝Ｃｆ×Ｖｆ・・・・・・・・・・（１）
となる。
Ｖａ＝Ｖｂ＋Ｖｆ・・・・・・・・・・・・・・・（２）
であることから、ビット線ＢＬの電位（ここでは、キャパシタＣｂの両端に印加される電圧）Ｖｂは、
Ｖｂ＝（Ｖａ×Ｃｆ）／（Ｃｂ＋Ｃｆ）・・・・・（３）
となる。
【００１４】
図４には、より詳細に経過時間とプレート線ＰＬ、ビット線ＢＬとの電位変動の関係を示す。ビット線電位ＶｂをコントローラＣにより検出し、ビット線電位Ｖｂが入力信号線ＣＯＮにおける電位Ｖｂ１以上となった場合には、コントローラＣは即座にＯＮ信号を出力しＭＯＳ型電界トランジスタＴｒ２をＯＮ状態とする。これにより、ＭＯＳ型電界トランジスタＴｒ２がＯＮ状態となる直前のビット線ＢＬの電位はＶｂ１となる。このときのプレート線ＰＬの電位はＶａ１、強誘電体キャパシタＣｆの両端に印加される電圧はＶｆ１となる。ＭＯＳ型電界トランジスタＴｒ２がＯＮ状態となると、プレート線ＰＬの電位とビット線ＢＬの電位とは等しくなり、強誘電体キャパシタＣｆの両端には電圧が印加されなくなるため、コントローラＣからＯＮ信号が出力される直前において、強誘電体キャパシタＣｆの両端に印加された電圧Ｖｆ１により生じた情報「１０」となる分極Ｐ１が維持され情報が記憶される。
【００１５】
次に、書き込むデータが、「０１」である場合には、図５に示すように、同様にビット線ＢＬをフローティング状態にした後、プレート線ＰＬの電圧を徐々に上昇させていく。これにより強誘電体キャパシタＣｆに電荷が蓄えられ情報が記憶される。尚、ビット線ＢＬはフローティング状態になっているが、ビット線ＢＬはビット線寄生容量であるキャパシタＣｂを介して接地（ＧＮＤ）されているため、ビット線ＢＬの電位は、プレート線ＰＬの電圧により強誘電体キャパシタの分極が反転することにより、ビット線ＢＬに移動した電荷量により定まる。具体的には、図３で説明した場合と同様である。
【００１６】
ビット線電位ＶｂをコントローラＣにより検出し、ビット線電位Ｖｂが入力信号線ＣＯＮにおける電位Ｖｂ２以上となった場合には、コントローラＣは即座にＯＮ信号を出力しＭＯＳ型電界トランジスタＴｒ２をＯＮ状態とする。これにより、ＭＯＳ型電界トランジスタＴｒ２がＯＮ状態となる直前のビット線ＢＬの電位はＶｂ２となる。このときのプレート線ＰＬの電位はＶａ２、強誘電体キャパシタＣｆの両端に印加される電圧はＶｆ２となる。ＭＯＳ型電界トランジスタＴｒ２がＯＮ状態となると、プレート線ＰＬの電位とビット線ＢＬの電位とは等しくなり、強誘電体キャパシタＣｆの両端には電圧が印加されなくなるため、コントローラＣからＯＮ信号が出力される直前において、強誘電体キャパシタＣｆの両端に印加された電圧Ｖｆ２により生じた情報「０１」となる分極Ｐ２が維持され情報が記憶される。
【００１７】
次に、書き込むデータが、「００」である場合には、図６に示すように、同様にビット線ＢＬをフローティング状態にした後、プレート線ＰＬの電圧を徐々に上昇させていく。これにより強誘電体キャパシタＣｆに電荷が蓄えられ情報が記憶される。尚、ビット線ＢＬはフローティング状態になっているが、ビット線ＢＬはビット線寄生容量であるキャパシタＣｂを介して接地（ＧＮＤ）されているため、ビット線ＢＬの電位は、プレート線ＰＬの電圧により強誘電体キャパシタの分極が反転することにより、ビット線ＢＬに移動した電荷量により定まる。具体的には、図３で説明した場合と同様である。
【００１８】
ビット線電位ＶｂをコントローラＣにより検出し、ビット線電位Ｖｂが入力信号線ＣＯＮにおける電位Ｖｂ３以上となった場合には、コントローラＣは即座にＯＮ信号を出力しＭＯＳ型電界トランジスタＴｒ２をＯＮ状態とする。これにより、ＭＯＳ型電界トランジスタＴｒ２がＯＮ状態となる直前のビット線ＢＬの電位はＶｂ３となる。このときのプレート線ＰＬの電位はＶａ３、強誘電体キャパシタＣｆの両端に印加される電圧はＶｆ３とする。ＭＯＳ型電界トランジスタＴｒ２がＯＮ状態となると、プレート線ＰＬの電位とビット線ＢＬの電位とは等しくなり、強誘電体キャパシタＣｆの両端には電圧が印加されなくなるため、コントローラＣからＯＮ信号が出力される直前において、強誘電体キャパシタＣｆの両端に印加された電圧Ｖｆ３により生じた情報「００」となる分極Ｐ３が維持され情報が記憶される。
【００１９】
図７（ａ）は、印加される電圧と残留分極との関係を示し、図７（ｂ）は、信号量と多値分布の関係を示す。最初に、プレート線ＰＬを接地（ＧＮＤ）した状態で、ビット線ＢＬに電圧Ｖｃｃを印加した後においては、強誘電体キャパシタＣｆは分極Ｐ０が生じ、電圧の印加を解除した後においても、この分極状態が保たれる。本実施の形態において強誘電体キャパシタＣｆにおける分極Ｐ０が生じている状態は、情報「１１」が記憶されている。
【００２０】
この後、前述のようにプレート線ＰＬに電圧を印加した後、強誘電体キャパシタＣｆの両端に印加される電圧がＶｆ１である場合、即ち、図３に示すように、入力信号線ＣＯＮにおける電位がＶｂ１である場合には、強誘電体キャパシタＣｆは分極Ｐ１が生じ、電圧の印加を解除した後においても、この分極状態が保たれる。本実施の形態において、強誘電体キャパシタＣｆにおける分極Ｐ１が生じている状態は、情報「１０」が記憶されている。
【００２１】
また、前述のようにプレート線ＰＬに電圧を印加した後、強誘電体キャパシタＣｆの両端に印加される電圧がＶｆ２である場合、即ち、図５に示すように、入力信号線ＣＯＮにおける電位がＶｂ２である場合には、強誘電体キャパシタＣｆは分極Ｐ２が生じ、電圧の印加を解除した後においても、この分極状態が保たれる。本実施の形態において、強誘電体キャパシタＣｆにおける分極Ｐ２が生じている状態は、情報「０１」が記憶されている。
【００２２】
また、前述のようにプレート線ＰＬに電圧を印加した後、強誘電体キャパシタＣｆの両端に印加される電圧がＶｆ３である場合、即ち、図６に示すように入力信号線ＣＯＮにおける電位がＶｂ３である場合には、強誘電体キャパシタＣｆは分極Ｐ３が生じ、電圧の印加を解除した後においても、この分極状態が保たれる。本実施の形態において、強誘電体キャパシタＣｆにおける分極Ｐ３が生じている状態は、情報「００」が記憶されている。以上より、強誘電体メモリセルにおいて、多値情報を正確に記憶させることができる。
【００２３】
図８は、上述した強誘電体メモリから構成させるＦｅＲＡＭのブロック図を示す。具体的には、強誘電体メモリセルを２次元的に配列させたセルアレイ１１においては、ロウ方向には、ロウデコーダ（Ｒ／Ｄ）とワード線ドライバ（ＷＬＤ）を備えたロウドライバ１２及びプレート線ドライバ（ＰＬＤ）１３が設けられている。ロウドライバ１２は、ワード線ＷＬによりメモリセルアレイ１１と接続されており、プレート線ドライバ（ＰＬＤ）１３は、プレート線ＰＬによりメモリセルアレイ１１と接続されている。
【００２４】
一方、カラム方向には、センスアンプ１４及びビット線（ＢＬ）電位検出回路１５が設けられており、ビット線ＢＬによりメモリセルアレイ１１と接続されている。ビット線（ＢＬ）電位検出回路１５には、データラッチ１６を介し、Ｉ／Ｏより、制御やデータとなる入力信号を入力する。また、ビット線（ＢＬ）電位検出回路１５の出力及び、プレート線ドライバ（ＰＬＤ）の出力は、ともにＰＬ−ＢＬ接続回路１７に入力している。尚、ビット線（ＢＬ）電位検出回路１５は、図１におけるコントローラＣにより構成されており、ＰＬ−ＢＬ接続回路１７は、図１におけるＭＯＳ型電界トランジスタＴｒ２により構成されている。
【００２５】
図９に基づき、より詳細に本実施の形態における強誘電体メモリについて説明する。本実施の形態における強誘電体メモリは、一つのワード線ＷＬ及びプレート線ＰＬを共有する強誘電体メモリセルが複数設けられることにより構成されている。前述の構成と同様に、各々の強誘電体メモリセル２１、２２、２３には、強誘電体キャパシタＣｆ１、Ｃｆ２、Ｃｆ３に接続されたＭＯＳ型電界トランジスタＴｒ１１、Ｔｒ２１、Ｔｒ３１、キャパシタＣｂ１、Ｃｂ２、Ｃｂ３、ＭＯＳ型電界トランジスタＴｒ１２、Ｔｒ２２、Ｔｒ３２、コントローラＣ１、Ｃ２、Ｃ３が各々設けられている。尚、図面上横方向には、ビット線（ＢＬ１、ＢＬ２、ＢＬ３）を共有する同様の構成の強誘電体メモリセルが複数配列されている。
【００２６】
本実施の形態では、各々の強誘電体メモリセルについて、異なる情報を同時に記憶させることができる。即ち、通常は、複数の強誘電体メモリセルを一つのページとした場合、プレート線ＰＬの電位により強誘電体メモリセルの書き込む情報を制御しようとする場合、ページ内の強誘電体メモリセルは、プレート線ＰＬを共有しているため、ページ単位でしか情報を書き込むことができないが、本実施の形態では、プレート線ＰＬを共有する同一ページ内の強誘電体メモリセルにおいても、各々異なる情報を書き込むことができる。
【００２７】
具体的には、コントローラＣ１の入力信号線ＣＯＮ１における電位と、コントローラＣ２の入力信号線ＣＯＮ２における電位と、コントローラＣ３の入力信号線ＣＯＮ３における電位とを各々異なる電位とすることにより、各々の入力信号線ＣＯＮ１、ＣＯＮ２、ＣＯＮ３に印加される電位に対応した情報が、各々の強誘電体キャパシタＣｆ１、Ｃｆ２、Ｃｆ３に異なる分極量による多値情報として書き込むことができる。よって、一つの強誘電体メモリセルに多値情報を高速に書き込む場合には、書き込み速度を向上させることができる。
【００２８】
〔第２の実施に形態〕
第２の実施の形態は、コントローラＣが３個のＭＯＳ型電界トランジスタにより構成される場合である。本実施の形態を図１０に基づき説明する。本実施の形態における強誘電体メモリセルは、ＭＯＳ型電界トランジスタとキャパシタから構成されている。
【００２９】
具体的には、ＭＯＳ型電界トランジスタＴｒ６１のゲートがワード線ＷＬと接続されており、ソースは強誘電体キャパシタＣｆの一方の電極と接続されており、ドレインはビット線ＢＬと接続されている。強誘電体キャパシタＣｆの他方の電極は、プレート線ＰＬと接続されている。また、プレート線ＰＬは、Ｎ型ＭＯＳ型電界トランジスタＴｒ６２のソース及びＰ型ＭＯＳ型電界トランジスタＴｒ６３のソースと接続されており、Ｎ型ＭＯＳ型電界トランジスタＴｒ６２のドレイン及びＰ型ＭＯＳ型電界トランジスタＴｒ６３のドレインは、ともにビット線ＢＬと接続されている。ビット線ＢＬは、キャパシタＣｂの一方の電極が接続されており、他方の電極は接地（ＧＮＤ）されている。コントローラは、Ｐ型ＭＯＳ型電界トランジスタＴｒ７３、Ｎ型ＭＯＳ型電界トランジスタＴｒ７２及びＮ型ＭＯＳ型電界トランジスタＴｒ７１を直列して接続したものからなり、Ｐ型ＭＯＳ型電界トランジスタＴｒ７３のソースは電源Ｖｐｐに接続され、Ｎ型ＭＯＳ型電界トランジスタＴｒ７１のドレインは接地（ＧＮＤ）されている。ビット線ＢＬは、Ｐ型ＭＯＳ型電界トランジスタＴｒ７３のゲート及びＮ型ＭＯＳ型電界トランジスタＴｒ７２のゲートと接続されている。尚、Ｐ型ＭＯＳ型電界トランジスタＴｒ７３及びＮ型ＭＯＳ型電界トランジスタＴｒ７２によりインバータ回路が形成される。また、Ｎ型ＭＯＳ型電界トランジスタＴｒ７１のゲートには入力信号線ＣＯＮが接続されている。
【００３０】
本実施の形態では、一つのメモリセルに２ビットの情報、即ち４値記憶の場合について説明する。情報の書き込みは、入力信号線ＣＯＮにおいて、３種類の電位を設定することにより、強誘電体キャパシタＣｆに記憶する情報を制御することができる。具体的には、入力信号線ＣＯＮに入力する電位が低い場合には、ビット線ＢＬにおける電位が低い電位であっても、直列に接続されたＰ型ＭＯＳ型電界トランジスタＴｒ７３とＮ型ＭＯＳ型電界トランジスタＴｒ７２から反転した出力が出力される。この出力は、Ｐ型ＭＯＳ型電界トランジスタＴｒ６３のゲート及びインバータＩｎを介しＮ型ＭＯＳ型電界トランジスタＴｒ６２のゲートに入力し、プレート線ＰＬとビット線ＢＬとを接続し、ビット線ＢＬの電位をプレート線ＰＬの電位と同電位にすることができる。
【００３１】
一方、入力信号線ＣＯＮに入力する電位が高い場合には、ビット線ＢＬにおける電位が高い電位でなければ、直列に接続されたＰ型ＭＯＳ型電界トランジスタＴｒ７３とＮ型ＭＯＳ型電界トランジスタＴｒ７２から反転した出力が出力されない。
【００３２】
従って、記憶する情報「１０」、「０１」、「００」に対応させて、３種類の異なる値の電位を入力信号線ＣＯＮに入力することにより、本実施の形態における強誘電体メモリセルにおいて多値記憶を行なうことができる。尚、本実施の形態における強誘電体メモリセルにおいても、第１の実施の形態と同様に複数の強誘電体メモリセルのアレイにより強誘電体メモリを構成することが可能である。
【００３３】
以上、実施の形態において本発明における強誘電体半導体記憶装置について詳細に説明したが、一つのメモリセルに３ビット以上の情報を記憶する場合にも適用可能である。また、本発明は上記実施の形態に限定されるものではなく、これ以外の形態をとることが可能である。
【図面の簡単な説明】
【００３４】
【図１】第１の実施の形態における強誘電体メモリセルの回路図
【図２】第１の実施の形態における強誘電体メモリセルに情報「１１」を書き込む際のタイムチャート
【図３】第１の実施の形態における強誘電体メモリセルに情報「１０」を書き込む際のタイムチャート
【図４】図３のタイムチャートの要部拡大図
【図５】第１の実施の形態における強誘電体メモリセルに情報「０１」を書き込む際のタイムチャート
【図６】第１の実施の形態における強誘電体メモリセルに情報「００」を書き込む際のタイムチャート
【図７】（ａ）印加電圧と残留分極の関係図、（ｂ）信号量と分布の関係図
【図８】第１の実施の形態における強誘電体メモリのブロック図
【図９】第１の実施の形態における強誘電体メモリセルアレイの構成図
【図１０】第２の実施の形態における強誘電体メモリセルの回路図
【符号の説明】
【００３５】
５・・・ＢＬ電位検出回路、７・・・ＢＬ・・・ビット線、Ｃ・・・コントローラ、Ｃｂ・・・キャパシタ、Ｃｆ・・・強誘電体キャパシタ、ＣＯＮ・・・入力信号線、ＰＬ・・・プレート線、Ｔｒ１、Ｔｒ２・・・ＭＯＳ型電界トランジスタ、ＷＬ・・・ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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