(57)【要約】【課題】キャパシタ容量のばらつきが十分に小さいキャパシタ部を備える電子部品を提供すること。【解決手段】キャパシタ部を備える電子部品。キャパシタ部が、基板上に形成された第１電極層と、第１電極層上に形成された誘電体膜４と、誘電体膜４の第１電極層とは反対側の面に接し、開口６ａを形成している絶縁層６と、開口６ａ内で誘電体膜４及び絶縁層６に接する第２電極層５とを有する。誘電体膜４の第１電極層とは反対側の面が、誘電体膜４と第２電極層５との界面Ｓ１の少なくとも一部が誘電体膜４と絶縁層６との界面Ｓ２よりも基板１側に位置するような段差４０を形成している。【選択図】図２
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【特許請求の範囲】
【請求項１】
基板と、前記基板上に設けられたキャパシタ部と、を備え、
前記キャパシタ部が、
前記基板上に形成された第１電極層と、
前記第１電極層上に形成された誘電体膜と、
前記誘電体膜の前記第１電極層とは反対側の面に接し、開口を形成している絶縁層と、
前記開口内で前記誘電体膜及び前記絶縁層に接する第２電極層と、
を有し、
前記誘電体膜の前記第１電極層とは反対側の面が、前記誘電体膜と前記第２電極層との界面の少なくとも一部が前記誘電体膜と前記絶縁層との界面よりも前記基板側に位置するような段差を形成している、
電子部品。
【請求項２】
前記段差の高さが３〜２０ｎｍである、請求項１記載の電子部品。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、キャパシタ部を備える電子部品に関する。
【背景技術】
【０００２】
近年の電子機器の小型・高機能化による発展に伴い、従来個別に使用されて来たインダクタＬ、コンデンサＣといった受動部品についても小型、高機能化の要求が高まってきている。こうした要求に答えるべく、小型かつ低背でしかも高い寸法精度を有する電子部品をスパッタリング、電子ビーム蒸着、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）等の薄膜形成プロセスや、フォトリソグラフィ、ドライエッチング、ウェットエッチング等の微細加工技術を用いて製造するための技術開発がなされてきている。これらの方式を採用する場合、支持基板上に電子部品の機能部分を一括形成した後に個片化し、端子部分を形成して製造されるのが一般的である。
【０００３】
上記のようなプロセスを用いて製造される電子部品の一つに薄膜キャパシタがある（例えば、特許文献１、２。）。薄膜キャパシタにおいては、一般に、下部電極上に誘電体膜が設けられ、この誘電体膜上に開口を形成する絶縁層が設けられる。この開口内において誘電体膜を間に挟んで下部電極と上部電極が対向配置される。開口部を有する絶縁層は、キャパシタ容量の大きさを制御する役目を担っている。
【特許文献１】特開２００２−２５８５４号公報
【特許文献２】特開２００５−１０９４１０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来、絶縁層によって形成された開口内に上部電極を設けた薄膜キャパシタは、キャパシタ容量のばらつきが大きいという問題があった。
【０００５】
そこで、本発明は、キャパシタ容量のばらつきが十分に小さいキャパシタ部を備える電子部品を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明者らは、上記課題を解決すべく鋭意検討の結果、誘電体膜の表面の段差がキャパシタ容量のばらつきと関連することを見出し、係る知見に基づいて本発明を完成させた。
【０００７】
本発明は、基板と、基板上に設けられたキャパシタ部とを備える電子部品に関する。本発明に係る電子部品において、キャパシタ部は、基板上に形成された第１電極層と、第１電極層上に形成された誘電体膜と、誘電体膜の第１電極層とは反対側の面に接し、開口を形成している絶縁層と、開口内で誘電体膜及び絶縁層に接する第２電極層とを有する。誘電体膜の第１電極層とは反対側の面は、誘電体膜と第２電極層との界面の少なくとも一部が誘電体膜と絶縁層との界面よりも基板側に位置するような段差を形成している。
【０００８】
上記本発明に係る電子部品によれば、キャパシタ容量のばらつきが十分に抑制される。
【０００９】
上記段差の高さは３〜２０ｎｍであることが好ましい。このようにすることで容量ばらつきを抑制するとともに、十分に高い耐電圧を得ることができる。
【発明の効果】
【００１０】
本発明によれば、キャパシタ容量のばらつきが十分に小さいキャパシタ部を備える電子部品が得られる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の好適な実施形態について詳細に説明する。ただし、本発明は以下の実施形態に限定されるものではない。
【００１２】
図１は、電子部品の一実施形態を示す断面図である。図１に示す電子部品１００は、基板１と、基板１上に設けられたキャパシタ部１０とを備える薄膜キャパシタである。キャパシタ部１０は、基板１上に形成された第１電極層３と、第１電極層３上に形成された誘電体膜４と、誘電体膜４の第１電極層３とは反対側の面に接し、開口６ａを形成している絶縁層６と、開口６ａ内で誘電体膜４及び絶縁層６に接する第２電極層５とから構成される。絶縁層６の厚さは好ましくは２〜３０μｍの範囲内にある。
【００１３】
図２は、図１中の領域Ａを拡大した断面図である。誘電体膜４の第１電極層３とは反対側の面は段差４０を形成しており、この段差４０により、誘電体膜４の面が第２電極層形成面Ｓ１と絶縁層形成面Ｓ２とに分けられている。第２電極層形成面Ｓ１、すなわち誘電体膜４と第２電極層５との界面は、絶縁層形成面Ｓ２、すなわち誘電体膜４と絶縁層６との界面よりも、基板１側に位置している。
【００１４】
段差４０は、絶縁層６の開口６ａを形成している端部に沿って形成されている。開口６ａは、一般に、絶縁層６をフォトリソグラフィー等の手法を利用してパターニングして形成される。開口６ａが形成されるようにパターニングされた絶縁層６の端部は、実際には厳密にきれいな直線上に形成されることはなく、微小な領域内でうねっている場合が多い。絶縁層６の端部がうねると、開口６ａの面積、すなわち第２電極層５が誘電体膜４に接する面積が変動する。この面積の変動がコンデンサ容量のばらつきの原因となり得る。
【００１５】
本実施形態のように誘電体膜４の表面に段差４０が形成されることにより、絶縁層６が誘電体膜４と第２電極層５との界面から離れた状態となるため、絶縁層６の端部のうねりの影響を受け難くなると推定される。
【００１６】
段差４０と絶縁層６の端部は同じ位置にある必要は必ずしもなく、絶縁層形成面Ｓ２の一部にまで第２電極層５がはみ出していてもよい。
【００１７】
段差の高さＤは、好ましくは３ｎｍ以上である。これにより容量ばらつき抑制の効果がより顕著に奏される。また、高さＤが大きくなりすぎるとコンデンサ部の耐電圧が低下する傾向にある。係る観点から高さＤは好ましくは２０ｎｍ以下、より好ましくは１０ｎｍ以下である。
【００１８】
基板１上には、基板平坦化膜１ｂ及びシード層３ａがこの順に積層されている。第１電極層３は、シード層３ａとシード層３ａ上に形成されためっき層３ｂとから構成される。第１電極層３は基板平坦化膜１ｂを介して基板１上に設けられる。第１電極層３は開口が形成されるようにパターニングされている。第１電極層３の厚さは好ましくは３〜２０μｍである。
【００１９】
誘電体膜４は、第１電極層３の基板１とは反対側の面を覆うとともに、第１電極層３の開口壁面及び開口の底面に位置する基板平坦化膜１ｂを覆うように延在している。また、誘電体膜４はキャパシタ部１０とは別の位置で開口４ａを形成しており、この開口内で第１電極層３と第２電極層５とが接続される。誘電体膜４の厚さは好ましくは５０ｎｍ〜１μｍである。
【００２０】
第２電極層５は、絶縁層６の一部が露出する開口が形成されるようにパターニングされており、第２電極層５と、第２電極層５の開口内の絶縁層６とを覆う封止層７が設けられている。第２電極層５の厚さは好ましくは３〜２０μｍであり、封止層７の厚さは好ましくは２〜３０μｍである。また、電子部品１００の両端部には、第１電極層３及び第２電極層５に接続される側面端子８が設けられている。
【００２１】
図３、４、５及び６は、電子部品の製造方法の一実施形態を示す工程図である。本実施形態に係る製造方法は、基板１上に第１電極層３を形成する工程（図３）と、第１電極層３上に誘電体膜４を形成する工程（図４）と、誘電体膜４上に、誘電体膜４の一部が露出する開口６ａが形成された絶縁層６を形成する工程（図４）と、開口６ａ内で露出する誘電体膜４の表面から誘電体膜４の一部を除去して誘電体膜４の表面に段差４０を形成する工程と、開口６ａ内で誘電体膜４及び絶縁層６に接する第２電極層５を形成する工程（図５）とを主として備える。
【００２２】
基板１を構成する材料としては、例えば、アルミナ、ジルコニア及びフォルステライトに代表されるセラミックやガラスのような絶縁性材料が用いられる。
【００２３】
基板１上に、基板平坦化膜１ｂ及びシード層３ａがこの順に形成される（図３（ａ））。基板平坦化膜１ｂ及びシード層３ａは、スパッタ等の方法により形成することができる。基板平坦化膜１ｂの材料としては平坦化の機能があれば特に限定されないが、セラミックス、ガラス、樹脂等用いることができる。例えばＳｉＯ２、Ａｌ２Ｏ３、ＺｒＯ２やポリイミド等の材料によって基板平坦化膜１ｂが形成される。シード層３ａは、Ｔｉ、Ｃｒ等から形成された基板平坦化膜１ｂ上の密着層と、密着層上に形成された、例えばＣｕ、Ａｇ、Ｎｉ及びＡｕから選ばれる導電性の金属材料から形成された層とから構成される。
【００２４】
シード層３ａ上にレジストパターン２０が感光性樹脂を用いて形成され（図３（ｂ））、レジストパターン２０によって覆われていない部分のシード層３ａ上にめっき層３ｂが形成される（図３（ｃ））。レジストパターン２０を剥離し（図３（ｄ））、露出したシード層３ａを除去して、基板平坦化膜１ｂが露出する開口を形成する第１電極層３が形成される（図３（ｅ））。
【００２５】
続いて、第１電極層３及び基板平坦化膜１ｂを覆う誘電体膜４が形成される（図４（ａ）。誘電体膜４は、蒸着、スパッタ、プラズマＣＶＤ、ＡＬＤ等の成膜プロセスを用いて誘電体材料を成膜することにより形成することができる。誘電体膜４を構成する誘電体材料としては、例えばＳｉＯ２、Ａｌ２Ｏ３、Ｓｉ３Ｎ４、ＡｌＮ、ＴｉＯ２、Ｔａ２Ｏ３、ＺｒＯ２、ＨｆＯ２、ＳｒＴｉＯ３、ＢＳＴ及びＰＺＴが挙げられる。
【００２６】
誘電体膜４の第１電極層３とは反対側の面上に、開口６ａを形成する絶縁層６が形成される（図４（ｂ））。絶縁層６は、例えば、誘電体膜３上に感光性樹脂層をスピンコート法によって形成し、パターン露光及び現像によりこれをパターン化する工程と、パターン化された感光性樹脂層を加熱硬化する工程とを経て形成される。感光性樹脂層の加熱により、耐熱性に優れた絶縁層６が得られる。感光性樹脂層を用いることにより、高精細且つ高精度にパターン化された絶縁層６を低コストで製造することが可能である。
【００２７】
絶縁層６を形成するために用いられる感光性樹脂としては、例えば、ノボラック樹脂、ベンゾシクロブテン樹脂、エポキシ樹脂及びポリイミド樹脂が挙げられる。
【００２８】
絶縁層６の形成の後、露出している誘電体膜４のうちキャパシタ部１０以外の部分を除去して、第１電極層３と第２電極層５とを接続するための開口４ａを形成する（図４（ｃ））。誘電体膜４の除去は、レジストパターンをマスクとして用いてミリングやＲＩＥのような方法で行うことができる。
【００２９】
その後、第２電極層５を形成する前に、開口６ａ内の誘電体膜４の一部をその表面から削り取って、誘電体膜４の第１電極層５とは反対側の面において段差４０（図２参照）を形成させる。誘電体膜４の選択的な除去は、スパッタエッチング（逆スパッタ）により好適に行うことができる。スパッタエッチングにより段差を形成すると、第２電極層５を形成するためのシード層の形成等の工程を同一装置内で引き続いて行うことができ、工程が簡略化されると共に誘電体膜４と第２電極層５の密着性を損なう事が無い。
【００３０】
当業者には理解されるように、スパッタエッチングの条件を適宜調整することにより、所望の高さの段差４０を形成することができる。スパッタエッチングの時間が長くなれば段差の高さが大きくなる傾向にある。具体的には、例えば３〜２０ｎｍ程度の高さの段差は、Ａｒガス：７０ｓｃｃｍ、圧力：０．３Ｐａ、ＲＦ出力：７００Ｗに設定し、１〜２０分程度のスパッタエッチングにより形成できる。スパッタエッチング前後の誘電体膜４の膜厚を測定し、その差を段差の高さとみなすことができる。
【００３１】
続いて、誘電体膜４及び絶縁層６上に、キャパシタ部１０と開口４ａとの間において絶縁層６が露出する開口が形成された第２電極層５が形成される（図５）。第２電極層５は、第１電極層３と同様に、シード層及びめっき層を順次形成し、不要部分のシード層を除去する方法により形成することができる。
【００３２】
その後さらに、第２電極層５及び絶縁層６を覆う封止層７を形成する（図６）。封止層７は、例えば、感光性樹脂をスピンコート法などによって塗布し、この感光性樹脂に対して露光及び現像を順次行った後、感光性樹脂を加熱硬化させる方法により形成することができる。封止層７を形成するために用いられる材料としては、例えばポリイミド樹脂、エポキシ樹脂及びベンゾシクロブテン樹脂が挙げられる。
【００３３】
以上、封止層７を形成する工程までは、基板１としての単一のウェハー上で複数の電子部品に相当する積層構造を一括して形成するウェハープロセスにより行うことができる。必要によりウェハーを裏面から研磨して薄肉化した後、個別の電子部品に相当する部分に個片化される。
【００３４】
個片化の後、基板１、第１電極層３及び第２電極層等から構成される積層体の両端部に、側面端子８を設ける工程を経て、図１の電子部品１００が得られる。側面端子８は、バレルめっきを利用した方法により形成することができる。
【００３５】
本発明に係る電子部品は以上説明した実施形態に限定されるものではなく、本発明の趣旨を逸脱しない限り適宜変形が可能である。例えば、本発明に係る電子部品は、キャパシタ部に加えてインダクタ部を備えていてもよい。キャパシタ部及びインダクタ部を接続してＬＣ共振回路を構成することが可能である。ＬＣ共振回路を用いて携帯電話等高周波用途のフィルタを得ることができる。
【実施例】
【００３６】
以下、実施例を挙げて本発明についてより具体的に説明する。ただし本発明は以下の実施例に限定されるものではない。
【００３７】
薄膜キャパシタの作製
平坦化処理を施したアルミナ基板（直径６インチ）上にシード層としてのＴｉ、Ｃｕをスパッタにより順に成膜した。Ｃｕ膜上に開口が形成されたパターンを有するレジストパターンをフォトリソグラフィーにより形成した。開口内のＣｕ膜上に電気めっきによりＣｕめっき層を形成し、レジストパターンを剥離した。露出したＣｕ膜をイオンミリングにより除去して、所定のパターンを有する第１電極層をアルミナ基板上に形成させた。
【００３８】
次に、得られた積層体の基板とは反対側の全面に、誘電体膜である窒化珪素（ＳｉＮｘ）膜をスパッタ又はプラズマＣＶＤにより形成した。窒化珪素体膜上に感光性ポリイミド樹脂をスピンコートにより塗布した。誘電体膜上の感光性ポリイミド樹脂を、キャパシタ部、ビア部及び端子電極接続部が開口するようにフォトリソグラフィーによりパターニングし、その後３００℃の加熱により硬化して、絶縁層を形成させた。その後、ビア部及び側面端子接続部が開口したレジストパターンを誘電体膜及び絶縁層上に形成し、ミリング又はＲＩＥにより開口内の誘電体膜を除去し、レジストパターンを剥離した。
【００３９】
絶縁層の開口内で露出した誘電体膜の表面を、スパッタエッチングにより削り取った。スパッタエッチングの条件はＡｒガス：７０ｓｃｃｍ、圧力：０．３Ｐａ、ＲＦ出力：７００Ｗに設定した。
【００４０】
スパッタエッチングの後、そのまま減圧状態を保持しつつ、第２電極層形成用のめっきシード層としてのＣｒ、Ｃｕをこの順にスパッタにより成膜した。キャパシタ部、ビア部及び端子電極接続部の部分のめっきシード層が露出した開口が形成されたレジストパターンを形成して開口内で電気めっきによりＣｕめっき層を形成した。その後、レジストパターンを剥離し、露出した不要部分のめっきシード層を除去して、第２電極層を形成させた。
【００４１】
続いて、感光性ポリイミド樹脂をスピンコートにより塗布し、露光、現像後に加熱硬化して、端子電極接続部において第２電極層が露出するようにパターニングされた封止層を形成させた。以上によりウェハープロセスを完了させた。
【００４２】
アルミナ基板を薄肉化した後、ダイシングにより個片化した。そして、端子電極用の下地電極を形成し、その上にバレルめっきにより側面端子を形成させて、図１と同様の構成を有する薄膜キャパシタを得た。
【００４３】
キャパシタ部における窒化珪素膜の膜厚が、成膜後及びスパッタエッチング後に表１に示す値となるように制御して、評価用の数種の薄膜キャパシタを作製した。成膜後及びスパッタエッチング後の膜厚差から、窒化珪素膜表面に形成された段差の大きさを求めた。
【００４４】
キャパシタ容量の面内バラツキの測定
ウェハープロセスを完了した後、ＲＦプローブを用いて、ネットワークアナライザーによりアルミナ基板上のキャパシタ部２５点について、キャパシタの容量を測定した。キャパシタ容量は周波数２ＧＨｚでの測定結果を記載した。容量のバラツキ（％）は式：（容量最大値−容量最小値）／平均値×１００により算出した。
【００４５】
キャパシタ絶縁破壊試験
得られた薄膜キャパシタに対して、０Ｖから開始して２Ｖ／秒の速度で増加させながら、ＤＣ電圧を印加させた。このとき、電流値を計測し、ショートにより電流値が急激に増加した時点での電圧を絶縁破壊電圧とした。
【００４６】
【表１】
2009246181.tif 000003
【００４７】
表１に示される結果から明らかなように、窒化珪素膜表面に段差を形成させることにより、キャパシタ容量の面内バラツキが顕著に抑制された。また、特に段差が２０ｎｍ以下である場合には１００Ｖ以上の良好な絶縁破壊電圧（耐電圧）が維持された。
【図面の簡単な説明】
【００４８】
【図１】電子部品の一実施形態を示す端面図である。
【図２】図１の電子部品の一部を拡大した端面図である。
【図３】電子部品の製造方法の一実施形態を示す工程図である。
【図４】電子部品の製造方法の一実施形態を示す工程図である。
【図５】電子部品の製造方法の一実施形態を示す工程図である。
【図６】電子部品の製造方法の一実施形態を示す工程図である。
【符号の説明】
【００４９】
１…基板、３…第１電極層、４…誘電体膜、５…第２電極層、６…絶縁層、６ａ…開口、７…封止層、８…側面端子、１０…キャパシタ部、２０…レジストパターン、１００…電子部品。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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