(57)【要約】【課題】認識精度を向上させることが可能な半導体素子を提供する。【解決手段】この半導体レーザ素子（半導体素子）１０は、半導体素子層１２と、半導体素子層１２の主表面上に配置された電極層１３とを備え、半導体素子層１２の主表面には、Ｙ方向に延びる段差部１０ｃおよび１０ｄと、Ｘ方向に延びる段差部１０ｅおよび１０ｆとが形成されている。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層の主表面上に配置された電極層とを備え、
前記半導体層の主表面には、第１の方向に延びる第１段差部と、前記第１の方向と略直交する第２の方向に延びる第２段差部とが形成されていることを特徴とする半導体素子。
【請求項２】
前記半導体層は、前記第１の方向に延びる光導波路を含み、
前記第１段差部は、前記光導波路の延びる前記第１の方向に沿って形成され、
前記第２段差部は、前記光導波路の延びる方向と略直交する前記第２の方向に沿って形成されていることを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記第１段差部および前記第２段差部は、前記半導体層の主表面に対して傾斜した平面を含むことを特徴とする請求項１または２に記載の半導体素子。
【請求項４】
前記第１段差部および前記第２段差部の表面は、鏡面に形成されていることを特徴とする請求項３に記載の半導体素子。
【請求項５】
前記半導体層の前記電極層が配置されていない領域には、前記第１段差部および前記第２段差部と底面とを含む凹部が形成され、
前記凹部の第１段差部および第２段差部は、前記凹部の底面と前記電極層との間に配置されていることを特徴とする請求項１〜４のいずれか１項に記載の半導体素子。
【請求項６】
前記凹部の底面は、鏡面に形成されていることを特徴とする請求項５に記載の半導体素子。
【請求項７】
前記半導体層は、前記半導体層の主表面とは反対側に配置された半導体基板を含み、
前記凹部は、前記半導体層の主表面から前記半導体基板に達するように形成されていることを特徴とする請求項６に記載の半導体素子。
【請求項８】
前記凹部は、前記半導体層のコーナー部に設けられていることを特徴とする請求項５〜７のいずれか１項に記載の半導体素子。
【請求項９】
前記半導体層は、第１光導波路を有する第１半導体素子部と、第２光導波路を有する第２半導体素子部とを含み、
前記第１段差部および前記第２段差部は、前記第１半導体素子部の第１光導波路と前記第２半導体素子部の第２光導波路との間の領域よりも外側の領域に配置されていることを特徴とする請求項１〜８のいずれか１項に記載の半導体素子。
【請求項１０】
前記第１段差部および前記第２段差部のいずれか一方は、前記第１光導波路および前記第２光導波路の延びる方向と直交する方向の前記半導体層の端面から前記第１光導波路および前記第２光導波路に向かって延びるように形成されているとを特徴とする請求項９に記載の半導体素子。
【請求項１１】
前記第１段差部および前記第２段差部の少なくとも一方は、複数からなり、
前記複数からなる第１段差部および第２段差部の少なくとも一方は、前記第１の方向または前記第２の方向に延びる同一直線上に配置されていることを特徴とする請求項１〜１０のいずれか１項に記載の半導体素子。
【請求項１２】
前記第１段差部および前記第２段差部は、エッチング加工により形成されていることを特徴とする請求項１〜１１のいずれか１項に記載の半導体素子。
【請求項１３】
請求項１〜１２のいずれか１項に記載の半導体素子と、
前記半導体素子が搭載されるサブマウントとを備えたことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体素子およびそれを備えた半導体装置に関し、特に、半導体レーザ素子などの半導体素子およびそれを備えた半導体装置に関する。
【背景技術】
【０００２】
従来、半導体レーザ素子などの半導体素子が知られている（たとえば、特許文献１参照）。この特許文献１には、第１発光層および第２発光層を備えた２波長半導体レーザ素子（半導体素子）が開示されている。この２波長半導体レーザ素子では、第１発光層および第２発光層上には、それぞれ電極層が形成されている。また、第１発光層および第２発光層の間には、第１発光層および第２発光層を互いに絶縁するための分離溝が形成されており、分離溝には、電流阻止埋込層が配置されている。
【０００３】
このような２波長半導体レーザ素子（半導体素子）をサブマウントに搭載する場合、通常、２波長半導体レーザ素子の上方から光を照射するとともに、その反射光により電極層などを画像認識することによって、２波長半導体レーザ素子の位置決めを行う。
【特許文献１】特開平８−１８１５４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記特許文献１に開示された２波長半導体レーザ素子（半導体素子）では、第１発光層および第２発光層などの半導体層を結晶成長させる際に、格子不整合により半導体層の表面が荒れる場合がある。この場合、半導体層上に形成される電極層の表面も荒れる場合がある。このため、２波長半導体レーザ素子をサブマウントに搭載する場合、電極層に光を照射した際の電極層からの反射光にムラが生じるので、電極層を画像認識しにくくなるという不都合がある。これにより、２波長半導体レーザ素子の認識精度が低下するという問題点がある。このように、２波長半導体レーザ素子の認識精度が低下した場合、２波長半導体レーザ素子の位置決め精度が低下するので、２波長半導体レーザ素子のサブマウントに対する搭載精度が低下するという不都合がある。
【０００５】
この発明は、上記のような課題を解決するためになされたものであり、この発明の目的は、認識精度を向上させることが可能な半導体素子およびそれを備えた半導体装置を提供することである。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、この発明の第１の局面による半導体素子は、半導体層と、半導体層の主表面上に配置された電極層とを備え、半導体層の主表面には、第１の方向に延びる第１段差部と、第１の方向と略直交する第２の方向に延びる第２段差部とが形成されている。
【０００７】
この第１の局面による半導体素子では、上記のように、半導体層の主表面に、第１の方向に延びる第１段差部と、第１の方向と略直交する第２の方向に延びる第２段差部とを形成することによって、半導体層および電極層に光を照射した場合、第１段差部および第２段差部からの反射光と、電極層からの反射光とにコントラスト差が生じるので、電極層の表面が荒れることにより電極層を画像認識しにくい場合にも、第１段差部および第２段差部を画像認識することができる。これにより、半導体素子の認識精度を向上させることができるので、半導体素子の位置決め精度を向上させることができる。その結果、半導体素子のサブマウントに対する搭載精度を向上させることができる。
【０００８】
また、第１の局面による半導体素子では、上記のように、第１の方向に延びる第１段差部と、第１の方向と略直交する第２の方向に延びる第２段差部とを形成することによって、第１の方向に延びる第１段差部を画像認識することにより、半導体素子の第２の方向（たとえば、Ｘ方向）の認識精度を向上させることができるとともに、第２の方向に延びる第２段差部を画像認識することにより、半導体素子の第１の方向（たとえば、Ｙ方向）の認識精度を向上させることができる。これにより、半導体素子の位置決め精度をより向上させることができるので、半導体素子のサブマウントに対する搭載精度をより向上させることができる。
【０００９】
上記第１の局面による半導体素子において、好ましくは、半導体層は、第１の方向に延びる光導波路を含み、第１段差部は、光導波路の延びる第１の方向に沿って形成され、第２段差部は、光導波路の延びる方向と略直交する第２の方向に沿って形成されている。このように構成すれば、第１段差部および第２段差部を画像認識することにより、光導波路の延びる方向と略直交する方向（たとえば、Ｘ方向）と、半導体素子の光導波路の延びる方向（たとえば、Ｙ方向）との認識精度を向上させることができる。
【００１０】
上記第１の局面による半導体素子において、好ましくは、第１段差部および第２段差部は、半導体層の主表面に対して傾斜した平面を含む。このように構成すれば、半導体層の上方から第１段差部および第２段差部を画像認識する場合、第１段差部および第２段差部が半導体層の主表面に対して垂直に形成されている場合に比べて、第１段差部および第２段差部の幅（面積）を大きくすることができる。これにより、第１段差部および第２段差部をより画像認識しやすくすることができるので、半導体素子の認識精度をより向上させることができる。
【００１１】
上記第１段差部および第２段差部が半導体層の主表面に対して傾斜した平面を含む半導体素子において、好ましくは、第１段差部および第２段差部の表面は、鏡面に形成されている。このように構成すれば、半導体層および電極層に光を照射した場合、第１段差部および第２段差部からの反射光にムラが生じるのを抑制することができるので、第１段差部および第２段差部をより画像認識しやすくすることができる。これにより、半導体素子の認識精度をより向上させることができる。
【００１２】
上記第１の局面による半導体素子において、好ましくは、半導体層の電極層が配置されていない領域には、第１段差部および第２段差部と底面とを含む凹部が形成され、凹部の第１段差部および第２段差部は、凹部の底面と電極層との間に配置されている。このように構成すれば、第１段差部および第２段差部のみならず、底面によっても画像認識することができるので、半導体素子の認識精度をより向上させることができる。
【００１３】
上記半導体層の電極層が配置されていない領域に凹部が形成されている半導体素子において、好ましくは、凹部の底面は、鏡面に形成されている。このように構成すれば、半導体層および電極層に光を照射した場合、凹部の底面からの反射光にムラが生じるのを抑制することができるので、凹部の底面を画像認識しやすくすることができる。これにより、半導体素子の認識精度をさらに向上させることができる。
【００１４】
この場合、好ましくは、半導体層は、半導体層の主表面とは反対側に配置された半導体基板を含み、凹部は、半導体層の主表面から半導体基板に達するように形成されている。このように構成すれば、凹部の底面を容易に鏡面に形成することができるので、容易に、凹部の底面を画像認識しやすくすることができる。
【００１５】
上記第１の局面による半導体素子において、好ましくは、凹部は、半導体層のコーナー部に設けられている。このように構成すれば、半導体層の主表面のコーナー部は、通常、光導波路や分離溝などが設けられておらず平坦に形成されているので、凹部を平坦な領域に設けることができる。これにより、凹部（第１段差部、第２段差部および底面）をより画像認識しやすくすることができる。
【００１６】
上記第１の局面による半導体素子において、好ましくは、半導体層は、第１光導波路を有する第１半導体素子部と、第２光導波路を有する第２半導体素子部とを含み、第１段差部および第２段差部は、第１半導体素子部の第１光導波路と第２半導体素子部の第２光導波路との間の領域よりも外側の領域に配置されている。このような、第１光導波路を有する第１半導体素子部と第２光導波路を有する第２半導体素子部とを含む半導体素子では、通常、第１半導体素子部と第２半導体素子部との間の領域には分離溝などが設けられており、第１半導体素子部の第１光導波路と第２半導体素子部の第２光導波路との間の領域よりも外側の領域は、第１半導体素子部と第２半導体素子部との間の領域に比べて、平坦に形成されている。このため、第１段差部および第２段差部を、第１半導体素子部の第１光導波路と第２半導体素子部の第２光導波路との間の領域よりも外側の領域に配置することにより、第１段差部および第２段差部を平坦な領域に配置することができるので、第１段差部および第２段差部をより画像認識しやすくすることができる。
【００１７】
この場合、好ましくは、第１段差部および第２段差部のいずれか一方は、第１光導波路および第２光導波路の延びる方向と直交する方向の半導体層の端面から第１光導波路および第２光導波路に向かって延びるように形成されている。このように構成すれば、第１光導波路および第２光導波路の延びる方向と交差する方向に形成されている第１段差部および第２段差部のいずれか一方の長さが小さくなるのを抑制することができるので、第１段差部および第２段差部のいずれか一方が画像認識しにくくなるのを抑制することができる。
【００１８】
上記第１の局面による半導体素子において、好ましくは、第１段差部および第２段差部の少なくとも一方は、複数からなり、複数からなる第１段差部および第２段差部の少なくとも一方は、第１の方向または第２の方向に延びる同一直線上に配置されている。このように構成すれば、複数からなる第１段差部および第２段差部の少なくとも一方の第１の方向または第２の方向の長さを大きくすることができるので、半導体素子の第１の方向および第２の方向の少なくとも一方の認識精度をより向上させることができる。
【００１９】
上記第１の局面による半導体素子において、好ましくは、第１段差部および第２段差部は、エッチング加工により形成されている。このように構成すれば、半導体層の主表面に第１段差部および第２段差部を容易に形成することができるとともに、第１段差部および第２段差部を容易に半導体層の主表面に対して傾斜した平面や鏡面に形成することができる。
【００２０】
この発明の第２の局面による半導体装置は、請求項１〜１２のいずれか１項に記載の半導体素子と、半導体素子が搭載されるサブマウントとを備えている。このように構成すれば、サブマウントに対する半導体素子の搭載精度が良好な半導体装置を得ることができる。
【発明の効果】
【００２１】
以上のように、本発明によれば、認識精度を向上させることが可能な半導体素子およびそれを備えた半導体装置を容易に得ることができる。
【発明を実施するための最良の形態】
【００２２】
（第１実施形態）
図１は、本発明の第１実施形態による半導体レーザ素子を備えた半導体レーザ装置の構造を示した断面図である。図２は、図１に示した第１実施形態による半導体レーザ素子の構造を示した平面図である。図３は、図２の１００−１００線に沿った断面図である。図４は、図１に示した第１実施形態による半導体レーザ素子の半導体素子層の構造を示した拡大断面図である。まず、図１〜図４を参照して、本発明の第１実施形態による半導体レーザ素子１０を備えた半導体レーザ装置１の構造について説明する。なお、半導体レーザ素子１０は、本発明の「半導体素子」の一例であり、半導体レーザ装置１は、本発明の「半導体装置」の一例である。
【００２３】
本発明の第１実施形態による半導体レーザ装置１は、図１に示すように、半導体レーザ素子１０と、半導体レーザ素子１０の主表面側が接合されるサブマウント２０と、サブマウント２０が搭載されるキャンタイプやフレームタイプなどのパッケージ３０とによって構成されている。
【００２４】
半導体レーザ素子１０は、図３に示すように、半導体基板１１と、半導体基板１１の主表面上に配置された半導体素子層１２と、半導体素子層１２の主表面上に配置された電極層１３と、半導体基板１１の下面（裏面）上に配置された電極層１４とによって構成されている。この半導体基板１１は、約１００μｍの厚みを有し、半導体素子層１２は、約１μｍの厚みを有する。なお、半導体基板１１および半導体素子層１２は、それぞれ、本発明の「半導体層」の一例である。
【００２５】
また、半導体レーザ素子１０は、図１に示すように、サブマウント２０に搭載された状態では、電極層１３がサブマウント２０の後述する半田層２３に接合されている。
【００２６】
また、半導体レーザ素子１０の半導体素子層１２は、図４に示すように、半導体基板１１上に形成されたバッファ層１２０、クラッド層１２１、活性層１２２、クラッド層１２３、コンタクト層１２４、ブロック層１２５およびキャップ層１２６によって構成されている。
【００２７】
クラッド層１２３のＸ方向の中央部には、Ｙ方向（図２参照）に延びる凸部１２３ａが形成されている。この凸部１２３ａ上に、コンタクト層１２４が形成されている。これらクラッド層１２３の凸部１２３ａおよびコンタクト層１２４によって、Ｙ方向に延びるリッジ部１２７が形成されている。なお、Ｘ方向は、本発明の「第２の方向」の一例であり、Ｙ方向は、本発明の「第１の方向」の一例である。
【００２８】
また、半導体素子層１２には、図２および図４に示すように、リッジ部１２７（図４参照）の下方に、Ｙ方向（図２参照）に延びる光導波路１２ａが形成されている。
【００２９】
ブロック層１２５は、図４に示すように、クラッド層１２３の凸部１２３ａ以外の上面、および、リッジ部１２７の側面を覆うように形成されている。キャップ層１２６は、コンタクト層１２４およびブロック層１２５上を覆うように形成されている。
【００３０】
ここで、第１実施形態では、図２に示すように、半導体素子層１２の主表面上のコーナー部１０ａ以外の領域に、電極層１３が配置されている。
【００３１】
また、第１実施形態では、半導体基板１１および半導体素子層１２には、電極層１３が形成されていないコーナー部１０ａに、４つの凹部１０ｂが形成されている。この４つの凹部１０ｂは、光導波路１２ａの延びる方向（Ｙ方向）に沿って延びる複数の段差部１０ｃおよび１０ｄと、光導波路１２ａの延びる方向（Ｙ方向）と直交する方向（Ｘ方向）に沿って延びる複数の段差部１０ｅおよび１０ｆと、底面１０ｇとによって構成されている。このＹ方向に沿って延びる複数の段差部１０ｃおよび１０ｄは、半導体レーザ素子１０のＸ方向の位置を認識するために設けられており、Ｘ方向に沿って延びる複数の段差部１０ｅおよび１０ｆは、半導体レーザ素子１０のＹ方向の位置を認識するために設けられている。また、複数の段差部１０ｃ〜１０ｆは、底面１０ｇと電極層１３との間に配置されている。なお、段差部１０ｃおよび１０ｄは、本発明の「第１段差部」の一例であり、段差部１０ｅおよび１０ｆは、本発明の「第２段差部」の一例である。
【００３２】
また、第１実施形態では、図３に示すように、凹部１０ｂは、半導体素子層１２の主表面から半導体基板１１に達するように形成されている。即ち、凹部１０ｂは、約１μｍよりも大きい深さを有し、凹部１０ｂの底面１０ｇは、半導体基板１１に形成されている。
【００３３】
また、第１実施形態では、凹部１０ｂはウェットエッチング加工により形成されており、凹部１０ｂの段差部１０ｃ〜１０ｆの表面および底面１０ｇは、鏡面に形成されている。
【００３４】
また、第１実施形態では、段差部１０ｃ〜１０ｆの表面は、半導体素子層１２の主表面に対して傾斜した平面に形成されている。また、底面１０ｇは、半導体素子層１２の主表面に対して平行な平面に形成されている。また、図２に示すように、２つの段差部１０ｃは、Ｙ方向に延びる同一直線上に配置されており、２つの段差部１０ｄも、Ｙ方向に延びる同一直線上に配置されている。また、２つの段差部１０ｅは、Ｘ方向に延びる同一直線上に配置されており、２つの段差部１０ｆも、Ｘ方向に延びる同一直線上に配置されている。
【００３５】
サブマウント２０は、図１に示すように、窒化アルミニウム層２１と、窒化アルミニウム層２１上に配置された電極層２２と、電極層２２の上面上の所定領域に配置された半田層２３と、窒化アルミニウム層２１の下面上に配置された金属層２４とによって構成されている。
【００３６】
半田層２３は、溶融することにより、半導体レーザ素子１０の電極層１３と接合するように構成されている。金属層２４は、サブマウント２０をパッケージ３０に強固に固定するために設けられている。
【００３７】
次に、図２〜図４を参照して、第１実施形態による半導体レーザ素子１０の製造プロセスについて説明する。
【００３８】
まず、図４に示すように、半導体基板１１上に、ＭＯＣＶＤ（有機金属気相成長）法などにより、バッファ層１２０、クラッド層１２１、活性層１２２、クラッド層１２３およびコンタクト層１２４を結晶成長させる。
【００３９】
そして、コンタクト層１２４のＸ方向の中央部に、Ｙ方向（図２参照）に延びるＳｉＯ2膜（図示せず）を形成した後、ＳｉＯ2膜（図示せず）をマスクとして、コンタクト層１２４の上面からクラッド層１２３の途中の深さまでをエッチング加工により除去する。その後、ＳｉＯ2膜（図示せず）を除去することにより、Ｙ方向に延びるリッジ部１２７を形成する。
【００４０】
そして、クラッド層１２３の凸部１２３ａ以外の上面、および、リッジ部１２７の側面を覆うように、ブロック層１２５を結晶成長させる。その後、コンタクト層１２４およびブロック層１２５上を覆うように、キャップ層１２６を結晶成長させる。
【００４１】
次に、第１実施形態では、図２に示すように、半導体基板１１および半導体素子層１２のコーナー部１０ａを、半導体素子層１２の主表面から半導体基板１１の途中の深さまでウェットエッチング加工することにより、凹部１０ｂを形成する。このとき、凹部１０ｂの段差部１０ｃ〜１０ｆの表面および底面１０ｇは、鏡面に形成される。また、段差部１０ｃ〜１０ｆは、図３に示すように、半導体素子層１２の主表面に対して傾斜した平面に形成され、底面１０ｇは、半導体素子層１２の主表面に対して平行な平面に形成される。
【００４２】
そして、図２に示すように、半導体素子層１２の主表面上のコーナー部１０ａ以外の領域に、電極層１３を形成する。なお、半導体素子層１２の結晶成長時の格子不整合により、半導体素子層１２の主表面が荒れている場合、電極層１３の表面も荒れやすくなる。
【００４３】
その後、図３に示すように、半導体基板１１の下面（裏面）上に、電極層１４を形成する。
【００４４】
以上のようにして、第１実施形態による半導体レーザ素子１０が形成される。
【００４５】
次に、図１および図２を参照して、第１実施形態による半導体レーザ装置１の製造プロセスについて説明する。
【００４６】
まず、サブマウント２０（図１参照）を画像認識するとともに、サブマウント２０を位置決めする。
【００４７】
そして、半導体レーザ素子１０を画像認識する。このとき、上方から半導体レーザ素子１０に光を照射して、図２に示した凹部１０ｂの段差部１０ｃ〜１０ｆおよび底面１０ｇと、電極層１３とからの反射光により、半導体レーザ素子１０を画像認識する。具体的には、段差部１０ｃ〜１０ｆの表面からの反射光は、均一な灰色として認識され、底面１０ｇからの反射光は、均一な白色として認識される。また、電極層１３からの反射光は、黒色として認識される。即ち、段差部１０ｃ〜１０ｆからの反射光と、底面１０ｇからの反射光と、電極層１３からの反射光とにコントラスト差が生じ、そのコントラスト差により半導体レーザ素子１０が画像認識される。
【００４８】
その後、図１に示すように、半導体レーザ素子１０の電極層１３をサブマウント２０の半田層２３上に配置する。そして、サブマウント２０の半田層２３を溶融することにより、電極層１３（半導体レーザ素子１０）と半田層２３（サブマウント２０）とを接合する。
【００４９】
以上のようにして、第１実施形態による半導体レーザ装置１が組み立てられる。
【００５０】
第１実施形態では、上記のように、半導体素子層１２の主表面に、Ｙ方向に延びる段差部１０ｃおよび１０ｄと、Ｘ方向に延びる段差部１０ｅおよび１０ｆとを形成することによって、半導体素子層１２および電極層１３に光を照射した場合、段差部１０ｃ〜１０ｆからの反射光と、電極層１３からの反射光とにコントラスト差が生じるので、電極層１３の表面が荒れることにより電極層１３を画像認識しにくい場合にも、段差部１０ｃ〜１０ｆを画像認識することができる。これにより、半導体レーザ素子１０の認識精度を向上させることができるので、半導体レーザ素子１０の位置決め精度を向上させることができる。その結果、半導体レーザ素子１０のサブマウント２０に対する搭載精度を向上させることができる。
【００５１】
また、第１実施形態では、Ｙ方向に延びる段差部１０ｃおよび１０ｄと、Ｘ方向に延びる段差部１０ｅおよび１０ｆとを設けることによって、Ｙ方向に延びる段差部１０ｃおよび１０ｄを画像認識することにより、半導体レーザ素子１０のＸ方向の認識精度を向上させることができるとともに、Ｘ方向に延びる段差部１０ｅおよび１０ｆを画像認識することにより、半導体レーザ素子１０のＹ方向の認識精度を向上させることができる。これにより、半導体レーザ素子１０の位置決め精度をより向上させることができるので、半導体レーザ素子１０のサブマウント２０に対する搭載精度をより向上させることができる。
【００５２】
また、第１実施形態では、段差部１０ｃ〜１０ｆを、半導体素子層１２の主表面に対して傾斜した平面に形成することによって、半導体素子層１２の上方から段差部１０ｃ〜１０ｆを画像認識する場合、段差部１０ｃ〜１０ｆが半導体素子層１２の主表面に対して垂直に形成されている場合に比べて、段差部１０ｃ〜１０ｆの幅（面積）を大きくすることができる。これにより、段差部１０ｃ〜１０ｆをより画像認識しやすくすることができるので、半導体レーザ素子１０の認識精度をより向上させることができる。
【００５３】
また、第１実施形態では、段差部１０ｃ〜１０ｆの表面を、鏡面に形成することによって、半導体素子層１２および電極層１３に光を照射した場合、段差部１０ｃ〜１０ｆからの反射光にムラが生じるのを抑制することができるので、段差部１０ｃ〜１０ｆをより画像認識しやすくすることができる。これにより、半導体レーザ素子１０の認識精度をより向上させることができる。
【００５４】
また、第１実施形態では、段差部１０ｃ〜１０ｆを、底面１０ｇと電極層１３との間に配置することによって、段差部１０ｃ〜１０ｆのみならず、底面１０ｇによっても画像認識することができるので、半導体レーザ素子１０の認識精度をより向上させることができる。
【００５５】
また、第１実施形態では、凹部１０ｂの底面１０ｇを、鏡面に形成することによって、半導体素子層１２および電極層１３に光を照射した場合、底面１０ｇからの反射光にムラが生じるのを抑制することができるので、底面１０ｇを画像認識しやすくすることができる。これにより、半導体レーザ素子１０の認識精度をさらに向上させることができる。
【００５６】
また、第１実施形態では、凹部１０ｂを、半導体素子層１２の主表面から半導体基板１１に達するように形成することによって、凹部１０ｂの底面１０ｇを容易に鏡面に形成することができるので、容易に、凹部１０ｂの底面１０ｇを画像認識しやすくすることができる。
【００５７】
また、第１実施形態では、凹部１０ｂを、半導体素子層１２のコーナー部１０ａに設けることによって、容易に、凹部１０ｂを平坦な領域に設けることができる。これにより、凹部１０ｂ（段差部１０ｃ〜１０ｆおよび底面１０ｇ）をより画像認識しやすくすることができる。
【００５８】
また、第１実施形態では、２つの段差部１０ｃ、２つの段差部１０ｄ、２つの段差部１０ｅおよび２つの段差部１０ｆを、それぞれ、Ｙ方向またはＸ方向に延びる同一直線上に配置することによって、段差部１０ｃおよび１０ｄのＹ方向の長さと、段差部１０ｅおよび１０ｆのＸ方向の長さとを大きくすることができるので、半導体レーザ素子１０のＸ方向およびＹ方向の認識精度をより向上させることができる。
【００５９】
また、第１実施形態では、凹部１０ｂを、ウェットエッチング加工により形成することによって、段差部１０ｃ〜１０ｆの表面および底面１０ｇを、容易に鏡面に形成することができるとともに、段差部１０ｃ〜１０ｆを、容易に半導体素子層１２の主表面に対して傾斜した平面に形成することができる。
（第２実施形態）
図５は、本発明の第２実施形態による２波長半導体レーザ素子を備えた半導体レーザ装置の構造を示した断面図である。図６は、図５に示した第２実施形態による２波長半導体レーザ素子の構造を示した平面図である。図７は、図６の２００−２００線に沿った断面図である。図８および図９は、図６の３００−３００線に沿った断面図である。図５〜図９を参照して、この第２実施形態では、上記第１実施形態と異なり、半導体素子が２波長半導体レーザ素子４０からなる場合について説明する。
【００６０】
本発明の第２実施形態による半導体レーザ装置１ａは、図５に示すように、２波長半導体レーザ素子４０と、２波長半導体レーザ素子４０の主表面側が接合されるサブマウント５０と、サブマウント５０が搭載されるキャンタイプやフレームタイプなどのパッケージ６０とによって構成されている。なお、２波長半導体レーザ素子４０は、本発明の「半導体素子」の一例であり、半導体レーザ装置１ａは、本発明の「半導体装置」の一例である。
【００６１】
ここで、第２実施形態による２波長半導体レーザ素子４０では、図７に示すように、約１００μｍの厚みを有する半導体基板４１の主表面上に配置された半導体素子層４２は、光導波路４２ａ（図６参照）を有する半導体素子部４２ｂと、光導波路４２ｃ（図６参照）を有する半導体素子部４２ｄとを含んでいる。この半導体素子部４２ｂは、例えば、赤色の光を出射し、半導体素子部４２ｄは、例えば、赤外光を出射する。また、半導体素子層４２（半導体素子部４２ｂおよび４２ｄ）は、約１μｍの厚みを有する。なお、半導体基板４１および半導体素子層４２は、それぞれ、本発明の「半導体層」の一例である。また、光導波路４２ａは、本発明の「第１光導波路」の一例であり、半導体素子部４２ｂは、本発明の「第１半導体素子部」の一例である。また、光導波路４２ｃは、本発明の「第２光導波路」の一例であり、半導体素子部４２ｄは、本発明の「第２半導体素子部」の一例である。
【００６２】
また、第２実施形態では、半導体基板４１および半導体素子層４２のＸ方向の中央部には、半導体素子部４２ｂと半導体素子部４２ｄとを分離するための分離溝４０ａが設けられている。
【００６３】
また、半導体素子部４２ｂと半導体素子部４２ｄとは、Ｘ方向に所定の間隔を隔てて配置されている。また、図６に示すように、半導体素子部４２ｂの光導波路４２ａ、および、半導体素子部４２ｄの光導波路４２ｃは、Ｙ方向に延びるように形成されている。
【００６４】
また、半導体素子部４２ｂおよび４２ｄの主表面上の所定領域には、それぞれ、電極層４３ａおよび４３ｂが形成されている。また、図７に示すように、半導体基板４１の下面（裏面）上には、電極層４４が形成されている。
【００６５】
また、２波長半導体レーザ素子４０は、図５に示すように、サブマウント５０に搭載された状態では、電極層４３ａおよび４３ｂが、それぞれ、サブマウント５０の後述する半田層５３ａおよび５３ｂに接合されている。
【００６６】
また、第２実施形態では、図６に示すように、半導体素子層４２および電極層４３ａには、光導波路４２ａおよび４２ｃの延びる方向（Ｙ方向）に沿って延びる段差部４０ｂが形成されている。また、半導体素子層４２、電極層４３ａおよび４３ｂには、光導波路４２ａおよび４２ｃの延びる方向（Ｙ方向）と直交する方向（Ｘ方向）に沿って延びる２つの段差部４０ｃおよび４０ｄが形成されている。これら段差部４０ｂ〜４０ｄは、光導波路４２ａからＸ方向に所定の間隔を隔てて配置されている。なお、段差部４０ｂは、本発明の「第１段差部」の一例であり、段差部４０ｃおよび４０ｄは、それぞれ、本発明の「第２段差部」の一例である。
【００６７】
また、第２実施形態では、段差部４０ｂ〜４０ｄは、半導体素子部４２ｂの光導波路４２ａと、半導体素子部４２ｄの光導波路４２ｃとの間の領域よりもＸ方向の外側の領域に配置されている。
【００６８】
また、第２実施形態では、段差部４０ｂ〜４０ｄは、上記第１実施形態と異なり、半導体基板１１に達することなく、半導体素子層４２に形成されている。即ち、段差部４０ｂ〜４０ｄは、約１μｍよりも小さい深さに形成されている。
【００６９】
また、段差部４０ｂは、半導体素子層４２のＹ方向の端面から、光導波路４２ａおよび４２ｃの延びる方向（Ｙ方向）に沿って形成されている。また、段差部４０ｃおよび４０ｄは、半導体素子層４２のＸ方向の端面から、光導波路４２ａおよび４２ｃに向かって延びるように形成されている。
【００７０】
また、段差部４０ｃおよび４０ｄは、光導波路４２ａおよび４２ｃの延びる方向（Ｙ方向）と直交する方向（Ｘ方向）に形成されているので、段差部４０ｂよりも長さが小さい。
【００７１】
また、第２実施形態では、段差部４０ｃおよび４０ｄは、Ｙ方向に延びる同一直線上に配置されている。
【００７２】
また、第２実施形態では、段差部４０ｂ〜４０ｄは、上記第１実施形態と異なり、ドライエッチング加工により形成されている。これにより、段差部４０ｂ〜４０ｄは、図８に示すように、半導体素子層４２（電極層４３ａおよび４３ｂ）の主表面に対して垂直な側面を有する。なお、段差部４０ｂ〜４０ｄは、上記第１実施形態と同様、ウェットエッチング加工により形成されていてもよい。この場合、段差部４０ｂ〜４０ｄは、図９に示すように、半導体素子層４２（電極層４３ａおよび４３ｂ）の主表面に対して傾斜した平面を有する。なお、段差部４０ｂ〜４０ｄの表面は、上記第１実施形態と同様、鏡面に形成されていることが好ましい。
【００７３】
なお、第２実施形態では、段差部４０ｂ〜４０ｄ内には、電極層４３ａおよび４３ｂは形成されていない。
【００７４】
サブマウント５０は、図５に示すように、窒化アルミニウム層５１と、窒化アルミニウム層５１上に配置された電極層５２と、電極層５２の上面上の所定領域に配置された半田層５３ａおよび５３ｂと、窒化アルミニウム層５１の下面上に配置された金属層５４とによって構成されている。
【００７５】
半田層５３ａおよび５３ｂは、溶融することにより、２波長半導体レーザ素子４０の電極層４３ａおよび４３ｂとそれぞれ接合するように構成されている。
【００７６】
なお、第２実施形態のその他の構造は、上記第１実施形態と同様である。
【００７７】
次に、図６および図７を参照して、第２実施形態による２波長半導体レーザ素子４０の製造プロセスについて説明する。
【００７８】
まず、図７に示すように、上記第１実施形態と同様のプロセスを用いて、半導体基板４１上に半導体素子層４２を形成する。
【００７９】
そして、半導体基板４１および半導体素子層４２のＸ方向の中央部を、半導体素子層４２の主表面から半導体基板４１の途中の深さまでウェットエッチング加工することにより、分離溝４０ａを形成する。これにより、半導体素子層４２が半導体素子部４２ｂと半導体素子部４２ｄとに分離される。
【００８０】
その後、半導体素子部４２ｂおよび４２ｄ上に、それぞれ、電極層４３ａおよび４３ｂを形成する。
【００８１】
次に、第２実施形態では、半導体素子層４２（半導体素子部４２ｂおよび４２ｄ）、電極層４３ａおよび４３ｂを、電極層４３ａおよび４３ｂの上面から半導体素子層４２の途中の深さまでドライエッチング加工することにより、段差部４０ｂ〜４０ｄ（図６参照）を形成する。
【００８２】
そして、半導体基板４１の下面（裏面）上に、電極層４４を形成する。
【００８３】
以上のようにして、第２実施形態による２波長半導体レーザ素子４０が形成される。
【００８４】
なお、第２実施形態の２波長半導体レーザ素子４０のその他の製造プロセスは、上記第１実施形態と同様である。
【００８５】
次に、図５および図６を参照して、第２実施形態による半導体レーザ装置１ａの製造プロセスについて説明する。
【００８６】
まず、サブマウント５０（図５参照）を画像認識するとともに、サブマウント５０を位置決めする。
【００８７】
そして、２波長半導体レーザ素子４０を画像認識する。このとき、図６に示した段差部４０ｂ〜４０ｄと、電極層４３ａおよび４３ｂとからの反射光により、２波長半導体レーザ素子４０を画像認識する。具体的には、第２実施形態では、段差部４０ｂ〜４０ｄからの反射光は、白色（または灰色）の線として認識される。
【００８８】
その後、図５に示すように、２波長半導体レーザ素子４０の電極層４３ａおよび４３ｂをサブマウント５０の半田層５３ａおよび５３ｂ上に配置する。そして、サブマウント５０の半田層５３ａおよび５３ｂを溶融することにより、電極層４３ａおよび４３ｂ（２波長半導体レーザ素子４０）と半田層５３ａおよび５３ｂ（サブマウント５０）とを接合する。
【００８９】
以上のようにして、第２実施形態による半導体レーザ装置１ａが組み立てられる。
【００９０】
なお、第２実施形態の半導体レーザ装置１ａのその他の製造プロセスは、上記第１実施形態と同様である。
【００９１】
第２実施形態では、上記のように、段差部４０ｂ〜４０ｄを、半導体素子部４２ｂの光導波路４２ａと半導体素子部４２ｄの光導波路４２ｃとの間の領域よりも外側の領域に配置することによって、半導体素子部４２ｂと半導体素子部４２ｄとの間の領域に分離溝４０ａが設けられている場合にも、段差部４０ｂ〜４０ｄを、平坦な領域に配置することができる。これにより、段差部４０ｂ〜４０ｄをより画像認識しやすくすることができる。なお、段差部４０ｂ〜４０ｄを分離溝４０ａの近傍に配置して画像認識する場合、分離溝４０ａと段差部４０ｂ〜４０ｄとを区別しにくくなるので、段差部４０ｂ〜４０ｄを画像認識しにくくなる。
【００９２】
また、第２実施形態では、段差部４０ｃおよび４０ｄを、半導体素子層４２のＸ方向の端面から光導波路４２ａおよび４２ｃに向かって延びるように形成することによって、段差部４０ｃおよび４０ｄのＸ方向の長さが小さくなるのを抑制することができるので、段差部４０ｃおよび４０ｄを画像認識しくくなるのを抑制することができる。
【００９３】
また、第２実施形態では、段差部４０ｃおよび４０ｄを、Ｘ方向に延びる同一直線上に配置することによって、２つの段差部４０ｃおよび４０ｄの長さが、それぞれ、段差部４０ｂの長さよりも小さい場合にも、２つの段差部４０ｃおよび４０ｄを合わせたＸ方向の長さを大きくすることができるので、２波長半導体レーザ素子４０のＹ方向の認識精度を向上させることができる。
【００９４】
なお、第２実施形態のその他の効果は、上記第１実施形態と同様である。
（第３実施形態）
図１０は、本発明の第３実施形態による２波長半導体レーザ素子の構造を示した平面図である。図１１は、図１０の４００−４００線に沿った断面図である。図１０および図１１を参照して、この第３実施形態では、上記第２実施形態と異なり、段差部７０ｂ〜７０ｄ内に電極層７３ａおよび７３ｂが配置されている場合について説明する。
【００９５】
本発明の第３実施形態による２波長半導体レーザ素子７０では、図１０に示すように、半導体素子層７２の半導体素子部７２ｂの主表面上には、光導波路４２ａおよび４２ｃの延びる方向（Ｙ方向）に沿って延びる段差部７０ｂが形成されている。また、半導体素子層７２の半導体素子部７２ｂおよび７２ｄの主表面上には、それぞれ、光導波路４２ａおよび４２ｃの延びる方向（Ｙ方向）と直交する方向（Ｘ方向）に沿って延びる段差部７０ｃおよび７０ｄが形成されている。なお、２波長半導体レーザ素子７０は、本発明の「半導体素子」の一例であり、半導体素子層７２は、本発明の「半導体層」の一例である。また、半導体素子部７２ｂは、本発明の「第１半導体素子部」の一例であり、半導体素子部７２ｄは、本発明の「第２半導体素子部」の一例である。また、段差部７０ｂは、本発明の「第１段差部」の一例であり、段差部７０ｃおよび７０ｄは、本発明の「第２段差部」の一例である。
【００９６】
ここで、第３実施形態では、図１０および図１１に示すように、半導体素子層７２の半導体素子部７２ｂの主表面上に形成された電極層７３ａは、段差部７０ｂおよび７０ｃ内にも配置されている。また、半導体素子層７２の半導体素子部７２ｄの主表面上に形成された電極層７３ｂは、段差部７０ｄ内にも配置されている。
【００９７】
なお、第３実施形態のその他の構造は、上記第２実施形態と同様である。
【００９８】
次に、図１０および図１１を参照して、第３実施形態による２波長半導体レーザ素子７０の製造プロセスについて説明する。
【００９９】
まず、図１１に示すように、上記第２実施形態と同様のプロセスを用いて、半導体基板４１上に、半導体素子部７２ｂと半導体素子部７２ｄとに分離された半導体素子層７２を形成する。
【０１００】
そして、第３実施形態では、上記第２実施形態と異なり、電極層７３ａおよび７３ｂを形成する前に、半導体素子層７２の半導体素子部７２ｂおよび７２ｄの主表面上に段差部７０ｂ〜７０ｄ（図１０参照）を形成する。
【０１０１】
その後、図１０および図１１に示すように、半導体素子部７２ｂおよび７２ｄ上に、それぞれ、電極層７３ａおよび７３ｂを形成する。このとき、第３実施形態では、段差部７０ｂおよび７０ｃ内には電極層７３ａが配置され、段差部７０ｄ内には電極層７３ｂが配置される。
【０１０２】
なお、第３実施形態の２波長半導体レーザ素子７０のその他の製造プロセスは、上記第２実施形態と同様である。
【０１０３】
また、第３実施形態の半導体レーザ装置の製造プロセス、および、第３実施形態の効果は、上記第２実施形態と同様である。
【０１０４】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【０１０５】
たとえば、上記実施形態では、半導体レーザ素子が搭載された半導体レーザ装置に本発明を適用したが、半導体レーザ素子以外の半導体素子が搭載された半導体装置に本発明を適用してもよい。
【０１０６】
また、上記実施形態では、半導体層を半導体基板および半導体素子層により構成した例について示したが、本発明はこれに限らず、半導体層を半導体素子層のみにより構成するとともに、半導体層（半導体素子層）の主表面とは反対側に半導体以外の材料からなる基板を設けてもよい。
【０１０７】
また、上記第１実施形態では、段差部をウェットエッチング加工により形成した例について示したが、本発明はこれに限らず、段差部をドライエッチング加工により形成してもよい。
【０１０８】
また、上記実施形態では、段差部および分離溝をエッチング加工により形成した例について示したが、本発明はこれに限らず、段差部および分離溝をエッチング加工以外の方法により形成してもよい。
【０１０９】
また、上記第１実施形態では、段差部を、半導体素子層の主表面に対して傾斜した平面に形成した例について示したが、本発明はこれに限らず、段差部を、半導体素子層の主表面に対して垂直に形成してもよい。
【０１１０】
また、上記第１実施形態では、４つの凹部を設けた例について示したが、本発明はこれに限らず、１〜３つ、または、５つ以上の凹部を設けてもよい。
【０１１１】
また、上記第２および第３実施形態では、分離溝を、電極層を形成する前に形成した例について示したが、本発明はこれに限らず、分離溝を、電極層を形成した後に形成してもよいし、段差部と同時に形成してもよい。
【図面の簡単な説明】
【０１１２】
【図１】本発明の第１実施形態による半導体レーザ素子を備えた半導体レーザ装置の構造を示した断面図である。
【図２】図１に示した第１実施形態による半導体レーザ素子の構造を示した平面図である。
【図３】図２の１００−１００線に沿った断面図である。
【図４】図１に示した第１実施形態による半導体レーザ素子の半導体素子層の構造を示した拡大断面図である。
【図５】本発明の第２実施形態による２波長半導体レーザ素子を備えた半導体レーザ装置の構造を示した断面図である。
【図６】図５に示した第２実施形態による２波長半導体レーザ素子の構造を示した平面図である。
【図７】図６の２００−２００線に沿った断面図である。
【図８】図６の３００−３００線に沿った断面図である。
【図９】図６の３００−３００線に沿った断面図である。
【図１０】本発明の第３実施形態による２波長半導体レーザ素子の構造を示した平面図である。
【図１１】図１０の４００−４００線に沿った断面図である。
【符号の説明】
【０１１３】
１、１ａ  半導体レーザ装置（半導体装置）
１０  半導体レーザ素子（半導体素子）
１０ａ  コーナー部
１０ｂ  凹部
１０ｃ、１０ｄ、４０ｂ、７０ｂ  段差部（第１段差部）
１０ｅ、１０ｆ、４０ｃ、４０ｄ、７０ｃ、７０ｄ  段差部（第２段差部）
１０ｇ  底面
１１、４１  半導体基板（半導体層）
１２、４２、７２  半導体素子層（半導体層）
１２ａ  光導波路
１３、４３ａ、４３ｂ、７３ａ、７３ｂ  電極層
２０、５０  サブマウント
４０、７０  ２波長半導体レーザ素子（半導体素子）
４２ａ  光導波路（第１光導波路）
４２ｂ、７２ｂ  半導体素子部（第１半導体素子部）
４２ｃ  光導波路（第２光導波路）
４２ｄ、７２ｄ  半導体素子部（第２半導体素子部）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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