(57)【要約】【課題】  読み出し誤差の少ない多値情報記憶可能な不揮発性半導体記憶装置及びその駆動方法を提供する。【解決手段】  読み出し処理時に、所定の印加条件の下で第１抵抗状態の可変抵抗素子に対して第１書き込み電圧を印加し、読み出し電圧を印加して抵抗状態を検出する処理ステップを、第１書き込み電圧の印加条件を同一の下で又は印加時間若しくは印加電圧の内の少なくとも何れか一の印加条件を変化させながら、第２抵抗状態に遷移したことを検出するまで繰り返し実行し、前記第２抵抗状態であることを初めて検出するまでに印加した第１書き込み電圧の印加条件に基づいて、処理ステップの開始前に第１抵抗状態に遷移させるために印加された第２書き込み電圧の印加条件を特定することで、当該第２書き込み電圧の印加条件に関連付けられた書き込み情報を読み出す。【選択図】        図１０
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【特許請求の範囲】
【請求項１】
両端に書き込み電圧が印加されることで印加条件に依存して第１抵抗状態と前記第１抵抗状態とは異なる第２抵抗状態の２状態間で相互に遷移可能であると共に、抵抗状態の遷移を可能にする印加条件が直前の遷移時に印加された書き込み電圧の印加条件に依存する可変抵抗素子を備えてなる不揮発性半導体記憶装置の駆動方法であって、
読み出し処理時において、
同一の印加条件の下で、又は印加時間若しくは印加電圧の内の少なくとも何れか一の印加条件を変化させながら、前記可変抵抗素子の抵抗状態が前記第２抵抗状態に遷移したことを検出するまで前記第１抵抗状態の前記可変抵抗素子に対して第１書き込み電圧を繰り返し印加し、
前記可変抵抗素子が前記第２抵抗状態であることを初めて検出するまでに印加した前記第１書き込み電圧の印加条件に基づいて、前記読み出し処理ステップの開始前に前記可変抵抗素子を前記第１抵抗状態に遷移させるために印加された第２書き込み電圧の印加条件を特定することで、当該第２書き込み電圧の印加条件に関連付けられた書き込み情報を読み出すことを特徴とする駆動方法。
【請求項２】
前記読み出し処理時において、
所定の印加条件の下で前記第１抵抗状態の前記可変抵抗素子に対して第１書き込み電圧を印加するステップ、及び読み出し電圧を印加して前記可変抵抗素子の抵抗状態を検出するステップ、からなる処理ステップを、前記第１書き込み電圧の印加条件を同一の下で又は印加時間若しくは印加電圧の内の少なくとも何れか一の印加条件を変化させながら、前記可変抵抗素子の抵抗状態が前記第２抵抗状態に遷移したことを検出するまで繰り返し実行することを特徴とする請求項１に記載の駆動方法。
【請求項３】
前記読み出し処理時において、
前記可変抵抗素子が前記第２抵抗状態であることを初めて検出したときの直前又は所定回数前に印加した前記第１書き込み電圧の印加時間若しくは印加電圧若しくはこれらの組み合わせ、又は前記第２抵抗状態であることを初めて検出するまでに印加した前記第１書き込み電圧の累積印加時間に基づいて、当該印加時間若しくは印加電圧若しくはこれらの組み合わせ又は前記累積印加時間に関連付けられた前記書き込み情報を特定して当該書き込み情報の読み出しを行うことを特徴とする請求項１又は２に記載の駆動方法。
【請求項４】
前記読み出し処理時において、
最初に前記第１書き込み電圧を印加してから前記可変抵抗素子が前記第２抵抗状態であることを初めて検出するまでに印加した前記第１書き込み電圧の印加回数に基づいて、当該印加回数に関連付けられた前記書き込み情報を特定して当該書き込み情報の読み出しを行うことを特徴とする請求項１〜３の何れか１項に記載の駆動方法。
【請求項５】
前記読み出し処理時において、
前記処理ステップ実行前に、読み出し電圧を印加して前記可変抵抗素子の抵抗状態を検出して前記可変抵抗素子が前記第１抵抗状態であるか否かを判断し、前記第１抵抗状態であると判断された前記可変抵抗素子に対して前記処理ステップを実行することを特徴とする請求項１〜４の何れか１項に記載の駆動方法。
【請求項６】
両端に書き込み電圧が印加されることで印加条件に依存して第１抵抗状態と前記第１抵抗状態とは異なる第２抵抗状態の２状態間で相互に遷移可能であると共に、抵抗状態の遷移を可能にする印加条件が直前の遷移時に印加された書き込み電圧の印加条件に依存する可変抵抗素子を備えてなる不揮発性半導体記憶装置の駆動方法であって、
書き込み処理時において、
書き込み情報に応じて印加条件を異ならせて前記第２抵抗状態の前記可変抵抗素子に対して第２書き込み電圧を印加することで、前記可変抵抗素子を前記第１抵抗状態に遷移させると共に当該遷移に用いた前記第２書き込み電圧の印加条件を記憶させることを特徴とする駆動方法。
【請求項７】
書き込み処理時において
前記書き込み情報に応じて印加時間、印加電圧、及び印加回数の内の少なくとも何れか一の印加条件を異ならせて前記可変抵抗素子に対して第２書き込み電圧を印加することを特徴とする請求項６に記載の駆動方法。
【請求項８】
書き込み情報に応じて印加条件を異ならせて前記第２抵抗状態の前記可変抵抗素子に対して第２書き込み電圧が印加されることで、前記可変抵抗素子を前記第１抵抗状態に遷移すると共に、当該遷移に用いた前記第２書き込み電圧の印加条件を記憶する書き込み処理を行い、前記書き込み処理を行った前記可変抵抗素子に対して前記読み出し処理を行うことを特徴とする請求項１〜５の何れか１項に記載の駆動方法。
【請求項９】
読み出し対象となる前記可変抵抗素子が、
前記書き込み情報に応じて印加時間、印加電圧、及び印加回数の内の少なくとも何れか一の印加条件を異ならせて前記第２書き込み電圧が印加されることで前記第２抵抗状態から前記第１抵抗状態への遷移に用いた前記第２書き込み電圧の印加条件が記憶されていることを特徴とする請求項８に記載の駆動方法。
【請求項１０】
前記読み出し処理時において、初めて前記第２抵抗状態に遷移するまでに印加した前記第１書き込み電圧の印加条件を特定することで前記書き込み情報を特定した後、前記可変抵抗素子に対して改めて特定された前記第１書き込み電圧を印加して前記可変抵抗素子を前記第１抵抗状態に遷移させることで、読み出し後の前記書き込み情報を保持することを特徴とする請求項８又は９に記載の不揮発性半導体記憶装置の駆動方法。
【請求項１１】
両端に書き込み電圧が印加されることで印加条件に依存して第１抵抗状態と前記第１抵抗状態とは異なる第２抵抗状態の２状態間で相互に遷移可能であると共に、抵抗状態の遷移を可能にする印加条件が直前の遷移時に印加された書き込み電圧の印加条件に依存する可変抵抗素子を備えてなる不揮発性半導体記憶装置の読み出し回路であって、
指定された印加条件の下で前記可変抵抗素子に対して書き込み電圧又は読み出し電圧の印加が可能に構成された電圧発生手段と、
前記可変抵抗素子に前記読み出し電圧が印加された状態で前記可変抵抗素子の抵抗状態を検出する抵抗状態検出手段と、
前記可変抵抗素子に書き込まれていた情報を特定する情報特定手段と、を備え、
前記第１抵抗状態の前記可変抵抗素子に対する読み出し処理において、前記抵抗状態検出手段によって前記可変抵抗素子の抵抗状態が前記第２抵抗状態に遷移したことが検出されるまで、同一の印加条件の下で、又は印加時間若しくは印加電圧の内の少なくとも何れか一の印加条件を変化させながら、前記第１抵抗状態の前記可変抵抗素子に対して第１書き込み電圧を繰り返し印加し、
前記情報特定手段が、前記抵抗状態検出手段によって前記可変抵抗素子が前記第２抵抗状態であることを初めて検出されるまでに印加した前記第１書き込み電圧の印加条件に基づいて、前記読み出し処理ステップの開始前に前記可変抵抗素子を前記第１抵抗状態に遷移させるために印加された第２書き込み電圧の印加条件を特定することで、当該第２書き込み電圧の印加条件に関連付けられた書き込み情報を特定して出力することを特徴とする読み出し回路。
【請求項１２】
前記第１抵抗状態の前記可変抵抗素子に対する読み出し指示が行われると、前記電圧発生手段が前記可変抵抗素子に所定の印加条件の下で第１書き込み電圧を印加した後に引き続き前記可変抵抗素子に前記読み出し電圧を印加するステップ、及び前記可変抵抗素子に当該読み出し電圧が印加された状態の下で前記抵抗状態検出手段が前記可変抵抗素子の抵抗状態を検出するステップ、からなる処理ステップを、前記抵抗状態検出手段によって前記可変抵抗素子の抵抗状態が前記第２抵抗状態に遷移したことが検出されるまで、前記第１書き込み電圧の印加条件を同一の下で又は印加時間若しくは印加電圧の内の少なくとも何れか一の印加条件を変化させながら繰り返し実行することを特徴とする請求項１１に記載の読み出し回路。
【請求項１３】
前記情報特定手段が、前記可変抵抗素子が前記第２抵抗状態であることを初めて検出したときの直前又は所定回数前に印加した前記第１書き込み電圧の印加時間若しくは印加電圧若しくはこれらの組み合わせ、又は前記第２抵抗状態であることを初めて検出するまでに印加した前記第１書き込み電圧の累積印加時間に基づいて、当該印加時間若しくは印加電圧若しくはこれらの組み合わせ又は前記累積印加時間に関連付けられた前記書き込み情報を特定して当該書き込み情報の読み出しを行うことを特徴とする請求項１１又は１２に記載の読み出し回路。
【請求項１４】
前記情報特定手段が、最初に前記第１書き込み電圧を印加してから前記可変抵抗素子が前記第２抵抗状態であることを初めて検出するまでに印加した前記第１書き込み電圧の印加回数に基づいて、当該印加回数に関連付けられた前記書き込み情報を特定して当該書き込み情報の読み出しを行うことを特徴とする請求項１１〜１３の何れか１項に記載の読み出し回路。
【請求項１５】
両端に書き込み電圧が印加されることで印加条件に依存して第１抵抗状態と前記第１抵抗状態とは異なる第２抵抗状態の２状態間で相互に遷移可能であると共に、抵抗状態の遷移を可能にする印加条件が直前の遷移時に印加された書き込み電圧の印加条件に依存する可変抵抗素子を備えてなる不揮発性半導体記憶装置の書き込み回路であって、
指定された印加条件の下で前記可変抵抗素子に対して書き込み電圧の印加が可能に構成された電圧発生手段を備え、
前記可変抵抗素子に対する書き込み情報の書き込み指示が行われると、前記電圧発生手段が、前記書き込み情報に応じて特定される一の印加条件の下で前記第２抵抗状態の前記可変抵抗素子に対して第２書き込み電圧を印加することを特徴とする書き込み回路。
【請求項１６】
前記可変抵抗素子に対する書き込み情報の書き込み指示が行われると、前記電圧発生手段が、前記書き込み情報に応じて印加時間、印加電圧、及び印加回数の内の少なくとも何れか一の印加条件を異ならせて前記可変抵抗素子に対して第２書き込み電圧を印加することを特徴とする請求項１５に記載の書き込み回路。
【請求項１７】
両端に書き込み電圧が印加されることで印加条件に依存して第１抵抗状態と前記第１抵抗状態とは異なる第２抵抗状態の２状態間で相互に遷移可能であると共に、抵抗状態の遷移を可能にする印加条件が直前の遷移時に印加された書き込み電圧の印加条件に依存する可変抵抗素子を備えてなるメモリセルと、
請求項１１〜１４の何れか１項に記載の読み出し回路と、
請求項１５又は１６に記載の書き込み回路と、を備えることを特徴とする不揮発性半導体記憶装置。
【請求項１８】
前記書き込み回路が、３以上の異なる書き込み情報に対応して、前記書き込み情報毎に決定される一の印加条件の下で前記第２抵抗状態の前記可変抵抗素子に対して第２書き込み電圧を印加可能に構成され、
前記読み出し回路が、前記可変抵抗素子を前記第１抵抗状態に遷移させるために印加された前記第２書き込み電圧の印加条件を特定して、当該第２書き込み電圧の印加条件に関連付けられた前記書き込み情報を特定することで、３以上の異なる前記書き込み情報の書き込み及び読み出しが可能に構成されていることを特徴とする請求項１７に記載の不揮発性半導体記憶装置。
【請求項１９】
前記書き込み回路が、入力されるアナログデータに対応して、前記アナログデータ毎に決定される一の印加条件の下で前記第２抵抗状態の前記可変抵抗素子に対して第２書き込み電圧を印加可能に構成され、
前記読み出し回路が、前記可変抵抗素子を前記第１抵抗状態に遷移させるために印加された前記第２書き込み電圧の印加条件を特定して、当該第２書き込み電圧の印加条件に関連付けられた前記アナログデータを特定することで、前記アナログデータの書き込み及び読み出しが可能に構成されていることを特徴とする請求項１７に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセルの駆動方法、及びメモリセルを備えた不揮発性半導体記憶装置に関し、特に両端に書き込み電圧が印加されることで印加条件に依存して決定される抵抗状態に遷移する可変抵抗素子を備えてなる不揮発性半導体記憶装置及びその駆動方法に関する。
【背景技術】
【０００２】
電源をオフにしても記録された情報が保持できる不揮発性メモリの一種であるフラッシュメモリは、大容量化、低ビットコスト化によって、近年、低価格の大容量記憶媒体として市場に広く普及されるようになってきており、音声、画像や動画の記憶媒体として一般に広く利用されている。フラッシュメモリの大容量化は、メモリセルの微細化に伴って実現されてきたものであるが、さらなる微細化による大容量化の実現については技術的に困難な状況になりつつある。
【０００３】
このような状況の中、次世代不揮発性メモリとして、相変化メモリ（ＰＲＡＭ）、抵抗変化型メモリ（ＲＲＡＭ（登録商標））といった独自の原理に基づく不揮発性メモリ素子の研究開発が行われている。
【０００４】
不揮発性メモリを製造するに際し、その製造コストを増大させずにより大きなデータを格納するためには、一つの素子に多くの情報を記憶する技術、いわゆる多値記録技術は一つの有効な手段となる。
【０００５】
又、ニューロ素子や画像認識システム等ではアナログデータを用いて記憶や判断処理が行われるため、このようなシステムにおいて大規模なデータを高速で扱うためには単純な構成のアナログ記憶装置、アナログ判断装置が求められる。
【０００６】
このような背景の下、多値情報記憶素子或いはアナログ情報記憶素子として可変抵抗素子を用いることが提案されている。
【０００７】
可変抵抗素子は、電圧パルスの印加により抵抗値が変動し、変動した抵抗値が保持記憶される特徴がある。例えば一方の極性の電圧パルス印加で低抵抗化し、異なる極性の電圧パルス印加で高抵抗化するという特性を有しているものや、一方の極性の長短の電圧パルス印加によって低抵抗化と高抵抗化が実施できる特性のものがある（例えば、特許文献１参照）。
【０００８】
特許文献１及び下記特許文献２には、可変抵抗素子を用いた多値技術に関する技術が開示されている。特許文献２によれば、低抵抗化を行う電圧印加時に、可変抵抗素子に電気的に直列接続されたトランジスタのゲート電圧を調整することで可変抵抗素子の抵抗値を異なる複数のレベルに設定することが記載されており、この複数のレベルに設定された抵抗値をそれぞれ異なる値の情報とすることで多値情報の記憶が実現される。
【０００９】
【特許文献１】米国特許第６２０４１３９号明細書
【特許文献２】特開２００５−２３５３６０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、上述した抵抗値を多段に制御する方法では読出時に非常に小さな電圧差を精度良く読み出さなければならないという問題がある。
【００１１】
素子の抵抗値を読み出すためには可変抵抗素子に読み出し電圧を印加し、素子の抵抗値に依存して決まる電圧降下を、センスアンプ等を用いて読み出す。ここで、例えば、可変抵抗素子の抵抗値が３ｋΩ以下である場合を２ビット情報の「１１」、３ｋΩ〜６ｋΩである場合を「１０」、６ｋΩ〜９ｋΩである場合を「０１」、９ｋΩ以上である場合を「００」、と割り当てたとする。読出時には直列に固定抵抗を接続し固定抵抗と抵抗素子の両側に読み出し電圧を印加し、固定抵抗と抵抗素子の間の電位を読み出し電圧としてセンスアンプ等を用いて基準電圧と比較することで読み出しを実行する。
【００１２】
例えば、固定抵抗を５ｋΩとし、読み出し電圧を１Ｖとした場合を考える。可変抵抗素子が３ｋΩのとき、固定抵抗と合わせて合計８ｋΩであるため、抵抗素子には１Ｖ／８ｋΩ＝１２５μＡの電流が流れ、固定抵抗の両端には６２５ｍＶの電圧（読み出し電圧）が発生する。同じように可変抵抗素子の抵抗が６ｋΩの場合には４５５ｍＶ、９ｋΩの場合は３５７ｍＶとなる。従って、６２５ｍＶ以上の読み出し電圧を検出したときに書き込み情報を「００」と判断し、以下、４５５ｍＶ〜６２５ｍＶの読み出し電圧を検出したときに書き込み情報を「１０」、３５７ｍＶ〜４５５ｍＶの読み出し電圧を検出したときに書き込み情報を「０１」、３５７ｍＶ以下の読み出し電圧を検出したときに書き込み情報を「１１」と判断する必要がある。
【００１３】
即ち、前記の場合、１００ｍＶ程度の電位差を読み出さなければならないが、読出時には基準電圧と比較するため実際のマージンが半減し、この結果約５０ｍＶの電位差を精度良く読み出す必要がある。従って読み出しマージンが非常に狭く、ノイズや配線抵抗等の外部要因によっても誤って読み出す可能性がある。
【００１４】
又、可変抵抗素子の抵抗比（高抵抗状態の抵抗値／低抵抗状態の抵抗値）は、数十倍から数百倍程度と比較的大きいものの、抵抗状態が保持された状態の下であっても数倍程度の抵抗変化が生じる可能性がある。従って、情報の書き込みを行うことで可変抵抗素子を６ｋΩから９ｋΩに抵抗状態を変化させる場合等においては、書き込み直後から長時間に亘ってこの抵抗値を維持する必要があるものの、わずか１．５倍の抵抗レンジ内に長期に亘って抵抗値を保持し続けることは困難となる場合がある。
【００１５】
本発明は、上記の問題点に鑑み、読み出し誤差の少ない多値情報記憶可能な不揮発性半導体記憶装置及びその駆動方法を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記目的を達成するための本発明に係る不揮発性半導体記憶装置の駆動方法は、両端に書き込み電圧が印加されることで印加条件に依存して第１抵抗状態と前記第１抵抗状態とは異なる第２抵抗状態の２状態間で相互に遷移可能であると共に、抵抗状態の遷移を可能にする印加条件が直前の遷移時に印加された書き込み電圧の印加条件に依存する可変抵抗素子を備えてなる不揮発性半導体記憶装置の駆動方法であって、読み出し処理時において、同一の印加条件の下で、又は印加時間若しくは印加電圧の内の少なくとも何れか一の印加条件を変化させながら、前記可変抵抗素子の抵抗状態が前記第２抵抗状態に遷移したことを検出するまで前記第１抵抗状態の前記可変抵抗素子に対して第１書き込み電圧を繰り返し印加し、前記可変抵抗素子が前記第２抵抗状態であることを初めて検出するまでに印加した前記第１書き込み電圧の印加条件に基づいて、前記読み出し処理ステップの開始前に前記可変抵抗素子を前記第１抵抗状態に遷移させるために印加された第２書き込み電圧の印加条件を特定することで、当該第２書き込み電圧の印加条件に関連付けられた書き込み情報を読み出すことを第１の特徴とする。
【００１７】
本発明においては、不揮発性半導体記憶装置が、抵抗状態の遷移を可能にする印加条件が直前の遷移時に印加された書き込み電圧の印加条件に依存する可変抵抗素子を備える構成である。即ち、書き込み時にある印加条件の下で第２書き込み電圧が印加されて第１抵抗状態に遷移された可変抵抗素子には、抵抗状態が第１抵抗状態であることに加えて、そのときに書き込まれた第２書き込み電圧の印加条件が保持されていると言える。そして、この第２書き込み電圧の印加条件は、この可変抵抗素子を第１抵抗状態から第２抵抗状態に遷移させるのに必要な第１書き込み電圧の印加条件を左右する。言い換えれば、可変抵抗素子に対して、第２抵抗状態の可変抵抗素子を第１抵抗状態に遷移するために印加した第２書き込み電圧の印加条件が異なれば、その後に第１抵抗状態の可変抵抗素子を第２抵抗状態に遷移するために必要な第１書き込み電圧の印加条件が異なる。
【００１８】
そして、可変抵抗素子が第１抵抗状態から第２抵抗状態に対して遷移可能となる第１書き込み電圧の印加条件が判断された時点で、初めて、この可変抵抗素子を第１抵抗状態に遷移させるのに印加した第２書き込み電圧の印加条件が特定される。
【００１９】
従って、書き込み情報に応じて異なる印加条件の下で可変抵抗素子に対して第２書き込み電圧を印加することで書き込みを行って第１抵抗状態に遷移しておくことで、読み出し処理時においてこの第１抵抗状態の可変抵抗素子を第２抵抗状態に遷移するために必要な第１書き込み電圧の印加条件を特定すれば、この読み出し処理前に書き込まれた第２書き込み電圧の印加条件を特定することができる。従って、この特定された第２書き込み電圧の印加条件に関連付けられた書き込み情報が認識され、この書き込み情報を読み出すことができる。
【００２０】
従来の可変抵抗素子の抵抗値によって書き込み情報を記憶させる構成の場合、多値情報を記憶するためには、各情報に応じて異なる抵抗値を関連付ける必要があり、これらを異なる情報として認識するためには、異なる情報として関連付けられた各抵抗値を高精度に細分化して認識する必要があった。しかし、本発明に係る方法は、書き込み時に印加する第２書き込み電圧の印加条件によって書き込み情報を記憶させる構成であるため、可変抵抗素子が示す抵抗値としては、第１抵抗状態か第２抵抗状態の２状態を認識出来さえすれば良い。従って、細かい抵抗レンジを認識しながら抵抗値の読み出しを行う必要がないため、読み出し誤差を大幅に減少させながら多値情報の記憶が可能となる。
【００２１】
又、書き込み時に印加する第２書き込み電圧の印加条件によって書き込み情報を記憶させる構成であるため、印加条件を適宜細かく設定し、その印加条件を細かく変化させながら第１書き込み電圧を印加することで、数桁にも及ぶ多くの情報を一の可変抵抗素子によって記憶させることが可能となる。
【００２２】
又、本発明に係る不揮発性半導体記憶装置の駆動方法は、上記第１の特徴に加えて、前記読み出し処理時において、所定の印加条件の下で前記第１抵抗状態の前記可変抵抗素子に対して第１書き込み電圧を印加するステップ、及び読み出し電圧を印加して前記可変抵抗素子の抵抗状態を検出するステップ、からなる処理ステップを、前記第１書き込み電圧の印加条件を同一の下で又は印加時間若しくは印加電圧の内の少なくとも何れか一の印加条件を変化させながら、前記可変抵抗素子の抵抗状態が前記第２抵抗状態に遷移したことを検出するまで繰り返し実行することを第２の特徴とする。
【００２３】
本発明に係る不揮発性半導体記憶装置の駆動方法の上記第２の特徴によれば、第１書き込み電圧の印加ステップと読み出し電圧の印加ステップとが交互に実行させる構成であるため、可変抵抗素子の抵抗状態の遷移タイミングを確実に認識することが可能となる。
【００２４】
又、本発明に係る不揮発性半導体記憶装置の駆動方法は、上記第１又は第２の特徴に加えて、前記読み出し処理時において、前記可変抵抗素子が前記第２抵抗状態であることを初めて検出したときの直前又は所定回数前に印加した前記第１書き込み電圧の印加時間若しくは印加電圧若しくはこれらの組み合わせ、又は前記第２抵抗状態であることを初めて検出するまでに印加した前記第１書き込み電圧の累積印加時間に基づいて、当該印加時間若しくは印加電圧若しくはこれらの組み合わせ又は前記累積印加時間に関連付けられた前記書き込み情報を特定して当該書き込み情報の読み出しを行うことを第３の特徴とする。
【００２５】
又、本発明に係る不揮発性半導体記憶装置の駆動方法は、上記第１〜第３の何れか一の特徴に加えて、前記読み出し処理時において、最初に前記第１書き込み電圧を印加してから前記可変抵抗素子が前記第２抵抗状態であることを初めて検出するまでに印加した前記第１書き込み電圧の印加回数に基づいて、当該印加回数に関連付けられた前記書き込み情報を特定して当該書き込み情報の読み出しを行うことを第４の特徴とする。
【００２６】
又、本発明に係る不揮発性半導体記憶装置の駆動方法は、上記第１〜第４の何れか一の特徴に加えて、前記読み出し処理時において、前記処理ステップ実行前に、読み出し電圧を印加して前記可変抵抗素子の抵抗状態を検出して前記可変抵抗素子が前記第１抵抗状態であるか否かを判断し、前記第１抵抗状態であると判断された前記可変抵抗素子に対して前記処理ステップを実行することを第５の特徴とする。
【００２７】
本発明に係る不揮発性半導体記憶装置の駆動方法の上記第５の特徴によれば、前記処理ステップ実行前に可変抵抗素子が既に第１抵抗状態である場合には、第１書き込み電圧を印加する処理を行うことなく可変抵抗素子には情報が書き込まれていないことを認識することができる。
【００２８】
又、本発明に係る不揮発性半導体装置の駆動方法は、両端に書き込み電圧が印加されることで印加条件に依存して第１抵抗状態と前記第１抵抗状態とは異なる第２抵抗状態の２状態間で相互に遷移可能であると共に、抵抗状態の遷移を可能にする印加条件が直前の遷移時に印加された書き込み電圧の印加条件に依存する可変抵抗素子を備えてなる不揮発性半導体記憶装置の駆動方法であって、書き込み処理時において、書き込み情報に応じて印加条件を異ならせて前記第２抵抗状態の前記可変抵抗素子に対して第２書き込み電圧を印加することで、前記可変抵抗素子を前記第１抵抗状態に遷移させると共に当該遷移に用いた前記第２書き込み電圧の印加条件を記憶させることを第６の特徴とする。
【００２９】
本発明に係る不揮発性半導体記憶装置の駆動方法の上記第６の特徴によれば、書き込み処理時において書き込み情報に応じた印加条件の下で第２書き込み電圧を印加することのみで、多値情報の記憶が可能となる。
【００３０】
又、従来の多値情報記憶可能な不揮発性半導体記憶装置の場合、書き込み時の抵抗状態（抵抗値）に応じて異なる情報を関連付けることで多値情報の記憶を行う構成であるため、書き込み電圧印加後に書き込み情報毎に関連付けられた抵抗状態に遷移されたかどうかを確認するベリファイ処理を行う必要があり、言い換えれば多値ベリファイを行う必要があった。これに対し、本発明に係る駆動方法の上記第５の特徴によれば、あくまで書き込み後の可変抵抗素子の抵抗状態は、書き込み情報によらず第１抵抗状態であれば良いため、多値ベリファイを行う必要がない。これにより、書き込み時のベリファイ処理も簡略化できる。
【００３１】
又、本発明に係る不揮発性半導体記憶装置の駆動方法は、上記第６の特徴に加えて、書き込み処理時において前記書き込み情報に応じて印加時間、印加電圧、及び印加回数の内の少なくとも何れか一の印加条件を異ならせて前記可変抵抗素子に対して第２書き込み電圧を印加することを第７の特徴とする。
【００３２】
又、本発明に係る不揮発性半導体記憶装置の駆動方法は、上記第１〜第５の特徴に加えて、書き込み情報に応じて印加条件を異ならせて前記第２抵抗状態の前記可変抵抗素子に対して第２書き込み電圧が印加されることで、前記可変抵抗素子を前記第１抵抗状態に遷移すると共に、当該遷移に用いた前記第２書き込み電圧の印加条件が記憶された前記可変抵抗素子に対する読み出し処理であることを第８の特徴とする。
【００３３】
又、本発明に係る不揮発性半導体記憶装置の駆動方法は、上記第８の特徴に加えて、読み出し対象となる前記可変抵抗素子が、前記書き込み情報に応じて印加時間、印加電圧、及び印加回数の内の少なくとも何れか一の印加条件を異ならせて前記第２書き込み電圧が印加されることで前記第２抵抗状態から前記第１抵抗状態への遷移に用いた前記第２書き込み電圧の印加条件が記憶されていることを第９の特徴とする。
【００３４】
又、本発明に係る不揮発性半導体記憶装置の駆動方法は、上記第８又は第９の特徴に加えて、読み出し処理時において、初めて前記第２抵抗状態に遷移するまでに印加した前記第１書き込み電圧の印加条件を特定することで前記書き込み情報を特定した後、前記可変抵抗素子に対して改めて特定された前記第１書き込み電圧を印加して前記可変抵抗素子を前記第１抵抗状態に遷移させることで、読み出し後の前記書き込み情報を保持することを第１０の特徴とする。
【００３５】
本発明に係る駆動方法では、読み出し時に、可変抵抗素子が第１抵抗状態から第２抵抗状態に対して遷移可能となる第１書き込み電圧の印加条件が判断された時点で、書き込み時に可変抵抗素子を第１抵抗状態に遷移させるのに印加した第２書き込み電圧の印加条件が特定される。そして、この結果、第２書き込み電圧の印加条件に関連付けられた書き込み情報が特定され、読み出しが行われる。
【００３６】
しかしながら、このことは、同時に、書き込み情報を特定して読み出しを行うためには、書き込みによって第１抵抗状態に遷移させた可変抵抗素子を、異なる第２抵抗状態に遷移させることが必要となる。このため、一度読み出した後、当該可変抵抗素子に対して再び読み出し処理を実行しても、可変抵抗素子が既に第２抵抗状態を示しているために書き込み情報を再び読み出すことができない。言い換えれば、一度読み出し処理を実行することで、書き込み情報が破壊されてしまう。
【００３７】
従って、上記第１０の特徴のように、読み出し後に改めて特定された前記第１書き込み電圧を印加して前記可変抵抗素子を前記第１抵抗状態に遷移させることで、読み出し処理後に破壊された書き込み情報を再度可変抵抗素子に書き込むことができ、これによって再度同じ情報を読み出すことが可能となる。言い換えれば、読み出し処理後においても、書き込み情報を可変抵抗素子に保持することが可能となる。
【００３８】
又、本発明に係る読み出し回路は、両端に書き込み電圧が印加されることで印加条件に依存して第１抵抗状態と前記第１抵抗状態とは異なる第２抵抗状態の２状態間で相互に遷移可能であると共に、抵抗状態の遷移を可能にする印加条件が直前の遷移時に印加された書き込み電圧の印加条件に依存する可変抵抗素子を備えてなる不揮発性半導体記憶装置の読み出し回路であって、指定された印加条件の下で前記可変抵抗素子に対して書き込み電圧又は読み出し電圧の印加が可能に構成された電圧発生手段と、前記可変抵抗素子に前記読み出し電圧が印加された状態で前記可変抵抗素子の抵抗状態を検出する抵抗状態検出手段と、前記可変抵抗素子に書き込まれていた情報を特定する情報特定手段と、を備え、前記第１抵抗状態の前記可変抵抗素子に対する読み出し処理において、前記抵抗状態検出手段によって前記可変抵抗素子の抵抗状態が前記第２抵抗状態に遷移したことが検出されるまで、同一の印加条件の下で、又は印加時間若しくは印加電圧の内の少なくとも何れか一の印加条件を変化させながら、前記第１抵抗状態の前記可変抵抗素子に対して第１書き込み電圧を繰り返し印加し、前記情報特定手段が、前記抵抗状態検出手段によって前記可変抵抗素子が前記第２抵抗状態であることを初めて検出されるまでに印加した前記第１書き込み電圧の印加条件に基づいて、前記読み出し処理ステップの開始前に前記可変抵抗素子を前記第１抵抗状態に遷移させるために印加された第２書き込み電圧の印加条件を特定することで、当該第２書き込み電圧の印加条件に関連付けられた書き込み情報を特定して出力することを第１の特徴とする。
【００３９】
又、本発明に係る読み出し回路は、上記第１の特徴構成に加えて、前記第１抵抗状態の前記可変抵抗素子に対する読み出し指示が行われると、前記電圧発生手段が前記可変抵抗素子に所定の印加条件の下で第１書き込み電圧を印加した後に引き続き前記可変抵抗素子に前記読み出し電圧を印加するステップ、及び前記可変抵抗素子に当該読み出し電圧が印加された状態の下で前記抵抗状態検出手段が前記可変抵抗素子の抵抗状態を検出するステップ、からなる処理ステップを、前記抵抗状態検出手段によって前記可変抵抗素子の抵抗状態が前記第２抵抗状態に遷移したことが検出されるまで、前記第１書き込み電圧の印加条件を同一の下で又は印加時間若しくは印加電圧の内の少なくとも何れか一の印加条件を変化させながら繰り返し実行することを第２の特徴とする。
【００４０】
又、本発明に係る読み出し回路は、上記第１又は第２の特徴構成に加えて、前記情報特定手段が、前記可変抵抗素子が前記第２抵抗状態であることを初めて検出したときの直前又は所定回数前に印加した前記第１書き込み電圧の印加時間若しくは印加電圧若しくはこれらの組み合わせ、又は前記第２抵抗状態であることを初めて検出するまでに印加した前記第１書き込み電圧の累積印加時間に基づいて、当該印加時間若しくは印加電圧若しくはこれらの組み合わせ又は前記累積印加時間に関連付けられた前記書き込み情報を特定して当該書き込み情報の読み出しを行うことを第３の特徴とする。
【００４１】
又、本発明に係る読み出し回路は、上記第１〜第３の何れか一の特徴構成に加えて、前記情報特定手段が、最初に前記第１書き込み電圧を印加してから前記可変抵抗素子が前記第２抵抗状態であることを初めて検出するまでに印加した前記第１書き込み電圧の印加回数に基づいて、当該印加回数に関連付けられた前記書き込み情報を特定して当該書き込み情報の読み出しを行うことを第４の特徴とする。
【００４２】
又、本発明に係る書き込み回路は、両端に書き込み電圧が印加されることで印加条件に依存して第１抵抗状態と前記第１抵抗状態とは異なる第２抵抗状態の２状態間で相互に遷移可能であると共に、抵抗状態の遷移を可能にする印加条件が直前の遷移時に印加された書き込み電圧の印加条件に依存する可変抵抗素子を備えてなる不揮発性半導体記憶装置の書き込み回路であって、指定された印加条件の下で前記可変抵抗素子に対して書き込み電圧の印加が可能に構成された電圧発生手段を備え、前記可変抵抗素子に対する書き込み情報の書き込み指示が行われると、前記電圧発生手段が、前記書き込み情報に応じて特定される一の印加条件の下で前記第２抵抗状態の前記可変抵抗素子に対して第２書き込み電圧を印加することを第１の特徴とする。
【００４３】
又、本発明に係る書き込み回路は、上記第１の特徴構成に加えて、前記可変抵抗素子に対する書き込み情報の書き込み指示が行われると、前記電圧発生手段が、前記書き込み情報に応じて印加時間、印加電圧、及び印加回数の内の少なくとも何れか一の印加条件を異ならせて前記可変抵抗素子に対して第２書き込み電圧を印加することを第２の特徴とする。
【００４４】
又、本発明に係る不揮発性半導体記憶装置は、両端に書き込み電圧が印加されることで印加条件に依存して第１抵抗状態と前記第１抵抗状態とは異なる第２抵抗状態の２状態間で相互に遷移可能であると共に、抵抗状態の遷移を可能にする印加条件が直前の遷移時に印加された書き込み電圧の印加条件に依存する可変抵抗素子を備えてなるメモリセルと、上記第１〜第４の何れか一の特徴構成を有する読み出し回路と、上記第１又は第２の特徴構成を有する書き込み回路と、を備えることを第１の特徴とする。
【００４５】
又、本発明に係る不揮発性半導体記憶装置は、上記第１の特徴構成に加えて、前記書き込み回路が、３以上の異なる書き込み情報に対応して、前記書き込み情報毎に決定される一の印加条件の下で前記第２抵抗状態の前記可変抵抗素子に対して前記第２書き込み電圧を印加可能に構成され、前記読み出し回路が、前記可変抵抗素子を前記第１抵抗状態に遷移させるために印加された前記第２書き込み電圧の印加条件を特定して、当該第２書き込み電圧の印加条件に関連付けられた書き込み情報を特定することで、３以上の異なる前記書き込み情報の書き込み及び読み出しが可能に構成されていることを第２の特徴とする。
【００４６】
本発明に係る不揮発性半導体記憶装置の上記第２の特徴構成によれば、可変抵抗素子をメモリセルとして備え、当該メモリセルを複数備えて構成されるメモリセルアレイによって不揮発性半導体記憶装置を実現することにより、小規模サイズのメモリセルアレイで大容量の記憶が可能となる。このとき、印加条件を細かく制御可能に構成することにより、一のメモリセルでより多くの情報の記憶が可能となる。
【００４７】
又、本発明に係る不揮発性半導体記憶装置は、上記第１の特徴構成に加えて、前記書き込み回路が、入力されるアナログデータに対応して、前記アナログデータ毎に決定される一の印加条件の下で前記第２抵抗状態の前記可変抵抗素子に対して第２書き込み電圧を印加可能に構成され、前記読み出し回路が、前記可変抵抗素子を前記第１抵抗状態に遷移させるために印加された前記第２書き込み電圧の印加条件を特定して、当該第２書き込み電圧の印加条件に関連付けられた前記アナログデータを特定することで、前記アナログデータの書き込み及び読み出しが可能に構成されていることを第３の特徴とする。
【００４８】
尚、上記第３の特徴構成の場合には、アナログデータの読み出しの再現性を向上させるべく、第１書き込み電圧の印加処理と抵抗状態の検出処理とを並行して行うと共に、印加条件を連続的に変更させながら第１書き込み電圧の印加を行い、可変抵抗素子が第１抵抗状態に変化したことを検出した時点で第１書き込み電圧の印加処理が停止されるように構成することが好ましい。
【発明の効果】
【００４９】
本発明の構成によれば、読み出し誤差の少ない多値情報記憶可能な不揮発性半導体記憶装置及びその駆動方法を実現することができる。
【発明を実施するための最良の形態】
【００５０】
本発明に係る不揮発性半導体記憶装置（以下、適宜「本発明装置」と称する）及びその駆動方法（以下、適宜「本発明方法」と称する）の実施形態について図１〜図１１の各図面を参照して説明する。
【００５１】
［概念説明］
本発明方法の具体的な実施例の説明の前に、本発明方法が利用する可変抵抗素子の特性に関する説明を行う。以下に説明する特性は、本件発明者が試行錯誤を重ねながら可変抵抗素子を評価して得た新規の知見であり、Ｃｕ、Ｃｏ、Ｗ、Ｔｉ、Ｔａ、Ｍｎ等を含む遷移金属の酸化物を可変抵抗材料とする可変抵抗素子に関して同様な現象が普遍的に確認できる。
【００５２】
図１はＴｉの酸化物をＰｔ電極で挟んだ構造の可変抵抗素子の両端に、印加電圧＋３．８Ｖで印加時間１μｓの電圧パルスを印加して低抵抗状態にした後、印加電圧−４Ｖで印加時間１μｓの電圧パルスを印加したときに、当該可変抵抗素子を通過する電流の過渡応答を示したグラフであり、横軸は時間を、縦軸は電流量を夫々表している。尚、グラフ上においては、電流値の極性は印加電圧の極性の正負に拘らず何れの場合も正の電流として図示している（以下の図面においても同様）。
【００５３】
この電圧パルスの印加前及び印加後において、夫々可変抵抗素子の抵抗値を、両端に＋０．５Ｖの読み出し電圧を印加して読み出し電流を検出することで測定したところ、電圧パルス印加前においては約５ｋΩ、印加後においては約２０ｋΩの値を示した。即ち、これにより、電圧パルス印加によって可変抵抗素子が約５ｋΩから約２０ｋΩへと変動し、高抵抗化したことが分かる。
【００５４】
以下では、可変抵抗素子を高抵抗化する（高抵抗状態にする）処理のことを「リセット処理」と記載し、当該リセット時に印加する電圧信号を「リセットパルス」と記載する。又、逆に、可変抵抗素子を低抵抗化する（低抵抗状態にする）処理のことを「セット処理」と記載し、当該セット時に印加する電圧信号を「セットパルス」と記載する。
【００５５】
次に、前記のように、可変抵抗素子を約５ｋΩから約２０ｋΩにリセットした後、同じ素子に再び印加電圧＋３．８Ｖで印加時間（パルス幅）１μｓのセットパルスを印加して約５ｋΩに再びセットする。その後、可変抵抗素子に負極性の電圧パルスを短い印加時間の下で連続して印加し、各パルス毎の印加後に可変抵抗素子の抵抗値を測定した。尚、印加した電圧パルスの印加電圧は全て−４Ｖであり、印加時間は順に（１）３０ｎｓ、（２）１００ｎｓ、（３）３００ｎｓ、（４）３００ｎｓ、（５）３００ｎｓである。このような条件の下で、各電圧パルス印加時における可変抵抗素子を通過する電流の過渡応答を示したグラフを図２に示す。又、各電圧パルス印加後に＋０．５Ｖの読み出し電圧を印加して可変抵抗素子の抵抗値を測定し、各測定結果を並べたグラフを図３に示す。尚、図２のグラフでは、各パルス電圧印加時の電流量の変化を夫々縦に並べて図示している。
【００５６】
図２のグラフによれば、電流量の過渡応答を示す波形が電圧の印加条件に応じて異なる波形を示すことは言うまでもなく、同一の印加条件の下でも（（３）、（４）、（５）参照）異なる波形を示している。そして、特に（３）の波形では電圧パルス印加中に素子を流れる電流値が変動しているのが分かる（図中Ａ参照）。
【００５７】
又、図３のグラフによれば、（１）及び（２）の電圧パルス印加によって抵抗値が少し減少し、（３）の電圧パルス印加によって急激に抵抗が上昇していることが分かる。その後、電圧パルス（４）及び（５）を印加した後は、抵抗値の変化量は抑制されている。
【００５８】
図４は、各電圧パルス（１）〜（５）を印加時の電流波形を連続的に並べると共に図１における電流波形と比較して表示したグラフである。図４によれば、図１における電流波形（グラフ（ｂ）参照）と、電圧パルス（１）〜（５）を印加時の電流波形を連続的に並べたグラフ波形（グラフ（ａ）参照）とは、相互に波形が似ていることが分かる。即ち、何れも時間ｔ１間において電流量が大きく減少していることが分かる（領域Ｂ１、Ｂ２参照）。
【００５９】
このことは、少なくともリセット処理時において、抵抗変化現象は断続的な電圧印加（グラフ（ｂ））であっても、連続的な電圧印加（グラフ（ａ））の場合と相違しないことを意味しており、断続的な電圧印加を用いて連続的な電圧印加の途中における抵抗値の変動を調べることができることを示唆するものである。つまり、図３から分かるように、リセット処理（高抵抗化）は電圧パルス（３）の印加タイミングで起こっており、電圧パルス（４）及び（５）の印加時点では、既にリセット処理が完了している状態であることが分かる。言い換えれば、可変抵抗素子に対して電圧パルス（１）〜（５）の断続的な印加を行った場合であっても、実際は（１）〜（３）のパルス印加のみでリセット処理が完了していると言うことができる。従って、この例の場合、印加電圧−４Ｖの下でリセット処理を完了させるのに必要な電圧印加時間は、（１）〜（３）の印加時間を加算した４３０ｎｓであるということが分かる。以上により、断続的なパルス電圧の印加によって各パルス電圧印加後の過渡的な電流波形を調べることで、同じ電圧を連続的に印加することでリセット処理を行う場合に必要な最小時間を認識することができる。
【００６０】
次に、リセットパルスを印加する前のセットパルスを変化した場合の、リセットパルス印加時（印加後）に可変抵抗素子を流れる電流の過渡応答について説明する。図５は印加電圧−４Ｖ、印加時間１μｓの電圧パルスでリセットした時の可変抵抗素子を通過する電流の過渡応答を示したグラフである。図５において、（ａ）がリセットパルス印加直前に、印加電圧＋４Ｖ、印加時間１μｓの電圧パルスを印加してセット処理をした場合、（ｂ）が、リセットパルス印加直前に、印加電圧＋４Ｖ、印加時間３０ｎｓの電圧パルスを印加してセット処理をした場合のリセットパルス印加時（印加後）の電流量の変化を示すグラフである。尚、何れの場合も、リセットパルス印加直前の可変抵抗素子の抵抗値は約１．７ｋΩを示していた。
【００６１】
図５のグラフを参照すれば、リセットパルス印加時に電流量が変化するタイミングが異なっていることが分かる。即ち、（ａ）の場合は、時間ｔ２間において電流量が大きく変化している（Ｃ１参照）のに対し、（ｂ）の場合は、ｔ２よりも早いタイミングの時間ｔ３間において電流量が大きく変化している（Ｃ２参照）ことが分かる。
【００６２】
このことから、リセットパルス印加時によって可変抵抗素子の抵抗値が変化するタイミングは、リセットパルス印加直前に印加されたセットパルスの印加条件に依存することが分かる。このことは、言い換えれば、同じリセットパルスを連続的に印加することでリセット処理を行う場合に必要な最小時間が、リセットパルス印加直前に印加されたセットパルスの印加条件に依存することを意味する。即ち、図５の例であれば、１μｓのセットパルスを印加した場合は約０．５μｓのリセットパルスで高抵抗化が起こり（（ａ））、３０ｎｓのセットパルスを印加した直後では約５０ｎｓのリセットパルスで高抵抗化が起こる（（ｂ））ことが分かる。
【００６３】
図６は、直前のセットパルスに用いた電圧振幅を変化させた状態の下で、可変抵抗素子にリセットパルスを印加したときに初めて高抵抗化が発生した最小電圧をプロットしたものである。具体的には、同一の印加電圧、印加時間の下でセット処理が施された複数の可変抵抗素子を準備し、各可変抵抗素子に対して、同一の印加時間の下で印加電圧を変更しながらリセット処理を行い、リセット処理が実行できた（高抵抗状態に遷移できた）最小の印加電圧を検出する。同様の測定を、リセット処理における印加時間を変更しながら、更に、セット処理における印加電圧を変更しながら行い、検出された同一条件下での最小のリセットパルスの電圧（リセット電圧）を縦軸に、測定時におけるセットパルスの電圧（セット電圧）を横軸としてプロットしたものが図６のグラフである。
【００６４】
図６によれば、セット電圧を上昇させるに連れ、同一の印加時間の下でもリセット可能な最小電圧が異なることが示されている。又、同一のセットパルスが印加された可変抵抗素子であっても、リセットパルスの印加時間を変更することで、リセット処理が可能な最小電圧が異なることが示されている。
【００６５】
以上、図５及び図６によれば、直前のセット処理において印加されたセットパルスの印加時間並びに印加電圧によって、リセット処理に要する印加条件（印加時間、印加電圧）が左右されることが分かる。
【００６６】
しかしながら、セット処理において印加されたセットパルスの印加条件が異なる場合であっても、セット後の可変抵抗素子の抵抗値はほぼ同一の値を示す。図７は、ある特定の可変抵抗素子に対し、リセットパルスを印加して高抵抗化させた後にセットパルスを印加して印加後の抵抗値を測定した結果を、セットパルス印加条件を横軸に、セット後の抵抗値を縦軸として示したものである。図７によれば、セットパルスの印加条件に拘らずセット後には略同一の抵抗値を示すことが分かる。
【００６７】
従って、セット処理実行後の可変抵抗素子において、直前のセット処理の際に印加されたセットパルスの印加条件がどのようなものであったかということは、リセットパルスを印加して高抵抗化が起こる条件を確認して初めて把握することができる。
【００６８】
本発明方法は、可変抵抗素子のこのような特性、即ち、セット処理時に印加されたセットパルスの印加条件によってリセット処理時に必要なリセットパルスの印加条件が決定されるという特性を用いるものである。具体的には、書き込み対象となる情報（以下、「書き込み情報」と記載）に応じて異なる印加条件の下で可変抵抗素子に対してセット処理を行って書き込み情報の書き込みを行う。そして、読み出し時には、当該可変抵抗素子に対してリセット処理が実行されるまで印加条件を変更しながらリセットパルスを印加し、リセット処理が初めて完了した（初めて高抵抗状態となった）ときに、可変抵抗素子に対してリセット処理を実行するのに要したリセットパルスの印加条件を認識することができる。これにより、このリセットパルスの印加条件によって、リセット処理実行前のセット処理時に印加されたセットパルスの印加条件が特定され、かかる印加条件に関連付けられた書き込み情報が特定される。このようにして、書き込み情報を読み出すことが可能となる。
【００６９】
以下、上述した概念を用いて行われる本発明方法の各実施形態について説明する。
【００７０】
［第１実施形態］
本発明装置及び本発明方法の第１実施形態（以下、適宜「本実施形態」と称する）について図面を参照して説明する。
【００７１】
図８は、本発明装置が備える可変抵抗素子の概略断面構造図である。図８に示されるように、可変抵抗素子１０は、下地絶縁膜２が形成された半導体基板１上に、可変抵抗体３が、下部電極４及び上部電極５によって上下に挟まれた状態で形成される。可変抵抗体３は一例として酸窒化チタンとすることができ、下部電極４及び上部電極５は何れも窒化チタンとすることができる。
【００７２】
図９は、上述した可変抵抗素子１０に対して書き込み処理及び読み出し処理を実現可能に構成された書き込み／読み出し回路の概念的なブロック図である。図９に示されるように、書き込み／読み出し回路２０は、電圧発生手段１１、抵抗状態検出手段１２、情報特定手段１３、及びスイッチング素子を備える。スイッチング素子は例えばＭＯＳトランジスタで実現することができる。
【００７３】
電圧発生手段１１は、可変抵抗素子１０の両端に特定された印加条件（印加時間、印加電圧、印加回数）の下でパルス電圧を印加可能に構成されている。電圧印加時の印加条件は外部から特定可能であり、所定の制御手段（不図示）からの制御信号に基づいて印加条件が特定されるものとしても良い。電圧発生手段１１から可変抵抗素子１０に対して印加される電圧の内、情報の書き込みや消去を目的として印加される電圧を「書き込み電圧」と称し、書き込まれている抵抗状態を読み出すことを目的として印加される電圧を「読み出し電圧」と称する。読み出し電圧は、書き込み電圧と比較して電圧の絶対値が小さく、読み出し電圧が可変抵抗素子１０に印加されることで抵抗状態が遷移することはないものとする。又、以下では、便宜上、下部電極４を基準としたときの上部電極５の電位が正電位となるような電圧パルスを印加した場合を正（＋）電圧印加と称し、逆の極性の電圧パルスを印加した場合を負（−）電圧印加と称する。
【００７４】
抵抗状態検出手段１２は、読み出し電圧が印加された状態の下で、可変抵抗素子１０を流れる電流量又はこれに基づく物理量を測定することで可変抵抗素子１０の抵抗状態を検出可能に構成されている。一例としては、内部に抵抗、センスアンプ、基準電圧発生回路を有し、読み出し電圧が印加された状態の可変抵抗素子１０と抵抗状態検出手段１２を直列に接続すると共に、抵抗状態検出手段１２内の抵抗の両端に発生する電圧と基準電圧を比較してセンスアンプで増幅することにより、基準電圧との大小関係を確認する。この方法による場合、具体的には、抵抗の両端の電圧が基準電圧よりも高いときは可変抵抗素子１０が低抵抗状態であり、基準電圧よりも低いときは高抵抗状態であることを認識することができる。
【００７５】
情報特定手段１３は、可変抵抗素子１０の抵抗状態が高抵抗状態に遷移（リセット）した時点における電圧発生手段１１からの電圧印加条件に基づいて、リセット処理実行前に実行されたセット処理時の電圧印加条件を特定し、当該セットパルス印加条件に関連付けられている書き込み情報を特定して出力する。
【００７６】
本実施形態では、電圧発生手段１１が可変抵抗素子１０に対して印加する電圧印加条件として、セットパルスの場合には、印加電圧が＋２．０Ｖで、印加時間が３５ｎｓ、３５０ｎｓ、３．５μｓ、３５μｓと４段階に切り換え可能に構成されている。又、リセットパルスの場合には、印加時間が３５ｎｓで、印加電圧が−１．６Ｖ、−１．８Ｖ、−２．０Ｖ、−２．２Ｖと４段階に切り換え可能に構成されている。即ち、本実施形態の場合、書き込み情報に応じてセットパルスの印加時間を４段階に変化させることで、異なる４値のデータを保持することができる。又、リセットパルスを低い電圧から順次印加、判定していくことで、異なる４値のデータを読出すことが可能となる。尚、ここでいう「印加時間」とは、電圧発生手段１１から発生されるパルス電圧のパルス幅に相当する。
【００７７】
例えば、一例として、書き込み情報が「００」である場合にはセットパルスの印加時間を３５ｎｓとしてセット処理を行う。以下、同様に、書き込み情報が「０１」の場合にはセットパルスの印加時間を３５０ｎｓとし、「１０」の場合には３．５μｓとし、「１１」の場合には３５μｓとしてセット処理を行う。
【００７８】
上記の例によれば、書き込み情報「１０」を可変抵抗素子に書き込む場合、印加電圧２．０Ｖで印加時間３．５μｓのセットパルスを可変抵抗素子の両端に印加してセット処理を行うことで書き込み処理が実現できる。
【００７９】
そして、このように書き込まれた情報を読み出す場合には、まず、電圧発生手段１１が印加電圧−１．６Ｖ、印加時間３５ｎｓでリセットパルスを可変抵抗素子の両端に印加することでリセット処理を実行した後、読み出し電圧（例えば０．６Ｖ）を印加した状態で、抵抗状態検出手段１２が可変抵抗素子１０の抵抗状態を検出する。このとき、可変抵抗素子１０が低抵抗状態を示していれば、印加電圧の絶対値を大きくして再びリセットパルスの印加処理と抵抗状態の検出処理を行う。一方、抵抗状態が高抵抗状態であれば、このリセットパルスの印加条件に関連付けられた情報が可変抵抗素子に書き込まれていたことを認識することができる。今回の例では、印加電圧−１．６Ｖ、印加時間３５ｎｓでリセットパルスを印加した後においては可変抵抗素子が低抵抗状態を示していたため、印加条件を変更して再度リセットパルスの印加並びに抵抗状態の検出処理を実行する。
【００８０】
このようにリセットパルスの印加処理と可変抵抗素子の抵抗状態の検出処理からなるステップを、検出処理後の可変抵抗素子の抵抗状態が高抵抗状態を示すまで繰り返し行う。そして、初めて高抵抗状態を示したときの直前に印加したリセットパルスの印加条件に関連付けられた情報を、当該可変抵抗素子に書き込まれていた書き込み情報であると判断する。
【００８１】
上述したように、リセットパルス印加直前に印加されたセットパルスの印加条件によって、リセット処理を完全に実行するのに必要なリセットパルスの印加条件が決定される。上記の例では、リセットパルスは、同一の印加時間の下で印加電圧を４種類変化させることができるため、どの印加電圧の下でリセットパルスを印加した時点で初めてリセット処理が実行されたか、言い換えればどの印加電圧の下でリセットパルスを印加した時点で初めて高抵抗状態に遷移したかを認識することで、リセット処理開始前に可変抵抗素子に対して印加されたセットパルスの印加条件が特定されることとなる。従って、これによって特定されたセットパルスの印加条件に関連付けられている情報を特定することができ、この結果可変抵抗素子に書き込まれていた書き込み情報を認識することができる。
【００８２】
尚、実際には、セットパルスの印加条件を上記セットパルス印加条件の範囲内で適宜変更してセット処理を実行しておき、セットパルス印加後の可変抵抗素子に対してリセットパルスの印加並びに抵抗状態検出処理を実行してどの印加時間の下でリセットパルスを印加した時点で初めて高抵抗状態に遷移したかを、セットパルスの各印加条件毎に予め認識しておくことが好ましい。このようにすることで、初めて高抵抗状態に遷移したときのリセットパルスの印加条件（本実施形態の場合は印加電圧）と、書き込み情報とを一対一に関連付けることができ、前記のリセットパルスの印加条件が認識された時点で直接的に書き込み情報を認識することが可能となる。上記の例の場合、予めかかる処理が実行されており、初めて高抵抗状態に遷移したときのリセットパルスの印加電圧と、書き込み情報とが一対一に関連付けられており、印加電圧−１．６Ｖの場合が「００」、−１．８Ｖの場合が「０１」、−２．０Ｖの場合が「１０」、−２．２Ｖの場合が「１１」であるとする。
【００８３】
この例において、印加電圧−１．６Ｖ、印加時間３５ｎｓでリセットパルスを印加した後は可変抵抗素子が低抵抗状態を示していたため、引き続き印加電圧−１．８Ｖ、印加時間３５ｎｓのリセットパルスを印加した後に読み出し電圧を印加したところ、再び可変抵抗素子は低抵抗状態のままであることが判定された。更に、印加電圧−２．０Ｖ、印加時間３５ｎｓのリセットパルスを印加した後に読み出し電圧を印加したところ、可変抵抗素子は高抵抗状態に変化していると判定された。従って、初めて高抵抗状態に遷移したときのリセット電圧−２．０Ｖに関連付けられている書き込み情報「１０」を認識することができ、これによって読み出し処理が実行される。
【００８４】
別の例として、可変抵抗素子に印加電圧＋２．０Ｖ、印加時間３５０ｎｓのセットパルスを印加して書き込み情報「０１」を書き込んだとする。そして、この可変抵抗素子に対して読み出し処理を実行するに際し、まず、リセット電圧の絶対値が最も小さい−１．６Ｖ、印加時間３５ｎｓで可変抵抗素子に対してリセットパルスを印加した後、抵抗状態の検出処理を行う。このとき、可変抵抗素子が低抵抗状態を示していたため、リセット電圧の絶対値を一段階大きくして、印加電圧−１．８Ｖ、印加時間３５ｎｓで可変抵抗素子に対してリセットパルスを印加した後、再度抵抗状態の検出処理を行う。このとき、可変抵抗素子が高抵抗状態に遷移していたため、初めて高抵抗状態に遷移したときのリセット電圧である−１．８Ｖに関連付けられている書き込み情報「０１」を認識することができ、これによって読み出し処理が実行される。
【００８５】
図１０は、本実施形態における読み出し処理の処理手順を示すフローチャートである。リセット電圧の絶対値が最も小さい「条件１」の下でリセットパルスの印加処理を行って印加後の可変抵抗素子１０の抵抗状態を確認する。そして、可変抵抗素子１０の抵抗状態が高抵抗状態であれば（ステップ＃１でＹｅｓ）、直前に印加されたリセットパルスの印加条件に対応したセットパルス印加条件を特定し、当該セットパルス印加条件に関連付けられた書き込み情報を読み出す。又、可変抵抗素子１０の抵抗状態が低抵抗状態であれば（ステップ＃１でＮｏ）、印加条件を変更して再度リセットパルスを印加する。本実施形態では印加電圧を異ならせることでリセットパルスの印加条件を変更する方法を採用しており、かかる場合は印加電圧の絶対値が順次大きくなるように変更する。図１０の場合であれば、「条件１」を除く印加電圧の中で最も印加電圧の小さい「条件２」の印加電圧を選択して当該印加電圧の下で可変抵抗素子１０に対してリセットパルスを印加する。以下、ステップ＃１においてＹｅｓになるまで、リセット電圧の絶対値を大きくしながらリセットパルスの印加処理と可変抵抗素子１０の抵抗状態の確認処理（ステップ＃１）を繰り返す。
【００８６】
リセットパルス印加後の可変抵抗素子１０の抵抗状態が初めて高抵抗状態を示すと（ステップ＃１でＹｅｓ）、直前に印加されたリセットパルスの印加条件に対応したセットパルス印加条件を特定し、当該セットパルス印加条件に関連付けられた書き込み情報を読み出す。尚、本フローチャートでは、書き込み情報を読み出した後、特定されたセットパルス印加条件の下で可変抵抗素子１０に対してセットパルスの印加処理を実行する（ステップ＃２）。このようにすることで、読み出し後の書き込み情報が再度可変抵抗素子１０に対して書き込まれ、これによって書き込み情報を保持することができる。
【００８７】
即ち、上記の方法の場合、可変抵抗素子１０に対して書き込み情報の書き込みを行う際のセットパルス印加条件によって情報の記憶を行う構成であり、可変抵抗素子１０が示す抵抗値を細分化して認識することなく、可変抵抗素子１０が示す抵抗値は、「高抵抗状態」か「低抵抗状態」の２状態を認識出来さえすれば多値情報の記憶が可能となる。このため、異なる抵抗値によって多値情報を記憶していた従来方法のように、細かい抵抗レンジを認識しながら抵抗値の読み出しを行う必要がないため、読み出し誤差が大幅に減少する。
【００８８】
更に、この方法で情報の書き込みを行うことで、可変抵抗素子１０が示す抵抗値としてはほぼ同程度の値を示しながらも多値情報を記憶することができるため、抵抗値を読み出したのみでは情報を認識することができず、これによって高いセキュリティ性を確保することができる。そして、実際に書き込み情報の認識ができた時点においては、当該書き込み情報が一旦破壊されているため、再度の同じ書き込み情報を書き込みを行わない限り
書き込まれていた情報を再現することができない。従って、より強固なセキュリティ性を確保することができる。
【００８９】
このことを利用することで、高速読み出しが可能な２値の記憶と、読み出しは低速である一方で強固なセキュリティ性が担保された多値の記憶とを両立することが可能となる。即ち、情報の書き込み時において、２値情報を書き込む場合には所定の印加条件の下で可変抵抗素子にセットパルスを印加しておき、読み出し時にはリセットパルスを印加せずに単に読み出し電圧を印加することで抵抗状態が高抵抗状態であるか低抵抗状態であるかを認識することで抵抗状態に応じた２値情報の記憶が可能となる。一方、多値情報を書き込む場合には書き込み情報に応じて異なる印加条件の下でセットパルスを印加することで書き込みを行い、上記の方法によって読み出し処理を実行することで多値情報の記憶が可能となる。以下の各実施形態においても同様である。
【００９０】
［第２実施形態］
本発明装置及び本発明方法の第２実施形態（以下、「本実施形態」と称する）につき、以下において説明する。本実施形態ではＣｏの酸化物で形成された可変抵抗体３、及びＰｔで形成された下部電極４及び上部電極５によって可変抵抗素子１０を構成した。尚、書き込み／読み出し回路２０については、セットパルス及びリセットパルスの印加条件以外については第１実施形態と同一の構造とする。
【００９１】
本実施形態では、電圧発生手段１１が可変抵抗素子１０に対して印加する電圧印加条件として、セットパルスの場合には、印加電圧が＋１．５Ｖで、印加時間が１０ｎｓ、３０ｎｓ、１００ｎｓ、３００ｎs、１μｓ、３μｓ、１０μｓ、３０μｓ、１００μｓ、３００μｓ、１ｍｓ、３ｍｓ、１０ｍｓ、３０ｍｓ、１００ｍｓ、３００ｍｓと１６段階に切り換え可能に構成されている。又、リセットパルスの場合には、印加電圧が−１．８Ｖで、印加時間が１０ｎｓ、３０ｎｓ、１００ｎｓ、３００ｎs、１μｓ、３μｓ、１０μｓ、３０μｓ、１００μｓ、３００μｓ、１ｍｓ、３ｍｓ、１０ｍｓ、３０ｍｓ、１００ｍｓ、３００ｍｓと１６段階に切り換え可能に構成されている。
【００９２】
即ち、本実施形態の場合、書き込み情報に応じてセットパルスの印加時間を１６段階に変化させることで、異なる１６値のデータを保持することができる。又、リセットパルスを印加時間の短いパルス電圧から順次印加、判定していくことで、異なる１６値のデータを読出すことが可能となる。例えば、書き込み時に印加されるセットパルスの印加時間の短い順に、書き込み情報が「００００」、「０００１」、「００１０」、「００１１」、「０１００」、「０１０１」、「０１１０」、「０１１１」、「１０００」、「１００１」、「１０１０」、「１０１１」、「１１００」、「１１０１」、「１１１０」、「１１１１」と割り振られている。
【００９３】
このとき、例えば書き込み情報「０１１１」を可変抵抗素子に書き込む場合、印加電圧１．５Ｖで印加時間３０μｓのセットパルスを可変抵抗素子の両端に印加してセット処理を行うことで書き込み処理を行う。
【００９４】
そして、このように書き込まれた情報を読み出す場合には、まず、電圧発生手段１１が印加電圧−１．８Ｖ、印加時間１０ｎｓでリセットパルスを可変抵抗素子の両端に印加することでリセット処理を実行した後、読み出し電圧を印加した状態で、抵抗状態検出手段１２が可変抵抗素子１０の抵抗状態を検出する。このとき、可変抵抗素子１０が低抵抗状態を示していれば、印加時間を大きくして（３０ｎｓ）再びリセットパルスの印加処理と抵抗状態の検出処理を行う。一方、抵抗状態が高抵抗状態であれば、このリセットパルスの印加条件（印加時間）に関連付けられた情報が可変抵抗素子に書き込まれていたことを認識することができる。今回の例では、印加電圧−１．８Ｖ、印加時間１０ｎｓでリセットパルスを印加した後においては可変抵抗素子が低抵抗状態を示していたため、印加条件（印加時間）を変更して再度リセットパルスの印加並びに抵抗状態検出処理を実行する。
【００９５】
このようにリセットパルスの印加時間を順次長くしながら、印加処理と可変抵抗素子の抵抗状態の検出処理からなるステップを読み出し後の可変抵抗素子の抵抗状態が高抵抗状態を示すまで繰り返し行う。そして、初めて高抵抗状態を示したときの直前に印加したリセットパルスの印加時間に関連付けられた情報を、当該可変抵抗素子に書き込まれていた書き込み情報であると判断する。本実施形態の場合には、３０μｓの印加時間でリセットパルスを印加した後に初めて可変抵抗素子１０が高抵抗状態を示したので、３０μｓに関連付けられている書き込み情報「０１１１」を認識することができ、これによって読み出し処理が実行される。
【００９６】
本実施形態の場合、両パルス信号とも印加時間を制御するのみで、多値情報を記憶することができる。即ち、第１実施形態と同様、可変抵抗素子１０が示す抵抗値を細分化して認識することなく可変抵抗素子１０が示す抵抗値は、「高抵抗状態」か「低抵抗状態」の２状態を認識出来さえすれば多値情報の記憶が可能となるため、異なる抵抗値によって多値情報を記憶していた従来方法のように、細かい抵抗レンジを認識しながら抵抗値の読み出しを行う必要がないため、読み出し誤差が大幅に減少する。
【００９７】
［第３実施形態］
本発明装置及び本発明方法の第３実施形態（以下、「本実施形態」と称する）につき、以下において説明する。本実施形態ではＣｕの酸化物で形成された可変抵抗体３、Ｔｉで形成された下部電極４、及びＡｌＣｕで形成された上部電極５によって可変抵抗素子１０を構成した。尚、書き込み／読み出し回路２０については、セットパルス及びリセットパルスの印加条件以外については第１実施形態と同一の構造とする。
【００９８】
本実施形態では、電圧発生手段１１が可変抵抗素子１０に対して印加する電圧印加条件として、セットパルスの場合には、印加時間が２０ｎｓで、印加電圧が１．２Ｖ、１．５Ｖ、１．８Ｖ、２．２Ｖと４段階に切り換え可能に構成されている。又、リセットパルスの場合には、印加時間が２０ｎｓで、印加電圧が−１．１Ｖ、−１．４Ｖ、−１．８Ｖ、−２．３Ｖと４段階に切り換え可能に構成されている。
【００９９】
即ち、本実施形態の場合、書き込み情報に応じてセットパルスの印加電圧を４段階に変化させることで、異なる４値のデータを保持することができる。又、リセットパルスを印加電圧の絶対値の低いパルス電圧から順次印加、判定していくことで、異なる４値のデータを読み出すことが可能となる。例えば、書き込み時に印加されるセットパルスの印加電圧の低い順に、書き込み情報が「００」、「０１」、「１０」、「１１」と割り振られている。
【０１００】
このとき、書き込み情報「０１」を可変抵抗素子に書き込む場合、印加電圧１．５Ｖで印加時間２０μｓのセットパルスを可変抵抗素子の両端に印加してセット処理を行うことで書き込み処理を行う。
【０１０１】
そして、このように書き込まれた情報を読み出す場合には、まず、電圧発生手段１１が印加電圧−１．１Ｖ、印加時間２０ｎｓでリセットパルスを可変抵抗素子の両端に印加することでリセット処理を実行した後、読み出し電圧を印加した状態で、抵抗状態検出手段１２が可変抵抗素子１０の抵抗状態を検出する。このとき、可変抵抗素子１０が低抵抗状態を示していれば、印加電圧の絶対値を大きくして（−１．４Ｖ）再びリセットパルスの印加処理と抵抗状態の検出処理を行う。一方、抵抗状態が高抵抗状態であれば、このリセットパルスの印加条件（印加時間）に関連付けられた情報が可変抵抗素子に書き込まれていたことを認識することができる。今回の例では、印加電圧−１．１Ｖ、印加時間２０ｎｓでリセットパルスを印加した後においては可変抵抗素子が低抵抗状態を示していたため、印加電圧を変更して再度リセットパルスの印加並びに抵抗状態検出処理を実行する。
【０１０２】
このようにリセットパルスの印加電圧の絶対値を順次高くしながら、印加処理と可変抵抗素子の抵抗状態の検出処理からなるステップを読み出し後の可変抵抗素子の抵抗状態が高抵抗状態を示すまで繰り返し行う。そして、初めて高抵抗状態を示したときの直前に印加したリセットパルスの印加電圧に関連付けられた情報を、当該可変抵抗素子に書き込まれていた書き込み情報であると判断する。本実施形態の場合には、−１．４Ｖの印加電圧でリセットパルスを印加した後に初めて可変抵抗素子１０が高抵抗状態を示したので、−１．４Ｖに関連付けられている書き込み情報「０１」を認識することができ、これによって読み出し処理が実行される。
【０１０３】
本実施形態の場合、両パルス信号とも印加電圧を制御するのみで、多値情報を記憶することができる。即ち、第１実施形態と同様、可変抵抗素子１０が示す抵抗値を細分化して認識することなく可変抵抗素子１０が示す抵抗値は、「高抵抗状態」か「低抵抗状態」の２状態を認識出来さえすれば多値情報の記憶が可能となるため、異なる抵抗値によって多値情報を記憶していた従来方法のように、細かい抵抗レンジを認識しながら抵抗値の読み出しを行う必要がないため、読み出し誤差が大幅に減少する。
【０１０４】
又、各リセットパルスの印加時間は固定されているため、この印加時間を短く設定しておくことで、パルス印加時間のみを制御する第２実施形態と比較して読み出し処理時において書き込み情報を読み出すまでに要する読み出し時間を短縮することができる。
【０１０５】
［第４実施形態］
本発明装置及び本発明方法の第４実施形態（以下、適宜「本実施形態」と称する）につき、以下において説明する。本実施形態では、可変抵抗素子１０の構造を第１実施形態と同一の構造とし、書き込み／読み出し回路２０については、セットパルス及びリセットパルスの印加条件以外については第１実施形態と同一の構造とする。
【０１０６】
本実施形態では、可変抵抗素子１０の両端に印加されるセットパルス、リセットパルスの何れにおいても、印加時間及び印加電圧を夫々で一定とし、印加回数のみを変更することで電圧印加条件の変更を行う形態とする。具体的には、電圧発生手段１１が可変抵抗素子１０に対して印加する電圧印加条件として、セットパルスの場合には、印加電圧が＋２．０Ｖで印加時間が３５ｎｓのパルス電圧信号、リセットパルスの場合には、印加電圧が−２．４Ｖで印加時間が３５ｎｓのパルス電圧信号を夫々一回又は断続的に複数回印加する構成であり、その印加回数は制御手段によって制御される。
【０１０７】
例えば、書き込み情報「０１」を書き込む際には、可変抵抗素子１０にセットパルスを４回印加するものとし、かかる印加処理を行って書き込みが完了したとする。この時点で可変抵抗素子１０が低抵抗状態となっている。
【０１０８】
この可変抵抗素子１０に対して読み出し処理を行うに際し、前記リセットパルスを印加した後抵抗状態を検出するステップを繰り返し実行する。図１１は、本実施形態における読み出し処理の処理手順を示すフローチャートである。
【０１０９】
まず、可変抵抗素子１０に前記のリセットパルスを１回印加し、その後可変抵抗素子１０の抵抗状態を検出する。そして、可変抵抗素子が依然として低抵抗状態であれば（ステップ＃１１でＮｏ）、リセットパルスの印加回数を１回増加する（ステップ＃１２）。具体的には、リセットパルスを断続的に２回印加した後、再度可変抵抗素子１０の抵抗状態を検出する。以下、リセットパルスの印加回数を１回ずつ増加しながら可変抵抗素子１０の抵抗状態を確認する。そして、初めて可変抵抗素子１０が高抵抗状態であることが検出されれば（ステップ＃１１でＹｅｓ）、直前に印加したリセットパルスの印加回数に対応したセットパルスの印加回数を特定し、当該セットパルス印加回数に関連付けられた書き込み情報を読み出す。この例では、リセットパルスを断続的に４回印加したときに初めて可変抵抗素子１０が高抵抗状態に遷移したことを検出できた。リセットパルスの印加回数が４回で可変抵抗素子が初めて高抵抗状態に遷移できたときは、４回のセットパルスが印加されたことで低抵抗状態に遷移された可変抵抗素子であったことが認識されるため、これによって書き込まれていた書き込み情報が「０１」であることが特定され、当該書き込み情報が読み出される。
【０１１０】
本実施形態の場合、両パルス信号とも印加電圧及び印加時間を変化することなく、印加回数を制御するのみで、多値情報を記憶することができる。即ち、第１実施形態と同様、可変抵抗素子１０が示す抵抗値を細分化して認識することなく可変抵抗素子１０が示す抵抗値は、「高抵抗状態」か「低抵抗状態」の２状態を認識出来さえすれば多値情報の記憶が可能となるため、異なる抵抗値によって多値情報を記憶していた従来方法のように、細かい抵抗レンジを認識しながら抵抗値の読み出しを行う必要がないため、読み出し誤差が大幅に減少する。
【０１１１】
そして、両パルス信号ともに印加電圧及び印加時間については制御する必要がないため、出力される各パルス波形を制御する必要がなく、これによって電圧発生手段１１の回路構成を単純化することができる。
【０１１２】
尚、本実施形態では、書き込み時に用いたセットパルスの回数と高抵抗化が実施できるリセットパルスの回数が同一となるものを用いたが、各回数が一対一に対応していれば良いため、両パルスの回数が同一である場合に限られず対応するセットパルスの回数とリセットパルスの回数とが異なる回数となっても構わない。
【０１１３】
尚、本実施形態では、あくまで印加する各パルス電圧信号のパルス波形は一定のまま印加回数のみを制御する構成としたが、印加回数の制御に加えてパルス波形の制御（印加電圧、印加時間の制御）を組み合わせて行う構成としても構わない。概念説明の項で上述したように、本発明装置が備える可変抵抗素子は、印加されるセットパルスの印加時間、印加電圧、及び印加回数によって、その後のリセット処理に要するリセットパルスの印加条件が左右される性質を有する。このため、セットパルスの印加時間、印加電圧、及び印加回数の何れか一の条件を変更した場合であってもリセット処理に要するリセットパルスの印加条件が変化し、複数の条件を組み合わせて変更した場合には更にリセットパルスの印加条件が変化する。従って、前記のように、印加回数に加えて、印加時間や印加電圧を制御しながらセット処理を行うことで、リセット処理に要するリセットパルスの印加条件が異なることとなる。これにより、セットパルスの印加条件に関連付けられた書き込み情報が特定されるため、書き込み情報を読み出すことができる。
【０１１４】
尚、前記のように、印加回数に加えて、電圧振幅とパルス印加時間の両方を同時に制御する構成とした場合、印加時間のみを制御する場合に比べて電圧発生手段１１の回路構成は複雑化する可能性があるものの、動作マージンと高速動作の両方を兼ね備えるように最適化することが可能となり、ユーザの要望に応じた多様な不揮発性半導体記憶装置が実現できる。
【０１１５】
［第５実施形態］
本発明方法の第５実施形態（以下、適宜「本実施形態」と称する）につき、以下において説明する。本実施形態では、可変抵抗素子１０の構造を第１実施形態と同一の構造とし、書き込み／読み出し回路２０については、セットパルス及びリセットパルスの印加条件以外については第１実施形態と同一の構造とする。
【０１１６】
本実施形態における本発明装置はアナログデータを書き込み情報とすることができる構成である。具体的には、可変抵抗素子１０の両端に印加されるセットパルスの場合には、印加電圧が１．６Ｖで印加時間が書き込む対象となるアナログデータに応じて可変に構成されている。又、可変抵抗素子１０の両端に印加されるリセットパルスの場合には、印加電圧が−２．０Ｖ、印加時間が１００ｎｓで固定されており、印加回数のみを変更可能に構成されている。
【０１１７】
例えば、あるアナログデータを可変抵抗素子１０に対して書き込む場合、印加電圧１．６Ｖのセットパルスを当該アナログデータに対応した印加時間２７．２２μｓだけ可変抵抗素子１０に対して印加した。次に、この可変抵抗素子１０に対して読み出し処理を実行する場合、印加電圧−２．０Ｖ、印加時間が１００ｎｓのリセットパルス印加後の可変抵抗素子１０の抵抗状態が高抵抗状態であることが検出されるまで、印加回数を増加させながらリセットパルスを印加する。この例の場合、印加回数４２２回の時点で可変抵抗素子１０が高抵抗状態になったことが検出されたため、「４２２」又は「４２２」に関連付けられている情報を「書き込み情報」として読み出すことができる。
【０１１８】
別の例として、印加電圧１．６Ｖのセットパルスを当該アナログデータに対応した印加時間１．３４μｓだけ可変抵抗素子１０に対して印加した。次に、この可変抵抗素子１０に対して読み出し処理を実行する場合、印加電圧−２．０Ｖ、印加時間が１００ｎｓのリセットパルス印加後の可変抵抗素子１０の抵抗状態が高抵抗状態であることが検出されるまで、印加回数を増加させながらリセットパルスを印加したところ、印加回数１５回の時点で可変抵抗素子１０が高抵抗状態になったことが検出されたため、「１５」又は「１５」に関連付けられている情報を「書き込み情報」として読み出すことができる。
【０１１９】
尚、本実施形態では、読み出される情報が印加回数に基づく情報であるため、リセットパルスの印加時間を短くすることにより、読み出される「書き込み情報」によって、書き込まれたアナログデータの再現性を向上させることができる。
【０１２０】
［第６実施形態］
本発明方法の第６実施形態（以下、適宜「本実施形態」と称する）につき、以下において説明する。本実施形態では、可変抵抗素子１０の構造を第２実施形態と同一の構造とし、書き込み／読み出し回路２０については、セットパルス及びリセットパルスの印加条件以外については第２実施形態と同一の構造とする。
【０１２１】
本実施形態における本発明装置は、第５実施形態と同様にアナログデータを書き込み情報とすることができる構成である。具体的には、可変抵抗素子１０の両端に印加されるセットパルスの場合には、印加時間が５０ｎｓで印加電圧が書き込む対象となるアナログデータに応じて０．１Ｖ間隔で可変に構成されている。又、可変抵抗素子１０の両端に印加されるリセットパルスの場合には、印加時間が１００ｎｓで印加電圧が０．１Ｖ間隔で可変に構成されている。
【０１２２】
例えば、あるアナログデータを可変抵抗素子１０に対して書き込む場合、セットパルスを当該アナログデータに対応した印加電圧２．６Ｖを印加時間５０ｎｓだけ可変抵抗素子１０に対して印加した。次に、この可変抵抗素子１０に対して読み出し処理を実行する場合、まず印加電圧−０．１Ｖ、印加時間が１００ｎｓのリセットパルスを印加して可変抵抗素子１０の抵抗状態を検出し、低抵抗状態である場合には、リセットパルスの印加電圧を−０．１Ｖずつ低下させながら（絶対値を０．１Ｖずつ上昇させながら）リセットパルスの印加と可変抵抗素子１０の抵抗状態の検出を、可変抵抗素子１０の抵抗状態が高抵抗状態であることが検出されるまで繰り返し実行する。この例の場合、リセットパルスの印加電圧が−２．５Ｖの時点で初めて可変抵抗素子１０が高抵抗状態になったことが検出されたため、アナログデータとして「２．５」又はこれに関連付けられている情報を読み出すことができる。
【０１２３】
本実施形態の場合は、読み出される情報が印加電圧に基づく情報であるため、印加電圧を細かく変更することにより、読み出される「書き込み情報」によって、書き込まれたアナログデータの再現性を向上させることができる。
【０１２４】
尚、本実施形態の場合は、リセットパルスの電圧値が書き込み情報に関連付けられた情報となるため、可変抵抗素子１０に与えられるリセットパルスの電圧に影響しないような条件下でリセットパルスの電圧信号が情報特定手段１３に与えられる構成としても良い。この場合、情報特定手段１３は、供給されるリセットパルスの電圧に応じて直接的に書き込み情報を特定することができる。
【０１２５】
［別実施形態］
以下に別実施形態につき説明する。
【０１２６】
〈１〉リセットパルス印加前に、読み出し電圧を印加することで予め可変抵抗素子の抵抗状態を確認するステップを有する構成としても構わない。このようにすることで、可変抵抗素子が高抵抗状態である場合、リセットパルス印加前の段階で当該可変抵抗素子には情報が書き込まれていないことを認識することができる。
【０１２７】
〈２〉第１実施形態の場合に限られず、第２実施形態以後の各実施形態においても、読み出し処理が完了した後、書き込み情報を書き込む際に印加したことが特定されたセットパルスの印加条件の下で可変抵抗素子１０に対してセットパルスの印加処理を実行するものとして良い。このようにすることで、読み出し後の書き込み情報が再度可変抵抗素子１０に対して書き込まれ、これによって書き込み情報を保持することができる。
【０１２８】
〈３〉リセットパルスの印加回数を変更しながら可変抵抗素子の抵抗状態を確認する構成の場合において、上述の各実施形態では、初めて可変抵抗素子が高抵抗状態であることが検出された時点におけるリセットパルスの印加回数に関連付けられた情報を書き込み情報として読み出すものとした。しかし、この場合に限られず、最初にリセットパルスを印加してから直前のリセットパルス印加処理までに可変抵抗素子に印加された総印加回数に関連付けられた情報を書き込み情報として読み出す構成としても構わないし、直前のリセットパルス印加処理から所定ステップ前に印加された印加回数に関連付けられた情報を書き込み情報として読み出す構成としても構わない。
【０１２９】
〈４〉上記第１〜第４実施形態では、単一の可変抵抗素子に４値又は１６値のデータを保持する場合について説明したが、記憶可能な情報数はこれらの数に限定されることはなく、２値以上の適当な数のデータを格納することが可能であることは明らかである。しかしながら、デジタルデータを扱う上での利便性から、２のべき乗のデータ、例えば４値、８値、１６値、３２値などを一素子に記憶させることがより望ましい。
【０１３０】
〈５〉上述の各実施形態では、読み出し処理時において、リセットパルスを印加した後に読み出し電圧を印加して可変抵抗素子の抵抗状態を検出し、検出処理後の可変抵抗素子の抵抗状態が初めて高抵抗状態を示したときのリセットパルスの印加条件に基づいて当該可変抵抗素子に書き込まれていた書き込み情報を判断するものとして説明したが、リセットパルスの印加と抵抗状態の検出処理とを並行して行う構成としても構わない。
【０１３１】
例えば、リセットパルスの印加処理と並行して可変抵抗素子を流れる電流の測定を行うと共に、当該電流値と所定の基準電流値の比較を行い、この所定の基準電流値を初めて下回った時点で可変抵抗素子が高抵抗状態に遷移したものと判断する構成としても良い。具体的には、例えば比較対象となる基準電流値が流れるように設定された固定抵抗、及びコンパレータを備える構成とし、当該固定抵抗と前記可変抵抗素子の両者の一端を接地させると共に両者の他端のノードを夫々コンパレータの２つの入力端子に接続させ、その出力信号の変化を検出することで抵抗状態が変化したことを確認するものとすることができる。
【０１３２】
この場合、コンパレータの出力信号が変化した時点でリセットパルスの印加処理を停止するように制御される構成として良い。かかる構成とした場合、リセットパルスの印加条件を連続的に変化させることが可能となる。このため、第５或いは第６実施形態のように印加時間或いは印加電圧を変化させることでリセットパルスの印加条件を変更させる構成とした場合、印加時間或いは印加電圧を連続的に変化させながらそれと並行して可変抵抗素子を流れる電流値を測定し、その電流量が変化したタイミングでリセットパルスの印加処理を停止させることで、上記第５或いは第６実施形態の場合よりも、更に読み出されるアナログデータの再現性を向上させることができる。即ち、かかる構成とすることで、アナログデータの読み出し／書き込みが可能な不揮発性半導体記憶装置を実現することができる。
【０１３３】
〈６〉上述の各実施形態では、セット処理時には高抵抗状態にある可変抵抗素子の抵抗状態を低抵抗化し、リセット処理時には低抵抗状態にある可変抵抗素子の抵抗状態を高抵抗化するものとして説明を行ったが、これらの抵抗状態の関係が逆であっても構わない。即ち、書き込み処理時に印加するセットパルスによって可変抵抗素子を低抵抗化し、印加条件を変更しながらリセットパルスによって可変抵抗素子が高抵抗化されたかどうかを検出することで読み出しを行う構成としても構わない。
【図面の簡単な説明】
【０１３４】
【図１】電圧印加後に可変抵抗素子を通過する電流の過渡応答特性を示すグラフ
【図２】電圧印加後に可変抵抗素子を通過する電流の過渡応答特性を示すグラフ
【図３】印加時間を変化させて電圧を印加した後の可変抵抗素子の抵抗値を示すグラフ
【図４】印加時間を変化させて電圧を印加した後の可変抵抗素子の電流の過渡応答特性を示すグラフ
【図５】リセット電圧印加直前に印加したセット電圧の印加条件を変化させた場合のリセット電圧印加後の可変抵抗素子の電流の過渡応答特性を示すグラフ
【図６】直前のセット電圧に用いた電圧振幅を変化させた状態の下で、可変抵抗素子にリセット電圧を印加したときに初めて高抵抗化が発生した最小電圧をプロットしたグラフ
【図７】ある特定の可変抵抗素子に対し、リセットパルスを印加して高抵抗化させた後にセットパルスを印加して印加後の抵抗値を測定したもの
【図８】本発明に係る不揮発性半導体記憶装置が備える可変抵抗素子の概略断面構造図
【図９】可変抵抗素子に対して書き込み処理及び読み出し処理を実現可能に構成された書き込み／読み出し回路の概念的なブロック図
【図１０】第１実施形態における読み出し処理の処理手順を示すフローチャート
【図１１】第４実施形態における読み出し処理の処理手順を示すフローチャート
【符号の説明】
【０１３５】
１：    半導体基板
２：    下地絶縁膜
３：    可変抵抗体
４：    下部電極
５：    上部電極
１０：    可変抵抗素子
１１：    電圧発生手段
１２：    抵抗状態検出手段
１３：    情報特定手段
２０：    書き込み／読み出し回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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