(57)【要約】【課題】複数の回路基板が貼り合わされた積層半導体回路基板の貫通孔に電解メッキによって確実にメッキ導電膜を埋め込むことができるとともに、電解メッキ工程の終了後に不要なシード層を容易に除去することができる積層半導体回路基板およびそれを用いた積層半導体装置の製造方法を提供する。【解決手段】各電極パッド１６０は、パターニングされたシード層１３０によって、最も近いＹ方向のシード層１２０ｂに最短距離で接続されている。この結果、すべての半導体チップ１１０の電極パッド１６０は、Ｙ方向のシード層１２０ｂおよびＸ方向のシード層１２０ａを介して互いに接続されているとともに、左右の給電部１４０にも接続されている。従って、給電部１４０に所定の電圧を印加すれば、印加された電圧はすべての半導体チップ１１０の電極パッド１６０に与えられる。【選択図】図２
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【特許請求の範囲】
【請求項１】
貼り合わされた複数の回路基板間を、前記回路基板に設けられた貫通孔に埋め込まれたメッキ導電膜で接続する積層半導体装置の製造方法であって、
下層基板に少なくとも１つの電極パッドを有する半導体チップを形成するチップ形成工程と、
前記下層基板の前記半導体チップの周囲のスクライブライン上および前記電極パッド上に前記メッキ導電膜と同じ材質のシード層を形成するとともに、前記電極パッド上のシード層を前記スクライブライン上のシード層に接続し、前記スクライブライン上のシード層を互いに接続するように前記シード層を形成するシード層形成工程と、
前記下層基板上に積層される少なくとも１つの前記回路基板からなる上層基板の前記電極パッドに対応する位置に前記貫通孔を形成する工程と、
前記貫通孔が前記電極パッド上に位置するように前記下層基板上に前記上層基板を接着することによって積層半導体回路基板を形成する回路基板形成工程と、
前記メッキ導電膜と同じ材質の金属イオンを含む電解質溶液内に前記積層回路基板を浸漬して、前記互いに接続されたスクライブライン上のシード層に外部から負電圧を印加することによって貫通孔に前記メッキ導電膜を埋め込むメッキ工程と、
前記上層基板の表面に前記メッキ導電膜と接続される配線を形成する配線形成工程と、
前記積層半導体回路基板を前記スクライブラインに沿ってダイシングするダイシング工程とを備えることを特徴とする、積層半導体装置の製造方法。
【請求項２】
前記シード層形成工程において、前記電極パッド上のシード層は前記電極パッドに最も近いスクライブライン上のシード層に接続されることを特徴とする、請求項１に記載の積層半導体装置の製造方法。
【請求項３】
前記シード層形成工程において、前記シード層を形成するとき同時に、外部から負電圧を与えられる給電部がスクライブライン上のシード層と接続されるように下層基板の端部に形成されることを特徴とする、請求項１に記載の積層半導体装置の製造方法。
【請求項４】
前記接着工程は、
前記上層基板と下層基板との間にポジ型の感光性接着膜を挟んで所定の温度に加熱しながら加圧する加圧工程と、
前記上層基板をマスクとして前記感光性接着膜を露光・現像することにより、貫通孔の内部の前記感光性接着膜を除去する除去工程を含むことを特徴とする、請求項１に記載の積層半導体装置の製造方法。
【請求項５】
前記上層基板と下層基板はシリコンウエハであり、前記上層基板の表面および前記貫通孔の内面は絶縁膜によって覆われていることを特徴とする、請求項１に記載の積層半導体装置の製造方法。
【請求項６】
前記配線工程は、前記配線を形成する前に前記メッキ導電膜の表面を不活性原子によってスパッタエッチングにより清浄化する清浄化工程を含むことを特徴とする、請求項１に記載の積層半導体装置の製造方法。
【請求項７】
前記配線は、少なくとも前記メッキ導電膜の表面ではバリアメタル層と導電層の２層からなることを特徴とする、請求項１に記載の積層半導体装置の製造方法。
【請求項８】
貼り合わされた複数の回路基板間を、前記回路基板に設けられた貫通孔に埋め込まれたメッキ導電膜で接続する積層半導体回路基板であって、
少なくとも１つの電極パッドを有する半導体チップが形成されるとともに、前記半導体チップの周囲のスクライブライン上および前記電極パッド上に前記メッキ導電膜と同じ材質で形成されたシード層であって、前記スクライブライン上および前記電極パッド上のシード層が互いに接続されるように形成された下層基板と、
前記下層基板の前記電極パッドに対応する位置に前記貫通孔が形成された少なくとも１つの前記回路基板からなる上層基板と、
前記貫通孔が前記電極パッド上に位置するように前記下層基板上に前記上層基板を接着する接着層と、
前記電極パッドを前記上層基板に接続する前記貫通孔に埋め込まれた前記メッキ導電膜と、
前記上層基板の表面に形成され、前記メッキ導電膜と接続される配線とを備えることを特徴とする、積層半導体回路基板。
【請求項９】
前記電極パッド上のシード層は前記電極パッドに最も近い前記スクライブライン上のシード層に接続されていることを特徴とする、請求項８に記載の積層半導体回路基板。
【請求項１０】
前記下層基板の端部に外部から負電圧が与えられる給電部をさらに備え、
スクライブライン上のシード層は互いに接続されて前記給電部に接続されていることを特徴とする、請求項８に記載の積層半導体回路基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の回路基板を貼り合わせた積層半導体回路基板およびそれを用いた積層半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、複数の半導体チップを貼り合わせて製造される積層半導体装置では、積層された半導体チップ間を電気的に接続するために貫通孔を設け、貫通孔にスパッタ法や無電解メッキ法によって導電膜を埋め込んでいた。
【０００３】
例えば、特許文献１には、接着剤で貼り合わされた複数の半導体チップに設けられた貫通孔の内面に、金の無電解メッキ法によって導電膜を形成する方法が開示されている。
【特許文献１】特開２００１−２５０９１２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、スパッタ法では、貫通孔のアスペクト比（貫通孔の深さ／貫通孔の直径）が大きいため、スパッタされた原子が貫通孔の底部付近まで到達しにくい。このため、貫通孔の底部付近で導電膜の膜厚が薄くなってボイド（空隙）が発生し、断線しやすくなるという問題がある。また、無電解メッキ法によって導電膜を形成する場合、導電膜を形成する下地層の前処理によって導電膜の成長速度が変わったり、メッキされる部分の表面がメッキ液に適した触媒特性を有していなければならないために下地膜が制限されたりする問題がある。さらに、導電膜の成長速度が遅いので、無電解メッキ工程のスループットが遅くなるという問題がある。
【０００５】
このため、このような問題のない電解メッキ法によって貫通孔の内面に導電膜（以下、「メッキ導電膜」という）を形成することが考えられる。しかし、電解メッキ法では、メッキ導電膜を形成する箇所に電圧を印加する必要があるため、メッキ導電膜と同じ材質のシード層を形成する必要がある。このシード層は、通常、貫通孔の形成後にスパッタ法によって形成される。しかし、半導体チップを貼り合わせた後にスパッタ法でシード層を形成する場合、貫通孔のアスペクト比が大きいと、その底部付近のシード層の膜厚が薄くなるため、貫通孔内のシード層に十分な電圧を印加することができないという問題がある。
【０００６】
一方、貫通孔の形成前に下層基板の表面にシード層を形成した場合、電解メッキ工程が終了した後に不要なシード層を除去する必要があるが、半導体チップを貼り合わせた後に不要なシード層を除去することは困難である。この場合、各貫通孔に形成されたシード層は互いに接続されたままであるため、積層半導体装置が正常に動作しないという問題がある。
【０００７】
そこで、本発明は、複数の回路基板が貼り合わされた積層半導体回路基板の貫通孔に電解メッキによって確実にメッキ導電膜を埋め込むことができるとともに、積層半導体回路基板をダイシングするときに不要なシード層を除去することができる積層半導体回路基板およびそれを用いた積層半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
第１の発明は、貼り合わされた複数の回路基板間を、前記回路基板に設けられた貫通孔に埋め込まれたメッキ導電膜で接続する積層半導体装置の製造方法であって、
下層基板に少なくとも１つの電極パッドを有する半導体チップを形成するチップ形成工程と、
前記下層基板の前記半導体チップの周囲のスクライブライン上および前記電極パッド上に前記メッキ導電膜と同じ材質のシード層を形成するとともに、前記電極パッド上のシード層を前記スクライブライン上のシード層に接続し、前記スクライブライン上のシード層を互いに接続するように前記シード層を形成するシード層形成工程と、
前記下層基板上に積層される少なくとも１つの前記回路基板からなる上層基板の前記電極パッドに対応する位置に前記貫通孔を形成する工程と、
前記貫通孔が前記電極パッド上に位置するように前記下層基板上に前記上層基板を接着することによって積層半導体回路基板を形成する回路基板形成工程と、
前記メッキ導電膜と同じ材質の金属イオンを含む電解質溶液内に前記積層回路基板を浸漬して、前記互いに接続されたスクライブライン上のシード層に外部から負電圧を印加することによって貫通孔に前記メッキ導電膜を埋め込むメッキ工程と、
前記上層基板の表面に前記メッキ導電膜と接続される配線を形成する配線形成工程と、
前記積層半導体回路基板を前記スクライブラインに沿ってダイシングするダイシング工程とを備えることを特徴とする。
【０００９】
第２の発明は、第１の発明において、
前記シード層形成工程において、前記電極パッド上のシード層は前記電極パッドに最も近いスクライブライン上のシード層に接続されることを特徴とする。
【００１０】
第３の発明は、第１の発明において、
前記シード層形成工程において、前記シード層を形成するとき同時に、外部から負電圧を与えられる給電部がスクライブライン上のシード層と接続されるように下層基板の端部に形成されることを特徴とする。
【００１１】
第４の発明は、第１の発明において、
前記接着工程は、
前記上層基板と下層基板との間にポジ型の感光性接着膜を挟んで所定の温度に加熱しながら加圧する加圧工程と、
前記上層基板をマスクとして前記感光性接着膜を露光・現像することにより、貫通孔の内部の前記感光性接着膜を除去する除去工程を含むことを特徴とする。
【００１２】
第５の発明は、第１の発明において、
前記上層基板と下層基板はシリコンウエハであり、前記上層基板の表面および前記貫通孔の内面は絶縁膜によって覆われていることを特徴とする。
【００１３】
第６の発明は、第１の発明において、
前記配線工程は、前記配線を形成する前に前記メッキ導電膜の表面を不活性原子によってスパッタエッチングにより清浄化する清浄化工程を含むことを特徴とする。
【００１４】
第７の発明は、第１の発明において、
前記配線は、少なくとも前記メッキ導電膜の表面ではバリアメタル層と導電層の２層からなることを特徴とする。
【００１５】
第８の発明は、貼り合わされた複数の回路基板間を、前記回路基板に設けられた貫通孔に埋め込まれたメッキ導電膜で接続する積層半導体回路基板であって、
少なくとも１つの電極パッドを有する半導体チップが形成されるとともに、前記半導体チップの周囲のスクライブライン上および前記電極パッド上に前記メッキ導電膜と同じ材質で形成されたシード層であって、前記スクライブライン上および前記電極パッド上のシード層が互いに接続されるように形成された下層基板と、
前記下層基板の前記電極パッドに対応する位置に前記貫通孔が形成された少なくとも１つの前記回路基板からなる上層基板と、
前記貫通孔が前記電極パッド上に位置するように前記下層基板上に前記上層基板を接着する接着層と、
前記電極パッドを前記上層基板に接続する前記貫通孔に埋め込まれた前記メッキ導電膜と、
前記上層基板の表面に形成され、前記メッキ導電膜と接続される配線とを備えることを特徴とする。
【００１６】
第９の発明は、第８の発明において、
前記電極パッド上のシード層は前記電極パッドに最も近い前記スクライブライン上のシード層に接続されていることを特徴とする。
【００１７】
第１０の発明は、第８の発明において、
前記下層基板の端部に外部から負電圧が与えられる給電部をさらに備え、
スクライブライン上のシード層は互いに接続されて前記給電部に接続されていることを特徴とする。
【発明の効果】
【００１８】
第１の発明によれば、下層基板の電極パッド上に形成されたシード層がスクライブライン上のシード層に接続された状態で、スクライブライン上に形成されたシード層に負電圧を印加して電解メッキを行えば、貫通孔内のシード層は陰極となる。このため、ボイド等の欠陥が形成されることなく、貫通孔にメッキ導電膜を埋め込むことができる。また、スクライブラインに沿ってダイシングするときに、同時に各電極パッドを接続していたスクライブライン上のシード層が除去される。このため、互いに接続されていた各電極パッド上のシード層は、ダイシング後に互いに分離された孤立パターンになる。したがって、ダイシング後の積層半導体装置では、各電極パッドがシード層を介して短絡することはない。このように、この製造法によれば、積層半導体装置の貫通孔に電解メッキを確実に行うことができるとともに、ダイシング時に不要なシード層を除去することができる。
【００１９】
第２の発明によれば、電極パッド上のシード層をそれに最も近いスクライブライン上のシード層に接続するので、電極パッド上のシード層とスクライブライン上のシード層とをダイシングによって確実に切断することができる。
【００２０】
第３の発明によれば、メッキ工程において外部から与えられる負電圧を下層基板の給電部に印加するだけで、スクライブライン上のシード層を介して、すべての貫通孔の内部のシード層に確実に負電圧を印加することができる。
【００２１】
第４の発明によれば、上層基板と下層基板とをポジ型の感光性接着層によって接着した後に上層基板上から露光・現像するだけで、貫通孔の内部の感光性接着層を容易に除去して、電極パッドの表面を露出させることができる。
【００２２】
第５の発明によれば、上層基板であるシリコンウエハの表面および貫通孔の内面を絶縁膜で覆うことにより、シリコンウエハの表面に形成される配線、載置されるデバイスまたは貫通孔に埋め込まれたメッキ導電膜がシリコンウエハと接触して短絡することを防止することができる。
【００２３】
第６の発明によれば、メッキ導電膜の表面を不活性原子によるスパッタエッチングを行うことによって、その表面に形成される配線との間でオーミック接触を保つことができる。
【００２４】
第７の発明によれば、メッキ導電膜と導電層との間にバリアメタル層が形成されているので、メッキ導電膜を構成する原子と導電層を構成する原子とが相互に拡散することを防止することができる。
【発明を実施するための最良の形態】
【００２５】
＜１．積層半導体回路基板＞
図１は、本発明の一実施形態に係る積層半導体回路基板の下層基板として用いられるシリコンウエハ１００（「下層ウエハ１００」ともいう）を示す図であり、図２は図１に示すシリコンウエハ１００の拡大図である。図１に示すように、下層基板となるシリコンウエハ１００には、複数の半導体チップ１１０がＸ方向およびＹ方向にマトリクス状に配列されており、各半導体チップ１１０間のＸ方向およびＹ方向に形成されたスクライブライン１５０ａ、１５０ｂ上には、それぞれパターニングされたシード層１２０ａ、１２０ｂが各半導体チップ１１０を取り囲むように形成されている。これらのシード層１２０ａ、１２０ｂは、互いに接続されて下層ウエハ１００の左右に設けられた給電部１４０に接続されている。また、各半導体チップ１１０は、後述するように、シード層１３０によってそれぞれＹ方向のシード層１２０ｂに接続されている。なお、以下の説明では、Ｘ方向のスクライブライン１５０ａ上に形成されたシード層１２０ａをＸ方向のシード層といい、Ｙ方向のスクライブライン１５０ｂ上に形成されたシード層１２０ｂをＹ方向のシード層ということがある。
【００２６】
図２を参照して、各半導体チップ１１０の左右（Ｘ方向）の端部に沿って縦方向（Ｙ方向）に３個ずつ電極パッド１６０が形成されている。各電極パッド１６０は、パターニングされたシード層１３０によって、最も近いＹ方向のシード層１２０ｂに最短距離で接続されている。この結果、すべての半導体チップ１１０の電極パッド１６０は、Ｙ方向のシード層１２０ｂおよびＸ方向のシード層１２０ａを介して互いに接続されているとともに、左右の給電部１４０にも接続されている。従って、給電部１４０に所定の電圧を印加すれば、印加された電圧はすべての半導体チップ１１０の電極パッド１６０に与えられる。
【００２７】
図３は、本発明の一実施形態に係る積層半導体回路基板の上層基板として用いられるシリコンウエハ２００（「上層ウエハ２００」ともいう）を示す図であり、図４は図３に示すシリコンウエハ２００の拡大図である。図３に示すように、上層基板となるシリコンウエハ２００には、後述するように貫通孔２１０が形成されている。また、上層ウエハ２００の左右の端部に、給電部に対応させてそれぞれ切欠き２２０が設けられている。この切欠き２２０は、電解メッキ工程でメッキ導電膜を形成するときに、給電部１４０に電圧を印加する端子を接続しやすくするために設けられたものである。なお、この実施形態では、上層ウエハ２００の大きさは、下層ウエハ１００の大きさと同じとする。
【００２８】
図４に示すように、上層ウエハ２００には、下層ウエハ１００の各半導体チップ１１０の左右（Ｘ方向）の端部に沿って縦方向（Ｙ方向）に３個ずつ形成された電極パッド１６０にそれぞれ対応する位置に貫通孔２１０が設けられている。
【００２９】
図５は、上層ウエハ２００と下層ウエハ１００を貼り合わせた積層半導体回路基板３００の断面を示す断面図である。図５からわかるように、上層ウエハ２００と下層ウエハ１００は、上層ウエハ２００の各貫通孔２１０が下層ウエハ１００の各電極パッド１６０上に位置する状態で感光性接着樹脂１７０によって接着されている。この状態で電解メッキを施すことにより、貫通孔２１０は、その底部のシード層１３０から上層ウエハ２００の表面までメッキ導電膜１８０で埋め込まれる。
【００３０】
また、下層ウエハ１００に形成された各半導体チップ１１０のチップ端部に電極パッド１６０が形成されている。電極パッド１６０上およびスクライブライン１５０ａ、１５０ｂ上にはシード層１３０、１２０ａ、１２０ｂが形成され、各電極パッド１６０上のシード層１３０は最も近いスクライブライン１５０ｂ上のシード層１２０ｂに接続されている。上層ウエハ２００上には、メッキ導電膜１８０の表面の表面にオーミック接触によって接続された、バリアメタル層２３０とアルミニウム層２４０が積層された配線２５０が形成され、配線２５０は上層ウエハ２００上に載置されたデバイス２６０に接続されている。この結果、下層ウエハ１００の半導体チップ１１０は、貫通孔２１０内のメッキ導電膜１８０を介して上層のデバイス２６０に接続される。なお、デバイス２６０としては、個別半導体、ＬＳＩ（Large Scale Integration：集積回路）、発光素子などが含まれる。
【００３１】
図６は、積層半導体回路基板３００をダイシングした後の下層ウエハ１００の状態を示す拡大図である。Ｘ方向およびＹ方向のスクライブライン１５０ａ、１５０ｂに沿ってダイシングすることにより、各半導体チップ１１０を分離すると、各電極パッド１６０上のシード層１３０は、互いに切り離されて、それぞれ電極パッド１６０の周囲にのみ残存する孤立したパターンとなる。このため、半導体チップ１１０の電極パッド１６０に電源電圧や入力信号を与えても、シード層１３０を介して電極パッド１６０間が短絡することはない。
【００３２】
＜２．積層半導体装置の製造方法＞
次に、積層半導体回路装置の製造方法について説明する。図７〜図１０は、上層ウエハ２００と下層ウエハ１００の半導体チップ１１０を貼り合わせた積層半導体装置の製造方法を示す断面図である。図７〜図１０を参照して、積層半導体装置の製造方法について説明する。
【００３３】
まず下層ウエハ１００の製造方法について説明する。図７（Ａ）に示すように、下層ウエハ１００の表面に半導体チップ１１０をマトリクス状に形成する。形成された各半導体チップ１１０の表面にはシリコン窒化膜等からなる図示しない保護膜（パッシベーション膜）が形成されている。次に、後述する上層ウエハ２００の表面に形成される配線２５０に半導体チップ１１０を電気的に接続するための電極パッド１６０が露出されるように、保護膜に開口部が形成される。この電極パッド１６０は、アルミニウムまたはアルミニウムにシリコン、銅等を加えた合金からなる。ここまでの工程は、広く知られたＬＳＩの製造プロセスと同じであるため、製造プロセスの詳細な説明を省略する。
【００３４】
そして、下層ウエハ１００の表面に、膜厚１００〜５００ｎｍ程度のバリア層（図示しない）および膜厚１００〜５００ｎｍ程度のシード層１２０を、スパッタ法によって順次形成する。バリア層は、チタン（Ｔｉ）、チタン／タングステン（ＴｉＷ）、クロム（Ｃｒ）等からなり、メッキ導電膜１８０を構成する原子と電極パッド１６０のアルミニウム原子とが相互に拡散するのを防止する。また、シード層１２０は、電解メッキ法によって形成されるメッキ導電膜１８０のシード層となるので、メッキ導電膜１８０と同じ材質によって形成される必要がある。このため、電解メッキによって形成されるメッキ導電膜１８０が銅の場合はシード層１２０も銅によって形成され、メッキ導電膜１８０が金の場合はシード層１２０も金によって形成される。なお、シード層１２０は、蒸着法によって形成してもよい。
【００３５】
次に、図７（Ｂ）に示すように、シード層１２０の上面にフォトレジストを塗布した後、露光・現像して、シード層を残す部分にレジストパターン１０を形成する。そして、レジストパターン１０をマスクにして、不要なシード層１２０をエッチングにより除去する。シード層１２０のエッチングは、シード層１２０が銅の場合は、硫酸と過酸化水素水との混合液に浸漬することによって行われ、シード層１２０が金の場合は、王水、またはヨウ化カリウムとヨウ素との混合液に浸漬することによって行われる。不要なシード層１２０を除去した後、さらにレジストパターン１０を除去する。その結果、各電極パッド１６０上およびスクライブライン１５０ａ、１５０ｂ上にパターニングされたシード層１３０、１２０ａ、１２０ｂが形成され、各電極パッド１６０上のシード層１３０は、最も近いスクライブライン１５０ｂ上のシード層１２０ｂに接続される。すなわち、図２を参照して既述したように、パターニングされたシード層１２０ａ、１２０ｂ、１３０は、各半導体チップ１１０の周囲のスクライブライン１５０ａ、１５０ｂ上に形成されるとともに、半導体チップ１１０の各電極パッド１６０上にも形成される。そして、各電極パッド１６０上のシード層１３０は、それぞれ最も近いＹ方向のシード層１２０ｂに接続されるように形成される。
【００３６】
次に、上層ウエハ２００の製造方法について説明する。図３および図４を参照して説明したように、下層ウエハ１００の各電極パッド１６０に対応する上層ウエハ２００の位置に貫通孔２１０をそれぞれ形成する。貫通孔２１０は、貫通孔２１０を形成する位置にレーザ光を照射することによって形成される。なお、レーザ光を照射する代わりに、上層ウエハ２００上にフォトレジストを塗布して、貫通孔の形成位置に開口部を有するレジストパターン（図示しない）を形成した後、このレジストパターンをマスクとして、水酸化カリウム等のアルカリ水溶液に浸漬したり、または四フッ素化炭素ガスを用いてプラズマエッチングしたりして貫通孔２１０を形成してもよい。
【００３７】
次に、貫通孔２１０が形成された上層ウエハ２００を酸化して、少なくとも上層ウエハ２００の表面および貫通孔２１０の内面にシリコン酸化膜（図示しない）を形成する。このシリコン酸化膜は、上層ウエハ２００に載置されるデバイス２６０、上層ウエハ２００上に形成される配線２５０、貫通孔内のメッキ導電膜１８０をそれぞれ上層ウエハ２００と電気的に絶縁するためのものである。なお、シリコン酸化膜の代わりに、シリコン窒化膜等の絶縁膜を形成してもよい。
【００３８】
次に、図７（Ｃ）に示すように、ドライフィルムと呼ばれる感光性接着樹脂１７０を下層ウエハ１００上に載せて、１５０℃〜２５０℃程度に加熱する。
【００３９】
図８（Ａ）に示すように、感光性接着樹脂１７０の上に、貫通孔２１０が下層ウエハ１００の対応する電極パッド１６０上に位置するように上層ウエハ２００を載せる。そして、所定の圧力を加えて上層ウエハ２００を下層ウエハ１００に押しつけて上層ウエハ２００と下層ウエハ１００とを貼り合わせた後、上層ウエハ２００をマスクにして露光する。感光性接着樹脂１７０は、ポジ型フォトフォトレジストを主成分としているので、露光・現像されると、貫通孔２１０内の感光性接着樹脂１７０が現像液に溶解して除去される。このため、図８（Ｂ）に示すように、貫通孔２１０内の電極パッド１６０上に形成されたシード層１３０が露出される。
【００４０】
次に、電解メッキ法によって貫通孔２１０にメッキ導電膜１８０を形成する。電解メッキ法では、上層および下層ウエハ１００、２００を貼り合わせた積層半導体回路基板３００と、メッキ導電膜１８０と同じ材質からなる金属板とをメッキ液に浸漬し、下層ウエハ１００の給電部１４０に負電圧を、金属板に正電圧を印加する。メッキ導電膜１８０として銅膜を形成する場合は、メッキ液として硫酸銅水溶液、シアン化銅水溶液等を使用し、金属板として銅板を使用する。また、メッキ導電膜１８０として金膜を形成する場合は、メッキ液として亜硫酸金水溶液やシアン化金水溶液等を使用し、金属板として金板を使用する。
【００４１】
その結果、図９（Ａ）に示すように、貫通孔２１０にシード層１３０から上層ウエハ２００の表面に向かってメッキ導電膜１８０が形成される。このメッキ導電膜１８０は、上層ウエハ２００の表面よりも約１ｍｍ程度高くなるように形成されることが望ましい。この場合、メッキ導電膜１８０の先端はマッシュルーム状になるので、メッキ導電膜１８０は、後の工程で上層ウエハ２００上に形成される配線２５０に接続されやすくなる。
【００４２】
次に、図９（Ｂ）に示すように、メッキ導電膜１８０の表面をアルゴン（Ａｒ）ガスによってスパッタエッチングした後、上層ウエハ２００の表面にチタン（Ｔｉ）、チタン／タングステン（ＴｉＷ）、クロム（Ｃｒ）等のバリアメタル層２３０をスパッタ法によって形成し、さらにその上にアルミニウム層２４０をスパッタ法によって形成する。そして、アルミニウム層２４０上にフォトレジストを塗布し、露光・現像することによって、配線２５０となるアルミニウム層２４０上にのみレジストパターン２０を形成する。
【００４３】
そして、図１０（Ａ）に示すように、レジストパターン２０をマスクにして、プラズマエッチング法によりアルミニウム層２４０、バリアメタル層２３０の順にエッチングし、アルミニウム層２４０、バリアメタル層２３０のパターニングを行う。この結果、上層ウエハ２００上に、バリアメタル層２３０とアルミニウム層２４０とからなる、メッキ導電膜１８０に接続された配線２５０が形成される。形成された配線２５０上の所定の位置にデバイス２６０を半田付けする。
【００４４】
なお、メッキ導電膜１８０の表面をアルゴンガス等の不活性ガスによってスパッタエッチングして清浄化するのは、メッキ導電膜１８０とバリアメタル層２３０とのオーミック接触を確保するためである。また、メッキ導電膜１８０とアルミニウム層２４０との間にバリアメタル層２３０を形成するのは、アルミニウム原子と、メッキ導電膜の銅原子または金原子とが相互に拡散して合金化しないようにするためである。したがって、バリアメタル層２３０は少なくともメッキ導電膜１８０の表面に形成されていればよい。
【００４５】
次に、図１０（Ｂ）に示すように、下層ウエハ１００の裏面に粘着テープ４００に貼り、ダイシングソーでＸ方向およびＹ方向のスクライブライン１５０ａ、１５０ｂに沿って上層ウエハ２００および下層ウエハ１００を切断する。そして、切断された半導体チップ１１０を粘着テープ４００から剥離しやすくするために、互いに所定の間隔だけ分離されるように粘着テープ４００を延伸させた後、半導体チップ１１０を１つずつコレットで吸着して粘着テープ４００から剥離する。
【００４６】
＜３．効果＞
本発明の積層半導体回路基板３００を製造するとき、各電極パッド１６０上に形成されたシード層１３０がスクライブライン１５０ｂ上に形成されたＹ方向のシード層１２０ｂを介して互いに接続されているので、電解メッキ工程において貫通孔２１０内のシード層１３０に確実に給電することができる。このため、ボイド等の欠陥を生じさせることなく、貫通孔２１０にメッキ導電膜１８０を埋め込むことができる。
【００４７】
また、積層半導体回路基板３００をダイシングするときに、スクライブライン１５０ａ、１５０ｂ上に形成されたシード層１２０ａ、１２０ｂも同時に除去され、また各電極パッド１６０上のシード層１３０は、ダイシングによって互いに分離された孤立パターンになる。このため、各電極パッド１６０はシード層１３０を介して短絡することはなく、半導体チップは正常に動作する。
【００４８】
＜４．変形例＞
積層半導体回路基板３００は、２枚のシリコンウエハ１００、２００を貼り合わせたものに限定されず、３枚またはそれ以上の回路基板を貼りあわせたものであってもよい。
【００４９】
また、上層ウエハ２００にデバイス２６０を載置する代わりに、上層ウエハ２００にも半導体チップを形成しておき、下層ウエハ１００の半導体チップ１１０をメッキ導電膜１８０と配線２５０を介して上層ウエハ２００の半導体チップに接続してもよい。
【００５０】
上層ウエハ２００は、下層ウエハ１００よりも小さくても、下層ウエハ１００上のすべての電極パッド１６０上に対応する貫通孔２１０を形成できる大きさであればよい。この場合、下層ウエハ１００の給電部１４０が上層ウエハ２００によって覆われなければ、上層ウエハ２００に切欠き２２０を設ける必要はない。
【００５１】
上層ウエハ２００として、シリコンウエハの代わりに、石英基板を使用してもよい。石英基板を用いた場合には、石英基板自体が絶縁基板であるため、その表面に酸化膜等の絶縁膜を形成する必要はない。
【００５２】
また、上述の実施形態では、電極パッド１６０上に形成されたシード層１３０はすべてＹ方向のシード層１２０ｂに接続されるとした。しかし、電極パッド１６０をＸ方向のスクライブライン１５０ａに沿って配置し、シード層１３０を、Ｘ方向のシード層１２０ａにのみ接続されるようにしてもよい。また、電極パッド１６０をＸ方向とＹ方向のスクライブライン１５０ａ、１５０ｂに沿って配置し、Ｘ方向とＹ方向のシード層１２０ａ、１２０ｂに接続されるようにしてもよい。
【図面の簡単な説明】
【００５３】
【図１】本発明の一実施形態に係る積層半導体回路基板の下層基板として用いられるシリコンウエハを示す図である。
【図２】図１に示すシリコンウエハの拡大図である。
【図３】本発明の一実施形態に係る積層半導体回路基板の上層基板として用いられるシリコンウエハを示す図である。
【図４】図３に示すシリコンウエハの拡大図である。
【図５】上層ウエハと下層ウエハを貼り合わせた積層半導体回路基板の断面を示す断面図である。
【図６】積層半導体回路基板をダイシングした後の下層ウエハの状態を示す拡大図である。
【図７】本発明の積層半導体装置の製造工程を示す断面図である。
【図８】本発明の積層半導体装置の製造工程を示す断面図である。
【図９】本発明の積層半導体装置の製造工程を示す断面図である。
【図１０】本発明の積層半導体装置の製造工程を示す断面図である。
【符号の説明】
【００５４】
１００…シリコンウエハ（下層ウエハ）
１１０…半導体チップ
１２０ａ、１２０ｂ、１３０…シード層
１４０…給電部
１５０ａ、１５０ｂ…スクライブライン
１６０…電極パッド
１７０…感光性接着樹脂
１８０…メッキ導電膜
２００…シリコンウエハ（上層ウエハ）
２１０…貫通孔
２３０…バリアメタル層
２４０…アルミニウム層
２５０…配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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