(57)【要約】【課題】  ノーマリオフ動作の半導体素子で、高耐圧と大電流の両立を図ったノーマリオフ型のIII族窒化物半導体を用いた電界効果トランジスタを提供する。【解決手段】  MOSFET１００は、基板１０１上に形成されたp型GaN層の半導体層１０３と、チャネル領域１０３ａ上にゲート酸化膜１０５を介して形成されたゲート電極１０８と、ソース電極１０６及びドレイン電極１０７とを備える。チャネル領域１０３ａの両側にコンタクト領域１１０,１１１が形成され、ゲート電極１０８とドレイン電極１０７の間にリサーフ領域１１２が形成されている。リサーフ領域１１２の厚さを30nm以上100nm以下の範囲内に設定することによって高耐圧と大電流の両立を得ることができる。【選択図】      図１
2009088081.tif 000002
【特許請求の範囲】
【請求項１】
チャネル領域を備えた第一の導電型の動作層と、
該チャネル領域の両側に形成された第二の導電型のドレイン電極側コンタクト領域及びソース電極側コンタクト領域と、
該コンタクト領域上に形成されたソース電極およびドレイン電極と、
前記チャネル領域上にゲート絶縁膜を介して形成されたゲート電極と
を有するIII族窒化物半導体からなる電界効果トランジスタにおいて、
チャネル領域内に、前記ドレイン電極側コンタクト領域に隣接して形成された第二の導電型の電界緩和領域を備え、該電界緩和領域は、厚さが３０ｎｍ以上、100ｎｍ以下であることを特徴とするIII族窒化物半導体を用いた電界効果トランジスタ。
【請求項２】
前記電界緩和領域のシートキャリア密度は、１×１０１２ｃｍ−２以上、５×１０１３ｃｍ−２以下であることを特徴とする請求項１に記載の電界効果トランジスタ。
【請求項３】
前記ドレイン電極側コンタクト領域及び／または前記ソース電極側コンタクト領域は、厚さが３０ｎｍ以上、100ｎｍ以下であることを特徴とする請求項1または請求項2に記載の電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ノーマリオフ型のIII族窒化物半導体を用いた電界効果トランジスタ、特に高キャリア移動度と高耐圧を両立した電界効果トランジスタに関する。
【背景技術】
【０００２】
III族窒化物半導体に代表される化合物系ワイドバンドギャップ半導体は、高い絶縁破壊電圧、飽和キャリア移動度、熱伝導度等、現在半導体材料として主流であるシリコンと比べて優れた物性を持つため、高温環境下、大パワーあるいは高周波用の半導体デバイスの材料としての利用が注目されている。また、例えばIII族窒化物半導体を用いた半導体デバイスとして、AlGaN/GaN系ヘテロ接合電界効果トランジスタ（HFET：Heterojunction Field Effect Transistor）は、ピエゾ電界によって発生する、ヘテロ構造の界面の2次元電子ガスによって高いキャリア密度と電子移動度を持つ。このHFETは、低いオン抵抗や高速スイッチング特性、高温動作可能といった特徴を持つためハイパワースイッチング素子としての応用に好適である。（非特許文献１）
【０００３】
通常のAlGaN/GaN  HFETは、ゲートに電圧が印加されていなくても電流が流れ、ゲートに負の電圧を印加することで電流が遮断されるノーマリオン型のデバイスである。しかし、パワースイッチング素子においては、デバイスが壊れたときの安全確保のためゲートにバイアスが印加されていないときには電流が流れず、ゲートに正の電圧が印加されることによって電流が流れるノーマリオフ型のデバイスが好ましい。
【０００４】
ノーマリオフ型のデバイス構造として、MOS（Metal Oxide Semiconductor ）FET構造がある。図６は、従来のMOSFET構造の断面概略図である。このMOSFETにおいては、p-GaNからなる動作層２０３と、該動作層のチャネル領域２０３ａの両側に形成されたｎ＋-ＧａＮからなるコンタクト領域２１０、２１１が形成されている。また、該コンタクト領域上にソース電極２０６、ドレイン電極２０７がそれぞれ形成され、チャネル領域上には、ゲート絶縁膜２０５を介してゲート電極２０８が形成されている。更に、チャネル領域には、ゲート絶縁膜のドレイン側端部からドレイン側コンタクト層にかけて、電界集中を緩和する電界緩和（RESURF：Reduced  SURface  Field）領域２１２が形成されている。
【０００５】
ここで、電界緩和領域は、オフ時（ゼロ・ゲートバイアス時）にドレイン電圧が上昇した場合でも、ゲート近傍の電界集中を緩和し、絶縁破壊を防止する機能を有する。
【非特許文献１】M. Kuraguchi et al.,   Normally-off GaN-MISFET with well-controlled threshold voltage, International Workshop on Nitride Semiconductors  2006 (IWN2006), Oct. 22-27, 2006, Kyoto, Japan, WeED1-4
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記の様に、電界緩和領域を有するMOSFETにおいても、電界緩和領域のシートキャリア濃度が高すぎると、ゲート絶縁膜のドレイン側の表面端部近傍で絶縁破壊を起こしやすくなり、また、シートキャリア濃度が低すぎると、ドレイン側コンタクト領域のゲート側端部の表面近傍で絶縁破壊を起こしやすくなるため、シートキャリア濃度の厳密な制御が求められる。
【０００７】
更に、シートキャリア濃度を所望の濃度に制御しても、シート抵抗を十分低くすることができず、十分なドレイン電流を得られないという問題があった。
【０００８】
本願発明は、上記の課題を解決するためになされたものであり、ゲート・オフ時にドレインに過剰な電圧が印加された場合等であっても絶縁破壊を起こしにくく、また十分なドレイン電流を得ることができるIII族窒化物半導体からなるノーマリオフ型のMOSFETを提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記の目的を達成するために、本発明の第１の態様に係る電界効果トランジスタは、
チャネル領域を備えた第一の導電型の動作層と、
該動作層のチャネル領域の両側に形成された第二の導電型のドレイン電極側コンタクト領域及びソース電極側コンタクト領域と、
該コンタクト領域上に形成されたソース電極およびドレイン電極と、
前記チャネル領域上にゲート絶縁膜を介して形成されたゲート電極と
を有するIII族窒化物系化合物半導体からなるMOS型電界効果トランジスタにおいて、
チャネル領域内に、前記ドレイン電極側コンタクト領域に隣接して形成された第二の導電型の電界緩和領域を備え、
該電界緩和領域は、厚さが３０ｎｍ以上、100ｎｍ以下であることを特徴とする。
【００１０】
また、本発明の第２の態様に係る電界効果トランジスタは、第1の態様に係る電界効果トランジスタであって、前記電界緩和領域のシートキャリア密度が、１×１０１２ｃｍ−２以上、５×１０１３ｃｍ−２以下であることを特徴とする。
【００１１】
また、本発明に係る電界効果トランジスタは、第1または第2の態様に係る電界効果トランジスタであって、前記ドレイン電極側コンタクト領域及び前記ソース電極側コンタクト領域は、厚さが３０ｎｍ以上、100ｎｍ以下であることを特徴とする。
【発明の効果】
【００１２】
本発明によれば、耐圧特性に優れ、かつ大電流用途に適したノーマリオフ型の電界効果型トランジスタを実現することができる。特に、III族窒化物半導体としてGaNを用いたGaN系電界効果型トランジスタは、従来のSi系電子デバイスと比較し、高耐圧、低オン抵抗が実現でき、デバイスの小型化や低損失化に大きく貢献することができる。
【発明を実施するための最良の形態】
【００１３】
（第1実施形態）
本発明の第1実施形態に係るIII族窒化物半導体を用いた電界効果トランジスタを図１に基づいて説明する。この電界効果トランジスタは、ノーマリオフ型のMOSFETである。
【００１４】
MOSFETは、図１に示すように、基板と、基板上に形成されたp−GaNからなる半導体動作層１０３と、該半導体動作層の一部であって、チャネル領域１０３ａの両側に形成されたn‐GaNからなるコンタクト領域１１０、１１１と、該コンタクト領域に対してオーミック接触するソース電極１０６及びドレイン電極１０７と、前記チャネル領域上にゲート絶縁膜１０５を介して形成されるゲート電極１０８とを備えている。更に本発明に係るMOSFETは、チャネル領域の、ゲート電極直下のドレイン側端部からドレイン側コンタクト領域の間に、リサーフ領域１１２を備えている。
【００１５】
基板の材料としては、サファイアの他に、Si、SiC、ZnO等が使用することができる。半導体動作層は、Mg等のp型不純物を所定量ドープしたGaNを基板上にエピタキシャル成長して形成される。この時、p-GaN動作層は、基板に直接成長させてもよく、また、バッファ層を介して成長させても良い。
【００１６】
コンタクト領域は、p-GaNである動作層に例えばSi等のn型不純物をイオン注入法によってドープして形成した、電子濃度（5x1019 cm-3程度）のn＋GaN領域である。このコンタクト領域は、イオン注入法の他、選択再成長や不純物の熱拡散等によっても形成することができる。
【００１７】
電界緩和領域は、デバイスの耐圧を高めるために、チャネル領域の、ゲート絶縁膜のドレイン側端部近傍からドレイン側コンタクト領域の間に形成されるｎーGaN領域である。この電界緩和領域は、リサーフ（RESURF：REdued SURface Field）領域とも呼ばれ、動作層の表面の電界集中を緩和し、絶縁破壊を抑制するものである。
【００１８】
ここで、電界緩和領域の厚さは、30nm以上、100ｎｍ以下である。電界緩和領域の厚さが100ｎｍより厚いと、電界緩和領域の単位体積あたりのキャリア濃度が小さくなり、シート抵抗が増加してしまう。また、電界緩和領域の厚さが、30ｎｍよりも薄いと、電流経路の断面積が小さくなり、導電率が減少し、抵抗が増大してしまう。
【００１９】
イオン注入法によって不純物をドーピングする場合、1回のイオン注入では、不純物の濃度は、厚さ方向に対して正規分布に近い分布となることが知られている。電界緩和領域をイオン注入法で形成する場合の厚さとは、不純物のピーク濃度を基準として、濃度が1桁減少した点から表面までの厚さをいう。
【００２０】
図２は、図１で説明したGaN系MOSFET１００における電流経路の各抵抗を示した模式図である。リサーフ領域の無いNR(Non-RESURF)型MOSFETのオン抵抗RNRは，ソース電極とコンタクト領域（n+型GaN層）の間に存在する抵抗成分Rconと、チャネル抵抗Rchと、ドレイン電極とコンタクト領域（n+型GaN層）の間に存在する抵抗成分Rconとの直列抵抗である。一方，リサーフ領域１１２を有するRESURF型MOSFETであるGaN系MOSFET１００のオン抵抗は，NR型MOSFETのオン抵抗RNRにリサーフ領域１１２の抵抗成分RRESが足された値である。
【００２１】
NR(Non-RESURF)型MOSFETのドレイン電流Idは次の式で表される。
2009088081.tif 000003
WchおよびLchはそれぞれ，チャネル幅およびチャネル長である。μNRは，NR型MOSFETにおける移動度である。つまり，ソース/ドレインのコンタクト部とチャネルで抵抗の影響を受けた後の移動度である。Coxは単位面積当たりの酸化膜容量である。Vg，Vth，およびVdsはそれぞれ，ゲート電圧，しきい値電圧，およびドレイン電圧である。ε0とεoxは，それぞれ真空の誘電率と酸化膜の比誘電率である。また、doxはゲート酸化膜の膜厚である。
【００２２】
RESURF型MOSFETであるGaN系MOSFET１００のドレイン電流Id,RESは次の式で表される。
2009088081.tif 000004
但し，LRESはリサーフ長（リサーフ領域１１２の長さ）である。RRES,sheetはリサーフ領域１１２のシート抵抗である。
【００２３】
図３に、リサーフ領域１１２のシートキャリア濃度と耐圧の関係を示す。図３に示す結果より，シートキャリア濃度を1x1012 cm-2以上、5x1013 cm-2以下とした場合，高い耐圧が得られていることが分かる。
【００２４】
次に、本願発明に係るIII族窒化物系化合物半導体からなる電界効果トランジスタの製造工程について説明する。
（結晶成長工程）
シリコン基板上に、有機金属気相成長（MOCVD）法によってp型GaNをエピタキシャル成長する。p型ドーパントとして、１×１０１５ｃｍ−３から５×１０１７ｃｍ−３程度のMgをドーピングする。
（素子分離）
p型層表面にフォトレジストを塗布し、露光工程を経て、素子分離用のパターニングを施す。次に、ICP、RIE等のドライエッチング装置を用いてp型層をエッチングし、その後フォトレジストをアセトン等の有機溶剤で除去することによって素子分離を行なう。
（イオン注入工程）
SiO2等からなる第1マスク層を形成する。次に、フォトリソグラフィ等で第1マスク層にコンタクト層形成用の開口を形成する。次に、第１マスク層の開口部に、Si等のｎ型ドーパントをイオン注入し、ソース側及びドレイン側のコンタクト層であるｎ＋領域を形成する。その後、第１マスク層をフッ酸系水溶液によって除去する。
次に、SiO2等からなる第２マスク層を形成し、同様の工程を行なうことによってｎ型の電界緩和領域（RESURF領域）を形成する。尚、電界緩和領域の形成する場合のイオン注入では、加速電圧を所定の値に設定することによって、電界緩和領域の厚さを３０ｎｍ以上、１００ｎｍ以下となるようにｎ型ドーパントを注入する。
次に、SiO２等からなる第３マスク層を形成する。次に、素子中のドーパントの活性化のため、N雰囲気中、1200度で10秒間の熱アニールを行なう。次に、第3マスク層をフッ酸系水溶液によって除去する。
（電極形成工程）
フォトリソグラフィ等により、上記イオン注入工程によって形成したソース側及びドレイン側のコンタクト領域の間のチャネル領域上に、SiO２等からなる絶縁膜を形成する。次に、上記コンタクト領域上にTi/Al等、n+GaNにオーミック接触するソース電極及びドレイン電極を形成する。
次に、上記絶縁膜上にポリシリコン（ｐｏｌｙ−Ｓｉ）、Ａｕ、Ｐｔ、Ｎｉまたは、これらの金属の合金等からなるゲート電極を形成する。
【００２５】
以上の工程により、本願発明に係るIII族窒化物系化合物半導体を製造することができる。
尚、本願発明に係るIII族窒化物系化合物半導体からなる電界効果トランジスタは、上記の実施の形態に限定されることなく、本願発明の要旨を逸脱しない範囲で、様々な方法を採用することができる。
【００２６】
例えば、ソース電極側コンタクト領域に存在するドナーイオン(正電荷)とチャネル領域のアクセプタイオン（負電荷）によって、ソース領域及びチャネル領域に空乏層を生成するが，ソース電極側コンタクト領域が厚いと相対的にドナーイオンが増加し，その分チャネル領域のアクセプタイオンが必要となる。その結果，チャネル領域のキャリアである正孔が減少し，しきい値電圧が低下する。
しかし，コンタクト領域が浅すぎると，コンダクタンスが減少し，抵抗が増加する。その結果，オン抵抗が増加する。
このため、図4に示すように、ソース電極側コンタクト領域及び／またはドレイン電極側コンタクト領域は、リサーフ領域と同様に厚さを30ｎｍ以上100ｎｍ以下とすることが更に好ましい。
【００２７】
また、電界緩和領域は、本願発明の第1実施形態のように、同じシートキャリア濃度で単独に形成されているものに限らず、図５に示すように、厚さを変えずにシートキャリア濃度の異なる複数の電界緩和領域１２１、１２２を設けることによって更に電界集中を緩和することができるため、より好ましい。このとき、複数の電界緩和領域のシートキャリア濃度は、ゲート側からドレイン側へ向かって順に高くなるようにする。
【００２８】
また、コンタクト層及び電界緩和領域は、イオン注入法に限らず、選択再成長等によって形成してもよい。このとき例えば、コンタクト領域および電界緩和領域を形成する部分を30ｎｍから100ｎｍエッチングした後、シートキャリア濃度が1x1012 cm-2以上、5x1013 cm-2以下となるように選択再成長し、その後イオン注入法によって、不純物を所定濃度注入することによってコンタクト層を形成してもよい。
【図面の簡単な説明】
【００２９】
【図１】本発明の第１実施形態に係るMOSFETの断面概略図である。
【図２】本発明の第１実施形態に係るMOSFETにおける電流経路の各抵抗成分を示した模式図である。
【図３】本発明の第1実施形態に係るMOSFETの電界緩和領域のシートキャリア濃度と耐圧の関係を示すグラフである。
【図４】本発明の第１の変形例に係るMOSFETの断面外略図である。
【図５】本発明の第２の変形例に係るMOSFETの断面外略図である。
【図６】従来技術に係るMOSFETの断面外略図である。
【符号の説明】
【００３０】
１０１      基板
１０３      ｐ−ＧａＮ層
１０３ａ    チャネル領域
１０５      ゲート絶縁膜
１０６      ソース電極
１０７      ドレイン電極
１０８      ゲート電極
１１０      ソース電極側コンタクト領域
１１１      ドレイン電極側コンタクト領域
１１２      リサーフ領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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