(57)【要約】      （修正有）【課題】高集積化が可能であり、相変化物質層と発熱層との接触面積を低減することにより、相変化メモリ素子の動作電流量を減少させることができる相変化メモリ素子及びその製造方法を提供する。【解決手段】相変化メモリ素子は、下部電極４３と、下部電極４３を共有する少なくとも２つの相変化メモリセル５３と、を備える。各々の相変化メモリセル５３は、下部電極４３の対応する分離領域上に形成された発熱層４５と、発熱層４５を覆うように形成された相変化物質層４６と、相変化物質層４６上に形成された上部電極４７とを備える。また、相変化メモリ素子は、発熱層４５と下部電極４３の分離領域との間を埋め込む第２絶縁膜４８をさらに備えることができる。【選択図】図６Ｂ
2009253299.tif 000002
【特許請求の範囲】
【請求項１】
下部電極と、
該下部電極を共有する少なくとも２つの相変化メモリセルと、
を備えることを特徴とする相変化メモリ素子。
【請求項２】
前記下部電極が、１つの共有領域と、それぞれ少なくとも２つの相変化メモリセルのいずれかに接続する少なくとも２つの分離領域とからなることを特徴とする請求項１に記載の相変化メモリ素子。
【請求項３】
前記各々の分離領域が、Ｐ型導電膜とＮ型導電膜とを備えるＰＮダイオードからなり、前記共有領域が、Ｐ型導電膜及びＮ型導電膜のいずれかのみからなることを特徴とする請求項２に記載の相変化メモリ素子。
【請求項４】
前記共有領域が、前記Ｎ型導電膜からなり、少なくとも２つの相変化メモリセルの各々のＰ型導電膜が、他の相変化メモリセルのＰ型導電膜から分離されることを特徴とする請求項３に記載の相変化メモリ素子。
【請求項５】
前記各々の相変化メモリセルが、
前記分離領域上に形成された発熱層と、
該発熱層上に形成された相変化物質層と、
該相変化物質層上に形成された上部電極と、
を備えることを特徴とする請求項３に記載の相変化メモリ素子。
【請求項６】
前記発熱層が、プラグ状、カップ状、またはシリンダ状に形成されることを特徴とする請求項５に記載の相変化メモリ素子。
【請求項７】
前記相変化物質層が、前記発熱層の一部を覆うことを特徴とする請求項６に記載の相変化メモリ素子。
【請求項８】
前記Ｎ型導電膜及び前記Ｐ型導電膜の各々が、シリコン膜を含むことを特徴とする請求項３または４に記載の相変化メモリ素子。
【請求項９】
Ｎ型導電膜とＰ型導電膜との接合からなるＰＮダイオード構造を有する下部電極を形成するステップと、
前記Ｐ型導電膜及び前記Ｎ型導電膜のいずれかの上に複数の発熱層を形成するステップと、
前記発熱層間の前記Ｐ型導電膜及び前記Ｎ型導電膜のいずれかの上部を選択的にエッチングするステップと、
各々の前記発熱層上に分離された相変化物質層を形成するステップと、
前記各々の相変化物質層上に分離された上部電極を形成するステップと、
を含むことを特徴とする相変化メモリ素子の製造方法。
【請求項１０】
前記各々の発熱層が、プラグ状、カップ状、またはシリンダ状に形成されることを特徴とする請求項９に記載の相変化メモリ素子の製造方法。
【請求項１１】
前記発熱層をプラグ状に形成するステップが、
前記Ｐ型導電膜及び前記Ｎ型導電膜のいずれかの上面を露出させるオープン領域を有する絶縁膜を形成するステップと、
前記オープン領域内の発熱層用導電膜を埋め込むステップと、
を含むことを特徴とする請求項１０に記載の相変化メモリ素子の製造方法。
【請求項１２】
前記発熱層をカップ状に形成するステップが、
前記Ｐ型導電膜及び前記Ｎ型導電膜のいずれかの上面を露出させるオープン領域を有する絶縁膜を形成するステップと、
前記絶縁膜の全面に発熱層用導電膜を形成するステップと、
オープン領域外の導電膜を除去するステップと、
を含むことを特徴とする請求項１０に記載の相変化メモリ素子の製造方法。
【請求項１３】
前記相変化物質層が、前記発熱層の一部を覆うように形成されることを特徴とする請求項１０に記載の相変化メモリ素子の製造方法。
【請求項１４】
前記Ｎ型導電膜及び前記Ｐ型導電膜の各々が、シリコン膜で形成されることを特徴とする請求項９に記載の相変化メモリ素子の製造方法。
【請求項１５】
基板の活性領域上のＰＮダイオード構造を備える下部電極を形成するステップと、
前記ＰＮダイオード構造上に発熱層を形成するステップと、
前記発熱層上に相変化物質層を形成するステップと、
前記相変化物質層上に上部電極を形成するステップと、を含み、
前記相変化物質層と前記発熱層との接触面積が、前記発熱層と前記ＰＮダイオード構造との接触面積よりも小さくなるように形成されることを特徴とする相変化メモリ素子の製造方法。
【請求項１６】
発熱層をカップ状に形成するために、
前記ＰＮダイオード構造の上面を露出させるオープン領域を有する絶縁膜を形成するステップと、
前記オープン領域を含む前記絶縁膜上に一定の厚さを有する導電膜を形成するステップと、
前記オープン領域の内部に前記一定の厚さを有する前記導電膜を残留させる一方で、オープン領域外の導電膜を除去するステップと、
を含むことを特徴とする請求項１５に記載の相変化メモリ素子の製造方法。
【請求項１７】
前記発熱層が、ＰＮダイオード構造上に露出した上面を有するように形成され、前記相変化物質層が、前記発熱層の露出した上面の一部とのみ電気的に接触するように形成されることを特徴とする請求項１５に記載の相変化メモリ素子の製造方法。
【請求項１８】
上部に活性領域が備えられた基板と、
該基板上の活性領域上に形成されたＰＮダイオード構造を備える下部電極と、
前記ＰＮダイオード構造上に形成された発熱層と、
該発熱層上に形成された相変化物質層と、
該相変化物質層上に形成された上部電極と、を備え、
前記相変化物質層と前記発熱層との接触面積が、前記発熱層と前記ＰＮダイオード構造との接触面積よりも小さいことを特徴とする相変化メモリ素子。
【請求項１９】
前記発熱層が、カップ形状を有することを特徴とする請求項１８に記載の相変化メモリ素子。
【請求項２０】
前記相変化物質層が、前記発熱層の上面の一部とのみ電気的に接触することを特徴とする請求項１８に記載の相変化メモリ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリ素子に関し、より詳細には、相変化物質を用いた相変化メモリ素子及びその製造方法に関する。
【背景技術】
【０００２】
近年、新しい不揮発性半導体メモリ素子として、相変化メモリ素子（ＰＲＡＭ：Ｐｈａｓｅ−ｃｈａｎｇｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）が提案されている。相変化メモリ素子の単位セルは、データ格納媒体であって相変化物質が用いられる。相変化物質は、提供される熱に依存して２つの安定した状態（非晶質状態及び結晶状態）を有する。通常広く知られている相変化物質としては、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、及びテルル（Ｔｅ）が混合された化合物であるＧＳＴ（Ｇｅ−Ｓｂ−Ｔｅ）がある。
【０００３】
相変化物質は、溶融温度（Ｔｍ）に近い温度で短時間加熱した後に急冷すると、非晶質状態に変化する。逆に、溶融温度より低い結晶化温度で長時間加熱した後に徐冷すると、相変化物質は、結晶状態に変化する。このとき、非晶質状態の相変化物質は、結晶状態の相変化物質に比べて高い比抵抗を有する。したがって、相変化物質を介して流れる電流の量を感知することにより、相変化メモリセルに格納された情報が論理「１」なのか論理「０」なのかを判別することができる。
【０００４】
相変化物質に相変化の効果を与えるために供給される熱としては、ジュール熱が用いられる。すなわち、相変化物質に接続する電極に電流を供給することにより、電極からジュール熱が発生して相変化物質に熱を供給する。相変化物質に供給される熱の温度は、供給される電流の量に応じて変化し得る。
【０００５】
そこで、高集積度の相変化メモリ素子の開発時における最重要点の１つは、相変化物質に接続する電極に供給される電流、すなわち、動作電流（プログラム電流または消去電流）を確保することである。このため、相変化メモリ素子のスイッチング素子として、ＰＮダイオードを用いる方法が提案された。ＰＮダイオードは、相変化メモリ素子の集積度を向上させるのに容易であり、ＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタまたはバイポーラトランジスタに比べて動作電流量を増加させることができる。
【０００６】
図１Ａは、従来技術に係るＰＮダイオードを用いた相変化メモリ素子の平面図であり、図１Ｂは、図１Ａに示すＰＮダイオードを用いた相変化メモリ素子のＸ−Ｘ’断面図である。
【０００７】
図１Ａ及び図１Ｂを参照して従来技術に係る相変化メモリ素子を説明すると、素子分離領域（図示せず）及び活性領域１２が備えられた基板１１と、活性領域１２の基板１１上に、Ｎ型シリコン膜１３ＡとＰ型シリコン膜１３Ｂとが積層されたＰＮダイオード構造を有する下部電極１３と、下部電極１３を覆い、かつ、発熱層１５が埋め込まれた絶縁膜１４と、絶縁膜１４上に、発熱層１５に接するように形成された相変化物質層１６と、相変化物質層１６上に形成された上部電極１７とを備える。ここで、発熱層１５は、プラグ形状であり、発熱層１５に接する相変化物質層１６に、半球形状を有するプログラム領域１８が形成される。
【０００８】
相変化メモリ素子を高集積化かつ低電力化するためには、相変化メモリ素子の動作電流量を減少させなければならない。しかし、相変化物質層１６の状態を変化させるには、高熱を発生させる必要があるため、多量の動作電流が要求される。これにより、動作電流を制御する下部電極１３、すなわち、ＰＮダイオードの大きさを縮小するのに限界がある。
【０００９】
これにより、上述した構造の相変化メモリ素子において動作電流を減少させるために提案された方法として、発熱層１５の大きさを縮小して発熱層１５と相変化物質層１６との接触面積を低減する方法がある。相変化物質層１６と発熱層１５との接触面積が減少するほど、発熱層１５の抵抗が増加するため、動作電流の量を減少させても、高いジュール熱を発生させることができる。
【００１０】
しかし、従来技術では、発熱層１５の大きさを縮小するために、高価な微細パターニング技術、例えば、ＡｒＦ露光源を用いるフォトリソグラフィ工程を用いて発熱層１５を形成する。これにより、相変化メモリ素子の製造費用が増加するという問題があった。また、微細パターニング技術を用いたエッチング工程により発熱層１５の大きさを縮小する方法だけでは、相変化メモリ素子の集積度を向上させるのに限界がある。
【００１１】
なお、関連技術としては、例えば、本出願人の出願である韓国特許公開２００９−０００２５４８号公報（特許文献１）が挙げられる。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】韓国特許公開２００９−０００２５４８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
本発明は、上記の従来技術の問題を解決するためになされたものであって、その目的は、高集積化が可能な相変化メモリ素子及びその製造方法を提供することにある。
【００１４】
また、本発明の他の目的は、相変化物質層と発熱層との接触面積を低減することにより、相変化メモリ素子の動作電流量を減少させることができる相変化メモリ素子及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１５】
上記の目的を達成するための一形態に係る本発明は、下部電極と、該下部電極を共有する少なくとも２つの相変化メモリセルと、を備える相変化メモリ素子を提供する。
【００１６】
前記下部電極が、１つの共有領域と、それぞれ少なくとも２つの相変化メモリセルのいずれかに接続する少なくとも２つの分離領域とからなり、前記各々の分離領域が、Ｐ型導電膜とＮ型導電膜とを備えるＰＮダイオードからなり、前記共有領域が、Ｐ型導電膜及びＮ型導電膜のいずれかのみからなり得る。すなわち、前記共有領域が、前記Ｎ型導電膜からなり、少なくとも２つの相変化メモリセルの各々のＰ型導電膜が、他の相変化メモリセルのＰ型導電膜から分離され得る。このとき、前記Ｎ型導電膜及び前記Ｐ型導電膜の各々が、シリコン膜を含むことができる。
【００１７】
前記各々の相変化メモリセルが、前記分離領域上に形成された発熱層と、該発熱層上に形成された相変化物質層と、該相変化物質層上に形成された上部電極と、を備えることができる。前記発熱層が、プラグ状、カップ状、またはシリンダ状に形成され得、前記相変化物質層が、前記発熱層の一部を覆うように形成され得る。
【００１８】
上記の目的を達成するための他の形態に係る本発明は、Ｎ型導電膜とＰ型導電膜との接合からなるＰＮダイオード構造を有する下部電極を形成するステップと、前記Ｐ型導電膜及び前記Ｎ型導電膜のいずれかの上に複数の発熱層を形成するステップと、前記発熱層間の前記Ｐ型導電膜及び前記Ｎ型導電膜のいずれかの上部を選択的にエッチングするステップと、各々の前記発熱層上に分離された相変化物質層を形成するステップと、前記各々の相変化物質層上に分離された上部電極を形成するステップと、を含む相変化メモリ素子の製造方法を提供する。このとき、前記Ｎ型導電膜及び前記Ｐ型導電膜の各々が、シリコン膜で形成され得る。
【００１９】
前記各々の発熱層が、プラグ状、カップ状、またはシリンダ状に形成され得る。前記発熱層をプラグ状に形成するステップが、前記Ｐ型導電膜及び前記Ｎ型導電膜のいずれかの上面を露出させるオープン領域を有する絶縁膜を形成するステップと、前記オープン領域内の発熱層用導電膜を埋め込むステップと、を含むことができる。また、前記発熱層をカップ状に形成するステップが、前記Ｐ型導電膜及び前記Ｎ型導電膜のいずれかの上面を露出させるオープン領域を有する絶縁膜を形成するステップと、前記絶縁膜の全面に発熱層用導電膜を形成するステップと、オープン領域外の導電膜を除去するステップと、を含むことができる。
【００２０】
前記相変化物質層が、前記発熱層の一部を覆うように形成され得る。
【００２１】
上記の目的を達成するためのさらに他の形態に係る本発明は、基板の活性領域上のＰＮダイオード構造を備える下部電極を形成するステップと、前記ＰＮダイオード構造上に発熱層を形成するステップと、前記発熱層上に相変化物質層を形成するステップと、前記相変化物質層上に上部電極を形成するステップと、を含み、前記相変化物質層と前記発熱層との接触面積が、前記発熱層と前記ＰＮダイオード構造との接触面積よりも小さくなるように形成される相変化メモリ素子の製造方法を提供する。
【００２２】
上記の目的を達成するためのさらなる形態に係る本発明は、上部に活性領域が備えられた基板と、該基板上の活性領域上に形成されたＰＮダイオード構造を備える下部電極と、前記ＰＮダイオード構造上に形成された発熱層と、該発熱層上に形成された相変化物質層と、該相変化物質層上に形成された上部電極と、を備え、前記相変化物質層と前記発熱層との接触面積が、前記発熱層と前記ＰＮダイオード構造との接触面積よりも小さい相変化メモリ素子を提供する。
【発明の効果】
【００２３】
本発明によれば、発熱層をシリンダ状に形成することにより、相変化物質層と発熱層との接触面積を効果的に低減することができる。
【００２４】
また、本発明は、相変化物質層が発熱層の一部を覆うように形成することにより、相変化物質層と発熱層との接触面積をさらに低減することができる。
【００２５】
このため、高価な微細パターニング技術を用いなくても、相変化物質層と発熱層との接触面積を低減することができ、これにより、相変化メモリ素子の製造費用を節減することができる。
【００２６】
さらに、本発明は、２つの相変化メモリセルが１つの下部電極を共有することにより、相変化メモリ素子の集積度を画期的に向上させることができる。
【００２７】
結果的に、本発明は、相変化メモリ素子の集積度を向上させるとともに、相変化メモリ素子の動作電流量を減少させることができる。
【図面の簡単な説明】
【００２８】
【図１Ａ】従来技術に係るＰＮダイオードを用いた相変化メモリ素子の平面図である。
【図１Ｂ】図１Ａに示すＰＮダイオードを用いた相変化メモリ素子のＸ−Ｘ’断面図である。
【図２Ａ】本発明の第１実施形態に係る相変化メモリ素子の平面図である。
【図２Ｂ】図２Ａに示す相変化メモリ素子のＸ−Ｘ’断面図である。
【図３Ａ】本発明の第１実施形態に係る相変化メモリ素子の製造方法を説明するための断面図である。
【図３Ｂ】本発明の第１実施形態に係る相変化メモリ素子の製造方法を説明するための断面図である。
【図３Ｃ】本発明の第１実施形態に係る相変化メモリ素子の製造方法を説明するための断面図である。
【図４Ａ】本発明の第２実施形態に係る相変化メモリ素子の平面図である。
【図４Ｂ】図４Ａに示す相変化メモリ素子のＡ−Ａ’断面図である。
【図４Ｃ】図４Ａに示す相変化メモリ素子のＢ−Ｂ’断面図である。
【図５Ａ】従来技術に係る相変化メモリ素子における相変化物質層と発熱層との接触面積を比較して示す平面図である。
【図５Ｂ】本発明の第１実施形態に係る相変化メモリ素子における相変化物質層と発熱層との接触面積を比較して示す平面図である。
【図５Ｃ】本発明の第２実施形態に係る相変化メモリ素子における相変化物質層と発熱層との接触面積を比較して示す平面図である。
【図６Ａ】本発明の第３実施形態に係る相変化メモリ素子の平面図である。
【図６Ｂ】図６Ａに示す相変化メモリ素子のＸ−Ｘ’断面図である。
【図７Ａ】本発明の第３実施形態に係る相変化メモリ素子の製造方法を説明するための平面図である。
【図７Ｂ】本発明の第３実施形態に係る相変化メモリ素子の製造方法を説明するための断面図である。
【図７Ｃ】本発明の第３実施形態に係る相変化メモリ素子の製造方法を説明するための平面図である。
【図７Ｄ】本発明の第３実施形態に係る相変化メモリ素子の製造方法を説明するための断面図である。
【図７Ｅ】本発明の第３実施形態に係る相変化メモリ素子の製造方法を説明するための平面図である。
【図７Ｆ】本発明の第３実施形態に係る相変化メモリ素子の製造方法を説明するための断面図である。
【図７Ｇ】本発明の第３実施形態に係る相変化メモリ素子の製造方法を説明するための平面図である。
【図７Ｈ】本発明の第３実施形態に係る相変化メモリ素子の製造方法を説明するための断面図である。
【図８Ａ】本発明の第４実施形態に係る相変化メモリ素子の平面図である。
【図８Ｂ】図８Ａに示す相変化メモリ素子のＡ−Ａ’断面図である。
【図８Ｃ】図８Ａに示す相変化メモリ素子のＢ−Ｂ’断面図である。
【図９】本発明の第３実施形態及び第４実施形態に係る相変化メモリ素子の動作原理を説明するための斜視図である。
【発明を実施するための形態】
【００２９】
以下、本発明の属する技術分野における通常の知識を有する者が本発明の技術的思想を容易に実施できる程度に詳細に説明するため、添付図面を参照して本発明の好ましい実施形態を説明する。
【００３０】
後述する本発明は、相変化物質を用いた相変化メモリ素子の集積度を向上させるとともに、動作電流（プログラム動作電流または消去動作電流）の量を減少させることができる相変化メモリ素子及びその製造方法を提供する。
【００３１】
図２Ａは、本発明の第１実施形態に係る相変化メモリ素子の平面図であり、図２Ｂは、図２Ａに示す相変化メモリ素子のＸ−Ｘ’断面図である。
【００３２】
図２Ａ及び図２Ｂに示すように、本発明の第１実施形態に係る相変化メモリ素子は、素子分離領域（図示せず）及び活性領域２２が備えられた基板２１と、基板２１の全面を覆う第１絶縁膜２４と、第１絶縁膜２４内の活性領域２２の基板２１上に形成され、かつ、ＰＮダイオード構造を有する下部電極２３と、第１絶縁膜２４内の下部電極２３上に形成された発熱層２５と、発熱層２５の内部に埋め込まれた第２絶縁膜２８と、発熱層２５を覆うように形成された相変化物質層２６と、相変化物質層２６上に形成された上部電極２７と、を備える。ここで、説明されていない図面番号「２９」は、プログラム領域である。
【００３３】
基板２１は、シリコン（Ｓｉ）基板を用いることができる。
【００３４】
活性領域２２は、バー形状またはライン形状であり得、基板２１、例えば、シリコン基板に不純物がドープされた不純物層であり得る。活性領域２２は、Ｎ型不純物、例えば、リン（Ｐ）、砒素（Ａｓ）がドープされたＮ型不純物で形成することが好ましい。これは、ワードラインまたはビットラインとして作用する活性領域２２と、下部電極２３、すなわち、ＰＮダイオードとの間の電位障壁を低下させ、電気伝導度を向上させるためである。ここで、活性領域２２を除く基板２１領域を素子分離領域として画定することができる。
【００３５】
下部電極２３は、基板２１の活性領域２２上に形成されたＮ型導電膜２３Ａと、Ｎ型導電膜２３Ａ上に形成されたＰ型導電膜２３Ｂとの接合からなるＰＮダイオード構造を有し得る。このとき、Ｎ型導電膜２３Ａ及びＰ型導電膜２３Ｂは、シリコン膜であり得、シリコン膜は、ポリシリコン膜、エピタキシャルシリコン膜を含むことができる。例えば、Ｎ型導電膜２３Ａは、Ｎ型不純物がドープされたＮ型シリコン膜、Ｐ型導電膜２３Ｂは、Ｐ型不純物がドープされたＰ型シリコン膜であり得る。このとき、Ｎ型不純物としては、リン（Ｐ）、砒素（Ａｓ）を用いることができ、Ｐ型不純物としては、ホウ素（Ｂ）を用いることができる。
【００３６】
また、下部電極２３は、Ｎ型導電膜２３Ａの不純物ドーピング濃度をＰ型導電膜２３Ｂの不純物ドーピング濃度より低く形成することが好ましい。これは、Ｎ型導電膜２３Ａの不純物ドーピング濃度が高いと、Ｎ型導電膜２３ＡとＰ型導電膜２３Ｂとの間の電位障壁が低下するからである。Ｎ型導電膜２３ＡとＰ型導電膜２３Ｂとの間の電位障壁が低いと、ＰＮダイオードの閾値電圧が低下し、待機（ｓｔａｎｄ−ｂｙ）時に、ワードライン（すなわち、活性領域）の高電圧により、不要な相変化メモリセルにデータが書き込まれるという問題が生じ得る。この問題は、Ｎ型導電膜２３Ａのドーピング濃度をＰ型導電膜２３Ｂのドーピング濃度より低く形成してＰＮダイオードの閾値電圧を高めることによって予防または最小限に抑えることができる。
【００３７】
発熱層２５及び上部電極２７は、金属物質または金属化合物で形成することができる。金属物質としては、チタン（Ｔｉ）、タングステン（Ｗ）、銅（Ｃｕ）、またはアルミニウム（Ａｌ）を用いることができる。金属化合物としては、チタン窒化膜（ＴｉＮ）、タングステン窒化膜（ＷＮ）、チタンアルミニウム窒化膜（ＴｉＡｌＮ）、またはチタンタングステン膜（ＴｉＷ）を用いることができる。
【００３８】
さらに、発熱層２５は、蒸着厚に応じて、相変化物質層２６と発熱層２５との接触面積を調整することができる。したがって、発熱層２５の蒸着厚に応じて、相変化メモリ素子の動作電流量を制御することができる。参考として、従来のプラグ状の発熱層１５は、パターニングによるエッチング工程により大きさを調整していたため、相変化物質層１６とプラグ状の発熱層１５との接触面積を低減するのに大きな困難があった。しかし、本発明の第１実施形態に係る発熱層２５は、パターニングによるエッチング工程でない成長／蒸着工程時に蒸着厚を制御することにより、相変化物質層２６と発熱層２５との接触面積を調整できるため、これらの間の接触面積をより容易に制御することができる。
【００３９】
相変化物質層２６としては、カルコゲン化合物を用いることができる。相変化物質層２６として使用可能なカルコゲン化合物は、ゲルマニウム−アンチモン−テルル（Ｇｅ−Ｓｂ−Ｔｅ）、砒素−アンチモン−テルル（Ａｓ−Ｓｂ−Ｔｅ）、スズ−アンチモン−テルル（Ｓｎ−Ｓｂ−Ｔｅ）、スズ−インジウム−アンチモン−テルル（Ｓｎ−Ｉｎ−Ｓｂ−Ｔｅ）、砒素−ゲルマニウム−アンチモン−テルル（Ａｓ−Ｇｅ−Ｓｂ−Ｔｅ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、及びバナジウム（Ｖ）などのような５Ａ族元素−アンチモン−テルル（５Ａ族元素−Ｓｂ−Ｔｅ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、及びクロム（Ｃｒ）などのような６Ａ族元素−アンチモン−テルル（６Ａ族元素−Ｓｂ−Ｔｅ）、５Ａ族元素−アンチモン−セレン（５Ａ族元素−Ｓｂ−Ｓｅ）、または６Ａ族元素−アンチモン−セレン（６Ａ族元素−Ｓｂ−Ｓｅ）などを含む。好ましくは、相変化物質層２６として、ゲルマニウム−アンチモン−テルル（ＧＳＴ）を用いることが好適である。
【００４０】
第１絶縁膜２４及び第２絶縁膜２８は、酸化膜、窒化膜、及び酸窒化膜からなる群より選択されるいずれか１つまたはこれらの積層膜で形成することができる。酸化膜としては、シリコン酸化膜（ＳｉＯ２）、ＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、ＰＳＧ（Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、ＴＥＯＳ（Ｔｅｔｒａ  Ｅｔｈｙｌ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ）、ＵＳＧ（Ｕｎ−ｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）、ＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ）、またはＳＯＤ（Ｓｐｉｎ  Ｏｎ  Ｄｉｅｌｅｃｔｒｉｃ）を用いることができる。窒化膜としては、シリコン窒化膜（Ｓｉ３Ｎ４）を用いることができる。酸窒化膜としては、シリコン酸窒化膜（ＳｉＯＮ）を用いることができる。
【００４１】
特に、図２Ｂに示すように、本発明の第１実施形態に係る相変化メモリ素子は、発熱層２５をカップ状に形成することにより、相変化物質層２６と発熱層２５との接触面積を低減することができる。これにより、プログラム領域２９の体積を顕著に減らすことができ、プログラム領域２９に提供されるべき熱を減少させることができる。したがって、相変化メモリ素子の動作電流量を減少させることができる。上記以外の配列によって形成することもできる。例えば、発熱層２５と相変化物質層２６との接触領域は、必ずしも環状である必要はなく、発熱層２５は、必ずしもカップ状である必要はなく、接触領域または発熱層２５は、シリンダ状または筒状であってもよい。
【００４２】
また、発熱層２５をシリンダ状に形成することにより、発熱層２５の蒸着厚を調整して相変化物質層２６と発熱層２５との接触面積を調整することができる。したがって、高価な微細パターニング技術を用いなくても、発熱層２５と相変化物質層２６との接触面積を低減することができ、これにより、相変化メモリ素子の生産費用を節減することができる。
【００４３】
図３Ａ〜図３Ｃは、本発明の第１実施形態に係る相変化メモリ素子の製造方法を説明するための断面図である。
【００４４】
図３Ａに示すように、基板２１の全面に不純物をイオン注入する。このときのイオン注入工程は、活性領域２２を形成するためのものであり、Ｐ型不純物またはＮ型不純物をイオン注入することができる。Ｐ型不純物としては、ホウ素（Ｂ）を用いることができ、Ｎ型不純物としては、砒素（Ａｓ）、リン（Ｐ）を用いることができる。好ましくは、イオン注入工程の際、Ｎ型不純物を用いて行うことが好適である。これは、後続工程により形成される下部電極２３、すなわち、ＰＮダイオードと、活性領域２２との間の電位障壁を低下させ、これらの間の電気伝導度を向上させるためである。
【００４５】
次に、基板２１の所定領域をエッチングして素子分離用トレンチ（図示せず）を形成した後、トレンチを絶縁膜で埋め込んで素子分離領域（図示せず）を形成する。このとき、トレンチは、ライン状またはバー状に形成することができる。ここで、素子分離領域が形成された領域を除く残りの基板２１領域が活性領域２２として画定され、素子分離領域により、活性領域２２は、ライン形状またはバー形状を有するか、他の形状に形成され得る。
【００４６】
次に、活性領域２２の基板２１上に、ＰＮダイオード構造を有する下部電極２３を形成する。ＰＮダイオード構造を有する下部電極２３は、基板２１の活性領域２２上に、Ｎ型導電膜２３ＡとＰ型導電膜２３Ｂとが順次積層された積層膜として形成することができる。このとき、Ｎ型導電膜２３Ａの不純物ドーピング濃度をＰ型導電膜２３Ｂの不純物ドーピング濃度より小さく形成することが好ましい。これは、Ｎ型導電膜２３Ａの不純物ドーピング濃度をＰ型導電膜２３Ｂより小さく形成した場合、これらの間の電位障壁が増加し、ＰＮダイオードの閾値電圧を高めることができるからである。参考として、ＰＮダイオードの閾値電圧が高くなるほど、ノイズによるＰＮダイオードの誤動作を防止することができる。
【００４７】
ここで、Ｎ型導電膜２３Ａ及びＰ型導電膜２３Ｂは、シリコン膜で形成することができ、シリコン膜は、ポリシリコン膜、エピタキシャルシリコン膜を含む。したがって、Ｎ型導電膜２３Ａは、Ｎ型不純物がドープされたＮ型シリコン膜で形成することができ、Ｐ型導電膜２３Ｂは、Ｐ型不純物がドープされたＰ型シリコン膜で形成することができる。
【００４８】
例えば、Ｐ型シリコン膜は、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）またはＰＶＤ（Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）を用いてポリシリコン膜を形成する過程において、インサイチューでＰ型不純物を注入して形成するか、ポリシリコン膜を形成した後、Ｐ型不純物をイオン注入して形成することができる。また、エピタキシャル成長法を用いてエピタキシャルシリコン膜を形成する過程において、インサイチューでＰ型不純物を注入して形成するか、エピタキシャルシリコン膜を形成した後、Ｐ型不純物をイオン注入して形成することができる。さらに、Ｎ型シリコン膜にＰ型不純物をカウンタードープしてＰ型シリコン膜を形成することもできる。
【００４９】
次に、下部電極２３を含む結果物の全面に第１絶縁膜２４を形成する。このとき、第１絶縁膜２４は、酸化膜、窒化膜、及び酸窒化膜からなる群より選択されるいずれか１つまたはこれらの積層膜で形成することができる。
【００５０】
次に、第１絶縁膜２４上に感光膜パターン（図示せず）を形成した後、感光膜パターンをエッチング障壁として第１絶縁膜２４をエッチングし、Ｐ型導電膜２３Ｂの上面を露出させるオープン領域３０を形成する。
【００５１】
ここで、オープン領域３０は、後続工程によりシリンダ状の発熱層が形成される領域であり、従来のプラグ状の発熱層は、相変化物質層と発熱層との接触面積を低減するために、オープン領域３０の幅を小さく形成しなければならなかった。これにより、高価な微細パターニング技術、例えば、ＡｒＦ露光源を用いるフォトリソグラフィを用いたエッチング工程によりオープン領域３０を形成していたため、相変化メモリ素子を製造するのに多大な費用がかかった。しかし、本発明は、発熱層２５をシリンダ状に形成するため、オープン領域３０の幅を小さく形成しなくても、相変化物質層２６と発熱層２５との接触面積を低減することができる。したがって、安価なパターニング技術を用いたエッチング工程によりオープン領域３０を形成することができ、これにより、相変化メモリ素子の生産費用を節減することができる。
【００５２】
図３Ｂに示すように、オープン領域３０が形成された第１絶縁膜２４の全面に発熱層用導電膜を形成する。発熱層用導電膜は、金属物質または金属化合物で形成することができる。金属物質としては、チタン（Ｔｉ）、タングステン（Ｗ）、銅（Ｃｕ）、またはアルミニウム（Ａｌ）を用いることができる。金属化合物としては、チタン窒化膜（ＴｉＮ）、タングステン窒化膜（ＷＮ）、チタンアルミニウム窒化膜（ＴｉＡｌＮ）、またはチタンタングステン膜（ＴｉＷ）を用いることができる。このとき、発熱層用導電膜の蒸着厚に応じて、後続工程により形成される相変化物質層２６と発熱層２５との接触面積を調整することができる。
【００５３】
次に、発熱層用導電膜が形成されたオープン領域３０内の空いた空間を埋め込むように第２絶縁膜２８を形成する。第２絶縁膜２８は、酸化膜、窒化膜、及び酸窒化膜からなる群より選択されるいずれか１つまたはこれらの積層膜で形成することができる。
【００５４】
次に、第１絶縁膜２４の上面が露出するように第２絶縁膜２８及び発熱層用導電膜を平坦化して発熱層２５を形成する。平坦化工程は、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）またはエッチバックを用いて行うことができる。
【００５５】
図３Ｃに示すように、第１絶縁膜２４及び第２絶縁膜２８上に、発熱層２５を覆うように相変化物質層２６及び上部電極２７を形成する。このとき、上部電極２７は、発熱層２５と同じ物質、すなわち、金属物質または金属化合物で形成することができる。そして、相変化物質層２６としては、カルコゲン化合物、例えば、ゲルマニウム−アンチモン−テルル（ＧＳＴ）を用いて形成することができる。
【００５６】
次に、図示していないが、第１絶縁膜２４上に、上部電極２７を覆うように保護膜を形成した後、保護膜の所定領域をオープンして配線コンタクトホール及び配線を形成することで相変化メモリ素子を完成する。
【００５７】
このように、本発明の第１実施形態に係る相変化メモリ素子は、発熱層２５をシリンダ状に形成することにより、高価な微細パターニング技術を用いたエッチング工程を用いなくても、相変化物質層２６と発熱層２５との接触面積を低減することができる。これにより、相変化メモリ素子の生産費用を節減できるという効果がある。
【００５８】
以下、本発明の第２実施形態では、本発明の第１実施形態に係る相変化メモリ素子よりも相変化物質層と発熱層との接触面積をさらに低減することができる相変化メモリ素子及びその製造方法を提供する。本発明の第２実施形態では、説明の便宜上、本発明の第１実施形態と同じ部分については、詳細な説明を省略し、相違点を中心に説明する。
【００５９】
図４Ａは、本発明の第２実施形態に係る相変化メモリ素子の平面図であり、図４Ｂは、図４Ａに示す相変化メモリ素子のＡ−Ａ’断面図であり、図４Ｃは、図４Ａに示す相変化メモリ素子のＢ−Ｂ’断面図である。
【００６０】
図４Ａ〜図４Ｃに示すように、本発明の第２実施形態に係る相変化メモリ素子は、素子分離領域（図示せず）及び活性領域３２が備えられた基板３１と、基板３１の全面を覆う第１絶縁膜３４と、第１絶縁膜３４内の活性領域３２の基板３１上に形成され、かつ、ＰＮダイオード構造を有する下部電極３３と、第１絶縁膜３４内の下部電極３３上に形成された発熱層３５と、発熱層３５の一部を覆うように形成された相変化物質層３６と、相変化物質層３６上に形成された上部電極３７とを備える。ここで、発熱層３５は、カップ状の発熱層３５Ａまたはプラグ状の発熱層３５Ｂであり得、カップ状の発熱層３５Ａの場合、カップ状の発熱層３５Ａ内に埋め込まれた第２絶縁膜３８をさらに備えることができる。ここで、説明されていない図面番号「３９」は、プログラム領域である。
【００６１】
このように、本発明の第２実施形態に係る相変化メモリ素子は、相変化物質層３６が発熱層３５の一部と接触するように形成することにより、発熱層３５と相変化物質層３６との接触面積をさらに低減することができる。これについて、図５Ａ〜図５Ｃを参照して説明する。
【００６２】
図５Ａ〜図５Ｃは、従来技術に係る相変化メモリ素子（図５Ａ）と、本発明の第１実施形態（図５Ｂ）及び第２実施形態（図５Ｃ）に係る相変化メモリ素子における相変化物質層と発熱層との接触面積を比較して示す平面図である。
【００６３】
これらの図に示すように、従来技術に係るプラグ状の発熱層１５と相変化物質層１６との接触面積Ａ１に比べて、本発明の第１実施形態に係る発熱層２５と相変化物質層２６との接触面積Ａ２が小さいことを確認することができる（Ａ１＞Ａ２）。
【００６４】
また、従来技術に係るプラグ状の発熱層１５と相変化物質層１６との接触面積Ａ１に比べて、本発明の第２実施形態に係るプラグ状の発熱層３５Ｂと相変化物質層３６との接触面積Ａ３が小さいことを確認することができる（Ａ１＞Ａ３）。さらに、従来技術に比べて、本発明の第２実施形態に係るカップ状の発熱層３５Ａと相変化物質層３６との接触面積Ａ４が著しく小さいことを確認することができる（Ａ１＞Ａ４）。
【００６５】
また、本発明の第１実施形態に係る発熱層２５と相変化物質層２６との接触面積Ａ２に比べて、本発明の第２実施形態に係るカップ状の発熱層３５Ａと相変化物質層３６との接触面積Ａ４が小さいことを確認することができる（Ａ２＞Ａ４）。
【００６６】
このように、本発明の第２実施形態に係る相変化メモリ素子は、相変化物質層３６が発熱層３５の露出した上面の一部を覆うように形成することにより、本発明の第１実施形態に係る相変化メモリ素子よりも発熱層３５と相変化物質層３６との接触面積をさらに低減することができる。これにより、相変化メモリ素子の動作電流量をさらに減少させることができる。
【００６７】
一方、本発明の第２実施形態に係る相変化メモリ素子の製造方法は、上述した図３Ａ〜図３Ｃを用いて説明した本発明の第１実施形態に係る相変化メモリ素子の製造方法を参照して容易に推測できることから、詳細な説明は省略する。
【００６８】
以下、本発明の第３実施形態及び第４実施形態に係る相変化メモリ素子は、発熱層と相変化物質層との接触面積を低減することにより、動作電流の量を減少させるとともに、高集積化が可能な相変化メモリ素子及びその製造方法を提供する。このため、本発明の第３実施形態及び第４実施形態に係る相変化メモリ素子は、２つの相変化メモリセルが１つの下部電極を共有することを技術的原理とする。ここで、下部電極は、ＰＮダイオードを備え、相変化メモリセルは、発熱層、相変化物質層、及び上部電極を備える。そして、本発明の第３実施形態及び第４実施形態に係る相変化メモリ素子において、説明の便宜上、本発明の第１実施形態及び第２実施形態に係る相変化メモリ素子と同じ部分については、詳細な説明を省略し、相違点を中心に説明する。
【００６９】
図６Ａは、本発明の第３実施形態に係る相変化メモリ素子の平面図であり、図６Ｂは、図６Ａに示す相変化メモリ素子のＸ−Ｘ’断面図である。
【００７０】
図６Ａ及び図６Ｂに示すように、本発明の第３実施形態に係る相変化メモリ素子は、素子分離領域（図示せず）及び活性領域４２が備えられた基板４１と、基板４１の全面を覆う第１絶縁膜４４と、活性領域４２上に形成され、かつ、１つの共有領域と２つの分離領域とからなる下部電極４３と、各々が１つの分離領域上に形成された２つの相変化メモリセル５３とを備える。各々の相変化メモリセル５３は、下部電極４３の対応する分離領域上に形成された発熱層４５と、発熱層４５を覆うように形成された相変化物質層４６と、相変化物質層４６上に形成された上部電極４７とを備える。また、相変化メモリ素子は、発熱層４５と下部電極４３の分離領域との間を埋め込む第２絶縁膜４８をさらに備えることができる。ここで、説明されていない図面番号「４９」は、プログラム領域である。
【００７１】
共有領域と分離領域とからなる下部電極４３において、共有領域は、Ｎ型導電膜４３Ａからなり、分離領域は、Ｎ型導電膜４３ＡとＰ型導電膜４３Ｂとの接合からなる。すなわち、下部電極４３は、少なくとも２つであるＰＮダイオードを備え、各々のＰＮダイオードは、対応する分離領域のＮ型導電膜４３ＡとＰ型導電膜４３Ｂとの接合からなり、少なくとも２つである複数の相変化メモリセル５３は、Ｎ型導電膜４３Ａを共有する。このとき、Ｐ型導電膜４３Ｂは、対応する相変化メモリセル５３と電気的に接続されている。
【００７２】
発熱層４５は、プラグ形状またはカップ形状を有し得る。他の形状を有していてもよい。
【００７３】
このように、本発明の第３実施形態に係る相変化メモリ素子は、２つの相変化メモリセル５３が１つの下部電極４３を共有するため、相変化メモリ素子の集積度を画期的に向上させることができる。すなわち、本発明の第１実施形態及び第２実施形態に比べて、相変化メモリ素子の集積度を２倍以上向上させることができる。
【００７４】
また、本発明の第３実施形態に係る相変化メモリ素子は、相変化メモリ素子の集積度を画期的に向上させるとともに、相変化物質層４６と発熱層４５との接触面積を低減することにより、相変化メモリ素子の動作電流量を減少させることができる。これは、後述する本発明の第３実施形態に係る相変化メモリ素子の製造方法から確認することができる。
【００７５】
図７Ａ〜図７Ｈは、本発明の第３実施形態に係る相変化メモリ素子の製造方法を説明するための断面図である。ここで、図７Ａ、図７Ｃ、図７Ｅ及び図７Ｇは、平面図であり、図７Ｂ、図７Ｄ、図７Ｆ及び図７Ｈは、各々の平面図に示すＸ−Ｘ’断面図である。
【００７６】
図７Ａ及び図７Ｂに示すように、基板４１の全面に不純物をイオン注入する。このときのイオン注入工程は、活性領域４２を形成するためのものであり、Ｐ型不純物またはＮ型不純物をイオン注入することができる。Ｐ型不純物としては、ホウ素（Ｂ）を用いることができ、Ｎ型不純物としては、砒素（Ａｓ）、リン（Ｐ）を用いることができる。好ましくは、イオン注入工程の際、Ｎ型不純物を用いて行うことが好適である。これは、後続工程により形成される下部電極４３と活性領域４２との間の電位障壁を低下させ、これらの間の電気伝導度を向上させるためである。
【００７７】
次に、基板４１の所定領域をエッチングして素子分離用トレンチ（図示せず）を形成した後、トレンチを絶縁膜で埋め込んで素子分離領域（図示せず）を形成する。このとき、トレンチは、ライン状またはバー状に形成することができるが、他の形状を有していてもよい。ここで、素子分離領域が形成された領域を除く残りの基板４１領域が活性領域４２として画定され、ライン状またはバー状に形成された素子分離領域により、活性領域４２は、ライン形状またはバー形状を有することになる。
【００７８】
次に、活性領域４２の基板４１上に、ＰＮダイオード構造を有する下部電極４３を形成する。ＰＮダイオード構造を有する下部電極４３は、基板４１の活性領域４２上に、Ｎ型導電膜４３ＡとＰ型導電膜４３Ｂとが順次積層された積層膜として形成することができる。このとき、Ｎ型導電膜４３Ａの不純物ドーピング濃度をＰ型導電膜４３Ｂの不純物ドーピング濃度より低く形成することが好ましい。これは、Ｎ型導電膜４３Ａの不純物ドーピング濃度をＰ型導電膜４３Ｂより低く形成した場合、ＰＮダイオードの閾値電圧を高めることができるからである。参考として、ＰＮダイオードの閾値電圧が高いほど、ノイズによるＰＮダイオードの誤動作を防止することができる。
【００７９】
ここで、Ｎ型導電膜４３Ａ及びＰ型導電膜４３Ｂは、シリコン膜で形成することができ、シリコン膜は、ポリシリコン膜、エピタキシャルシリコン膜を含むことができる。したがって、Ｎ型導電膜４３Ａは、Ｎ型不純物がドープされたＮ型シリコン膜で形成することができ、Ｐ型導電膜４３Ｂは、Ｐ型不純物がドープされたＰ型シリコン膜で形成することができる。
【００８０】
例えば、Ｐ型シリコン膜は、ＣＶＤまたはＰＶＤを用いてポリシリコン膜を形成する過程において、インサイチューでＰ型不純物を注入して形成するか、ポリシリコン膜を形成した後、Ｐ型不純物をイオン注入して形成することができる。また、エピタキシャル成長法を用いてエピタキシャルシリコン膜を形成する過程において、インサイチューでＰ型不純物を注入して形成するか、エピタキシャルシリコン膜を形成した後、Ｐ型不純物をイオン注入して形成することができる。さらに、Ｎ型シリコン膜にＰ型不純物をカウンタードープしてＰ型シリコン膜で形成することもできる。
【００８１】
次に、下部電極４３を含む結果物の全面に第１絶縁膜４４を形成する。このとき、第１絶縁膜４４は、酸化膜、窒化膜、及び酸窒化膜からなる群より選択されるいずれか１つまたはこれらの積層膜で形成することができる。
【００８２】
次に、第１絶縁膜４４上に感光膜パターン（図示せず）を形成した後、感光膜パターンをエッチング障壁として第１絶縁膜４４をエッチングし、Ｐ型導電膜４３Ｂの上面を露出させるオープン領域５０を形成する。
【００８３】
ここで、オープン領域５０は、後続工程により発熱層が形成される領域であり、従来は、相変化物質層１６と発熱層１５との接触面積を低減するために、オープン領域５０の幅を小さく形成しなければならなかった。これにより、高価な微細パターニング技術、例えば、ＡｒＦ露光源を用いるフォトリソグラフィ工程を用いたエッチング工程によりオープン領域５０を形成していたため、相変化メモリ素子を製造するのに多大な費用がかかった。しかし、本発明の第３実施形態では、発熱層４５をシリンダ状に形成した後、後続の下部電極４３の分離工程により、発熱層４５の大きさを縮小するため、オープン領域５０の幅を小さく形成しなくても、相変化物質層４６と発熱層４５との接触面積を低減することができる。したがって、安価なパターニング技術を用いたエッチング工程によりオープン領域５０を形成することができ、これにより、相変化メモリ素子の生産費用を節減することができる。
【００８４】
図７Ｃ及び図７Ｄに示すように、オープン領域５０が形成された第１絶縁膜４４の全面に発熱層用導電膜５１を形成する。発熱層用導電膜５１は、金属物質または金属化合物で形成することができる。金属物質としては、チタン（Ｔｉ）、タングステン（Ｗ）、銅（Ｃｕ）、またはアルミニウム（Ａｌ）を用いることができる。金属化合物としては、チタン窒化膜（ＴｉＮ）、タングステン窒化膜（ＷＮ）、チタンアルミニウム窒化膜（ＴｉＡｌＮ）、またはチタンタングステン膜（ＴｉＷ）を用いることができる。このとき、発熱層用導電膜５１の蒸着厚に応じて、後続工程により形成される相変化物質層と発熱層との接触面積を調整することができる。
【００８５】
次に、全面エッチング工程、例えば、エッチバックによりオープン領域５０の側壁にのみ発熱層用導電膜５１を残留させる。すなわち、残留する発熱層用導電膜５１は、円筒形状を有する。または、前記発熱層用導電膜５１の不要な部分は、後述する分離領域を形成するための工程の際に除去されてもよい。
【００８６】
図７Ｅ及び図７Ｆに示すように、第１絶縁膜４４上に発熱層用導電膜５１が形成されたオープン領域５０内の空いた空間の一部または全体を露出させるライン状の感光膜パターン５２を形成する。このとき、感光膜パターン５２は、活性領域４２と直交する方向に形成することができる。ここで、感光膜パターン５２によりオープン領域５０の側壁に残留する発熱層用導電膜５１の一部も露出する。
【００８７】
次に、感光膜パターン５２をエッチング障壁として露出した発熱層用導電膜５１及び露出した下部電極４３のＰ型導電膜４３Ｂをエッチングして発熱層４５を形成するとともに、下部電極４３に共有領域及び分離領域を形成する。下部電極４３の２つの分離領域において、Ｐ型導電膜４３Ｂを電気的に完全に分離するために、Ｎ型導電膜４３Ａの一部をエッチングするオーバーエッチングを行うこともできる。
【００８８】
上述したエッチング工程により、１つの共有領域と２つの分離領域とからなる下部電極４３を形成することができる。このとき、共有領域は、図７Ｆに示すエッチング工程により結果物として形成された、拡張したオープン領域５０Ａの下のＮ型導電膜４３Ａからなる。２つの分離領域は、Ｐ型導電膜４３Ｂの分離された部分と、その下のＮ型導電膜４３Ａとからなる。すなわち、上述したエッチング工程により、Ｎ型導電膜４３ＡとＰ型導電膜４３Ｂとの接合からなる一対のＰＮダイオードを備え、一対のＰＮダイオードは、Ｎ型導電膜４３Ａが互いに接続した構造を有する下部電極４３を形成することができる。
【００８９】
そして、上述したエッチング工程により、発熱層４５は、プラグ形状を有し得る。
【００９０】
発熱層４５と、共有領域及び分離領域を有する下部電極４３とを形成するためのエッチング工程は、ドライエッチング法またはウェットエッチング法を用いて行うことができる。ドライエッチング法では、塩素ガス（Ｃｌ２）とアルゴンガス（Ａｒ）とが混合された混合ガスのプラズマを用いることができ、ウェットエッチング法では、硫酸（Ｈ２ＳＯ４）と過酸化水素（Ｈ２Ｏ２）との混合溶液、または水酸化アンモニウム（ＮＨ４ＯＨ）と過酸化水素（Ｈ２Ｏ２）との混合溶液を用いて行うことができる。
【００９１】
以下、上述したエッチング工程により、Ｎ型導電膜４３Ａの上面を露出させたオープン領域５０を、「拡張したオープン領域５０Ａ」と表記する。
【００９２】
図７Ｇ及び図７Ｈに示すように、感光膜パターン５２を除去する。このとき、感光膜パターン５２は、ストリップ工程を用いて除去することができる。
【００９３】
次に、拡張したオープン領域５０Ａ内の空いた空間を埋め込むように第２絶縁膜４８を形成する。第２絶縁膜４８は、酸化膜、窒化膜、及び酸窒化膜からなる群より選択されるいずれか１つまたはこれらの積層膜で形成することができる。
【００９４】
次に、第１絶縁膜４４及び発熱層４５の上面が露出するように第２絶縁膜２８を平坦化する。平坦化工程は、ＣＭＰまたはエッチバックを用いて行うことができる。
【００９５】
次に、第１絶縁膜４４及び第２絶縁膜４８上に、発熱層４５を覆うように相変化物質層４６及び上部電極４７を形成する。このとき、上部電極４７は、発熱層４５と同じ物質、すなわち、金属物質または金属化合物で形成することができる。そして、相変化物質層４６としては、カルコゲン化合物、例えば、ゲルマニウム−アンチモン−テルル（ＧＳＴ）を用いて形成することができる。
【００９６】
上述した工程過程により、２つの相変化メモリセル５３が１つの下部電極４３を共有する相変化メモリ素子を形成することができる。
【００９７】
次に、図示していないが、第１絶縁膜４４及び第２絶縁膜４８上に、上部電極４７を覆うように保護膜を形成した後、保護膜の所定領域をオープンして配線コンタクトホール及び配線を形成することで相変化メモリ素子を完成する。
【００９８】
このように、本発明の第３実施形態に係る相変化メモリ素子は、複数の、少なくとも２つの相変化メモリセル５３が１つの下部電極４３を共有するように形成することにより、相変化メモリ素子の集積度を画期的に向上させることができる。
【００９９】
図８Ａは、本発明の第４実施形態に係る相変化メモリ素子の平面図であり、図８Ｂは、図８Ａに示す相変化メモリ素子のＡ−Ａ’断面図であり、図８Ｃは、図８Ａに示す相変化メモリ素子のＢ−Ｂ’断面図である。
【０１００】
図８Ａ〜図８Ｃに示すように、本発明の第４実施形態に係る相変化メモリ素子は、素子分離領域及び活性領域６２が備えられた基板６１と、基板６１の全面を覆う第１絶縁膜６４と、活性領域６２上に形成され、かつ、複数の共有領域と１つの分離領域とからなる下部電極６３と、各々が１つの分離領域上に形成された複数の相変化メモリセル７１とを備える。各々の相変化メモリセル７１は、対応する分離領域上に形成された発熱層６５と、発熱層６５上に形成された相変化物質層６６と、相変化物質層６６上に形成された上部電極６７とを備える。また、発熱層６５と下部電極６３の分離領域との間を埋め込む第２絶縁膜６８をさらに備えることができる。ここで、説明されていない図面番号「６９」は、相変化物質層６６に配列されたプログラム領域である。
【０１０１】
下部電極６３において、共有領域は、Ｎ型導電膜６３Ａからなり、各々の分離領域は、Ｐ型導電膜６３ＢとＮ型導電膜６３Ａとの接合からなる。すなわち、下部電極６３は、それぞれＮ型導電膜６３ＡとＰ型導電膜６３Ｂとの接合からなる複数のＰＮダイオードを備え、Ｎ型導電膜６３Ａを２つの相変化メモリセル７１が共有する。このとき、Ｐ型導電膜６３Ｂは、対応する相変化メモリセル７１と電気的に接続されている。
【０１０２】
図６Ａ及び図６Ｂに関し、発熱層６５は、カップ状の発熱層６５Ａ、プラグ状の発熱層６５Ｂ、またはシリンダ状の発熱層（図示せず）に形成することができる。発熱層６５をカップ状またはシリンダ状の発熱層６５Ａに形成した場合、発熱層６５Ａ内の空いた空間を埋め込む第３絶縁膜７０をさらに備えることができる。ここで、第３絶縁膜７０は、第１絶縁膜６４及び第２絶縁膜６８と同じ物質、例えば、酸化膜、窒化膜、及び酸窒化膜からなる群より選択されるいずれか１つまたはこれらの積層膜で形成することができる。
【０１０３】
相変化物質層６６は、発熱層６５の全体を覆うように形成するか、相変化物質層６６と発熱層６５との接触面積をさらに低減するために、発熱層６５の一部を覆うように形成することができる。
【０１０４】
このように、本発明の第４実施形態に係る相変化メモリ素子は、複数の、少なくとも２つの相変化メモリセル７１が１つの下部電極６３を共有するため、相変化メモリ素子の集積度を画期的に向上させることができる。すなわち、本発明の第１実施形態及び第２実施形態に比べて、相変化メモリ素子の集積度を２倍以上向上させることができる。
【０１０５】
また、本発明の第４実施形態に係る相変化メモリ素子は、相変化メモリ素子の集積度を向上させるとともに、相変化物質層６６と発熱層６５との接触面積を低減することにより、相変化メモリ素子の動作電流量を減少させることができる。
【０１０６】
ここで、本発明の第４実施形態に係る相変化メモリ素子の製造方法は、上述した本発明の第１実施形態、第２実施形態及び第３実施形態に係る相変化メモリ素子の製造方法から容易に推測できることから、詳細な説明は省略する。
【０１０７】
一方、本発明の第３実施形態及び第４実施形態に係る相変化メモリ素子は、２つまたはそれ以上の相変化メモリセル（発熱層、相変化物質層、及び上部電極を含む構造物）が１つの下部電極を共有しても、隣接する相変化メモリセルには干渉しない。これについて、図９を参照して説明する。
【０１０８】
図９は、本発明の第３実施形態及び第４実施形態に係る相変化メモリ素子の動作原理を説明するための斜視図である。ここで、図９は、本発明の第３実施形態に係る相変化メモリ素子を示すものであり、活性領域４２がワードラインとして作用し、上部電極４７がビットラインとして作用すると仮定する。ただし、前記活性領域４２及び前記上部電極４７の役割は、その逆であってもよい。
【０１０９】
図９に示すように、活性領域４２に、ワードライン信号、例えば、第１電圧を印加した状態で、第１単位セルの相変化物質層４６Ａにデータを書き込むために、第１上部電極４７Ａに、ビットライン信号、例えば、第２電圧を印加する。ここで、第１電圧よりも第２電圧の大きさがより大きければ、第１単位セルの下部電極４３、すなわち、第１ＰＮダイオードは順方向の状態になり、第１上部電極４７Ａから活性領域４２に動作電流が流れる。このとき、動作電流により、発熱層４５で熱が発生し、発生した熱の持続時間及び強度により、第１単位セルの相変化物質層４６Ａの状態が非晶質状態または結晶状態に変化する。
【０１１０】
ここで、下部電極４３のＮ型導電膜４３Ａは、第１単位セルと第２単位セルとが互いに共有しているため、すなわち、電気的に互いに接続されているため、第１単位セルに印加された動作電流は、Ｎ型導電膜４３Ａを介して第２単位セルにも流れ得る。しかし、動作電流が第２上部電極４７Ｂに流れることにより、第２単位セルの相変化物質層４６Ｂの状態を変化させることはできない。なぜなら、第１単位セルに印加された動作電流は、第２単位セルの下部電極４３では逆方向の状態になるからである。すなわち、第２ＰＮダイオードに逆バイアスが印加された状態と同じ状態になるため、第２単位セルでは動作電流が流れ得ない。
【０１１１】
要約すると、本発明の第３実施形態及び第４実施形態に係る相変化メモリ素子において、２つまたはそれ以上の相変化メモリセルが１つの下部電極を共有しても、隣接する相変化メモリセルには干渉しない。
【０１１２】
本発明の技術的思想は、上記の好ましい実施形態により具体的に記述されたが、上記の実施形態は、それを説明するためのものであり、それを制限するためのものではないことに留意しなければならない。また、本発明の技術分野における通常の専門家であれば、本発明の技術的思想の範囲内で多様な実施形態が可能であることを理解することができるであろう。
【符号の説明】
【０１１３】
２１、３１、４１、６１              基板
２２、３２、４２、６２              活性領域
２３Ａ、３３Ａ、４３Ａ、６３Ａ      Ｎ型導電膜
２３Ｂ、３３Ｂ、４３Ｂ、６３Ｂ      Ｐ型導電膜
２３、３３、４３、６３              下部電極
２４、３４、４４、６４              第１絶縁膜
２５、３５、４５、６５              発熱層
２６、３６、４６、６６              相変化物質層
２７、３７、４７、６７              上部電極
２８、３８、４８、６８              第２絶縁膜
２９、３９、４９、６９              プログラム領域
７０                                第３絶縁膜
５３、７１                          相変化メモリセル
【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図７Ｅ】
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【図７Ｆ】
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【図７Ｇ】
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【図７Ｈ】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図９】
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