(57)【要約】【課題】  本発明は、ＮＡＮＤ型不揮発性半導体記憶装置の集積密度を向上させることができる。【解決手段】  本発明の不揮発性半導体記憶装置は、半導体基板１表面内に、チャネル領域を挟んでソース領域２及びドレイン領域３が形成される。そして、チャネル領域上に、第１の絶縁層８ａ、トラップ層８ｂ、第２の絶縁層８ｃの順で積層された積層膜８が形成される。そして、積層膜８のソース領域側側部には、第３の絶縁層６が形成される。また、ソース領域２と第３の絶縁層６との間のチャネル領域上には、ゲート絶縁膜５が形成される。そして、ゲート絶縁膜５上及び積層膜８のソース領域２側端部上には、制御ゲート７が形成される。また、積層膜８上であって、ソース領域２からドレイン領域３の方向に向かって、制御ゲート７と離間形成され、かつ互いに離間形成された複数のプログラミングゲート９とを備える。【選択図】  図１
2009246278.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の主面にチャネル領域を挟んで、互いに離間形成されたソース領域及び
ドレイン領域と、
前記チャネル領域上に、一端部を前記ソース領域側、他端部を前記ドレイン領域側にし
て形成され、かつ第１の絶縁層、トラップ層、第２の絶縁層の順で積層された積層膜と、
前記積層膜の一端部の側面を覆う第３の絶縁層と、
前記ソース領域と前記第３の絶縁層との間の前記チャネル領域上に形成されたゲート絶
縁膜と、
前記ゲート絶縁膜上に形成された第１の制御ゲート部と、前記積層膜の一端部上に形成
された第２の制御ゲート部とを備える制御ゲートと、
前記積層膜上であって、前記ソース領域から前記ドレイン領域の方向に向かって互いに
離間形成され、かつ前記第２の制御ゲート部と離間形成された複数のプログラミングゲー
トと、
を備えた不揮発性半導体記憶装置。
【請求項２】
前記積層膜は、前記第２の制御ゲート部と、前記複数のプログラミングゲートとにまた
がって連続的に形成されていることを特徴とする請求項１記載の不揮発性半導体記憶装置
。
【請求項３】
半導体基板と、
前記半導体基板の主面にチャネル領域を挟んで、互いに離間形成されたソース領域及び
ドレイン領域と、
前記チャネル領域上に、一端部を前記ソース領域側、他端部を前記ドレイン領域側にし
て形成された第１の絶縁層、トラップ層、第２の絶縁層の順で積層された積層膜と、
前記積層膜の一端部上に形成された制御ゲートと、
前記積層膜上であって、前記ソース領域から前記ドレイン領域の方向に向かって互いに
離間形成され、かつ前記制御ゲートと離間形成された複数のプログラミングゲートと、
を備えた不揮発性半導体記憶装置。
【請求項４】
前記積層膜は、前記制御ゲートと、前記複数のプログラミングゲートとにまたがって連
続的に形成されていることを特徴とする請求項３記載の不揮発性半導体記憶装置。
【請求項５】
前記制御ゲート領域下の前記トラップ層部分の膜厚は、前記制御ゲートと前記プログラ
ミングゲートとの間の領域下、前記プログラミングゲート領域下及び前記プログラミング
ゲート間の領域下の前記トラップ層部分の膜厚に比べて、厚いことを特徴とする請求項１
乃至請求項４項いずれか１項記載の不揮発性半導体記憶装置。
【請求項６】
前記プログラミングゲート領域下の前記トラップ層部分の膜厚が、前記プログラミング
ゲート間の領域下の前記トラップ層部分の膜厚に比べて、厚いことを特徴とする請求項１
乃至請求項５いずれか１項記載の不揮発性半導体記憶装置。
【請求項７】
前記トラップ層は、チタン、アルミニウム、ハフニウム、又は窒素を含む層であること
を特徴とする請求項１乃至請求項６いずれか１項記載の不揮発性半導体記憶装置。
【請求項８】
前記トラップ層が、金属導電性を有する部分を含む有機物により形成されることを特徴
とする請求項１乃至請求項６いずれか１項記載の不揮発性半導体記憶装置。
【請求項９】
前記有機物が、単層カーボンナノチューブを含むことを特徴とする請求項８記載の不揮
発性半導体記憶装置。
【請求項１０】
前記半導体基板から前記制御ゲート下の前記トラップ層に電荷を注入するように前記制
御ゲートに電圧を印加し、
前記トラップ層内で電荷を転送させることにより、第ｋ｛ｋ＝１〜ｎ（ｋは自然数、ｎ
はプログラミングゲートの数）｝の前記プログラミングゲート下の前記トラップ層に電荷
を転送するように隣合う前記制御ゲートと前記プログラミングゲート間及び隣合う前記プ
ログラミングゲート間に順次電位差を与える回路と、
を備えることを特徴とする請求項１乃至請求項９いずれか１項記載の不揮発性半導体記憶
装置。
【請求項１１】
前記電荷の転送は、前記ソース領域から前記ドレイン領域の方向に向かう転送であるこ
とを特徴とする請求項１０記載の不揮発性半導体記憶装置。
【請求項１２】
前記電荷は電子であり、
前記トラップ層内での電荷の前記転送時に、隣合う前記制御ゲートと前記プログラミン
グゲート間及び隣接する前記プログラミングゲート間に順次与えられる電位差は、隣合う
前記制御ゲート又は前記プログラミングゲートのうち、前記ドレイン領域側の前記プログ
ラミングゲートに、前記ソース領域側の前記制御ゲート又は前記プログラミングゲートよ
り高い電圧を印加することにより生じることを特徴とする
請求項１０、又は請求項１１記載の不揮発性半導体記憶装置。
【請求項１３】
前記電荷はホールであり、
前記トラップ層内で電荷を転送時に、隣合う前記制御ゲートと前記プログラミングゲー
ト間及び隣合う前記プログラミングゲート間に順次与えられる電位差は、隣合う前記制御
ゲート又は前記プログラミングゲートのうち、前記ドレイン領域側の前記プログラミング
ゲートに、前記ソース領域側の前記制御ゲート又は前記プログラミングゲートより低い電
圧を印加することにより生じることを特徴とする
請求項１０、又は請求項１１記載の不揮発性半導体記憶装置。
【請求項１４】
前記第１から第ｎの前記プログラミングゲートのうち書き込みを行う前記プログラミン
グゲートに対して、最も前記ドレイン領域側の前記プログラミングゲート下の前記トラッ
プ層から最も前記ソース領域側の前記プログラミングゲート下の前記トラップ層の順に前
記ドレイン領域から前記ソース領域の方向に向かって、電荷の書き込みを行うことを特徴
とする請求項１０乃至請求項１３のいずれか１項記載の不揮発性半導体記憶装置。
【請求項１５】
半導体基板と、
前記半導体基板の主面にチャネル領域を挟んで、互いに離間形成されたソース領域及び
ドレイン領域と、
前記チャネル領域上に、一端部を前記ソース領域側、他端部を前記ドレイン領域側にし
て形成され、かつ第１の絶縁層、トラップ層、第２の絶縁層の順で積層された積層膜と、
前記積層膜の一端部の側面を覆う第３の絶縁層と、
前記ソース領域と前記第３の絶縁層との間の前記チャネル領域上に形成されたゲート絶
縁膜と、
前記ゲート絶縁膜上に形成された第１の制御ゲート部と、前記積層膜の一端部上に形成
された第２の制御ゲート部とを備える制御ゲートと、
前記積層膜上であって、前記ソース領域から前記ドレイン領域の方向に向かって互いに
離間形成され、かつ前記第２の制御ゲート部と離間形成された複数のプログラミングゲー
トと、
を備えた不揮発性半導体記憶装置への書き込み方法であって、
前記制御ゲートに電圧を印加することにより、前記半導体基板から前記制御ゲート下の
前記トラップ層に電荷を注入する工程と、
隣合う前記制御ゲートと前記プログラミングゲート間及び隣合う前記プログラミングゲ
ート間に順次電位差を与えることにより、前記トラップ層内で電荷を転送させることによ
り、第ｋ｛ｋ＝１〜ｎ（ｋは自然数、ｎはプログラミングゲートの数）｝の前記プログラ
ミングゲート下の前記トラップ層に電荷を転送する工程と、
を有することを特徴とする不揮発性半導体記憶装置への書き込み方法。
【請求項１６】
半導体基板と、
前記半導体基板の主面にチャネル領域を挟んで、互いに離間形成されたソース領域及び
ドレイン領域と、
前記チャネル領域上に、一端部を前記ソース領域側に、他端部を前記ドレイン領域側に
して形成された第１の絶縁層、トラップ層、第２の絶縁層の順で積層された積層膜と、
前記積層膜の一端部上に形成された制御ゲートと、
前記積層膜上であって、前記ソース領域から前記ドレイン領域の方向に向かって互いに
離間形成され、かつ前記制御ゲートと離間形成された複数のプログラミングゲートと、
を備えた不揮発性半導体記憶装置への書き込み方法であって、
前記制御ゲートに電圧を印加することにより、前記半導体基板から前記制御ゲート下の
前記トラップ層に電荷を注入する工程と、
隣合う前記制御ゲートと前記プログラミングゲート間及び隣合う前記プログラミングゲ
ート間に順次電位差を与えることにより、前記トラップ層内で電荷を転送させることによ
り、第ｋ｛ｋ＝１〜ｎ（ｋは自然数、ｎはプログラミングゲートの数）｝の前記プログラ
ミングゲート下の前記トラップ層に電荷を転送する工程と、
を有することを特徴とする不揮発性半導体記憶装置への書き込み方法。
【請求項１７】
前記電荷の転送は、前記ソース領域から前記ドレイン領域の方向に向かう転送であるこ
とを特徴とする請求項１５、又は請求項１６記載の不揮発性半導体記憶装置への書き込み
方法。
【請求項１８】
前記電荷は電子であり、
前記トラップ層内での電荷の前記転送時に、隣合う前記制御ゲートと前記プログラミン
グゲート間及び隣接する前記プログラミングゲート間に順次与えられる電位差は、隣合う
前記制御ゲート又は前記プログラミングゲートのうち、前記ドレイン領域側の前記プログ
ラミングゲートに、前記ソース領域側の前記制御ゲート又は前記プログラミングゲートよ
り高い電圧を印加することにより生じることを特徴とする
請求項１５乃至請求項１７いずれか１項記載の不揮発性半導体記憶装置への書き込み方法
。
【請求項１９】
前記電荷はホールであり、
前記トラップ層内で電荷を転送時に、隣合う前記制御ゲートと前記プログラミングゲー
ト間及び隣合う前記プログラミングゲート間に順次与えられる電位差は、隣合う前記制御
ゲート又は前記プログラミングゲートのうち、前記ドレイン領域側の前記プログラミング
ゲートに、前記ソース領域側の前記制御ゲート又は前記プログラミングゲートより低い電
圧を印加することにより生じることを特徴とする
請求項１５乃至請求項１７いずれか１項記載の不揮発性半導体記憶装置への書き込み方法
。
【請求項２０】
第１から第ｎの前記プログラミングゲートのうち書き込みを行う前記プログラミングゲ
ートに対して、最も前記ドレイン領域側の前記プログラミングゲート下の前記トラップ層
から最も前記ソース領域側の第１の前記プログラミングゲート下の前記トラップ層の順に
前記ドレイン領域から前記ソース領域の方向に向かって、
電子の書き込みを行うことを特徴とする請求項１５乃至請求項１９いずれか１項記載の不
揮発性半導体記憶装置への書き込み方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置及びその書き込み方法に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置の書込み方式としては、FNトンネル方式とホットエレクトロン
方式がある。
【０００３】
ホットエレクトロン方式による不揮発性半導体記憶装置は、ＦＮトンネル方式による不
揮発性半導体記憶装置と比べて、書き込み電圧が低いため信頼性、低電力を達成できると
ともに、早い読み書き時間を達成できる。
【０００４】
このホットエレクトロン方式による不揮発性半導体記憶装置として、ソースサイドイン
ジェクションを利用した不揮発性半導体記憶装置がある。（例えば、特許文献１参照。）
。
【０００５】
この特許文献に記載の不揮発性半導体記憶装置では、各セルは、ソース領域とドレイン
領域とに挟まれたチャネル領域上にゲート絶縁膜を介して形成された補助ゲート（制御ゲ
ート）とこの補助ゲートに隣接し、かつ積層膜を介して形成されたメモリゲートとで構成
されている。そして、セルユニットは、各セルのソース領域またはドレイン領域を共通に
して複数のセルを直列接続することにより構成している。
【０００６】
このような、従来のソースサイドインジェクションを利用した不揮発性半導体記憶装置
においては、１セルあたり１個の補助ゲートが必要であった。補助ゲートが必要となるの
は、書き込み時に、ソース領域に正の電圧を印加し、ドレイン領域を接地し、制御ゲート
にソース領域に印加する電圧より大きい正の電圧を印加すると同時に、補助ゲートに正の
電圧を印加する必要があるためである。補助ゲートに正の電圧を印加する必要があるのは
、補助ゲート下のチャネル、即ち、ソース領域に近接したチャネルをオン状態とする必要
があるためである。
【０００７】
従って、ソースサイドインジェクションを利用して書き込みを行う不揮発性半導体記憶
装置においては、ソース領域からドレイン領域の方向の面積が大きくなるため、集積密度
が低いといった課題があった。
【特許文献１】特開２００４−１８６４５２
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、ＮＡＮＤ型不揮発性半導体記憶装置の集積密度を向上させることを目的とす
る。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明の不揮発性半導体記憶装置は、半導体基板と、前記
半導体基板の主面にチャネル領域を挟んで、互いに離間形成されたソース領域及びドレイ
ン領域と、前記チャネル領域上に、一端部を前記ソース領域側、他端部を前記ドレイン領
域側にして形成され、かつ第１の絶縁層、トラップ層、第２の絶縁層の順で積層された積
層膜と、前記積層膜の一端部の側面を覆う第３の絶縁層と、前記ソース領域と前記第３の
絶縁層との間の前記チャネル領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に
形成された第１の制御ゲート部と、前記積層膜の一端部上に形成された第２の制御ゲート
部とを備える制御ゲートと、前記積層膜上であって、前記ソース領域から前記ドレイン領
域の方向に向かって互いに離間形成され、かつ前記第２の制御ゲート部と離間形成された
複数のプログラミングゲートとを備えることを特徴とする。
【００１０】
また、本発明の不揮発性半導体記憶装置は、半導体基板と、前記半導体基板の主面にチ
ャネル領域を挟んで、互いに離間形成されたソース領域及びドレイン領域と、前記チャネ
ル領域上に、一端部を前記ソース領域側、他端部を前記ドレイン領域側にして形成された
第１の絶縁層、トラップ層、第２の絶縁層の順で積層された積層膜と、前記積層膜の一端
部上に形成された制御ゲートと、前記積層膜上であって、前記ソース領域から前記ドレイ
ン領域の方向に向かって互いに離間形成され、かつ前記制御ゲートと離間形成された複数
のプログラミングゲートとを備えることを特徴とする。
【００１１】
また、本発明の不揮発性半導体記憶装置への書き込み方法は、半導体基板と、前記半導
体基板の主面にチャネル領域を挟んで、互いに離間形成されたソース領域及びドレイン領
域と、前記チャネル領域上に、一端部を前記ソース領域側、他端部を前記ドレイン領域側
にして形成され、かつ第１の絶縁層、トラップ層、第２の絶縁層の順で積層された積層膜
と、前記積層膜の一端部の側面を覆う第３の絶縁層と、前記ソース領域と前記第３の絶縁
層との間の前記チャネル領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成
された第１の制御ゲート部と、前記積層膜の一端部上に形成された第２の制御ゲート部と
を備える制御ゲートと、前記積層膜上であって、前記ソース領域から前記ドレイン領域の
方向に向かって互いに離間形成され、かつ前記第２の制御ゲート部と離間形成された複数
のプログラミングゲートとを備えた不揮発性半導体記憶装置への書き込み方法であって、
前記制御ゲートに電圧を印加することにより、前記半導体基板から前記制御ゲート下の前
記トラップ層に電荷を注入する工程と、隣合う前記制御ゲートと前記プログラミングゲー
ト間及び隣合う前記プログラミングゲート間に順次電位差を与えることにより、前記トラ
ップ層内で電荷を転送させることにより、第ｋ｛ｋ＝１〜ｎ（ｋは自然数、ｎはプログラ
ミングゲートの数）｝の前記プログラミングゲート下の前記トラップ層に電荷を転送する
工程と
を有することを特徴とする。
【００１２】
また、本発明の不揮発性半導体記憶装置への書き込み方法は、半導体基板と、前記半導
体基板の主面にチャネル領域を挟んで、互いに離間形成されたソース領域及びドレイン領
域と、前記チャネル領域上に、一端部を前記ソース領域側に、他端部を前記ドレイン領域
側にして形成された第１の絶縁層、トラップ層、第２の絶縁層の順で積層された積層膜と
、前記積層膜の一端部上に形成された制御ゲートと、前記積層膜上であって、前記ソース
領域から前記ドレイン領域の方向に向かって互いに離間形成され、かつ前記制御ゲートと
離間形成された複数のプログラミングゲートとを備えた不揮発性半導体記憶装置への書き
込み方法であって、前記制御ゲートに電圧を印加することにより、前記半導体基板から前
記制御ゲート下の前記トラップ層に電荷を注入する工程と、隣合う前記制御ゲートと前記
プログラミングゲート間及び隣合う前記プログラミングゲート間に順次電位差を与えるこ
とにより、前記トラップ層内で電荷を転送させることにより、第ｋ｛ｋ＝１〜ｎ（ｋは自
然数、ｎはプログラミングゲートの数）｝の前記プログラミングゲート下の前記トラップ
層に電荷を転送する工程とを有することを特徴とする。
【発明の効果】
【００１３】
本発明によれば、ＮＡＮＤ型不揮発性半導体記憶装置の集積密度を向上させることがで
きる。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照して、本発明の実施形態について説明する。以下の図面の記載におい
て、同一または類似の部分には同一または類似の符号を付している。ただし、図面は模式
的なものであり、厚みと平面値との関係、各層の厚みの比率等は現実のものとは異なるこ
とに留意すべきである。従って、具体的な厚みや値は以下の説明を参酌して判断すべきも
のである。又、図面相互間においても互いの値の関係や比率が異なる部分が含まれている
ことは勿論である。
【００１５】
（第１の実施形態）
図１は、本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性半導体記憶装置を示す断
面図である。
【００１６】
この第１の実施形態に係わるＮＡＮＤ型不揮発性半導体記憶装置では、ｐ−型半導体基
板１内表面にｎ＋型のソース領域２及びドレイン領域３が互いに離間し、かつ対峙して形
成されている。ここで、ｐ−型半導体基板１は、基板の最表面がｐ−型であれば良い。例
えばＳＯＩ基板においては、基板の最表面に形成されるＳＯＩ層が、ｐ−型Ｓｉ基板であ
れば良い。
【００１７】
また、ソース領域２及びドレイン領域３は、例えばヒ素を注入することにより形成され
る。ソース領域２には、ＮＡＮＤ型不揮発性半導体記憶装置の動作時に、ソース領域２に
電圧を印加するための選択ゲートトランジスタ４が接続されている。
【００１８】
ｎ＋型のソース領域２とドレイン領域３の間のｐ−型半導体基板１内表面には、チャネ
ル領域が形成されている。
【００１９】
このチャネル領域上には、積層膜８が形成されている。積層膜８は、一端部がソース領
域２から離間し、他端部がドレイン領域３上に重畳している。ここで、積層膜８はソース
領域２に重畳していても良く、又、ドレイン領域３から離間されていても良い。積層膜８
は、第１の絶縁層８ａ、トラップ層８ｂ、第２の絶縁層８ｃの順で積層された構造を有す
る。
【００２０】
ここで、トラップ層８ｂは、例えばシリコン酸化膜中にチタンを含む層からなる。トラ
ップ層８ｂは、絶縁膜中に拡散係数の小さい物質を含む層であることが好ましい。拡散係
数の小さい物質を用いることにより、トラップ層８ｂの膜厚、上下方向の形成位置を制御
しやすいためである。拡散係数の小さい物質としては、チタンの他、例えば、アルミニウ
ム、ハフニウム、窒素が用いられる。ここで、１０００℃において、シリコン酸化物中に
おけるチタン、アルミニウム、ハフニウム、窒素の拡散係数は、それぞれ、６×１０−１
９ｃｍ２／ｓ、5×１０−１８ｃｍ２／ｓ、4×１０−１８ｃｍ２／ｓ、１×１０−１８ｃ
ｍ２／ｓとなる。
【００２１】
そして、この積層膜８の一端面は、第３の絶縁層６で覆われている。ソース領域２上及
びソース領域２と第３の絶縁層６との間のチャネル領域上には、ゲート絶縁膜５が形成さ
れている。ここで、ゲート絶縁膜５の膜厚は、例えば８ｎｍに形成されている。
【００２２】
また、このゲート絶縁膜５及び積層膜８の一端部上に制御ゲート７が形成されている。
制御ゲート７は、第１の部分７ａと第２の部分７ｂとを有している。制御ゲートの第の１
部分７ａは、ゲート絶縁膜を介してソース領域２上及び第３の絶縁膜との間のチャネル領
域部分上に形成されている（以下、第１の制御ゲート部と言う）。また、制御ゲートの第
２の部分７ｂは、積層膜８の一端部上に形成されている（以下、第２の制御ゲート部と言
う）。ここで、第１の制御ゲート部７ａと第２の制御ゲート部７ｂとは一体として形成さ
れていても、互いに分離されて形成されていても良い。また、書き込み時に、第１の制御
ゲート部７ａと第２の制御ゲート部７ｂには同じ電圧が印加される。
【００２３】
積層膜８上には、ソース領域２からドレイン領域３の方向に向かって、複数、例えばｎ
個のプログラミングゲート９が互いに離間して形成されている。第1のプログラミングゲ
ート９ａは、ゲート間絶縁膜１０を介して第２の制御ゲート部７ｂに隣り合って形成され
ている。第２のプログラミングゲート９ｂは、第1のプログラミングゲート９ａにゲート
間絶縁膜１０を介して隣り合って形成されている。そして、第３のプログラミングゲート
９ｃから第ｎのプログラミングゲート９ｎも同様に、ゲート間絶縁膜１０を介して互いに
隣り合って形成されている。第ｎのプログラミングゲート９ｎは、積層膜８の他端部上に
ドレイン領域３に重畳して形成されている。ここで、第ｎのプログラミングゲート９ｎは
ドレイン領域３から離間されていても良い。ここでは、プログラミングゲート９は、例え
ば３０個、形成されている。
【００２４】
ここで、制御ゲート７は、第２の制御ゲート部７ａの高さが、例えば、２００ｎｍに形
成される。また、第３の絶縁層６の膜厚は、例えば８ｎｍに形成される。また、積層膜８
の膜厚は、例えば２０ｎｍに形成される。また、プログラミングゲートは、例えば高さ２
００ｎｍ、幅１００ｎｍに形成される。また、制御ゲート７と第１のプログラミングゲー
ト９ａ間の距離、各プログラミングゲート９間の距離、即ち、ゲート間絶縁膜１０の幅は
、例えば７０ｎｍに形成される。また、トラップ層８ｂは、例えば、０．４オングストロ
ームで形成される。
【００２５】
本実施形態におけるＮＡＮＤ型不揮発性半導体記憶装置においては、第１〜第ｎの各プ
ログラミングゲート９下の積層膜８の領域毎に、それぞれ、書き込み、消去、読み出しが
行われる。従って、上記ｎ個のプログラミングゲート９を有する構造は、ｎ個のメモリセ
ル列を有する構造となる。
【００２６】
次に、本発明の第１の実施形態に係わるｎ個のメモリセル列からなるＮＡＮＤ型不揮発
性半導体記憶装置に関して、どのような仕組みで、各セルに電子が書き込まれるかについ
て説明する。
【００２７】
図２及び図３は、本発明の第１の実施形態に係るｎ個のメモリセル列からなるＮＡＮＤ
型不揮発性半導体記憶装置への書き込み工程を示す断面図である。図２及び図３において
、本実施形態に係るＮＡＮＤ型不揮発性半導体記憶装置の断面図の下に、各書き込み工程
時のチャネル方向におけるトラップ層のポテンシャルの概略図を示す。
【００２８】
まず、図２（ａ）及び図２（ｂ）を参照にして、ｐ−型半導体基板１からトラップ層８
ｂにどのような仕組みで電子が注入されるかについて説明する。まず、第１の実施形態に
係るＮＡＮＤ型不揮発性半導体記憶装置のメモリセル列において、選択ゲートトランジス
タ４からソース領域２に電圧Ｖｓ、例えば５Ｖの電圧を印加し、ドレイン領域３に、ｐ−
型半導体基板１と同じ電位であるＶｄ＝０Ｖを印加し、制御ゲート７に選択ゲートトラン
ジスタ４よりも高い電圧Ｖｃｇ、例えば１０Ｖの電圧を加える。
【００２９】
以上の電圧を印加することにより、Ｖｃｇがｐ−型半導体基板１の電位Ｖｓｕｂより高
くなるため、第１の制御ゲート部７ａ下のｐ−型半導体基板１内表面のチャネルがオン状
態となる。また、Ｖｓが半導体基板１の電圧Ｖｓｕｂより高くなるため、ソース領域２端
部にホットエレクトロンｅが発生する。そして、ソース領域２端部に発生したホットエレ
クトロン、即ち電子ｅは、チャネルを通り、第２の制御ゲート部７ｂ領域下の半導体基板
１部分に移動し、第２の制御ゲート部７ｂに印加された電圧Ｖｃｇに引っ張られることに
より、図２（ａ）に示されるように、第２の制御ゲート部７ｂ領域下の積層膜８部分に注
入される。
【００３０】
その結果、図２（ｂ）に示されるように、第２の制御ゲート部７ｂ領域下のトラップ層
８ｂ部分に電子ｅが蓄積される。図２（ｂ）には、第２の制御ゲート部７ｂ領域下のトラ
ップ層８ｂ部分に電子ｅが蓄積された状態で、制御ゲート７、選択ゲートトランジスタ４
、ドレイン領域３及び全てのプログラミングゲート９のそれぞれに印加される電圧を全て
０Ｖとした状態におけるＮＡＮＤ型不揮発性半導体記憶装置及びそのチャネル方向におけ
るトラップ層８ｂのポテンシャルの概略図を示す。
【００３１】
次に、図２（ｂ）に示されるような、第２の制御ゲート部７ｂ領域下のトラップ層８ｂ
部分に注入された電子が、どのような仕組みで、各セル、即ち各プログラミングゲート９
領域下のトラップ層８ｂ部分に転送されるかについて説明する。図２（ｃ）に示されるよ
うに、制御ゲート７、選択ゲートトランジスタ４、ドレイン領域３のそれぞれに印加する
電圧を全て０Ｖとし、第１のプログラミングゲート９ａに電圧、例えば、Ｖｐｇ１＝１０
Ｖを印加する。その結果、第１のプログラミングゲート９ａ領域下のトラップ層８ｂ部分
のポテンシャルを下げることにより、第２の制御ゲート部７ｂ下の領域のトラップ層８ｂ
部分に蓄積されていた電子ｅを第１のプログラミングゲート９ａ領域下のトラップ層８ｂ
部分まで転送する。
【００３２】
その結果、第１のプログラミングゲートゲート９ａ領域下のトラップ層８ｂ部分に電子
ｅが蓄積される。図２（ｄ）には、第１のプログラミングゲート９ａ領域下のトラップ層
８ｂ部分に電子が蓄積された状態で、制御ゲート７、選択ゲートトランジスタ４、ドレイ
ン領域３及び全てのプログラミングゲート９のそれぞれに印加される電圧を全て０Ｖとし
た状態におけるＮＡＮＤ型不揮発性半導体記憶装置及びそのチャネル方向におけるトラッ
プ層８ｂのポテンシャルの概略図を示す。
【００３３】
次に、図３（ｅ）に示されるように、第1のプログラミングゲート９ａに印加する電圧
を０Ｖとし、第２のプログラミングゲート９ｂに、例えば、１０Ｖを印加することで、第
２のプログラミングゲート９ｂ領域下のトラップ層８ｂ部分のポテンシャルを下げること
により、第１のプログラミングゲート９ａ領域下のトラップ層８ｂ部分に蓄積されていた
電子ｅを第２のプログラミングゲート９ｂ領域下のトラップ層８ｂ部分まで転送する。
【００３４】
その結果、第２のプログラミングゲートゲート９ｂ領域下のトラップ層８ｂ部分に電子
ｅが蓄積される。図３（ｆ）には、第２のプログラミングゲート９ｂ領域下のトラップ層
８ｂ部分に電子ｅが蓄積された状態で、制御ゲート７、選択ゲートトランジスタ４、ドレ
イン領域３及び全てのプログラミングゲート９のそれぞれに印加される電圧を全て０Ｖと
した状態におけるＮＡＮＤ型不揮発性半導体記憶装置及びそのチャネル方向におけるトラ
ップ層８ｂ部分のポテンシャルの概略図を示す。
【００３５】
図３（ｇ）、図３（ｈ）に示されるように、以上のプロセスを第ｋのプログラミングゲ
ート９ｋまで繰り返すことにより、第ｋのプログラミングゲート９ｋ領域下のトラップ層
８ｂ部分まで電子ｅを転送することができる。
【００３６】
以上のように、プログラミングゲート９間に、順次、電位差を与え、トラップ層８ｂ内
で電荷を転送させることにより、所望の第ｋ｛ｋ＝１〜ｎ（ｋは自然数、ｎはプログラミ
ングゲートの数）｝のプログラミングゲート９ｋ領域下のトラップ層８ｂ部分に電子を転
送することができる。
【００３７】
なお、本実施形態においては、隣り合う制御ゲート７とプログラミングゲート９間及び
隣り合うプログラミングゲート９ｆ、９ｇ間において電子を転送させる際に、電子が放出
される側のプログラミングゲート９ｆに印加される電圧は、０Ｖとし、電子が注入される
側のプログラミングゲート９ｇに印加される電圧は、１０Ｖとしているが、電子が注入さ
れる側のプログラミングゲート９に印加される電圧が、電子が放出される側のプログラミ
ングゲート９に印加される電圧より大きい電圧であれば良い。
【００３８】
また、本実施形態に係るｎ個のプログラミングゲート９を有する構造においては、まず
、以上のプロセスを第ｎのプログラミングゲート９ｎまで行い、第ｎのプログラミングゲ
ート９ｎ下のトラップ層８ｂ部分まで電子を転送し、第ｎのプログラミングゲート９ｎ下
のトラップ層８ｂ部分に書き込みを行う。以下、同様にして、ドレイン領域３からソース
領域２の方向に向かって、即ち、第ｎ−１のプログラミングゲート９ｍから第1のプログ
ラミングゲート９ａの順番で、所望のプログラミングゲート下のトラップ層８ｂ部分に電
子を書き込む。以上のプロセスにより、制御ゲート７下のトラップ層８ｂに注入された電
子が、第１から第ｎのプログラミングゲート９下のトラップ層８ｂ部分へ転送される。以
上のプロセスにより、本発明の第１の実施形態にかかるｎ個のメモリセル列からなるＮＡ
ＮＤ型不揮発性半導体記憶装置に関する各メモリセルへの書き込みが行われる。
【００３９】
次に、本発明の第１の実施形態に係わるｎ個のメモリセル列からなるＮＡＮＤ型不揮発
性半導体記憶装置に関して、どのような仕組みで、各セルに電子が書き込まれているか否
か読み出しが行われるかについて説明する。まず、読み出しを行う対象のメモリセル（以
下、選択セルと記載）以外のプログラミングゲート９に、書き込みが起こらない程度の電
圧、例えば、４．５Ｖを印加し、ソース領域２の電圧を０Ｖとし、ドレイン領域３への電
圧を１．５Ｖとする。
【００４０】
以上の電圧を印加した時、選択セルのトラップ層８ｂ部分に電子が蓄積されている場合
、ソース領域２及びドレイン領域３間に電流が流れない。一方、選択セルのトラップ層８
ｂ部分に電子が蓄積されていないとき、ソース領域２及びドレイン領域３間に電流が流れ
る。以上のように、上記電圧を印加した結果、ソース領域２及びドレイン領域３間に電流
が流れるか否かで、選択セルに電子が書き込まれているか否かの読み出しを行う。以上の
プロセスを、第1から第ｎのプログラミングゲート９について行い、各プログラミングゲ
ート９下のトラップ層８ｂ部分に電子が書き込まれているか否かの読み出しを行う。
【００４１】
次に、本発明の第１の実施形態に係わるｎ個のメモリセル列からなるＮＡＮＤ型不揮発
性半導体記憶装置において、どのような仕組みで、各セルに書き込まれた電子が消去され
るかについて説明する。消去はｎ個のメモリセル全てについて、一括消去することにより
行う。消去を行う際には、例えばｐ−型半導体基板１に１０Ｖ、ソース領域２に１０Ｖ、
全てのプログラミングゲート９に−７Ｖ、ドレイン領域３に０Ｖを印加する。その結果、
全てのセルに書込まれている電子を半導体基板１に引き抜くことができる。従って、全て
のセルに書き込まれた電子が一括消去されることになる。
【００４２】
次に、図４及び図５を参照して、本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性
半導体記憶装置の製造プロセスを説明する。
【００４３】
図４及び図５は、本実施形態の不揮発性半導体記憶装置の製造プロセスを示す工程断面
図である。
【００４４】
まず、図４（ａ）に示されるように、ｐ−型半導体基板１、例えばｐ−型シリコン（Ｓ
ｉ）基板の上面全面に絶縁膜を形成する。絶縁膜としては、例えばシリコン酸化膜が用い
られ、例えば熱酸化により形成される。次に、このシリコン酸化膜を選択的にエッチング
して第１の絶縁膜パターンを形成する。この第１の絶縁膜パターンは、ソース領域２及び
ドレイン領域３の形成予定領域のｐ−型半導体基板１を露出させるように形成する。次に
、第１の絶縁膜パターンをマスクにして、ｐ−型半導体基板１表面内に、例えばヒ素をイ
オン注入することにより、ｎ＋型のソース領域２及びドレイン領域３をそれぞれ形成する
。次に、第１の絶縁膜パターンをエッチング除去する。その結果、ｐ−型半導体基板１表
面内にｎ＋型のソース領域２及びドレイン領域３がそれぞれ形成される。
【００４５】
次に、図４（ｂ）に示されるように、ｐ−型半導体基板１の上面全面に絶縁膜１１を形
成する。この絶縁膜１１としては、例えばシリコン酸化膜が用いられ、例えば熱酸化によ
り形成される。この絶縁膜１１は、例えば２０ｎｍに形成される。次に、図４（ｃ）に示
されるように、絶縁膜１１に対してリソグラフィ法によるパターニングを行う。このパタ
ーニングは、ソース領域２及びソース領域２に近接するチャネル領域部分が露出するよう
に行う。その後、露出されたソース領域２及びソース領域２に近接するチャネル領域部分
上に、ゲート絶縁膜５を、例えば膜厚８ｎｍに形成する。
【００４６】
次に、図４（ｄ）に示されるように、ゲート絶縁膜５上及び絶縁膜１１のソース領域２
側の一端部上に絶縁膜１２を形成する。絶縁膜１２は、例えばシリコン窒化膜により形成
される。次に、図４（ｅ）に示されるように、その絶縁膜１２をマスクとして、例えばチ
タンを絶縁膜１１中にイオン注入することにより、絶縁膜１１の厚み方向の中間部に、ｐ
−型半導体基板１と平行なトラップ層８ｂを形成する。一方、絶縁膜１２領域下の絶縁膜
１１部分は、チタンが注入されず、その部分は、シリコン酸化膜が残存して第３の絶縁層
６を形成する。第３の絶縁層は、絶縁膜１１のソース領域側一端部に形成される。次に、
絶縁膜１２をエッチング除去する。
【００４７】
次に、図５（ｆ）に示されるように、絶縁膜１１に対してリソグラフィ法によるパター
ニングを行うことにより、ｐ−型半導体基板１のドレイン領域３の一部を露出させる。そ
の結果、チャネル領域上に、シリコン酸化膜からなる第１の絶縁層８ａ、シリコン酸化膜
にチタンが注入されたトラップ層８ｂ、シリコン酸化膜からなる第２の絶縁層８ｃの積層
構造で、ソース領域２側の端面がシリコン酸化膜からなる第３の絶縁層６で覆われる積層
膜８が形成される。
【００４８】
次に、図５（ｇ）に示されるように、例えばＣＶＤ法を用いてリンをドーピングしたポ
リシリコンを、ゲート絶縁膜５を含む積層膜８上に堆積した後、ポリシリコンに対して選
択的にエッチングを行うことにより、ゲート絶縁膜５上に積層膜８と同じ高さを有するリ
ンをドーピングしたポリシリコン膜を形成する。次に、図５（ｈ）に示されるように、例
えばＣＶＤ法を用いて上記と同じ物質であるリンをドーピングしたポリシリコンを、ポリ
シリコン膜を含む積層膜８上に堆積した後、ポリシリコンに対して選択的エッチングを行
うことにより、ポリシリコン膜上及び積層膜８のソース領域２側端部上にポリシリコン膜
を形成する。以上のプロセスにより、ゲート絶縁膜５に第1の制御ゲート部７ａを有し、
ソース領域２側の積層膜８端部上に第２の制御ゲート部７ｂを有する制御ゲート７が形成
される。
【００４９】
次に、図５（ｉ）に示されるように、例えば、ＣＶＤ法を用いてポリシリコンを、制御
ゲート７を含む積層膜８上に堆積した後、リソグラフィ法によりポリシリコンのパターニ
ングを行うことにより、制御ゲート７が形成されている以外の積層膜８領域全面にポリシ
リコン膜を形成する。ポリシリコン膜の膜厚は、例えば２００ｎｍに形成する。次に、こ
のポリシリコン膜に対してリソグラフィ法によりパターニングを行うことにより、積層膜
８上に、ソース領域２からドレイン領域３の方向に向かって、互いに離間形成された複数
のポリシリコン膜からなるプログラミングゲート９を形成する。このプログラミングゲー
ト９は、同じ大きさで、かつ制御ゲート７及び隣り合うプログラミングゲート９間におい
て、等間隔に形成される。
【００５０】
次に、図５（ｊ）に示されるように、例えばＣＶＤ法を用いて、積層膜８を含む制御ゲ
ート７及びプログラミングゲート９上に、例えばシリコン窒化膜を堆積した後、リソグラ
フィによりシリコン窒化膜に対してパターニングを行うことにより、制御ゲート７と第１
のプログラミングゲート９ａ間及び各プログラミングゲート９間にゲート間絶縁膜１０を
形成する。
【００５１】
ここで、プログラミングゲート９のうち、第１のプログラミングゲート９ａは、ゲート
間絶縁膜１０を介して制御ゲート７に隣り合って形成されている。第２のプログラミング
ゲート９ｂは、ゲート間絶縁膜１０を介して第１のプログラミングゲート９ａに隣り合っ
て形成されている。そして、第３のプログラミングゲート９ｃから第ｎのプログラミング
ゲート９ｎも同様に、ゲート間絶縁膜１０を介して互いに隣り合って形成されている。プ
ログラミングゲート９は、例えば幅１００ｎｍ、高さ２００ｎｍに形成され、ゲート間絶
縁膜１０は、例えば幅７０ｎｍ、高さ２００ｎｍに形成されている。以上のプロセスによ
って、図1に示された本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性半導体記憶装
置を形成する。
【００５２】
本実施形態にかかるＮＡＮＤ型不揮発性半導体記憶装置においては、制御ゲート７が、
従来のソースサイドインジェクションを利用した書き込みを行う不揮発性半導体記憶装置
の補助ゲートに対応する。即ち、補助ゲートが、ｎ個のメモリセル列に対して1個配置さ
れる構造となる。そのため、１個のメモリセルあたりに１個の補助ゲートが必要となる従
来の不揮発性半導体記憶装置に比べて、補助ゲートの数を減らすことができ、メモリセル
列のソース領域２からドレイン領域３方向の面積を減少させ、集積密度を向上させること
ができる。
【００５３】
また、トラップ層８ｂとして、０．４オングストロームと薄く形成したことにより、プ
ログラミングゲート９下のトラップ層８ｂに書き込まれた電子保持力を高めることができ
、各セルにおける電子保持力を高めることができ、セル間の干渉を防ぐことができる。
【００５４】
また、書き込み時には、電子は、制御ゲート７下の積層膜８の第１の絶縁層８ａ部分を
通ってトラップ層８ｂに注入され、トラップ層８ｂを転送される。それに対して、消去時
には、各プログラミングゲート９下の積層膜８の第１の絶縁層８ａ部分を通って半導体基
板１に引き抜かれる。従って、書き込み時に電子が通る第１の絶縁層８ａ部分の位置と、
消去時に電子が通る第１の絶縁層８ａ部分との位置が異なる。そのため、書き込み、消去
による第１の絶縁層８ａの劣化を抑制することができる。
【００５５】
尚、本実施形態においては、積層膜８のソース領域２側端部がソース領域２上に位置し
、制御ゲート７が、積層膜８上に形成され、ソース領域２を跨る構成としても良い。そし
て、このような構造をとる場合、ゲート絶縁膜５及び絶縁層６を形成しない構成として良
い。
【００５６】
（第２の実施形態）
図６は、本発明の第２の実施形態に係わるＮＡＮＤ型不揮発性半導体記憶装置を示す断
面図である。図６において、本実施形態に係るＮＡＮＤ型不揮発性半導体記憶装置の断面
図の下に、チャネル方向における積層膜のポテンシャルの概略図を示す。
【００５７】
本実施形態は、第１の実施形態とは第２の制御ゲート部７ｂ領域下のトラップ層８ｂの
膜厚が、それ以外の領域、即ち第２の制御ゲート部７ｂと第１のプログラミングゲート９
ａ間の領域下、プログラミングゲート９領域下及びそれぞれのプログラミングゲート９間
の領域下のトラップ層８ｂの膜厚に比べて厚く形成されている点で異なり、その他の構造
は同様である。
【００５８】
ここでは、第２の制御ゲート部７ｂ下のトラップ層８ｂの膜厚は、積層膜８の膜厚に近
い膜厚、例えば１５ｎｍに形成され、第２の制御ゲート部７ｂと第１のプログラミングゲ
ート９ａ間の領域下、プログラミングゲート９下及びそれぞれのプログラミングゲート９
間の領域下のトラップ層８ｂの膜厚は、例えば０．４オングストロームに形成されている
。
【００５９】
なお、本実施形態のＮＡＮＤ型不揮発性半導体記憶装置においては、書き込みプロセス
、読み込みプロセス、消去プロセスについては、第1の実施形態と同様のプロセスで行わ
れる。
【００６０】
次に、図７及び図８を参照して、本発明の第２の実施形態に係わるＮＡＮＤ型不揮発性
半導体記憶装置の製造プロセスを説明する。図７及び図８は、本実施形態の不揮発性半導
体記憶装置の製造プロセスを示す工程断面図である。
【００６１】
まず、第１の実施形態の図４（ａ）から図４（ｅ）に示すプロセスと同様のプロセスを
行う。次に、図７（ａ）に示されるように、例えばシリコン窒化膜を絶縁膜１１上に堆積
した後、エッチングを行い、第２の制御ゲート部７ｂの形成予定領域を露出し、それ以外
の領域上の絶縁膜１１を覆うような第２の絶縁膜パターン２０１を形成する。
【００６２】
次に、図７（ｂ）に示されるように、絶縁膜１２及び前記第２の絶縁膜パターン２０１
をマスクとして、露出された絶縁膜１１部分にチタンをイオン注入する。その結果、第２
の制御ゲート部７ｂの領域下のトラップ層８ｂ部分が、第２の制御ゲート部７ｂと第１の
プログラミングゲート９ａ間の領域下、プログラミングゲート９領域下及びプログラミン
グゲート９間の領域下のトラップ層８ｂの膜厚より厚く形成され、例えば１５ｎｍに形成
される。ここで、第２の制御ゲート部７ｂと第１のプログラミングゲート９ａ間の領域下
、プログラミングゲート９領域下及びそれぞれのプログラミングゲート９間の領域下の絶
縁膜１１の領域では、トラップ層８ｂは、例えば０．４オングストロームの膜厚に形成さ
れる。
【００６３】
次に、図７（ｃ）に示されるように、第２の絶縁膜パターン２０１及び絶縁膜１２をエ
ッチング除去した後、絶縁膜１１に対して、リソグラフィ法によるパターニングを行うこ
とにより、ｐ−型半導体基板１のドレイン領域３の一部を露出させる。その結果、チャネ
ル領域上に、シリコン酸化膜からなる第１の絶縁層８ａ、シリコン酸化膜にチタンが注入
されたトラップ層８ｂ、シリコン酸化膜からなる第２の絶縁層８ｃの積層構造で、ソース
領域２側の端面がシリコン酸化膜からなる第３の絶縁層６で覆われている積層膜８が形成
される。
【００６４】
次に、図７（ｄ）に示されるように、例えばＣＶＤ法を用いてリンをドーピングしたポ
リシリコンを半導体基板１上に堆積した後、ポリシリコンに対してエッチングを行うこと
により、ゲート絶縁膜５上に積層膜８と同じ高さを有するリンをドーピングしたポリシリ
コン膜を形成する。
【００６５】
次に、図８（ｅ）に示されるように、上記と同じ物質であるリンをドーピングしたポリ
シリコンを例えば、ＣＶＤ法を用いて堆積し、エッチングを行うことにより、ポリシリコ
ン膜上及び積層膜８のソース領域２側端部上にポリシリコン膜を形成する。以上のプロセ
スにより、ゲート絶縁膜５に第1の制御ゲート部７ａを有し、ソース領域２側の積層膜８
端部上に第２の制御ゲート部７ｂを有する制御ゲート７が形成される。
【００６６】
次に、例えばＣＶＤ法を用いてポリシリコンを半導体基板１上に堆積した後、リソグラ
フィ法によりパターニングを行うことにより、制御ゲート７が形成されている以外の積層
膜８領域全面にポリシリコン膜を形成する。ポリシリコン膜の膜厚は、例えば２００ｎｍ
に形成する。
【００６７】
次に、図８（ｆ）に示されるように、このポリシリコン膜に対して、リソグラフィ法に
よりパターニングを行うことにより、積層膜８上に、ソース領域２からドレイン領域３の
方向に向かって、互いに離間配置されたポリシリコン膜からなるプログラミングゲート９
を形成する。このプログラミング９は、同じ大きさで、かつ制御ゲート７及び隣り合うプ
ログラミング９間において、等間隔に形成される。
【００６８】
次に、図８（ｇ）に示されるように、例えばＣＶＤ法を用いて積層膜８を含む制御ゲー
ト７及びプログラミングゲート９上に、例えばシリコン窒化膜を堆積した後、リソグラフ
ィによりシリコン窒化膜に対してパターニングを行うことにより、制御ゲート７と第１の
プログラミングゲート９ａ間及び各プログラミングゲート９間にゲート間絶縁膜１０を形
成する。ここで、プログラミングゲート９は、第１のプログラミングゲート９ａが、ゲー
ト間絶縁膜１０を介して制御ゲート７に隣り合って形成され、第２のプログラミングゲー
ト９ｂが、ゲート間絶縁膜１０を介して第１のプログラミングゲート９ａに隣り合って形
成されている。そして、第３のプログラミングゲート９ｃから第ｎのプログラミングゲー
ト９ｎも同様に、ゲート間絶縁膜１０を介して互いに隣り合ってそれぞれ形成されている
。プログラミングゲート９は、例えば幅１００ｎｍ，高さ２００ｎｍに形成され、ゲート
間絶縁膜１０は、例えば、幅７０ｎｍ、高さは２００ｎｍで形成される。以上のプロセス
によって、図６に示された本発明の第２の実施形態に係わるＮＡＮＤ型不揮発性半導体記
憶装置を形成する。
【００６９】
本実施形態係るＮＡＮＤ型不揮発性半導体記憶装置においては、第１の実施形態と同様
に、メモリセル列のソース領域２からドレイン領域３方向の面積を減少させ、集積密度を
向上させることができる。
【００７０】
また、書き込み時には、電子が、制御ゲート７下の積層膜８の第１の絶縁層８ａ部分を
通って、トラップ層８ｂに注入され、トラップ層８ｂを転送される。それに対して、消去
時には、各プログラミングゲート９下の積層膜８の第１の絶縁層８ａ部分を通って、半導
体基板１に引き抜かれる。従って、書き込み時に電子が通る第１の絶縁層８ａ部分の位置
と、消去時に電子が通る第１の絶縁層部分との位置が異なる。そのため、書き込み、消去
による第１の絶縁層の劣化を抑制することができる。
【００７１】
また、制御ゲート７領域下のトラップ層８ｂの膜厚を厚くしているので、ｐ−型半導体
基板１からの注入電子を多く蓄積することができる。
【００７２】
また、制御ゲート７と第１のプログラミングゲート９ａ間の領域、プログラミングゲー
ト９下及びプログラミングゲート９間の領域下の領域では、トラップ層８ｂの膜厚が薄い
ので、プログラミングゲート９下のトラップ層８ｂに書き込まれた電子保持力を高めるこ
とができ、その結果、各セルの電子保持力を高めることで、セル間の干渉を防ぐことがで
きる。
【００７３】
また、制御ゲート７下のトラップ層８ｂは、制御ゲート７と第１のプログラミングゲー
ト９ａ間の領域下のトラップ層８ｂに比べて厚いため、制御ゲート７と第１のプログラミ
ングゲート９ａとの間の領域下のトラップ層８ｂ部分でポテンシャル障壁ができ、制御ゲ
ート７領域下のトラップ層８ｂに蓄積された電子のプログラミングゲート９下のトラップ
層８ｂへの干渉を防ぐことができる。
【００７４】
（第３の実施形態）
図９は、本発明の第３の実施形態に係わるＮＡＮＤ型不揮発性半導体記憶装置を示す断
面図である。図９において、本実施形態にかかるＮＡＮＤ型不揮発性半導体記憶装置の断
面図の下に、チャネル方向におけるトラップ層８ｂのポテンシャルの概略図を示す。
【００７５】
本実施形態は、第１の実施形態とは、まず、第１にプログラミングゲート９領域下のト
ラップ層８ｂの膜厚が、それぞれのプログラミングゲート９間の領域下のトラップ層８ｂ
の膜厚に比べて厚く形成されている点で異なる。また、第２に制御ゲート部７ｂ領域下の
トラップ層８ｂの膜厚が、それ以外の領域、即ち第２の制御ゲート部７ｂと第１のプログ
ラミングゲート９ａ間の領域下及びプログラミングゲート９領域下及びそれぞれのプログ
ラミングゲート９間の領域下のトラップ層８ｂの膜厚に比べて厚く形成されている点で異
なる。その他の構造は第１の実施形態と同様である。
【００７６】
本実施形態では、トラップ層８ｂが、シリコン酸化膜中にチタンを含む層である場合、
プログラミングゲート９領域下のトラップ層８ｂの膜厚は、例えば１５オングストローム
に形成され、制御ゲート７と第１のプログラミングゲート９ａ間の領域下及びプログラミ
ングゲート９間の領域下のトラップ層の膜厚は、例えば０．４オングストロームに形成さ
れている。また、制御ゲート７領域下のトラップ層８ｂの膜厚は、積層膜８の膜厚に近い
膜厚で、例えば１５ｎｍに形成されている。
【００７７】
なお、本実施形態に係わるＮＡＮＤ型不揮発性半導体記憶装置においては、書き込みプ
ロセス、読み込みプロセス、消去プロセスについては、第1の実施形態と同様のプロセス
で行われる。
【００７８】
次に、図１０及び図１１を参照して、本発明の第３の実施形態に係わるＮＡＮＤ型不揮
発性半導体記憶装置の製造プロセスを説明する。
【００７９】
図１０及び図１１は、本実施形態の不揮発性半導体記憶装置の製造プロセスを示す工程
断面図である。
【００８０】
まず、第１の実施形態の図４（ａ）から図４（ｅ）と同様のプロセスを行い、次いで、図
７（ａ）及び図７（ｂ）に示すプロセスと同様のプロセスを行う。次に、第２の絶縁膜パ
ターン２０１をエッチング除去する。
【００８１】
次に、図１０（ａ）に示されるように、絶縁膜１１の上面全面に、例えばシリコン窒化
膜を堆積した後、シリコン窒化膜に対してリソグラフィ法によるパターニングを行い、第
１から第ｎのプログラミングゲート９の形成予定領域の絶縁膜１１を露出し、その他の領
域部分を覆うような第３の絶縁膜パターン３０１を形成する。
【００８２】
次に、図１０（ｂ）に示されるように、絶縁膜１２及び第３の絶縁膜パターン３０１を
マスクとして、第１から第ｎのプログラミングゲート９の形成予定領域下の絶縁膜１１中
にチタンをイオン注入する。第１から第ｎのプログラミングゲート９の形成予定領域下の
トラップ層８ｂ部分の膜厚は、制御ゲート７と第1のプログラミングゲート９ａとの間の
領域下及び隣り合うプログラミングゲート９間の領域下のトラップ層８ｂ部分の膜厚より
厚く形成する。ここでは、第１から第ｎのプログラミングゲート９領域下のトラップ層８
ｂ部分の膜厚は、１５オングストローム程度に形成され、第２の制御ゲート部７ｂと第１
のプログラミングゲート９ａとの間の領域下及び隣り合うプログラミングゲート９間の領
域下のトラップ層８ｂ部分の膜厚は、例えば、０．４オングストロームに形成する。
【００８３】
次に、図１０（ｃ）に示されるように、第３の絶縁膜パターン３０１及び絶縁膜１２を
エッチング除去した後、絶縁膜１１に対して、リソグラフィ法によるパターニングを行う
ことにより、ｐ−型半導体基板１のドレイン領域３の一部を露出させる。その結果、チャ
ネル領域上に、シリコン酸化膜からなる第１の絶縁層８ａ、シリコン酸化膜にチタンが注
入されたトラップ層８ｂ、シリコン酸化膜からなる第２の絶縁層８ｃの積層構造で、ソー
ス領域２側の端面がシリコン酸化膜からなる第３の絶縁層６で覆われた積層膜８が形成さ
れる。
【００８４】
次に、図１０（ｄ）に示されるように、例えば、ＣＶＤ法を用いてリンをドーピングし
たポリシリコンを半導体基板１上に堆積した後、ポリシリコンに対してエッチングを行う
ことにより、ゲート絶縁膜５上に、積層膜８と同じ高さを有するリンをドーピングしたポ
リシリコン膜を形成する。
【００８５】
次に、図１１（ｅ）に示されるように、例えば、ＣＶＤ法を用いて上記と同じ物質であ
るリンをドーピングしたポリシリコンを半導体基板１上に堆積した後、ポリシリコンに対
してエッチングを行うことにより、ポリシリコン膜上及び積層膜８のソース領域２側の一
端部上にポリシリコン膜を形成する。以上のプロセスにより、ゲート絶縁膜５上に第１の
制御ゲート部７ａを有し、ソース領域２側の積層膜８端部上に第２の制御ゲート部７ｂを
有する制御ゲート７が形成される。
【００８６】
次に、図１１（ｆ）に示されるように、例えばＣＶＤ法を用いてポリシリコンを半導体
基板１上に堆積した後、リソグラフィ法によりポリシリコンに対してパターニングを行う
ことにより、制御ゲート７が形成されている以外の積層膜８領域全面にポリシリコン膜を
形成する。ポリシリコン膜の膜厚は、例えば２００ｎｍに形成する。次に、このポリシリ
コン膜に対して、リソグラフィ法によりパターニングを行うことにより、積層膜８上に、
ソース領域２からドレイン領域３の方向に向かって、互いに離間配置されたポリシリコン
膜からなる複数のプログラミングゲート９を形成する。このプログラミングゲート９は、
同じ大きさで、かつ制御ゲート７及び隣り合うプログラミングゲート９間において、等間
隔に形成される。
【００８７】
次に、図１１（ｇ）に示されるように、例えばＣＶＤ法を用いて例えばシリコン窒化膜
を、積層膜８を含む制御ゲート７及びプログラミングゲート９上に堆積した後、リソグラ
フィによりシリコン窒化膜に対してパターニングを行うことにより、制御ゲート７と第１
のプログラミングゲート９ａ間及び各プログラミングゲート９間にゲート間絶縁膜１０を
形成する。ここで、プログラミングゲート９は、第１のプログラミングゲート９ａが、ゲ
ート間絶縁膜１０を介して制御ゲート７に隣り合って形成され、第２のプログラミングゲ
ート９ｂが、ゲート間絶縁膜１０を介して第１のプログラミングゲート９ａに隣り合って
形成されている。そして、第３のプログラミングゲート９ｃから第ｎのプログラミングゲ
ート９ｎも同様に、ゲート間絶縁膜１０を介して互いに隣り合って形成されている。プロ
グラミングゲート９は、例えば幅１００ｎｍ、高さ２００ｎｍに形成され、ゲート間絶縁
膜１０は、例えば幅７０ｎｍ、高さ２００ｎｍに形成される。以上のプロセスによって、
図９に示された本発明の第３の実施形態に係わるＮＡＮＤ型不揮発性半導体記憶装置を形
成する。
【００８８】
本実施形態のＮＡＮＤ型不揮発性半導体記憶装置においては、第１の実施形態と同様に
、メモリセル列のソース領域２からドレイン領域３方向の面積を減少させ、集積密度を向
上させることができる。
【００８９】
また、書き込み時には、電子は、第２の制御ゲート７領域下の第１の絶縁層８ａ部分を
通って、トラップ層８ｂに注入され、トラップ層８ｂを転送される。それに対して、消去
時には、各プログラミングゲート９領域下の第１の絶縁層８ａ部分を通って、半導体基板
１に引き抜かれる。従って、書き込み時に電子が通る第１の絶縁層８ａ部分の位置と、消
去時に電子が通る第１の絶縁層８ａ部分との位置が異なる。そのため、書き込み、消去に
よる第１の絶縁層の劣化を抑制することができる。
【００９０】
また、プログラミングゲート９領域下のトラップ層８ｂの膜厚をプログラミングゲート
９間の領域下のトラップ層８ｂの膜厚に比べて厚くしている。従って、プログラミングゲ
ート９間の領域下のトラップ層８ｂ部分におけるポテンシャルが、プログラミングゲート
９領域下のトラップ層８ｂ部分におけるポテンシャルに比べて高くなり、プログラミング
ゲート９間の領域下のトラップ層８ｂ部分におけるポテンシャルが、セル間のポテンシャ
ル障壁となるため、電子のセル間の干渉を防ぎ、各セルの選択性を高める効果を有する。
【００９１】
また、第２の制御ゲート部７ｂの領域下のトラップ層８ｂを厚くしているので、ｐ−型
半導体基板１からの注入電子を多く蓄積することができる。
【００９２】
また、制御ゲート７と第１のプログラミングゲート９ａ間の領域下、プログラミングゲ
ート９領域下及びプログラミングゲート９間の領域下におけるトラップ層８ｂの膜厚は、
制御ゲート７領域下のトラップ層８ｂの膜厚に比べて薄いため、プログラミングゲート９
領域下に書き込まれた電子の保持力を高めることができ、セル間の干渉を防ぐことができ
る。
【００９３】
また、第２の制御ゲート７領域下のトラップ層８ｂ部分は、第２の制御ゲート７部分と
第１のプログラミングゲート９ａとの間の領域下のトラップ層８ｂ部分に比べて厚くして
いるので、第２の制御ゲート７部分と第１のプログラミングゲート９間の領域下のトラッ
プ層８ｂ部分でポテンシャル障壁ができ、第２の制御ゲート７領域下のトラップ層８ｂに
蓄積された電子のプログラミングゲート９領域下のトラップ層８ｂへの干渉を防ぐことが
できる。
【００９４】
（第４の実施形態）
図１２は、本発明の第４の実施形態に係わるＮＡＮＤ型不揮発性半導体記憶装置を示す
断面図である。図１２において、本実施形態に係るＮＡＮＤ型不揮発性半導体記憶装置の
断面図の下に、チャネル方向におけるトラップ層８のポテンシャルの概略図を示す。
【００９５】
本実施形態は、第１の実施形態のチタンを含むシリコン酸化膜からなるトラップ層８に
代えてＳＷＣＮＴ（単層カーボンナノチューブ）膜からなるトラップ層１８ｂとした点で
第１の実施形態と異なり、その他の構造は同様である。
【００９６】
ＳＷＣＮＴ膜１８ｂは、金属導電性を有する部分を含む半導体であり、金属導電性を有
する部分が、トラップ層の役割をする。尚、トラップ層８ｂとしては、ＳＷＣＮＴ膜以外
にも金属導電性を有する部分を含む有機物を用いることができる。また、トラップ層１８
ｂを構成する有機物においては、プログラミングゲート９領域下のトラップ層１８ｂ部分
には、金属導電性を有する部分を多く含み、プログラミングゲート９間のトラップ層１８
ｂ部分には、金属導電性を有する部分が少ない構造を用いることができる。
【００９７】
また、プログラミングゲート９領域下のトラップ層１８ｂ部分については、膜厚を厚く
し、プログラミングゲート９間の領域下のトラップ層１８ｂ部分については、膜厚を薄く
することができる。このトラップ層１８ｂを上述のいずれかの構造にすることにより、プ
ログラミングゲート９間の領域下のトラップ層１８ｂ部分における電子に関するポテンシ
ャルが、プログラミングゲート９領域下のトラップ層１８ｂ部分における電子に関するポ
テンシャルと比べて高くなる。そのため、プログラミングゲート９間の領域下のトラップ
層１８ｂ部分の電子に関するポテンシャルが、セル間のポテンシャル障壁となり、電子の
セル間干渉を防ぎ、各セルの選択性を高める効果を有する。
【００９８】
尚、本発明の第４の実施形態に係わるＮＡＮＤ型不揮発性半導体記憶装置においては、
書き込みプロセス、読み込みプロセス、消去プロセスについては、第１の実施形態と同様
のプロセスで行われる。
【００９９】
次に、図１３及び図１４を参照して、本発明の第４の実施形態に係わるＮＡＮＤ型不揮
発性半導体記憶装置の製造プロセスを説明する。
【０１００】
図１３及び図１４は、本実施形態の不揮発性半導体記憶装置の製造プロセスを示す工程
断面図である。まず、第１の実施形態の図４（ａ）に示すプロセスと同様のプロセスによ
り、ｐ−型半導体基板１内表面にｎ＋型のソース領域２及びドレイン領域３を形成する。
【０１０１】
次に、図１３（ａ）に示されるように、ｐ−型半導体基板１の上面全面に絶縁膜４０１
を形成する。この絶縁膜４０１は、シリコン酸化膜からなり、例えば熱酸化により形成す
る。また、この絶縁膜４０１は、例えば１０ｎｍで形成される。
【０１０２】
次に、図１３（ｂ）に示されるように、シリコン酸化膜に対して、リソグラフィ法によ
るパターニングを行う。このパターニングは、ソース領域２及びソース領域２に近接する
チャネル領域部分が露出されるように行う。その後、露出されたソース領域２及びソース
領域２に近接するチャネル領域部分上にゲート絶縁膜５を、例えば膜厚８ｎｍに形成する
。
【０１０３】
次に、図１３（ｃ）に示されるように、ゲート絶縁膜５上及び絶縁膜４０１のソース領
域２側の一端部上に絶縁膜４０２を形成し、その絶縁膜４０２をマスクとして、例えばス
ピンコート法によりトラップ層１８ｂとしてのＳＷＣＮＴ膜を絶縁膜４０１上に塗布する
。
【０１０４】
次に、図１３（ｄ）に示されるように、絶縁膜４０２をエッチング除去する。次に、Ｓ
ＷＣＮＴ膜１８ｂ上の全面に絶縁膜４０３としてのシリコン酸化膜を堆積する。この絶縁
膜４０３は、例えば膜厚１０ｎｍに形成される。
【０１０５】
次に、図１４（ｅ）に示されるように、絶縁膜４０１、ＳＷＣＮＴ膜１８ｂ及び絶縁膜
４０３の積層膜８に対して、リソグラフィ法によるパターニングを行うことにより、ｐ−
型半導体基板１のドレイン領域３の一部を露出させる。その結果、チャネル領域上に、シ
リコン酸化膜からなる第１の絶縁層８ａ、ＳＷＣＮＴからなるトラップ層１８ｂ、シリコ
ン酸化膜からなる第２の絶縁層８ｃの積層構造で、ソース領域２側の端面がシリコン酸化
膜からなる第３の絶縁層６で覆われた積層膜８が形成される。
【０１０６】
次に、図１４（ｆ）に示されるように、例えばＣＶＤ法を用いてリンをドーピングした
ポリシリコンを半導体基板１上に堆積した後、ポリシリコンに対してエッチングを行うこ
とにより、ゲート絶縁膜５上に積層膜８と同じ高さを有するリンをドーピングしたポリシ
リコン膜を形成する。
【０１０７】
次に、図１４（ｇ）に示されるように、例えばＣＶＤ法を用いて上記と同じ物質である
リンをドーピングしたポリシリコン膜を半導体基板１上に堆積した後、ポリシリコン膜を
、選択的にエッチングを行うことにより、ポリシリコン膜上及び積層膜８のソース領域２
側端部上にポリシリコン膜を形成する。以上のプロセスにより、ゲート絶縁膜５上に第１
の制御ゲート部７ａを有し、ソース領域２側の積層膜８端部上に制御ゲート７が形成され
る。
【０１０８】
次に、図１４（ｈ）に示されるように、例えばＣＶＤ法を用いてポリシリコンを半導体
基板１上に堆積した後、リソグラフィ法によりポリシリコンに対してパターニングを行う
ことにより、制御ゲート７が形成されている以外の積層膜８領域全面にポリシリコン膜を
形成する。ポリシリコン膜の膜厚は、例えば２００ｎｍに形成する。次に、このポリシリ
コンに対して、リソグラフィ法によりパターニングを行うことにより、積層膜８上に、ソ
ース領域２からドレイン領域３の方向に向かって、互いに離間配置された複数のプログラ
ミングゲート９を形成する。このプログラミングゲート９は、同じ大きさで、かつ制御ゲ
ート７及び隣り合うプログラミングゲート９間において、等間隔に形成される。
【０１０９】
次に、図１４（ｉ）に示されるように、例えばＣＶＤ法を用いて例えばシリコン窒化膜
を、積層膜８を含む制御ゲート７及びプログラミングゲート９上に堆積した後、リソグラ
フィによりシリコン窒化膜に対してパターニングを行うことにより、制御ゲート７と第１
のプログラミングゲート９ａ間及び各プログラミングゲート９間にゲート間絶縁膜１０を
形成する。
【０１１０】
ここで、プログラミングゲート９は、第1のプログラミングゲート９ａが、ゲート間絶
縁膜１０を介して制御ゲート７に隣り合って形成され、第２のプログラミングゲート９ｂ
が、ゲート間絶縁膜１０を介して第１のプログラミングゲート９ａに隣り合って形成され
ている。そして、第３のプログラミングゲート９ｃから第ｎのプログラミングゲート９ｎ
も同様に、ゲート間絶縁膜１０を介して互いに隣り合って形成されている。プログラミン
グゲート９は、例えば幅１００ｎｍ、高さ２００ｎｍに形成され、ゲート間絶縁膜１０は
、例えば幅７０ｎｍ、高さは２００ｎｍに形成される。以上のプロセスによって、図１２
に示された本発明の第４の実施形態に係わるＮＡＮＤ型不揮発性半導体記憶装置を形成す
る。
【０１１１】
本実施形態のＮＡＮＤ型不揮発性半導体記憶装置においては、第１の実施形態と同様に
、メモリセル列のソース領域２からドレイン領域３方向の面積を減少させ、集積密度を向
上させることができる。
【０１１２】
また、書き込み時には、電子は、第２の制御ゲート部７ｂ領域下の第１の絶縁層８ａ部
分を通って、トラップ層８ｂに注入され、トラップ層８ｂを転送される。それに対して、
消去時には、電子は、各プログラミングゲート９領域下の第１の絶縁層８ａ部分を通って
、半導体基板１に引き抜かれる。従って、書き込み時に電子が通る第１の絶縁層８ａ部分
の位置と、消去時に電子通る第１の絶縁層部分との位置が異なる。そのため、書き込み、
消去による第１の絶縁層の劣化を抑制することができる。
【０１１３】
また、トラップ層８ｂを薄く形成しているので、各セルにおける電子保持力を高めるこ
とができ、プログラミングゲート９領域下の積層膜８部分に書き込まれた電子の保持力を
高めることができ、セル間の干渉を防ぐことができる。
【０１１４】
（第５の実施形態）
図１５は、本発明の第５の実施形態に係わるＮＡＮＤ型不揮発性半導体記憶装置を示す
断面図である。本実施形態は、第１の実施の形態とは、ｐ−型半導体基板１の表面内であ
って、積層膜８下の領域にｎ−型不純物領域５０１が形成されている点で異なり、その他
の構造は同じである。
【０１１５】
即ち、本実施形態では、ｎ−型不純物領域５０１が、ソース領域２とドレイン領域３と
の間のチャネル領域に形成されている。このｎ−型不純物領域５０１は、積層膜８のソー
ス領域側２端部下からドレイン領域３のチャネル領域側端部までの範囲に亘って形成され
ている。
【０１１６】
上記構造の本実施形態のＮＡＮＤ型不揮発性半導体記憶装置によれば、第１の実施形態
と同様の効果を達成することができる他に、積層膜８下の領域にｎ−型不純物領域５０１
を形成しているので、動作時に半導体基板１表面にチャネルが形成されやすいといった効
果を有する。
【０１１７】
尚、本実施形態においては、ｎ−型不純物領域５０１は、積層膜８のソース領域側２端
部下からドレイン領域３までの間に連続的に形成された場合を示したが、積層膜８下に連
続的に形成されていなくても良い。例えば、ｎ−型不純物領域５０１は、ゲート間絶縁膜
１０の領域下の半導体基板１の表面内に形成した構造であっても良い。
【０１１８】
また、本実施形態においては、トラップ層８ｂの膜厚が一定の場合を示した。しかしな
がら、第２の実施形態に示されたように、トラップ層８ｂの膜厚は、制御ゲート７領域下
のトラップ層８ｂの膜厚が、それ以外の領域と比べて厚く形成する構成として良い。この
構成とすることにより、制御ゲート７下のトラップ層８ｂで多くの電子を蓄積することが
できる。また、制御ゲート７領域下のトラップ層８ｂに蓄積された電子のプログラミング
ゲート下のトラップ層８ｂへの干渉を防ぐことができる。
【０１１９】
また、第３の実施形態に示されるように、トラップ層８ｂの膜厚が、プログラミングゲ
ート９領域下のトラップ層８ｂの膜厚が、それぞれのプログラミングゲート間の領域下の
トラップ層８ｂの膜厚に比べて厚く形成されている構成としても良い。この構成とするこ
とにより、各プログラミングゲート領域下のトラップ層間、即ちセル間の干渉を防ぐこと
ができる。
【０１２０】
また、トラップ層８ｂをシリコン酸化層にチタンを含む層で構成したが、第４の実施形
態に示されるように、ＳＷＣＮＴ層で構成しても良い。
【０１２１】
（第６の実施形態）
図１６は、本発明の第６の実施形態に係るＮＡＮＤ型不揮発性半導体記憶装置を示す断
面図である。本実施形態に係る不揮発性半導体記憶装置は、第１の実施形態と異なり、半
導体基板が、ｎ−型シリコン基板６０１で形成されている。また、このｎ−型半導体基板
１内表面内に、ｎ＋型のソース領域２及びドレイン領域３が互いに離間し、かつ対峙して
形成されている。そして、ｐ−型不純物領域６０２が、ｎ＋型のソース領域２の外側にソ
ース領域２の外周全体を内包するように形成されている。また、ｐ−型不純物領域６０２
は、その上端縁が第３の絶縁層６領域下にまで達するように形成されている。尚、その他
の構造は、第１の実施形態と同じである。
【０１２２】
上記構造の本実施形態のＮＡＮＤ型不揮発性半導体記憶装置においては、第１の実施形
態と同様の効果を達成することができる他に、半導体基板をｎ−型シリコン基板６０１で
形成することにより、動作時に半導体基板６０１表面にチャネルが形成されやすいといっ
た効果を有する。
【０１２３】
また、ｎ＋型ソース領域２の外周にｐ−型不純物領域６０２を形成することにより、書
き込み時に、ソース領域２端部にＢａｎｄ−ｔｏ−Ｂａｎｄ  Ｔｕｎｎｅｌｉｎｇによっ
てホットエレクトロンを発生させることができる。
【０１２４】
尚、本実施形態においては、ｎ＋型のソース領域２の外周にｐ−型不純物領域６０２を
形成したが、ｐ−型不純物領域６０２を形成しない構成としても良い。
【０１２５】
また、本実施形態においては、トラップ層８ｂの膜厚が一定の場合を示した。しかしな
がら、第２の実施形態に示されたように、トラップ層８ｂの膜厚は、制御ゲート７領域下
のトラップ層８ｂの膜厚が、それ以外の領域と比べて厚く形成する構成として良い。この
構成とすることにより、制御ゲート７下のトラップ層８ｂで多くの電子を蓄積することが
できる。また、制御ゲート７領域下のトラップ層８ｂに蓄積された電子のプログラミング
ゲート下のトラップ層８ｂへの干渉を防ぐことができる。
【０１２６】
また、第３の実施形態に示されるように、トラップ層８ｂの膜厚が、プログラミングゲ
ート９領域下のトラップ層８ｂの膜厚が、それぞれのプログラミングゲート間の領域下の
トラップ層８ｂの膜厚に比べて厚く形成されている構成としても良い。この構成とするこ
とにより、各プログラミングゲート領域下のトラップ層間、即ちセル間の干渉を防ぐこと
ができる。
【０１２７】
また、トラップ層８ｂをシリコン酸化層にチタンを含む層で構成したが、第４の実施形
態に示されるように、ＳＷＣＮＴ層で構成しても良い。
【０１２８】
（第７の実施形態）
以下、図１７を参照して本発明の第７の実施の形態を説明する。図１７は、本発明の第
７の実施形態に係わるＮＡＮＤ型不揮発性半導体記憶装置を示す断面図である。図１７に
おいて、本実施形態に係るＮＡＮＤ型不揮発性半導体記憶装置の断面図の下に、チャネル
方向におけるトラップ層８ｂのポテンシャルの概略図を示す。
【０１２９】
本実施形態は、第１の実施の形態がｐ−型半導体基板１からトラップ層８ｂへの電子の
注入をホットエレクトロンで行っているのに対して、ＦＮトンネリングにより行っている
点で異なる。
【０１３０】
図１７に示すように、この第７の実施形態に係わるＮＡＮＤ型不揮発性半導体記憶装置
では、例えばｐ−型半導体基板１内表面に、例えばｎ＋型のソース領域２及びドレイン領
域３が互いに離間し、かつ対峙して形成されている。ここで、ソース領域２及びドレイン
領域３は、例えばヒ素を注入することにより形成されている。ソース領域２には、ＮＡＮ
Ｄ型不揮発性半導体記憶装置の動作時に電圧を印加するための選択ゲートトランジスタ４
が接続されている。
【０１３１】
ソース領域２とドレイン領域３との間のｐ−型半導体基板１表面には、チャネル領域が
形成されている。そして、チャネル領域上には、積層膜８が形成されている。積層膜８は
、その一端部がソース領域２に重畳し、他端部がドレイン領域３に重畳するように形成さ
れている。ここで、積層膜８はその一端部がソース領域２から離間されていても良く、又
、他端部がドレイン領域３から離間されていても良い。また、積層膜８は、第１の絶縁層
８ａ、トラップ層８ｂ、第２の絶縁層８ｃの順で積層された構造を有する。ここで、第１
の絶縁層８ａ及び第２の絶縁層８ｃは、例えばシリコン酸化層からなり、トラップ層８ｂ
は、例えばシリコン酸化層中にチタンを含む層からなる。
【０１３２】
そして、積層膜８のソース領域２側の一端部上には、制御ゲート７が形成されている。
また、積層膜８上には、制御ゲート７から離れてソース領域２からドレイン領域３の方向
に向かって、複数のプログラミングゲート９が互いに離間して形成されている。プログラ
ミングゲート９のうち、第１のプログラミングゲート９ａは、ゲート間絶縁膜１０を介し
て制御ゲート７に隣り合って形成されている。第２のプログラミングゲート９ｂは、ゲー
ト間絶縁膜１０を介して第１のプログラミングゲート９ａに隣り合って、かつゲート間絶
縁膜１０を介して形成されている。そして、第３のプログラミングゲート９ｃから第ｎの
プログラミングゲート９ｎも同様に、ゲート間絶縁膜１０を介して互いに離間して形成さ
れている。ここでは、プログラミングゲート９は、例えば３０個、形成されている。
【０１３３】
本実施形態におけるＮＡＮＤ型不揮発性半導体記憶装置においては、第１〜第ｎの各プ
ログラミングゲート９下のトラップ層８ｂの領域毎に、それぞれ書き込み、消去、読み出
しが行われる。従って、上記ｎ個のプログラミングゲート９を有する構造は、ｎ個のメモ
リセル列を有する構造となる。
【０１３４】
次に、本発明の第７の実施形態に係わるｎ個のメモリセル列からなるＮＡＮＤ型不揮発
性半導体記憶装置において、どのような仕組みで、各セルに電子が書き込まれるかについ
て説明する。
【０１３５】
図１８は、本発明の第７の実施形態に係るｎ個のメモリセル列からなるＮＡＮＤ型不揮
発性半導体記憶装置への書き込み工程を示す断面図である。
【０１３６】
本実施形態においては、ｐ−型半導体基板１からトラップ層８ｂに電子が注入される仕
組みが、第１の実施形態と異なり、その他のプロセスは、第１の実施形態と同様である。
従って、ｐ−型半導体基板１からトラップ層８ｂに電子が注入されるプロセスについて説
明する。
【０１３７】
図１８（ａ）に示されるように、第７の実施形態に係るＮＡＮＤ型不揮発性半導体記憶
装置のメモリセル列において、制御ゲート７に、例えば１８Ｖ、ソース領域２及びドレイ
ン領域３に、０Ｖをそれぞれ印加する。以上の電圧を印加することにより、制御ゲート７
に高電圧が印加されることにより、電子ｅが、ＦＮトンネリングによりｐ−型半導体基板
１から制御ゲート７下のトラップ層８ｂ部分に注入される。
【０１３８】
このトラップ層８ｂ部分に注入された電子ｅは、第１の実施形態と同様のプロセスによ
り、第１から第ｎのプログラミングゲート９下のトラップ層８ｂへ転送され、各セルへの
電子の書き込みが行われる。
【０１３９】
本発明の第７の実施形態に係るＮＡＮＤ型不揮発性半導体記憶装置においては、読み込
みプロセス、消去プロセスについては、第１の実施形態と同様のプロセスで行われる。
【０１４０】
次に、図１９を参照して、本発明の第７の実施形態に係わるＮＡＮＤ型不揮発性半導体
記憶装置の製造プロセスを説明する。図１９は、本実施形態のＮＡＮＤ型不揮発性半導体
記憶装置の製造プロセスを示す工程断面図である。
【０１４１】
まず、図１９（ａ）に示されるように、第１の実施形態と同様の方法で、ｐ−型半導体
基板１、例えばｐ−型Ｓｉ基板の表面内にｎ＋型のソース領域２及びドレイン領域３を形
成し、ｐ−型半導体基板１の上面全面に、例えばシリコン酸化膜からなる絶縁膜１１を形
成する。
【０１４２】
次に、図１９（ｂ）に示されるように、絶縁膜１１に、例えばチタンをイオン注入する
ことにより、絶縁膜１１の厚み方向の中間部にｐ−型半導体基板１と平行なトラップ層８
ｂを形成する。
【０１４３】
次に、図１９（ｃ）に示されるように、この絶縁膜１１に対してリソグラフィ法による
パターニングを行うことにより、ソース領域２及びドレイン領域３の一部を露出させる。
その結果、チャネル領域上に、シリコン酸化膜からなる第１の絶縁層８ａ、シリコン酸化
膜にチタンが注入されてなるトラップ層８ｂ、シリコン酸化膜からなる第２の絶縁層８ｃ
の積層構造を有する積層膜８が形成される。
【０１４４】
次に、図１９（ｄ）に示されるように、積層膜８の上面全面に、例えばＣＶＤ法を用い
てポリシリコンを堆積する。ポリシリコンの膜厚は、例えば２００ｎｍに形成する。次に
、このポリシリコン膜に対して、リソグラフィ法によるパターニングを行い、積層膜８の
ソース領域２側の一端部上に制御ゲート７を形成し、この制御ゲート７から離れて、ソー
ス領域２からドレイン領域３の方向に向かって、互いに離間された複数のプログラミング
ゲート９を形成する。ここで、制御ゲート７は、例えば高さ２００ｎｍ、幅１５０ｎｍに
形成され、プログラミングゲート９は、例えば高さ２００ｎｍ、幅１００ｎｍに形成され
る。また、制御ゲート７とプログラミングゲート９間、プログラミングゲート９間の距離
は、それぞれ７０ｎｍに形成される。
【０１４５】
次に、図１９（ｅ）に示されるように、例えばＣＶＤ法を用いて、積層膜８を含む制御
ゲート７及びプログラミングゲート９上に、例えばシリコン窒化膜を堆積した後、シリコ
ン窒化膜に対してリソグラフィ法によりパターニングを行い、制御ゲート７と第１のプロ
グラミングゲート９ａ間及び各プログラミングゲート９間に、それぞれゲート間絶縁膜１
０を形成する。
【０１４６】
ここで、プログラミングゲート９のうち、第１のプログラミングゲート９ａは、ゲート
間絶縁膜１０を介して制御ゲート７に隣り合って形成されている。第２のプログラミング
ゲート９ｂは、ゲート間絶縁膜１０を介して第1のプログラミングゲート９ａに隣り合っ
て形成されている。そして、第３のプログラミングゲート９ｃから第ｎのプログラミング
ゲート９ｎも同様に、ゲート間絶縁膜１０を介して互いに隣り合って形成されている。ゲ
ート間絶縁膜１０は、制御ゲート７及びプログラミングゲート９と同じ２００ｎｍの高さ
に形成される。以上のプロセスによって、図１７に示された本発明の第７の実施形態に係
わるＮＡＮＤ型不揮発性半導体記憶装置を形成する。
【０１４７】
本実施形態に係るＮＡＮＤ型不揮発性半導体記憶装置においては、メモリセル列のソー
ス領域２からドレイン領域３方向の面積を減少させ、集積密度を向上させることができる
。
【０１４８】
また、書き込み時には、電子は、制御ゲート７下の積層膜８の第１の絶縁層８ａ部分を
通って、トラップ層８ｂに注入され、トラップ層８ｂを転送される。それに対して、消去
時には、各プログラミングゲート９下の積層膜８の第１の絶縁層８ａ部分を通って、半導
体基板１に引き抜かれる。従って、書き込み時に電子が通る第１の絶縁層８ａ部分の位置
と、消去時に電子が通る第１の絶縁層８ｂ部分との位置が異なる。そのため、書き込み、
消去による第１の絶縁層の劣化を抑制することができる。
【０１４９】
また、トラップ層８ｂを０．４オングストロームと薄く形成したことにより、プログラ
ミングゲート９下のトラップ層８ｂに書き込まれた電子保持力を高めることができ、各セ
ルにおける電子保持力を高めることができ、セル間の干渉を防ぐことができる。
【０１５０】
尚、本実施形態においては、トラップ層８ｂの膜厚が一定の場合を示した。しかしなが
ら、第２の実施形態に示されたように、トラップ層８ｂの膜厚は、制御ゲート７領域下の
トラップ層８ｂの膜厚が、それ以外の領域と比べて厚く形成する構成として良い。この構
成とすることにより、制御ゲート７下のトラップ層８ｂで多くの電子を蓄積することがで
きる。また、制御ゲート７領域下のトラップ層８ｂに蓄積された電子のプログラミングゲ
ート下のトラップ層８ｂへの干渉を防ぐことができる。
【０１５１】
また、第３の実施形態に示されるように、トラップ層８ｂの膜厚が、プログラミングゲ
ート９領域下のトラップ層８ｂの膜厚が、それぞれのプログラミングゲート間の領域下の
トラップ層８ｂの膜厚に比べて厚く形成されている構成としても良い。この構成とするこ
とにより、各プログラミングゲート領域下のトラップ層間、即ちセル間の干渉を防ぐこと
ができる。
【０１５２】
また、トラップ層８ｂをシリコン酸化層にチタンを含む層で構成したが、第４の実施形
態に示されるように、ＳＷＣＮＴで構成しても良い。
【０１５３】
（第８の実施形態）
図２０は、本発明の第８の実施形態に係わるＮＡＮＤ型不揮発性半導体記憶装置を示す
等価回路図である。本発明に係る不揮発性半導体記憶装置は、第１から第８の不揮発性半
導体記憶装置から形成されるメモリセルアレイとメモリセルアレイの動作を制御する回路
とからなる。
【０１５４】
図２０に示されるように、メモリセルアレイ１００は、一例として、複数、例えばｍ個
のセルユニット１１１、１１２、・・・・・１１ｍを有する。セルユニット１１１、１１
２、・・・・・１１ｍは、行方向に配列されている。セルアレイ１１１は、メモリセルト
ランジスタＭＴ１１〜ＭＴ１ｎ、第２の制御ゲートトランジスタＣＧ１２、第１の制御ゲ
ートトランジスタＣＧ１１、及び選択ゲートトランジスタＳＴＳ１、ＳＴＤ１が行方向に
配置され、かつ直列接続された構成になっている。
【０１５５】
また、セルユニット１１２、・・・・・１１ｍは、いずれも第１の制御ゲートトランジ
スタＣＧ２１〜ＣＧｍ１、第２の制御ゲートトランジスタＣＧ２２〜ＣＧｍ２、選択ゲー
トトランジスタＳＴＳ２〜ＳＴＳｍ、メモリセルトランジスタＭＴ２１〜ＭＴ２ｎ、…Ｍ
Ｔｍ１〜ＭＴｍｎ、及び選択ゲートトランジスタＳＴＤ２〜ＳＴＤｍが行方向に配置され
、かつ直列接続された構成になっている。
【０１５６】
セルユニット１１１、１１２、・・・・・１１ｍは、いずれも上述の第１から第６の実
施形態に係る不揮発性半導体装置のいずれかにより構成される。例えば、第１の実施形態
に係る不揮発性半導体装置を用いた場合には、制御ゲートの第１の制御ゲート部７ａが、
第１の制御ゲートトランジスタＣＧ１１〜ＣＧｍ１の制御ゲートに対応し、制御ゲートの
第２の制御ゲート部７ｂが、第２の制御ゲートトランジスタＣＧ１２〜ＣＧｍ２の制御ゲ
ートに対応する。また、第１のプログラミングゲートは、メモリトランジスタＭＴ１１〜
ＭＴｍ１の制御ゲートに対応する。そして、第２から第ｎのプログラミングゲートは、そ
れぞれ、メモリトランジスタＭＴ１２〜ＭＴｍ２からＭＴ１ｎ〜ＭＴｍｎの制御ゲートに
対応する。
【０１５７】
セルユニット１１１、１１２、・・・・・１１ｍの選択ゲートトランジスタＳＴＳ１〜
ＳＴＳｍのソース領域は、行方向に延伸されたソース線ＳＬに共通に接続されている。選
択ゲートトランジスタＳＴＳ１〜ＳＴＳｍの選択ゲートは、行方向に延伸された選択ゲー
ト線ＳＧＳに共通に接続されている。第１の制御ゲートトランジスタＣＧ１１〜ＣＧｍ１
及び第２の制御ゲートトランジスタＣＧ１２〜ＣＧｍ２は、行方向に延伸されたワード線
ＷＬ０に共通に接続されている。メモリセルトランジスタＭＴ１１〜ＭＴｍ１、・・・・
・ＭＴ１ｎ〜ＭＴｍｎ、の制御ゲートは、行方向に延伸されたワード線ＷＬ１〜ＷＬｎに
それぞれ共通に接続されている。選択ゲートトランジスタＳＴＤ１〜ＳＴＤｍの選択ゲー
トは、行方向に延伸された選択ゲート線ＳＧＤに共通に接続されている。
【０１５８】
また、セルユニット１１１、１１２、・・・・・１１ｍの選択ゲートトランジスタＳＴ
Ｄ１〜ＳＴＤｍのドレイン領域は、列方向に延伸されたビット線ＢＬ１、ＢＬ２、・・・
・・・ＢＬｍに共通に接続されている。ソース線ＳＬは、電圧を供給するソース線ドライ
バ８０１が接続されている。選択ゲート線ＳＧＳと、選択ゲート線ＳＧＤと、ワード線Ｗ
Ｌ０〜ＷＬｎは、ロウデコーダ８０２に接続されている。ロウデコーダ８０２は、書き込
み制御回路８０３からの行アドレス信号をデコードして行アドレス信号を得てワード線Ｗ
Ｌ０〜ＷＬｎ及び選択ゲート線ＳＧＳ、ＳＧＤに選択的に動作電圧を供給するようになっ
ている。
【０１５９】
ここで、書き込み制御回路８０３は、上述の第１の実施形態から第８の実施形態に示し
たような書き込み動作を行うための制御を行う回路であり、電荷を半導体基板１から制御
ゲート７領域下のトラップ層８ｂ部分に注入するように制御ゲート７の第１の制御ゲート
部７ａ及び第２の制御ゲート部７ｂにそれぞれに同じ大きさの電圧を印加する。また、ト
ラップ層８ｂ内で電荷を転送させることにより、第ｋ｛ｋ＝１〜ｎ（ｋは自然数、ｎはプ
ログラミングゲートの数）｝のプログラミングゲート９領域下のトラップ層８ｂ部分に電
子を転送するように第２の制御ゲート部７ｂと第１のプログラミングゲート９ａとの間及
び隣り合うプログラミングゲート９間に、順次、電位差を与える信号を送る回路である。
【０１６０】
ビット線ＢＬ１〜ＢＬｍは、センスアンプ８０４及びカラムデコーダ８０５に接続され
る。カラムデコーダ８０５は、列アドレス信号をデコードして列アドレスデコード信号を
得て、列アドレスデコード信号に基づいてビット線ＢＬ１〜ＢＬｍのいずれかを選択する
。センスアンプ８０４は、ロウデコーダ８０２及びカラムデコーダ８０５によって選択さ
れたメモリトランジタから読み出したデータを増幅する。
【０１６１】
本発明は上記した第１〜第８の実施形態に限定されるものではなく、その要旨を逸脱し
ない範囲で、種々、変形して実施できる。また、上記した実施形態を適宜組み合わせても
よい。
【０１６２】
例えば、上記した第１〜第８の実施形態においては、ソース領域２及びドレイン領域３
として、ｎ＋型ソース領域２及びｎ＋型ドレイン領域３の場合を示した。しかしながら、
ソース領域２及びドレイン領域３は、ｐ＋型ソース領域及びｐ＋型ドレイン領域であって
も良い。この場合、書き込み、読み込み及び消去は、ホールによって行われる。また、ｐ
＋型ソース領域及びｐ＋型ドレイン領域である場合、第１の実施形態乃至第５の実施形態
及び第７の実施形態のｐ−型半導体基板の代わりにｎ−型半導体基板が用いられる。また
、第５の実施形態において、ｎ−型不純物領域の代わりにｐ−型不純物領域が形成される
。また、第６の実施形態において、ｎ−型半導体基板の代わりにｐ−型半導体基板が用い
られ、ｐ−型不純物領域の代わりにｎ−型不純物領域が形成される。
【０１６３】
また、上記した第１〜第８の実施形態においては、制御ゲート７、プログラミングゲー
ト９、トラップ層８ｂ等の形状につき具体的形状、具体的大きさを示したが、実施形態に
示された形状、大きさは、１例にすぎず、本発明の効果を発揮でき、要旨を逸脱しない範
囲で、他の形状、大きさに形成しても良い。
【０１６４】
例えば、第１〜第８の実施形態において、制御ゲート７は、単一の制御ゲートで構成さ
れている場合について示したが、複数の制御ゲート７で構成されても本発明の効果を発揮
できる。即ち、制御ゲート７は、制御ゲートの第１の制御ゲート部７ａと第２の制御ゲー
ト部７ｂとが一体となって形成されている場合を示したが、第１の制御ゲート部７ａと第
２の制御ゲート部７ｂが分離された構造をとっても良い。
【０１６５】
また、各実施形態において記述した具体的材料は、１例にすぎず、本発明の効果を発揮
でき、要旨を逸脱しない範囲で、他の材料を用いて良い。また、各実施形態における製造
プロセスは、１例にすぎず、製造工程の順番等を変えても良い。
【図面の簡単な説明】
【０１６６】
【図１】本発明の第１の実施形態に係るＮＡＮＤ型不揮発性半導体記憶装置を示す断面図。
【図２】第１の実施形態に係るＮＡＮＤ型不揮発性半導体記憶装置の書き込み方法を示す工程断面図。
【図３】第１の実施形態に係るＮＡＮＤ型不揮発性半導体記憶装置の書き込み方法を示す工程断面図。
【図４】第１の実施形態に係るＮＡＮＤ型不揮発性半導体記憶装置の製造方法を示す工程断面図。
【図５】第１の実施形態に係るＮＡＮＤ型不揮発性半導体記憶装置の製造方法を示す工程断面図。
【図６】本発明の第２の実施形態に係わるＮＡＮＤ型不揮発性半導体記憶装置を示す断面図。
【図７】第２の実施形態に係るＮＡＮＤ型不揮発性半導体記憶装置の製造方法を示す工程断面図。
【図８】第２の実施形態に係るＮＡＮＤ型不揮発性半導体記憶装置の製造方法を示す工程断面図。
【図９】本発明の第３の実施形態に係わるＮＡＮＤ型不揮発性半導体記憶装置を示す断面図。
【図１０】第３の実施形態に係るＮＡＮＤ型不揮発性半導体記憶装置の製造方法を示す工程断面図。
【図１１】第３の実施形態に係るＮＡＮＤ型不揮発性半導体記憶装置の製造方法を示す工程断面図。
【図１２】本発明の第４の実施形態に係わるＮＡＮＤ型不揮発性半導体記憶装置を示す断面図。
【図１３】第４の実施形態に係るＮＡＮＤ型不揮発性半導体記憶装置の製造方法を示す工程断面図。
【図１４】第４の実施形態に係るＮＡＮＤ型不揮発性半導体記憶装置の製造方法を示す工程断面図。
【図１５】本発明の第５の実施形態に係るＮＡＮＤ型不揮発性半導体記憶装置を示す断面図。
【図１６】本発明の第６の実施形態に係るＮＡＮＤ型不揮発性半導体記憶装置を示す断面図。
【図１７】本発明の第７の実施形態に係わるＮＡＮＤ型不揮発性半導体記憶装置を示す断面図。
【図１８】第７の実施形態に係るＮＡＮＤ型不揮発性半導体記憶装置の書き込み方法を示す工程断面図。
【図１９】第７の実施形態に係るＮＡＮＤ型不揮発性半導体記憶装置の製造方法を示す工程断面図。
【図２０】本発明の第８の実施形態に係るＮＡＮＤ型不揮発性半導体記憶装置を示す等価回路図。
【符号の説明】
【０１６７】
１・・・ｐ−型半導体基板
２・・・ｎ＋型ソース領域
３・・・ｎ＋型ドレイン領域
４・・・選択ゲート
５・・・ゲート絶縁膜
６・・・第３の絶縁層
７・・・制御ゲート
７ａ・・・第１の制御ゲート部
７ｂ・・・第２の制御ゲート部
８・・・積層膜
８ａ・・・第１の絶縁層
８ｂ・・・トラップ層
８ｃ・・・第２の絶縁層
９・・・プログラミングゲート
１０・・・ゲート間絶縁膜
１１、１２、４０１、４０２、４０３・・・絶縁膜
２０１・・・第２の絶縁膜パターン
３０１・・・第３の絶縁膜パターン
５０１・・・ｎ−型不純物領域
６０１・・・ｎ−型半導体基板
６０２・・・ｐ−型不純物領域
８０１・・・ソース線ドライバ
８０２・・・ロウデコーダ
８０３・・・書き込み制御回路
８０４・・・センスアンプ
８０５・・・カラムデコーダ
【図１】
2009246278.tif 000003
【図２】
2009246278.tif 000004
【図３】
2009246278.tif 000005
【図４】
2009246278.tif 000006
【図５】
2009246278.tif 000007
【図６】
2009246278.tif 000008
【図７】
2009246278.tif 000009
【図８】
2009246278.tif 000010
【図９】
2009246278.tif 000011
【図１０】
2009246278.tif 000012
【図１１】
2009246278.tif 000013
【図１２】
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【図１３】
2009246278.tif 000015
【図１４】
2009246278.tif 000016
【図１５】
2009246278.tif 000017
【図１６】
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【図１７】
2009246278.tif 000019
【図１８】
2009246278.tif 000020
【図１９】
2009246278.tif 000021
【図２０】
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