(57)【要約】【課題】  ブロック絶縁膜の形成に伴う素子分離絶縁膜中への不純物拡散を抑制することができ、且つ素子分離絶縁膜中への酸化剤の拡散に起因するトンネル絶縁膜のバーズビーク発生を抑制することができ、メモリセルのトランジスタ特性の劣化を防止する。【解決手段】  半導体基板１０上に、トンネル絶縁膜１１，電荷蓄積層１２，ブロック絶縁膜１５，及び制御ゲート１６が積層され、隣接するセル間に素子分離絶縁膜１３が埋め込み形成された不揮発性半導体記憶装置であって、素子分離絶縁膜１３とブロック絶縁膜１５又は制御ゲート１６との界面に、シリコン窒化膜、シリコン酸窒化膜、又は素子分離絶縁膜１３よりも密度の高いシリコン酸化膜の少なくとも一つからなるバリア層１４を有する。【選択図】      図１
2009253259.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、トンネル絶縁膜，電荷蓄積層，ブロック絶縁膜，及び制御ゲートが積層され、隣接するセル間に素子分離絶縁膜が埋め込み形成された不揮発性半導体記憶装置であって、
前記素子分離絶縁膜と前記ブロック絶縁膜又は前記制御ゲートとの界面に、シリコン窒化膜，シリコン酸窒化膜，前記素子分離絶縁膜よりも密度の高いシリコン酸化膜の少なくとも一つからなるバリア層を有することを特徴とする不揮発性半導体記憶装置。
【請求項２】
半導体基板と、
前記基板の素子形成領域上にトンネル絶縁膜を介して形成された絶縁膜からなる電荷蓄積層と、
隣接する素子形成領域間で前記電荷蓄積層を分離するように、前記基板に埋め込み形成された素子分離絶縁膜と、
前記電荷蓄積層及び前記素子分離絶縁膜上に形成されたブロック絶縁膜と、
前記ブロック絶縁膜上に形成された制御ゲートと、
前記素子分離絶縁膜と前記ブロック絶縁膜との間に形成された、前記素子分離絶縁膜を構成するシリコン酸化膜よりも高い密度を有するシリコン酸化膜又はシリコン窒化膜又はシリコン酸窒化膜からなるバリア層と、
を具備したことを特徴とする不揮発性半導体記憶装置。
【請求項３】
半導体基板と、
前記基板の素子形成領域上にトンネル絶縁膜を介して形成された絶縁膜からなる電荷蓄積層と、
前記電荷蓄積層上に形成されたブロック絶縁膜と、
隣接する素子形成領域間で前記電荷蓄積層及び前記ブロック絶縁膜を分離するように、前記基板に埋め込み形成された素子分離絶縁膜と、
前記ブロック絶縁膜上及び前記素子分離絶縁膜上に形成された制御ゲートと、
前記素子分離絶縁膜と前記制御ゲートとの間に形成された、前記素子分離絶縁膜を構成するシリコン酸化膜よりも高い密度を有するシリコン酸化膜又はシリコン窒化膜又はシリコン酸窒化膜からなるバリア層と、
を具備したことを特徴とする不揮発性半導体記憶装置。
【請求項４】
半導体基板上にトンネル絶縁膜を介して絶縁膜からなる電荷蓄積層を形成する工程と、
隣接する素子形成領域間で前記電荷蓄積層を分離するように、前記基板の表面部に達する素子分離溝を形成する工程と、
前記素子分離溝内に素子分離絶縁膜を埋め込み形成する工程と、
少なくとも前記素子分離絶縁膜上に、前記素子分離絶縁膜を構成するシリコン酸化膜よりも高い密度を有するシリコン酸化膜又はシリコン窒化膜又はシリコン酸窒化膜からなるバリア層を形成する工程と、
前記素子分離絶縁膜及び前記電荷蓄積層上に、少なくとも前記素子分離絶縁膜との界面に前記バリア層を挟んでブロック絶縁膜を形成する工程と、
前記ブロック絶縁膜上に制御ゲートを形成する工程と、
を含むことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項５】
半導体基板上に、トンネル絶縁膜，絶縁膜からなる電荷蓄積層，及びブロック絶縁膜を積層する工程と、
隣接する素子形成領域間で前記電荷蓄積層及び前記ブロック絶縁膜を分離するように、前記基板の表面部に達する素子分離溝を形成する工程と、
前記素子分離溝内に素子分離絶縁膜を埋め込み形成する工程と、
少なくとも前記素子分離絶縁膜上に、前記素子分離絶縁膜を構成するシリコン酸化膜よりも高い密度を有するシリコン酸化膜又はシリコン窒化膜又はシリコン酸窒化膜からなるバリア層を形成する工程と、
前記素子分離絶縁膜及び前記ブロック絶縁膜上に、少なくとも前記素子分離絶縁膜との界面に前記バリア層を挟んで制御ゲートを形成する工程と、
を含むことを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電荷蓄積層として絶縁膜を用いた不揮発性半導体記憶装置に係わり、特にメモリセル構造の改良をはかった不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、不揮発性半導体記憶装置の一つとして、電荷蓄積層としてシリコン窒化膜等の絶縁膜を用いたＭＯＮＯＳが開発されている。このＭＯＮＯＳは一般に、半導体基板上にトンネル絶縁膜を介して電荷蓄積層を形成し、電荷蓄積層上にブロック絶縁膜を形成し、その上に制御ゲートを形成することによって構成される。そして、隣接するメモリセル間はシリコン酸化膜等の素子分離絶縁膜によって分離され、更に電荷蓄積層も隣接セル間で分離される（例えば、特許文献１，２参照）。
【０００３】
しかしながら、この種のＭＯＮＯＳにおいては次のような問題があった。即ち、ブロック絶縁膜を堆積する際に、炭素や窒素等の不純物がブロック絶縁膜の下界面を介して素子分離絶縁膜中に容易に拡散し、これらが固定電荷として作用することでメモリセルのトランジスタ特性を劣化させてしまう。さらに、熱処理等で活性な酸化剤がブロック絶縁膜の下界面を介して素子分離絶縁膜中へ拡散し、トンネル絶縁膜にバーズビークが入ることでメモリセルの書込み／消去特性を劣化させてしまう問題があった。
【０００４】
一方、隣接セル間で電荷蓄積層中の電荷移動を抑制するためには、ブロック絶縁膜の堆積後に素子分離加工を行い、隣接セル間で電荷蓄積層とブロック絶縁膜の両方を素子分離絶縁膜によって分断するのも有効である。しかしながら、この場合においても制御ゲート電極を堆積する際に、制御ゲート電極層と素子分離絶縁膜との界面から炭素や窒素等の不純物が素子分離絶縁膜中に容易に拡散し、上記と同様の理由によりメモリセルのトランジスタ特性を劣化させてしまう問題があった。
【特許文献１】特開２００２−１００６８６号公報
【特許文献２】特開２００４−１５３０４９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、ブロック絶縁膜の形成に伴う素子分離絶縁膜中への不純物拡散を抑制することができ、且つ素子分離絶縁膜中への酸化剤の拡散に起因するトンネル絶縁膜のバーズビーク発生を抑制することができ、メモリセルのトランジスタ特性の劣化を防止し得る不揮発性半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の一態様は、半導体基板上に、トンネル絶縁膜，電荷蓄積層，ブロック絶縁膜，及び制御ゲートが積層され、隣接するセル間に素子分離絶縁膜が埋め込み形成された不揮発性半導体記憶装置であって、前記素子分離絶縁膜と前記ブロック絶縁膜又は前記制御ゲートとの界面に、シリコン窒化膜，シリコン酸窒化膜，前記素子分離絶縁膜よりも密度の高いシリコン酸化膜の少なくとも一つからなるバリア層を有することを特徴とする。
【０００７】
また、本発明の別の一態様に係わる不揮発性半導体記憶装置は、半導体基板と、前記基板の素子形成領域上にトンネル絶縁膜を介して形成された絶縁膜からなる電荷蓄積層と、隣接する素子形成領域間で前記電荷蓄積層を分離するように、前記基板に埋め込み形成された素子分離絶縁膜と、前記電荷蓄積層及び前記素子分離絶縁膜上に形成されたブロック絶縁膜と、前記ブロック絶縁膜上に形成された制御ゲートと、前記素子分離絶縁膜と前記ブロック絶縁膜との間に形成された、前記素子分離絶縁膜を構成するシリコン酸化膜よりも高い密度を有するシリコン酸化膜又はシリコン窒化膜又はシリコン酸窒化膜からなるバリア層と、を具備したことを特徴とする。
【０００８】
また、本発明の別の一態様に係わる不揮発性半導体記憶装置は、半導体基板と、前記基板の素子形成領域上にトンネル絶縁膜を介して形成された絶縁膜からなる電荷蓄積層と、前記電荷蓄積層上に形成されたブロック絶縁膜と、隣接する素子形成領域間で前記電荷蓄積層及び前記ブロック絶縁膜を分離するように、前記基板に埋め込み形成された素子分離絶縁膜と、前記ブロック絶縁膜上及び前記素子分離絶縁膜上に形成された制御ゲートと、前記素子分離絶縁膜と前記制御ゲートとの間に形成された、前記素子分離絶縁膜を構成するシリコン酸化膜よりも高い密度を有するシリコン酸化膜又はシリコン窒化膜又はシリコン酸窒化膜からなるバリア層と、を具備したことを特徴とする。
【０００９】
また、本発明の別の一態様に係わる不揮発性半導体記憶装置の製造方法は、半導体基板上にトンネル絶縁膜を介して絶縁膜からなる電荷蓄積層を形成する工程と、隣接する素子形成領域間で前記電荷蓄積層を分離するように、前記基板の表面部に達する素子分離溝を形成する工程と、前記素子分離溝内に素子分離絶縁膜を埋め込み形成する工程と、少なくとも前記素子分離絶縁膜上に、前記素子分離絶縁膜を構成するシリコン酸化膜よりも高い密度を有するシリコン酸化膜又はシリコン窒化膜又はシリコン酸窒化膜からなるバリア層を形成する工程と、前記素子分離絶縁膜及び前記電荷蓄積層上に、少なくとも前記素子分離絶縁膜との界面に前記バリア層を挟んでブロック絶縁膜を形成する工程と、前記ブロック絶縁膜上に制御ゲートを形成する工程と、を含むことを特徴とする。
【００１０】
また、本発明の別の一態様に係わる不揮発性半導体記憶装置の製造方法は、半導体基板上に、トンネル絶縁膜，絶縁膜からなる電荷蓄積層，及びブロック絶縁膜を積層する工程と、隣接する素子形成領域間で前記電荷蓄積層及び前記ブロック絶縁膜を分離するように、前記基板の表面部に達する素子分離溝を形成する工程と、前記素子分離溝内に素子分離絶縁膜を埋め込み形成する工程と、少なくとも前記素子分離絶縁膜上に、前記素子分離絶縁膜を構成するシリコン酸化膜よりも高い密度を有するシリコン酸化膜又はシリコン窒化膜又はシリコン酸窒化膜からなるバリア層を形成する工程と、前記素子分離絶縁膜及び前記ブロック絶縁膜上に、少なくとも前記素子分離絶縁膜との界面に前記バリア層を挟んで制御ゲートを形成する工程と、を含むことを特徴とする。
【発明の効果】
【００１１】
本発明によれば、素子分離絶縁膜とブロック絶縁膜又は制御ゲートとの界面にバリア層を設けることにより、ブロック絶縁膜の形成に伴う素子分離絶縁膜中への不純物拡散を抑制することができ、且つ素子分離絶縁膜中への酸化剤の拡散に起因するトンネル絶縁膜のバーズビーク発生を抑制することができる。このため、メモリセルのトランジスタ特性の劣化を防止することができる。
【発明を実施するための最良の形態】
【００１２】
まず、発明の実施形態を説明する前に、比較例として従来のＭＯＮＯＳ構造について説明する。
【００１３】
図１４及び図１５は、一般的なＭＯＮＯＳ型不揮発性半導体記憶装置の素子構造を示す断面図である。図中の１０はシリコン基板、１１はトンネル絶縁膜、１２は電荷蓄積層、１３は素子分離絶縁膜（ＳＴＩ）、１５はブロック絶縁膜、１６は制御ゲート電極を示している。
【００１４】
図１４の構造は、電荷蓄積層１２の堆積後に素子分離加工を行い、隣接セル間で電荷蓄積層１２を素子分離絶縁膜１３によって分断することにより実現される。しかし、この構造では、ハフニウム，ジルコニウム，チタン，ランタン等の遷移金属や、アルミニウム元素を含有する絶縁膜をブロック絶縁膜１５として堆積する際に、炭素や窒素等の不純物を含むソースガスを用いると、炭素や窒素等の不純物が素子分離絶縁膜１３中に容易に拡散する。そして、これらが固定電荷として作用することでメモリセルのトランジスタ特性を劣化させてしまう。
【００１５】
また、酸化性ガスを含む雰囲気下でブロック絶縁膜１５を堆積したり、ブロック絶縁膜１５の堆積後に酸化性ガスを含む雰囲気下で熱処理を行った場合においても、酸化剤が素子分離絶縁膜１３中へ拡散する。そして、トンネル絶縁膜１１にバーズビークが入ることでメモリセルの書込み／消去特性を劣化させてしまう。
【００１６】
図１５の構造においては、ブロック絶縁膜１５の堆積後に素子分離加工を行い、隣接セル間で電荷蓄積層１２とブロック絶縁膜１５の両方を素子分離絶縁膜１３によって分断している。しかしながら、タンタル，タングステン，チタン等の遷移金属や、アルミニウム元素を含有する材料を制御ゲート電極１６として用いる場合、制御ゲート電極１６を炭素や窒素等の不純物を含むソースガスを用いて堆積すると、炭素や窒素等の不純物が素子分離絶縁膜１３中に容易に拡散する。そして、上記と同様の理由によりメモリセルのトランジスタ特性を劣化させてしまう。
【００１７】
そこで実施形態では、これらの問題を解決するために、電荷蓄積層として絶縁膜を用いた不揮発性メモリのセル構造に関して、素子分離絶縁膜とブロック絶縁膜との界面、もしくは素子分離絶縁膜と制御ゲート電極との界面に、不純物及び酸化剤をバリアするバリア層を設けることでメモリセル特性を改善する。
【００１８】
以下、本発明の実施形態を図面を参照して説明する。
【００１９】
（第１の実施形態）
図１及び図２は、本発明の第１の実施形態に係わる不揮発性半導体記憶装置の素子構造を示す断面図である。図１はワード線方向（チャネル幅方向）の断面を示し、図２はビット線方向（チャネル長方向）の断面を示している。
【００２０】
シリコン基板（半導体基板）１０の表面上に、シリコン酸化膜等の素子分離絶縁膜（ＳＴＩ）１３で囲まれた素子形成領域（ＡＡ）が設けられている。この素子形成領域（ＡＡ）上に、シリコン酸化膜等のトンネル絶縁膜１１を介してシリコン窒化膜からなる電荷蓄積層１２が設けられている。素子分離絶縁膜１３及び電荷蓄積層１２上には、シリコン窒化膜からなるバリア層１４が設けられている。そして、このバリア層１４上にアルミナ等のブロック絶縁膜１５及びタングステンシリサイド等の制御ゲート電極（ＣＧ）１６が設けられている。
【００２１】
ここで、図２に示すように、電荷蓄積層１２，バリア層１４，ブロック絶縁膜１５，及び制御ゲート電極１６は、隣接するセル間でチャネル長方向に分離されている。そして、基板１０の表面部でゲート部分の両側にソース／ドレイン領域１７が形成されている。また、図１に示すように、トンネル絶縁膜１１及び電荷蓄積層１２は、隣接するセル間で素子分離絶縁膜１３によりチャネル幅方向に分離され、バリア層１４，ブロック絶縁膜１５，及び制御ゲート電極１６は、チャネル幅方向に連続して形成されている。
【００２２】
このように本実施形態が従来装置と異なる点は、ブロック絶縁膜１５と素子分離絶縁膜１３及び電荷蓄積層１２との界面にシリコン窒化膜からなるバリア層１４が形成されていることである。特に、ブロック絶縁膜１５と素子分離絶縁膜１３との界面に、シリコン窒化膜からなるバリア層１４を挿入したことにある。
【００２３】
なお、本実施形態のメモリセルは、基板表面と制御ゲート電極１６との間に高電圧を印加することで、トンネル絶縁膜１１に強い電界を印加してトンネル電流を流し、電荷蓄積絶層１２中に捕獲される電荷量を変化させることで、データの書き込み（及び消去）動作を行う。また、図では２個のメモリセルの構成を示しているが、実際には多数のメモリセルがワード線方向及びビット線方向に配列されている。
【００２４】
次に、図３及び図４を参照して、本実施形態の不揮発性半導体メモリの製造方法を説明する。図３及び図４において左側はチャネル幅方向の断面を示し、右側はチャネル長方向の断面を示している。
【００２５】
まず、図３（ａ）に示すように、所望の不純物をドーピングしたシリコン基板（半導体基板）１００の表面上に、トンネル絶縁膜１１として厚さ３ｎｍのシリコン酸化膜１０１を熱酸化法で形成した後、電荷蓄積層１２となる厚さ１０ｎｍのシリコン窒化膜１０２をＣＶＤ法で堆積する。続いて、素子分離加工のためのマスク材となるアモルファスシリコン膜１１１をＣＶＤ法で堆積した。
【００２６】
次いで、図３（ｂ）に示すように、第１のレジストマスク（図示せず）を用いたＲＩＥ（Reactive Ion Etching）法により、マスク材１１１、シリコン窒化膜１０２、シリコン酸化膜１０１を順次エッチング加工し、更にシリコン基板１００の露出領域をエッチングして深さ１００ｎｍの素子分離溝１１２を形成した。
【００２７】
次いで、図３（ｃ）に示すように、全面に素子分離用のシリコン酸化膜１０３をＣＶＤ法により堆積し、素子分離溝１１２をシリコン酸化膜１０３で完全に埋め込んだ。続いて、表面部分のシリコン酸化膜１０３をＣＭＰ（Chemical Mechanical Polish）法で除去して、表面を平坦化した。このとき、マスク材１１１の上面を露出させた。
【００２８】
次いで、図３（ｄ）に示すように、露出したマスク材１１１を化学薬液等で選択的にエッチング除去した後、シリコン酸化膜１０３の露出面を希弗酸溶液を用いて、シリコン窒化膜１０２の表面と同じ高さまでエッチングした。
【００２９】
次いで、図４（ｅ）に示すように、電荷蓄積層１２としてのシリコン窒化膜１０２の表面、素子分離絶縁膜１３としてのシリコン酸化膜１０３の表面に、シリコンソースにジクロロシラン、窒化剤にアンモニアラジカルを用いたＡＬＤ法により、バリア層１４となるシリコン窒化膜１０４を２ｎｍ堆積した。
【００３０】
次いで、図４（ｆ）に示すように、バリア層１４としてのシリコン窒化膜１０４上に、トリメチルアルミニウムと水蒸気を原料ガスとしたＡＬＤ法により、ブロック絶縁膜１５となるアルミナ膜１０５を２０ｎｍ堆積した。続いて、制御ゲート電極１６となる多結晶シリコン層／タングステンシリサイド層からなる２層構造の厚さ１００ｎｍの導電層１０６をＣＶＤ法で順次堆積した。
【００３１】
ここで、ブロック絶縁膜１５としてアルミナを用いたのは、高い誘電率を得るためである。誘電率の高いブロック絶縁膜１５の材料としては、アルミナ等のアルミニウム元素を含有する絶縁膜の他に、ハフニウム，ジルコニウム，チタン，ランタン等の遷移金属を含有する絶縁膜を用いることができる。このようなブロック絶縁膜１５の堆積に際して炭素や窒素等の不純物を含むソースガスを用いても、バリア層１４の存在により、これらの不純物が素子分離絶縁膜１３中に拡散するのを抑制することができる。
【００３２】
また、制御ゲート電極１６として多結晶シリコン層／タングステンシリサイド層からなる２層構造を用いたのは、抵抗を低くするためである。低抵抗の制御ゲート電極１６の材料としては、タンタル，タングステン，チタン等の遷移金属や、アルミニウム元素を含有する導電層を用いることができる。このような制御ゲート電極１６の堆積に際して、炭素や窒素等の不純物を含むソースガスを用いても、バリア層１４の存在により、炭素や窒素等の不純物が素子分離絶縁膜１３中に拡散するのを抑制することができる。
【００３３】
次いで、図４（ｇ）に示すように、ＲＩＥのマスク材となるシリコン窒化膜１１３をＣＶＤ法で堆積し、さらに第１のレジストマスクと直交するパターンを有する第２のレジストマスク（図示せず）を用いたＲＩＥ法により、マスク材１１３、制御ゲート電極１６となる導電層１０６、ブロック絶縁膜１５となるアルミナ膜１０５、バリア層１４としてのシリコン窒化膜１０４、電荷蓄積層１２となるシリコン窒化膜１０２を順次エッチング加工して、ゲート電極部を形成した。このとき、電荷蓄積層１２となるシリコン窒化膜１０２の幅及び間隔は、共に約４０ｎｍとした。
【００３４】
これ以降は、図には示さないが、制御ゲート電極１６、ブロック絶縁膜１５、電荷蓄積層１２の側壁に熱酸化法とＣＶＤ法を組み合わせて厚さ１０ｎｍのゲート側壁酸化膜を形成した。その後、イオン注入法と熱アニールによりソース・ドレイン領域１７となる不純物拡散層を形成し、続いてＣＶＤ法等を用いて層間絶縁膜を形成し、さらに公知の技術を用いて配線層等（図示せず）を形成して、不揮発性半導体メモリを完成させた。
【００３５】
このように、本実施形態の不揮発性半導体記憶装置では、図１に示すチャネル幅方向断面で電荷蓄積層１２が素子分離絶縁膜１３によって分離されているため、隣接セル間での電荷移動によるメモリ閾値の変動を抑制することができる。そして、ブロック絶縁膜１５と素子分離絶縁膜１３との界面にシリコン窒化膜からなるバリア層１４を有することで、ハフニウム，ジルコニウム、チタン、ランタン等の遷移金属やアルミニウム元素を含有するブロック絶縁膜１５を堆積する際に炭素や窒素等の不純物を含むソースガスを用いても、これらの不純物が素子分離絶縁膜１３中に拡散するのを抑制することができる。これにより、メモリセルのトランジスタ特性の劣化を抑制して所望のトランジスタ特性を得ることができる。
【００３６】
また、ブロック絶縁膜１５と素子分離絶縁膜１３との界面にシリコン窒化膜からなるバリア層１４を有することで、酸化性ガスを含む雰囲気下でブロック絶縁膜１５を成膜したり、酸化性ガスを含む雰囲気下で後熱工程を行ったりした場合において、酸化剤が素子分離絶縁膜中１３へ拡散するのを抑制することができる。これにより、トンネル絶縁膜１１にバーズビークが入るのを防止することができ、メモリセルの書込み／消去特性を劣化させることなく、所望の書込み／消去特性が得られる。
【００３７】
なお、本実施形態では、ブロック絶縁膜１５と素子分離絶縁膜１３との界面にシリコン窒化膜からなるバリア層１４を２ｎｍ堆積した。このバリア層１４の膜厚が厚くなるほど、ブロック絶縁膜１５からの炭素や窒素等の不純物の拡散バリア性、及び酸化剤の拡散バリア性が向上するため望ましいが、膜厚が５ｎｍ以上ではセル間での電荷移動による閾値変動が顕著となってくる。そのため、バリア層１４のシリコン窒化膜厚は１ｎｍ以上５ｎｍ以下が望ましい。
【００３８】
また、上記の製造方法ではバリア層１４としてのシリコン窒化膜１０４の堆積に、シリコンソースにジクロロシラン、窒化剤にアンモニアラジカルを用いたＡＬＤ法を用いたが、勿論他の原料ガスを用いて堆積してもよい。ＡＬＤ法は薄膜領域においても膜厚が精度良く制御でき、また素子分離絶縁膜１３上でもモフォロジー良く堆積できるため本実施形態における界面バリアシリコン窒化膜層の成膜手法として望ましいが、ＬＰＣＶＤ法やラジカル窒化法等の他の方法によってシリコン窒化膜１０４を形成しても、同様の効果が得られる。
【００３９】
ラジカル窒化法については、図５に示すように電荷蓄積層２２にシリコン窒化膜以外の材料（例えばハフニウムを含有する酸化物）を適用した場合、素子分離絶縁膜１３上のみにシリコン窒化膜１０４からなるバリア層１４が形成される。この場合、電荷蓄積層２２とバリア層１４とで電荷トラップのエネルギー深さが異なるため、電荷蓄積層２２中の電荷がバリア層１４を介して隣接セルへ抜けにくくなり、さらに良好な閾値変動抑制効果が得られる。
【００４０】
（第２の実施形態）
図６及び図７は、本発明の第２の実施形態に係わる不揮発性半導体記憶装置の素子構造を示す断面図である。図６はワード線方向（チャネル幅方向）の断面を示し、図７はビット線方向（チャネル長方向）の断面を示している。なお、図１及び図２と同一部分には同一符号を付して、その詳しい説明は省略する。
【００４１】
本実施形態が先に説明した第１の実施形態と異なる点は、バリア層としてシリコン窒化膜の代わりに、素子分離絶縁膜１３としてのシリコン酸化膜よりも密度の高いシリコン酸化膜を用いたことにある。
【００４２】
第１の実施形態と同様に、シリコン基板１０の表面上に、シリコン酸化膜からなる素子分離絶縁膜（ＳＴＩ）１３で囲まれた素子形成領域（ＡＡ）が設けられ、この素子形成領域（ＡＡ）上に、トンネル絶縁膜１１を介して電荷蓄積層１２が設けられている。素子分離絶縁膜１３及び電荷蓄積層１２上には、素子分離絶縁膜１３のシリコン酸化膜より高い密度を有するシリコン酸化膜からなるバリア層２４が設けられている。そして、このバリア層２４上にブロック絶縁膜１５及び制御ゲート電極（ＣＧ）１６が設けられている。
【００４３】
次に、本実施形態の不揮発性半導体記憶装置の製造方法を、図８を参照して説明する。図８はチャネル幅方向の断面を示している。
【００４４】
まず、前記図３（ｄ）に示す工程までは第１の実施形態と同様であり、図８（ａ）に示すように、シリコン基板１００の表面上に、トンネル絶縁膜１１としてのトンネル酸化膜１０１を介して電荷蓄積層１２となるシリコン窒化膜１０２を形成し、隣接セル間に素子分離絶縁膜１３としてのシリコン酸化膜１０３を埋め込み形成した。
【００４５】
次いで、図８（ｂ）に示すように、シリコン酸化膜１０３及びシリコン窒化膜１０２上に、シリコンソースにトリスジメチルアミノシラン（ＴＤＭＡＳ）、酸化剤にオゾンを用いたＡＬＤ法によりバリア層２４としてのシリコン酸化膜１２４を５ｎｍ堆積した。続いて、窒素雰囲気中にて９００℃で熱処理を行いシリコン酸化膜１２４を緻密化した。
【００４６】
次いで、図８（ｃ）に示すように、バリア層２４としてのシリコン酸化膜１２４上に、トリメチルアルミニウムと水蒸気を原料ガスとしたＡＬＤ法により、ブロック絶縁膜１５となるアルミナ膜１０５を１５ｎｍ堆積した。続いて、制御ゲート電極１６となる多結晶シリコン層／タングステンシリサイド層からなる２層構造の厚さ１００ｎｍの導電層１０６をＣＶＤ法で順次堆積した。
【００４７】
これ以降は、先の第１の実施形態と同様に、導電層１０６、アルミナ膜１０５、シリコン酸化１２４、シリコン窒化膜１０２を順次エッチング加工して、ゲート電極部を形成し、更にソース・ドレイン領域１７となる不純物拡散層を形成することにより、前記図６及び図７に示す構造の不揮発性半導体記憶装置が完成することになる。
【００４８】
このように本実施形態によれば、ブロック絶縁膜１５と素子分離絶縁膜１３との界面に、素子分離絶縁膜１３よりも高い密度のシリコン酸化膜からなるバリア層２４を設けることにより、ブロック絶縁膜１４の形成に伴う素子分離絶縁膜１３中への不純物拡散を抑制することができる。従って、先の第１の実施形態と同様の効果が得られる。さらに、バリア層２４としてシリコン酸化膜を用いていることから、バリア層２４中の電荷トラップを少なくすることができ、第１の実施形態よりも更に隣接セル間での電荷移動パスがなくなり、これにより優れた閾値変動抑制効果が得られる。
【００４９】
なお、本実施形態では、ブロック絶縁膜１５の下界面にシリコン酸化膜からなるバリア層２４を５ｎｍ堆積した。このバリア層２４の膜厚が厚くなるほど、ブロック絶縁膜１５を堆積する際の素子分離絶縁膜１３中への炭素や窒素等の不純物の拡散を抑制することができる。さらに、高密度シリコン酸化膜の膜厚が厚くなるほど、酸化剤の拡散バリア性も向上するため望ましい。しかし、シリコン酸化膜の膜厚を１０ｎｍ以上にしてしまうと全体の電気的な膜厚が厚くなることで、書込み／消去特性が劣化してしまうため、シリコン酸化膜厚は１０ｎｍ以下が望ましい。
【００５０】
また、上記の製造方法では、バリア層２４としてのシリコン酸化膜の堆積に、シリコンソースにＴＤＭＡＳ、酸化剤にオゾンを用いたＡＬＤ法を用いたが、勿論他の原料ガスを用いてもよく、またＬＰＣＶＤ法等の他の方法でシリコン酸化膜を形成しても、素子分離シリコン酸化膜より高密度な膜であれば同様の効果が得られる。また、上記製造方法ではシリコン酸化膜の緻密化のために、９００℃で熱処理を行ったが、堆積時の時点で素子分離シリコン酸化膜より高密度な膜であれば熱処理は無くても良い。堆積時の時点で密度が低い場合は、熱処理温度が高いほどシリコン酸化膜が緻密化されてよいが、１１００℃以上ではトンネル酸化膜の熱劣化によるメモリセルの信頼性低下を引き起こすため、緻密化熱処理は８００℃以上１１００℃以下が望ましい。
【００５１】
また、本実施形態では、素子分離絶縁膜１３及び電荷蓄積層１２とブロック絶縁膜１５との間にバリア層２４を形成したが、ブロック絶縁膜１５から素子分離絶縁膜１３への炭素や窒素等の不純物の拡散を抑制すればよい。従って、第１の実施形態の図５の例と同様に、素子分離絶縁膜１３とブロック絶縁膜１５との間のみにバリア層２４を形成するようにしても良い。
【００５２】
（第３の実施形態）
図９及び図１０は、本発明の第３の実施形態に係わる不揮発性半導体記憶装置の素子構造を示す断面図である。図９はワード線方向（チャネル幅方向）の断面を示し、図１０はビット線方向（チャネル長方向）の断面を示している。なお、図１及び図２と同一部分には同一符号を付して、その詳しい説明は省略する。
【００５３】
本実施形態が先の第１の実施形態と異なる点は、隣接セル間で電荷蓄積層だけではなくブロック絶縁膜も分離させるようにしたことにある。
【００５４】
シリコン基板（半導体基板）１０の表面上に、素子分離絶縁膜（ＳＴＩ）１３で囲まれた素子形成領域（ＡＡ）が設けられ、素子形成領域（ＡＡ）上にトンネル絶縁膜１１を介してシリコン窒化膜からなる電荷蓄積層１２が設けられ、電荷蓄積層１２上にブロック絶縁膜１５が設けられている。素子分離絶縁膜１３及びブロック絶縁膜１５上には、シリコン窒化膜からなるバリア層１４が設けられている。そして、このバリア層１４上に制御ゲート電極（ＣＧ）１６が設けられている。
【００５５】
ここで、図１０に示すように、電荷蓄積層１２，ブロック絶縁膜１５，バリア層１４，及び制御ゲート電極１６は、隣接するセル間でチャネル長方向に分離されている。そして、基板１０の表面部でゲート部分の両側にソース／ドレイン領域１７が形成されている。また、図９に示すように、トンネル絶縁膜１１，電荷蓄積層１２，及びブロック層１５は、隣接するセル間で素子分離絶縁膜１３によりチャネル幅方向に分離され、バリア層１４及び制御ゲート電極１６は、チャネル幅方向に連続して形成されている。
【００５６】
即ち、トンネル絶縁膜１１、電荷蓄積層１２、ブロック絶縁膜１５までが素子分離絶縁膜１３によって隣接セル間で分離されており、制御ゲート電極１６と素子分離絶縁膜１３との界面にバリア層１４が存在する構成となっている。
【００５７】
次に、図１１及び図１２を参照して本実施形態の不揮発性半導体記憶装置の製造方法を説明する。図１１及び図１２はチャネル幅方向の断面を示している。
【００５８】
まず、図１１（ａ）に示すように、所望の不純物をドーピングしたシリコン基板（半導体基板）１００の表面上に、トンネル絶縁膜１１として厚さ３ｎｍのトンネル酸化膜１０１を熱酸化法で形成した後、電荷蓄積層１２となる厚さ１０ｎｍのシリコン窒化膜１０２をＣＶＤ法で堆積した。続いて、トリメチルアルミニウムと水蒸気を原料ガスとしたＡＬＤ法により、ブロック絶縁膜１５となるアルミナ膜１０５を２０ｎｍ堆積した。その後、素子分離加工のためのマスク材となるシリコン窒化膜１１１をＣＶＤ法で堆積した。
【００５９】
次いで、図１１（ｂ）に示すように、第１のレジストマスク（図示せず）を用いたＲＩＥ法により、マスク材１１１、アルミナ膜１０５、シリコン窒化膜１０２、シリコン酸化膜１０１を順次エッチング加工し、さらにシリコン基板１００の露出領域をエッチングして深さ１００ｎｍの素子分離溝１１２を形成した。
【００６０】
次いで、図１１（ｃ）に示すように、全面に素子分離用のシリコン酸化膜１０３をＣＶＤ法により堆積し、素子分離溝１１２をシリコン酸化膜１０３で完全に埋め込んだ。続いて、表面部分のシリコン酸化膜１０３をＣＭＰ法で除去して、表面を平坦化した。このとき、マスク材１１１を露出させた。
【００６１】
次いで、図１２（ｄ）に示すように、露出したマスク材１１１を化学薬液等で選択的にエッチング除去した後、シリコン酸化膜１０３の露出面を希弗酸溶液を用いて、アルミナ膜１０５の表面と同じ高さまでエッチングした。
【００６２】
次いで、図１２（ｅ）に示すように、ブロック絶縁膜１５としてのアルミナ膜１０５の表面、素子分離絶縁膜１３としてのシリコン酸化膜１０３の表面に、シリコンソースにジクロロシラン、窒化剤にアンモニアラジカルを用いたＡＬＤ法により、バリア層１４となるシリコン窒化膜１０４を２ｎｍ堆積した。
【００６３】
続いて、制御ゲート電極１６として、ＰＤＭＡＴ（ペンタジメチルアミノタンタル）とアンモニアラジカルを用いたＡＬＤ法により窒化タンタル膜１３１を１０ｎｍ堆積し、さらにその上層にタングステンシリサイド層１３２をＣＶＤ法で堆積した。その後は、先に示したのと同様の方法を用いて不揮発性半導体メモリを完成させた。
【００６４】
このように、本実施形態の不揮発性半導体記憶装置は、図９に示すチャネル幅方向断面で電荷蓄積層１２が素子分離絶縁膜１３によって分離されているため、隣接セル間での電荷移動によるメモリ閾値の変動を抑制することができる。そして、素子分離絶縁膜１３と制御ゲート電極１６との界面にシリコン窒化膜からなるバリア層１４を有することで、タンタル，タングステン，チタン等の遷移金属や、アルミニウム元素を含有する材料を制御ゲート電極層として堆積する際に、炭素や窒素等の不純物を含むソースガスを用いても、これらの不純物が素子分離絶縁膜１３中に拡散するのを抑制することができる。従って、第１の実施形態と同様の効果が得られる。
【００６５】
なお、本実施形態では制御ゲート電極１６と素子分離絶縁膜１３との界面にＡＬＤ法によるシリコン窒化膜からなるバリア層１４を形成した。このバリア層１４の窒化膜厚が厚くなるほど、制御ゲート電極形成時の炭素や窒素等の不純物の拡散バリア性が向上して良いが、膜厚が３ｎｍ以上では書込み／消去動作時に界面バリア窒化膜層中に電荷がトラップしてしまい、結果としてメモリセルの書込み／消去特性、電荷保持特性を劣化させてしまう。そのため、バリア層１４のシリコン窒化膜厚としては１ｎｍ以上３ｎｍ以下が望ましい。
【００６６】
また、上記製造方法ではバリア層１４としてのシリコン窒化膜１０４の堆積に、シリコンソースにジクロロシラン、窒化剤にアンモニアラジカルを用いたＡＬＤ法を用いたが、勿論他の原料ガスを用いて堆積してもよい。ＡＬＤ法は薄膜領域においても膜厚が精度良く制御でき、また素子分離絶縁膜１３上でもモフォロジー良く堆積できるため本実施形態における界面バリアシリコン窒化膜層の成膜手法として望ましいが、ＬＰＣＶＤ法やラジカル窒化法等の他の方法によってシリコン窒化膜を形成しても、同様の効果が得られる。また、バリア層１４は必ずしもシリコン窒化膜でなくてもよい。例えば、第２の実施形態で示したように、素子分離絶縁膜１３に用いているシリコン酸化膜より密度の高いシリコン酸化膜であれば、制御ゲート電極形成時のソースガス中の不純物の素子分離絶縁膜中への拡散を抑制できるため、同様の効果が得られる。
【００６７】
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。第１，第２の実施形態では、素子分離絶縁膜を電荷蓄積層と同じ高さまでエッチングし、ブロック絶縁膜がワード線方向で水平となる構造を示したが、素子分離絶縁膜と電荷蓄積層の表面が水平でない場合においても適用可能である。例えば、第１の実施形態については図１３に示すような構造においても適用可能である。
【００６８】
前記図３（ｄ）に示す工程で、シリコン酸化膜１０３をシリコン窒化膜１０２よりも高く残して段差を形成しておき、この状態で、バリア層、ブロック絶縁膜及び制御ゲート電極を形成する。すると、段差の影響により、電荷蓄積層の中央部で制御ゲート電極の仮面が下側に凸に形成される。
【００６９】
中央部に電界が集中するため、チャネル領域の中央部を優先的に使用することができる。チャネル領域の側面では、ゲート部のエッチングによるダメージが発生していることがあり、このダメージ部分を使用しないことはデバイス特性的に有効となる。
【００７０】
また、第３の実施形態では、素子分離絶縁膜及びブロック絶縁膜と制御ゲートとの間にバリア層を形成したが、制御ゲート電極から素子分離絶縁膜への炭素や窒素等の不純物の拡散を抑制すればよいことから、素子分離絶縁膜と制御ゲートとの間のみにバリア層を形成するようにしても良い。さらに、第３の実施形態においても第２の実施形態と同様に、バリア層として、素子分離絶縁膜を構成するシリコン酸化膜よりも密度の高いシリコン酸化膜を用いることも可能である。
【００７１】
また、実施形態ではバリア層として、素子分離絶縁膜を構成するシリコン酸化膜よりも密度の高いシリコン酸化膜又はシリコン窒化膜を用いた例について説明したが、これらの代わりにシリコン酸窒化膜を形成しても良い。
【００７２】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【図面の簡単な説明】
【００７３】
【図１】第１の実施形態に係わる不揮発性半導体メモリの素子構造を説明するためのもので、ワード線方向（チャネル幅方向）の断面図。
【図２】第１の実施形態に係わる不揮発性半導体メモリの素子構造を説明するためのもので、ビット線方向（チャネル長方向）の断面図。
【図３】第１の実施形態に係わる不揮発性半導体メモリの製造工程を示す断面図。
【図４】第１の実施形態に係わる不揮発性半導体メモリの製造工程を示す断面図。
【図５】第１の実施形態の変形例を示す断面図。
【図６】第２の実施形態に係わる不揮発性半導体メモリの素子構造を説明するためのもので、ワード線方向（チャネル幅方向）の断面図。
【図７】第２の実施形態に係わる不揮発性半導体メモリの素子構造を説明するためのもので、ビット線方向（チャネル長方向）の断面図。
【図８】第２の実施形態に係わる不揮発性半導体メモリの製造工程を示す断面図。
【図９】第３の実施形態に係わる不揮発性半導体メモリの素子構造を説明するためのもので、ワード線方向（チャネル幅方向）の断面図。
【図１０】第３の実施形態に係わる不揮発性半導体メモリの素子構造を説明するためのもので、ビット線方向（チャネル長方向）の断面図。
【図１１】第３の実施形態に係わる不揮発性半導体メモリの製造工程を示す断面図。
【図１２】第３の実施形態に係わる不揮発性半導体メモリの製造工程を示す断面図。
【図１３】本発明の変形例を示す断面図。
【図１４】従来のＭＯＮＯＳ型不揮発性メモリのセル構造を示す断面図。
【図１５】従来のＭＯＮＯＳ型不揮発性メモリのセル構造を示す断面図。
【符号の説明】
【００７４】
１０，１００…シリコン基板（半導体基板）
１１…トンネル絶縁膜
１２，２２…電荷蓄積層
１３…素子分離絶縁膜
１４，２４…バリア層
１５…ブロック層
１６…制御ゲート電極
１７…ソース／ドレイン領域
１０１…シリコン酸化膜（トンネル絶縁膜）
１０２…シリコン窒化膜（電荷蓄積層）
１０３…シリコン酸化膜（素子分離絶縁膜）
１０４…シリコン窒化膜（バリア層）
１０５…アルミナ膜（ブロック層）
１０６…導電層（制御ゲート電極）
１１１…アモルファスシリコン膜
１１２…素子分離溝
１１３…シリコン窒化膜（マスク材）
１２４…シリコン酸化膜（バリア層）
１３１…窒化タンタル膜
１３２…タングステンシリサイド膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
2009253259.tif 000016
【図１５】
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