(57)【要約】【課題】キャパシタを集積化するとともに、高ＥＳＤ耐圧を実現する。【解決手段】本発明の一態様に係る半導体集積回路１０は、コンデンサ・マイクロフォン用の半導体集積回路であって、出力トランジスタＭＮ１のドレインと端子Ｂとの間に直列に接続された抵抗Ｒ５、抵抗Ｒ６と、出力トランジスタＭＮ１のソースと接続された端子Ｃと、抵抗Ｒ５と抵抗Ｒ６との接続点ｎ４と端子Ｃとの間に設けられたキャパシタＣ１と、キャパシタＣ１と並列に接続されたダイオードＤ３とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
コンデンサ・マイクロフォン用の半導体集積回路であって、
出力トランジスタのドレインと出力端子との間に直列に接続された第１抵抗、第２抵抗と、
前記出力トランジスタのソースと接続された電源端子と、
前記第１抵抗と前記第２抵抗との接続点と前記電源端子との間に設けられた第１キャパシタと、
前記第１キャパシタと並列に接続された第１ダイオードとを備える半導体集積回路。
【請求項２】
前記第２抵抗と前記出力端子との間に直列に接続された第３抵抗と、
前記第２抵抗と前記第３抵抗との接続点と前記電源端子との間に設けられた第２キャパシタと、
前記第２キャパシタと並列に接続された第２ダイオードとをさらに備える請求項１に記載の半導体集積回路。
【請求項３】
前記第１抵抗は、スパイラルインダクタから構成されることを特徴とする請求項１又は２に記載の半導体集積回路。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体集積回路と、
前記出力トランジスタのゲートに接続されたダイアフラムとを備えるコンデンサ・マイクロフォン。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路及びコンデンサ・マイクロフォンに関し、特に、コンデンサ・マイクロフォンに搭載する半導体集積回路及びこれを用いたコンデンサ・マイクロフォンに関する。
【背景技術】
【０００２】
コンデンサ・マイクロフォンでは、マイクロフォンの小型化に伴い、部品実装面積が減少している。そのため、実装部品の削減が望まれており、高周波カット用のキャパシタを集積化することが望まれている。しかしながら、キャパシタを集積化することでＥＳＤ耐圧の低下が問題となっている。通常、マイクロフォンにはＥＳＤテスト（ＩＥＣ６１０００−４−２）で８ｋＶの耐圧が要求されており、マイクロフォンのＥＳＤ耐圧を確保しつつ集積化をすることが望まれている。
【０００３】
図９に、特許文献１に記載の従来例の構成を示す。図９において、端子Ａはデバイス入力端子であり、一方は抵抗Ｒ１、Ｒ２を介して出力トランジスタＭＮ１のゲートに接続され、他方はコンデンサ・マイクロフォン２のダイアフラムＣ３に接続されている。端子Ｂは電源端子と出力端子とを共用した、出力・電源端子である。端子Ｂの一方は出力トランジスタＭＮ１のドレインに接続され、他方はコンデンサ・マイクロフォン２の端子Ｅに接続される。端子Ｅは、負荷抵抗ＲＬを介して電源ＶＤＤと接続されている。また、端子ＥはＡＣ信号の出力端子ＶＯＵＴと接続されている。
【０００４】
デバイス中の抵抗Ｒ１、Ｒ２、ダイオードＤ１、Ｄ２は保護回路であり、不要な場合は削除することも可能である。また、抵抗Ｒ３はデバイスの入力インピーダンスを決めるためのプルダウン抵抗であり、通常、数１００ＭΩ〜数十ＧΩまでのものが用いられる。抵抗Ｒ４はソース抵抗であり、ゲインの調整をする場合に使用される。なお、抵抗Ｒ４は不要な場合は削除することが可能である。
【０００５】
コンデンサ・マイクロフォン２のダイアフラムＣ３へ入力された電圧は出力トランジスタＭＮ１のゲートに入力され電流増幅をした後、出力端子ＶＯＵＴから出力される。これにより、入力信号を増幅しインピーダンス変換をする。端子Ｂと出力トランジスタＭＮ１のドレインの間には、ＲＦノイズ（８００ＭＨ〜２ＧＨｚ）を除去するためにキャパシタＣ１、Ｃ２が接地コンデンサとして配置されている。これらのキャパシタＣ１、Ｃ２はＲＦ信号に対してフィルタ機能としてはたらき、ＲＦノイズを低減する。
【０００６】
特許文献１に記載の従来例ではキャパシタＣ１、Ｃ２を集積化することで、小型化を実現している。従来例では、キャパシタＣ１、Ｃ２として容量１０ｐＦ、３３ｐＦが用いられている。しかしながら、一般的に、半導体に集積化された容量のサイズを大きくすることは難しく、１０ｐＦ、３３ｐＦの容量を実現する場合、チップのサイズが大きくなってしまう。
【０００７】
ゲート容量のように単位容量の大きい容量素子であればチップを小さくすることが可能であるが、単位容量が大きくなるとＥＳＤに弱くなる傾向があり、要求されるＥＳＤレベルを達成することが困難となる。このため、マイクロフォンの小型化のため集積化をすることと、ＥＳＤの耐性については相反するものであり、従来例の回路ではこれらを実現することが難しい。
【特許文献１】登録実用新案第３０８１１０６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
このように、キャパシタを集積化してチップサイズを小さくするとともに、高ＥＳＤ耐圧を実現することは困難である。
【課題を解決するための手段】
【０００９】
本発明の一態様に係る半導体集積回路は、コンデンサ・マイクロフォン用の半導体集積回路であって、出力トランジスタのドレインと出力端子との間に直列に接続された第１抵抗、第２抵抗と、前記出力トランジスタのソースと接続された電源端子と、前記第１抵抗と前記第２抵抗との接続点と前記電源端子との間に設けられた第１キャパシタと、前記第１キャパシタと並列に接続された第１ダイオードとを備えるものである。このように、第１抵抗と第２抵抗との接続点と電源端子との間に、第１キャパシタと第１ダイオードのセットが保護回路の一部として配置されている。これにより、ＥＳＤ電流の高周波成分は第１キャパシタを通して、低周波波分は第１ダイオードを通して放電される。
【００１０】
また、第１キャパシタと第１ダイオードに対して、それぞれ対称になるように第１抵抗及び第２抵抗が配置されている。第１キャパシタ、第１ダイオードの出力トランジスタ側に第１抵抗を設けることにより、内部回路側のインピーダンスを第１キャパシタ、第１ダイオードと比較して高くすることができ、ＥＳＤ電流から内部回路を保護することができる。また、第１キャパシタ、第１ダイオードの出力端子側に第２抵抗を設けることにより、回路全体の時定数を増加させ、ＥＳＤ放電時間を長くすることが可能であり、過電流による破壊から回路全体を守ることが可能である。さらに、これらの第１抵抗、第２抵抗、第１キャパシタ、第１ダイオードは、Ｔ型のローパスフィルタを構成しており、電源のＲＦノイズを除去し、低ノイズ、高ＥＳＤ耐圧のコンデンサ・マイクロフォン用半導体集積回路を実現することができる。
【発明の効果】
【００１１】
本発明によれば、キャパシタを集積化するとともに、高ＥＳＤ耐圧を実現することができる半導体集積回路及びコンデンサ・マイクロフォンを提案することができる。
【発明を実施するための最良の形態】
【００１２】
実施の形態１．
本発明の実施の形態１に係る半導体集積回路を用いたコンデンサ・マイクロフォンについて、図１及び図２を参照して説明する。図１は、本実施の形態に係る半導体集積回路１０の構成を示す図である。図２は、図１に示す半導体集積回路１０を用いたコンデンサ・マイクロフォン２０の構成を示す図である。図１に示すように、本実施の形態に係る半導体集積回路１０は、出力トランジスタＭＮ１、キャパシタＣ１、ダイオードＤ１、Ｄ２、Ｄ３、抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６を備えている。
【００１３】
図２に示すように、半導体集積回路１０の入力端子である端子Ａは、コンデンサ・マイクロフォン２０のダイアフラムＣ３に接続されている。端子Ｂはコンデンサ・マイクロフォン２０の端子Ｅに接続されている。本実施の形態においては、端子Ｂは、電源端子と出力端子とを共用した、電源・出力端子である。端子Ｅは負荷抵抗ＲＬを介して電源ＶＤＤと接続されている。また、端子ＥはＡＣ信号の出力端子ＶＯＵＴと接続されている。端子Ｃはコンデンサ・マイクロフォン２０の端子Ｄに接続されており、端子Ｄは接地電源ＧＮＤに接続されている。端子Ｃは、接地電源ＧＮＤに接続される電源端子である。このように、本発明においては、負荷抵抗ＲＬ以外に外部部品を必要としない。このため、コンデンサ・マイクロフォン２０の小型化を実現することができる。
【００１４】
図１に示すように、半導体集積回路１０の端子Ａと出力トランジスタＭＮ１のゲートとの間には、抵抗Ｒ１、Ｒ２が直列に接続されている。出力トランジスタＭＮ１としては、例えば、ＦＥＴ（電界効型トランジスタ）が用いられる。抵抗Ｒ１と抵抗Ｒ２との接続点ｎ１と端子Ｃとの間には、ダイオードＤ１が逆方向に設けられている。また、抵抗Ｒ１と抵抗Ｒ２との接続点ｎ２と端子Ｃとの間には、ダイオードＤ２が順方向に設けられている。なお、抵抗Ｒ１、Ｒ２、ダイオードＤ１、Ｄ２は保護回路であり、不要な場合は削除することも可能である。
【００１５】
抵抗Ｒ２と出力トランジスタＭＮ１のゲートとの間の接続点ｎ３と、端子Ｃとの間には抵抗Ｒ３が設けられている。抵抗Ｒ３はデバイスの入力インピーダンスを決めるためのプルダウン抵抗であり、通常、数１００ＭΩ〜数十ＧΩまでのものが用いられる。また、出力トランジスタＭＮ１のソースは、抵抗Ｒ４を介して、端子Ｃと接続されている。抵抗Ｒ４はソース抵抗であり、ゲインの調整をする場合に使用される。なお、抵抗Ｒ４は不要な場合は削除することが可能である。また、出力トランジスタＭＮ１のバックゲートは、端子Ｃに接続されている。
【００１６】
出力トランジスタＭＮ１のドレインは、抵抗Ｒ５、Ｒ６を介して、端子Ｂに接続されている。抵抗Ｒ５、Ｒ６は直列に接続されている。抵抗Ｒ５、Ｒ６としては、拡散抵抗又はポリシリコン抵抗などを用いることができる。抵抗Ｒ５と抵抗Ｒ６との間の接続点ｎ４と接地電源ＧＮＤに接続される端子Ｃとの間には、キャパシタＣ１が設けられている。キャパシタＣ１としては、ＭＯＳ容量、ＭＩＭ容量、ＭＩＰ（メタル−インシュレータ−ポリ）容量などが用いられる。
【００１７】
また、抵抗Ｒ５と抵抗Ｒ６との間の接続点ｎ５と接地電源ＧＮＤに接続される端子Ｃとの間には、ダイオードＤ３が逆方向に接続されている。すなわち、ダイオードＤ３は、キャパシタＣ１と並列に接続されている。ダイオードＤ３としては、ＰＮジャンクションダイオード又はＰ−ＭＯＳ、Ｎ−ＭＯＳを用いることができる。
【００１８】
コンデンサ・マイクロフォン２０のダイアフラムＣ３へ入力された電圧は、出力トランジスタＭＮ１のゲートに入力され、電流増幅をした後、出力端子ＶＯＵＴから出力される。これにより、入力信号を増幅しインピーダンス変換をすることができる。
【００１９】
実施の形態１に係る半導体集積回路１０においては、ＥＳＤ保護回路の一部として、キャパシタＣ１とダイオードＤ３とのセットが、抵抗Ｒ５と抵抗Ｒ６接続点と接地電源ＧＮＤに接続される端子Ｃとの間に設けられている。これにより、ＥＳＤ電流の高周波成分はキャパシタＣ１を通して、低周波波分はダイオードＤ３を通して接地電源ＧＮＤに流れる。
【００２０】
また、半導体集積回路１０では、キャパシタＣ１とダイオードＤ３に対して、それぞれ対称になるように抵抗Ｒ５、Ｒ６が配置されている。すなわち、キャパシタＣ１が接続された接続点ｎ４の出力トランジスタＭＮ１側には抵抗Ｒ５が配置され、ダイオードＤ３が接続された接続点ｎ５の端子Ｂ側には抵抗Ｒ６が配置されている。
【００２１】
接続点ｎ４の出力トランジスタＭＮ１側に抵抗Ｒ５を設けることにより、内部回路側のインピーダンスをキャパシタ、ダイオードと比較して高くすることができる。これにより、ＥＳＤ電流から内部回路を保護することができる。また、接続点ｎ５の電源ＶＤＤに接続される端子Ｂ側に抵抗Ｒ６を設けることにより、ＥＳＤのパルス電流の時定数を増加させ、放電時間を長くすることができる。これにより、過電流によるキャパシタＣ１、ダイオードＤ３の焼損などの破壊を防止することができる。
【００２２】
さらに、これらの２つの抵抗Ｒ５、Ｒ６、キャパシタＣ１、ダイオードＤ３は、Ｔ型のローパスフィルタとしても機能する。このため、比較的容易に８００ＭＨｚ〜２ＧＨｚの信号を減衰させることができ、電源ＶＤＤのＲＦノイズ（８００ＭＨｚ〜２ＧＨｚ）を除去することが可能である。一方、音声信号である〜２０ｋＨｚの信号に対しての劣化は生じない。これにより、低ノイズ、高ＥＳＤ耐圧のコンデンサ・マイクロフォン２０を実現することができる。
【００２３】
ここで、図３に示す本実施の形態に係る回路を用いたシミュレーションについて説明する。図３に示すように、抵抗Ｒ５＝Ｒ６＝１５０Ω、キャパシタＣ１＝２０ｐＦ、ダイオードＤ３のブレイクダウン電圧が８Ｖでブレイク時のＯＮ抵抗が０．２Ωのダイオードを用いた回路について、ＥＳＤ耐圧のシミュレーションを行った。ここでは、ＥＳＤ試験ＩＥＣ６１０００−４−２において、８ｋＶ時にドレイン端子にかかるドレイン電圧（Ｖｄｒａｉｎ）をシミュレーションした。また、負荷抵抗として、コンデンサ・マイクロフォンに用いられる出力抵抗と比較して十分に大きな１ＭΩを出力抵抗とした。
【００２４】
このシミュレーション結果を図４に示す。比較として、従来例のキャパシタのみの回路についても、同様のシミュレーションを行った。図４に示すように、従来のキャパシタのみからなる回路では、ピーク電圧が約１．７ｋＶであり、この電圧がドレイン端及びキャパシタ端にかかることがわかる。このことから、従来の回路では、ＥＳＤ耐圧が低いことが容易に推測できる。
【００２５】
一方、実施の形態１に係る回路では、ピーク電圧が１２Ｖであり、ドレイン端、キャパシタ端にかかる電圧が大幅に削減されている。これにより、ＥＳＤ特性は大幅に改善される。ピーク電流は、ダイオードのブレイクダウン電圧と寄生抵抗により決まっており、これらの値を小さく設計することでさらにドレイン端、キャパシタ端にかかるピーク電圧を下げることができる。
【００２６】
また、図５に高周波通過特性のシミュレーション結果を示す。図５に示すように、従来例では、８００ＭＨｚで−８ｄＢ、２ＧＨｚで−１７ｄＢである。これに対し、実施の形態１に係る回路では、８００ＭＨｚで−３３ｄＢ、２ＧＨｚで−４０ｄＢであり、高周波ノイズの除去にも有効である。
【００２７】
従来回路では、ＲＦノイズ低減のためのキャパシタの内蔵はチップ面積の増大、ＥＳＤ耐圧の悪化を招き実現が困難であった。しかしながら、本発明に係る半導体集積回路１０を用いることで、高ＥＳＤ耐圧を維持したまま、ＲＦノイズを低減させることが可能であり、従来外付けをしていた部品を集積化することが可能である。
【００２８】
実施の形態２．
本発明の実施の形態２に係る半導体集積回路１１について図６を参照して説明する。図６は、本実施の形態に係る半導体集積回路１１の構成を示す図である。図６において、図１と同一の構成要素には同一の符号を付し、説明を適宜省略する。
【００２９】
図６に示すように、本実施の形態に係る半導体集積回路１１では、出力トランジスタＭＮ１のドレインは、抵抗Ｒ５、Ｒ６、Ｒ７を介して、端子Ｂに接続されている。抵抗Ｒ５、Ｒ６、Ｒ７は直列に接続されている。抵抗Ｒ５と抵抗Ｒ６との間の接続点ｎ４と端子Ｃとの間には、キャパシタＣ１が設けられている。また、抵抗Ｒ５と抵抗Ｒ６との間の接続点ｎ５と端子Ｃとの間には、ダイオードＤ３が逆方向に接続されている。すなわち、ダイオードＤ３は、キャパシタＣ１と並列に接続されている。
【００３０】
また、抵抗Ｒ６と抵抗Ｒ７との間の接続点ｎ６と端子Ｃとの間には、キャパシタＣ２が設けられている。また、抵抗Ｒ６と抵抗Ｒ７との間の接続点ｎ８と端子Ｃとの間には、ダイオードＤ４が逆方向に接続されている。すなわち、ダイオードＤ４は、キャパシタＣ２と並列に接続されている。なお、図２に示すように、端子Ｃは、コンデンサ・マイクロフォン２０の端子Ｄを介して、接地電源ＧＮＤに接続される。
【００３１】
このように、実施の形態２に係る半導体集積回路１０においては、ＥＳＤ保護回路の一部として、キャパシタＣ１とダイオードＤ３とのセットが抵抗Ｒ５と抵抗Ｒ６接続点と接地電源ＧＮＤに接続される端子Ｃとの間に設けられている。さらに、キャパシタＣ２とダイオードＤ４とのセットが抵抗Ｒ６と抵抗Ｒ７接続点と接地電源ＧＮＤに接続される端子Ｃとの間に設けられている。このように、キャパシタとダイオードのセットを２段構成にすることにより、ＲＦノイズの通過特性を改善することができる。
【００３２】
図７に、本実施の形態に係る回路を用いた場合の高周波通過特性のシミュレーション結果を示す。図７に示すように、従来例では、８００ＭＨｚで−８ｄＢ、２ＧＨｚで−１７ｄＢである。これに対し、実施の形態２に係る回路では、８００ＭＨｚで−５２ｄＢ、２ＧＨｚで−７２ｄＢであり、高周波ノイズをさらに除去することが可能となる。
【００３３】
また、キャパシタとダイオードのセットを２段構成にすることにより、ＥＳＤによるピーク電圧は、ダイオードＤ３、Ｄ４のブレイクダウン電圧と略同等の８Ｖまで減少し、さらにＥＳＤ保護能力を向上させることができる。以上の結果から、高ＥＳＤ耐圧及び低ＲＦノイズを実現することができる。
【００３４】
実施の形態３．
本発明の実施の形態３に係る半導体集積回路１２について図８を参照して説明する。図８は、本実施の形態に係る半導体集積回路１２の構成を示す図である。図８において、図１と同一の構成要素には同一の符号を付し、説明を適宜省略する。
【００３５】
図８に示すように、本実施の形態に係る半導体集積回路１２は、図１に示す抵抗Ｒ５がインダクタンスＬ１に置き換えられている。このように、出力トランジスタＭＮ１のゲートと接続点ｎ４との間にインダクタンスＬ１を設けた場合でも、実施の形態１と同様の効果を期待することができる。インダクタンスＬ１としては、例えば、スパイラルインダクタを用いることができる。インダクタンスＬ１は配線抵抗を大きくし、抵抗Ｒ５と同程度の抵抗になるように設計をする。インダクタンスＬ１は金属抵抗として働くため、抵抗Ｒ５と同様の原理により、インピーダンスを高くすることができ、ＥＳＤ電流から内部回路を保護することができる。
【００３６】
また、インダクタンスＬ１は、ノイズの高周波成分に対してはＱ値が低いため、誘電体損を生じる。結果として、８００ＭＨｚ〜２ＧＨｚでの通過特性を悪化させるため、ＲＦノイズを除去し、低ノイズのコンデンサ・マイクロフォンを実現可能である。
【００３７】
以上説明したように、本発明によれば、コンデンサ・マイクロフォン用の半導体集積回路において、キャパシタを内蔵してコンデンサ・マクロフォンの小型化を実現することができるとともに、高ＥＳＤ耐圧を実現することができる。
【図面の簡単な説明】
【００３８】
【図１】実施の形態１に係る半導体集積回路の構成を示す図である。
【図２】実施の形態１に係る半導体集積回路を用いたコンデンサ・マイクロフォンの構成を示す図である。
【図３】ＥＳＤシミュレーションを実施した半導体集積回路の構成を示す図である。
【図４】図３に示す半導体集積回路のＥＳＤのシミュレーション結果を示すグラフである。
【図５】図３に示す半導体集積回路の高周波通過特性のシミュレーション結果を示すグラフである。
【図６】実施の形態２に係る半導体集積回路の構成を示す図である。
【図７】実施の形態２に係る半導体集積回路の高周波通過特性のシミュレーション結果を示すグラフである。
【図８】実施の形態３に係る半導体集積回路の構成を示す図である。
【図９】従来のコンデンサ・マイクロフォンの構成を示す図である。
【符号の説明】
【００３９】
１０、１１、１２  半導体集積回路
２０  コンデンサ・マイクロフォン
Ｃ１、Ｃ２  キャパシタ
Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６  抵抗
Ｄ１、Ｄ２、Ｄ３、Ｄ４  ダイオード
ＭＮ１  出力トランジスタ
ＲＬ  負荷抵抗
Ｌ１  インダクタンス
【図１】
2009225100.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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