(57)【要約】【課題】ヒューズのカッティング有無によってスペックで定められた駆動力以外の駆動力にデータドライバの駆動力を調節できるようにすることによって、使用者の要求に合わせてデータドライバの駆動力を容易に調節できるようにした駆動能力調節回路及びデータ出力回路を提供する。【解決手段】ヒューズのカッティング有無によってヒューズ信号を生成するヒューズ信号生成部と、前記ヒューズ信号に応答して選択信号を生成する選択信号生成部と、設定信号を受信し、前記選択信号に応答して駆動制御信号を生成する駆動制御信号生成部と、前記駆動制御信号をデコーディングして駆動信号を生成する駆動信号生成部と、を含む駆動能力調節回路を構成する。【選択図】図１
2009225421.tif 000002
【特許請求の範囲】
【請求項１】
ヒューズのカッティング有無によってヒューズ信号を生成するヒューズ信号生成部と、
前記ヒューズ信号に応答して選択信号を生成する選択信号生成部と、
設定信号を受信し、前記選択信号に応答して駆動制御信号を生成する駆動制御信号生成部と、
前記駆動制御信号をデコーディングして駆動信号を生成する駆動信号生成部と、
を含むことを特徴とする駆動能力調節回路。
【請求項２】
前記ヒューズ信号生成部は、
前記ヒューズがカッティングされる場合にイネーブルされるヒューズ信号を生成することを特徴とする請求項１に記載の駆動能力調節回路。
【請求項３】
前記ヒューズ信号生成部は、
電源電圧と第１ノードとの間に連結されたヒューズと、
前記第１ノードと接地電圧との間に連結され、パワーアップ信号に応答して前記第１ノードをプルダウン駆動する第１プルダウン素子と、
前記第１ノードの信号を反転させて第２ノードに出力するインバータと、
前記第２ノードの信号に応答して前記第１ノードをプルダウン駆動する第２プルダウン素子と、
前記第２ノードの信号をバッファリングして前記ヒューズ信号を出力するバッファと、
を含むことを特徴とする請求項１に記載の駆動能力調節回路。
【請求項４】
前記選択信号生成部は、
第１乃至第３設定信号を受信してイネーブル信号を生成する設定信号感知部と、
前記イネーブル信号に応答して前記ヒューズ信号の伝達を制御する伝達素子と、
前記伝達素子から伝達された信号をバッファリングして選択信号及び反転選択信号を生成するバッファ部と、
を含むことを特徴とする請求項１に記載の駆動能力調節回路。
【請求項５】
前記設定信号感知部は、
前記第１乃至第３設定信号が既設定された組合である場合にイネーブルされるイネーブル信号を生成することを特徴とする請求項４に記載の駆動能力調節回路。
【請求項６】
前記伝達素子は、
前記イネーブル信号と前記ヒューズ信号を受信して否定論理積演算を行うことを特徴とする請求項４に記載の駆動能力調節回路。
【請求項７】
前記駆動制御信号生成部は、
前記選択信号に応答して第１設定信号から第１駆動制御信号を生成する第１駆動制御信号生成部と、
前記選択信号に応答して第２設定信号から第２駆動制御信号を生成する第２駆動制御信号生成部と、
前記選択信号に応答して第３設定信号から第３駆動制御信号を生成する第３駆動制御信号生成部と、
を含むことを特徴とする請求項１に記載の駆動能力調節回路。
【請求項８】
前記第１駆動制御信号生成部は、
前記選択信号に応答して前記第１設定信号を反転させて前記第１駆動制御信号として伝達する第１伝達部と、
前記選択信号に応答して前記第１設定信号を前記第１駆動制御信号として伝達する第２伝達部と、
を含むことを特徴とする請求項７に記載の駆動能力調節回路。
【請求項９】
前記第１伝達部は、
前記第１設定信号と接地電圧を選択的に伝達するスイッチと、
前記選択信号によって駆動され、前記スイッチの出力信号を反転させて出力するインバータと、
を含むことを特徴とする請求項８に記載の駆動能力調節回路。
【請求項１０】
前記第２駆動制御信号生成部は、
前記選択信号に応答して前記第２設定信号を反転させて前記第２駆動制御信号として伝達する第１伝達部と、
前記選択信号に応答して前記第２設定信号を前記第２駆動制御信号として伝達する第２伝達部と、
を含むことを特徴とする請求項７に記載の駆動能力調節回路。
【請求項１１】
前記第１伝達部は、
前記第２設定信号と接地電圧を選択的に伝達するスイッチと、
前記選択信号によって駆動され、前記スイッチの出力信号を反転させて出力するインバータと、
を含むことを特徴とする請求項１０に記載の駆動能力調節回路。
【請求項１２】
前記第３駆動制御信号生成部は、
前記選択信号に応答して前記第３設定信号を反転させて前記第３駆動制御信号として伝達する第１伝達部と、
前記選択信号に応答して前記第３設定信号を前記第３駆動制御信号として伝達する第２伝達部と、
を含むことを特徴とする請求項７に記載の駆動能力調節回路。
【請求項１３】
前記第１伝達部は、
前記第３設定信号と接地電圧を選択的に伝達するスイッチと、
前記選択信号によって駆動され、前記スイッチの出力信号を反転させて出力するインバータと、
を含むことを特徴とする請求項１２に記載の駆動能力調節回路。
【請求項１４】
前記駆動信号生成部は、
第１乃至第３駆動制御信号をプリデコーディングして第１乃至第３デコーディング信号を生成するプリデコーダと、
前記第１乃至第３デコーディング信号及び第１乃至第３駆動制御信号を受信しデコーディングして第１乃至第４駆動信号を生成するデコーダと、
を含むことを特徴とする請求項１に記載の駆動能力調節回路。
【請求項１５】
前記プリデコーダは、
前記第３駆動制御信号を反転させて前記第１デコーディング信号を生成する第１プリデコーダと、
前記第２駆動制御信号と前記第１デコーディング信号を受信し論理演算を行って前記第２デコーディング信号を生成する第１論理素子を含む第２プリデコーダと、
前記第１駆動制御信号及び前記第１デコーディング信号を受信し論理演算を行って前記第３デコーディング信号を生成する第２論理素子を含む第３プリデコーダと、
を含むことを特徴とする請求項１４に記載の駆動能力調節回路。
【請求項１６】
前記第１プリデコーダは、
前記第３駆動制御信号と接地電圧を選択的に伝達するスイッチと、
前記スイッチの出力信号を反転させて出力するインバータと、
を含むことを特徴とする請求項１５に記載の駆動能力調節回路。
【請求項１７】
前記デコーダは、
前記第３デコーディング信号及び第１及び第２駆動制御信号を受信して第４デコーディング信号を生成する第１論理素子と、前記第１デコーディング信号及び前記第４デコーディング信号を受信して前記第３駆動信号を生成する第２論理素子と、から構成された第１デコーダを含むことを特徴とする請求項１４に記載の駆動能力調節回路。
【請求項１８】
前記デコーダは、
前記第２乃至第４デコーディング信号に応答して前記第１駆動信号を生成する第２デコーダと、
前記第１、第３及び第４デコーディング信号を受信して前記第２駆動信号を生成する第３デコーダと、
前記第３駆動制御信号を受信して前記第４駆動信号を生成する第４デコーダと、
を含むことを特徴とする請求項１４に記載の駆動能力調節回路。
【請求項１９】
前記第２デコーダは、
前記第２乃至第４デコーディング信号を受信して論理演算を行う論理素子と、
前記第４デコーディング信号と接地電圧を選択的に伝達するスイッチと、
前記論理素子の出力信号と前記スイッチの出力信号を受信して論理演算を行う論理部と、
を含むことを特徴とする請求項１８に記載の駆動能力調節回路。
【請求項２０】
前記第３デコーダは、
前記第１、第３及び第４デコーディング信号を受信して否定論理積演算を行うことを特徴とする請求項１８に記載の駆動能力調節回路。
【請求項２１】
前記第４デコーダは、
前記第３駆動制御信号と接地電圧を選択的に伝達するスイッチと、
前記スイッチの出力信号をバッファリングするバッファと、
を含むことを特徴とする請求項１８に記載の駆動能力調節回路。
【請求項２２】
前記設定信号は、ＥＭＲＳ（Extended  Mode  Register  Set）信号によって設定されることを特徴とする請求項１に記載の駆動能力調節回路。
【請求項２３】
ＥＭＲＳ（Extended  Mode  Register  Set）信号によって設定される設定信号を受信し、ヒューズのカッティング有無によって駆動信号を生成する駆動能力調節部と、
前記駆動信号を受信して駆動力が調節されるデータドライバと、
前記データドライバで駆動されたデータが出力されるデータ出力パッドと、
を含むことを特徴とするデータ出力回路。
【請求項２４】
前記データドライバは、
プルアップ信号及びプルダウン信号に応答してデータ出力端を駆動する第１及び第２駆動部を含み、当該第１駆動部は、第１駆動信号に応答して駆動され、当該第２駆動部は、第２駆動信号に応答して駆動されることを特徴とする請求項２３に記載のデータ出力回路。
【請求項２５】
前記駆動能力調節部は、
前記ヒューズのカッティング有無によってヒューズ信号を生成するヒューズ信号生成部と、
前記ヒューズ信号に応答して選択信号を生成する選択信号生成部と、
設定信号を受信し、前記選択信号に応答して駆動制御信号を生成する駆動制御信号生成部と、
前記駆動制御信号をデコーディングして駆動信号を生成する駆動信号生成部と、
を含むことを特徴とする請求項２３に記載のデータ出力回路。
【請求項２６】
前記ヒューズ信号生成部は、
前記ヒューズがカッティングされる場合にイネーブルされるヒューズ信号を生成することを特徴とする請求項２５に記載のデータ出力回路。
【請求項２７】
前記選択信号生成部は、
第１乃至第３設定信号を受信し、前記第１乃至第３設定信号が既設定された組合である場合にイネーブルされるイネーブル信号を生成する設定信号感知部と、
前記イネーブル信号に応答して前記ヒューズ信号の伝達を制御する伝達素子と、
前記伝達素子から伝達された信号をバッファリングして選択信号及び反転選択信号を生成するバッファ部と、
を含むことを特徴とする請求項２５に記載のデータ出力回路。
【請求項２８】
前記駆動制御信号生成部は、
前記選択信号に応答して第１設定信号から第１駆動制御信号を生成する第１駆動制御信号生成部と、
前記選択信号に応答して第２設定信号から第２駆動制御信号を生成する第２駆動制御信号生成部と、
前記選択信号に応答して第３設定信号から第３駆動制御信号を生成する第３駆動制御信号生成部と、
を含むことを特徴とする請求項２５に記載のデータ出力回路。
【請求項２９】
前記第１駆動制御信号生成部は、
前記選択信号に応答して前記第１設定信号を反転させて前記第１駆動制御信号として伝達する第１伝達部と、
前記選択信号に応答して前記第１設定信号を前記第１駆動制御信号として伝達する第２伝達部と、
を含むことを特徴とする請求項２８に記載のデータ出力回路。
【請求項３０】
前記第２駆動制御信号生成部は、
前記選択信号に応答して前記第２設定信号を反転させて前記第２駆動制御信号として伝達する第１伝達部と、
前記選択信号に応答して前記第２設定信号を前記第２駆動制御信号として伝達する第２伝達部と、
を含むことを特徴とする請求項２８に記載のデータ出力回路。
【請求項３１】
前記第３駆動制御信号生成部は、
前記選択信号に応答して前記第３設定信号を反転させて前記第３駆動制御信号として伝達する第１伝達部と、
前記選択信号に応答して前記第３設定信号を前記第３駆動制御信号として伝達する第２伝達部と、
を含むことを特徴とする請求項２８に記載のデータ出力回路。
【請求項３２】
前記駆動信号生成部は、
第１乃至第３駆動制御信号をプリデコーディングして第１乃至第３デコーディング信号を生成するプリデコーダと、
前記第１乃至第３デコーディング信号及び第１乃至第３駆動制御信号を受信しデコーディングして第１乃至第４駆動信号を生成するデコーダと、
を含むことを特徴とする請求項２５に記載のデータ出力回路。
【請求項３３】
前記プリデコーダは、
前記第３駆動制御信号を反転させて前記第１デコーディング信号を生成する第１プリデコーダと、
前記第２駆動制御信号と前記第１デコーディング信号を受信し論理演算を行って前記第２デコーディング信号を生成する第１論理素子を含む第２プリデコーダと、
前記第１駆動制御信号及び前記第１デコーディング信号を受信し論理演算を行って前記第３デコーディング信号を生成する第２論理素子を含む第３プリデコーダと、
を含むことを特徴とする請求項３２に記載のデータ出力回路。
【請求項３４】
前記第１プリデコーダは、
前記第３駆動制御信号と接地電圧を選択的に伝達するスイッチと、
前記スイッチの出力信号を反転させて出力するインバータと、
を含むことを特徴とする請求項３３に記載のデータ出力回路。
【請求項３５】
前記デコーダは、
前記第３デコーディング信号及び第１及び第２駆動制御信号を受信して第４デコーディング信号を生成する第１論理素子と、前記第１デコーディング信号及び前記第４デコーディング信号を受信して前記第３駆動信号を生成する第２論理素子とから構成された第１デコーダを含むことを特徴とする請求項３２に記載のデータ出力回路。
【請求項３６】
前記デコーダは、
前記第２乃至第４デコーディング信号に応答して前記第１駆動信号を生成する第２デコーダと、
前記第１、第３及び第４デコーディング信号を受信して前記第２駆動信号を生成する第３デコーダと、
前記第３駆動制御信号を受信して前記第４駆動信号を生成する第４デコーダと、
を含むことを特徴とする請求項３２に記載のデータ出力回路。
【請求項３７】
前記第２デコーダは、
前記第２乃至第４デコーディング信号を受信して論理演算を行う論理素子と、
前記第４デコーディング信号と接地電圧を選択的に伝達するスイッチと、
前記論理素子の出力信号と前記スイッチの出力信号を受信して論理演算を行う論理部と、
を含むことを特徴とする請求項３６に記載のデータ出力回路。
【請求項３８】
前記第４デコーダは、
前記第３駆動制御信号と接地電圧を選択的に伝達するスイッチと、
前記スイッチの出力信号をバッファリングするバッファと、
を含むことを特徴とする請求項３６に記載のデータ出力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ出力回路に係り、より具体的には、データドライバの駆動力を使用者の要求に合わせて容易に調節できるようにした駆動能力調節回路に関する。
【背景技術】
【０００２】
通常の半導体メモリ装置は、データを入力させるデータ入力部と、データ入力部を介して伝達されたデータ信号を処理するためのコア領域と、コア領域で処理したデータを外部に出力するためのデータ出力部と、を備えている。データの入出力のためには、データ入力パッドとデータ出力パッドとが備えられるが、データ入力部とデータ出力部とはそれぞれ、データ入力パッドとデータ出力パッドに連結されている。
【０００３】
最近では、半導体装置のパッドを減らすために、一枚のパッドにデータを入出力させることのできるデータ入出力パッドが多く使われてきている。
【０００４】
データが半導体メモリ装置に伝達される場合には、十分に大きい信号として伝達されるが、コア領域で処理されて出力されるデータは、非常に小さい信号として出力されるため、データ出力部は、コア領域から伝達されるデータによって外部の大きいロードをプルアップ又はプルダウンさせるために、駆動力（Driving  Strength）を大きく持たなければならない。従って、データ出力部には、データドライバが備えられる。
【０００５】
現在、モバイルＤＲＡＭでは、ＥＭＲＳ（Extended  Mode  Register  Set）信号によってデータドライバの駆動力を調節して使用しているが、データドライバの駆動力を第１駆動力（FULL）、第２駆動力（Half）、第３駆動力（Quarter）、及び第４駆動力（Octant）に調節するスペック（Specification）が主に用いられる。ここで、第１駆動力（FULL）はデータドライバの駆動力を全部使用するのを意味し、第２駆動力（Half）は半分、第３駆動力（Quarter）は１／４、第４駆動力（Octant）は１／８を使用するのを意味する。
【０００６】
本出願と関連のある技術が、特許文献１に開示されている。
【特許文献１】米国特許出願公開第２００８０００８２８３号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、データドライバの駆動力を第１駆動力（FULL）、第２駆動力（Half）、第３駆動力（Quarter）、及び第４駆動力（Octant）に調節するスペック（Specification）を適用して設計した半導体メモリ装置では、使用者が要求に十分に対応できない状況が発生することができる。即ち、使用者が、スペックで定められたのと異なる駆動力（例えば、データドライバの駆動力を３／４だけのみ使用）にデータドライバの駆動力を調節しようとしても、半導体メモリ装置の設計が完了した状態では調節が不可能になったり、制限的にしか変更できないという問題があった。
【０００８】
そこで、本発明は、上記の問題点を解決するためになされたもので、その目的の一つは、ヒューズのカッティング有無によってスペックで定められた駆動力以外の駆動力にデータドライバの駆動力を調節できるようにすることによって、使用者の要求に合わせてデータドライバの駆動力を容易に調節できるようにした駆動能力調節回路及びデータ出力回路を提供することにある。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明の駆動能力調節回路は、ヒューズのカッティング有無によってヒューズ信号を生成するヒューズ信号生成部と、前記ヒューズ信号に応答して選択信号を生成する選択信号生成部と、設定信号を受信し、前記選択信号に応答して駆動制御信号を生成する駆動制御信号生成部と、前記駆動制御信号をデコーディングして駆動信号を生成する駆動信号生成部と、を含む。
【００１０】
本発明において、前記ヒューズ信号生成部は、前記ヒューズがカッティングされる場合にイネーブルされるヒューズ信号を生成することが好ましい。
【００１１】
本発明において、前記ヒューズ信号生成部は、電源電圧と第１ノードとの間に連結されたヒューズと、前記第１ノードと接地電圧との間に連結され、パワーアップ信号に応答して前記第１ノードをプルダウン駆動する第１プルダウン素子と、前記第１ノードの信号を反転させて第２ノードに出力するインバータと、前記第２ノードの信号に応答して前記第１ノードをプルダウン駆動する第２プルダウン素子と、前記第２ノードの信号をバッファリングして前記ヒューズ信号を出力するバッファと、を含む。
【００１２】
本発明において、前記選択信号生成部は、第１乃至第３設定信号を受信してイネーブル信号を生成する設定信号感知部と、前記イネーブル信号に応答して前記ヒューズ信号の伝達を制御する伝達素子と、前記伝達素子から伝達された信号をバッファリングして選択信号及び反転選択信号を生成するバッファ部と、を含む。
【００１３】
本発明において、前記設定信号感知部は、前記第１乃至第３設定信号が既設定された組合である場合にイネーブルされるイネーブル信号を生成することが好ましい。
【００１４】
本発明において、前記駆動制御信号生成部は、前記選択信号に応答して第１設定信号から第１駆動制御信号を生成する第１駆動制御信号生成部と、前記選択信号に応答して第２設定信号から第２駆動制御信号を生成する第２駆動制御信号生成部と、前記選択信号に応答して第３設定信号から第３駆動制御信号を生成する第３駆動制御信号生成部と、を含む。
【００１５】
本発明において、前記第１駆動制御信号生成部は、前記選択信号に応答して前記第１設定信号を反転させて前記第１駆動制御信号として伝達する第１伝達部と、前記選択信号に応答して前記第１設定信号を前記第１駆動制御信号として伝達する第２伝達部と、を含む。
【００１６】
本発明において、前記第１伝達部は、前記第１設定信号と接地電圧を選択的に伝達するスイッチと、前記選択信号によって駆動され、前記スイッチの出力信号を反転させて出力するインバータと、を含む。
【００１７】
本発明において、前記第２駆動制御信号生成部は、前記選択信号に応答して前記第２設定信号を反転させて前記第２駆動制御信号として伝達する第１伝達部と、前記選択信号に応答して前記第２設定信号を前記第２駆動制御信号として伝達する第２伝達部と、を含む。
【００１８】
本発明において、前記第１伝達部は、前記第２設定信号と接地電圧を選択的に伝達するスイッチと、前記選択信号によって駆動され、前記スイッチの出力信号を反転させて出力するインバータと、を含む。
【００１９】
本発明において、前記第３駆動制御信号生成部は、前記選択信号に応答して前記第３設定信号を反転させて前記第３駆動制御信号として伝達する第１伝達部と、前記選択信号に応答して前記第３設定信号を前記第３駆動制御信号として伝達する第２伝達部と、を含む。
【００２０】
本発明において、前記第１伝達部は、前記第３設定信号と接地電圧を選択的に伝達するスイッチと、前記選択信号によって駆動され、前記スイッチの出力信号を反転させて出力するインバータと、を含む。
【００２１】
本発明において、前記駆動信号生成部は、第１乃至第３駆動制御信号をプリデコーディングして第１乃至第３デコーディング信号を生成するプリデコーダと、前記第１乃至第３デコーディング信号及び第１乃至第３駆動制御信号を受信しデコーディングして第１乃至第４駆動信号を生成するデコーダと、を含む。
【００２２】
本発明において、前記プリデコーダは、前記第３駆動制御信号を反転させて前記第１デコーディング信号を生成する第１プリデコーダと、前記第２駆動制御信号と前記第１デコーディング信号を受信し論理演算を行って前記第２デコーディング信号を生成する第１論理素子を含む第２プリデコーダと、前記第１駆動制御信号及び前記第１デコーディング信号を受信し論理演算を行って前記第３デコーディング信号を生成する第２論理素子を含む第３プリデコーダと、を含む。
【００２３】
本発明において、前記第１プリデコーダは、前記第３駆動制御信号と接地電圧を選択的に伝達するスイッチと、前記スイッチの出力信号を反転させて出力するインバータと、を含む。
【００２４】
本発明において、前記デコーダは、前記第３デコーディング信号及び第１及び第２駆動制御信号を受信して第４デコーディング信号を生成する第１論理素子と、前記第１デコーディング信号及び前記第４デコーディング信号を受信して前記第３駆動信号を生成する第２論理素子と、から構成された第１デコーダを含む。
【００２５】
本発明において、前記デコーダは、前記第２乃至第４デコーディング信号に応答して前記第１駆動信号を生成する第２デコーダと、前記第１、第３及び第４デコーディング信号を受信して前記第２駆動信号を生成する第３デコーダと、前記第３駆動制御信号を受信して前記第４駆動信号を生成する第４デコーダと、を含む。
【００２６】
本発明において、前記第２デコーダは、前記第２乃至第４デコーディング信号を受信して論理演算を行う論理素子と、前記第４デコーディング信号と接地電圧を選択的に伝達するスイッチと、前記論理素子の出力信号と前記スイッチの出力信号を受信して論理演算を行う論理部と、を含む。
【００２７】
本発明において、前記第４デコーダは、前記第３駆動制御信号と接地電圧を選択的に伝達するスイッチと、前記スイッチの出力信号をバッファリングするバッファと、を含む。
【００２８】
本発明において、前記設定信号は、ＥＭＲＳ（Extended  Mode  Register  Set）信号によって設定されることが好ましい。
【００２９】
また、本発明は、ＥＭＲＳ（Extended  Mode  Register  Set）信号によって設定される設定信号を受信し、ヒューズカッティング有無によって駆動信号を生成する駆動能力調節部と、前記駆動信号を受信し、駆動力が調節されるデータドライバと、前記データドライバで駆動されたデータが出力されるデータ出力パッドと、を含む。
【００３０】
本発明において、前記データドライバは、プルアップ信号及びプルダウン信号に応答してデータ出力端を駆動する第１及び第２駆動部を含むものの、前記第１駆動部は第１駆動信号に応答して駆動され、前記第２駆動部は第２駆動信号に応答して駆動されることが好ましい。
【発明の効果】
【００３１】
本発明に係る駆動能力調節回路及びデータ出力回路によれば、ヒューズのカッティングの有無によってスペックで定められた駆動力以外の駆動力にデータドライバの駆動力を調節できるようにしたため、使用者の要求に合わせてデータドライバの駆動力を容易に調節することが可能になる。
【発明を実施するための最良の形態】
【００３２】
以下、本発明の好ましい実施の形態に対し、図面に基づいて詳しく説明する。ただし、下記の実施形態は、本発明を例示するためのもので、本発明の権利保護範囲がこれらの実施形態によって制限されることはない。
【００３３】
先ず、本実施形態に係るデータ出力回路の概略構成及び機能について、図１乃至８を用いて説明する。なお、図１は、本発明の一実施形態に係るデータ出力回路の構成を示すブロック図であり、図２は、図１に示すデータ出力回路に含まれたヒューズ信号生成部の回路図であり、図３は、図１に示すデータ出力回路に含まれた選択信号生成部の回路図であり、図４は、図１に示すデータ出力回路に含まれた第１駆動制御信号生成部の回路図であり、図５は、図１に示すデータ出力回路に含まれた第２駆動制御信号生成部の回路図であり、図６は、図１に示すデータ出力回路に含まれた第３駆動制御信号生成部の回路図であり、図７は、図１に示すデータ出力回路に含まれた駆動信号生成部の回路図であり、図８は、図１に示すデータ出力回路に含まれたデータドライバの回路図である。
【００３４】
図１に示すように、本実施形態に係るデータ出力回路は、ヒューズ信号生成部１、選択信号生成部２、駆動制御信号生成部３、駆動信号生成部４、データドライバ５、及びデータ出力パッド６を備えて構成される。
【００３５】
ここで、ヒューズ信号生成部１、選択信号生成部２、駆動制御信号生成部３、駆動信号生成部４は、データドライバ５の駆動力を調節するための駆動能力調節回路である。
【００３６】
図２に示すように、ヒューズ信号生成部１は、電源電圧ＶＤＤとノードｎｄ１０との間に連結されたヒューズＦ１０と、ノードｎｄ１０と接地電圧ＶＳＳとの間に連結され、パワーアップ信号ＰＷＲＵＰに応答してノードｎｄ１０をプルダウン駆動するＮＭＯＳトランジスタＮ１０と、ノードｎｄ１０に連結され、キャパシタとして動作するＮＭＯＳトランジスタＮ１２と、ノードｎｄ１０の信号を反転させてノードｎｄ１１に出力するインバータＩＶ１０と、ノードｎｄ１１に応答してノードｎｄ１０をプルダウン駆動するＮＭＯＳトランジスタＮ１３と、ノードｎｄ１１の信号をバッファリングしてヒューズ信号ＦＵＳＥを出力するバッファ１０と、で構成される。ヒューズ信号生成部１は、ヒューズＦ１０がカッティング（cutting）されなかった場合にローレベルのヒューズ信号ＦＵＳＥを出力し、カッティングされた場合にはハイレベルのヒューズ信号ＦＵＳＥを出力する。
【００３７】
図３に示すように、選択信号生成部２は、第１乃至第３設定信号ＱＴ、ＨＦ、ＱＴ（３）を受信してイネーブル信号ＥＮを生成する設定信号感知部２０と、イネーブル信号ＥＮ及びヒューズ信号ＦＵＳＥを受信して否定論理積演算を行う論理部２２と、論理部２２の出力信号をバッファリングして選択信号ＳＥＬ及び反転選択信号ＳＥＬＢを生成するバッファ部２４と、で構成される。ここで、第１乃至第３設定信号ＱＴ、ＨＦ、ＱＴ（３）は、データドライバの駆動力を調節するためにＥＭＲＳ（Extended  Mode  Register  Set）信号によって設定される信号である。
【００３８】
設定信号感知部２０は、第１乃至第３設定信号ＱＴ、ＨＦ、ＱＴ（３）が、‘Ｈ、Ｈ、Ｌ'である場合（即ち、第１設定信号ＱＴがハイレベル、第２設定信号ＨＦがハイレベル、第３設定信号ＱＴ（３）がローレベルである場合）、ハイレベルにイネーブルされたイネーブル信号ＥＮを生成する。ハイレベルのイネーブル信号ＥＮを受信した論理部２２は、ヒューズ信号ＦＵＳＥを反転させて出力する。従って、ヒューズＦ１０がカッティングされなくてローレベルのヒューズ信号ＦＵＳＥが入力される場合、選択信号生成部２はローレベルの選択信号ＳＥＬ及びハイレベルの反転選択信号ＳＥＬＢを生成し、ヒューズＦ１０がカッティングされてハイレベルのヒューズ信号ＦＵＳＥが入力される場合、選択信号生成部２はハイレベルの選択信号ＳＥＬ及びローレベルの反転選択信号ＳＥＬＢを生成する。
【００３９】
駆動制御信号生成部３は、第１駆動制御信号生成部３０、第２駆動制御信号生成部３２、及び第３駆動制御信号生成部３４で構成される。
【００４０】
図４に示すように、第１駆動制御信号生成部３０は、選択信号ＳＥＬ及び反転選択信号ＳＥＬＢに応答して第１設定信号ＱＴを反転させて第１駆動制御信号ＱＴ＿ＣＯＮとして伝達するためにスイッチＳＷ３０及びインバータＩＶ３０で構成された第１伝達部３００と、選択信号ＳＥＬ及び反転選択信号ＳＥＬＢに応答して第１設定信号ＱＴを第１駆動制御信号ＱＴ＿ＣＯＮとして伝達するためにインバータＩＶ３１及びＩＶ３２で構成された第２伝達部３０２と、で構成される。
【００４１】
ここで、スイッチＳＷ３０は、第１設定信号ＱＴ入力端及びインバータＩＶ３０に連結され、選択的に接地電圧ＶＳＳとインバータＩＶ３０とを連結して第１伝達部３００の経路を遮断することができる。
【００４２】
また、インバータＩＶ３０は、ハイレベルの選択信号ＳＥＬ及びローレベルの反転選択信号ＳＥＬＢに応答して動作し、インバータＩＶ３２は、ローレベルの選択信号ＳＥＬ及びハイレベルの反転選択信号ＳＥＬＢに応答して動作する。
【００４３】
図５に示すように、第２駆動制御信号生成部３２は、選択信号ＳＥＬ及び反転選択信号ＳＥＬＢに応答して第２設定信号ＨＦを反転させて第２駆動制御信号ＨＦ＿ＣＯＮとして伝達するためにスイッチＳＷ３２及びインバータＩＶ３３で構成された第３伝達部３２０と、選択信号ＳＥＬ及び反転選択信号ＳＥＬＢに応答して第２設定信号ＨＦを第２駆動制御信号ＨＦ＿ＣＯＮとして伝達するためにインバータＩＶ３４及びＩＶ３５で構成された第４伝達部３２２と、で構成される。
【００４４】
図６に示すように、第３駆動制御信号生成部３４は、選択信号ＳＥＬ及び反転選択信号ＳＥＬＢに応答して第３設定信号ＱＴ（３）を反転させて第３駆動制御信号ＱＴ（３）＿ＣＯＮとして伝達するためにスイッチＳＷ３４及びインバータＩＶ３６で構成された第５伝達部３４０と、選択信号ＳＥＬ及び反転選択信号ＳＥＬＢに応答して第３設定信号ＱＴ（３）を第３駆動制御信号ＱＴ（３）＿ＣＯＮとして伝達するためにインバータＩＶ３７及びＩＶ３８で構成された第６伝達部３４２と、で構成される。
【００４５】
図７に示すように、駆動信号生成部４は、プリデコーダ４０及びデコーダ４２で構成される。
【００４６】
プリデコーダ４０は、第３駆動制御信号ＱＴ（３）＿ＣＯＮを反転させて第１デコーディング信号ＤＥＣ１を生成するスイッチＳＷ４０及びインバータＩＶ４０で構成された第１プリデコーダ４００と、第２駆動制御信号ＨＦ＿ＣＯＮ及び第１デコーディング信号ＤＥＣ１を受信して否定論理積演算を行って第２デコーディング信号ＤＥＣ２を生成するＮＡＮＤゲートＮＤ４０で構成された第２プリデコーダ４０２と、第１駆動制御信号ＱＴ＿ＣＯＮ及び第１デコーディング信号ＤＥＣ１を受信して否定論理積演算を行って第３デコーディング信号ＤＥＣ３を生成するＮＡＮＤゲートＮＤ４１で構成された第３プリデコーダ４０４と、で構成される。
【００４７】
第１プリデコーダ４００に含まれたスイッチＳＷ４０は、選択的に接地電圧ＶＳＳに連結され、第１プリデコーダ４００が第３設定信号ＱＴ（３）にかかわらずハイレベルの第１デコーディング信号ＤＥＣ１を生成するように設定することができる。
【００４８】
デコーダ４２は、第１デコーダ４２０、第２デコーダ４２２、第３デコーダ４２４及び第４デコーダ４２６で構成される。
【００４９】
第１デコーダ４２０は、第３デコーディング信号ＤＥＣ３、第１駆動制御信号ＱＴ＿ＣＯＮ及び第２駆動制御信号ＨＦ＿ＣＯＮを受信して否定論理積演算を行って第４デコーディング信号ＤＥＣ４を生成するＮＡＮＤゲートＮＤ４２と、第１デコーディング信号ＤＥＣ１及び第４デコーディング信号ＤＥＣ４を受信して否定論理積演算を行って第３駆動信号ＨＦＱＴ１＿ＤＲＶを生成するＮＡＮＤゲートＮＤ４３と、で構成される。
【００５０】
第２デコーダ４２２は、第２乃至第４デコーディング信号ＤＥＣ２〜ＤＥＣ４を受信して否定論理積演算を行うＮＡＮＤゲートＮＤ４４と、スイッチＳＷ４１から選択的に入力される電源電圧ＶＤＤとＮＡＮＤゲートＮＤ４４の出力信号を受信して論理積演算を行って第１駆動信号ＨＦ＿ＤＲＶを生成する論理部４２３と、で構成される。
【００５１】
第３デコーダ４２４は、第３及び第４デコーディング信号ＤＥＣ３，ＤＥＣ４とスイッチＳＷ４２から電源電圧ＶＤＤを受信して否定論理積演算を行って第２駆動信号ＱＴ＿ＤＲＶを生成するＮＡＮＤゲートＮＤ４６で構成される。
【００５２】
第４デコーダ４２６は、スイッチＳＷ４３から第３駆動制御信号ＱＴ（３）＿ＣＯＮを受信してバッファリングして第４駆動信号ＨＦＱＴ２＿ＤＲＶを生成するインバータＩＶ４２，ＩＶ４３で構成される。
【００５３】
図８に示すように、データドライバ５は、第１駆動部５０、第２駆動部５２、第３駆動部５４及び第４駆動部５６で構成される。
【００５４】
第１駆動部５０は、プルアップ信号ＰＵに応答してデータ出力パッド６をプルアップ駆動するＰＭＯＳトランジスタＰ５１及びプルダウン信号ＰＤに応答してデータ出力パッド６をプルダウン駆動するＮＭＯＳトランジスタＮ５０で構成されたバッファ５００と、第１駆動信号ＨＦ＿ＤＲＶに応答してバッファ５００を駆動させるＰＭＯＳトランジスタＰ５０及びＮＭＯＳトランジスタＮ５１と、で構成される。
【００５５】
第２駆動部５２は、バッファ５２０と、第２駆動信号ＱＴ＿ＤＲＶに応答してバッファ５２０を駆動させるＰＭＯＳトランジスタＰ５２及びＮＭＯＳトランジスタＮ５３と、で構成される。
【００５６】
第３駆動部５４は、バッファ５４０と、第３駆動信号ＨＦＱＴ１＿ＤＲＶに応答してバッファ５４０を駆動させるＰＭＯＳトランジスタＰ５４及びＮＭＯＳトランジスタＮ５５と、で構成される。
【００５７】
第４駆動部５６は、バッファ５６０と、第４駆動信号ＨＦＱＴ２＿ＤＲＶに応答してバッファ５６０を駆動させるＰＭＯＳトランジスタＰ５６及びＮＭＯＳトランジスタＮ５７と、で構成される。
【００５８】
第１駆動部５０の駆動力を基準に、第２駆動部５２は第１駆動部５０の半分の駆動力を持ち、第３駆動部５４及び第４駆動部５６は第１駆動部５０の１／４の駆動力を持つように、第１駆動部５０、第２駆動部５２、第３駆動部５４及び第４駆動部５６に含まれたＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのサイズを調節することが好ましい。従って、第１駆動部５０、第２駆動部５２、第３駆動部５４及び第４駆動部５６の駆動力はそれぞれ、データドライバ５の全体駆動力の５０％、２５％、１２．５％、１２．５％を占める。
【００５９】
本実施形態では、ＥＭＲＳ（Extended  Mode  Register  Set）信号によって、第１乃至第３設定信号ＱＴ、ＨＦ、ＱＴ（３）が下記の表１のように設定される。
【００６０】
例えば、データドライバ５の駆動力を第１駆動力ＦＵＬＬに調節する時は、第１乃至第３設定信号ＱＴ，ＨＦ，ＱＴ（３）が‘Ｌ，Ｌ，Ｌ'に設定され、データドライバ５の駆動力を第３駆動力（１／４、Quarter）に調節する時は、第１乃至第３設定信号ＱＴ、ＨＦ、ＱＴ（３）が‘Ｈ，Ｌ，Ｌ'に設定される。即ち、本実施形態の第１乃至第３設定信号ＱＴ、ＨＦ、ＱＴ（３）は、データドライバ５の駆動力を第１駆動力（FULL）、第２駆動力（１／２、Half）、第３駆動力（１／４、Quarter）及び第４駆動力（１／８、Half  Quarter）に調節できるように設定される。
【００６１】
【表１】
2009225421.tif 000003
【００６２】
本実施形態に係るデータ出力回路は、第１乃至第３設定信号ＱＴ、ＨＦ、ＱＴ（３）及びヒューズＦ１０のカッティング（cutting）有無によって生成されるヒューズ信号ＦＵＳＥを用いて、データドライバ５を既設定された駆動力でない他の駆動力で駆動されるように調節することができる。例えば、データドライバ５の駆動力を既設定された第４駆動力（１／８、Half  Quarter）ではなく、第５駆動力（３／４、Three  Quarter）で駆動されるように調節することができる。
【００６３】
以下、本実施形態によるデータ出力回路の動作を、図２乃至図８を参照して説明する。以下では、第４駆動力（１／８、Half  Quarter）にデータドライバ５の駆動力を調節するために設定された第１乃至第３設定信号ＱＴ、ＨＦ、ＱＴ（３）が入力される場合、第４駆動力（１／８、Half  Quarter）ではなく第５駆動力（３／４、Three  Quarter）にデータドライバ５の駆動力を調節する場合を取り上げて説明する。
【００６４】
まず、データドライバ５の駆動力を第５駆動力（３／４、Three  Quarter）に調節するために、図２に示すヒューズ信号生成部１に生成されたヒューズＦ１０をカッティングする。従って、ヒューズ信号生成部１から出力されるヒューズ信号ＦＵＳＥはハイレベルとなる。
【００６５】
次に、ヒューズ信号ＦＵＳＥを受信した選択信号生成部２は、選択信号ＳＥＬ及び反転選択信号ＳＥＬＢを生成する。このとき、図３に示す選択信号生成部２の設定信号感知部２０は、第１乃至第３設定信号ＱＴ、ＨＦ、ＱＴ（３）を受信してイネーブル信号ＥＮを生成するが、第１乃至第３設定信号ＱＴ、ＨＦ、ＱＴ（３）が‘Ｈ、Ｈ、Ｌ'の時に、イネーブル信号ＥＮはハイレベルとなる。即ち、第１乃至第３設定信号ＱＴ、ＨＦ、ＱＴ（３）が‘Ｈ、Ｈ、Ｌ'に設定された状態で、選択信号生成部２がハイレベルのヒューズ信号ＦＵＳＥを受信する場合、ハイレベルの選択信号ＳＥＬとローレベルの反転選択信号ＳＥＬＢが生成されて出力される。このように、選択信号ＳＥＬがハイレベルにイネーブルされるためには、第１乃至第３設定信号ＱＴ、ＨＦ、ＱＴ（３）が設定された状態でなくてはならなく、ヒューズＦ１０のカッティングによってハイレベルのヒューズ信号ＦＵＳＥが入力されなければならない。
【００６６】
次に、ハイレベルの選択信号ＳＥＬ及びローレベルの反転選択信号ＳＥＬＢを受信した図４に示す第１駆動制御信号生成部３０は、第１設定信号ＱＴを反転させて第１駆動制御信号ＱＴ＿ＣＯＮとして伝達し、図５に示す第２駆動制御信号生成部３２は、第２設定信号ＨＦを反転させて第２駆動制御信号ＨＦ＿ＣＯＮとして伝達し、図６に示す第３駆動制御信号生成部３４は、第３設定信号ＱＴ（３）を反転させて第３駆動制御信号ＱＴ（３）＿ＣＯＮとして伝達する。従って、第１乃至第３駆動制御信号ＱＴ＿ＣＯＮ、ＨＦ＿ＣＯＮ、ＱＴ（３）＿ＣＯＮの設定は、‘Ｌ、Ｌ、Ｈ'となる。
【００６７】
もし、入力される第１乃至第３設定信号ＱＴ、ＨＦ、ＱＴ（３）の設定が‘Ｈ、Ｈ、Ｌ'でない場合、第１設定信号ＱＴが第１駆動制御信号ＱＴ＿ＣＯＮとして伝達され、第２設定信号ＨＦが第２駆動制御信号ＨＦ＿ＣＯＮとして伝達され、第３設定信号ＱＴ（３）が第３駆動制御信号ＱＴ（３）＿ＣＯＮとして伝達される。従って、第１乃至第３駆動制御信号ＱＴ＿ＣＯＮ、ＨＦ＿ＣＯＮ、ＱＴ（３）＿ＣＯＮの設定は、下記の表２に示すように、第１乃至第３設定信号ＱＴ、ＨＦ、ＱＴ（３）の設定と同一になる。ただし、前述したように、データドライバ５を第４駆動力（１／８、Half  Quarter）に調節するために設定された第１乃至第３設定信号ＱＴ、ＨＦ、ＱＴ（３）が入力される場合、データドライバ５を第５駆動力（３／４、Three  Quarter）に調節するための第１乃至第３駆動制御信号ＱＴ＿ＣＯＮ、ＨＦ＿ＣＯＮ、ＱＴ（３）＿ＣＯＮが生成される。
【００６８】
【表２】
2009225421.tif 000004
【００６９】
次に、図７に示す駆動信号生成部４は、第１乃至第３駆動制御信号ＱＴ＿ＣＯＮ、ＨＦ＿ＣＯＮ、ＱＴ（３）＿ＣＯＮを受信し、データドライバ５を駆動するための第１駆動信号ＨＦ＿ＤＲＶ、第２駆動信号ＱＴ＿ＤＲＶ、第３駆動信号ＨＦＱＴ１＿ＤＲＶ及び第４駆動信号ＨＦＱＴ２＿ＤＲＶを生成する。前述したように、駆動信号生成部４は、プリデコーダ４０及びデコーダ４２とで構成され、下記の表３に示すような組合の第１駆動信号ＨＦ＿ＤＲＶ、第２駆動信号ＱＴ＿ＤＲＶ、 第３駆動信号ＨＦＱＴ１＿ＤＲＶ 及び第４駆動信号ＨＦＱＴ２＿ＤＲＶを生成する。
【００７０】
例えば、データドライバ５の駆動力を第１駆動力ＦＵＬＬに調節するために第１乃至第３設定信号ＱＴ、ＨＦ、ＱＴ（３）の設定が‘Ｌ、Ｌ、Ｌ'である場合、第１乃至第３駆動制御信号ＱＴ＿ＣＯＮ、ＨＦ＿ＣＯＮ、ＱＴ（３）＿ＣＯＮの設定も‘Ｌ、Ｌ、Ｌ'として生成され、駆動信号生成部４で生成される第１駆動信号ＨＦ＿ＤＲＶ、第２駆動信号ＱＴ＿ＤＲＶ、第３駆動信号ＨＦＱＴ１＿ＤＲＶ及び第４駆動信号ＨＦＱＴ２＿ＤＲＶはそれぞれ、‘Ｌ、Ｌ、Ｌ、Ｌ'となる。
【００７１】
【表３】
2009225421.tif 000005
【００７２】
本実施形態に係るデータ出力回路の場合、第４駆動力（１／８、Half  Quarter）のために設定された第１乃至第３設定信号ＱＴ、ＨＦ、ＱＴ（３）が入力され、ヒューズＦ１０をカッティングする場合、これにより生成される第１乃至第３駆動制御信号ＱＴ＿ＣＯＮ、ＨＦ＿ＣＯＮ、ＱＴ（３）＿ＣＯＮは、第５駆動力（３／４、Three  Quarter）のためのレベルとして生成される。従って、第１駆動信号ＨＦ＿ＤＲＶ、第２駆動信号ＱＴ＿ＤＲＶ、第３駆動信号ＨＦＱＴ１＿ＤＲＶ及び第４駆動信号ＨＦＱＴ２＿ＤＲＶのレベルはそれぞれ、‘Ｌ、Ｌ、Ｈ、Ｈ'となる。
【００７３】
次いで、図８に示すデータドライバ５は、第１駆動信号ＨＦ＿ＤＲＶ、第２駆動信号ＱＴ＿ＤＲＶ、第３駆動信号ＨＦＱＴ１＿ＤＲＶ及び第４駆動信号ＨＦＱＴ２＿ＤＲＶに応答してデータ出力パッド６を駆動する。この時、データドライバ５に含まれた第１駆動部５０、第２駆動部５２、第３駆動部５４及び第４駆動部５６はそれぞれ、第１駆動信号ＨＦ＿ＤＲＶ、第２駆動信号ＱＴ＿ＤＲＶ、第３駆動制御信号ＱＴ（３）＿ＣＯＮ及び第４駆動信号ＨＦＱＴ２＿ＤＲＶによって駆動有無が決定される。
【００７４】
例えば、前述したように、第１駆動力（ＦＵＬＬ）に調節するために‘Ｌ、Ｌ、Ｌ'に設定された第１乃至第３設定信号ＱＴ、ＨＦ、ＱＴ（３）が入力される場合、それぞれ‘Ｌ、Ｌ、Ｌ、Ｌ'レベルを持つ第１駆動信号ＨＦ＿ＤＲＶ、第２駆動信号ＱＴ＿ＤＲＶ、第３駆動信号ＨＦＱＴ１＿ＤＲＶ及び第４駆動信号ＨＦＱＴ２＿ＤＲＶが生成され、これにより、第１駆動部５０、第２駆動部５２、第３駆動部５４及び第４駆動部５６が全て駆動され、データドライバ５の駆動力は最大となる。
【００７５】
一方、第４駆動力（１／８、Half  Quarter）に調節するために‘Ｈ、Ｈ、Ｌ'に設定された第１乃至第３設定信号ＱＴ、ＨＦ、ＱＴ（３）が入力され、ヒューズＦ１０をカッティングする場合、それぞれ‘Ｌ、Ｌ、Ｈ、Ｈ'レベルを持つ第１駆動信号ＨＦ＿ＤＲＶ、第２駆動信号ＱＴ＿ＤＲＶ、第３駆動信号ＨＦＱＴ１＿ＣＯＮ及び第４駆動信号ＨＦＱＴ２＿ＤＲＶが生成され、これにより、第１駆動部５０、第２駆動部５２が駆動され、データドライバ５の駆動力は最大駆動力の３／４となる。即ち、データドライバ５を第５駆動力（３／４、Three  Quarter）で駆動するようになる。
【００７６】
以上説明してきたように、本実施形態に係るデータ出力回路は、既設定された駆動力（例えば、第４駆動力（１／８、Half  Quarter））に調節するために設定された第１乃至第３設定信号ＱＴ、ＨＦ、ＱＴ（３）が入力される場合、設定されない駆動力（例えば、第５駆動力（３／４、Three  Quarter））に調節するための第１駆動制御信号ＱＴ＿ＣＯＮ、第２駆動制御信号ＨＦ＿ＣＯＮ及び第３駆動制御信号ＱＴ（３）＿ＣＯＮを生成し、これにより、第１駆動信号ＨＦ＿ＤＲＶ、第２駆動信号ＱＴ＿ＤＲＶ、第３駆動信号ＨＦＱＴ１＿ＤＲＶ及び第４駆動信号ＨＦＱＴ２＿ＤＲＶを生成するので、使用者の要求に合わせてデータドライバ５の駆動力を容易に調節することができる。
【００７７】
ただし、本発明のデータ出力回路は、上記した実施形態に限定されず、データドライバ５の駆動力が多様な駆動力に調節されるように具現しても良い。例えば、スイッチＳＷ３０、ＳＷ３２、ＳＷ３４の連結関係を変更し、第１駆動制御信号生成部３０、第２駆動制御信号生成部３２及び第３駆動制御信号生成部３４で生成される第１駆動制御信号ＱＴ＿ＣＯＮ、第２駆動制御信号ＨＦ＿ＣＯＮ及び第３駆動制御信号ＱＴ（３）＿ＣＯＮのレベルを調節することによって、データドライバ５の駆動力をより多様に調節するように具現することができる。
【００７８】
また、本実施形態の設定信号感知部２０は、データドライバ５の駆動力を第４駆動力（１／８、Half  Quarter）に調節するために設定される第１乃至第３設定信号ＱＴ、ＨＦ、ＱＴ（３）が入力される場合、ハイレベルにイネーブルされたイネーブル信号ＥＮが生成されるように具現した構成である。即ち、第４駆動力（１／８、Half  Quarter）に調節するために設定される第１乃至第３設定信号ＱＴ、ＨＦ、ＱＴ（３）を受信し、データドライバ５の駆動力を第５駆動力（３／４、Three  Quarter）に調節するためのイネーブル信号ＥＮを生成する構成である。従って、駆動力調節が必要な第１乃至第３設定信号ＱＴ、ＨＦ、ＱＴ（３）の組合によって多様に具現されることができる。
【図面の簡単な説明】
【００７９】
【図１】本発明の一実施形態に係るデータ出力回路の構成を示すブロック図である。
【図２】図１に示すデータ出力回路に含まれたヒューズ信号生成部の回路図である。
【図３】図１に示すデータ出力回路に含まれた選択信号生成部の回路図である。
【図４】図１に示すデータ出力回路に含まれた第１駆動制御信号生成部の回路図である。
【図５】図１に示すデータ出力回路に含まれた第２駆動制御信号生成部の回路図である。
【図６】図１に示すデータ出力回路に含まれた第３駆動制御信号生成部の回路図である。
【図７】図１に示すデータ出力回路に含まれた駆動信号生成部の回路図である。
【図８】図１に示すデータ出力回路に含まれたデータドライバの回路図である。
【符号の説明】
【００８０】
１    ヒューズ信号生成部
２    選択信号生成部
２０    設定信号感知部
３    駆動制御信号生成部
３０    第１駆動制御信号生成部
３２    第２駆動制御信号生成部
３４    第３駆動制御信号生成部
４    駆動信号生成部
４０    プリデコーダ
４２    デコーダ
５    データドライバ
５０，５２，５４，５６    第１乃至第４駆動部
【図１】
2009225421.tif 000006
【図２】
2009225421.tif 000007
【図３】
2009225421.tif 000008
【図４】
2009225421.tif 000009
【図５】
2009225421.tif 000010
【図６】
2009225421.tif 000011
【図７】
2009225421.tif 000012
【図８】
2009225421.tif 000013