(57)【要約】【課題】複数のＦＥＴが多段直列接続されている回路部を備えている半導体集積回路について、検査用端子を増加させずにスクリーニング検査を行うことを可能とする。【解決手段】多段直列回路部５の一端側：ＰＡＤ１と他端側：ＰＡＤ２との間にスクリーニング電圧を印加する場合に、検査対象とするＦＥＴ２をＯＦＦ状態にすると共に、それ以外のＦＥＴ１，３，４を全てＯＮ状態とするようにゲート電圧を印加して、スクリーニング検査を行う。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数のＭＯＳＦＥＴが多段直列接続されている回路の一端側と他端側とが検査用端子に接続されており、それらＦＥＴの各ゲートには、少なくとも前記直列接続方向につき独立した検査用端子が接続されている回路部を備えてなる半導体集積回路について、前記ＦＥＴのスクリーニング検査を行う方法であって、
前記多段直列回路部の一端側と他端側との間にスクリーニング電圧を印加する場合、検査対象とするＦＥＴをＯＦＦ状態にすると共に、それ以外のＦＥＴを全てＯＮ状態とするようにゲート電圧を印加することを特徴とする半導体集積回路のスクリーニング検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のＭＯＳＦＥＴが多段直列接続されている回路部を備えてなる半導体集積回路について、前記ＦＥＴのスクリーニング検査を行う方法に関する。
【背景技術】
【０００２】
例えば半導体集積回路を構成しているＬＤ（Laterally Diffused）ＭＯＳＦＥＴについてスクリーニング検査を行う場合は、ＦＥＴのソース，ドレイン，ゲートに検査用のＰＡＤ（パッド）を接続しておき、ＦＥＴをＯＦＦ状態にしてソース−ゲート間にスクリーニング電圧を印加するよう、各ＰＡＤの電位を設定する。
【０００３】
この場合、図５（ａ）に示すゲートセルアレーのように、ソース，ドレイン，ゲートの何れかが他の素子と一括して接続されている場合は、検査用に必要なＰＡＤの数が増えることはない。例えば、特許文献１には、フラッシュＥＥＰＲＯＭにおけるデコーダ及びビット線のショート検査を行う方法が開示されているが、この場合も、複数のＦＥＴのソース，ドレイン，ゲートがそれぞれ一括接続されているので、図５（ａ）に示すケースと同様である。
【特許文献１】特開２００２−５０１９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
これに対して、図５（ｂ）に示すように、例えば入力信号を、高圧基準側にレベルシフトする回路のように、複数のＦＥＴが多段直列接続されている回路部を備えている場合を想定する。この場合、各ＦＥＴを個別にスクリーニング検査するには、直列回路の最上段，最下段以外のＦＥＴについて、ソース−ドレインの共通接続点にも検査用のＰＡＤ１１〜１３を別途チップ上に形成しなければならない。そして、上記検査用ＰＡＤの数は、ＦＥＴの直列接続数に応じて増加するため、半導体集積回路のレイアウト面積−チップサイズが増加するという問題があった。
【０００５】
本発明は上記事情に鑑みてなされたものであり、その目的は、複数のＦＥＴが多段直列接続されている回路部を備えている半導体集積回路について、検査用端子を増加させずにスクリーニング検査を行う方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明のスクリーニング検査方法によれば、多段直列回路部の一端側と他端側との間にスクリーニング電圧を印加する場合、検査対象とするＦＥＴをＯＦＦ状態にすると共に、それ以外のＦＥＴを全てＯＮ状態とするようにゲート電圧を印加する。したがって、多段直列回路部の最上段，最下段に配置されているＦＥＴ以外のＦＥＴについて、検査用端子を設けることなく、検査対象とするＦＥＴのソース−ドレイン間にスクリーニング電圧を印加して検査を行うことが可能となり、半導体集積回路のレイアウト面積，チップサイズが増加することを回避できる。
【発明を実施するための最良の形態】
【０００７】
（第１実施例）
以下、本発明の第１実施例について、図１及び図２を参照して説明する。図１は、図５（ｂ）相当図であり、本実施例のスクリーニング検査を行っている状態を示している。例えばＬＤＭＯＳで構成されているＮチャネルＭＯＳＦＥＴ１〜４は直列に接続されており、多段直列回路部５を構成している。この回路部５において、一端側に位置するＦＥＴ１のドレインはＰＡＤ（検査用端子）２に接続されており、他端側に位置するＦＥＴ４のソースはＰＡＤ１に接続されている。
【０００８】
そして、ＦＥＴ１〜４の各ゲートは、ＰＡＤ３〜６にそれぞれ接続されている。このような多段直列回路部５は、前述したように例えばレベルシフト回路（半導体集積回路）の一部を構成するために使用される。尚、検査用のＰＡＤ１〜６は、干渉を防止するため他の配線を跨がないように配置しておく。また、スクリーニング検査を行うために使用するプローブ（針）は、予め除電してから検査を行うようにする。
【０００９】
次に、本実施例の作用について図２も参照して説明する。図２は、多段直列回路部５を構成する各ＦＥＴ１〜４について、スクリーニング検査を行う手順を示すフローチャートである。先ず、ＰＡＤ１を０Ｖに、ＰＡＤ２を例えば１００Ｖに設定することで、ＰＡＤ１，ＰＡＤ２間にスクリーニング電圧を印加する（ステップＳ１）。そして、検査対象とするＦＥＴだけをＯＦＦに、その他のＦＥＴをＯＮとするように各ゲート電圧を設定する（ステップＳ２）。尚、ステップＳ１，Ｓ２の実行順序は入れ替えても良い。
【００１０】
ここで、図１に示すように、ＦＥＴ２を検査対象として選択した場合を想定すると、ＦＥＴ２だけをＯＦＦにして、その他のＦＥＴ１，３，４はＯＮとするように、各ＰＡＤ３〜６に与えるゲート電圧を設定する。
【００１１】
そして、続くステップＳ３において、その状態で、例えばＰＡＤ１，２間のリーク電流をモニタすることで、検査対象ＦＥＴ（２）の良否判定を行う。すなわち、ＰＡＤ１，２間のリーク電流が予め定めた閾値以下であればＦＥＴ２は正常であり、前記閾値を超えていればＦＥＴ２は異常と判定される。この場合、ＰＡＤ１，２間の電圧をモニタすることで良否判定を行っても良い。以降、スクリーニング検査を継続する場合は（ステップＳ４：ＮＯ）ステップＳ２に戻り、次の検査対象ＦＥＴをＯＦＦ，その他のＦＥＴをＯＮとするように設定を変更して検査を継続する。すなわち、ＦＥＴ１，３，４を検査対象とする場合も同様の手順で検査する。
【００１２】
以上のように本実施例によれば、多段直列回路部５の一端側：ＰＡＤ１と他端側：ＰＡＤ２との間にスクリーニング電圧を印加する場合に、検査対象とするＦＥＴをＯＦＦ状態にすると共に、それ以外のＦＥＴを全てＯＮ状態とするようにゲート電圧を印加して、スクリーニング検査を行うようにした。
したがって、多段直列回路部５において、最上段のＦＥＴ１，最下段のＦＥＴ４の間に位置するＦＥＴ２，３について、図５（ｂ）に示す検査用のＰＡＤ１１〜１３を設けることなく、各ＦＥＴ２，３のソース−ドレイン間にスクリーニング電圧を印加して検査を行うことができ、半導体集積回路のレイアウト面積やチップサイズが増加することを回避できる。
【００１３】
（第２実施例）
図３は本発明の第２実施例を示すものであり、第１実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。第２実施例の多段直列回路部６は、各ＦＥＴ１〜４のゲート−ソース間に、過電圧保護用のツェナーダイオード７〜１０を接続して構成されている。斯様に構成されている多段直列回路部６についても、第１実施例と同様の方法を適用して検査を行うことができる。
【００１４】
（第３実施例）
図４は本発明の第３実施例を示すものであり、第１実施例と異なる部分について説明する。第２実施例の多段直列回路部１１は、各ＦＥＴ１〜４のゲートに、抵抗素子１２〜１５を挿入して構成されている。斯様に構成されている多段直列回路部１１についても、第１実施例と同様の方法を適用して検査を行うことができる。
【００１５】
本発明は上記し且つ図面に記載した実施例にのみ限定されるものではなく、以下のような変形または拡張が可能である。
第２実施例のツェナーダイオード７〜１０と、第３実施例の抵抗素子１２〜１５とを双方とも備えている多段直列回路部に本発明を適用しても良い。
ＰチャネルＭＯＳＦＥＴで構成される多段直列回路部に適用しても良い。
ＭＯＳＦＥＴはＬＤＭＯＳに限ることはない。
多段直列接続数は「４」に限ることなく、個別の設計に応じて適宜変更すれば良い。
スクリーニング電圧についても、適宜変更して実施すれば良い。
また、多段直列回路部を備えるものは、レベルシフト回路を構成するものに限る必要はない。
【図面の簡単な説明】
【００１６】
【図１】本発明の第１実施例であり、多段直列回路部の構成を示す図
【図２】スクリーニング検査を行う手順を示すフローチャート
【図３】本発明の第２実施例を示す図１相当図
【図４】本発明の第３実施例を示す図１相当図
【図５】従来技術を説明する図
【符号の説明】
【００１７】
図面中、１〜４はＮチャネルＭＯＳＦＥＴ、５，６，１１は多段直列回路部、ＰＡＤ１〜６は検査用端子を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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