(57)【要約】【課題】半導体装置とその製造方法において、半導体基板に欠陥が入るのを防止することを目的とする。【解決手段】素子分離溝２０ａにより活性領域ARが画定されたシリコン基板２０と、素子分離溝２０ａ内に形成された素子分離絶縁膜２３とを有し、素子分離絶縁膜２３の上面が、活性領域ARにおけるシリコン基板２０の上面よりも低い半導体装置による。【選択図】図５
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【特許請求の範囲】
【請求項１】
素子分離溝により活性領域が画定された半導体基板と、
前記素子分離溝内に形成された素子分離絶縁膜とを有し、
前記素子分離絶縁膜の上面が、前記活性領域における前記半導体基板の上面よりも低いことを特徴とする半導体装置。
【請求項２】
前記素子分離絶縁膜の上面が、前記活性領域における前記半導体基板の上面よりも、１０nm以上２０nm以下の範囲で低いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板に活性領域を画定する素子分離溝を形成する工程と、
前記素子分離溝に、前記活性領域における前記半導体基板の上面よりも低い上面を有する素子分離絶縁膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項４】
前記素子分離絶縁膜を形成する工程において、該素子分離絶縁膜の上面を、前記活性領域における前記半導体基板の上面よりも１０nm以上２０nm以下の範囲で低くすることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記素子分離溝を形成する工程は、前記半導体基板の上に熱酸化膜を介して形成されたマスク膜をマスクにして前記半導体基板をエッチングすることにより行われ、
前記素子分離絶縁膜を形成する工程は、前記素子分離溝内と前記マスク膜の上に前記素子分離絶縁膜を形成し、前記素子分離絶縁膜を研磨して前記マスク膜上から除去することにより行われ、
前記素子分離絶縁膜の研磨を、該素子分離絶縁膜の上面が前記半導体基板の上面よりも低くなり、且つ前記マスク膜が研磨により消失しない程度に行うことを特徴とする請求項３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置とその製造方法に関する。
【背景技術】
【０００２】
LSI等の半導体装置の製造工程では、半導体基板に素子分離絶縁膜を形成し、その素子分離絶縁膜で画定された半導体基板の活性領域にトランジスタ等の素子を形成する。素子分離構造としては、LOCOS(Local Oxidation of Silicon)とSTI(Shallow Trench Isolation)とがあるが、近年では半導体装置の微細化に有用なSTIを用いることが多い。
【０００３】
STIは、半導体基板に素子分離溝を形成し、その中に素子分離絶縁膜を形成することで素子同士を分離する構造である。そのような構造では、素子分離絶縁膜で画定された活性領域に、素子分離絶縁膜からストレスが加わり、半導体基板に結晶欠陥が発生することが知られている（特許文献１）。
【０００４】
半導体基板の結晶欠陥は、トランジスタ等の素子においてリーク電流を生じせしめ、半導体装置の低消費電力化を妨げる要因となる。
【０００５】
その他に、本願に関連する技術が特許文献２、３にも開示されている。
【特許文献１】特開２００４−２２１４８４号公報
【特許文献２】特開２００４−２２１５４３号公報
【特許文献３】特開２００５−１０１５９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
半導体装置とその製造方法において、半導体基板に欠陥が入るのを防止することを目的とする。
【課題を解決するための手段】
【０００７】
以下の開示の一観点によれば、素子分離溝により活性領域が画定された半導体基板と、前記素子分離溝内に形成された素子分離絶縁膜とを有し、前記素子分離絶縁膜の上面が、前記活性領域における前記半導体基板の上面よりも低い半導体装置が提供される。
【０００８】
また、その開示の別の観点によれば、半導体基板に活性領域を画定する素子分離溝を形成する工程と、前記素子分離溝に、前記活性領域における前記半導体基板の上面よりも低い上面を有する素子分離絶縁膜を形成する工程とを有する半導体装置の製造方法が提供される。
【発明の効果】
【０００９】
上記した半導体装置とその製造方法によれば、素子分離絶縁膜の上面が活性領域における半導体基板の上面よりも低く、これらの上面の間に段差が発生する。調査結果によれば、このような段差を設けることで、素子分離溝が形成された半導体基板に欠陥が入り難くなることが明らかとなった。
【発明を実施するための最良の形態】
【００１０】
（１）調査結果について
本発明の実施の形態の説明に先立ち、本願発明者が行った調査について説明する。
【００１１】
図１（ａ）は、その調査で使用されたサンプルを透過型電子顕微鏡で観察して得られた像を基にして描いた図であって、MOSトランジスタのゲート長方向に沿った断面図に相当する。
【００１２】
また、図１（ｂ）は、図１（ａ）と同一のサンプルのゲート幅方向の断面を透過型電子顕微鏡で観察して得られた像を基にして描いた図である。
【００１３】
図１（ａ）、（ｂ）に示されるように、シリコン基板１には、STI用の複数の素子分離溝１ａが形成される。そして、その素子分離溝１ａの中に酸化シリコンよりなる素子分離絶縁膜２が埋め込まれ、トランジスタの活性領域がこの素子分離絶縁膜２により画定される。
【００１４】
図１（ａ）に示されるように、その活性領域にはゲート電極４と絶縁性サイドウォール５とが形成され、ゲート電極４を覆うように酸化シリコンよりなる層間絶縁膜６が形成される。
【００１５】
ゲート電極４の横のソース／ドレイン領域３の上の層間絶縁膜６にはコンタクトホールが形成され、その中に導電性プラグ７が埋め込まれる。
【００１６】
このようなサンプルを作製する際には様々な熱プロセスが行われる。
【００１７】
例えば、シリコン基板１に不純物をイオン注入するときには、シリコン基板１の表面を保護するための犠牲絶縁膜として熱酸化膜を予め形成するが、その熱酸化膜を形成するためにシリコン基板１は１０００℃前後の高温に加熱される。なお、この場合のイオン注入としては、ソース／ドレイン領域３を形成するための注入と、図１ではコントラストが出ないため図示を省略しているウェルを形成するための注入とがある。
【００１８】
また、ウェルの不純物を熱拡散してウェルの不純物プロファイルを整えるためのアニールでも、シリコン基板１は１０００℃前後の高温に加熱される。
【００１９】
このように１０００℃程度の高温に加熱されるとシリコン基板１には反りが生じる。そして、加熱されたシリコン基板１が室温に自然冷却して反りが解消される過程において、シリコン基板１にストレスが加わり、図示のような結晶欠陥８が発生する。その結晶欠陥８は、例えば二つのソース／ドレイン領域３の間のリーク電流を増大させ、半導体装置の低消費電力化を妨げる。
【００２０】
特許文献１によれば、上記のストレスの大きさは、素子分離溝１ａの深さと幅の比率を調整することで低減し得るとある。
【００２１】
そこで、本願発明者は、素子分離溝１ａの幅を一定のままその深さを様々に変化させ、それに伴いソース／ドレイン領域３の間のリーク電流がどのように変化するかを調査した。
【００２２】
その結果を図２に示す。
【００２３】
図２において、横軸は素子分離溝１ａの深さを示し、縦軸は二つのソース／ドレイン領域３の間のリーク電流を示す。
【００２４】
素子分離溝１ａを浅くしてその中に埋め込まれる素子分離絶縁膜２の体積を少なくすれば、素子分離絶縁膜２からシリコン基板１に加わるストレスが緩和されるので、一見すると結晶欠陥８が発生し難くなりリーク電流も低減すると考えられる。
【００２５】
しかし、図２の結果によれば、素子分離溝１ａを浅くしてもリーク電流は殆ど変化せず、素子分離溝１ａの深さはリーク電流の低減に寄与しないことが明らかとなった。
【００２６】
このような調査結果に基づき、本願発明者は、以下に説明するような実施形態に想到した。
【００２７】
（２）本発明の実施の形態
図３〜図２２は、本実施形態に係る半導体装置の製造途中の断面図である。
【００２８】
最初に、図３に示す断面構造を得るまでの工程について説明する。
【００２９】
まず、基板温度を約９００℃として酸化雰囲気中においてp型シリコン（半導体）基板２０の表面を熱酸化し、厚さが約１５nmの熱酸化膜２１を形成する。
【００３０】
次いで、この熱酸化膜２１の上にCVD法により窒化シリコン膜を厚さ約１５０nmに形成し、その窒化シリコン膜をマスク膜２２とする。
【００３１】
そして、フォトリソグラフィとエッチングによりマスク膜２２に開口２２ａを形成した後、この開口２２ａを通じて熱酸化膜２１とシリコン基板２０とをドライエッチングすることにより、深さが約３９０nm程度の素子分離溝２０ａを形成する。
【００３２】
そのドライエッチングは例えばRIE(Reactive Ion Etching)により行われ、エッチングガスとしてCHF3、HBr、Cl2、CF4、及びO2を組み合わせたガスが使用される。
【００３３】
これにより、シリコン基板２０の活性領域ARが素子分離溝２０ａによって画定される。
【００３４】
なお、ドライエッチングによって素子分離溝２０ａの内面が受けたダメージを回復させるために、その内面を僅かに熱酸化してもよい。
【００３５】
また、このように熱酸化膜２１を介してシリコン基板２０の上にマスク膜２２を形成することで、窒化シリコンよりなるマスク膜２２の強いストレスがシリコン基板２０に直接及ぶのを防止できる。
【００３６】
次に、図４に示すように、埋め込み性に優れたHDPCVD(High Density Plasma CVD)法を用いて、マスク膜２０の上に素子分離絶縁膜２３として酸化シリコン膜を形成し、この素子分離絶縁膜２３で素子分離溝２０ａを完全に埋め込む。その素子分離絶縁膜２３の厚さは、例えばマスク膜２２の上で約４０nmである。
【００３７】
続いて、図５に示すように、CMP(Chemical Mechanical Polishing)法により素子分離絶縁膜２３を研磨して、マスク膜２０の上の余分な素子分離絶縁膜２３を除去すると共に、素子分離溝２３内にのみ素子分離絶縁膜２３を残す。
【００３８】
このCMPでは、酸化シリコン膜用のスラリ、例えばシリカ系のスラリが用いられる。これにより、酸化シリコンよりなる素子分離絶縁膜２３の研磨速度は、窒化シリコンよりなるマスク膜２２のそれよりも速くなり、素子分離絶縁膜２３の上面がマスク膜２２のそれよりも低下する。
【００３９】
本実施形態ではこのようなCMPを更に進めることで、素子分離絶縁膜２３の上面２３ａを活性領域ARにおけるシリコン基板２０の上面２０ｂよりも低下させる。その結果、これらの上面２０ｂ、２３ａに段差Dが形成される。
【００４０】
この段差Dの大きさは、本工程におけるCMPの研磨時間により制御することが可能である。
【００４１】
続いて、図６に示すように、熱酸化膜２１とマスク膜２２とをウエットエッチングにより除去し、シリコン基板１の清浄面を露出させる。このとき、窒化シリコンよりなるマスク膜２２のエッチング液としては燐酸溶液が使用され、熱酸化膜２１のエッチング液としてはフッ酸溶液が使用される。
【００４２】
次に、図７に示す断面構造を得るまでの工程について説明する。
【００４３】
まず、酸化雰囲気中において基板温度を約９００℃とすることで、シリコン基板２０の表面に厚さが約１０nmの熱酸化膜を形成し、その熱酸化膜を犠牲絶縁膜２５とする。
【００４４】
次いで、この犠牲絶縁膜２５でシリコン基板２０を保護しながら、イオン注入により第１、第２nウェル３１、３２と、第１pウェル３３とを図示のように形成する。
【００４５】
これらのうち、第１、第２nウェル３１、３２は、シリコン基板１にリンをイオン注入することにより、それぞれ別々の工程で形成される。更に、その第１nウェル３１の形成と同時に、素子分離絶縁膜２３の下にリンをイオン注入してなる素子分離用の不純物拡散領域３４が形成される。
【００４６】
また、第１pウェル３３はボロンをイオン注入することにより形成される。
【００４７】
続いて、図８に示すように、酸化雰囲気中においてシリコン基板２０の表面を熱酸化することにより、犠牲絶縁膜２５の膜厚を１５nm程度にまで増大させる。このとき熱酸化の際の基板温度は特に限定されないが、例えば１０００℃程度とする。
【００４８】
そして、犠牲絶縁膜２５でシリコン基板２０を保護しながら、第２pウェル３５と第３nウェル３６とを図示のように形成する。このうち、第２pウェル３５はボロンのイオン注入により形成され、第３nウェル３６はリンのイオン注入により形成される。
【００４９】
このイオン注入を終了後、フッ酸溶液により犠牲絶縁膜２５をウエットエッチングして除去し、シリコン基板１の清浄面を露出させる。
【００５０】
ところで、ウェル３１〜３３、３５、３６を形成するイオン注入では、シリコン基板２０中のシリコン単結晶のあるサイトにおいて、ウェル３１〜３６用の不純物が不足したり、或いはその不純物が過剰に存在したりして、不純物の分布が不均一になる場合がある。
【００５１】
そこで、次の工程では、図９に示すように、シリコン基板２０をアニールすることにより各ウェル３１〜３６の不純物を熱拡散させ、これらの不純物の分布を均一に整え、各ウェル３１〜３６における不純物の濃度プロファイルを設計値に近づける。
【００５２】
このアニールの条件は特に限定されないが、本実施形態では基板温度１０００℃、処理時間１０秒の条件で、窒素雰囲気内においてこのアニールを行う。
【００５３】
次に、図１０に示すように、酸化雰囲気中においてシリコン基板１を熱酸化することにより、シリコン基板１の上に第１ゲート絶縁膜４１として熱酸化膜を約１５nmの厚さに形成する。その熱酸化の温度は特に限定されないが、例えば８００℃程度とされる。
【００５４】
続いて、図１１に示すように、レジストパターン（不図示）をマスクにしながら第２pウェル３５と第３nウェル３６の上の第１ゲート絶縁膜４１をウエットエッチングにより除去する。この場合のエッチング液としてはフッ酸溶液が用いられる。
【００５５】
このウエットエッチングを終了後、マスクに用いたレジストパターンは除去される。
【００５６】
次いで、図１２に示すように、シリコン基板１の表面を再び熱酸化することにより、第２pウェル３５と第３nウェル３６の上に厚さが約３．２nmの熱酸化膜よりなる第２ゲート絶縁膜４２を形成すると共に、第１ゲート絶縁膜４１の厚さを増大させる。この熱酸化は、基板温度を約７５０℃として酸化雰囲気において行われる。
【００５７】
これにより、シリコン基板１の上には、厚さの異なる二種類のゲート絶縁膜４１、４２が形成されたことになる。
【００５８】
次に、図１３に示すように、シリコン基板１の上側全面に導電膜４５としてポリシリコン膜を形成する。そのポリシリコン膜は、CVD法により１８０nm程度の厚さに形成される。
【００５９】
その後、この導電膜４５をパターニングすることにより、図１４に示すように、第１、第２ゲート絶縁膜４１、４２の上にゲート電極４５ａを形成する。
【００６０】
続いて、図１５に示すように、ゲート電極４５ａをマスクにしてシリコン基板２０に不純物をイオン注入し、第１〜第３n型ソース／ドレインエクステンション４７〜４９と、第１、第２p型ソース／ドレインエクステンション５１、５２とを形成する。
【００６１】
そのイオン注入では、p型不純物としてボロンが用いられ、n型不純物として砒素が用いられる。また、これらp型不純物とn型不純物の打ち分けは、不図示のレジストパターンを用いて行われる。
【００６２】
次に、図１６に示す断面構造を得るまでの工程について説明する。
【００６３】
まず、シリコン基板２０の上側全面に絶縁膜を形成し、それをエッチバックしてゲート電極４５ａの横に絶縁性サイドウォール６０として残す。その絶縁膜として、例えばCVD法により酸化シリコン膜を形成する。
【００６４】
そして、この絶縁性サイドウォール６０とゲート電極４５ａとをマスクにしてシリコン基板２０に不純物をイオン注入し、第１〜第３n型ソース／ドレイン領域５３〜５５と、第１、第２p型ソース／ドレイン領域５６、５７とを形成する。
【００６５】
このイオン注入においては、p型不純物としてボロンが用いられ、n型不純物としてリンが用いられる。
【００６６】
ここまでの工程により、シリコン基板２０には、ゲート電極４５ａやソース／ドレイン領域５３〜５７等を備えた第１〜第３n型MOSトランジスタTRn1〜TRn3と、第１、第２p型MOSトランジスタTRp1、TRp2の基本構造が完成した。
【００６７】
これらのうち、第２ゲート絶縁膜４２よりも厚い第１ゲート絶縁膜４１を備えたトランジスタTRn1、TRn2、TRp1は、第２ゲート絶縁膜４２を備えたトランジスタTRn3、TRp2よりも高い駆動電圧で動作する。
【００６８】
次いで、図１７に示すように、シリコン基板２０の上側全面にコバルト膜等の高融点金属膜をスパッタ法で形成し、その高融点金属膜をアニールしてシリコンと反応させ、高融点金属シリサイド層６１を形成する。その後、素子分離絶縁膜２３等の上で未反応となっている高融点金属膜をウエットエッチングにより除去する。
【００６９】
このような高融点金属シリサイド層６１により、ソース／ドレイン領域５３〜５７とゲート電極４５ａが低抵抗化される。
【００７０】
次に、図１８に示すように、シリコン基板２０の上側全面にカバー絶縁膜６３として窒化シリコン膜をCVD法により厚さ約８０nmに形成する。
【００７１】
続いて、図１９に示すように、カバー絶縁膜６３の上に酸化シリコン膜を厚さ約１１００nmに形成し、その酸化シリコン膜を第１層間絶縁膜６４とする。そして、ゲート電極４５ａを反映して第１層間絶縁膜６４の上面に形成された凹凸を平坦化するため、その上面をCMP法により研磨する。
【００７２】
次いで、図２０に示すように、第１層間絶縁膜６４とカバー絶縁膜６３をパターニングして、第１、第３n型ソース／ドレイン領域５３、５５とゲート電極４５ａの上にコンタクトホール６４ａを形成する。そして、このコンタクトホール６４ａ内に、タングステンを主にしてなる第１導電性プラグ６５を形成する。
【００７３】
更に、第１層間絶縁膜６４の上にスパッタ法でアルミニウム膜を含む金属積層膜を形成し、それをパターニングして一層目金属配線６６とする。
【００７４】
次に、図２１に示す断面構造を得るまでの工程について説明する。
【００７５】
まず、一層目金属配線６６と第１層間絶縁膜６４の上に、HDPCVD法により第１埋め込み絶縁膜６８として酸化シリコン膜を形成する。更に、この第１埋め込み絶縁膜６８の上に、TEOSガスを使用するプラズマCVD法により第２層間絶縁膜６９を形成する。
【００７６】
そして、これらの絶縁膜６８、６９をパターニングしてホールを開口してその中にタングステンを主にして構成される第２導電性プラグ７０を形成し、更に第２層間絶縁膜６９の上にアルミニウム膜を含む金属積層膜よりなる二層目金属配線７５を形成する。
【００７７】
この後は、これと同じ工程を繰り返すことにより、第２〜第４埋め込み絶縁膜７３、７７、８１と、第３〜第５層間絶縁膜７４、７８、８２、第３〜第５導電性プラグ７６、８０、８４、及び三層目〜五層目金属配線７９、８３、８５を形成する。
【００７８】
続いて、図２２に示すように、第５層間絶縁膜８２と五層目金属配線８５の上に第１パッシベーション膜９１としてHDPCVD法で酸化シリコン膜を形成する。更に、この第１パッシベーション膜９１の上に、水分ブロック性に優れた窒化シリコン膜をCVD法で形成し、その窒化シリコン膜を第２パッシベーション膜９２とする。
【００７９】
以上により、この半導体装置の基本構造が完成した。
【００８０】
上記した実施形態によれば、図５を参照して説明したように、素子分離絶縁膜２３をCMP法で研磨することによりその上面２３ａをシリコン基板２０の上面２０ｂよりも低下させ、これらの上面２３ａ、２０ｂに段差Dを設けた。
【００８１】
この結果、段差Dがない場合と比較して、素子分離溝２０ａを占める素子分離絶縁膜２３の体積が減るので、熱プロセス時に素子分離絶縁膜２３からシリコン基板２０に加わるストレスが低減される。これにより、ストレスに起因してシリコン基板２０に結晶欠陥が入る危険性が少なくなり、結晶欠陥に起因した各MOSトランジスタTRn1〜TRn3、TRp1、TRp2（図１６参照）のソース／ドレイン間のリーク電流の増大が防止され、ひいては半導体装置の消費電力が高くなるのを抑制できる。
【００８２】
特に、シリコン基板２０を熱酸化する工程（図７、図１０、図１２）と、ウェル３１〜３６に対してアニールを行う工程（図９）は、絶縁膜や導電膜を形成する工程よりも高い熱負荷がシリコン基板２０に加わり、シリコン基板２０にストレスが加わり易い。よって、このような熱プロセスを伴う製造工程において、本実施形態は特に実益がある。
【００８３】
本願発明者は、上記のように段差Dを設けることで、MOSトランジスタのソース−ドレイン間のリーク電流がどの程度低減されるかを調査した。
【００８４】
その調査結果を図２３に示す。
【００８５】
図２３において、横軸は段差Dを示し、縦軸は一つのMOSトランジスタにおけるソース−ドレイン間のリーク電流を示す。
【００８６】
これに示されるように、段差Dが１０nm〜２０nmの場合は、段差がない場合（０nm）と比較してリーク電流が大幅に減少している。
【００８７】
このことから、素子分離絶縁膜２３とシリコン基板２０のそれぞれの上面に段差Dを設けることがリーク電流の低減に有効であることが実際に確かめられた。また、このようにリーク電流が低減したことから、リーク電流の発生源である結晶欠陥がシリコン基板２０に殆ど生じていないことになる。
【００８８】
ところで、段差Dは、図５に示したように、素子分離絶縁膜２３をCMPで研磨することにより得られるものであるが、段差Dを大きくしようとしてその研磨時間を長くしすぎると、シリコン基板２０にダメージが入るおそれがある。
【００８９】
図２４（ａ）、（ｂ）は、段差Dの違いにより、活性領域におけるシリコン基板２０の表面状態にどのような違いが現れるかを調査して得られた図である。
【００９０】
これらの図は、SEM像を元にして描いたものであり、図２４（ａ）は段差Dが２０nmのとき、図２４（ｂ）は段差Dが３０nmのときのものである。
【００９１】
図２４（ａ）に示されるように、段差Dが２０nmのときは、活性領域におけるシリコン基板２０の表面は綺麗であり、特に問題はない。
【００９２】
一方、図２４（ｂ）に示されるように、段差Dを３０nmとすると、シリコン基板２０の表面に荒れ１００が発生する。
【００９３】
この荒れ１００の発生要因について本願発明者は次のように考えている。
【００９４】
すなわち、段差Dを大きくすべく素子分離絶縁膜２３に対するCMPを長時間行うと、マスク膜２２（図５参照）も研磨によりその膜厚が減少し、極端な場合にはマスク膜２２が消失して、熱酸化膜２１が露出する。この場合、CMPの機械的ダメージが熱酸化膜２１に入り、熱酸化膜２１を除去するときにそのダメージがシリコン基板２０に転写される。
【００９５】
このことから、素子分離絶縁膜２３に対する研磨は、マスク膜２２が消失する前に停止するのが好ましい。そして、マスク膜２２が消失する直前における素子分離絶縁膜２３とシリコン基板２０の各上面の高低差が、荒れ１００を防止し得る段差Dの上限値となる。
【００９６】
以下に、本発明の諸態様を付記にまとめる。
【００９７】
（付記１）  素子分離溝により活性領域が画定された半導体基板と、
前記素子分離溝内に形成された素子分離絶縁膜とを有し、
前記素子分離絶縁膜の上面が、前記活性領域における前記半導体基板の上面よりも低いことを特徴とする半導体装置。
【００９８】
（付記２）  前記素子分離絶縁膜の上面が、前記活性領域における前記半導体基板の上面よりも、１０nm以上２０nm以下の範囲で低いことを特徴とする付記１に記載の半導体装置。
【００９９】
（付記３）  前記活性領域における前記半導体基板の上面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上に形成されたゲート電極とを更に有することを特徴とする付記１又は付記２に記載の半導体装置。
【０１００】
（付記４）  半導体基板に活性領域を画定する素子分離溝を形成する工程と、
前記素子分離溝に、前記活性領域における前記半導体基板の上面よりも低い上面を有する素子分離絶縁膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【０１０１】
（付記５）  前記素子分離絶縁膜を形成する工程において、該素子分離絶縁膜の上面を、前記活性領域における前記半導体基板の上面よりも１０nm以上２０nm以下の範囲で低くすることを特徴とする付記４に記載の半導体装置の製造方法。
【０１０２】
（付記６）  前記素子分離溝を形成する工程は、前記半導体基板の上に熱酸化膜を介して形成されたマスク膜をマスクにして前記半導体基板をエッチングすることにより行われ、
前記素子分離絶縁膜を形成する工程は、前記素子分離溝内と前記マスク膜の上に前記素子分離絶縁膜を形成し、前記素子分離絶縁膜を研磨して前記マスク膜上から除去することにより行われ、
前記素子分離絶縁膜の研磨を、該素子分離絶縁膜の上面が前記半導体基板の上面よりも低くなり、且つ前記マスク膜が研磨により消失しない程度に行うことを特徴とする付記４に記載の半導体装置の製造方法。
【０１０３】
（付記７）  前記素子分離絶縁膜を形成した後に、前記半導体基板の表面を熱酸化する工程を更に有することを特徴とする付記４〜付記６のいずれかに記載の半導体装置の製造方法。
【０１０４】
（付記８）  前記素子分離絶縁膜を形成した後に、前記半導体基板にウェルを形成する工程と、前記ウェルに対してアニールを行う工程とを更に有することを特徴とする付記４〜付記７のいずれかに記載の半導体装置の製造方法。
【図面の簡単な説明】
【０１０５】
【図１】図１（ａ）は、本願発明者が調査に使用したサンプルのゲート長に沿う断面を透過型顕微鏡で観察して得られた像を基にして描いた図であり、図１（ｂ）は、そのサンプルのゲート幅方向に沿う断面を透過型顕微鏡で観察して得られた像を基にして描いた図である。
【図２】図２は、図１のサンプルのリーク電流を調査して得られたグラフである。
【図３】図３は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その１）である。
【図４】図４は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その２）である。
【図５】図５は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その３）である。
【図６】図６は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その４）である。
【図７】図７は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その５）である。
【図８】図８は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その６）である。
【図９】図９は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その７）である。
【図１０】図１０は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その８）である。
【図１１】図１１は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その９）である。
【図１２】図１２は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その１０）である。
【図１３】図１３は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その１１）である。
【図１４】図１４は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その１２）である。
【図１５】図１５は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その１３）である。
【図１６】図１６は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その１４）である。
【図１７】図１７は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その１５）である。
【図１８】図１８は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その１６）である。
【図１９】図１９は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その１７）である。
【図２０】図２０は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その１８）である。
【図２１】図２１は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その１９）である。
【図２２】図２２は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その２０）である。
【図２３】図２３は、本発明の実施の形態に係る半導体装置のリーク電流を調査して得られたグラフである。
【図２４】図２４（ａ）は、素子分離絶縁膜とシリコン基板の上面との段差を３０nmとしたときのシリコン基板の表面のSEM像を基にして描いた図であり、図２４（ｂ）は、その段差を３０nmとしたときの図である。
【符号の説明】
【０１０６】
１、２０…シリコン基板、１ａ、２０ａ…素子分離溝、２、２３…素子分離絶縁膜、３…ソース／ドレイン領域、４…ゲート電極、６…層間絶縁膜、７…導電性プラグ、８…結晶欠陥、２１…熱酸化膜、２２…マスク膜、２５…犠牲絶縁膜、３１、３２…第１、第２nウェル、３３…第１pウェル、３４…素子分離領域、３５…第２pウェル、３６…第３nウェル、４１、４２…第１、第２ゲート絶縁膜、４５…導電膜、４５ａ…ゲート電極、４７〜４９第１〜第３n型ソース／ドレインエクステンション、５１、５２…第１、第２p型ソース／ドレインエクステンション、５３〜５５…第１〜第３n型ソース／ドレイン領域、５６、５７…第１、第２p型ソース／ドレイン領域、６０…絶縁性サイドウォール、６１…高融点金属シリサイド層、６３…カバー絶縁膜、６４…第１層間絶縁膜、６４ａ…コンタクトホール、６５…第１導電性プラグ、６６…一層目金属配線、６８…第１埋め込み絶縁膜、６９…第２層間絶縁膜、７０…第２導電性プラグ、７３…第２埋め込み絶縁膜、７４…第３層間絶縁膜、７５…二層目金属配線、７６…第３導電性プラグ、７７…第３埋め込み絶縁膜、８１…第４埋め込み絶縁膜、８２…第５層間絶縁膜、８４…第５導電性プラグ、８５…五層目金属配線、９１…第１パッシベーション膜、９２…第２パッシベーション膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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