(57)【要約】【課題】表面実装部品の複数の端子と実装基板の複数のパッドとを導電性接合材を介して強固に接合でき、且つ導電性接合材の広がりを抑制できるようにする。【解決手段】表面実装部品１は、端子配置面２Ａを有する本体２と、端子配置面２Ａに配置された複数の端子３とを備えている。複数の端子３の各々は凹部３Ａを有している。表面実装部品１を、導電性接合材を用いて、複数のパッドを有する実装基板に実装する際には、各端子３と各パッドの間に介在する導電性接合材の一部が各端子３の凹部３Ａ内に入り込む。【選択図】図２
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【特許請求の範囲】
【請求項１】
端子配置面を有する本体と、
前記端子配置面に配置された複数の端子とを備え、
前記複数の端子の各々は凹部を有することを特徴とする表面実装部品。
【請求項２】
前記本体は、積層された複数の誘電体層と、隣接する２つの誘電体層の間に配置された１つ以上の内部導体層とを含み、
前記複数の誘電体層のうちの１つは、前記端子配置面を有する端子配置用誘電体層であり、
前記端子配置用誘電体層は、前記複数の端子に対応する位置に形成された複数の端子用孔を有し、
各端子は、それぞれ、対応する端子用孔の内壁および対応する端子用孔の周辺における端子配置面の一部に被着された端子用導体層を有することを特徴とする請求項１記載の表面実装部品。
【請求項３】
端子配置面を有する本体と、
前記端子配置面に配置された複数の端子とを備え、
前記複数の端子の各々は凹部を有し、
前記本体は、積層された複数の誘電体層と、隣接する２つの誘電体層の間に配置された１つ以上の内部導体層とを含み、
前記複数の誘電体層のうちの１つは、前記端子配置面を有する端子配置用誘電体層であり、
前記端子配置用誘電体層は、前記複数の端子に対応する位置に形成された複数の端子用孔を有し、
各端子は、それぞれ、対応する端子用孔の内壁および対応する端子用孔の周辺における端子配置面の一部に被着された端子用導体層を有する表面実装部品を製造する方法であって、
後に焼成されて前記複数の誘電体層となる複数のセラミックグリーンシートと、後に焼成されて前記１つ以上の内部導体層となる１つ以上の焼成前内部導体層と、後に焼成されて複数の端子用導体層となる複数の焼成前端子用導体層とを含む積層体を形成する工程と、
前記積層体を焼成して、前記表面実装部品を形成する工程と
を備えたことを特徴とする表面実装部品の製造方法。
【請求項４】
端子配置面を有する本体と、前記端子配置面に配置された複数の端子とを備え、前記複数の端子の各々は凹部を有する表面実装部品を、前記複数の端子に接続される複数のパッドを備えた実装基板に実装する方法であって、
前記複数のパッドの各々の上に導電性接合材を配置する工程と、
前記複数の端子が前記複数のパッドに対向するように、前記実装基板の上に前記表面実装部品を配置し、前記導電性接合材によって前記複数の端子を複数のパッドに接合する工程とを備え、
前記複数の端子を複数のパッドに接合する工程では、各端子と各パッドの間に介在する導電性接合材の一部が各端子の凹部内に入り込むことを特徴とする表面実装部品の実装方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表面実装技術によって実装基板に実装可能な電子部品である表面実装部品およびその製造方法ならびに実装方法に関する。
【背景技術】
【０００２】
実装基板に電子部品を実装する技術の一つとして表面実装技術がある。この表面実装技術では、例えば、実装基板の複数のパッドと表面実装部品の複数の端子が、はんだ等の導電性接合材を介して接合される。表面実装技術では、この技術を用いて製造される製品の信頼性を確保するために、実装基板のパッドと表面実装部品の端子とを強固に接合することが重要である。
【０００３】
特許文献１には、電子部品用パッケージと回路基板との熱膨張差が生じても、はんだクラック等の悪影響を抑制し、電子部品用パッケージと回路基板の搭載接合の信頼性を向上させるために、電子部品用パッケージの底面端子電極の面積を規定した技術が記載されている。
【０００４】
また、特許文献２には、プリント配線板の電極端子に凹部を形成し、この凹部上に例えば球状の接続部材を搭載し、半導体素子をプリント配線板にフリップチップ実装する際に接続部材を塑性変形させ、その一部を凹部内に入り込ませることで、半導体素子の電極パッドとプリント配線板の電極端子とを接続する突起電極を形成する技術が記載されている。
【０００５】
【特許文献１】特開２００６−３２６４５号公報
【特許文献２】特開２００３−３０３８４９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
近年、電子機器の小型化や電子部品の実装の高密度化に伴い、表面実装部品では、端子の表面の面積および隣接する端子の間隔が小さくなってきている。しかし、表面実装部品において、端子の表面の面積が小さくなってくると、実装基板のパッドと表面実装部品の端子との接合の強度が低下するという問題が生じる。また、表面実装部品において、隣接する端子の間隔が小さくなってくると、実装基板のパッドと表面実装部品の端子とを接合する導電性接合材の広がりによって、表面実装部品における隣接する端子間で短絡が発生しやすくなるという問題が生じる。
【０００７】
特許文献１に記載された技術では、電子部品用パッケージの底面端子電極と回路基板の電極パッドとの接合の強度を大きくすることは困難であると共に、電子部品の小型化や実装の高密度化に対応できないという問題点がある。
【０００８】
特許文献２に記載された技術では、例えば球状の接続部材を作製し、この接続部材をプリント配線板の電極端子に形成された凹部上に搭載する必要がある。そのため、この技術では、半導体素子の実装のためのコストが高くなるという問題点がある。また、特許文献２に記載された技術では、接続部材が塑性変形することによって形成された突起電極と半導体素子の電極パッドとの界面が平面になるため、突起電極と半導体素子の電極パッドとの接合の強度が低下しやすいという問題点がある。
【０００９】
ところで、通常、表面実装部品において端子が配置されている面の面積に比べて、実装基板において表面実装部品が実装される面の面積は大きい。そのため、実装基板のパッドと表面実装部品の端子とを導電性接合材を介して接合する場合には、実装基板のパッドの表面の面積を表面実装部品の端子の表面の面積よりも大きくすることが可能であり、そうすることにより、実装基板のパッドと導電性接合材との接合の強度を大きくすることが可能である。これに対し、表面実装部品における端子の表面の面積は、実装基板のパッドの表面の面積のように大きくすることはできない。そのため、特に、表面実装部品における端子と導電性接合材との接合の強度は低下しやすい。
【００１０】
本発明はかかる問題点に鑑みてなされたもので、その目的は、導電性接合材を介して実装基板の複数のパッドに接続される複数の端子を有し、この複数の端子と実装基板の複数のパッドとを強固に接合でき、且つ導電性接合材の広がりを抑制できるようにした表面実装部品およびその製造方法ならびに実装方法を提供することにある。
【課題を解決するための手段】
【００１１】
本発明の表面実装部品は、端子配置面を有する本体と、端子配置面に配置された複数の端子とを備え、複数の端子の各々が凹部を有するものである。
【００１２】
本発明の表面実装部品において、本体は、積層された複数の誘電体層と、隣接する２つの誘電体層の間に配置された１つ以上の内部導体層とを含み、複数の誘電体層のうちの１つは、端子配置面を有する端子配置用誘電体層であってもよい。この場合、端子配置用誘電体層は、複数の端子に対応する位置に形成された複数の端子用孔を有し、各端子は、それぞれ、対応する端子用孔の内壁および対応する端子用孔の周辺における端子配置面の一部に被着された端子用導体層を有していてもよい。
【００１３】
本発明の表面実装部品の製造方法は、端子配置面を有する本体と、端子配置面に配置された複数の端子とを備え、複数の端子の各々は凹部を有し、本体は、積層された複数の誘電体層と、隣接する２つの誘電体層の間に配置された１つ以上の内部導体層とを含み、複数の誘電体層のうちの１つは、端子配置面を有する端子配置用誘電体層であり、端子配置用誘電体層は、複数の端子に対応する位置に形成された複数の端子用孔を有し、各端子は、それぞれ、対応する端子用孔の内壁および対応する端子用孔の周辺における端子配置面の一部に被着された端子用導体層を有する表面実装部品を製造する方法である。
【００１４】
本発明の表面実装部品の製造方法は、後に焼成されて複数の誘電体層となる複数のセラミックグリーンシートと、後に焼成されて１つ以上の内部導体層となる１つ以上の焼成前内部導体層と、後に焼成されて複数の端子用導体層となる複数の焼成前端子用導体層とを含む積層体を形成する工程と、この積層体を焼成して、表面実装部品を形成する工程とを備えている。
【００１５】
本発明の表面実装部品の実装方法は、端子配置面を有する本体と、端子配置面に配置された複数の端子とを備え、複数の端子の各々は凹部を有する表面実装部品を、複数の端子に接続される複数のパッドを備えた実装基板に実装する方法である。本発明の表面実装部品の実装方法は、複数のパッドの各々の上に導電性接合材を配置する工程と、複数の端子が複数のパッドに対向するように、実装基板の上に表面実装部品を配置し、導電性接合材によって複数の端子を複数のパッドに接合する工程とを備えている。複数の端子を複数のパッドに接合する工程では、各端子と各パッドの間に介在する導電性接合材の一部が各端子の凹部内に入り込む。
【発明の効果】
【００１６】
本発明の表面実装部品を、導電性接合材を用いて、複数のパッドを有する実装基板に実装する際には、各端子と各パッドの間に介在する導電性接合材の一部が各端子の凹部内に入り込む。そのため、本発明の表面実装部品によれば、複数の端子と実装基板の複数のパッドとを強固に接合することができ、且つ導電性接合材の広がりを抑制することができるという効果を奏する。
【００１７】
また、本発明の表面実装部品の製造方法によれば、上記の効果を奏する表面実装部品を、セラミックと導体を同時に焼成する同時焼成法を用いて容易に製造することができるという効果を奏する。
【００１８】
また、本発明の表面実装部品の実装方法では、複数の端子を複数のパッドに接合する工程において、各端子と各パッドの間に介在する導電性接合材の一部が各端子の凹部内に入り込む。そのため、本発明の表面実装部品の実装方法によれば、複数の端子と実装基板の複数のパッドとを強固に接合することができ、且つ導電性接合材の広がりを抑制することができるという効果を奏する。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態について図面を参照して詳細に説明する。始めに、図１ないし図３を参照して、本発明の一実施の形態に係る表面実装部品について説明する。図１は本実施の形態に係る表面実装部品の斜視図、図２は本実施の形態に係る表面実装部品の断面図、図３は本実施の形態に係る表面実装部品における１つの端子とその周辺を示す断面図である。
【００２０】
図１および図２に示したように、本実施の形態に係る表面実装部品１は、直方体形状の本体２を備えている。この本体２は、端子配置面２Ａと、その反対側の面２Ｂと、端子配置面２Ａと面２Ｂとを連結する４つの側面とを有している。なお、図１および図２は、端子配置面２Ａを上にした状態の表面実装部品１を表している。表面実装部品１は、更に、端子配置面２Ａに配置された複数の端子３を備えている。複数の端子３の各々は凹部３Ａを有している。凹部３Ａにおける開口部および底部の形状は、例えば円形または円形に近い形状である。なお、図１には、表面実装部品１が４つの端子３を備えている例を示しているが、本実施の形態において、端子３の数は、４つに限定されず、複数であればよい。
【００２１】
図２に示したように、本体２は、積層された複数の誘電体層４１〜４５と、隣接する２つの誘電体層の間に配置された１つ以上の内部導体層５とを含んでいる。なお、図２には、本体２が５つの誘電体層４１〜４５を備えている例を示しているが、本実施の形態において、誘電体層の数は、５つに限定されず、複数であればよい。
【００２２】
複数の誘電体層４１〜４５のうち、最も端子配置面２Ａに近い誘電体層４１は、端子配置面２Ａを有している。この誘電体層４１は、本発明における端子配置用誘電体層に対応する。図２および図３に示したように、誘電体層４１は、複数の端子３に対応する位置に形成された複数の端子用孔４１ａを有している。各端子３は、それぞれ、対応する端子用孔４１ａの内壁および対応する孔４１ａの周辺における端子配置面２Ａの一部に被着された端子用導体層３Ｂを有している。図３に示したように、端子用導体層３Ｂのうちの端子用孔４１ａの内壁に被着された部分は内部導体層５に接続されている。図３に示した例では、端子用導体層３Ｂは、凹部３Ａの底部を形成するように内部導体層５の上に被着された部分を含んでいる。しかし、端子用導体層３Ｂが、凹部３Ａの底部を形成するように内部導体層５の上に被着された部分を含まずに、端子用導体層３Ｂのうちの端子用孔４１ａの内壁に被着された部分のみが内部導体層５に接続されていてもよい。この場合には、内部導体層５の上面が凹部３Ａの底部を形成する。
【００２３】
以下、図４ないし図８を参照して、本実施の形態に係る表面実装部品１を用いたシステムの一例について説明する。ここでは、表面実装部品１を携帯電話機の高周波回路に用いた例を示す。図４は、携帯電話機の高周波回路の一例の回路構成を示すブロック図である。この高周波回路は、ＧＳＭ（Global System for Mobile Communications）方式、ＤＣＳ（Digital Cellular System）方式およびＰＣＳ（Personal Communications Service）方式の３つの時分割多重接続方式の信号と広帯域符号分割多重接続（以下、ＷＣＤＭＡと記す。）方式の信号とを処理する。
【００２４】
ＧＳＭ方式の送信信号の周波数帯域は８８０ＭＨｚ〜９１５ＭＨｚである。ＧＳＭ方式の受信信号の周波数帯域は９２５ＭＨｚ〜９６０ＭＨｚである。ＤＣＳ方式の送信信号の周波数帯域は１７１０ＭＨｚ〜１７８５ＭＨｚである。ＤＣＳ方式の受信信号の周波数帯域は１８０５ＭＨｚ〜１８８０ＭＨｚである。ＰＣＳ方式の送信信号の周波数帯域は１８５０ＭＨｚ〜１９１０ＭＨｚである。ＰＣＳ方式の受信信号の周波数帯域は１９３０ＭＨｚ〜１９９０ＭＨｚである。ＷＣＤＭＡ方式の送信信号の周波数帯域は１９２０ＭＨｚ〜１９８０ＭＨｚである。ＷＣＤＭＡ方式の受信信号の周波数帯域は２１１０ＭＨｚ〜２１７０ＭＨｚである。
【００２５】
図４に示した高周波回路は、高周波モジュール６を備えている。高周波モジュール６は、アンテナ端子ＡＮＴと、４つの受信信号端子Ｒｘ１，Ｒｘ２，Ｒｘ３，Ｒｘ４と、３つの送信信号端子Ｔｘ１，Ｔｘ２，Ｔｘ３とを備えている。受信信号端子Ｒｘ１は、ＧＳＭ方式の受信信号ＧＳＭ／Ｒｘを出力する。受信信号端子Ｒｘ２は、ＤＣＳ方式の受信信号ＤＣＳ／Ｒｘを出力する。受信信号端子Ｒｘ３は、ＰＣＳ方式の受信信号ＰＣＳ／Ｒｘを出力する。受信信号端子Ｒｘ４は、ＷＣＤＭＡ方式の受信信号ＷＣＤＭＡ／Ｒｘを出力する。送信信号端子Ｔｘ１には、ＧＳＭ方式の送信信号ＧＳＭ／Ｔｘが入力される。送信信号端子Ｔｘ２には、ＤＣＳ方式の送信信号ＤＣＳ／ＴｘとＰＣＳ方式の送信信号ＰＣＳ／Ｔｘとが入力される。送信信号端子Ｔｘ３には、ＷＣＤＭＡ方式の送信信号ＷＣＤＭＡ／Ｔｘが入力される。
【００２６】
高周波回路は、更に、アンテナ端子ＡＮＴに接続されたアンテナ７と、高周波モジュール６の全ての受信信号端子および全ての送信信号端子に接続されたアンプ部８と、このアンプ部８に接続された集積回路９とを備えている。集積回路９は、主に信号の変調および復調を行う回路である。アンプ部８は、高周波モジュール６より出力された受信信号を増幅して集積回路９に送るローノイズアンプや、集積回路９より出力された送信信号を増幅して高周波モジュール６に送るパワーアンプ等を有している。
【００２７】
高周波モジュール６は、高周波スイッチ１０と、３つのローパスフィルタ（以下、ＬＰＦと記す。）１１，１３，１５と、２つのハイパスフィルタ（以下、ＨＰＦと記す。）１２，１４と、５つのバンドパスフィルタ（以下、ＢＰＦと記す。）２４，２５，２６，２７，２８と備えている。高周波スイッチ１０は、４つのポートＰ１〜Ｐ４を有している。高周波スイッチ１０は、高周波モジュール６に設けられた図示しない複数の制御端子に入力される制御信号の状態に応じて、ポートＰ１を、ポートＰ２〜Ｐ４のいずれかに選択的に接続する。
【００２８】
高周波モジュール６は、更に、一端がアンテナ端子ＡＮＴに接続された位相線路１６と、位相線路１６の他端と高周波スイッチ１０のポートＰ１との間に設けられたキャパシタ３３とを有している。
【００２９】
高周波モジュール６は、更に、一端がアンテナ端子ＡＮＴに接続され、他端がＢＰＦ２４の入力端に接続された位相線路１７と、一端が位相線路１７の他端に接続され、他端が接地されたインダクタ３２を有している。ＢＰＦ２４の出力端は、受信信号端子Ｒｘ４に接続されている。
【００３０】
高周波モジュール６は、更に、一端が高周波スイッチ１０のポートＰ２に接続されたキャパシタ３６と、一端がキャパシタ３６の他端に接続された位相線路１８とを有している。位相線路１８の他端は、ＬＰＦ１１の出力端とＨＰＦ１２の入力端とに接続されている。ＬＰＦ１１の入力端は、送信信号端子Ｔｘ１に接続されている。
【００３１】
高周波モジュール６は、更に、一端がＨＰＦ１２の出力端に接続された位相線路２０を有している。位相線路２０の他端は、ＢＰＦ２５、２６の各入力端に接続されている。ＢＰＦ２５の出力端は、受信信号端子Ｒｘ２に接続されている。ＢＰＦ２６の出力端は、受信信号端子Ｒｘ３に接続されている。
【００３２】
高周波モジュール６は、更に、一端が高周波スイッチ１０のポートＰ３に接続されたキャパシタ３５と、一端がキャパシタ３５の他端に接続された位相線路２１とを有している。位相線路２１の他端は、ＬＰＦ１５の出力端に接続されている。ＬＰＦ１５の入力端は、送信信号端子Ｔｘ２に接続されている。
【００３３】
高周波モジュール６は、更に、一端が高周波スイッチ１０のポートＰ４に接続されたキャパシタ３４と、一端がキャパシタ３４の他端に接続された位相線路１９とを有している。位相線路１９の他端は、ＬＰＦ１３の入力端とＨＰＦ１４の出力端とに接続されている。
【００３４】
高周波モジュール６は、更に、一端がＬＰＦ１３の出力端に接続された位相線路２２と、一端がＨＰＦ１４の入力端に接続された位相線路２３とを有している。位相線路２２の他端は、ＢＰＦ２７の入力端に接続されている。ＢＰＦ２７の出力端は、受信信号端子Ｒｘ１に接続されている。位相線路２３の他端は、ＢＰＦ２８の出力端に接続されている。ＢＰＦ２８の入力端は、送信信号端子Ｔｘ３に接続されている。
【００３５】
ＢＰＦ２４は、バンドパスフィルタ素子４０を用いて構成されている。ＢＰＦ２５〜２８は、例えば弾性表面波素子を用いて構成されている。高周波スイッチ１０は、例えばＧａＡｓ化合物半導体による電界効果トランジスタを用いて構成されている。
【００３６】
ここで、図４に示した高周波モジュール６および高周波回路の作用について説明する。高周波モジュール６において、ＢＰＦ２４は、ＷＣＤＭＡ方式の受信信号を選択的に通過させる。このＢＰＦ２４は、常時、アンテナ７に接続されている。従って、この高周波回路では、常時、ＷＣＤＭＡ方式の受信信号を受信可能な状態になっている。アンテナ７によって受信されたＷＣＤＭＡ方式の受信信号は、アンテナ端子ＡＮＴ、位相線路１７およびＢＰＦ２４を通過して受信信号端子Ｒｘ４より出力される。位相線路１６，１７およびインダクタ３２は、アンテナ７からＢＰＦ２４に至る経路とアンテナ７から高周波スイッチ１０に至る経路のそれぞれのインピーダンスを調整し、これによって、ＷＣＤＭＡ方式の受信信号と他の信号とを分離する。
【００３７】
ＷＣＤＭＡ方式の受信信号以外の信号については、以下に示すように、高周波スイッチ１０の状態に応じて送信または受信が可能になる。なお、高周波スイッチ１０の状態は、図示しない複数の制御端子に入力される制御信号の状態に応じて切り替えられる。キャパシタ３３〜３６は、制御信号によって発生する直流成分の通過を阻止するために設けられている。
【００３８】
ポートＰ１がポートＰ２に接続された状態では、ＧＳＭ方式の送信信号の送信、ＤＣＳ方式の受信信号の受信またはＰＣＳ方式の受信信号の受信が可能になる。この状態では、送信信号端子Ｔｘ１に入力されたＧＳＭ方式の送信信号は、ＬＰＦ１１、位相線路１８、キャパシタ３６、高周波スイッチ１０、キャパシタ３３、位相線路１６およびアンテナ端子ＡＮＴを順に通過して、アンテナ７に供給される。また、この状態では、アンテナ７によって受信されたＤＣＳ方式の受信信号は、アンテナ端子ＡＮＴ、位相線路１６、キャパシタ３３、高周波スイッチ１０、キャパシタ３６、位相線路１８、ＨＰＦ１２、位相線路２０およびＢＰＦ２５を順に通過して、受信信号端子Ｒｘ２より出力される。また、この状態では、アンテナ７によって受信されたＰＣＳ方式の受信信号は、アンテナ端子ＡＮＴ、位相線路１６、キャパシタ３３、高周波スイッチ１０、キャパシタ３６、位相線路１８、ＨＰＦ１２、位相線路２０およびＢＰＦ２６を順に通過して、受信信号端子Ｒｘ３より出力される。
【００３９】
ポートＰ１がポートＰ３に接続された状態では、送信信号端子Ｔｘ２に入力されたＤＣＳ方式の送信信号またはＰＣＳ方式の送信信号が、ＬＰＦ１５、位相線路２１、キャパシタ３５、高周波スイッチ１０、キャパシタ３３、位相線路１６およびアンテナ端子ＡＮＴを順に通過して、アンテナ７に供給される。ＬＰＦ１５は、ＤＣＳ方式の送信信号およびＰＣＳ方式の送信信号に含まれる高調波成分を除去する。
【００４０】
ポートＰ１がポートＰ４に接続された状態では、ＧＳＭ方式の受信信号の受信またはＷＣＤＭＡ方式の送信信号の送信が可能になる。この状態では、アンテナ７によって受信されたＧＳＭ方式の受信信号は、アンテナ端子ＡＮＴ、位相線路１６、キャパシタ３３、高周波スイッチ１０、キャパシタ３４、位相線路１９、ＬＰＦ１３、位相線路２２、ＢＰＦ２７を順に通過して、受信信号端子Ｒｘ１より出力される。また、この状態では、送信信号端子Ｔｘ３に入力されたＷＣＤＭＡ方式の送信信号は、ＢＰＦ２８、位相線路２３、ＨＰＦ１４、位相線路１９、キャパシタ３４、高周波スイッチ１０、キャパシタ３３、位相線路１６およびアンテナ端子ＡＮＴを順に通過して、アンテナ７に供給される。
【００４１】
位相線路１８〜２３は、それぞれ、それらが設けられた信号経路のインピーダンスを調整するものである。
【００４２】
次に、図５ないし図７を参照して、高周波モジュール６の構造について説明する。図５は、高周波モジュール６の外観を示す斜視図である。図６は、高周波モジュール６の平面図である。図７は、高周波モジュール６の断面図である。図５ないし図７に示したように、高周波モジュール６は、高周波モジュール６の各要素を一体化する積層基板１００を備えている。図７に示したように、積層基板１００は、交互に積層された複数の基板内誘電体層１０１と複数の基板内導体層１０２とを有している。なお、図７では、積層基板１００の断面を簡略化して表している。また、積層基板１００は、積層方向における両側に配置された上面１００ａおよび底面１００ｂと、上面１００ａと底面１００ｂとを連結する４つの側面とを有し、直方体形状をなしている。
【００４３】
高周波モジュール６における回路は、基板内誘電体層１０１および基板内導体層１０２と、積層基板１００の上面１００ａに搭載された素子とを用いて構成されている。上面１００ａには、少なくとも、ＢＰＦ２４を構成するバンドパスフィルタ素子４０が搭載されている。ここでは、一例として、上面１００ａには、バンドパスフィルタ素子４０の他に、高周波スイッチ１０、ＢＰＦ２５〜２８、インダクタ３２およびキャパシタ３３〜３６が搭載されているものとする。積層基板１００は、例えば低温同時焼成セラミック多層基板になっている。
【００４４】
図示しないが、積層基板１００の底面１００ｂには、端子ＡＮＴ，Ｒｘ１〜Ｒｘ４，Ｔｘ１〜Ｔｘ３と、複数の制御端子および複数のグランド端子が配置されている。
【００４５】
図７に示したように、積層基板１００は、基板内導体層１０２として、上面１００ａを介してバンドパスフィルタ素子４０に対向する位置に配置されると共に、グランドに接続されるグランド用導体層１０２Ｇを含んでいる。
【００４６】
また、高周波モジュール６は、積層基板１００の上面１００ａに搭載された素子を覆うように配置され、グランドに接続される金属製ケース１１０を備えている。なお、図５および図６では、金属製ケース１１０を省略している。
【００４７】
次に、図８を参照して、ＢＰＦ２４の回路構成について説明する。図８に示したように、ＢＰＦ２４は、入力端子５１と、出力端子５２と、３つの共振器６１，６２，６３とを備えている。ＢＰＦ２４は、更に、共振器６１の一端とグランドとの間に設けられたキャパシタ６４と、共振器６２の一端とグランドとの間に設けられたキャパシタ６５と、共振器６３の一端とグランドとの間に設けられたキャパシタ６６と、共振器６１の一端と共振器６２の一端との間に設けられたキャパシタ６７と、共振器６２の一端と共振器６３の一端との間に設けられたキャパシタ６８と、共振器６１の一端と共振器６３の一端との間に設けられたキャパシタ６９とを備えている。入力端子５１は、共振器６１の一端に接続されている。出力端子５２は、共振器６３の一端に接続されている。共振器６１，６２，６３の各他端はグランドに接続されている。
【００４８】
バンドパスフィルタ素子４０は、本実施の形態に係る表面実装部品１の具体的な適用例である。このバンドパスフィルタ素子４０が実装される積層基板１００は、本発明における実装基板に対応する。
【００４９】
以下、バンドパスフィルタ素子４０の構成について説明する。本実施の形態に係る表面実装部品１の具体的な適用例であるバンドパスフィルタ素子４０は、図１および図２に示した構成になっている。すなわち、バンドパスフィルタ素子４０は、直方体形状の本体２を備え、この本体２は、端子配置面２Ａと、その反対側の面２Ｂと、端子配置面２Ａと面２Ｂとを連結する４つの側面とを有している。バンドパスフィルタ素子４０は、更に、端子配置面２Ａに配置された４つの端子３を備えている。図２に示したように、本体２は、積層された複数の誘電体層４１〜４５と、隣接する２つの誘電体層の間に配置された１つ以上の内部導体層５とを含んでいる。誘電体層４１は、端子配置面２Ａを有している。
【００５０】
次に、図９を参照して、バンドパスフィルタ素子４０の構成について詳しく説明する。なお、以下の説明では、誘電体層４１〜４５については、端子配置面２Ａに近い順に数えて、１層目の誘電体層４１、２層目の誘電体層４２、３層目の誘電体層４３、４層目の誘電体層４４、５層目の誘電体層４５と呼ぶ。また、誘電体層４１については、互いに反対側を向いた２つの面のうち端子配置面２Ａを上面と定義し、他の誘電体層４２〜４５については、それぞれ、互いに反対側を向いた２つの面のうち端子配置面２Ａに近い面を上面と定義する。図９は、バンドパスフィルタ素子４０の構成を示す説明図である。図９において、（ａ）〜（ｅ）は、それぞれバンドパスフィルタ素子４０における誘電体層４１〜４５の上面を表している。
【００５１】
図９における（ａ）に示したように、１層目の誘電体層４１の上面すなわち端子配置面２Ａには、入力端子４１１、出力端子４１２、グランド端子４１３，４１４が配置されている。端子４１１，４１２，４１３，４１４は、図１および図２における端子３に対応する。端子４１１，４１２，４１３，４１４は、それぞれ凹部４１１Ａ，４１２Ａ，４１３Ａ，４１４Ａを有している。誘電体層４１は、端子４１１，４１２，４１３，４１４に対応する位置に形成された複数の端子用孔を有している。端子４１１，４１２，４１３，４１４は、それぞれ、対応する端子用孔の内壁および対応する端子用孔の周辺における端子配置面２Ａの一部に被着された端子用導体層４１１Ｂ，４１２Ｂ，４１３Ｂ，４１４Ｂを有している。
【００５２】
図９における（ｂ）に示したように、２層目の誘電体層４２の上面には、導体層４２１〜４２４が形成されている。導体層４２１には、端子４１１に対応した端子用孔を通して端子用導体層４１１Ｂが接続されている。導体層４２２には、端子４１２に対応した端子用孔を通して端子用導体層４１２Ｂが接続されている。導体層４２３には、端子４１３に対応した端子用孔を通して端子用導体層４１３Ｂが接続されている。導体層４２４には、端子４１４に対応した端子用孔を通して端子用導体層４１４Ｂが接続されている。また、誘電体層４２には、導体層４２１に接続されたスルーホール４２５と、導体層４２２に接続されたスルーホール４２６と、導体層４２３に接続されたスルーホール４２７Ａ，４２７Ｂ，４２７Ｃと、導体層４２４に接続されたスルーホール４２８Ａ，４２８Ｂ，４２８Ｃとが形成されている。
【００５３】
図９における（ｃ）に示したように、３層目の誘電体層４３の上面には、３つのキャパシタ用導体層４３１，４３２，４３３が形成されている。また、誘電体層４３には、それぞれスルーホール４２５，４２６，４２７Ａ，４２７Ｂ，４２７Ｃ，４２８Ａ，４２８Ｂ，４２８Ｃに接続されたスルーホール４３５，４３６，４３７Ａ，４３７Ｂ，４３７Ｃ，４３８Ａ，４３８Ｂ，４３８Ｃが形成されている。
【００５４】
図９における（ｄ）に示したように、４層目の誘電体層４４の上面には、３つの共振器用導体層４４１，４４２，４４３と、３つのキャパシタ用導体層４４４，４４５，４４６が形成されている。共振器用導体層４４１の一端部は、キャパシタ用導体層４４４に接続されている。共振器用導体層４４２の一端部は、キャパシタ用導体層４４５に接続されている。共振器用導体層４４３の一端部は、キャパシタ用導体層４４６に接続されている。共振器用導体層４４１，４４２，４４３の各他端には、それぞれスルーホール４３８Ａ，４３８Ｂ，４３８Ｃが接続されている。キャパシタ用導体層４４４，４４６には、それぞれスルーホール４３５，４３６が接続されている。また、誘電体層４４には、それぞれスルーホール４３７Ａ，４３７Ｂ，４３７Ｃに接続されたスルーホール４４７Ａ，４４７Ｂ，４４７Ｃが形成されている。
【００５５】
図９における（ｃ）に示した導体層４３１は、図９における（ｄ）に示した導体層４４４，４４５に対向する位置に配置されている。図９における（ｃ）に示した導体層４３２は、図９における（ｄ）に示した導体層４４５，４４６に対向する位置に配置されている。図９における（ｃ）に示した導体層４３３は、図９における（ｄ）に示した導体層４４４，４４５，４４６に対向する位置に配置されている。
【００５６】
導体層４４１は、導体層４２４、スルーホール４２８Ａ，４３８Ａを介してグランド端子４１４に接続されている。導体層４４２は、導体層４２４、スルーホール４２８Ｂ，４３８Ｂを介してグランド端子４１４に接続されている。導体層４４３は、導体層４２４、スルーホール４２８Ｃ，４３８Ｃを介してグランド端子４１４に接続されている。導体層４４４は、導体層４２１、スルーホール４２５，４３５を介して入力端子４１１に接続されている。導体層４４６は、導体層４２２、スルーホール４２６，４３６を介して出力端子４１２に接続されている。
【００５７】
図９における（ｅ）に示したように、５層目の誘電体層４５の上面には、３つのキャパシタ用導体層４５１，４５２，４５３が形成されている。キャパシタ用導体層４５１，４５２，４５３は、それぞれ導体層４４４，４４５，４４６に対向する位置に配置されている。導体層４５１，４５２，４５３には、それぞれスルーホール４４７Ａ，４４７Ｂ，４４７Ｃが接続されている。導体層４５１は、導体層４２３、スルーホール４２７Ａ，４３７Ａ，４４７Ａを介してグランド端子４１３に接続されている。導体層４５２は、導体層４２３、スルーホール４２７Ｂ，４３７Ｂ，４４７Ｂを介してグランド端子４１３に接続されている。導体層４５３は、導体層４２３、スルーホール４２７Ｃ，４３７Ｃ，４４７Ｃを介してグランド端子４１３に接続されている。誘電体層４５の下面は、図１に示した面２Ｂとなる。
【００５８】
共振器用導体層４４１，４４２，４４３は、それぞれ、図８における共振器６１，６２，６３を構成する。導体層４４４，４５１と、これらの間に配置された誘電体層４４は、図８におけるキャパシタ６４を構成する。導体層４４５，４５２と、これらの間に配置された誘電体層４４は、図８におけるキャパシタ６５を構成する。導体層４４６，４５３と、これらの間に配置された誘電体層４４は、図８におけるキャパシタ６６を構成する。
【００５９】
導体層４３１と、導体層４４４，４４５と、これらの間に配置された誘電体層４３は、図８におけるキャパシタ６７を構成する。導体層４３２と、導体層４４５，４４６と、これらの間に配置された誘電体層４３は、図８におけるキャパシタ６８を構成する。導体層４３３と、導体層４４４，４４６と、これらの間に配置された誘電体層４３は、図８におけるキャパシタ６９を構成する。
【００６０】
次に、図１０を参照して、本実施の形態に係る表面実装部品１の製造方法について説明する。図１０は、表面実装部品１の製造方法を説明するための説明図である。表面実装部品１の製造方法では、まず、それぞれ後に焼成されて複数の誘電体層４１，４２，４３，４４，４５となる複数のセラミックグリーンシート４１Ｇ，４２Ｇ，４３Ｇ，４４Ｇ，４５Ｇを作製する。次に、セラミックグリーンシート４１Ｇに対して、複数の端子用孔を形成した後、後に焼成されて複数の端子用導体層３Ｂとなる複数の焼成前端子用導体層３ＢＰを、例えば印刷によって形成する。また、セラミックグリーンシート４２Ｇ〜４５Ｇに対して、必要に応じてスルーホール用の孔を形成した後、必要に応じて、後に焼成されて１つ以上の内部導体層５となる１つ以上の焼成前内部導体層５Ｐを、例えば印刷によって形成する。また、焼成前内部導体層５Ｐを形成する際には、スルーホール用の孔の内壁に、後に焼成されてスルーホールとなる焼成前の導体層を形成する。次に、上述のように必要に応じて焼成前の導体層が形成されたセラミックグリーンシート４１Ｇ，４２Ｇ，４３Ｇ，４４Ｇ，４５Ｇを積層する。このようにし、それぞれ後に焼成されて複数の誘電体層４１，４２，４３，４４，４５となる複数のセラミックグリーンシート４１Ｇ，４２Ｇ，４３Ｇ，４４Ｇ，４５Ｇと、後に焼成されて１つ以上の内部導体層となる１つ以上の焼成前内部導体層５Ｐと、後に焼成されて複数の端子用導体層３Ｂとなる複数の焼成前端子用導体層３ＢＰとを含む積層体が形成される。ここまでの工程は、本発明における「積層体を形成する工程」に対応する。次に、上述のようにして形成された積層体を、セラミックと導体を同時に焼成する同時焼成法を用いて焼成して、表面実装部品１を形成する。この工程は、本発明における「表面実装部品を形成する工程」に対応する。
【００６１】
次に、図１１ないし図１３を参照して、本実施の形態に係る表面実装部品１の実装方法について説明する。図１１ないし図１３は、表面実装部品１の実装方法を説明するための説明図である。図１１は、表面実装部品１の実装方法における最初の工程を示している。この工程では、まず、表面実装部品１の複数の端子３に接続される複数のパッド２０１を備えた実装基板２００を用意する。パッド２０１は、銅等の導体によって形成されている。図５ないし図７に示した例では、積層基板１００が実装基板２００に対応する。次に、実装基板２００の複数のパッド２０１の各々の上に、流動性を有する導電性接合材２０２を配置する。この導電性接合材２０２としては、例えばはんだペーストが用いられる。
【００６２】
図１２は、次の工程を示す。この工程では、表面実装部品１の端子配置面２Ａを下に向け、表面実装部品１の複数の端子３が実装基板２００の複数のパッド２０１に対向するように、実装基板２００の上に表面実装部品１を配置する。このとき、各端子３と各パッド２０１の間には、導電性接合材２０２が介在する。
【００６３】
図１３は、次の工程を示す。この工程では、導電性接合材２０２によって複数の端子３を複数のパッド２０１に接合する。導電性接合材２０２がはんだペーストである場合には、赤外線、熱風、レーザ光等の熱源によって、はんだペースト中のはんだを溶融させた後、固化させることによって、はんだによって複数の端子３を複数のパッド２０１に接合する。このようにして、実装基板２００に対する表面実装部品１の実装が完了する。図１２に示したように実装基板２００の上に表面実装部品１を配置してから、図１３に示したように実装基板２００に対する表面実装部品１の実装が完了するまでの間において、導電性接合材２０２の一部は、各端子３の凹部３Ａ内に入り込む。
【００６４】
以上説明したように、本実施の形態に係る表面実装部品１およびその実装方法によれば、表面実装部品１を、導電性接合材２０２を用いて、複数のパッド２０１を有する実装基板２００に実装する際に、表面実装部品１の各端子３と各パッド２０１の間に介在する導電性接合材２０２の一部が各端子３の凹部３Ａ内に入り込む。そのため、本実施の形態によれば、表面実装部品の端子の表面が平坦な場合に比べて、端子３と導電性接合材２０２との接触面積を大きくすることができる。その結果、本実施の形態によれば、表面実装部品１の複数の端子３と実装基板２００の複数のパッド２０１とを強固に接合することができ、且つ導電性接合材２０２の広がりを抑制することができる。これにより、本実施の形態によれば、表面実装部品１と実装基板２００とを含む製品の信頼性を向上させることができる。また、本実施の形態によれば、上述のように複数の端子３と複数のパッド２０１とを強固に接合することができると共に導電性接合材２０２の広がりを抑制することができることから、表面実装部品１の本体２の端子配置面２Ａにおいて各端子３が占める面積および隣接する端子３の間隔を小さくすることが可能になる。これにより、本実施の形態によれば、表面実装部品１の小型化および表面実装部品１の実装の高密度化が可能になる。
【００６５】
また、表面実装部品の端子の表面が平坦な場合には、端子の表面の面積は、実装基板のパッドの表面の面積のように大きくすることはできないことから、特に、端子と導電性接合材との接合の強度が低下しやすい。これに対し、本実施の形態によれば、端子３が凹部３Ａを有することにより、特に、端子３Ａと導電性接合材２０２との接合の強度を大きくすることが可能になる。
【００６６】
また、本実施の形態に係る表面実装部品１の製造方法によれば、前述の効果を奏する表面実装部品１を、同時焼成法を用いて容易に製造することができる。また、本実施の形態に係る表面実装部品１の製造方法によれば、同時焼成法におけるスルーホールの形成方法と同様の方法によって、端子３を形成することができる。
【００６７】
以下、端子３の凹部３Ａの好ましい形状について、図３および図１４を参照して詳細に説明する。図１４は、凹部３Ａの形状が図３とは異なる例における端子３とその周辺を示す断面図である。なお、以下の説明では、凹部３Ａにおける開口部および底部の形状が円形であるものとする。ここで、図３および図１４に示したように、凹部３Ａにおける開口部の直径を記号φ１で表し、凹部３Ａにおける底部の直径を記号φ２で表し、凹部３Ａの深さを記号Ｄで表す。図３には、開口部の直径φ１が底部の直径φ２よりも大きい例を示しているが、凹部３Ａの形状は、図１４に示したように、開口部の直径φ１と底部の直径φ２が等しいものであってもよい。しかし、凹部３Ａの形状としては、開口部の直径φ１が底部の直径φ２よりも小さいものは好ましくない。
【００６８】
開口部の直径φ１が小さすぎると、凹部３Ａ内に十分な量の導電性接合材２０２を入り込ませることができなくなる。また、開口部の直径φ１が大きすぎると、端子配置面２Ａのうち端子３が占有する領域の面積が大きくなりすぎて、表面実装部品１の小型化および表面実装部品１の実装の高密度化が困難になる。これらを考慮して、開口部の直径φ１は、８０〜１５０μｍの範囲内であることが好ましい。
【００６９】
底部の直径φ２が小さすぎると、端子３と内部導体層５との接続が不十分になるおそれがある。端子３と内部導体層５とを確実に接続できるようにするために、底部の直径φ２は、５０μｍ以上であることが好ましい。また、前述のとおり、底部の直径φ２は、開口部の直径φ１以下であることが好ましい。なお、端子用導体層３Ｂの厚みは、例えば、１０〜２０μｍの範囲内である。
【００７０】
次に、凹部３Ａの深さＤの好ましい範囲を調べた実験の結果について説明する。この実験では、凹部３Ａを有する４つの端子３を備えた複数種類の実施例の表面実装部品の試料と、凹部がなく表面が平坦な４つの端子を備えた１種類の比較例の表面実装部品の試料とを作製した。１つの種類の実施例の試料において、４つの端子３の種類は同じである。端子３の種類は、開口部の直径φ１を８０μｍ、１２０μｍ、１５０μｍの３種類とし、深さＤを１０μｍ、２５μｍ、５０μｍ、７５μｍ、１００μｍ、１２５μｍ、１５０μｍの７種類として、これらを組み合わせて、２１種類とした。なお、複数種類の実施例の試料における端子３は、いずれも、図３に示したように、開口部の直径φ１が底部の直径φ２よりも大きいものである。また、実験では、同じ種類の試料を５個ずつ作製した。
【００７１】
また、実験では、作製した各試料が実装される複数の試験用実装基板を作製した。この試験用実装基板は、ガラス布基材エポキシ樹脂よりなる厚み１．６ｍｍの基板本体と、この基板本体の上面に設けられた４つのパッドとを備えている。パッドは、厚み３５μｍの銅箔によって形成した。実験では、試料の各端子をはんだペーストを用いて試験用実装基板の各パッドに接合することによって、各試料をそれぞれ試験用実装基板に実装した。
【００７２】
また、実験では、３点曲げ試験装置を利用して、以下の方法により、試料の端子と試験用実装基板のパッドとの接合部のせん断破壊強度を測定した。この方法に用いた３点曲げ試験装置は、先端部が曲率半径０．５ｍｍの球面状で全体が針状の加圧治具を備え、この加圧治具によって試料に加える荷重を計測できるものである。実験では、試験用実装基板における基板本体の上面が加圧治具の軸方向に平行になるように試験用実装基板を固定し、加圧治具の先端部を試料の側面における厚み方向の中央部に当て、加圧治具を５ｍｍ／分の速度で移動させた。そして、実験では、試料が試験用実装基板から剥離する直前の荷重を、せん断破壊強度とした。また、実験では、試料の種類毎に、５個の試料について求められたせん断破壊強度の平均値を、その種類における試料の端子と試験用実装基板のパッドとの接合の強度とした。
【００７３】
実験の結果を、下記の表１に示す。表１において、実施例の試料の種類は、凹部３Ａの開口部の直径φ１と凹部３Ａの深さＤによって特定される。表１では、実施例の試料の種類毎に、その種類における試料の端子３と試験用実装基板のパッドとの接合の強度が、比較例の試料における端子と試験用実装基板のパッドとの接合の強度よりも大きかった場合については“○”印で表し、その種類における試料の端子３と試験用実装基板のパッドとの接合の強度が、比較例における試料の端子と試験用実装基板のパッドとの接合の強度以下であった場合については“×”印で表している。
【００７４】
【表１】
2009246300.tif 000003
【００７５】
表１に示したように、開口部の直径φ１が８０μｍ、１２０μｍ、１５０μｍのいずれの場合においても、深さＤが１０μｍの場合には、比較例の試料における端子とパッドとの接合の強度に比べて、端子３とパッドとの接合の強度は大きくならなかった。表１に示したように、比較例の試料における端子とパッドとの接合の強度に比べて、端子３とパッドとの接合の強度が大きくなったのは、開口部の直径φ１が８０μｍの場合には深さＤが２５〜５０μｍの範囲内のとき、開口部の直径φ１が１２０μｍの場合と１５０μｍの場合には深さＤが２５〜１００μｍの範囲内のときであった。従って、開口部の直径φ１が８０μｍの場合には深さＤは２５〜５０μｍの範囲内であることが好ましく、開口部の直径φ１が１２０μｍの場合と１５０μｍの場合には深さＤは２５〜１００μｍの範囲内であることが好ましい。
【００７６】
また、表１に示した実験結果から、［深さＤ／開口部の直径φ１］の値が大きすぎると、端子３とパッド２０１の接合の強度の向上は望めないことが分かる。また、実験から、［深さＤ／開口部の直径φ１］の値が大きくなりすぎると、凹部３Ａの内部の空間が大きくなりすぎ、端子３とパッド２０１の間に介在するはんだのうち凹部３Ａ内に入り込んだ部分にクラック等の不良が発生しやすくなることが分かった。表１に示した実験結果から、はんだにクラック等の不良を発生させず、端子３とパッド２０１との接合の強度を向上させることの可能な［深さＤ／開口部の直径φ１］の値の上限値は０．８程度と考えられる。
【００７７】
また、凹部３Ａの容積は、端子３とパッド２０１の間に介在する導電性接合材２０２の体積の５０〜８０％の範囲内であることが好ましい。
【００７８】
なお、本発明は、上記各実施の形態に限定されず、種々の変更が可能である。例えば、本発明の表面実装部品は、実施の形態に示したような積層された複数の誘電体層を含む本体２を備えたものに限らない。本発明の表面実装部品は、例えば、素子を封止材で覆って構成された本体を備えたものであってもよい。
【００７９】
また、本発明における端子の形成方法は、実施の形態に示した方法に限らず、例えば、レーザ光等によって本体における端子配置面に凹部を形成し、この凹部に導体層を被着させて端子を形成してもよい。
【００８０】
また、本発明の表面実装部品の実装方法において、導電性接合材は、はんだペーストに限らず、例えば導電性接着剤であってもよい。
【００８１】
また、本発明は、実施の形態に示したバンドパスフィルタ素子４０に限らず、他の種類のフィルタ、バラン、カプラ等の種々の電子部品に適用することができる。
【図面の簡単な説明】
【００８２】
【図１】本発明の一実施の形態に係る表面実装部品の斜視図である。
【図２】本発明の一実施の形態に係る表面実装部品の断面図である。
【図３】本発明の一実施の形態に係る表面実装部品における１つの端子とその周辺を示す断面図である。
【図４】本発明の一実施の形態に係る表面実装部品を用いたシステムの一例としての高周波回路の回路構成を示すブロック図である。
【図５】図４における高周波モジュールの外観を示す斜視図である。
【図６】図５に示した高周波モジュールの平面図である。
【図７】図５に示した高周波モジュールの断面図である。
【図８】図５におけるバンドパスフィルタ素子を用いて構成されるバンドパスフィルタの回路構成を示す回路図である。
【図９】本発明の一実施の形態に係る表面実装部品の具体的な適用例であるバンドパスフィルタ素子の構成を示す説明図である。
【図１０】本発明の一実施の形態に係る表面実装部品の製造方法を示す説明図である。
【図１１】本発明の一実施の形態に係る表面実装部品の実装方法における最初の工程を示す説明図である。
【図１２】図１１に示した工程に続く工程を示す説明図である。
【図１３】図１２に示した工程に続く工程を示す説明図である。
【図１４】凹部の形状が図３とは異なる例における端子とその周辺を示す断面図である。
【符号の説明】
【００８３】
１…表面実装部品、２…本体、２Ａ…端子配置面、３…端子、３Ａ…凹部、３Ｂ…端子用導体層、５…内部導体層、４１〜４５…誘電体層。
【図１】
2009246300.tif 000004
【図２】
2009246300.tif 000005
【図３】
2009246300.tif 000006
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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