(57)【要約】【課題】パワー半導体を構成するＭＯＳＦＥＴに流れる電流を均一化させる。【解決手段】各ＭＯＳＦＥＴのソース領域は、コンタクトプラグ１０２ａ、第１の配線層１００ａ、ビア１１２ａ、第２の配線層１１０ａ、ビア１２２ａおよび第３の配線層１２０ａを経由して共通のソース用パッド２００に電気的に接続されている。ソース用パッド２００からの距離が遠いトランジスタ列ほど、第２の配線層１１０ａにおいてビア１１２ａが設けられていない領域のゲート幅方向の長さが短くなっている。【選択図】図１
2009246076.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板の主面の一部にチャネル領域を挟んで互いに離間して形成された第２導電型のソース領域およびドレイン領域と、
前記チャネル領域の上部にゲート絶縁膜を介して形成されたゲート電極と、
を有するＭＯＳＦＥＴがゲート幅方向に複数配列されたトランジスタ列が形成されるとともに、前記トランジスタ列がゲート幅方向に複数配列されたトランジスタ配列と、
各ＭＯＳＦＥＴのソース領域に対応して設けられ、ゲート幅方向に沿って複数設けられた導通部によってソース領域と電気的に接続されたソース用の第１の配線層と、
各トランジスタ列においてゲート長方向に延在して設けられ、各ＭＯＳＦＥＴのソース用の第１の配線層と部分的に重畳し、ソース用の第１の配線層と重畳する領域においてゲート幅方向に沿って複数設けられた導通部によってソース用の第１の配線層と電気的に接続されたソース用の第２の配線層と、
複数のトランジスタ列をゲート幅方向にまたがるように設けられ、各ソース用の第２の配線層と電気的に接続されたソース用の第３の配線層と、
前記トランジスタ配列のゲート幅方向の一方の端部に設けられ、前記ソース用の第３の配線層と電気的に接続されたソース用パッドと、
各ＭＯＳＦＥＴのドレイン領域に対応して設けられ、ゲート幅方向に沿って複数設けられた導通部によってドレイン領域と電気的に接続されたドレイン用の第１の配線層と、
各トランジスタ列においてゲート長方向に延在して設けられ、各ＭＯＳＦＥＴのドレイン用の第１の配線層と部分的に重畳し、ドレイン用の第１の配線層と重畳する領域においてゲート幅方向に沿って複数設けられた導通部によってドレイン用の第１の配線層と電気的に接続されたドレイン用の第２の配線層と、
複数のトランジスタ列をゲート幅方向にまたがるように設けられ、各ドレイン用の第２の配線層と電気的に接続されたドレイン用の第３の配線層と、
前記トランジスタ配列のゲート幅方向の一方または他方の端部に設けられ、前記ドレイン用の第３の配線層と電気的に接続されたドレイン用パッドと、
を備え、
前記ソース用パッドからの距離が遠いトランジスタ列ほど、ソース用の第１の配線層とソース用の第２の配線層とが重畳しない領域におけるゲート幅方向の長さが短く、
前記ドレイン用パッドからの距離が遠いトランジスタ列ほど、ドレイン用の第１の配線層とドレイン用の第２の配線層とが重畳しない領域におけるゲート幅方向の長さが短いことを特徴とするパワー半導体装置。
【請求項２】
前記ドレイン用パッドが前記ソース用パッドと同じ側の前記トランジスタ配列の端部に設けられ、各ＭＯＳＦＥＴにおいて、ソース用の第１の配線層とソース用の第２の配線層とが重畳する領域におけるゲート幅方向の長さと、ドレイン用の第１の配線層とドレイン用の第２の配線層とが重畳する領域におけるゲート幅方向の長さとが等しいことを特徴とする請求項１に記載のパワー半導体装置。
【請求項３】
前記ドレイン用パッドが前記ソース用パッドとは反対側の前記トランジスタ配列の端部に設けられ、各ＭＯＳＦＥＴにおいて、ゲート幅が等しいことを特徴とする請求項１に記載のパワー半導体装置。
【請求項４】
第１導電型の半導体基板の主面の一部にチャネル領域を挟んで互いに離間して形成された第２導電型のソース領域およびドレイン領域と、
前記チャネル領域の上部にゲート絶縁膜を介して形成されたゲート電極と、
を有するＭＯＳＦＥＴがゲート幅方向に複数配列されたトランジスタ列が形成されるとともに、前記トランジスタ列がゲート幅方向に複数配列されたトランジスタ配列と、
各ＭＯＳＦＥＴのソース領域に対応して設けられ、ゲート幅方向に沿って複数設けられた導通部によってソース領域と電気的に接続されたソース用の第１の配線層と、
各トランジスタ列においてゲート長方向に延在して設けられ、各ＭＯＳＦＥＴのソース用の第１の配線層と部分的に重畳し、ソース用の第１の配線層と重畳する領域においてゲート幅方向に沿って複数設けられた導通部によってソース用の第１の配線層と電気的に接続されたソース用の第２の配線層と、
複数のトランジスタ列をゲート幅方向にまたがるように設けられ、各ソース用の第２の配線層と電気的に接続されたソース用の第３の配線層と、
前記トランジスタ配列のゲート幅方向の一方の端部に設けられ、前記ソース用の第３の配線層と電気的に接続されたソース用パッドと、
各ＭＯＳＦＥＴのドレイン領域に対応して設けられ、ゲート幅方向に沿って複数設けられた導通部によってドレイン領域と電気的に接続されたドレイン用の第１の配線層と、
各トランジスタ列においてゲート長方向に延在して設けられ、各ＭＯＳＦＥＴのドレイン用の第１の配線層と部分的に重畳し、ドレイン用の第１の配線層と重畳する領域においてゲート幅方向に沿って複数設けられた導通部によってドレイン用の第１の配線層と電気的に接続されたドレイン用の第２の配線層と、
複数のトランジスタ列をゲート幅方向にまたがるように設けられ、各ドレイン用の第２の配線層と電気的に接続されたドレイン用の第３の配線層と、
前記トランジスタ配列のゲート幅方向の一方または他方の端部に設けられ、前記ドレイン用の第３の配線層と電気的に接続されたドレイン用パッドと、
を備え、
前記ソース用パッドからの距離が遠いトランジスタ列ほど、ソース用の第１の配線層とソース用の第２の配線層とが重畳しない領域におけるゲート幅方向の長さが短くなっていることを特徴とするパワー半導体装置。
【請求項５】
第１導電型の半導体基板の主面の一部にチャネル領域を挟んで互いに離間して形成された第２導電型のソース領域およびドレイン領域と、
前記チャネル領域の上部にゲート絶縁膜を介して形成されたゲート電極と、
を有するＭＯＳＦＥＴがゲート幅方向に複数配列されたトランジスタ列が形成されるとともに、前記トランジスタ列がゲート幅方向に複数配列されたトランジスタ配列と、
各ＭＯＳＦＥＴのソース領域に対応して設けられ、ゲート幅方向に沿って複数設けられた導通部によってソース領域と電気的に接続されたソース用の第１の配線層と、
各トランジスタ列においてゲート長方向に延在して設けられ、各ＭＯＳＦＥＴのソース用の第１の配線層と部分的に重畳し、ソース用の第１の配線層と重畳する領域においてゲート幅方向に沿って複数設けられた導通部によってソース用の第１の配線層と電気的に接続されたソース用の第２の配線層と、
複数のトランジスタ列をゲート幅方向にまたがるように設けられ、各ソース用の第２の配線層と電気的に接続されたソース用の第３の配線層と、
前記トランジスタ配列のゲート幅方向の一方の端部に設けられ、前記ソース用の第３の配線層と電気的に接続されたソース用パッドと、
各ＭＯＳＦＥＴのドレイン領域に対応して設けられ、ゲート幅方向に沿って複数設けられた導通部によってドレイン領域と電気的に接続されたドレイン用の第１の配線層と、
各トランジスタ列においてゲート長方向に延在して設けられ、各ＭＯＳＦＥＴのドレイン用の第１の配線層と部分的に重畳し、ドレイン用の第１の配線層と重畳する領域においてゲート幅方向に沿って複数設けられた導通部によってドレイン用の第１の配線層と電気的に接続されたドレイン用の第２の配線層と、
複数のトランジスタ列をゲート幅方向にまたがるように設けられ、各ドレイン用の第２の配線層と電気的に接続されたドレイン用の第３の配線層と、
前記トランジスタ配列のゲート幅方向の一方または他方の端部に設けられ、前記ドレイン用の第３の配線層と電気的に接続されたドレイン用パッドと、
を備え、
前記ドレイン用パッドからの距離が遠いトランジスタ列ほど、ドレイン用の第１の配線層とドレイン用の第２の配線層とが重畳しない領域におけるゲート幅方向の長さが短いことを特徴とするパワー半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワー半導体装置に関する。
【背景技術】
【０００２】
高耐圧でオン抵抗の低いパワー半導体装置として、複数のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field-Effect Transistor）が配列され、各ＭＯＳＦＥＴのソースが共通のパッドに電気的に接続され、かつ各ＭＯＳＦＥＴのドレインが共通のパッドに電気的に接続された構成が知られている。
【特許文献１】特開２００６−２７８６７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
パワー半導体装置の出力が大電流化するにつれ、パワー半導体装置を構成するＭＯＳＦＥＴの数が増加する。パワー半導体の出力を安定化させるために、各ＭＯＳＦＥＴに流れる電流を一定にする必要がある。しかし、ＭＯＳＦＥＴの数が増える、すなわち、ＭＯＳＦＥＴのマトリクスが増大するにつれ、共通のソースおよびパッドから遠い位置にあるＭＯＳＦＥＴほど、共通のソースおよびパッドからＭＯＳＦＥＴに至る配線経路が長くなってしまう。この結果、配線経路の違いによる抵抗損失により、ＭＯＳＦＥＴに流れる電流にばらつきが生じてしまうという課題が生じていた。
【０００４】
本発明はこうした課題に鑑みてなされたものであり、その目的は、パワー半導体を構成するＭＯＳＦＥＴに流れる電流を均一化することのできる技術の提供にある。
【課題を解決するための手段】
【０００５】
本発明のある態様は、パワー半導体装置である。当該パワー半導体装置は、第１導電型の半導体基板の主面の一部にチャネル領域を挟んで互いに離間して形成された第２導電型のソース領域およびドレイン領域と、チャネル領域の上部にゲート絶縁膜を介して形成されたゲート電極と、を有するＭＯＳＦＥＴがゲート幅方向に複数配列されたトランジスタ列が形成されるとともに、トランジスタ列がゲート長方向に複数配列されたトランジスタ配列と、各ＭＯＳＦＥＴのソース領域に対応して設けられ、ゲート幅方向に沿って複数設けられた導通部によってソース領域と電気的に接続されたソース用の第１の配線層と、各トランジスタ列においてゲート長方向に延在して設けられ、各ＭＯＳＦＥＴのソース用の第１の配線層と部分的に重畳し、ソース用の第１の配線層と重畳する領域においてゲート幅方向に沿って複数設けられた導通部によってソース用の第１の配線層と電気的に接続されたソース用の第２の配線層と、複数のトランジスタ列をゲート幅方向にまたがるように設けられ、各ソース用の第２の配線層と電気的に接続されたソース用の第３の配線層と、トランジスタ配列のゲート幅方向の一方の端部に設けられ、ソース用の第３の配線層と電気的に接続されたソース用パッドと、各ＭＯＳＦＥＴのドレイン領域に対応して設けられ、ゲート幅方向に沿って複数設けられた導通部によってドレイン領域と電気的に接続されたドレイン用の第１の配線層と、各トランジスタ列においてゲート長方向に延在して設けられ、各ＭＯＳＦＥＴのドレイン用の第１の配線層と部分的に重畳し、ドレイン用の第１の配線層と重畳する領域においてゲート幅方向に沿って複数設けられた導通部によってドレイン用の第１の配線層と電気的に接続されたドレイン用の第２の配線層と、複数のトランジスタ列をゲート幅方向にまたがるように設けられ、各ドレイン用の第２の配線層と電気的に接続されたドレイン用の第３の配線層と、トランジスタ配列のゲート幅方向の一方または他方の端部に設けられ、ドレイン用の第３の配線層と電気的に接続されたドレイン用パッドと、を備え、ソース用パッドからの距離が遠いトランジスタ列ほど、ソース用の第１の配線層とソース用の第２の配線層とが重畳しない領域におけるゲート幅方向の長さが短く、ドレイン用パッドからの距離が遠いトランジスタ列ほど、ドレイン用の第１の配線層とドレイン用の第２の配線層とが重畳しない領域におけるゲート幅方向の長さが短いことを特徴とする。
【０００６】
この態様によれば、ソース用パッドからのソース用の第３の配線層の配線距離が長くなるトランジスタ列ほど、ソース用の第１の配線層において導体部が設けられていない領域のゲート幅方向の配線距離が短くなっているため、各トランジスタ列間のソース用配線の抵抗が平均化される。同様に、ドレイン用パッドからのドレイン用の第３の配線層の配線距離が長くなるトランジスタ列ほど、ドレイン用の第１の配線層において導体部が設けられていない領域のゲート幅方向の配線距離が短くなっているため、各トランジスタ列間のドレイン用配線の抵抗が平均化される。この結果、各トランジスタ列間のソース用配線およびドレイン用配線の抵抗が平均化されるので、各ＭＯＳＦＥＴに流れる電流を均一化させることができる。
【０００７】
上記態様において、ドレイン用パッドがソース用パッドと同じ側のトランジスタ配列の端部に設けられ、各ＭＯＳＦＥＴにおいて、ソース用の第１の配線層とソース用の第２の配線層とが重畳する領域におけるゲート幅方向の長さと、ドレイン用の第１の配線層とドレイン用の第２の配線層とが重畳する領域におけるゲート幅方向の長さとが等しくてもよい。
【０００８】
また、上記態様において、ドレイン用パッドがソース用パッドとは反対側のトランジスタ配列の端部に設けられ、各ＭＯＳＦＥＴにおいて、ゲート幅が等しくてもよい。
【発明の効果】
【０００９】
本発明によれば、パワー半導体を構成するＭＯＳＦＥＴに流れる電流を均一化することができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施の形態を図面を参照して説明する。なお、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１１】
（実施の形態１）
図１（Ａ）は、実施の形態１に係るパワー半導体装置の構成を示す平面図である。図１（Ｂ）は、図１（Ａ）のＡ−Ａ線における断面図である。図２は、図１（Ａ）のＢ−Ｂ線における断面図である。図３は、図１（Ａ）のＣ−Ｃ線における断面図である。図４は、実施の形態１に係るパワー半導体装置の構成を示す斜視図である。
【００１２】
パワー半導体装置１０は、半導体基板２０に設けられた複数のＭＯＳＦＥＴと複数のＭＯＳＦＥＴに接続された多層配線とを備える。
【００１３】
半導体基板２０に、ソース領域３０およびドレイン領域４０が互いに離間した状態でストライプ状に形成されている。半導体基板２０としては、ｐ型シリコン基板を用いることができる。また、ソース領域３０およびドレイン領域４０は、Ａｓなどのｎ型不純物がイオン注入されている。
【００１４】
ソース領域３０とドレイン領域４０との間の半導体基板２０の上にゲート絶縁膜５０を介してゲート電極６０が設けられている。ゲート絶縁膜５０の下の半導体基板２０の主面の一部にチャネル領域７０が形成されている。チャネル領域７０のドレイン領域側にＬＯＣＯＳ（Local Oxidation of Silicon）８０が設けられており、ドレイン領域４０はチャネル領域７０から離間（オフセット）している。以上の構成により、半導体基板２０を用いて高耐圧かつオン抵抗が低いＭＯＳＦＥＴが構築されている。
【００１５】
複数のＭＯＳＦＥＴがゲート長方向に配列されてトランジスタ列が構築されている。さらに、トランジスタ列がゲート幅方向に複数配列されてトランジスタ配列が構築されている。
【００１６】
半導体基板２０の上に、第１の配線層１００、第２の配線層１１０および第３の配線層１２０が絶縁層３００を介して積層されている。
【００１７】
第１の配線層１００は、各ＭＯＳＦＥＴのソース領域３０に対応して設けられた第１の配線層１００ａと各ＭＯＳＦＥＴのドレイン領域４０に対応して設けられた第１の配線層１００ｂとを有する。
【００１８】
第１の配線層１００ａは、複数のコンタクトプラグ１０２ａを介してソース領域３０と電気的に接続されている。また、第１の配線層１００ｂは、複数のコンタクトプラグ１０２ｂを介してドレイン領域４０と電気的に接続されている。
【００１９】
第２の配線層１１０は、各トランジスタ列に含まれる複数のソース領域３０にまたがるようにゲート幅方向に延在している第２の配線層１１０ａと、各トランジスタ列に含まれる複数のドレイン領域４０にまたがるようにゲート幅方向に延在している第２の配線層１１０ｂとを有する。第２の配線層１１０ａと第２の配線層１１０ｂとは、各ＭＯＳＦＥＴにおいて対となり、ゲート幅方向において併設されている。なお、第２の配線層１１０ａは、トランジスタ配列の端部を除き、隣接するトランジスタ列に含まれる複数のソース領域３０にまたがるようにゲート長方向に延在している。同様に、第２の配線層１１０ｂは、トランジスタ配列の端部を除き、隣接するトランジスタ列に含まれる複数のドレイン領域４０にまたがるようにゲート長方向に延在している。
【００２０】
すなわち、各ＭＯＳＦＥＴのソース領域３０は第２の配線層１１０ａと重畳する部分を有し、各ＭＯＳＦＥＴのドレイン領域４０は第２の配線層１１０ｂと重畳する部分を有する。本実施の形態では、ソース領域３０が第２の配線層１１０ａと重畳する部分の面積と、ドレイン領域４０が第２の配線層１１０ｂと重畳する部分の面積とは同等である。
【００２１】
また、本実施の形態では、第１の配線層１００ａおよび第１の配線層１００ｂが、それぞれ、各ＭＯＳＦＥＴのソース領域３０およびドレイン領域４０に対応して設けられている。このため、各ＭＯＳＦＥＴに対応する第１の配線層１００ａおよび第１の配線層１００ｂは、第２の配線層１１０ａと重畳する部分と、第２の配線層１１０ｂと重畳する部分とを有する。
【００２２】
第２の配線層１１０ａは、各第１の配線層１００ａと重畳する部分において、ビア１１２ａを介して各第１の配線層１００ａと電気的に接続されている。また、第２の配線層１１０ｂは、各第１の配線層１００ｂと重畳する部分において、ビア１１２ｂを介して各第１の配線層１００ｂと電気的に接続されている。
【００２３】
第３の配線層１２０は、複数の第２の配線層１１０ａにまたがるようにゲート幅方向に延在している第３の配線層１２０ａと、複数の第２の配線層１１０ｂにまたがるようにゲート幅方向に延在している第３の配線層１２０ｂとを有する。すなわち、各第２の配線層１１０ａは、第３の配線層１２０ａと重畳する部分を有し、各第２の配線層１１０ｂは、第３の配線層１２０ｂと重畳する部分を有する。
【００２４】
第３の配線層１２０ａは、各第２の配線層１１０ａと重畳する部分において、ビア１２２ａを介して各第２の配線層１１０ａと電気的に接続されている。また、第３の配線層１２０ｂは、各第２の配線層１１０ｂと重畳する部分において、ビア１２２ｂを介して各第２の配線層１１０ｂと電気的に接続されている。
【００２５】
第３の配線層１２０ａは、トランジスタ配列の一方の端部に設けられたソース用パッド２００に接続されている。また、第３の配線層１２０ｂは、トランジスタ配列の一方の端部に設けられたドレイン用パッド２１０に接続されている。
【００２６】
以上の構成により、各ＭＯＳＦＥＴのソース領域３０は、コンタクトプラグ１０２ａ、第１の配線層１００ａ、ビア１１２ａ、第２の配線層１１０ａ、ビア１２２ａおよび第３の配線層１２０ａを経由して共通のソース用パッド２００に電気的に接続されている。一方、各ＭＯＳＦＥＴのドレイン領域４０は、コンタクトプラグ１０２ｂ、第１の配線層１００ｂ、ビア１１２ｂ、第２の配線層１１０ｂ、ビア１２２ｂおよび第３の配線層１２０ｂを経由して共通のドレイン用パッド２１０に電気的に接続されている。
【００２７】
本実施の形態では、ソース用パッド２００およびドレイン用パッド２１０からの距離が遠くなるにつれて、各トランジスタ列に含まれるＭＯＳＦＥＴのゲート幅が短くなっている。本実施の形態では、第２の配線層１１０ａとソース領域３０とが重畳する領域のゲート幅方向の長さと、第２の配線層１１０ｂとドレイン領域４０とが重畳する領域のゲート幅方向の長さとが同等である。すなわち、図１（Ａ）において、ａ１＝ｂ１、ａ２＝ｂ２、ａ３＝ｂ３という関係が成り立っている。これに加えて、ａ１＞ａ２＞ａ３（ｂ１＞ｂ２＞ｂ３）という関係が成り立っている。なお、ａ１、ａ２、ａ３は、それぞれトランジスタ列Ｔ１、Ｔ２、Ｔ３における第２の配線層１１０ａとソース領域３０とが重畳する領域のゲート幅方向の長さを示す。また、ｂ１、ｂ２、ｂ３は、それぞれトランジスタ列Ｔ１、Ｔ２、Ｔ３における第２の配線層１１０ｂとドレイン領域４０とが重畳する領域のゲート幅方向の長さを示す。
【００２８】
言い換えると、ソース用パッド２００からの距離が遠いトランジスタ列ほど、第２の配線層１１０ａにおいてビア１１２ａが設けられていない領域のゲート幅方向の長さが短くなっている。また、ドレイン用パッド２１０からの距離が遠いトランジスタ列ほど、第２の配線層１１０ｂにおいてビア１１２ｂが設けられていない領域のゲート幅方向の長さが短くなっている。
【００２９】
以上説明したパワー半導体装置によれば、ソース用パッド２００からの第３の配線層１２０ａの配線距離が長くなるトランジスタ列ほど、第１の配線層１００ａにおいてビア１１２ａが設けられていない領域のゲート幅方向の配線距離が短くなっているため、各トランジスタ列間のソース用配線の抵抗が平均化される。同様に、ドレイン用パッド２１０からの第３の配線層１２０ｂの配線距離が長くなるトランジスタ列ほど、第１の配線層１００ｂにおいてビア１１２ｂが設けられていない領域のゲート幅方向の配線距離が短くなっているため、各トランジスタ列間のドレイン用配線の抵抗が平均化される。この結果、各トランジスタ列間のソース用配線およびドレイン用配線の抵抗が平均化されるので、各ＭＯＳＦＥＴに流れる電流を均一化させることができる。
【００３０】
（実施の形態２）
図５（Ａ）は、実施の形態２に係るパワー半導体装置の構成を示す平面図である。図５（Ｂ）は、図５（Ａ）のＡ−Ａ線における断面図である。図６は、実施の形態２に係るパワー半導体装置の構成を示す斜視図である。
【００３１】
本実施の形態では、第３の配線層１２０ａは、トランジスタ配列の一方の端部に設けられたソース用パッド２００に接続されている。また、第３の配線層１２０ｂは、トランジスタ配列の他方の端部に設けられたドレイン用パッド２１０に接続されている。すなわち、ソース用パッド２００からの距離が遠いトランジスタ列ほど、ドレイン用パッド２１０からの距離が近くなっている。
【００３２】
本実施の形態では、ソース用パッド２００およびドレイン用パッド２１０からの距離によらず、各トランジスタ列に含まれるＭＯＳＦＥＴのゲート幅は同等である。ただし、ソース用パッド２００からの距離が遠いトランジスタ列ほど、第２の配線層１１０ａにおいてビア１１２ａが設けられていない領域のゲート幅方向の長さが短くなっている。また、ドレイン用パッド２１０からの距離が遠いトランジスタ列ほど、第２の配線層１１０ｂにおいてビア１１２ｂが設けられていない領域のゲート幅方向の長さが短くなっている。
【００３３】
具体的には、図５（Ａ）に示すように、ａ１＋ｂ１＝ａ２＋ｂ２＝ａ３＋ｂ３という関係が成り立っている。これに加えて、ａ１＜ａ２＜ａ３、ｂ１＞ｂ２＞ｂ３という関係が成り立っている。
【００３４】
以上説明したパワー半導体装置によれば、ソース用パッド２００からの第３の配線層１２０ａの配線距離が長くなるトランジスタ列ほど、第１の配線層１００ａにおいてビア１１２ａが設けられていない領域のゲート幅方向の配線距離が短くなっているため、各トランジスタ列間のソース用配線の抵抗が平均化される。同様に、ドレイン用パッド２１０からの第３の配線層１２０ｂの配線距離が長くなるトランジスタ列ほど、第１の配線層１００ｂにおいてビア１１２ｂが設けられていない領域のゲート幅方向の配線距離が短くなっているため、各トランジスタ列間のドレイン用配線の抵抗が平均化される。この結果、各トランジスタ列間のソース用配線およびドレイン用配線の抵抗が平均化されるので、各ＭＯＳＦＥＴに流れる電流を均一化させることができる。
【００３５】
（実施の形態３）
図７（Ａ）は、実施の形態３に係るパワー半導体装置の構成を示す平面図である。図７（Ｂ）は、図７（Ａ）のＡ−Ａ線における断面図である。図８は、図７（Ａ）のＢ−Ｂ線における断面図である。
【００３６】
実施の形態１および実施の形態２では、各トランジスタ列において、第２の配線層１１０ａおよび第２の配線層１１０ｂが一つずつ設けられ、第２の配線層１１０ａおよび第２の配線層１１０ｂがそれぞれ第１の配線層１００ａおよび第１の配線層１００ｂと電気的に接続されているが、各トランジスタ列に設けられる第２の配線層１１０ａおよび第２の配線層１１０ｂの数は、これに限られない。本実施の形態では、図７（Ａ）に示すように、各トランジスタ列において、第２の配線層１１０ａおよび第２の配線層１１０ｂが２つずつ交互に設けられている。
【００３７】
本実施の形態では、各トランジスタ列において対応する第２の配線層１１０ａにおいてビア１１２ａが設けられていない領域のゲート幅方向の長さの合計を比較すると、ソース用パッド２００からの距離が遠いトランジスタ列ほど、第２の配線層１１０ａにおいてビア１１２ａが設けられていない領域のゲート幅方向の長さの合計が短くなっている。また、各トランジスタ列において対応する第２の配線層１１０ｂにおいてビア１１２ｂが設けられていない領域のゲート幅方向の長さの合計を比較すると、ドレイン用パッド２１０からの距離が遠いトランジスタ列ほど、第２の配線層１１０ｂにおいてビア１１２ｂが設けられていない領域のゲート幅方向の長さの合計が短くなっている。
【００３８】
具体的には、図７（Ａ）に示すように、ａ１＋ａ１’＞ａ２＋ａ２’＞ａ３＋ａ３’
、ｂ１＋ｂ１’＞ｂ２＋ｂ２’＞ｂ３＋ｂ３’という関係が成り立っている。このため、ソース用パッド２００およびドレイン用パッド２１０からの距離が遠くなるにつれて、各トランジスタ列に含まれるＭＯＳＦＥＴのゲート幅の合計が短くなっている。
【００３９】
なお、ａ１、ａ１’は、トランジスタ列Ｔ１において、それぞれソースパッド側の第２の配線層１１０ａ、ソースパッドと反対側の第２の配線層１１０ａとソース領域３０とが重畳する領域のゲート幅方向の長さを示す。また、ｂ１、ｂ１’は、トランジスタ列Ｔ１において、それぞれソースパッド側の第２の配線層１１０ｂ、ソースパッドと反対側の第２の配線層１１０ｂとドレイン領域４０とが重畳する領域のゲート幅方向の長さを示す。
【００４０】
ａ２、ａ２’は、トランジスタ列Ｔ２において、それぞれソースパッドと反対側の第２の配線層１１０ａ、ソースパッド側の第２の配線層１１０ａとソース領域３０とが重畳する領域のゲート幅方向の長さを示す。また、ｂ２、ｂ２’は、トランジスタ列Ｔ２において、それぞれソースパッドと反対側の第２の配線層１１０ｂ、ソースパッド側の第２の配線層１１０ｂとドレイン領域４０とが重畳する領域のゲート幅方向の長さを示す。
【００４１】
また、ａ３、ａ３’は、トランジスタ列Ｔ１において、それぞれソースパッド側の第２の配線層１１０ａ、ソースパッドと反対側の第２の配線層１１０ａとソース領域３０とが重畳する領域のゲート幅方向の長さを示す。また、ｂ３、ｂ３’は、トランジスタ列Ｔ１において、それぞれソースパッド側の第２の配線層１１０ｂ、ソースパッドと反対側の第２の配線層１１０ｂとドレイン領域４０とが重畳する領域のゲート幅方向の長さを示す。
【００４２】
トランジスタ列２は、トランジスタ列１および３と、ゲート方向において第２の配線層１１０ａ、第２の配線層１１０ｂの順番が逆になっているため、ａ１とａ２とａ３、ａ１’とａ２’とａ３’、ｂ１とｂ２とｂ３、ｂ１’とｂ２’とｂ３’とがそれぞれ対応している。
【００４３】
以上説明したパワー半導体装置によれば、各トランジスタ列において対応する第２の配線層１１０ａにおいてビア１１２ａが設けられていない領域のゲート幅方向の長さの合計を比較すると、ソース用パッド２００からの第３の配線層１２０ａの配線距離が長くなるトランジスタ列ほど、第１の配線層１００ａにおいてビア１１２ａが設けられていない領域のゲート幅方向の配線距離の合計が短くなっている。このため、各トランジスタ列間のソース用配線の抵抗が平均化される。同様に、各トランジスタ列において対応する第２の配線層１１０ｂにおいてビア１１２ｂが設けられていない領域のゲート幅方向の長さの合計を比較すると、ドレイン用パッド２１０からの第３の配線層１２０ｂの配線距離が長くなるトランジスタ列ほど、第１の配線層１００ｂにおいてビア１１２ｂが設けられていない領域のゲート幅方向の配線距離の合計が短くなっている。このため、各トランジスタ列間のドレイン用配線の抵抗が平均化される。この結果、各トランジスタ列間のソース用配線およびドレイン用配線の抵抗が平均化されるので、各ＭＯＳＦＥＴに流れる電流を均一化させることができる。
【００４４】
本発明は、上述の各実施の形態に限定されるものではなく、当業者の知識に基づいて各種の設計変更等の変形を加えることも可能であり、そのような変形が加えられた実施の形態も本発明の範囲に含まれうるものである。
【００４５】
例えば、上述の各実施の形態では、パワー半導体を構成するトランジスタとしていわゆるＬＯＣＯＳオフセット型ＭＯＳが例示されているが、これに限られない。たとえば、パワー半導体を構成するトランジスタとしてＤＭＯＳを用いてもよい。
【図面の簡単な説明】
【００４６】
【図１】図１（Ａ）は、実施の形態１に係るパワー半導体装置の構成を示す平面図である。図１（Ｂ）は、図１（Ａ）のＡ−Ａ線における断面図である。
【図２】図２は、図１（Ａ）のＢ−Ｂ線における拡大断面図である。
【図３】図３は、図１（Ａ）のＣ−Ｃ線における拡大断面図である。
【図４】実施の形態１に係るパワー半導体装置の構成を示す斜視図である。
【図５】図５（Ａ）は、実施の形態２に係るパワー半導体装置の構成を示す平面図である。図５（Ｂ）は、図５（Ａ）のＡ−Ａ線における断面図である。
【図６】実施の形態２に係るパワー半導体装置の構成を示す斜視図である。
【図７】図７（Ａ）は、実施の形態３に係るパワー半導体装置の構成を示す平面図である。図７（Ｂ）は、図７（Ａ）のＡ−Ａ線における断面図である。
【図８】図８は、図７（Ａ）のＢ−Ｂ線における断面図である。
【符号の説明】
【００４７】
１０  パワー半導体装置、２０  半導体基板、３０  ソース領域、４０  ドレイン領域、５０  ゲート絶縁膜、６０  ゲート電極、７０  チャネル領域、８０  ＬＯＣＯＳ、１００  第１の配線層、１１０  第２の配線層、１２０  第３の配線層。  
【図１】
2009246076.tif 000003
【図２】
2009246076.tif 000004
【図３】
2009246076.tif 000005
【図４】
2009246076.tif 000006
【図５】
2009246076.tif 000007
【図６】
2009246076.tif 000008
【図７】
2009246076.tif 000009
【図８】
2009246076.tif 000010