(57)【要約】【課題】ダミーパターンを配置することなく、導電体膜に対するプラズマエッチング時における導電体膜を残す領域への電荷の集中を防止する。【解決手段】シリコン基板１上にノンドープトポリシリコン膜７を形成する（ａ）。ゲート領域１１ａ及び周辺領域１１ｂにＮ型ポリシリコン膜７ａを形成する（ｂ，ｃ）。プラズマエッチングにより、ポリシリコン膜７，７ａを除去してゲート１７を形成する。ノンドープトポリシリコン膜７はＮ型ポリシリコン膜７ａに比べてエッチングレートが小さいので、周辺領域１１ｂのＮ型ポリシリコン膜７ａの除去が完了した時点で低エッチングレート領域１１ｃにノンドープトポリシリコン膜７が残存しており、プラズマエッチング処理によって発生した正電荷２３はゲート１７とノンドープトポリシリコン膜７に分散される（ｄ）。エッチング処理を継続して領域１１ｃのノンドープトポリシリコン膜７を除去する（ｅ）。【選択図】図１
2009194172.tif 000002
【特許請求の範囲】
【請求項１】
半導体ウェハ上に絶縁膜を介して導電体膜を形成する導電体膜形成工程と、その導電体膜上にその導電体膜を残す領域を覆うマスクパターンを形成するマスクパターン形成工程と、プラズマエッチングによりマスクパターンをマスクにして導電体膜を所望のパターンに加工するエッチング工程をその順に含む半導体装置の製造方法において、
前記導電体膜形成工程は、前記エッチング工程で前記導電体膜を除去する領域であって前記導電体膜を残す領域とは間隔をもつ領域のうち少なくとも一部の領域が、前記導電体膜を残す領域に隣接する領域の除去が完了した後に残存するように前記導電体膜を形成し、
前記エッチング工程は、前記導電体膜を残す領域に隣接する領域の除去が完了した後、前記導電体膜を除去する領域に残存する前記導電体膜を除去するようにエッチング処理を継続することを特徴とする半導体装置の製造方法。
【請求項２】
前記導電体膜形成工程は、前記導電体膜を残す領域とは間隔をもつ領域のうち少なくとも一部の領域のエッチングレートが前記導電体膜を残す領域に隣接する領域のエッチングレートよりも小さくなるように前記導電体膜を形成する請求項１に記載の半導体装置の製造方法。
【請求項３】
前記導電体膜はポリシリコン又はアモルファスシリコンであり、
前記導電体膜形成工程において、エッチングレートが前記導電体膜を除去する他の領域に比べて小さくなっている低エッチングレート領域を不純物イオンが導入されていないノンドープトシリコンによって形成し、前記導電体膜を除去する他の領域をＮ型不純物イオン又はＰ型不純物イオンが導入されたドープトシリコンによって形成する請求項２に記載の半導体装置の製造方法。
【請求項４】
前記導電体膜はポリシリコン又はアモルファスシリコンであり、
前記導電体膜形成工程において、エッチングレートが前記導電体膜を除去する他の領域に比べて小さくなっている低エッチングレート領域をＮ型不純物イオン又はＰ型不純物イオンが導入されたドープトシリコンによって形成し、前記導電体膜を除去する他の領域を前記低エッチングレート領域に導入された不純物イオン濃度よりも大きい濃度でＮ型不純物イオンが導入されたドープトシリコンによって形成する請求項２に記載の半導体装置の製造方法。
【請求項５】
前記導電体膜形成工程は、前記導電体膜を残す領域とは間隔をもつ領域のうち少なくとも一部の領域の膜厚が前記導電体膜を残す領域に隣接する領域の膜厚よりも厚くなるように前記導電体膜を形成する請求項１に記載の半導体装置の製造方法。
【請求項６】
前記導電体膜はポリシリコン又はアモルファスシリコンであり、
前記導電体膜を残す領域は半導体メモリのフローティングゲートを構成する請求項１から５のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体ウェハ上に絶縁膜を介して導電体膜を形成する導電体膜形成工程と、その導電体膜上にその導電体膜を残す領域を覆うマスクパターンを形成するマスクパターン形成工程と、プラズマエッチングによりマスクパターンをマスクにして導電体膜を所望のパターンに加工するエッチング工程をその順に含む半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
半導体装置の微細化や低電圧化に伴い、ゲート絶縁膜の薄膜化が進み、特に不揮発性半導体メモリ装置において、半導体製造プロセスにあるプラズマ処理の影響によるフローティングゲート絶縁膜へのダメージにより、良品率の低下や信頼性を劣化させたりする問題がある。
【０００３】
ＥＰＲＯＭ（Erasable Programmable Read-Only Memory）やＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）などの不揮発性半導体メモリ装置や薄膜ゲート絶縁膜を備えたＭＯＳトランジスタのゲート加工時にフローティングゲート絶縁膜やゲート絶縁膜へのプラズマダメージが生じる。その機構について図１２を用いて説明する。
図１２は、一例としてアレイ状に配列されたメモリの従来のフローティングゲート加工時の模式的な断面図である。
【０００４】
（ａ）は、半導体基板１０１上にフローティングゲート絶縁膜１０３を形成し、その上にフローティングゲート用のポリシリコン膜１０５を形成し、さらにその上に写真製版工程を経てレジストパターン１０７を形成した後の断面図である。
【０００５】
（ｂ）、（ｃ）にて、フローティングゲートをパターニングする際のエッチング処理によるプラズマダメージを引き起こす原因を説明する。
（ｂ）に示すように、エッチング処理開始後、電子シェーディング効果等により、ポリシリコン膜５中に正電荷１０９が発生し、レジスト７中に負電荷１１１が発生する。
（ｃ）に示すように、それらの正電荷１０９はエッチング終点直後に、近くのパターンニングされたフローティングゲート１１３へと集荷され、フローティングゲート１１３のチャージアップを招き、フローティングゲート絶縁膜１０３へのダメージを引き起こす原因となる。
【０００６】
また、フローティングゲート絶縁膜１０３へのプラズマダメージを生じる機構としてマイクロローディング効果が挙げられる。マイクロローディング効果とはパターンの疎密によりエッチングレート差が生じる現象であり、パターンが疎な領域は密な領域に比べてエッチングレートが早いため、疎な領域に不揮発半導体メモリ等を配置した場合、フローティングゲート絶縁膜がプラズマ雰囲気中にさらされる時間が多くなり、フローティングゲート絶縁膜へのダメージを引き起こす原因となる。
【０００７】
上記２つの機構において、疎なパターン領域では、周辺のエッチングにより除去されるポリシリコン膜中に発生した正電荷が密なパターン領域よりも多く集まるため、疎なパターン領域では、よりフローティングゲート絶縁膜へのダメージが発生する原因となる。よって、不揮発性半導体メモリ装置をアレイ状ではなく単体として使用する場合や、薄膜化されたゲート絶縁膜を備えたＭＯＳトランジスタを疎なパターン領域で使用する場合に、特に注意が必要である。
【０００８】
ここで、検証するために、図１３に不揮発性半導体メモリについて、アレイ型と単体型に形成した場合の保持特性を示す。図１３において、横軸は加熱によるストレス加速時間（時間）、縦軸はセル電流値（μＡ（マイクロアンペア））を示す。
【０００９】
ストレス加速時間に対してセル電流値のシフト量が、アレイ型に比べて明らかに単体型の方が大きく、信頼性レベルが低いのがわかる。
この試験結果から、パターンが疎となる領域に不揮発性半導体メモリを使用する場合等には、プラズマダメージを低減する対策が必要である。
【００１０】
例えば、メタル配線エッチング時のゲート絶縁膜へのプラズマダメージ防止策ではあるが、本番パターン（ゲートポリシリコンと繋がっているメタル配線）の周辺領域に、基板とコンタクトをとったダミーメタルパターンを配置することにより、ゲートポリシリコンと基板を同電位に保ち、チャージアップによるゲート絶縁膜へのダメージを防止する方法がある（例えば特許文献１，２を参照）。
【００１１】
このようにダミーパターンによりプラズマダメージを低減させる手法がよくとられる。ポリシリコンエッチング時にダミーパターンによりプラズマダメージを低減させる方法の一例を図１４に示す。
図１４は、従来のＥＰＲＯＭの概略的な平面図である。
【００１２】
ＥＰＲＯＭはフローティングゲート１１５と選択用のセレクトゲート１１７を備えている。本番メモリセル１１９の周辺領域にダミーメモリセル１２１が配置されている。また、本番メモリセル１１９とダミーメモリセル１２１の周囲に、フローティングゲート１１５と同じポリシリコンからなる短冊状のダミーパターン１２３が配置されている。
【００１３】
本番メモリセル１１９の周辺領域にダミーメモリセル１２１やダミーパターン１２３を配置することにより、上記プラズマダメージを引き起こす原因のチャージアップに対して、本番メモリセル１１９のフローティングゲート１１５へ集荷する電荷を周辺のダミーメモリセル１２１のフローティングゲート１１５やダミーパターン１２３へ分散させ、チャージアップを防止する効果がある。
【００１４】
また、マイクロローディング効果に対しても、ダミーパターン１２３により、加工するポリシリコンパターンが密になることで、エッチングレートを遅くし、フローティングゲート絶縁膜がプラズマ雰囲気中にさらされる時間を抑え、フローティングゲート絶縁膜へのダメージを低減する効果がある。
【００１５】
【特許文献１】特開２０００−１８３０４３号公報
【特許文献２】特第３４４５５８５号公報
【特許文献３】特開平９−３１２２８０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかしながら、上記ダミーパターンによるプラズマダメージ防止対策では、ダミーパターン配置による面積の増加を招く。また、レイアウトの自由度も制限されることも起こりうる。
【００１７】
そこで本発明は、導電体膜に対するプラズマエッチング時に、ダミーパターンを配置しなくても、導電体膜を残す領域への電荷の集中を防止することができる半導体装置の製造方法を提供することを目的とするものである。
【課題を解決するための手段】
【００１８】
本発明にかかる半導体装置の製造方法は、半導体ウェハ上に絶縁膜を介して導電体膜を形成する導電体膜形成工程と、その導電体膜上にその導電体膜を残す領域を覆うマスクパターンを形成するマスクパターン形成工程と、プラズマエッチングによりマスクパターンをマスクにして導電体膜を所望のパターンに加工するエッチング工程をその順に含む半導体装置の製造方法であって、
上記導電体膜形成工程は、上記エッチング工程で上記導電体膜を除去する領域であって上記導電体膜を残す領域とは間隔をもつ領域のうち少なくとも一部の領域が、上記導電体膜を残す領域に隣接する領域の除去が完了した後に残存するように上記導電体膜を形成し、
上記エッチング工程は、上記導電体膜を残す領域に隣接する領域の除去が完了した後、上記導電体膜を除去する領域に残存する上記導電体膜を除去するようにエッチング処理を継続する。
【００１９】
本発明の半導体装置の製造方法では、プラズマエッチングによるエッチング工程で、導電体膜を残す領域に隣接する領域の除去が完了した後、導電体膜を除去する領域であって導電体膜を残す領域とは間隔をもつ領域のうち少なくとも一部の領域が残存する。プラズマエッチング処理により発生した電荷は、エッチング加工によりパターンとして残す領域のエッチングが完了した時点で、エッチング加工によりパターンとして残す領域だけに集中するのでなく、残存している導電体膜にも分散するため、パターンとして残す領域における電荷の集中を防止することができる。これにより、パターンとして残す導電体膜の領域における過剰なチャージアップを防ぎ、プラズマダメージを低減することができる。
【００２０】
本発明の半導体装置の製造方法において、上記導電体膜形成工程は、上記導電体膜を残す領域とは間隔をもつ領域のうち少なくとも一部の領域のエッチングレートが上記導電体膜を残す領域に隣接する領域のエッチングレートよりも小さくなるように上記導電体膜を形成する例を挙げることができる。これにより、エッチング処理前の導電体膜の膜厚が、導電体膜を残す領域に隣接する領域と、上記導電体膜を残す領域とは間隔をもつ領域で同じであっても、導電体膜を残す領域に隣接する領域の除去が完了した時点で、上記導電体膜を残す領域とは間隔をもつ領域の導電体膜を残存させることができる。
【００２１】
例えば、上記導電体膜がポリシリコン又はアモルファスシリコンである場合、上記導電体膜形成工程において、エッチングレートが上記導電体膜を除去する他の領域に比べて小さくなっている低エッチングレート領域を不純物イオンが導入されていないノンドープトシリコンによって形成し、上記導電体膜を除去する他の領域をＮ型不純物イオン又はＰ型不純物イオンが導入されたドープトシリコンによって形成する例を挙げることができる。一般的にポリシリコンやアモルファスシリコンのエッチングレートは、不純物イオンが導入されていないノンドープトポリシリコンの場合は、不純物イオンが導入されたドープトシリコンに比べて小さくなる。ポリシリコンやアモルファスシリコンのエッチングレートについては、例えば特許文献３に開示されている。
【００２２】
また、上記導電体膜がポリシリコン又はアモルファスシリコンである場合、上記導電体膜形成工程において、エッチングレートが上記導電体膜を除去する他の領域に比べて小さくなっている低エッチングレート領域をＮ型不純物イオン又はＰ型不純物イオンが導入されたドープトシリコンによって形成し、上記導電体膜を除去する他の領域を上記低エッチングレート領域に導入された不純物イオン濃度よりも大きい濃度でＮ型不純物イオンが導入されたドープトシリコンによって形成するようにしてもよい。
【００２３】
また、本発明の半導体装置の製造方法において、上記導電体膜形成工程は、上記導電体膜を残す領域とは間隔をもつ領域のうち少なくとも一部の領域の膜厚が上記導電体膜を残す領域に隣接する領域の膜厚よりも厚くなるように上記導電体膜を形成するようにしてもよい。これにより、導電体膜を残す領域に隣接する領域の除去が完了した時点で上記導電体膜を残す領域とは間隔をもつ領域の導電体膜を残存させることができる。ここで、上述のエッチングレートの違いによる構成を組み合わせてもよい
【００２４】
本発明の半導体装置の製造方法は、上記導電体膜がポリシリコン又はアモルファスシリコンであり、上記導電体膜を残す領域は半導体メモリのフローティングゲートを構成する場合に特に有効である。ただし、上記導電体膜を残す領域は半導体メモリのフローティングゲートに限定されるものではない。例えば、上記導電体膜を残す領域は半導体メモリのセレクトゲートやコントロールゲート、ＭＯＳトランジスタのゲート、キャパシタの電極、特にキャパシタの上部電極を挙げることができる。これらの導電体膜パターンにおいて、プラズマエッチング時の導電体膜パターンへの電荷の集中を防止することにより、導電体膜パターンにおける過剰なチャージアップを防ぎ、導電体膜パターン直下の絶縁膜のプラズマダメージを低減して信頼性の高い半導体装置を製造することができる。
【発明の効果】
【００２５】
本発明の半導体装置の製造方法では、導電体膜形成工程と、その導電体膜を残す領域を覆うマスクパターンを形成する工程と、プラズマエッチングにより導電体膜を所望のパターンに加工するエッチング工程をその順に含む半導体装置の製造方法において、導電体膜形成工程は、エッチング工程で導電体膜を除去する領域であって導電体膜を残す領域とは間隔をもつ領域のうち少なくとも一部の領域が、導電体膜を残す領域に隣接する領域の除去が完了した後に残存するように導電体膜を形成し、エッチング工程は、導電体膜を残す領域に隣接する領域の除去が完了した後、導電体膜を除去する領域に残存する導電体膜を除去するようにエッチング処理を継続するようにしたので、プラズマエッチング処理で発生した電荷を、エッチング加工によりパターンとして残す領域のエッチングが完了した時点で残存している他の領域の導電体膜にも分散させることができ、パターンとして残す領域における電荷の集中を防止することができる。
【００２６】
本発明の半導体装置の製造方法において、導電体膜形成工程は、導電体膜を残す領域とは間隔をもつ領域のうち少なくとも一部の領域のエッチングレートが導電体膜を残す領域に隣接する領域のエッチングレートよりも小さくなるように導電体膜を形成するようにすれば、エッチング処理前の導電体膜の膜厚が、導電体膜を残す領域に隣接する領域と、導電体膜を残す領域とは間隔をもつ領域で同じであっても、導電体膜を残す領域に隣接する領域の除去が完了した時点で、導電体膜を残す領域とは間隔をもつ領域の導電体膜を残存させることができる。
【００２７】
また、本発明の半導体装置の製造方法において、導電体膜形成工程は、導電体膜を残す領域とは間隔をもつ領域のうち少なくとも一部の領域の膜厚が導電体膜を残す領域に隣接する領域の膜厚よりも厚くなるように導電体膜を形成するようにすれば、導電体膜を残す領域に隣接する領域の除去が完了した時点で導電体膜を残す領域とは間隔をもつ領域の導電体膜を残存させることができる。
【発明を実施するための最良の形態】
【００２８】
図１は、一実施例を説明するための概略的な工程断面図である。図１を参照して単層ポリシリコンプロセスを採用した不揮発性半導体メモリに本発明を適用した場合について説明する。ただし、本発明が適用される半導体装置の製造方法は以下に説明する実施例に限定されるものではなく、導電体膜に対するプラズマエッチング処理を施す工程を含む製造方法であれば本発明を適用することができる。
【００２９】
（ａ）シリコン基板（半導体ウェハ）１上に素子分離となるフィールド酸化膜３を３００〜８００ｎｍ（ナノメートル）の厚みを形成した後、メモリが形成されるアクティブ領域のシリコン基板１表面に膜厚が１０ｎｍ以下のフローティングゲート酸化膜（絶縁膜）５を形成する。フィールド酸化膜３上及びフローティングゲート酸化膜５上に膜厚が４００ｎｍ程度で不純物イオンが導入されていないノンドープトポリシリコン膜７を堆積する。
【００３０】
（ｂ）ノンドープトポリシリコン膜７上に、ＣＶＤ（Chemical Vapor Deposition）法によりカバー酸化膜９を約３００ｎｍの膜厚に堆積する。写真製版技術により、フローティングゲート領域１１ａと、フローティングゲート領域１１ａに隣接する周辺領域１１ｂに開口部をもつレジストパターン１３を形成する。エッチング技術により、レジストパターン１３をマスクにしてフローティングゲート領域１１ａ及び周辺領域１１ｂのカバー酸化膜９を除去する。符号１１ｃは後述する低エッチングレート領域である。
【００３１】
図２は、不揮発性半導体メモリの平面図に仮想的に周辺領域１１ｂ及び低エッチングレート領域１１ｃのレイアウトを図示した概略図である。
シリコン基板に３つの不純物拡散層１５ａ，１５ｂ，１５ｃが互いに間隔をもって形成されている。不純物拡散層１５ａ，１５ｂの間のシリコン基板上にフローティングゲート酸化膜を介してフローティングゲート１７が形成されている。不純物拡散層１５ｂ，１５ｃの間のシリコン基板上にセレクトゲート酸化膜を介してセレクトゲート１９が形成されている。不純物拡散層１５ａ，１５ｃにはそれぞれコンタクト２０が接続されている。
【００３２】
フローティングゲート１７及びセレクトゲート１９の近傍に周辺領域１１ｂが設けられている。周辺領域１１ｂの外側に、フローティングゲート１７及びセレクトゲート１９とは間隔をもって低エッチングレート領域１１ｃが設けられている。ここで、フローティングゲート１７と低エッチングレート領域１１ｃの最小間隔は０.５μｍ以下であることが好ましい。周辺領域１１ｂ及び低エッチングレート領域１１ｃのレイアウトは図１（ｂ）に示したカバー酸化膜９及びレジストパターン１３のレイアウトにより決定される。
【００３３】
図２では、低エッチングレート領域１１ｃはフローティングゲート１７及びセレクトゲート１９を囲むように設けられているが、図３に示すように低エッチングレート領域１１ｃを短冊状に設けてもよい。ただし、周辺領域１１ｂ及び低エッチングレート領域１１ｃのレイアウトは図２及び図３に限定されるものではなく、低エッチングレート領域１１ｃがフローティングゲート１７及びセレクトゲート１９とは間隔をもって配置されていればどのようなレイアウトであってもよい。
【００３４】
図１に戻って説明を続ける。
（ｃ）レジストパターン１３を除去する。ノンドープトポリシリコン膜７上及びカバー酸化膜９上にリンガラスを堆積し、カバー酸化膜９が開口しているフローティングゲート領域１１ａと周辺領域１１ｂのノンドープトポリシリコン膜７にリンイオン（Ｎ型不純物イオン）を導入してＮ型ポリシリコン膜７ａを形成する。この時、カバー酸化膜９が開口していない低エッチングレート領域１１ｃのノンドープトポリシリコン膜７にはリンイオンは導入されない。
【００３５】
（ｄ）リンガラスとカバー酸化膜９を除去する。写真製版技術により、Ｎ型ポリシリコン膜７ａ上に、Ｎ型ポリシリコン膜７ａを残す領域であるフローティングゲート領域１１ａのＮ型ポリシリコン膜７ａを覆うレジストパターン（マスクパターン）２１を形成する。フローティングゲート１７をパターニングするために、プラズマエッチングにより、レジストパターン２１をマスクにしてＮ型ポリシリコン膜７ａ及びノンドープトポリシリコン膜７のエッチングを行なう。図２（ｄ）はこのエッチング工程において、Ｎ型ポリシリコン膜７ａのエッチング除去が完了した時点での模式図である。周辺領域１１ｂのＮ型ポリシリコン膜７ａと低エッチングレート領域１１ｃのノンドープトポリシリコン膜７においてエッチングレート差があるため、周辺領域１１ｂのＮ型ポリシリコン膜７ａが除去されてフローティングゲート１７のパターニングが完了した時点で、Ｎ型ポリシリコン膜７ａに比べてエッチングレートが小さい低エッチングレート領域１１ｃのノンドープトポリシリコン膜７は残存している。これにより、プラズマエッチング処理によって発生した正電荷２３はフローティングゲート１７のみに集荷されず、低エッチングレート領域１１ｃのノンドープトポリシリコン膜７へも分散される。そして、フローティングゲート１７への過剰なチャージアップを防ぎ、フローティングゲート酸化膜５へのプラズマダメージを低減することができる。
【００３６】
図１では不揮発性半導体メモリの電極としてフローティングゲート１７のみを図示しているが、同時にセレクトゲート１９（図２又は図３参照）も同時に形成される。そして、フローティングゲート１７への電荷の集中の防止と同様に、セレクトゲート１９への電荷の集中も防止され、セレクトゲートゲート酸化膜へのプラズマダメージを低減することができる。
【００３７】
（ｅ）エッチング処理を継続し、低エッチングレート領域１１ｃに残存するノンドープトポリシリコン膜７をオーバーエッチングにより完全に除去する。これによりエッチング工程が完了し、フローティングゲート１７及びセレクトゲート１９（図２、図３も参照）が形成される。その後、レジストパターン２１を除去する。
【００３８】
この実施例では、フローティングゲート領域１１ａ及び周辺領域１１ｂのノンドープトポリシリコン膜７にＮ型不純物イオンを導入してＮ型ポリシリコン膜７ａとすることにより、低エッチングレート領域１１ｃのノンドープトポリシリコン膜７のエッチングレートがフローティングゲート領域１１ａ及び周辺領域１１ｂの導電体膜のエッチングレートよりも小さくなるようにしているが、フローティングゲート領域１１ａ及び周辺領域１１ｂのノンドープトポリシリコン膜７にＰ型不純物イオンを導入することによっても同様の効果を得ることができる。
【００３９】
図４は他の実施例においてフローティングゲート領域１１ａ及び周辺領域１１ｂのノンドープトポリシリコン膜７にＰ型不純物イオンを導入する工程を説明するための断面図である。
【００４０】
図１（ａ）を参照して説明した工程と同様の工程によりノンドープトポリシリコン膜７を形成した後、フローティングゲート領域１１ａ及び周辺領域１１ｂに開口部をもつレジストパターン２５を形成する。イオン注入法により、レジストパターン２５をマスクにして、レジストパターン２５を開口しているフローティングゲート領域１１ａと周辺領域１１ｂのノンドープトポリシリコン膜７にボロンイオン又はＢＦ2イオン（Ｐ型不純物イオン）を導入してＰ型ポリシリコン膜７ｂを形成する。この時、レジストパターン２５で覆われている低エッチングレート領域１１ｃのノンドープトポリシリコン膜７にはＰ型不純物イオンは導入されない。ボロンイオン又はＢＦ2イオンの注入条件は、例えば注入エネルギーが２０ＫｅＶ〜５０ＫｅＶ、ドーズ量が１×１０14〜１×１０16／ｃｍ2程度である。
【００４１】
レジストパターン２５を除去した後、図１（ｄ）、図１（ｅ）を参照して説明した工程と同様の工程により、周辺領域１１ｂのＰ型ポリシリコン膜７ｂと低エッチングレート領域１１ｃのノンドープトポリシリコン膜７を除去してＰ型ポリシリコン膜７ｂからなるフローティングゲートを形成する。ここで、低エッチングレート領域１１ｃのノンドープトポリシリコン膜７は、周辺領域１１ｂのＰ型ポリシリコン膜７ｂよりもエッチングレートが小さい。したがって、周辺領域１１ｂのＰ型ポリシリコン膜７ｂが除去されてフローティングゲートのパターニングが完了した時点で、低エッチングレート領域１１ｃのノンドープトポリシリコン膜７は残存しており、プラズマエッチング処理によって発生した正電荷はフローティングゲートのみに集荷されず、低エッチングレート領域１１ｃのノンドープトポリシリコン膜７へも分散される。これにより、フローティングゲートへの電荷の集中が防止され、フローティングゲート酸化膜５へのプラズマダメージを低減することができる。
【００４２】
また、図１を参照して説明した実施例及び図４を参照して説明した実施例では、低エッチングレート領域１１ｃの導電体膜のエッチングレートを周辺領域１１ｂの導電体膜のエッチングレートに比べて小さくするために、低エッチングレート領域１１ｃの導電体膜としてノンドープトポリシリコン膜７を用いているが、本発明はこれに限定されるものではない。
【００４３】
例えば、低エッチングレート領域１１ｃの導電体膜としてＰ型ポリシリコンを形成し、フローティングゲート領域１１ａ及び周辺領域１１ｂの導電体膜として低エッチングレート領域１１ｃのＰ型ポリシリコンよりも不純物イオン濃度が大きいＮ型ポリシリコンを形成してもよい。図５をその一例を参照して説明する。
【００４４】
図５は、さらに他の実施例において低エッチングレート領域１１ｃにＰ型ポリシリコンを形成し、フローティングゲート領域１１ａ及び周辺領域１１ｂにＮ型ポリシリコンを形成する工程を説明するための断面図である。
【００４５】
図１（ａ）を参照して説明した工程と同様の工程によりノンドープトポリシリコンを形成した後、イオン注入法により、フローティングゲート領域１１ａ、周辺領域１１ｂ及び低エッチングレート領域１１ｃのノンドープトポリシリコンにボロンイオン又はＢＦ2イオンを導入してＰ型ポリシリコン膜７ｃを形成する。ボロンイオン又はＢＦ2イオンの注入条件は、例えば注入エネルギーが２０ＫｅＶ〜５０ＫｅＶ、ドーズ量が１×１０14〜１×１０16／ｃｍ2程度である。
【００４６】
図１（ｂ）、図１（ｃ）を参照して説明した工程と同様の工程により、フローティングゲート領域１１ａ及び周辺領域１１ｂに開口部をもつカバー酸化膜９を形成した後、リンガラスを堆積して、カバー酸化膜９が開口しているフローティングゲート領域１１ａと周辺領域１１ｂのＰ型ポリシリコン膜７ｃにリンイオンを導入してＮ型ポリシリコン膜７ａを形成する。この時、カバー酸化膜９が開口していない低エッチングレート領域１１ｃのＰ型ポリシリコン膜７ｃにはリンイオンは導入されない。ここで、Ｎ型ポリシリコン膜７ａの不純物イオン濃度はＰ型ポリシリコン膜７ｃの不純物イオン濃度よりも大きいので、低エッチングレート領域１１ｃのＰ型ポリシリコン膜７ｃは、周辺領域１１ｂのＮ型ポリシリコン膜７ａよりもエッチングレートが小さくなっている。
【００４７】
リンガラスを除去した後、図１（ｄ）、図１（ｅ）を参照して説明した工程と同様の工程により、周辺領域１１ｂのＮ型ポリシリコン膜７ａと低エッチングレート領域１１ｃのＰ型ポリシリコン膜７ｃを除去してＮ型ポリシリコン膜７ａからなるフローティングゲートを形成する。ここで、低エッチングレート領域１１ｃのＰ型ポリシリコン膜７ｃは周辺領域１１ｂのＮ型ポリシリコン膜７ａよりもエッチングレートが小さいので、周辺領域１１ｂのＮ型ポリシリコン膜７ａが除去されてフローティングゲートのパターニングが完了した時点で、低エッチングレート領域１１ｃのＰ型ポリシリコン膜７ｃは残存しており、プラズマエッチング処理によって発生した正電荷はフローティングゲートのみに集荷されず、低エッチングレート領域１１ｃのＰ型ポリシリコン膜７ｃへも分散される。これにより、フローティングゲートへの電荷の集中が防止され、フローティングゲート酸化膜５へのプラズマダメージを低減することができる。
【００４８】
図５を参照して説明した実施例では、フローティングゲート領域１１ａ、周辺領域１１ｂ及び低エッチングレート領域１１ｃのノンドープトポリシリコンにボロンイオン又はＢＦ2イオンを導入してフローティングゲート領域１１ａ、周辺領域１１ｂ及び低エッチングレート領域１１ｃにＰ型ポリシリコン膜７ｃを形成しているが、他の方法により低エッチングレート領域１１ｃにＰ型ポリシリコン膜７ｃを形成してもよい。
【００４９】
例えば、図６に示すように、ノンドープトポリシリコン膜７上にフローティングゲート領域１１ａ及び周辺領域１１を覆うレジストパターン２７を形成した状態で、ボロンイオン又はＢＦ2イオンのイオン注入処理を行なって低エッチングレート領域１１ｃのみにＰ型ポリシリコン膜７ｃを形成するようにしてもよい。
【００５０】
また、上記で説明した実施例では、フローティングゲート領域１１ａ及び周辺領域１１ｂにＮ型ポリシリコン膜７ａを形成する方法として、カバー酸化膜９の形成及びリンガラスの堆積を用いているが、他の方法によりＮ型ポリシリコン膜７ａを形成するようにしてもよい。
【００５１】
例えば、図７に示すように、フローティングゲート領域１１ａ及び周辺領域１１ｂに開口部をもち、低エッチングレート領域１１ｃを覆うレジストパターン２９を形成し、レジストパターン２９をマスクにしてリンイオン又はヒ素イオンを注入することによりＮ型ポリシリコン膜７ａを形成するようにしてもよい。リンイオン又はヒ素イオンの注入条件は、例えば注入エネルギーが２０ＫｅＶ〜１００ＫｅＶ、ドーズ量が１×１０15〜１×１０17／ｃｍ2程度である。
【００５２】
次に、フローティングゲート領域１１ａ及び周辺領域１１ｂと、低エッチングレート領域１１ｃで、Ｎ型不純物イオンの濃度差によりエッチングレートを異ならせた方法について図８を参照して説明する。
図８は、さらに他の実施例を説明するための概略的な工程断面図である。
【００５３】
（ａ）図１（ａ）を参照して説明した工程と同様の工程により、シリコン基板１にフィールド酸化膜３、フローティングゲート酸化膜５、ノンドープトポリシリコンを形成する。高抵抗体素子の抵抗を調整するため、イオン注入法により、ノンドープトポリシリコン全面にＮ型不純物イオンであるリンイオン又はヒ素イオンを例えば注入エネルギーが２０ＫｅＶ〜５０ＫｅＶ、ドーズ量が１×１０14〜１×１０15／ｃｍ2程度の条件で注入して低濃度Ｎ型ポリシリコン膜７ｄを形成する。
【００５４】
（ｂ）低濃度Ｎ型ポリシリコン膜７ｄ上に、ＣＶＤ法によりカバー酸化膜９を約３００ｎｍの膜厚に堆積する。写真製版技術により、低エッチングレート領域１１ｃ及び高抵抗体領域１１ｄを覆い、フローティングゲート領域１１ａ、周辺領域１１ｂ及び高抵抗体周辺領域１１ｅに開口部をもつレジストパターン３１を形成する。エッチング技術により、レジストパターン３１をマスクにしてフローティングゲート領域１１ａ、周辺領域１１ｂ及び高抵抗体周辺領域１１ｅのカバー酸化膜９を除去する。ここで高抵抗体周辺領域１１ｅは高抵抗体領域１１ｄを囲って設けられている。また、フローティングゲート領域１１ａ、周辺領域１１ｂ及び低エッチングレート領域１１ｃのレイアウト例は図２及び図３と同様である。
【００５５】
（ｃ）レジストパターン３１を除去する。低濃度Ｎ型ポリシリコン膜７ｄ上及びカバー酸化膜９上にリンガラスを堆積し、カバー酸化膜９が開口しているフローティングゲート領域１１ａ、周辺領域１１ｂ及び高抵抗体周辺領域１１ｅの低濃度Ｎ型ポリシリコン膜７ｄにリンイオンを導入してＮ型ポリシリコン膜７ａを形成する。この時、カバー酸化膜９が開口していない低エッチングレート領域１１ｃ及び高抵抗体領域１１ｄの低濃度Ｎ型ポリシリコン膜７ｄにはリンイオンは導入されない。Ｎ型ポリシリコン膜７ａの不純物イオン濃度は低濃度Ｎ型ポリシリコン膜７ｄの不純物イオン濃度よりも大きい。
【００５６】
（ｄ）リンガラスとカバー酸化膜９を除去する。写真製版技術により、Ｎ型ポリシリコン膜７ａを残す領域であるフローティングゲート領域１１ａのＮ型ポリシリコン膜７ａと高抵抗体領域１１ｄの低濃度Ｎ型ポリシリコン膜７ｄを覆うレジストパターン３３を形成する。フローティングゲート１７及び高抵抗体３５をパターニングするために、プラズマエッチングにより、レジストパターン３３をマスクにしてＮ型ポリシリコン膜７ａ及び低濃度Ｎ型ポリシリコン膜７ｄのエッチングを行なう。図８（ｄ）はこのエッチング工程において、周辺領域１１ｂ及び高抵抗体周辺領域１１ｅのＮ型ポリシリコン膜７ａのエッチング除去が完了した時点での模式図である。周辺領域１１ｂ及び高抵抗体周辺領域１１ｅのＮ型ポリシリコン膜７ａと低エッチングレート領域１１ｃの低濃度Ｎ型ポリシリコン膜７ｄにおいてエッチングレート差があるため、周辺領域１１ｂ及び高抵抗体周辺領域１１ｅのＮ型ポリシリコン膜７ａが除去されてフローティングゲート１７及び高抵抗体３５のパターニングが完了した時点で、Ｎ型ポリシリコン膜７ａに比べてエッチングレートが小さい低エッチングレート領域１１ｃの低濃度Ｎ型ポリシリコン膜７ｄは残存している。これにより、プラズマエッチング処理によって発生した正電荷２３はフローティングゲート１７と高抵抗体３５に集荷されず、低エッチングレート領域１１ｃの低濃度Ｎ型ポリシリコン膜７ｄへも分散される。そして、フローティングゲート１７への過剰なチャージアップを防ぎ、フローティングゲート酸化膜５へのプラズマダメージを低減することができる。
【００５７】
（ｅ）エッチング処理を継続し、低エッチングレート領域１１ｃに残存する低濃度Ｎ型ポリシリコン膜７ｄをオーバーエッチングにより完全に除去する。これによりエッチング工程が完了し、フローティングゲート１７及び高抵抗体３５が形成される。その後、レジストパターン３３を除去する。
【００５８】
この実施例では、低エッチングレート領域１１ｃの導電体膜を低濃度Ｎ型ポリシリコン膜７ｄにより形成し、周辺領域１１ｂの導電体膜を低濃度Ｎ型ポリシリコン膜７ｄよりも不純物イオン濃度が大きいＮ型ポリシリコン膜７ａにより形成しているが、低エッチングレート領域１１ｃの導電体膜をＰ型ポリシリコン膜により形成し、周辺領域１１ｂの導電体膜を低エッチングレート領域１１ｃのＰ型ポリシリコン膜よりも不純物イオン濃度が大きいＮ型ポリシリコン膜により形成してもよい。この場合、低エッチングレート領域１１ｃのＰ型ポリシリコン膜は周辺領域１１ｂのＮ型ポリシリコン膜よりもエッチングレートが小さくなる。
【００５９】
図９はさらに他の実施例を説明するための概略的な工程断面図である。図９を参照して２層ポリシリコンプロセスを採用したフローティングゲートを不揮発性半導体メモリに本発明を適用した場合について説明する。
【００６０】
（ａ）図１（ａ）を参照して説明した工程と同様の工程により、シリコン基板１にフィールド酸化膜３、フローティングゲート酸化膜５、ノンドープトポリシリコン膜７を形成する。図７を参照して説明した工程と同様の工程により、フローティングゲート領域１１ａ及び周辺領域１１ｂに開口部をもち、低エッチングレート領域１１ｃを覆うレジストパターン２９を形成し、レジストパターン２９をマスクにしてリンイオン又はヒ素イオンを注入することによりフローティングゲート領域１１ａ及び周辺領域１１ｂにＮ型ポリシリコン膜７ａを形成する。リンイオン又はヒ素イオンの注入条件は、例えば注入エネルギーが２０ＫｅＶ〜１００ＫｅＶ、ドーズ量が１×１０15〜１×１０17／ｃｍ2程度である。
【００６１】
（ｂ）レジストパターン２９を除去する。Ｎ型ポリシリコン膜７ａ上及びノンドープトポリシリコン膜７上に膜厚が酸化膜換算で２５ｎｍ程度のＯＮ膜３７を形成する。写真製版技術により、ＯＮ膜３７上に、Ｎ型ポリシリコン膜７ａを残す領域であるフローティングゲート領域１１ａのＮ型ポリシリコン膜７ａを覆うレジストパターン２１を形成する。
【００６２】
（ｃ）フローティングゲート１７をパターニングするために、プラズマエッチングにより、レジストパターン２１をマスクにしてＯＮ膜３７、Ｎ型ポリシリコン膜７ａ及びノンドープトポリシリコン膜７のエッチングを行なう。図９（ｃ）はこのエッチング工程において、ＯＮ膜３７及び周辺領域１１ｂのＮ型ポリシリコン膜７ａのエッチング除去が完了した時点での模式図である。周辺領域１１ｂのＮ型ポリシリコン膜７ａと低エッチングレート領域１１ｃのノンドープトポリシリコン膜７においてエッチングレート差があるため、周辺領域１１ｂのＮ型ポリシリコン膜７ａが除去されてフローティングゲート１７のパターニングが完了した時点で、Ｎ型ポリシリコン膜７ａに比べてエッチングレートが小さい低エッチングレート領域１１ｃのノンドープトポリシリコン膜７は残存している。これにより、プラズマエッチング処理によって発生した正電荷２３はフローティングゲート１７のみに集荷されず、低エッチングレート領域１１ｃのノンドープトポリシリコン膜７へも分散される。そして、フローティングゲート１７への過剰なチャージアップを防ぎ、フローティングゲート酸化膜５へのプラズマダメージを低減することができる。
【００６３】
（ｄ）エッチング処理を継続し、低エッチングレート領域１１ｃに残存するノンドープトポリシリコン膜７をオーバーエッチングにより完全に除去する。これによりエッチング工程が完了し、フローティングゲート１７が形成される。その後、レジストパターン２１を除去する。コントロールゲート３９となるポリシリコンを堆積し、パターニングすることによってフローティングゲート１７上にＯＮ膜３７を介してコントロールゲート３９を形成し、スタックゲートを形成する。
【００６４】
図９を参照して説明した実施例において、フローティングゲート１７の形成方法は、図１、図４〜図８を参照して説明した各実施例による形成方法のいずれを用いてもよい。
【００６５】
上記実施例では、低エッチングレート領域１１ｃの導電体膜のエッチングレートを周辺領域１１ｂの導電体膜のエッチングレートよりも小さくすることにより、周辺領域１１ｂの導電体膜のエッチング除去が完了した時点でエッチングレート領域１１ｃの導電体膜が残存しているようにした。
【００６６】
次に、周辺領域１１ｂと低エッチングレート領域１１ｃで導電体膜の膜厚を異ならせることにより、周辺領域１１ｂの導電体膜のエッチング除去が完了した時点でエッチングレート領域１１ｃの導電体膜が残存しているようにする実施例について説明する。
図１０はさらに他の実施例を説明するための概略的な工程断面図である。
【００６７】
（ａ）図１（ａ）を参照して説明した工程と同様の工程により、シリコン基板１にフィールド酸化膜３、フローティングゲート酸化膜５、ノンドープトポリシリコンを形成する。ここで、ノンドープトポリシリコンの膜厚は、所望するフローティングゲートの膜厚よりも例えば５０〜１００ｎｍ程度の膜厚だけ厚く形成しておく。イオン注入法又はリンガラスの堆積により、ノンドープポリシリコンにリンイオン又はヒ素イオンを導入してフローティングゲート領域１１ａ、周辺領域１１ｂ及び厚膜領域１１ｆにＮ型ポリシリコン膜７ａを形成する。イオン注入法を用いる場合、リンイオン又はヒ素イオンの注入条件は、例えば注入エネルギーが２０ＫｅＶ〜１００ＫｅＶ、ドーズ量が１×１０15〜１×１０17／ｃｍ2程度である。また、厚膜領域１１ｆのレイアウトは図２又は図３を参照して説明した低エッチングレート領域１１ｃのレイアウトと同様である。
【００６８】
（ｂ）写真製版技術により、Ｎ型ポリシリコン膜７ａ上に、フローティングゲート領域１１ａ及び周辺領域１１ｂに開口部をもち、厚膜領域１１ｆを覆うレジストパターン４５を形成する。
【００６９】
（ｃ）エッチング技術により、レジストパターン４５をマスクにしてフローティングゲート領域１１ａ及び周辺領域１１ｂのＮ型ポリシリコン膜７ａを例えば５０〜１００ｎｍ程度の膜厚だけエッチング除去する。その後、レジストパターン４５を除去する。これにより、Ｎ型ポリシリコン膜７ａの表面に段差が生じ、フローティングゲート領域１１ａ及び周辺領域１１ｂに比べて、厚膜領域１１ｆのＮ型ポリシリコン膜７ａの膜厚は厚くなる。
【００７０】
（ｄ）写真製版技術により、Ｎ型ポリシリコン膜７ａ上に、Ｎ型ポリシリコン膜７ａを残す領域であるフローティングゲート領域１１ａのＮ型ポリシリコン膜７ａを覆うレジストパターン２１を形成する。フローティングゲート１７をパターニングするために、プラズマエッチングにより、レジストパターン２１をマスクにしてＮ型ポリシリコン膜７ａのエッチングを行なう。図１０（ｄ）はこのエッチング工程において、周辺領域１１ｂのＮ型ポリシリコン膜７ａのエッチング除去が完了した時点での模式図である。エッチング処理の開始時点において、厚膜領域１１ｆのＮ型ポリシリコン膜７ａは周辺領域１１ｂのＮ型ポリシリコン膜７ａに比べて厚く形成されているので、周辺領域１１ｂのＮ型ポリシリコン膜７ａが除去されてフローティングゲート１７のパターニングが完了した時点で、厚膜領域１１ｆに残存しているＮ型ポリシリコン膜７ａは残存している。これにより、プラズマエッチング処理によって発生した正電荷２３はフローティングゲート１７のみに集荷されず、厚膜領域１１ｆのＮ型ポリシリコン膜７ａへも分散される。そして、フローティングゲート１７への過剰なチャージアップを防ぎ、フローティングゲート酸化膜５へのプラズマダメージを低減することができる。
【００７１】
（ｅ）エッチング処理を継続し、厚膜領域１１ｆに残存するＮ型ポリシリコン膜７ａをオーバーエッチングにより完全に除去する。これによりエッチング工程が完了し、フローティングゲート１７が形成される。
【００７２】
この実施例では、周辺領域１１ｂと厚膜領域１１ｆで導電体膜のエッチングレートは同じであるが、図１、図４〜図９を参照して説明した各実施例と同様に、周辺領域１１ｂの導電体膜に比べて厚膜領域１１ｆの導電体膜のエッチングレートが小さくなるように、周辺領域１１ｂと厚膜領域１１ｆで導電体膜のエッチングレート差を付けてもよい。
【００７３】
図１１は、周辺領域１１ｂと厚膜領域１１ｆで導電体膜の膜厚を異ならせることにより、周辺領域１１ｂの導電体膜のエッチング除去が完了した時点でエッチングレート領域１１ｃの導電体膜が残存しているようにする他の実施例を説明するための概略的な工程断面図である。
【００７４】
（ａ）図１（ａ）を参照して説明した工程と同様の工程により、シリコン基板１にフィールド酸化膜３、フローティングゲート酸化膜５、ノンドープトポリシリコン膜４３を形成する。ここでノンドープトポリシリコン膜４３の膜厚は例えば５０〜１００ｎｍ程度である。写真製版技術により、Ｎ型ポリシリコン膜７ａ上に、フローティングゲート領域１１ａ及び周辺領域１１ｂに開口部をもち、厚膜領域１１ｆを覆うレジストパターン４５を形成する。
【００７５】
（ｂ）エッチング技術により、レジストパターン４５をマスクにしてフローティングゲート領域１１ａ及び周辺領域１１ｂのノンドープトポリシリコン膜４３を除去する。その後、レジストパターン４１を除去する。これにより、厚膜領域１１ｆのみにノンドープトポリシリコン膜４３が形成されている。レジストパターン４５を除去する。
【００７６】
（ｃ）フィールド酸化膜３上、フローティングゲート酸化膜５上及びノンドープトポリシリコン膜４３に膜厚が４００ｎｍ程度で不純物イオンが導入されていないノンドープトポリシリコンを堆積する。イオン注入法又はリンガラスの堆積により、ノンドープポリシリコンにリンイオン又はヒ素イオンを導入してフローティングゲート領域１１ａ、周辺領域１１ｂ及び厚膜領域１１ｆにＮ型ポリシリコン膜７ａを形成する。イオン注入法を用いる場合、リンイオン又はヒ素イオンの注入条件は、例えば注入エネルギーが２０ＫｅＶ〜１００ＫｅＶ、ドーズ量が１×１０15〜１×１０17／ｃｍ2程度である。
【００７７】
（ｄ）写真製版技術により、Ｎ型ポリシリコン膜７ａ上に、Ｎ型ポリシリコン膜７ａを残す領域であるフローティングゲート領域１１ａのＮ型ポリシリコン膜７ａを覆うレジストパターン２１を形成する。フローティングゲート１７をパターニングするために、プラズマエッチングにより、レジストパターン２１をマスクにしてＮ型ポリシリコン膜７ａのエッチングを行なう。図１１（ｄ）はこのエッチング工程において、周辺領域１１ｂ及び厚膜領域１１ｆのＮ型ポリシリコン膜７ａのエッチング除去が完了した時点での模式図である。エッチング処理の開始時点において、厚膜領域１１ｆのＮ型ポリシリコン膜７ａの下にはノンドープトポリシリコン膜４３が形成されているので、周辺領域１１ｂ及び厚膜領域１１ｆのＮ型ポリシリコン膜７ａが除去されてフローティングゲート１７のパターニングが完了した時点で、厚膜領域１１ｆのノンドープトポリシリコン膜４３は残存している。これにより、プラズマエッチング処理によって発生した正電荷２３はフローティングゲート１７のみに集荷されず、厚膜領域１１ｆに残存しているノンドープトポリシリコン膜４３へも分散される。そして、フローティングゲート１７への過剰なチャージアップを防ぎ、フローティングゲート酸化膜５へのプラズマダメージを低減することができる。
【００７８】
（ｅ）エッチング処理を継続し、厚膜領域１１ｆに残存するノンドープトポリシリコン膜４３をオーバーエッチングにより完全に除去する。これによりエッチング工程が完了し、フローティングゲート１７が形成される。
【００７９】
この実施例では、周辺領域１１ｂと厚膜領域１１ｆでＮ型ポリシリコン膜７ａのエッチングレートは同じであるが、図１、図４〜図９を参照して説明した各実施例と同様に、周辺領域１１ｂの導電体膜に比べて厚膜領域１１ｆの導電体膜のエッチングレートが小さくなるように、周辺領域１１ｂと厚膜領域１１ｆで導電体膜のエッチングレート差を付けてもよい。
【００８０】
以上、本発明の実施例を説明したが、本発明はこれらに限定されるものではなく、寸法、形状、材料、配置、製造工程条件などは一例であり、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
【００８１】
例えば、上記実施例では、半導体メモリのフローティングゲート及びセレクトゲートの形成に本発明の製造方法を適用しているが、本発明はこれに限定されるものではなく、例えば半導体メモリのコントロールゲート、ＭＯＳトランジスタのゲート、キャパシタの電極、特にキャパシタの上部電極の形成に本発明の製造方法を適用できる。
【００８２】
また、上記実施例では、エッチング対象である導電体膜としてポリシリコンを用いているが、エッチング対象である導電体膜はアモルファスシリコンであってもよいし、金属材料であってもよい。
【図面の簡単な説明】
【００８３】
【図１】一実施例を説明するための概略的な工程断面図である。
【図２】不揮発性半導体メモリの平面図に仮想的に周辺領域１１ｂ及び低エッチングレート領域１１ｃのレイアウト例を図示した概略図である。
【図３】不揮発性半導体メモリの平面図に仮想的に周辺領域１１ｂ及び低エッチングレート領域１１ｃの他のレイアウト例を図示した概略図である。
【図４】他の実施例の一部の工程を説明するための断面図である。
【図５】さらに他の実施例の一部の工程を説明するための断面図である。
【図６】さらに他の実施例の一部の工程を説明するための断面図である。
【図７】さらに他の実施例の一部の工程を説明するための断面図である。
【図８】さらに他の実施例を説明するための概略的な工程断面図である。
【図９】さらに他の実施例を説明するための概略的な工程断面図である。
【図１０】さらに他の実施例を説明するための概略的な工程断面図である。
【図１１】さらに他の実施例を説明するための概略的な工程断面図である。
【図１２】従来のフローティングゲート加工時の模式的な断面図である。
【図１３】従来のフローティングゲート加工を用いて形成した不揮発性半導体メモリであって、アレイ型と単体型における保持特性を示す図であり、横軸は加熱によるストレス加速時間（時間）、縦軸はセル電流値（μＡ）を示す。
【図１４】従来のＥＰＲＯＭの概略的な平面図である。
【符号の説明】
【００８４】
１    シリコン基板（半導体ウェハ）
５    フローティングゲート酸化膜（絶縁膜）
７    ノンドープトポリシリコン膜
７ａ  Ｎ型ポリシリコン膜
７ｂ，７ｃ  Ｐ型ポリシリコン膜
７ｄ  低濃度Ｎ型ポリシリコン膜
１１ａ  フローティングゲート領域（導電体膜を残す領域）
１１ｂ  周辺領域（除去する領域）
１１ｃ  低エッチングレート領域
１１ｆ  厚膜領域
１７    フローティングゲート
２１，３３    レジストパターン（マスクパターン）
２３    正電荷
【図１】
2009194172.tif 000003
【図２】
2009194172.tif 000004
【図３】
2009194172.tif 000005
【図４】
2009194172.tif 000006
【図５】
2009194172.tif 000007
【図６】
2009194172.tif 000008
【図７】
2009194172.tif 000009
【図８】
2009194172.tif 000010
【図９】
2009194172.tif 000011
【図１０】
2009194172.tif 000012
【図１１】
2009194172.tif 000013
【図１２】
2009194172.tif 000014
【図１３】
2009194172.tif 000015
【図１４】
2009194172.tif 000016