(57)【要約】      （修正有）【課題】外部からの入出力データを揃えることでテストを容易にする半導体集積回路装置を提供する。【解決手段】半導体集積回路装置は、外部から入力されるテストパターンの入力データの遅延量を調整する第１の遅延調整回路１４と、この第１の遅延回路１４から出力されるテストパターンの入力データを記憶する第１のメモリ１５と、この第１のメモリ１５からパラレルに出力されるテストパターンの入力データを処理して出力期待値を出力する被試験デバイス１と、この被試験デバイス１からパラレルに出力される出力期待値データを記憶する第２のメモリ２５と、この第２のメモリ２５から出力されるデータの遅延量を調整する第２の遅延調整回路２４と、この第２の遅延調整回路２４からの出力を期待値として外部へ出力する。【選択図】図１
2009216419.tif 000002
【特許請求の範囲】
【請求項１】
外部から入力されるテストパターンの入力データの遅延量を調整する第１の遅延調整回路と、この第１の遅延回路から出力されるテストパターンの入力データを記憶する第１の記憶手段と、この第１の記憶手段からパラレルに出力されるテストパターンの入力データを処理して出力期待値を出力する内部回路と、この内部回路からパラレルに出力される出力期待値データを記憶する第２の記憶手段と、この第２の記憶手段から出力されるデータの遅延量を調整する第２の遅延調整回路と、この第２の遅延調整回路からの出力を期待値として外部へ出力することを特徴とする半導体集積回路装置。
【請求項２】
前記第１の遅延回路にテストパターンの入力データがパラレルに与えられ、この第１の遅延回路から第１の記憶手段にテストパターンの入力データがパラレルに与えられ、前記第２の記憶手段から第２の遅延調整回路に出力期待値がパラレルに出力され、前記第２の遅延調整回路から期待値をパラレルに出力することを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記第１及び第２遅延調整回路は、フリップフロップを複数段持つことを特徴とする請求項１又は２に記載の半導体集積回路装置。
【請求項４】
前記第１の遅延回路にテストパターンの入力データがシリアルに与えられ、前記第１の記憶手段にデータを格納後内部回路にパラレルに出力すると共に、前記第２の記憶手段から前記第２の遅延回路に出力期待値をシリアルに出力し、パラレルデータをデータ幅よりも少ない外部入出力端子数でデータの入出力を行うことを特徴とする請求項１に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体集積回路のテストを行うテスト回路を備えた半導体集積回路装置に関するものである。
【背景技術】
【０００２】
従来から半導体集積回路のテストが図４に示すようなシステムにより行われている。図４に示すように、被測定対象である被試験デバイス（ＤＵＴ：Ｄｅｖｕｃｅ  ｕｎｄｅｒｔｅｓｔ）１００の入力側はバッファ１０２を介して入力端子１０３に接続され、出力側はバッファ４を介して出力端子１０４に接続されている。
【０００３】
試験用ＬＳＩテスタ１０６は、テストパターンをインタフェース１０７を介して入力端子１０３に入力する。このテストパターンは入力端子１０３からバッファ１０２を介して被測定対象ＬＳＩの被試験デバイス（ＤＵＴ：Ｄｅｖｕｃｅ  ｕｎｄｅｒｔｅｓｔ）１００の入力側に入力されて処理され、その結果である出力期待値が被試験デバイス１００の出力側からバッファ１０４を介して出力端子１０５に出力される。
【０００４】
出力期待値はインタフェース１０８を介してＬＳＩテスタ１０６に入力され、出力期待値と前記テストパターンが比較されて、テスト結果が判明する。
【０００５】
ところで、図4に示すようなシステムにより、ＬＳＩの高速テストを行なうためには、高性能の高速ＬＳＩテスタを必要とする。しかしながら、高速ＬＳＩテスタは非常に高価であり、この高速ＬＳＩテスタを用意するだけで多額の費用が掛かってしまうという問題がある。また、実際の測定は、高速ＬＳＩテスタの上にテストボード（図示せず）を載せ、更にその上にソケット（図示せず）を載せ、このソケットに被測定対象のＬＳＩを接続して行なうため、テストパターンの高速伝送を実現する為のテストボード（インターフェース１０７、１０８に相当）や、ＬＳＩをウェハ状態でテストする時に必要なプローブカード（図示せず）等の特性（ノイズ、反射特性等）を高速伝送に適したものにしなくてはならず、満足する性能を有する測定治具の開発費用・開発時間・調整等に多大な費用と膨大な時間が必要になる。
【０００６】
そこで、高価な高速ＬＳＩテスタや測定治具を用いず且つ、短時間の準備で安価にＬＳＩの高速テストを実施することができるＬＳＩの高速テストシステムとして、テストを行う内部回路の入力側に第１の記憶手段を出力側に第２の記憶手段を設け、外部から入力される低速のテストパターンを低速のクロックにより低速で第１の記憶手段へ記憶し、記憶したテストパターンを前記発振回路で発生される高速のクロックにより高速で読み出して内部回路に入力させる。そして、前記内部回路から出力される高速の出力期待値を高速のクロックにより高速で第２の記憶手段に記憶し、記憶した出力期待値を低速のクロックにより低速で読み出すものが提案されている（特許文献１参照）。
【０００７】
ところで、パラレルデータの入出力を必要とする回路のテストを行う場合、テスト用外部端子を通常動作用外部端子として兼用する場合がある。図４に、テスト用外部端子を通常動作用外部端子として兼用する場合の回路例を示す。図４に示すように、被測定対象である被試験デバイス（ＤＵＴ：Ｄｅｖｕｃｅ  ｕｎｄｅｒｔｅｓｔ）１００の入力側はバッファ１０２、セレクタ１１１を介して入力端子１０３に接続され、出力側はセレクタ１１２、バッファ４を介して出力端子１０４に接続されている。図示はしないが、入力端子１０３と出力端子１０４との間に、図４と同様に試験用ＬＳＩテスタが接続される。
【０００８】
そして、セレクタ１１２は制御回路１１０ａにより、テストモード切替信号が与えられ、入力端子１０２がテスト用と通常動作用とに切り替えられる。また、セレクタ１１２は、制御回路制御回路１１０ｂにより、テストモード切替信号が与えられ、出力端子１０５がテスト用と通常動作用とに切り替えられる。従来ではパラレルデータの入出力用に外部入出力端子１０３、１０５を通常動作用と兼用すると外部入出力端子１０３、１０５の位置により配線遅延が生じる。さらに、入出力端子１０３の被試験デバイス１００までに色々な遅延回路１２０が存在する。図４においては、遅延回路１２０をバッファの個数で現している。図４に示すように、入力端子１０３の位置により、バッファの個数が異なり、遅延量が相違する。この結果、動作が高速になると同一クロックで取り込むことが難しくなっていた。
【特許文献１】特開２００３−４８０９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
パラレルデータの入出力を必要とする回路のテストを行う場合、図４に示すように、テスト用の外部端子を通常動作用外部端子と兼用していると、テスト対象回路への入力データの遅延がそろわず、また出力されるデータのスキューがそろわず期待値を揃えることが困難となる。また、パラレルデータの入出力を行う場合、テスト用外部端子が多く必要となる。また、上記した特許文献１のものにおいては、テスト対象回路への入力データの遅延を解消することについては考慮されていない。
【００１０】
この発明は、上記した従来の問題点に鑑みなされたものにして、外部からの入出力データを揃えることでテストを容易にする半導体集積回路装置を提供することを課題とする。また、この発明は、テスト用外部入出力端子(兼用端子含む)を削減することを課題とする。
【課題を解決するための手段】
【００１１】
この発明の半導体集積回路装置は、外部から入力されるテストパターンの入力データの遅延量を調整する第１の遅延調整回路と、この第１の遅延回路から出力されるテストパターンの入力データを記憶する第１の記憶手段と、この第１の記憶手段からパラレルに出力されるテストパターンの入力データを処理して出力期待値を出力する内部回路と、この内部回路からパラレルに出力される出力期待値データを記憶する第２の記憶手段と、この第２の記憶手段から出力されるデータの遅延量を調整する第２の遅延調整回路と、この第２の遅延調整回路からの出力を期待値として外部へ出力することを特徴とする。
【００１２】
また、前記第１の遅延回路にテストパターンの入力データがパラレルに与えられ、この第１の遅延回路から第１の記憶手段にテストパターンの入力データがパラレルに与えられ、前記第２の記憶手段から第２の遅延調整回路に出力期待値がパラレルに出力され、前記第２の遅延調整回路から期待値をパラレルに出力するように構成すればよい。
【００１３】
また、前記第１及び第２遅延調整回路は、フリップフロップを複数段持つように構成できる。
【００１４】
また、この発明は、前記第１の遅延回路にテストパターンの入力データがシリアルに与えられ、前記第１の記憶手段にデータを格納後内部回路にパラレルに出力すると共に、前記第２の記憶手段から前記第２の遅延回路に出力期待値をシリアルに出力し、パラレルデータをデータ幅よりも少ない外部入出力端子数でデータの入出力を行うように構成できる。
【発明の効果】
【００１５】
この発明は、入力データをクロックに同期した第１の遅延調整回路で受け取ることにより、タイミングの調整を容易にすることができる。また、同様に出力側のクロックに同期した第２の遅延調整回路にて外部出力パラレルデータのスキュー調整を容易にすることができる。
【００１６】
また、遅延調整回路フリップフロップを複数段挿入して構成することで、長い配線距離に対しても調整が可能となる。
【００１７】
また、第１の記憶手段にシリアルで入力し、第２の記憶手段からシリアルで出力することで、パラレルデータの入出力を1本の外部入出力端子で行うことができ、テスト用外部入出力端子を削減することができ、チップサイズの小さくすることができる。
【発明を実施するための最良の形態】
【００１８】
この発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、説明の重複を避けるためにその説明は繰返さない。
【００１９】
図１は、この発明の第１の実施形態の構成を示す回路図である。
【００２０】
図１に示すように、内部回路である被測定対象である被試験デバイス（ＤＵＴ：Ｄｅｖｕｃｅ  ｕｎｄｅｒｔｅｓｔ）１の入力側はバッファ１２、セレクタ１３を介して入力端子１１に接続される。また、出力側はセレクタ２３、バッファ２２を介して出力端子２１に接続されている。セレクタ１３は入力データの第１の遅延調整回路１４と接続される。この遅延調整回路１４は、外部からの入力データを受け取り、第１のメモリ１５にデータを出力する。遅延調整回路１４は、フリップフロップを多段に接続したようなクロックに同期した回路で構成され、各入力端子１１間の遅延量を調整してセレクタ１４から与えられる入力テストパターンのデータをメモリ１５に与える。メモリ１５に格納された入力テストパターンのデータが被試験デバイス１に入力される。
【００２１】
セレクタ１３、メモリ１５は制御回路１６により制御される。制御回路１６は、通常動作時とテスト時の外部入力端子１１の切り替えやメモリ１５のリード／ライトの切り換え制御を行う。
【００２２】
メモリ１５から被試験デバイス１に入力され、被試験デバイス１で処理された出力期待値のデータが第２のメモリ２５に格納される。メモリ２５に格納されたデータは、第２の遅延調整回路２４に与えられ、セレクタ２３からバッファ２２を介して出力端子２１に出力される。遅延調整回路２４は、フリップフロップを多段に接続したようなクロックに同期した回路で構成され、各出力端子２１間の遅延量を調整してメモリ２５から読み出されたデータをセレクタ２３、バッファ２１を介して出力端子２１に与える。
【００２３】
セレクタ２３、メモリ２５は制御回路２６により制御される。制御回路２６は、通常動作時とテスト時の外部出力端子２１の切り替えやメモリ２５のリード／ライトの切り換え制御を行う。
【００２４】
なお、制御回路１６、制御回路２６および遅延調整回路１４、２４には、制御用のクロックが与えられている。
【００２５】
図示はしないが、入力端子１３と出力端子２１との間に、図４と同様に試験用ＬＳＩテスタが接続される。ＬＳＩテスタからテストパターンが入力端子１１に与えられる。このテストパターンは入力端子１１からバッファ１２、セレクタ１３、遅延調整回路１４を介してメモリ１５に格納される。メモリ１５から被測定対象ＬＳＩの被試験デバイス１の入力側に入力されて処理され、その結果である出力期待値が被試験デバイス１の出力側からメモリ２５に格納し、格納が完了した後、遅延調整回路２４、セレクタ２３、バッファ２２を介して出力端子２１に出力される。出力端子２１から出力された出力期待値はＬＳＩテスタに入力され、出力期待値とテストパターンが比較されて、テストが行われる。
【００２６】
次に、被試験デバイス１のテストを行う際の動作を説明する。テスタから与えられる入力データが入力端子１１に与えられ、バッファ１２、セレクタ１３を介して、メモリ１５へデータを出力する遅延調整回路１４で遅延を調整し、メモリ１５へ入力テストパターンを格納する。このとき、制御回路１６は、セレクタ１３をテスト時の切り替え制御を行うと共にメモリ１５をライト状態に制御している。
【００２７】
そして、メモリ１５にデータが格納された後、制御回路１６により、メモリ１５をリードするための動作へ切り替えを行い、メモリ１５のデータを被試験デバイス１へパラレルに入力させる。被試験デバイス１の出力期待値のパラレル出力は出力側メモリ２５へ格納し、被試験デバイス１出力が完了後、制御回路２６により出力側メモリ２５をリードしていきフリップフロップのようなクロックに同期した遅延調整回路２４を通して、セレクタ２３、バッファ２２を介して出力端子２１へ出力する。
【００２８】
従来ではパラレルデータの入出力用に外部入出力端子を通常動作用と兼用すると、上述したように、外部入出力端子の位置により配線遅延がそれぞれ異なり、またテスト対象回路までのセレクタ等により遅延が付き、動作が高速になると同一クロックでとりこむことが難しくなっていた。
【００２９】
これに対し、この実施形態においては、図１に示す通り、入力データをフリップフロップのようなクロックに同期した遅延調整回路１４で受け取ることにより、タイミングの調整を容易にすることができる。また、同様に出力側のフリップフロップのようなクロックに同期した遅延調整回路２４は外部出力パラレルデータのスキュー調整を容易にすることができる。
【００３０】
そして、大規模回路の場合には、より配線が長くなり遅延調整が困難なる。そこで、図１に示すように、大規模回路のように遅延調整が困難な場合は、遅延調整回路１４、２４として、フリップフロップを複数段挿入して構成する。このように、フリップフロップを複数段挿入することにより、長い配線距離に対しても調整が可能となる。また、図１に示す回路構成を使用することにより、テスト時の入出力データのタイミングの調整を容易にし、入出力データをそろえることができるため、高速でのパラレルデータの入出力テストが可能となる。
【００３１】
図１に示すように、遅延調整回路１４、２４として、フリップフロップを複数段挿入した回路構成を使用することにより、大規模回路においても同様にテスト時の入出力データのタイミングの調整を容易にし、入出力データを揃えることができるため、高速でのパラレルデータの入出力テストが可能となる。
【００３２】
次に、この発明の第2の実施形態につき図2に従い説明する。図２に示す構成は、外部端子の削減を可能としたものである。図２に示すように、被試験デバイス１の入力側には、記憶装置としてのメモリ１５ａが接続され、このメモリ１５ａに蓄えられた外部からのテスト入力パターンをパラレルに被試験デバイス１に与える。メモリ１５ａには、入出力端子３１からバッファ１２ａ、セレクタ１３ａ及び遅延調整回路１４ａを介して外部からのテスト入力をシリアルで入力し、メモリ１５ａに格納する。遅延調整回路１４ａは、フリップフロップを多段に接続したようなクロックに同期した回路で構成され、入出力端子３１の遅延量を調整してセレクタ１３ａから与えられる入力テストパターンをシリアルデータとしてをメモリ１５ａに与える。
【００３３】
被測定対象である被試験デバイス１の出力側には、記憶装置としてのメモリ２５ａが接続され、メモリ１５ａから被測定対象ＬＳＩの被試験デバイス１の入力側に入力されて処理され、その結果である出力期待値が被試験デバイス１の出力側からメモリ２５ａにパラレルに出力され、メモリ２５ａに格納される。
【００３４】
メモリ２５ａからは出力期待値データがシリアルに読み出され、遅延調整回路２４ａで遅延調整され、セレクタ２３ａ、バッファ２２ａを介して入出力端子３１ａに出力される。
【００３５】
セレクタ１３ａ、２３ａ、メモリ１５ａ、２５ａは制御回路１６により制御される。制御回路１６は、通常動作時とテスト時の入出力端子１１の切り替え、データの入力と出力の切り替えのためのセレクタ１３ａ、２３ａの制御、メモリ１５ａ、２５ａのリード／ライトの切り換え制御を行う。
【００３６】
図２に示すように、メモリ１５ａを持つことにより、入出力端子３１から与えられる外部からのテスト入力をシリアルで入力し、メモリ１５ａで蓄え、パラレルで被試験デバイス１に出力することにより、外部の入出力端子３１の削減が可能となる。同様に、外部へのテスト出力は被試験デバイス１からパラレルデータをメモリ２５ａへ蓄えた後、シリアルで外部へ出力することにより、外部の入出力端子３１の削減が可能となる。
【００３７】
このように、図２に示す回路構成を使用することにより、被試験デバイス１にメモリ１５ａ、２５ａを接続するため、パラレルデータの入出力を1本の外部入出力端子３１でも可能となり、テスト用外部入出力端子を削減することができ、チップサイズの小さくすることができる。
【００３８】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。この発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００３９】
【図１】この発明の第１の実施形態の構成を示す回路図である。
【図２】この発明の第１の実施形態の構成を示す回路図である。
【図３】半導体集積回路のテストを行うシステムを示すブロック図である。
【図４】従来のテスト用外部端子を通常動作用外部端子として兼用する場合の回路図である。
【符号の説明】
【００４０】
１  被試験デバイス（ＤＵＴ）、１１  入力端子、１２  バッファ、１３  セレクタ、１４  第１の遅延回路、１５  第１のメモリ、１６  制御回路、２１  出力端子、２２  バッファ、２３  セレクタ、２４  第２の遅延回路、２５  第２のメモリ、２６  制御回路。
【図１】
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【図２】
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【図３】
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【図４】
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