(57)【要約】【課題】オフリーク電流が少なく、且つ良好なデータ書き込み特性を有するセルトランジスタを備えた半導体装置およびその製造方を提供する。【解決手段】半導体基板１１と、半導体基板１１の主面に、第１ゲート絶縁膜１２を介して形成された第１ゲート電極１３と、第１ゲート電極１３上に第２ゲート絶縁膜１６を介して形成され、ソース領域側に歪んだ形状を有する第２ゲート電極１７と、第２ゲート電極１７上に形成され、ソース領域側がドレイン領域側より第２ゲート電極１７側に厚いシリサイド膜１８と、第１ゲート電極１３と、第２ゲート電極１７と、シリサイド膜１８の側壁に形成された酸化膜２１と、第１ゲート電極１３からオフセットしたソース不純物拡散層１９と、第１ゲート電極１３にオーバラップしたドレイン不純物拡散層２０と、を具備する。【選択図】図１
2009246280.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主面に、第１ゲート絶縁膜を介して第１ゲート電極と、第２ゲート絶縁膜
と、第２ゲート電極と、ソース領域側がドレイン領域側より前記第２ゲート電極側に厚い
シリサイド膜とが積層されたゲート電極を形成する工程と、
前記ゲート電極を熱酸化し、前記シリサイド膜と前記第２ゲート電極との反応に応じて、
前記第２ゲート電極を前記ソース領域側へ歪んだ形状にする工程と、
前記基板の主面に、前記ゲート電極の上方から前記基板と逆導電型の不純物イオンを注入
し、前記第１ゲート電極からオフセットしたソース不純物層と、前記第１ゲート電極にオ
ーバラップしたドレイン不純物層とを形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
前記ソース領域側がドレイン領域側より前記第２ゲート電極側に厚いシリサイド膜を形
成する工程は、前記第２ゲート電極の上面のソース領域側に、前記第１ゲート電極側に下
る段差を形成し、前記段差を含む前記第２ゲート電極上に前記シリサイド膜を形成するこ
とにより行うことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記段差の幅が、０より大きく、前記第２ゲート電極のゲート長の１／２以下であるこ
とを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
半導体基板の主面に、第１ゲート絶縁膜を介して形成された第１ゲート電極と、前記第
１ゲート電極上に第２ゲート絶縁膜を介して形成され、ソース領域側に歪んだ形状を有す
る第２ゲート電極と、前記第２ゲート電極上に形成され、前記ソース領域側がドレイン領
域側より前記第２ゲート電極側に厚いシリサイド膜とを有するゲート電極と、
前記ゲート電極の側壁に形成された酸化膜と、
前記第１ゲート電極からオフセットしたソース不純物層と、
前記第１ゲート電極にオーバラップしたドレイン不純物層と、
を具備することを特徴とする半導体装置。
【請求項５】
半導体基板の第１領域に形成され、第１ゲート絶縁膜を介して形成された第１ゲート電
極と、前記第１ゲート電極上に第２ゲート絶縁膜を介して形成され、ソース領域側に歪ん
だ形状を有する第２ゲート電極と、前記第２ゲート電極上に形成され、前記ソース領域側
がドレイン領域側より前記第２ゲート電極側に厚いシリサイド膜と、前記第１ゲート電極
と、前記第２ゲート電極と、前記シリサイド膜の側壁に形成された酸化膜と、前記第１ゲ
ート電極からオフセットしたソース不純物層と、前記第１ゲート電極にオーバラップした
ドレイン不純物層とを有するセルトランジスタを備えた複数のＮＯＲ型のメモリセルと、
前記ＮＯＲ型のメモリセルの第２ゲート電極に接続されたワードラインと、前記ソース不
純物層に接続されたソースラインと、前記ドレイン不純物層に接続されたビットラインと
、前記半導体基板の第２領域に形成され、前記メモリセルへのデータの書き込みおよび読
み出しを行う周辺回路と、
を具備することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体装置として、浮遊ゲート電極と、制御ゲート電極と、制御ゲート電極を低抵抗化
するための金属膜とが積層されたゲート電極を有するセルトランジスタを用い、電気的に
書き換え可能な不揮発性半導体記憶装置ＥＥＰＲＯＭ（Electrically Erasable Programm
able Read only Memory）が知られている。
【０００３】
従来の不揮発性半導体記憶装置では、セルトランジスタのソース／ドレイン拡散層の端
は、ゲート電極のエッジ部またはゲート電極の直下に存在するので、素子の微細化により
ゲート長が短くなるにつれて、ショートチャネル効果によりゲート電極のオフリーク電流
が増大する問題がある。
【０００４】
これに対して、セルトランジスタのソース／ドレイン拡散層の端をゲート電極のエッジ
部から離れた位置に形成した不揮発性半導体記憶装置が知られている（例えば、特許文献
１参照。）。
【０００５】
特許文献１に開示された半導体装置は、ゲート電極の側壁部にスペーサを形成すること
により、不純物イオンが注入されないオフセット領域を形成し、ソース／ドレイン拡散層
をゲート電極のエッジ部から離れた位置に形成している。
【０００６】
然しながら、特許文献１に開示された半導体装置は、電気的なゲート長が大きくなるの
で、ゲート電極のオフリーク電流の増加が抑えられるが、反面セルトランジスタへのデー
タの書き込み特性が悪化するという問題がある。
【０００７】
不揮発性半導体記憶装置は、ドレイン拡散層近傍で発生させたホットエレクトロンを浮
遊ゲート電極に注入することにより、セルトランジスタにデータを書き込んでいるので、
セルトランジスタへのデータの書き込み特性の向上には、セルトランジスタの駆動力が高
いことが必要である。
【０００８】
そのため、ゲート電極はソース／ドレイン領域まで延びて、オーバラップしていること
が望ましいが、上述したようにセルトランジスタのオフリーク電流とのトレードオフの関
係になる。
【特許文献１】特開２０００−２６９３６６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、オフリーク電流が少なく、且つ良好なデータ書き込み特性を有するセルトラ
ンジスタを備えた半導体装置およびその製造方を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の一態様の半導体装置の製造方法は、半導体基板の主面に、第１ゲート絶縁膜を
介して第１ゲート電極と、第２ゲート絶縁膜と、第２ゲート電極と、ソース領域側がドレ
イン領域側より前記第２ゲート電極側に厚いシリサイド膜とが積層されたゲート電極を形
成する工程と、前記ゲート電極を熱酸化し、前記シリサイド膜と前記第２ゲート電極との
反応に応じて、前記第２ゲート電極を前記ソース領域側へ歪んだ形状にする工程と、前記
基板の主面に、前記ゲート電極の上方から前記基板と逆導電型の不純物イオンを注入し、
前記第１ゲート電極からオフセットしたソース不純物層と、前記第１ゲート電極にオーバ
ラップしたドレイン不純物層とを形成する工程と、を具備することを特徴としている。
【００１１】
本発明の一態様の半導体装置は、半導体基板の主面に、第１ゲート絶縁膜を介して形成
された第１ゲート電極と、前記第１ゲート電極上に第２ゲート絶縁膜を介して形成され、
ソース領域側に歪んだ形状を有する第２ゲート電極と、前記第２ゲート電極上に形成され
、前記ソース領域側がドレイン領域側より前記第２ゲート電極側に厚いシリサイド膜とを
有するゲート電極と、前記ゲート電極の側壁に形成された酸化膜と、前記第１ゲート電極
からオフセットしたソース不純物層と、前記第１ゲート電極にオーバラップしたドレイン
不純物層と、を具備することを特徴としている。
【発明の効果】
【００１２】
本発明によれば、オフリーク電流が少なく、且つ良好なデータ書き込み特性を有するセ
ルトランジスタを備えた半導体装置およびその製造方法が得られる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施例について図面を参照しながら説明する。
【実施例】
【００１４】
本発明の実施例について図１乃至図１１を用いて説明する。図１および図２は不揮発性
半導体記憶装置を示す断面図で、図１はビット線方向に沿って切断した断面図、図２はワ
ード線方向に沿って切断した断面図、図３は不揮発性半導体記憶装置を示す平面図、図４
乃至図１１は不揮発性半導体記憶装置の製造工程の要部を順に示す断面図である。
【００１５】
本実施例は、半導体装置が不揮発性半導体記憶装置で、複数のセルトランジスタをそれ
らのソース、ドレイン拡散層を隣接するもの同士で共用する形で直列接続してＮＯＲ型セ
ルを構成するＮＯＲ型ＥＥＰＲＯＭの場合の例である。
【００１６】
始めに、図３を用いてＮＯＲ型ＥＥＰＲＯＭのメモリセルアレイについて説明する。  
図３に示すように、半導体基板としてのシリコン基板１０１上に所定間隔で素子分離領
域であるＳＴＩ１０２が形成され、シリコン基板１０１に素子形成用の活性領域１０３が
分離形成されている。
【００１７】
活性領域１０３およびＳＴＩ１０２と直交するようにゲート電極１０４が配置形成され
ている。ゲート電極１０４は、後述するように、下層側に浮遊ゲート電極、上層側に制御
ゲート電極が積層された構成となっている。  
ゲート電極１０４はワード線として機能するもので、その上面部にはタングステンシリ
サイド（ＷＳｉ）が形成されている。
【００１８】
また、隣接するゲート電極１０４の間には活性領域１０３に不純物が導入され、一側の
領域はソース領域として、他側の領域はドレイン領域として形成され、セルトランジスタ
を構成している。
【００１９】
各セルトランジスタのソース領域には、これらを電気的に接続するソース線１０６が形
成され、その一端部にコンタクト１０７が形成されている。  
また、各セルトランジスタのドレイン領域には、ドレインコンタクト１０８が形成され
ている。
【００２０】
ソース線１０６のコンタクト１０７は、活性領域１０３と並行するように配置形成され
た配線パターン１０９により電気的に接続されている。ドレインコンタクト１０８は、ビ
ット線１１０により電気的に接続されている。
【００２１】
また、ゲート電極１０４にも、同様に端部にゲートコンタクト１１１が形成され、ゲー
トコンタクト１１１に電気的に接続する配線パターン１１２が形成されている。
【００２２】
図１および図２に示すように、本実施例の不揮発性半導体記憶装置１０は、半導体基板
１１、例えばＰ型シリコン基板（Ｐ型ウェル）の主面に設けられた素子領域１１ａ上にト
ンネル酸化膜（第１ゲート絶縁膜）１２を介して形成されたポリシリコンの浮遊ゲート電
極（第１ゲート電極）１３と、素子分離領域１１ｂに形成された溝に絶縁膜を埋め込んで
なる素子分離層（ＳＴＩ：Shallow Trench Isolation)１５と、浮遊ゲート電極１３を覆
うようにＯＮＯ（ＳｉＯ２／ＳｉＮ／ＳｉＯ２）膜（第２ゲート絶縁膜）１６を介して形
成されたポリシリコンの制御ゲート電極（第２ゲート電極）１７と、を具備している。
【００２３】
更に、制御ゲート電極１７上に形成されたタングステンシリサイド（ＷＳｉ）膜１８と
、浮遊ゲート電極１３および制御ゲート電極１７を挟むように素子領域１１ａに形成され
、半導体基板１１と逆導電型のＮ型のソース不純物拡散層１９およびドレイン不純物拡散
層２０と、浮遊ゲート電極１３、制御ゲート電極１７、タングステンシリサイド膜１８の
ビット線方向の側壁に形成されたシリコン酸化膜２１と、タングステンシリサイド膜１８
上に形成された絶縁膜２２、例えばＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜と、を具
備している。
【００２４】
本明細書では、浮遊ゲート電極１３、制御ゲート電極１７、タングステンシリサイド膜
１８を総称して、ゲート電極とも言う。
【００２５】
シリコン酸化膜２１は、ゲート電極の異方性エッチングによるダメージ回復、浮遊ゲー
ト電極１３からの側壁を介したリーク電流の防止などを目的に、熱酸化法により形成され
たものである。
【００２６】
タングステンシリサイド膜１８は、ソース不純物拡散層１９側（以後、ソース領域側と
いう）がドレイン不純物拡散層２０側（以後、ドレイン領域側という）より制御ゲート電
極１７側に厚くなっている。  
換言すると、制御ゲート電極１７は、ドレイン領域側がソース領域側よりタングステン
シリサイド膜１８側に厚くなっている。
【００２７】
浮遊ゲート電極１３は、半導体基板１１に対してほぼ垂直に形成されている。一方、制
御ゲート電極１７は、ソース領域側に歪んだ形状に形成され、半導体基板１１に対して傾
いている。
【００２８】
ソース不純物拡散層１９は、第１ゲート電極１３のエッジ部から距離Ｌ１だけオフセッ
トしており、オフセット領域２３が形成されている。  
一方、ドレイン不純物拡散層２０は、第１ゲート電極１３のエッジ部から距離Ｌ２だけ
オーバラップしており、オーバラップ領域２４が形成されている。
【００２９】
第１ゲート電極１３からオフセットしたソース不純物拡散層１９および第１ゲート電極
１３にオーバラップしたドレイン不純物拡散層２０は、後述するように歪んだ制御ゲート
電極１７に対して自己整合的に形成されている。
【００３０】
その結果、ゲート長を微細化しても、ソース不純物拡散層１９が第１ゲート電極１３か
らオフセットしているので、電気的なゲート長が大きくなり、ゲート電極のオフリーク電
流の増大を抑えることが可能である。
【００３１】
且つ、ゲート長を微細化しても、ドレイン不純物拡散層２０が第１ゲート電極１３にオ
ーバラップしているので、セルトランジスタの駆動力か高くなり、セルトランジスタへの
データの書き込み特性を維持・向上させることが可能である。
【００３２】
オフセット量Ｌ１およびオーバラップ量Ｌ２は、セルトランジスタに要求される特性に
応じて、適宜定めれば良い。従って、制御ゲート電極１７の歪みの程度は、オフセット量
Ｌ１に応じて定まる。
【００３３】
次に、不揮発性半導体記憶装置１０の製造方法について、図４乃至図１１を用いて説明
する。  
図４に示すように、周知のプロセスにより、半導体基板１１上に第１ゲート絶縁膜とな
るトンネル酸化膜１２、浮遊ゲート電極となるポリシリコン膜３１、図示されない素子分
離絶縁層１５、第２ゲート絶縁膜となるＯＮＯ膜１６、制御ゲート電極１７となるポリシ
リコン膜３３を形成する。
【００３４】
具体的には、Ｐ型シリコン基板（Ｐ型ウェル）１１上に熱酸化法により、例えば厚さ４
〜２０ｎｍ程度のシリコン酸化膜（図示せず）を形成する。次に、このシリコン酸化膜を
、ＮＨ3ガスを用いて窒化処理した後、更に、酸化処理することによりオキシナイトライ
ド膜に置換する。このオキシナイトライド膜が、第１ゲート絶縁膜１２として働き、一般
に、トンネル酸化膜と称される。
【００３５】
次に、トンネル酸化膜１２上に、ＣＶＤ（Chemical Vapor Deposition）法により、例
えば厚さ１０〜５００ｎｍ程度のポリシリコン膜３１、シリコン窒化膜（図示せず）およ
びシリコン酸化膜（図示せず）を順次形成する。  
このアモルファスシリコン膜３１が、浮遊ゲート電極１３となる第１ゲート電極材料膜
である。
【００３６】
次に、ストライプ状の素子分離領域１１ｂに開口を有するレジスト膜（図示せず）を用
いて、フッ素系ガスを用いたＲＩＥ法（Reactive Ion Etching）によりシリコン酸化膜を
エッチングし、このシリコン酸化膜をマスクとして、フッ素系ガスを用いたＲＩＥ法によ
りシリコン窒化膜をエッチングする。
【００３７】
次に、このシリコン窒化膜およびシリコン酸化膜をマスクとして、ＲＩＥ法により、ポ
リシリコン膜３１、トンネル酸化膜１２をエッチングする。  
ポリシリコン膜３１のエッチングは、塩素系／フッ素系ガス、例えばＨＢｒ／ＣＦ４／
Ｃｌ２ガスを用いてＲＩＥ法により行う。
【００３８】
次に、ポリシリコン膜３１をマスクとして、塩素系／フッ素系ガスを用いたＲＩＥ法に
より、半導体基板１１を異方性エッチングし、図示されない素子分離溝を形成する。
【００３９】
これにより、ストライプ状のパターンの素子領域１１ａが形成される。第１ゲート電極
材料膜のポリシリコン膜３１も、素子領域１１ａと同じストライプ状のパターンに加工さ
れるが、この段階では、まだＮＯＲセル内のメモリトランジスタ毎に分離されていない。
【００４０】
次に、素子分離溝の内側を熱酸化してシリコン酸化膜（図示せず）を形成した後に、素
子分離溝に絶縁膜（図示せず）を埋め込む。
【００４１】
次に、アモルファスシリコン膜３１を覆うように、ＣＶＤ法により、例えば厚さ５〜３
０ｎｍ程度のＯＮＯ膜１６を形成する。  
次に、ＯＮＯ膜１６上に、ＣＶＤ法により、例えば厚さ１０〜５００ｎｍ程度のポリシ
リコン膜３３を形成する。このアモルファスシリコン膜３３が、制御ゲート電極１７とな
る第２ゲート電極材料膜である。
【００４２】
次に、図５に示すように、ポリシリコン膜３３上にソース不純物拡散層１９が形成され
るソース領域３４を含んで、ソース領域３４の幅Ｗ１より広い幅Ｗ２の開口３５ａを有す
るレジスト膜３５を形成する。
【００４３】
次に、図６に示すように、レジスト膜３５をマスクとして、塩素系／フッ素系ガスを用
いたＲＩＥ法により、ポリシリコン膜３３を途中まで異方性エッチングし、幅Ｗ２、深さ
Ｄ１の凹部３３ａを形成する。
【００４４】
次に、図７に示すように、凹部３３ａを含むポリシリコン膜３３上に、例えばＣＶＤ法
により、例えば厚さ１０〜５００ｎｍ程度のタングステンシリサイド膜３７を形成する。
次に、タングステンシリサイド膜３７上に、例えばＣＶＤ法によりＴＥＯＳ膜（絶縁膜）
３８を形成する。  
次に、ＴＥＯＳ膜３８上に、ゲート電極パターン、即ちソース領域３４に素子分離領域
１１ｂに対して略直角な方向にストライプ状の開口３９ａを有するレジスト膜３９を形成
する。
【００４５】
次に、図８に示すように、レジスト膜３９をマスクとして、フッ素系ガスを用いたＲＩ
Ｅ法により、ＴＥＯＳ膜３８をエッチングする。エッチングされたＴＥＯＳ膜３８が図1
に示す絶縁膜２２となる。  
次に、ＴＥＯＳ膜３８をマスクとして、ＲＩＥ法により、タングステンシリサイド膜３
７、ポリシリコン膜３３、ＯＮＯ膜１６、ポリシリコン膜３１を順次異方性エッチングす
ることにより、制御ゲート電極１７を分離形成し、浮遊ゲート電極１３をＮＯＲセル内の
メモリトランジスタ毎に分離する。
【００４６】
次に、図９に示すように、ＲＩＥエッチングによるダメージを回復させゲート絶縁膜の
耐圧を向上させるなどの目的で、ゲート電極を熱酸化し、浮遊ゲート電極１３、制御ゲー
ト電極１７、タングステンシリサイド膜１８の側壁にシリコン酸化膜２１をそれぞれ形成
する。  
この熱酸化工程は後酸化工程とも呼ばれ、シリコン酸化膜２１は後酸化膜とも呼ばれて
いる。
【００４７】
後酸化工程において、制御ゲート電極１７のポリシリコン膜３３とタングステンシリサ
イド膜１８との反応が生じ、ポリシリコンがタングステンシリサイド中へ吸い上げられて
移動する現象が生じる。
【００４８】
タングステンシリサイド膜１８は、予めポリシリコン膜３３の凹部３３ａに埋め込まれ
て、ソース領域３４側がドレイン領域４０側より制御ゲート電極１７となるポリシリコン
膜３３側に厚く設定されているので、ソース領域３４側で制御ゲート電極１７となるポリ
シリコン膜３３とタングステンシリサイド膜１８との接触面積が大きくなる。
【００４９】
その結果、制御ゲート電極１７となるポリシリコン膜３３とタングステンシリサイド膜
１８との反応が、ソース領域３４側で起こりやすくなり、制御ゲート電極１７の中央部か
らソース領域３４側に向かって多くのポリシリコンが移動する。
【００５０】
これにより、タングステンシリサイド膜１８は、ポリシリコンを吸収して太鼓状に膨張
し、ソース領域３４側がドレイン領域４０側より制御ゲート電極１７側に厚いタングステ
ンシリサイド膜１８になる。
【００５１】
換言すると、後酸化工程において、ポリシリコン膜３３とタングステンシリサイド膜１
８との反応をゲート電極の両側で不均一になるようにし、ソース領域３４側で多く反応さ
せている。
【００５２】
その結果、タングステンシリサイド膜１８は、制御電極１７の両側でアンバランスにな
るので、制御ゲート電極１７に歪みが発生し、制御ゲート電極１７を半導体基板１１に対
してソース領域３４側に傾けることが可能である。
【００５３】
次に、図１０に示すように、素子領域１１ａにゲート電極の上から、浮遊ゲート電極１
３および制御ゲート電極１７に対して自己整合的に半導体基板１１と逆導電型のＮ型不純
物、例えば砒素（Ａｓ）をイオン注入し、浮遊ゲート電極１３および制御ゲート電極１７
を挟むように、ソース不純物注入層１９ａおよびドレイン不純物注入層２０ａを形成する
。
【００５４】
このとき、ソース領域３４側には、ゲート電極の陰領域４１ができるので、不純物イオ
ンが注入されない領域が生じ、ソース不純物注入層１９ａは浮遊ゲート電極１３のエッジ
部から離れて形成される。
【００５５】
一方、ドレイン領域４０側では、ゲート電極の陰領域４１ができないので、不純物イオ
ンは浮遊ゲート電極１３のエッジ部まで注入され、ドレイン不純物注入層２０ａは遊ゲー
ト電極１３のエッジ部まで形成される。
【００５６】
次に、図１１に示すように、ソース不純物注入層１９ａおよびドレイン不純物注入層２
０ａに熱処理を施し、注入された不純物を活性化させる。
【００５７】
このとき、注入された不純物の熱拡散が生じるので、ドレインイオン注入層２０ａでは
、不純物は浮遊ゲート電極１３の下側に拡散していき、浮遊ゲート電極１３にオーバラッ
プしたドレイン不純物拡散層２０が形成される。  
一方、ソース不純物注入層１９ａでは、予めこの拡散距離を考慮しておくことにより、
浮遊ゲート電極１３からオフセットしたソース不純物拡散層１９が形成される。
【００５８】
これにより、図１に示す浮遊ゲート電極１３と制御ゲート電極１７が積層され、制御ゲ
ート電極１７上に形成されるとともに、ソース領域３４側がドレイン領域４０側より制御
ゲート電極１７側に厚いタングステンシリサイド膜１８を有し、且つ制御ゲート電極１７
がソース領域３４側へ歪んだゲート電極を有する不揮発性半導体記憶装置１０が得られる
。
【００５９】
ここで、ポリシリコン膜３３の凹部３３ａの幅Ｗ２は、小さ過ぎても大き過ぎても制御
ゲート電極１７に歪みを付与する効果が薄れるので、ソース領域３４の幅Ｗ１との差（Ｗ
２−Ｗ１）が、セルトランジスタのゲート長の１〜１／２程度に設定するのが適当である
。
【００６０】
一方、ポリシリコン膜３３の凹部３３ａの深さＤ１は、大きいほどタングステンシリサ
イド膜１８とポリシリコン膜３３の接触面積が大きくなり、ゲート電極１７に歪みを付与
する効果が大きくなるので、オフセット量Ｌ１に応じて、適宜定めれば良い。
【００６１】
以上説明したように、本実施例によれば、ポリシリコン膜３３に、ソース領域３４を含
んで、ソース領域３４の幅Ｗ１より広い幅Ｗ２の開口を有する凹部３３ａを形成し、凹部
３３ａを含むポリシリコン膜３３上に、タングステンシリサイド膜３７を形成している。
【００６２】
その結果、浮遊ゲート電極１３および制御ゲート電極１７の後酸化工程において、ソー
ス領域３４側がドレイン領域４０側より厚いタングステンシリサイド膜１８を有し、且つ
制御ゲート電極１７をソース領域３４側に歪んだ形状にすることができる。
【００６３】
ソース領域３４側に歪んだ形状を有するゲート電極に対して自己整合的に不純物イオン
を注入することにより、浮遊ゲート電極１３からオフセットしたソース不純物拡散層１９
と、浮遊ゲート電極１３にオーバラップしたドレイン不純物拡散層２０を同時に形成する
ことができる。  
従って、オフリーク電流が少なく、且つ良好なデータ書き込み特性を有するセルトラン
ジスタを備えた半導体装置１０およびその製造方が得られる。
【００６４】
更に、制御ゲート電極１７とタングステンシリサイド膜１８との接触面積が大きくなる
ので、制御ゲート電極１７とタングステンシリサイド膜１８のコンタクト抵抗を小さくす
ることもできる利点がある。
【００６５】
微細化によりチップサイズが小さく、集積度の高い不揮発性半導体記憶装置を提供する
ことができる。
【００６６】
ここでは、シリサイド膜が、タングステンシリサイド膜である場合について説明したが
、Ｔｉ、Ｎｉ、Ｃｏ、Ｔａ、Ｍｏなどのシリサイド膜であっても構わない。
【００６７】
第１および第２ゲート電極材料膜が、ポリシリコンである場合について説明したが、ア
モルファスシリコンであっても構わない。
【００６８】
第２ゲート絶縁膜が、ＯＮＯ膜である場合について説明したが、酸化アルミニウム（Ａ
ｌ２Ｏ３）膜または単層のシリコン酸化膜であっても構わない。
【００６９】
セルトランジスタが、ソース不純物拡散層１９およびドレイン不純物拡散層２０の不純
物分布になだらかな傾斜をつけて電界を緩和するＬＤＤ（Lightly Doped Drain）構造の
セルトランジスタであっても構わない。
【００７０】
また、不揮発性半導体記憶装置１０がＮＯＲ型のＥＥＰＲＯＭである場合について説明
したが、ＮＡＮＤ型や単体型のＥＥＰＲＯＭなどであっても構わない。
【図面の簡単な説明】
【００７１】
【図１】本発明の実施例に係る不揮発性半導体記憶装置を示す図で、ビット線方向に沿って切断した断面図。
【図２】本発明の実施例に係る不揮発性半導体記憶装置を示す図で、ワード線方向に沿って切断した断面図。
【図３】本発明の実施例に係る不揮発性半導体記憶装置を示す平面図。
【図４】本発明の実施例に係る不揮発性半導体記憶装置の製造工程の要部を順に示す断面図。
【図５】本発明の実施例に係る不揮発性半導体記憶装置の製造工程の要部を順に示す断面図。
【図６】本発明の実施例に係る不揮発性半導体記憶装置の製造工程の要部を順に示す断面図。
【図７】本発明の実施例に係る不揮発性半導体記憶装置の製造工程の要部を順に示す断面図。
【図８】本発明の実施例に係る不揮発性半導体記憶装置の製造工程の要部を順に示す断面図。
【図９】本発明の実施例に係る不揮発性半導体記憶装置の製造工程の要部を順に示す断面図。
【図１０】本発明の実施例に係る不揮発性半導体記憶装置の製造工程の要部を順に示す断面図。
【図１１】本発明の実施例に係る不揮発性半導体記憶装置の製造工程の要部を順に示す断面図。
【符号の説明】
【００７２】
１０  不揮発性半導体装置
１１  半導体基板
１１ａ  素子領域
１１ｂ  素子分離領域
１２  トンネル酸化膜（第１ゲート絶縁膜）
１３  浮遊ゲート電極（第１ゲート電極）
１５  素子分離層（ＳＴＩ）
１６  ＯＮＯ膜（第２ゲート絶縁膜）
１７  制御ゲート電極（第２ゲート電極）
１８、３７  タングステンシリサイド膜
１９  ソース不純物拡散層
１９ａ  ソース不純物注入層
２０  ドレイン不純物拡散層
２０ａ  ドレイン不純物注入層
２１  シリコン酸化膜
２２  絶縁膜
２３  オフセット領域
２４  オーバラップ領域
３１  ポリシリコン膜（第１ゲート電極材料膜）
３３  ポリシリコン膜（第２ゲート電極材料膜）
３３ａ  凹部
３４  ソース領域
３５、３９  レジスト膜
３５ａ、３９ａ  開口
３８  ＴＥＯＳ膜（絶縁膜）
４０  ドレイン領域
４１  陰領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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