(57)【要約】【課題】セルシュリンクによるソース領域とコンタクトプラグとの接触面積の縮小を防止するとともに、ソース領域およびボディコンタクト領域に対するコンタクトプラグのバッティングコンタクトを確実に達成する。【解決手段】エピタキシャル層３には、プラグ埋設用トレンチ１０がその表面から掘り下がって形成されている。プラグ埋設用トレンチ１０は、ソース領域９を層厚方向に貫通している。エピタキシャル層３上には、絶縁膜１２が積層されている。絶縁膜１２には、コンタクトホール１３が層厚方向に貫通して形成されている。コンタクトホール１３の側面は、プラグ埋設用トレンチ１０の側面に連続している。プラグ埋設用トレンチ１０およびコンタクトホール１３には、ソース配線１４に接続されたコンタクトプラグ１５が埋設されている。【選択図】図１
2009246225.tif 000002
【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層に形成された第１導電型のボディ領域と、
前記半導体層の表層部に形成され、前記ボディ領域に接する第２導電型のソース領域と、
前記半導体層にその表面から掘り下がって形成され、前記ソース領域を層厚方向に貫通し、その最深部が前記ソース領域の最深部よりも前記半導体層の基層側に位置するトレンチと、
前記半導体層に形成され、前記ボディ領域と前記トレンチの前記最深部との間に介在された第１導電型のボディコンタクト領域と、
前記半導体層上に積層され、前記半導体層の表面を被覆する絶縁膜と、
前記絶縁膜を前記トレンチと対向する位置において層厚方向に貫通して形成され、その側面が前記トレンチの側面に連続するコンタクトホールと、
前記絶縁膜上に形成された配線と、
前記トレンチおよび前記コンタクトホールを埋め尽くし、前記配線に接続されたコンタクトプラグとを含む、半導体装置。
【請求項２】
前記トレンチの側面は、前記半導体層の表面と直交する方向に対して傾斜している、請求項１に記載の半導体装置。
【請求項３】
半導体層と、
前記半導体層に形成された第１導電型のボディ領域と、
前記半導体層の表層部に形成され、前記ボディ領域に接する第２導電型のソース領域と、
前記ボディ領域に対して前記ソース領域と反対側に形成され、前記ボディ領域に接する第２導電型のドレイン領域と、
前記ボディ領域および前記ソース領域を層厚方向に貫通して設けられるゲート電極と、
前記半導体層にその表面から掘り下がって形成され、前記ソース領域を層厚方向に貫通し、その最深部が前記ソース領域の最深部よりも前記半導体層の基層側に位置するトレンチと、
前記半導体層に形成され、前記ボディ領域と前記トレンチの前記最深部との間に介在された第１導電型のボディコンタクト領域と、
前記トレンチに埋設されたコンタクトプラグとを含み、
前記トレンチの側面は、前記半導体層の表面と直交する方向に対して傾斜している、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタを備える半導体装置に関する。
【背景技術】
【０００２】
たとえば、トレンチゲート型ＶＤＭＯＳＦＥＴ（Vertical Double diffused Metal Oxide Semiconductor Field Effect Transistor）は、低オン抵抗特性を有するパワーＭＯＳＦＥＴとして知られている。
図３は、従来のトレンチゲート型ＶＤＭＯＳＦＥＴを備える半導体装置の模式的な断面図である。
【０００３】
半導体装置１０１は、Ｎ＋型の基板１０２を備えている。基板１０２上には、エピタキシャル層１０３が積層されている。エピタキシャル層１０３は、基層部がＮ−型の低濃度ドレイン領域１０４をなしている。エピタキシャル層１０３の表層部には、Ｐ型のボディ領域１０５が低濃度ドレイン領域１０４に接して形成されている。
エピタキシャル層１０３には、複数のゲートトレンチ１０６がその表面から掘り下がって形成されている。複数のゲートトレンチ１０６は、一定の間隔を空けて、互いに平行をなして同一方向に延びている。ゲートトレンチ１０６は、ボディ領域１０５を貫通し、その最深部が低濃度ドレイン領域１０４に達している。ゲートトレンチ１０６内には、ゲート絶縁膜１０７を介して、Ｎ型不純物が高濃度にドープされたポリシリコンからなるゲート電極１０８が埋設されている。
【０００４】
ボディ領域１０５の表層部には、Ｎ＋型のソース領域１０９が形成されている。また、ボディ領域１０５の表層部には、ゲートトレンチ１０６に対して間隔を空けた位置に、Ｐ＋型のボディコンタクト領域１１０がソース領域１０９を層厚方向に貫通して形成されている。
エピタキシャル層１０３上には、層間絶縁膜１１１が積層されている。層間絶縁膜１１１には、ボディコンタクト領域１１０およびその周囲のソース領域１０９の一部と対向する位置に、コンタクトホール１１２が形成されている。そして、層間絶縁膜１１１上には、ソース配線１１３が形成されている。ソース配線１１３は、その一部がコンタクトホール１１２に入り込んでいる。これにより、コンタクトホール１１２内には、コンタクトプラグ１１４が形成されており、このコンタクトプラグ１１４は、ソース領域１０９およびボディコンタクト領域１１０の表面に跨ってコンタクト（バッティングコンタクト）している。
【０００５】
基板１０２の裏面には、ドレイン電極１１５が形成されている。
ソース配線１１３が接地され、ドレイン電極１１５に適当な大きさの正電圧が印加されつつ、ゲート電極１０８の電位（ゲート電圧）が制御されることにより、ボディ領域１０５におけるゲート絶縁膜１０７との界面近傍にチャネルが形成されて、ソース領域１０９とドレイン電極１１５との間に電流が流れる。
【特許文献１】特開２００６−２０２９３１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
トレンチゲート型ＶＤＭＯＳＦＥＴでは、単位セル面積を縮小するセルシュリンクにより、さらなる低オン抵抗化を図ることができる。
しかしながら、セルシュリンクが進むにつれて、ゲートトレンチ１０６とボディコンタクト領域１１０との間の間隔が小さくなる。これに伴い、ソース領域１０９におけるコンタクトホール１１２に臨む部分の面積が小さくなるので、ソース領域１０９とコンタクトプラグ１１４との接触面積が小さくなる。その結果、ソース領域１０９とコンタクトプラグ１１４との接触抵抗が高くなる。この接触抵抗の高抵抗化は、オン抵抗の低減の妨げになる。
【０００７】
また、セルシュリンクが進むと、ボディコンタクト領域１１０の面積も小さくなる。ボディコンタクト領域１１０の面積が小さいと、コンタクトホール１１２の形成位置が正規の位置から少しずれただけで、コンタクトホール１１２がボディコンタクト領域１１０に対向せず、ボディコンタクト領域１１０とコンタクトプラグ１１４とのコンタクトが達成されないおそれがある。そのため、セルシュリンクが進むにつれて、コンタクトホール１１２の形成位置のずれに対する許容量が小さくなり、コンタクトホール１１２の形成に高い精度が要求される。
【０００８】
そこで、本発明の目的は、セルシュリンクによるソース領域とコンタクトプラグとの接触面積の縮小を防止することができ、かつ、ソース領域およびボディコンタクト領域に対するコンタクトプラグのバッティングコンタクトを確実に達成することができる、半導体装置を提供することである。
【課題を解決するための手段】
【０００９】
前記の目的を達成するための請求項１記載の発明は、半導体層と、前記半導体層に形成された第１導電型のボディ領域と、前記半導体層の表層部に形成され、前記ボディ領域に接する第２導電型のソース領域と、前記半導体層にその表面から掘り下がって形成され、前記ソース領域を層厚方向に貫通し、その最深部が前記ソース領域の最深部よりも前記半導体層の基層側に位置するトレンチと、前記半導体層に形成され、前記ボディ領域と前記トレンチの前記最深部との間に介在された第１導電型のボディコンタクト領域と、前記半導体層上に積層され、前記半導体層の表面を被覆する絶縁膜と、前記絶縁膜を前記トレンチと対向する位置において層厚方向に貫通して形成され、その側面が前記トレンチの側面に連続するコンタクトホールと、前記絶縁膜上に形成された配線と、前記トレンチおよび前記コンタクトホールを埋め尽くし、前記配線に接続されたコンタクトプラグとを含む、半導体装置である。
【００１０】
この構成によれば、半導体層には、第１導電型のボディ領域が形成されている。半導体層の表層部には、第２導電型のソース領域が形成されている。ソース領域は、ボディ領域に接している。また、半導体層には、トレンチがその表面から掘り下がって形成されている。トレンチは、ソース領域を層厚方向に貫通している。半導体層上には、絶縁膜が積層されており、半導体層の表面は、その絶縁膜により被覆されている。絶縁膜には、トレンチと対向する位置に、コンタクトホールが層厚方向に貫通して形成されている。コンタクトホールの側面は、トレンチの側面に連続している。そして、トレンチおよびコンタクトホールには、配線に接続されたコンタクトプラグが埋設され、このコンタクトプラグにより、トレンチおよびコンタクトホールが埋め尽くされている。これにより、コンタクトプラグは、トレンチの側面において、ソース領域に接触（コンタクト）する。そのため、ソース領域とコンタクトプラグとの接触面積は、ソース領域の表面の面積（平面視における面積）と無関係である。したがって、セルシュリンクによるソース領域とコンタクトプラグとの接触面積の縮小を防止することができる。
【００１１】
しかも、トレンチがソース領域を層厚方向に貫通しているので、たとえトレンチの形成位置がずれても、ソース領域に対するコンタクトプラグのコンタクトが確実に達成される。
また、ボディ領域とトレンチの最深部との間に、第１導電型のボディコンタクト領域が介在されている。このボディコンタクト領域は、たとえば、トレンチ内からトレンチの最深部の周囲に第１導電型不純物をドープすることにより形成することができる。そして、ボディコンタクト領域の形成後に、トレンチにコンタクトプラグを埋設することにより、ボディコンタクト領域に対するコンタクトプラグのコンタクトを確実に達成することができる。
【００１２】
よって、セルシュリンクによるソース領域とコンタクトプラグとの接触面積の縮小を防止することができ、かつ、ソース領域およびボディコンタクト領域に対するコンタクトプラグのバッティングコンタクトを確実に達成することができる。
また、トレンチの最深部は、ソース領域の最深部よりも半導体層の基層側に位置している。したがって、ボディ領域が第２導電型のドレイン領域上に形成され、ボディ領域およびソース領域を層厚方向に貫通するゲート電極が設けられる構成では、ボディコンタクト領域は、ドレイン領域に近い位置に形成されることになる。そのため、たとえば、誘導負荷におけるターンオフ時に発生するフライバック電圧により、ドレイン領域、ゲート電極およびソース領域からなる縦型トランジスタに大きな逆起電圧が印加されたときには、ドレイン領域とボディコンタクト領域との間にアバランシェ電流が流れる。これにより、ドレイン領域、ボディ領域およびソース領域により形成される寄生バイポーラトランジスタがオンになるのを防止することができ、その寄生バイポーラトランジスタがオンすることによる熱破壊（アバランシェ破壊）を防止することができる。その結果、アバランシェ耐量を向上することができる。
【００１３】
ボディ領域が第２導電型のドレイン領域上に形成され、ボディ領域およびソース領域を層厚方向に貫通するゲート電極が設けられる構成（半導体装置が縦型トランジスタを有する構成）では、請求項２に記載のように、前記トレンチの側面は、前記半導体層の表面と直交する方向に対して傾斜していることが好ましい。これにより、トレンチの最深部とゲート電極との間の間隔を大きくすることができる。その結果、ボディコンタクト領域の形成時に、第１導電型不純物がチャネル領域（ボディ領域におけるゲート電極の近傍）にまで拡散するのを防止することができる。ひいては、チャネル領域の不純物濃度が高くなることによる不具合（たとえば、縦型トランジスタの閾値電圧の上昇）の発生を防止することができる。
【００１４】
また、請求項３に記載の発明は、半導体層と、前記半導体層に形成された第１導電型のボディ領域と、前記半導体層の表層部に形成され、前記ボディ領域に接する第２導電型のソース領域と、前記ボディ領域に対して前記ソース領域と反対側に形成され、前記ボディ領域に接する第２導電型のドレイン領域と、前記ボディ領域および前記ソース領域を層厚方向に貫通して設けられるゲート電極と、前記半導体層にその表面から掘り下がって形成され、前記ソース領域を層厚方向に貫通し、その最深部が前記ソース領域の最深部よりも前記半導体層の基層側に位置するトレンチと、前記半導体層に形成され、前記ボディ領域と前記トレンチの前記最深部との間に介在された第１導電型のボディコンタクト領域と、前記トレンチに埋設されたコンタクトプラグとを含み、前記トレンチの側面は、前記半導体層の表面と直交する方向に対して傾斜している、半導体装置である。
【００１５】
この構成によれば、半導体層には、第１導電型のボディ領域が形成されている。半導体層の表層部には、第２導電型のソース領域が形成されている。ソース領域は、ボディ領域に接している。ボディ領域に対してソース領域と反対側には、ドレイン領域が形成されている。ドレイン領域は、ボディ領域に接している。また、ゲート電極がボディ領域およびソース領域を層厚方向に貫通して設けられている。そして、半導体層には、トレンチがその表面から掘り下がって形成されている。トレンチは、ソース領域を層厚方向に貫通している。トレンチには、コンタクトプラグが埋設されている。これにより、コンタクトプラグは、少なくともトレンチの側面において、ソース領域に接触（コンタクト）する。そのため、トレンチの側面におけるソース領域とコンタクトプラグとの接触面積は、ソース領域の表面の面積（平面視における面積）と無関係である。したがって、セルシュリンクによるソース領域とコンタクトプラグとの接触面積の縮小を防止することができる。
【００１６】
しかも、トレンチがソース領域を層厚方向に貫通しているので、たとえトレンチの形成位置がずれても、ソース領域に対するコンタクトプラグのコンタクトが確実に達成される。
また、ボディ領域とトレンチの最深部との間に、第１導電型のボディコンタクト領域が介在されている。このボディコンタクト領域は、たとえば、トレンチ内からトレンチの最深部の周囲に第１導電型不純物をドープすることにより形成することができる。そして、ボディコンタクト領域の形成後に、トレンチにコンタクトプラグを埋設することにより、ボディコンタクト領域に対するコンタクトプラグのコンタクトを確実に達成することができる。
【００１７】
よって、セルシュリンクによるソース領域とコンタクトプラグとの接触面積の縮小を防止することができ、かつ、ソース領域およびボディコンタクト領域に対するコンタクトプラグのバッティングコンタクトを確実に達成することができる。
また、トレンチの最深部は、ソース領域の最深部よりも半導体層の基層側に位置している。したがって、ボディコンタクト領域は、ドレイン領域に近い位置に形成されることになる。そのため、たとえば、誘導負荷におけるターンオフ時に発生するフライバック電圧により、ドレイン領域、ゲート電極およびソース領域からなる縦型トランジスタに大きな逆起電圧が印加されたときには、ドレイン領域とボディコンタクト領域との間にアバランシェ電流が流れる。これにより、ドレイン領域、ボディ領域およびソース領域により形成される寄生バイポーラトランジスタがオンになるのを防止することができ、その寄生バイポーラトランジスタがオンすることによる熱破壊（アバランシェ破壊）を防止することができる。その結果、アバランシェ耐量を向上することができる。
【００１８】
さらに、トレンチは、その側面が半導体層の表面と直交する方向に対して傾斜している。これにより、トレンチの最深部とゲート電極との間の間隔を大きくすることができる。その結果、ボディコンタクト領域の形成時に、第１導電型不純物がチャネル領域（ボディ領域におけるゲート電極の近傍）にまで拡散するのを防止することができる。ひいては、チャネル領域の不純物濃度が高くなることによる不具合（たとえば、縦型トランジスタの閾値電圧の上昇）の発生を防止することができる。
【発明を実施するための最良の形態】
【００１９】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置の模式的な断面図である。
半導体装置１は、トレンチゲート型ＶＤＭＯＳＦＥＴの単位セルがマトリクス状に配置された構造を有している。
半導体装置１の基体をなすＮ＋型のシリコン基板２上には、シリコン基板２よりもＮ型不純物が低濃度にドーピングされたシリコンからなる、Ｎ−型のエピタキシャル層３が積層されている。エピタキシャル層３の基層部は、エピタキシャル成長後のままの状態を維持し、Ｎ−型の低濃度ドレイン領域４をなしている。また、エピタキシャル層３には、低濃度ドレイン領域４上に、Ｐ型のボディ領域５が低濃度ドレイン領域４に接して形成されている。
【００２０】
エピタキシャル層３には、複数のゲートトレンチ６がその表面から掘り下がって形成されている。複数のゲートトレンチ６は、一定の間隔を空けて、互いに平行をなして同一方向（図１の紙面に垂直な方向）に延びている。ゲートトレンチ６は、ボディ領域５を層厚方向に貫通し、その最深部が低濃度ドレイン領域４に達している。ゲートトレンチ６内には、その内面全域を覆うように、酸化シリコンからなるゲート絶縁膜７が形成されている。そして、ゲート絶縁膜７の内側をＮ型不純物が高濃度にドーピングされたポリシリコンで埋め尽くすことにより、ゲートトレンチ６内にゲート電極８が埋設されている。
【００２１】
エピタキシャル層３の表層部には、各ゲートトレンチ６間の全域に、Ｎ＋型のソース領域９が形成されている。すなわち、ゲートトレンチ６およびソース領域９は、ゲート幅（図１の紙面に垂直な方向）と直交する方向に交互に設けられ、それぞれゲート幅に沿う方向に延びている。ソース領域９は、ボディ領域５に接している。
また、エピタキシャル層３には、各ゲートトレンチ６間に、複数のプラグ埋設用トレンチ１０がエピタキシャル層３の表面から掘り下がって形成されている。具体的には、各ゲートトレンチ６間において、プラグ埋設用トレンチ１０は、ゲートトレンチ６と間隔を空けた位置に、ゲート幅に沿う方向に等間隔で形成されている。プラグ埋設用トレンチ１０は、底側ほど先細りとなる略円錐形状をなし、その側面がエピタキシャル層３の表面と直交する方向に対して所定角度（たとえば、５〜４５度）で傾斜している。プラグ埋設用トレンチ１０の最深部は、ソース領域９の最深部よりもエピタキシャル層３の基層側に位置している。
【００２２】
各プラグ埋設用トレンチ１０におけるソース領域９の最深部よりもエピタキシャル層３の基層側に位置する部分（最深部を含む部分。以下、この部分を単に「最深部」という。）の周囲には、ボディ領域５との間に、ボディ領域５と比較してＰ型不純物濃度が高濃度なＰ＋型のボディコンタクト領域１１が形成されている。
エピタキシャル層３上には、エピタキシャル層３とエッチング選択比を有する絶縁材料（たとえば、酸化シリコンまたは窒化シリコン）からなる絶縁膜１２が積層されている。絶縁膜１２には、プラグ埋設用トレンチ１０と対向する位置に、略円柱状のコンタクトホール１３が層厚方向に貫通して形成されている。コンタクトホール１３の側面は、プラグ埋設用トレンチ１０の側面に連続している。
【００２３】
絶縁膜１２上には、導電性材料（たとえば、アルミニウム）からなるソース配線１４が形成されている。そして、ソース配線１４の導電性材料がプラグ埋設用トレンチ１０およびコンタクトホール１３に入り込み、その導電性材料がプラグ埋設用トレンチ１０およびコンタクトホール１３を埋め尽くすことにより、コンタクトプラグ１５がプラグ埋設用トレンチ１０およびコンタクトホール１３に埋設されている。これにより、コンタクトプラグ１５は、プラグ埋設用トレンチ１０の側面において、ソース領域９およびボディコンタクト領域１１に対してコンタクト（バッティングコンタクト）している。
【００２４】
シリコン基板２の裏面には、ドレイン電極１６が形成されている。
ソース配線１４が接地され、ドレイン電極１６に適当な大きさの正電圧が印加されつつ、ゲート電極８の電位（ゲート電圧）が制御されることにより、ボディ領域５におけるゲート絶縁膜７との界面近傍にチャネルが形成されて、ソース領域９とドレイン電極１６との間に電流が流れる。
【００２５】
図２Ａ〜２Ｆは、半導体装置の製造方法を工程順に示す模式的な断面図である。
まず、図２Ａに示すように、エピタキシャル成長法により、シリコン基板２上に、エピタキシャル層３が形成される。次に、フォトリソグラフィおよびエッチングにより、エピタキシャル層３にゲートトレンチ６が形成される。その後、熱酸化処理により、ゲートトレンチ６の内面にゲート絶縁膜７が形成される。そして、ＣＶＤ（Chemical Vapor Deposition）法により、エピタキシャル層３およびゲート絶縁膜７上に、Ｎ型不純物が高濃度にドーピングされたポリシリコンの堆積層が形成される。ゲートトレンチ６内は、そのポリシリコンの堆積層により埋め尽くされる。そして、エッチバックにより、ポリシリコンの堆積層のゲートトレンチ６外に存在する部分が除去される。これにより、ゲートトレンチ６に埋設されたゲート電極８が得られる。
【００２６】
その後、イオン注入法により、Ｐ型不純物（たとえば、ホウ素イオン）がエピタキシャル層３にその表面から注入される。そして、Ｐ型不純物を拡散させるための熱処理が行われることにより、図２Ｂに示すように、エピタキシャル層３の表層部にボディ領域５が形成される。
次いで、イオン注入法により、Ｎ型不純物（たとえば、ヒ素イオン）がエピタキシャル層３にその表面から注入される。そして、Ｎ型不純物を拡散させるための熱処理が行われることにより、図２Ｃに示すように、エピタキシャル層３の表層部にソース領域９が形成される。
【００２７】
その後、図２Ｄに示すように、ＣＶＤ法により、エピタキシャル層３上に絶縁膜１２が形成される。さらに、フォトリソグラフィにより、絶縁膜１２上にコンタクトホール１３を形成すべき部分と対向する開口を有するマスク（図示せず）が形成される。そして、そのマスクを用いたエッチングにより、絶縁膜１２にコンタクトホール１３が形成される。コンタクトホール１３の形成後、絶縁膜１２上のマスクは除去される。
【００２８】
次に、図２Ｅに示すように、絶縁膜１２をマスクとしたエッチングにより、エピタキシャル層３にプラグ埋設用トレンチ１０が形成される。このとき、エッチング条件が適当に調整されることにより、プラグ埋設用トレンチ１０は、その側面がエピタキシャル層３の表面と直交する方向に対して所定角度で傾斜する略円錐形状に形成される。
次いで、イオン注入法により、絶縁膜１２をマスクとして、コンタクトホール１３を介して、Ｐ型不純物がプラグ埋設用トレンチ１０の側面からエピタキシャル層３に注入される。そして、Ｐ型不純物を拡散させるための熱処理が行われることにより、図２Ｆに示すように、プラグ埋設用トレンチ１０の最深部の周囲にボディコンタクト領域１１が形成される。
【００２９】
なお、コンタクトホール１３の形成に使用したマスクを残しておき、このマスクを介して、プラグ埋設用トレンチ１０を形成するためのエッチングおよびボディコンタクト領域１１を形成するためのＰ型不純物の注入が行われてもよい。この場合、Ｐ型不純物の注入後、絶縁膜１２上のマスクは除去される。
その後、めっき法により、絶縁膜１２上に導電性材料が付着される。導電性材料は、プラグ埋設用トレンチ１０およびコンタクトホール１３を埋め尽くし、絶縁膜１２上に薄膜を形成するように付着（堆積）される。そして、フォトリソグラフィおよびエッチングにより、絶縁膜１２上の導電性材料の薄膜がパターニングされる。これにより、ソース配線１４およびコンタクトプラグ１５が形成される。また、めっき法により、シリコン基板２の裏面にドレイン電極１６が形成される。その結果、図１に示す半導体装置１が得られる。
【００３０】
以上のように、エピタキシャル層３には、Ｐ型のボディ領域５が形成されている。エピタキシャル層３の表層部には、Ｎ型のソース領域９が形成されている。ソース領域９は、ボディ領域５に接している。また、エピタキシャル層３には、プラグ埋設用トレンチ１０がその表面から掘り下がって形成されている。プラグ埋設用トレンチ１０は、ソース領域９を層厚方向に貫通している。エピタキシャル層３上には、絶縁膜１２が積層されており、エピタキシャル層３の表面は、その絶縁膜１２により被覆されている。絶縁膜１２には、プラグ埋設用トレンチ１０と対向する位置に、コンタクトホール１３が層厚方向に貫通して形成されている。コンタクトホール１３の側面は、プラグ埋設用トレンチ１０の側面に連続している。そして、プラグ埋設用トレンチ１０およびコンタクトホール１３には、ソース配線１４に接続されたコンタクトプラグ１５が埋設され、このコンタクトプラグ１５により、プラグ埋設用トレンチ１０およびコンタクトホール１３が埋め尽くされている。これにより、コンタクトプラグ１５は、プラグ埋設用トレンチ１０の側面において、ソース領域９に接触（コンタクト）する。そのため、ソース領域９とコンタクトプラグ１５との接触面積は、ソース領域９の表面の面積（平面視における面積）と無関係である。したがって、セルシュリンクによるソース領域９とコンタクトプラグ１５との接触面積の縮小を防止することができる。
【００３１】
しかも、プラグ埋設用トレンチ１０がソース領域９を層厚方向に貫通しているので、たとえプラグ埋設用トレンチ１０の形成位置がずれても、ソース領域９に対するコンタクトプラグ１５のコンタクトが確実に達成される。
また、ボディ領域５とプラグ埋設用トレンチ１０の最深部との間に、Ｐ型のボディコンタクト領域１１が介在されている。このボディコンタクト領域１１は、前述したように、プラグ埋設用トレンチ１０内からプラグ埋設用トレンチ１０の最深部の周囲にＰ型不純物をドープすることにより形成される。そして、ボディコンタクト領域１１の形成後に、プラグ埋設用トレンチ１０にコンタクトプラグ１５を埋設することにより、ボディコンタクト領域１１に対するコンタクトプラグ１５のコンタクトを確実に達成することができる。
【００３２】
よって、半導体装置１では、セルシュリンクによるソース領域９とコンタクトプラグ１５との接触面積の縮小を防止することができ、かつ、ソース領域９およびボディコンタクト領域１１に対するコンタクトプラグ１５のバッティングコンタクトを確実に達成することができる。
また、ボディ領域５がＮ−型の低濃度ドレイン領域４上に形成され、ボディ領域５およびソース領域９を層厚方向に貫通するゲート電極８が設けられている。そして、プラグ埋設用トレンチ１０の最深部は、ソース領域９の最深部よりもエピタキシャル層３の基層側に位置している。したがって、ボディコンタクト領域１１は、低濃度ドレイン領域４に近い位置に形成されることになる。そのため、たとえば、誘導負荷におけるターンオフ時に発生するフライバック電圧により、低濃度ドレイン領域４、ゲート電極８およびソース領域９からなるトレンチゲート型ＶＤＭＯＳＦＥＴに大きな逆起電圧が印加されたときには、低濃度ドレイン領域４とボディコンタクト領域１１との間にアバランシェ電流が流れる。これにより、低濃度ドレイン領域４、ボディ領域５およびソース領域９により形成される寄生バイポーラトランジスタがオンになるのを防止することができ、その寄生バイポーラトランジスタがオンすることによる熱破壊（アバランシェ破壊）を防止することができる。その結果、アバランシェ耐量を向上することができる。
【００３３】
そのうえ、プラグ埋設用トレンチ１０の側面がエピタキシャル層３の表面と直交する方向に対して傾斜しているので、プラグ埋設用トレンチ１０の最深部とゲート電極８との間の間隔を大きくすることができる。その結果、ボディコンタクト領域１１の形成時に、Ｐ型不純物がチャネル領域（ボディ領域５におけるゲート電極８の近傍）にまで拡散するのを防止することができる。ひいては、チャネル領域の不純物濃度が高くなることによる不具合（たとえば、トレンチゲート型ＶＤＭＯＳＦＥＴの閾値電圧の上昇）の発生を防止することができる。
【００３４】
以上、本発明の一実施形態を説明したが、本発明は、他の形態で実施することもできる。
たとえば、第１導電型がＰ型であり、第２導電型がＮ型である場合を取り上げたが、第１導電型がＮ型であり、第２導電型がＰ型であってもよい。
また、本発明は、トレンチゲート型ＶＤＭＯＳＦＥＴを備える構成に限らず、プレーナゲート型ＶＤＭＯＳＦＥＴを備える構成に適用されてもよいし、ＬＤＭＯＳＦＥＴ（Lateral Double diffused Metal Oxide Semiconductor Field Effect Transistor）を備える構成に適用されてもよい。
【００３５】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【００３６】
【図１】図１は、本発明の一実施形態に係る半導体装置の模式的な断面図である。
【図２Ａ】図１に示す半導体装置の製造方法を説明するための模式的な断面図である。
【図２Ｂ】図２Ａの次の工程を示す模式的な断面図である。
【図２Ｃ】図２Ｂの次の工程を示す模式的な断面図である。
【図２Ｄ】図２Ｃの次の工程を示す模式的な断面図である。
【図２Ｅ】図２Ｄの次の工程を示す模式的な断面図である。
【図２Ｆ】図２Ｅの次の工程を示す模式的な断面図である。
【図３】図３は、従来のトレンチゲート型ＶＤＭＯＳＦＥＴを備える半導体装置の模式的な断面図である。
【符号の説明】
【００３７】
１    半導体装置
２    シリコン基板（ドレイン領域）
３    エピタキシャル層（半導体層）
４    低濃度ドレイン領域（ドレイン領域）
５    ボディ領域
８    ゲート電極
９    ソース領域
１０  プラグ埋設用トレンチ（トレンチ）
１１  ボディコンタクト領域
１２  絶縁膜
１３  コンタクトホール
１４  ソース配線（配線）
１５  コンタクトプラグ
【図１】
2009246225.tif 000003
【図２Ａ】
2009246225.tif 000004
【図２Ｂ】
2009246225.tif 000005
【図２Ｃ】
2009246225.tif 000006
【図２Ｄ】
2009246225.tif 000007
【図２Ｅ】
2009246225.tif 000008
【図２Ｆ】
2009246225.tif 000009
【図３】
2009246225.tif 000010