(57)【要約】【課題】リセスゲート工程中にリセス領域のエッチング工程で尖状のホーン（Ｈｏｒｎ）が発生することを抑制できる半導体装置のリセスゲート製造方法を提供すること。【解決手段】シリコン基板２１をエッチングし、活性領域を画定するトレンチ２２を形成するステップと、該トレンチをギャップフィルする素子分離膜２３を形成するステップと、前記活性領域のチャネル予定領域を開口させ、酸化膜と非晶質カーボン膜とが積層されたハードマスク膜を前記シリコン基板上に形成するステップと、前記ハードマスク膜をエッチング障壁（エッチングマスク）として前記チャネル予定領域を１次エッチングおよび２次エッチング（前記２次エッチングは前記非晶質カーボン膜を取除いた後に行う）の順序でエッチングし、デュアルプロファイルを有するリセス領域１００を形成するステップとを含む。【選択図】図４Ｅ
2009088522.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板をエッチングし、活性領域を画定するトレンチを形成するステップと、
該トレンチをギャップフィルする素子分離膜を形成するステップと、
前記活性領域においてチャネルを形成する予定の領域であるチャネル予定領域を開口させ、酸化膜と非晶質カーボン膜とが積層されたハードマスク膜を前記シリコン基板上に形成するステップと、
前記ハードマスク膜をエッチング障壁として、前記チャネル予定領域を１次エッチングおよび２次エッチングの順序でエッチングし、デュアルプロファイルを有するリセス領域を形成するステップとを含み、
前記２次エッチングは、前記非晶質カーボン膜を取除いた後に行われることを特徴とする半導体装置のリセスゲート製造方法。
【請求項２】
前記２次エッチング後に、前記リセス領域の幅を拡張するための３次エッチングをインサイチュで行うステップを更に含むことを特徴とする請求項１に記載の半導体装置のリセスゲート製造方法。
【請求項３】
前記リセス領域を形成する前記ステップが、
前記非晶質カーボン膜をエッチング障壁として前記１次エッチングを行い、第１リセス領域を形成するステップと、
前記非晶質カーボン膜を除去するステップと、
前記酸化膜をエッチング障壁として前記２次エッチングを行い、前記第１リセス領域より更に広い第２リセス領域を形成するステップと
を含むことを特徴とする請求項１に記載の半導体装置のリセスゲート製造方法。
【請求項４】
前記１次エッチング、前記非晶質カーボン膜を除去する前記ステップ、および前記２次エッチングが、プラズマエッチング装置においてインサイチュで行われることを特徴とする請求項３に記載の半導体装置のリセスゲート製造方法。
【請求項５】
前記１次エッチングおよび２次エッチングが、塩素系のガスとブロム系のガスとを混合したガスを用いて行われることを特徴とする請求項４に記載の半導体装置のリセスゲート製造方法。
【請求項６】
前記１次エッチングおよび２次エッチングが、ＨＢｒ対Ｃｌ２の流量比率を５:１にし、０．６７Ｐａ〜２．６７Ｐａ（５ｍＴｏｒｒ〜２０ｍＴｏｒｒ）の範囲の圧力、５００Ｗ〜１５００Ｗの範囲のソースパワー、および１００Ｖ〜３００Ｖの範囲のバイアスパワーを印加して行われることを特徴とする請求項５に記載の半導体装置のリセスゲート製造方法。
【請求項７】
前記非晶質カーボン膜を除去する前記ステップが、２００ｓｃｃｍ〜１０００ｓｃｃｍの範囲の流量を有するＯ２プラズマを使用し、バイアスパワーを印加せずに、ソースパワーを印加して実行されることを特徴とする請求項４に記載の半導体装置のリセスゲート製造方法。
【請求項８】
前記３次エッチングが、塩素系のガスとブロム系のガスとを混合したガスを用いて行われることを特徴とする請求項２に記載の半導体のリセスゲート装置製造方法。
【請求項９】
前記フッ素系ガスが、フッ化硫黄ガス、フッ化窒素ガスおよびフッ化炭素ガスからなる群の中から選択されたいずれか１つのガスを含むことを特徴とする請求項８に記載の半導体装置のリセスゲート製造方法。
【請求項１０】
前記３次エッチングが、２．６７Ｐａ〜１３．３Ｐａ（２０ｍＴｏｒｒ〜１００ｍＴｏｒｒ）の範囲の圧力、５００Ｗ〜１５００Ｗの範囲のソースパワー、および５０Ｗ以下のバイアスパワーを印加して行われることを特徴とする請求項８に記載の半導体装置のリセスゲート製造方法。
【請求項１１】
前記ブロム系のガスはＨＢｒであり、前記塩素系のガスはＣｌ２であることを特徴とする請求項８に記載の半導体装置のリセスゲート製造方法。
【請求項１２】
前記プラズマエッチング装置が、ＭＥＲＩＥ、ＴＣＰ、ＩＣＰ、ＭＤＳ、ＥＣＲおよびヘリカルタイプのプラズマソースからなる群の中から選択されたいずれか１つのプラズマソースを使用することを特徴とする請求項４に記載の半導体装置のリセスゲート製造方法。
【請求項１３】
半導体基板においてチャネルを形成する予定の領域であるチャネル予定領域を開口させ、保護膜と非晶質カーボン膜とが積層されたハードマスク膜を半導体基板上に形成するステップと、
前記非晶質カーボン膜をエッチング障壁として前記チャネル予定領域をエッチングして、第１リセス領域を形成するステップと、
前記非晶質カーボン膜を除去するステップと、
前記保護膜をエッチング障壁として前記第１リセス領域の底面をエッチングして、第２リセス領域を形成するステップと
を含むことを特徴とする半導体装置のリセスチャネル形成方法。
【請求項１４】
前記チャネル予定領域をエッチングする前記ステップ、前記非晶質カーボン膜を除去する前記ステップおよび前記第１リセス領域の底面をエッチングする前記ステップが、プラズマエッチング装置においてインサイチュで行われることを特徴とする請求項１３に記載の半導体装置のリセスチャネル形成方法。
【請求項１５】
前記チャネル予定領域をエッチングする前記ステップおよび前記第１リセス領域の底面をエッチングする前記ステップが、エッチングガス、圧力、ソースパワーおよびバイアスパワーを同一にして行われることを特徴とする請求項１４に記載の半導体装置のリセスチャネル形成方法。
【請求項１６】
前記非晶質カーボン膜を除去する前記ステップが、Ｏ２プラズマを使用し、バイアスパワーを印加せずに、ソースパワーを印加して行われることを特徴とする請求項１４に記載の半導体装置のリセスチャネル形成方法。
【請求項１７】
前記プラズマエッチング装置が、ＭＥＲＩＥ、ＴＣＰ、ＩＣＰ、ＭＤＳ、ＥＣＲおよびヘリカルタイプのプラズマソースからなる群の中から選択されたいずれか１つのプラズマソースを使用することを特徴とする請求項１４に記載の半導体装置のリセスチャネル形成方法。
【請求項１８】
前記半導体基板がシリコン基板を有し、前記保護膜が酸化膜を有することを特徴とする請求項１３に記載の半導体装置のリセスチャネル形成方法。
【請求項１９】
前記第１リセス領域の底面をエッチングする前記ステップの後に、前記第２リセス領域の幅を拡張するためのエッチングをインサイチュで行うステップを更に含むことを特徴とする請求項１３に記載の半導体装置のリセスチャネル形成方法。
【請求項２０】
シリコン基板をエッチングし、活性領域を画定するトレンチを形成するステップと、
該トレンチ内部に素子分離膜を形成するステップと、
前記活性領域においてチャネルを形成する予定の領域であるチャネル予定領域を開口させ、酸化膜と非晶質カーボン膜とが積層されたハードマスク膜を前記シリコン基板上に形成するステップと、
前記非晶質カーボン膜をエッチング障壁として、前記チャネル予定領域を１次エッチングして第１リセス領域を形成するステップと、
前記非晶質カーボン膜を除去するステップと、
前記酸化膜をエッチング障壁として、前記第１リセス領域の底面を２次エッチングし、前記第１リセス領域よりも広い第２リセス領域を形成するステップと
を含むことを特徴とする半導体装置のリセスゲート製造方法。
【請求項２１】
前記第２リセス領域を更に拡張するために前記リセス領域を３次エッチングするステップを更に含むことを特徴とする請求項２０に記載の半導体装置のリセスゲート製造方法。
【請求項２２】
半導体基板においてチャネルを形成する予定の領域であるチャネル予定領域を開口させ、保護膜と非晶質カーボン膜とが積層されたハードマスク膜を半導体基板上に形成するステップと、
前記非晶質カーボン膜をエッチング障壁として、前記チャネル予定領域を１次エッチングして第１リセス領域を形成するステップと、
前記非晶質カーボン膜を除去するステップと、
前記保護膜をエッチング障壁として、前記第１リセス領域の底面を２次エッチングし、前記第１リセス領域よりも広い第２リセス領域を形成するステップと
を含むことを特徴とする半導体装置のリセスチャネル形成方法。
【請求項２３】
前記第２リセス領域の幅を拡張するために前記第２リセス領域の側面をエッチングするステップを更に含むことを特徴とする請求項２２に記載の半導体装置のリセスチャネル形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体の製造技術に関し、特に半導体装置のリセスゲート製造方法に関する。
【背景技術】
【０００２】
半導体装置の製造において、平面ゲート（Ｐｌａｎａｒ  Ｇａｔｅ）の形成方法は、ゲートを平坦な活性領域上に形成する方法である。しかし、パターンサイズの縮小化によりチャネル長が減少し、基板のイオン注入ドーピング（Ｉｍｐｌａｎｔ  ｄｏｐｉｎｇ）濃度が増加することに伴って電界の増加に起因した接合漏れにより素子のリフレッシュ特性を確保することが困難になっている。
【０００３】
これを改善するためのゲート形成方法として、活性領域のエッチング後にゲートを形成する３次元リセスゲート（Ｒｅｃｅｓｓ  Ｇａｔｅ）の工程が新たな代案として提示されている。リセスゲートの工程を適用すればチャネル長の増加およびイオン注入ドーピング濃度の減少が可能になり、素子のリフレッシュ特性を大きく改善することができる。
【０００４】
図１Ａないし図１Ｃは、従来技術に係る半導体装置のリセスゲート製造方法を示した図である。ここで、各図面の右側には、ラインＩ−Ｉ’に沿った断面図を示す。
【０００５】
図１Ａに示すように、シリコン基板１１の素子分離領域をエッチングしてトレンチ１２を形成し、トレンチ１２に素子分離膜１３を形成する。かかる工程をＳＴＩ（Ｓｉｌｉｃｏｎ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）工程という。
【０００６】
次に、非晶質カーボン膜１４を形成した後、非晶質カーボン膜１４上にリセス領域の形成用マスク工程を行ってフォトレジストパターン１５を形成する。
【０００７】
次に、フォトレジストパターン１５をエッチング障壁（エッチングマスク）として非晶質カーボン膜１４をエッチングする。
【０００８】
図１Ｂに示すように、非晶質カーボン膜１４をエッチング障壁としてシリコン基板１１をエッチングして、トランジスタのチャネルの役割を行うリセス領域（Ｒｅｃｅｓｓ  ｒｅｇｉｏｎ）１６を形成する。リセス領域１６は、リセスチャネル（Ｒｅｃｅｓｓ  ｃｈａｎｎｅｌ）とも称される。
【０００９】
図１Ｃに示すように、リセス領域１６に形成されたシリコン基板１１上にゲート絶縁膜１７を形成する。次に、リセス領域１６を完全に埋め込むようにゲート絶縁膜１７上に導電膜を蒸着してからエッチングしてゲート電極１８を形成する。
【００１０】
しかし、半導体素子の超微細パターン化が行われる過程で、３次元リセスゲートのリセス領域を形成できるサイズの減少によって、プラズマエッチングにおいてリセス領域１６のボトムプロファイル（Ｂｏｔｔｏｍ  ｐｒｏｆｉｌｅ）は、Ｖ字型のプロファイルを成す。これに伴い素子分離膜１３と隣接する領域ではホーン（Ｈｏｒｎ、図面符号「Ｈ」参照）というシリコン残留物（Ｓｉ  ｒｅｓｉｄｕｅ）が尖状に残留する現象（Ｈｏｒｎ  ｈｉｇｈ  ｅｆｆｅｃｔ）が発生する。このようなシリコン残留物は、非晶質カーボン膜のカーボンが再蒸着（Ｒｅｄｅｐｏｓｉｔｉｏｎ）したポリマー（Ｐｏｌｙｍｅｒ）によって発生する。
【００１１】
図２は、従来技術に係る尖状ホーンを示したＳＥＭ写真であって、素子分離膜と隣接する上部領域でホーンが尖状に残留していることが分かる。
【００１２】
尖状ホーン（Ｈ）は、後続のゲート絶縁膜１７の特性の劣化をまねく。尖状ホーン（Ｈ）はストレスの集中ポイントとなり、漏れ電流ソースとして作用し、素子製造時に歩留まりを低下させるなどの問題によってＤＲＡＭ生産を困難にする。
【００１３】
このような尖状ホーン（Ｈ）の原因は、素子分離膜１３がギャップフィルされる、即ち埋め込まれるトレンチ１２の側壁の傾斜角度（以下、側壁角度と記す）を９０゜以下に形成するとき（図３参照）、リセス領域１６のプロファイルがＶ字型を成すことによって発生する。
【００１４】
図３は、従来技術に係る素子分離膜がギャップフィルされたトレンチの側壁角度（ＳＴＩ  Ａｎｇｌｅ）を表すＳＥＭ写真であって、トレンチが９０゜以下（より具体的には８５°以下）の角度を有して形成されたことが分かる。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本発明は、上記のような従来技術の問題点を解決するために提案されたものであって、リセスゲートの工程中に、リセス領域のエッチング工程で尖状ホーンが発生することを抑制できる半導体装置のリセスゲート製造方法を提供することにその目的がある。
【００１６】
また、本発明の他の目的は、リセスチャネルの線幅を減少させつつも、チャネル長をより増加させることができる半導体装置のリセスチャネル形成方法を提供することにある。
【課題を解決するための手段】
【００１７】
上記の目的を達成するために、本発明の第１の半導体装置のリセスゲート製造方法は、シリコン基板をエッチングし、活性領域を画定するトレンチを形成するステップと、該トレンチをギャップフィルする素子分離膜を形成するステップと、前記活性領域においてチャネルを形成する予定の領域であるチャネル予定領域を開口させ、酸化膜と非晶質カーボン膜とが積層されたハードマスク膜を前記シリコン基板上に形成するステップと、前記ハードマスク膜をエッチング障壁として、前記チャネル予定領域を１次エッチングおよび２次エッチングの順序でエッチングし、デュアルプロファイルを有するリセス領域を形成するステップとを含み、前記２次エッチングは、前記非晶質カーボン膜を取除いた後に行われることを特徴とする。好ましくは、前記２次エッチング後に、前記リセス領域の側面を更に拡張するための３次エッチングをインサイチュで行うステップを更に含む。好ましくは、前記リセス領域を形成する前記ステップが、前記非晶質カーボン膜をエッチング障壁として前記１次エッチングを行い、第１リセス領域を形成するステップと、前記非晶質カーボン膜を除去するステップと、前記酸化膜をエッチング障壁として前記２次エッチングを行い、前記第１リセス領域より更に広い第２リセス領域を形成するステップとを含む。
【００１８】
そして、本発明の第１の半導体装置のリセスチャネル形成方法は、半導体基板においてチャネルを形成する予定の領域であるチャネル予定領域を開口させ、保護膜と非晶質カーボン膜とが積層されたハードマスク膜を半導体基板上に形成するステップと、前記非晶質カーボン膜をエッチング障壁として前記チャネル予定領域をエッチングして、第１リセス領域を形成するステップと、前記非晶質カーボン膜を除去するステップと、前記保護膜をエッチング障壁として前記第１リセス領域の底面をエッチングして、第２リセス領域を形成するステップとを含むことを特徴とする。
【００１９】
また、本発明の第２の半導体装置のリセスゲート製造方法は、シリコン基板をエッチングし、活性領域を画定するトレンチを形成するステップと、該トレンチ内部に素子分離膜を形成するステップと、前記活性領域においてチャネルを形成する予定の領域であるチャネル予定領域を開口させ、酸化膜と非晶質カーボン膜とが積層されたハードマスク膜を前記シリコン基板上に形成するステップと、前記非晶質カーボン膜をエッチング障壁として、前記チャネル予定領域を１次エッチングして第１リセス領域を形成するステップと、前記非晶質カーボン膜を除去するステップと、前記酸化膜をエッチング障壁として、前記第１リセス領域の底面を２次エッチングし、前記第１リセス領域よりも広い第２リセス領域を形成するステップとを含むことを特徴とする。
【００２０】
そして、本発明の第２の半導体装置のリセスチャネル形成方法は、半導体基板においてチャネルを形成する予定の領域であるチャネル予定領域を開口させ、保護膜と非晶質カーボン膜とが積層されたハードマスク膜を半導体基板上に形成するステップと、前記非晶質カーボン膜をエッチング障壁として、前記チャネル予定領域を１次エッチングして第１リセス領域を形成するステップと、前記非晶質カーボン膜を除去するステップと、前記保護膜をエッチング障壁として、前記第１リセス領域の底面を２次エッチングし、前記第１リセス領域よりも広い第２リセス領域を形成するステップとを含むことを特徴とする。
【発明の効果】
【００２１】
本発明によれば、半導体装置におけるホーンを最小化することができ、これによって漏れ電流を抑制し、素子のリフレッシュ特性を向上させることができる。したがって、半導体装置の製造において歩留まりの向上、コストの減少などが可能になる。
【００２２】
また、ＳＴＩ工程時においてトレンチの側壁角度を９０゜以下に形成する場合であっても、リセス領域のホーンを最小化することが可能である。したがって、ゲート絶縁膜の特性劣化およびそれによるストレスの集中を防止できる効果がある。
【００２３】
また、デュアルプロファイルを有するリセス領域を形成することによって、チャネル長をより一層増加させることができる効果がある。
【００２４】
更に、ホーンの減少とともにパスゲートの形成される領域の素子分離膜の損失を最小化できる。したがって、半導体装置の特性を向上させることができる効果がある。
【発明を実施するための最良の形態】
【００２５】
以下、本発明が属する技術分野における通常の知識を有する者が本発明をより容易に実施できるようにするため、本発明の好ましい実施形態を紹介する。
【００２６】
本発明の実施形態において、リセス領域（またはリセスチャネル）を形成するためのリセスエッチング工程時に、保護膜（酸化膜）および非晶質カーボン膜が積層されたハードマスク膜をエッチング障壁として用いる。このとき、リセスエッチング工程は、非晶質カーボン膜をエッチング障壁として用いた１次リセスエッチングと、保護膜をエッチング障壁として用いた２次リセスエッチングとに区分される。１次リセスエッチングおよび２次リセスエッチングは、エッチングガス、圧力、ソースパワーおよびバイアスパワーを同一にして行うものの、２次リセスエッチングの前に非晶質カーボン膜を予め取除く。このように非晶質カーボン膜のない状態で２次リセスエッチングを行うと、１次リセスエッチングよりもポリマーの発生量が減り、より広いリセス領域を形成することができ、素子分離膜と隣接する領域で尖状ホーンの発生を防止することができる。
【００２７】
図４Ａないし図４Ｆは、本発明の実施形態に係る半導体装置のリセスゲート製造方法を説明するための断面図である。ここで、各図面の右側には、ラインＩＩ―ＩＩ’に沿った断面図を示す。
【００２８】
図４Ａに示すように、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）工程によって、シリコン基板２１にトレンチ２２を埋め込んだ形の素子分離膜２３を形成する。トレンチ２２により活性領域が画定され、トレンチ２２の側壁角度は９０°以下になりうる。
【００２９】
次に、シリコン基板２１の上部にハードマスク膜２４を形成する。ここで、ハードマスク膜２４は、酸化膜（Ｏｘｉｄｅ）または非晶質カーボン膜（Ａｍｏｒｐｈｏｕｓ  Ｃａｒｂｏｎ）を備えることができる。好ましくは、ハードマスク膜２４は、酸化膜２４Ａおよび非晶質カーボン膜２４Ｂを積層して形成することができる。酸化膜２４Ａは、シリコン基板２１の表面を保護するための保護膜の役割をも果たす。
【００３０】
次に、ハードマスク膜２４上に反射防止膜（ＡＲＣ）２５を形成した後、リセス領域形成用のマスク工程を行ってフォトレジストパターン２６を形成する。ここで、反射防止膜２５は、有機反射防止膜（Ｏｒｇａｎｉｃ  Ｂｏｔｔｏｍ  Ａｎｔｉ  Ｒｅｆｌｅｃｔｉｖｅ  Ｃｏａｔｉｎｇ  Ｌａｙｅｒ；ＯＢＡＲＣ）を使用し得る。
【００３１】
図４Ｂに示すように、フォトレジストパターンをエッチング障壁として反射防止膜２５およびハードマスク膜２４をエッチングする。このような一連のエッチング工程は、ＣＣＰ（Ｃａｐａｃｉｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）またはＭＥＲＩＥ（Ｍａｇｎｅｔｉｃａｌｌｙ  Ｅｎｈａｎｃｅｄ  Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）タイプのプラズマソースを用いて行う。反射防止膜２５および非晶質カーボン膜２４Ｂは、Ｎ２ガスとＯ２ガスとが混合したプラズマを用い、ソースパワーおよびバイアスパワーを同時に印加しつつエッチングを行う。非晶質カーボン膜２４Ｂのエッチングは、酸化膜２４Ａをエッチング停止膜として行う。次に、酸化膜２４Ａは、ＣＦＸ（例えば、ＣＦ４）またはＣＨＦＸ（例えば、ＣＨＦ３）で表されるガスのうちから選択されたいずれか１つのガスとＯ２ガスとを混合したプラズマを用いてエッチングを行う。
【００３２】
図４Ｃに示すように、フォトレジストパターン２６および残っている反射防止膜２５’を取除く。次に、残っている非晶質カーボン膜２４Ｂ’をエッチング障壁として、シリコン基板２１を一定の深さにエッチングする１次リセスエッチングを行う。第１リセス領域２７は、前記１次リセスエッチングによって形成される。１次リセスエッチングは、ＴＣＰ（Ｔｒａｎｓｆｏｒｍｅｒ  Ｃｏｕｌｅｄ  Ｐｌａｓｍａ）またはＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）タイプのプラズマソースを利用し、塩素（Ｃｈｌｏｒｉｎｅ）系のガスとブロム（臭素、Ｂｒｏｍｉｎｅ）系のガスとを混合して行う。例えば、１次リセスエッチングは、ＨＢｒ対Ｃｌ２の流量比率を約５：１にし、０．６７Ｐａ〜２．６７Ｐａ（５ｍＴｏｒｒ〜２０ｍＴｏｒｒ）の範囲の圧力、５００Ｗ〜１５００Ｗの範囲のソースパワーおよび１００Ｖ〜３００Ｖの範囲のバイアスパワー（電圧）を印加して行うことが好ましい。
【００３３】
上述した１次リセスエッチングによって、第１リセス領域２７は、垂直プロファイル（Ｖｅｒｔｉｃａｌ  ｐｒｏｆｉｌｅ）を有し、その深さは２００Å〜５００Å程度になる。他の実施形態において、１次リセスエッチングは、非晶質カーボン膜２４Ｂのエッチングが行われたチャンバーにおいてインサイチュで行うことができる。
【００３４】
図４Ｄに示すように、１次リセスエッチングが行われたエッチング装置において、インサイチュで、残っている非晶質カーボン膜２４Ｂ’を取除くが、このときは２００ｓｃｃｍ〜１０００ｓｃｃｍ程度の多量の酸素プラズマ（Ｏ２  Ｐｌａｓｍａ）のみで、バイアスパワーの印加なしにソースパワーのみを印加すればよい。
【００３５】
図４Ｅに示すように、残っている酸化膜２４Ａ’をエッチング障壁として、第１リセス領域２７の底面をエッチングして第２リセス領域２８を形成する２次リセスエッチングを行う。このとき、２次リセスエッチングは、１次リセスエッチングおよび残っている非晶質カーボン膜２４Ｂ’を取除いたエッチング装置においてインサイチュで行う。例えば、２次リセスエッチングは、ＴＣＰまたはＩＣＰタイプのプラズマソース下で、塩素系のガスとブロム系のガスとを混合して行うことができる。例えば、２次リセスエッチングは、１．３３Ｐａ〜３．４０Ｐａ（１０ｍＴｏｒｒ〜３０ｍＴｏｒｒ）の範囲の圧力、５００Ｗ〜１５００Ｗの範囲のソースパワーおよび１００Ｖ〜３００Ｖの範囲のバイアスパワー（電圧）を印加することが好ましい。特に、ブロム系のガスとしてＨＢｒを使用し、塩素系のガスとしてＣｌ２を使用する場合、ＨＢｒ対Ｃｌ２の流量比率は５：１であるのが好ましい。このようなエッチングの条件下で、第１リセス領域２７の底面をエッチングすることで形成される第２リセス領域２８は、第２リセス領域２８の深さが深くなるほどますます広がるプロファイルを有する。好ましくは、第２リセス領域２８は、第１リセス領域２７よりも更に深く形成するが、例えば７００Å〜１０００Åの範囲の深さに形成する。
【００３６】
前述によると、第１リセス領域２７および第２リセス領域２８は、上部および下部のプロファイルが異なるデュアル（ｄｕａｌ）プロファイルを有するリセス領域１００を構成する。
【００３７】
第１リセス領域２７および第２リセス領域２８のプロファイルが異なる理由は次の通りである。
【００３８】
第１リセス領域２７は、残っている非晶質カーボン膜２４Ｂ’をエッチング障壁としてエッチングされて形成されるため、残っている非晶質カーボン膜２４Ｂ’の炭素によるポリマーが多量に発生する。このように発生したポリマーが再蒸着されることでエッチングプロファイルが垂直プロファイルを有することとなる。
【００３９】
その一方、第２リセス領域２８は、残っている非晶質カーボン膜２４Ｂ’を取除いた後にエッチングによって形成されるため、炭素によるポリマーの発生が比較的少ない。これによって炭素ポリマーによるエッチングの妨害がないことから、第２リセス領域２８は、第１リセス領域２７よりも更に広がる。
【００４０】
このように、第２リセス領域２８が広がるということは、その分だけ第１リセス領域２７よりエッチングされることを意味しているため、素子分離膜２３に隣接した領域においてホーンの発生を抑制でき、ホーンが発生したとしてもその高さを著しく減少させることができる。
【００４１】
デュアルプロファイルを有するリセス領域１００は、従来技術に比べてリセス領域１００の下部の幅が約数十ｎｍ程度広いプロファイルを有する。したがって、従来技術とは異なって、ホーンが最小化されたリセス領域を形成することができる。再度図４Ｅを参照すると、図面符号「Ｐ１」で示す破線のプロファイルは従来技術に係るプロファイルであり、「Ｐ２」で示す実線のプロファイルは本発明の実施形態に係るプロファイルを表すものであって、従来技術よりホーンの高さが著しく低くなったことが分かる。
【００４２】
広がった第２リセス領域２８を形成するための２次リセスエッチングの条件として、圧力、パワーおよびガスの比率が極めて重要である。好ましくは、２次リセスエッチングは、１．３３Ｐａ〜３．４０Ｐａ（１０ｍＴｏｒｒ〜３０ｍＴｏｒｒ）の範囲の圧力、５００Ｗ〜１５００Ｗの範囲のソースパワーおよび１００Ｖ〜３００Ｖの範囲のバイアスパワー（電圧）を印加すれば可能である。
【００４３】
他の実施形態においては、第２リセス領域２８を形成した後、追加的に第２リセス領域２８の幅をより広げるために３次リセスエッチングを行う。このとき、３次リセスエッチングはインサイチュで行う。例えば、３次リセスエッチングは、ＴＣＰまたはＩＣＰタイプのプラズマソースを利用し、ＨＢｒ／Ｃｌ２の混合ガスにＳＦ６／Ｏ２の混合ガスを少量添加した混合ガスを使って行うことができる。エッチング条件として、２．６７Ｐａ〜１３．３Ｐａ（２０ｍＴｏｒｒ〜１００ｍＴｏｒｒ）の範囲の圧力、５００Ｗ〜１５００Ｗの範囲のソースパワーおよび５０Ｗ以下のバイアスパワー（電圧）を印加することが好ましい。前述したように、３次リセスエッチングは、塩素系のガスとフッ素系ガスとを混合した混合ガスに、フッ素系ガスおよび酸素ガスを少量添加した混合ガスを用いて行う。フッ素系ガスは、ＳＦ６ガスのようなフッ化硫黄ガス以外に、フッ化窒素（ＮＦｘ）またはフッ化炭素（ＣＦｘ）ガスを使用することもできる。フッ化窒素ガスとしてはＮＦ３ガスを使用することができ、フッ化炭素ガスとしてはＣＦ４ガスを使用することができる。前述したフッ素系ガスおよび酸素ガスは、等方性エッチングを誘導するガスであるので、３次リセスエッチングにより第２リセス領域２８の幅を更に広げることができる。
【００４４】
前記のようなエッチング条件下で３次リセスエッチングを行うと、等方性エッチングの特性を有するようにエッチングすることで、第２リセス領域２８が、例えば１０ｎｍ〜１５ｎｍ程度更に広げられることができる。このような３次リセスエッチング工程を追加的に行うと、ホーンの高さをより一層減少させ得る。
【００４５】
前述した本発明の実施形態に係る１次エッチングおよび２次エッチングは、ＴＣＰまたはＩＣＰタイプのプラズマソースを用いる高密度エッチング装置で行われる。他の一実施形態として、１次エッチングおよび２次エッチングは、ファラデーシールド（Ｆａｒａｄａｙ  Ｓｈｉｅｌｄ）の装備されたＩＣＰタイプのエッチング装置で行うことができる。更に、ＭＤＳ（Ｍｉｃｒｏｗａｖｅ  Ｄｏｗｎ  Ｓｔｒｅａｍ）、ＥＣＲ（Ｅｌｅｃｔｒｏｎ  Ｃｙｃｌｏｔｒｏｎ  Ｒｅｓｏｎａｎｃｅ）、ヘリカル（Ｈｅｌｉｃａｌ）タイプのプラズマソースのうち、いずれか１つのプラズマソースを用いるエッチング装置で行うこともできる。
【００４６】
図４Ｆに示すように、残っている酸化膜２４Ａ’を取除いた後、リセス領域１００の形成されたシリコン基板２１上にゲート絶縁膜２９を形成する。次に、リセス領域１００を完全に埋め込むようにゲート絶縁膜２９上に導電膜を蒸着してから、エッチングして、ゲート電極３０を形成する。このように、ゲート電極３０下のリセス領域１００は、トランジスタのリセスチャネルとなる。
【００４７】
図５は本発明の実施形態に係るリセス領域のプロファイルおよびホーンを表したＳＥＭ写真である。
【００４８】
同図に示すように、従来技術に比べてホーンの高さが著しく減少したことが分かる。そして、リセス領域１００が尖状のプロファイルの代わりにデュアルプロファイルを有することが分かる。これによって、素子分離膜が埋め込まれたトレンチの側壁角度が９０°以下になる場合であっても、ホーンの大きさを最小化することができる。そして、本発明は２次リセスエッチングにより更に広くなった第２リセス領域を形成することによって、第１リセス領域の線幅を更に狭く形成しても、チャネル長を増加させる効果を奏することができる。このように、第１リセス領域の線幅を減少させることで、後続するゲート電極との誤整列を防止することができる。参考に、従来技術では、リセス領域の線幅を３９ｎｍに形成したが、本発明を適用すれば３１ｎｍまで線幅を狭く形成することができる。
【００４９】
結果的に、ホーンが最小化されることで漏れ電流を抑制し、素子のリフレッシュ特性が向上される。したがって、素子の製造において歩留まりの向上、コストの減少などが可能である。
【００５０】
ホーンの高さを低くするために最適化されたエッチング条件は、ＤＯＥ（Ｄｅｓｉｇｎ  Ｏｆ  Ｅｘｐｅｒｉｍｅｎｔ）により獲得し得る。
【００５１】
前述した実施形態によると、ＳＴＩ工程時においてトレンチの側壁角度を９０゜以下に形成する場合であってもリセス領域のホーンを最小化することが可能である。したがって本発明は、ゲート絶縁膜の特性劣化およびそれによるストレスの集中を防止できる効果がある。
【００５２】
また、デュアルプロファイルを有するリセス領域を形成することによって、チャネル長をより一層増加させることができる効果がある。
【００５３】
更に、本発明は、ホーンの減少とともにパスゲート（Ｐａｓｓｉｎｇ  Ｇａｔｅ）の形成される領域の素子分離膜の損失（Ｆｉｅｌｄ  Ｏｘｉｄｅ  Ｌｏｓｓ）を最小化できる。したがって本発明は、半導体装置の特性を向上させることができる効果がある。なお、パスゲートとは、活性領域の終端に隣接した素子分離膜の上部を横切るゲート電極のことを意味し、２次エッチングが酸化物の膜である素子分離膜に対して高い選択比を有することから、素子分離膜の損失を防止することができる。
【００５４】
本発明の技術的な思想は、前述した好ましい実施形態によって具体的に記述されたが、前述した実施形態は、本発明を説明するためのものであり、本発明を制限するためのものではないことに注意しなければならない。また、本発明の属する技術分野における通常の知識を有する者であれば、本発明の技術思想の範囲内で多様な実施形態が可能であることを理解できるであろう。
【図面の簡単な説明】
【００５５】
【図１Ａ】従来技術に係る半導体装置のリセスゲート製造方法を示した図である。
【図１Ｂ】従来技術に係る半導体装置のリセスゲート製造方法を示した図である。
【図１Ｃ】従来技術に係る半導体装置のリセスゲート製造方法を示した図である。
【図２】従来技術に係る尖状ホーンを示したＳＥＭ写真である。
【図３】従来技術に係る素子分離膜がギャップフィルされるトレンチの側壁角度を示すＳＥＭ写真である。
【図４Ａ】本発明の実施形態に係る半導体装置のリセスゲート製造方法を説明するための断面図である。
【図４Ｂ】本発明の実施形態に係る半導体装置のリセスゲート製造方法を説明するための断面図である。
【図４Ｃ】本発明の実施形態に係る半導体装置のリセスゲート製造方法を説明するための断面図である。
【図４Ｄ】本発明の実施形態に係る半導体装置のリセスゲート製造方法を説明するための断面図である。
【図４Ｅ】本発明の実施形態に係る半導体装置のリセスゲート製造方法を説明するための断面図である。
【図４Ｆ】本発明の実施形態に係る半導体装置のリセスゲート製造方法を説明するための断面図である。
【図５】本発明の実施形態に係るリセス領域のプロファイルおよびホーンを示したＳＥＭ写真である。
【符号の説明】
【００５６】
２１      シリコン基板
２２      トレンチ
２３      素子分離膜
２４Ａ    酸化膜
２４Ｂ    非晶質カーボン膜
２７      第１リセス領域
２８      第２リセス領域
【図１Ａ】
2009088522.tif 000003
【図１Ｂ】
2009088522.tif 000004
【図１Ｃ】
2009088522.tif 000005
【図４Ａ】
2009088522.tif 000006
【図４Ｂ】
2009088522.tif 000007
【図４Ｃ】
2009088522.tif 000008
【図４Ｄ】
2009088522.tif 000009
【図４Ｅ】
2009088522.tif 000010
【図４Ｆ】
2009088522.tif 000011
【図２】
2009088522.tif 000012
【図３】
2009088522.tif 000013
【図５】
2009088522.tif 000014