(57)【要約】【課題】十分に低いリーク電流、高い電気的ストレス耐性、及び高いエッチング耐性を有する絶縁膜を半導体基板の表面に堆積する、半導体装置の製造方法、並びに、その絶縁膜を備える半導体装置を提供する。【解決手段】シリコンソースと酸化剤とを交互に供給して半導体基板の表面にシリコン酸化膜を堆積する、半導体装置の製造方法であって、前記シリコンソースの供給を、前記半導体基板へ前記シリコンソースの分子が吸着飽和することなく吸着量が増加する供給条件で行い、前記酸化剤の供給を、前記半導体基板に吸着された前記シリコンソースの分子中に不純物が残存する供給条件で行う。【選択図】図３
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【特許請求の範囲】
【請求項１】
シリコンソースと酸化剤とを交互に供給して半導体基板の表面にシリコン酸化膜を堆積する、半導体装置の製造方法であって、
前記シリコンソースの供給を、前記半導体基板へ前記シリコンソースの分子が吸着飽和することなく吸着量が増加する供給条件で行い、
前記酸化剤の供給を、前記半導体基板に吸着された前記シリコンソースの分子中に不純物が残存する供給条件で行う
ことを特徴とする半導体装置の製造方法。
【請求項２】
前記シリコンソースとして窒素を含有した窒素含有シリコンソースを用い、前記シリコン酸化膜として窒素を含有したシリコン酸窒化膜を堆積することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記シリコンソースと前記酸化剤の交互供給の１サイクルにおいて、
前記シリコンソースの供給時間よりも前記酸化剤の供給時間を短く設定したことを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【請求項４】
トンネル絶縁膜、インターポリ絶縁膜、ブロック絶縁膜、側壁絶縁膜、及びゲート絶縁膜の少なくとも１つの絶縁膜を備え、
前記少なくとも１つの絶縁膜を、半導体基板に吸着されたシリコンソースの分子を不純物が残存するように酸化させた、不純物残存のシリコン酸化膜であって、酸素／シリコン組成比を２．０〜２．０５としたシリコン酸化膜を用いて構成したことを特徴とする半導体装置。
【請求項５】
トンネル絶縁膜、インターポリ絶縁膜、ブロック絶縁膜、側壁絶縁膜、及びゲート絶縁膜の少なくとも１つの絶縁膜を備え、
前記少なくとも１つの絶縁膜を、半導体基板に吸着されたシリコンソースの分子を不純物が残存するように酸化させた、不純物残存のシリコン酸窒化膜であって、酸素／シリコン組成比を２．０〜２．０５とし、且つ、０．１〜５ａｔ．％の窒素を含有する、シリコン酸窒化膜を用いて構成したことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法、及び半導体装置に関する。
【背景技術】
【０００２】
従来、不揮発性半導体記憶装置等を含む半導体装置に用いられるシリコン酸化膜（ＳｉＯ２膜）を形成する方法として、ＡＬＤ（Atomic Layer Deposition）法が知られている（例えば、特許文献１，２参照）。このＡＬＤ法は、十分な有機シリコンソースの供給による吸着飽和と、十分な酸化剤の供給による不純物除去とを繰り返して、薄膜を堆積する方法である。
【０００３】
しかしながら、従来のＡＬＤ法では、十分に低いリーク電流、高い電気的ストレス耐性、及び高いエッチング耐性を有するシリコン酸化膜を堆積することができなかった。
【特許文献１】米国特許第6,391,803号明細書
【特許文献２】国際公開第01/040541号パンフレット
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、十分に低いリーク電流、高い電気的ストレス耐性、及び高いエッチング耐性を有する絶縁膜を半導体基板の表面に堆積する、半導体装置の製造方法、並びに、その絶縁膜を備える半導体装置を提供することにある。
【課題を解決するための手段】
【０００５】
本願発明の一態様によれば、シリコンソースと酸化剤とを交互に供給して半導体基板の表面にシリコン酸化膜を堆積する、半導体装置の製造方法であって、前記シリコンソースの供給を、前記半導体基板へ前記シリコンソースの分子が吸着飽和することなく吸着量が増加する供給条件で行い、前記酸化剤の供給を、前記半導体基板に吸着された前記シリコンソースの分子中に不純物が残存する供給条件で行うことを特徴とする半導体装置の製造方法が提供される。
【０００６】
また、本発明の他の一態様によれば、トンネル絶縁膜、インターポリ絶縁膜、ブロック絶縁膜、側壁絶縁膜、及びゲート絶縁膜の少なくとも１つの絶縁膜を備え、前記少なくとも１つの絶縁膜を、半導体基板に吸着されたシリコンソースの分子を不純物が残存するように酸化させた、不純物残存のシリコン酸化膜であって、酸素／シリコン組成比を２．０〜２．０５としたシリコン酸化膜を用いて構成したことを特徴とする半導体装置が提供される。
【０００７】
また、本発明の他の一態様によれば、トンネル絶縁膜、インターポリ絶縁膜、ブロック絶縁膜、側壁絶縁膜、及びゲート絶縁膜の少なくとも１つの絶縁膜を備え、前記少なくとも１つの絶縁膜を、半導体基板に吸着されたシリコンソースの分子を不純物が残存するように酸化させた、不純物残存のシリコン酸窒化膜であって、酸素／シリコン組成比を２．０〜２．０５とし、且つ、０．１〜５ａｔ．％の窒素を含有する、シリコン酸窒化膜を用いて構成したことを特徴とする半導体装置が提供される。
【発明の効果】
【０００８】
本発明によれば、十分に低いリーク電流、高い電気的ストレス耐性、及び高いエッチング耐性を有する絶縁膜を半導体基板の表面に堆積する、半導体装置の製造方法、並びに、その絶縁膜を備える半導体装置を提供できる。
【発明を実施するための最良の形態】
【０００９】
本発明の実施形態の説明に先立ち、発明者らが本発明を完成するに至った経緯について説明する。
発明者らは、背景技術の項で述べたＡＬＤ法の様に、シリコンソース分子の吸着飽和が起こる条件下でのシリコンソースの供給、及び不純物の除去が十分に行われる様な条件下での酸化剤の供給を行って堆積されたシリコン酸化膜が、酸素リッチな組成を有することに独自に気付いた。具体的には、ＡＬＤ法で堆積されたシリコン酸化膜のＯ／Ｓｉ（酸素／シリコン）組成比は、２．０５より大きい事を独自に知得した。
【００１０】
また、酸素リッチな組成を有するシリコン酸化膜では、熱酸化膜と比較して、低電界でのリーク電流（主にトンネル電流）の大幅な増加、電気的ストレス印加後の絶縁性の劣化、及び絶縁耐圧の劣化が生じることも、発明者らは独自に知得した。
発明者らは、これらの独自の知得に基づいて、シリコン酸化膜の特性を改善すべく実験を繰り返して行い、その実験結果から本発明を完成するに至り、以下の実施形態を得ることができた。
【００１１】
以下に、本発明の実施形態について、図面を参照して説明する。これらの実施形態は、本発明を限定するものではない。なお、以下の説明において、略同一の機能及び構成を有する構成要素には同一符号を付し、重複説明は必要な場合にのみ行う。
また、本明細書においては、シリコン酸窒化膜とは、０．１ａｔ．％以上、及び５．０ａｔ．％以下の微量の窒素を含有するシリコン酸化膜を表す。
【００１２】
（第１の実施形態）
まず、図１〜図５を参照して本発明の第１の実施形態について説明する。本実施形態は、シリコン酸窒化膜を半導体基板の表面に堆積する、半導体装置の製造方法に関する。
図１は、本発明の第１の実施形態に係るシリコン酸窒化膜を堆積する製造装置の概念図である。
【００１３】
この製造装置は、同図に示す様に、減圧容器１０１と、半導体基板１０２と、ヒータ１０３と、真空ポンプ１０４と、シリコンソース１０５と、酸化剤１０６と、不活性ガス１０７と、ＭＦＣ（マスフローコントローラー）１０８と、バルブ１０９とを備える。
【００１４】
なお、上記シリコンソース１０５は、例えばアミノシラン系シリコンソース（窒素を含有した窒素含有シリコンソース）が用いられる。また、上記半導体基板１０２は、例えばシリコン基板が用いられる。
【００１５】
次に、図２を参照して、本実施形態に係るシリコン酸窒化膜を半導体基板の表面に堆積する、半導体装置の製造方法について説明する。
図２は、本実施形態に係るシリコン酸窒化膜を堆積する方法を示すフローチャートである。
【００１６】
まず、半導体基板１０２は、減圧容器１０１内に入れられる（ウェハロード；ステップＳ１）。
次に、真空ポンプ１０４を用いて、減圧容器１０１は一旦減圧まで真空引きされる（ステップＳ２）。続いて、減圧容器１０１内に窒素が供給される。これにより、減圧容器１０１内は窒素雰囲気を保ちながら、圧力が１〜１０Ｔｏｒｒに調整される。
【００１７】
次に、半導体基板１０２は、ヒータ１０３を用いて加熱される（ステップＳ３）。
続いて、半導体基板１０２の温度が成膜温度である３００℃〜６００℃の所定の温度で安定しているか否か判定される（ステップＳ４）。ここで、温度が所定の温度で安定していない場合にはステップＳ３へ戻り、半導体基板１０２の加熱が継続される（ステップＳ４；Ｎｏ）。
一方、半導体基板１０２の温度が上記所定の温度で安定している場合（ステップＳ４；Ｙｅｓ）、ステップＳ５へ移行する。
【００１８】
次に、シリコンソース１０５が、ＭＦＣ１０８とバルブ１０９とを介して減圧容器１０１内に供給される（ステップＳ５）。
そして、所定量のシリコンソース１０５が所定の時間供給され、半導体基板１０２上に所定量のシリコンソース分子が吸着した後、減圧容器１０１内は、不活性ガス１０７によりパージされる。または、減圧容器１０１内は、真空ポンプ１０４を用いて真空にされる（ステップＳ６）。
【００１９】
続いて、酸化剤１０６が、ＭＦＣ１０８とバルブ１０９とを介して減圧容器１０１内に供給される（ステップＳ７）。
そして、所定量の酸化剤１０６が所定の時間供給されて、半導体基板１０２上に吸着したシリコンソース分子の酸化量が所定量に達した後、減圧容器１０１内は、不活性ガス１０７によりパージされる。または、減圧容器１０１内は、真空ポンプ１０４を用いて真空にされる（ステップＳ８）。
上記ステップＳ５〜Ｓ８を経て、半導体基板１０２の表面にシリコン酸窒化膜が堆積される。
【００２０】
ここで、ステップＳ５〜Ｓ８の一連の処理は最初に設定された所望の膜厚分繰り返される（ステップＳ９；Ｎｏ）。
【００２１】
そして、シリコン酸窒化膜が所望の膜厚になったところで、上記のシリコンソース１０５と酸化剤１０６の交互供給が停止される（ステップＳ９；Ｙｅｓ）。
なお、以上で説明した、本実施形態の特徴の一つであるシリコンソース１０５の供給（ステップＳ５）、及び酸化剤１０９の供給（ステップＳ７）についての詳細は、後述する。
【００２２】
次に、減圧容器１０１は、真空ポンプ１０４を用いて真空にされた後、窒素パージが行われる。この真空引きと窒素パージとが繰り返されて、減圧容器１０１内の雰囲気は不活性ガス（窒素）に置換され、窒素雰囲気に戻される（ステップＳ１０）。
【００２３】
次に、半導体基板１０２の温度は、室温付近（ローディング温度）まで降温される（ステップＳ１１）。
続いて、減圧容器１０１は大気開放される（ステップＳ１２）。最後に、半導体基板１０２は、減圧容器１０１から取り出される（ウェハアンロード；ステップＳ１３）。
【００２４】
次に、図３を参照して、上述したシリコンソースの供給（ステップＳ５）と、酸化剤の供給（ステップＳ７）とについて、ＡＬＤ法と対比して詳細に説明する。
【００２５】
図３（ａ）は、ＡＬＤ法でのシリコンソース及び酸化剤の供給量と、それらの供給時間との関係を示す。また、同図（ｂ）は、本実施形態に係る製造方法でのシリコンソース及び酸化剤の供給量と、それらの供給時間との関係を示す。
【００２６】
同図において、ｔ１はＡＬＤ法でのシリコンソースの供給時間を表し、ｔ２はＡＬＤ法での酸化剤の供給時間を表す。
また、ｔ３は本実施形態に係る製造方法でのシリコンソースの供給時間を表し、ｔ４は本実施形態に係る製造方法での酸化剤の供給時間を表す。
【００２７】
比較例として同図（ａ）に示すＡＬＤ法では、シリコンソース分子の吸着飽和が起こる条件下でシリコンソースの供給が行われる。吸着飽和とは、シリコンソースの供給時間ｔ１を更に増加させても吸着量がそれ以上増加せずに一定となることを表す。基板温度、シリコンソースの種類、及び減圧容器の形状等の各条件は、シリコンソース分子の吸着飽和が起こる様に設定されている。
【００２８】
それに加え、ＡＬＤ法では、半導体基板の表面に吸着したシリコンソース分子から不純物の除去が十分に行われる条件下で酸化剤の供給が行われる。つまり、酸化が十分に行われて、酸化剤の供給時間ｔ２を更に増加させても酸化量がそれ以上増加せずに一定となる時に、酸化剤の供給は停止される。
なお、吸着量とは、単位面積当たりに吸着するシリコンソース分子の数を表す。酸化量とは、酸化されたシリコンソース分子の数を表す。
【００２９】
これに対して、本実施形態に係る製造方法では、シリコンソースの供給は、半導体基板へシリコンソース分子が吸着飽和することなく、シリコンソースの供給時間の経過に伴い吸着量が増加する供給条件で行われる。
つまり、シリコンソース分子が半導体基板の表面に単分子層吸着した後も、シリコンソース分子は、その単分子層の上方に吸着を続ける。ただし、単位時間当たりのシリコンソース分子の吸着量は、一般的に用いられているＣＶＤ（Chemical Vapor Deposition）法における単位時間当たりの吸着量よりも少ない。
【００３０】
上記吸着条件は、例えば（１）シリコンソースの供給時間が、ＡＬＤ法におけるシリコンソースの供給時間よりも長いこと、（２）半導体基板の温度が、ＡＬＤ法における半導体基板の温度よりも５０〜１００℃高いこと、（３）シリコンソースの供給量が、ＡＬＤ法におけるシリコンソースの供給量よりも多いこと、または、（４）シリコンソースの供給圧力が、ＡＬＤ法におけるシリコンソースの供給圧力よりも高いこと等である。
【００３１】
また、酸化剤の供給は、半導体基板に吸着されたシリコンソース分子中に不純物が残留する供給条件で行われる。つまり、酸化剤の供給は、酸化量が増加している途中で停止される。この供給条件は、シリコンソースと酸化剤の交互供給の１サイクルにおいて、例えば酸化剤の供給時間ｔ４を、シリコンソースの供給時間ｔ３よりも大幅に短く設定すること等である。その結果、膜の酸化量が少なくなり、シリコンソースに含まれる不純物（例えば、窒素、炭素、又は水素）が膜中に残留する。
【００３２】
この様に、故意に膜中に不純物を残留させることで、次の工程（前述したステップＳ５）でシリコンソース分子を吸着させる際の吸着サイトを増やすことができる。吸着サイトが増えることにより、ＡＬＤ法を用いる場合よりも多くのシリコンソース分子が次の工程で膜に吸着する。
【００３３】
従って、ＡＬＤ法で堆積されたシリコン酸窒化膜のＯ／Ｓｉ組成比は酸素リッチ側にずれるのに対して、本実施形態の製造方法によれば化学量論比（Ｏ／Ｓｉ組成比＝２．０）に近くなる。
【００３４】
より詳細には、本実施形態に係る製造方法によって堆積されたシリコン酸窒化膜のＯ／Ｓｉ組成比は、２．０以上、及び２．０５以下となる。
また、このシリコン酸窒化膜は、０．１ａｔ．％以上、及び５．０ａｔ．％以下の微量の窒素を含有する。この窒素は、前述した膜中に残留する不純物の一部である。
【００３５】
次に、図４，５を参照して本実施形態に係る製造方法より堆積されたシリコン酸窒化膜の電気的特性について説明する。
図４は、本実施形態に係るシリコン酸窒化膜のリーク電流密度の電界依存特性図である。
同図において、実線は本実施形態に係るシリコン酸窒化膜（Ｏ／Ｓｉ組成比は２．０５以下）の特性である。また、破線は、比較例として示すＡＬＤ法で堆積されたシリコン酸化膜（Ｏ／Ｓｉ組成比は約２．１）の特性である。
【００３６】
また、同図の横軸は、シリコン酸窒化膜に印加される電界（ＭＶ／ｃｍ）を示す。縦軸は、リーク電流密度（Ａ／ｃｍ２）を示す。
なお、熱酸化膜の特性は、実線の特性とほぼ同一の特性である（図示せず）。
【００３７】
同図に示す様に、ＡＬＤ法で堆積されたシリコン酸化膜は、電界が７ＭＶ／ｃｍ以下の領域において、熱酸化膜よりもリーク電流が増加する。
【００３８】
一方、本実施形態に係る製造方法で堆積されたシリコン酸窒化膜は、熱酸化膜と同等のリーク電流特性を示す。
つまり、本実施形態に係る製造方法によれば、シリコン酸窒化膜のリーク電流特性をＡＬＤ法と比較して大幅に改善でき、低いリーク電流とすることができる。
【００３９】
次に、図５を参照して、シリコン酸窒化膜のリーク電流等とＯ／Ｓｉ組成比との関係について説明する。
図５（ａ）は、リーク電流のＯ／Ｓｉ組成比依存特性を示す。また、同図（ｂ）は、リーク電流のＮ（窒素）濃度依存特性を示す。
【００４０】
また、同図（ｃ）は、電気的ストレス印加前後のリーク電流比のＯ／Ｓｉ組成比依存特性を示す。さらに、同図（ｄ）は、電気的ストレス印加前後のリーク電流比のＮ濃度依存特性を示す。
【００４１】
なお、上記電気的ストレス印加前後のリーク電流比は、（電気的ストレス印加後のリーク電流値）／（電気的ストレス印加前のリーク電流値）を表す。
また、同図に示す特性は、シリコン酸窒化膜に６ＭＶ／ｃｍの電界が印加された場合のものである。
【００４２】
同図に示す様に、リーク電流は、堆積されたシリコン酸窒化膜のＯ／Ｓｉ組成比とＮ濃度とに相関関係がある。
具体的には、同図（ａ）、（ｃ）に示す様に、Ｏ／Ｓｉ組成比が２．０に近いほどリーク電流は低減する。また、Ｏ／Ｓｉ組成比が２．０に近いほど、電気的ストレス印加前後のリーク電流比が１に近づき、電気的ストレスに起因するリーク電流も低減する。
【００４３】
より詳細には、Ｏ／Ｓｉ組成比が２．０以上、及び２．０５以下の範囲である場合、リーク電流と電気的ストレスに起因するリーク電流とは低減する。
【００４４】
一方、Ｏ／Ｓｉ組成比が２．０５を超える場合、リーク電流と電気的ストレスに起因するリーク電流とは増加する。
また、Ｏ／Ｓｉ組成比が２．０未満（シリコンリッチ）の場合にも、リーク電流と電気的ストレスに起因するリーク電流とは増加する（図示せず）。
【００４５】
更に、同図（ｂ）、（ｄ）に示す様に、Ｎ濃度が０．１ａｔ．％以上、及び５．０ａｔ．％以下の範囲に近いほどリーク電流は低減する。また、上記範囲では、電気的ストレス印加前後のリーク電流比が１に近づき、電気的ストレスに起因するリーク電流も低減する。
【００４６】
一方、Ｎ濃度が０．１ａｔ．％未満、及び５．０ａｔ．％を超える範囲の場合、リーク電流と、電気的ストレスに起因するリーク電流とは増加する。
【００４７】
さらに、本実施形態に係る製造方法で堆積された、微量のＮ（濃度が０．１ａｔ．％以上、及び５．０ａｔ．％以下）が混入すると共に、Ｏ／Ｓｉ組成比が２に近いシリコン酸窒化膜は、ウェットエッチング耐性、及びドライエッチング耐性が高く、エッチングレートが減少するという効果も有する。
【００４８】
以上で述べた様に、本実施形態に係る半導体装置の製造方法によれば、Ｏ／Ｓｉ組成比が２．０以上、及び２．０５以下であると共に、Ｎ濃度が０．１ａｔ．％以上、及び５．０ａｔ．％以下であるシリコン酸窒化膜が、ＣＶＤ法における成膜温度よりも低温で堆積できる。また、このシリコン酸窒化膜は、十分に低いリーク電流、高い電気的ストレス耐性、及び高いエッチング耐性を有する。
【００４９】
（第２の実施形態）
次に、図６を参照して本発明の第２の実施形態について説明する。
この実施形態は、第１の実施形態に係る製造方法で堆積されたシリコン酸窒化膜を用いた不揮発性半導体記憶装置に関する。
まず、単層のシリコン酸窒化膜がトンネル絶縁膜として用いられる、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）型セルの一例について説明する。
【００５０】
図６（ａ）は、本発明の第２の実施形態に係るＭＯＮＯＳ型セルの主要部を概略的に示す断面図である。このＭＯＮＯＳ型セルは、不揮発性半導体記憶装置が備えるセルトランジスタを表す。
【００５１】
同図に示す様に、このＭＯＮＯＳ型セルは、シリコン基板２０１と、シリコン酸窒化膜（トンネル絶縁膜）２０２と、シリコン窒化膜（電荷蓄積層；ＳｉＮ膜）２０３と、シリコン酸窒化膜（ブロック絶縁膜）２０４と、ポリシリコン電極（制御ゲート電極）２０５と、側壁絶縁膜２０６と、層間絶縁層２０７と、不純物拡散領域（ソース・ドレイン領域）２０８とを備える。
【００５２】
次に、本実施形態に係るＭＯＮＯＳ型セルの製造方法について説明する。
まず、シャロー・トレンチ・アイソレーション（図示せず）を用いて、シリコン基板２０１に素子分離領域（図示せず）が形成される。次に、素子となる領域にイオン注入と活性化が行われ、ウェル領域（図示せず）が形成される。
【００５３】
次に、素子分離領域が形成されたシリコン基板２０１の表面は、希フッ酸を用いて洗浄される。その後、本発明の第１の実施形態に係る製造方法を用いて、２〜６ｎｍの所定の厚さのシリコン酸窒化膜２０２がトンネル絶縁膜として堆積される。
【００５４】
続いて、堆積されたシリコン酸窒化膜２０２が、７００〜９００℃のＮＯ雰囲気に暴露される。この工程により、窒素がシリコン酸窒化膜２０２にさらに導入されると、電気的ストレス耐性の更なる向上が見込める。
【００５５】
次に、ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法を用いて、ＤＣＳ（ジクロロシラン）とＮＨ３雰囲気下で、５〜１０ｎｍの所定の厚さのシリコン窒化膜２０３が、シリコン酸窒化膜２０２上に電荷蓄積層として堆積される。
【００５６】
さらに、第１の実施形態に係る製造方法を用いて、６〜１５ｎｍの所定の厚さのシリコン酸窒化膜２０４が、シリコン窒化膜２０３上にブロック絶縁膜として堆積される。
続いて、ポリシリコン電極２０５がシリコン酸窒化膜（ブロック絶縁膜）２０４上に形成され、ＭＯＮＯＳ型セルが完成する。なお、配線層等の形成についての説明は省略する。
【００５７】
ここで、第１の実施形態に係るシリコン酸窒化膜がトンネル絶縁膜及びブロック絶縁膜に用いられると、書き込み及び消去による電気的ストレス印加後のＭＯＮＯＳ型セルの電荷保持特性が大幅に改善される。この効果は、第１の実施形態に係るシリコン酸窒化膜が、ＡＬＤ法で堆積されたシリコン酸化膜よりも低電界でのリーク電流が抑制されていること、及び電気的ストレス耐性が高くなっていることに起因する。
【００５８】
また、第１の実施形態に係るシリコン酸窒化膜がブロック絶縁膜として用いられると、ＭＯＮＯＳ型セルの書き込みウィンドウが改善される。この効果は、ブロック絶縁膜が堆積される際の酸化剤の供給が少ないために、電荷蓄積層であるシリコン窒化膜２０３の酸化が抑制されることに起因する。
【００５９】
次に、トンネル絶縁膜を多層構造とした一例について説明する。
図６（ｂ）は、本発明の第２の実施形態に係るトンネル絶縁膜を多層構造としたＭＯＮＯＳ型セルの主要部を概略的に示す断面図である。
【００６０】
同図に示す様に、このＭＯＮＯＳ型セルは、トンネル絶縁膜としてシリコン酸化膜２０２ａ（１〜２．５ｎｍの所定の厚さ）と、シリコン窒化膜２０２ｂ（１〜４ｎｍの所定の厚さ）と、シリコン酸窒化膜２０２ｃ（１〜２．５ｎｍの所定の厚さ）とを備える。
その他の構造は、図６（ａ）に示した構造と同一である。
【００６１】
次に、この多層構造を有するトンネル絶縁膜を形成する方法について説明する。
シリコン酸化膜２０２ａは、例えば、洗浄したシリコン基板表面が８００〜１０００℃の酸化性雰囲気に曝されて形成される。なお、シリコン酸化膜が形成された後、７００〜９００℃のＮＯガス雰囲気中でシリコン酸化膜に窒素が導入されても良い。
または、シリコン酸化膜２０２ａは、本発明の第１の実施形態に係る製造方法で堆積されても良い。
【００６２】
次に、シリコン窒化膜２０２ｂが、ＤＣＳとＮＨ３とを用いたＬＰＣＶＤ法で堆積される。あるいは、シリコン窒化膜２０２ｂは、ＤＣＳとＮ＊（窒素ラジカル）とを用いたＡＬＤ法で堆積されても良い。ここでは、より薄膜制御性に優れるＡＬＤ法が好ましい。
【００６３】
続いて、シリコン窒化膜２０２ｂ上にシリコン酸窒化膜２０２ｃが堆積される工程においては、本発明の第１の実施形態に係る製造方法が用いられる。
他の層を形成する方法に関しては、説明を省略する。
【００６４】
この場合、特にシリコン窒化膜２０２ｂ上にシリコン酸窒化膜２０２ｃが堆積される工程において酸化剤の供給が少ないために、シリコン窒化膜２０２ｂの酸化が抑制される。従って、本実施形態によれば、電子や正孔の注入効率が向上し、ＭＯＮＯＳ型セルの書き込み及び消去速度を改善できる。
【００６５】
なお、本実施形態では、第１の実施形態に係るシリコン酸窒化膜がＭＯＮＯＳ型セルのトンネル絶縁膜として用いられる一例を示したが、そのシリコン酸窒化膜がＦＧ（Floating Gate）型セルのトンネル絶縁膜として用いられても上述の効果と同様の効果が得られる。
【００６６】
（第３の実施形態）
次に、図７を参照して本発明の第３の実施形態について説明する。
この実施形態は、本発明の第１の実施形態に係る製造方法で堆積されたシリコン酸窒化膜が、ＦＧ型セルの電極間絶縁膜（インターポリ絶縁膜）として用いられた一例である。
図７は、本発明の第３の実施形態に係るＦＧ型セルの主要部を概略的に示す断面図である。このＦＧ型セルは、不揮発性半導体記憶装置が備えるセルトランジスタを表す。
【００６７】
図７（ａ）は、ＦＧ型セルのチャネル幅方向の断面図である。また、同図（ｂ）は、同図（ａ）におけるA−A’部の断面図である。
同図に示す様に、このＦＧ型セルは、シリコン基板３０１と、トンネル絶縁膜（第１の絶縁膜）３０２と、浮遊ゲート電極（第１の導電層）３０３と、シャロー・トレンチ・アイソレーション３０４と、電極間絶縁膜（第２の絶縁膜）３０５と、制御ゲート電極（第２の導電層）３０６と、側壁絶縁膜３０７と、層間絶縁層３０８と、不純物拡散領域（ソース・ドレイン領域）３０９とを備える。
【００６８】
また、電極間絶縁膜３０５は、シリコン酸窒化膜３０５ａと、シリコン窒化膜３０５ｂと、シリコン酸窒化膜３０５ｃとから構成される積層構造を有する（図示せず）。
【００６９】
ここで、シリコン酸窒化膜３０５ａ及びシリコン酸窒化膜３０５ｃが本発明の第１の実施形態に係る製造方法で堆積されると、低電界リークに起因するシリコン窒化膜３０５ｂからの電荷抜けが抑制される。従って、電荷保持特性の優れたＦＧ型セルが形成される。また、シリコン酸窒化膜３０５ｃの堆積時にシリコン窒化膜３０５ｂが酸化され難いので、ＦＧ型セルの書き込み・消去ウィンドウが改善される。
【００７０】
次に、上述の構造とは異なり、電極間絶縁膜３０５がシリコン酸窒化膜３０５ａと、高誘電率絶縁膜３０５ｄと、シリコン酸窒化膜３０５ｃとから構成される積層構造を有している場合について説明する。この場合、高誘電率絶縁膜３０５ｄからの電荷抜けはシリコン窒化膜からの電荷抜けよりも発生し易いため、電荷保持特性が大幅に劣化してしまうという問題が、発明者らの検討により明らかになっている。
【００７１】
ここで、本発明の第１の実施形態に係る製造方法でシリコン酸窒化膜３０５ａ及びシリコン酸窒化膜３０５ｃが堆積されると、前述した様にリーク電流が抑制される。従って、ＦＧ型セルの電荷保持特性が大幅に改善される。
【００７２】
なお、高誘電率絶縁膜３０５ｄとして、例えばＡｌ２Ｏ３、ＨｆＯ２、ＺｒＯ２、ＨｆＳｉＯ、ＨｆＳｉＯＮ、またはＨｆＡｌＯの何れかを用いても同様の効果が得られる。
【００７３】
また、Ｈｆ等の触媒効果を有する高誘電率絶縁膜３０５ｄを用いる場合、シリコン酸窒化膜３０５ｃの堆積時に活性な酸化剤が生成される。この酸化剤により、浮遊ゲート電極３０３の表面を酸化したり、トンネル絶縁膜３０２にバーズビークを発生させたりする副作用が生じることが、発明者らの検討により明らかになっている。
【００７４】
ここで、本発明の第１の実施形態に係る製造方法でシリコン酸窒化膜３０５ａ及びシリコン酸窒化膜３０５ｃが堆積されると、酸化剤の供給が少ないために、浮遊ゲート電極３０３の表面の酸化、及びトンネル絶縁膜３０２のバーズビークの発生が抑制される。従って、書き込み特性の劣化、及びセル特性のばらつきを大幅に抑制できる。
【００７５】
また、本発明の第１の実施形態に係る製造方法によれば、堆積されるシリコン酸窒化膜のエッチングレートが大幅に抑制されるため、電極間絶縁膜３０５のサイドエッチ量が大幅に低減される。従って、セル特性のばらつきを抑制できる。
【００７６】
なお、電極間絶縁膜３０５は、第１の実施形態に係る製造方法で堆積される単層のシリコン酸窒化膜であっても、上述した効果が得られる。
【００７７】
（第４の実施形態）
次に、本発明の第４の実施形態について説明する。
この実施形態は、前述したＦＧ型セル（図７）において、第１の実施形態に係る製造方法で堆積されたシリコン酸窒化膜が、側壁絶縁膜３０７として用いられた一例である。
【００７８】
この場合、側壁絶縁膜３０７の堆積時における酸化剤の供給が少ないので、トンネル絶縁膜３０２と電極間絶縁膜３０５へのバーズビークの生成が、大幅に抑制される。従って、セル特性のばらつきを大幅に抑制できる。特に、電極間絶縁膜３０５の一部に、触媒作用がある金属を含む高誘電率絶縁膜が導入される場合には、バーズビークの抑制効果が大きく得られる。
なお、上記シリコン酸窒化膜は、ＭＯＮＯＳ型セルの側壁絶縁膜として用いられても良い。
【００７９】
（第５の実施形態）
次に、図８〜図１３を参照して本発明の第５の実施形態について説明する。
この実施形態は、本発明の第１の実施形態に係る製造方法で堆積されたシリコン酸窒化膜が、ＭＯＳトランジスタのゲート絶縁膜として用いられた一例である。
【００８０】
図８〜図１２は、本発明の第５の実施形態に係るＭＯＳトランジスタの製造工程を説明するための断面図である。
まず、図８（ａ）に示す様に、シリコン基板５０１の所定の領域にシリコン酸化膜が埋め込まれ、ＳＴＩ（シャロー・トレンチ・アイソレーション）構造の素子分離領域５０２、及び犠牲酸化膜５０３が形成される。
【００８１】
次に、図８（ｂ）に示す様に、レジスト５０４をマスクとして、Ｐ（リン）５０５がシリコン基板５０１にイオン注入される。Ｐ５０５の注入は、拡散層を形成する目的の他、ＭＯＳトランジスタのしきい値電圧を調整する目的もあり、複数回行われる。また、しきい値電圧の微調整用として、Ｂ（ボロン）やＩｎ（インジウム）等が注入される場合もある。
次に、Ｐ５０５が注入された後にレジスト５０４が剥離される。
【００８２】
次に、上述の方法と同様の方法で、Ｐ５０５が注入された領域と反対の領域にレジストをマスクとしてＢが注入され、そのレジストが剥離された後で熱拡散が行われる（図示せず）。この場合も、しきい値電圧の微調整用としてＡｓ（ヒ素）やＰ等が注入される場合がある。これらの手法により、図９（ａ）に示す様に、Ｎ型拡散層５０６とＰ型拡散層５０７とが形成される。
【００８３】
その後、ＮＨ４Ｆ水溶液を用いて犠牲酸化膜５０３が除去される。
次に、図９（ｂ）に示す様に、０．５〜５％の濃度の希フッ酸で表面洗浄された直後に、本発明の第１の実施形態に係る製造方法でシリコン酸窒化膜（ゲート絶縁膜）５０８が堆積される。
【００８４】
前述した様に、第１の実施形態によれば、高品質なシリコン酸窒化膜５０８がＣＶＤ法における成膜温度よりも低温で堆積できるので、例えば基板にＧｅ（ゲルマニウム）などを含むために高温のプロセスを用いることができない場合に有効である。
なお、第１の実施形態に係る製造方法で堆積されたシリコン酸窒化膜５０８に、さらにプラズマ窒化法、または熱窒化法を用いて窒素が導入されてもよい。後からシリコン酸窒化膜５０８に窒素が導入されることにより、Ｂ突き抜け耐性が増加する。
【００８５】
次に、図１０（ａ）に示す様に、多結晶シリコン膜５１０が全面に堆積される。
次に、図１０（ｂ）に示す様に、レジスト５１１をマスクとして、Ｂ５１２がＰＭＯＳトランジスタ領域にイオン注入される。
続いて、図１１（ａ）に示す様に、レジスト５１１が除去された後、レジスト５１３をマスクとしてＰ５１４がＮＭＯＳトランジスタ領域にイオン注入される。
【００８６】
次に、シリコン窒化膜、またはシリコン酸化膜５１５が全面に堆積される（図示せず）。次に、レジスト（図示せず）をマスクとして、シリコン窒化膜、またはシリコン酸化膜５１５が加工される。次に、図１１（ｂ）に示す様に、加工されたシリコン窒化膜、またはシリコン酸化膜５１５をハードマスクとして、多結晶シリコン膜５１０が加工される。
【００８７】
さらに、図１２（ａ）に示す様に、シリコン窒化膜、またはシリコン酸化膜５１５をハードマスクとして、ゲート電極（多結晶シリコン膜５１０）の下部のみにゲート絶縁膜としてシリコン酸窒化膜５０８が残る様に、シリコン酸窒化膜５０８がエッチングされる。なお、シリコン窒化膜、またはシリコン酸化膜５１５はエッチングによって消失する。
【００８８】
次に、図１２（ｂ）に示す様に、シリコン酸化膜、またはシリコン窒化膜からなるオフセットスペーサー５１６が、ＣＶＤ法及びＲＩＥ（Reactive Ion Etching）法で全面に堆積される。
この後、レジストマスクを用いてＢがＮ型拡散層に注入される（図示せず）。その後、同様にレジストマスクを用いてＰ型拡散層にＰまたはＡｓがイオン注入される（図示せず）。さらに、熱処理を行うことにより、図１２（ｂ）に示す様にＰ型ソース・ドレイン拡散層５１７とＮ型ソース・ドレイン拡散層５１８とが形成される。
【００８９】
次に、レジストマスクを用いて、ＢがＮ型拡散層に注入される（図示せず）。その後、同様にレジストマスクを用いて、Ｐ型拡散層にＰまたはＡｓがイオン注入される（図示せず）。さらに、熱処理を行うことにより、図１２（ｂ）に示す様にＰ型エクステンション拡散層５１９とＮ型エクステンション拡散層５２０とが形成される。
なお、短チャネル効果抑制のため、通常はハロー注入も行われるが、ここでは図示及び説明を省略する。
【００９０】
この後、ＣＶＤ法及びＲＩＥ法でサイドウォールスペーサーが堆積される。本実施形態では、図１２（ｂ）に示す様にシリコン酸化膜５２１とシリコン窒化膜５２２とからなる２層のサイドウォールスペーサーが堆積される一例を示す。
【００９１】
なお、シリコン酸化膜とシリコン窒化膜を用いた３層のサイドウォールスペーサーが堆積されても良い。また、シリコン窒化膜だけの単層のサイドウォールスペーサーが堆積されても良い。サイドウォールスペーサーの構造は、適用されるデバイスに合わせて設計され、堆積される。
【００９２】
この後、従来のＭＯＳトランジスタの製造工程で行われている様に、サリサイド形成、層間絶縁膜の形成、コンタクトホールの開口・埋め込み、及び配線形成等が行われ、ＭＯＳトランジスタを含む半導体集積回路（半導体装置）が製造される。
【００９３】
図１３は、本実施形態に係るＭＯＳトランジスタのゲート絶縁膜のストレス耐性を示す特性図である。
同図は、本実施形態に係る製造方法で堆積されたゲート絶縁膜（シリコン酸窒化膜）の測定結果と、比較例として従来方法（例えばＡＬＤ法）で堆積されたゲート絶縁膜（シリコン酸化膜）の測定結果とを示す。
同図の横軸は、ゲート絶縁膜が絶縁破壊に至るまでに流れるリーク電流量を積算した電荷総量Ｑｂｄ（Ｃ／ｃｍ２）を表す。縦軸は、累積不良率を示すＷｅｉｂｕｌｌ値を表す。
【００９４】
同図に示す様に、比較例のゲート絶縁膜は、TDDB（Time Dependent Dielectric Breakdown）寿命が短く、そのばらつきも大きいため、ＭＯＳトランジスタのゲート絶縁膜として用いることができない。これに対し、本実施形態に係る製造方法で堆積されたゲート絶縁膜は、TDDB寿命が長く、そのばらつきも小さいので、ＭＯＳトランジスタのゲート絶縁膜として用いることができる。
【００９５】
以上で述べた様に、本実施形態によれば、十分に低いリーク電流、高い電気的ストレス耐性、及び高いエッチング耐性を有し、ＣＶＤ法における成膜温度よりも低温で堆積されるシリコン酸窒化膜をゲート絶縁膜として備えるＭＯＳトランジスタ、並びに、そのＭＯＳトランジスタを備える半導体集積回路を製造できる。
【００９６】
以上、本発明の実施形態を詳述してきたが、具体的な構成は上記実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲で種々に変形して実施することができる。
例えば、以上の実施形態においては、窒素を含有するシリコン酸窒化膜を堆積するものとして説明したが、窒素を含有しないシリコンソースを用いて、窒素を含有しないシリコン酸化膜を堆積しても良い。
【００９７】
また、本発明の一実施形態に係るシリコン酸窒化膜は、上述した不揮発性半導体記憶装置のトンネル絶縁膜、電極間絶縁膜、ブロック絶縁膜、または側壁絶縁膜のうちの何れか１つに用いられても良く、複数に用いられても良い。また、本発明の一実施形態に係るシリコン酸窒化膜は、各々の膜の一部分に用いられても良く、各々の膜の全体に用いられても良い。
【００９８】
また、本発明の一実施形態に係るシリコン酸窒化膜は、上述したセル構造以外の構造を有する不揮発性半導体記憶装置にも利用できる。
さらに、本発明の一実施形態に係るシリコン酸窒化膜は、上述した構造以外のＭＯＳトランジスタ、またはＭＯＳキャパシタ等にも利用できる。
【図面の簡単な説明】
【００９９】
【図１】本発明の第１の実施形態に係るシリコン酸窒化膜を堆積する製造装置の概念図である。
【図２】本発明の第１の実施形態に係るシリコン酸窒化膜を堆積する方法を示すフローチャートである。
【図３】本発明の第１の実施形態に係るシリコンソース、及び酸化剤の供給量と、それらの供給時間との関係図である。
【図４】本発明の第１の実施形態に係るシリコン酸窒化膜の電流密度の電界依存特性図である。
【図５】本発明の第１の実施形態に係るシリコン酸窒化膜の電気的特性と組成比との関係図である。
【図６】本発明の第２の実施形態に係るＭＯＮＯＳ型セルの主要部を概略的に示す断面図である。
【図７】本発明の第３の実施形態に係るＦＧ型セルの主要部を概略的に示す断面図である。
【図８】本発明の第５の実施形態に係るＭＯＳトランジスタの製造工程を説明するための断面図である。
【図９】図８に続く、ＭＯＳトランジスタの製造工程を説明するための断面図である。
【図１０】図９に続く、ＭＯＳトランジスタの製造工程を説明するための断面図である。
【図１１】図１０に続く、ＭＯＳトランジスタの製造工程を説明するための断面図である。
【図１２】図１１に続く、ＭＯＳトランジスタの製造工程を説明するための断面図である。
【図１３】本発明の第５の実施形態に係るＭＯＳトランジスタのゲート絶縁膜のストレス耐性を示す特性図である。
【符号の説明】
【０１００】
２０１，３０１，５０１  シリコン基板、２０２，５０８  シリコン酸窒化膜、２０３  シリコン窒化膜、２０４  ブロック絶縁膜、２０５，３０６  制御ゲート電極、２０６，３０７  側壁絶縁膜、２０７，３０８  層間絶縁層、２０８，３０９  不純物拡散領域、３０２  トンネル絶縁膜、３０３  浮遊ゲート電極、３０４  シャロー・トレンチ・アイソレーション、３０５  電極間絶縁膜
【図１】
2009253195.tif 000003
【図２】
2009253195.tif 000004
【図３】
2009253195.tif 000005
【図４】
2009253195.tif 000006
【図５】
2009253195.tif 000007
【図６】
2009253195.tif 000008
【図７】
2009253195.tif 000009
【図８】
2009253195.tif 000010
【図９】
2009253195.tif 000011
【図１０】
2009253195.tif 000012
【図１１】
2009253195.tif 000013
【図１２】
2009253195.tif 000014
【図１３】
2009253195.tif 000015