(57)【要約】【課題】電力用半導体装置において十分な基板強度を確保しつつ低オン抵抗且つ高耐圧でスイッチング速度を向上できるようにする。【解決手段】Ｐ型の半導体基板１に形成されたＮ型のリサーフ領域２と、半導体基板１の上部にリサーフ領域２と隣接したＰ型のベース領域３と、ベース領域３にリサーフ領域２と離隔したＮ型のエミッタ／ソース領域８と、ベース領域３にエミッタ／ソース領域８と隣接したＰ型のベース接続領域１０と、エミッタ／ソース領域８の上からベース領域３の上及びリサーフ領域２の上に形成されたゲート絶縁膜６並びにゲート電極７と、リサーフ領域２にベース領域３と離隔したＰ型のコレクタ領域４とを有している。半導体基板１は、その抵抗値が半導体基板１に添加された不純物濃度で決まる抵抗値の２倍以上となるように結晶欠陥が導入されている。【選択図】図１
2009194197.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板の上部に形成された第２導電型のリサーフ領域と、
前記半導体基板の上部に前記リサーフ領域と隣接して形成された第１導電型のベース領域と、
前記ベース領域に前記リサーフ領域と離隔して形成された第２導電型のエミッタ／ソース領域と、
前記ベース領域に前記エミッタ／ソース領域と隣接して形成された第１導電型のベース接続領域と、
前記エミッタ／ソース領域の上から前記ベース領域の上及び少なくとも前記リサーフ領域の上にわたって形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上に形成されたゲート電極と、
前記リサーフ領域に前記ベース領域と離隔して形成された第１導電型のコレクタ領域と、
前記半導体基板の上に形成され且つ前記ベース接続領域及びエミッタ／ソース領域と電気的に接続されたエミッタ／ソース電極とを備え、
前記半導体基板は、該半導体基板の抵抗値が前記半導体基板に添加された不純物濃度で決まる抵抗値の２倍以上となるように結晶欠陥が導入されていることを特徴とする半導体装置。
【請求項２】
前記リサーフ領域に前記ベース領域と離隔して形成された第２導電型のドレイン領域と、
前記コレクタ領域及びドレイン領域と電気的に接続されたコレクタ／ドレイン電極をさらに備えていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体基板の厚さは、２００μｍ以上であることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記リサーフ領域及びベース領域は、前記半導体基板と同様に結晶欠陥が導入されていることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記リサーフ領域及びベース領域を含む前記半導体基板の厚さは、２０５μｍ以上であることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記コレクタ領域の不純物濃度は、前記ベース接続領域の不純物濃度よりも低濃度であることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
第１導電型の半導体基板の上部に、第２導電型のリサーフ領域を選択的に形成する工程と、
前記半導体基板の上部に、前記リサーフ領域と隣接して第１導電型のベース領域を形成する工程と、
前記リサーフ領域の一部及び前記ベース領域の一部の上に跨るようにゲート絶縁膜及びゲート電極を順次積層し且つ選択的に形成する工程と、
前記ベース領域の上部に、前記ゲート電極と隣接して第２導電型のエミッタ／ソース領域を形成する工程と、
前記ベース領域の上部に、前記エミッタ／ソース領域に隣接して第１導電型のベース接続領域を形成する工程と、
前記リサーフ領域に前記ベース領域と離隔して第１導電型のコレクタ領域を形成する工程と、
前記半導体基板の上に、前記ベース接続領域及びエミッタ／ソース領域と電気的に接続するようにエミッタ／ソース電極を形成する工程と、
前記半導体基板に電子線を照射することにより、前記半導体基板の抵抗値が前記半導体基板に添加された不純物濃度で決まる抵抗値の２倍以上となるように、前記半導体基板に結晶欠陥を導入する工程とを備えていることを特徴とする半導体装置の製造方法。
【請求項８】
前記結晶欠陥を導入する工程は、前記半導体基板における前記リサーフ領域と反対側の面から電子線を照射することを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
第１導電型の半導体基板の上部に、第２導電型のリサーフ領域を選択的に形成する工程と、
前記半導体基板の上部に、前記リサーフ領域と隣接して第１導電型のベース領域を形成する工程と、
前記リサーフ領域の一部及び前記ベース領域の一部の上に跨るようにゲート絶縁膜及びゲート電極を順次積層し且つ選択的に形成する工程と、
前記ベース領域の上部に、前記ゲート電極と隣接して第２導電型のエミッタ／ソース領域を形成する工程と、
前記ベース領域の上部に、前記エミッタ／ソース領域に隣接して第１導電型のベース接続領域を形成する工程と、
前記リサーフ領域に前記ベース領域と離隔して第１導電型のコレクタ領域を形成する工程と、
前記半導体基板の上に、前記ベース接続領域及びエミッタ／ソース領域と電気的に接続するようにエミッタ／ソース電極を形成する工程と、
前記半導体基板にプロトンを照射することにより、前記半導体基板の抵抗値が前記半導体基板に添加された不純物濃度で決まる抵抗値の２倍以上となるように、前記半導体基板に結晶欠陥を導入する工程とを備えていることを特徴とする半導体装置の製造方法。
【請求項１０】
前記結晶欠陥を導入する工程は、前記半導体基板における前記リサーフ領域と反対側の面からプロトンを照射することを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記リサーフ領域に、前記コレクタ領域と隣接して第２導電型のドレイン領域を形成する工程をさらに備えていることを特徴とする請求項７〜１０のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特にスイッチング電源装置として使用され且つ主電流を繰り返し開閉する高耐圧半導体スイッチング素子である半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
電力変換機器又は電力制御機器等に用いられる電力用半導体装置には、電流のオンオフを切り換えるための高耐圧ＭＯＳ(metal-oxide-semiconduictor)トランジスタ等のスイッチング素子が広く用いられている。しかしながら、高出力用途では電力損失を極力減少させるためにオン時の電圧降下が小さいことが必要となるため、伝導度変調作用を有する絶縁ゲートバイポーラトランジスタ（insulator gate bipolar transisitor：以下、ＩＧＢＴと略す。）が適している。
【０００３】
以下、従来例として、横型ＩＧＢＴの構成及び動作を説明する（例えば、非特許文献１を参照。）。
【０００４】
図１７は従来例であって、厚さが１７０μｍの半導体基板に形成された横型ＩＧＢＴの断面構成を示している。
【０００５】
図１７に示すように、Ｐ型シリコン（Ｓｉ）よりなる半導体基板２０１の上部には、Ｎ型のリサーフ（RESURF）領域２０２が形成され、該リサーフ領域２０２と隣接してＰ型のベース領域２０４が形成されている。ベース領域２０４の内側で且つ上部には、リサーフ領域２０２よりも不純物濃度が高いＮ型のエミッタ／ソース領域２０５が形成されている。また、ベース領域２０４の内側には、エミッタ／ソース領域２０５と隣接し且つベース領域２０４よりも不純物濃度が高いＰ型のコンタクト領域２０８が形成されている。エミッタ／ソース領域２０５の上からベース領域２０４の上及びリサーフ領域２０２の一部の上には、ゲート絶縁膜２０６を介在させたポリシリコンからなるゲート電極２０７が形成されており、さらにリサーフ領域２０２の上部には、ベース領域２０４と間隔をおいたＰ型のコレクタ領域２１１が形成されている。
【０００６】
従来例に係る横型ＩＧＢＴは、半導体基板２０１の厚さを１７０μｍと薄くして、該半導体基板２０１の厚さ方向の抵抗を下げることにより、オフ時に裏面電極に流れるキャリアの数を増やしている。これにより、キャリアのライフタイムを制御するために導入される結晶欠陥を半導体基板２０１中に導入しなくてもターンオフ時間の短縮（高速化）が図られている。
【非特許文献１】第１９回ＩＳＰＳＤ（International Symposium on Power Semiconductor Devices & ICs）予稿集  Ｐ．２２５〜２２８，Ｍａｙ ２００７
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、前記従来の半導体装置は、半導体基板２０１の厚さを薄くすることによって、該半導体基板２０１の強度が著しく低下するため、半導体基板２０１におけるゲート電極２０７と反対側の面上に形成される裏面電極となる金属膜を成膜する工程等において、半導体基板２０１が割れるおそれがあり、これを回避するには、特殊な搬送設備や工法が必要となる。また、半導体基板２０１の厚さはリサーフ領域２０２と裏面電極との間のパンチスルー耐圧を決めているため、該半導体基板２０１を薄くすることは、得られるドレイン耐圧の低下を招く。さらには、半導体基板２０１の厚さを薄くすることは、半導体基板の横方向の抵抗の上昇に繋がり、ＩＧＢＴのオン抵抗が上昇するという問題もある。
【０００８】
本発明は、前記従来の問題を解決し、電力用の半導体装置において、十分な基板強度を確保しつつ、低オン抵抗且つ高耐圧でスイッチング速度を向上できるようにすることを目的とする。
【課題を解決するための手段】
【０００９】
前記の目的を達成するため、本発明は、半導体装置を半導体基板が持つ抵抗値の２倍以上の抵抗値となるように該半導体基板に結晶欠陥を導入する構成とする。
【００１０】
具体的に、本発明に係る半導体装置は、第１導電型の半導体基板と、半導体基板の上部に形成された第２導電型のリサーフ領域と、半導体基板の上部にリサーフ領域と隣接して形成された第１導電型のベース領域と、ベース領域にリサーフ領域と離隔して形成された第２導電型のエミッタ／ソース領域と、ベース領域にエミッタ／ソース領域と隣接して形成された第１導電型のベース接続領域と、エミッタ／ソース領域の上からベース領域の上及び少なくともリサーフ領域の上にわたって形成されたゲート絶縁膜と、ゲート絶縁膜の上に形成されたゲート電極と、リサーフ領域にベース領域と離隔して形成された第１導電型のコレクタ領域と、半導体基板の上に形成され且つベース接続領域及びエミッタ／ソース領域と電気的に接続されたエミッタ／ソース電極とを備え、半導体基板は、該半導体基板の抵抗値が半導体基板に添加された不純物濃度で決まる抵抗値の２倍以上となるように結晶欠陥が導入されていることを特徴とする。
【００１１】
本発明の半導体装置によると、半導体基板には該半導体基板の抵抗値が半導体基板に添加された不純物濃度で決まる抵抗値の２倍以上となるように結晶欠陥が導入されているため、半導体装置をオン状態からオフ状態に切り替えた際に、第１導電型の半導体基板に形成された結晶欠陥でキャリアを捕獲することができるので、電流の立ち下がり速度を高速化することができる。
【００１２】
本発明の半導体装置は、リサーフ領域にベース領域と離隔して形成された第２導電型のドレイン領域と、コレクタ領域及びドレイン領域と電気的に接続されたコレクタ／ドレイン電極をさらに備えていることが好ましい。
【００１３】
このようにすると、半導体装置に流れるコレクタ電流が比較的小さい場合には、本発明の半導体装置にＭＯＳＦＥＴ(metal-oxide-semiconduictor field effct transisitor)の動作をさせることができる。また、コレクタ電流が大きくなると、本発明の半導体装置にＩＧＢＴの動作をさせることができるため、１つの半導体装置でＭＯＳＦＥＴ及びＩＧＢＴの二種類を使い分けることができる。ＭＯＳＦＥＴはその特性上オンオフ速度が速く、ＩＧＢＴはＭＯＳＦＥＴと比べて立ち下がり速度が遅いという特性を持つが、ドレイン領域を備えた本発明によると、ＩＧＢＴをオフ状態とした際に、半導体基板中に形成された結晶欠陥でキャリアを捕獲することによって、電流の立ち下がり速度を高速化することができる。すなわち、低電流領域から高電流領域までの全域にわたってスイッチング損失を低減できる半導体装置を実現することができる。
【００１４】
本発明の半導体装置において、半導体基板の厚さは、２００μｍ以上であることが好ましい。
【００１５】
このようにすると、半導体基板に導入された結晶欠陥の総量が多くなるため、捕獲できるキャリアの量が増えるので、ＩＧＢＴ動作でのオフ時の立ち下がりをより高速に行えるようになる。また、第１導電型の半導体基板が厚いことは、第２導電型のリサーフ領域と裏面電極との間のパンチスルーを抑制する作用があるため、より高いコレクタ耐圧を有する半導体装置を実現することができる。その上、半導体基板の横方向の抵抗を低減できるため、オン時の抵抗を低減することもできる。さらには、半導体基板を取り扱う際にも十分な強度を有する厚さを有しているため、該半導体基板が割れる危険性を極めて小さくすることができる。
【００１６】
本発明の半導体装置において、リサーフ領域及びベース領域は、半導体基板と同様に結晶欠陥が導入されていることが好ましい。
【００１７】
このようにすると、リサーフ領域及びベース領域中においてもキャリアが結晶欠陥に捕獲されるため、電流の立ち下がり速度のさらなる高速化を図ることができる。
【００１８】
本発明の半導体装置において、リサーフ領域及びベース領域を含む半導体基板の厚さは、２０５μｍ以上であることが好ましい。
【００１９】
このようにすると、リサーフ領域を除く半導体基板の厚さだけで２００μｍ以上を確保できるため、より高耐圧化が図られる。
【００２０】
本発明の半導体装置において、コレクタ領域の不純物濃度は、ベース接続領域の不純物濃度よりも低濃度であることが好ましい。
【００２１】
一般に、半導体装置に生じるラッチアップを防止するには、ベース領域の接続抵抗を低くすることが望ましいことから、ベース接続領域は高濃度に設定する必要がある。これに対し、コレクタ領域はＩＧＢＴの場合はオン状態で正孔の注入源となるため、コレクタ領域を低濃度とすることによって余剰キャリアの生成が抑制されるので、ＩＧＢＴのオフ時の立ち下がり速度の高速化が可能となる。
【００２２】
本発明に係る第１の半導体装置の製造方法は、第１導電型の半導体基板の上部に、第２導電型のリサーフ領域を選択的に形成する工程と、半導体基板の上部に、リサーフ領域と隣接して第１導電型のベース領域を形成する工程と、リサーフ領域の一部及びベース領域の一部の上に跨るようにゲート絶縁膜及びゲート電極を順次積層し且つ選択的に形成する工程と、ベース領域の上部にゲート電極と隣接して第２導電型のエミッタ／ソース領域を形成する工程と、ベース領域の上部にエミッタ／ソース領域に隣接して第１導電型のベース接続領域を形成する工程と、リサーフ領域にベース領域と離隔して第１導電型のコレクタ領域を形成する工程と、半導体基板の上にベース接続領域及びエミッタ／ソース領域と電気的に接続するようにエミッタ／ソース電極を形成する工程と、半導体基板に電子線を照射することにより、半導体基板の抵抗値が半導体基板に添加された不純物濃度で決まる抵抗値の２倍以上となるように、半導体基板に結晶欠陥を導入する工程とを備えていることを特徴とする。
【００２３】
第１の半導体装置の製造方法によると、半導体基板に電子線を照射することにより、半導体基板の抵抗値が半導体基板に添加された不純物濃度で決まる抵抗値の２倍以上となるように半導体基板に結晶欠陥を導入するため、半導体装置がオン状態からオフ状態に切り替わった際に、この結晶欠陥がキャリアを捕獲するので、電流の立ち下がり速度を高速化することができ、その結果、高速なスイッチング動作が可能な半導体装置を実現することができる。
【００２４】
第１の半導体装置の製造方法において、結晶欠陥を導入する工程は、半導体基板におけるリサーフ領域と反対側の面から電子線を照射することが好ましい。
【００２５】
このようにすると、半導体基板の上部に形成されたベース領域とその上のゲート絶縁膜との界面に結晶欠陥が生成されることを抑制できるため、ベース領域とゲート絶縁膜との界面の結晶欠陥に起因するリーク電流を抑えることができる。
【００２６】
本発明に係る第２の半導体装置の製造方法は、第１導電型の半導体基板の上部に、第２導電型のリサーフ領域を選択的に形成する工程と、半導体基板の上部に、リサーフ領域と隣接して第１導電型のベース領域を形成する工程と、リサーフ領域の一部及びベース領域の一部の上に跨るようにゲート絶縁膜及びゲート電極を順次積層し且つ選択的に形成する工程と、ベース領域の上部にゲート電極と隣接して第２導電型のエミッタ／ソース領域を形成する工程と、ベース領域の上部にエミッタ／ソース領域に隣接して第１導電型のベース接続領域を形成する工程と、リサーフ領域にベース領域と離隔して第１導電型のコレクタ領域を形成する工程と、半導体基板の上にベース接続領域及びエミッタ／ソース領域と電気的に接続するようにエミッタ／ソース電極を形成する工程と、半導体基板にプロトンを照射することにより、半導体基板の抵抗値が半導体基板に添加された不純物濃度で決まる抵抗値の２倍以上となるように、半導体基板に結晶欠陥を導入する工程とを備えていることを特徴とする。
【００２７】
第２の半導体装置の製造方法によると、半導体基板にプロトンを照射することにより、半導体基板の抵抗値が半導体基板に添加された不純物濃度で決まる抵抗値の２倍以上となるように半導体基板に結晶欠陥を導入するため、半導体装置がオン状態からオフ状態に切り替わった際に、この結晶欠陥がキャリアを捕獲するので、電流の立ち下がり速度を高速化することができ、その結果、高速なスイッチング動作が可能な半導体装置を実現することができる。その上、プロトンを用いると、半導体基板の厚さの範囲内でプロトンの飛程の調整が可能であるため、半導体基板の所望の深さに注入量のピークを設定することにより、半導体基板の内部にのみ結晶欠陥を生成することが可能となる。
【００２８】
第２の半導体装置の製造方法において、結晶欠陥を導入する工程は、半導体基板におけるリサーフ領域と反対側の面からプロトンを照射することが好ましい。
【００２９】
このようにすると、半導体基板の上部に形成されたベース領域とゲート絶縁膜との界面にまでプロトンを到達させることなく、半導体基板の内部に結晶欠陥を導入できるため、ベース領域とゲート絶縁膜との界面におけるプロトンの照射欠陥に起因するリーク電流を抑えることができる。
【００３０】
第１又は第２の半導体装置の製造方法は、リサーフ領域に、コレクタ領域と隣接して第２導電型のドレイン領域を形成する工程をさらに備えていることが好ましい。
【００３１】
このようにすると、１つの半導体装置でＭＯＳＦＥＴ及びＩＧＢＴの二種類を使い分けることができる。
【発明の効果】
【００３２】
本発明に係る半導体装置及びその製造方法によると、低オン抵抗且つ高耐圧で高速スイッチングが可能な半導体装置を十分な強度を有する半導体基板により実現することができる。
【発明を実施するための最良の形態】
【００３３】
（第１の実施形態）
本発明に係る第１の半導体装置について図面を参照しながら説明する。
【００３４】
図１は本発明に係る半導体装置の一例であって、低濃度のリサーフ（RESURF:reduced surface field）領域を有する横型ＩＧＢＴ構造を採るパワートランジスタの断面構成を示している。
【００３５】
図１に示すように、不純物濃度が１×１０１４ｃｍ−３程度で、厚さが２００μｍ〜４００μｍのＰ型シリコン（Ｓｉ）からなる半導体基板１には、不純物濃度が１×１０１６ｃｍ−３〜５×１０１６ｃｍ−３程度で、その表面から深さが３μｍ〜５μｍ程度の領域にＮ型不純物層であるリサーフ領域２が形成され、リサーフ領域２と隣接して不純物濃度が１×１０１７ｃｍ−３程度のＰ型不純物層であるベース領域３が形成されている。
【００３６】
リサーフ領域２におけるベース領域３から離隔した領域には、不純物濃度が２×１０１６ｃｍ−３〜１×１０１７ｃｍ−３程度のＰ型不純物層であるコレクタ領域４が選択的に形成されている。
【００３７】
ベース領域３には、リサーフ領域２から離隔した領域に酸化シリコン（ＳｉＯ２）からなる素子分離膜５Ａが形成され、リサーフ領域２には、ベース領域３との接合部及びコレクタ領域４を除く領域にＳｉＯ２からなる素子分離膜５Ｂが形成されている。
【００３８】
半導体基板１におけるリサーフ領域２とベース領域３との接合部には該接合部に跨って酸化シリコン（ＳｉＯ２）からなるゲート絶縁膜６が形成され、該ゲート絶縁膜６の上には、ポリシリコンからなるゲート電極７が形成されている。なお、ゲート電極７はポリシリコンに限られず、シリサイドゲート又はメタルゲートを用いることができる。
【００３９】
また、ベース領域３には、不純物濃度が１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３程度の高濃度のＮ型拡散層であるエミッタ／ソース領域８がゲート絶縁膜７の端部と接するように形成されている。さらにベース領域３には、エミッタ／ソース領域８と隣接して、不純物濃度が１×１０１８ｃｍ−３〜１×１０１９ｃｍ−３程度の高濃度のＰ型拡散層であるベース接続領域１０が形成されている。
【００４０】
素子分離膜５Ａ、５Ｂ及びゲート電極７を含め半導体基板１の上には、例えば、後述するゲート配線とエミッタ／ソース電極とを分離するＳｉＯ２とＢＰＳＧ(boro-phspho-silicate glass)との積層膜からなる層間絶縁膜１１が形成されている。層間絶縁膜１１には、エミッタ／ソース領域８及びベース接続領域１０が共に電気的に接続される第１のコンタクト１３ａと、ゲート電極７と電気的に接続される第２のコンタクト１３ｂと、コレクタ領域４と電気的に接続される第３のコンタクト１３ｃとが形成されている。
【００４１】
層間絶縁膜１１の上には、それぞれアルミニウム合金からなり、第１のコンタクト１３ａと接続されたエミッタ／ソース電極１３Ａと、第２のコンタクト１３ｂと接続されたゲート配線１３Ｂと、第３のコンタクト１３ｃと接続されたコレクタ電極１３Ｃとが形成されている。
【００４２】
層間絶縁膜１１の上には、エミッタ／ソース電極１３Ａ、ゲート配線１３Ｂ及びコレクタ電極１３Ｃを覆うように、Ｓｉ３Ｎ４からなる保護膜（パッシベーション膜）１４が形成され、横型ＩＧＢＴを構成している。
【００４３】
本発明の特徴として、Ｐ型Ｓｉからなる半導体基板１には、添加されたＰ型不純物濃度により決定される抵抗値の２倍から４倍程度の抵抗値となるように、結晶欠陥が導入されている。
【００４４】
図２の電子線照射なし（△）に示すように、一般に、結晶欠陥が導入されていないＩＧＢＴをオン状態からオフ状態とした際の電流の立ち下がり時間は、キャリアの移動度に依存する。このため、従来の電流の立ち下がり時間（△）は、高温になる程長くなる傾向を示す。これに対し、本発明（○）においては、半導体基板に結晶欠陥を導入してキャリアのライフタイムを短くしているため、図２の電流の立ち下がり時間（○）に示すように、特に高温側で短くすることができる。
【００４５】
さらに、本願発明者らは、Ｐ型Ｓｉからなる半導体基板１に結晶欠陥を導入して、高温下での立ち下がり時間を短縮する場合において、図３に示すように、半導体基板１の厚さを２００μｍ以上に厚くすることにより、キャリアの捕獲中心となる結晶欠陥の総量を増やすことが、立ち下がり速度のさらなる高速化に有効であることを見出した。
【００４６】
横型ＩＧＢＴにおいて、半導体基板１の厚さを厚くすることは、まず、コレクタ耐圧の高耐圧化に有利である。すなわち、横型ＩＧＢＴのコレクタ耐圧はリサーフ領域２の横方向（基板面に平行な方向）の長さで決まるが、半導体基板１の厚さが薄くなると、リサーフ領域２と裏面電極（半導体基板１のゲート電極７と反対側の面に形成される電極）との間隔が小さくなるため、パンチスルーによって耐圧の低下を起こすおそれがある。従って、本発明のように、半導体基板１の厚さを２００μｍ以上とすれば、１２００Ｖ程度の耐圧でもパンチスルーが生じるおそれがない。
【００４７】
その上、半導体基板１の厚さを２００μｍ以上とすれば、横型ＩＧＢＴの製造が容易となるという効果もある。すなわち、半導体基板１の厚さを２００μｍ以上とすれば、半導体基板１を取り扱う際に十分な基板強度を確保できる。このため、半導体基板１の裏面に金属膜を蒸着するような素子形成後の工程において、該半導体基板１を破損する等の危険性を回避することができるので、製造歩留まりの向上を図ることができる。
【００４８】
なお、第１の実施形態においては、半導体基板１に対してのみ結晶欠陥が導入された例を説明したが、結晶欠陥の導入は半導体基板１に限られず、Ｎ型のリサーフ領域２とＰ型のベース領域３とに対しても結晶欠陥を導入すれば、リサーフ領域２及びベース領域３においてもキャリアのライフタイムを短くすることができるため、ＩＧＢＴのオフ時における電流の立ち下がり速度のさらなる高速化が図れる。
【００４９】
また、ＩＧＢＴは、寄生サイリスタ動作に起因するラッチアップを起こしやすい素子であり、このラッチアップを防止するには、Ｐ型のベース領域３の接続抵抗をできるだけ低減して該ベース領域３の電位の上昇を抑制することが望まれる。従って、Ｐ型のベース接続領域１０の不純物濃度は、前述のように１×１０１９ｃｍ−３程度の高濃度とする。これに対し、Ｐ型のコレクタ領域４はＩＧＢＴがオン状態の時の正孔の注入源となるため、図４に示すように、不純物濃度を１×１０１７ｃｍ−３程度又はそれ以下の低濃度として、余剰キャリアの生成を抑制することにより、電流の立ち下がり速度の高速化を図ることが可能となる。
【００５０】
なお、図１には、単純なリサーフ構造を有する半導体装置を示したが、図５の一変形例に示すように、Ｎ型のリサーフ領域２の内部、すなわちリサーフ領域２における素子分離膜５Ｂの直下の領域に、不純物濃度が２×１０１６ｃｍ−３〜１×１０１７ｃｍ−３程度に形成されたＰ型不純物層１５を設けてもよい。このように、Ｎ型のリサーフ領域２の一部をＰ型不純物層１５とＰ型の半導体基板１とにより上下から挟むことによって、リサーフ領域２を空乏化しやすくなる。これにより、図１に示した半導体装置と同一の耐圧が得られるリサーフ領域２の不純物濃度を図１の場合よりも高くすることができる。このため、ＩＧＢＴをオフ状態とした場合のリサーフ領域２内での正孔の消失時間を短くできるので、電流の立ち下がり速度をさらに高速化することができる。
【００５１】
（第１の製造方法）
以下、図１のように構成された第１の実施形態に係る半導体装置の第１の製造方法について図面を参照しながら説明する。
【００５２】
図６（ａ）〜図６（ｃ）、図７（ａ）〜図７（ｃ）、図８（ａ）〜図８（ｃ）及び図９は本発明の第１の実施形態に係る半導体装置の第１の製造方法の工程順の断面構成を示している。
【００５３】
まず、図６（ａ）に示すように、厚さが５００μｍ〜６５０μｍ程度で、不純物濃度が１×１０１４ｃｍ−３程度のＰ型Ｓｉからなる半導体基板１の上に、ＳｉＯ２からなる第１のマスク膜１０２を形成した後、第１のマスク膜１０２の上に、リサーフ領域と対応する領域に開口部を有する第１のレジストパターン（図示せず）を形成する。続いて、第１のレジストパターンをマスクとして第１のマスク膜１０２をエッチングし、その後、第１のレジストパターンを除去することにより、所望の第１のマスク膜１０２を形成する。続いて、第１のマスク膜１０２をマスクとして、リン（Ｐ＋）イオンを１×１０１２ｃｍ−２〜１×１０１３ｃｍ−２程度のドーズ量で半導体基板１に注入する。ここでは、半導体基板１の表面を保護するために、リサーフ領域と対応する領域に、ＳｉＯ２からなる薄い保護膜１０３を形成している。
【００５４】
次に、図６（ｂ）に示すように、リンイオンが注入された半導体基板１に対して１２００℃程度の窒素雰囲気で３時間から６時間程度の熱処理を行ってリンイオンを拡散することにより、深さが５μｍ程度で不純物濃度が１×１０１６ｃｍ−３〜５×１０１６ｃｍ−３程度のＮ型のリサーフ領域２を形成する。
【００５５】
次に、図６（ｃ）に示すように、半導体基板１の上の全面に、ＳｉＯ２膜１０４ａ及びＳｉ３Ｎ４膜１０４ｂからなる第２のマスク膜１０５を形成する。その後、第２のマスク膜１０５の上に、コレクタ領域と対応する領域に開口部を有する第２のレジストパターン１０６を形成する。続いて、第２のレジストパターン１０６をマスクとして、ボロン（Ｂ＋）イオンを１×１０１３ｃｍ−２〜５×１０１３ｃｍ−２程度のドーズ量で且つ第２のマスク膜１０５を貫通するように半導体基板１に注入する。
【００５６】
次に、図７（ａ）に示すように、第２のレジストパターン１０６を除去した後、素子分離膜の形成領域に開口部を有する第３のレジストパターンにより、第２のマスク膜１０５をパターニングする。続いて、パターニングされた第２のマスク膜１０５を含む半導体基板１の上に、ベース領域と対応する領域に開口部を有する第４のレジストパターン１０７を形成する。続いて、第４のレジストパターン１０７をマスクとして、ボロン（Ｂ＋）イオンを２×１０１２ｃｍ−２〜５×１０１２ｃｍ−２程度のドーズ量で且つ第２のマスク膜１０５を貫通するように半導体基板１に注入する。
【００５７】
次に、図７（ｂ）に示すように、第４のレジストパターン１０７を除去した後、ボロンイオンが注入された半導体基板１を酸化性雰囲気で熱酸化する。その後、第２のマスク膜１０５を除去する。これにより、素子分離膜５Ａ、５Ｂが形成されると共に、図６（ｃ））及び図７（ａ）で示す工程で注入されたボロンイオンがそれぞれ拡散され、不純物濃度が２×１０１６ｃｍ−３〜１×１０１８ｃｍ−３程度のベース領域３及びコレクタ領域４が形成される。
【００５８】
次に、図７（ｃ）に示すように、素子分離膜５Ａ、５Ｂが形成された半導体基板１の表面に、熱酸化法等によりＳｉＯ２からなるゲート絶縁膜６を形成する。続いて、半導体基板１の上の全面に、化学的気相堆積（ＣＶＤ）法等によりポリシリコン膜を堆積する。その後、ゲート電極形成パターンを有する第５のレジストパターン（図示せず）を用いて、ポリシリコン膜及びゲート絶縁膜６をエッチングによりパターニングする。これにより、ゲート絶縁膜は、リサーフ領域２とベース領域３との接合部に跨るように形成され、少なくともパターニングされたゲート絶縁膜６の上には、ポリシリコンからなるＩＧＢＴのゲート電極７が形成される。
【００５９】
次に、図８（ａ）に示すように、第５のレジストパターンを除去した後、ベース接続領域と対応する領域に開口部を有する第６のレジストパターン（図示せず）をマスクとして、ボロン（Ｂ＋）イオンを１×１０１５ｃｍ−２〜５×１０１５ｃｍ−２程度のドーズ量で半導体基板１に注入する。その後、第６のレジストパターンを除去し、所定の熱処理を行って、不純物濃度が１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３程度の高濃度のベース接続領域１０を形成する。
【００６０】
次に、図８（ｂ）に示すように、エミッタ／ソース領域と対応する領域に開口部を有する第７のレジストパターン（図示せず）及びゲート電極７をマスクとして、砒素（Ａｓ＋）イオンを１×１０１５ｃｍ−２〜８×１０１５ｃｍ−２程度のドーズ量で半導体基板１に注入する。その後、第７のレジストパターンを除去し、所定の熱処理を行って、不純物濃度が１×１０１８ｃｍ−３〜１×１０２１ｃｍ−３程度の高濃度のエミッタ／ソース領域８を形成する。なお、ベース接続領域１０とエミッタ／ソース領域８との形成順序は特に問われない。
【００６１】
次に、図８（ｃ）に示すように、ＣＶＤ法により、半導体基板１の上に素子分離膜５Ａ、５Ｂ及びゲート電極７を含む全面にわたって、ＳｉＯ２膜及びＢＰＳＧ膜を順次積層して層間絶縁膜１１を形成する。その後、堆積した層間絶縁膜１１に対して９００℃の温度で熱処理を行って、層間絶縁膜１１の表面を平坦化する。
【００６２】
続いて、コンタクトホール形成用の開口部を有する第８のレジストパターンをマスクとして、層間絶縁膜１１に対してエッチングを行って、ベース接続領域１０とエミッタ／ソース領域８とを共に露出する第１のコンタクトホール１１ａ、ゲート電極７を露出する第２のコンタクトホール１１ｂ及びコレクタ領域４を露出する第３のコンタクトホール１１ｃを形成する。続いて、第８のレジストパターンを除去した後、例えばスパッタ法により、各コンタクトホール１１ａ〜１１ｃが形成された層間絶縁膜１１の上に、ＡｌＳｉＣｕ等のアルミニウム（Ａｌ）を主成分とする合金膜を堆積する。このとき、各コンタクトホール１１ａ〜１１ｃに合金膜が充填されることにより、第１のコンタクト１３ａ、第２のコンタクト１３ｂ及び第３のコンタクト１３ｃがそれぞれ形成される。
【００６３】
続いて、堆積した合金膜の上に、配線パターン及び電極パターンを有する第９のレジストパターンを形成し、形成した第９のレジストパターンをマスクとして合金膜をパターニングすることにより、第１のコンタクト１３ａと接続されたエミッタ／ソース電極１３Ａと、第２のコンタクト１３ｂと接続されたゲート配線１３Ｂと、第３のコンタクト１３ｃと接続されたコレクタ電極１３Ｃとが形成される。
【００６４】
続いて、第９のレジストパターンを除去した後、プラズマＣＶＤ法により、配線及び電極が形成された層間絶縁膜１１の上に、ＳｉＮからなる保護膜１４を形成することにより、低濃度のＮ型のリサーフ領域２と該リサーフ領域２に形成されたＰ型のコレクタ領域４とを有する横型ＩＧＢＴ構造のパワートランジスタが得られる。
【００６５】
次に、図９に示すように、半導体基板１に対して保護膜１４側から、数１００ＫｅＶ〜数ＭｅＶ程度の加速エネルギーを持つ電子線を２００ｋＧｙ〜１０００ｋＧｙ程度の照射量で照射する。その後、電子線が照射された半導体基板１を３００℃〜４００℃の温度でアニールすることにより、半導体基板１中に結晶欠陥を導入すると共に、該半導体基板１とゲート絶縁膜６との界面等に形成された結晶欠陥を適度に回復させる。
【００６６】
ここで、図１０に電子線照射量と基板抵抗との関係を測定した測定結果を示す。図１０に示すように、電子線照射を行わない従来の場合と比べて、Ｐ型Ｓｉからなる半導体基板１の抵抗値が２倍から５倍になる程度の量の結晶欠陥が導入される。
【００６７】
半導体基板１に電子線を照射した後には、該半導体基板１における保護膜１４とは反対側の面を研削し、半導体基板１の厚さを２００μｍ〜４００μｍとする（裏面研磨）。
【００６８】
このように、第１の実施形態に係る第１の製造方法によると、半導体基板１に結晶欠陥を導入すると共に、その厚さを２００μｍ以上と厚くすることによって、前述したように、特に高温下でのＩＧＢＴのオフ時における電流の立ち下がり速度を高速化することができる。
【００６９】
なお、第１の製造方法においては、半導体基板１に結晶欠陥を導入する電子線の照射を半導体基板１の上面から行ったが、図１１の電子線照射量とＩＧＢＴのゲートをオフ状態とした状態でのリーク電流との関係に示すように、電子線の照射により形成されたゲート絶縁膜６とベース領域３との界面の結晶欠陥は、特に高温でのＩＧＢＴのリーク電流の要因となる。
【００７０】
従って、第１の製造方法の一変形例として、半導体基板１に対する電子線の照射を、半導体基板１の裏面から行って、ゲート絶縁膜６とベース領域３との界面の結晶欠陥の生成を抑制しながら、半導体基板１中に結晶欠陥を生成することにより、ＩＧＢＴにおける電流の立ち下がり速度の高速化を実現し且つリーク電流を低減することができ、より高性能なＩＧＢＴを得ることができる。
【００７１】
（第２の製造方法）
以下、図１のように構成された第１の実施形態に係る半導体装置の第２の製造方法について図面を参照しながら説明する。
【００７２】
図１２は本発明の第１の実施形態に係る半導体装置の第２の製造方法の一工程における断面構成を示している。
【００７３】
第２の製造方法の第１の製造方法との相違点は、半導体基板１に導入する結晶欠陥を電子線に代えてプロトン（Ｈ＋）を用いる点である。
【００７４】
図１２に示すように、第１の製造方法と同様に、図８（ｃ）に示す工程により、層間絶縁膜１１及び電極等を覆う保護膜１４を形成した後に、半導体基板１に対して保護膜１４側から、数ＭｅＶ〜数十ＭｅＶ程度の加速エネルギーを持つプロトン（Ｈ＋）を５×１０１０ｃｍ−２〜１×１０１２ｃｍ−２程度のドーズ量で照射する。その後、プロトンが照射された半導体基板１を３００℃〜４００℃の温度でアニールすることにより、半導体基板１中に結晶欠陥を導入する。これにより、Ｐ型Ｓｉからなる半導体基板１には、その抵抗値が２倍から５倍になる程度の量の結晶欠陥が導入される。
【００７５】
その後は、第１の製造方法と同様に、半導体基板１をその厚さが２００μｍ〜４００μｍとなるように研磨する。
【００７６】
このように、第２の製造方法においても、第１の製造方法と同様に、半導体基板１に結晶欠陥を導入すると共に、その厚さを２００μｍ以上と厚くすることによって、前述したように、特に高温下でのＩＧＢＴのオフ時における電流の立ち下がり速度を高速化することができる。
【００７７】
また、第２の製造方法においても、その一変形例として、半導体基板１に対するプロトンの照射を、半導体基板１の裏面から行って、ゲート絶縁膜６とベース領域３との界面の結晶欠陥の生成を抑制しながら、半導体基板１中に結晶欠陥を生成することにより、ＩＧＢＴにおける電流の立ち下がり速度の高速化を実現し且つリーク電流を低減することができ、より高性能なＩＧＢＴを得ることができる。
【００７８】
なお、プロトンは電子線と比べて飛程が短いため、半導体基板１の裏面から照射することにより、半導体基板１にのみ結晶欠陥を導入できるように、プロトンの飛程を調整することが電子線照射の場合と比べて容易であるため、より高性能なＩＧＢＴを得るのに適している。
【００７９】
（第２の実施形態）
以下、本発明に係る第２の半導体装置について図面を参照しながら説明する。
【００８０】
図１３は本発明に係る半導体装置の一例であって、低濃度のリサーフ領域を有し、横型ＭＯＳＦＥＴ及び横型ＩＧＢＴの特性を併せ持つパワートランジスタの平面構成を示し、図１４は図１３のＸIV−ＸIV線における断面構成を示し、図１５は図１３のＸＶ−ＸＶ線における断面構成を示している。
【００８１】
図１３〜図１５において、図１に示す構成要件と同一の構成要件には同一の符号を付すことにより説明を省略する。
【００８２】
図１３〜図１５に示すように、半導体基板１の上部に選択的に形成されたＮ型のリサーフ領域２の上部には、ゲート電極７から離隔した部分に形成されたＰ型のコレクタ領域４と隣接し、且つ、不純物濃度が１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３程度と高濃度のＮ型のドレイン領域９が形成されている。
【００８３】
すなわち、図１４に示す図１３のＸIV−ＸIV線における断面を含む部分は、横型のＩＧＢＴ構造を持ち、図１５に示す図１３のＸＶ−ＸＶ線における断面を含む部分は、横型のＭＯＳＦＥＴ構造を持つ。ここで、符号１３Ｃは、コレクタ領域４とドレイン領域９との両方に電気的に接続されるコレクタ／ドレイン電極である。
【００８４】
図１６に第２の実施形態に係る半導体装置の電流電圧（Ｉ−Ｖ）特性を示す。図１６からは、約２．２Ｖよりも低電圧側ではＭＯＳトランジスタの動作をすることにより高速に立ち上がり、約２．２Ｖよりも高電圧側ではＩＧＢＴの動作をすることにより高電流を得られることが分かる。
【００８５】
また、第１の実施形態と同様に、Ｐ型Ｓｉからなる半導体基板１には、そのＰ型不純物濃度から決まる抵抗値の２倍から４倍程度の抵抗値となるような結晶欠陥が導入されている。これにより、ＩＧＢＴのオフ時の電流の立ち下がり時間を短縮することができる。すなわち、ＭＯＳ動作で高速に立ち上がり、且つ急峻な立ち下がり特性を有するＩＧＢＴ動作に移行することによって、低オン抵抗でさらなる高速スイッチングを行えるようになる。
【００８６】
なお、第２の実施形態においても、半導体基板１のみならず、Ｎ型のリサーフ領域２とＰ型のベース領域３とに結晶欠陥を導入すれば、リサーフ領域２及びベース領域３においてもキャリアのライフタイムを短くすることができるため、オフ時における電流の立ち下がり速度のさらなる高速化が可能となる。
【産業上の利用可能性】
【００８７】
本発明に係る半導体装置及びその製造方法は、低オン抵抗且つ高耐圧で高速スイッチングが可能な半導体装置を十分な強度を有する半導体基板により実現でき、特に横型ＩＧＢＴ等の電力用半導体装置等に有用である。
【図面の簡単な説明】
【００８８】
【図１】本発明の第１の実施形態に係る半導体装置の一例（ＩＧＢＴ）を示す構成断面図である。
【図２】本発明の第１の実施形態に係る半導体装置と従来の半導体装置との電流の立ち下がり時間を比較したグラフである。
【図３】半導体装置における電流の立ち下がり時間の基板の厚さ及び温度依存性を示すグラフである。
【図４】半導体装置における電流の立ち下がり時間のコレクタ濃度及び温度依存性を示すグラフである。
【図５】本発明の第１の実施形態の一変形例に係る半導体装置（ＩＧＢＴ）を示す構成断面図である。
【図６】（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の第１の製造方法を示す工程順の断面図である。
【図７】（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の第１の製造方法を示す工程順の断面図である。
【図８】（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の第１の製造方法を示す工程順の断面図である。
【図９】本発明の第１の実施形態に係る半導体装置の第１の製造方法を示す一工程の断面図である。
【図１０】Ｐ型半導体基板の抵抗値における電子線照射量依存性を示すグラフである。
【図１１】ＩＧＢＴのリーク電流における電子線照射量及び温度依存性を示すグラフである。
【図１２】本発明の第１の実施形態に係る半導体装置の第２の製造方法を示す一工程の断面図である。
【図１３】本発明の第２の実施形態に係る半導体装置の一例を示す平面図である。
【図１４】図１３のＸIV−ＸIV線における断面図である。
【図１５】図１３のＸＶ−ＸＶ線における断面図である。
【図１６】本発明の第２の実施形態に係る半導体装置のＩ−Ｖ特性を示すグラフである。
【図１７】従来の半導体装置を示す構成断面図である。
【符号の説明】
【００８９】
１      半導体基板
２      リサーフ領域
３      ベース領域
４      コレクタ領域
５Ａ    素子分離膜
５Ｂ    素子分離膜
６      ゲート絶縁膜
７      ゲート電極
８      エミッタ／ソース領域
９      ドレイン領域
１０    ベース接続領域
１１    層間絶縁膜
１１ａ  第１のコンタクトホール
１１ｂ  第２のコンタクトホール
１１ｃ  第３のコンタクトホール
１３ａ  第１のコンタクト
１３ｂ  第２のコンタクト
１３ｃ  第３のコンタクト
１３Ａ  エミッタ／ソース電極
１３Ｂ  ゲート配線
１３Ｃ  コレクタ電極
１３Ｃ  コレクタ／ドレイン電極
１４    保護膜
１５    Ｐ型不純物層
１０２  第１のマスク膜
１０３  保護膜
１０４ａ  ＳｉＯ２膜
１０４ｂ  Ｓｉ３Ｎ４膜
１０５    第２のマスク膜
１０６    第２のレジストパターン
１０７    第４のレジストパターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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