(57)【要約】【課題】昇圧回路の消費電流の低減を図るとともに、高精度な昇圧回路制御が可能な半導体集積回路装置を提供する。【解決手段】メモリセルがアレイ状に配置されたメモリセルアレイと、メモリセルへのデータ書き込みを行うための内部電圧を出力する内部電圧発生回路と、前記内部電圧発生回路を制御する制御回路と、内部電圧を書き込み電圧としてメモリセルに与える書き込み回路とを備えた半導体集積回路装置であって、制御回路により、内部電圧を、メモリセルへのデータ書き込み時には、メモリセルへのデータ書き込みに必要な第１の電圧に制御し、書き込みベリファイ時には、第１の電圧よりも低い第２の電圧に制御する。【選択図】図５
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【特許請求の範囲】
【請求項１】
電気的書き換え可能なメモリセルが配列されたメモリセルアレイと、
電源電圧を昇圧した電圧を発生するための昇圧回路、及び前記昇圧回路の出力電圧をモニタ電圧として検出し、前記昇圧回路の出力電圧を所定のレベルに保持するべく前記昇圧回路をオンオフ制御する電圧検出回路を有し、前記昇圧回路の出力電圧を内部電圧として出力する内部電圧発生回路と、
前記内部電圧発生回路を制御する制御回路と、
前記メモリセルへのデータ書き込み時に前記内部電圧を書き込み電圧として前記メモリセルに与える書き込み回路と
を備え、
前記制御回路は、
前記内部電圧を、前記メモリセルへのデータ書き込み時に前記メモリセルへのデータ書き込みに必要な第１の電圧に制御し、前記データ書き込みに続く書き込みベリファイ時に前記第１の電圧よりも低い第２の電圧に制御する
ことを特徴とする半導体集積回路装置。
【請求項２】
前記電圧検出回路は、前記昇圧回路の出力電圧を出力する出力端子と接地端子の間に抵抗を直列接続した分圧比可変の分圧回路を有し、前記分圧回路の出力をモニタ電圧とする
ことを特徴とする、請求項１記載の半導体集積回路装置。
【請求項３】
前記制御回路は、前記メモリセルへのデータ書き込みとこれに続く書き込みベリファイとを複数回連続的に実行し、前のデータ書き込み時よりも後のデータ書き込み時の方の前記第１の電圧を増加させると共に、前記第１及び第２の電圧の差が一定となるように前記第２の電圧も増加させる
ことを特徴とする、請求項１記載の半導体集積回路装置。
【請求項４】
前記制御回路は、前記分圧回路に分圧比を決定するパラメータを出力し、
前記分圧回路は、前記分圧比を決定する複数のスイッチ素子を有し、前記制御回路から与えられたパラメータによって前記複数のスイッチ素子をオンオフさせて前記分圧比を可変することにより、
前記第１及び第２の電圧が可変制御される
ことを特徴とする、請求項２記載の半導体集積回路装置。
【請求項５】
前記制御回路は、前記メモリセルへのデータ書き込みとこれに続く書き込みベリファイとを前記書き込み電圧をステップアップさせながら複数回連続的に実行し、前のデータ書き込み時の前記第２の電圧から前記第１の電圧への立ち上がりタイミングよりも後のデータ書き込み時の前記第２の電圧から前記第１の電圧への立ち上がりタイミングの方が早くなるように前記第１及び第２の電圧を制御する
ことを特徴とする、請求項１記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、特に電源電圧を昇圧して内部電圧を発生させる昇圧回路を有する不揮発性半導体記憶装置等の半導体集積回路装置に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリ等の不揮発性半導体記憶装置では、データの書き込み及び消去動作において、電源電圧より高い内部電圧を必要とするため、内部電圧発生回路を備えている。この内部電圧発生回路は、電源電圧を内部電圧に昇圧させる昇圧回路と電圧検出回路とを有している。ここで、電圧検出回路は、昇圧回路の出力電圧を分圧して得られたモニタ電圧と所定の参照電圧とを比較増幅器で比較し、その結果の検出出力を昇圧回路にフィードバックするものである。電圧検出回路の検出出力は、昇圧回路に対して電源電圧の昇圧動作の開始／停止を制御する信号であり、昇圧回路の出力電圧を所定の内部電圧レベルに保持するために用いられている。さらに、従来の一般的なＮＡＮＤ型フラッシュメモリでは、書き込みシーケンス動作中、昇圧回路の出力電圧を、常に書き込み電圧レベル以上に保持している（例えば特許文献１参照）。
【０００３】
しかし、書き込みシーケンス動作には、書き込み動作と書き込みベリファイ動作が含まれ、書き込み電圧が実際に利用されるのは、書き込みシーケンス動作の中でも書き込み動作時だけである。したがって、このように昇圧回路が高い電圧を保持することは、電圧検出回路に電流が流れ続けることになり、消費電流の増大につながる。これは、特に１つのメモリセルに複数の閾値レベルを設定する多値記憶の場合、１回の書き込み動作に対して、複数回の書き込みベリファイ動作を繰り返すため、書き込みベリファイ時間が長くなり、この間に消費される無駄な電力が無視できない問題となる。
【０００４】
そこで、上記問題を解決する従来技術として特許文献２記載の技術がある。
【０００５】
この従来技術は、昇圧回路と電圧検出回路を活性化／非活性化させるために昇圧回路と電圧検出回路の電流流路に複数のスイッチング素子を有しており、書き込みベリファイ動作時においては、これらスイッチング素子をオフすることで、昇圧回路と電圧検出回路を非活性化し、消費電流の削減を図るものである。
【特許文献１】特開平１１−３５３８８９号公報
【特許文献２】特開２００７−８０４７８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、上述した従来技術を更に改善し、昇圧回路の消費電流の低減を図るとともに、より高精度な昇圧回路制御が可能な半導体集積回路装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一つの態様において半導体集積回路装置は、電気的書き換え可能なメモリセルが配列されたメモリセルアレイと、電源電圧を昇圧した電圧を発生するための昇圧回路、及び前記昇圧回路の出力電圧をモニタ電圧として検出し、前記昇圧回路の出力電圧を所定のレベルに保持するべく前記昇圧回路をオンオフ制御する電圧検出回路を有し、前記昇圧回路の出力電圧を内部電圧として出力する内部電圧発生回路と、前記内部電圧発生回路を制御する制御回路と、前記メモリセルへのデータ書き込み時に前記内部電圧を書き込み電圧として前記メモリセルに与える書き込み回路とを備え、前記制御回路は、前記内部電圧を、前記メモリセルへのデータ書き込み時に前記メモリセルへのデータ書き込みに必要な第１の電圧に制御し、前記データ書き込みに続く書き込みベリファイ時に前記第１の電圧よりも低い第２の電圧に制御する。
【発明の効果】
【０００８】
本発明によれば、昇圧回路の消費電流の低減を図るとともに、より高精度な昇圧回路制御が可能な半導体集積回路装置を提供することができる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照しながら、本発明に係る半導体集積回路装置の実施の形態について詳細に説明する。
【００１０】
[第１の実施形態]
図１に、本発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリの機能ブロック構成を示し、図２に、図１に示すメモリセルアレイ１の構成を示している。メモリセルアレイ１は、図２に示すように、ＮＡＮＤセルユニットＮＵを配列して構成されている。各ＮＡＮＤセルユニットＮＵは、電気的書き換え可能な複数個（図２の例では３２個）の不揮発性メモリセルＭＣ０−ＭＣ３１と、その両端部にビット線ＢＬを接続するための第１の選択ゲートトランジスタＳＧ１及びソース線ＣＥＬＳＲＣに接続するための第２の選択ゲートトランジスタＳＧ２を有する。
【００１１】
ＮＡＮＤセルユニットＮＵ内のメモリセルＭＣの制御ゲートは異なるワード線ＷＬ０−ＷＬ３１に接続される。第１及び第２の選択ゲートトランジスタＳＧ１及びＳＧ２のゲートはそれぞれ、ワード線と並行な第１及び第２の選択ゲート線ＳＧＤ及びＳＧＳに接続される。
【００１２】
１つのワード線ＷＬを共有するメモリセルＭＣの集合は、データ読み出し及び書き込みの単位となる１ページを構成する。ワード線ＷＬ０−ＷＬ３１を共有するＮＡＮＤセルユニットＮＵの集合は、データ消去の単位となる１ブロックＢＬＫを構成する。
【００１３】
図１に示すように、メモリセルアレイ１のワード線ＷＬを選択駆動するためのロウデコーダ２が配置され、ビット線ＢＬに接続されてデータ読み出し及び書き込みに供されるセンスアンプ／データラッチ３及びビット線ＢＬを選択するカラムデコーダ７が配置されている。
【００１４】
センスアンプ／データラッチ３は、１ページ分のセンスユニットＳＡＵを有する。各センスユニットＳＡＵは、例えば、メモリセルアレイ１の隣接する偶数番ビット線ＢＬｅと奇数番ビット線ＢＬｏとで共有される。この場合、偶数番ビット線ＢＬｅと奇数番ビット線ＢＬｏとはビット線選択トランジスタＱｅ、Ｑｏによりいずれか一方が選択されてセンスユニットＳＡＵに接続され、他方はシールド線として用いられる。
【００１５】
制御回路４は、Ｉ／Ｏバッファ５を介して外部から送られてきたコマンドをデコードし動作制御を行う。また、アドレスレジスタ６は、Ｉ／Ｏバッファ５を介して外部から送られてきたアドレスをロウデコーダ２及びカラムデコーダ７に転送する。
【００１６】
センスアンプ／データラッチ３に読み出されるページデータは、カラムデコーダ７により制御されて、Ｉ／Ｏバッファ５を介して外部に出力される。
【００１７】
外部から供給された書き込みデータは、Ｉ／Ｏバッファ５、制御回路４を介してセンスアンプ／データラッチ３に転送され、ページ単位でセルアレイ１に書き込まれる。
【００１８】
内部電圧発生回路８は、制御回路４により制御されて、動作に応じて電源電圧Ｖｃｃを昇圧した内部電圧Ｖｏｕｔを発生する。
【００１９】
図３に、第１の実施形態に係るＮＡＮＤ型フラッシュメモリの内部電圧発生回路８の構成を示す。内部電圧発生回路８は、昇圧回路１１と電圧検出回路（電圧リミッタ）１２を有している。
【００２０】
昇圧回路１１は、複数の転送段を有する周知のチャージポンプ回路により構成されている。
【００２１】
電圧検出回路１２は、昇圧回路１１の出力電圧Ｖｐｒｇを分圧する第１、第２及び第３の抵抗Ｒ１、Ｒ２及びＲ３の直列回路と、この直列回路の分圧点を選択するスイッチ素子ＳＷ１及びＳＷ２で構成された抵抗分圧回路１２ａと、その分圧した第１及び第２のモニタ電圧Ｖｍｏｎ１及びＶｍｏｎ２のいずれか一方と参照電圧Ｖｒｅｆとを比較する比較増幅器１２ｂを有する。第２の抵抗Ｒ２と第３の抵抗Ｒ３の接続点に現れる第１のモニタ電圧Ｖｍｏｎ１は、スイッチ素子ＳＷ１を介して比較増幅器１２ｂの負入力端子に入力される。第１の抵抗Ｒ１および第２の抵抗Ｒ２の接続点に現れる第２のモニタ電圧Ｖｍｏｎ２は、スイッチ素子ＳＷ２を介して比較増幅器１２ｂに入力される。スイッチ素子ＳＷ１は、書き込み動作時に活性化されるスイッチ素子制御信号ＳＷｐｒｇによってオンオフ制御される。スイッチ素子ＳＷ２は、書き込みベリファイ動作時に活性化されるスイッチ素子制御信号ＳＷｐｒｇｎによってオンオフ制御される。
【００２２】
比較増幅器１２ｂは、入力されたモニタ電圧Ｖｍｏｎ１又はＶｍｏｎ２が参照電圧Ｖｒｅｆよりも小さいときにＡＮＤゲート１２ｃをアクティブにする。ＡＮＤゲート１２ｃは、アクティブの期間中、クロック信号ＣＬＫを昇圧回路１１に出力する。
【００２３】
昇圧回路１１は、入力されたクロック信号ＣＬＫによって昇圧動作を行い、昇圧された出力電圧Ｖｐｒｇを出力する。昇圧回路１１での昇圧動作は、モニタ電圧Ｖｍｏｎ１又はＶｍｏｎ２が参照電圧Ｖｒｅｆを上回るまで続行される。
【００２４】
出力電圧Ｖｐｒｇは、書き込み動作時にスイッチ素子制御信号ＳＷｐｒｇでオン状態になるスイッチ素子ＳＷ３を介してロウデコーダ２に出力される。
【００２５】
図４に、本実施形態に係るメモリセルアレイ１へのデータの書き込みシーケンスを示す。
【００２６】
メモリセルＭＣへのデータ書き込みは、書き込み動作とデータ書き込みを確認する書き込みベリファイ動作により行われる。
【００２７】
書き込みシーケンスが開始されると（Ｓ１）、まず昇圧回路１１が活性化されると共に、スイッチ素子制御信号ＳＷｐｒｇが“Ｈ”になり（Ｓ２）、昇圧回路１１は、メモリセルＭＣへのデータの書き込みに必要な第１の電圧である書き込み電圧Ｖｐｒｇ１のレベルにまで昇圧した出力電圧Ｖｐｒｇを生成する。スイッチ素子ＳＷ３はオン状態にあるため、昇圧回路１１の出力電圧Ｖｐｒｇは、内部電圧発生回路８の出力Ｖｏｕｔとしてロウデコーダ２を介して、メモリセルアレイ１のワード線ＷＬに供給される。これにより書き込み動作が行われる（Ｓ３）。昇圧回路１１の出力電圧Ｖｐｒｇは、抵抗分圧回路１２ａで分圧されて第１のモニタ電圧Ｖｍｏｎ１となり、オン状態にあるスイッチ素子ＳＷ１を介して、比較増幅器１２ｂの負入力端子にフィードバック供給される。このモニタ電圧Ｖｍｏｎ１は、（Ｒ３）／（Ｒ１＋Ｒ２＋Ｒ３）×Ｖｐｒｇとなる。比較増幅器１２ｂでは、所定の参照電圧Ｖｒｅｆとモニタ電圧Ｖｍｏｎ１とを比較し、モニタ電圧Ｖｍｏｎ１が参照電圧Ｖｒｅｆ以下であった場合、昇圧回路１１を活性化する。これにより、昇圧回路１１の出力電圧Ｖｐｒｇは、第１の電圧である書き込み電圧Ｖｐｒｇ１（＝（Ｒ１＋Ｒ２＋Ｒ３）／Ｒ３×Ｖｒｅｆ）のレベルを保持する。
【００２８】
次の書き込みベリファイ動作（Ｓ４）では、スイッチ素子制御信号ＳＷｐｒｇ、ＳＷｐｒｇｎは、それぞれ“Ｌ”、“Ｈ”であるため、スイッチ素子ＳＷ３はオフ状態であり、昇圧回路１１の出力電圧Ｖｐｒｇはロウデコーダ２に供給されない。一方、抵抗分圧回路１２ａに供給された昇圧回路１１の出力電圧Ｖｐｒｇは抵抗分圧回路１２ａで分圧されて第２のモニタ電圧Ｖｍｏｎ２となり、オン状態にあるスイッチ素子ＳＷ２を介して、比較増幅器１２ｂの負入力端子に供給される。この時、モニタ電圧Ｖｍｏｎ２は、書き込み動作時のモニタ電圧Ｖｍｏｎ１よりも高い（Ｒ２＋Ｒ３）／（Ｒ１＋Ｒ２＋Ｒ３）×Ｖｐｒｇとなる。比較増幅器１２ｂでは、所定の参照電圧Ｖｒｅｆとモニタ電圧Ｖｍｏｎ２とを比較し、モニタ電圧Ｖｍｏｎ２が参照電圧Ｖｒｅｆ以下であった場合、昇圧回路１１を活性化する。これにより、昇圧回路１１の出力電圧Ｖｐｒｇは、第１の電圧である書き込み電圧Ｖｐｒｇ１よりも低い第２の電圧Ｖｐｒｇ２（＝（Ｒ１＋Ｒ２＋Ｒ３）／（Ｒ２＋Ｒ３）×Ｖｒｅｆ）を出力することになる。書き込みベリファイ動作で全てのメモリセルＭＣがパスしたら、昇圧回路を非活性化して（Ｓ５）、書き込みシーケンスを完了する（Ｓ６）。
【００２９】
図５は、本実施形態に係るＮＡＮＤ型フラッシュメモリの書き込みシーケンスと昇圧回路１１の出力電圧Ｖｐｒｇの関係を示すグラフである。本実施形態によれば、図５から明らかなように、書き込みベリファイ動作時に抵抗分圧回路１２ａに印加する電圧を低減しているので、抵抗分圧回路１２ａを流れる電流値を抑制することができ、消費電流の低減を図ることができる。しかも、書き込みシーケンス中は、昇圧回路１１、電圧検出回路１２共にアクティブ状態となっているので、書き込み電圧Ｖｐｒｇへの復帰も早いという効果がある。
【００３０】
[第２の実施形態]
図６に、第２の実施形態に係るＮＡＮＤ型フラッシュメモリの内部電圧発生回路１８の構成を示す。全体構成については、第１の実施形態における場合と同様である。
【００３１】
本実施形態が第１の実施形態と異なるのは、内部電圧発生回路１８の構成と、書き込みシーケンスである。
【００３２】
本実施形態では、内部電圧回路１８の電圧検出回路２２を構成する抵抗分圧回路２２ｄが次のように構成されている。昇圧回路１１の出力端と比較増幅回路１２ｂの負入力端子との間には抵抗Ｒ４が接続されている。比較増幅器１２ｂと接地端との間には、抵抗Ｒ５とはしご形回路２２ｅとの並列回路が接続されている。はしご形回路２２ｅは、抵抗Ｒ２１〜Ｒ２５の直列回路と、これら抵抗Ｒ２１〜Ｒ２５の両端及び各接続点と比較増幅器１２ｂの負入力端子との間にそれぞれ接続された抵抗Ｒ１０〜Ｒ１５及びスイッチ素子ＳＷ１０〜ＳＷ１５の直列回路とを有する。これらスイッチ素子ＳＷ１０〜ＳＷ１５のオンオフ状態の組み合わせではしご形回路２２ｅの合成抵抗を調整し、段階的にモニタ電圧Ｖｍｏｎを変更できる構成となっている。ここで、スイッチ素子ＳＷ１０〜ＳＷ１５をオンオフ制御する分圧比設定信号ＢＩＮＶＰＧＭは、制御回路４から与えられるパラメータである。このパラメータは、各スイッチ素子ＳＷ１０〜ＳＷ１５に１ビットずつ割り当てた複数ビット（図６の例では６ビット）で構成されている。
【００３３】
図７に、本実施形態に係るメモリセルアレイ１へのデータの書き込みシーケンスを示す。
【００３４】
書き込みシーケンスが開始されると（Ｓ１１）、昇圧回路１１が活性化され（Ｓ１２）、メモリセルＭＣへのデータ書き込みに必要な第１の電圧である書き込み電圧Ｖｐｒｇ１‐１のレベルにまで昇圧した出力電圧Ｖｐｒｇを生成する。スイッチ素子ＳＷ３はオン状態にあるため、昇圧回路１１の出力電圧Ｖｐｒｇは、内部電圧発生回路１８の出力Ｖｏｕｔとしてロウデコーダ２を介して、メモリセルアレイ１のワード線ＷＬに供給される。これにより書き込み動作がおこなわれる（Ｓ１３）。昇圧回路１１の出力電圧Ｖｐｒｇは、抵抗分圧回路２２ｄで分圧されてモニタ電圧Ｖｍｏｎとなり、比較増幅器１２ｂの負入力端子にフィードバック供給される。これにより昇圧回路１１の出力電圧Ｖｐｒｇは第１の電圧Ｖｐｒｇ１‐１のレベルに維持される。ここで、モニタ電圧Ｖｍｏｎは、制御回路４から与えられる分圧比設定信号ＢＩＮＶＰＲＧ＜５：０＞により設定される抵抗分圧回路２２ｄの分圧比で決定される。はしご形回路２２ｅの合成抵抗をＲＬとすると、モニタ電圧Ｖｍｏｎは、（Ｒ５／／ＲＬ）／（Ｒ４＋（Ｒ５／／ＲＬ））×Ｖｐｒｇとなる。例えば、分圧比設定信号ＢＩＮＶＰＲＧ＜５：０＞がＢ’１０００１０の場合、スイッチ素子ＳＷ１１及びＳＷ１５がオン状態となり、その他のスイッチ素子はオフ状態となるため、はしご形回路２２ｅの合成抵抗ＲＬは、（Ｒ１５／／（Ｒ１１＋Ｒ２２＋Ｒ２３＋Ｒ２４＋Ｒ２５））となる。
【００３５】
次の書き込みベリファイ動作（Ｓ１４）では、昇圧回路１１の出力電圧Ｖｐｒｇが、第２の電圧Ｖｐｒｇ２‐１に維持されるような分圧比設定信号ＢＩＮＶＰＲＧ＜５：０＞が制御回路４から与えらえる。この第２の電圧Ｖｐｒｇ２‐１は、先の書き込み動作（Ｓ１３）時の第１の電圧Ｖｐｒｇ１‐１よりも低いレベルの電圧となる。例えば、分圧比設定信号ＢＩＮＶＰＲＧ＜５：０＞がＢ’００００１０であった場合、はしご形回路２２ｅの合成抵抗ＲＬは、（Ｒ１１＋Ｒ２２＋Ｒ２３＋Ｒ２４＋Ｒ２５）となる。この場合、先の書き込み動作（Ｓ１３）時において分圧比設定信号ＢＩＮＶＰＲＧ＜５：０＞がＢ’１０００１０であった場合に比べ、高いレベルのモニタ電圧Ｖｍｏｎとなるため、如いては、第１の電圧Ｖｐｒｇ１‐１よりも低い第２の電圧Ｖｐｒｇ２‐１のレベルの昇圧回路１１の出力電圧Ｖｐｒｇが維持されることとなる。この状態において、メモリセルＭＣにデータが正しく書き込まれたことの検証（書き込みベリファイ）を行う（Ｓ１４）。
【００３６】
この検証の結果、メモリセルＭＣへのデータ書き込みが正常に行われていなかった場合、昇圧回路１１の出力電圧Ｖｐｒｇのレベルが、先の第１の電圧Ｖｐｒｇ１‐１より高いレベルの第１の電圧Ｖｐｒg１‐２に維持されるような分圧比設定信号ＢＩＮＶＰＲＧ＜５：０＞が制御回路４から与えられ（Ｓ１５）、再び書き込み動作（Ｓ１３）が行われる。さらには、その後、昇圧回路１１の出力電圧Ｖｐｒｇが第１の電圧Ｖｐｒｇ１‐２より低いレベルの第２の電圧Ｖｐｒｇ２‐２となるような分圧比設定信号ＢＩＮＶＰＲＧ＜５：０＞が制御回路４から与えられ、書き込みベリファイ動作（Ｓ１４）が行われる。
【００３７】
このように、本実施形態では、書き込み動作（Ｓ１３）及び書き込みベリファイ動作（Ｓ１４）が、昇圧回路１１の出力電圧Ｖｐｒｇをステップアップ（Ｓ１５)させながら、メモリセルＭＣに正常にデータが書き込まれるまで繰り返される。
【００３８】
以上の結果、メモリセルＭＣに正常にデータが書き込まれたことが検証できた場合、昇圧回路を非活性化させ（Ｓ１６）、書き込みシーケンスを終了する（Ｓ１７）。
【００３９】
本実施形態によれば、昇圧回路１１の出力電圧Ｖｐｒｇを、参照電圧Ｖｒｅｆの変更をすることなく、細かく調整することができる。
【００４０】
本実施形態に係る内部電圧発生回路８を用いて、以下のように様々な書き込みシーケンスを実現することができる。
【００４１】
図８、図９及び図１０は、それぞれ第３〜第５の実施形態における書き込みシーケンス及び分圧比設定信号ＢＩＮＶＰＧＭ＜５：０＞と昇圧回路１１の出力電圧Ｖｐｒｇの関係を示すグラフを示している。
【００４２】
［第３の実施形態］
図８は、第３の実施形態に係る２値ＮＡＮＤ型フラッシュメモリの書き込みシーケンスを示す。
【００４３】
この実施形態では、１回の書き込み動作（Ｓ１３）と１回の書き込みベリファイ動作（Ｓ１４）を１ステップとし、このステップが、メモリセルＭＣへのデータ書き込みが正常に行われるまで、昇圧回路１１の出力電圧Ｖｐｒｇを一定レベルずつ上昇させながら繰り返される。ここで、各ステップの書き込み動作（Ｓ１３）時及び書き込みベリファイ動作（Ｓ１４）時の昇圧回路１１の出力電圧Ｖｐｒｇである第１及び第２の電圧の差ΔＶｐｒｇを一定にした場合、先のステップの書き込みベリファイ動作（Ｓ１４）時の第２の電圧と次のステップの書き込み動作時の第１の電圧の差が一定となる。このような昇圧回路１１の出力電圧Ｖｐｒｇの制御をすることで、先のステップの書き込みベリファイ動作（Ｓ１４）時の第２の電圧から次のステップの書き込み動作（Ｓ１３）時の第１の電圧への昇圧回路１１の出力電圧Ｖｐｒｇの立ち上げ時間が一定になる。これにより書き込み動作（Ｓ１３）及び書き込みベリファイ動作（Ｓ１４）開始のタイミングを一定にすることができ、ステップごとのタイミング調整が不要となる。
【００４４】
［第４の実施形態］
図９は、第４の実施形態に係る多値ＮＡＮＤ型フラッシュメモリの書き込みシーケンスを示す。
【００４５】
本実施形態も図８に示した第３の実施形態の場合と同様に、先のステップの書き込みベリファイ動作（Ｓ１４）時及び次のステップの書き込み動作（Ｓ１３）時の昇圧回路１１の出力電圧Ｖｐｒｇである第１及び第２の電圧の差ΔＶｐｒｇが一定になるように、昇圧回路１１の出力電圧Ｖｐｒｇの制御をする。多値ＮＡＮＤ型フラッシュメモリにおいて、例えば１６値のＮＡＮＤ型フラッシュメモリの場合、１６個の閾値レベルによるデータ書き込みが必要となる。また、これにともなって書き込みベリファイ動作（Ｓ１４）が１ステップにつき１６回繰り返される。つまり、書き込みベリファイ動作（Ｓ１４）期間の書き込みシーケンス全体に占める割合が大きくなるため、２値ＮＡＮＤ型フラッシュメモリの場合と比べ、消費電流低減の効果をより大きく得ることができる。
【００４６】
［第５の実施形態］
図１０は、第５の実施形態に係る多値ＮＡＮＤ型フラッシュメモリの書き込みシーケンスを示す。
【００４７】
本実施形態では、各ステップの書き込み動作（Ｓ１３）時の第１の電圧である昇圧回路１１の出力電圧Ｖｐｒｇを一定レベルずつ増加させる一方、書き込みベリファイ動作（Ｓ１４）時の昇圧回路１１の出力電圧Ｖｐｒｇは、第２の電圧Ｖｐｒｇ２のレベルで一定である。本実施形態によれば、図９に示した第４の実施形態の場合に比べ、書き込みベリファイ動作（Ｓ１４）時の消費電流をより低く抑えることができる。この場合、先のステップの書き込みベリファイ動作（Ｓ１４）時の第２の電圧から次のステップの書き込み動作（Ｓ１３）時の第１の電圧への昇圧回路１１の出力電圧Ｖｐｒｇの立ち上がりに要する時間がΔＴ１、ΔＴ２、ΔＴ３、ΔＴ４とステップを繰り返すごとに長くなるが、第１の電圧Ｖｐｒｇ１の立上がりタイミング、すなわち制御回路４による分圧比設定信号ＢＩＮＶＰＧＭ＜５：０＞の転送タイミングをステップ毎に早めることにより、電源電圧Ｖｃｃを第１の電圧のレベルにまで昇圧するタイミングを調整することができる。
【図面の簡単な説明】
【００４８】
【図１】第１の実施形態に係るＮＡＮＤ型フラッシュメモリの機能ブロック図である。
【図２】同ＮＡＮＤ型フラッシュメモリのメモリセルアレイの構成図である。
【図３】同ＮＡＮＤ型フラッシュメモリの内部電圧発生回路の構成図である。
【図４】同ＮＡＮＤ型フラッシュメモリのデータ書き込みシーケンス図である。
【図５】同ＮＡＮＤ型フラッシュメモリの書き込みシーケンスと昇圧回路の出力電圧の関係を示すグラフである。
【図６】第２の実施形態に係るＮＡＮＤ型フラッシュメモリの内部電圧発生回路の構成図である。
【図７】同ＮＡＮＤ型フラッシュメモリのデータ書き込みシーケンス図である。
【図８】第３の実施形態に係る２値ＮＡＮＤ型フラッシュメモリの書き込みシーケンス及び分圧比設定信号と昇圧回路の出力電圧の関係の例を示すグラフである。
【図９】第４の実施形態に係る多値ＮＡＮＤ型フラッシュメモリの書き込みシーケンス及び分圧比設定信号と昇圧回路の出力電圧の関係の例を示すグラフである。
【図１０】第５の実施形態に係る２値ＮＡＮＤ型フラッシュメモリの書き込みシーケンス及び分圧比設定信号と昇圧回路の出力電圧の関係の他の例を示すグラフである。
【符号の説明】
【００４９】
１・・・メモリセルアレイ、２・・・ロウデコーダ、３・・・センスアンプ／データラッチ、４・・・制御回路、５・・・Ｉ／Ｏバッファ、６・・・アドレスレジスタ、７・・・カラムデコーダ、８、１８・・・内部電圧発生回路、１１・・・昇圧回路、１２、２２・・・電圧検出回路、１２ａ、２２ｄ・・・抵抗分圧回路、１２ｂ・・・比較増幅器、１２ｃ・・・ＡＮＤゲート、２２ｅ・・・はしご形回路。
【図１】
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【図２】
2009146467.tif 000004
【図３】
2009146467.tif 000005
【図４】
2009146467.tif 000006
【図５】
2009146467.tif 000007
【図６】
2009146467.tif 000008
【図７】
2009146467.tif 000009
【図８】
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【図９】
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【図１０】
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