(57)【要約】【課題】周辺回路と、オン抵抗の上昇が抑えられ、高いＥＳＤ耐量、およびラッチアップ耐量を有する横型高耐圧トランジスタとが混載された半導体装置を低コストで提供する。【解決手段】Ｎ型高濃度ソース領域１０７は、Ｎ型低濃度ソース領域１０５ｂよりも拡散層深さが深くなっている。また、Ｎ型低濃度ソース領域１０５ｂの拡散層の下側にＰ型基板コンタクト領域１１５ａが形成されている。Ｎ型ＭＯＳＦＥＴのＮ型ソース・ドレイン領域１０５ａと、横型高耐圧ＭＯＳトランジスタ領域２０３のＮ型低濃度ソース領域１０５ｂとは、同一工程によって形成され、Ｐ型ＭＯＳＦＥＴのＰ型ソース・ドレイン領域１０６と、Ｐ型基板コンタクト領域１１５ａ、１１５ｂとは、同一工程によって形成される。【選択図】図１
2009088449.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板上に、高耐圧トランジスタと、第２導電型のＭＯＳＦＥＴを含む周辺回路とが混載された半導体装置であって、
前記高耐圧トランジスタは、
前記半導体基板に形成された第２導電型の低濃度ドレイン領域と、
前記半導体基板に前記低濃度ドレイン領域から離間して形成された第２導電型の低濃度ソース領域と、
前記半導体基板における前記低濃度ドレイン領域と前記低濃度ソース領域との間の位置に、前記低濃度ドレイン領域から離間し、前記低濃度ソース領域と隣接して形成され、前記低濃度ソース領域よりも拡散層深さが深い第２導電型の高濃度ソース領域と、
前記低濃度ドレイン領域と前記高濃度ソース領域との間の前記半導体基板上に、当該半導体基板と絶縁されて形成されたゲート電極と、
前記低濃度ドレイン領域に形成された第２導電型の高濃度ドレイン領域と、
前記半導体基板上に、前記高濃度ドレイン領域に接続されるように形成されたドレイン電極と、
少なくとも前記低濃度ソース領域の下側界面に接する領域に形成された第１導電型の基板コンタクト領域と、
前記半導体基板上に、前記低濃度ソース領域に接続されるように形成されたソース電極とを備え、
前記低濃度ソース領域は、前記ＭＯＳＦＥＴのソース・ドレイン領域と、拡散層深さが等しいことを特徴とする半導体装置。
【請求項２】
請求項１の半導体装置において、
前記周辺回路は、第１導電型のＭＯＳＦＥＴをさらに含んでいることを特徴とする半導体装置。
【請求項３】
第１導電型の半導体基板上に、高耐圧トランジスタと、第２導電型のＭＯＳＦＥＴを含む周辺回路とが混載された半導体装置の製造方法であって、
前記半導体基板に前記高耐圧トランジスタの第２導電型の低濃度ドレイン領域を形成する工程（ａ）と、
前記半導体基板上にゲート絶縁膜を形成する工程（ｂ）と、
前記ゲート絶縁膜上に導電体層を形成する工程（ｃ）と、
前記導電体層をパターニングすることによってゲート電極を形成する工程（ｄ）と、
前記低濃度ドレイン領域内に第２導電型の高濃度ドレイン領域を形成する工程（ｅ）と、
前記半導体基板における前記ゲート電極を挟んで前記高濃度ドレイン領域と反対側の領域に第２導電型の高濃度ソース領域を形成する工程（ｆ）と、
前記高濃度ソース領域よりも前記ゲート電極から離れる側に、前記高濃度ソース領域と隣接し、前記高濃度ソース領域よりも拡散層深さの浅い第２導電型の低濃度ソース領域を形成する工程（ｇ）と、
少なくとも前記低濃度ソース領域の下側界面に接する領域に基板コンタクト領域を形成する工程（ｈ）と、
前記ＭＯＳＦＥＴのソース・ドレイン領域を形成する工程（ｉ）とを有し、
前記工程（ｇ）と前記工程（ｉ）とは同一工程であることを特徴とする半導体装置の製造方法。
【請求項４】
請求項３の半導体装置の製造方法において、
前記周辺回路は、第１導電型のＭＯＳＦＥＴをさらに含み、
当該製造方法は、前記第１導電型のＭＯＳＦＥＴのソース・ドレイン領域を形成する工程（ｊ）をさらに有し、
前記工程（ｈ）と前記工程（ｊ）とは同一工程であることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高耐圧ＭＯＳトランジスタと周辺回路を混載した半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
図８（ａ）、図８（ｂ）は、横型高耐圧ＭＯＳトランジスタと周辺回路を混載した従来の半導体装置の断面図である。図８（ａ)の横型高耐圧ＭＯＳトランジスタ領域２３の断面図は、図９に示す従来の横型高耐圧ＭＯＳトランジスタの平面図のａ−ａ線に沿う断面図である。図８（ｂ）は図９のｂ−ｂ線に沿う断面図である。なお、図９において、ソース電極、ソースコンタクト、ドレイン電極およびドレインコンタクトは省略している。
【０００３】
図８（ａ）の左側に示すように、従来の半導体装置においては、Ｐ型ＭＯＳ領域２２のＰ型シリコン基板１にＮウェル領域２が形成されている。そして、Ｐ型シリコン基板１およびＮウェル領域２上にゲート絶縁膜３が形成されており、ゲート絶縁膜３上にゲート電極４が形成されている。また、Ｎ型ＭＯＳ領域２１のゲート電極４の両側のＰ型シリコン基板１にＮ型ソース・ドレイン領域５が形成されている。Ｐ型ＭＯＳ領域２２のゲート電極４の両側のＮウェル領域２にＰ型ソース・ドレイン領域６が形成されている。
【０００４】
また、図８（ａ）の右側に示すように、横型高耐圧ＭＯＳトランジスタ領域２３のＰ型シリコン基板１には、Ｎ型低濃度ドレイン領域１１、およびＮ型低濃度ドレイン領域１１から離間して形成されたＮ型ソース領域１２が形成されている。Ｎ型低濃度ドレイン領域１１とＮ型ソース領域１２との間の基板表面には、チャンネル領域１３が形成されており、チャンネル領域１３上にはゲート絶縁膜３が形成されており、ゲート絶縁膜３上にはゲート電極４が形成されている。また、Ｎ型低濃度ドレイン領域１１内には、Ｎ型高濃度ドレイン領域１４が形成されている。さらに、ゲート電極４と離間して、Ｎ型ソース領域１２の下側にＰ型基板コンタクト領域１５ａが形成されている。
【０００５】
図８（ｂ）に示す図９のｂ−ｂ線に沿う断面図では、Ｐ型シリコン基板１に、Ｎ型低濃度ドレイン領域１１から離間してＰ型基板コンタクト領域１５ｂが形成されている。
【０００６】
図８（ａ）、（ｂ）に示すように、Ｎ型ＭＯＳ領域２１、Ｐ型ＭＯＳ領域２２、および横型高耐圧ＭＯＳトランジスタ領域２３において、Ｐ型シリコン基板１上には層間絶縁膜３０が形成されている。また、横型高耐圧ＭＯＳトランジスタ領域２３のＮ型高濃度ドレイン領域１４上に形成された層間絶縁膜３０の一部が開口しており、外部とＮ型高濃度ドレイン領域１４とを開口部を通じて接続するドレイン電極１６が形成されている。また、Ｎ型ソース領域１２上およびＰ型基板コンタクト領域１５ｂ上に形成された層間絶縁膜３０の一部も開口しており、外部とＮ型ソース領域１２およびＰ型基板コンタクト領域１５ｂとを開口部を通じて接続するソース電極１７が形成されている。Ｎ型ＭＯＳ領域２１、およびＰ型ＭＯＳ領域２２においても、それぞれのソース・ドレイン領域上の層間絶縁膜３０の一部が開口しており、開口部を通じてそれぞれのドレイン電極１８、およびソース電極１９が形成されている。
【０００７】
また、その製造時、Ｎ型ＭＯＳ領域２１のＮ型ソース・ドレイン領域５と横型高耐圧ＭＯＳトランジスタ領域２３のＮ型ソース領域１２は同一工程で形成される。さらにＰ型ＭＯＳ領域２２のＰ型ソース・ドレイン領域６と横型高耐圧ＭＯＳトランジスタ領域２３のＰ型基板コンタクト領域１５ａ、１５ｂは同一工程で形成される。
【特許文献１】特開２００１−３２００４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記従来の半導体装置において周辺回路をシュリンク（shrink）しようとした場合、Ｎ型ＭＯＳ、Ｐ型ＭＯＳともにゲート縮小によるパンチスルーが問題になってくる。
【０００９】
そこで、パンチスルー抑制のため、Ｎ型ＭＯＳ領域２１のＮ型ソース・ドレイン領域５の拡散層を浅くした場合、同一工程で形成される横型高耐圧ＭＯＳトランジスタ領域２３のＮ型ソース領域１２の拡散層も浅くなり、拡散抵抗の増大により横型高耐圧ＭＯＳトランジスタのオン抵抗が大きくなる問題がある。
【００１０】
また、パンチスルー抑制のため、Ｐ型ＭＯＳ領域２２のＰ型ソース・ドレイン領域６の拡散層深さを浅くした場合、同一工程で形成される横型高耐圧ＭＯＳトランジスタ領域２３のＰ型基板コンタクト領域１５ａ、１５ｂの拡散層も浅くなる。Ｐ型基板コンタクト領域１５ａ、１５ｂの拡散層が、高耐圧ＭＯＳトランジスタのＮ型ソース領域１２の拡散層より浅くなると、Ｎ型ソース領域１２の下に形成されるＰ型基板コンタクト領域１５ａがなくなる。すると、Ｎ型ソース領域１２の下の基板抵抗が大きくなり、Ｎ型低濃度ドレイン領域１１をコレクタ、Ｐ型シリコン基板１をベース、Ｎ型ソース領域１２をエミッタとした横型寄生バイポーラトランジスタがターンオンし易くなるため、静電気放電（ＥＳＤ：Electro Static Discharge）耐量、ラッチアップ耐量が低下する問題がある。
【００１１】
これらの問題を解決するためには、Ｎ型ＭＯＳ領域２１のＮ型ソース・ドレイン領域５の形成、Ｐ型ＭＯＳ領域２２のＰ型ソース・ドレイン領域６の形成、横型高耐圧ＭＯＳトランジスタ領域２３のＮ型ソース領域１２の形成、および横型高耐圧ＭＯＳトランジスタ領域２３のＰ型基板コンタクト領域１５ａ、１５ｂの形成を別工程とする方法が考えられる。しかし、この場合、４マスク工程が必要となり、コストが上昇する。
【００１２】
そこで、本発明は、周辺回路と、オン抵抗の上昇が抑えられ、高いＥＳＤ耐量、およびラッチアップ耐量を有する横型高耐圧トランジスタとが混載された半導体装置を低コストで提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記の課題を解決するため、請求項１の発明は、
第１導電型の半導体基板上に、高耐圧トランジスタと、第２導電型のＭＯＳＦＥＴを含む周辺回路とが混載された半導体装置であって、
前記高耐圧トランジスタは、
前記半導体基板に形成された第２導電型の低濃度ドレイン領域と、
前記半導体基板に前記低濃度ドレイン領域から離間して形成された第２導電型の低濃度ソース領域と、
前記半導体基板における前記低濃度ドレイン領域と前記低濃度ソース領域との間の位置に、前記低濃度ドレイン領域から離間し、前記低濃度ソース領域と隣接して形成され、前記低濃度ソース領域よりも拡散層深さが深い第２導電型の高濃度ソース領域と、
前記低濃度ドレイン領域と前記高濃度ソース領域との間の前記半導体基板上に、当該半導体基板と絶縁されて形成されたゲート電極と、
前記低濃度ドレイン領域に形成された第２導電型の高濃度ドレイン領域と、
前記半導体基板上に、前記高濃度ドレイン領域に接続されるように形成されたドレイン電極と、
少なくとも前記低濃度ソース領域の下側界面に接する領域に形成された第１導電型の基板コンタクト領域と、
前記半導体基板上に、前記低濃度ソース領域に接続されるように形成されたソース電極とを備え、
前記低濃度ソース領域は、前記ＭＯＳＦＥＴのソース・ドレイン領域と、拡散層深さが等しいことを特徴とする。
【００１４】
請求項１の発明により、低濃度ソース領域の拡散層深さが、ＭＯＳＦＥＴのソース・ドレイン領域の拡散層深さと等しいので、ＭＯＳＦＥＴのソース・ドレイン領域と高耐圧トランジスタの低濃度ソース領域とを同一工程によって形成でき、プロセスコストの上昇を抑えられる。そして、パンチスルー抑制のためにＭＯＳＦＥＴのソース・ドレイン領域の拡散層深さを浅くした場合、すなわち、第２導電型ＭＯＳをシュリンクした場合、低濃度ソース領域の拡散層深さも浅くなるが、低濃度ソース領域よりも拡散層深さの深い高濃度ソース領域の不純物濃度および拡散層深さを調整することにより、高耐圧トランジスタのオン抵抗の上昇を抑えることができる。
【００１５】
また、低濃度ソース領域の下側に基板コンタクト領域が形成されているので、基板抵抗の上昇が抑制され、横型高耐圧トランジスタのＥＳＤ耐量、ラッチアップ耐量の低下が抑えられる。
【００１６】
また、請求項２の発明は、
請求項１の半導体装置において、
前記周辺回路は、第１導電型のＭＯＳＦＥＴをさらに含んでいることを特徴とする。
【００１７】
請求項２の発明により、基板コンタクト領域と第１導電型のＭＯＳＦＥＴのソース・ドレイン領域とを同一工程によって形成できる。この場合、基板コンタクト領域の拡散層深さが低濃度ソース領域よりも深くなる範囲で、第１導電型のＭＯＳＦＥＴのソース・ドレイン領域の拡散層深さを浅くし、パンチスルーを抑制することができる。
【００１８】
また、請求項３の発明は、
第１導電型の半導体基板上に、高耐圧トランジスタと、第２導電型のＭＯＳＦＥＴを含む周辺回路とが混載された半導体装置の製造方法であって、
前記半導体基板に前記高耐圧トランジスタの第２導電型の低濃度ドレイン領域を形成する工程（ａ）と、
前記半導体基板上にゲート絶縁膜を形成する工程（ｂ）と、
前記ゲート絶縁膜上に導電体層を形成する工程（ｃ）と、
前記導電体層をパターニングすることによってゲート電極を形成する工程（ｄ）と、
前記低濃度ドレイン領域内に第２導電型の高濃度ドレイン領域を形成する工程（ｅ）と、
前記半導体基板における前記ゲート電極を挟んで前記高濃度ドレイン領域と反対側の領域に第２導電型の高濃度ソース領域を形成する工程（ｆ）と、
前記高濃度ソース領域よりも前記ゲート電極から離れる側に、前記高濃度ソース領域と隣接し、前記高濃度ソース領域よりも拡散層深さの浅い第２導電型の低濃度ソース領域を形成する工程（ｇ）と、
少なくとも前記低濃度ソース領域の下側界面に接する領域に基板コンタクト領域を形成する工程（ｈ）と、
前記ＭＯＳＦＥＴのソース・ドレイン領域を形成する工程（ｉ）とを有し、
前記工程（ｇ）と前記工程（ｉ）とは同一工程であることを特徴とする。
【００１９】
請求項３の発明により、工程（ｇ）と前記工程（ｉ）とは同一工程であるため、ＭＯＳＦＥＴのソース・ドレイン領域と、高耐圧トランジスタの低濃度ソース領域とが同一工程によって形成されるので、プロセスコストの上昇が抑えられる。そして、ＭＯＳＦＥＴのソース・ドレイン領域と低濃度ソース領域とは拡散層深さが等しくなる。このとき、パンチスルー抑制のためにＭＯＳＦＥＴのソース・ドレイン領域の拡散層深さを浅くした場合、すなわち、第２導電型ＭＯＳをシュリンクした場合、低濃度ソース領域の拡散層深さも浅くなるといえる。しかし、工程（ｆ）において、低濃度ソース領域よりも拡散層深さの深い高濃度ソース領域の不純物濃度および拡散層深さを調整することにより、高耐圧トランジスタのオン抵抗の上昇を抑えることができる。
【００２０】
また、工程（ｈ）において、低濃度ソース領域の下側に基板コンタクト領域が形成されるので、基板抵抗の上昇が抑制され、高耐圧トランジスタのＥＳＤ耐量、ラッチアップ耐量の低下が抑えられる。
【００２１】
また、請求項４の発明は、
請求項３の半導体装置の製造方法において、
前記周辺回路は、第１導電型のＭＯＳＦＥＴをさらに含み、
当該製造方法は、前記第１導電型のＭＯＳＦＥＴのソース・ドレイン領域を形成する工程（ｊ）をさらに有し、
前記工程（ｈ）と前記工程（ｊ）とは同一工程であることを特徴とする。
【００２２】
請求項４の発明により、工程（ｈ）と工程（ｊ）とは同一工程であるため、基板コンタクト領域と第１導電型のＭＯＳＦＥＴのソース・ドレイン領域とが同一工程によって形成されるので、プロセスコストの上昇が抑えられる。そして、この場合、基板コンタクト領域の拡散層深さが低濃度ソース領域よりも深くなる範囲で、第１導電型のＭＯＳＦＥＴのソース・ドレイン領域の拡散層深さを浅くし、パンチスルーを抑制することができる。
【発明の効果】
【００２３】
本発明により、周辺回路と、オン抵抗の上昇が抑えられ、高いＥＳＤ耐量、およびラッチアップ耐量を有する横型高耐圧トランジスタとが混載された半導体装置を低コストで得ることができる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の実施形態について、図面を参照して説明する。なお、以下の各実施形態において、他の実施形態と同様の機能を有する構成要素については同一の符号を付して説明を省略する。
【００２５】
《実施形態》
図１は本発明の実施形態に係る半導体装置の断面図である。図２は本発明の実施形態に係る横型高耐圧ＭＯＳトランジスタの平面図である。
【００２６】
本実施形態の半導体装置においては、Ｐ型（第１導電型）半導体基板（Ｐ型シリコン基板）１０１の上に、横型高耐圧ＭＯＳトランジスタと周辺回路とが混載されている。
【００２７】
図１（ａ）の左側に、周辺回路に含まれるＮ型（第２導電型）ＭＯＳ領域２０１およびＰ型ＭＯＳ領域２０２の断面、図１（ａ）の右側に、横型高耐圧ＭＯＳトランジスタ領域２０３の断面を示す。図１（ａ）の右側に示す横型高耐圧ＭＯＳトランジスタ領域２０３の断面は、図２に示す平面図のａ−ａ線に沿う断面である。図１（ｂ）の断面は、図２に示す平面図のｂ−ｂ線に沿う断面である。
【００２８】
図１（ａ）の左側に示すように、Ｐ型ＭＯＳ領域２０２のＰ型半導体基板１０１には、Ｎ型ウェル領域１０２が形成されている。そして、Ｐ型半導体基板１０１およびＮ型ウェル領域１０２上にゲート絶縁膜１０３が形成されており、ゲート絶縁膜１０３上にゲート電極１０４が形成されている。また、Ｎ型ＭＯＳ領域２０１のゲート電極１０４の両側のＰ型半導体基板１０１にＮ型ソース・ドレイン領域１０５ａが形成されている。Ｐ型ＭＯＳ領域２０２のゲート電極１０４の両側のＮ型ウェル領域１０２にＰ型ソース・ドレイン領域１０６が形成されている。上記のように構成されたＮ型ＭＯＳＦＥＴおよびＰ型ＭＯＳＦＥＴには、それぞれ、ドレイン電極１１８およびソース電極１１９が接続されている。
【００２９】
図１（ａ）の右側に示すように、横型高耐圧ＭＯＳトランジスタ領域２０３のＰ型半導体基板１０１には、Ｎ型低濃度ドレイン領域１１１が形成されている。
【００３０】
このＮ型低濃度ドレイン領域１１１から離間して、Ｎ型低濃度ソース領域１０５ｂが形成されている。Ｐ型半導体基板１０１上には、Ｎ型低濃度ソース領域１０５ｂに接続されるように、横型高耐圧トランジスタのソース電極１１７が形成されている。
【００３１】
また、Ｐ型半導体基板１０１におけるＮ型低濃度ドレイン領域１１１とＮ型低濃度ソース領域１０５ｂとの間の位置に、Ｎ型低濃度ドレイン領域１１１から離間し、Ｎ型低濃度ソース領域１０５ｂと隣接してＮ型高濃度ソース領域１０７が形成されている。Ｎ型高濃度ソース領域１０７は、Ｎ型低濃度ソース領域１０５ｂよりも拡散層深さが深くなっている。
【００３２】
Ｎ型低濃度ドレイン領域１１１とＮ型高濃度ソース領域１０７との間の基板表面には、チャンネル領域１１３が形成されており、チャンネル領域１１３上にはゲート絶縁膜１０３が形成されており、ゲート絶縁膜１０３上にゲート電極１０４が形成されている。つまり、ゲート電極１０４は、ゲート絶縁膜１０３によって、Ｐ型半導体基板１０１と絶縁されている。
【００３３】
Ｎ型低濃度ドレイン領域１１１内には、Ｎ型高濃度ドレイン領域１１４が形成されている。Ｐ型半導体基板１０１上には、Ｎ型高濃度ドレイン領域１１４に接続されるように、横型高耐圧トランジスタのドレイン電極１１６が形成されている。
【００３４】
また、ゲート電極１０４と離間して、Ｎ型低濃度ソース領域１０５ｂの拡散層の下側界面に接する領域にＰ型基板コンタクト領域１１５ａが形成されている。
【００３５】
図１（ｂ）に示すように、図２のｂ−ｂ線に沿う断面においては、Ｐ型半導体基板１０１にＮ型低濃度ドレイン領域１１１から離間して、Ｐ型基板コンタクト領域１１５ｂが形成されている。Ｐ型基板コンタクト領域１１５ｂは、Ｎ型高濃度ソース領域１０７およびＮ型低濃度ソース領域１０５ｂに隣接する領域に形成されている。
【００３６】
また、Ｎ型低濃度ソース領域１０５ｂは、Ｎ型ＭＯＳＦＥＴのＮ型ソース・ドレイン領域１０５ａと、拡散層深さが等しい。
【００３７】
本実施形態の半導体装置によると、横型高耐圧ＭＯＳトランジスタ領域２０３の飽和電流は、Ｎ型高濃度ソース領域１０７の不純物濃度および拡散層深さによって、実質的に決まる。したがって、Ｎ型高濃度ソース領域１０７の不純物濃度および拡散層深さを従来と同程度にすれば、従来より飽和電流は減少しない。
【００３８】
また、Ｎ型低濃度ソース領域１０５ｂの下側にＰ型基板コンタクト領域１１５ａが形成されるので、基板抵抗の上昇が抑制され、横型高耐圧トランジスタのＥＳＤ耐量、ラッチアップ耐量の低下が抑えられる。
【００３９】
また、Ｎ型低濃度ソース領域１０５ｂは、Ｎ型ＭＯＳＦＥＴのＮ型ソース・ドレイン領域１０５ａと、拡散層深さが等しいので、Ｎ型ＭＯＳＦＥＴのＮ型ソース・ドレイン領域１０５ａと、横型高耐圧ＭＯＳトランジスタ領域２０３のＮ型低濃度ソース領域１０５ｂとを同一工程によって形成できる。したがって、Ｎ型ＭＯＳＦＥＴのパンチスルーを抑制するためのマスク工程が必要とならない。そして、パンチスルー抑制のためにＮ型ＭＯＳＦＥＴのＮ型ソース・ドレイン領域１０５ａの拡散層深さが浅くされている場合、Ｎ型低濃度ソース領域１０５ｂの拡散層深さも浅くなるが、Ｎ型低濃度ソース領域１０５ｂと隣接して形成されるＮ型高濃度ソース領域１０７の不純物濃度および拡散層深さを調整することにより、横型高耐圧トランジスタのオン抵抗が大きくなるのを防止できる。
【００４０】
また、Ｎ型低濃度ソース領域１０５ｂが、拡散層深さが浅くなるように形成されているため、横型高耐圧トランジスタのＰ型基板コンタクト領域１１５ａを浅く形成することができる。したがって、Ｐ型基板コンタクト領域１１５ａ、１１５ｂとＰ型ソース・ドレイン領域１０６とを、拡散層深さが同じになるように同一工程によって形成する場合でも、Ｐ型ソース・ドレイン領域１０６の拡散層深さを浅くし、パンチスルーを抑制することができる。したがって、Ｐ型ＭＯＳＦＥＴのパンチスルーを抑制するためのマスク工程が必要とならない。
【００４１】
このように、本実施形態に係る半導体装置によると、微細なＭＯＳトランジスタで構成した周辺回路と、オン抵抗の上昇が抑えられ、高いＥＳＤ耐量、およびラッチアップ耐量を有する横型高耐圧トランジスタとを、プロセスコストを上昇させることなく半導体装置に混載することが可能となる。
【００４２】
次に、本実施形態に係る半導体装置の製造方法について、図３〜図７を参照しながら説明する。
【００４３】
まず、図３に示すように、Ｐ型ＭＯＳ領域２０２のＰ型半導体基板１０１にＮ型ウェル領域１０２を形成し、横型高耐圧ＭＯＳトランジスタ領域２０３のＰ型半導体基板１０１にＮ型低濃度ドレイン領域１１１を形成する（工程（ａ））。次に、Ｐ型半導体基板１０１およびＮ型低濃度ドレイン領域１１１上に選択的に素子分離領域１４０を形成する。次に、Ｐ型半導体基板１０１上にゲート絶縁膜１０３、Ｎ型導電体層を順に形成し、Ｎ型導電体層をパターニングすることによって、所望のゲート電極１０４を形成する（工程（ｂ）〜（ｄ））。
【００４４】
次に、図４に示すように、横型高耐圧ＭＯＳトランジスタ領域２０３のＮ型高濃度ドレイン領域１１４とＮ型高濃度ソース領域１０７とを開口するフォトレジスト１３１をマスクとして、４Ｅ１５〜１Ｅ１６／ｃｍ２程度のヒ素をイオン注入する。その後、フォトレジスト１３１を除去する。これにより、Ｎ型低濃度ドレイン領域１１１内に、Ｎ型高濃度ドレイン領域１１４が形成され、Ｐ型半導体基板１０１におけるゲート電極１０４を挟んでＮ型高濃度ドレイン領域１１４と反対側の領域にＮ型高濃度ソース領域１０７が形成される（工程（ｅ）、（ｆ））。
【００４５】
次に、図５に示すように、Ｎ型ＭＯＳ領域２０１のＮ型ソース・ドレイン領域１０５ａと横型高耐圧ＭＯＳトランジスタ領域２０３のＮ型低濃度ソース領域１０５ｂとを開口するフォトレジスト１３２をマスクとして、１Ｅ１５〜３Ｅ１５／ｃｍ２程度のヒ素をイオン注入する。その後、フォトレジスト１３２を除去する。これにより、Ｎ型高濃度ソース領域１０７よりもゲート電極１０４から離れる側に、Ｎ型高濃度ソース領域１０７と隣接し、Ｎ型高濃度ソース領域１０７よりも拡散層深さの浅いＮ型低濃度ソース領域１０５ｂが形成される。また、Ｎ型ＭＯＳ領域２０１にＮ型ソース・ドレイン領域１０５ａが形成される（工程（ｇ）、（ｉ））。
【００４６】
次に、図６に示すように、Ｐ型ＭＯＳ領域２０２のＰ型ソース・ドレイン領域１０６と横型高耐圧ＭＯＳトランジスタ領域２０３のＰ型基板コンタクト領域１１５ａ、１１５ｂとを開口するフォトレジスト１３３をマスクとして、１Ｅ１５〜５Ｅ１５／ｃｍ２程度のホウ素をイオン注入する。その後、フォトレジスト１３３を除去する。その後、９００℃〜１０００℃程度の熱処理を行なって、不純物を拡散させ、それぞれの領域を形成する。これにより、Ｎ型低濃度ソース領域１０５ｂと隣接する領域にＰ型基板コンタクト領域１１５ｂが形成され、Ｎ型低濃度ソース領域１０５ｂの一部の拡散層の下側界面に接する領域、すなわち、Ｎ型低濃度ソース領域１０５ｂの一部とオーバーラップする領域に、Ｐ型基板コンタクト領域１１５ａが形成される。また、Ｐ型ＭＯＳ領域２０２にＰ型ソース・ドレイン領域１０６が形成される（工程（ｈ）、（ｊ））。
【００４７】
次に、図７に示すように、層間絶縁膜１３０を堆積した後、公知の技術により各電極形成領域を開口し、各電極を形成する。これにより、図１に示す構造の半導体装置が得られる。
【００４８】
本実施形態に係る半導体装置の製造方法においては、前記のように、Ｎ型ＭＯＳＦＥＴのＮ型ソース・ドレイン領域１０５ａと、横型高耐圧ＭＯＳトランジスタ領域２０３のＮ型低濃度ソース領域１０５ｂとが同一工程によって形成され、Ｐ型ＭＯＳＦＥＴのＰ型ソース・ドレイン領域１０６と、Ｐ型基板コンタクト領域１１５ａ、１１５ｂとが同一工程によって形成される。
【００４９】
上記説明では、横型高耐圧ＭＯＳトランジスタ領域２０３のＮ型高濃度ドレイン領域１１４とＮ型高濃度ソース領域１０７、次に、Ｎ型ＭＯＳ領域２０１のＮ型ソース・ドレイン領域１０５ａと横型高耐圧ＭＯＳトランジスタ領域２０３のＮ型低濃度ソース領域１０５ｂ、次に、Ｐ型ＭＯＳ領域２０２のＰ型ソース・ドレイン領域１０６と横型高耐圧ＭＯＳトランジスタ領域２０３のＰ型基板コンタクト領域１１５ａ、１１５ｂ、の順にイオン注入を行なったが、順序不同であり、当該順序に限定されない。
【産業上の利用可能性】
【００５０】
本発明に係る半導体装置およびその製造方法は、周辺回路と、オン抵抗の上昇が抑えられ、高いＥＳＤ耐量、およびラッチアップ耐量を有する横型高耐圧トランジスタとが混載された半導体装置を低コストで得ることができるという効果を有し、例えば、高耐圧ＭＯＳトランジスタと周辺回路を混載した半導体装置およびその製造方法等として有用である。
【図面の簡単な説明】
【００５１】
【図１】本発明の実施形態に係る半導体装置の断面図である。
【図２】本発明の実施形態に係る横型高耐圧ＭＯＳトランジスタの平面図である。
【図３】本発明の実施形態に係る半導体装置の製造工程を示す断面図である。
【図４】本発明の実施形態に係る半導体装置の製造工程を示す断面図である。
【図５】本発明の実施形態に係る半導体装置の製造工程を示す断面図である。
【図６】本発明の実施形態に係る半導体装置の製造工程を示す断面図である。
【図７】本発明の実施形態に係る半導体装置の製造工程を示す断面図である。
【図８】従来の半導体装置の断面図である。
【図９】従来の半導体装置の横型高耐圧ＭＯＳトランジスタの平面図である。
【符号の説明】
【００５２】
１０１      Ｐ型半導体基板
１０２      Ｎ型ウェル領域
１０３      ゲート絶縁膜
１０４      ゲート電極
１０５ａ    Ｎ型ソース・ドレイン領域
１０５ｂ    Ｎ型低濃度ソース領域
１０６      Ｐ型ソース・ドレイン領域
１０７      Ｎ型高濃度ソース領域
１１１      Ｎ型低濃度ドレイン領域
１１３      チャンネル領域
１１４      Ｎ型高濃度ドレイン領域
１１５ａ、１１５ｂ      Ｐ型基板コンタクト領域
１１６      ドレイン電極
１１７      ソース電極
１１８      ドレイン電極
１１９      ソース電極
１３０      層間絶縁膜
１３１      フォトレジスト
１３２      フォトレジスト
１３３      フォトレジスト
１４０      素子分離領域
２０１      Ｎ型ＭＯＳ領域
２０２      Ｐ型ＭＯＳ領域
２０３      横型高耐圧ＭＯＳトランジスタ領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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