(57)【要約】【課題】  ＲａｐｉｄＩＯのような高速通信におけるスループットの低下を最小限に抑えることが可能な通信システムを提供する。【解決手段】  送信側機器から受信側機器に送信するデータに少なくとも特有のヘッダ情報を入れ込む処理が必要な特定の通信プロトコルを用いる通信システムにおいて、送信側機器１は、送信するデータを保持する第１の保持手段（ＦＩＦＯ部１３）と、第１の保持手段からの読出しタイミングをＤＭＡにて制御する第１のＤＭＡ制御手段（ＤＭＡ制御部１７）とを備えている。受信側機器２は、受信したデータを保持する第２の保持手段（ＦＩＦＯ部２３）と、第２の保持手段への書込みタイミングをＤＭＡにて制御する第２のＤＭＡ制御手段（ＤＭＡ制御部２７）とを備えている。【選択図】      図１
2009009250.tif 000002
【特許請求の範囲】
【請求項１】
送信側から受信側に送信するデータに少なくとも特有のヘッダ情報を入れ込む処理が必要な特定の通信プロトコルを用いる通信システムであって、
通信機器の送信側は、送信するデータを保持する第１の保持手段と、前記第１の保持手段からの読出しタイミングをＤＭＡ（Ｄｉｒｅｃｔ  Ｍｅｍｏｒｙ  Ａｃｃｅｓｓ）にて制御する第１のＤＭＡ制御手段とを有し、
前記通信機器の受信側は、受信したデータを保持する第２の保持手段と、前記第２の保持手段への書込みタイミングをＤＭＡにて制御する第２のＤＭＡ制御手段とを有することを特徴とする通信システム。
【請求項２】
前記第１のＤＭＡ制御手段は、前記特有のヘッダ情報を挿入するタイミングで前記第１の保持手段からのデータの読出しをせずに前記特有のヘッダ情報を前記送信するデータに埋め込むように制御することを特徴とする請求項１記載の通信システム。
【請求項３】
前記第２のＤＭＡ制御手段は、前記受信したデータに埋め込まれた前記特有のヘッダ情報を前記第２の保持手段に書込まないように制御することを特徴とする請求項２記載の通信システム。
【請求項４】
前記第１のＤＭＡ制御手段は、前記第１の保持手段に接続されるバスを切替えて前記第１の保持手段からの読出しタイミングをＤＭＡにて制御し、
前記第２のＤＭＡ制御手段は、前記第２の保持手段に接続されるバスを切替えて前記第２の保持手段への書込みタイミングをＤＭＡにて制御することを特徴とする請求項３記載の通信システム。
【請求項５】
通信機器から送信するデータに少なくとも特有のヘッダ情報を入れ込む処理が必要な特定の通信プロトコルを用いる通信システムであって、
前記通信機器は、送信するデータを保持する第１の保持手段と、受信したデータを保持する第２の保持手段と、前記第１の保持手段からの読出しタイミング及び前記第２の保持手段への書込みタイミングをＤＭＡ（Ｄｉｒｅｃｔ  Ｍｅｍｏｒｙ  Ａｃｃｅｓｓ）にて制御するＤＭＡ制御手段とを有することを特徴とする通信システム。
【請求項６】
前記ＤＭＡ制御手段は、前記特有のヘッダ情報を挿入するタイミングで前記第１の保持手段からのデータの読出しをせずに前記特有のヘッダ情報を前記送信するデータに埋め込むように制御することを特徴とする請求項５記載の通信システム。
【請求項７】
前記ＤＭＡ制御手段は、前記受信したデータに埋め込まれた前記特有のヘッダ情報を前記第２の保持手段に書込まないように制御することを特徴とする請求項６記載の通信システム。
【請求項８】
前記ＤＭＡ制御手段は、前記第１及び第２の保持手段に接続されるバスを切替えて前記第１の保持手段からの読出しタイミング及び前記第２の保持手段への書込みタイミングをＤＭＡにて制御することを特徴とする請求項７記載の通信システム。
【請求項９】
前記第１及び第２の保持手段は、ＦＩＦＯ（Ｆｉｒｓｔ  Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ）であることを特徴とする請求項１から請求項８のいずれか記載の通信システム。
【請求項１０】
前記通信プロトコルは、ＲａｐｉｄＩＯであることを特徴とする請求項１から請求項９のいずれか記載の通信システム。
【請求項１１】
請求項１から請求項１０のいずれかに記載の通信システムに用いることを特徴とする通信機器。
【請求項１２】
送信側から受信側に送信するデータに少なくとも特有のヘッダ情報を入れ込む処理が必要な特定の通信プロトコルを用いるデータ転送方法であって、
通信機器が、送信側において、送信するデータを保持する第１の保持手段からの読出しタイミングをＤＭＡ（Ｄｉｒｅｃｔ  Ｍｅｍｏｒｙ  Ａｃｃｅｓｓ）にて制御する第１のＤＭＡ制御処理を実行し、
前記通信機器が、受信側において、受信したデータを保持する第２の保持手段への書込みタイミングをＤＭＡにて制御する第２のＤＭＡ制御処理を実行することを特徴とするデータ転送方法。
【請求項１３】
前記通信機器が、前記第１のＤＭＡ制御処理において、前記特有のヘッダ情報を挿入するタイミングで前記第１の保持手段からのデータの読出しをせずに前記特有のヘッダ情報を前記送信するデータに埋め込むように制御することを特徴とする請求項１２記載のデータ転送方法。
【請求項１４】
前記通信機器が、前記第２のＤＭＡ制御処理において、前記受信したデータに埋め込まれた前記特有のヘッダ情報を前記第２の保持手段に書込まないように制御することを特徴とする請求項１３記載のデータ転送方法。
【請求項１５】
前記通信機器が、前記第１のＤＭＡ制御処理において、前記第１の保持手段に接続されるバスを切替えて前記第１の保持手段からの読出しタイミングをＤＭＡにて制御し、
前記第２のＤＭＡ制御処理において、前記第２の保持手段に接続されるバスを切替えて前記第２の保持手段への書込みタイミングをＤＭＡにて制御することを特徴とする請求項１４記載のデータ転送方法。
【請求項１６】
通信機器から送信するデータに少なくとも特有のヘッダ情報を入れ込む処理が必要な特定の通信プロトコルを用いるデータ転送方法であって、
前記通信機器が、送信するデータを保持する第１の保持手段からの読出しタイミング及び受信したデータを保持する第２の保持手段への書込みタイミングをＤＭＡ（Ｄｉｒｅｃｔ  Ｍｅｍｏｒｙ  Ａｃｃｅｓｓ）にて制御するＤＭＡ制御処理を実行することを特徴とするデータ転送方法。
【請求項１７】
前記通信機器が、前記ＤＭＡ制御処理において、前記特有のヘッダ情報を挿入するタイミングで前記第１の保持手段からのデータの読出しをせずに前記特有のヘッダ情報を前記送信するデータに埋め込むように制御することを特徴とする請求項１６記載のデータ転送方法。
【請求項１８】
前記通信機器が、前記ＤＭＡ制御処理において、前記受信したデータに埋め込まれた前記特有のヘッダ情報を前記第２の保持手段に書込まないように制御することを特徴とする請求項１７記載のデータ転送方法。
【請求項１９】
前記通信機器が、前記ＤＭＡ制御処理において、前記第１及び第２の保持手段に接続されるバスを切替えて前記第１の保持手段からの読出しタイミング及び前記第２の保持手段への書込みタイミングをＤＭＡにて制御することを特徴とする請求項１８記載のデータ転送方法。
【請求項２０】
前記第１及び第２の保持手段は、ＦＩＦＯ（Ｆｉｒｓｔ  Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ）であることを特徴とする請求項１２から請求項１９のいずれか記載のデータ転送方法。
【請求項２１】
前記通信プロトコルは、ＲａｐｉｄＩＯであることを特徴とする請求項１２から請求項２０のいずれか記載のデータ転送方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は通信システム、通信機器及びそれらに用いるデータ転送方法に関し、特にＲａｐｉｄＩＯのような高速通信におけるデータ転送に関する。
【背景技術】
【０００２】
ボード間通信においては、その通信の高速化を図るために、ＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ  Ｃｏｍｐｏｎｅｎｔ  Ｉｎｔｅｒｃｏｎｎｅｃｔ）等のパラレル通信からＰＣＩ  ＥｘｐｒｅｓｓやＲａｐｉｄＩＯのようにシリアル通信に移行しつつある。これと同様に、それらのボードの周辺回路も、上記の通信と同様に、高速で動作するようなものが求められている。
【０００３】
ここで、ＲａｐｉｄＩＯとは、コンピュータ内部の通信インタフェース（バス）の一種で、コンピュータの基板内部等で各種のチップ間を１０Ｇｂｐｓ以上の高速でつなぐことができる。また、ＲａｐｉｄＩＯは、高速なネットワーク通信に対応したルータやスイッチ等の通信機器で採用されており（例えば、特許文献１参照）、他にも高速なインタフェースが必要とされる特定用途の専用装置（組み込み機器）で使われている。
【０００４】
尚、ＲａｐｉｄＩＯは、パーソナルコンピュータ等で広く利用されているＰＣＩバスとの互換性も考慮されており、ＰＣＩ互換のコントローラを内蔵することで、古いＰＣＩ機器との共存も可能となっている。
【０００５】
【特許文献１】特開２００７−１２４６４５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明に関連するデータ転送方法では、ＲａｐｉｄＩＯのような特定のプロトコルにおいて特有のヘッダ情報等を入れ込むような処理が必要となっており、ＲａｐｉｄＩＯでは２５６ｂｙｔｅ毎にヘッダ情報が必要なため、ＣＰＵ（中央処理装置）からＦＩＦＯ（Ｆｉｒｓｔ  Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ）に直接アクセスしている。そのため、本発明に関連するデータ転送方法では、ＣＰＵからのデータ転送に時間がかかり、データのスループットが低いという課題がある。
【０００７】
そこで、本発明の目的は上記の問題点を解消し、ＲａｐｉｄＩＯのような高速通信におけるスループットの低下を最小限に抑えることができる通信機器、通信システム及びそれらに用いるデータ転送方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明による第１の通信システムは、送信側から受信側に送信するデータに少なくとも特有のヘッダ情報を入れ込む処理が必要な特定の通信プロトコルを用いる通信システムであって、
通信機器の送信側は、送信するデータを保持する第１の保持手段と、前記第１の保持手段からの読出しタイミングをＤＭＡ（Ｄｉｒｅｃｔ  Ｍｅｍｏｒｙ  Ａｃｃｅｓｓ）にて制御する第１のＤＭＡ制御手段とを備え、
前記通信機器の受信側は、受信したデータを保持する第２の保持手段と、前記第２の保持手段への書込みタイミングをＤＭＡにて制御する第２のＤＭＡ制御手段とを備えている。
【０００９】
本発明による第２の通信システムは、通信機器から送信するデータに少なくとも特有のヘッダ情報を入れ込む処理が必要な特定の通信プロトコルを用いる通信システムであって、
前記通信機器は、送信するデータを保持する第１の保持手段と、受信したデータを保持する第２の保持手段と、前記第１の保持手段からの読出しタイミング及び前記第２の保持手段への書込みタイミングをＤＭＡ（Ｄｉｒｅｃｔ  Ｍｅｍｏｒｙ  Ａｃｃｅｓｓ）にて制御するＤＭＡ制御手段とを備えている。
【００１０】
本発明による通信機器は、上記の第１の通信システムまたは第２の通信システムに用いることを特徴とする。
【００１１】
本発明による第１のデータ転送方法は、送信側から受信側に送信するデータに少なくとも特有のヘッダ情報を入れ込む処理が必要な特定の通信プロトコルを用いるデータ転送方法であって、
通信機器が、送信側において、送信するデータを保持する第１の保持手段からの読出しタイミングをＤＭＡ（Ｄｉｒｅｃｔ  Ｍｅｍｏｒｙ  Ａｃｃｅｓｓ）にて制御する第１のＤＭＡ制御処理を実行し、
通信機器が、受信側において、受信したデータを保持する第２の保持手段への書込みタイミングをＤＭＡにて制御する第２のＤＭＡ制御処理を実行している。
【００１２】
本発明による第２のデータ転送方法は、通信機器から送信するデータに少なくとも特有のヘッダ情報を入れ込む処理が必要な特定の通信プロトコルを用いるデータ転送方法であって、
前記通信機器が、送信するデータを保持する第１の保持手段からの読出しタイミング及び受信したデータを保持する第２の保持手段への書込みタイミングをＤＭＡ（Ｄｉｒｅｃｔ  Ｍｅｍｏｒｙ  Ａｃｃｅｓｓ）にて制御するＤＭＡ制御処理を実行している。
【発明の効果】
【００１３】
本発明は、上記のような構成及び動作とすることで、ＲａｐｉｄＩＯのような高速通信におけるスループットの低下を最小限に抑えることができるという効果が得られる。
【発明を実施するための最良の形態】
【００１４】
次に、本発明の実施の形態について図面を参照して説明する。図１は本発明の実施の形態による通信システムの構成を示すブロック図である。図１において、本発明の実施の形態による通信システムは、この場合、送信するデータに少なくとも特有のヘッダ情報を入れ込む処理が必要な特定の通信プロトコルであるＲａｐｉｄＩＯを用いる通信システムである。
【００１５】
つまり、本発明の実施の形態による通信システムでは、送信側機器１と受信側機器２との間で、高速シリアル通信として知られるＲａｐｉｄＩＯを用いて、２つのボードに搭載されたＣＰＵ１１，２１同士のボード間のデータ通信を行っている。
【００１６】
送信側機器１は、ＣＰＵ１１と、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）１２と、ＦＩＦＯ（Ｆｉｒｓｔ  Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ）部１３と、バス選択部（ＢＵＳ  ＳＥＬＥＣＴ）１４と、デュアルポートＲＡＭ（Ｄｕａｌ  Ｐｏｒｔ  ＲＡＭ）１５と、ＲａｐｉｄＩＯコア（ＲａｐｉｄＩＯ  ＣＯＲＥ）１６と、ＤＭＡ（Ｄｉｒｅｃｔ  Ｍｅｍｏｒｙ  Ａｃｃｅｓｓ）制御部（ＤＭＡ  Ｃｏｎｔｒｏｌｌｅｒ）１７とを備えている。
【００１７】
受信側機器２は、ＣＰＵ２１と、ＳＤＲＡＭ２２と、ＦＩＦＯ部２３と、バス選択部２４と、デュアルポートＲＡＭ２５と、ＲａｐｉｄＩＯコア２６と、ＤＭＡ制御部２７とを備えている。
【００１８】
ＣＰＵ１１，２１はＳＤＲＡＭ１２，２２上に展開されたデータをＤＭＡを用いてＦＩＦＯ部１３，２３に転送し、ＤＭＡ制御部１７，２７を用いてＦＩＦＯ部１３，２３への書込み及び読込みのタイミングを制御し、ＲａｐｉｄＩＯに必要なヘッダ情報を送信側機器１で挿入し、受信側機器２でそのヘッダ情報を検出してデータを受け取る。
【００１９】
送信側機器１において、ＣＰＵ１１はＤＭＡ制御部１７を用いてＦＩＦＯ部１３にデータを書込む。この時、ＤＭＡ制御部１７はデータにヘッダ情報を挿入するタイミングで、ＦＩＦＯ部１３からのデータの読出しを行わず、それと同時に、ヘッダ情報がデュアルポートＲＡＭ１５に書込まれるようにバス選択部１４を切替える。これによって、本実施の形態では、ＤＭＡ制御部１７の制御にてデータにヘッダ情報を埋め込んでＲａｐｉｄＩＯコア１６から受信側機器２に送信する。
【００２０】
受信側機器２において、ＤＭＡ制御部２７は送信側機器１からのヘッダ情報が埋め込まれたデータに対して、ヘッダ情報をＦＩＦＯ部２３に書込まないようにバス選択部２４を切替え、データをＦＩＦＯ部２３に書込むように制御する。
【００２１】
尚、ＣＰＵ１１，２１周辺の動作またはＲａｐｉｄＩＯ自体の動作については公知であり、また本発明と直接関係しないので、それらの説明については省略する。
【００２２】
図２は本発明の実施の形態による通信システムでのヘッダ情報の挿入を示す図である。図２においては、ＲａｐｉｄＩＯに必要なヘッダ情報を、送信側機器１にて２５６ｂｙｔｅ毎に挿入している状態を示している。
【００２３】
つまり、本発明の実施の形態では、送信側機器１において、２５６ｂｙｔｅ毎の「データ“００”，データ“０１”，・・・，データ“ＦＥ”，データ“ＦＦ”」に対して、それらの先頭に、ＲａｐｉｄＩＯに必要なヘッダ情報を挿入し、「“ヘッダ情報”，データ“００”，データ“０１”，・・・，データ“ＦＣ”，データ“ＦＤ”」、「“ヘッダ情報”，データ“ＦＥ”，データ“ＦＦ”，・・・，データ“ＦＡ”，データ“ＦＢ”」、「“ヘッダ情報”，データ“ＦＣ”，データ“ＦＤ”，・・・，データ“Ｆ８”，データ“Ｆ９”」、・・・として受信側機器２に送信する。
【００２４】
図３は本発明の実施の形態による通信システムにおけるデータ送信時の構成を示すブロック図であり、図４は本発明の実施の形態による通信システムにおけるデータ受信時の構成を示すブロック図である。これら図１〜図４を参照して本発明の実施の形態による通信システムにおけるデータ送受信時の動作について説明する。
【００２５】
送信側機器１において、ＣＰＵ１１は、ＳＤＲＡＭ１２のデータを、ＤＭＡ制御部１７を用いてＦＩＦＯ部１３のＦＩＦＯ１３１〜１３４に書き込むが、ＤＭＡ制御部１７はヘッダ情報を挿入するタイミングでＦＩＦＯ１３１〜１３４からのデータの読出しをせずに、ヘッダ情報を埋め込む。それと同時に、ＤＭＡ制御部１７はヘッダ情報がデュアルポートＲＡＭ１５に書き込まれるように、バス選択部１４の選択素子１４１〜１５６を制御してバスの切替えを行う。
【００２６】
これによって、本実施の形態では、ＤＭＡ制御部１７の制御にてヘッダ情報が埋め込まれてデュアルポートＲＡＭ１５に書き込まれたデータ（図２に示すデータ）が、デュアルポートＲＡＭ１５からＲａｐｉｄＩＯコア１６を経由して受信側機器２に送信される。
【００２７】
一方、受信側機器２において、ＤＭＡ制御部２７は送信側機器１からのヘッダ情報が埋め込まれたデータに対して、ヘッダ情報をＦＩＦＯ部２３のＦＩＦＯ２３１〜２３４に書込まないように、バス選択部２４の選択素子２４１〜２５６を制御してバスの切替えを行い、データをＦＩＦＯ部２３のＦＩＦＯ２３１〜２３４に書込む。
【００２８】
このように、本実施の形態では、ＲａｐｉｄＩＯのような高速通信に対して、上記のＦＩＦＯ部１３，２３、バス選択部１４，２４、デュアルポートＲＡＭ１５，２５に対してＤＭＡ制御部１７，２７にて通常のＤＭＡを行いながら、ＲａｐｉｄＩＯに必要なヘッダ情報を埋め込むことで、スループットの低下を最小限に抑えることができるという効果を奏する。
【００２９】
上述したように、本発明は、ＲａｐｉｄＩＯの通信速度を高速化するためにＣＰＵ１１，２１からのアクセスをＤＭＡ化し、データの２５６ｂｙｔｅ毎にヘッダ情報が必要なＲａｐｉｄＩＯのために、送信側のＦＩＦＯ部１３からの読出しタイミング及び受信側のＦＩＦＯ部２３への書込みタイミングをＤＭＡ制御部１７，２７にてコントロールすることで、連続するデータにヘッダ情報を挿入可能としている。
【００３０】
したがって、本発明は、ＣＰＵ１１からのデータ転送を２５６ｂｙｔｅ毎にヘッダ情報を挿入しながらＤＭＡすることによって、ＣＰＵ１１の処理時間を削減し、データのスループットを上げることができる。
【００３１】
尚、本実施の形態では、通信機器を送信側機器１、受信側機器２として説明したが、送信側機器１の構成及び受信側機器２の構成を合わせ持たせることも可能であり、これらに限定されない。その場合、ＤＭＡ制御部を送信側及び受信側それぞれの動作に共通に設けることも可能である。
【図面の簡単な説明】
【００３２】
【図１】本発明の実施の形態による通信システムの構成を示すブロック図である。
【図２】本発明の実施の形態による通信システムでのヘッダ情報の挿入を示す図である。
【図３】本発明の実施の形態による通信システムにおけるデータ送信時の構成を示すブロック図である。
【図４】本発明の実施の形態による通信システムにおけるデータ受信時の構成を示すブロック図である。
【符号の説明】
【００３３】
１  送信側機器
２  受信側機器
１１，２１  ＣＰＵ
１２，２２  ＳＤＲＡＭ
１３，２３  ＦＩＦＯ部
１４，２４  バス選択部
１５，２５  デュアルポートＲＡＭ
１６，２６  ＲａｐｉｄＩＯコア
１７，２７  ＤＭＡ制御部
１３１〜１３４，
２３１〜２３４  ＦＩＦＯ
１４１〜１５６，
２４１〜２５６  選択素子
【図１】
2009009250.tif 000003
【図２】
2009009250.tif 000004
【図３】
2009009250.tif 000005
【図４】
2009009250.tif 000006