(57)【要約】【課題】接続された半導体間におけるエラー機能評価を行う際に、エラー機能評価を行うための機器類を用意する必要がないテスト装置、高速シリアルコントローラ及び画像処理装置を提供する。【解決手段】ダウンストリーム通信の際に用いる第１の高速シリアルインターフェースと、アップストリーム通信の際に用いる第２の高速シリアルインターフェースと、第１の高速シリアルインターフェースの論理層を制御するダウンストリーム制御モジュールと、第２の高速シリアルインターフェースの論理層を制御するアップストリーム制御モジュールと、を備えた高速シリアルコントローラに内蔵され、高速シリアルインターフェースのエラー機能を評価する際に必要なエラーパケットを生成する機能と、生成したエラーパケットを、高速シリアルインターフェースへ出力する機能と、を有する。【選択図】図２
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【特許請求の範囲】
【請求項１】
ダウンストリーム通信の際に用いる第１の高速シリアルインターフェースと、アップストリーム通信の際に用いる第２の高速シリアルインターフェースと、前記第１の高速シリアルインターフェースの論理層を制御するダウンストリーム制御モジュールと、前記第２の高速シリアルインターフェースの論理層を制御するアップストリーム制御モジュールと、を備えた高速シリアルコントローラに内蔵されるテスト装置であって、
前記第１の高速シリアルインターフェース及び前記第２の高速シリアルインターフェースのエラー機能を評価するために必要なエラーパケットを生成する機能と、
該生成したエラーパケットを、前記第１の高速シリアルインターフェース及び前記第２の高速シリアルインターフェースへ出力する機能と、
を有することを特徴とするテスト装置。
【請求項２】
外部端末で選択された、前記エラーパケットとして生成するパケットデータの種類及び該生成したエラーパケットの出力先を、シリアルインターフェースを介して受け取り、
前記選択された種類のエラーパケットを生成し、該生成したエラーパケットを前記選択された出力先へ出力することを特徴とする請求項１記載のテスト装置。
【請求項３】
前記第１の高速シリアルインターフェース及び該第１の高速シリアルインターフェースからのアナログ信号をディジタル信号に変換する第１の物理層回路間、並びに、前記第２の高速シリアルインターフェース及び該第２の高速シリアルインターフェースからのアナログ信号をディジタル信号に変換する第２の物理層回路間に流れるパケットデータを取得する機能と、
前記取得したパケットデータを、外部端末が識別可能な形式に変換する機能と、
前記変換したデータを、シリアルインターフェースを介して前記外部端末へ出力する機能と、
を有することを特徴とする請求項１又は２記載のテスト装置。
【請求項４】
前記取得したパケットデータが、通信プロトコル上、正常なパケットデータであるか否かを判別する機能と、
該判別した結果を、前記シリアルインターフェースを介して前記外部端末へ出力する機能と、
を有することを特徴とする請求項３記載のテスト装置。
【請求項５】
ダウンストリーム通信の際に用いる第１の高速シリアルインターフェースと、
アップストリーム通信の際に用いる第２の高速シリアルインターフェースと、
前記第１の高速シリアルインターフェースの論理層を制御するダウンストリーム制御モジュールと、
前記第２の高速シリアルインターフェースの論理層を制御するアップストリーム制御モジュールと、を備えた高速シリアルコントローラであって、
前記高速シリアルコントローラ内部に、
前記第１の高速シリアルインターフェース及び前記第２の高速シリアルインターフェースのエラー機能を評価するために必要なエラーパケットを生成する機能と、
該生成したエラーパケットを、前記第１の高速シリアルインターフェース及び前記第２の高速シリアルインターフェースへ出力する機能と、
を有するエラーパケット生成手段を備えることを特徴とする高速シリアルコントローラ。
【請求項６】
前記エラーパケット生成手段は、
外部端末で選択された、前記エラーパケットとして生成するパケットデータの種類及び該生成したエラーパケットの出力先を、シリアルインターフェースを介して受け取り、
前記選択された種類のエラーパケットを生成し、該生成したエラーパケットを前記選択された出力先へ出力することを特徴とする請求項５記載の高速シリアルコントローラ。
【請求項７】
前記高速シリアルコントローラ内部に、
前記第１の高速シリアルインターフェース及び該第１の高速シリアルインターフェースからのアナログ信号をディジタル信号に変換する第１の物理層回路間、並びに、前記第２の高速シリアルインターフェース及び該第２の高速シリアルインターフェースからのアナログ信号をディジタル信号に変換する第２の物理層回路間に流れるパケットデータを取得する機能と、
前記取得したパケットデータを、外部端末が識別可能な形式に変換する機能と、
前記変換したデータを、シリアルインターフェースを介して前記外部端末へ出力する機能と、
を有するバス翻訳手段を備えることを特徴とする請求項５又は６記載の高速シリアルコントローラ。
【請求項８】
前記バス翻訳手段は、
前記取得したパケットデータが、通信プロトコル上、正常なパケットデータであるか否かを判別する機能と、
該判別した結果を、前記シリアルインターフェースを介して前記外部端末へ出力する機能と、
を有することを特徴とする請求項７記載の高速シリアルコントローラ。
【請求項９】
前記第１の高速シリアルインターフェース及び前記第２の高速シリアルインターフェースを介したパケットデータの転送方式は、ＰＣＩエクスプレスであることを特徴とする請求項５から８のいずれか１項に記載の高速シリアルコントローラ。
【請求項１０】
前記高速シリアルコントローラは、集積回路であることを特徴とする請求項５から９のいずれか１項に記載の高速シリアルコントローラ。
【請求項１１】
請求項１から４のいずれか１項に記載のテスト装置を有することを特徴とする画像処理装置。
【請求項１２】
請求項５から１０のいずれか１項に記載の高速シリアルコントローラを有することを特徴とする画像処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高速シリアル伝送方式のデータ入出力インターフェースの制御モジュールのエラー機能評価を行うテスト装置、高速シリアルコントローラ及び画像処理装置に関する。
【背景技術】
【０００２】
本発明に関連する技術例として、例えば特許文献１には、高速シリアルコントローラ内部のＰＨＹ回路とＬＩＮＣ回路間を接続するインターフェース部にテスト回路を接続し、インターフェース部に流れるパラレルデータを、テスト回路と接続されたシリアルテストＩ／Ｆ（インターフェース）により観測し、ＰＨＹに依存しない回路部分のデバッグを行う「高速シリアルコントローラ」が開示されている。この高速シリアルコントローラにおけるテスト回路は、データ生成回路と、データ転送回路とを備えており、ＬＩＮＣ回路を通して、生成したデータをＰＨＹ回路へ転送し、インターフェース部に流れるパラレルデータが正常に転送されているかを観測する。
【０００３】
特許文献１の発明は、テスト回路を具備した半導体内における機能評価を行うものである。すなわち、特許文献１の発明は、接続された半導体間で、正常なプロトコルでデータのやり取りが行われるかを観測する機能を有していない。
【０００４】
一方、以下に説明する本発明は、テスト回路を具備した半導体と、その半導体と接続された他の半導体回路とにおける機能評価を行うものである。すなわち、本発明は、接続された半導体間で、正常なプロトコルでデータのやり取りが行われるかを観測する機能を有している。
【特許文献１】特開２００４−２７１２８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
図６は、従来のエラー機能評価の環境を示す図である。図６に示す環境においては、高速シリアル伝送方式のデータ入出力インターフェースの制御モジュールのエラー機能評価をする際に、以下の課題がある。
【０００６】
エクササイザは、機能評価に必要なエラーパケットを生成するための計測器であり、プロトコルアナライザは、パケットのやりとりを観測したり、正常なプロトコルでパケットのやりとりをしているかどうかを判別したりするための計測器である。従来は、エラー機能評価を行うためには、これらの計測器を別途用意する必要があった。また、これらの計測器を用いてエラー機能評価を行うためには、図６の左側に示した評価ボードを別途用意する必要があった。
【０００７】
本発明は、上記事情に鑑みてなされたものであり、接続された半導体間におけるエラー機能評価を行う際に、エラー機能評価を行うための機器類（計測器や評価ボードなど）を用意する必要がないテスト装置、高速シリアルコントローラ及び画像処理装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
かかる目的を達成するために、本発明の第１のテスト装置は、ダウンストリーム通信の際に用いる第１の高速シリアルインターフェースと、アップストリーム通信の際に用いる第２の高速シリアルインターフェースと、第１の高速シリアルインターフェースの論理層を制御するダウンストリーム制御モジュールと、第２の高速シリアルインターフェースの論理層を制御するアップストリーム制御モジュールと、を備えた高速シリアルコントローラに内蔵されるテスト装置であって、第１の高速シリアルインターフェース及び第２の高速シリアルインターフェースのエラー機能を評価するために必要なエラーパケットを生成する機能と、生成したエラーパケットを、第１の高速シリアルインターフェース及び第２の高速シリアルインターフェースへ出力する機能と、を有することを特徴とする。
【０００９】
本発明の第２のテスト装置は、本発明の第１のテスト装置において、外部端末で選択された、エラーパケットとして生成するパケットデータの種類及び生成したエラーパケットの出力先を、シリアルインターフェースを介して受け取り、選択された種類のエラーパケットを生成し、生成したエラーパケットを選択された出力先へ出力することを特徴とする。
【００１０】
本発明の第３のテスト装置は、本発明の第１又は第２のテスト装置において、第１の高速シリアルインターフェース及び第１の高速シリアルインターフェースからのアナログ信号をディジタル信号に変換する第１の物理層回路間、並びに、第２の高速シリアルインターフェース及び第２の高速シリアルインターフェースからのアナログ信号をディジタル信号に変換する第２の物理層回路間に流れるパケットデータを取得する機能と、取得したパケットデータを、外部端末が識別可能な形式に変換する機能と、変換したデータを、シリアルインターフェースを介して外部端末へ出力する機能と、を有することを特徴とする。
【００１１】
本発明の第４のテスト装置は、本発明の第３のテスト装置において、取得したパケットデータが、通信プロトコル上、正常なパケットデータであるか否かを判別する機能と、判別した結果を、シリアルインターフェースを介して外部端末へ出力する機能と、を有することを特徴とする。
【００１２】
本発明の第１の高速シリアルコントローラは、ダウンストリーム通信の際に用いる第１の高速シリアルインターフェースと、アップストリーム通信の際に用いる第２の高速シリアルインターフェースと、第１の高速シリアルインターフェースの論理層を制御するダウンストリーム制御モジュールと、第２の高速シリアルインターフェースの論理層を制御するアップストリーム制御モジュールと、を備えた高速シリアルコントローラであって、高速シリアルコントローラ内部に、第１の高速シリアルインターフェース及び第２の高速シリアルインターフェースのエラー機能を評価するために必要なエラーパケットを生成する機能と、生成したエラーパケットを、第１の高速シリアルインターフェース及び第２の高速シリアルインターフェースへ出力する機能と、を有するエラーパケット生成手段を備えることを特徴とする。
【００１３】
本発明の第２の高速シリアルコントローラは、本発明の第１の高速シリアルコントローラにおいて、エラーパケット生成手段は、外部端末で選択された、エラーパケットとして生成するパケットデータの種類及び生成したエラーパケットの出力先を、シリアルインターフェースを介して受け取り、選択された種類のエラーパケットを生成し、生成したエラーパケットを選択された出力先へ出力することを特徴とする。
【００１４】
本発明の第３の高速シリアルコントローラは、本発明の第１又は第２の高速シリアルコントローラにおいて、高速シリアルコントローラ内部に、第１の高速シリアルインターフェース及び第１の高速シリアルインターフェースからのアナログ信号をディジタル信号に変換する第１の物理層回路間、並びに、第２の高速シリアルインターフェース及び第２の高速シリアルインターフェースからのアナログ信号をディジタル信号に変換する第２の物理層回路間に流れるパケットデータを取得する機能と、取得したパケットデータを、外部端末が識別可能な形式に変換する機能と、変換したデータを、シリアルインターフェースを介して外部端末へ出力する機能と、を有するバス翻訳手段を備えることを特徴とする。
【００１５】
本発明の第４の高速シリアルコントローラは、本発明の第３の高速シリアルコントローラにおいて、バス翻訳手段は、取得したパケットデータが、通信プロトコル上、正常なパケットデータであるか否かを判別する機能と、判別した結果を、シリアルインターフェースを介して外部端末へ出力する機能と、を有することを特徴とする。
【００１６】
本発明の第５の高速シリアルコントローラは、本発明の第１から第４のいずれか１つの高速シリアルコントローラにおいて、第１の高速シリアルインターフェース及び第２の高速シリアルインターフェースを介したパケットデータの転送方式は、ＰＣＩエクスプレスであることを特徴とする。
【００１７】
本発明の第６の高速シリアルコントローラは、本発明の第１から第５のいずれか１つの高速シリアルコントローラにおいて、高速シリアルコントローラは、集積回路であることを特徴とする。
【００１８】
本発明の第１の画像処理装置は、本発明の第１から第４のいずれか１つのテスト装置を有することを特徴とする。
【００１９】
本発明の第２の画像処理装置は、本発明の第１から第６のいずれか１つの高速シリアルコントローラを有することを特徴とする。
【発明の効果】
【００２０】
本発明によれば、接続された半導体間におけるエラー機能評価を行う際に、エラー機能評価を行うための機器類を用意する必要がなくなるという効果を奏する。
【発明を実施するための最良の形態】
【００２１】
以下、本発明を実施するための最良の形態について添付図面を参照して詳細に説明する。
【実施例】
【００２２】
本発明の一実施例であるＡＳＩＣ（ＬＳＩ、高速シリアルコントローラ）の構成について、図２を参照して説明をする。図２に示す本発明のＡＳＩＣ１０は、本発明のＡＳＩＣ１０と接続された他の半導体回路（例えば、図１のＡＳＩＣ１１やノースブリッジ１２）の機能評価を行うものであり、本発明のＡＳＩＣ１０と、接続された他の半導体回路との間で、正常なプロトコルでデータのやり取りが行われるかどうかを観測するものである。
【００２３】
アップストリーム制御モジュール１は、アップストリーム通信の際に用いられる第２の高速シリアルＩ／Ｆ（インターフェース）の論理層を制御する回路（ＩＰ）であり、第２のＰＨＹ３及び第２の高速シリアルＩ／Ｆを介して、外部高速シリアルコントローラや外部ＬＳＩ（例えば図１のＡＳＩＣ１１）と接続する。
【００２４】
ダウンストリーム制御モジュール２は、ダウンストリーム通信の際に用いられる第１の高速シリアルＩ／Ｆ（インターフェース）の論理層を制御する回路（ＩＰ）であり、第１のＰＨＹ４及び第１の高速シリアルＩ／Ｆを介して、ＣＰＵ周辺回路（例えば図１のノースブリッジ１２）と接続する。
【００２５】
第１の高速シリアルＩ／Ｆ及び第２の高速シリアルＩ／Ｆにおけるパケットデータの転送方式は、近年、高速シリアル伝送方式の主流となっているＰＣＩエクスプレスである。
【００２６】
第１のＰＨＹ４及び第２のＰＨＹ３は、ＰＣＩエクスプレスである第１の高速シリアルＩ／Ｆ及び第２の高速シリアルＩ／Ｆから転送されてきたアナログ信号（差動信号）をディジタル信号に変換する物理層回路である。
【００２７】
エラーパケット生成モジュール５は、デバッグシリアルＩ／Ｆ９を介して接続されたデバッグＰＣ８から、デバッグＰＣ８で選択されたパケットデータの種類及び出力先（転送先）を含むコマンドを受け取り、そのコマンドで選択されたパケットデータの種類に基づいて、エラー機能の評価に必要な一連のパケットデータ（エラーパケット）を生成する機能と、生成したエラーパケットを、上記コマンドで選択された出力先の制御モジュール（アップストリーム制御モジュール１、ダウンストリーム制御モジュール２）へ転送（出力）する機能と、を有するモジュールである。
【００２８】
セレクト回路６は、上記コマンドで選択された出力先に基づいて、アップストリーム制御モジュール１又はダウンストリーム制御モジュール２を決定する回路である。
【００２９】
バス翻訳モジュール７は、アップストリーム制御モジュール１と第２のＰＨＹ３の間、及び、ダウンストリーム制御モジュール２と第１のＰＨＹ４の間に流れるパケットを取得する機能と、その取得したパケットを、デバッグＰＣ８が識別／表示できるようなデータ形式に変換する機能と、その変換したデータを、デバッグシリアルＩ／Ｆ９を介して接続されたデバッグＰＣ８へ出力する機能と、を有する回路である。また、取得したパケットが、通信プロトコル上、正常なパケットであるか否かを判別する機能（高速シリアル／パケット転送方式の規格に沿った正常なデータ入出力を行っているか否かを判別する機能）と、その判別した結果を、デバッグシリアルＩ／Ｆ９を介して接続されたデバッグＰＣ８へ出力する機能と、を有する回路である。
【００３０】
なお、エラーパケット生成モジュール５及びバス翻訳モジュール７は、各モジュールが有する少なくとも１以上の機能をもって、高速シリアルインターフェースのテスト装置（テスト回路）として機能する。
【００３１】
デバッグＰＣ（パーソナルコンピュータ）８は、デバッグシリアルＩ／Ｆ９を介してＡＳＩＣ１０と接続された外部の情報処理端末装置である。このデバッグＰＣ８では、エラーパケット生成モジュール５で生成するパケットデータの種類、及び、エラーパケット生成モジュール５で生成したパケットデータの出力先（アップストリーム制御モジュール１orダウンストリーム制御モジュール２）の選択がユーザによって行われ、これら選択内容を含むコマンドを、デバッグシリアルＩ／Ｆ９を介してＡＳＩＣ１０へ送信する。また、デバッグＰＣ８では、バス翻訳モジュール７から受信したパケット及び判定結果を表示する。
【００３２】
以上説明したように、本発明のＡＳＩＣ（ＬＳＩ，高速シリアルコントローラ）は、図２に示す構成にすることにより、エラー機能を評価する際に、図６に示したプロトコルアナライザ／エクササイザ及び評価ボードを用意する必要がなくなる。
【００３３】
なお、上述した本発明のＡＳＩＣ（ＬＳＩ，高速シリアルコントローラ）１０は、図１に示すように、画像処理装置に組み込まれる。図１は、画像処理装置の構成を示す図である。図１中のＰＣＩエクスプレスは、図２に示す第１／第２の高速シリアルインターフェースに相当する。よって、アップストリーム制御モジュール１は、第２のＰＨＹ３及び第２の高速シリアルＩ／Ｆを介して、外部ＬＳＩであるＡＳＩＣ１１と接続する。また、ダウンストリーム制御モジュール２は、第１のＰＨＹ４及び第１の高速シリアルＩ／Ｆを介して、ＣＰＵ周辺回路であるノースブリッジ１２と接続する。
【００３４】
次に、本発明のＡＳＩＣの動作について、図５のフローチャート及び図３、図４のデータの流れ図を参照して説明する。図３では、ダウンストリーム制御モジュール２と、ＣＰＵ周辺回路（例えば図１のノースブリッジ１２）との間のパケットのやり取り（エラー機能）を評価する際のデータの流れを太線で示している。図４では、アップストリーム制御モジュール１と、外部ＬＳＩ（例えば図１のＡＳＩＣ１１）との間のパケットのやり取り（エラー機能）を評価する際のデータの流れを太線で示している。なお、図３及び図４中のステップ番号（例えば〈Ｓ１〉など）は、図５のフローチャートのステップ番号と対応している。
【００３５】
〈Ｓ１〉ユーザにより、デバッグＰＣ８において、評価したいエラー機能の選択（生成するエラーパケットの種類）、及び、そのエラーパケットの転送先（出力先）となる制御モジュール（アップストリーム制御モジュール１又はダウンストリーム制御モジュール２）の選択が行われると、デバッグＰＣ８は、それらの選択内容を含んだコマンドを、デバッグシリアルＩ／Ｆ９を介してＡＳＩＣ１０へ転送する。転送されたコマンドは、ＡＳＩＣ１０において、デバッグシリアルＩ／Ｆ９及びバス翻訳モジュール７を介して、エラーパケット生成モジュール５へ送られる。
【００３６】
〈Ｓ２〉エラーパケット生成モジュール５は、受信したコマンドの内容に基づいて、選択されたエラー機能評価に必要な一連のパケットを生成し、転送（出力）する。
【００３７】
〈Ｓ３〉セレクト回路６では、上記コマンドの内容に基づいて、選択された転送先の制御モジュール（アップストリーム制御モジュール１又はダウンストリーム制御モジュール２）を確定し、〈Ｓ２〉で生成／転送された一連のエラーパケットを、確定した制御モジュール（アップストリーム制御モジュール１又はダウンストリーム制御モジュール２）に転送（出力）する。
【００３８】
〈Ｓ４〉バス翻訳モジュール７は、制御モジュール―ＰＨＹ回路間に流れるパケットを取得し、転送（出力）した一連のパケットが正常に転送（出力）されているかどうかの判別をする。また、その判別結果（評価結果）を、デバッグシリアルＩ／Ｆ９を介してデバッグＰＣ８へ転送（出力）する。
【００３９】
〈Ｓ５〉バス翻訳モジュール７は、〈Ｓ４〉と同様の手段で、外部接続された半導体回路（図１に示すノースブリッジ１２またはＡＳＩＣ１１）から返ってきたパケットをデバッグＰＣ８へ転送（出力）する。
【００４０】
〈Ｓ６〉バス翻訳モジュール７は、〈Ｓ５〉で述べた一連のパケットがプロトコル上正常であるかどうかを判別し、その判別結果（評価結果）をデバッグＰＣ８へ転送（出力）する。
【００４１】
〈Ｓ７〉デバッグＰＣ８は、〈Ｓ４〉又は〈Ｓ６〉で述べた判別結果を表示する。
【００４２】
以上説明したように、本発明の実施例によれば、以下の効果を奏する。
第１の効果として、図６に示すような従来の環境では、エラー機能評価に必要なエラーパケットを生成するために、特定の計測器（エクササイザ）及び評価ボードを準備する必要があったが、本発明の実施例によれば、エラーパケットをＡＳＩＣ（ＬＳＩ、高速シリアルコントローラ）内部で生成することにより、パケットを生成する計測器及び評価ボードを準備する必要がなくなる。
【００４３】
第２の効果として、図６に示すような従来の環境では、パケットのやりとりを観測するために、特定の計測器（プロトコルアナライザ）を準備する必要があったが、本発明の実施例によれば、パケットのやりとりをデバッグＰＣ上で確認できるため、特定の計測器及び評価ボードを準備する必要がなくなる。
【００４４】
第３の効果として、図６に示すような従来の環境では、正常なプロトコルでパケットのやりとりをしているかどうかを判別するために、特定の計測器（プロトコルアナライザ）を準備する必要があったが、本発明の実施例によれば、ＡＳＩＣ内部で正常なプロトコルであるかどうかの判別をするため、特定の計測器を準備する必要がなくなる。
【００４５】
第４の効果として、図６に示すような従来の環境では、機能評価をする際に必要な一連のパケットを生成するために、デバッグＰＣ内の操作アプリ（計測器を操作するためのアプリケーション）でパケットをひとつひとつ手作業で入力する（操作アプリに設定する）必要があったが、本発明の実施例によれば、デバッグＰＣでエラー機能評価の種類を選択し、それに応じた一連のパケットをＡＳＩＣ内部で生成するため、パケットの設定の手間が省ける。
【００４６】
第５の効果として、エラー機能評価を行う機能をＡＳＩＣ内部に設けるため、高速シリアルインターフェース（ＰＣＩエクスプレス）の機能評価を行うことができる。
【００４７】
以上、本発明の実施例について説明したが、上記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々の変形が可能である。
【００４８】
例えば、上述した実施例における制御動作は、ハードウェア、または、ソフトウェア、あるいは、両者の複合構成によって実行することも可能である。
【００４９】
なお、ソフトウェアによる処理を実行する場合には、処理シーケンスを記録したプログラムを、専用のハードウェアに組み込まれているコンピュータ内のメモリにインストールして実行させるか、あるいは、各種処理が実行可能な汎用コンピュータにプログラムをインストールして実行させることが可能である。
【００５０】
例えば、プログラムは、記録媒体としてのハードディスクやＲＯＭ（Read Only Memory）に予め記録しておくことが可能である。
【００５１】
あるいは、プログラムは、フロッピー（登録商標）ディスク、ＣＤ−ＲＯＭ(Compact Disc Read Only Memory)，ＭＯ(Magneto optical)ディスク，ＤＶＤ(Digital Versatile Disc)、磁気ディスク、半導体メモリなどのリムーバブル記録媒体に、一時的、あるいは、永続的に格納（記録）しておくことが可能である。
【００５２】
このようなリムーバブル記録媒体は、いわゆるパッケージソフトウエアとして提供することが可能である。
【００５３】
なお、プログラムは、上述したようなリムーバブル記録媒体からコンピュータにインストールする他、ダウンロードサイトから、コンピュータに無線転送したり、ＬＡＮ(Local Area Network)、インターネットといったネットワークを介して、コンピュータに有線で転送したりし、コンピュータでは、転送されてきたプログラムを受信し、内蔵するハードディスク等の記録媒体にインストールすることが可能である。
【００５４】
また、上記実施例で説明した処理動作に従って時系列的に実行されるのみならず、処理を実行する装置の処理能力、あるいは、必要に応じて並列的にあるいは個別に実行するように構築することも可能である。
【産業上の利用可能性】
【００５５】
本発明は、高速シリアル伝送方式のデータ入出力インターフェースの制御モジュールのエラー機能評価を行う装置・機器、システム・方式、方法、プログラム等に適用できる。
【図面の簡単な説明】
【００５６】
【図１】本発明の画像処理装置の実施例に係る構成を示すブロック図である。
【図２】本発明のＡＳＩＣ（ＬＳＩ、高速シリアルコントローラ）の実施例に係る構成を示すブロック図である。
【図３】本発明のＡＳＩＣ（ＬＳＩ、高速シリアルコントローラ）の実施例に係り、ダウンストリーム制御モジュールと、ＣＰＵ周辺回路との間のパケットのやり取り（エラー機能）を評価する際のデータの流れを示す図である。
【図４】本発明のＡＳＩＣ（ＬＳＩ、高速シリアルコントローラ）の実施例に係り、アップストリーム制御モジュールと、外部ＬＳＩとの間のパケットのやり取り（エラー機能）を評価する際のデータの流れを示す図である。
【図５】本発明のＡＳＩＣ（ＬＳＩ、高速シリアルコントローラ）のエラー機能評価の動作を示すフローチャートである。
【図６】従来のエラー評価機能の環境を示す図である。
【符号の説明】
【００５７】
１    アップストリーム制御モジュール
２    ダウンストリーム制御モジュール
３    第２のＰＨＹ回路（物理層回路）
４    第１のＰＨＹ回路（物理層回路）
５    エラーパケット生成モジュール（テスト装置の一例）
６    セレクト回路
７    バス翻訳モジュール（テスト装置の一例）
８    デバッグＰＣ（外部端末の一例）
９    デバッグシリアルＩ／Ｆ（シリアルインターフェース）
１０    ＡＳＩＣ（ＬＳＩ、高速シリアルコントローラ）
１１    ＡＳＩＣ
１２    North Bridge（ノースブリッジ）
１３    ＣＰＵ（Central Processing Unit）
１４    South Bridge（サウスブリッジ）
１５    Memory
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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