(57)【要約】【課題】半導体記憶装置のワード線間容量を低減する。【解決手段】半導体記憶装置７０には、メモリトランジスタのゲート間、及びメモリトランジスタのゲートと選択トランジスタのゲート間には第１のゲート絶縁膜４を介して絶縁膜９が形成される。絶縁膜９上、メモリトランジスタのゲート側面、及びメモリトランジスタのゲートに相対向する選択トランジスタのゲート側面には、絶縁膜１０が設けられる。金属シリサイド膜１０、絶縁膜９、絶縁膜１０、絶縁膜１２、及び絶縁膜１３を覆うように絶縁膜１４が半導体基板１と平行に設けられる。メモリトランジスタのゲート間、及びメモリトランジスタのゲートと選択トランジスタのゲート間には、下端及び側面が絶縁膜１０で遮蔽され、上端が絶縁膜１４で遮蔽される空隙部１１が設けられる。【選択図】図２
2009194244.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に第１のゲート絶縁膜を介して設けられるフローティング電極と前記フローティング電極上に第２のゲート絶縁膜を介して設けられるコントロール電極とを有する第１のメモリトランジスタと、
前記半導体基板上に第１のゲート絶縁膜を介して設けられるフローティング電極と前記フローティング電極上に第２のゲート絶縁膜を介して設けられるコントロール電極とを有し、前記第１のメモリトランジスタに隣接配置され、ソース或いはドレインとなる拡散層を前記第１のメモリトランジスタと共有する第２のメモリトランジスタと、
前記拡散層上に形成される第１の絶縁膜と、
前記第１の絶縁膜上と前記第１及び第２のメモリトランジスタのゲートの相対向する側面とに設けられる第２の絶縁膜と、
前記第１及び第２のメモリトランジスタのゲートの相対向する側面部に設けられ、下端及び両端が前記第２の絶縁膜で遮蔽され、上端が第３の絶縁膜で遮蔽される空隙部と、
を具備することを特徴とする半導体記憶装置。
【請求項２】
半導体基板と、
前記半導体基板上に第１のゲート絶縁膜を介して設けられるフローティング電極と前記フローティング電極上に第２のゲート絶縁膜を介して設けられるコントロール電極とを有する第１のメモリトランジスタと、
前記半導体基板上に第１のゲート絶縁膜を介して設けられるフローティング電極と前記フローティング電極上に第２のゲート絶縁膜を介して設けられるコントロール電極とを有し、前記第１のメモリトランジスタに隣接配置され、ソース或いはドレインとなる第１の拡散層を前記第１のメモリトランジスタと共有する第２のメモリトランジスタと、
前記半導体基板上に設けられ、前記フローティング電極と前記コントロール電極が接続され、前記第１のメモリトランジスタの前記第２のメモリトランジスタとは逆側に隣接配置され、ソース或いはドレインとなる第２の拡散層を前記第１のメモリトランジスタと共有する選択トランジスタと、
前記第１及び第２の拡散層上に形成される第１の絶縁膜と、
前記第１の絶縁膜上と、前記第１及び第２のメモリトランジスタのゲートの相対向する側面と、前記第１のメモリトランジスタ及び前記選択トランジスタのゲートの相対向する側面とに設けられる第２の絶縁膜と、
前記第１及び第２のメモリトランジスタのゲートの相対向する側面部に設けられ、下端及び両端が前記第２の絶縁膜で遮蔽され、上端が第３の絶縁膜で遮蔽される第１の空隙部と、
前記第１のメモリトランジスタ及び前記選択トランジスタのゲートの相対向する側面部に設けられ、下端及び両端が前記第２の絶縁膜で遮蔽され、上端が前記第３の絶縁膜で遮蔽される第２の空隙部と、
を具備することを特徴とする半導体記憶装置。
【請求項３】
前記空隙部の下端は、前記フローティング電極の上端よりも高さが低いことを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】
半導体基板上に第１のゲート絶縁膜を介して、フローティング電極、第２のゲート絶縁膜及びコントロール電極膜を選択的に積層形成してトランジスタのゲートを形成する工程と、
前記トランジスタのゲート間に第１の絶縁膜を埋め込む工程と、
前記第１の絶縁膜をエッチバックして、前記トランジスタのゲートの間の底部に第１の絶縁膜を残置する工程と、
前記第１の絶縁膜上と前記トランジスタのゲートの周囲に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に塗布膜を形成する工程と、
前記トランジスタのゲートの上面が露出するまで前記塗布膜及び前記第２の絶縁膜を研磨し、平坦化する工程と、
露出されたトランジスタのゲートの上面に第３の絶縁膜を形成する工程と、
前記トランジスタが設けられる領域から離間した領域に、前記第３の絶縁膜を選択的にエッチングして前記塗布膜を露出する開口部を形成する工程と、
前記開口部から前記塗布膜をエッチングし、前記トランジスタのゲートの間に空隙部を形成する工程と、
を具備することを特徴とする半導体記憶装置の製造方法。
【請求項５】
前記塗布膜は無機ＳＯＧ膜であり、前記第２及び第３の絶縁膜はシリコン窒化膜であることを特徴とする請求項４に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関する。
【背景技術】
【０００２】
電気的に書き込み、消去可能な不揮発性半導体記憶装置は、半導体基板上にフローティングゲート絶縁膜、フローティングゲート電極、コントロールゲート絶縁膜、及びコントロールゲート電極が積層形成される（例えば、特許文献１参照。）。
【０００３】
近年、半導体素子の微細化、高集積度化の進展に伴い、不揮発性半導体記憶装置であるＮＡＮＤ型フラッシュメモリなどでは、コントロールゲート間の寸法が狭くなり、隣接するコントロールゲート同士間に大きな容量が発生する。また、ワード線として用いられるコントロールゲート電極の幅が狭くなり配線抵抗が増大する。このため、ＲＣ遅延成分が増大してメモリトランジスタなどの動作速度が低下するという問題点がある。
【特許文献１】特開２００６−３１９２０２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、ワード線間容量を低減できる半導体記憶装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００５】
本発明の一態様の半導体記憶装置は、半導体基板と、前記半導体基板上に第１のゲート絶縁膜を介して設けられるフローティング電極と前記フローティング電極上に第２のゲート絶縁膜を介して設けられるコントロール電極とを有する第１のメモリトランジスタと、前記半導体基板上に第１のゲート絶縁膜を介して設けられるフローティング電極と前記フローティング電極上に第２のゲート絶縁膜を介して設けられるコントロール電極とを有し、前記第１のメモリトランジスタに隣接配置され、ソース或いはドレインとなる拡散層を前記第１のメモリトランジスタと共有する第２のメモリトランジスタと、前記拡散層上に形成される第１の絶縁膜と、前記第１の絶縁膜上と前記第１及び第２のメモリトランジスタのゲートの相対向する側面とに設けられる第２の絶縁膜と、前記第１及び第２のメモリトランジスタのゲートの相対向する側面部に設けられ、下端及び両端が前記第２の絶縁膜で遮蔽され、上端が第３の絶縁膜で遮蔽される空隙部とを具備することを特徴とする。
【０００６】
更に、本発明の一態様の半導体記憶装置の製造方法は、半導体基板上に第１のゲート絶縁膜を介して、フローティング電極、第２のゲート絶縁膜及びコントロール電極膜を選択的に積層形成してトランジスタのゲートを形成する工程と、前記トランジスタのゲート間に第１の絶縁膜を埋め込む工程と、前記第１の絶縁膜をエッチバックして、前記トランジスタのゲートの間の底部に第１の絶縁膜を残置する工程と、前記第１の絶縁膜上と前記トランジスタのゲートの周囲に第２の絶縁膜を形成する工程と、前記第２の絶縁膜上に塗布膜を形成する工程と、前記トランジスタのゲートの上面が露出するまで前記塗布膜及び前記第２の絶縁膜を研磨し、平坦化する工程と、露出されたトランジスタのゲートの上面に第３の絶縁膜を形成する工程と、前記トランジスタが設けられる領域から離間した領域に、前記第３の絶縁膜を選択的にエッチングして前記塗布膜を露出する開口部を形成する工程と、前記開口部から前記塗布膜をエッチングし、前記トランジスタのゲートの間に空隙部を形成する工程とを具備することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、ワード線間容量を低減できる半導体記憶装置及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【０００９】
まず、本発明の実施例１に係る半導体記憶装置及びその製造方法について、図面を参照して説明する。図１は半導体記憶装置を示す図、図１（ａ）は半導体記憶装置を示す回路図、図１（ｂ）は半導体記憶装置を示す平面図、図２は図１（ｂ）のＡ−Ａ線に沿う半導体記憶装置の断面図である。本実施例では、ユニットメモリセルを構成するメモリトランジスタの間に空隙部を設けている。
【００１０】
図１（ａ）に示すように、半導体記憶装置７０には、複数のユニットメモリセルが設けられる。半導体記憶装置７０は、ＮＡＮＤ型フラッシュメモリである。ユニットメモリセルには、図示しないセンスアンプに接続されるビット線ＢＬ側に選択トランジスタＳＴＲが設けられ、ソース線ＳＬ側に選択トランジスタＳＴＲが設けられ、その間に縦続接続される複数のメモリトランジスタＭＴＲが設けられる。ビット線ＢＬ１、ＢＬ２、及びＢＬ３と、制御線ＳＧＤ、ワード線ＷＬｎ、ＷＬｎ−１、ＷＬｎ−２、・・・、ＷＬ２、ＷＬ１、制御線ＳＧＳ、及びソース線ＳＬとは互いに交差する。
【００１１】
制御線ＳＧＤは、図示しないセンスアンプに接続されるビット線ＢＬ１乃至３側の選択トランジスタＳＴＲのゲートに共通接続される。ワード線ＷＬｎは、ビット線ＢＬ１乃至３に接続されるｎ番目のメモリトランジスタＭＴＲのコントロールゲートに共通接続される。ワード線ＷＬｎ−１は、ビット線ＢＬ１乃至３に接続される（ｎ−１）番目のメモリトランジスタＭＴＲのコントロールゲートに共通接続される。ワード線ＷＬｎ−２は、ビット線ＢＬ１乃至３に接続される（ｎ−２）番目のメモリトランジスタＭＴＲのコントロールゲートに共通接続される。ワード線ＷＬ２は、ビット線ＢＬ１乃至３に接続される２番目のメモリトランジスタＭＴＲのコントロールゲートに共通接続される。ワード線ＷＬ１は、ビット線ＢＬ１乃至３に接続される１番目のメモリトランジスタＭＴＲのコントロールゲートに共通接続される。制御線ＳＧＳは、ソース線ＳＬに接続されるビット線ＢＬ１乃至３側の選択トランジスタＳＴＲのゲートに共通接続される。
【００１２】
図１（ｂ）に示すように、半導体記憶装置７０では、ソース線ＳＬ、制御線ＳＧＳ、ワード線ＷＬ１、ワード線ＷＬ２、・・・、ワード線ＷＬｎ−２、ワード線ＷＬｎ−１、ワード線ＷＬｎ、制御線ＳＧＤが上下方向（図中）に互いに離間され並列配置される。ビット線ＢＬ１乃至３が横方向（図中）に互いに離間され並列配置される。ビット線ＢＬ間には素子分離領域が設けられ、ビット線ＢＬの間を分離している。制御線ＳＧＤと図示しないセンスアンプの間のビット線ＢＬにはビット線コンタクトＢＬＣが設けられる。
【００１３】
図２に示すように、半導体記憶装置７０には、半導体基板１の第１主面（表面）に半導体基板１とは逆導電型のトランジスタのソース或いはドレイン領域となる拡散層２が選択的に設けられる。ビット線コンタクト部の拡散層２には、拡散層２よりも深く、拡散層２と同じ導電型の拡散層３が設けられる。半導体基板１及び拡散層２上にはフローティングゲート絶縁膜である第１のゲート絶縁膜４が設けられる。
【００１４】
メモリトランジスタ部では、拡散層２間の上部に第１のゲート絶縁膜４を介して、フローティングゲート電極膜５、コントロールゲート絶縁膜である第２のゲート絶縁膜６、コントロールゲート電極膜７、及び金属シリサイド膜８が選択的に積層形成される。
【００１５】
選択トランジスタ部では、拡散層２間の上部に第１のゲート絶縁膜４を介して、フローティングゲート電極膜５、第２のゲート絶縁膜６、コントロールゲート電極膜７、及び金属シリサイド膜８が選択的に積層形成され、第２のゲート絶縁膜６の例えば、中央部がエッチング除去されフローティングゲート電極膜５とコントロールゲート電極膜７とが接続される。フローティングゲート電極膜５はフローティングゲート電極となり、コントロールゲート電極膜及び金属シリサイド膜８はコントロール電極となる。
【００１６】
メモリトランジスタのゲート間、及びメモリトランジスタのゲートと選択トランジスタのゲート間には、第１のゲート絶縁膜４上に絶縁膜９が設けられる。絶縁膜９上、メモリトランジスタのゲート側面、及びメモリトランジスタのゲートに相対向する選択トランジスタのゲート側面には、絶縁膜１０が設けられる。ここでは、絶縁膜９を第１のゲート絶縁膜４上に設けているが、第１のゲート絶縁膜４を介さずに拡散層２に設けてもよいし、第１のゲート絶縁膜４を複数層からなる絶縁層としても良い。
【００１７】
選択トランジスタのメモリトランジスタとは反対側の拡散層２及びビット線コンタクト部の拡散層２上には、第１のゲート絶縁膜４を介して絶縁膜９が金属シリサイド膜８の上端と同じ高さまで形成される。ビット線コンタクト部の拡散層３上及び絶縁膜９の側面には、絶縁膜１２が金属シリサイド膜８の上端とほぼ同じ高さまで形成される。絶縁膜１２上には絶縁膜１３が金属シリサイド膜８の上端とほぼ同じ高さまで形成される。
【００１８】
金属シリサイド膜８、絶縁膜９、絶縁膜１０、絶縁膜１２、及び絶縁膜１３を覆うように絶縁膜１４が半導体基板１とほぼ平行に設けられる。このため、メモリトランジスタのゲート間、及びメモリトランジスタのゲートと選択トランジスタのゲート間には、下端及び側面が絶縁膜１０で遮蔽され、上端が絶縁膜１４で遮蔽される空隙部１１が設けられる。ここで、空隙部の下端高さＨ１（絶縁膜９上の絶縁膜１０の上端部の高さ）とフローティングゲート電極膜の上端高さＨ２の関係は、
Ｈ１＜Ｈ２・・・・・・・・・・・・式（１）
に設定される。
【００１９】
絶縁膜１４上に層間絶縁膜１５が設けられる。ビット線コンタクト部の拡散層３の一部を露出するように、絶縁膜１２、絶縁膜１３、絶縁膜１４、及び層間絶縁膜１５に開口部が設けられ、開口部にビア１６が埋設される。ビア１６上には、ビア１６に接続される金属配線１７が設けられる。金属配線１７はビット線ＢＬとなり、図示しないセンスアンプに接続される。
【００２０】
次に、半導体記憶装置のＲＣ遅延について図３を参照して説明する。図３は半導体記憶装置のＲＣ遅延を説明する図、図３（ａ）は本実施例の断面図、図３（ｂ）は従来の断面図、図３（ｃ）はＲＣ遅延を比較する図である。ここで、従来の半導体記憶装置ではユニットメモリセルを構成するトランジスタの間には絶縁膜が設けられている。
【００２１】
図３（ａ）に示すように、本実施例では、メモリトランジスタ間に比較的薄い絶縁膜１０を介して空隙部１１が設けられている。空隙部１１には、例えば空気が充填される。メモリトランジスタのゲート間距離（コントロール電極間距離）をｄ、空気の比誘電率をε１、誘電率をε０、メモリトランジスタのゲート対向面積をＡとすると、本実施例のワード線間容量ＷＬｃ１は、
WLc１≒A(ε１×ε０)／ｄ・・・・・・・・・・・・式（２）
と表される。なお、空気の比誘電率ε１は１である。
【００２２】
図３（ｂ）に示すように、従来では、メモリトランジスタ間に絶縁膜９が埋設される。メモリトランジスタのゲート間距離をｄ、絶縁膜９の比誘電率をε２、誘電率をε０、メモリトランジスタのゲート対向面積をＡとすると、従来のワード線間容量ＷＬｃ２は、
WLc2＝A(ε２×ε０)／ｄ・・・・・・・・・・・・式（３）
と表される。絶縁膜９には、通常シリコン酸化膜系の絶縁膜を用いるので、絶縁膜９の比誘電率ε２は、例えば３．４５となる。
【００２３】
図３（ｃ）に示すように、従来のワード線間容量ＷＬｃ２を１とすると、本実施例のワード線間容量ＷＬｃ１は比誘電率分だけ従来よりも低減され、ワード線（ＷＬ）間配線容量が略１／３に低減される。このため、メモリメモリトランジスタのＲＣ遅延が従来よりも１／３に低減される。また、選択トランジスタのメモリトランジスタと対向する側面にも空隙部１１が設けられているので、選択トランジスタのＲＣ遅延も従来よりも低減される。
【００２４】
ここでは、空隙部１１の下端高さＨ１をフローティングゲート電極膜の上端高さＨ２よりも低くしているので、フローティングゲート間容量、及びコントロールゲートと隣接するフローティングゲートとの間の容量を従来よりも低減することができる。更に、空隙部１１を第１のゲート絶縁膜４、絶縁膜９、及び絶縁膜１０上に設けているので、例えばメモリトランジスタ間の半導体基板１上に直接空隙部を設けた場合よりも第１のゲート絶縁膜４に対する加工ダメージを低減でき、より信頼性の高いメモリセルを提供することができる。
【００２５】
次に、半導体記憶装置の製造方法について、図４乃至図１０を参照して説明する。図４乃至図９、図１２は強誘電体メモリの製造工程を示す断面図、図１０は空隙部形成用の開口部を示す図、図１０（ａ）は半導体記憶装置を示す模式平面図、図（ｂ）は半導体記憶装置を示す拡大平面図、図１１は図１０（ｂ）のＢ−Ｂ線に沿う半導体記憶装置の断面図である。
【００２６】
図４に示すように、まず、半導体基板１上に、第１のゲート絶縁膜４、フローティングゲート電極膜５、及び第２のゲート絶縁膜６を形成後、選択トランジスタ部の中央部の第２のゲート絶縁膜６を選択的にエッチングする。選択的に第２のゲート絶縁膜６をエッチングする理由は、フローティングゲート電極膜５とコントロールゲート電極膜７を接続し選択トランジスタのゲートを単層ゲートにするためである。
【００２７】
ここで、半導体基板１に形成されるウエル、チャネル領域などを省略している。第１のゲート絶縁膜４をトンネル酸化膜として、例えば８ｎｍ形成している。フローティングゲート電極膜５をフローティングゲートとして、例えば多結晶シリコン膜を８０ｎｍ形成している。第２のゲート絶縁膜６をインターポリ絶縁膜として、例えばＯＮＯ膜を１２ｎｍ形成している。
【００２８】
第２のゲート絶縁膜６上にコントロールゲート電極膜７及び絶縁膜１９を形成後、周知のリソグラフィー法を用いて、図示しないレジストパターンを形成する。このレジストパターンをマスクとして、ＲＩＥ（Reactive  Ion  Etching）法により絶縁膜１９、コントロールゲート電極膜７、第２のゲート絶縁膜６、及びフローティングゲート電極膜５を連続的にエッチングしてメモリトランジスタ及び選択トランジスタのゲートを形成する。
【００２９】
なお、このレジストパターンをマスクに絶縁膜１９をエッチング後、絶縁膜１９をマスクにコントロールゲート電極膜７、第２のゲート絶縁膜６、及びフローティングゲート電極膜５をエッチングしてもよい。ここで、コントロールゲート電極膜７をコントロールゲートとして、例えば多結晶シリコン膜を１００ｎｍ形成している。絶縁膜１９をゲート加工時のマスク材として、例えばシリコン窒化膜（ＳｉＮ膜）を８０ｎｍ形成している。
【００３０】
絶縁膜１９、コントロールゲート電極膜７、第２のゲート絶縁膜６、及びフローティングゲート電極膜５をマスクにして、例えば砒素イオン注入及び熱処理により半導体基板１とは逆導電型のＮ型拡散層２を形成する。この拡散層２は、メモリトランジスタ及び選択トランジスタのソース或いはドレインとなる。
【００３１】
次に、図５に示すように、メモリトランジスタ及び選択トランジスタのゲート側面を覆うように絶縁膜９を形成する。絶縁膜９を絶縁膜１９の上面までエッチバック後、ビット線コンタクト部の第１のゲート絶縁膜４及び絶縁膜９を選択的にエッチングし、ビット線コンタクト部の拡散層２上に開口部を形成する。開口部に、例えば砒素イオン注入及び熱処理などにより半導体基板１とは逆導電型のＮ型拡散層３を形成する。絶縁膜１２をメモリトランジスタ及び選択トランジスタのゲートの上面、絶縁膜９の上面に、さらに、ビット線コンタクト部の拡散層２上においては、開口部に沿って連続的に形成する。なお、メモリトランジスタのゲート間及びメモリトランジスタと選択トランジスタのゲート間は絶縁膜９で覆われているため、絶縁膜１２は形成されない。次に、全面に絶縁膜１３を形成後、メモリトランジスタ部及び選択トランジスタ部の絶縁膜１２が露出するまで絶縁膜１３を、例えばＣＭＰ（Chemical  Mechanical  Polishing）法により研磨し、平坦化する。この工程により、開口部が絶縁膜９を介して絶縁膜１３で埋め込まれる。ここで、絶縁膜９には、例えばＴＥＯＳ膜を用いている。絶縁膜１２には、例えばシリコン窒化膜を用いている。絶縁膜１３には、例えばＢＰＳＧ膜を用いている。
【００３２】
続いて、図６に示すように、コントロールゲート電極膜７が露出するまで、絶縁膜１３、絶縁膜１２、及び絶縁膜１９をエッチバックする。コバルト（Ｃｏ）膜を、例えばスパッタ法を用いて堆積後、窒素雰囲気で８００℃程度の熱処理を実施してコントロールゲート電極膜７上に金属シリサイド膜７形成する。この金属シリサイド膜７によりワード線ＷＬのシート抵抗を、例えば１０Ω／□以下にする。ここでは、コバルト（Ｃｏ）を用いているが、他の金属（例えば、ニッケル（Ｎｉ））を用いてもよい。
【００３３】
そして、図７に示すように、周知のリソグラフィー法を用いて、メモリトランジスタ部及び選択トランジスタ部のメモリトランジスタ側以外の部分に選択的にレジスト膜２０を形成する。このレジスト膜２０をマスクにして、絶縁膜９をエッチバックしてメモリトランジスタ部及び選択トランジスタ部のゲート側面底部に残置する。ここで、ゲート側面底部の絶縁膜９は、上端がフローティングゲート電極膜５の上端よりも低くなるように形成する。
【００３４】
次に、図８に示すように、レジスト膜２０を除去後、絶縁膜１０を形成し、メモリトランジスタのゲート間、及びメモリトランジスタのゲートと選択トランジスタのゲート間を覆うように塗布膜２２を形成する。ここで、絶縁膜１０には、例えばシリコン窒化膜を８ｎｍ形成している。塗布膜２２にはポリシラザン（Polysilazane）膜を用いている。ポリシラザン膜の形成方法は、ジブチルエーテルと過水素化ポリシラザン混合物を半導体基板１上に塗布（スピンコート）し、例えば４５０℃程度のウエット酸化処理を実施して膜中のカーボンを酸素に置換させシリコン酸化膜を形成する。なお、ポリシラザン膜の代わりにＨＳＧ膜などの無機ＳＯＧ（Spin  on  Glass）膜を用いてもよい。
【００３５】
続いて、図９に示すように、メモリトランジスタ部及び選択トランジスタ部の金属シリサイド８が露出するまで塗布膜２２及び絶縁膜１０を、例えばＣＭＰ（Chemical  Mechanical  Polishing）法により研磨し、平坦化する。この結果、塗布膜２２はメモリトランジスタのゲート間、及びメモリトランジスタのゲートと選択トランジスタのゲート間に埋設される。平坦化処理後、絶縁膜１４を形成する。絶縁膜１４には、例えば４５０℃程度以下で形成されるシリコン窒化膜を３０ｎｍ設けている。なお、塗布膜（ポリシラザン膜）２２に４５０℃以上の熱処理を実施した場合、塗布膜（ポリシラザン膜）２２が焼き固まれるのでこれ以降の工程で行われる塗布膜（ポリシラザン膜）２２除去処理が困難となるので好ましくない。
【００３６】
そして、図１０（ａ）に示すように、半導体記憶装置７０では第１のセルアレイと第２のセルアレイの間にシャント領域が設けられ、第２のセルアレイと第３のセルアレイの間にウエル（Ｗｅｌｌ）コンタクト領域が設けられる。シャント領域とは、選択ゲートへのシャントをとる領域のことをいう。なお、図１０（ａ）のシャント領域及びＷｅｌｌコンタクト領域は繰り返しパターンであり、シャント領域も半導体記憶装置７０中に複数存在する。
【００３７】
図１０（ｂ）に示すように、シャント領域にはメモリセルアレイの素子領域に隣接した第１ダミー素子領域と、この第１ダミー素子領域に隣接し、第１ダミー素子領域の幅より太い幅を有する第２ダミー素子領域と、この第１及び第２ダミー素子領域間の半導体基板１に埋設されたＳＴＩ（シャロートレンチアイソレーション）から形成されている。なお、半導体記憶装置の縮小化のため、第１及び第２ダミー素子領域の両方または一方が省略される場合もある。
【００３８】
シャント領域に絶縁膜１４の一部を除去して塗布膜２２を露出する開口部を設ける。開口部はビット線ＢＬに対して平行に、複数のワード線ＷＬを跨ぐように設けられる。本実施例では、開口部は第２ダミー素子領域間のＳＴＩ幅以下の幅を有し、かつ、第２ダミー素子領域間に形成されている。だだし、開口部の幅は第２ダミー素子領域間のＳＴＩ幅以下及び第２ダミー素子領域上に形成されない場合に限られない。このような場合であっても、開口部の幅が後に絶縁膜１４上に形成される層間絶縁膜１５が開口部を通じてメモリセルトランジスタ間に形成されなければ、本発明の効果が得られるからである。
【００３９】
さらに、開口部は制御線ＳＧＤ及びＳＧＳ間のワード線ＷＬを全て跨ぐように形成されている。また、制御線ＳＧＤ及びＳＧＳ上の一部に至まで開口部が延びている。開口部を形成する際のリソグラフィーの合せズレを考慮するためである。
【００４０】
この開口部は、空隙部１１の形成用に用いられる。具体的には、図１１に示すように、半導体基板１に埋設されるＳＴＩ（シャロートレンチアイソレーション）２１上の絶縁膜１４を、レジスト膜２３をマスクにしてＲＩＥ法によりエッチングして開口部２４を形成する。
【００４１】
次に、開口部２４から、例えば弗酸（ＨＦ）を２％に希釈した希弗酸（希ＨＦ）溶液を用いてポリシラザン膜である塗布膜２２をエッチングする。ここで、シリコン窒化膜である絶縁膜１０及び絶縁膜１４は、希弗酸（希ＨＦ）溶液にほとんどエッチングされない（塗布膜２２に対して選択比が非常に大きい）。この結果、図１２に示すように、メモリトランジスタのゲート間、及びメモリトランジスタのゲートと選択トランジスタのゲート間に空隙部１１が設けられる。
【００４２】
続いて、層間絶縁膜１５を形成する。層間絶縁膜１５は、絶縁膜１４及び開口部上に設けられる。開口部は図１０（ｂ）に示すように、セルアレイと離間するシャント領域に設けられているので、層間絶縁膜１５は空隙部１１まで到達せず、空隙部１１には、例えば空気が保持されることとなる。層間絶縁膜１５後、ビット線コンタクト部に開口部を設け、開口部にビア１６が埋設される。ビア１６上には、ビア１６に接続される金属配線１７が形成される。金属配線１７形成後、周知の技術を用いて層間絶縁膜や配線層形成などを行い、ＮＡＮＤ型フラッシュメモリとしての半導体記憶装置７０が完成する。
【００４３】
上述したように、本実施例の半導体記憶装置及びその製造方法では、ユニットメモリセルにメモリトランジスタ及び選択トランジスタが設けられる。メモリトランジスタのゲートは、第１のゲート絶縁膜４、フローティングゲート電極膜５、第２のゲート絶縁膜６、コントロールゲート電極膜７、及び金属シリサイド膜８が積層形成される。選択トランジスタのゲートは、第１のゲート絶縁膜４、フローティングゲート電極膜５、第２のゲート絶縁膜６、コントロールゲート電極膜７、及び金属シリサイド膜８が積層形成され、第２のゲート絶縁膜６の中央部がエッチング除去されフローティングゲート電極膜５とコントロールゲート電極膜７が接続される。絶縁膜９上、メモリトランジスタのゲート側面、及びメモリトランジスタのゲートに相対向する選択トランジスタのゲート側面には、絶縁膜１０が設けられる。金属シリサイド膜１０、絶縁膜９、絶縁膜１０、絶縁膜１２、及び絶縁膜１３を覆うように絶縁膜１４が半導体基板１と平行に設けられる。メモリトランジスタのゲート間、及びメモリトランジスタのゲートと選択トランジスタのゲート間には、下端及び側面が絶縁膜１０で遮蔽され、上端が絶縁膜１４で遮蔽される空隙部１１が設けられる。空隙部１１には、例えば空気が充填される。メモリトランジスタのゲート間、及びメモリトランジスタのゲートと選択トランジスタのゲート間に埋設された塗布膜２２をシャント領域に形成された開口部から、希弗酸を用いてエッチング除去することにより空隙部１１を形成している。
【００４４】
このため、隣接するメモリトランジスタのゲート間、及びメモリトランジスタのゲートと選択トランジスタのゲート間の容量を低減することができる。したがって、半導体記憶装置７０の微細化及び高集積度化が進展しても、ＲＣ遅延成分を低減できトランジスタの動作速度の低下を従来よりも大幅に抑制することができる。また、空隙部１１を第１のゲート絶縁膜４、絶縁膜９、及び絶縁膜１０上に設けているので、トランジスタのリーク電流の増加を抑制することができる。
【００４５】
なお、本実施例では、ＮＡＮＤ型フラッシュメモリに適用したが、ＮＯＲ型フラッシュメモリやＡＮＤ型フラッシュメモリにも適用することができる。
【実施例２】
【００４６】
次に、本発明の実施例２に係る半導体記憶装置及びその製造方法について、図面を参照して説明する。図１３乃至１５は半導体記憶装置の製造工程を示す断面図である。本実施例では、ユニットメモリセルを構成するトランジスタ間の空隙部の形成方法を変更している。
【００４７】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００４８】
図１３に示すように、半導体記憶装置では、絶縁膜１０まで実施例１と同様な方法で形成する。絶縁膜１０形成後、メモリトランジスタのゲート間、及びメモリトランジスタのゲートと選択トランジスタのゲート間を覆うように塗布膜３１を形成する。ここで、塗布膜３１には有機ＳＯＧ膜であるポリアリルエーテル（ＰＡＥ）膜を用いている。
【００４９】
ポリアリルエーテル（ＰＡＥ）膜の形成方法は、ポリアリルエーテル（ＰＡＥ）の有機溶媒溶液を半導体基板１上に塗布（スピンコート）し、例えば４００℃程度の熱処理を実施してポリアリルエーテル（ＰＡＥ）を重合させる。なお、ポリアリルエーテル（ＰＡＥ）の有機溶媒溶液と有機膜（例えば、アビエチン酸）の有機溶媒溶液とを混合し、この混合液を半導体基板１上に塗布（スピンコート）し、例えば４００℃程度の熱処理を実施して有機膜を重合させてもよい。
【００５０】
次に、図１４に示すように、メモリトランジスタ部及び選択トランジスタ部の金属シリサイド８が露出するまで塗布膜３１及び絶縁膜１０を、例えばＣＭＰ（Chemical  Mechanical  Polishing）法により研磨し、平坦化する。この結果、塗布膜３１はメモリトランジスタのゲート間、及びメモリトランジスタのゲートと選択トランジスタのゲート間に埋設される。平坦化処理後、絶縁膜３２を形成する。絶縁膜３２には、例えば４００℃程度以下で形成されるシリコン窒化膜を３０ｎｍ設けている。なお、塗布膜３１に４００℃以上の熱処理を実施した場合、塗布膜３１が焼き固まれるのでこれ以降の工程で行われる塗布膜３１除去処理が困難となるので好ましくない。
【００５１】
続いて、図１５に示すように、シャント領域の半導体基板１に埋設されるＳＴＩ（シャロートレンチアイソレーション）２１上の絶縁膜１４を、レジスト膜３３をマスクにしてＲＩＥ法によりエッチングして開口部２４を形成する。そして、例えば酸素プラズマ処理を実施して、塗布膜３１及びレジスト膜３３を除去する。ここで、シリコン窒化膜である絶縁膜１０及び絶縁膜１４は、酸素プラズマ処理でエッチングされない。この結果、実施例１と同様に、メモリトランジスタのゲート間、及びメモリトランジスタのゲートと選択トランジスタのゲート間に空隙部１１が設けられる。これ以降の工程は実施例１と同様なので説明を省略する。
【００５２】
上述したように、本実施例の半導体記憶装置及びその製造方法では、ユニットメモリセルにメモリトランジスタ及び選択トランジスタが設けられる。メモリトランジスタのゲートは、第１のゲート絶縁膜４、フローティングゲート電極膜５、第２のゲート絶縁膜６、コントロールゲート電極膜７、及び金属シリサイド膜８が積層形成される。選択トランジスタのゲートは、第１のゲート絶縁膜４、フローティングゲート電極膜５、第２のゲート絶縁膜６、コントロールゲート電極膜７、及び金属シリサイド膜８が積層形成され、第２のゲート絶縁膜６の中央部がエッチング除去されフローティングゲート電極膜５とコントロールゲート電極膜７が接続される。絶縁膜９上、メモリトランジスタのゲート側面、及びメモリトランジスタのゲートに相対向する選択トランジスタのゲート側面には、絶縁膜１０が設けられる。金属シリサイド膜１０、絶縁膜９、絶縁膜１０、絶縁膜１２、及び絶縁膜１３を覆うように絶縁膜３２が半導体基板１と平行に設けられる。メモリトランジスタのゲート間、及びメモリトランジスタのゲートと選択トランジスタのゲート間には、下端及び側面が絶縁膜１０で遮蔽され、上端が絶縁膜３２で遮蔽される空隙部１１が設けられる。空隙部１１には、例えば空気が充填される。メモリトランジスタのゲート間、及びメモリトランジスタのゲートと選択トランジスタのゲート間に埋設された塗布膜３１をシャント領域に形成された開口部から、酸素プラズマ処理を用いて除去することにより空隙部１１を形成している。
【００５３】
このため、隣接するメモリトランジスタのゲート間、及びメモリトランジスタのゲートと選択トランジスタのゲート間の容量を低減することができる。したがって、半導体記憶装置７０の微細化及び高集積度化が進展しても、ＲＣ遅延成分を低減できトランジスタの動作速度の低下を従来よりも大幅に抑制することができる。また、空隙部１１を第１のゲート絶縁膜４、絶縁膜９、及び絶縁膜１０上に設けているので、トランジスタのリーク電流の増加を抑制することができる。
【００５４】
さらに、ポリアリルエーテル（ＰＡＥ）は酸素プラズマ処理にて除去可能であるので、例えば、絶縁膜１０にシリコン窒化膜またはシリコン酸化膜を用いた場合、空隙部１１を形成する際のポリアリルエーテル（ＰＡＥ）膜とシリコン窒化膜またはシリコン酸化膜のエッチング選択比を大きくすることができる。
【００５５】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００５６】
例えば、実施例２では、塗布膜３１にポリアリルエーテル（ＰＡＥ）膜を用いているが、ポリイミド系ポリエーテル系、メチルシルセスキオキサン（methylsesquioxane）などの有機ＳＯＧ膜を用いてもよい。
【００５７】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  半導体基板上に第１のゲート絶縁膜を介して、フローティング電極、第２のゲート絶縁膜、コントロール電極膜、及び金属シリサイド膜を選択的に積層形成してトランジスタのゲートを形成する工程と、前記トランジスタのゲートの間に設けられる第１の絶縁膜をエッチバックして、前記トランジスタのゲートの間の底部に第１の絶縁膜を残置する工程と、前記第１の絶縁膜上と前記トランジスタのゲートの周囲に第２の絶縁膜を形成する工程と、前記第２の絶縁膜上に塗布膜を形成する工程と、前記金属シリサイド膜の表面が露出するまで前記塗布膜及び前記第２の絶縁膜を研磨し、平坦化する工程と、露出された前記金属シリサイド膜上に第３の絶縁膜を形成する工程と、前記トランジスタが設けられる領域から離間した領域に、前記第３の絶縁膜を選択的にエッチングして開口部を形成する工程と、前記開口部から前記塗布膜をエッチングし、前記トランジスタのゲートの間に空隙部を形成する工程と、前記第３の絶縁膜上に層間絶縁膜を形成する工程とを具備し、前記空隙部は、上端が前記第３の絶縁膜により遮蔽され、下端及び両端が前記第２の絶縁膜で遮蔽される半導体記憶装置の製造方法。
【００５８】
（付記２）  前記塗布膜は希弗酸溶液でエッチングされ、前記塗布膜は無機ＳＯＧ膜であり、前記第２及び第３の絶縁膜はシリコン窒化膜である付記１に記載の半導体記憶装置の製造方法。
【００５９】
（付記３）  前記無機ＳＯＧ膜は、ポリシラザン膜或いはＨＳＧ膜である付記２に記載の半導体記憶装置の製造方法。
【００６０】
（付記４）  半導体基板上に第１のゲート絶縁膜を介して、フローティング電極、第２のゲート絶縁膜、コントロール電極膜、及び金属シリサイド膜を選択的に積層形成してトランジスタのゲートを形成する工程と、前記トランジスタのゲートの間に設けられる第１の絶縁膜をエッチバックして、前記トランジスタのゲートの間の底部に第１の絶縁膜を残置する工程と、前記第１の絶縁膜上と前記トランジスタのゲートの周囲に第２の絶縁膜を形成する工程と、前記第２の絶縁膜上に有機塗布膜を形成する工程と、前記金属シリサイド膜の表面が露出するまで前記有機塗布膜及び前記第２の絶縁膜を研磨し、平坦化する工程と、露出された前記金属シリサイド膜上に第３の絶縁膜を形成する工程と、前記トランジスタが設けられる領域から離間した領域に、前記第３の絶縁膜を選択的にエッチングして開口部を形成する工程と、前記開口部から前記有機塗布膜を酸素プラズマ処理により除去し、前記トランジスタのゲートの間に空隙部を形成する工程とを具備する半導体記憶装置の製造方法。
【００６１】
（付記５）  前記有機塗布膜は、ポリアリルエーテル膜、ポリイミド系ポリエーテル膜、或いはメチルシルセスキオキサン膜である付記４に記載の半導体記憶装置の製造方法。
【００６２】
（付記６）  前記開口部は、選択ゲートへのシャントをとるシャント領域に設けられる付記１乃至５のいずれかに記載の半導体記憶装置の製造方法。
【図面の簡単な説明】
【００６３】
【図１】本発明の実施例１に係る半導体記憶装置を示す図、図１（ａ）は半導体記憶装置を示す回路図、図１（ｂ）は半導体記憶装置を示す平面図。
【図２】図１（ｂ）のＡ−Ａ線に沿う半導体記憶装置の断面図。
【図３】本発明の実施例１に係る半導体記憶装置のＲＣ遅延を説明する図、図３（ａ）は本実施例の断面図、図３（ｂ）は従来の断面図、図３（ｃ）はＲＣ遅延を比較する図。
【図４】本発明の実施例１に係る半導体記憶装置の製造工程を示す断面図。
【図５】本発明の実施例１に係る半導体記憶装置の製造工程を示す断面図。
【図６】本発明の実施例１に係る半導体記憶装置の製造工程を示す断面図。
【図７】本発明の実施例１に係る半導体記憶装置の製造工程を示す断面図。
【図８】本発明の実施例１に係る半導体記憶装置の製造工程を示す断面図。
【図９】本発明の実施例１に係る半導体記憶装置の製造工程を示す断面図。
【図１０】本発明の実施例１に係る空隙部形成用の開口部を示す図、図１０（ａ）は半導体記憶装置を示す模式平面図、図１０（ｂ）は半導体記憶装置を示す拡大平面図。
【図１１】図１０（ｂ）のＢ−Ｂ線に沿う半導体記憶装置の断面図。
【図１２】本発明の実施例１に係る半導体記憶装置の製造工程を示す断面図。
【図１３】本発明の実施例２に係る半導体記憶装置の製造工程を示す断面図。
【図１４】本発明の実施例２に係る半導体記憶装置の製造工程を示す断面図。
【図１５】本発明の実施例２に係る半導体記憶装置の製造工程を示す断面図。
【符号の説明】
【００６４】
１  半導体基板
２、３  拡散層
４  第１のゲート絶縁膜
５  フローティングゲート電極膜
６  第２のゲート絶縁膜
７  コントロールゲート電極膜
８  金属シリサイド膜
９、１０、１２〜１４、１９、３２  絶縁膜
１１  空隙部
１５  層間絶縁膜
１６  ビア
１７  金属配線
２０、２３、３３  レジスト膜
２１  ＳＴＩ（シャロートレンチアイソレーション）
２２、３１  塗布膜
２４  開口部
７０  半導体記憶装置
ＢＬ１〜３  ビット線
ＢＬＣ  ビット線コンタクト
Ｈ１  空隙部の下端高さ
Ｈ２  フローティングゲート電極膜の上端高さ
ＭＴＲ  メモリトランジスタ
ＳＧＤ、ＳＧＳ  制御線
ＳＬ  ソース線
ＳＴＲ  選択トランジスタ
ＷＬ１、ＷＬ２、ＷＬｎ−２、ＷＬｎ−１、ＷＬｎ  ワード線
ＷＬｃ１、ＷＬｃ２  ワード線間容量
【図１】
2009194244.tif 000003
【図２】
2009194244.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2009194244.tif 000009
【図８】
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【図９】
2009194244.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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