(57)【要約】【課題】画像処理が正常に実行されている状態に容易に復帰し、安定した画像表示を行うことを可能とする。【解決手段】電子内視鏡システム２は、電子内視鏡１０と、プロセッサ装置１１と、光源装置１２とからなる。プロセッサ装置１１は、電子内視鏡１０のＣＣＤ２０で撮像された撮像信号を取り込み、この撮像信号から画像データを形成する画像形成回路３６、画像データに検出データを付加する検出データ付加回路３９、画像データに画像処理を施す画像処理回路４０、画像処理された画像データを判定データと照合して画像データに異常があるか否かを判定する判定回路４１、判定回路４１で異常ありと判定されたとき、画像処理回路４０を構成するＦＰＧＡ４９を初期化する初期化回路４３とを備える。初期化回路４３で初期化されたＦＰＧＡ４９は、ＲＯＭ５０から論理回路プログラムが再読み込みされて論理回路が再構築される。【選択図】図２
2009225851.tif 000002
【特許請求の範囲】
【請求項１】
内視鏡の撮像手段で得られる撮像信号から画像データを形成し、形成した画像データに画像処理を施す画像処理手段を備えた内視鏡のプロセッサ装置において、
前記画像データの形成、または前記画像処理のうち少なくとも１つの処理を行う前に、前記撮像信号、または前記画像データに検出データを付加する検出データ付加手段と、
前記画像データの形成、または前記画像処理のうち少なくとも１つの処理を行った後に、前記画像データを所定の判定データと照合して、前記画像処理手段に異常があるか否かを判定する判定手段と、
前記判定手段により、異常ありと判定されたとき、前記画像処理手段を初期化する初期化手段とを備えたことを特徴とする内視鏡のプロセッサ装置。
【請求項２】
前記画像処理手段は、複数種の前記画像処理を実行可能に構成されており、
前記複数種の前記画像処理毎に対応する前記判定データが格納される判定データ格納手段を備え、
前記判定手段は、前記画像処理の内容に応じた前記判定データを前記判定データ格納手段から読み出して、前記判定を行うことを特徴とする請求項１記載の内視鏡のプロセッサ装置。
【請求項３】
前記検出データは、前記画像データを形成する際の垂直同期のずれを判定するためのものであり、
前記初期化手段は、前記垂直同期のタイミングで前記初期化を行うことを特徴とする請求項１または２記載の内視鏡のプロセッサ装置。
【請求項４】
前記画像処理手段は、論理回路の書き換えが不可能な非プログラマブル集積回路を有し、
前記初期化手段は、前記非プログラマブル集積回路にリセット処理を施すことを特徴とする請求項１ないし３いずれか記載の内視鏡のプロセッサ装置。
【請求項５】
前記画像処理手段は、論理回路プログラムを読み込むことにより論理回路の書き換えが可能なプログラマブル集積回路を有し、
前記初期化手段は、前記プログラマブル集積回路に前記論理回路プログラムを再読み込みさせることを特徴とする請求項１ないし４いずれか記載の内視鏡のプロセッサ装置。
【請求項６】
前記検出データ付加手段は、前記プログラマブル集積回路を有し、
前記初期化手段は、前記画像処理手段の前記プログラマブル集積回路に加えて、前記検出データ付加手段の前記プログラマブル集積回路に前記論理回路プログラムを再読み込みさせることを特徴とする請求項５記載の内視鏡のプロセッサ装置。
【請求項７】
前記プログラマブル集積回路は、ＦＰＧＡ（Field Programmable Ｇate Array）であることを特徴とする請求項５または６記載の内視鏡のプロセッサ装置。
【請求項８】
前記検出データ付加手段は、前記画像データで表される画像の無効表示領域に、前記検出データを付加することを特徴とする請求項１ないし７いずれか記載の内視鏡のプロセッサ装置。
【請求項９】
前記画像処理手段は、前記画像データの形成を行う画像形成部と、前記画像処理を行う画像処理部とから構成され、これらは別の基板に設けられていることを特徴とする請求項１ないし８いずれか記載の内視鏡のプロセッサ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、内視鏡の撮像手段で得られる撮像信号から画像を形成及び画像処理を施す内視鏡のプロセッサ装置に関する。
【背景技術】
【０００２】
内視鏡のプロセッサ装置は、内視鏡の撮像手段（ＣＣＤ等の固体撮像素子）で被検体内を撮像した撮像信号を取り込み、この撮像信号から画像データを形成し、さらに形成した画像データにノイズ軽減やブレ補正、色補正や、ホワイトバランス補正などの画像処理、あるいは輪郭強調、色強調などの特殊な画像処理を行って出力し、モニタに画像を表示させる。
【０００３】
プロセッサ装置では、上述した画像データの形成や画像処理を実行するために、例えば特許文献１に記載されているように、ＦＰＧＡ（Field Programmable Ｇate Array）などのプログラマブル集積回路を用いている。プログラマブル集積回路は、画像データの形成や画像処理を実行するために独自の回路を設計する必要が無く、予め記憶された論理回路プログラムを読み込むことで論理回路が自由に書き換えられ、上述した複数種の処理をワンチップで実行することができる。またプロセッサ装置の仕様にあわせた論理回路の変更も容易に行うことができる。
【特許文献１】特開２００５−１５２３６８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、プログラマブル集積回路は、外的なノイズの影響を受けて論理回路が破壊されることがある。特に内視鏡を用いた手術中は、電気メスなど高電圧で駆動される器具を使用することがあるので、ノイズの影響を受け易い。論理回路データが破壊されると、画像に乱れが生じたり、画像が出力されなくなって被検体内の観察が困難になる。この場合、一度電源を落として再投入することで、プログラマブル集積回路に論理回路が再構築され、画像を観察することが可能となるが、電源を落として再投入し、画像が表示されるまでに長い時間が掛かる。この間は患者の体内視野を確保できていないため、不測の事態が生じても対処することができず、患者を危険な状態にさらすことになる。
【０００５】
また、画像データを形成する際には、水平同期、垂直同期をとりつつ形成を行うが、ノイズの影響で画像データを形成する回路の垂直同期を管理する部分が誤動作すると、フレームの切り替わりにずれが生じて画像データを正確に形成することができなくなり、上記同様の不具合が生じる。
【０００６】
この問題に対処する方法として、フレームの切り替わりを確実に認識させるために、垂直同期のタイミングで画像形成回路にソフト的なリセット処理を施すことが考えられる。しかしながら、この考えは、動画のみを取り扱う、垂直同期信号が定期的に入力される処理系が前提であり、内視鏡システムは、動画だけでなく静止画も扱うので、垂直同期のタイミング毎にソフト的なリセット処理を施す機能は設けられていない。
【０００７】
このため、画像形成回路に誤動作が発生した場合は、ハード的なリセット処理を施すしかないが、ハード的なリセット処理は、動画にして数フレーム分の時間が掛かるので、ハード的なリセット処理を垂直同期のタイミング毎に行うことは、非現実的である。
【０００８】
本発明は、上記事情を考慮してなされたものであり、画像処理が正常に実行されている状態に容易に復帰することが可能で、ノイズの影響を受けることなく安定した画像表示を行うことができる内視鏡のプロセッサ装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明の内視鏡のプロセッサ装置は、内視鏡の撮像手段で得られる撮像信号から画像データを形成し、形成した画像データに画像処理を施す画像処理手段を備えた内視鏡のプロセッサ装置において、前記画像データの形成、または前記画像処理のうち少なくとも１つの処理を行う前に、前記撮像信号、または前記画像データに検出データを付加する検出データ付加手段と、前記画像データの形成、または前記画像処理のうち少なくとも１つの処理を行った後に、前記画像データを所定の判定データと照合して、前記画像処理手段に異常があるか否かを判定する判定手段と、前記判定手段により、異常ありと判定されたとき、前記画像処理手段を初期化する初期化手段とを備えたことを特徴とする。
【００１０】
前記画像処理手段は、複数種の前記画像処理を実行可能に構成されており、前記複数種の前記画像処理毎に対応する前記判定データが格納される判定データ格納手段を備え、前記判定手段は、前記画像処理の内容に応じた前記判定データを前記判定データ格納手段から読み出して、前記判定を行うことが好ましい。
【００１１】
前記検出データは、前記画像データを形成する際の垂直同期のずれを判定するためのものであり、前記初期化手段は、前記垂直同期のタイミングで前記初期化を行うことが好ましい。
【００１２】
なお、前記画像処理手段は、論理回路の書き換えが不可能な非プログラマブル集積回路を有し、前記初期化手段は、前記非プログラマブル集積回路にリセット処理を施すことが好ましい。
【００１３】
また、前記画像処理手段は、論理回路プログラムを読み込むことにより論理回路の書き換えが可能なプログラマブル集積回路を有し、前記初期化手段は、前記プログラマブル集積回路に前記論理回路プログラムを再読み込みさせることが好ましい。さらにまた、前記検出データ付加手段は、前記プログラマブル集積回路を有し、前記初期化手段は、前記画像処理手段の前記プログラマブル集積回路に加えて、前記検出データ付加手段の前記プログラマブル集積回路に前記論理回路プログラムを再読み込みさせることが好ましい。
【００１４】
前記プログラマブル集積回路は、ＦＰＧＡ（Field Programmable Ｇate Array）であることが好ましい。前記検出データ付加手段は、前記画像データで表される画像の無効表示領域に、前記検出データを付加することが好ましい。
【００１５】
また、前記画像処理手段は、前記画像データの形成を行う画像形成部と、前記画像処理を行う画像処理部とから構成され、これらは別の基板に設けられていることが好ましい。
【発明の効果】
【００１６】
本発明の内視鏡のプロセッサ装置によれば、撮像信号、または画像データに検出データを付加して、画像データの形成、または画像処理のうち少なくとも１つの処理を行った後に、画像データを所定の判定データと照合して、画像処理手段に異常があるか否かを判定し、異常ありと判定されたとき、画像処理手段を初期化するので、装置自体の電源を再投入したり、ハード的なリセット処理をするよりも容易に画像処理が正常に実行されている状態に復帰することが可能であり、ノイズの影響を受けることなく安定した画像表示を行うことができる。
【発明を実施するための最良の形態】
【００１７】
図１において、電子内視鏡システム２は、電子内視鏡１０と、プロセッサ装置１１と、光源装置１２とから構成される。プロセッサ装置１１の前面には、電子内視鏡システム２全体の電源をオン／オフするための電源スイッチ１３が設けられ、光源装置１２の前面には、光源５２（図２参照）を点灯／消灯するための点灯スイッチ１４が設けられている。電子内視鏡１０は、体腔内に挿入される可撓性の挿入部１５と、挿入部１５の基端部分に連設された操作部１６と、プロセッサ装置１１に接続される通信用コネクタ１７と、光源装置１２に接続される光源用コネクタ１８と、操作部１６とコネクタ１７，１８とを繋ぐユニバーサルコード１９とを備えている。プロセッサ装置１１は、電子内視鏡１０及び光源装置１２と電気的に接続しており、電子内視鏡システム２全体の動作を統括的に制御する。
【００１８】
挿入部１５の先端には、体腔内撮影用のＣＣＤ２０（図２参照）などが内蔵された先端部１５ａが連設されている。先端部１５ａの後方には、複数の湾曲駒を連結した湾曲部１５ｂが設けられている。湾曲部１５ｂは、操作部１６に設けられたアングルノブ２１が操作されて、挿入部１５内に挿設されたワイヤが押し引きされることにより、上下左右方向に湾曲動作する。これにより、先端部１５ａが体腔内の所望の方向に向けられる。
【００１９】
図２において、先端部１５ａには、観察窓２２、照明窓２３が設けられている。観察窓２２の奥には、被検体内の像光を取り込むための光学系２４が取り付けられ、さらに光学系２４の奥には、ＣＣＤ２０が取り付けられている。ＣＣＤ２０は、例えばインターライントランスファ型の構造で、さらにハニカム配列の画素配置となっている。なお、撮像素子としては、ハニカム配列のＣＣＤ２０に限らず、ベイヤー配列のＣＣＤでもよく、またＣＣＤに限らず、ＣＭＯＳを用いてもよい。
【００２０】
図３において、ハニカム配列のＣＣＤ２０は、画素を構成する受光部２５を一列ごとに半ピッチずらして市松格子（ハニカム）状に配列している。受光部２５には、カラーフィルタがそれぞれ設けられている。符号Ｒ，Ｇ，Ｂは、受光部２５にそれぞれ配置されたカラーフィルタが透過させる色で、Ｒは赤、Ｇは緑、Ｂは青をそれぞれ示す。このＣＣＤ２０では、Ｇのカラーフィルタが水平方向に並ぶ列と、Ｒ、Ｂのカラーフィルタが１つおきに水平方向に並ぶ列とが、交互に配されている。ＣＣＤ２０に被写体光が入射されると、カラーフィルタを透過してＲ，Ｇ，Ｂの被写体光が受光部２５にそれぞれ入射し、受光部２５が光電変換して生成した信号電荷が蓄積される。そして、後述するタイミング／ドライバ回路３７の読み出しパルスに応じて信号電荷を垂直転送し、さらに水平転送して撮像信号が出力される。
【００２１】
図２に戻って、ＣＣＤ２０には、挿入部１５、操作部１６、ユニバーサルコード１９の内部を通る信号ライン２６，２７が接続されている。信号ライン２６は、ユニバーサルコード１９及び通信用コネクタ１７を介してプロセッサ装置１１に接続される。
【００２２】
通信用コネクタ１７の内部には、信号ライン２７と接続された増幅器（以下、ＡＭＰと略す）２８と、相関二重サンプリング／プログラマブルゲインアンプ（以下、ＣＤＳ／ＰＧＡと略す）２９と、Ａ／Ｄ変換器（以下、Ａ／Ｄと略す）３０とが設けられている。ＡＭＰ２８は、ＣＣＤ２０から出力された撮像信号に所定のゲインで増幅を施し、これをＣＤＳ／ＰＧＡ２９に出力する。
【００２３】
ＣＤＳ／ＰＧＡ２９は、ＡＭＰ２８で増幅された撮像信号に相関二重サンプリングを施してノイズ低減し、Ａ／Ｄ３０に出力する。Ａ／Ｄ３０は、ＣＤＳ／ＰＧＡ２９から出力されたアナログの撮像信号を、デジタルの撮像信号に変換して出力する。Ａ／Ｄ３０から出力されたデジタルの撮像信号は、信号ライン３１を介してプロセッサ装置１１に送られる。
【００２４】
照明窓２３の奥には、照射レンズ３２が設けられる。この照射レンズ３２には、ライトガイド３３の出射端が面している。ライトガイド３３は、挿入部１５、操作部１６、ユニバーサルコード１９、及び光源用コネクタ１８の内部を通っており、光源用コネクタ１８の後方から入射端３３ａが露呈する。ライトガイド３３は、多数の光ファイバ（例えば、石英からなる）を束ねて形成されたものである。
【００２５】
プロセッサ装置１１には、患者基板３４及びメイン基板３５が設けられており、患者基板３４には、画像形成回路３６、タイミング／ドライバ回路３７、これら画像形成回路３６及びタイミング／ドライバ回路３７を制御するサブコントローラ３８が設けられている。メイン基板３５には、検出データ付加回路３９、画像処理回路４０、判定回路４１、ＲＯＭ４２（判定データ格納手段）、初期化回路４３、表示回路４４、及びプロセッサ装置１１を統括的に制御するシステムコントローラ４５が設けられている。電子内視鏡１０の通信用コネクタ１７がプロセッサ装置１１に接続されたとき、ＣＣＤ２０は信号ライン２６を介してタイミング／ドライバ回路３７に接続され、Ａ／Ｄ３０は信号ライン３１を介して画像形成回路３６にそれぞれ接続される。
【００２６】
画像形成回路３６は、デジタルの撮像信号から画像データを形成するための各種信号処理を行う。この画像形成回路３６は、非プログラマブル集積回路からなるＤＳＰ（Digital Signal Processor）４６から構成される。ＤＳＰ４６は、多数の演算器から構成され、上記各種信号処理を行う論理回路が１チップの中に納められている。画像形成回路３６が行う信号処理としては、ＲＧＢ信号（撮像信号）を輝度信号及び色差信号に分離する色分離処理、分離された色差信号に対する擬色の除去処理、分離した輝度信号及び色差信号をマトリクス演算してＲＧＢ信号からなる画像データを形成するマトリクス演算処理、及び上述したハニカム配列のＣＣＤ２０の欠損画素を補間する画素補間処理、ゲイン補正、ホワイトバランス調整、ガンマ補正などを行う。
【００２７】
画像形成回路３６では、タイミング／ドライバ回路３７から出力される水平同期信号及び垂直同期信号に同期して上記信号処理を行う。例えば色分離処理を施す場合、水平同期信号及び垂直同期信号に同期してＲＧＢ信号を輝度信号及び色差信号に分離して出力する。
【００２８】
なお、画像形成回路３６が行う信号処理としては、これらのものに限らず、例えば、黒レベルを調整するレベル調整処理、表示または記憶に適した水平方向及び垂直方向の画素数に変換するサイズ変換処理などが含まれていてもよい。
【００２９】
画像形成回路３６で形成された画像データは、検出データ付加回路３９へ出力される。検出データ付加回路３９では、画像データに検出データを付加する。本実施形態で画像データに付加する検出データとしては、図４に示すように、画像データの有効画素領域４７のうち、後述する表示回路４４でマスキングされる無効表示領域４７ｂに位置する所定の画素を、所定の色及び階調値とするように設定されており、例えば、画像データの４隅に近接する画素４８ａ〜４８ｄを、所定の色としてＲ色、階調値を最大値とする検出データを画像データに付加する。検出データ付加回路３９で検出データが付加された画像データは、画像処理回路４０へ出力される。
【００３０】
画像処理回路４０は、ＦＰＧＡ４９及びＲＯＭ５０から構成される。ＦＰＧＡ４９は、ＲＯＭ５０から論理回路プログラムを読み込むことにより論理回路の書き換えが可能なプログラマブル集積回路の一種であり、後述する初期化回路４３によって初期化されたとき、ＲＯＭ５０から画像処理用の論理回路プログラムを読み込むことにより、論理回路を書き換える。これによって画像処理回路４０に構築された論理回路は、検出データが付加された画像データに複数種の画像処理を実行する。なお、画像処理回路４０は、ＦＰＧＡに限らずＣＰＬＤ（Complex Programmable Logic Device）など他のプログラマブル集積回路を用いてもよい。
【００３１】
この画像処理回路４０で画像データに施される画像処理としては、例えば、輪郭強調処理、あるいは特定の色や領域の強調処理、明度の調整処理などである。なお、患者基板３４とメイン基板３５とは、フォトカプラなどのアイソレーションデバイス（図示せず）を介して接続されている。これにより、電子内視鏡１０とプロセッサ装置１１とが絶縁分離される。
【００３２】
画像処理回路４０で画像処理が施された画像データは、判定回路４１へ出力される。ＲＯＭ４２には、画像処理回路４０で行われる複数種の画像処理毎に対応する判定データが格納されている。判定回路４１は、ＲＯＭ４２から所定の判定データを読み出し、この判定データと、画像処理が施された画像データとを照合して、画像処理回路４０に異常があるか否かを判定する。異常が無い場合、判定回路４１は画像データを表示回路４４に出力し、異常がある場合、判定回路４１は初期化指示信号を初期化回路４３に出力する。
【００３３】
この判定回路４１での照合に用いられる判定データとしては、画像処理回路４０で実行される画像処理の内容に応じて、上述した検出データ４８ａ〜４８ｄに画像処理が施された状態の画像データが記憶されている。この判定データと画像処理が施された画像データとを照合して、位置、色、階調が一致したときは異常なしと判定し、一致しなかったときは異常ありと判定する。
【００３４】
初期化回路４３は、初期化指示信号を受けたとき、画像処理回路４０を初期化する。本実施形態の場合、画像処理回路４０がＦＰＧＡ４９で構成されているため、初期化処理としては、ＦＰＧＡ４９に書き込まれている論理回路プログラムを消去し、ＲＯＭ５０から論理回路プログラムを再読み込みさせることにより、ＦＰＧＡ４９に論理回路を構築させる。なお、初期化回路４３は、上述したように判定回路４１で異常ありと判定されたときの他、電源投入時にシステムコントローラ４５から初期化指示信号が入力されたとき、画像処理回路４０を初期化する。
【００３５】
表示回路４４は、判定回路４１から出力された画像データにマスキングを施すとともに、映像信号にエンコードして出力し、プロセッサ装置１１にケーブル接続されたモニタ５１（図１も参照）に内視鏡画像として表示させる。この表示回路４４では、図４に示すように、画像データの有効画素領域４７のうち、観察に適した円形状の観察領域４７ａの外側を無効表示領域４７ｂとしてマスキングする。
【００３６】
タイミング／ドライバ回路３７は、ＣＣＤ２０の蓄積電荷の読み出しタイミング、ＣＣＤ２０の電子シャッタのシャッタ速度などを制御するための駆動パルス（垂直／水平走査パルス等）、また画像形成回路３６や画像処理回路４０での各種信号処理を行うための水平同期信号及び垂直同期信号を生成する。
【００３７】
光源装置１２は、照明光を発する光源５２、集光レンズ５３、光源制御回路５４、光源装置１２を統括的に制御するＣＰＵ５５を備える。光源５２から発せられる照明光は、集光レンズ５３によって集光されてライトガイド３３の入射端３３ａに導かれる。なお、光源５２としては、キセノンランプなどの放電ランプが用いられるが、これに限らず、ハロゲンランプ、ＬＥＤ（発光ダイオード）、蛍光発光素子ランプ、またはＬＤ（レーザーダイオード）などを用いてもよい。
【００３８】
光源制御回路５４は、電源スイッチ１３が操作されたとき供給される電源電圧を変圧し、点灯スイッチ１４が操作されたときＣＰＵ５５から入力される点灯指示信号に応じて点灯電力を供給して光源５２を点灯させる。
【００３９】
上記構成の作用について、図５のフローチャートを用いて説明する。電子内視鏡システム２で検査を行う際には、電子内視鏡１０のコネクタ１７，１８をプロセッサ装置１１及び光源装置１２に差し込み、プロセッサ装置１１と光源装置１２とを接続した状態でプロセッサ装置１１の電源スイッチ１３をオンする。電源スイッチ１３をオンすると、プロセッサ装置１１及び光源装置１２の電源がオンになるとともに、プロセッサ装置１１から電子内視鏡１０へ電力が供給される。
【００４０】
電子内視鏡１０は、プロセッサ装置１１からの電力供給によりオン状態となり、ＣＣＤ２０を起動して撮像を開始する。ＣＣＤ２０により出力された撮像信号は、ＡＭＰ２８、ＣＤＳ／ＰＧＡ２９、Ａ／Ｄ３０でそれぞれ増幅、ノイズ低減、デジタル変換されて画像形成回路３６へ出力される。画像形成回路３６は、デジタルの撮像信号から画像データを形成して検出データ付加回路３９へ出力する。検出データ付加回路３９では、画像データの無効表示領域４７ｂに検出データ４８ａ〜４８ｄが付加される。検出データが付加された画像データは画像処理回路４０で画像処理が施されて判定回路４１へ出力される。
【００４１】
そして、判定回路４１は、画像処理回路４０から送られた画像データと、ＲＯＭ４２から読み出した判定データとを照合し、これらが一致する場合、判定回路４１は異常なしと判定して表示回路４４へ画像データを出力する。表示回路４４でマスキング処理された画像データは、モニタに表示され、使用者はモニタに表示された画像で、被検体内を観察することができる。
【００４２】
一方、画像データと判定データとが一致しなかった場合、判定回路４１は異常ありと判定して初期化指示信号を初期化回路４３に送信する。初期化指示信号が入力された初期化回路４３は、ＲＯＭ５０の論理回路プログラムをＦＰＧＡ４９に読み込ませ、画像処理回路４０を初期化して論理回路を再構築させる。これによって、画像処理回路４０が原因で、画像データに異常がある状態から、正常な状態に瞬時に復帰する。
【００４３】
上述したように、画像データに異常がある場合、画像処理回路４０を初期化しているので、従来のようにプロセッサ装置１１の電源を一度落として再投入する場合よりも短時間で、確実に正常な状態に容易に復帰することができる。これにより、高周波メスなど駆動電圧の高い機器を近くで使用していてもノイズの影響を受けることなく安定してモニタに画像を表示しつづけることができる。
【００４４】
上記実施形態では、表示回路４４でマスキングされる無効表示領域４７ｂに検出データ４８ａ〜４８ｄを付加する構成としているが、本発明はこれに限らず、例えば、図６に示すように、ＣＣＤ２０で撮像して取得した画像データの有効画素領域４７の外にダミー領域５６を検出データとして付加するようにしてもよい。ダミー領域５６は、例えば、有効画素領域４７の垂直方向の画素数が４８０ラインだとすると４８１ライン目に設けられる。この４８１ライン目のダミー領域５６を所定の色、輝度値にする。そして、このダミー領域５６が正常に画像処理されているか判定回路４１で判定する。なお、このダミー領域５６は、表示回路４４でマスキングするとき削除して表示用の画像データとしては出力しないようにする。
【００４５】
また、上記実施形態では、画像処理回路４０をＦＰＧＡ４９及びＲＯＭ５０から構成しているが、図７に示すように、検出データ付加回路３９についてもＦＰＧＡ５７及びＲＯＭ５８から構成するようにしてもよい。ＦＰＧＡ５７は、ＲＯＭ５８から論理回路プログラムを読み込むことにより論理回路が構築される。この構成の場合、判定回路４１が画像データに異常ありと判定したとき、初期化回路４３がＦＰＧＡ４９とともにＦＰＧＡ５７を初期化してＲＯＭ５０及びＲＯＭ５８から、ＦＰＧＡ４９及びＦＰＧＡ５７へ論理回路プログラムをそれぞれ再読み込みさせる。ＦＰＧＡ５７の論理回路データが破壊されていた場合、判定回路４１で異常と判定しても、ＦＰＧＡ４９だけ初期化するだけでは、正常な状態に復帰しないが、ＦＰＧＡ５７もＦＰＧＡ４９と同じく初期化するので、確実に正常な状態に復帰することができる。
【００４６】
上記実施形態においては、画像データに異常があると判定された場合、画像処理回路を初期化して、正常な状態に復帰させるようにしているが、本発明はこれに限るものではなく、異常があると判定された場合、画像形成回路３６についても初期化を実行して正常な状態に復帰させる構成としてもよい。以下で説明する本発明の第２実施形態では、画像形成回路３６から出力された画像データに異常があるとき、画像形成回路３６を初期化する構成とする。この場合、図８に示すように、Ａ／Ｄ３０の出力側且つ画像形成回路３６を構成するＤＳＰ４６の入力側に配された検出データ付加回路５９と、ＤＳＰ４６の出力側且つ検出データ付加回路３９の入力側に配された判定回路６０と、ＤＳＰ４６を初期化する初期化回路６１とを設けている。検出データ付加回路５９では、例えば、Ａ／Ｄ３０から出力されたデジタルの撮像信号に対して、所定位置のＲとＧの画素に対して、階調値がＲ＜Ｇとなる撮像信号を検出データとしてそれぞれ付加する。なお、この検出データが付加される所定位置としては、上記実施形態と同様、無効表示領域４７ｂの画素である。
【００４７】
画像形成回路３６を構成するＤＳＰ４６は、電源投入後、単体で動作して各種信号処理を実行する。そこで、タイミング／ドライバ回路３７からの垂直同期信号、水平同期信号と、ＤＳＰ４６の動作にズレが生じたとき、特にタイミング／ドライバ回路３７の垂直同期信号に対してＤＳＰ４６の動作にズレが生じた場合、画像データに異常が発生することがある。図９は、タイミング／ドライバ回路３７からの垂直同期信号にＤＳＰ４６が同期して正常に動作した場合（図９（Ａ））、及びタイミング／ドライバ回路３７からの垂直同期信号に対してＤＳＰ４６の動作にズレが生じた場合、（図９（Ｂ））を示す概念図である。
【００４８】
図９（Ａ）に示す正常な状態のときは、Ｇ色の撮像信号が並ぶ列６２ａ，６２ｃ，６２ｅ・・・、Ｒ，Ｂ色の撮像信号が並ぶ列６２ｂ，６２ｄ，６２ｆ・・・が、水平同期信号Ｈに同期して交互に出力され、さらに水平同期信号Ｈに同期して出力された撮像信号が垂直同期信号Ｖに同期して各種信号処理が順次施されて出力される。
【００４９】
一方、図９（Ｂ）に示すように、タイミング／ドライバ回路３７からの垂直同期信号に対して、ＤＳＰ４６の動作にズレが生じた場合の一例では、最初のＧ色の撮像信号が並ぶ列６２ａが飛ばされて、次のＲ，Ｂ色の撮像信号が並ぶ列６２ｂを列６２ａと誤認識してしまい、列６２ａの撮像信号が信号処理が施されない状態となる。そして、ＤＳＰ４６はＧ色の撮像信号が並ぶ列６２ｃ，６２ｅ・・・をＲ，Ｂ色の撮像信号が並ぶ列６２ｂ，６２ｄ，６２ｆとして信号処理を施して出力してしまう。このように、ズレが生じることにより、異なる位置、及び色の画素に基づいて画像データが形成されてしまうため、モニタ５１には、位置及び色が正常な状態とは掛け離れた画像が表示されてしまう。
【００５０】
判定回路６０は、画像データに対して、検出データを付加したときと同じ状態、すなわち、検出データとして付加した所定位置のＲとＧの画素が、階調値がＲ＜Ｇとなっているか否かを判定する。画像形成回路３６が正常な状態のときは、この所定位置のＲとＧの画素は、階調値がＲ＜Ｇのまま、正常な画像データとして出力されるが、上述したように画像形成回路３６を構成するＤＳＰ４６の動作が、タイミング／ドライバ回路３７からの垂直同期信号に対してズレを生じた場合、Ｇ色の撮像信号が並ぶ列をＲ，Ｂ色の撮像信号が並ぶ列として信号処理を施して出力してしまうことがあるため、所定位置のＲとＧの画素に付加した検出データが逆の大きさの階調値、すなわちＲ＞Ｇとなってしまう。 よって、判定回路６０は、所定位置の画素の階調値がＲ＜Ｇのときは、異常なしと判定し、階調値がＲ＞Ｇのときは異常ありと判定する。異常が無い場合、判定回路６０は画像データを出力し、異常がある場合、判定回路６０は初期化指示信号を初期化回路６１に出力する。
【００５１】
初期化回路６１は、初期化指示信号を受けたとき、画像形成回路３６を初期化する。本実施形態の場合、画像形成回路３６がＤＳＰ４６から構成されているため、初期化処理としては、タイミング／ドライバ回路３７の垂直同期信号と同期するタイミングでＤＳＰ４６をリセットする。なお、初期化回路６１は、上述したように判定回路６０で異常ありと判定されたときの他、電源投入時にシステムコントローラ４５から初期化指示信号が入力されたとき、画像形成回路３６を構成するＤＳＰ４６を初期化する。このようにして、画像データに異常がある場合、画像形成回路３６を構成するＤＳＰ４６を初期化しているので、上記実施形態と同様、プロセッサ装置１１の電源を一度落として再投入する場合よりも短時間で、確実に正常な状態に容易に復帰することができる。
【００５２】
上記実施形態で例示した検出データの実体や付加位置は、本発明を限定するものではない。例えば、検出データとして、特定のマークを付加してもよく、観察領域４７ａに付加してもよい。さらに、上記実施形態では、判定回路４１、６０で一回異常ありと判定してすぐに初期化回路４３、６０で初期化しているが、これに限らず、所定フレーム数を連続して異常ありと判定した場合に初期化する構成としてもよい。
【００５３】
なお、上記実施形態においては、画像形成回路３６を非プログラマブル集積回路から、画像処理回路４０をプログラマブル集積回路から構成しているが、これに限らず、画像形成回路３６をプログラマブル集積回路から、画像処理回路４０を非プログラマブル集積回路から構成してもよい。
【００５４】
また、上記実施形態においては、プロセッサ装置及び光源装置を別体にした構成を例に挙げているが、本発明はこれに限らず、プロセッサ装置と光源装置とを一体型にした構成としてもよい。さらに、上記実施形態では、電子内視鏡を例示しているがこれに限らず、超音波トランスデューサが先端部に一体化された超音波内視鏡にも適用することができる。
【図面の簡単な説明】
【００５５】
【図１】電子内視鏡システムの外観図である。
【図２】電子内視鏡システムの電気的構成の概略を示すブロック図である。
【図３】ハニカム配列のＣＣＤの構成の概略を示す平面図である。
【図４】画像データに付加する検出データの一例を示す平面図である。
【図５】被検体検査の流れを示すフローチャートである。
【図６】図４とは異なる検出データの例を示す平面図である。
【図７】検出データ付加回路をＦＰＧＡで構成する実施例を示すブロック図である。
【図８】画像形成回路で形成される画像データに異常がある場合、画像形成回路を初期化する構成の実施例を示すブロック図である。
【図９】画像形成回路が正常に動作する状態及び異常が発生した場合を示す概念図である。
【符号の説明】
【００５６】
２  電子内視鏡システム
１０  電子内視鏡
１１  プロセッサ装置
１２  光源装置
２０  ＣＣＤ
３６  画像形成回路
４０  検出データ付加回路
４０  画像処理回路
４１  判定回路
４３  初期化回路
４６  ＤＳＰ
４９，５７  ＦＰＧＡ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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