(57)【要約】      （修正有）【課題】互いに隣接するビットライン間に形成される寄生キャパシタの容量を減少させてフラッシュメモリ素子の動作速度を改善すると共にコンタクトプラグにボイドが発生する現象を改善する半導体メモリ素子及びその製造方法を提供する。【解決手段】半導体メモリ素子は、ゲートパターン２１０間の半導体基板２００上に形成されたコンタクトプラグ２１４ａ、２１４ｂ，コンタクトプラグとそれぞれ連結され、一方の方向と他方の方向に延びた第１及び第２の導電性パッド２２０，３２０、第１及び第２の導電性パッドの延びた縁部の上部に互いに異なる高さでそれぞれ形成された第１及び第２のパッドコンタクトプラグ２２８，３２８、第１のパッドコンタクトプラグ２２８とそれぞれ連結される第１のビットラインＢＬ１、及び第２のパッドコンタクトプラグ３２８とそれぞれ連結される第２のビットラインＢＬ２を含む。【選択図】図８
2009253288.tif 000002
【特許請求の範囲】
【請求項１】
ゲートパターン間の半導体基板上に形成されたコンタクトプラグと、
前記コンタクトプラグとそれぞれ連結され、一方の方向と他方の方向に延びた第１及び第２の導電性パッドと、
前記第１及び第２の導電性パッドの延びた縁部の上部に互いに異なる高さでそれぞれ形成された第１及び第２のパッドコンタクトプラグと、
前記第１のパッドコンタクトプラグとそれぞれ連結される第１のビットラインと、
前記第２のパッドコンタクトプラグとそれぞれ連結される第２のビットラインを含む半導体メモリ素子。
【請求項２】
前記ゲートパターンは、前記半導体基板上に順に積層されたトンネル絶縁膜、フローティングゲート、誘電体膜及びコントロールゲートを含む請求項１に記載の半導体メモリ素子。
【請求項３】
第１及び第２の導電性パッドが交互に配置された請求項１に記載の半導体メモリ素子。
【請求項４】
前記コンタクトプラグと連結される部分の前記第１及び第２の導電性パッドの幅より前記第１及び第２のパッドコンタクトプラグと連結される部分の前記第１及び第２の導電性パッドの幅がさらに広い請求項１に記載の半導体メモリ素子。
【請求項５】
前記第１及び第２のビットラインが互いに異なる層に形成される請求項１に記載の半導体メモリ素子。
【請求項６】
前記ゲートパターン間の前記半導体基板に形成され、前記コンタクトプラグに連結された接合領域をさらに含む請求項１に記載の半導体メモリ素子。
【請求項７】
前記第１及び第２の導電性パッドを前記ゲートパターンと隔離させるための第１の絶縁膜と、
前記第１及び第２の導電性パッドが形成される領域にパッドホールが形成された第２の絶縁膜と、
前記第１のパッドコンタクトプラグ及び前記第１のビットラインが形成される領域にデュアルダマシンパターンが形成され、第２のパッドコンタクトプラグが形成される領域にパッドコンタクトホールが形成された第３の絶縁膜と、
前記第２のビットライン間の前記半導体基板上に形成された第４の絶縁膜をさらに含む請求項１に記載の半導体メモリ素子。
【請求項８】
前記第２のパッドコンタクトプラグが前記第１のパッドコンタクトプラグより高く形成された請求項１に記載の半導体メモリ素子。
【請求項９】
前記第１及び第２の導電性パッドが前記ゲートパターンと隔離されながら前記ゲートパターンと交差するように延びる請求項１に記載の半導体メモリ素子。
【請求項１０】
ゲートパターン間に接合領域がそれぞれ形成され、前記ゲートパターンを覆う第１の絶縁膜内に前記接合領域とそれぞれ連結されるコンタクトプラグが形成された半導体基板が提供される段階と、
前記コンタクトプラグを露出させ、一方の方向と他方の方向にそれぞれ延びた第１及び第２のパッドホールを含む第２の絶縁膜を形成する段階と、
前記第１及び第２のパッドホール内に第１及び第２の導電性パッドをそれぞれ形成する段階と、
前記第１の導電性パッドの延びた部分を露出させるデュアルダマシンパターンと前記第２の導電性パッドの延びた部分を露出させるパッドコンタクトホールを含む第３の絶縁膜を形成する段階と、
前記デュアルダマシンパターン内に第１のパッドコンタクトプラグと第１のビットラインを形成し、前記パッドコンタクトホール内に第２のパッドコンタクトプラグを形成する段階と、
前記第２のパッドコンタクトプラグを露出させるトレンチを含む第４の絶縁膜を形成する段階と、
前記トレンチ内に第２のビットラインを形成する段階を含む半導体メモリ素子の製造方法。
【請求項１１】
ゲートパターン間に接合領域がそれぞれ形成された半導体基板が提供される段階と、
前記半導体基板上に第１及び第２の絶縁膜を形成する段階と、
前記第１の絶縁膜を露出させ、一方の方向と他方の方向にそれぞれ延びた第１及び第２のパッドホールと、前記第１の絶縁膜を貫通して前記接合領域を露出させて前記第１及び第２のパッドホールに連結されたコンタクトホールを含む第１のデュアルダマシンパターンを前記第１及び第２の絶縁膜に形成する段階と、
前記コンタクトホール内にコンタクトプラグ、前記第１のパッドホール内に第１の導電性パッド、及び前記第２のパッドホール内に第２の導電性パッドを形成する段階と、
前記第１の導電性パッドの延びた部分を露出させる第２のデュアルダマシンパターンと前記第２の導電性パッドの延びた部分を露出させるパッドコンタクトホールを含む第３の絶縁膜を形成する段階と、
前記第２のデュアルダマシンパターン内に第１のパッドコンタクトプラグと第１のビットラインを形成し、前記パッドコンタクトホール内に第２のパッドコンタクトプラグを形成する段階と、
前記第２のパッドコンタクトプラグを露出させるトレンチを含む第４の絶縁膜を形成する段階と、
前記トレンチ内に第２のビットラインを形成する段階を含む半導体メモリ素子の製造方法。
【請求項１２】
前記ゲートパターンは、前記半導体基板上に順に積層されたトンネル絶縁膜、フローティングゲート、誘電体膜及びコントロールゲートを含む請求項１０または１１に記載の半導体メモリ素子の製造方法。
【請求項１３】
第１及び第２の導電性パッドが交互に配置される請求項１０または１１に記載の半導体メモリ素子の製造方法。
【請求項１４】
前記コンタクトプラグを露出させる部分の前記第１及び第２の導電性パッドの幅より前記第１及び第２のパッドコンタクトプラグと連結される部分の第１及び第２の導電性パッドの幅がさらに広い請求項１０または１１に記載の半導体メモリ素子の製造方法。
【請求項１５】
前記第２のパッドコンタクトプラグが前記第１のパッドコンタクトプラグより高く形成される請求項１０または１１に記載の半導体メモリ素子の製造方法。
【請求項１６】
前記第１及び第２の導電性パッドが前記ゲートパターンと隔離されながら前記ゲートパターンと交差するように延びる請求項１０または１１に記載の半導体メモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ素子及びその製造方法に関し、特に、本発明は、互いに隣接するビットライン間に形成される寄生キャパシタの容量を減少させて半導体メモリ素子の動作速度を改善すると共にコンタクトプラグにボイドが発生する現象を改善する半導体メモリ素子及びその製造方法に関する。
【背景技術】
【０００２】
最近、高集積化と性能の改善のための半導体メモリ素子に関する研究が活発になっている。以下には、半導体メモリ素子のうち、高集積化が有利で製造単価が低廉なナンドフラッシュメモリ素子を例として高集積化による問題について詳しく説明する。
【０００３】
ナンドフラッシュメモリ素子は、多数のセルストリングで構成される。セルストリングは、直列に連結されたソースセレクトトランジスタ、多数のメモリセル及びドレインセレクトトランジスタを含む。ソースセレクトトランジスタのソースは共通ソースラインに接続され、ドレインセレクトトランジスタのドレインはビットラインに接続される。ソースセレクトトランジスタのゲートが連結されてソースセレクトラインとなり、ドレインセレクトトランジスタのゲートが連結されてドレインセレクトラインとなり、メモリセルのゲートが連結されてワードラインとなる。
【０００４】
ワードライン、ソースセレクトライン及びドレインセレクトラインを含むゲートパターンは、トンネル絶縁膜、フローティングゲート、誘電体膜及びコントロールゲートが順に積層された構造で形成される。ドレインセレクトラインとソースセレクトラインに含まれた誘電体膜には、フローティングゲートを露出させるコンタクトホールが形成される。コンタクトホールを介してフローティングゲートがコントロールゲートと電気的に連結される。
【０００５】
ゲートパターンを含むフラッシュメモリの下部構造は、絶縁膜で覆われて共通ソースライン及びビットラインを含む上部構造と隔離される。ここで、上部構造と下部構造は、絶縁膜を貫通するコンタクトホール及びコンタクトホール内部に形成されたコンタクトプラグにより電気的に連結される。
【０００６】
一方、メモリ素子の高集積化が加速されるにつれてビットライン間の間隔が狭くなっている趨勢である。ビットラインは、絶縁膜を介して側面が対向するように形成されていて、ビットライン間の間隔が狭くなれば、互いに隣接するビットライン間に形成される寄生キャパシタの容量が増大する。ビットライン間に形成される寄生キャパシタの容量の増大は、ＲＣ遅延を誘発して半導体メモリ素子の動作速度を低下させるため、問題となる。
【０００７】
従って、高集積化と共にビットライン間に形成される寄生キャパシタの容量を減らすことができる半導体メモリ素子及びその製造方法が求められる。
【０００８】
また、メモリ素子の高集積化が加速されるにつれて多数のパターンが絶縁膜を介して積層された構造で形成されている。これにより、コンタクトホールは多層からなり、高さが増加した絶縁膜を貫通しなければならないため、そのアスペクト比が増加する。このようなコンタクトホールのアスペクト比の増加は、コンタクトプラグの形成時にボイド（ｖｏｉｄ）の発生を誘発し、ボイドは、半導体メモリ素子の不良を引き起こすため、問題となる。
【０００９】
従って、高集積化と共にコンタクトプラグにボイドが発生する現象を改善することができる半導体メモリ素子及びその製造方法が求められる。
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明は、互いに隣接するビットライン間に形成される寄生キャパシタの容量を減少させて半導体メモリ素子の動作速度を改善すると共にコンタクトプラグにボイドが発生する現象を改善する半導体メモリ素子及びその製造方法を提供する。
【課題を解決するための手段】
【００１１】
本発明の実施例による半導体メモリ素子は、ゲートパターン間の半導体基板上に形成されたコンタクトプラグ、コンタクトプラグとそれぞれ連結され、一方の方向と他方の方向に延びた第１及び第２の導電性パッド、第１及び第２の導電性パッドの延びた縁部の上部に互いに異なる高さでそれぞれ形成された第１及び第２のパッドコンタクトプラグ、第１のパッドコンタクトプラグとそれぞれ連結される第１のビットライン、及び第２のパッドコンタクトプラグとそれぞれ連結される第２のビットラインを含む。
【００１２】
本発明の実施例による半導体メモリ素子の製造方法は、ゲートパターン間に接合領域がそれぞれ形成され、ゲートパターンを覆う第１の絶縁膜内に接合領域とそれぞれ連結されるコンタクトプラグが形成された半導体基板が提供される段階、コンタクトプラグを露出させ、一方の方向と他方の方向にそれぞれ延びた第１及び第２のパッドホールを含む第２の絶縁膜を形成する段階、第１及び第２のパッドホール内に第１及び第２の導電性パッドをそれぞれ形成する段階、第１の導電性パッドの延びた部分を露出させるデュアルダマシンパターンと第２の導電性パッドの延びた部分を露出させるパッドコンタクトホールを含む第３の絶縁膜を形成する段階、デュアルダマシンパターン内に第１のパッドコンタクトプラグと第１のビットラインを形成すると共に、パッドコンタクトホール内に第２のパッドコンタクトプラグを形成する段階、第２のパッドコンタクトプラグを露出させるトレンチを含む第４の絶縁膜を形成する段階、及びトレンチ内に第２のビットラインを形成する段階を含む。
【００１３】
本発明の他の実施例による半導体メモリ素子の製造方法は、ゲートパターン間に接合領域がそれぞれ形成された半導体基板が提供される段階、半導体基板上に第１及び第２の絶縁膜を形成する段階、第１の絶縁膜を露出させ、一方の方向と他方の方向にそれぞれ延びた第１及び第２のパッドホールと、第１の絶縁膜を貫通して接合領域を露出させて第１及び第２のパッドホールに連結されたコンタクトホールを含む第１のデュアルダマシンパターンを第１及び第２の絶縁膜に形成する段階、コンタクトホール内にコンタクトプラグ、前記第１のパッドホール内に第１の導電性パッド、及び前記第２のパッドホール内に第２の導電性パッドを形成する段階、第１の導電性パッドの延びた部分を露出させる第２のデュアルダマシンパターンと第２の導電性パッドの延びた部分を露出させるパッドコンタクトホールを含む第３の絶縁膜を形成する段階、第２のデュアルダマシンパターン内に第１のパッドコンタクトプラグと第１のビットラインを形成すると共に、パッドコンタクトホール内に第２のパッドコンタクトプラグを形成する段階、第２のパッドコンタクトプラグを露出させるトレンチを含む第４の絶縁膜を形成する段階、及びトレンチ内に第２のビットラインを形成する段階を含む。
【００１４】
ゲートパターンは、半導体基板上に順に積層されたトンネル絶縁膜、フローティングゲート、誘電体膜及びコントロールゲートを含む。
【００１５】
第１及び第２の導電性パッドが交互に配置される。
【００１６】
コンタクトプラグと連結される部分の第１及び第２の導電性パッドの幅より第１及び第２のパッドコンタクトプラグと連結される部分の第１及び第２の導電性パッドの幅がさらに広いことが好ましい。
【００１７】
第２のパッドコンタクトプラグが第１のパッドコンタクトプラグより高く形成される。
【００１８】
第１及び第２の導電性パッドは、ゲートパターンと隔離されながらゲートパターンと交差するように延びる。
【発明の効果】
【００１９】
本発明は、ビットラインを互いに異なる高さで形成された第１及び第２のパッドコンタクトホールにそれぞれ連結される第１及び第２のビットラインに区分して形成することにより、隣接するビットラインを互いに異なる層に形成する。これにより、本発明は、互いに隣接するビットライン間の距離を増加させて隣接するビットライン間に形成される寄生キャパシタの容量を減少させることができるため、ＲＣの遅延を改善し、フラッシュメモリ素子の動作速度を改善することができる。
【００２０】
また、本発明は、ビットラインと接合領域を接続させるためのコンタクト構造をドレインコンタクトプラグ及びパッドコンタクトプラグに分割して形成することにより、コンタクト構造の垂直の高さによりボイドが発生する現象を改善することができる。これにより、本発明は、半導体メモリ素子の不良を減らして歩留まりを向上させることができる。これと共に、本発明は、導電性パッドをさらに形成することにより、パッドコンタクトホールの整列マージンを確保することができる。
【図面の簡単な説明】
【００２１】
【図１】本実施例による半導体メモリ素子を示す平面図。
【図２】本実施例による半導体メモリ素子の製造方法を順に説明するための断面図。
【図３】本実施例による半導体メモリ素子の製造方法を順に説明するための断面図。
【図４】本実施例による半導体メモリ素子の製造方法を順に説明するための断面図。
【図５】本実施例による半導体メモリ素子の製造方法を順に説明するための断面図。
【図６】本実施例による半導体メモリ素子の製造方法を順に説明するための断面図。
【図７】本実施例による半導体メモリ素子の製造方法を順に説明するための断面図。
【図８】本実施例による半導体メモリ素子の製造方法を順に説明するための断面図。
【図９】本実施例による半導体メモリ素子の他の製造方法を順に説明するために図１に示された線“Ａ−Ａ’”に沿って切り取って示す断面図。
【図１０】本実施例による半導体メモリ素子の他の製造方法を順に説明するために図１に示された線“Ｂ−Ｂ’”に沿って切り取って示す断面図。
【発明を実施するための形態】
【００２２】
以下、添付した図面を参照し、本発明の好ましい実施例を説明する。しかし、本発明は、以下に開示される実施例により限定されるものではなく、互いに異なる多様な形態で具現されることができ、単に、本実施例は、本発明の開示が完全であるようにして通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものである。
【００２３】
本発明の実施例による半導体メモリ素子は、多数のセルアレイを含む。多数のセルアレイは、多数のセルストリングを含む。それぞれのセルストリングは、直列に連結されたソースセレクトトランジスタ、多数のメモリセル及びドレインセレクトトランジスタを含む。ソースセレクトトランジスタのソースは共通ソースラインに接続されて、ドレインセレクトトランジスタのドレインは、ビットラインに接続される。ソースセレクトトランジスタのゲートが連結されてソースセレクトラインとなり、ドレインセレクトトランジスタのゲートが連結されてドレインセレクトラインとなり、メモリセルのゲートが連結されてワードラインとなる。ワードラインは、ドレインセレクトラインとソースセレクトライン間に形成され、ビットラインは、ワードラインと交差するように形成される。
【００２４】
図１は、本発明の実施例による半導体メモリ素子を示す平面図である。以下、図２〜図８は、本発明の実施例による半導体メモリ素子の製造方法を順に説明するための断面図である。図２〜図８の（ａ）は、図１に示された線“Ａ−Ａ’”に沿って切り取って本発明の実施例による半導体メモリ素子の製造方法を順に示す。図２〜図８の（ｂ）は、図１に示された線“Ｂ−Ｂ’”に沿って切り取って本発明の実施例による半導体メモリ素子の製造方法を順に示す。図２〜図８の（ｃ）は、図１に示された線“Ｃ−Ｃ’”に沿って切り取って本発明の実施例による半導体メモリ素子の製造方法を順に示す。図２〜図８の（ｄ）は、図１に示された線“Ｄ−Ｄ’”に沿って切り取って本発明の実施例による半導体メモリ素子の製造方法を順に示す。
【００２５】
図１、図２を参照すれば、ゲートパターン２１０、接合領域２００ａ，２００ｂ及びコンタクトプラグ２１４ａ，２１４ｂが形成された半導体基板２００が提供される。コンタクトプラグ２１４ａ，２１４ｂは、ゲートパターン（例えば、ドレインセレクトライン）２１０間の接合領域２００ａ上に形成される。
【００２６】
ゲートパターン２１０は、トンネル絶縁膜２０２、フローティングゲート２０４、誘電体膜２０６及びコントロールゲート２０８が順に積層された構造で形成され、コントロールゲート２０８の上部にはハードマスクがさらに積層されることができる。ゲートパターン２１０のうち、コントロールゲート２０８は、連結されてワードライン、ソースセレクトラインまたはドレインセレクトラインとなる。図面に示されたゲートパターン２１０は、コントロールゲート２０８が連結されてドレインセレクトラインＤＳＬとなった部分である。ゲートパターン２１０のうち、ドレインセレクトラインＤＳＬ及びソースセレクトラインに含まれた誘電体膜２０６は、フローティングゲート２０４を露出させるコンタクトホールを含んでいて、ドレインセレクトラインＤＳＬ及びソースセレクトラインでは、コンタクトホールを通じてフローティングゲート２０４とコントロールゲート２０８が電気的に連結される。
【００２７】
接合領域２００ａ，２００ｂは、ゲートパターン２１０をマスクにして半導体基板２００にイオンを注入して形成する。このような接合領域２００ａ，２００ｂは、素子分離膜２０１により隔離される。また、接合領域２００ａ，２００ｂは、ドレインセレクトラインＤＳＬ間に形成された接合領域２００ａ、ソースセレクトライン間に形成されたソース領域、及びワードライン間に形成されたセルの接合領域２００ｂを含む。
【００２８】
接合領域２００ａ上には、コンタクトプラグ２１４ａ，２１４ｂがそれぞれ形成される。コンタクトプラグ２１４ａ，２１４ｂは、ゲートパターン２１０を覆う第１の絶縁膜２１２内に接合領域２００ａとそれぞれ連結されるように形成される。
【００２９】
以下、コンタクトプラグ２１４ａ，２１４ｂ形成過程の一例を詳しく説明する。
【００３０】
まず、ゲートパターン２１０と接合領域２００ａ，２００ｂが形成された半導体基板２００上に第１の絶縁膜２１２を形成する。第１の絶縁膜２１２の上部には、コンタクトマスクパターンが形成される。コンタクトマスクパターン間で露出された第１の絶縁膜２１２は除去される。第１の絶縁膜２１２が除去された部分には接合領域２００ａを露出させる多数のコンタクトホールが形成される。その後、ストリップ工程及び洗浄工程を通じて残ったフォトレジスト及びコンタクトマスクパターンを除去する。コンタクトホールの内部は、導電性物質で満たされる。導電性物質としては、タングステン、ポリシリコンなどが用いられる。その後、第１の絶縁膜２１２が露出されるように化学的機械的研磨（ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ；以下、“ＣＭＰ”という）工程を行ってコンタクトホールの内部にコンタクトプラグ２１４ａ，２１４ｂを形成する。
【００３１】
図１、図３を参照すれば、コンタクトプラグ２１４ａ，２１４ｂを１対１で露出させ、一方の方向に延びた第１のパッドホール２１８と他方の方向にそれぞれ延びた第２のパッドホール３１８を含む第２の絶縁膜２１６が形成される。
【００３２】
さらに詳しく説明すれば、第２の絶縁膜２１６は、第１の絶縁膜２１２上にコンタクトプラグ２１４ａ，２１４ｂを覆うように形成される。第２の絶縁膜２１６の上部には、パッドマスクパターンが形成される。パッドマスクパターン間で露出された第２の絶縁膜２１６は除去される。第２の絶縁膜２１６を除去するためのエッチング工程の進行時に第１の絶縁膜２１２が除去され、ゲートパターン２１０が損傷するのを防止するために第１の絶縁膜２１２及び第２の絶縁膜２１６間には第２の絶縁膜２１６とエッチング選択比が異なるエッチング停止膜がさらに形成され得る。エッチング停止膜形成時に上述したコンタクトホール及びコンタクトプラグ２１４ａ，２１４ｂは、エッチング停止膜をさらに貫通して形成される。第２の絶縁膜２１６が除去された部分には、コンタクトプラグ２１４ａ，２１４ｂを露出させる第１及び第２のパッドホール２１８，３１８が形成される。その後、ストリップ工程及び洗浄工程を通じて残ったフォトレジスト及びパッドマスクパターンを除去する。
【００３３】
第１のパッドホール２１８及び第２のパッドホール３１８は、コンタクトプラグ２１４ａ，２１４ｂからドレインセレクトラインＤＳＬ側に延びて形成される。第１のパッドホール２１８は奇数番目で配置された第１のコンタクトプラグ２１４ａを露出させ、第２のパッドホール３１８は偶数番目で配置された第２のコンタクトプラグ２１４ｂを露出させる。この時、第１のパッドホール２１８及び第２のパッドホール３１８は互いに連結されないために、コンタクトプラグ２１４ａ，２１４ｂを基準として反対となる方向にそれぞれ延びて形成される。即ち、第１のパッドホール２１８はコンタクトプラグ２１４ａ，２１４ｂを基準として一方の方向に延び、第２のパッドホール３１８はコンタクトプラグ２１４ａ，２１４ｂを基準として他方の方向に延びる。
【００３４】
図１、図４を参照すれば、第１及び第２のパッドホール２１８，３１８内にはコンタクトプラグ２１４ａ，２１４ｂにそれぞれ連結された第１及び第２の導電性パッド２２０，３２０が形成される。第１及び第２の導電性パッド２２０，３２０は交互に配置される。以下、第１及び第２の導電性パッド２２０，３２０の形成方法を詳しく説明する。
【００３５】
第１及び第２のパッドホール２１８，３１８の内部は、導電性物質で満たされる。導電性物質としては、タングステンなどが用いられる。その後、第２の絶縁膜２１６が露出されるようにＣＭＰ工程を行うことにより、第１及び第２のパッドホール２１８，３１８の内部には第１及び第２の導電性パッド２２０，３２０がそれぞれ形成される。工程の安定性のために、後続工程で形成される第１及び第２のパッドコンタクトプラグと連結される第１及び第２の導電性パッド２２０，３２０の幅（ｗ２）は、第１及び第２のコンタクトプラグ２１４ａ，２１４ｂと連結される部分の第１及び第２の導電性パッド２２０，３２０の幅（ｗ１）より広く形成される。また、第１及び第２の導電性パッド２２０，３２０はドレインセレクトラインＤＳＬ間に形成できるが、幅が広い第１及び第２の導電性パッド２２０，３２０の端部が互いに連結されないようにするために、ドレインセレクトラインＤＳＬと交差するように互いに反対方向に延びて形成できる。
【００３６】
図１、図５を参照すれば、第１及び第２の導電性パッド２２０，３２０が形成された後、第２の絶縁膜２１６上には、デュアルダマシンパターン２３０と第２のパッドコンタクトホール３２４を含む第３の絶縁膜２２２が形成される。デュアルダマシンパターン２３０は、第１の導電性パッド２２０の端部（即ち、延びた部分）を露出させる第１のパッドコンタクトホール２２４と、第１のパッドコンタクトホール２２４に連結された第１のトレンチ２２６を含む。以下、デュアルダマシンパターン２３０と第２のパッドコンタクトホール３２４を含む第３の絶縁膜２２２の形成方法を詳しく説明する。
【００３７】
第１及び第２の導電性パッド２２０，３２０を含む第２の絶縁膜２１６上に第３の絶縁膜２２２が形成される。第３の絶縁膜２２２の上部には、パッドコンタクトマスクパターンが形成される。パッドコンタクトマスクパターン間に露出された第３の絶縁膜２２２は除去される。第３の絶縁膜２２２が除去された部分には第１の導電性パッド２２０を露出させる第１のパッドコンタクトホール２２４及び第２の導電性パッド３２０を露出させる第２のパッドコンタクトホール３２４が形成される。その後、ストリップ工程及び洗浄工程を通じて残ったフォトレジスト及びパッドコンタクトマスクパターンを除去する。
【００３８】
次いで、第１及び第２のパッドコンタクトホール２２４，３２４を含む第３の絶縁膜２２２上にはトレンチマスクパターンが形成される。トレンチマスクパターン間に露出された第３の絶縁膜２２２は一定の深さでエッチングされる。これにより、第３の絶縁膜２２２には、第１のパッドコンタクトホール２２４に連結された第１のトレンチ２２６が形成される。第１のトレンチ２２６は、ドレインセレクトラインＤＳＬと交差する方向に形成され、第１のビットラインＢＬ１が形成される領域を定義する。その後、ストリップ工程及び洗浄工程を通じて残ったフォトレジスト及びトレンチマスクパターンを除去する。
【００３９】
図１、図６を参照すれば、デュアルダマシンパターン２３０内には、第１のパッドコンタクトプラグ２２８及び第１のビットラインＢＬ１がそれぞれ形成され、第２のパッドコンタクトホール３２４内には第２のパッドコンタクトプラグ３２８が形成される。以下、第１のパッドコンタクトプラグ２２８、第１のビットラインＢＬ１及び第２のパッドコンタクトプラグ３２８の形成方法を詳しく説明する。
【００４０】
デュアルダマシンパターン２３０と第２のパッドコンタクトホール３２４の内部は、導電性物質で満たされる。導電性物質としては、タングステンなどが用いられる。その後、第３の絶縁膜２２２が露出されるようにＣＭＰ工程を行って第１のパッドコンタクトプラグ２２８、第２のパッドコンタクトプラグ３２８及び第１のビットラインＢＬ１が形成される。
【００４１】
第１のパッドコンタクトプラグ２２８は、第１の導電性パッド２２０と第１のビットラインＢＬ１を電気的に連結する。第２のパッドコンタクトプラグ３２８は、第２の導電性パッド３２０と連結されると共に、第３の絶縁膜２２２により第１のビットラインＢＬ１と絶縁される。ここで、第２のパッドコンタクトプラグ３２８の高さ（ｄ２）は、第１のパッドコンタクトプラグ２２８の高さとビットラインＢＬ１の高さを合せたものと同一であるため、第１のパッドコンタクトプラグ２２８の高さ（ｄ１）より高く形成される。
【００４２】
図１、図７を参照すれば、第１のパッドコンタクトプラグ２２８、第１のビットラインＢＬ１及び第２のパッドコンタクトプラグ３２８を含む第３の絶縁膜２２２上には第２のトレンチ３２６を含む第４の絶縁膜２３２が形成される。第２のトレンチ３２６は、第２のパッドコンタクトプラグ３２８を露出させる。以下、第２のトレンチ３２６を含む第４の絶縁膜２３２の形成方法を詳しく説明する。
【００４３】
第１のパッドコンタクトプラグ２２８、第１のビットラインＢＬ１及び第２のパッドコンタクトプラグ３２８を含む第３の絶縁膜２２２上には第４の絶縁膜２３２が形成される。次いで、第４の絶縁膜２３２上にトレンチマスクパターンが形成される。トレンチマスクパターン間で露出された第４の絶縁膜２３２は、第２のパッドコンタクトプラグ３２８を露出させるように除去される。第４の絶縁膜２３２が除去された部分には第１のトレンチ２２６と交互に配置された第２のトレンチ３２６が形成される。第２のトレンチ３２６は、ドレインセレクトラインＤＳＬと交差する方向に形成されて第２のビットラインＢＬ２が形成される領域を定義する。その後、ストリップ工程及び洗浄工程を通じて残ったフォトレジスト及びトレンチマスクパターンを除去する。
【００４４】
図１、図８を参照すれば、第２のトレンチ３２６内に第２のビットラインＢＬ２が形成される。第２のビットラインＢＬ２は、第２のパッドコンタクトプラグ３２８を通じて第２の導電性パッド３２０に電気的に連結される。以下、第２のビットラインＢＬ２の形成方法を詳しく説明する。
【００４５】
第２のトレンチ３２６は、導電性物質で満たされる。導電性物質はタングステンを含む。その後、第４の絶縁膜２３２が露出されるようにＣＭＰ工程を行って第２のビットラインＢＬ２を形成する。第２のビットラインＢＬ２は、互いに隣接する第１のビットラインＢＬ１の間に形成される。即ち、第１のビットラインＢＬ１及び第２のビットラインＢＬ２は互いに交互に形成される。
【００４６】
本発明は、ビットラインＢＬ１，ＢＬ２を第１のビットラインＢＬ１及び第２のビットラインＢＬ２に区分して互いに異なる層に交互に形成する。これにより、隣接するビットラインＢＬ１，ＢＬ２間の間隔が離れるため、ビットラインＢＬ１，ＢＬ２により形成される寄生キャパシタの容量が減少する。結果として、本発明は、ＲＣの遅延を改善して半導体メモリ素子の動作速度を改善することができる。
【００４７】
また、本発明の実施例によるビットラインＢＬ１，ＢＬ２は、互いに異なる層でそれぞれ形成されたパッドコンタクトプラグ２２８，３２８及びコンタクトプラグ２１４ａ，２１４ｂを通じて接合領域２００ａに電気的に接続されることができる。このように、本発明は、ビットラインＢＬ１，ＢＬ２と接合領域２００ａを接続させるためのコンタクト構造をコンタクトプラグ２１４ａ，２１４ｂ及びパッドコンタクトプラグ２２８，３２８に分割させることにより、コンタクトプラグ２１４ａ，２１４ｂ，２２８，３２８のそれぞれが満たさなければならないコンタクトホールの高さが従来より低くなるため、コンタクトプラグ形成時にボイドが発生する現象を改善することができる。これにより、本発明は、半導体メモリ素子の不良を減らして歩留まりを向上させることができる。これと共に、本発明は、コンタクトプラグ２１４ａ，２１４ｂの幅より広い幅で形成された導電性パッド２２０，３２０をさらに形成することにより、パッドコンタクトホール３２４，２２４の整列マージンを確保することができる。
【００４８】
図９〜図１０は、本発明の実施例による半導体メモリ素子の他の製造方法を順に説明するための断面図であり、特に、図１に示された線“Ａ−Ａ’”及び線“Ｂ−Ｂ’”に沿って切り取って示した断面図を中心に本発明の実施例による半導体メモリ素子の他の製造方法を順に説明するための図面である。図９（ａ）〜（ｄ）は、図１に示された線“Ａ−Ａ’”に沿って切り取って本発明の実施例による半導体メモリ素子の他の製造方法を順に示す。図１０（ａ）〜（ｄ）は図１に示された線“Ｂ−Ｂ’”に沿って切り取って本発明の実施例による半導体メモリ素子の他の製造方法を順に示す。
【００４９】
図９（ａ）及び図１０（ａ）を参照すれば、ゲートパターン２１０及び接合領域２００ａ，２００ｂを含む半導体基板２００上に第１の絶縁膜２１２を形成する。ゲートパターン２１０及び接合領域２００ａ，２００ｂに関する説明は、図２で詳述した通りである。ただし、図９（ａ）及び図１０（ａ）に示された製造方法において第１の絶縁膜２１２にはコンタクトホールが形成されていない状態である。
【００５０】
図９（ｂ）及び図１０（ｂ）を参照すれば、第１の絶縁膜２１２上に第１及び第２のパッドホール２１８，３１８を含む第２の絶縁膜２１６を形成する。第１及び第２のパッドホール２１８，３１８は接合領域２００ａに重畳する。第１及び第２のパッドホール２１８，３１８に関する説明は、図３で詳述した通りである。
【００５１】
図９（ｃ）及び図１０（ｃ）を参照すれば、第１及び第２のパッドホール２１８，３１８を通じて露出された第１の絶縁膜２１２のうち、接合領域２００ａに重畳した部分は、フォトリソグラフィ工程を通じて形成されたフォトレジストパターン間で露出される。その後、露出された第１の絶縁膜２１２は、エッチング工程を通じて除去され、接合領域２００ａを露出させるコンタクトホール２１３ａ，２１３ｂが形成される。このように第１及び第２の絶縁膜２１２，２１６には第１及び第２のパッドホール２１８，３１８及びコンタクトホール２１３ａ，２１３ｂを含むデュアルダマシンパターン２１９ａ，２１９ｂが形成される。
【００５２】
図９（ｄ）及び図１０（ｄ）を参照すれば、第１及び第２の絶縁膜２１２，２１６に形成されたデュアルダマシンパターン２１９ａ，２１９ｂの内部は導電性物質で満たされる。その後、  ＣＭＰ工程を行うことにより、コンタクトプラグ２１４ａ，２１４ｂ、及びコンタクトプラグ２１４ａ，２１４ｂに電気的に連結された導電性パッド２２０，３２０が形成される。導電性パッド２２０，３２０形成後、後続工程は、図５〜図８と同一である。
【００５３】
前記で説明した本発明の技術的思想は、好ましい実施例で具体的に記述されたが、前記実施例は、その説明のためのものであり、その制限のためのものではないことに注意しなければならない。また、本発明は、本発明の技術分野の通常の専門家であれば、本発明の技術的思想の範囲内で多様な実施例が可能であることを理解することができるものである。
【符号の説明】
【００５４】
２００：半導体基板
２００ａ，２００ｂ：接合領域
２１０：ゲートパターン
２２０：第１の導電性パッド
３２０：第２の導電性パッド
ＢＬ１：第１のビットライン
ＢＬ２：第２のビットライン
２０２：トンネル絶縁膜
２０４：フローティングゲート
２０６：誘電体膜
２０８：コントロールゲート
２１２：第１の絶縁膜
２１４ａ，２１４ｂ：コンタクトプラグ
２１８：第１のパッドホール
３１８：第２のパッドホール
２１６：第２の絶縁膜
２２４：第１のパッドコンタクトホール
２２６：第１のトレンチ
２３０、２１９ａ、２１９ｂ：デュアルダマシンパターン
２２８：第１のパッドコンタクトプラグ
３２４：第２のパッドコンタクトホール
３２８：第２のパッドコンタクトプラグ
２２２：第３の絶縁膜
３２６：第２のトレンチ
２３２：第４の絶縁膜
２１３ａ、２１３ｂ：コンタクトホール
ＤＳＬ：ドレインセレクトライン
【図１】
2009253288.tif 000003
【図２】
2009253288.tif 000004
【図３】
2009253288.tif 000005
【図４】
2009253288.tif 000006
【図５】
2009253288.tif 000007
【図６】
2009253288.tif 000008
【図７】
2009253288.tif 000009
【図８】
2009253288.tif 000010
【図９】
2009253288.tif 000011
【図１０】
2009253288.tif 000012