(57)【要約】 【課題】特性劣化を引き起こすゲート電極表面の凹凸が抑えられた、可視光に対して透明な薄膜トランジスタおよびその製造方法を提供する。【解決手段】基板と、ゲート電極と、ゲート絶縁層と、半導体層と、ソース電極と、ドレイン電極と、から少なくとも構成されるボトムゲート型の薄膜トランジスタであって、該トランジスタを構成するすべての部材は、可視光に対して透明であり、該ゲート電極と該ゲート絶縁層との界面において、該界面の垂直方向の凹部と凸部の差は３０ｎｍ以下であることを特徴とする薄膜トランジスタ。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板と、ゲート電極と、ゲート絶縁層と、半導体層と、ソース電極と、ドレイン電極と、から少なくとも構成されるボトムゲート型の薄膜トランジスタであって、
該トランジスタを構成するすべての部材は、可視光に対して透明であり、
該ゲート電極と該ゲート絶縁層との界面において、該界面の垂直方向の凹部と凸部の差は３０ｎｍ以下であることを特徴とする薄膜トランジスタ。
【請求項２】
前記ゲート絶縁層と前記半導体層との界面の垂直方向の凹部と凸部の差が、前記半導体層の膜厚以下であることを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項３】
前記ゲート電極は、酸化インジウムと酸化錫の固溶体、または酸化インジウムと酸化亜鉛の固溶体よりなることを特徴とする請求項１または２に記載の薄膜トランジスタ。
【請求項４】
前記半導体層は、非晶質酸化物半導体膜であることを特徴とする請求項１から３のいずれか１項に記載の薄膜トランジスタ。
【請求項５】
基板上にゲート電極を形成する第１の工程と、該ゲート電極上にゲート絶縁層を形成する第２の工程と、該ゲート絶縁層上に半導体層を形成する第３の工程と、該半導体層上にソース電極およびドレイン電極を形成する第４の工程と、を少なくとも有するボトムゲート型の薄膜トランジスタの製造方法であって、
該第１の工程において、該基板上に形成されるゲート電極は、非晶質の透明電極であり、
該非晶質の透明電極は、第２の工程より後に熱処理することによって結晶化することを特徴とする薄膜トランジスタの製造方法。
【請求項６】
前記ソース電極およびドレイン電極を形成する第４の工程の後に前記熱処理が行われ、それまでは薄膜トランジスタを構成するすべての層が非晶質の状態であることを特徴とする請求項５に記載の薄膜トランジスタの製造方法。
【請求項７】
前記薄膜トランジスタを構成するすべての層が、２５０℃以下の温度で形成されることを特徴とする請求項５または６に記載の薄膜トランジスタの製造方法。
【請求項８】
基板上にゲート電極を形成する第１の工程と、該ゲート電極上にゲート絶縁層を形成する第２の工程と、該ゲート絶縁層上に半導体層を形成する第３の工程と、該半導体層上にソース電極およびドレイン電極を形成する第４の工程と、を少なくとも有するボトムゲート型の薄膜トランジスタの製造方法であって、
該第１の工程において、該基板上に形成されるゲート電極は、多結晶の透明電極であり、
該第１の工程と該第２の工程の間に、該多結晶の透明電極に対して、表面の凹凸を小さくする表面処理を施す工程をさらに有することを特徴とする薄膜トランジスタの製造方法。
【請求項９】
前記表面処理を施す工程は、クラスターイオンビームによってなされることを特徴とする請求項８に記載の薄膜トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、薄膜トランジスタおよびその製造方法に関する。特に、可視光に対して透明な、ボトムゲート型の薄膜トランジスタおよびその製造方法に関する。
【背景技術】
【０００２】
近年、液晶ディスプレイや有機エレクトロルミネッセンスディスプレイの画素回路における応用を目指して、透明酸化物半導体を活性層に用いた薄膜トランジスタを備えた、可視光に対して透明な半導体素子の開発が盛んに行われている。
【０００３】
現在、一般的に用いられている薄膜トランジスタ素子の断面図を、図１に示す。まず、絶縁性基板１上にゲート金属を形成し、所望の形状にパターンニングしてゲート電極２を形成する。この上にゲート絶縁層３、半導体膜４、ソース電極５およびドレイン電極６を順次形成し薄膜トランジスタ素子が完成する。図１においては、さらに、薄膜トランジスタ素子を保護する目的で保護層７が設けられている。
【０００４】
薄膜トランジスタにおいて、良好なトランジスタ特性を得るためには、種々の留意点があるが、特許文献１では、ゲート絶縁層と半導体層の界面の凹凸が電子移動度の低下を引き起こすことが記載されている。また、ゲート絶縁層と半導体層の界面の凹凸は、界面トラップ量の増大、実効チャネル長の増大、半導体層の膜厚ムラ、半導体層の段切れ等を引き起こすことも考えられる。すなわち、ゲート絶縁層と半導体層の界面を平滑に保つことが、薄膜トランジスタの特性を向上させる上で重要な１つのポイントとなる。
【０００５】
可視光に対して透明な薄膜トランジスタでは、透明な電極として、酸化インジウムと酸化錫の固溶体（以下、ＩＴＯと記述）が一般的に用いられている。ＩＴＯ薄膜は、作製条件によって、多結晶質あるいは非晶質の形態で得られる。非晶質のＩＴＯ薄膜は多結晶質のＩＴＯ薄膜と比較して、表面平滑性が良好で、エッチングによる微細加工の容易性において優れる。その反面、電気伝導性に劣るため、電極用途としては一般的に多結晶質のＩＴＯ薄膜が使われている。
【特許文献１】特開平０６−０４５６０５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、透明なゲート電極として、ＩＴＯ薄膜を成膜完了時点で多結晶の形態になる条件で作製すると、得られた薄膜表面に、結晶粒の晶癖を反映した大きな凹凸が生じてしまう。そして、その上から積層するゲート絶縁層が非晶質である場合、ゲート絶縁層は下地のゲート電極の影響を受けて、凹凸の大きな表面を有する層になってしまう。
【０００７】
以上のような表面凹凸が大きいゲート絶縁層上に半導体層を作製すると、ゲート絶縁層と半導体層の界面の凹凸が大きくなり、前述のように薄膜トランジスタの特性の劣化を引き起こしてしまう。したがって、特に、ゲート電極の上に、ゲート絶縁層、半導体層、ソース電極およびドレイン電極、保護層が順に積層しているボトムゲート型薄膜トランジスタでは、多結晶ＩＴＯ薄膜をゲート電極に用いた場合、十分な特性が得られない問題があった。
【０００８】
本発明は、上記課題に鑑みてなされたものであり、特性劣化を引き起こすゲート電極表面の凹凸が極力減少した、可視光に対して透明な薄膜トランジスタを提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明は、基板と、ゲート電極と、ゲート絶縁層と、半導体層と、ソース電極と、ドレイン電極と、から少なくとも構成されるボトムゲート型の薄膜トランジスタであって、該トランジスタを構成するすべての部材は、可視光に対して透明であり、該ゲート電極と該ゲート絶縁層との界面において、該界面の垂直方向の凹部と凸部の差は３０ｎｍ以下であることを特徴とする。また、前記ゲート絶縁層と前記半導体層との界面の垂直方向の凹部と凸部の差が、前記半導体層の膜厚以下であることを特徴とする。また、前記ゲート電極は、酸化インジウムと酸化錫の固溶体、または酸化インジウムと酸化亜鉛の固溶体よりなることを特徴とする。また、前記半導体層は、非晶質酸化物半導体膜であることを特徴とする。
【００１０】
さらに、本発明は、基板上にゲート電極を形成する第１の工程と、該ゲート電極上にゲート絶縁層を形成する第２の工程と、該ゲート絶縁層上に半導体層を形成する第３の工程と、該半導体層上にソース電極およびドレイン電極を形成する第４の工程と、を少なくとも有するボトムゲート型の薄膜トランジスタの製造方法であって、該第１の工程において、該基板上に形成されるゲート電極は、非晶質の透明電極であり、該非晶質の透明電極は、第２の工程より後に熱処理することによって結晶化することを特徴とする。また、前記ソース電極およびドレイン電極を形成する第４の工程の後に前記熱処理が行われ、それまでは薄膜トランジスタを構成するすべての層が非晶質の状態であることを特徴とする。また、前記薄膜トランジスタを構成するすべての層が、２５０℃以下の温度で形成されることを特徴とする。
【００１１】
さらに、本発明は、基板上にゲート電極を形成する第１の工程と、該ゲート電極上にゲート絶縁層を形成する第２の工程と、該ゲート絶縁層上に半導体層を形成する第３の工程と、該半導体層上にソース電極およびドレイン電極を形成する第４の工程と、を少なくとも有するボトムゲート型の薄膜トランジスタの製造方法であって、該第１の工程において、該基板上に形成されるゲート電極は、多結晶の透明電極であり、該第１の工程と該第２の工程の間に、該多結晶の透明電極に対して、表面の凹凸を小さくする表面処理を施す工程をさらに有することを特徴とする。また、前記表面処理を施す工程は、クラスターイオンビームによってなされることを特徴とする。
【発明の効果】
【００１２】
本発明は、ゲート電極とゲート絶縁層との界面において、該界面の垂直方向の凹部と凸部の差を特定の数値範囲内とすることによって効果を奏するものである。具体的には、前記界面の垂直方向の凹部と凸部の差を、３０ｎｍ以下、好ましくは３．０ｎｍ以下、最適には１．０ｎｍ以下とする。上記数値範囲を満たす平坦な界面とすることにより、ゲート絶縁層と半導体層の界面の凹凸に起因する薄膜トランジスタの特性の劣化が抑制された薄膜トランジスタを提供することができる。また、本発明の薄膜トランジスタの製造方法によれば、ゲート電極とゲート絶縁層の界面の凹凸を抑制することができるため、薄膜トランジスタの特性劣化を抑制することができる。
【発明を実施するための最良の形態】
【００１３】
これより、本発明の実施形態について、図を参照しながら詳細に説明する。
【００１４】
図１には、本実施形態のボトムゲート型薄膜トランジスタの断面図が示されている。基板１の上に、ゲート電極２、ゲート絶縁層３、半導体層４、ソース電極５・ドレイン電極６、保護層７が順に積層した構造をしている。また、本実施形態においては、トランジスタを構成する全ての部材が、可視光に対して透明な材料よりなっている。
【００１５】
基板１は、絶縁性の基板であり、例えば、ガラス基板を用いることが可能である。また、基板として、ポリエチレンテレフタレート（ＰＥＴ）などの有機材料や高分子材料を用いることにより、フレキシブルな基板上で薄膜トランジスタを製造することができる。
【００１６】
ゲート電極２、ソース電極５、ドレイン電極６は、透明電極であり、酸化インジウムと酸化錫の固溶体（ＩＴＯ）や、酸化インジウムと酸化亜鉛の固溶体（以下、ＩＺＯと記述）などの透明導電性酸化物を用いる。
【００１７】
ゲート絶縁層３には、ＳｉＯ２を用いることが望ましい。または、ＳｉＯ２、Ｙ２Ｏ３、Ａｌ２Ｏ３、Ｔａ２Ｏ５、ＺｒＯ２、ＨｆＯ２およびＴｉＯ２のうち少なくとも１種を含む材料をゲート絶縁層に用いることも好ましい。
【００１８】
そして、本実施形態においては、ゲート電極２とゲート絶縁層３との界面が、垂直方向の凹部と凸部の差が、３０ｎｍ以下、好ましくは３．０ｎｍ以下、最適には１ｎｍ以下の平坦性を持つことを特徴とする。前記凹部と凸部の差をこのような範囲内の値に制御することで、半導体層４をゲート絶縁層３に積層しても、ゲート絶縁層３の凹凸が該半導体層４に悪影響を及ぼすことが少なくなる。
【００１９】
半導体層４に用いる半導体は、非晶質酸化物半導体膜である。具体的には、ＺｎＯを主たる構成元素とする酸化物、Ｉｎ２Ｏ３を主たる構成元素とする酸化物、Ｇａ２Ｏ３を主たる構成元素とする酸化物、およびこれらのうち２種以上を含む複合酸化物を主たる構成元素とする酸化物が望ましい。特に、Ｉｎ２Ｏ３とＺｎＯを含み、その合計がモル比で全体の半分以上含む酸化物が望ましい。あるいは、ＳｎＯ２やＴｉＯｘなどの酸化物半導体を含むことも可能であり、その他の酸化物半導体を含むものを用いてもよい。
【００２０】
保護層７には少なくとも１種の金属元素を含む金属酸化物膜を用いる。金属酸化物の中でも、以下に挙げるものを少なくとも１種含むものを保護層として用いることがより好ましい。ＳｉＯ２、Ａｌ２Ｏ３、Ｇａ２Ｏ３、Ｉｎ２Ｏ３、ＭｇＯ、ＣａＯ、ＳｒＯ、ＢａＯ、ＺｎＯ、Ｎｂ２Ｏ５、Ｔａ２Ｏ５、ＴｉＯ２、ＺｒＯ２。ＨｆＯ２、ＣｅＯ２、Ｌｉ２Ｏ、Ｎａ２Ｏ、Ｋ２Ｏ、Ｒｂ２Ｏ、Ｓｃ２Ｏ３、Ｙ２Ｏ３、Ｌａ２Ｏ３、Ｎｄ２Ｏ３、Ｓｍ２Ｏ３、Ｇｄ２Ｏ３、Ｄｙ２Ｏ３、Ｅｒ２Ｏ３、Ｙｂ２Ｏ３。また、この他に、金属窒化物（ＭＮｘ、ただしＭは金属元素）を用いてもよい。またこの他に、金属酸窒化物（ＭＯｘＮｙ、ただしＭは金属元素）を用いてもよい。
【００２１】
上記金属酸化物、金属窒化物または金属酸窒化膜を保護膜として薄膜トランジスタ上に形成する手段としては、スパッタ法、パルスレーザー蒸着法および電子ビーム蒸着法などの気相法を用いるのがよい。しかし、成膜法はこれらの方法に限られるものではない。
【００２２】
次に、本実施形態のボトムゲート型薄膜トランジスタの製造方法を説明する。
【００２３】
まず、第１の工程として、基板上に、非晶質の透明導電膜を堆積する。そして、前記非晶質の透明導電膜をパターニングすることによって、透明なゲート電極を形成する。
【００２４】
次に、第２の工程として、前記ゲート電極上にゲート絶縁層を形成する。ゲート絶縁層の成膜法としては、スパッタ法、パルスレーザー蒸着法および電子ビーム蒸着法などの気相法を用いるのが好ましい。しかし、成膜法はこれらの方法に限られるものではない。
【００２５】
次に、第３の工程として、前記ゲート絶縁層上に半導体層を形成する。
【００２６】
本発明者らの知見によれば、半導体層の膜厚は３０ｎｍ±１５ｎｍの領域で良好な特性を示す。それについて、図１３に示した実験データを用いて説明する。
【００２７】
図１３は、ゲート電極としてのシリコン基板上に、ゲート絶縁膜としての熱酸化膜を成長させ、膜厚の異なる半導体層を堆積し、チタン、金、チタンをこの順に積層してソース電極およびドレイン電極を形成して作製した薄膜トランジスタの特性を示している。図１３において、横軸は半道体層の膜厚、縦軸は移動度を示す。また、前記半導体層は、ＩｎとＧａとＺｎの原子組成比が1：1：1のターゲットを用いて室温でスパッタ法により形成したものを用いる。
【００２８】
このとき、ゲート絶縁膜には、表面の凹凸が２〜４ｎｍの熱酸化膜を用いているため、半導体層とゲート絶縁膜との界面に存在する凹凸は２〜４ｎｍ以下である。当該界面の平坦性は理想的である。
【００２９】
図１３から明らかなように、半導体層の膜厚は３０ｎｍ±１５ｎｍで移動度が極大値を示している。また、本発明者らの知見によれば、S値や閾値電圧、オン電流などの特性も、半導体層膜厚３０ｎｍ±１５ｎｍの領域で良好な値を得ている。したがって、第３の工程における半導体層の膜厚は、３０ｎｍ±１５ｎｍであることが好ましい。
【００３０】
さらに、半導体層とゲート絶縁膜との界面の凹凸（荒れともいう）は、上述の不具合を生じさせるため、できるだけ小さいことが要求される。発明者らの知見によれば、良好な特性を得るためには、ゲート絶縁層と半導体膜との界面の垂直方向の凹部と凸部の差が、半導体層の膜厚以下とすることが好ましい。
【００３１】
次に、第４の工程として、前記半導体層上にソース電極およびドレイン電極を形成する。半導体層の成膜法としては、スパッタ法、パルスレーザー蒸着法および電子ビーム蒸着法などの気相法を用いるのがよい。しかし、成膜法はこれらの方法に限られるものではない。
【００３２】
本発明者らの知見によれば、前記ゲート電極を、前記ゲート電極上にゲート絶縁層を形成する工程より後に、熱処理を行うことによって結晶化することが重要である。そうすることによって、ゲート電極の垂直方向の凹部と凸部の差を、３０ｎｍ以下、好ましくは３．０ｎｍ以下、最適には１ｎｍ以下にすることが可能となる。熱処理は、前記ゲート電極上にゲート絶縁層を形成する第二の工程より後であれば、いずれの段階で行っても構わない。  
【００３３】
また、製造方法の別法としては、次のことが可能である。すなわち、第１の工程において、まずゲート電極を多結晶の状態で形成し、その後、該ゲート電極の表面を処理することによって、表面凹凸を小さくすることもできる。その際における表面処理の方法としては、例えば、アルゴンイオンビームなどを、クラスターイオンビームの手法により、ゲート電極の表面に照射する方法などがある。クラスターを形成する原子または分子の数は、数十から数千個である。クラスターイオンビーム照射時の加速エネルギーは、数から数十ｋｅＶである。これにより、材料内部に損傷を与えることなく固体表面の平滑化処理を行うことができる。ゲート電極表面の平滑化処理には、他に、化学機械研磨（ＣＭＰとも言う）を用いてもよい。その後の工程は前述のものと同じであるが、この場合、熱処理工程を行う必要はない。
【実施例】
【００３４】
以下、本発明を実施例によりさらに詳細に説明する。しかし、本発明は下記例に限定されるものではない。
【００３５】
（実施例１）
本実施例は、図１に示すボトムゲート型薄膜トランジスタを作製する例である。図１の薄膜トランジスタは、基板１上に形成されている。さらに詳しくは、基板１上には、ゲート電極２、ゲート絶縁層３、半導体層４、ソース電極５・ドレイン電極６、保護層７が形成されている。
【００３６】
基板１には、ガラス基板（Ｃｏｒｎｉｎｇ社製１７３７）を用いた。ガラス基板の厚さは０．５ｍｍである。
【００３７】
まず、基板１上に、非晶質導電性酸化物を作製した。本実施例では、アルゴンガスと酸素ガスの混合雰囲気中でＲＦマグネトロンスパッタ法により、非晶質ＩＴＯ薄膜を形成した。Ｉｎ：Ｓｎは、９１：９とした。
【００３８】
本実施例では、ターゲット（材料源）としては、３インチサイズの多結晶焼結体を用い、投入ＲＦパワーは１００Ｗとした。成膜時の雰囲気は、全圧２Ｐａであり、その際Ａｒガスを１ｓｃｃｍ供給した。成膜レートは約２．８ｎｍ／分で、膜厚は１７０ｎｍとした。また、基板温度は２５℃である。
【００３９】
また、上記条件で得られた非晶質ＩＴＯ薄膜の表面形状を、原子間力顕微鏡（以下、ＡＦＭと呼ぶ）によって観察した結果を図２に示す。最大高さ（以下、Ｒｍａｘと呼ぶ）が３．８ｎｍ、中心線平均粗さ（以下、Ｒａと呼ぶ）が０．４ｎｍであった。
【００４０】
次に、堆積させた非晶質ＩＴＯ薄膜を、フォトリソグラフィー法とウェットエッチング法により微細加工して、ゲート電極２を形成した。この際、ウェットエッチング時のエッチャントには、シュウ酸系水溶液などの弱酸を用いることができる。
【００４１】
次に、ゲート電極２上に、厚さ２００ｎｍのＳｉＯ２薄膜を作製した。ゲート絶縁層３としてのＳｉＯ２薄膜は、ＲＦマグネトロンスパッタ法により、基板温度を室温、投入ＲＦパワーを４００Ｗ、Ａｒガス１０ｓｃｃｍ雰囲気中０．１Ｐａで作製した。
【００４２】
次に、堆積させたＳｉＯ２薄膜を、フォトリソグラフィー法とドライエッチング法により微細加工して、ゲート絶縁層３を形成した。この際、ドライエッチング時のエッチングガスには、ＣＦ４ガスを用いた。
【００４３】
このようにして作製されたＳｉＯ２ゲート絶縁層の表面形状をＡＦＭにて観察した結果を図３に示す。Ｒｍａｘが３．０ｎｍ、Ｒａが０．３ｎｍであり、ＳｉＯ２ゲート絶縁膜形成による表面粗さの増大はほとんどないことがわかった。
【００４４】
さらに、上記非晶質ＩＴＯゲート電極上にＳｉＯ２ゲート絶縁層を形成した試料を、大気中において、３００℃に保ったホットプレート上で２０分間熱処理を行った。すると、図４に示すように、Ｘ線回折法（以下、ＸＲＤと呼ぶ）でＩＴＯ薄膜の結晶化が確認された。この状態での表面粗さをＡＦＭによって測定したところ（図５）、Ｒｍａｘが２．４ｎｍ、Ｒａが０．２ｎｍであり、ＩＴＯ薄膜の結晶化によるＳｉＯ２薄膜の表面粗さの増大はほとんど確認できなかった。
【００４５】
以上のプロセスは、ＩＴＯ薄膜を非晶質状態で形成し、ＩＴＯ薄膜をＳｉＯ２薄膜で覆ったあとに結晶化のための熱処理を行うことによって、表面平滑な試料が得られることを示すために行ったものである。本発明における実際の工程においては、ゲート電極上にゲート絶縁層を形成する工程より後であれば、いずれの段階で熱処理を行っても構わない。また、ソース電極およびドレイン電極を形成する工程まで、薄膜トランジスタを構成するすべての層が非晶質の状態であり、熱処理は該工程の後に行われても構わない。
【００４６】
半導体層４は、ゲート絶縁層３の上に形成する。本実施例では、半導体層４は酸化物半導体Ｉｎ−Ｇａ−Ｚｎ−Ｏ薄膜をＲＦマグネトロンスパッタ法により４０ｎｍ成膜する。Ｉｎ−Ｇａ−Ｚｎ−Ｏは非晶質であり、Ｉｎ：Ｇａ：Ｚｎ：Ｏの組成比は１：１：１：４である。半導体層４は、ＲＦマグネトロンスパッタ法により、基板温度を室温、パワー２００Ｗ、Ｏ２を５％含有のＡｒガス２５ｓｃｃｍ雰囲気中０．５Ｐａで作製する。 
【００４７】
次に、堆積させたＩｎ−Ｇａ−Ｚｎ−Ｏ薄膜をフォトリソグラフィー法とウェットエッチング法により微細加工して、半導体層４を形成する。
【００４８】
ソース電極５およびドレイン電極６は、半導体層４の上に形成する。本実施例では、ＩＺＯ薄膜をＲＦマグネトロンスパッタ法により１００ｎｍ成膜する。ソース電極５およびドレイン電極６としてのＩＺＯ薄膜は、ＲＦマグネトロンスパッタ法により、基板温度を室温、投入ＲＦパワーを１００Ｗ、Ａｒガス５０ｓｃｃｍ雰囲気中０．３Ｐａで作製する。
【００４９】
次に、堆積させたＩＺＯ薄膜をフォトリソグラフィー法とウェットエッチング法により微細加工して、ソース電極５およびドレイン電極６を形成する。
【００５０】
保護層７は、ソース電極５およびドレイン電極６の上に形成する。保護層７はＳｉＯ２からなる。保護層としてのＳｉＯ２薄膜は、ＲＦマグネトロンスパッタ法により基板温度を室温、パワーを２００Ｗ、Ａｒガス５ｓｃｃｍ、Ｏ２ガス５ｓｃｃｍ雰囲気中０．１Ｐａで作製する。
【００５１】
次に、堆積させたＳｉＯ２薄膜をフォトリソグラフィー法とドライエッチング法により微細加工して、保護層７を形成する。ドライエッチングのエッチングガスには、ＣＦ４ガスを用いる。
【００５２】
以上の工程では、薄膜トランジスタを構成するすべての層を室温で形成しているが、基板温度を高温に保った状態で作製することも可能である。ガラス基板やプラスチックフィルム上に薄膜トランジスタを形成することを考えると、各層は２５０℃以下の温度で形成することが好ましい。
【００５３】
次に、得られた薄膜トランジスタを、大気中において、２５０℃で３０分間熱処理を行い、非晶質のＩＴＯから成るゲート電極を結晶化させる。
【００５４】
上記の工程で作製された薄膜トランジスタでは、ゲート電極とゲート絶縁層との界面において、該界面の垂直方向の凹部と凸部の差は３．８ｎｍであった。したがって、局所電界集中による漏れ電流の増大等を抑制することができる。
【００５５】
また、上記の工程で作製された薄膜トランジスタは、ゲート絶縁層と前記半導体膜との界面の垂直方向の凹部と凸部の差が、２．４ｎｍであった。よって、界面に存在する界面準位による電荷捕獲に起因したドレイン電流−ゲート電圧特性における閾値シフトの低減が実現できる。
【００５６】
以上の結果より、本発明のように、ゲート電極を非晶質状態で形成し、該ゲート電極をゲート絶縁膜で覆った後に熱処理を行って結晶化することで、次のことが可能となることがわかった。すなわち、成膜完了時点で多結晶質のゲート電極を用いる場合に比べて、薄膜トランジスタを形成する各構成層における表面の凹凸の形成を容易に抑制することができる。
【００５７】
（実施例２）
本実施例は、図１に示すボトムゲート型薄膜トランジスタを作製する別の例である。図１の薄膜トランジスタは、基板１上に形成されている。さらに詳しくは、基板１上に、ゲート電極２、ゲート絶縁層３、半導体層４、ソース電極５・ドレイン電極６、保護層７が形成されている。
【００５８】
基板１には、ガラス基板（Ｃｏｒｎｉｎｇ社製１７３７）を用いた。ガラス基板の厚さは０．５ｍｍである。
【００５９】
まず、基板１上に、多結晶ＩＴＯ薄膜を作製した。本実施例では、アルゴンガスと酸素ガスの混合雰囲気中でＲＦマグネトロンスパッタ法により、多結晶ＩＴＯ薄膜を形成した。
【００６０】
得られたＩＴＯ薄膜の、ＸＲＤによる測定結果を図６に示す。結晶性を示す明瞭な回折ピークが観察され、得られたＩＴＯ薄膜が多結晶の形態であることがわかった。
【００６１】
得られたＩＴＯ薄膜は多結晶の形態であるため、そのままでは表面に大きな凹凸を有するが、後処理を施すことで、凹凸を小さくすることができる。例えば、アルゴンイオンビームなどを、クラスターイオンビームの手法により、ＩＴＯ薄膜表面に照射することで、表面の凹凸を小さくすることができる。
【００６２】
前記ＩＴＯ薄膜の表面形状を、ＡＦＭによって観察した結果を図７に示す。Ｒｍａｘが２７．７ｎｍ、Ｒａが２．１ｎｍであった。
【００６３】
次に、堆積させたＩＴＯ薄膜を、フォトリソグラフィー法とウェットエッチング法により微細加工して、ゲート電極２を形成した。
【００６４】
次に、ゲート電極２上に、厚さ２００ｎｍのＳｉＯ２薄膜を作製した。ゲート絶縁層３としてのＳｉＯ２薄膜は、ＲＦマグネトロンスパッタ法により、基板温度を室温、投入ＲＦパワーを４００Ｗ、Ａｒガス１０ｓｃｃｍ雰囲気中０．１Ｐａで作製した。
【００６５】
次に、堆積させたＳｉＯ２薄膜を、フォトリソグラフィー法とドライエッチング法により微細加工して、ゲート絶縁層３を形成した。この際、ドライエッチング時のエッチングガスには、ＣＦ４ガスを用いた。
【００６６】
このようにして作製されたＳｉＯ２ゲート絶縁層の表面形状をＡＦＭにて観察した結果を図８に示す。その表面は、ゲート電極２の形状を反映して、Ｒｍａｘが２６．４ｎｍ、Ｒａが０．９ｎｍとなっていた。
【００６７】
半導体層４は、ゲート絶縁層３の上に形成した。本実施例では、半導体層４は酸化物半導体Ｉｎ−Ｇａ−Ｚｎ−Ｏ薄膜をＲＦマグネトロンスパッタ法により４０ｎｍ成膜した。Ｉｎ−Ｇａ−Ｚｎ−Ｏは非晶質であり、Ｉｎ：Ｇａ：Ｚｎ：Ｏの組成比は１：１：１：４である。半導体層４は、ＲＦマグネトロンスパッタ法により、基板温度を室温、パワー２００Ｗ、Ｏ２を５％含有のＡｒガス２５ｓｃｃｍ雰囲気中０．５Ｐａで作製する。 
【００６８】
次に、堆積させたＩｎ−Ｇａ−Ｚｎ−Ｏ薄膜をフォトリソグラフィー法とウェットエッチング法により微細加工して、半導体層４を形成する。
【００６９】
ソース電極５およびドレイン電極６は、半導体層４の上に形成する。本実施例では、ＩＺＯ薄膜をＲＦマグネトロンスパッタ法により１００ｎｍ成膜する。ソース電極５およびドレイン電極６としてのＩＺＯ薄膜は、ＲＦマグネトロンスパッタ法により、基板温度を室温、投入ＲＦパワーを１００Ｗ、Ａｒガス５０ｓｃｃｍ雰囲気中０．３Ｐａで作製する。
【００７０】
次に、堆積させたＩＺＯ薄膜をフォトリソグラフィー法とウェットエッチング法により微細加工して、ソース電極５およびドレイン電極６を形成する。
【００７１】
保護層７は、ソース電極５およびドレイン電極６の上に形成する。保護層７はＳｉＯ２からなる。保護層としてのＳｉＯ２薄膜は、ＲＦマグネトロンスパッタ法により基板温度を室温、パワーを２００Ｗ、Ａｒガス５ｓｃｃｍ、Ｏ２ガス５ｓｃｃｍ雰囲気中０．１Ｐａで作製する。
【００７２】
次に、堆積させたＳｉＯ２薄膜をフォトリソグラフィー法とドライエッチング法により微細加工して、保護層７を形成する。ドライエッチングのエッチングガスには、ＣＦ４ガスを用いる。
【００７３】
上記の工程で作製された薄膜トランジスタは、ゲート電極とゲート絶縁層との界面において、該界面の垂直方向の凹部と凸部の差は２７．７ｎｍであった。したがって、局所電界集中による漏れ電流の増大等を抑制することができる。
【００７４】
また、上記の工程で作製された薄膜トランジスタは、ゲート絶縁層と前記半導体膜との界面の垂直方向の凹部と凸部の差が、２６．４ｎｍであった。よって、界面に存在する界面準位による電荷捕獲に起因したドレイン電流−ゲート電圧特性における閾値シフトの低減が実現できる。
【００７５】
以下、比較のために、表面荒れが大きいＩＴＯ薄膜をゲート電極に用いる場合の例について、図面を用いて説明する。
【００７６】
（比較例）
本比較例は、図９に示す、ガラス基板上に、多結晶ＩＴＯ薄膜８およびＳｉＯ２薄膜９の積層膜を作製する例である。図９の積層膜は、基板１上に形成されている。さらに詳しくは、基板１上には、多結晶ＩＴＯ薄膜８、ＳｉＯ２薄膜９が形成されている。 
【００７７】
基板１には、ガラス基板（Ｃｏｒｎｉｎｇ社製１７３７）を用いた。ガラス基板の厚さは０．５ｍｍである。
【００７８】
まず、基板１上に、多結晶ＩＴＯ薄膜８を作製した。本比較例では、アルゴンガスと酸素ガスの混合雰囲気中でＲＦマグネトロンスパッタ法により、多結晶ＩＴＯ薄膜８を形成した。
【００７９】
得られたＩＴＯ薄膜の、ＸＲＤによる測定結果を図１０に示す。結晶性を示す明瞭な回折ピークが観察され、得られたＩＴＯ薄膜が多結晶の形態であることがわかった。
【００８０】
また、前記多結晶ＩＴＯ薄膜８の表面形状を、ＡＦＭによって観察した結果を図１１に示す。Ｒｍａｘが６８．１ｎｍ、Ｒａが８．１ｎｍであった。
【００８１】
次に、前記多結晶ＩＴＯ薄膜８上に、厚さ２００ｎｍのＳｉＯ２薄膜９を作製した。ＳｉＯ２薄膜９は、ＲＦマグネトロンスパッタ法により、基板温度を室温、投入ＲＦパワーを４００Ｗ、Ａｒガス１０ｓｃｃｍ雰囲気中０．１Ｐａで作製した。
【００８２】
このようにして作製されたＳｉＯ２薄膜９の表面形状をＡＦＭにて観察した結果を図１２に示す。Ｒｍａｘが９４．０ｎｍ、Ｒａが５．３ｎｍであり、多結晶ＩＴＯ薄膜８の表面粗さに起因して、得られたＳｉＯ２薄膜９の表面も大きく荒れていることが確認できた。 
【００８３】
前述の実施例１で作製したＳｉＯ２薄膜の表面粗さは、Ｒｍａｘが３．０ｎｍ、Ｒａが０．３ｎｍであった。よって、多結晶ＩＴＯ薄膜上に作製した非晶質ＳｉＯ２薄膜の表面積は、非晶質ＩＴＯ薄膜上の非晶質ＳｉＯ２薄膜に比べて大きな表面積を有することがわかった。
【００８４】
ＳｉＯ２薄膜の表面積の増大は、ＳｉＯ２ゲート絶縁層と半導体層の界面の面積の増大につながるため、界面の界面欠陥密度が同じであれば界面欠陥量の絶対値が増大することを意味する。
【００８５】
したがって、上述の、成膜完了時点で多結晶の形態となる条件で作製したＩＴＯ薄膜をゲート電極として使用したボトムゲート型薄膜トランジスタにおいては、次のことがいえる。すなわち、ゲート絶縁層と半導体層との界面に大きな凹凸を有するため、界面に大きな凹凸を有さない薄膜トランジスタと比較して、相対的に界面の面積が大きくなる。よって、界面に存在する界面準位による電荷捕獲に起因したドレイン電流−ゲート電圧特性における閾値シフトが大きくなると考えられる。
【００８６】
また、上記の工程で作製された薄膜トランジスタは、ゲート電極とゲート絶縁層との界面に大きな凹凸を有するため、局所電界集中による漏れ電流の増大等を引き起こすと考えられる。
【図面の簡単な説明】
【００８７】
【図１】本発明の実施形態に従うボトムゲート型薄膜トランジスタの構成例を示す図である。
【図２】本発明の実施形態に従う、ガラス基板の上に作製した非晶質ＩＴＯ薄膜の原子間力顕微鏡による観察結果を示す図である。
【図３】本発明の実施形態に従う、ガラス基板の上に非晶質ＩＴＯ薄膜およびＳｉＯ２薄膜を堆積させた試料の原子間力顕微鏡による観察結果を示す図である。
【図４】本発明の実施形態に従う、ガラス基板の上に非晶質ＩＴＯ薄膜およびＳｉＯ２薄膜を堆積させた試料を２５０℃において３０分間熱処理を行った試料のＸ線回折を示す図である。
【図５】本発明の実施形態に従う、ガラス基板の上に非晶質ＩＴＯ薄膜およびＳｉＯ２薄膜を堆積させた試料を２５０℃において３０分間熱処理を行った試料の原子間力顕微鏡による観察結果を示す図である。
【図６】実施例２に従う、ガラス基板の上に作製した多結晶ＩＴＯ薄膜のＸ線回折を示す図である。
【図７】実施例２に従う、ガラス基板の上に作製した多結晶ＩＴＯ薄膜の原子間力顕微鏡による観察結果を示す図である。
【図８】実施例２に従う、ガラス基板の上に多結晶ＩＴＯ薄膜およびＳｉＯ２薄膜を堆積させた試料の原子間力顕微鏡による観察結果を示す図である。
【図９】比較例に従う積層膜の断面図である。
【図１０】比較例に従う、ガラス基板の上に作製した多結晶ＩＴＯ薄膜のＸ線回折を示す図である。
【図１１】比較例に従う、ガラス基板の上に作製した多結晶ＩＴＯ薄膜の原子間力顕微鏡による観察結果を示す図である。
【図１２】比較例に従う、ガラス基板の上に多結晶ＩＴＯ薄膜およびＳｉＯ２薄膜を堆積させた試料の原子間力顕微鏡による観察結果を示す図である。
【図１３】ＴＦＴの半導体層の膜厚と移動度との関係を示す図である。
【符号の説明】
【００８８】
１  基板
２  ゲート電極
３  ゲート絶縁層
４  半導体層
５  ソース電極
６  ドレイン電極
７  保護層
８  多結晶ＩＴＯ薄膜
９  ＳｉＯ２薄膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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