(57)【要約】【課題】ストレスモードにおいて昇圧された電圧に応じたストレス印加テストを行うことができる半導体装置を提供することを目的とする。【解決手段】ストレス電圧発生回路１００は、電源電圧Ｖｃｃを昇圧してストレスモードにすると、トランジスタＱｎ１がオン状態になる。このため、トランジスタＱｐ１に電流が流れ、カレントミラー回路４００を構成するトランジスタＱｐ３〜Ｑｐ５にも同じ大きさの電流が流れる。その結果、３個のインバータＩＮＶ３〜ＩＮＢ５によって構成されるリングオシレータ５００は、発振してクロックパルスＣＫＰを出力する。このクロックパルスＣＫＰをノーマルモード時に電源電圧Ｖｃｃと接地電圧ＧＮＤとの中間レベルの電圧が印加されるトランジスタのゲート端子に印加することによってストレス印加テストを行う。【選択図】図１
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【特許請求の範囲】
【請求項１】
テスト対象回路の動作モードをノーマルモードとストレスモードとの間で切り換える機能を有する半導体装置において、
外部から供給される電源電圧に基づいてノーマルモードとストレスモードのいずれかを選択するモード選択手段と、
前記モード選択手段によってストレスモードが選択されたとき、前記電源電圧に基づく電圧ストレス信号を生成して、前記ストレステスト対象回路がノーマルモードで動作しているときに前記電源電圧と接地電圧との間の中間電圧が印加されるトランジスタに前記電圧ストレス信号を印加する信号出力手段とを備えることを特徴とする、半導体装置。
【請求項２】
前記信号出力手段は、前記モード選択手段によってストレスモードが選択されたとき交流電圧信号を生成する発振手段を含み、前記電圧ストレス信号として前記交流電圧信号を出力することを特徴とする、請求項１に記載の半導体装置。
【請求項３】
前記モード選択手段は、
前記電源電圧を抵抗分割して第１の分割電圧を出力する第１の抵抗分割回路と、
前記第１の分割電圧に基づいて、ノーマルモードとストレスモードのいずれかを選択する第１のスイッチング素子を含み、
前記信号出力手段は、前記第１のスイッチング素子によってストレスモードが選択されたときに所定電圧を生成する所定電圧生成手段をさらに含み、
前記発振手段は、前記所定電圧に基づいて前記交流電圧信号を生成することを特徴とする、請求項２に記載の半導体装置。
【請求項４】
前記所定電圧生成手段は、同じ大きさの電流を出力するための奇数個の出力端子を有するカレントミラー回路を含み、
発振手段は、前記カレントミラー回路の前記出力端子にハイレベル側の端子がそれぞれ接続されたインバータが縦続接続され、前記カレントミラー回路から出力された電流に起因する電圧が前記インバータの前記ハイレベル側の端子に与えられることによって前記交流電圧信号を生成するリングオシレータを含むことを特徴とする、請求項３に記載の半導体装置。
【請求項５】
前記縦続接続されるインバータの個数は、前記交流電圧信号の振幅が前記電源電圧の振幅と同じレベルになるように調整されることを特徴とする、請求項４に記載の半導体装置。
【請求項６】
前記半導体装置は、前記トランジスタに印加する電圧を、前記リングオシレータから出力される前記交流電圧信号とノーマルモード時に出力される動作電圧信号との間で切り換えて出力する電圧切換回路をさらに備え、
前記電圧切換回路は、
前記電源電圧を抵抗分割して第２の分割電圧を出力する第２の抵抗分割回路と、
前記第２の分割電圧に基づいてオン状態になると前記トランジスタに前記交流電圧信号を与える第２のスイッチング素子と、
前記第２のスイッチング素子がオフ状態のときに前記第２の分割電圧に基づいてオン状態になって、前記トランジスタに前記動作電圧信号を与える第３のスイッチング素子とを含むことを特徴とする、請求項４に記載の半導体装置。
【請求項７】
前記モード選択手段は、ノーマルモードを選択したとき、前記カレントミラー回路を非アクティブにするプルアップ手段をさらに含むことを特徴とする、請求項４に記載の半導体装置。
【請求項８】
前記ストレステスト対象回路はアナログ回路であることを特徴とする、請求項１に記載の半導体装置。
【請求項９】
前記トランジスタはＭＯＳ型トランジスタであり、前記モード選択手段は前記電圧ストレス信号を前記ＭＯＳ型トランジスタのゲート端子に印加することを特徴とする、請求項８に記載の半導体装置。
【請求項１０】
前記モード選択手段および前記信号出力手段は、前記ストレステスト対象回路が形成された基板と同じ基板に形成されていることを特徴とする、請求項１に記載の半導体装置。
【請求項１１】
前記ストレステスト対象回路は、
ストレスモードにおいて電流ストレスを与えるべき経路に形成された抵抗素子と、
前記電源電圧を抵抗分割して第３の分割電圧を出力する第３の抵抗分割回路と、
前記抵抗素子に並列に接続される第３のスイッチング素子とをさらに備え、
前記第３のスイッチング素子は、オン状態になったとき前記抵抗素子の両端を短絡することを特徴とする、請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特にストレス印加モードを有する半導体装置に関する。
【背景技術】
【０００２】
従来、製造直後のテストで良品とされた半導体装置であっても、短期間の使用により不良となるものがある比率で存在することが知られている。図８は、半導体装置の不良率の時間変化を示す図である。図８からわかるように、半導体装置の不良率は、使用開始の初期には高いが、短期間のうちに急激に低下してほぼ一定値になり、その後経時劣化により徐々に上昇し始める。この不良率が高い値から低下して一定値になるまでの不良は初期不良と呼ばれる。
【０００３】
初期不良は、配線パターンのくびれやゲート酸化膜中の欠陥など、半導体装置の製造時に生じた電気的に不安定な箇所に、所定時間にわたって電流が流れたり、電圧が印加されたりすることによって、不安定な箇所が電気的に破壊されることに起因する不良である。このため、製品として出荷する前に、電気的に不安定な箇所を有する半導体装置を見つけ出して除外する必要がある。
【０００４】
このような初期不良を起こす半導体装置は、高温に保たれた恒温槽内で、半導体装置に本来の動作電圧よりも高い電圧（電圧ストレス）を印加したり、本来流れる動作電流よりも大きな電流（電流ストレス）を流したりするストレス印加テスト（バーンインテスト）によって判定される。ストレス印加テストに用いられる動作電圧、動作電流、動作温度、投入時間などの条件は、半導体装置の製造プロセス、パッケージなどを考慮して最適化されている。
【０００５】
図９（Ａ）は、ロジック回路の一例として論理ゲートを用いて表した回路図であり、図９（Ｂ）は、図９（Ａ）の論理ゲートをトランジスタレベルで表した回路図である。図９（Ａ）、図９（Ｂ）からわかるように、このロジック回路はＮＡＮＤ回路とＮＯＲ回路とを組み合わせた回路である。各トランジスタのゲート端子に印加される電圧Ｖｉｎ１〜Ｖｉｎ３は、電源電圧または接地電圧のいずれかである。このため、電源電圧を通常動作時（ノーマルモード）よりも高くすれば、ノーマルモード時の電圧よりも高い電圧をトランジスタのゲート端子に印加する（ストレスモード）ことができる。したがって、ストレス印加テストを行うことによって、初期不良となる半導体装置を高い精度で事前に選別することができる。
【０００６】
特許文献１には、何度も繰り返して電圧を印加したり中断したりすることによって、ゲート回路やフリップフロップ回路の取り得る状態を再現し、再現された状態ごとにバーンインテストを行うことが開示されている。また、特許文献２には、ストレスモード時にレベルシフタ回路、基準電圧発生回路などが活性化されるようにストレスをかけて、バーンインテストを行うことが開示されている。
【特許文献１】特開平５−６０８２９号公報
【特許文献２】特開平６−２１３７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、ノーマルモード時に、そのゲート端子に電源電圧と接地電圧との間のレベルの電圧（以下、中間電圧という）しか印加されないようなトランジスタを含む回路がある。例えば、図１０は従来の差動増幅回路の回路図である。図１０に示すように、この差動増幅回路は、２つの入力端子にそれぞれ与えられる入力電圧Ｖｉｎ２１、Ｖｉｎ２２の大小関係によって、出力端子から出力される出力電流Ｉｏｕｔ２１を調整する回路である。この差動増幅回路に含まれているＮチャネル型トランジスタＱｎ２１〜Ｑｎ２８は、ノーマルモード時には、中間電圧がそのゲート端子に印加されることによって出力電流を調整している。しかし、ストレス印加テストを行うために電源電圧を高くしても、高くした電源電圧をトランジスタＱｎ２１〜Ｑｎ２８のゲート端子に印加することはできない。このため、ストレス印加テストによって初期不良となる半導体装置を高い精度で事前に選別することができないという問題がある。
【０００８】
また、図１１は、従来の他の差動増幅器の回路図である。この差動増幅回路も、図１０の差動増幅回路の場合と同様に、電源電圧を高くしても、高くした電源電圧をＮチャネル型トランジスタＱｎ３２、Ｑｎ３３の各ゲート端子に印加することができない。このため、この差動増幅回路でも同様に、ストレス印加テストによって初期不良となる半導体装置を高い精度で事前に選別することができないという問題がある。
【０００９】
また、特許文献１に記載の発明では、何度も繰り返して電圧を印加したり中断したりしなければならないので、ストレス印加テストが複雑になり、時間がかかるという問題がある。特許文献２に記載の発明では、ノーマルモードとストレスモードとを切り換えるためのストレスモード信号を生成する必要があるので、モードの切換えが複雑になるという問題がある。
【００１０】
そこで、本発明は、ストレスモードにおいて昇圧された電圧に応じたストレス印加テストを行うことができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
第１の発明は、テスト対象回路の動作モードをノーマルモードとストレスモードとの間で切り換える機能を有する半導体装置において、
外部から供給される電源電圧に基づいてノーマルモードとストレスモードのいずれかを選択するモード選択手段と、
前記モード選択手段によってストレスモードが選択されたとき、前記電源電圧に基づく電圧ストレス信号を生成して、前記ストレステスト対象回路がノーマルモードで動作しているときに前記電源電圧と接地電圧との間の中間電圧が印加されるトランジスタに前記電圧ストレス信号を印加する信号出力手段とを備えることを特徴とする。
【００１２】
第２の発明は、第１の発明において、
前記信号出力手段は、前記モード選択手段によってストレスモードが選択されたとき交流電圧信号を生成する発振手段を含み、前記電圧ストレス信号として前記交流電圧信号を出力することを特徴とする。
【００１３】
第３の発明は、第２の発明において、
前記モード選択手段は、
前記電源電圧を抵抗分割して第１の分割電圧を出力する第１の抵抗分割回路と、
前記第１の分割電圧に基づいて、ノーマルモードとストレスモードのいずれかを選択する第１のスイッチング素子を含み、
前記信号出力手段は、前記第１のスイッチング素子によってストレスモードが選択されたときに所定電圧を生成する所定電圧生成手段をさらに含み、
前記発振手段は、前記所定電圧に基づいて前記交流電圧信号を生成することを特徴とする。
【００１４】
第４の発明は、第３の発明において、
前記所定電圧生成手段は、同じ大きさの電流を出力するための奇数個の出力端子を有するカレントミラー回路を含み、
発振手段は、前記カレントミラー回路の前記出力端子にハイレベル側の端子がそれぞれ接続されたインバータが縦続接続され、前記カレントミラー回路から出力された電流に起因する電圧が前記インバータの前記ハイレベル側の端子に与えられることによって前記交流電圧信号を生成するリングオシレータを含むことを特徴とする。
【００１５】
第５の発明は、第４の発明において、
前記縦続接続されるインバータの個数は、前記交流電圧信号の振幅が前記電源電圧の振幅と同じレベルになるように調整されることを特徴とする。
【００１６】
第６の発明は、第４の発明において、
前記半導体装置は、前記トランジスタに印加する電圧を、前記リングオシレータから出力される前記交流電圧信号とノーマルモード時に出力される動作電圧信号との間で切り換えて出力する電圧切換回路をさらに備え、
前記電圧切換回路は、
前記電源電圧を抵抗分割して第２の分割電圧を出力する第２の抵抗分割回路と、
前記第２の分割電圧に基づいてオン状態になると前記トランジスタに前記交流電圧信号を与える第２のスイッチング素子と、
前記第２のスイッチング素子がオフ状態のときに前記第２の分割電圧に基づいてオン状態になって、前記トランジスタに前記動作電圧信号を与える第３のスイッチング素子とを含むことを特徴とする。
【００１７】
第７の発明は、第４の発明において、
前記モード選択手段は、ノーマルモードを選択したとき、前記カレントミラー回路を非アクティブにするプルアップ手段をさらに含むことを特徴とする。
【００１８】
第８の発明は、第１の発明において、
前記ストレステスト対象回路はアナログ回路であることを特徴とする。
【００１９】
第９の発明は、第８の発明において、前記トランジスタはＭＯＳ型トランジスタであり、前記モード選択手段は前記電圧ストレス信号を前記ＭＯＳ型トランジスタのゲート端子に印加することを特徴とする。
【００２０】
第１０の発明は、第１の発明において、
前記モード選択手段および前記信号出力手段は、前記ストレステスト対象回路が形成された基板と同じ基板に形成されていることを特徴とする。
【００２１】
第１１の発明は、第１の発明において、
前記ストレステスト対象回路は、
ストレスモードにおいて電流ストレスを与えるべき経路に形成された抵抗素子と、
前記電源電圧を抵抗分割して第３の分割電圧を出力する第３の抵抗分割回路と、
前記抵抗素子に並列に接続される第３のスイッチング素子とをさらに備え、
前記第３のスイッチング素子は、オン状態になったとき前記抵抗素子の両端を短絡することを特徴とする。
【発明の効果】
【００２２】
第１の発明によれば、ストレスモードが選択されると、電源電圧に基づいて生成された電圧ストレス信号を、ストレステスト対象回路のトランジスタに印加することができる。この場合、電源電圧を昇圧すれば、電圧ストレス信号の振幅も大きくなるので、ノーマルモード時に中間電圧が印加されるトランジスタにも十分な強さの電圧ストレスを与えることができる。このため、初期不良となる半導体装置を高い精度で事前に選別することができる。
【００２３】
第２の発明によれば、電圧ストレス信号は交流電圧信号なのでその電圧は時間とともに変化する。このため、ストレステスト対象回路のトランジスタに交流電圧信号を与えることによって、十分な強さの電圧ストレスを与えることができる。
【００２４】
第３の発明によれば、電源電圧が第１の抵抗分割回路に与えられると、第１のスイッチング素子は、与えられた電源電圧に応じてノーマルモードとストレスモードのいずれかを選択する。その結果、ストレスモードが選択されると、生成された所定電圧に基づいて交流電圧信号が生成される。このため、半導体装置は、電源電圧の大きさからストレスモードであると判断した場合、自動的にストレステスト対象回路のトランジスタに交流電圧信号による電圧ストレスを与えることができる。
【００２５】
第４の発明によれば、昇圧された電源電圧が印加されると、カレントミラー回路から出力される同じ大きさの電流によって奇数個の寄生容量に同じ電荷量が蓄積されることにより、同じ大きさの電圧がリングオシレータの奇数個のインバータのそれぞれのハイレベル側の端子に印加される。このため、リングオシレータは発振し、交流電圧信号を出力することができる。また、カレントミラー回路から出力される電流を制御することによって、交流電圧信号の周波数を制御することができる。
【００２６】
第５の発明によれば、インバータの個数を調整することによって交流電圧信号の振幅を昇圧された電源電圧の振幅と同じレベルになるように交流電圧信号の周波数を制御することができる。このため、カレントミラー回路の寄生容量に起因する交流電圧信号の波形の鈍りがあっても、ストレステスト対象回路のトランジスタに十分な強さの電圧ストレスを印加することができる。
【００２７】
第６の発明によれば、電圧切換回路はストレステスト対象回路の各トランジスタに設けられている。この電圧切換回路は、印加された電源電圧に応じてストレスモードでは交流電圧信号を、ノーマルモードでは動作電圧信号をトランジスタに与えるように自動的に切り換えられる。
【００２８】
第７の発明によれば、プルアップ手段は、ノーマルモードを選択したときに、カレントミラー回路を非アクティブにする。この場合、ノーマルモード時のカレントミラー回路の動作を安定させることができる。
【００２９】
第８の発明によれば、中間電圧が印加されるアナログ回路のトランジスタにも十分な強さの電圧ストレスを与えることができるので、初期不良のアナログ回路を含む半導体装置を高い精度で事前に取り除くことができる。
【００３０】
第９の発明によれば、ストレステスト対象回路のＭＯＳ型トランジスタのゲート端子に電圧ストレスを印加することによって、ゲート酸化膜中に初期不良となる欠陥を含む半導体装置を高い精度で事前に取り除くことができる。
【００３１】
第１０の発明によれば、モード選択手段と信号生成手段は、ストレステスト対象回路が形成された基板と同じ基板に形成されているので、ストレス印加テストするときに外付けの回路が不要になるなど、半導体装置のストレス印加テストを容易に実施できるようになる。
【００３２】
第１１の発明によれば、昇圧された電源電圧が印加されると、電流ストレスを与えるべき経路の抵抗素子に並列に接続された第３のスイッチング素子がオン状態になって、抵抗素子の両端を短絡する。この場合、電流ストレスを与えるべき回路に大きな電流が流れるので、エレクトロマイグレーションなどにより初期不良となる半導体装置を高い精度で事前に選別することができる。また、第３のスイッチング素子は与えられる電源電圧の大きさによって自動的に切り換えられる。
【発明を実施するための最良の形態】
【００３３】
＜ストレス電圧発生回路＞
図１は、本発明の実施形態に係る半導体装置に含まれるストレス電圧発生回路１００の回路図である。図１に示すように、ストレス電圧発生回路１００は、モード切換回路２００と、プルアップ回路３００と、カレントミラー回路４００と、リングオシレータ５００とを備えている。
【００３４】
モード切換回路２００は、３個の抵抗素子Ｒ１〜Ｒ３と、１個のＮチャネル型トランジスタＱｎ１を含む。抵抗素子Ｒ１の一端には電源電圧Ｖｃｃが与えられ、他端は抵抗素子Ｒ２の一端に接続されている。この接続点を節点ＮＡという。抵抗素子Ｒ２の他端は接地され、トランジスタＱｎ１のゲート端子は節点ＮＡに接続されている。トランジスタＱｎ１のソース端子は抵抗素子Ｒ３を介して接地され、ドレイン端子は後述するＰチャネル型トランジスタＱｐ１のドレイン端子に接続されている。
【００３５】
プルアップ回路３００は、１個のＰチャネル型トランジスタＱｐ２と２個のインバータＩＮＶ１、ＩＮＶ２を含む。トランジスタＱｐ２のソース端子には電源電圧Ｖｃｃが与えられ、ドレイン端子は後述するトランジスタＱｐ１のゲート端子と接続されている。この接続点を節点ＮＢという。また、トランジスタＱｐ２のゲート端子は、縦続接続された２個のインバータＩＮＶ１、ＩＮＶ２を介して節点ＮＡに接続されている。トランジスタＱｐ２は、後述するように、節点ＮＢの電圧を電源電圧Ｖｃｃにプルアップする機能を有する。
【００３６】
インバータＩＮＶ１は、抵抗素子の一端にＮチャネル型トランジスタのドレイン端子が接続され、抵抗素子の他端には電源電圧Ｖｃｃが与えられる。また、Ｎチャネル型トランジスタのソース端子は接地され、ゲート端子は節点ＮＡに接続されている。インバータＩＮＶ２は、Ｐチャネル型トランジスタとＮチャネル型トランジスタとからなるＣＭＯＳ（相補型ＭＯＳ）タイプのインバータである。Ｐチャネル型トランジスタのソース端子に電源電圧Ｖｃｃが与えられ、ドレイン端子はＮチャネル型トランジスタのドレイン端子に接続されている。Ｎチャネル型トランジスタのソース端子は接地され、Ｎチャネル型トランジスタとＰチャネル型トランジスタのゲート端子は、前段のインバータＩＮＶ１の抵抗素子とＮチャネル型トランジスタのドレイン端子との接続点に接続されている。
【００３７】
３個のＰチャネル型トランジスタＱｐ３〜Ｑｐ５は互いに並列に接続され、トランジスタＱｐ１とともにカレントミラー回路４００を形成している。トランジスタＱｐ１は、そのソース端子に電源電圧Ｖｃｃが与えられ、ドレイン端子はトランジスタＱｎ１のドレイン端子に接続され、ゲート端子とドレイン端子は節点ＮＢに接続されている。また、トランジスタＱｐ３〜Ｑｐ５のソース端子にそれぞれ電源電圧Ｖｃｃが与えられ、各ドレイン端子は３個のインバータＩＮＶ３〜ＩＮＶ５のハイレベル側の端子（Ｐチャネル型トランジスタのソース端子）にそれぞれ接続され、各ゲート端子はいずれも節点ＮＢに接続されている。
【００３８】
３個のインバータＩＮＶ３〜ＩＮＶ５は、それぞれＣＭＯＳタイプのインバータであり、縦続接続されてリングオシレータ５００を形成している。各インバータＩＮＶ３〜ＩＮＶ５では、Ｐチャネル型トランジスタのソース端子がそれぞれトランジスタＱｐ３〜Ｑｐ５のドレイン端子に接続され、ドレイン端子がそれぞれＮチャネル型トランジスタのドレイン端子に接続され、Ｎチャネル型トランジスタのソース端子は接地されている。また、Ｐチャネル型トランジスタのドレイン端子とＮチャネル型トランジスタのドレイン端子とが接続されて出力端子となり、次段のインバータのＰチャネル型トランジスタのゲート端子とＮチャネル型トランジスタのゲート端子とが接続された入力端子に接続されている。したがって、インバータＩＮＶ５の出力端子は、インバータＩＮＶ４の入力端子に接続され、インバータＩＮＶ４の出力端子はインバータＩＮＶ３の入力端子に接続され、インバータＩＮＶ３の出力端子は、インバータＩＮＶ５の入力端子とストレス印加テストの対象となる回路（以下、「ストレステスト対象回路」という）に接続されている。
【００３９】
次に、ストレス電圧発生回路１００の動作について説明する。節点ＮＡの電圧は、電源電圧Ｖｃｃを抵抗素子Ｒ１と抵抗素子Ｒ２とによって抵抗分割した電圧になる。すなわち、抵抗素子Ｒ１の抵抗値をＲ１とし、抵抗素子Ｒ２の抵抗値をＲ２としたとき、節点ＮＡの電圧は次式（１）で表される。
Ｖ＝Ｖｃｃ＊Ｒ２／（Ｒ１＋Ｒ２）…（１）
【００４０】
以下の説明では、ノーマルモード時の電源電圧を５Ｖ、ストレスモード時の電源電圧を１０Ｖとして説明するが、この電圧は一例でありこれに限定されるものではない。抵抗分割によって得られる節点ＮＡの電圧は、トランジスタＱｎ１のゲート−ソース間電圧Ｖｇｓが、ノーマルモードでは閾値電圧Ｖｔｈ（例えば０．７Ｖ）より小さくなり、ストレスモードでは閾値電圧Ｖｔｈよりも大きくなるように設定されている。
【００４１】
まず、ストレス電圧発生回路１００をノーマルモードで動作させる場合について説明する。節点ＮＡの電圧がトランジスタＱｎ１のゲート端子に印加される。その結果、トランジスタＱｎ１のゲート−ソース間電圧Ｖｇｓは閾値電圧Ｖｔｈｎ１よりも小さいので、トランジスタＱｎ１はオフ状態になる。
【００４２】
また、節点ＮＡの電圧は、インバータＩＮＶ１の入力端子にも印加される。ノーマルモードでは、インバータＩＮＶ１のＮチャネル型トランジスタのゲート−ソース間電圧は閾値電圧よりも低くなるように設定されているので、Ｎチャネル型トランジスタはオフ状態になる。このため、抵抗素子とＮチャネル型トランジスタの接続点の電位は電源電圧Ｖｃｃになる。
【００４３】
インバータＩＮＶ２は、電源電圧Ｖｃｃを与えられたときハイレベル、後述の電源電圧Ｖｃｃよりも低い電圧が与えられたときローレベルと判定するように設定されている。したがって、ノーマルモードでは、インバータＩＮＶ２は、入力されたハイレベルの電圧に基づいてローレベルの電圧を出力する。
【００４４】
トランジスタＱｐ２のゲート端子にローレベルの電圧が印加されると、トランジスタＱｐ２はオン状態になり、節点ＮＢの電圧を電源電圧Ｖｃｃ（ハイレベル）にプルアップする。この結果、トランジスタＱｐ１、Ｑｐ３〜Ｑｐ５のゲート端子にはいずれもハイレベルの電圧が印加されるので、トランジスタトランジスタＱｐ１、Ｑｐ３〜Ｑｐ５はオフ状態になり、電流が流れない。このため、リングオシレータ５００は動作しない。
【００４５】
次に、ストレス電圧発生回路１００をストレスモードで動作させる場合について説明する。電源電圧Ｖｃｃが１０Ｖに昇圧されると、節点ＮＡの電圧も上昇して、上述のようにトランジスタＱｎ１のゲート−ソース間電圧Ｖｇｓが閾値電圧Ｖｔｈｎ１よりも高くなる。その結果、トランジスタＱｎ１はオン状態になり、トランジスタＱｐ１のドレイン端子に接地電圧ＧＮＤが印加される。ドレイン端子と接続された節点ＮＢおよびトランジスタＱｐ１のゲート端子にも接地電圧ＧＮＤが印加される。
【００４６】
一方、トランジスタＱｐ１のソース端子には電源電圧Ｖｃｃが印加されている。このため、トランジスタＱｐ１のゲート−ソース間電圧Ｖｇｓは閾値電圧Ｖｔｈｐ１よりも高くなり、トランジスタＱｐ１はオン状態になる。したがって、電源端子から、トランジスタＱｐ１、トランジスタＱｎ１および抵抗素子Ｒ３を介して接地端子に電流が流れる。
【００４７】
このとき、節点ＮＡの電圧は、インバータＩＮＶ１の入力端子にも印加される。ストレスモードでは、インバータＩＮＶ１のＮチャネル型トランジスタのゲート−ソース間電圧は閾値電圧よりも高くなるように設定されているので、Ｎチャネル型トランジスタはオン状態となり、電源端子から抵抗素子とＮチャネル型トランジスタを通って接地端子に電流が流れる。このとき、Ｎチャネル型トランジスタのオン抵抗にかかる電圧がインバータＩＮＶ２に出力される。インバータＩＮＶ２は、上述のように、このときオン抵抗にかかる電圧をローレベルと判定するように設定されているので、ハイレベルの電圧を出力する。したがって、トランジスタＱｐ２のゲート端子にハイレベルの電圧が印加されるので、トランジスタＱｐ２はオフ状態になる。
【００４８】
また、節点ＮＢの電圧は、同時にトランジスタＱｐ３〜Ｑｐ５の各ゲート端子にも印加されているので、トランジスタＱｐ３〜Ｑｐ５はオン状態になる。また、４つのトランジスタＱｐ１、Ｑｐ３〜Ｑｐ５はカレントミラー回路を構成しているので、各トランジスタＱｐ１、Ｑｐ３〜Ｑｐ５にはそれぞれ同じ大きさの電流が流れる。このとき、それぞれトランジスタＱｐ３〜Ｑｐ５のドレイン端子側の配線に形成された寄生容量Ｃは、その電圧が電源電圧Ｖｃｃと等しくなるまでトランジスタＱｐ３〜Ｑｐ５を流れる電流によって充電される。充電された寄生容量Ｃは各インバータＩＮＶ３〜ＩＮＶ５のハイレベル側の端子に電源電圧Ｖｃｃを印加する。
【００４９】
リングオシレータ５００は、３個のインバータＩＮＶ３〜ＩＮＶ５がループ状に接続されたもので、例えばインバータＩＮＶ５がハイレベルの電圧を出力すれば、インバータＩＮＶ４はローレベルの電圧を出力し、インバータＩＮＶ３はハイレベルの電圧を出力する。インバータＩＮＶ３から出力されたハイレベルの電圧は、ストレステスト対象回路に与えられるとともに、インバータＩＮＶ５の入力端子にもフィードバックされる。各インバータＩＮＶ３〜ＩＮＶ５が順に上述の動作を繰り返すことによって、インバータＩＮＶ３は前回と異なり、ローレベルの電圧を出力する。したがって、ストレステスト対象回路に与えられる電圧はローレベルになる。以下、同様にして、リングオシレータ５００は、ハイレベルの電圧とローレベルの電圧とを交互に繰り返すクロックパルスＣＫＰを生成してストレステスト対象回路に出力する。
【００５０】
このように、３個のインバータＩＮＶ３〜ＩＮＶ５をループ状に縦続接続すれば、インバータＩＮＶ３〜ＩＮＶ５の遅延時間に基づいて決まる周波数のクロックパルスＣＫＰが生成されて出力される。なお、本実施形態のリングオシレータ５００では３個のインバータを使用したが、奇数個であればさらに多くのインバータを使用してもよい。この場合、リングオシレータ５００に含まれるインバータの個数が増加すれば増加した個数分だけ遅延時間も長くなるので、それに伴ってクロックパルスＣＫＰの周波数は低くなる。
【００５１】
図２（Ａ）はストレス電圧発生回路１００によって生成されるクロックパルスＣＫＰの波形図であり、図２（Ｂ）は図２（Ａ）のクロックパルスＣＫＰの周波数を高くした場合の波形図であり、図２（Ｃ）は周波数を高くした場合の問題点を示すクロックパルスの波形拡大図である。ストレス電圧発生回路１００から出力されるクロックパルスＣＫＰの周波数を図２（Ａ）から図２（Ｂ）に示すように高くすると、ストレステスト対象回路に含まれるトランジスタのゲート端子に印加される電圧が変化する回数が増加するので、ストレステスト対象回路のトランジスタに強いストレスを印加することができる。
【００５２】
しかし、実際には、図２（Ｃ）に示すように、周波数を高くすると寄生容量ＣのためにクロックパルスＣＫＰの波形が理想的な矩形にはならず鈍るので、クロックパルスＣＫＰの電圧が印加された電源電圧Ｖｃｃに到達するまでに時間がかかるようになる。したがって、クロックパルスＣＫＰの電圧は印加された電源電圧Ｖｃｃに到達する前に降下し始める。このように、クロックパルスＣＫＰの周波数を高くし過ぎると、かえって十分なストレスを印加することができないという問題が生じる。そこで、クロックパルスＣＫＰは、その振幅が電源電圧Ｖｃｃと同じ大きさで、かつ周波数が最も高くなるように生成される必要がある。このようなクロックパルスＣＫＰは、リングオシレータ５００に含まれるインバータの個数を調整することによって生成される。
【００５３】
また、カレントミラー回路４００は、トランジスタＱｐ３〜Ｑｐ５を流れる電流を制御することができるので、このことを利用してリングオシレータ５００によって生成される交流電圧の周波数を制限することができる。
【００５４】
＜電圧切換回路＞
図３（Ａ）は、ノーマルモードとストレスモードとを切り換える電圧切換回路６００の機能図であり、図３（Ｂ）は図３（Ａ）の電圧切換回路６００を具体的な回路を示す回路図である。この電圧切換回路６００は、ストレス電圧発生回路１００の出力端子とストレステスト対象回路に含まれる各トランジスタのゲート端子との間にそれぞれ設けられている。電圧切換回路６００は、ストレスモードになると、ノーマルモード時に中間電圧が印加されていたトランジスタのゲート端子に昇圧された電源電圧Ｖｃｃを印加する。
【００５５】
図３（Ｂ）を参照して、電圧切換回路６００の構成を説明する。抵抗素子Ｒａ１の一端に電源電圧Ｖｃｃを与え、他端は抵抗素子Ｒａ２を介して接地されている。抵抗素子Ｒａ１と抵抗素子Ｒａ２との接続点（以下、節点ＮＣという）は、Ｎチャネル型トランジスタＱｎａ１のゲート端子と、インバータＩＮＶａの入力端子とに接続されている。トランジスタＱｎａ１のドレイン端子は、端子Ｓ２を介してストレス電圧発生回路１００のインバータＩＮＶ３の出力端子に接続され、ソース端子はストレス印加テストを行うトランジスタのゲート端子に接続されている。
【００５６】
一方、インバータＩＮＶａの出力端子はＮチャネル型トランジスタＱｎａ２のゲート端子に接続され、トランジスタＱｎａ２のドレイン端子は、ストレス印加テストを行うトランジスタのゲート端子に本来印加されるべき中間電圧を出力する端子Ｓ１に接続され、ソース端子はトランジスタＱｎａ１のソース端子に接続されている。なお、インバータＩＮＶａは、ノーマルモード時の節点ＮＣの電圧をローレベル、ストレスモード時の節点ＮＣの電圧をハイレベルとなるように設定されている。また、抵抗分割によって得られる節点ＮＣの電圧は、トランジスタＱｎａ１のゲート−ソース間電圧Ｖｇｓが、ノーマルモードでは、閾値電圧Ｖｔｈａ１より小さくなり、ストレスモードでは、閾値電圧Ｖｔｈａ１よりも大きくなるように設定されている。
【００５７】
次に、この電圧切換回路６００の動作について説明する。ノーマルモード時には、トランジスタＱｎａ１のゲート−ソース間電圧Ｖｇｓが閾値電圧Ｖｔｈａ１よりも小さくなるので、トランジスタＱｎａ１はオフ状態になる。一方、インバータＩＮＶａはハイレベルの電圧を出力し、出力されたハイレベルの電圧がトランジスタＱｎａ２のゲート端子に印加される。このため、トランジスタＱｎａ２はオン状態になる。したがって、ノーマルモードでは、端子Ｓ１から与えられた本来印加されるべき中間電圧が、ストレステスト対象回路に含まれるトランジスタのゲート端子に印加される。
【００５８】
一方、ストレスモードでは、電源電圧を１０Ｖに昇圧するので、抵抗分割によって決まる節点ＮＣの電圧は高くなる。このため、トランジスタＱｎａ１のゲート−ソース間電圧Ｖｇｓが閾値電圧Ｖｔｈａ１よりも大きくなり、トランジスタＱｎａ１はオン状態になる。一方、インバータＩＮＶａはローレベルの電圧を出力し、出力されたローレベルの電圧がトランジスタＱｎａ２のゲート端子に印加される。このため、トランジスタＱｎａ２はオフ状態になる。したがって、ストレス印加テストを行うトランジスタのゲート端子には、ストレス電圧発生回路１００から出力されるクロックパルスＣＫＰが印加される。
【００５９】
＜電流切換回路＞
ストレステスト対象回路に電流ストレスを与えれば、配線に流れる電流密度が大きくなり、配線を構成する金属原子が移動する現象（エレクトロマイグレーション）が発生するようになる。エレクトロマイグレーションは、配線がくびれている箇所のくびれが大きくなって断線したり、スルーホール内の部分的に接触していた部分が切れて接触不良となったりするなどの初期不良の原因となる。
【００６０】
図４（Ａ）は、ノーマルモードとストレスモードとを切り換える電流切換回路７００の機能図であり、図４（Ｂ）は図４（Ａ）の電流切換回路７００を具体的な回路を示す回路図である。この電流切換回路７００は、大きな電流によって電流ストレスを与えたい経路に含まれる抵抗素子と並列接続されるように設けられる。図４（Ｂ）を参照して、電流切換回路７００の構成について説明する。抵抗素子Ｒｂ１の一端に電源電圧Ｖｃｃを与え、他端は抵抗素子Ｒｂ２を介して接地されている。抵抗素子Ｒｂ１と抵抗素子Ｒｂ２との接続点（以下、節点ＮＤという）は、インバータＩＮＶｂを介して、Ｐチャネル型トランジスタＱｐｂのゲート端子に接続されている。トランジスタＱｐｂのソース端子は抵抗素子Ｒｂ３の一端に接続され、ドレイン端子は抵抗素子Ｒｂ３の他端に接続されている。なお、ＩＮＶｂは、ノーマルモード時の節点ＮＤの電圧をローレベル、ストレスモード時の節点ＮＣの電圧をハイレベルとなるように設定されている。
【００６１】
次に、この電流切換回路７００の動作について説明する。ノーマルモード時に節点ＮＤの電圧がインバータＩＮＶｂの入力端子に印加されると、インバータＩＮＶｂはハイレベルの電圧を出力する。出力されたハイレベルの電圧はトランジスタＱｐｂのゲート端子に印加される。このため、トランジスタＱｐｂはオフ状態になる。したがって、電源端子と接地端子との間に流れる電流は抵抗素子Ｒｂ３によって決まるので、大きな電流が流れることはない。このため、電流が流れる経路に電流ストレスを与えることはできない。
【００６２】
一方、ストレスモード時に節点ＮＤの電圧がインバータＩＮＶｂの入力端子に印加されると、インバータＩＮＶｂはローレベルの電圧を出力する。出力されたローレベルの電圧はトランジスタＱｐｂのゲート端子に印加される。このため、ノーマルモードの場合とは逆に、トランジスタＱｐｂはオン状態になり、抵抗素子Ｒｂ３が短絡される。したがって、電源端子と接地端子との間に大きな電流が流れるので、電流が流れる経路に電流ストレスを与えることができる。
【００６３】
＜差動増幅回路への応用＞
図５は、図９に示す差動増幅回路に電圧切換回路６１１〜６１７と電流切換回路７１１、７１２とを設けた場合の回路図である。図５に示すように、中間電圧が印加されるトランジスタＱｎ２１〜Ｑｎ２８、Ｑｐ２１〜Ｑｐ２５のすべてのゲート端子に昇圧された電源電圧Ｖｃｃを印加するために電圧切換回路６１１〜６１７がそれぞれ設けられている。ここで、例えば電圧切換回路６１１は、トランジスタＱｎ２１〜Ｑｎ２３のゲート端子に与える電圧を同時に切り換えることができ、電圧切換回路６１２は、トランジスタＱｐ２２、Ｑｐ２３のゲート端子に与える電圧を同時に切り換えることができるように接続されている。このため、一般に、設置される電圧切換回路６００の個数は、対象となるトランジスタのゲート端子の個数よりも少なくなる。
【００６４】
なお、トランジスタＱｐ２４、Ｑｐ２５のゲート端子に入力される入力電圧Ｖｉｎ２１、Ｖｉｎ２２、トランジスタＱｎ２７のゲート端子に入力されるバイアス電圧Ｖｂｉａｓは、いずれも前段の回路で生成された中間電圧である。このため、他のトランジスタのゲート端子と同様に、トランジスタＱｐ２４、Ｑｐ２５、Ｑｎ２７のゲート端子にも電圧切換回路６１４、６１５、６１３がそれぞれ設けられている。
【００６５】
また、電流ストレスが与えられる経路は、電源端子から抵抗素子Ｒ２１、トランジスタＱｎ２１を介して接地端子に至る経路と、電源端子から抵抗素子Ｒ２２、トランジスタＱｎ２８を介して接地端子に至る経路である。このため、抵抗Ｒ２１、Ｒ２２にそれぞれ並列に電流切換回路７１１、７１２が設けられている。
【００６６】
図６は、図１０に示す差動増幅回路に電圧切換回路と電流切換回路とを設けた場合の回路図である。中間電圧が印加されるトランジスタＱｎ３１〜Ｑｎ３３、Ｑｐ３１〜Ｑｐ３５のすべてのゲート端子にそれぞれ電圧切換回路６２１〜６２５を設けている。ここで、トランジスタＱｐ３４、Ｑｐ３５のゲート端子に入力される入力電圧Ｖｉｎ３１、Ｖｉｎ３２は、前段の回路で生成された中間電圧であるため、他のトランジスタのゲート端子と同様に、トランジスタＱｐ３４、Ｑｐ３５のゲート端子にも電圧切換回路６２１、６２５がそれぞれ設けられている。
【００６７】
また、電流ストレスが与えられる経路は、電源端子からトランジスタＱｐ３３、抵抗素子Ｒ３１を介して接地端子に至る経路である。このため、抵抗Ｒ３１に並列に電流切換回路７２１が設けられている。
【００６８】
このように、ストレステスト対象回路の一例である差増幅回路に、ストレス電圧発生回路１００および電圧切換回路６００を組み込むことによって、電源電圧を昇圧しただけでは十分な電圧を印加することができないトランジスタに、昇圧した電源電圧を直接印加することができる。この結果、電圧ストレスをかけることによって電気的に不安定な箇所を破壊することができるので、初期不良となる差動増幅回路をあらかじめ選別して除外することができる。同様に、差動増幅回路に電流切換回路を組み込むことによって、電気的に不安定な箇所に電流ストレスをかけて破壊することができるので、初期不良となる差動増幅回路をあらかじめ選別して除外することができる。
【００６９】
なお、この実施形態では差動増幅回路を例に挙げて説明したが、差動増幅回路に限定されず、ノーマル動作時に電源電圧よりも低い中間電圧が印加されるトランジスタを含む回路であればよい。また、中間電圧が印加されるトランジスタは、Ｎチャネル型トランジスタに限定されず、Ｐチャネル型トランジスタであってもよい。
【００７０】
＜ストレス電圧発生回路の変形例＞
図７はストレス電圧発生回路１００の変形例であるストレス電圧発生回路１５０を示す回路図である。図７に示すように、このストレス電圧発生回路１５０は、カレントミラー回路４００の代わりに所定電圧生成回路４５０を備えている点でストレス電圧発生回路１００と異なる。したがって、ストレス電圧発生回路１５０の構成要素のうち、ストレス電圧発生回路１００と同じ構成要素には同じ参照符号を付し、その説明を省略する。
【００７１】
ストレス電圧発生回路１５０の所定電圧生成回路４５０は、Ｐチャネル型トランジスタＱｐ１とインバータＩＮＶ６とを含む。インバータＩＮＶ６のＰチャネル型トランジスタのソース端子には、電源電圧Ｖｃｃが与えられ、ドレイン端子はＮチャネル型トランジスタのドレイン端子が接続されている。Ｎチャネル型トランジスタのソース端子は接地され、Ｎチャネル型トランジスタとＰチャネル型トランジスタのゲート端子は節点ＮＢに接続されている。また、Ｎチャネル型トランジスタとＰチャネル型トランジスタのドレイン端子の接続点は、リングオシレータ５００を構成する３個のインバータＩＮＶ３〜ＩＮＶ５のハイレベル側の端子に接続されている。
【００７２】
次に、所定電圧生成回路４５０の動作について説明する。ストレス電圧発生回路１５０がノーマルモードで動作する場合には、上述のように、節点ＮＢの電圧は電源電圧Ｖｃｃになる。インバータＩＮＶ６は電源電圧Ｖｃｃが与えられると、ハイレベルの電圧が与えられたと判定し、ローレベルの電圧を出力するように設定されている。したがって、インバータＩＮＶ６は、電源電圧Ｖｃｃが入力されると、ローレベルの電圧を出力する。出力されたローレベルの電圧は、インバータＩＮＶ３〜ＩＮＶ５のハイレベル側の端子に印加されるので、インバータＩＮＶ３〜ＩＮＶ５は動作しない。このため、リングオシレータ５００は、交流電圧を生成しない。
【００７３】
一方、ストレス電圧発生回路１５０がストレスモードで動作する場合には、上述のように、節点ＮＢの電圧は、抵抗素子Ｒ３とＮチャネル型トランジスタＱｎ１のオン抵抗とにかかる電圧となる。この電圧がインバータＩＮＶ６に与えられると、インバータＩＮＶ６はローレベルの電圧が入力されたと判定し、ハイレベルの電圧を出力するように設定されている。したがって、インバータＩＮＶ６は、ハイレベルの電圧を出力する。出力されたハイレベルの電圧は、インバータＩＮＶ３〜ＩＮＶ５のハイレベル側の端子に印加されるので、インバータＩＮＶ３〜ＩＮＶ５は動作し、リングオシレータとして交流電圧を生成し、ストレステスト対象回路に交流電圧を出力する。
【図面の簡単な説明】
【００７４】
【図１】本発明の実施形態に係る半導体装置に含まれるストレス電圧発生回路の回路図である。
【図２】（Ａ）は図１に示すストレス電圧発生回路によって生成されるクロックパルスの波形図であり、（Ｂ）は（Ａ）のクロックパルスの周波数を高くした場合の波形図であり、（Ｃ）は周波数を高くした場合の問題点を示すクロックパルスの波形拡大図である。
【図３】（Ａ）は、ノーマルモードとストレスモードとを切り換える電圧切換回路の機能図であり、（Ｂ）は（Ａ）の電圧切換回路を具体的な回路を示す回路図である。
【図４】（Ａ）は、ノーマルモードとストレスモードとを切り換える電流切換回路の機能図であり、（Ｂ）は（Ａ）の電流切換回路を具体的な回路を示す回路図である。
【図５】図９に示す差動増幅回路に電圧切換回路と電流切換回路とを設けた場合の回路図である。
【図６】図１０に示す差動増幅回路に電圧切換回路と電流切換回路とを設けた場合の回路図である。
【図７】ストレス電圧発生回路の変形例を示す回路図である。
【図８】半導体装置の不良率の時間変化を示す図である。
【図９】（Ａ）は、ロジック回路の一例として論理ゲートを用いて表した回路図であり、（Ｂ）は、（Ａ）の論理ゲートをトランジスタレベルで表した回路図である。
【図１０】従来の差動増幅回路の回路図である。
【図１１】従来の他の差動増幅回路の回路図である。
【符号の説明】
【００７５】
１００、１５０…ストレス電圧発生回路
２００…モード選択回路
３００…プルアップ回路
４００…カレントミラー回路
４５０…所定電圧生成回路
５００…リングオシレータ
６００、６１１〜６１６、６２１〜６２５…電圧切換回路
７００、７１１、７１２、７２１…電流切換回路
【図１】
2009216676.tif 000003
【図２】
2009216676.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2009216676.tif 000011
【図１０】
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【図１１】
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