(57)【要約】      （修正有）【課題】貫通電極を有する半導体基板の製造方法、半導体基板、および半導体基板を用いた圧電デバイスにおいて、貫通電極部と半導体基板間の浮遊容量は絶縁層の厚みに反比例するため、浮遊容量を低減させる貫通電極形成プロセスを提供する。【解決手段】半導体基板１上に形成した犠牲層３に沿ってドライエッチングにより貫通微細孔４を形成する工程にて、貫通微細孔４の外側に、少なくとも１つの環状孔５を形成し、貫通微細孔４に熱酸化により絶縁層を形成する工程にて、貫通微細孔４表面の酸化膜と環状孔５を埋める酸化膜、及び、貫通微細孔４と環状孔５との間の半導体基板１の薄肉部に埋めこまれた酸化膜とを一体化した、絶縁層を形成する。【選択図】図１−１
2009246189.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にフォトリソグラフィにより貫通微細孔を形成するための犠牲層をレジストで形成する工程と、
前記犠牲層に沿ってドライエッチングにより貫通微細孔を形成する工程と、
前記貫通微細孔を形成した後、前記貫通微細孔を含む、半導体基板表面に熱酸化により絶縁層を形成する工程と、
前記貫通微細孔に金属を充填して貫通電極を形成する工程とを有する半導体基板の製造方法において、
前記犠牲層に沿ってドライエッチングにより貫通微細孔を形成する工程にて、貫通微細孔の外側に、少なくとも１つの環状孔を形成し、
前記貫通微細孔に熱酸化により絶縁層を形成する工程にて、貫通微細孔表面の酸化膜と環状孔を埋める酸化膜、及び、貫通微細孔と環状孔との間の半導体基板の薄肉部に埋めこまれた酸化膜とを一体化した、絶縁層を形成することを特徴とする半導体基板の製造方法。
【請求項２】
半導体基板上にフォトリソグラフィにより微細溝を形成するための犠牲層をレジストで形成する工程と、
前記犠牲層に沿ってドライエッチングにより微細溝を形成する工程と、
前記微細溝を形成した後、前記微細溝を含む、半導体基板表面に熱酸化により絶縁層を形成する工程と、
前記微細溝に金属を充填して貫通電極を形成する工程と、前記半導体基板裏面を研磨加工する工程と、前記半導体基板裏面に絶縁層を形成する工程と、裏面に金属膜を形成し、前記電極と接続する工程を有する半導体基板の製造方法において、
前記犠牲層に沿ってドライエッチングにより微細溝を形成する工程にて、貫通微細溝の外側に、少なくとも１つの環状溝を形成し、
前記微細溝に熱酸化により絶縁層を形成する工程にて、微細溝表面の酸化膜と環状溝を埋める酸化膜、及び、微細溝と環状溝との間の半導体基板の薄肉部に埋めこまれた酸化膜とを一体化した、絶縁層を形成することを特徴とする半導体基板の製造方法。
【請求項３】
前記半導体基板表面の絶縁層の厚さは、前記貫通電極の絶縁層の厚さより薄く形成されることを特徴とする請求項１または２に記載の半導体基板の製造方法。
【請求項４】
請求項１から３のいずれか１つに記載の半導体基板の製造方法によって製造したことを特徴とする半導体基板。
【請求項５】
請求項４に記載の半導体基板を用いた圧電デバイスであって、
前記半導体基板表面には圧電素子が搭載され、前記半導体基板に別の基板を接合することにより、圧電素子が真空封止されることを特徴とする圧電デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、浮遊容量を低減した貫通電極を有する半導体基板の製造方法、半導体基板、及び半導体基板を用いた圧電デバイスに関するものである。
【背景技術】
【０００２】
一般的に、半導体基板の配線技術として、貫通電極が用いられ、多様な形成方法や、形状が開示されている。例えば特許文献１参照。
【特許文献１】特開２００７−２９４８２１号公報
【０００３】
図６−１、および図６−２は、従来の貫通電極形成プロセスを説明する要部断面図である。以下、図６−１、図６−２を用いて、従来の貫通電極形成プロセスについて説明する。
【０００４】
まず、（ａ）Ｓｉ半導体基板１上にＳｉＯ２膜２を熱酸化により形成後、（ｂ）表側のＳｉＯ２膜２をエッチングにより除去した後、感光性樹脂などのレジスト材料で貫通微細孔を形成するための犠牲層３を形成する。
【０００５】
次に、（ｃ）ドライエッチングにより、Ｓｉ半導体基板１を加工し、貫通微細孔４を形成する。
【０００６】
次に、（ｄ）犠牲層３をＯ２アッシングで除去し、（ｅ）熱酸化を行い、Ｓｉ半導体基板１の表面、裏面、及び、貫通微細孔４に絶縁層（ＳｉＯ２膜）６を形成する。この時、Ｓｉ半導体基板１の裏面のＳｉＯ２膜２と絶縁層（ＳｉＯ２膜）６は一体化する。
【０００７】
次に、（ｆ）Ｓｉ半導体基板１の表側にスパッタにより金属膜を形成し、フォトリソを行った後、Ａｕ等のメッキを行い、貫通微細孔４内に電極部を形成し、前記金属膜の不要部分を除去し、貫通電極７を形成する。
【０００８】
次に、（ｇ）Ｓｉ半導体基板１の裏側にフォトリソを行い、貫通電極７に対向するＳｉ半導体基板１の裏側のＳｉＯ２膜２と絶縁層（ＳｉＯ２膜）６をエッチングにより除去する。
【０００９】
次に、（ｈ）スパッタにより裏面に金属膜を形成し、フォトリソ、エッチングを行い、裏側に裏面電極８を設け、貫通電極７と導通させる。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
貫通電極を有する半導体基板を用いた圧電デバイスにおいて、貫通電極と半導体基板間の浮遊容量は絶縁層の厚みに反比例する。前記浮遊容量は、半導体基板に搭載される圧電素子の特性に影響を与える。
【００１１】
半導体基板に貫通電極を形成する製造方法において、半導体基板上にフォトリソグラフィにより貫通微細孔を形成するための犠牲層をレジストで形成する工程と、前記犠牲層に沿ってドライエッチングにより貫通微細孔を形成する工程により、貫通微細孔を形成した後、熱酸化で絶縁層を形成する方法では、貫通電極の絶縁層の厚さを、浮遊容量を低減するほど厚くできない。又、ＣＶＤによる絶縁層を形成する方法の場合、Ｓｉ基板表面の絶縁層の厚さは、貫通電極の絶縁層の厚さより厚くなるため、貫通電極の絶縁層を、所望の厚さ形成した場合、絶縁層の応力によるＳｉ半導体基板の変形が大きくなる。
【００１２】
本発明は、貫通孔電極を有する半導体基板の製造方法において、貫通電極内に所望の厚さの絶縁層を形成することが出来、それにより、浮遊容量が低減可能で、且つ貫通電極以外の絶縁層の厚さを抑えられるため、絶縁層の応力により半導体基板が変形してしまうことを抑えることが可能な、半導体基板の製造方法、半導体基板、および半導体基板を用いた圧電デバイスを提供することを課題とする。
【課題を解決するための手段】
【００１３】
上記目的を達成するため、本発明の半導体基板の製造方法は、半導体基板上にフォトリソグラフィにより貫通微細孔を形成するための犠牲層をレジストで形成する工程と、前記犠牲層に沿ってドライエッチングにより貫通微細孔を形成する工程と、前記貫通微細孔を形成した後、前記貫通微細孔を含む、半導体基板表面に熱酸化により絶縁層を形成する工程と、前記貫通微細孔に金属を充填して貫通電極を形成する工程とを有する半導体基板の製造方法であって、前記犠牲層に沿ってドライエッチングにより貫通微細孔を形成する工程にて、貫通微細孔の外側に、少なくとも１つの環状孔を形成し、前記貫通微細孔に熱酸化により絶縁層を形成する工程にて、貫通微細孔表面の酸化膜と環状孔を埋める酸化膜、及び、貫通微細孔と環状孔との間の半導体基板の薄肉部に埋めこまれた酸化膜とを一体化した、絶縁層を形成することを特徴とする。
【００１４】
上記目的を達成するため、本発明の半導体基板の製造方法は、半導体基板上にフォトリソグラフィにより微細溝を形成するための犠牲層をレジストで形成する工程と、前記犠牲層に沿ってドライエッチングにより微細溝を形成する工程と、前記微細溝を形成した後、前記微細溝を含む、半導体基板表面に熱酸化により絶縁層を形成する工程と、前記微細溝に金属を充填して貫通電極を形成する工程と、前記半導体基板裏面を研磨加工する工程と、前記半導体基板裏面に絶縁層を形成する工程と、裏面に金属膜を形成し、前記電極と接続する工程を有する半導体基板の製造方法であって、前記犠牲層に沿ってドライエッチングにより微細溝を形成する工程にて、貫通微細溝の外側に、少なくとも１つの環状溝を形成し、前記微細溝に熱酸化により絶縁層を形成する工程にて、微細溝表面の酸化膜と環状溝を埋める酸化膜、及び、微細溝と環状溝との間の半導体基板の薄肉部に埋めこまれた酸化膜とを一体化した、絶縁層を形成することを特徴とする。
【００１５】
本発明の半導体基板の製造方法は、前記半導体基板表面の絶縁層の厚さは、前記貫通電極の絶縁層の厚さより薄く形成することができる。
【００１６】
本発明の半導体基板は、上記製造方法によって製造したことを特徴とする。
【００１７】
本発明の圧電デバイスは、上記半導体基板表面に圧電素子を搭載し、半導体基板に別の基板を接合することにより、圧電素子が真空封止されることを特徴とする。
【発明の効果】
【００１８】
本発明の半導体基板の製造方法により、半導体基板の浮遊容量と、半導体基板の変形を抑えた貫通電極の形成が可能な、半導体基板の製造方法、半導体基板、及び半導体基板を用いた圧電デバイスを提供することができる。
【発明を実施するための最良の形態】
【００１９】
本発明の最良の実施形態について図を用いて説明する。
【実施例１】
【００２０】
図１−１、および図１−２は、実施例１における貫通電極形成プロセスを説明する要部断面図である。図２は、実施例１における貫通微細孔と環状孔とを説明する斜視図である。以下、図１−１、図１−２を用いて、本実施例の半導体基板の製造方法について説明する。
【００２１】
まず、（ａ）Ｓｉ半導体基板１上に、ＳｉＯ２膜２を熱酸化により形成後、（ｂ）Ｓｉ半導体基板１の表側のＳｉＯ２膜２をエッチングにより除去した後、感光性樹脂などのレジスト材料で犠牲層３を形成する。
【００２２】
次に、（ｃ）ドライエッチングにより、Ｓｉ半導体基板１を加工し、貫通微細孔４と環状孔５とを形成する。貫通微細孔４と環状孔５との間には、Ｓｉ半導体基板１の薄肉部９が形成される。図２参照。
【００２３】
次に、（ｄ）犠牲層３をＯ２アッシングで除去し、（ｅ）熱酸化によって、貫通微細孔４と環状孔５の表面を含むＳｉ半導体基板１の表面が膨張しながら酸化膜に変化し、絶縁層（ＳｉＯ２膜）６が形成される。この時、Ｓｉ半導体基板１の裏面のＳｉＯ２膜２と絶縁層（ＳｉＯ２膜）６は一体化する。さらに貫通微細孔４と環状孔５との間のＳｉ半導体基板の薄肉部９には酸化膜が埋めこまれ、貫通微細孔４表面の酸化膜と、環状孔５を埋める酸化膜と、一体化し絶縁層（ＳｉＯ２膜）６となる。
【００２４】
次に、（ｆ）Ｓｉ半導体基板１の表側にスパッタにより金属膜を形成し、フォトリソを行った後、Ａｕ等のメッキを行い、前記メッキ後は、不用個所のスパッタにより形成した金属膜を除去し、貫通電極７を形成する。
【００２５】
次に、（ｇ）Ｓｉ半導体基板１の裏側にフォトリソを行い、貫通電極７に対向するＳｉＯ２膜２と絶縁層（ＳｉＯ２膜）６をエッチングにより除去する。
【００２６】
次に、（ｈ）スパッタにより裏面に金属膜を形成し、フォトリソ、エッチングを行い、Ｓｉ半導体基板１の裏側に裏面電極８を設け、貫通電極７と導通させる。
【実施例２】
【００２７】
図４−１、および図４−２は、実施例２における貫通電極形成プロセスを説明する要部断面図である。以下、図４−１、図４−２を用いて、本実施例の半導体基板の製造方法について説明する。
【００２８】
まず、（ａ）Ｓｉ半導体基板１１の表側に、感光性樹脂などのレジスト材料で犠牲層１３を形成する。
【００２９】
次に、（ｂ）ドライエッチングにより、Ｓｉ半導体基板１１を加工し、微細溝１４と環状溝１５とを形成する。微細溝１４と環状溝１５との間には、Ｓｉ半導体基板１１の薄肉部１９が形成される。
【００３０】
次に、（ｃ）犠牲層をＯ２アッシングで除去し、（ｄ）熱酸化によって、微細溝１４と環状溝１５の表面を含むＳｉ半導体基板１１の表面が膨張しながら酸化膜に変化し、絶縁層（ＳｉＯ２膜）１６が形成される。さらに微細溝１４と環状溝１５との間のＳｉ半導体基板１１の薄肉部１９には酸化膜が埋めこまれ、微細溝１４表面の酸化膜と、環状溝１５を埋める酸化膜と、一体化し絶縁層（ＳｉＯ２膜）１６となる。
【００３１】
次に、（ｅ）Ｓｉ半導体基板１１の表側にスパッタにより金属膜を形成し、フォトリソを行った後、Ａｕ等のメッキを行い、前記メッキ後は、不用個所のスパッタにより形成した金属膜を除去し、貫通電極１７を形成する。
【００３２】
次に、（ｆ）Ｓｉ半導体基板１１の裏面を研磨し、貫通電極１７を露出させる。
【００３３】
次に、（ｇ）ＣＶＤなどにより、Ｓｉ半導体基板１１の裏側に絶縁層（ＳｉＯ２膜）１２を形成する。
【００３４】
次に、（ｈ）Ｓｉ半導体基板１１の裏側にフォトリソを行い、貫通電極１７に対向する絶縁層（ＳｉＯ２膜）１２を除去する。
【００３５】
次に、（ｉ）スパッタにより裏面に金属膜を形成し、フォトリソ、エッチングを行い、Ｓｉ半導体基板１１の裏側に裏面電極１８を設け、貫通電極１７と導通させる。
【００３６】
尚、実施例１、実施例２では、環状孔、または環状溝を１つ形成した実施例を示したが、図３に示すように、貫通孔４を囲む複数の環状孔５（あるいは環状溝）を形成してもよい。複数の環状孔を形成することによって、貫通電極の絶縁層をより厚く形成することが可能となり、貫通電極と半導体基板間の浮遊容量をさらに低減させることができる。図３は、貫通微細孔の外側に環状孔を２つ形成した要部断面図である。
【実施例３】
【００３７】
図５は、実施例３における圧電デバイスの断面図である。ここでは、圧電素子を気密封止した圧電デバイスを例に説明する。
【００３８】
圧電デバイス５０を構成するＳｉ半導体基板２０の片側には、フォトリソ、ドライエッチングにより凹部２１が形成され、凹部２１には、上述したような半導体基板の製造方法によって貫通電極２２の絶縁層を約６μｍの厚さに形成した貫通電極２２が形成され、Ｓｉ半導体基板２０の表面には、貫通電極２２の絶縁層の厚さよりも薄い２〜３μｍ程度の絶縁層が形成されている。
【００３９】
Ｓｉ半導体基板２０の凹部２１を形成した側の電極部に、導電性接着剤等により、圧電素子３０を搭載した後、前記Ｓｉ半導体基板２０に、蓋４０となる基板を接合する。この際、接合は真空チャンバー内で行い、圧電素子３０を搭載した空間は、真空状態になるようにする。
【００４０】
貫通電極２２の浮遊容量低減により、圧電素子３０は、安定した発振特性を保持する。さらにＳｉ半導体基板２０の表面の絶縁層の応力による変形を抑えることができる。
【図面の簡単な説明】
【００４１】
【図１−１】実施例１における貫通電極形成プロセスを説明する要部断面図
【図１−２】実施例１における貫通電極形成プロセスを説明する要部断面図
【図２】実施例１における貫通微細孔と環状孔とを説明する斜視図
【図３】貫通微細孔の外側に環状孔を２つ形成した要部断面図
【図４−１】実施例２における貫通電極形成プロセスを説明する要部断面図
【図４−２】実施例２における貫通電極形成プロセスを説明する要部断面図
【図５】実施例３における圧電デバイスの断面図
【図６−１】従来の貫通電極形成プロセスを説明する要部断面図
【図６−２】従来の貫通電極形成プロセスを説明する要部断面図
【符号の説明】
【００４２】
１    Ｓｉ半導体基板
２    ＳｉＯ２膜
３    犠牲層
４    貫通微細孔
５    環状孔
６    絶縁層（ＳｉＯ２膜）
７    貫通電極
８    裏面電極
９    薄肉部
１１    Ｓｉ半導体基板
１２    絶縁層（ＳｉＯ２膜）
１３    犠牲層
１４    微細溝
１５    環状溝
１６    絶縁層（ＳｉＯ２膜）
１７    貫通電極
１８    裏面電極
１９    薄肉部
２０    Ｓｉ半導体基板
２１    凹部
２２    貫通電極
３０    圧電素子
４０    蓋
５０    圧電デバイス
【図１−１】
2009246189.tif 000003
【図１−２】
2009246189.tif 000004
【図２】
2009246189.tif 000005
【図３】
2009246189.tif 000006
【図４−１】
2009246189.tif 000007
【図４−２】
2009246189.tif 000008
【図５】
2009246189.tif 000009
【図６−１】
2009246189.tif 000010
【図６−２】
2009246189.tif 000011