(57)【要約】【課題】単層電極構造の電荷結合素子を製造する際に、位置合わせの精度を向上する。【解決手段】  第１ゲート電極３８や第２ゲート電極３９は垂直転送チャネル３３上の同一層内にゲート絶縁膜３５を介して設けられ、信号電荷の読み出しや転送を制御する。第１ゲート電極３８は、ゲート絶縁膜３５上に電極材料を堆積し、アライメントマーク４５を参照して垂直転送チャネル３３等に位置合わせしてパターニングされる。アライメントマーク４５上には、第１ゲート電極３８が設けられると同時に、第１ゲート電極３８と同じ構造のカバーパターン４７が設けられる。第２ゲート電極３９は、第１ゲート電極３８等の上に電極材料を堆積し、カバーパターン４７等をストッパ膜として電極材料を研磨し、カバーパターン４７によって観察し易い状態に保たれたアライメントマーク４５を参照して高精度に位置合わせされてパターニングされる。【選択図】図２
2009088140.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に堆積した堆積膜を研磨して平坦化する研磨工程後に行う位置合わせのために、前記半導体基板上に予め設けられたアライメントマークと、
前記アライメントマーク上に設けられ、前記研磨工程での研磨速度が前記堆積膜よりも小さい研磨停止膜を表層に有するカバーパターンと、
を備えることを特徴とするアライメントマーク構造。
【請求項２】
前記カバーパターンは、前記アライメントマーク外の前記半導体基板上につくられる電極と共通する材料からなることを特徴とする請求項１記載のアライメントマーク構造。
【請求項３】
請求項１または２に記載のアライメントマーク構造を備えることを特徴とする半導体素子。
【請求項４】
半導体基板上に堆積した堆積膜を研磨して平坦化する研磨工程後に行う位置合わせのために、前記半導体基板上にアライメントマークを形成するアライメントマーク形成工程と、
前記アライメントマークが形成された半導体基板上に、第１材料を堆積する第１堆積工程と、
前記第１材料に覆われた前記アライメントマークを参照して位置合わせを行い、前記第１材料をパターニングすることにより、前記アライメントマークを覆うように前記カバーパターンを形成する第１パターニング工程と、
第２材料を堆積する第２堆積工程と、
前記第２材料を、前記カバーパターンと同じ高さまで研磨して平坦化する研磨工程と、
前記カバーパターンを通して前記アライメントマークを参照して位置合わせを行い、前記第２材料をパターニングする第２パターニング工程と、
を備えることを特徴とする半導体素子製造方法。
【請求項５】
複数の製造工程間で位置合わせを行うときに参照されるアライメントマークを半導体基板上に形成するアライメントマーク形成工程と、
前記アライメントマークが形成された半導体基板上に、ゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記ゲート絶縁膜上に第１電極材料を堆積する第１堆積工程と、
前記第１電極材料に覆われた前記アライメントマークを参照して位置合わせを行い、前記第１電極材料をパターニングし、第１電極を形成するとともに、前記アライメントマークを覆うカバーパターンを形成する第１パターニング工程と、
前記第１電極の周囲に電極間を絶縁する絶縁膜を形成する電極間絶縁膜形成工程と、
第２電極材料を堆積する第２堆積工程と、
前記第２電極材料を、前記第１電極及び前記カバーパターンと同じ高さになるまで研磨して平坦化する研磨工程と、
前記カバーパターンを通して前記アライメントマークを参照し、前記第２電極をパターニングする第２パターニング工程と、
を備えることを特徴とする半導体素子製造方法。
【請求項６】
前記第１堆積工程で、前記第１電極材料上に、前記研磨工程で前記第２電極材料が研磨される速度よりも遅い研磨速度の材料からなる研磨停止膜を設けることを特徴とする請求項５記載の半導体素子製造方法。
【請求項７】
前記研磨停止膜は、シリコン窒化膜からなることを特徴とする請求項６に記載の半導体素子製造方法。
【請求項８】
前記研磨工程で行われる研磨は、化学機械研磨であることを特徴とする請求項５ないし７に記載の半導体素子製造方法。
【請求項９】
前記第１電極材料及び前記第２電極材料はポリシリコンまたはアモルファスシリコンであることを特徴とする請求項５ないし８いずれかに記載の半導体素子製造方法。
【請求項１０】
前記アライメントマークは、凹凸構造となっていることを特徴とする請求項５ないし９いずれかに記載の半導体素子製造方法。
【請求項１１】
請求項４ないし１０のいずれかに記載の半導体素子製造方法によって製造され、電極構造が単層電極構造であることを特徴とする電荷結合素子。
【請求項１２】
請求項１１に記載の電荷結合素子を垂直転送部及び水平転送部として備えることを特徴とする固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板表面に複数設けられたゲート電極に印加する電圧を制御して、半導体基板内に設けられたチャネルに沿って信号電荷を転送する電荷結合素子の製造方法に関し、さらに詳しくは、複数のゲート電極が所定間隔を隔てて同一層内に設けられた単層電極構造の電荷結合素子を製造する方法に関する。
【背景技術】
【０００２】
信号電荷の転送を行う半導体素子として電荷結合素子（ＣＣＤ：Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）が知られている。このＣＣＤを用いる具体的なデバイスとしては、例えば、フォトダイオードの列と組み合わせたＣＣＤ型固体撮像装置が知られており、デジタルカメラ等のイメージセンサとして用いられている。
【０００３】
ＣＣＤ型固体撮像装置は、入射光を画素ごとに光電変換することにより得られた信号電荷を、ＣＣＤによって出力部まで転送するように構成されている。したがって、ＣＣＤには、この信号電荷の転送効率を向上させるために、転送路上に配置されたゲート電極の間隔をできるだけ狭くすることが求められている。また、隣接するゲート電極の間隔を狭くすると、その分ゲート電極の面積が大きくなり、ＣＣＤの取り扱い電荷量が増大するといった副次的な効果も期待される。
【０００４】
このようなゲート電極の間隔を狭くするゲート電極の構造としては、２層のゲート電極構造が知られており、先にパターニングされた第１のゲート電極に対して、これに隣接する第２ゲート電極は絶縁膜を介して第１ゲート電極の一部に重ねるようにした構造となっている。
【０００５】
しかし、２層のゲート電極構造は、ゲート電極同士の一部が重なって設けられているために、ゲート電極間の寄生容量が大きく、ＣＣＤの駆動に必要な消費電力が大きくなってしまったり、信号の遅延が生じるなどの弊害がある。
【０００６】
このことから、近年では、第１ゲート電極と第２ゲート電極との重なり部分をなくした単層のゲート電極構造が知られている。こうした単層のゲート電極構造は、例えば、第１ゲート電極をパターニングした後に、第２ゲート電極の材料を堆積し、余分な第２ゲート電極の材料を研磨して除去するといった方法で作製される。
【０００７】
一方、ゲート電極の構造が、２層であっても、単層であっても、先にパターニングした第１ゲート電極の位置等に対して、後からパターニングする第２ゲート電極の位置を正確に合わせることが必要となる。こうした半導体基板の加工工程間で行われる位置合わせは、半導体基板の周縁部分等に設けられたアライメントマークを参照して行われる。このアライメントマークは、ゲート電極材料の堆積工程や、単層電極構造を作製する際の研磨工程など、種々の工程の加工精度のばらつきにより、製造工程によっては必ずしも観察しやすい状態とはなっておらず、上述のような位置合わせの精度が悪化する要因となっている。例えば、単層のゲート電極を作製する際に行われる研磨工程では、平坦に研磨したはずの表面が僅かに落ち窪むように過剰に研磨される、いわゆるディッシングが生じ、基板上の位置によっては研磨した層の厚さが僅かに異なることがある。
【０００８】
こうしたことから、研磨工程で、アライメントマーク自体あるいはアライメントマーク上の材料が過研磨され、観察し難い状態となることを防ぐために、アライメントマークの周囲にダミーパターンを設けてアライメントマークを過研磨から保護することや（特許文献１）、ラインアンドスペース状の下地を予め設けることが提案されている（特許文献２）。
【０００９】
また、エピタキシャル層が基板表面の材料応じて選択的に堆積することを利用して、アライメントマークの観察を妨げるエピタキシャル層が堆積されないように、アライメントマーク上に予め保護膜を設けておくことで、アライメントマークが観察し難くなることを防ぐことが提案されている（特許文献３）。
【特許文献１】特開２００１−３０７９９９号公報
【特許文献２】特開２００３−２０３８５２号公報
【特許文献３】特開２０００−２０８３９２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、ダミーパターンや下地の形状を工夫することでアライメントマークを観察し易くしようとすると、このダミーパターンや下地の形状を作製するために、ＣＣＤ等のデバイス部分には必要のない、アライメントマークのためだけの製造工程が別途必要となり、製造効率が悪いという問題がある。また、製造工程が増えれば、これに応じて歩留まりも悪化することは避けられない。
【００１１】
また、前述のようにゲート電極の構造が単層のＣＣＤを作製する場合、ゲート電極の材料としてはポリシリコンが一般に用いられるから、シリコンのエピタキシャル層を設ける場合とは異なり、ゲート電極の材料を堆積させる際に、材料の結晶性によってアライメントマーク上だけに選択的にポリシリコンが堆積されないようにすることは困難である。
【００１２】
本発明は、上述の問題点に鑑みてなされたものであり、アライメントマークを観察し易くするためだけの製造工程を設けずに、先にパターニングされた第１ゲート電極等に対して第２ゲート電極をパターニングする位置を合わせる際にアライメントマークを観察し易い状態に保ち、正確な位置合わせを行うことができる電荷結合素子の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明のアライメントマーク構造は、半導体基板上に堆積した堆積膜を研磨して平坦化する研磨工程後に行う位置合わせのために、前記半導体基板上に予め設けられたアライメントマークと、前記アライメントマーク上に設けられ、前記研磨工程での研磨速度が前記堆積膜よりも小さい研磨停止膜を表層に有するカバーパターンと、を備えることを特徴とする。
【００１４】
また、前記カバーパターンは、前記アライメントマーク外の前記半導体基板上につくられる電極と共通する材料からなることを特徴とする。
【００１５】
本発明の半導体素子は、上述のアライメントマーク構造を備えることを特徴とする。
【００１６】
本発明の半導体素子製造方法は、半導体基板上に堆積した堆積膜を研磨して平坦化する研磨工程後に行う位置合わせのために、前記半導体基板上にアライメントマークを形成するアライメントマーク形成工程と、前記アライメントマークが形成された半導体基板上に、第１材料を堆積する第１堆積工程と、前記第１材料に覆われた前記アライメントマークを参照して位置合わせを行い、前記第１材料をパターニングすることにより、前記アライメントマークを覆うように前記カバーパターンを形成する第１パターニング工程と、第２材料を堆積する第２堆積工程と、前記第２材料を、前記カバーパターンと同じ高さまで研磨して平坦化する研磨工程と、前記カバーパターンを通して前記アライメントマークを参照して位置合わせを行い、前記第２材料をパターニングする第２パターニング工程と、を備えることを特徴とする。
【００１７】
本発明の半導体素子製造方法は、複数の製造工程間で位置合わせを行うときに参照されるアライメントマークを半導体基板上に形成するアライメントマーク形成工程と、前記アライメントマークが形成された半導体基板上に、ゲート絶縁膜を形成するゲート絶縁膜形成工程と、前記ゲート絶縁膜上に第１電極材料を堆積する第１堆積工程と、前記第１電極材料に覆われた前記アライメントマークを参照して位置合わせを行い、前記第１電極材料をパターニングし、第１電極を形成するとともに、前記アライメントマークを覆うカバーパターンを形成する第１パターニング工程と、前記第１電極の周囲に電極間を絶縁する絶縁膜を形成する電極間絶縁膜形成工程と、第２電極材料を堆積する第２堆積工程と、前記第２電極材料を、前記第１電極及び前記カバーパターンと同じ高さになるまで研磨して平坦化する研磨工程と、前記カバーパターンを通して前記アライメントマークを参照し、前記第２電極をパターニングする第２パターニング工程と、を備えることを特徴とする。
【００１８】
また、前記第１堆積工程で、前記第１電極材料上に、前記研磨工程で前記第２電極材料が研磨される速度よりも遅い研磨速度の材料からなる研磨停止膜を設けることを特徴とする。
【００１９】
また、前記研磨停止膜は、シリコン窒化膜からなることを特徴とする。
【００２０】
また、前記研磨工程で行われる研磨は、化学機械研磨であることを特徴とする。
【００２１】
また、前記第１電極材料及び前記第２電極材料はポリシリコンまたはアモルファスシリコンであることを特徴とする。
【００２２】
また、前記アライメントマークは、凹凸構造となっていることを特徴とする。
【００２３】
本発明の電荷結合素子は、上述の半導体素子製造方法によって製造され、電極構造が単層電極構造であることを特徴とする。
【００２４】
本発明の固体撮像素子は、上述の電荷結合素子を垂直転送部及び水平転送部として備えることを特徴とする。
【発明の効果】
【００２５】
本発明によれば、アライメントマークを観察し易くするためだけの製造工程を設けずに、先にパターニングされた第１ゲート電極等に対して第２ゲート電極をパターニングする際にアライメントマークを観察し易い状態に保ち、正確な位置合わせを行うことができる。
【発明を実施するための最良の形態】
【００２６】
図１に示すように、インターライン転送方式のＣＣＤ型固体撮像装置１０（半導体素子）は、複数のフォトダイオード（ＰＤ）１２と、垂直転送部（電荷結合素子）１３、水平転送部（電荷結合素子）１４、出力部１６などから構成される。フォトダイオード１２は、ハニカム状に複数配置されており、入射した光を信号電荷に変換する。
【００２７】
垂直転送部１３は、フォトダイオード１２の間を縫うように、フォトダイオード１２の垂直列ごとに設けられている。この垂直転送部１３は、シリコン基板の表層付近に略垂直方向に設けられた垂直転送チャネルと、この垂直転送チャネルのポテンシャルを制御する複数のゲート電極１８とからなる。
【００２８】
ゲート電極１８は、複数の垂直転送チャネルを横切るように設けられており、各垂直転送部１３に共通に設けられている。また、各ゲート電極間は略隙間なく設けられている。このゲート電極に所定のタイミングで電圧が印加されることで、フォトダイオード１２から垂直転送チャネルへの信号電荷の読み出しが行われるとともに、チャネル内の信号電荷が垂直方向に転送される。
【００２９】
垂直転送部１３には４相の駆動信号φＶ１〜φＶ４が入力され、例えば、ゲート電極１８ａは駆動信号φＶ１に応じて変動する電圧が印加される。同様に、ゲート電極１８ｂは駆動信号φＶ２に、ゲート電極１８ｃは駆動信号φＶ３に、ゲート電極１８ｄは駆動信号φＶ４に応じて変動する電圧が印加される。
【００３０】
水平転送部１４は、各垂直転送部１３の出力端に接続するように水平方向に設けられており、垂直転送部１３によって転送された信号電荷を水平方向に出力部１６へと転送する。この水平転送部１４は、垂直転送部１３と同様に、水平方向に設けられた水平転送チャネルと、この水平転送チャネルを横切るように略隙間なく設けられた複数のゲート電極とからなる。また、この水平転送部１４には２相の駆動信号φＨ１，φＨ２が入力され、駆動信号φＨ１に応じて電圧が変化するゲート電極と、駆動信号φＨ２に応じて電圧が変化するゲート電極とが交互に配列されている。
【００３１】
出力部１６は、出力ゲート（ＯＧ）２１、フローティンディフュージョン（ＦＤ）２２、出力アンプ２３、リセットゲート（ＲＧ）２６、リセットドレイン（ＲＤ）２７から構成される。出力ゲート２１は水平転送部１４の出力端に隣接して設けられ、入力される出力ゲート信号（φＯＧ）に応じて水平転送部１４の端部の信号電荷を順にフローティングディフュージョン２２に転送する。フローティンディフュージョン２２は、出力ゲート２１を介して水平転送部１４と接続されており、転送された信号電荷を信号電圧に変換する。出力アンプ２３は、フローティングディフュージョン２２に接続されており、信号電圧を緩衝増幅して撮像信号Ｖｏｕｔとして出力する。リセットゲート２６は、撮像信号Ｖｏｕｔの出力が行われる度に入力されるリセットゲート信号（φＲＧ）に応じて、フローティングディフュージョン２２内の信号電荷を、リセットドレイン電圧（φＲＤ）が印加されたリセットドレイン２７へ排出する。
【００３２】
また、ＣＣＤ型固体撮像装置１０は、図２に示すように、シリコン基板（半導体基板）３１上に複数個同時に製造される。このシリコン基板３１上のＣＣＤ型固体撮像装置１０となるデバイス部３２の表層付近には、フォトダイオード１２、垂直転送チャネル３３、画素分離層３４などが設けられている。
【００３３】
垂直転送チャネル３３はＮウェルであり、Ｐウェル３７内に設けられている。この垂直転送チャネル３３の局所的なポテンシャルは、ゲート電極１８によって垂直方向に順に変調されることで、フォトダイオード１２から読み出された信号電荷は垂直方向に転送される。画素分離層３４は、Ｐ型の不純物が高濃度に注入されたポテンシャル障壁であり、フォトダイオード１２で生じた信号電荷が所定の垂直転送チャネル３３に正しく読み出されるように、各画素のフォトダイオード１２と隣接する画素の垂直転送チャネル３３とを分離する。
【００３４】
また、ＣＣＤ型固体撮像装置１０は、前述の各ゲート電極１８が同一層内に設けられている。すなわち、垂直転送部１３や水平転送部１４は、単層ゲート電極構造の電荷転送素子となっている。
【００３５】
前述のように垂直転送部１３には４相の駆動信号が入力され、ゲート電極１８ａ〜１８ｄは各々異なる駆動信号に応じて電圧が印加されるが、ＣＣＤ型固体撮像装置１０の製造工程では、例えば、ゲート電極１８ａとゲート電極１８ｃは同じ工程で設けられ、ゲート電極１８ｂとゲート電極１８ｄは同じ工程で設けられる。したがって、以下では同時につくられる一方のゲート電極の組を第１ゲート電極３８、他方のゲート電極の組を第２ゲート電極３９と称す。また、水平転送部１４に設けられるゲート電極は、垂直転送部１３の各ゲート電極と同時に作製される。
【００３６】
第１ゲート電極３８及び第２ゲート電極３９は、垂直転送チャネル３３上にゲート絶縁膜３５を介して設けられているとともに、第１ゲート電極３８と第２ゲート電極３９との間には絶縁膜として熱酸化膜４１が設けられている。また、第１ゲート電極３８や第２ゲート電極３９に、位相の異なる駆動信号が各々入力されると、垂直転送チャネル３３の局所的なポテンシャル形状が順に変化し、各フォトダイオード１２で生じた信号電荷は、各々区分けして垂直方向に転送される。
【００３７】
さらに、第１ゲート電極３８，第２ゲート電極３９の上層には、これらのゲート電極を遮光する遮光膜や、層内レンズ、各色のカラーフィルタ、表層に設けられるマイクロレンズなど（何れも図示しない）が設けられ、ＣＣＤ型固体撮像装置１０となる。
【００３８】
一方、第１ゲート電極３８，第２ゲート電極３９，フォトダイオード１２，垂直転送チャネル３３など、ＣＣＤ型固体撮像装置１０の各部は、各々の相対的な配置を正確に合わせてつくられる。このような、ＣＣＤ型固体撮像装置１０の各部の位置合わせをする時に参照されるアライメントマーク４５は、アライメント部４６に予め設けられる。アライメント部４６は、スクライブライン上の所定位置など、ＣＣＤ型固体撮像装置１０となるデバイス部３２に対して所定の距離及び方向に定められている。したがって、いくつかのアライメント部４６に設けられたアライメントマーク４５を参照することで、フォトリソグラフィで使用するマスクと、シリコン基板３１の表層付近に既に形成されたチャネル等の構造との位置合わせが正確に行われる。
【００３９】
アライメントマーク４５は、例えば、シリコン基板３１の表面を長方形にエッチングした溝を周期的に配置したものであり、光学顕微鏡で観察しやすい形状や大きさであることが好ましい。また、アライメントマーク４５上には、デバイス部３２に設けられたゲート絶縁膜３５と同じゲート絶縁膜３５を挟んで、カバーパターン４７が設けられている。したがって、製造工程によっては（詳細は後述）、アライメントマーク４５が直接参照されるだけでなく、アライメントマーク４５とカバーパターン４７とからなるアライメント構造を参照して位置合わせが行われる。すなわち、製造工程によっては、アライメントマーク４５は、カバーパターン４７を通して参照される。
【００４０】
カバーパターン４７は、アライメントマーク４５の全体を覆うように設けられている。また、このカバーパターン４７は、第１ゲート電極３８と同じ製造工程でつくられ、第１ゲート電極３８と同じ構成の層構造となっている。
【００４１】
単層電極構造のＣＣＤ型固体撮像装置１０を製造する際には、図３に示すように、シリコン基板３１上に位置合わせ時に参照するアライメントマーク４５が設けられる（アライメントマーク形成工程）。このアライメントマーク４５は、例えば、長方形状のエッチングパターンを配列した凹凸構造であり、後のスクライブラインとなる部分等の所定のアライメントマーク部４６に設けられる。なお、このアライメントマーク４５を設ける工程は、アライメントマーク４５のみを形成する専用の工程であっても良く、ＳＴＩ法によるフィールド酸化膜形成工程等、他の部材を設ける工程で同時にアライメントマーク４５を形成する工程であっても良い。そして、シリコン基板３１の表層付近にＮ型やＰ型の不純物を注入し、垂直転送チャネル３３やフォトダイオード１２となる層構造など（以下、チャネル等と称す）を形成する。これらの各構造は、予め設けられたアライメントマーク４５を参照することによってシリコン基板３１内で正確に位置決めされてつくられる。
【００４２】
そして、図４に示すように、このような各構造が形成されたシリコン基板３１上にゲート絶縁膜３５を形成する（ゲート絶縁膜形成工程）。ゲート絶縁膜３５は約８０ｎｍの厚さとなるように、シリコン基板３１から順に厚さ約３０ｎｍのシリコン酸化膜（ＳｉＯ２）、厚さ約５０ｎｍのシリコン窒化膜（ＳｉＮ）から形成される。このシリコン酸化膜は、シリコン基板３１を熱処理することによって形成され、チャネル等を形成する際に既に設けられているものである。シリコン窒化膜は、減圧ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によってシリコン酸化膜上に堆積される。そして、シリコン基板３１に熱処理を施すことにより、シリコン窒化膜の表層を酸化させ、シリコン酸窒化膜（ＳｉＯＮ膜）を形成させる。
【００４３】
こうして形成されるＯＮＯ構造のゲート絶縁膜３５は、ＣＣＤ型固体撮像装置となるデバイス部３２の全面に一様に形成されると同時に、アライメント部４６にも同様にゲート絶縁膜３５が形成される。このとき、アライメントマーク４５の凹凸形状に応じてアライメントマーク４５上のゲート絶縁膜３５にも凹凸が生じるが、ゲート絶縁膜３５に生じた凹凸の幅や深さはアライメントマーク４５のそれよりも小さい。
【００４４】
図５に示すように、ゲート絶縁膜３５の上には、デバイス部３２及びアライメント部４６に一様に導電性の材料としてポリシリコン５２（第１電極材料，第１材料）が堆積される（第１堆積工程）。さらに、このポリシリコン５２の上に、絶縁膜及び後述する研磨工程のストッパ膜となる材料が堆積される。例えば図６に示すように、シリコン基板３１側から順にポリシリコン５２，高温酸化膜（ＨＴＯ：Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）５３，シリコン窒化膜５６が堆積される。これらの材料、すなわち、ポリシリコン５２，高温酸化膜５３，シリコン窒化膜５６は何れも透光性の材料であり、アライメントマーク４５の上に堆積されても、光学顕微鏡によるアライメントマーク４５の観察の妨げにはならない。
【００４５】
ポリシリコン５２は、例えば、ＣＶＤによって約２００ｎｍの厚さに堆積される。また、高温酸化膜５３は、熱ＣＶＤにより形成されたシリコン酸化膜である。シリコン窒化膜５６は、減圧ＣＶＤによって高温酸化膜５３上に堆積する。また、ゲート絶縁膜３５と第１電極材料５１との厚さの合計は、アライメントマーク４５のエッチングの深さよりも十分に大きくなるように設けられており、アライメントマーク４５上に堆積された第１電極材料５１の表面はアライメントマーク４５の形状に応じた凹凸はなく、一様に平坦な表面となっている。
【００４６】
こうして堆積されたポリシリコン５２等からなる積層構造は、フォトリソグラフィ及び異方性エッチングにより、第１ゲート電極３８とカバーパターン４７とにパターニングされる（第１パターニング工程）。すなわち、図７に示すように、堆積されたシリコン窒化膜５６の上に、一様にフォトレジスト（以下、レジスト）５７が塗布される。そして、アライメントマーク４５を参照することにより、第１電極５７及びカバーパターン４７の位置を遮光するマスクがチャネル等の位置に応じて正確に位置合わせされ、露光，現像が行われる。
【００４７】
このときレジスト５７の表面は略一様に平坦になっており、このレジスト５７等を通して観察されるアライメントマーク４５は、光学顕微鏡等で明瞭に観察される。したがって、レジスト５７等に基づいて行われる位置合わせの精度は、レジスト５７等がない場合と比較しても略同等の位置合わせの精度となっている。
【００４８】
そして、図８に示すように、第１電極材料５１を削り取る異方性エッチングにより、第１電極材料５１からなる第１ゲート電極３８とカバーパターン４７がパターニングされる。また、レジスト５７は、アッシング及び洗浄によって除去される。
【００４９】
こうしてパターニングされた第１ゲート電極３８及びカバーパターン４７の側面は、ポリシリコン５２等が露呈しているから、熱処理が施され、第１ゲート電極３８及びカバーパターン４７の側面に熱酸化膜４１（絶縁膜）が形成される（電極間絶縁膜形成工程）。このとき、第１ゲート電極３８及びカバーパターン４７の最上層に設けられたシリコン窒化膜５６の表層には、この熱処理によりシリコン酸窒化膜が形成される。したがって、第１ゲート電極３８及びカバーパターン４７は上面から、シリコン酸窒化膜、シリコン窒化膜５６、熱酸化膜４１という層構造になり、良質な絶縁膜が構成される。また、第１ゲート電極３８とカバーパターン４７は同一の工程で設けられるものであるから、当然にこれらの内部構造は同じものであり、厚さも正確に等しい。
【００５０】
上述のように、第１ゲート電極３８及びカバーパターン４７がパターニングされると、図９に示すように、これらの上に導電性の材料としてポリシリコン６１（第２電極材料，第２材料，堆積膜）が堆積される（第２堆積工程）。このポリシリコン６１は、第２ゲート電極３９の材料であり、例えば、ＣＶＤによって堆積される。また、ここで堆積されるポリシリコン６１は、第１ゲート電極３８及びカバーパターン４７の厚さよりも十分に厚く設けられる。
【００５１】
このように、ポリシリコン６１が堆積されると、ＣＭＰ（化学機械研磨：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）によりシリコン基板３１の表面が研磨され、平坦化される（研磨工程）。すなわち、図１０に示すように、ポリシリコン６１が第１ゲート電極３８及びカバーパターン４７の高さにまで研磨され、シリコン基板３１の表面は略平坦化される。
【００５２】
このとき、前述のように第１ゲート電極３８及びカバーパターン４７の表層はシリコン窒化膜５６（シリコン酸窒化膜）となっているから、第１ゲート電極３８及びカバーパターン４７のＣＭＰによる研磨速度は、ポリシリコンからなる第２電極材料６１のＣＭＰによる研磨速度よりも小さい。したがって、第１ゲート電極３８及びカバーパターン４７は、ＣＭＰのストッパ膜（研磨停止膜）となる。
【００５３】
このように第１ゲート電極３８及びカバーパターン４７をＣＭＰのストッパ膜とすることで、第２電極材料６１を研磨するＣＭＰにより第１ゲート電極３８及びカバーパターン４７の表面は露呈される。したがって、ＣＭＰで生じやすいディッシングは第１ゲート電極３８及びカバーパターン４７では生じず、これらの表面は第１電極材料５１を形成したときと同等に平坦な表面となっている。
【００５４】
こうして第２電極材料６１が研磨されると、第１ゲート電極３８及びカバーパターン４７の高さ以下に残る第２電極材料６１をパターニングして第２ゲート電極３９が形成される（第２パターニング工程）。
【００５５】
すなわち、図１１に示すように、ＣＭＰで平坦化された表面にレジスト６２が塗布される。そして、カバーパターン４７を通して観察したアライメントマーク４５に基づいてチャネル等や第１ゲート電極３８に対して、第２ゲート電極３９となる部分を遮光するマスクが正確に位置合わせされる。このとき、アライメントマーク４５上に残されたカバーパターン４７は、前述のようにＣＭＰによるディッシングの影響を受けずに平坦な表面が露呈されている。すなわち、このカバーパターン４７を通して観察するアライメントマーク４５はＣＭＰの研磨精度によらずに明瞭に観察される。したがって、このカバーパターン４７下のアライメントマーク４５を参照して行われるマスクの位置合わせは、何も積層されていないアライメントマークを参照して行われる位置合わせと略同等の精度で行われる。
【００５６】
こうして位置合わせされた第２ゲート電極３９のマスクを用いて、露光，現像が行われ、第２電極材料６１を削り取る異方性エッチングにより、第２電極材料６１からなる第２ゲート電極３９がパターニングされる。
【００５７】
また、上述のように第１ゲート電極３８と第２ゲート電極３９とがパターニングされると、前述のように、層内レンズやカラーフィルタ、マイクロレンズ等が設けられ、ＣＣＤ型固体撮像装置１０が製造される。
【００５８】
上述のように、アライメントマーク４５上にカバーパターン４７を設けて電荷結合素子を製造する場合の位置合わせ精度を、実施例として示す。また、これと比較するために、カバーパターン４７を設けない従来の位置合わせ精度を比較例として挙げる。なお、何れの場合も、デバイス部３２及びこれに対応するアライメント部４６は１枚のシリコン基板上の複数個所に設けられており、多数のＣＣＤ型固体撮像装置１０を作製した。また、マスクの位置合わせは、各々のデバイス部３２及びアライメント部４６ごとに行った。
【００５９】
［実施例］
図１２（Ａ）に示すように、アライメントマーク４５は、シリコン基板３１の表面を所定深さにエッチングして作製したものであり、長方形の溝を所定の周期で配列した形状となっている。また、ここに設けるカバーパターン４７は、前述の製造方法で作製したものであり、ポリシリコン５２、熱酸化膜４１、シリコン窒化膜５６等の層構造からなる。このカバーパターン４７を構成する材料は何れも透明な材料であり、カバーパターン４７下のアライメントマーク４５はカバーパターン４７を通して光学顕微鏡で明瞭に観察された。
【００６０】
このカバーパターン４７の上から第２電極材料６１を堆積し、カバーパターン４７等をストッパ膜としてＣＭＰを行った後に、光学顕微鏡によってアライメント部４６を観察すると、図１２（Ｂ）に示すように、カバーパターン４７の周囲には第２電極材料６１の厚みムラを反映して色ムラが観察された。このとき、カバーパターン４７上は略均一な色に観察され、アライメントマーク４５の端部分も略明瞭に観察された。
【００６１】
こうして観察されたアライメント部４６の画像を白黒化し、アライメントマーク４５の中央を横に横切る線に沿ったコントラストをグラフ化すると、図１２（Ｃ）に示すように、アライメントマーク４５の溝部分はピーク状になっており、シリコン基板３１の表面部分は略一定のコントラストとなっていた。
【００６２】
シリコン基板３１の表面部分とアライメントマーク４５の溝の境界部分の曲線の中央の位置を、アライメントマーク４５の溝の端の位置とし、アライメントマーク４５の溝の両端でこの中央の位置を算出した。そして、これらの位置の中央をアライメントマーク４５の位置とした。さらに、アライメントマーク４５の隣接する各溝の位置間隔Ｄを算出し、これらの平均値に基づいてシリコン基板３１上のデバイス部３２の位置やチャネル等の位置を特定し、これに応じて第２ゲート電極３９のパターニングに用いるマスクの位置合わせを行った。
【００６３】
また、このようにマスクの位置合わせを行ってパターニングした第２ゲート電極３９の第１ゲート電極３８に対する位置の設計値からのズレ量をｘ，ｙの２方向について所定位置で観察した。そして、複数のＣＣＤ型固体撮像装置１０について各方向のズレ量の平均値と標準偏差σを算出した。
【００６４】
［比較例］
同様に、デバイス部３２の各種設計値等は上述の実施例と同じで、カバーパターン４７を設けない点だけが異なる従来のアライメントマーク６６もまた、図１３（Ａ）に示すように、光学顕微鏡で明瞭に観察された。
【００６５】
そして、第２電極材料６１を堆積し、第１ゲート電極３８をストップ層としてＣＭＰにより研磨した後に、光学顕微鏡でアライメントマーク６６を観察すると、例えば図１３（Ｂ）に示すように、アライメントマーク６６上を含めて、全体的に色ムラが観察された。この色ムラは、第２電極材料６１の厚みムラを反映したものであり、ＣＭＰによる研磨の結果生じたディッシングによるものである。
【００６６】
上述のカバーパターンを設けたアライメントマーク４５と同様にして、アライメントマーク４５を光学顕微鏡で観察した時の画像を白黒化し、アライメントマーク６６の中央を横切る線に沿ったコントラストをグラフ化すると、図１３（Ｃ）に示すように、ディッシングを反映して全体として徐々にコントラストの大きさが変化していた。この場合にも、アライメントマーク４５の溝部分のコントラストはピーク状になっていた。
【００６７】
さらに、前述のカバーパターン４７を設けたアライメントマーク４５の場合と同様にして、アライメントマーク６６の溝の位置及び隣接するアライメントマーク６６の溝の間隔ｄを算出し、溝の間隔ｄの平均値に基づいてシリコン基板３１上のデバイス部３２の位置やチャネル等の位置を特定し、これに応じて第２ゲート電極３９のパターニングに用いるマスクの位置合わせを行った。
【００６８】
また、実施例と同様に、マスクの位置合わせを行ってパターニングした第２ゲート電極３９の第１ゲート電極３８に対する位置の設計値からのズレ量をｘ，ｙの２方向について所定位置で観察した。そして、複数のＣＣＤ型固体撮像装置１０について各方向のズレ量の平均値と標準偏差σを算出した。
【００６９】
［位置合わせ精度の比較］
図１４に示すように、同一のシリコン基板３１上に設けた実施例のＣＣＤ型固体撮像装置１０と比較例のＣＣＤ型固体撮像装置１０とについて、第２ゲート電極３９のズレ量の平均値及び分布範囲（３σ）を比較した。
【００７０】
このとき、実施例，比較例のズレ量の平均値はｘ，ｙの何れの方向についてもともに±０．０１μｍの範囲に収まっていた。すなわち、多数のＣＣＤ型固体撮像装置１０の第２ゲート電極３９の位置ズレ量は、平均的に見れば、比較例，実施例の何れの場合も精度良く位置合わせを行うことができる。
【００７１】
しかし、比較例のズレ量の分布範囲３σが０．１０μｍ程もあったのに対して、実施例のズレ量の分布範囲３σはｘ方向では０．０２μｍに収まり、ｙ方向についても０．０４μｍより小さかった。このことは、アライメントマーク４５上にカバーパターン４７を設けることで、第２ゲート電極３９をパターニングするマスクの設計値からのズレ量が均一になることを示している。このようにズレ量の大きさが略定まっていると、マスクの配置をオフセットして配置することにより、第２ゲート電極３９のズレ量を飛躍的に小さくすることが可能となる。
【００７２】
さらに、図１５に示すように、比較例の方法でＣＣＤ型固体撮像装置１０を製造したシリコン基板＃１〜＃１１のそれぞれについて算出した第２ゲート電極３９の設計値からのズレ量の平均値及び分布範囲３σと、実施例の方法でＣＣＤ型固体撮像装置１０を製造したシリコン基板＃１２〜＃２２のそれぞれについて算出した第２ゲート電極３９の設計値からのズレ量の平均値及び分布範囲３σと、を比較した。
【００７３】
比較例のズレ量の平均値は、−０．０２〜＋０．０１μｍもの広い範囲で、各シリコン基板毎に異なる値となっていた。また、比較例のズレ量の分布範囲３σは、ｘ方向では０．０２〜０．０６μｍ程度の範囲で、ｙ方向では０．０１〜０．０６μｍ程度の範囲で、シリコン基板＃１〜＃１１毎に異なる値となっていた。このことは、カバーパターン４７を設けていないアライメントマーク６６に基づいて第２ゲート電極３９をパターニングするマスクの位置合わせを行うと、同じ製造方法でＣＣＤ型固体撮像装置１０を製造しても、ＣＭＰによる研磨の精度等を反映して、各々の製造でばらつきが大きく、位置合わせの精度が変動してしまうことを示している。
【００７４】
一方、実施例のズレ量の平均値は、ｘ方向では−０．０１〜０．００μｍ内に収まり、ｙ方向についても０．００〜０．０１μｍ内に収まり、何れも略一定の値となっていた。また、実施例のズレ量の分布範囲３σは、ｘ方向，ｙ方向ともに０．０１〜０．０２μｍ程度に収まっていた。このことは、カバーパターン４７を設けたアライメントマーク４５に基づいて第２ゲート電極３９をパターニングするマスクの位置合わせを行うと、同じ製造方法でＣＣＤ型固体撮像装置１０を製造すれば、ＣＭＰによる研磨の精度の影響を殆ど受けることなく、各々の製造でばらつきの少ない安定した位置合わせの精度となっていることを示している。また、前述のように、このような各々の製造ごとに略一定した位置ズレであれば、各々の製造ごとにオフセット量を算出しなくても、予めこの一定のズレ量に応じてマスクをオフセットして配置することで、第２ゲート電極３９のズレ量を容易に小さくすることが可能となる。
【００７５】
以上のように、本発明によれば、カバーパターン４７は第１ゲート電極３８と同時につくられるからカバーパターン４７を設けるためだけの製造工程を必要とせず、歩留まりを悪化させずに第２ゲート電極３９を高精度に位置合わせしてパターニングすることができる。
【００７６】
また、カバーパターン４７は第１ゲート電極３８と同じ厚さ及び構造であり、第２電極材料６１を研磨するＣＭＰのストッパ膜として機能するから、研磨工程後のカバーパターン４７表面の平坦性が確保され、アライメントマーク４５を観察し易い状態に保ち、第２ゲート電極３９をパターニングするマスクを高精度に位置合わせすることができる。
【００７７】
さらに、同一基板内の複数個所にデバイス部３２が設けられている場合でも、デバイス部３２の場所によらずに高精度に位置合わせして第２ゲート電極３９をパターニングすることができる。また、同じ工程で製造すれば、製造毎の位置ズレの平均値，分布範囲を小さくかつ略一定の範囲に抑えることができる。したがって、これに応じてマスク等を予めオフセットして配置することで極めて正確に第２ゲート電極３９の位置を合わせることができる。
【００７８】
さらに、アライメントマーク４５上の堆積物をエッチングにより除去してから第２ゲート電極３９をパターニングする場合にはエッチングの残渣によってアライメントマーク４５の凹凸構造の境界線が不鮮明になり多少の位置合わせ精度の劣化は免れないが、本発明によればアライメントマーク４５の観察を妨げるエッチングの残渣は生じない。
【００７９】
なお、上述の実施形態では、電荷結合素子を用いるデバイスとしてＣＣＤ型固体撮像装置１０を例に挙げるが、これに限らず、単層の電極構造の電荷結合素子を用いるものであれば他のデバイスであっても本発明を好適に適用することができる。また、ＣＣＤ型固体撮像装置１０も、フォトダイオードがハニカム状に配列されたものに限らず、正方格子状のいわゆるベイヤー配列のＣＣＤ型固体撮像装置に対しても本発明を好適に適用することができる。
【００８０】
なお、上述の実施形態では、第１ゲート電極３８，第２ゲート電極３９の材料として何れもポリシリコンを用いるが、これに限らず、導電性を確保するために不純物をドープしたアモルファスシリコン等の材料を用いても良い。また、第１ゲート電極３８と第２ゲート電極３９とに必ずしも同じ材料を用いる必要はなく、各々別の材料で形成しても良い。このとき、カバーパターン４７ともなる第１ゲート電極３８の材料には、光学顕微鏡によるアライメントマーク４５の観察を妨げない程度の透光性のある材料を用いる。
【００８１】
なお、上述の実施形態では、アライメントマーク４５はスクライブライン上に設けられているが、これに限らず、シリコン基板３１の周縁部やデバイス部３２の周縁部等、ＣＣＤ型固体撮像装置１０の性能に影響の出ない部分であれば、任意の位置に設けても良い。
【００８２】
なお、上述の実施形態では、第２ゲート電極３９をパターニングする際に、レジスト６２を第２ゲート電極３９となる部分だけに残すようにフォトリソグラフィを行うが、これに限らず、第１ゲート電極３８上やカバーパターン４７上など第２電極材料６１を削り取る必要のない部分にもレジスト６２が残るようにフォトリソグラフィを行っても良い。
【００８３】
なお、上述の実施形態では、アライメントマーク４５はシリコン基板３１の表面を長方形にエッチングした溝を配列した、いわゆるラインアンドスペースであるが、これに限らず、任意の形状のアライメントマークに対して本発明を好適に適用することができる。また、アライメントマーク４５は、エッチングにより設けることに限らず、任意の材料をシリコン基板３１上に堆積した凹凸構造としても良い。
【００８４】
なお、上述の実施形態では、アライメントマーク４５の全面を覆うようにカバーパターン４７が設けられる例を示すが、これに限らず、カバーパターン４７は、アライメントマーク４５のうちマスク等の位置合わせで参照する部分を含むように、アライメントマーク４５の一部分を覆う大きさであっても良い。
【００８５】
なお、上述の実施形態では、ＣＣＤ型固体撮像装置１０の各層について厚さ等の具体的な例を示すが、この例に限らず、製造するＣＣＤ型固体撮像装置１０の使用に応じてこれらの具体的な値は任意に定められる値で良い。
【００８６】
なお、上述の実施形態では、アライメントマークを観察した光学顕微鏡画像を白黒化し、これに基づいたアライメントマークの中央付近のコントラスト変化からアライメントマークの位置やチャネル等の位置を特定するが、アライメントマークからチャネル等の位置を特定する方法はこれに限らず、ピーク位置から算出するなど、他の方法であっても良い。また、上述の実施形態とは異なる形状のアライメントマークを設ける場合などは、設けたアライメントマークの形状等に最も適した方法でチャネル等の位置を特定すればよい。
【図面の簡単な説明】
【００８７】
【図１】ＣＣＤ型固体撮像装置の構成を示す概略図である。
【図２】ＣＣＤ型固体撮像装置のＡ−Ｂ方向の断面を概略的に示す断面図である。
【図３】アライメントマーク形成工程を示す断面図である。
【図４】絶縁膜堆積工程を示す断面図である。
【図５】第１堆積工程を示す断面図である。
【図６】第１電極材料の構成を示す断面図である。
【図７】第１パターニング工程を示す断面図である。
【図８】第１パターニング工程で熱酸化膜を設ける様子を示す断面図である。
【図９】第２堆積工程を示す断面図である。
【図１０】研磨工程を示す断面図である。
【図１１】第２パターニング工程を示す断面図である。
【図１２】実施例のアライメントマークの様子を示す説明図である。
【図１３】比較例のアライメントマークの様子を示す説明図である。
【図１４】同一のシリコン基板上で、比較例と実施例の第２ゲート電極の設計値からのズレ量を比較するグラフである。
【図１５】異なるシリコン基板間で第２ゲート電極の設計値からのズレ量を比較するグラフである。
【符号の説明】
【００８８】
１０  ＣＣＤ型固体撮像装置（半導体素子）
１３  垂直転送部（電荷結合素子）
１４  水平転送部（電荷結合素子）
１８  ゲート電極
３１  シリコン基板（半導体基板）
３２  デバイス部
３３  垂直転送チャネル
３５  ゲート絶縁膜
３８  第１ゲート電極
３９  第２ゲート電極
４１  熱酸化膜（絶縁膜）
４５，６６  アライメントマーク
４６  アライメント部
４７  カバーパターン
５１  第１電極材料
５２  ポリシリコン
５３  高温酸化膜
５６  シリコン窒化膜
６１  第２電極材料
【図１】
2009088140.tif 000003
【図２】
2009088140.tif 000004
【図３】
2009088140.tif 000005
【図４】
2009088140.tif 000006
【図５】
2009088140.tif 000007
【図６】
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【図７】
2009088140.tif 000009
【図８】
2009088140.tif 000010
【図９】
2009088140.tif 000011
【図１０】
2009088140.tif 000012
【図１１】
2009088140.tif 000013
【図１２】
2009088140.tif 000014
【図１３】
2009088140.tif 000015
【図１４】
2009088140.tif 000016
【図１５】
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