(57)【要約】【課題】半導体記憶装置の積層ゲートを狭ピッチ化する。【解決手段】半導体記４０では、半導体基板１表面に、積層ゲート構造のメモリトランジスタのソース層或いはドレイン層としてのＮ＋層２が選択的に設けられる。Ｎ＋層２の間の半導体基板１上には、Ｎ＋層２とオーバーラップするようにゲート絶縁膜３、フローティングゲート電極膜４、層間ゲート絶縁膜５、コントロールゲート電極膜６、及び金属シリサイド膜７が積層形成される。金属シリサイド膜７とコントロールゲート電極膜６の界面は不均一である。【選択図】図１
2009246001.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板表面に選択的に設けられたソース層及びドレイン層と、
前記ソース層と前記ドレイン層の間の前記半導体基板上に、前記ソース層及び前記ドレイン層とオーバーラップするように、ゲート絶縁膜、フローティングゲート電極膜、層間ゲート絶縁膜、コントロールゲート電極膜、及び金属シリサイド膜が積層形成された積層ゲートと、
を具備し、前記コントロールゲート電極膜と前記金属シリサイド膜の界面が不均一であることを特徴とする半導体記憶装置。
【請求項２】
半導体基板と、
前記半導体基板表面に選択的に設けられたソース層及びドレイン層と、
前記ソース層と前記ドレイン層の間の前記半導体基板上に、前記ソース層及び前記ドレイン層とオーバーラップするように、ゲート絶縁膜、フローティングゲート電極膜、層間ゲート絶縁膜、コントロールゲート電極膜、及び金属シリサイド膜が積層形成され、前記コントロールゲート電極膜は両端部が中央部よりも高い凹型形状を有する積層ゲートと、
を具備することを特徴とする半導体記憶装置。
【請求項３】
前記金属シリサイド膜は、コバルトシリサイド膜或いはニッケルシリサイド膜であることを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】
半導体基板上に、ゲート絶縁膜、フローティングゲート電極膜、層間ゲート絶縁膜、コントロールゲート電極膜、及びシリコン窒化膜を積層形成する工程と、
レジストをマスクとして、前記シリコン窒化膜を選択的にエッチングする工程と、
前記レジストを除去後、前記シリコン窒化膜をマスクとして、前記コントロールゲート電極膜、前記層間ゲート絶縁膜、及び前記フローティングゲート電極膜を連続的にエッチングし、積層ゲート部を形成する工程と、
前記積層ゲート部間の前記半導体基板表面にソース層及びドレイン層を形成し、前記積層ゲート部間に前記シリコン窒化膜が露出するように層間絶縁膜を選択的に埋設する工程と、
前記シリコン窒化膜をエッチング除去し、シリコン膜を堆積する工程と、
前記層間絶縁膜上の前記シリコン膜を研磨し、前記フローティングゲート電極膜上に形成された凹部の底面及び側面に前記シリコン膜を残置する工程と、
前記シリコン膜上に金属膜を堆積する工程と、
前記金属膜と前記シリコン膜を反応させて金属シリサイド膜を形成する工程と、
を具備することを特徴とする半導体記憶装置の製造方法。
【請求項５】
前記金属膜は、前記シリコン膜上に形成されたアルミニウム膜と前記アルミニウム膜上に形成されたコバルト膜或いはニッケル膜の積層膜であることを特徴とする請求項４に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置のトランジスタ構造に係り、特にゲート材料に金属シリサイド膜を用いた半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体不揮発性メモリであるＥＥＰＲＯＭ、フラッシュＥＥＰＲＯＭ、或いはＥＰＲＯＭは、ゲート絶縁膜上に設けられたフローティングゲート電極と、フローティングゲート電極上の層間ゲート絶縁膜上に設けられたコントロールゲート電極とを有する積層ゲート構造のトランジスタをメモリセルに用いている。半導体不揮発性メモリを高集積度化する場合、ゲート抵抗の上昇を抑制しながら積層ゲート構造のトランジスタの繰り返しピッチを狭小化する必要がある。ゲートを低抵抗化するのに、例えば、コントロールゲート電極膜上にタングステンシリサイド（ＷＳｉ２）膜を積層したコントロールゲート電極が用いられている（例えば、特許文献１参照。）。
【０００３】
特許文献１などに記載されている半導体不揮発性メモリを狭ピッチ化して高集積度化した場合、積層ゲート加工時のアスペクト比（積層ゲートの横方向寸法に対する縦方向寸法）が増大し、加工が困難となる問題点がある。また、コントロールゲート電極の配線抵抗を下げるには、タングステンシリサイド（ＷＳｉ２）膜を厚くし、且つ積層ゲート加工後に高温処理（例えば、１０００℃以上）をする必要がある。この場合、トンネル酸化膜の信頼性が低下する可能性がある。
【特許文献１】特開２０００−５８６８３号公報（頁１８、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、狭ピッチの積層ゲートを有する半導体記憶装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００５】
本発明の一態様の半導体記憶装置は、半導体基板と、前記半導体基板表面に選択的に設けられたソース層及びドレイン層と、前記ソース層と前記ドレイン層の間の前記半導体基板上に、前記ソース層及び前記ドレイン層とオーバーラップするように、ゲート絶縁膜、フローティングゲート電極膜、層間ゲート絶縁膜、コントロールゲート電極膜、及び金属シリサイド膜が積層形成された積層ゲートとを具備し、前記コントロールゲート電極膜と前記金属シリサイド膜の界面が不均一であることを特徴とする。
【０００６】
更に、本発明の一態様の半導体記憶装置の製造方法は、半導体基板上に、ゲート絶縁膜、フローティングゲート電極膜、層間ゲート絶縁膜、コントロールゲート電極膜、及びシリコン窒化膜を積層形成する工程と、レジストをマスクとして、前記シリコン窒化膜を選択的にエッチングする工程と、前記レジストを除去後、前記シリコン窒化膜をマスクとして、前記コントロールゲート電極膜、前記層間ゲート絶縁膜、及び前記フローティングゲート電極膜を連続的にエッチングし、積層ゲート部を形成する工程と、前記積層ゲート部間の前記半導体基板表面にソース層及びドレイン層を形成し、前記積層ゲート部間に前記シリコン窒化膜が露出するように層間絶縁膜を選択的に埋設する工程と、前記シリコン窒化膜をエッチング除去し、シリコン膜を堆積する工程と、前記層間絶縁膜上の前記シリコン膜を研磨し、前記フローティングゲート電極膜上に形成された凹部の底面及び側面に前記シリコン膜を残置する工程と、前記シリコン膜上に金属膜を堆積する工程と、前記金属膜と前記シリコン膜を反応させて金属シリサイド膜を形成する工程とを具備することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、狭ピッチの積層ゲートを有する半導体記憶装置及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【０００９】
まず、本発明の実施例１に係る半導体記憶装置及びその製造方法について、図面を参照して説明する。図１は半導体記憶装置のメモリセル部を示す平面図、図２は図１のＡ−Ａ線に沿う断面図、図３は、図２の領域Ａの拡大断面図である。本実施例では、シリコン膜と金属を熱処理してシリサイド化した金属シリサイド膜をコントロールゲート電極膜上に設けている。
【００１０】
図１に示すように、半導体記憶装置４０のメモリセル部には、フローティングゲート電極とコントロールゲート電極が積層された積層ゲートＳＧ１乃至３がそれぞれ所定距離離間され、横方向に並列に延在されて設けられる。積層ゲート間には、それぞれシャロートレンチアイソレーションＳＴＩａ乃至ｄが設けられる。積層ゲートＳＧ１乃至３と交差するコントロールゲートＣＧ１乃至３がそれぞれ所定距離離間され、縦方向に並列に延在されて設けられる。半導体記憶装置４０は、積層ゲート構造を有する半導体不揮発性メモリである。
【００１１】
図２に示すように、半導体記４０では、Ｐ型シリコン基板としての半導体基板１表面に、積層ゲート構造のメモリトランジスタのソース層或いはドレイン層としてのＮ＋層２が選択的に設けられる。Ｎ＋層２の間の半導体基板１上には、Ｎ＋層２とオーバーラップするようにゲート絶縁膜３、フローティングゲート電極膜４、層間ゲート絶縁膜５、コントロールゲート電極膜６、及び金属シリサイド膜７が積層形成される。Ｎ＋層２上、及び金属シリサイド膜７を除いた積層ゲートの側面には、絶縁膜９が設けられる。絶縁膜９及び金属シリサイド膜７上には、積層ゲートを覆うように層間絶縁膜８が形成される。
【００１２】
ここで、ゲート絶縁膜３には、例えばシリコン熱酸化膜が用いられる。フローティングゲート電極膜４は、フローティングゲートをなし、例えばＮ型不純物が高濃度にドープされたＮ＋多結晶シリコン膜が用いられる。層間ゲート絶縁膜５は、フローティングゲートとコントロールゲートの間に設けられたゲート絶縁膜であり、例えばＯＮＯ膜が用いられる。ここで、ＯＮＯ膜とは、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層膜のことである。コントロールゲート電極膜６には、例えばＮ型不純物が高濃度にドープされたＮ＋多結晶シリコン膜が用いられる。
【００１３】
金属シリサイド膜７には、例えばコバルトシリサイド（ＣｏＳｉ２）が用いられ、コントロールゲート電極の抵抗を低減させるものであり、コバルト（Ｃｏ）とシリコン（Ｓｉ）を比較的低温（例えば、５５０℃から７５０℃の範囲）で反応させてシリサイド化させたものである。コントロールゲート電極膜６及び金属シリサイド膜７は、コントロールゲートをなす。
【００１４】
コバルト（Ｃｏ）とシリコン（Ｓｉ）を低温でシリサイド化させて金属シリサイド膜を形成した場合（本実施例）と、コントロールゲート電極膜上にＣＶＤ法、ＰＶＤ法、或いはスパッタ法を用いてタングステンシリサイド（ＷＳｉ）膜を堆積させて高温処理（例えば、１０００℃程度）した場合（比較例）とを比較すると、コントロールゲート電極膜と金属シリサイド界面の凹凸（ラフネス）が異なる。
【００１５】
図３に示すように、コバルト（Ｃｏ）とシリコン（Ｓｉ）を比較的低温（例えば、７５０℃以下）でシリサイド化させて金属シリサイド膜を形成した本実施例では、界面の凹凸（ラフネス）Ｈが図示しない比較例よりも大きくなり、界面が不均一となる。本実施例では、熱処理する前の界面の凹凸（ラフネス）Ｈを０（ゼロ）ｎｍとした場合、界面の凹凸（ラフネス）Ｈが、例えば９０ｎｍ以上となる。また、熱処理温度（高温処理）によっては、界面の凹凸（ラフネス）Ｈがメモリトランジスタのゲート長まで増大する場合がある。
【００１６】
次に、半導体記憶装置の製造方法について、図４乃至図１０を参照して説明する。図４乃至図１０は半導体記憶装置の製造工程を示す断面図である。
【００１７】
図４に示すように、例えば面方位（１００）を有するＰ型シリコン半導体基板１表面を熱酸化してゲート絶縁膜３を形成する。なお、熱酸化膜の代わりに、ＮＯ膜やＯＮＯ膜を用いてもよい。ゲート絶縁膜３上に、例えば気相成長（ＣＶＤ）法を用いてフローティングゲート電極膜４としてＮ＋多結晶シリコン膜を堆積する。なお、Ｎ＋多結晶シリコン膜の代わりにＮ＋アモルファスシリコン膜を用いてもよい。フローティングゲート電極膜４上に、層間ゲート絶縁膜５としてＯＮＯ膜を形成する。ここで、ＯＮＯ膜のＥＯＴ（Equivalent  Oxide  Thickness）は、例えば１５ｎｍ程度である。
【００１８】
層間ゲート絶縁膜５上に、例えば気相成長（ＣＶＤ）法を用いてコントロールゲート電極膜６としてＮ＋多結晶シリコン膜を堆積する。なお、Ｎ＋多結晶シリコン膜の代わりにＮ＋アモルファスシリコン膜を用いてもよい。コントロールゲート電極膜６上に、例えば気相成長（ＣＶＤ）法を用いてシリコン窒化膜（ＳｉＮ膜）１１を堆積する。周知のリソグラフィー法を用いてレジスト膜１２をパターニングする。ここで、レジスト膜が形成される領域は、多層ゲート部である。
【００１９】
次に、図５に示すように、レジスト膜１２をマスクにして、例えばＲＩＥ（Reactive  Ion  Etching）法によりシリコン窒化膜１１をエッチングする。ここで採用するＲＩＥ法は、コントロールゲート電極膜６に対してシリコン窒化膜１１のエッチングレートが大きな（選択比大）条件を用いるのが好ましい。ＲＩＥ終了後、レジスト膜１２を剥離する。
【００２０】
続いて、図６に示すように、シリコン窒化膜１１をマスクにして、例えばＲＩＥ法によりコントロール電極膜６、層間ゲート絶縁膜５、及びフローティングゲート電極膜４を連続的にエッチングして、ゲート絶縁膜３を露出する。ここでは、シリコン窒化膜１１をマスクにして、コントロール電極膜６、層間ゲート絶縁膜５、及びフローティングゲート電極膜４をエッチングしているので、タングステンシリサイド膜、コントロール電極膜６、層間ゲート絶縁膜５、及びフローティングゲート電極膜４を連続的にエッチングする従来方法と比較して、アスペクト比（ＲＩＥエッチングする横方方向寸法に対する縦方向寸法）を低減することができる。なお、ここで採用するＲＩＥ法は、シリコン窒化膜及びシリコン酸化膜に対してコントロール電極膜６及びフローティングゲート電極膜４のエッチングレートが大きな（選択比大）条件を用いるのが好ましい。
【００２１】
露出されたゲート絶縁膜３をエッチング後、高温（例えば、１０００℃程度）酸化して、露出した半導体基板１上、コントロール電極膜６及びフローティングゲート電極膜４の側面に絶縁膜９としてのサイドウオール酸化膜を形成する。絶縁膜９形成後、積層ゲート構造のメモリトランジスタのソース層或いはドレイン層としてのＮ＋層２を形成する。Ｎ＋層２形成後、例えば気相成長（ＣＶＤ）法を用いて層間絶縁膜を堆積し、ＣＭＰ（Chemical  Mechanical  Polishing）法を用いてシリコン窒化膜１１が露出するまで層間絶縁膜を削り表面を平坦化させ、積層ゲート間に層間絶縁膜８ａを埋設する。
【００２２】
そして、図７に示すように、例えば熱燐酸を用いて、シリコン窒化膜１１を選択的にエッチングする。熱燐酸を用いた場合、シリコン窒化膜に対してシリコン酸化膜及びシリコン膜のエッチングレートを小さくできる（選択比大）。シリコン窒化膜１１剥離後、希フッ酸処理を実施してから、例えば気相成長（ＣＶＤ）法を用いてアモルファスシリコン膜１３を堆積する。
【００２３】
次に、図８に示すように、ＣＭＰ法を用いて層間絶縁膜８ａが露出するまでアモルファスシリコン膜１３を削り、凹部にのみアモルファスシリコン膜１３を残置する。
【００２４】
続いて、図９に示すように、例えばＰＶＤ法を用いてコバルト（Ｃｏ）及びチタン（Ｔｉ）を積層堆積する。ここで、層間絶縁膜８ａ上のコバルト（Ｃｏ）及びチタン（Ｔｉ）を層間絶縁膜８ａが露出するまでＣＭＰ法を用いて削るのが好ましい。ここで、コバルト（Ｃｏ）膜上にコバルト（Ｃｏ）膜に対して膜厚の薄いチタン（Ｔｉ）膜を形成しているが省略してもよい。
【００２５】
そして、図１０に示すように、例えばＲＴＡ（Rapid  Thermal  Annealing）法を用いて、比較的低温（例えば、６００℃程度）でコバルト（Ｃｏ）とアモルファスシリコン膜１３を反応（シリサイド化）させて金属シリサイド膜７としてのコバルトシリサイド（ＣｏＳｉ２）膜を形成する。なお、ＲＴＡ法の代わりに熱処理を用いてもよい。
【００２６】
ここで、形成された金属シリサイド膜７とコントロールゲート絶縁膜６の界面の凹凸（ラフネス）Ｈは、ＣＶＤ法、ＰＶＤ法、或いはスパッタ法を用いてタングステンシリサイド（ＷＳｉ）膜を堆積させて高温処理（例えば、１０００℃程度）した場合（比較例）よりも大きくなり、
90nm＜Ｈ＜Ｌｇ・・・・・・・・・・・・式（１）
となる。なお、Ｌｇは積層ゲートのゲート長である。
【００２７】
次に、図示していないが、層間絶縁膜を堆積して積層ゲートを覆うように層間絶縁膜８を形成する。その後、周知の技術を用いて層間絶縁膜８以降の層間絶縁膜や多層配線層形成などを行い、多層配線化された半導体装置４０が完成する。
【００２８】
上述したように、本実施例の半導体記憶装置及びその製造方法では、半導体基板１表面に、積層ゲート構造のメモリトランジスタのソース層或いはドレイン層としてのＮ＋層２が選択的に設けられる。Ｎ＋層２の間の半導体基板１上には、Ｎ＋層２とオーバーラップするようにゲート絶縁膜３、フローティングゲート電極膜４、層間ゲート絶縁膜５、コントロールゲート電極膜６、及び金属シリサイド膜７が積層形成される。フローティングゲート電極膜４、層間ゲート絶縁膜５、及びコントロールゲート電極膜６は、シリコン窒化膜１１をマスクにしてＲＩＥ法を用いて形成される。金属シリサイド膜７は、コントロールゲート電極膜６上の凹部に選択的に形成されたアモルファスシリコン膜１３とアモルファスシリコン膜１３上に形成された金属膜１４とをＲＴＡ法を用いて形成される。
【００２９】
このため、積層ゲート加工時のアスペクト比を低減することができ、積層ゲートを狭ピッチ化して高集積度化することができる。また、積層ゲート加工後に高温処理工程が不要なので積層ゲートに用いられるトンネル酸化膜の信頼性低下を抑制することができる。
【００３０】
なお、本実施例では、フローティングゲート電極膜４及びコントロール電極膜６に、それぞれ１種類のＮ＋多結晶シリコン膜を用いているが、２層以上の多結晶シリコン膜或いはアモルファスシリコン膜を用いて積層構造にしてもよい。また、金属シリサイド膜７に、コバルトシリサイド膜を用いているが、ニッケルシリサイド膜やチタンシリサイド膜などを用いてもよい。
【実施例２】
【００３１】
次に、本発明の実施例２に係る半導体記憶装置及びその製造方法について、図面を参照して説明する。図１１は半導体装置を示す断面図である。本実施例では、コントロールゲート電極膜の形状を変更している。
【００３２】
図１１に示すように、半導体装置４０ａでは、Ｐ型シリコン基板としての半導体基板１表面に、積層ゲート構造のメモリトランジスタのソース層或いはドレイン層としてのＮ＋層２が選択的に設けられる。Ｎ＋層２の間の半導体基板１上には、Ｎ＋層２とオーバーラップするようにゲート絶縁膜３、フローティングゲート電極膜４、層間ゲート絶縁膜５、及びコントロールゲート電極膜６ａが積層形成される。コントロールゲート電極膜６ａは、両端部が高く、中央部が低い凹部形状を有している。凹部状のコントロールゲート電極膜６ａには、金属シリサイド膜７ａが埋設される。Ｎ＋層２上、及びコントロールゲート電極膜６ａ上部を除く積層ゲートの側面には、絶縁膜９が設けられる。絶縁膜９及び金属シリサイド膜７上には、積層ゲートを覆うように層間絶縁膜８が形成される。
【００３３】
ここで、ゲート絶縁膜３には、例えばＯＮＯ膜が用いられる。フローティングゲート電極膜４は、フローティングゲートをなし、例えばＮ型不純物が高濃度にドープされたＮ＋アモルファスシリコン膜が用いられる。層間ゲート絶縁膜５は、フローティングゲートとコントロールゲートの間に設けられたゲート絶縁膜であり、例えばＯＮＯ膜が用いられる。コントロールゲート電極膜６ａには、例えばＮ型不純物が高濃度にドープされたＮ＋アモルファスシリコン膜が用いられる。
【００３４】
金属シリサイド膜７ａには、例えばニッケルシリサイド（ＮｉＳｉ）が用いられ、コントロールゲート電極の抵抗を低減させるものであり、ニッケル（Ｎｉ）とシリコン（Ｓｉ）を比較的低温（例えば、５５０℃から８００℃の範囲で、好ましくは６００℃程度）で反応させてシリサイド化させたものである。コントロールゲート電極膜６及び金属シリサイド膜７は、コントロールゲートをなす。
【００３５】
ニッケル（Ｎｉ）とシリコン（Ｓｉ）を低温でシリサイド化させて金属シリサイド膜を形成した場合（本実施例）と、コントロールゲート電極膜上にＣＶＤ法、ＰＶＤ法、或いはスパッタ法を用いてタングステンシリサイド（ＷＳｉ）膜を堆積させて高温処理（例えば、１０００℃程度）した場合（比較例）とを比較すると、コントロールゲート電極膜と金属シリサイド界面の凹凸（ラフネス）が異なる。実施例１（コバルトシリサイド（ＣｏＳｉ２））と同様に、界面の凹凸（ラフネス）Ｈが９０ｎｍ以上からメモリトランジスタのゲート長までの範囲にある。
【００３６】
次に、半導体記憶装置の製造方法について、図１２及び１３を参照して説明する。図１２及び１３は半導体記憶装置の製造工程を示す断面図である。ここで、シリコン窒化膜の剥離までは実施例１（図６まで）と同じ工程なので、図示及び説明を省略する。
【００３７】
図１２に示すように、シリコン窒化膜剥離後、希フッ酸処理を実施してから、例えば気相成長（ＣＶＤ）法を用いてアモルファスシリコン膜１３を堆積し、ＣＭＰ法を用いて層間絶縁膜８ａが露出するまでアモルファスシリコン膜１３を削り、凹部にのみアモルファスシリコン膜１３を残置する。その後、例えばＰＶＤ法を用いてニッケル（Ｎｉ）及びチタン（Ｔｉ）を積層堆積する。ここで、層間絶縁膜８ａ上のニッケル（Ｎｉ）及びチタン（Ｔｉ）を層間絶縁膜８ａが露出するまでＣＭＰ法を用いて削るのが好ましい。ここで、ニッケル（Ｎｉ）膜上にニッケル（Ｎｉ）膜に対して膜厚の薄いチタン（Ｔｉ）膜を形成しているが省略してもよい。
【００３８】
次に、図１３に示すように、例えばＲＴＡ（Rapid  Thermal  Annealing）法を用いて、比較的低温（例えば、６００℃程度）でニッケル（Ｎｉ）とアモルファスシリコン膜１３を反応（シリサイド化）させて金属シリサイド膜７ａとしてのニッケルシリサイド（ＮｉＳｉ）膜を形成する。なお、ＲＴＡ法の代わりに熱処理を用いてもよい。ここで、アモルファスシリコン膜１３の膜厚が実施例１よりも厚いので、側面のアモルファスシリコン膜１３はシリサイド化されずに残り、コントロール電極膜６ａとしてのアモルファスシリコン膜は凹部形状となり、金属シリサイド膜７ａとしてのニッケルシリサイド（ＮｉＳｉ）膜は、凹部に埋設される。これ以降の工程は、実施例１と同様なので図示及び説明を省略する。
【００３９】
上述したように、本実施例の半導体記憶装置及びその製造方法では、半導体基板１表面に、積層ゲート構造のメモリトランジスタのソース層或いはドレイン層としてのＮ＋層２が選択的に設けられる。Ｎ＋層２の間の半導体基板１上には、Ｎ＋層２とオーバーラップするようにゲート絶縁膜３、フローティングゲート電極膜４、層間ゲート絶縁膜５、コントロールゲート電極膜６ａ、及び金属シリサイド膜７ａが積層形成される。コントロールゲート電極膜６ａは、両端が中央部よりも高い凹型形状を有している。金属シリサイド膜７ａは、アモルファスシリコン膜１３とアモルファスシリコン膜１３上に形成された金属膜１４ａとをＲＴＡ法を用いて形成される。
【００４０】
このため、積層ゲート加工時のアスペクト比を低減することができ、積層ゲートを狭ピッチ化して高集積度化することができる。また、積層ゲート加工後に高温処理工程が不要なので積層ゲートに用いられるトンネル酸化膜の信頼性低下を抑制することができる。
【実施例３】
【００４１】
次に、本発明の実施例３に係る半導体記憶装置の製造方法について、図面を参照して説明する。図１４乃至１６は半導体記憶装置の製造工程を示す断面図である。本実施例では、コントロールゲート電極膜上に金属シリサイド膜の形成方法を変更している。
【００４２】
図１４に示すように、実施例１と同様にＣＭＰ法を用いて凹部にのみアモルファスシリコン膜１３を残置してから、例えばＰＶＤ法を用いて金属膜１５としてのアルミニウム（Ａｌ）膜及び金属膜１６としてのコバルト（Ｃｏ）膜を積層堆積する。ここで、アモルファスシリコン膜１３と金属膜１６としてのコバルト（Ｃｏ）膜の間に設けられる金属膜１５としてのアルミニウム（Ａｌ）膜は、ＲＴＡ熱処理によるコバルトシリサイド化反応による界面の凹凸（ラフネス）を抑制する働きをする。
【００４３】
次に、図１５に示すように、ＣＭＰ法を用いて層間絶縁膜８ａが露出するように、金属膜１５及び１６を削り、凹部に金属膜１５及び１６を残置する。
【００４４】
続いて、図１６に示すように、例えばＲＴＡ（Rapid  Thermal  Annealing）法を用いて、比較的低温（例えば、６００℃程度）でコバルト（Ｃｏ）とアモルファスシリコン膜１３を反応（シリサイド化）させて金属シリサイド膜７ａとしてのコバルトシリサイド（ＣｏＳｉ２）膜を形成する。ここで、アルミニウム（Ａｌ）は、コバルト（Ｃｏ）及びシリコン（Ｓｉ）と反応してＣｏ−Ｓｉ−Ａｌ複合相としてコバルトシリサイド（ＣｏＳｉ２）膜中に取り込まれ、界面の凹凸（ラフネス）を実施例１よりも抑制する働きをする。なお、これ以降の工程は、実施例１と同様なので図示及び説明を省略する。
【００４５】
上述したように、本実施例の半導体記憶装置及びその製造方法では、半導体基板１表面に、積層ゲート構造のメモリトランジスタのソース層或いはドレイン層としてのＮ＋層２が選択的に設けられる。Ｎ＋層２の間の半導体基板１上には、Ｎ＋層２とオーバーラップするようにゲート絶縁膜３、フローティングゲート電極膜４、層間ゲート絶縁膜５、コントロールゲート電極膜６、及び金属シリサイド膜７ｂが積層形成される。フローティングゲート電極膜４、層間ゲート絶縁膜５、及びコントロールゲート電極膜６は、シリコン窒化膜１１をマスクにしてＲＩＥ法を用いて形成される。金属シリサイド膜７ｂは、コントロールゲート電極膜６上の凹部に選択的に形成されたアモルファスシリコン膜１３と、アモルファスシリコン膜１３上に形成された金属膜１５としてのアルミニウム膜と、アルミニウム膜上に形成された金属膜１６としてのコバルト膜とをＲＴＡ法を用いて形成される。
【００４６】
このため、実施例１と同様な効果の他に、コバルト膜とアモルファスシリコン膜１３の間にアルミニウム膜を設けているので、金属シリサイド膜７ｂとコントロールゲート電極膜６の界面の凹凸（ラフネス）を実施例１よりも低減することができる。
【００４７】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００４８】
例えば、実施例１では、コバルト（Ｃｏ）上にチタン（Ｔｉ）を形成し、コバルトシリサイド膜中にチタン（Ｔｉ）を取り込んでいるが、金（Ａｕ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、或いはパラジウム（Ｐｄ）などを代わりに取り込ませてもよい。また、実施例２では、ニッケル（Ｎｉ）上にチタン（Ｔｉ）を形成し、ニッケルシリサイド膜中にチタン（Ｔｉ）を取り込んでいるが、金（Ａｕ）、コバルト（Ｃｏ）、白金（Ｐｔ）、或いはパラジウム（Ｐｄ）などを代わりに取り込ませてもよい。
【００４９】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  半導体基板上に、ゲート絶縁膜、フローティングゲート電極膜、層間ゲート絶縁膜、コントロールゲート電極膜、及びシリコン窒化膜を積層形成する工程と、レジストをマスクとして、前記シリコン窒化膜を選択的にエッチングする工程と、前記レジストを除去後、前記シリコン窒化膜をマスクとして、前記コントロールゲート電極膜、前記層間ゲート絶縁膜、及び前記フローティングゲート電極膜を連続的にＲＩＥ法を用いてエッチングし、積層ゲート部を形成する工程と、前記積層ゲート部間の前記半導体基板表面にソース層及びドレイン層を形成し、前記積層ゲート部間に前記シリコン窒化膜が露出するように層間絶縁膜を選択的に埋設する工程と、熱燐酸を用いて前記シリコン窒化膜を選択的にエッチング除去し、シリコン膜を堆積する工程と、前記層間絶縁膜上の前記シリコン膜をＣＭＰ法を用いて研磨し、前記フローティングゲート電極膜上に形成された凹部の底面及び側面に前記シリコン膜を残置する工程と、前記シリコン膜上に金属膜を堆積する工程と、前記金属膜と前記シリコン膜をＲＴＡを用いて反応させて金属シリサイド膜を形成する工程とを具備する半導体記憶装置の製造方法。
【００５０】
（付記２）  前記金属膜はコバルト膜或いはニッケル膜である付記１に記載の半導体記憶装置の製造方法。
【図面の簡単な説明】
【００５１】
【図１】本発明の実施例１に係る半導体記憶装置のメモリセル部を示す平面図。
【図２】図１のＡ−Ａ線に沿う半導体記憶装置の断面図。
【図３】図２の領域Ａの拡大断面図。
【図４】本発明の実施例１に係る半導体記憶装置の製造工程を示す断面図。
【図５】本発明の実施例１に係る半導体記憶装置の製造工程を示す断面図。
【図６】本発明の実施例１に係る半導体記憶装置の製造工程を示す断面図。
【図７】本発明の実施例１に係る半導体記憶装置の製造工程を示す断面図。
【図８】本発明の実施例１に係る半導体記憶装置の製造工程を示す断面図。
【図９】本発明の実施例１に係る半導体記憶装置の製造工程を示す断面図。
【図１０】本発明の実施例１に係る半導体記憶装置の製造工程を示す断面図。
【図１１】本発明の実施例２に係る半導体記憶装置を示す断面図。
【図１２】本発明の実施例２に係る半導体記憶装置の製造工程を示す断面図。
【図１３】本発明の実施例２に係る半導体記憶装置の製造工程を示す断面図。
【図１４】本発明の実施例３に係る半導体記憶装置の製造工程を示す断面図。
【図１５】本発明の実施例３に係る半導体記憶装置の製造工程を示す断面図。
【図１６】本発明の実施例３に係る半導体記憶装置の製造工程を示す断面図。
【符号の説明】
【００５２】
１  半導体基板
２  Ｎ＋層
３  ゲート絶縁膜
４  フローティングゲート電極膜
５  層間ゲート絶縁膜
６、６ａ  コントロールゲート電極膜
７、７ａ、７ｂ  金属シリサイド膜
８、８ａ  層間絶縁膜
９  絶縁膜
１１  シリコン窒化膜
１２  レジスト膜
１３  アモルファスシリコン膜
１４、１４ａ、１５、１６  金属膜
４０、４０ａ  半導体記憶装置
ＣＧ１〜３  コントロールゲート
ＳＧ１〜３  積層ゲート
ＳＴＩａ〜ｄ  シャロートレンチアイソレーション
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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