(57)【要約】【課題】クロック信号に非同期な入力信号に対して、ハザードの発生と出力遅延を防止する簡単な回路の提供。【解決手段】フリップフロップ回路ＦＦは、イネーブル信号ＥＮＡＴがハイレベルとなった後にクロック信号ＰＣＬＫＢがハイレベルからローレベルに遷移した場合に出力信号をローレベルとしてクロックドインバータ回路ＩＮＶ０に出力する。クロックドインバータ回路ＩＮＶ０は、クロック信号ＰＣＬＫＢがローレベルである場合にアクティブとされ、フリップフロップ回路ＦＦの出力信号を反転して保持回路ＬＡＴＣＨに出力する。保持回路ＬＡＴＣＨは、クロックドインバータ回路ＩＮＶ０の出力信号を保持して信号ＥＮＡＯＵＴとして出力する。【選択図】図１
2009253750.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号およびイネーブル信号によってセットリセット動作を行うフリップフロップ回路と、
前記クロック信号が第１の論理レベルとなる時に前記フリップフロップ回路の出力信号を出力するクロック駆動論理回路と、
前記クロック駆動論理回路の出力信号を保持する保持回路と、
を備えることを特徴とする出力制御回路。
【請求項２】
前記フリップフロップ回路は、前記イネーブル信号がアクティブレベルとなった後に前記クロック信号が第２のレベルから第１の論理レベルに遷移した場合に出力信号をアクティブレベルとし、
前記クロック駆動論理回路は、前記クロック信号が第１の論理レベルである場合にアクティブとされ、前記フリップフロップ回路の出力信号を反転して出力するクロックドインバータ回路であることを特徴とする請求項１記載の出力制御回路。
【請求項３】
請求項１または２記載の出力制御回路を備え、前記保持回路の出力によって内部クロック信号の発生を制御するＤＬＬ回路。
【請求項４】
請求項３記載のＤＬＬ回路を備え、前記ＤＬＬ回路から発生される内部クロック信号に基づいて出力信号の出力タイミングを制御する半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、出力制御回路に係り、特に、出力タイミングを制御する、半導体記憶装置等に好適な出力制御回路に係る。
【背景技術】
【０００２】
ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）の中でも特にＤＤＲ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ）ＳＤＲＡＭでは、出力動作を外部クロック信号に合わせるために出力タイミング制御にＤＬＬ回路が使われる。このＤＬＬ回路は、内部クロック信号の遅延を調整して出力タイミングを外部クロック信号に合わせるように構成されるが、常にクロック信号を出力し続けるわけではない。多くはリードコマンドなどによって出力制御をイネーブル化し、出力動作を開始している。ただし、出力動作を外部クロック信号に合わせるために、ＤＬＬ回路自体は、比較動作などで動作し続けることが多く、出力動作だけを止めて制御することがある。この出力制御用のイネーブル信号を作るために、内部クロック信号と制御信号を入力信号とする出力制御回路が用いられる。
【０００３】
このような出力制御回路の例が、特許文献１において開示されている。この回路は、外部入力されるマスク信号を、第１の内部クロック信号にてラッチする回路及び第２の内部クロック信号にてラッチする回路を備え、さらに、ラッチしたマスク信号と内部プリ出力イネーブル信号の論理により第２のプリ出力イネーブル信号を発生する回路を備え、第２のプリ出力イネーブル信号が入力される、出力イネーブル信号発生回路を備える。このような回路によれば、出力イネーブル信号のハザードを防止し、出力データマスク信号パスの遅れによる出力イネーブル信号発生の遅れを無くすことでアクセスの高速化が図られる。
【０００４】
【特許文献１】特開平７−８５６６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
以下の分析は本発明において与えられる。
【０００６】
ところで、特許文献１に記載の回路では、制御信号に一定のタイミング設定を要するため、完全な非同期の信号に対応することができない。すなわち、リセット信号より後にマスク信号が来るとハザードになるため、リセット信号の前にマスク信号が来るようにタイミングを決める方法が取られている。このためにデータラッチ回路が使用されているが、ラッチ制御用の内部クロック信号が必要となり、そのタイミングもどこかで制御する必要が生じる。従って、非同期な動作に対して、ハザードの発生と出力遅延を防止するために複雑な回路構成となってしまう。
【０００７】
本発明の目的は、クロック信号に非同期な入力信号に対して、ハザードの発生と出力遅延を防止する簡単な回路構成の出力制御回路を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の１つのアスペクト（側面）に係る出力制御回路は、クロック信号およびイネーブル信号によってセットリセット動作を行うフリップフロップ回路と、クロック信号が第１の論理レベルとなる時にフリップフロップ回路の出力信号を出力するクロック駆動論理回路と、クロック駆動論理回路の出力信号を保持する保持回路と、を備える。
【０００９】
本発明の出力制御回路において、フリップフロップ回路は、イネーブル信号がアクティブレベルとなった後にクロック信号が第２のレベルから第１の論理レベルに遷移した場合に出力信号をアクティブレベルとし、クロック駆動論理回路は、クロック信号が第１の論理レベルである場合にアクティブとされ、フリップフロップ回路の出力信号を反転して出力するクロックドインバータ回路であることが好ましい。
【００１０】
本発明のＤＬＬ回路において、上記の出力制御回路を備え、保持回路の出力によって内部クロック信号の発生を制御するようにしてもよい。
【００１１】
本発明の半導体記憶装置において、上記のＤＬＬ回路を備え、ＤＬＬ回路から発生される内部クロック信号に基づいて出力信号の出力タイミングを制御するようにしてもよい。
【発明の効果】
【００１２】
本発明によれば、内部クロック信号に対し、制御信号が非同期で入力されてもハザードを出さず、内部クロック信号から無駄な遅延なしにイネーブル信号を出力する簡単な回路構成を実現することができる。
【発明を実施するための最良の形態】
【００１３】
本発明の実施形態に係る出力制御回路は、イネーブル信号（図１のＥＮＡＴ）がハイレベルとなった後にクロック信号（図１のＰＣＬＫＢ）がハイレベルからローレベルに遷移した場合に出力信号をローレベルとしてクロックドインバータ回路（図１のＩＮＶ０）に出力するフリップフロップ回路（図１のＦＦ）と、クロック信号（図１のＰＣＬＫＢ）がローレベルである場合にアクティブとされ、フリップフロップ回路（図１のＦＦ）の出力信号を反転して保持回路（図１のＬＡＴＣＨ）に出力するクロックドインバータ回路（図１のＩＮＶ０）と、クロックドインバータ回路（図１のＩＮＶ０）の出力信号を保持して信号（図１のＥＮＡＯＵＴ）として出力する保持回路（図１のＬＡＴＣＨ）とを備える。
【００１４】
このような出力制御回路によれば、クロックドインバータ回路にフリップフロップ回路を組み合わせることで、イネーブル信号が内部クロック信号と非同期に入力されても内部クロック信号で出力タイミングを制御することができ、ハザードの発生を抑制することが可能となる。ハザードの発生がないため、それを消去するための無駄な遅延素子を用いる必要もなく、従って内部クロック信号から無駄な遅延無しにイネーブル信号を出力することが可能となる。
【００１５】
以下、実施例に即し図面を参照して詳細に説明する。
【実施例１】
【００１６】
図１は、本発明の第１の実施例に係る出力制御回路の回路図である。図１において、出力制御回路は、インバータ回路ＩＮＶ１、クロックドインバータ回路ＩＮＶ０、フリップフロップ回路ＦＦ、ラッチ回路ＬＡＴＣＨを備える。クロックドインバータ回路ＩＮＶ０は、電源ＶＤＤ、ＶＳＳ間に縦続接続されたＰｃｈトランジスタＭＰ１、ＭＰ２、ＮｃｈトランジスタＭＮ２、ＭＮ１を備える。フリップフロップ回路ＦＦは、ＲＳフリップフロップ回路であって、一方の入力端子と出力端子とを互いに接続する２入力のＮＡＮＤ回路ＮＡＮＤ１、ＮＡＮＤ２を備える。ラッチ回路ＬＡＴＣＨは、入出力を互いに接続するインバータ回路ＩＮＶ２、ＩＮＶ３と、インバータ回路ＩＮＶ２の出力を反転してイネーブル信号ＥＮＡＯＵＴとして出力するインバータ回路ＩＮＶ４を備える。
【００１７】
内部クロック信号ＰＣＬＫＢは、ＰｃｈトランジスタＭＰ２のゲートに供給されると共に、インバータ回路ＩＮＶ１を介してＮｃｈトランジスタＭＮ２のゲートおよびＮＡＮＤ回路ＮＡＮＤ１の他方の入力端子に供給される。制御信号ＥＮＡＴは、ＮＡＮＤ回路ＮＡＮＤ２の他方の入力端子に供給される。ＮＡＮＤ回路ＮＡＮＤ２の出力端子は、ＰｃｈトランジスタＭＰ１およびＮｃｈトランジスタＭＮ１のゲートに接続される。クロックドインバータ回路ＩＮＶ０の出力、すなわち、ＰｃｈトランジスタＭＰ２およびＮｃｈトランジスタＭＮ２のドレインは、ノードＡとしてインバータ回路ＩＮＶ２の入力およびインバータ回路ＩＮＶ３の出力に接続される。
【００１８】
出力制御回路は、内部クロック信号ＰＣＬＫＢと制御信号ＥＮＡＴを入力信号とし、それぞれに関しフリップフロップ回路ＦＦでイネーブル状態を制御した後、クロックドインバータ回路ＩＮＶ０に出力している。出力制御回路の出力タイミングは、内部クロック信号ＰＣＬＫＢのタイミングに対応させるため、内部クロック信号ＰＣＬＫＢおよび内部クロック信号ＰＣＬＫＢの反転信号をクロックドインバータ回路ＩＮＶ０に与えている。また、クロックドインバータ回路ＩＮＶ０の出力信号は、ノードＡにおいてラッチ回路ＬＡＴＣＨによってラッチされる。
【００１９】
次に、図２のタイムチャートを用いて図１の出力制御回路の動作について説明する。内部クロック信号ＰＣＬＫＢは、一定のサイクルでクロッキングしているクロック信号であり、制御信号ＥＮＡＴがローレベルからハイレベルになると、出力制御回路はイネーブルとなる。制御回路がイネーブルの状態で内部クロック信号ＰＣＬＫＢがハイレベルになると、出力イネーブル信号ＥＮＡＯＵＴがローレベルからハイレベルとなる。
【００２０】
図２（ａ）は、内部クロック信号ＰＣＬＫＢがハイレベルである期間中に制御信号ＥＮＡＴがハイレベルとなった場合を示す。制御信号ＥＮＡＴがハイレベルとなることでフリップフロップ回路ＦＦによる制御信号はイネーブル状態となり、内部クロック信号ＰＣＬＫＢの立ち下がりエッジで出力イネーブル信号ＥＮＡＯＵＴがローレベルからハイレベルになる。例えばＤＬＬ回路の出力制御にこのイネーブル信号ＥＮＡＯＵＴを用いる場合、イネーブル信号ＥＮＡＯＵＴがハイレベルとなることで、ＤＬＬ回路のクロック出力をイネーブルにすることが可能となる。
【００２１】
図２（ｂ）は、内部クロック信号ＰＣＬＫＢがローレベルである期間中に制御信号ＥＮＡＴがハイレベルとなった場合を示す。制御信号ＥＮＡＴがハイレベルとなっても、フリップフロップ回路ＦＦによる制御信号は、ディセーブル状態のままである。内部クロック信号ＰＣＬＫＢがハイレベルになると、フリップフロップ回路ＦＦによる制御信号がイネーブル状態となり、内部クロック信号ＰＣＬＫＢの立ち下がりエッジで出力イネーブル信号ＥＮＡＯＵＴがローレベルからハイレベルになる。
【００２２】
図２（ｃ）は、内部クロック信号ＰＣＬＫＢがローレベルからハイレベルになる直前に制御信号ＥＮＡＴがハイレベルとなった場合を示す。この場合は内部クロック信号ＰＣＬＫＢのハイレベルで先にクロックドインバータ回路ＩＮＶ０の出力を止めるため、誤ってハザードが出るようなこともなく、動作としては図２（ｂ）と同様となる。
【００２３】
以上のように動作する出力制御回路によれば、内部クロック信号ＰＣＬＫＢに対して制御信号ＥＮＡＴが非同期で入力されても出力にハザードが現れない。したがって、ハザードを消去するための無駄な遅延回路を用いる必要がなく、出力に遅延が生じない。その理由は、入力制御にフリップフロップ回路ＦＦを用いることにより、非同期で入力される制御信号と内部クロック信号の関係を制御できるためである。
【００２４】
また、常に内部クロック信号ＰＣＬＫＢで出力イネーブル信号の出力タイミングを制御することができる。その理由は、同様に入力制御にフリップフロップ回路ＦＦを用いることにより、非同期で入力される制御信号と内部クロック信号の関係を制御できるため、常に内部クロック信号ＰＣＬＫＢのローエッジでタイミングをとることができるためである。
【実施例２】
【００２５】
図３は、本発明の第２の実施例に係るＤＬＬ回路の構成を示す図である。図３において、ＤＬＬ回路は、位相比較回路１１、ディレイ調整回路１２、レプリカ回路１３、出力回路１４、出力制御回路１５、内部クロック回路１６を備え、例えばＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等におけるタイミング制御に用いられる。
【００２６】
位相比較回路１１は、外部クロック信号ＣＫと内部クロック信号ＣＫ’を比較する。ディレイ調整回路１２は、位相比較回路１１における比較結果から外部クロック信号ＣＫのディレイを早くするまたは遅くするなどのディレイ調整を行い、内部クロック信号ＬＣＬＫＯＥ、ＬＣＬＫＯＥＲＥＰを出力する。レプリカ回路１３は、入出力などのレプリカを呈する回路であって、内部クロック信号ＬＣＬＫＯＥＲＥＰに対して、レプリカによって調整した内部クロック信号ＣＫ’を位相比較回路１１に出力する。出力回路１４は、内部クロック信号ＬＣＬＫＯＥによって出力タイミングを調整したデータ出力ＤＱを出力する。
【００２７】
パワーダウンモードなどで動作が停止する場合を除き、位相比較回路１１は、常に一定のサイクルで位相を比較し、比較結果をディレイ調整回路１２に送り続ける。ディレイ調整回路１２は、比較結果に従って使用するディレイの段数調整などを行うが、内部クロック信号ＬＣＬＫＯＥを常に出力する必要はない。内部クロック信号ＬＣＬＫＯＥは、ＤＱの出力に使われるので、ＤＲＡＭのリード時のみ出力されれば良く、それ以外では電流削減のため、出力を停止させる。例えばリードコマンドによって出力を制御することで、リード時以外での動作電流を削減することが可能である。
【００２８】
出力制御回路１５は、第１の実施例で説明した出力制御回路であって、ディレイ調整回路１２における内部クロック信号ＬＣＬＫＯＥの出力を制御する回路である。出力制御回路１５は、例えばリードコマンドから作られるイネーブル信号ＥＮＡＴと内部クロック信号ＰＣＬＫＢを用いて、ディレイ調整回路１２における内部クロック信号ＬＣＬＫＯＥの出力を制御するためのイネーブル信号ＥＮＡＯＵＴを作成する。ここで内部クロック信号ＰＣＬＫＢとは、ＤＬＬ回路で調整された内部クロック信号ではなく、内部制御用のクロック信号であって、内部クロック回路１６によって外部クロック信号ＣＫから直接作られる。すなわち、内部クロック回路１６は、小振幅の外部クロック信号ＣＫを図示しない入力初段回路で所望の振幅に変換したのち、内部制御用にワンショット幅の内部クロック信号ＰＣＬＫＢを作成する。このワンショット幅の内部クロック信号ＰＣＬＫＢは、ＤＲＡＭのアドレス・コマンドのラッチ制御やクロック制御などにも用いられる。
【００２９】
出力制御回路１５として第１の実施例に係る出力制御回路を用いるならば、制御信号から出力イネーブルまで高速に伝達される。したがって、動作速度（動作周波数）がより速くなっても、ディレイ調整回路１２における内部クロック信号ＬＣＬＫＯＥのイネーブルにするタイミングのずれ（クロックずれ）などを引き起こし難くすることができる。
【００３０】
なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００３１】
【図１】本発明の第１の実施例に係る出力制御回路の回路図である。
【図２】本発明の第１の実施例に係る出力制御回路の動作を表すタイミングチャートである。
【図３】本発明の第２の実施例に係るＤＬＬ回路の構成を示す図である。
【符号の説明】
【００３２】
１１  位相比較回路
１２  ディレイ調整回路
１３  レプリカ回路
１４  出力回路
１５  出力制御回路
１６  内部クロック回路
ＦＦ  フリップフロップ回路
ＩＮＶ０  クロックドインバータ回路
ＩＮＶ１〜ＩＮＶ４  インバータ回路
ＬＡＴＣＨ  ラッチ回路
ＭＮ２、ＭＮ１  Ｎｃｈトランジスタ
ＭＰ１、ＭＰ２  Ｐｃｈトランジスタ
ＮＡＮＤ１、ＮＡＮＤ２  ＮＡＮＤ回路
ＶＤＤ、ＶＳＳ  電源
【図１】
2009253750.tif 000003
【図２】
2009253750.tif 000004
【図３】
2009253750.tif 000005
【手続補正書】
【提出日】平成21年4月6日(2009.4.6)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
遅延ロックループ部と、
前記遅延ロックループ部の出力信号を出力制御する出力制御回路と、を備え、
前記出力制御回路は、
前記遅延ロックループ部に入力されるクロック信号および前記出力信号を出力制御するイネーブル信号によってセットリセット動作を行うフリップフロップ回路と、
前記クロック信号が第１の論理レベルとなる時に前記フリップフロップ回路の出力信号を出力するクロック駆動論理回路と、
前記クロック駆動論理回路の出力信号を保持する保持回路と、
を備え、前記保持回路の出力信号によって前記遅延ロックループ部の出力信号を出力制御することを特徴とする遅延ロックループ回路。
【請求項２】
前記フリップフロップ回路は、前記イネーブル信号がアクティブレベルとなった後に前記クロック信号が第２のレベルから第１の論理レベルに遷移した場合に出力信号をアクティブレベルとし、
前記クロック駆動論理回路は、前記クロック信号が第１の論理レベルである場合にアクティブとされ、前記フリップフロップ回路の出力信号を反転して出力するクロックドインバータ回路であることを特徴とする請求項１記載の遅延ロックループ回路。
【請求項３】
前記クロック信号は所定周期の同期信号であり、前記イネーブル信号は前記同期信号とは非同期な信号であることを特徴とする請求項１記載の遅延ロックループ回路。
【請求項４】
前記遅延ロックループ部は、所定周期の同期信号が入力されその同期信号の位相を比較する位相比較回路と、前記位相比較回路の比較結果から前記クロック信号の遅延を調整する遅延調整回路とを備え、
前記位相比較回路と前記遅延調整回路は、パワーダウンモードを除き常時動作し、
前記イネーブル信号に従って前記遅延ロックループ部の出力信号の出力動作が制御されることを特徴とする請求項１記載の遅延ロックループ回路。
【請求項５】
前記遅延ロックループ部の出力信号に基づいて半導体装置の出力回路の出力信号の出力タイミングを制御することを特徴とする請求項１記載の遅延ロックループ回路。
【請求項６】
半導体装置の出力回路と、前記出力回路の出力タイミングを制御する出力信号を生成する遅延ロックループ回路とを備え、
前記遅延ロックループ回路は、遅延ロックループ部と、前記遅延ロックループ部の出力信号を出力制御する出力制御回路と、を備え、
前記出力制御回路は、
前記遅延ロックループ部に入力されるクロック信号および前記出力信号を出力制御するイネーブル信号によってセットリセット動作を行うフリップフロップ回路と、
前記クロック信号が第１の論理レベルとなる時に前記フリップフロップ回路の出力信号を出力するクロック駆動論理回路と、
前記クロック駆動論理回路の出力信号を保持する保持回路と、
を備え、前記保持回路の出力信号によって前記遅延ロックループ部の出力信号を出力制御することを特徴とする半導体装置。
【請求項７】
前記フリップフロップ回路は、前記イネーブル信号がアクティブレベルとなった後に前記クロック信号が第２のレベルから第１の論理レベルに遷移した場合に出力信号をアクティブレベルとし、
前記クロック駆動論理回路は、前記クロック信号が第１の論理レベルである場合にアクティブとされ、前記フリップフロップ回路の出力信号を反転して出力するクロックドインバータ回路であることを特徴とする請求項６記載の半導体装置。
【請求項８】
前記クロック信号は所定周期の同期信号であり、前記イネーブル信号は前記同期信号とは非同期な信号であることを特徴とする請求項６記載の半導体装置。
【請求項９】
前記遅延ロックループ部は、所定周期の同期信号が入力されその同期信号の位相を比較する位相比較回路と、前記位相比較回路の比較結果から前記クロック信号の遅延を調整する遅延調整回路とを備え、
前記位相比較回路と前記遅延調整回路は、パワーダウンモードを除き常時動作し、
前記イネーブル信号に従って前記遅延ロックループ部の出力信号の出力動作が制御されることを特徴とする請求項６記載の半導体装置。
【請求項１０】
前記遅延ロックループ部の出力信号に基づいて半導体装置の出力回路の出力信号の出力タイミングを制御することを特徴とする請求項６記載の半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
本発明の１つのアスペクト（側面）に係る遅延ロックループ回路は、遅延ロックループ部と、遅延ロックループ部の出力信号を出力制御する出力制御回路と、を備え、出力制御回路は、遅延ロックループ部に入力されるクロック信号および出力信号を出力制御するイネーブル信号によってセットリセット動作を行うフリップフロップ回路と、クロック信号が第１の論理レベルとなる時にフリップフロップ回路の出力信号を出力するクロック駆動論理回路と、クロック駆動論理回路の出力信号を保持する保持回路と、を備え、保持回路の出力信号によって遅延ロックループ部の出力信号を出力制御する。
本発明の他のアスペクト（側面）に係る半導体装置は、半導体装置の出力回路と、出力回路の出力タイミングを制御する出力信号を生成する遅延ロックループ回路とを備え、遅延ロックループ回路は、遅延ロックループ部と、遅延ロックループ部の出力信号を出力制御する出力制御回路と、を備え、出力制御回路は、遅延ロックループ部に入力されるクロック信号および出力信号を出力制御するイネーブル信号によってセットリセット動作を行うフリップフロップ回路と、クロック信号が第１の論理レベルとなる時にフリップフロップ回路の出力信号を出力するクロック駆動論理回路と、クロック駆動論理回路の出力信号を保持する保持回路と、を備え、保持回路の出力信号によって遅延ロックループ部の出力信号を出力制御する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
本発明の遅延ロックループ回路において、フリップフロップ回路は、イネーブル信号がアクティブレベルとなった後にクロック信号が第２のレベルから第１の論理レベルに遷移した場合に出力信号をアクティブレベルとし、クロック駆動論理回路は、クロック信号が第１の論理レベルである場合にアクティブとされ、フリップフロップ回路の出力信号を反転して出力するクロックドインバータ回路であることが好ましい。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
本発明の遅延ロックループ回路において、クロック信号は所定周期の同期信号であり、イネーブル信号は同期信号とは非同期な信号であることが好ましい。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
本発明の遅延ロックループ回路において、遅延ロックループ部は、所定周期の同期信号が入力されその同期信号の位相を比較する位相比較回路と、位相比較回路の比較結果からクロック信号の遅延を調整する遅延調整回路とを備え、位相比較回路と遅延調整回路は、パワーダウンモードを除き常時動作し、イネーブル信号に従って遅延ロックループ部の出力信号の出力動作が制御されることが好ましい。
本発明の遅延ロックループ回路において、遅延ロックループ部の出力信号に基づいて半導体装置の出力回路の出力信号の出力タイミングを制御するようにしてもよい。