(57)【要約】【課題】検査用電源数の増大を抑制するとともに、単一の検査用電源の電源電流供給量を越える電源電流の供給を可能とし、半導体装置を効率的かつ確実に検査することができる検査工程を含む半導体装置の製造方法および半導体装置を提供する。【解決手段】半導体装置１０は、同一の電源電圧で動作する半導体回路ユニット３１、３２、３３を備える。また、半導体装置１０は、外部から互いに独立して電源電圧が印加される電源線５、６、７を備える。さらに、電源線５、６、７のそれぞれが、互いに独立して半導体回路ユニット３１、３２、３３のそれぞれに電源電圧を供給する非共通状態と、電源線５および電源線６が半導体回路ユニット３１に同時に電源電圧を供給するとともに、電源線７が半導体回路ユニット３２および半導体回路ユニット３３に電源電圧を供給する共通状態とを選択的に切り替えるスイッチ部１２を備える。【選択図】図３
2009059875.tif 000002
【特許請求の範囲】
【請求項１】
同一の電源電圧で動作する第１、第２および第３の半導体回路ユニットと、
外部から互いに独立して電源電圧が印加される第１、第２および第３の電源線と、
前記第１、第２および第３の電源線のそれぞれが、互いに独立して前記第１、第２および第３の半導体回路ユニットのそれぞれに電源電圧を印加する非共通状態と、前記第１の電源線および前記第２の電源線が前記第１の半導体回路ユニットに同時に電源電圧を印加するとともに、前記第３の電源線が前記第２および第３の半導体回路ユニットに電源電圧を印加する共通状態とを選択的に切り替えるスイッチ部と、
を備えたことを特徴とする半導体装置。
【請求項２】
前記第１、第２および第３の半導体回路ユニットと、前記第１、第２および第３の電源線と、前記スイッチ部とが同一の半導体基板上に形成された請求項１記載の半導体装置。
【請求項３】
前記スイッチ部が、
前記第１の電源線と前記第２の電源線とを電気的に接続する第１の接続配線に介在された、導通状態と遮断状態を選択的に切り替える第１のスイッチ素子と、
前記第２の電源線と前記第３の電源線とを電気的に接続する第２の接続配線に介在された、導通状態と遮断状態を選択的に切り替える第２のスイッチ素子と、
前記第２の電源線と前記第１の接続配線との接続点と、前記第２の電源線と前記第２の接続配線との接続点との間の前記第２の電源線に介在された、導通状態と遮断状態を選択的に切り替える第３のスイッチ素子と、
を備えた請求項２記載の半導体装置。
【請求項４】
前記スイッチ部が、制御信号の入力なしに前記非共通状態または前記共通状態を選択的に維持可能な素子により構成された請求項１または２記載の半導体装置。
【請求項５】
実使用時に、前記非共通状態で使用されるとともに、前記第１、第２および第３の電源線に、互いに独立した電源装置により同一電位の電源電圧が印加される請求項１または２記載の半導体装置。
【請求項６】
実使用時に、互いに独立した電源装置から同一電位の電源電圧が独立して印加される複数の半導体回路ユニットを備える半導体装置の製造方法であって、
第１の半導体回路ユニットに、第１の電源装置および第２の電源装置が同時に電源電圧を印加するとともに、第２の半導体回路ユニットおよび第３の半導体回路ユニットに、第３の電源装置が電源電圧を印加する状態で、少なくとも前記第１の半導体回路ユニットの電気特性を計測する第１の検査工程と、
前記第１の半導体回路ユニットに前記第１の電源装置が電源電圧を印加し、前記第２の半導体回路ユニットに前記第２の電源装置が電源電圧を印加し、前記第３の半導体回路ユニットに前記第３の電源装置が電源電圧を印加した状態で、前記第１、第２および第３の半導体回路ユニットの電気特性を計測する第２の検査工程と、
を含む半導体装置の製造方法。
【請求項７】
前記第１の検査工程において、前記第１の電源装置の上限電流供給量に起因して、前記第１の半導体回路ユニットの動作時の電源電流供給量が不足する検査項目の計測が実施され、
前記第２の検査工程において、前記第１の電源装置の上限電流供給量に起因して、前記第１の半導体回路ユニットの動作時の電源電流供給量が不足することのない検査項目の計測が実施される、請求項６記載の半導体装置の製造方法。
【請求項８】
前記第１の検査工程において実施される検査が、
前記第１の半導体回路ユニットを、実使用時の動作クロック周波数よりも高い周波数のクロック信号により動作させた状態で電気特性を計測する工程と、
前記第２および第３の半導体回路ユニットを、前記第１の半導体回路ユニットによりも低い周波数のクロック信号により動作させた状態で電気特性を計測する工程と、
を含む、請求項６または７記載の半導体装置の製造方法。
【請求項９】
前記第１の半導体回路がロジック回路であり、前記第２の半導体回路がアナログ回路であり、前記第３の半導体回路がメモリ回路である請求項６から８のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
前記第１および第２の検査工程が、複数個の半導体装置のそれぞれに対して同時に実施される請求項６記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置に関し、特に、異なる電源装置から同一の電源電圧が入力される複数の端子を備えた半導体装置を検査する工程を含む半導体装置の製造方法およびその製造方法の実現に好適な半導体装置に関する。
【背景技術】
【０００２】
半導体集積回路装置（以下、半導体装置という。）の製造工程には、拡散工程によりウエハ上に形成された複数の半導体チップを、拡散工程の終了後に、ウエハ状態や分割した半導体チップをパッケージに封止した状態で機能特性を検査し、各半導体チップの良・不良を判定する検査工程が組み込まれている。近年の半導体装置の多機能化に伴って、大規模化、高機能化するシステムＬＳＩに代表されるＳｏＣ（システムオンチップ）では、機能特性を検査するために半導体装置に入力する、テストパターンが長大化している。
【０００３】
このため、工程内検査や出荷検査等の検査時間が長くなり、製品コストに占める検査コストの割合が大きくなっている。このような問題を解決する手段の一つとして、半導体装置の設計段階で、検査に用いるテストパターンを生成する回路と出力判定データを圧縮する回路とを半導体装置内に組み込むＢＩＳＴ（Built-In Self Test）が提案されている。
【０００４】
ＢＩＳＴは、検査機能を、テスタなどの検査装置側と検査対象となる半導体集積回路装置（以下、ＤＵＴ（Device Under Test）という。）側とに分散して配置し、検査コストを削減しようとするものである。特に、ランダムロジック回路を対象としたロジックＢＩＳＴでは、半導体装置内部にランダム信号発生器と出力パターン圧縮器とを内蔵することにより、非常に小さいサイズのテストパターンで回路の検査ができる。そのため、テストパターン生成コストが低減できる。また、非常に少ないピン数で検査できるため、安価な検査装置で高機能のシステムＬＳＩを検査することができる。
【０００５】
さらに、検査装置からの外部入力動作クロック（例えば、１００ＭＨｚ）を、半導体装置の内部回路で逓倍して回路動作基準クロック（例えば、４００ＭＨｚ）を発生させることにより、外部入力動作クロックよりも高速なクロックで動作させた状態の検査を安定して行うことができる。このため、周波数の低いクロック信号を入力した場合でも、実使用時と同一速度（at-speed）での検査が可能であり、遅延故障をスクリーニングできるといった特徴を有している。また、外部入力動作クロックを、例えば、回路動作基準クロックとした場合、実使用時の動作クロック周波数より高速で動作する状態での検査を行うこともできる。今後、ロジックＢＩＳＴの検査機能により、ますます複雑になるＳｏＣの設計、製造および検査が効率化され、検査コストを大幅に削減できることが期待されている。同時に、ＳｏＣの製品化までの期間を大幅に短縮できることが期待されている。
【０００６】
ところで、ＢＩＳＴでは、半導体装置の検査を短時間で実施するために、回路ユニットを構成する回路ブロックをできる限り多く同時に高速に動作させた状態で検査する。この場合、半導体装置内部で瞬時に消費する電力量が極めて大きくなる。そのため、検査時に、実使用時のオペレーション電流以上の大きな電源電流を外部から供給する必要がある。例えば、検査対象である半導体装置の実使用時のオペレーション電流が５００ｍＡ以下であり、検査装置が装備している検査用電源の電流供給能力が５００ｍＡであるとする。この場合、検査用電源により、半導体装置を実使用状態で動作させることができる。しかしながら、ＢＩＳＴの組み込み検査機能を使用した検査時（以下、ＢＩＳＴを使用した検査という。）の当該半導体装置の消費電流が５００ｍＡを超えると検査用電源からの電源電流供給量が不足することになる。この場合、ＢＩＳＴを使用した検査ができなくなる。このため、検査装置に対して、検査時の電流供給能力を増強することが要求されている。
【０００７】
検査用電源の電流供給能力を増強する一般的な手法として、複数の検査用電源を並列で使用する手法がある。すなわち、ＤＵＴを載置する検査基板上の共通電源配線を介して複数の検査用電源を並列に接続した状態で、当該共通電源配線にＤＵＴの電源端子を接続する。この場合、並列に接続された検査用電源が同一の電源電圧を出力することにより、１つの検査用電源を使用した場合よりも、電流供給能力を増大させることができる。ここで、検査基板とは、ＤＵＴと検査装置との電気的な接続を実現する回路パターンが形成された基板を指す。例えば、ソケットボードやプローブカード等を構成する基板が検査基板にあたる。
【０００８】
図５は、複数の電源端子を有するＤＵＴと、検査装置の検査用電源を並列に使用して当該ＤＵＴを検査する場合の結線状態を示す回路図である。図５では、ＤＵＴ１００は、パッケージ１に半導体チップ１０２が封止された構造を有する。半導体チップ１０２は、ＤＵＴ１００の機能を実現する回路群３を備える。図５の例では回路群３は、第１のロジック回路３１、アナログ回路３２、第１のメモリ回路３３、第２のロジック回路３４、第２のメモリ回路３５等の、複数の回路ユニットで構成されている。
【０００９】
本事例では、第１のロジック回路３１、アナログ回路３２、および第１のメモリ回路３３が同一の電源電圧（例えば、３Ｖ）で動作し、第２のロジック回路３４、および第２のメモリ回路３５は他の同一の電源電圧（例えば、５Ｖ）で動作するものとする。また、半導体チップ１０２は、各回路ユニット３１〜３５にそれぞれ接続された電源線５、６、７、８、９を備えている。各回路ユニット３１〜３５は電源線５〜９に印加された電源電圧により動作する。電源線５〜９は、半導体チップ１０２上に形成された端子であるパッドＰＤ１、ＰＤ２、ＰＤ３、ＰＤ４、ＰＤ５にそれぞれ接続されている。ＰＤ１〜ＰＤ５の各パッドは、ボンディングワイヤＷ１、Ｗ２、Ｗ３、Ｗ４、Ｗ５を介して、パッケージ１が備える複数の外部端子Ｌ１、Ｌ２、Ｌ３、Ｌ４、Ｌ５にそれぞれ接続されている。
【００１０】
ＤＵＴ１００の検査を行う場合、検査装置４は、検査基板２０を介してＤＵＴ１００の外部端子Ｌ１〜Ｌ５に電源電圧および電源電流を供給する。ここでは、第１のロジック回路３１に対して、ＢＩＳＴを使用した検査が実施されるとする。また、当該ＢＩＳＴを使用した検査では、第１のロジック回路３１において、実使用時に同時に動作されることのない複数の回路ブロックが同時に動作する。このため、検査基板２０上では、外部端子Ｌ１に対応する電源配線が、複数の検査用電源を並列に接続するための共通電源配線２１になっている。ここでは、検査装置４が備える検査用電源４１および４２が共通電源配線２１を通じてＤＵＴ１００の外部端子Ｌ１に電源電圧および電源電流を供給する。このような結線状態にすることで、ＢＩＳＴを使用した検査が実施される第１のロジック回路３１に対する電源電流供給量を増大させることができる。
【００１１】
また、検査装置４が備える検査用電源４３、４４、４５、４６は、検査基板２０を通じてＤＵＴ１００の外部端子Ｌ２、Ｌ３、Ｌ４、Ｌ５にそれぞれ電源電圧および電源電流を供給する。なお、図５では、ＤＵＴ１００として、パッケージ１に封止された半導体チップ１０２を例示しているが、ウエハ状態の検査では、半導体チップ１０２上のパッドＰＤ１〜ＰＤ５に検査基板２０に設けられたプローブ針を接触させることで電源電圧および電源電流が供給される。
【００１２】
ＤＵＴの機能が正常であるか否かを判定するための検査は、一般にＤＵＴの信号入力端子に所定の入力信号を印加し、当該入力信号に応じて信号出力端子から出力される信号を計測することにより実施される。特にデジタル信号処理を行うＤＵＴに対しては、所定のローレベルとハイレベルのシリアル信号（以下、入力パターンという。）を入力し、計測した出力信号が、期待されるローレベルとハイレベルのシリアル信号（以下、出力期待値パターンという。）であるか否かを検査する。なお、ＢＩＳＴを使用した検査では、半導体チップ上のランダム信号発生器に、ランダム信号を発生させる入力パターンが入力される。
【００１３】
図５の例では、検査用電源４１〜４６により電源電圧および電源電流が供給された状態で、図示しないインターフェイスおよび信号入力端子を通じて、検査装置４からＤＵＴ１００に入力パターンが入力される。このとき、ＤＵＴ１００の出力信号は、図示しない信号出力端子およびインターフェイスを通じて、検査装置４の検査用計測チャネルに取り込まれる。検査装置４は出力信号と出力期待値パターンとの比較を行い、ＤＵＴ１００が実使用時に規定の動作を正しく行うか否かを判定する。
【００１４】
なお、ＤＵＴ１００の正常動作を保証するための機能検査として、第１のロジック回路３１と第２のロジック回路３４に対しては、動作クロック周波数を低速にした動作（以下、低速動作という。）、および動作クロック周波数を高速にした動作（以下、高速動作という。）でのＢＩＳＴを使用した検査やスキャン回路動作等の検査が行われる。また、第１のメモリ回路３３と第２のメモリ回路３５に対しては、低速動作および高速動作でのデータの読み書き動作等の検査等が行われる。さらに、アナログ回路３２に対しては、Ａ／ＤコンバータやＤ／Ａコンバータの非直線性誤差、微分直線性誤差、全高調波歪率、信号対雑音比等が検査される。
【００１５】
これらの検査では、各回路ユニット３１〜３５を他の回路ユニットと関係なく独立に動作させた状態の検査と、複数の回路ユニットを組み合わせて動作させた状態の検査が、クロック信号に同期した状態でそれぞれ実施される。
【００１６】
図５では、検査装置４が備える検査用電源４１〜４６は、実使用時の各回路ユニットのオペレーション電流（例えば、最大５００ｍＡ）を供給できる電流供給能力を有している。しかしながら、一般にロジック回路は、アナログ回路やメモリ回路に比べて半導体集積回路全体の面積に占める回路規模が大きく、その消費電力も大きい。このため、第１のロジック回路３１に対して、検査用電源４１、４２を並列に接続し、外部端子Ｌ１へ供給できる電流量を５００ｍＡ×２＝１Ａまで増強している。これにより、ＢＩＳＴを使用した検査を実施する際に、第１のロジック回路３１に供給される必要がある電源電流が、１つの検査用電源の電流供給能力を超えた場合（例えば、約６００ｍＡ〜１Ａ）でも、正常にＤＵＴ１００を動作させることができる。なお、ここでは、第２のロジック回路３４に対するＢＩＳＴを使用した検査においては、第２のロジック回路３４に供給される必要がある電源電流が、１つの検査用電源の電流供給能力を超えないものとしている。
【００１７】
図５に示したように、大きな電流が流れる電源端子に、複数個の検査用電源を並列に接続することにより、電源電流を不足なく供給可能になり、ＢＩＳＴを使用した高速動作テストが実施できる。そのため、テスト時間の短縮を図ることができる。本構成では、電源電圧および電源電流が供給される外部端子の数が５個であるのに対し、検査時には６個の検査用電源を使用して、回路群３を動作させることになる。
【００１８】
一方、半導体装置の検査工程では、検査時間をより短縮し、検査コストを低減するために、複数のＤＵＴを同時に検査する同時測定が行われている。このように複数個のＤＵＴを同時に検査することにより、検査工程のスループットを向上させることができ、検査コストを削減することができる。例えば２個のＤＵＴを１回の検査で同時に測定する場合、ＤＵＴ１個あたりの検査時間は１／２になる。
【００１９】
図６は、図５に例示したＤＵＴ１００を複数個同時に検査する場合のＤＵＴと検査装置の検査用電源との結線状態を示す回路図である。図６では、ＤＵＴ１００ａとＤＵＴ１００ｂとを同時に検査する事例を示している。なお、ＤＵＴ１００ａとＤＵＴ１００ｂの構造は、上述したＤＵＴ１００と同一であり、各ＤＵＴ１００ａ、１００ｂに属する各部は、符号の末尾にそれぞれａ、ｂを付すことにより区別する。
【００２０】
図６の例では、検査基板２０上ではＤＵＴ１００ａの外部端子Ｌ１ａに対応する電源配線が共通電源配線２１になっている。また、ＤＵＴ１００ｂの外部端子Ｌ１ｂに対応する電源配線が共通電源配線２２になっている。検査装置４が備える検査用電源４１、４２が共通電源配線２１を通じてＤＵＴ１００ａの外部端子Ｌ１ａに電源電圧および電源電流を供給する。また、検査用電源４７、４８が共通電源配線２２を通じてＤＵＴ１００ｂの外部端子Ｌ１ｂに電源電圧および電源電流を供給する。また、検査装置４が備える検査用電源４３、４４、４５、４６、４９、５０、５１、５２は、検査基板２０を通じてＤＵＴ１００ａの外部端子Ｌ２ａ、Ｌ３ａ、Ｌ４ａ、Ｌ５ａ、ＤＵＴ１００ｂの外部端子Ｌ２ｂ、Ｌ３ｂ、Ｌ４ｂ、Ｌ５ｂにそれぞれ電源電圧および電源電流を供給する。
【００２１】
以上の結線状態により、ＤＵＴ１００ａの第１のロジック回路３１ａに対する電源電流供給量は、５００ｍＡ×２＝１Ａまで増大され、ＤＵＴ１００ｂの第１のロジック回路３１ｂに対する電源電流供給量も、５００ｍＡ×２＝１Ａまで増大される。これにより、ＢＩＳＴを使用した検査を実施する際に、第１のロジック回路３１ａ、３１ｂに供給される必要がある電源電流が、１つの検査用電源の電源電流供給能力を超えた場合（例えば、約６００ｍＡ〜１Ａ）でも、正常にＤＵＴ１００ａ、１００ｂを動作させることができる。
【００２２】
図６に示したように、大きな電流が流れる電源端子に、複数個の検査用電源を並列に接続することにより、電源電流を不足なく供給することができる。この場合、ＤＵＴ１００ａ、ＤＵＴ１００ｂの双方に対して、ＢＩＳＴを使用した高速動作テストを同時に実施することができる。そのため、テスト時間の短縮を図ることができる。本構成では、電源電圧および電源電流が供給される外部端子の数が１０個であるのに対し、検査時には１２個の検査用電源を使用して、回路群３ａ、３ｂを動作させることになる。
【００２３】
上述のような同一電圧を出力する複数の検査用電源を並列で使用する検査手法によれば、検査装置の検査用電源の電流供給能力を個々に向上させる必要がない。すなわち、新規に電流供給能力が高い検査用電源を多数装備した検査装置を購入したり、電流供給能力が高い検査用電源のみを新規に多数購入し取り替えたりすることなく、検査装置の電流供給能力を向上させることができる。
【００２４】
なお、本願発明に関連する先行技術として、以下の特許文献がある。
【特許文献１】特開２００１−２９６３３６号公報
【発明の開示】
【発明が解決しようとする課題】
【００２５】
しかしながら、近年、半導体装置と外部回路との接続端子数が増大しており、このような半導体装置では種々の機能を実現するためにメモリ回路、ロジック回路、アナログ回路等の種々の回路が混載されている。これらの回路を駆動するための電源電圧は単一ではなく、回路によって電源電圧が異なっていることも多い。このため、半導体装置の検査において、同時に使用する検査用電源の数が増大している。このような情勢において、上述のように、半導体チップ上の１つ電源線に対して、複数の検査用電源から電源電圧および電源電流を供給した状態で検査を行う場合、以下のような問題が生じる。
【００２６】
すなわち、通常は、検査装置の筐体に装備できる検査用電源の個数が限られている。また、上述のように、検査用電源を追加したり、新規に大規模な検査装置を購入したりすることは、コスト面の制限により容易ではない。このため、上述のような、多数の検査用電源を必要とする半導体装置の検査において、供給可能な電源電流量を補うためだけの検査用電源を確保することは困難である。また、より多くの検査用電源を必要とする、複数個の半導体装置の同時測定を行う場合には、供給可能な電源電流量を補うためだけの検査用電源を確保することはさらに困難になる。
【００２７】
供給可能な電源電流量を補う検査用電源を確保するができない場合、既存の検査用電源数の範囲内では、ＢＩＳＴを使用した高速動作テストが実施できなくなる。特に、ＢＩＳＴを使用した検査時に電源電流が不足する場合は、通常のオペレーション動作に近い動作テストしかできなくなる。この場合、ＢＩＳＴを使用した検査による検査時間の短縮を実現することができない。また、多数個の同時測定の実施が困難になり、検査時間の大幅な短縮ができなくなる等の問題が発生する。そして、このような問題点を解決する有効な検査方法は存在しない。
【００２８】
今後、半導体装置の製品検査を行う検査装置は、より多数の検査用電源および多数の検査用計測チャネル（半導体装置からの出力を計測する計測器類）を装備することが必要になると予想される。また、今後、ＤＵＴのシステムＬＳＩ化の進行とともに、メモリ回路やロジック回路等のデジタル回路およびアナログ回路を検査する機能を備える検査装置の規模は益々大きくなり、検査コストはますます上昇すると予想される。その一方で、半導体装置のカスタム化により、検査設備の初期投資金額の回収が完了しないうちに、半導体装置のカスタム化に応じた機能の検査が必要となる。すなわち、検査装置自体の測定機能を拡大するためのさらなる投資が必要になり、検査装置に対する投資を短期間で回収することが困難となる。このため、検査装置が装備する検査用電源数の増大を抑制する必要性は、これまで以上に高まってくる。
【００２９】
本発明は上記従来の問題に鑑みてなされたものであり、検査用電源数の増大を抑制するとともに、単一の検査用電源の電源電流供給量を越える電源電流の供給を可能とし、半導体装置を効率的かつ確実に検査することができる検査工程を含む半導体装置の製造方法、および当該製造方法の実施に好適な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００３０】
本発明は、上記目的を達成するために以下の手段を採用している。すなわち、本発明に係る半導体装置は、同一の電源電圧で動作する第１、第２および第３の半導体回路ユニットと、外部から互いに独立して電源電圧が印加される第１、第２および第３の電源線とを備える。さらに、第１、第２および第３の電源線のそれぞれが、互いに独立して第１、第２および第３の半導体回路ユニットのそれぞれに電源電圧を印加する非共通状態と、第１の電源線および第２の電源線が第１の半導体回路ユニットに同時に電源電圧を印加するとともに、第３の電源線が第２および第３の半導体回路ユニットに電源電圧を印加する共通状態とを選択的に切り替えるスイッチ部とを備える。
【００３１】
本構成によれば、スイッチ部を非共通状態と共通状態とを切り替えることにより、電源電流を供給する、半導体装置内の特定の半導体回路ユニットに単一の電源装置が接続された状態と、当該特定の半導体回路ユニットに複数の電源装置が接続された状態とを切り替えることができる。すなわち、検査装置の電源装置数を増大させることなく、特定の半導体回路ユニットへの電流供給能力を、必要に応じて増大させることができる。また、本構成では、スイッチ部が共通状態にあるときに、第２および第３の半導体回路に、第３の電源線により共通の電源電圧が供給される。したがって、第２の半導体回路への電源供給が遮断されることはない。この結果、第１の半導体回路に対し、瞬時に大きな電源電流の供給が要求されるＢＩＳＴの組み込み検査機能を使用した機能検査を、結線状態を変更することなく実施することができる。
【００３２】
上記構成において、第１、第２および第３の半導体回路と、第１、第２および第３の電源線と、スイッチ部とは、同一の半導体基板上に形成することができる。また、上記スイッチ部は、導通状態と遮断状態を選択的に切り替える３つのスイッチ素子により構成することができる。この場合、第１のスイッチ素子は、第１の電源線と第２の電源線とを選択的に電気的に接続する第１の接続配線に介在される。また、第２のスイッチ素子は、第２の電源線と第３の電源線とを選択的に電気的に接続する第２の接続配線に介在される。さらに、第３のスイッチ素子は、第２の電源線と第１の接続配線との接続点と、第２の電源線と第２の接続配線との接続点との間の第２の電源線に介在される。
【００３３】
また、上記構成において、スイッチ部は、制御信号の入力なしに非共通状態または共通状態を選択的に維持可能な素子により構成することもできる。このような素子として、例えば、フラッシュメモリ素子を使用することができる。
【００３４】
なお、上記半導体装置は、例えば、実使用時に、上記非共通状態で使用されるとともに、第１、第２および第３の電源線に、互いに独立した電源装置により同一の電源電位が印加される。
【００３５】
一方、他の観点では、本発明は、実使用時に、互いに独立した電源装置から同一電位の電源電圧が独立して印加される複数の半導体回路ユニットを備える半導体装置の製造方法を提供することができる。すなわち、本発明に係る半導体装置の製造方法は、以下の第１および第２の検査工程を含む。第１の検査工程では、第１の半導体回路ユニットに、第１の電源装置および第２の電源装置が同時に電源電圧を印加するとともに、第２の半導体回路ユニットおよび第３の半導体回路ユニットに、第３の電源装置が電源電圧を印加する状態で、少なくとも第１の半導体回路ユニットの電気特性を計測する。また、第２の検査工程では、上記第１の半導体回路ユニットに上記第１の電源装置が電源電圧を印加し、上記第２の半導体回路ユニットに上記第２の電源装置が電源電圧を印加し、上記第３の半導体回路ユニットに上記第３の電源装置が電源電圧を印加した状態で、上記第１、第２および第３の半導体回路ユニットの電気特性を計測する。
【００３６】
例えば、上記第１の検査工程では、第１の電源装置の上限電流供給量に起因して、第１の半導体回路の動作時の電源電流供給量が不足する検査項目の計測が実施され、上記第２の検査工程において、第１の電源装置の上限電流供給量に起因する、第１の半導体回路の動作時の電源電流供給量が不足することのない検査項目の計測が実施される。この場合、上記第１の検査工程で実施される検査は、第１の半導体回路ユニットを、実使用時の動作クロック周波数よりも高い周波数のクロック信号により動作させた状態で電気特性を計測する工程と、上記第２および第３の半導体回路ユニットを、前記第１の半導体回路ユニットによりも低い周波数のクロック信号により動作させた状態で電気特性を計測する工程とを含むことができる。
【発明の効果】
【００３７】
本発明によれば、スイッチ部を非共通状態と共通状態とを切り替えることにより、半導体装置内の特定の半導体回路ユニットに単一の電源装置が接続された状態と、当該特定の半導体回路ユニットに複数の電源装置が接続された状態とを選択することができる。すなわち、特定の半導体回路ユニットへの電源電流供給能力を、検査装置の電源装置数を増大させることなく、必要に応じて増大させることができる。これにより、ＢＩＳＴを使用した検査時の回路動作のために、特定の半導体回路ユニットが必要とする電源電流が、実使用時のオペレーション電流を大きく上回る場合でも、電源電流を不足なく供給することができる。この結果、半導体装置に対するＢＩＳＴを使用した機能検査を、検査装置の電源装置数を増大させることなく、かつ検査装置と半導体装置との結線状態を変更することなく実施することができる。また、スイッチ部を共通状態とした状況下であっても、特定の回路ユニット以外の他の回路ユニットに電源電圧が印加されているため、他の回路ユニットに対する検査を実施することができる。したがって、半導体装置に対する一連の検査を、短時間かつ低コストで実施することができる。
【発明を実施するための最良の形態】
【００３８】
以下、本発明の実施形態について、図面を参照しながら詳細に説明する。
【００３９】
（第１の実施形態）
本実施形態では、５つの半導体回路ユニットを備える半導体装置の検査時に、検査装置（テスター）が内蔵する５個の検査用電源のみを使用して、半導体装置の１つの半導体回路ユニットに対して供給する電源電流量を増強する事例として本発明を具体化している。
【００４０】
図１は、本発明の第１の実施形態に係る半導体装置を示す概略構成図である。また、図１において図５に示した従来の半導体装置の構成図と同様の作用、効果を有する部分には同一の符号を付している。
【００４１】
図１に示すように、本実施形態の半導体装置１０は、パッケージ１に半導体チップ２が封止された構造を有する。半導体チップ２は、半導体装置１０の機能を実現する回路群３を備える。本実施形態では図５の事例と同様、回路群３は、第１のロジック回路３１、アナログ回路３２、第１のメモリ回路３３、第２のロジック回路３４、第２のメモリ回路３５の各回路ユニットで構成されている。また、半導体チップ２は、各回路ユニット３１〜３５に電源電圧および電源電流を供給する電源線５、６、７、８、９を備えている。ここでは、第１のロジック回路３１、アナログ回路３２および第１のメモリ回路３３が同一の電源電圧（例えば、３Ｖ）で動作し、第２のロジック回路３４および第２のメモリ回路３５は他の同一の電源電圧（例えば、５Ｖ）で動作するものとする。電源線５〜９は、半導体チップ２上に形成された端子であるパッドＰＤ１、ＰＤ２、ＰＤ３、ＰＤ４、ＰＤ５にそれぞれ電気的に接続されている。各パッドＰＤ１〜ＰＤ５は、ボンディングワイヤＷ１、Ｗ２、Ｗ３、Ｗ４、Ｗ５を介して、パッケージ１が備える複数の外部端子Ｌ１、Ｌ２、Ｌ３、Ｌ４、Ｌ５にそれぞれ接続されている。半導体装置１０は、実使用時に、各外部端子Ｌ１〜Ｌ５のそれぞれに印加された電源電圧が、各回路ユニット３１〜３５のそれぞれに印加される状態で使用される。
【００４２】
本実施形態の半導体装置１０では、電源線５、電源線６および電源線７と、第１のロジック回路３１、アナログ回路３２、第１のメモリ回路３３との電気的な接続状態を非共通状態と共通状態とに選択的に切り替えるスイッチ部１２が設けられている。ここで、非共通状態とは、電源線５が第１のロジック回路３１に独立に接続され、電源線６がアナログ回路３２に独立に接続され、電源線７が第１のメモリ回路３３に独立に接続される状態である。すなわち、外部端子Ｌ１（パッドＰＤ１）に接続された電源線、外部端子Ｌ２（パッドＰＤ２）に接続された電源線および外部端子Ｌ３（パッドＰＤ３）に接続された電源線のそれぞれが、互いに独立して第１のロジック回路３１、アナログ回路３２および第１のメモリ回路３３のそれぞれに電気的に接続される。また、共通状態とは、電源線５および電源線６が第１のロジック回路に接続され、電源線７がアナログ回路３２と第１のメモリ回路３３とに接続される状態である。すなわち、外部端子Ｌ１（パッドＰＤ１）に接続された電源線および外部端子Ｌ２（パッドＰＤ２）に接続された電源線が第１のロジック回路３１に電気的に接続され、外部端子Ｌ３（パッドＰＤ３）に接続された電源線がアナログ回路３２および第１のメモリ回路３３に電気的に接続される。
【００４３】
スイッチ部１２は、３つのスイッチ素子ＳＷ１、ＳＷ２、ＳＷ３により構成されている。スイッチ素子ＳＷ１は、電源線５と電源線６とを電気的に接続する接続配線６１に介在されている。スイッチ素子ＳＷ１は、閉状態（導通状態）と開状態（遮断状態）とを選択的に切り替えることにより、電源線５と電源線６とが電気的に接続される状態と、電源線５と電源線６とが電気的に分離される状態とを切り替える。スイッチ素子ＳＷ２は、電源線６と電源線７とを電気的に接続する接続配線６２に介在されている。スイッチ素子ＳＷ２は、閉状態と開状態とを選択的に切り替えることにより、電源線６と電源線７とが電気的に接続される状態と、電源線６と電源線７とが電気的に分離される状態とを切り替える。また、スイッチ素子ＳＷ３は、電源線６と接続配線６１との接続点６３と、電源線６と接続配線６２との接続点６４との間の電源線６に介在されている。スイッチ素子ＳＷ３は、閉状態と開状態とを選択的に切り替えることにより、アナログ回路３２と電源線６（パッドＰＤ２）とが電気的に接続される状態と、アナログ回路３２と電源線６（パッドＰＤ２）とが電気的に分離される状態とを切り替える。
【００４４】
スイッチ素子ＳＷ１、ＳＷ２およびＳＷ３は、閉状態と開状態とを選択的に切り替える半導体素子により構成される。当該スイッチ素子ＳＷ１、ＳＷ２、ＳＷ３として例えばトランスファゲートを使用することができる。ここで、トランスファゲートとは、ＭＯＳトランジスタのゲートに開閉制御信号を印加することにより、ソースとドレインとの間の導通状態または遮断状態を切り替えるトランジスタスイッチを指す。
【００４５】
また、スイッチ素子ＳＷ１の開閉制御は、半導体チップ２上に形成された検査制御回路１１がスイッチ素子ＳＷ１に開閉制御信号Ｓ１を入力することにより行われる。スイッチ素子ＳＷ２の開閉制御は、検査制御回路１１がスイッチ素子ＳＷ２に開閉制御信号Ｓ２を入力することにより行われる。スイッチ素子ＳＷ３の開閉制御は検査制御回路１１がスイッチ素子ＳＷ３に開閉制御信号Ｓ３を入力することにより行われる。
【００４６】
図２は、各スイッチ素子ＳＷ１、ＳＷ２、ＳＷ３の開閉状態と、上記非共通状態および共通状態との関係を示す模式図である。図２（ａ）が非共通状態を示しており、図２（ｂ）が共通状態を示している。
【００４７】
図２（ａ）に示すように非共通状態の場合、スイッチ素子ＳＷ３が閉状態となり、スイッチ素子ＳＷ１およびスイッチ素子ＳＷ２が開状態となる。この場合、上述のように、外部端子Ｌ１（パッドＰＤ１）が電源線５を通じてロジック回路３１に電気的に接続される。外部端子Ｌ２（パッドＰＤ２）が電源線６を通じてアナログ回路３２に電気的に接続される。外部端子Ｌ３（パッドＰＤ３）が電源線７を通じて第１のメモリ回路３３に電気的に接続される。
【００４８】
また、図２（ｂ）に示すように共通状態の場合、スイッチ素子ＳＷ３が開状態となり、スイッチ素子ＳＷ１およびスイッチ素子ＳＷ２が閉状態となる。この場合、上述のように、外部端子Ｌ１（パッドＰＤ１）が電源線５を通じて第１のロジック回路３１に電気的に接続されるとともに、外部端子Ｌ２（パッドＰＤ２）が、パッドＰＤ２と接続点６３との間の電源線６、接続配線６１および電源線５を通じて第１のロジック回路３１に電気的に接続される。外部端子Ｌ３（パッドＰＤ３）が、電源線７を通じで第１のメモリ回路３３に電気的に接続されるとともに、接続配線６２および電源線６を通じてアナログ回路３２に電気的に接続される。また、外部端子Ｌ２（パッドＰＤ２）は、アナログ回路３２と電気的に分離されている。
【００４９】
なお、上述のように、図１の半導体装置１０は、実使用時に、各外部端子Ｌ１〜Ｌ５に互いに独立した電源装置がそれぞれ接続され、各回路ユニット３１〜３５に電源電圧および電源電流が供給される。すなわち、実使用時にはスイッチ部１２は非共通状態になっている。この場合、第１のロジック回路３１は外部端子Ｌ１（パッドＰＤ１）に独立に供給された電源電圧および電源電流により動作する。アナログ回路３２は外部端子Ｌ２（パッドＰＤ２）に独立に供給された電源電圧および電源電流により動作する。そして、第１のメモリ回路３３は外部端子Ｌ３（パッドＰＤ３）に独立に供給された電源電圧および電源電流により動作する。このため、スイッチ素子ＳＷ３はノーマリオン型のスイッチ素子であることが好ましく、スイッチ素子ＳＷ１およびスイッチ素子ＳＷ２はノーマリオフ型のスイッチ素子であることが好ましい。
【００５０】
図３は、上述の半導体装置１０の検査を行う場合の半導体装置１０（以下、ＤＵＴ１０という）と検査装置４との結線状態を示す回路図である。図３では、検査装置４が備える検査用電源装置４１、４２、４３、４４、４５（以下、検査用電源という。）は、各回路ユニット３１〜３５の実使用時のオペレーション電流（例えば、最大５００ｍＡ）を供給できる電流供給能力を有している。ここでは、検査装置４が備える検査用電源４１〜４５が検査基板２０を通じてＤＵＴ１０の外部端子Ｌ１、Ｌ２、Ｌ３、Ｌ４、Ｌ５にそれぞれ電源電圧および電源電流を供給する。また、検査用電源４１〜４５は、電圧源と、電圧源に流れる電流を測定する電流計により構成されている。なお、図３では、電源線に関与しない端子および配線の図示を省略しているが、ＤＵＴ１０は、電源電圧が印加される外部端子Ｌ１〜Ｌ５の他に、ＤＵＴ１０に処理させる信号を入力する信号入力端子、ＤＵＴ１０が処理した信号を出力する信号出力端子、各回路ユニット３１〜３５の動作を同期させるクロック信号を入力するクロック端子等を備えている。
【００５１】
また、検査装置４は、上記信号入力端子に所定の検査用入力信号を入力する信号発生器、クロック端子にクロック信号を印加するクロック発生器、およびＤＵＴに検査用入力信号を印加したときに、信号出力端子から出力される信号を計測する検査用計測チャネルを備えている。以下では、検査装置４が図示しないインターフェイスを介して、検査制御回路１１に各スイッチ素子ＳＷ１、ＳＷ２、ＳＷ３の切り替えを指示する制御信号を入力するものとして説明する。
【００５２】
図３においてＤＵＴ１０の検査を実施する場合、ＤＵＴ１０に対して検査装置４の検査用電源４１、４２、４３のそれぞれが、検査基板２０を介して、外部端子Ｌ１、Ｌ２、Ｌ３に所定の電源電圧（例えば、３Ｖ）を印加する。また、検査用電源４４、検査用電源４５のそれぞれが、外部端子Ｌ４、Ｌ５に所定の電源電圧（例えば、５Ｖ）を印加する。当該状態で検査装置４から図示しないインターフェイスおよび信号入力端子を介して、ＤＵＴ１０の回路群３を構成する第１のロジック回路３１、アナログ回路３２、第１のメモリ回路３３、第２のロジック回路３４、第２のメモリ回路３５のそれぞれに所定の入力パターンが検査用入力信号として入力される。
【００５３】
また、当該検査用入力信号に応じて、第１のロジック回路３１、アナログ回路３２、第１のメモリ回路３３、第２のロジック回路３４、第２のメモリ回路３５から出力される信号は、図示しない信号出力端子およびインターフェイスを介して検査装置４に取り込まれる。検査装置４は、ＤＵＴ１０に入力しているクロック信号にしたがってそれぞれの出力信号と出力期待値パターンとの比較を行う。なお、ＤＵＴ１０の正常動作を保証するための検査工程における機能検査項目は、背景技術において説明したとおりであるのでここでの説明は省略する。以下、検査工程について具体的に説明する。
【００５４】
当該検査工程では、まず、図３のＤＵＴ１０に対し、スイッチ部１２を図２（ｂ）に示す共通状態とした検査が実施される。ここでは、検査用電源の上限電流供給量に起因して、回路ユニットの動作時の電源電流供給量が不足する検査項目に対する検査、すなわち、第１のロジック回路３１の消費電流量が検査用電源４１の電流供給能力の上限を超える検査が実施される。ここでは、第１のロジック回路３１に対して大きい電源電流の供給が必要となる、消費電流が大きい動作状態での検査が実施される。消費電流が大きい動作状態での検査とは、例えば、動作クロック周波数を実使用時よりも高速にした動作（以下、高速動作という）でのＢＩＳＴを使用した検査およびスキャン回路動作等の検査である。このとき、検査装置４は、スイッチ部１２を共通状態にするために、検査制御回路１１に制御信号を入力し、スイッチ素子ＳＷ３を開状態にするとともにスイッチ素子ＳＷ１およびスイッチ素子ＳＷ２を閉状態にする。この状態で検査装置４は検査用電源４１〜４５によりＤＵＴ１０に所定の電源電圧を印加する。これにより第１のロジック回路３１には、検査用電源４１と検査用電源４２の双方から外部端子Ｌ１、Ｌ２（パッドＰＤ１、ＰＤ２）を通じて電源電圧および電源電流が供給される。このとき、アナログ回路３２および第１のメモリ回路３３には、検査用電源４３より外部端子Ｌ３（パッドＰＤ３）を通じて共通の電源電圧が印加される。
【００５５】
第１のロジック回路３１に対して消費電流の大きい高速動作テストが行われている間、アナログ回路３２およびアナログ回路３２と共通の電源電圧が印加されている第１のメモリ回路３３に対しては消費電流が小さい検査が実施される。例えば、アナログ回路３２対しては、測定ポイントを間引いた、Ａ／ＤコンバータやＤ／Ａコンバータの非直線性誤差検査、微分直線性誤差検査等の検査が実施される。また、第１のメモリ回路３３に対しては、動作クロック周波数を実使用時の動作クロック周波数と同等程度にした動作（以下、低速動作という）でのデータの読み書き動作検査が実施される。このため、アナログ回路３２と第１のメモリ回路３３とに供給が必要となる電源電流が、検査用電源４３の電流供給量の上限を超えることはない。
【００５６】
半導体装置１０にスイッチ部１２を搭載して本手法を使用することにより、外部端子Ｌ１に検査装置４の１つの検査用電源しか接続されていない状況下であっても、第１のロジック回路３１に、検査用電源４１および検査用電源４２から電源電流を供給することができる。これにより、ＢＩＳＴを使用した検査時に第１のロジック回路３１が必要とする電源電流に供給不足が発生することを防止できる。この結果、検査装置４が内蔵する検査用電源数が限られていても第１のロジック回路３１に対する電源電流の供給能力を増強して、ＢＩＳＴを使用した検査を実施することができる。なお、このような高速の動作検査は、半導体装置の拡散工程における製造上の致命的な欠陥、潜在的欠陥がある不良品を早期に検出し、不良として測定対象から除外することを目的としている。
【００５７】
また、当該検査において、第１のロジック回路３１で処理された信号をアナログ回路３２においてＤ／Ａ変換する場合、アナログ回路３２と第１のメモリ回路３３との間がスイッチ素子ＳＷ２通じて接続されているため、アナログ回路３２と第１のメモリ回路３３との間での電源ノイズの伝播が懸念される。しかしながら、測定ポイントを間引いた検査や低速動作の検査においては電源変動が小さいため、アナログ回路３２と第１のメモリ回路３３の双方とも、回路動作時の電源ノイズの発生が抑制される。このため、アナログ回路３２の回路動作時に発生した電源ノイズが、共通に接続されている電源線を経由して第１のメモリ回路３３に伝播し、第１のメモリ回路３３の回路動作を妨げることはない。また、第１のメモリ回路３３の回路動作時に発生した電源ノイズが、共通に接続されている電源線を経由してアナログ回路３２に伝播し、アナログ回路３２の回路動作を妨げることもない。したがって、アナログ回路３２および第１のメモリ回路３３は、正常な出力信号が得られないというような相互干渉による誤動作を生じることなく動作する。このため、安定した動作状態での検査を行うことができる。
【００５８】
共通状態での検査が完了すると、ＤＵＴ１０に対し、スイッチ部１２を図２（ａ）に示す非共通状態とした検査が実施される。非共通状態では、検査用電源の上限電流供給量に起因して、半導体回路ユニットの動作時の電源電流供給量が不足することのない検査項目の検査、すなわち、第１のロジック回路３１の消費電流量が検査用電源４１の電流供給能力の上限を超えない検査が実施される。
【００５９】
スイッチ部１２を非共通状態にして行われる検査は、第１のロジック回路３１に対しては、低速動作でのスキャン回路動作等の検査である。この検査項目は、ＢＩＳＴを使用した検査より低い周波数である実使用時の動作クロック周波数と同等の低いクロック周波数が入力された状態で検査されるため、第１のロジック回路３１が必要とする電源電流量は、検査用電源４１の電流供給能力を超えない。したがって、第１のロジック回路３１は、１つの検査用電源４１から供給される電源電流のみで、誤動作なく正常に動作する。
【００６０】
また、非共通状態の検査では、第１のメモリ回路３３と第２のメモリ回路３５に対して、高速動作でのデータの読み書き動作等の検査等が実施される。アナログ回路３２に対しては、Ａ／ＤコンバータやＤ／Ａコンバータの非直線性誤差、微分直線性誤差、全高調波歪率、信号対雑音比等の検査が実施される。これらの検査では、各回路ユニット３１〜３５を他の回路ユニットと関係なく独立に動作させた状態の検査と、複数の回路ユニットを組み合わせて動作させた状態の検査が、クロック信号に同期した状態でそれぞれ実施される。
【００６１】
スイッチ部１２を非共通状態とした検査の場合、アナログ回路３２には検査用電源４２から単独で電源電圧が印加され、第１のメモリ回路３３には検査用電源４３から単独で電源電圧が印加される。このため、アナログ回路３２の回路動作時の電源変動により発生した電源ノイズが第１のメモリ回路３３に伝播し、第１のメモリ回路３３の回路動作を妨げることはない。同様に、第１のメモリ回路３３の回路動作時の電源変動により発生した電源ノイズがアナログ回路３２に伝播し、アナログ回路３２の回路動作を妨げることはない。したがってアナログ回路３２に対しては、Ａ／ＤコンバータやＤ／Ａコンバータの非直線性誤差検査、微分直線性誤差検査、および全高調波歪率、信号対雑音比の回路動作検査を安定して実施でき、第１のメモリ回路３３に対しては、低速動作および高速動作におけるデータの読み書き動作検査を安定して実施することができる。なお、このような通常の動作検査は、実使用時の動作に近い状況で動作させて、動作速度や動作特性が仕様を満たす正常なものを良品として選別し、劣るものを不良として測定対象から除外することを目的としている。
【００６２】
以上説明したように、本実施形態によれば、スイッチ部１２を非共通状態と共通状態とに切り替えることにより、第１のロジック回路３１に単一の検査用電源４１が接続された状態と、第１のロジック回路３１に複数の検査用電源４１、４２が接続された状態とを選択することができる。すなわち、検査装置４の検査用電源数を増加させることなく、必要に応じて、特定の半導体回路ユニットへの電流供給能力を増大させることができる。したがって、半導体装置に対するＢＩＳＴを使用した機能検査等、単一の検査用電源では電源電流供給量が不足する状況下であっても、複数の検査用電源を接続することにより電源電流不足に起因する誤動作のない正確な検査を実施することができる。また、このとき、特定の回路ユニット以外の他の回路ユニットにも、電源電圧が印加されているため、他の回路ユニットに対する検査を実施することができる。
【００６３】
また、本実施形態では、上述のように、ＢＩＳＴを使用した高速動作テストである機能検査および実使用に近い電源供給状態での検査を同一の検査基板上で全て行えるのでテスト時間の短縮を図ることができる。この結果、半導体装置に対する一連の検査を、短時間かつ低コストで実施することができる。
【００６４】
なお、上述の複数の回路ユニットを組み合わせた機能検査は、スイッチ部１２を非共通状態にして実施する検査を含む。このような検査には、第１のロジック回路３１と第２のロジック回路３４を通信させた、実使用に近いロジック回路の回路動作の検査、第１のメモリ回路３３と第２のメモリ回路３５とを通信させた、実使用に近いメモリ回路の回路動作の検査、第１のロジック回路３１、第２のロジック回路３４およびアナログ回路３２を通信させた、実使用に近いロジック回路とアナログ回路の回路動作の検査、さらには、第１のロジック回路３１、アナログ回路３２、第１のメモリ回路３３、第２のロジック回路３４および第２のメモリ回路３５を通信させた、実使用に近いワンチップの回路動作の検査等が含まれる。
【００６５】
（第２の実施形態）
続いて、本発明の第２の実施形態について説明する。本実施形態では、上述の検査手法により、複数個のＤＵＴを同時に計測する事例を説明する。図４は、図３に例示したＤＵＴ１０を複数個同時に検査する場合のＤＵＴと検査装置との電源の結線状態を示す回路図である。図４では、ＤＵＴ１０ａとＤＵＴ１０ｂを同時に検査する事例を示している。ＤＵＴ１０ａとＤＵＴ１０ｂの構造は、上述したＤＵＴ１０と同一であり、各ＤＵＴ１０ａ、１０ｂに属する各部は、符号の末尾にそれぞれａ、ｂを付すことにより区別する。
【００６６】
図４の例では、検査装置４が備える検査用電源４１、４２、４３、４４、４５、４６、４７、４８、４９、５０が検査基板２０を通じてＤＵＴ１０ａの外部端子Ｌ１ａ、Ｌ２ａ、Ｌ３ａ、Ｌ４ａ、Ｌ５ａおよびＤＵＴ１０ｂの外部端子Ｌ１ｂ、Ｌ２ｂ、Ｌ３ｂ、Ｌ４ｂ、Ｌ５ｂにそれぞれ電源電圧および電源電流を供給する。図４では、電源線に関与しない端子および配線の記載は省略している。また、実使用時にはスイッチ部１２ａ、１２ｂは非共通状態になる。なお、以下では、検査装置４が、図示しないインターフェイスを介して、ＤＵＴ１０ａの検査制御回路１１ａにスイッチ素子ＳＷ１ａ、ＳＷ２ａ、ＳＷ３ａの切り替えを指示する制御信号を入力するとともに、ＤＵＴ１０ｂの検査制御回路１１ｂにスイッチ素子ＳＷ１ｂ、ＳＷ２ｂ、ＳＷ３ｂの切り替えを指示する制御信号を入力するものとして説明する。
【００６７】
ＤＵＴ１０ａ、ＤＵＴ１０ｂの同時検査を実施する場合、図３の事例同様、ＤＵＴ１０ａに対して検査装置４の検査用電源４１から検査基板２０を介して外部端子Ｌ１ａに所定の電源電圧（例えば、３Ｖ）が印加され、検査用電源４２から検査基板２０を介して外部端子Ｌ２ａに所定の電源電圧（例えば、３Ｖ）が印加され、検査用電源４３から検査基板２０を介して外部端子Ｌ３ａに所定の電源電圧（例えば、３Ｖ）が印加される。さらに、検査用電源４４、検査用電源４５から、それぞれ外部端子Ｌ４ａ、Ｌ５ａに所定の電源電圧（例えば、５Ｖ）が印加される。
【００６８】
同様にＤＵＴ１０ｂに対して、検査装置４の検査用電源４６から検査基板２０を介して外部端子Ｌ１ｂに所定の電源電圧（例えば、３Ｖ）が印加され、検査用電源４７から外部端子Ｌ２ｂに所定の電源電圧（例えば、３Ｖ）が印加され、検査用電源４８から外部端子Ｌ３ｂに所定の電源電圧（例えば、３Ｖ）が印加される。さらに、検査用電源４９、検査用電源５０から、それぞれ外部端子Ｌ４ｂ、Ｌ５ｂに所定の電源電圧（例えば、５Ｖ）が印加される。
【００６９】
この状態で、検査装置４から図示しないインターフェイスおよび信号入力端子を介して、ＤＵＴ１０ａの第１のロジック回路３１ａ、アナログ回路３２ａ、第１のメモリ回路３３ａ、第２のロジック回路３４ａ、および第２のメモリ回路３５ａのそれぞれに所定の入力パターンが検査用入力信号として入力される。同様に、ＤＵＴ１０ｂの第１のロジック回路３１ｂ、アナログ回路３２ｂ、第１のメモリ回路３３ｂ、第２のロジック回路３４ｂおよび第２のメモリ回路３５ｂのそれぞれに所定の入力パターンが検査用入力信号として入力される。
【００７０】
また、検査用入力信号に応じて第１のロジック回路３１ａ、アナログ回路３２ａ、第１のメモリ回路３３ａ、第２のロジック回路３４ａ、第２のメモリ回路３５ａから出力される信号は、図示しない信号出力端子およびインターフェイスを介して検査装置４に取り込まれる。同様に、検査用入力信号に応じて第１のロジック回路３１ｂ、アナログ回路３２ｂ、第１のメモリ回路３３ｂ、第２のロジック回路３４ｂ、第２のメモリ回路３５ｂから出力される信号は、図示しない信号出力端子およびインターフェイスを介して検査装置４に取り込まれる。検査装置４は、ＤＵＴ１０ａ、１０ｂに入力しているクロック信号にしたがって、それぞれの出力信号と出力期待値パターンとの比較を行う。
【００７１】
本実施形態の検査工程では、まず、ＤＵＴ１０ａ、１０ｂに対し、スイッチ部１２ａおよびスイッチ部１２ｂを図２（ｂ）に示す共通状態にした検査が実施される。当該状態の検査では、第１のロジック回路３１ａおよび第１のロジック回路３１ｂに対して大きな電源電流の供給が必要となる高速動作でのＢＩＳＴを使用した検査やスキャン回路動作等の検査が実施される。このとき、検査装置４は、スイッチ部１２ａ、１２ｂを共通状態にするために、検査制御回路１１ａ、１１ｂに制御信号を入力する。当該制御信号により、スイッチ素子ＳＷ３ａ、ＳＷ３ｂが開状態になるとともに、スイッチ素子ＳＷ１ａ、ＳＷ２ａ、ＳＷ１ｂ、ＳＷ２ｂが閉状態になる。
【００７２】
当該状態で、検査装置４は検査用電源４１〜４５によりＤＵＴ１０ａに所定の電源電圧を印加し、検査用電源４６〜５０によりＤＵＴ１０ｂに所定の電源電圧を印加する。これにより、ＤＵＴ１０ａの第１のロジック回路３１ａには、検査用電源４１と検査用電源４２の双方から外部端子Ｌ１ａ、Ｌ２ａを通じて電源電圧および電源電流が供給される。このとき、アナログ回路３２ａおよび第１のメモリ回路３３ａには、検査用電源４３より外部端子Ｌ３ａを通じて共通の電源電圧が印加される。同様に、ＤＵＴ１０ｂの第１のロジック回路３１ｂには、検査用電源４６と検査用電源４７の双方から外部端子Ｌ１ｂ、Ｌ２ｂを通じて電源電圧および電源電流が供給される。アナログ回路３２ｂおよび第１のメモリ回路３３ｂには、検査用電源４８より外部端子Ｌ３ｂを通じて共通の電源電圧が印加される。
【００７３】
以上の状態で検査装置４は、第１のロジック回路３１ａ、３１ｂに、例えば、高速動作でのＢＩＳＴを使用した検査およびスキャン回路動作等の消費電流の大きい検査を実施する。複数個のＤＵＴを同時に計測する場合にも、高速動作の検査は、半導体装置の製造上の致命的な欠陥、潜在的な欠陥がある不良品を早期に検出し、不良として測定対象から除外することを目的としている。
【００７４】
第１のロジック回路３１ａ、３１ｂに対して消費電流の大きい高速動作テストが行われている間、アナログ回路３２ａ、３２ｂに対しては、第１の実施形態と同様に、測定ポイントを間引いた、Ａ／ＤコンバータやＤ／Ａコンバータの非直線性誤差検査、微分直線性誤差検査等の消費電流が小さい検査が実施される。また、アナログ回路３２ａ、３２ｂと共通の電源電圧が印加されている第１のメモリ回路３３ａ、３３ｂに対しては、低速動作でのデータの読み書き動作検査が実施される。第１の実施形態でも説明したように、アナログ回路３２ａと第１のメモリ回路３３ａとに供給が必要となる電源電流が、検査用電源４３の電流供給量の上限を超えることはない。また、アナログ回路３２ｂと第１のメモリ回路３３ｂとに供給が必要となる電源電流が、検査用電源４８の電流供給量の上限を超えることはない。
【００７５】
以上のように、スイッチ部１２ａおよびスイッチ部１２ｂを共通状態とすることにより、外部端子Ｌ１ａ、Ｌ１ｂに、それぞれ検査装置４の１つの検査用電源しか接続されていない状況下であっても、電源電流供給量を増大させることができる。すなわち、第１のロジック回路３１ａに検査用電源４１、４２から電源電流を供給することができ、第１のロジック回路３１ｂに検査用電源４６、４７から電源電流を供給することができる。これにより、ＢＩＳＴを使用した検査時に、第１のロジック回路３１ａ、３１ｂが必要とする電源電流に供給不足が発生することを防止できる。したがって、検査装置４が内蔵する検査用電源数が限られていても第１のロジック回路３１ａ、３１ｂに対し電源電流の供給能力を増強して、ＢＩＳＴを使用した検査を実施することができる。この結果、本実施形態では、検査装置４が内蔵する検査用電源数が限られていても高速動作テストを安定に実施でき、さらに、複数個のＤＵＴを同時に測定することにより、テスト時間の短縮を図ることができる。
【００７６】
また、当該検査において、第１のロジック回路３１ａ、３１ｂで処理された信号をアナログ回路３２ａ、３２ｂにおいてそれぞれＤ／Ａ変換する場合、各ＤＵＴ１０ａ、１０ｂにおいて、アナログ回路３２ａ、３２ｂと第１のメモリ回路３３ａ、３３ｂとの間での電源ノイズの伝播が懸念される。しかしながら、上述したように、アナログ回路３２ａ、３２ｂの回路動作時に発生した電源ノイズが、第１のメモリ回路３３ａ、３３ｂの回路動作を妨げることはない。また、第１のメモリ回路３３ａ、３３ｂの回路動作時に発生した電源ノイズが、アナログ回路３２ａ、３２ｂの回路動作を妨げることもない。したがって、アナログ回路３２ａ、３２ｂおよび第１のメモリ回路３３ａ、３３ｂは、相互干渉による誤動作を生じることなく動作する。このため、安定した動作状態での検査を行うことができる。
【００７７】
共通状態での検査が完了すると、ＤＵＴ１０ａ、１０ｂに対し、スイッチ部１２ａ、１２ｂを図２（ａ）に示す非共通状態とした検査が実施される。このような検査は、複数個のＤＵＴを同時に計測する場合についても実使用時の動作に近い状況で動作させて、動作速度や動作特性が仕様を満たす正常なものを良品として選別し、劣るものを不良として測定対象から除外することを目的としている。当該非共通状態では、第１のロジック回路３１ａ、３１ｂの消費電流量が検査用電源４１、４６の電流供給能力の上限を超えない検査項目に対する検査が実施される。
【００７８】
スイッチ部１２を非共通状態にして行われる検査は、第１の実施形態と同様、第１のロジック回路３１ａ、３１ｂに対しては、低速動作でのスキャン回路動作等の検査である。したがって、第１のロジック回路３１ａが必要とする電源電流量は、検査用電源４１の電流供給能力を超えない。また、第１のロジック回路３１ｂが必要とする電源電流量が、検査用電源４６の電流供給能力を超えることもない。このため、第１のロジック回路３１ａ、３１ｂは、各検査用電源４１、４６から供給される電源電流のみで、誤動作することなく正常に動作する。
【００７９】
また、非共通状態の検査では、第１のメモリ回路３３ａ、３３ｂおよび第２のメモリ回路３５ａ、３５ｂに対しては、高速動作でのデータの読み書き動作等の検査が実施される。さらに、アナログ回路３２ａ、３２ｂに対しては、Ａ／ＤコンバータやＤ／Ａコンバータの非直線性誤差、微分直線性誤差、全高調波歪率、信号対雑音比等の検査が実施される。これらの検査では、各回路ユニット３１ａ〜３５ａ、３１ｂ〜３５ｂを他の回路ユニットと関係なく独立に動作させた状態の検査と、複数の回路ユニットを組み合わせて動作させた状態の検査が、クロック信号に同期した状態でそれぞれ実施される。
【００８０】
スイッチ部１２を非共通状態とした検査においては、アナログ回路３２ａ、３２ｂには検査用電源４２、４７から単独で電源電圧が印加され、第１のメモリ回路３３ａ、３３ｂには検査用電源４３、４８から単独で電源電圧が印加される。このため、アナログ回路３２ａ３２ｂの回路動作時の電源変動により発生した電源ノイズが、第１のメモリ回路３３ａ、３３ｂの回路動作を妨げることはない。同様に、第１のメモリ回路３３ａ、３３ｂの回路動作時の電源変動により発生した電源ノイズが、アナログ回路３２ａ、３２ｂの回路動作を妨げることもない。したがって、アナログ回路３２ａ、３２ｂに対しては、Ａ／ＤコンバータやＤ／Ａコンバータの非直線性誤差検査、微分直線性誤差検査、および全高調波歪率、信号対雑音比の回路動作検査を安定して実施できる。また、第１のメモリ回路３３ａ、３３ｂに対しては、低速動作および高速動作におけるデータの読み書き動作検査を安定して実施することができる。
【００８１】
以上説明したように、本実施形態によれば第１の実施形態と同様に、検査装置の検査用電源数を増加させることなく、必要に応じて、特定の半導体回路ユニットへの電流供給能力を増大させることができる。したがって、半導体装置に対するＢＩＳＴを使用した機能検査等、単一の検査用電源では電源電流供給量が不足する状況下であっても、複数の検査用電源を接続することにより電源電流不足に起因する誤動作のない正確な検査を実施することができる。また、このとき、特定の回路ユニット以外の他の回路ユニットにも、電源電圧が印加されているため、他の回路ユニットに対する検査を実施することができる。
【００８２】
また、本実施形態では、上述のように、ＢＩＳＴを使用した高速動作テストである機能検査および実使用に近い電源供給状態での検査を同一の検査基板上で全て行えるのでテスト時間の短縮を図ることができる。この結果、半導体装置に対する一連の検査を、短時間かつ低コストで実施することができる。さらに、本実施形態では、複数個の半導体装置を同時に検査する際に、他の半導体装置の検査に割り当てることができる検査用電源の数を確保する余裕ができるため、１台の検査装置により同時測定可能なＤＵＴ数を従来に比べて増やすことができ、検査コストを削減できる。
【００８３】
なお、第１および第２の実施形態では、半導体装置内にスイッチ部を備えた構成について説明したが、スイッチ部は、例えば、半導体チップのボンディングパッドと外部端子間の樹脂モールドの中といったような、電源線と外部端子との間に設けてもよい。また、スイッチ部は検査基板上に形成することもできる。
【００８４】
以上説明したように、本発明によれば、スイッチ部を非共通状態と共通状態とを切り替えることにより、電源電流を供給する、半導体装置内の特定の半導体回路ユニットに単一の電源装置が接続された状態と、当該特定の半導体回路ユニットに複数の電源装置が接続された状態とを選択することができる。すなわち、特定の半導体回路ユニットへの電源電流供給能力を、検査装置の電源装置数を増大させることなく、必要に応じて増大させることができる。これにより、ＢＩＳＴを使用した検査時の回路動作のために、特定の半導体回路ユニットが必要とする電源電流が、実使用時のオペレーション電流を大きく上回る場合でも、電源電流を不足なく供給することができる。この結果、半導体装置に対するＢＩＳＴを使用した機能検査を、検査装置の電源装置数を増大させることなく、かつ検査装置と半導体装置との結線状態を変更することなく実施することができる。また、スイッチ部を共通状態とした状況下であっても、特定の回路ユニット以外の他の回路ユニットに電源電圧が印加されているため、他の回路ユニットに対する検査を実施することができる。したがって、半導体装置に対する一連の検査を、短時間かつ低コストで実施することができる。
【００８５】
なお、本発明は、以上で説明した実施形態に限定されるものではなく、本発明の効果を奏する範囲において、種々の変形および応用が可能である。上記各実施形態では検査制御回路１１がスイッチ部１２を構成する各スイッチ素子ＳＷ１、ＳＷ２、ＳＷ３に、検査装置４の指示に基づいて開閉制御信号をそれぞれ出力する構成を説明しが、本構成のみに限定されるものではない。例えば、スイッチ素子ＳＷ１をＰチャネルトランジスタにより構成し、スイッチ素子ＳＷ３をＮチャネルトランジスタにより構成すれば、スイッチ素子ＳＷ１、ＳＷ３に同一の開閉制御信号を入力することにより、スイッチ部の切り替えを行うことができる。スイッチ素子ＳＷ２とスイッチ素子ＳＷ３の組み合わせについても同様である。
【００８６】
また、スイッチ素子として、フラッシュメモリ素子等のようにフローティングゲートを備え、制御信号の入力なしに非共通状態または共通状態を選択的に維持可能なスイッチ素子により構成することもできる。この構成によれば、検査制御回路はスイッチ部の切り替え時にのみスイッチ素子に開閉制御信号を入力するだけで、非共通状態と共通状態とを選択することができる。
【００８７】
さらに、上述の各実施形態では、同一電位の電源電圧が独立して印加される３つの電源線に対し、非共通状態にするか、共通状態にするかを選択的に切り替え可能な構成とした。しかしながら、本発明は、当該構成に限定されるものではなく、例えば同一電位の電源電圧が独立して印加される電源線が３以上あれば、そのうちの任意の３以上の電源線の組み合わせに対して、電源線の共通状態または非共通状態を切り替えることができる構成を採用することができる。
【００８８】
加えて、上記実施形態では、半導体チップが外部端子としてリードを備えたパッケージに封止された構造を有する半導体装置を例示したが、本発明はウエハ状態のような他の構造の半導体装置にも当然に適用可能である。
【産業上の利用可能性】
【００８９】
本発明は、検査装置とＤＵＴとの結線状態を変更することなく、単一の検査用電源の電源電流供給量を越える電源電流を供給でき、半導体装置を効率的かつ確実に検査することができるという効果を有し、半導体装置の製造方法および半導体装置として有用である。
【図面の簡単な説明】
【００９０】
【図１】本発明の第１の実施形態における半導体装置を示す概略構成図
【図２】本発明のスイッチ部の動作を説明する模式図
【図３】本発明の第１の実施形態における半導体装置と検査装置との結線状態を示す回路図
【図４】本発明の第２の実施形態における半導体装置と検査装置との結線状態を示す回路図
【図５】従来の半導体装置と検査装置との結線状態を示す回路図
【図６】従来の半導体装置と検査装置との結線状態を示す回路図
【符号の説明】
【００９１】
１  パッケージ
２、１０２、１１２  半導体チップ
３  回路群
４  検査装置
５〜９  電源線
１０、１００、１１０  ＤＵＴ（半導体装置）
１１  検査制御回路
１２  スイッチ部
２０  検査基板
３１  第１のロジック回路（第１の半導体回路ユニット）
３２  アナログ回路（第２の半導体回路ユニット）
３３  第１のメモリ回路（第３の半導体回路ユニット）
３４  第２のロジック回路
３５  第２のメモリ回路
Ｌ１〜Ｌ５  リード（外部端子）
ＳＷ１、ＳＷ２、ＳＷ３  スイッチ素子
ＰＤ１〜ＰＤ５  パッド（内部端子）
Ｗ１〜Ｗ５  ボンディングワイヤ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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