(57)【要約】【課題】表示パネルを駆動する特性を維持しつつ消費電力を削減する演算増幅器回路を提供する。【解決手段】本発明による演算増幅器回路１００は、第１電圧範囲ＶＳＳ〜ＶＤＤの電源電圧が供給される入力差動段回路１４と、第１電圧範囲ＶＳＳ〜ＶＤＤと異なる大きさの第２電圧範囲ＶＭＬ〜ＶＤＤの電源電圧が供給される出力段回路１３とを具備する。演算増幅器回路１００は、入力差動段回路１４に入力された信号ＩＮＰを増幅して出力段回路１３から出力し、表示パネル上の容量性負荷を駆動する。【選択図】図４
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【特許請求の範囲】
【請求項１】
第１電圧範囲の電源電圧が供給される入力差動段回路と、
前記第１電圧範囲と異なる大きさの第２電圧範囲の電源電圧が供給される出力段回路と、
を具備し、
前記入力差動段回路に入力された信号を増幅して前記出力段回路から出力し、表示パネル上の容量性負荷を駆動する
演算増幅器回路。
【請求項２】
請求項１に記載の演算増幅器回路において、
前記第２電圧範囲の大きさは、前記第１電圧範囲の大きさより小さい
演算増幅器回路。
【請求項３】
請求項１又は２に記載の演算増幅器回路において、
正側アンプと、
負側アンプと、
を具備し、
前記正側アンプは、第１電圧と第２電圧とが電源電圧として供給される第１入力差動段回路と、前記第１電圧より高い第３電圧と前記第２電圧とが電源電圧として供給される第１出力段回路を備え、
前記負側アンプは、前記第１電圧と前記第２電圧とが電源電圧として供給される第２入力差動段回路と、前記第１電圧と前記第２電圧より低い第４電圧とが電源電圧として供給される第２出力段回路を備える
演算増幅器回路。
【請求項４】
請求項３に記載の演算増幅器回路において、
前記第３電圧と前記第４電圧は等しい
演算増幅器回路。
【請求項５】
請求項４に記載の演算増幅器回路において、
前記第３電圧と前記第４電圧は、前記第１電圧と前記第２電圧とを２分する電圧である
演算増幅器回路。
【請求項６】
請求項１から５のいずれか１項に記載の演算増幅器回路において、
前記入力差動段回路は、Ｒａｉｌ−ｔｏ−Ｒａｉｌ動作する
演算増幅器回路。
【請求項７】
請求項６に記載の演算増幅器回路において、
前記入力差動段回路は、ドレインが前記出力段回路に接続されるゲート接地回路を備える演算増幅器回路。
【請求項８】
請求項６又は７に記載の演算増幅器回路において、
前記入力差動段回路は、前記出力段回路からの出力電圧に供給されるオフセット電圧の極性を切り替えるオフセットキャンセル回路を備える
演算増幅器回路。
【請求項９】
電圧フォロワ接続された請求項１から８のいずれか１項に記載の演算増幅器回路と、
階調電圧発生回路から出力された基準電圧を、表示信号に応じて前記演算増幅器回路に出力するデジタルアナログコンバータと、
前記デジタルアナログコンバータからの出力に応じて前記演算増幅器回路から出力される電圧によって駆動される画素容量を備える表示パネルと、
を具備する
表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、演算増幅器回路、及び演算増幅器回路によって駆動される表示パネルを備える表示装置に関する。
【背景技術】
【０００２】
最近の薄型フラット表示パネルの動向は、大型化の方向に進んでいる。特にテレビの分野では液晶パネルでさえも５０インチを越えるものまで出現している。今後、この傾向は変わることはないと思われる。一方、液晶パネルの大型化に伴ってＴＦＴ＿ＬＣＤ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ）のデータ線に対する負荷は増大するため、これを駆動するＬＣＤドライバのアンプで消費される電力量は大きくなる傾向にある。
【０００３】
又、ＬＣＤドライバの使用個数を減らすために、１チップの出力数は増大している。このため、１チップの消費電力が増加し、ＬＣＤドライバ全体としての消費電力は増大する。消費電力の増大は、チップの温度が異常に高くなるという問題を発生させる原因となっている。
【０００４】
このようなチップの温度上昇対策として、例えばチップを搭載するテープに工夫を加えて熱抵抗を低く抑えるとか、チップに放熱テープを貼る等の対策が考えられるが、いずれもコストアップに繋がるものであった。
【０００５】
このため、ＬＣＤドライバにおける消費電力を減少させる技術が求められている。特に、ＬＣＤドライバ内には多くのアンプ（演算増幅器）が使用されているため、アンプにおける消費電力を減少させることによって、ＬＣＤドライバ全体の消費電力を大きく減少させることができる。
【０００６】
図１は、消費電力を低減させることを目的とした従来技術による演算増幅器の構成を示す図である。ここでは、２つの演算増幅器によって１本のデータ線上の容量性負荷（画素容量）を駆動する演算増幅器回路を一例に説明する。
【０００７】
図１を参照して、従来技術のおける演算増幅器回路は、正極側の演算増幅器１０（Ｐｏｓｉ＿ＡＭＰ）と、負極側の演算増幅器２０（Ｎｅｇａ＿ＡＭＰ）を備える。演算増幅器１０の入力端子１２０には入力信号ＩＮＰが入力され、演算増幅器２０の入力端子２２０には入力信号ＩＮＮが入力される。ここで、入力信号ＩＮＰと入力信号ＩＮＮは、Ｄ／Ａコンバータによってアナログ変換されたデータ信号である。入力信号ＩＮＰを出力するＤ／Ａコンバータは、電源電圧ＶＤＤ／２〜ＶＤＤの範囲で駆動する。このため、入力信号ＩＮＰは、正極性電圧の範囲（ＶＤＤ／２〜ＶＤＤ）内の電圧値となる。同様に、入力信号ＩＮＮを出力するＤ／Ａコンバータは、電源電圧ＶＳＳ（ＧＮＤ）〜ＶＤＤ／２の範囲で駆動する。このため、入力信号ＩＮＮは、負極性電圧の範囲（ＶＳＳ（ＧＮＤ）〜ＶＤＤ／２）内の電圧値となる。
【０００８】
演算増幅器１０は、電圧フォロワ接続され、正極側の出力信号ＯＵＴＰ（正電源ＶＤＤ／２〜ＶＤＤ）を出力端子１１０に出力する。演算増幅器１０の正電源端子１０１は電源線ＶＤＤ（電源電圧ＶＤＤ）に接続され、負電源端子１０２は電源線ＶＤＤ／２（電源電圧ＶＤＤ／２）に接続される。すなわち、演算増幅器１０にはＶＤＤ／２〜ＶＤＤ／２の範囲の電源電圧が供給される。演算増幅器２０は、電圧フォロワ接続され、負極側の出力信号ＯＵＴＮ（負電源ＶＳＳ（ＧＮＤ）〜ＶＤＤ／２）を出力端子１１０出力する。ここで、演算増幅器２０の正電源端子２０１は電源線ＶＤＤ／２（電源電圧ＶＤＤ／２）に接続され、負電源端子２０２は電源線ＶＳＳ（接地電圧ＧＮＤ）に接続される。すなわち、演算増幅器２０には電源電圧としてＶＳＳ（ＧＮＤ（０Ｖ））〜ＶＤＤ／２の電源電圧が供給される。出力端子１１０、２１０は、データ線を介して容量性負荷（画素容量）に接続される。
【０００９】
図２は、従来技術による演算増幅器１０の内部等価回路の一例を示す回路図である。演算増幅器１０は、ＮチャネルＭＯＳトランジスタＭＮ１０、２０、ＰチャネルＭＯＳトランジスタＭＰ１０、２０、３０、定電流源Ｉ１０、Ｉ２０、抵抗Ｒ１０、容量Ｃ１０を備える。ＮチャネルＭＯＳトランジスタＭＮ１０、ＭＮ２０は、それぞれのゲートが出力端子１１０、入力端子１２０に接続された差動対を構成する。ＰチャネルＭＯＳトランジスタＭＰ１０、ＭＰ２０は、能動負荷の機能を有し、ウィドラー型カレントミラーを構成する。定電流源Ｉ１０は、差動対トランジスタ（ＮチャネルＭＯＳトランジスタＭＮ１０、ＭＮ２０）にバイアス電流を供給する。差動対及び能動負荷によって差動アンプが形成される。差動対に入力された入力信号ＩＮＰ及び出力信号ＯＵＴＰによる差動信号は、この差動アンプによってシングル変換され、ＰチャネルＭＯＳトランジスタＭＰ３０のゲートに出力される。
【００１０】
ＰチャネルＭＯＳトランジスタＭＰ３０は、差動アンプからの出力に応じて出力端子１１０の電圧を決定する。この際、定電流源Ｉ２０は、ＰチャネルＭＯＳトランジスタＭＰ３０の能動負荷として機能する。又、抵抗Ｒ１０と容量Ｃ１０は、ＰチャネルＭＯＳトランジスタＭＰ３０のゲートと出力端子１１０との間に直列に接続され、位相補償用の抵抗及び容量として機能する。
【００１１】
図３は、従来技術による演算増幅器２０の内部等価回路の一例を示す回路図である。演算増幅器２０は、ＮチャネルＭＯＳトランジスタＭＮ３０、４０、５０ＰチャネルＭＯＳトランジスタＭＰ４０、５０、定電流源Ｉ３０、Ｉ４０、抵抗Ｒ２０、容量Ｃ２０を備える。ＰチャネルＭＯＳトランジスタＭＰ４０、ＭＰ５０は、それぞれのゲートが出力端子２１０、入力端子２２０に接続された差動対を構成する。ＮチャネルＭＯＳトランジスタＭＮ３０、ＭＮ４０は、能動負荷の機能を有し、ウィドラー型カレントミラーを構成する。定電流源Ｉ３０は、差動対トランジスタ（ＰチャネルＭＯＳトランジスタＭＰ４０、ＭＰ５０）にバイアス電流を供給する。差動対及び能動負荷によって差動アンプが形成される。差動対に入力された入力信号ＩＮＮ及び出力信号ＯＵＴＮによる差動信号は、この差動アンプによってシングル変換され、ＮチャネルＭＯＳトランジスタＭＮ５０のゲートに出力される。
【００１２】
ＮチャネルＭＯＳトランジスタＭＮ５０は、差動アンプからの出力に応じて出力端子２１０の電圧を決定する。この際、定電流源Ｉ４０は、ＮチャネルＭＯＳトランジスタＭＮ５０の能動負荷として機能する。又、抵抗Ｒ２０と容量Ｃ２０は、ＮチャネルＭＯＳトランジスタＭＮ５０のゲートと出力端子２１０との間に直列に接続され、位相補償用の抵抗及び容量として機能する。
【００１３】
演算増幅器１０の入力端子１２０には正極性電圧（ＶＤＤ／２〜ＶＤＤ）の範囲内の入力信号ＩＮＰが入力される。このため、演算増幅器１０の負電源端子１０２に電源電圧ＶＤＤ／２が供給されれば、演算増幅器１０は動作可能となる。同様に、演算増幅器２０の入力端子２２０には正極性電圧（ＶＳＳ〜ＶＤＤ／２）の範囲内の入力信号ＩＮＮが入力される。このため、演算増幅器２０の正電源端子２０１に電源電圧ＶＤＤ／２が供給されれば、演算増幅器１０は動作可能となる。従って、図２及び図３に示すような構成により、演算増幅器１０において負電源端子１０２に流れ込む電流の一部、又は全部は、演算増幅器２０の正電源端子２０１に流れる。結果として演算増幅器１０で使用した電流を演算増幅器２０で再利用できるので低消費電力化が可能となる。
【００１４】
又、図２、図３における詳細な回路動作（位相補償の原理等々）は、別の文献、例えば「Ｐａｕｌ．Ｒ．Ｇｒａｙ、Ｒｏｂｅｒｔ．Ｇ．ｍｅｙｅｒ共著、“Ａｎａｌｙｓｉｓ  ａｎｄ  Ｄｅｓｉｇｎ  ｏｆ  Ａｎａｌｏｇ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔｓ”  Ｊｏｈｎ  Ｗｉｌｅｙ  ＆  Ｓｏｎｓ，Ｉｎｃ．」に記載されているため、ここではその詳細説明を省略する（非特許文献１参照）。
【００１５】
更に、正極側と負極側の演算増幅器を利用した液晶ドライバに関する技術が、例えば特開平１０−３１２００号公報に記載されている（特許文献１参照）。
【非特許文献１】Ｐａｕｌ．Ｒ．Ｇｒａｙ、Ｒｏｂｅｒｔ．Ｇ．ｍｅｙｅｒ共著、“Ａｎａｌｙｓｉｓ  ａｎｄ  Ｄｅｓｉｇｎ  ｏｆ  Ａｎａｌｏｇ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔｓ”  Ｊｏｈｎ  Ｗｉｌｅｙ  ＆  Ｓｏｎｓ，Ｉｎｃ
【特許文献１】特開平１０−３１２００号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
演算増幅器回路の電源を図１のように接続することにより、消費電力（特に静消費電力）が約半分になる効果がある。しかし、演算増幅器１０、２０に供給される電源電圧が本来の電圧（ＶＳＳとＶＤＤ）でないことから、入力信号ＩＮＰ、ＩＮＮの電圧（入力電圧）は制限されることになる。
【００１７】
例えば、演算増幅器１０はＮチャネルＭＯＳトランジスタＭＮ１０、ＭＮ２０によって差動対が形成されているため、負電源端子１０２にＶＤＤ／２が供給されている場合、演算増幅器１０に入力可能な電圧範囲はＶＤＤ／２＋ＶＧＳ（ＭＮ１）＋ＶＤＳ（ｓａｔ）  〜ＶＤＤとなる。ただし、ＶＧＳ（ＭＮ１）はＮチャネルＭＯＳトランジスタＭＮ１０のゲートとソース間電圧、ＶＤＳ（ｓａｔ）は  定電流源Ｉ１０を構成するＭＯＳトランジスタの三極管領域と五極管領域の境目のドレインとソース間電圧である。
【００１８】
同様に、演算増幅器２０はＰチャネルＭＯＳトランジスタＭＰ４０、ＭＰ５０によって差動対が形成されているため、正電源端子２０１にＶＤＤ／２が供給されている場合、演算増幅器２０に入力可能な電圧範囲はＶＳＳ〜ＶＤＤ／２―ＶＧＳ（ＭＰ１）―ＶＤＳ（ｓａｔ）  となる。ここで  ＶＧＳ（ＭＰ１）はＰチャネルＭＯＳトランジスタＭＰ４０のゲートとソース間電圧、ＶＤＳ（ｓａｔ）は  定電流源Ｉ３０を構成するＭＯＳトランジスタの三極管領域と五極管領域の境目のドレインとソース間電圧である。
【００１９】
このため、演算増幅器１０に入力される正極性の電圧（入力信号ＩＮＰ）はＶＤＤ／２＋ＶＧＳ（ＭＮ１）＋ＶＤＳ（ｓａｔ）  〜ＶＤＤの範囲に制限され、演算増幅器２０に入力される負極性の電圧（入力信号ＩＮＮ）はＶＳＳ〜ＶＤＤ／２−ＶＧＳ（ＭＰ１）−ＶＤＳ（ｓａｔ）の範囲に制限される。具体例を示すと、入力信号ＩＮＰの電圧値はＶＤＤ／２＋１Ｖ〜ＶＤＤの範囲に制限され、入力信号ＩＮＮの電圧値はＶＳＳ〜ＶＤＤ／２―１Ｖの範囲に制限される。一般的なＬＣＤドライバとして要求される特性は、入力信号ＩＮＰの電圧としてＶＤＤ／２〜ＶＤＤ―０．２Ｖ、入力信号ＩＮＮの電圧としてＶＳＳ＋０．２Ｖ〜ＶＤＤ／２であることから、図１に示す演算増幅器回路では、ＬＣＤドライバに利用されるアンプとして要求されるの入力電圧範囲（入力特性）を満足しないことがわかる。
【００２０】
仮に、演算増幅器をＲａｉｌ−ｔｏ−Ｒａｉｌ構成とした場合（図示せず）、上述した問題点は解決されるが、ここでＬＣＤドライバとして特有の出力偏差の項目で仕様を満足しなくなるという問題点がある。この問題点が生ずる理由は、電源近辺で差動段の動作状態が変化することにより出力偏差が悪化するからである。
【課題を解決するための手段】
【００２１】
上記の課題を解決するために、本発明は、以下に述べられる手段を採用する。その手段を構成する技術的事項の記述には、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために、［発明を実施するための最良の形態］で使用される番号・符号が付加されている。ただし、付加された番号・符号は、［特許請求の範囲］に記載されている発明の技術的範囲を限定的に解釈するために用いてはならない。
【００２２】
本発明による演算増幅器回路（１００）は、第１電圧範囲（ＶＳＳ〜ＶＤＤ）の電源電圧が供給される入力差動段回路（１４、２４）と、第１電圧範囲（ＶＳＳ〜ＶＤＤ）と異なる大きさの第２電圧範囲（ＶＭＬ〜ＶＤＤ、ＶＳＳ〜ＶＭＨ）の電源電圧が供給される出力段回路（１３、２３）とを具備する。演算増幅器回路（１００）は、入力差動段回路（１４、２４）に入力された信号（ＩＮＰ）を増幅して出力段回路（１３、２３）から出力し、表示パネル上の容量性負荷を駆動する。
【００２３】
このように、出力段回路（１３、２３）への電源電圧範囲と、入力差動段回路（１４、２４）への電源電圧範囲を替えることで、入力差動段回路（１４、２４）の入力特性と、出力段回路（１３、２３）の出力特性とをそれぞれ任意に変更することができる。このため、入力差動段回路（１４、２４）の入力特性を維持しつつ、出力段回路（１３、２３）の電源電圧範囲を変更して、出力段回路（１３、２３）の消費電力を低減させることが可能となる。
【００２４】
この場合、第２電圧範囲（ＶＭＬ〜ＶＤＤ、ＶＳＳ〜ＶＭＨ）の大きさは、第１電圧範囲（ＶＳＳ〜ＶＤＤ）の大きさより小さいことが好ましい。
【００２５】
又、上記の演算増幅器回路（１００）は、電圧フォロワ接続されて、表示パネル上の容量性負荷（画素容量）を駆動するドライバに搭載されることが好ましい。
【００２６】
本発明による表示装置は、電圧フォロワ接続された演算増幅器回路（１００）と、階調電圧発生回路から出力された基準電圧を、表示信号に応じて演算増幅器回路（１００）に出力するデジタルアナログコンバータ（９３）と、デジタルアナログコンバータ（９３）からの出力（ＩＮＰ、ＩＮＮ）に応じて演算増幅器回路（１００）から出力される電圧によって駆動される画素容量（７０）を備える表示パネル（９０２）とを具備する。
【発明の効果】
【００２７】
本発明によれば、表示パネルを駆動する特性を維持しつつ消費電力を削減することが可能となる。
【発明を実施するための最良の形態】
【００２８】
以下、添付図面を参照しながら本発明の実施の形態を説明する。図面において同一、又は類似の参照符号は、同一、類似、又は等価な構成要素を示している。
【００２９】
１．第１の実施の形態
図４は本発明による演算増幅器回路１００の第１の実施の形態における電源構成を示したブロック図である。図４を参照して、本発明による演算増幅器回路１００は、Ｄ／Ａ（デジタルアナログ）コンバータ（ＤＡＣ）から出力された正極性電圧の入力信号ＩＮＰ及び負極性電圧の入力信号ＩＮＮを増幅して、ＬＣＤパネル内の容量性負荷を駆動するＬＣＤドライバに好適に利用される。
【００３０】
演算増幅器回路１００は、入力信号ＩＮＰを増幅して正極性電圧（出力信号ＯＵＴＰ）を出力する演算増幅器１（以下、正専用アンプ１と称す）、入力信号ＩＮＮに基づいた負極性電圧（出力信号ＯＵＴＮ）を出力する演算増幅器２（以下、負専用アンプ２と称す）、ＬＣＤパネルにおけるドレインライン（出力端子３１、３２）に出力された電圧の極性を切り替えるクロススイッチ３を具備する。ここで、出力端子３１、３２は、それぞれドレインラインを介して表示パネルにおける容量性負荷（画素容量）に接続される。容量性負荷は、演算増幅器１、２からの出力信号ＯＵＴＰ、ＯＵＴＮによって活性化される。
【００３１】
本発明による演算増幅器１、２は、それぞれ入力差動段１４、２４、とその差動段出力を増幅する出力段１３、２３を備える。以下、入力差動段１４、２４を差動段１４、２４と称し、出力段１３を正専用出力段１３、出力段２３を負専用出力段２３と称す。
【００３２】
正専用アンプ１（正側アンプ）は、電圧フォロワ接続され、非反転入力端子（入力端子１２）に入力される入力信号ＩＮＰを増幅し、出力信号ＯＵＴＰとして出力端子１１に出力する。正専用アンプ１において、差動段１４は、負電源電圧ＶＳＳ（接地電位ＧＮＤ）と正電源電圧ＶＤＤとの間（第１電源範囲）で動作し、正専用出力段１３は、電源電圧ＶＭＬと正電源電圧ＶＤＤ（第２電源範囲）との間で動作する。
【００３３】
負専用アンプ２（負側アンプ）は、電圧フォロワ接続され、非反転入力端子（入力端子２２）に入力される入力信号ＩＮＮを増幅し、出力信号ＯＵＴＮとして出力端子２１に出力する。負専用アンプ１において、差動段２４は、負電源電圧ＶＳＳ（例えば接地電位ＧＮＤ）と正電源電圧ＶＤＤとの間で動作し、負専用出力段２３は、負電源電圧ＶＳＳと電源電圧ＶＭＨとの間で動作する。
【００３４】
電源電圧ＶＭＬは、負電源電圧ＶＳＳ（ＧＮＤ）より高い電圧であり、電源電圧ＶＭＨは、正電源電圧ＶＤＤより低い電圧である。又、電源電圧ＶＭＬは（ＶＤＤ−ＶＳＳ）／２以下とすることが好ましい。負電源電圧ＶＳＳが接地電位ＧＮＤに設定される場合、電源電圧ＶＭＬは、正電源電圧ＶＤＤの半分（ＶＤＤ／２）以下の電圧値であることが好ましい。更に、電源電圧ＶＭＨは（ＶＤＤ−ＶＳＳ）／２以上とすることが好ましい。負電源電圧ＶＳＳが接地電位ＧＮＤに設定される場合、電源電圧ＶＭＨは、正電源電圧ＶＤＤの半分（ＶＤＤ／２）以上の電圧値であることが好ましい。
【００３５】
クロススイッチ３は、正専用アンプ１、負専用アンプ２のそれぞれの出力端子１１、２１と、ＬＣＤパネルのドレインライン（出力端子３１、３２）との間に設けられる。クロススイッチ３は、出力端子１１と出力端子３１との間との接続を制御するスイッチＳＷ１、出力端子１１と出力端子３２との間との接続を制御するスイッチＳＷ２、出力端子２１と出力端子３２との間との接続を制御するスイッチＳＷ３、出力端子２１と出力端子３１との間との接続を制御するスイッチＳＷ４を備える。スイッチＳＷ１、ＳＷ３と、スイッチＳＷ２、４はそれぞれ交互に制御され、出力端子１１と出力端子３１が接続され、出力端子２１と出力端子３２が接続される状態と、出力端子１１と出力端子３２が接続され、出力端子２１と出力端子３１がクロスして接続される状態とが切り替えられる。これにより、ドレインライン（出力端子３１、３２）に出力される電圧の極性が切り替わり、ＬＣＤパネルの焼付けが防止される。
【００３６】
図５は、正専用アンプ１の第１の実施の形態における内部等価回路を示す回路図である。図５を参照して、本発明による正専用アンプ１の構成の詳細を説明する。
【００３７】
正専用アンプ１の差動段１４は、ＮチャネルＭＯＳトランジスタＭＮ１、ＭＮ２、ＰチャネルＭＯＳトランジスタＭＰ１、ＭＰ２、定電流源Ｉ１を備える。ＮチャネルＭＯＳトランジスタＭＮ１、ＭＮ２は、それぞれのゲートが出力端子１１、入力端子１２に接続され、差動対を形成する。ＮチャネルＭＯＳトランジスタＭＮ１、ＭＮ２のソースは、定電流源Ｉ１を介して負電源電圧ＶＳＳ（第１電圧）が供給される電源端子１６に共通接続される。ＰチャネルＭＯＳトランジスタＭＰ１、ＭＰ２は、能動負荷の機能を有し、ウィドラー型カレントミラーを形成する。詳細には、ＰチャネルＭＯＳトランジスタＭＰ１、ＭＰ２のソースは、正電源電圧ＶＤＤ（第２電圧）が供給される電源端子１５に共通接続される。ＰチャネルＭＯＳトランジスタＭＰ１、ＭＰ２のゲートは、ＰチャネルＭＯＳトランジスタＭＰ１のドレイン及びＮチャネルＭＯＳトランジスタＭＮ１のドレインに共通接続される。更に、ＰチャネルＭＯＳトランジスタＭＰ２及びＮチャネルＭＯＳトランジスタＭＮ２のドレインは、出力段１３（ＰチャネルＭＯＳトランジスタＭＰ３のゲート）に共通接続されて、差動段１４のシングルエンド出力となる。定電流源Ｉ１は、ＮチャネルＭＯＳトランジスタＭＮ１、ＭＮ２のソースと、負電源電圧ＶＳＳの電源端子１６との間に接続され、差動対トランジスタ（ＮチャネルＭＯＳトランジスタＭＮ１、ＭＮ２）にバイアス電流を供給する。
【００３８】
正専用出力段１３は、ＰチャネルＭＯＳトランジスタＭＰ３、抵抗Ｒ１、容量Ｃ１、定電流源Ｉ２を備える。ＰチャネルＭＯＳトランジスタＭＰ３は、ソースが電源端子１５に接続され、ドレインが、定電流源Ｉ２を介して電源電圧ＶＭＬ（第３電圧）の電源端子１７に接続される。又、ＰチャネルＭＯＳトランジスタＭＰ３のドレインは、出力端子１１に接続される。これにより、ＰチャネルＭＯＳトランジスタＭＰ３は、ゲートに入力される差動段１４からのシングルエンド出力に応じて出力端子１１の電圧を決定する。定電流源Ｉ２は、ＰチャネルＭＯＳトランジスタＭＰ３の能動負荷として機能する。抵抗Ｒ１と容量Ｃ１は、ＰチャネルＭＯＳトランジスタＭＰ３のゲートとドレイン（出力端子１１）との間に直列に接続され、位相補償用の抵抗及び容量として機能する。
【００３９】
正専用アンプ１の反転入力端子となるＮチャネルＭＯＳトランジスタＭＮ１のゲートと、出力端子１１（ＰチャネルＭＯＳトランジスタＭＰ３のドレイン）は共通接続され、ＮチャネルＭＯＳトランジスタＭＮ２のゲートが非反転入力端子となる。このため、正専用アンプ１は、電圧フォロワとして動作する。
【００４０】
図６は、負専用アンプ２の第１の実施の形態における内部等価回路を示す回路図である。図６を参照して、本発明による負専用アンプ２の構成の詳細を説明する。
【００４１】
負専用アンプ２の差動段２４は、ＮチャネルＭＯＳトランジスタＭＮ３、ＭＮ４、ＰチャネルＭＯＳトランジスタＭＰ４、ＭＰ５、定電流源Ｉ３を備える。ＰチャネルＭＯＳトランジスタＭＰ４、ＭＰ５は、それぞれのゲートが出力端子２１、入力端子２２に接続され、差動対を形成する。ＰチャネルＭＯＳトランジスタＭＰ４、ＭＰ５のソースは、定電流源Ｉ３を介して正電源電圧ＶＤＤ（第２電圧）が供給される電源端子２５に共通接続される。ＮチャネルＭＯＳトランジスタＭＮ３、ＭＮ４は、能動負荷の機能を有し、ウィドラー型カレントミラーを形成する。詳細には、ＮチャネルＭＯＳトランジスタＭＮ３、ＭＮ４のソースは、負電源電圧ＶＳＳ（第１電圧）が供給される電源端子２６に共通接続される。ＮチャネルＭＯＳトランジスタＭＮ３、ＭＮ４のゲートは、ＮチャネルＭＯＳトランジスタＭＮ３のドレイン及びＰチャネルＭＯＳトランジスタＭＰ３のドレインに共通接続される。更に、ＮチャネルＭＯＳトランジスタＭＮ４及びＰチャネルＭＯＳトランジスタＭＰ５のドレインは、負専用出力段２３（ＮチャネルＭＯＳトランジスタＭＮ５のゲート）に共通接続されて、差動段２４のシングルエンド出力となる。定電流源Ｉ３は、ＰチャネルＭＯＳトランジスタＭＰ４、ＭＰ５のソースと、正電源電圧ＶＤＤの電源端子２５との間に接続され、差動対トランジスタ（ＰチャネルＭＯＳトランジスタＭＰ４、ＭＰ５）にバイアス電流を供給する。
【００４２】
負専用出力段２３は、ＮチャネルＭＯＳトランジスタＭＮ５、抵抗Ｒ２、容量Ｃ２、定電流源Ｉ４を備える。ＮチャネルＭＯＳトランジスタＭＮ５は、ソースが電源端子２６に接続され、ドレインが、定電流源Ｉ４を介して電源電圧ＶＭＨ（第４電圧）の電源端子２７に接続される。又、ＮチャネルＭＯＳトランジスタＭＮ５のドレインは、出力端子２１に接続される。これにより、ＮチャネルＭＯＳトランジスタＭＮ５は、ゲートに入力される差動段２４からのシングルエンド出力に応じて出力端子２１の電圧を決定する。定電流源Ｉ４は、ＮチャネルＭＯＳトランジスタＭＮ５の能動負荷として機能する。抵抗Ｒ２と容量Ｃ２は、ＮチャネルＭＯＳトランジスタＭＮ５のゲートとドレイン（出力端子２１）との間に直列に接続され、位相補償用の抵抗及び容量として機能する。
【００４３】
負専用アンプ２の反転入力端子となるＰチャネルＭＯＳトランジスタＭＰ４のゲートと、出力端子２１（ＮチャネルＭＯＳトランジスタＭＮ５）のドレインは共通接続され、ＰチャネルＭＯＳトランジスタＭＰ５のゲートが非反転入力端子となる。このため、負専用アンプ２は、電圧フォロワとして動作する。
【００４４】
以上のような構成により、正専用アンプ１及び負専用アンプ２における入力差動段１４、２４は、負電源電圧ＶＳＳから正電源電圧ＶＤＤの範囲で動作する。一方、正専用アンプ１の正専用出力段１３は、負電源電圧ＶＳＳより高い電源電圧ＶＭＬから正電源電圧ＶＤＤの範囲で動作し、負専用アンプ２の負専用出力段２３は、電源電圧ＶＳＳから正電源電圧ＶＤＤより低い電源電圧ＶＭＨの範囲で動作する。
【００４５】
（動作）
次に、図４から図６を参照して、本発明による演算増幅器回路１００の動作を説明する。
【００４６】
従来例で説明したように、通常、ＤＡＣから入力される入力信号ＩＮＰの電圧範囲はＶＤＤ／２〜ＶＤＤである。一方、差動段１４は、負電源電圧ＶＳＳ（ＧＮＤ）と正電源電圧ＶＤＤの間で動作している。このため、正専用アンプ１に入力可能な電圧範囲は、ＶＳＳ＋ＶＧＳ（ＭＮ１）＋ＶＤＳ（ｓａｔ）  〜ＶＤＤとなる。ただし、ＶＧＳ（ＭＮ１）はＮチャネルＭＯＳトランジスタＭＮ１のゲートとソース間電圧、ＶＤＳ（ｓａｔ）は  定電流源Ｉ１を構成するＭＯＳトランジスタの三極管領域と五極管領域の境目のドレインとソース間電圧である。従って、正専用アンプ１の入力可能電圧範囲は、ＬＣＤパネルで要求される入力特性を満足する。
【００４７】
又、ＤＡＣから入力される入力信号ＩＮＮの電圧範囲はＶＳＳ〜ＶＤＤ／２である。一方、差動段２４は、負電源電圧ＶＳＳ（ＧＮＤ）と正電源電圧ＶＤＤの間で動作している。このため、負専用アンプ２に入力可能な電圧範囲は、ＶＳＳ＋ＶＧＳ（ＭＰ４）＋ＶＤＳ（ｓａｔ）  〜ＶＤＤとなる。ただし、ＶＧＳ（ＭＰ４）はＰチャネルＭＯＳトランジスタＭＰ４のゲートとソース間電圧、ＶＤＳ（ｓａｔ）は  定電流源Ｉ３を構成するＭＯＳトランジスタの三極管領域と五極管領域の境目のドレインとソース間電圧である。従って、負専用アンプ２の入力可能電圧範囲は、ＬＣＤパネルで要求される入力特性を満足する。
【００４８】
一方、正専用出力段１３及び負専用出力段２３に供給される電源電圧範囲は入力差動段１４、２４に比べて制限されているため、その出力可能電圧範囲は制限される。
【００４９】
正専用アンプ１は電圧フォロワ接続なので、出力信号ＯＵＴＰの電圧（Ｖｏｕｔ）と入力信号ＩＮＰの電圧（Ｖｉｎ）は等しくなる。すなわち、Ｖｏｕｔ＝Ｖｉｎとなる。ただし、この関係が成立するのは、正専用アンプ１の入力可能電圧範囲及び出力可能電圧範囲が、ＬＣＤドライバにおいて要求される入出力特性を満足する場合である。
【００５０】
正専用アンプ１の出力可能な電圧範囲はＶＭＬ＋０．２Ｖ〜ＶＤＤ−０．２Ｖとなる。通常、ＬＣＤドライバに利用される正専用アンプとして要求される出力特性はＶＤＤ／２＋０．２Ｖ〜ＶＤＤ−０．２Ｖである。従って、ＬＣＤドライバとして要求される出力特性を満足するためには、電源電圧ＶＭＬは、負電源電圧ＶＳＳより大きく、正電源電圧ＶＤＤの半分以下（ＶＳＳ＜ＶＭＬ≦ＶＤＤ／２）であることが好ましい。この場合、正専用アンプ１の動作電圧範囲は、正極性を入出力するアンプとしては十分なものとなり、ＬＣＤドライバにおける要求特性を満足する。
【００５１】
同様に、負専用アンプ２の出力可能な電圧範囲はＶＳＳ＋０．２Ｖ〜ＶＭＨ−０．２Ｖとなる。通常、ＬＣＤドライバに利用される負専用アンプとして要求される出力特性はＶＳＳ＋０．２Ｖ〜ＶＤＤ／２−０．２Ｖである。従って、ＬＣＤドライバとして要求される出力特性を満足するためには、電源電圧ＶＭＨは、正電源電圧ＶＤＤの１／２以上、正電源電圧ＶＤＤより小さいこと（ＶＤＤ／２≦ＶＭＨ＜ＶＤＤ）が好ましい。この場合、負専用アンプ２の動作電圧範囲は、正極性を入出力するアンプとしては十分なものとなり、ＬＣＤドライバにおける要求特性を満足する。
【００５２】
又、差動段１４、２４に供給される電源電圧の範囲が大きくても、差動段１４、２４に流れる電流値は一般に小さい。本発明では、アンプの入力特性を維持するために差動段１４、２４に大きな電圧範囲の電源電圧（ＶＳＳ〜ＶＤＤ）が供給されている。しかし、差動段１４、２４に流れる電流は小さいため、差動段１４、２４の消費電力は、出力段１３、２３の消費電力に比べて非常に小さい値となる。すなわち、差動段１４、２４における消費電力は、演算増幅器回路１００全体における消費電力に対してほとんど影響しない大きさとなる。
【００５３】
一方、出力段１３、２３に流れる電流は、入力差動段１４、２４に流れる電流の数倍もあるアイドリング電流と、出力負荷に流れる電流との合計であるため、一般的には演算増幅器１、２全体における消費電流の約８０％以上を占める。従って、出力段１３、２３のみ電源電圧を下げる（電源電圧範囲を小さくする）ことによる消費電流を低減することは、演算増幅器１、２全体の消費電力低減に対して大きな効果がある。
【００５４】
（効果）
図７は、本発明による演算増幅器回路１００の出力端子３１、３２に容量性負荷（画素容量）を接続したときの消費電力と、従来技術による消費電力とを比較したシミュレーション結果の一例を示す図である。図７に示すグラフはカラム反転駆動時の従来と本発明の消費電力比較を表したものである。図７を参照して、横軸に演算増幅器とそのスイッチ部分を分解した項目を示し、縦軸は正規化した消費電力を示す。上述のように本発明では出力段１３、２３の動作電圧（出力電圧範囲）を小さく制限している。このため、図７に示すように演算増幅器１、２における出力段１３、２３の消費電力は従来技術に比べて劇的に減少した。
【００５５】
本発明の演算増幅器回路１００は、例えば、図９に示す表示装置９０に設けられるＬＣＤドライバ９０１のデータ線駆動回路部９５に好適に用いられる。図９を参照して、表示装置９０は、ドライバ（ＬＣＤドライバ９０１）と、ＬＣＤドライバ９０１によって駆動される表示パネル（ＬＣＤパネル９０２）とを具備する。
【００５６】
ＬＣＤドライバ９０１は、例えばそれぞれが８ビットのディジタル表示信号Ｒ、Ｇ、Ｂを取り込むデータレジスタ９１と、ストローブ信号ＳＴに同期してディジタル信号Ｒ、Ｇ、Ｂをラッチするラッチ回路９２と、並列Ｎ段のディジタル／アナログ変換機（正ＤＡＣ、負ＤＡＣ）を備えるＤ／Ａコンバータ９３と、液晶の特性に応じたガンマ変換特性をもつ階調電圧を出力する液晶階調電圧発生回路９４と、Ｄ／Ａコンバータ９３からの電圧をバッファする複数の演算増幅器回路１００を有するデータ線駆動回路部９５とを具備する。
【００５７】
ＬＣＤパネル９０２は、複数の正極側データ線ＸＰ及び負極側データ線ＸＮと複数の走査線Ｙとの交差領域に設けられるＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）６０（ＴＦＴ群９６）及び複数の画素容量７０（画素容量群９７）を具備する。ＴＦＴ６０のゲートは、走査線Ｙを介して図示しないゲートドライバに接続される。又、ＴＦＴ６０ソースは、正データ線ＸＰ又は負データ線ＸＮを介して演算増幅器回路１００に接続され、ドレインは、画素容量７０を介してＣＯＭ端子に接続される。
【００５８】
図９においてＬＣＤパネル９０２は、１本の走査線Ｙに対応する１行分のＴＦＴ群９６及び画素容量群９７しか示されていないが、通常、複数の走査線に対応する複数行のＴＦＴ群９６及び画素容量群９７を有している。
【００５９】
液晶階調電圧発生回路９４は基準電圧を発生し、Ｄ／Ａコンバータ９３におけるＲＯＭスイッチ等で構成されるデコーダ（図示なし）によって選択される。Ｄ／Ａコンバータ９３は、ラッチ回路９２からの８ビットディジタル表示信号に応じて基準電圧を選択し、Ｄ／Ａ変換した後、入力信号ＩＮＰ、ＩＮＮとして、入力端子１１、２１を介して複数の演算増幅器回路１００に供給する。演算増幅器回路１００は、出力端子３１、３２及びＴＦＴ６０を介して画素容量７０として働く液晶素子に出力信号ＯＵＴＰ、ＯＵＴＮを出力する。この際、ＴＦＴ群７０のゲートは、図示しないゲートドライバによって駆動される。
【００６０】
近年、ＬＣＤドライバの出力数は１０００チャネルを越すものまで出現してきており、電圧フォロワ接続された演算増幅器がこのチャネル数だけ必要になる。従って、演算増幅器の１個の消費電力の１０００倍が１チップとしての消費電力になる。このため、上述のように本発明の演算増幅器回路１００をＬＣＤドライバ９０１に用いることにより１チップ全体の消費電力を劇的に削減させることが可能となる。又、消費電力の増加に伴い、チップ温度がシリコンの限界の１５０℃近くになることもあるが、本発明による演算増幅器回路１００を搭載したチップは、消費電流が削減されているためチップ温度の上昇を抑制することが可能となる。
【００６１】
本願発明は、図５、図６の演算増幅器の回路例だけでなく、特にＲａｉｌ−ｔｏ−Ｒａｉｌタイプを使った場合にも効果がある。演算増幅器をＲａｉｌ−ｔｏ−Ｒａｉｌタイプにすることで、ＬＣＤドライバの特性に要求される立ち上がり／立ち下り特性の対称性や、出力偏差が改善されるという効果が期待できる。
【００６２】
２．第２の実施の形態
図１０及び図１１を参照して、第２の実施の形態における演算増幅器回路１００について説明する。第２の実施の形態では、Ｒａｉｌ−ｔｏ−Ｒａｉｌ動作を行う演算増幅器回路１００について説明する。第２の実施の形態における演算増幅器回路１００は、第１の実施の形態と同様、ＬＣＤドライバに搭載されて使用されることが好適である。
【００６３】
図１０は第２の実施の形態における正専用アンプ１の構成を示す回路図である。正専用アンプ１は、第１の実施の形態と同様に、出力段１３及び差動段１４を備える。第２の実施の形態における差動段１４は、ＮチャネルＭＯＳトランジスタＭＮ６、ＭＮ７、ＭＮ８、ＭＮ９、ＭＮ１０、ＭＮ１１、ＭＮ１２、ＰチャネルＭＯＳトランジスタＭＰ６、ＭＰ７、ＭＰ８、ＭＰ９、ＭＰ１０、ＭＰ１１、ＭＰ１２、定電流源Ｉ５、Ｉ６、Ｉ７、スイッチＳＷ５、ＳＷ６、ＳＷ７、ＳＷ８を備える。
【００６４】
ＮチャネルＭＯＳトランジスタＭＮ６、ＭＮ７は、正転入力端子（入力端子１２）及び反転入力端子に差動入力対が接続され、Ｎ受け差動対トランジスタとして機能する。詳細には、ＮチャネルＭＯＳトランジスタＭＮ７のゲートは、スイッチＳＷ７を介して入力端子１２に接続され、ＮチャネルＭＯＳトランジスタＭＮ６のゲートは、スイッチＳＷ７を介して出力端子１１に接続される。又、ＮチャネルＭＯＳトランジスタＭＮ６、ＭＮ７のソースは、定電流源Ｉ５を介して電源端子１６（負電源電圧ＶＳＳ）に共通接続される。
【００６５】
ＰチャネルＭＯＳトランジスタＭＰ６、ＭＰ７は、正転入力端子（入力端子１２）及び反転入力端子に差動入力対が接続され、Ｐ受け差動対トランジスタとして機能する。詳細には、ＰチャネルＭＯＳトランジスタＭＰ７のゲートは、スイッチＳＷ８を介して入力端子１２に接続され、ＰチャネルＭＯＳトランジスタＭＰ６のゲートは、スイッチＳＷ８を介して出力端子１１に接続される。又、ＰチャネルＭＯＳトランジスタＭＰ６、ＭＰ７のソースは、定電流源Ｉ６を介して電源端子１５（正電源電圧ＶＤＤ）に共通接続される。
【００６６】
ＰチャネルＭＯＳトランジスタＭＰ１０、ＭＰ１１のソースは電源端子１５に共通接続され、ドレインはＮ受け差動対トランジスタ（ＮチャネルＭＯＳトランジスタＭＮ６、ＭＮ７）のそれぞれのドレインに接続される。これにより、ＰチャネルＭＯＳトランジスタＭＰ１０、ＭＰ１１は、ホールデッドカスコード接続の能動負荷として機能する。
【００６７】
ＮチャネルＭＯＳトランジスタＭＮ１０、ＭＮ１１のソースは電源端子１６（負電源電圧ＶＳＳ）に共通接続され、ドレインはＮ受け差動対トランジスタ（ＰチャネルＭＯＳトランジスタＭＰ６、ＭＰ７）のそれぞれのドレインに接続される。これにより、ＮチャネルＭＯＳトランジスタＭＮ１０、ＭＮ１１は、ホールデッドカスコード接続の能動負荷として機能する。
【００６８】
ＰチャネルＭＯＳトランジスタＭＰ８、ＭＰ９のゲートはお互いに共通接続され、バイアス電圧ＢＰ２が供給される。又、ＮチャネルＭＯＳトランジスタＭＮ８、ＭＮ９のゲートはお互いに共通接続され、バイアス電圧ＢＮ２が供給される。
【００６９】
スイッチＳＷ５は、ＰチャネルＭＯＳトランジスタＭＰ１０、ＭＰ１１のドレインと、ＰチャネルＭＯＳトランジスタＭＰ８、ＭＰ９のソースとの間に接続される。スイッチＳＷ５は、ＰチャネルＭＯＳトランジスタＭＰ１０とＰチャネルＭＯＳトランジスタＭＰ８とを接続し、ＰチャネルＭＯＳトランジスタＭＰ１１とＰチャネルＭＯＳトランジスタＭＰ９とを接続したパタン１と、ＰチャネルＭＯＳトランジスタＭＰ１０とＰチャネルＭＯＳトランジスタＭＰ９とを接続し、ＰチャネルＭＯＳトランジスタＭＰ１１とＰチャネルＭＯＳトランジスタＭＰ８とを接続したパタン２とを切り替える。
【００７０】
スイッチＳＷ６は、ＮチャネルＭＯＳトランジスタＭＮ１０、ＭＮ１１のドレインと、ＮチャネルＭＯＳトランジスタＭＮ８、ＭＮ９のソースとの間に接続される。スイッチＳＷ６は、ＮチャネルＭＯＳトランジスタＭＮ１０とＮチャネルＭＯＳトランジスタＭＮ８とを接続し、ＮチャネルＭＯＳトランジスタＭＮ１１とＮチャネルＭＯＳトランジスタＭＮ９とを接続したパタン１と、ＮチャネルＭＯＳトランジスタＭＮ１０とＮチャネルＭＯＳトランジスタＭＮ９とを接続し、ＮチャネルＭＯＳトランジスタＭＮ１１とＮチャネルＭＯＳトランジスタＭＮ８とを接続したパタン２とを切り替える。
【００７１】
スイッチＳＷ７は、共通端子が入力端子１２と出力端子１１に接続され、かつブレークとメーク端子の各々がそれぞれＮ受け差動対トランジスタ（ＮチャネルＭＯＳトランジスタＭＮ６、ＭＮ７）の各々のゲートに接続される。スイッチＳＷ７は、ＮチャネルＭＯＳトランジスタＭＮ６のゲートと出力端子１１とを接続し、ＮチャネルＭＯＳトランジスタＭＮ７のゲートと入力端子１１とを接続するパタン１と、ＮチャネルＭＯＳトランジスタＭＮ６のゲートと入力端子１２とを接続し、ＮチャネルＭＯＳトランジスタＭＮ７のゲートと出力端子１１とを接続するパタン２とを切り替える。
【００７２】
スイッチＳＷ８は、共通端子が入力端子１２と出力端子１１に接続され、かつブレークとメーク端子の各々がそれぞれＰ受け差動対トランジスタ（ＰチャネルＭＯＳトランジスタＭＰ６、ＭＰ７）の各々のゲートに接続される。スイッチＳＷ８は、ＰチャネルＭＯＳトランジスタＭＰ６のゲートと出力端子１１とを接続し、ＰチャネルＭＯＳトランジスタＭＰ７のゲートと入力端子１１とを接続するパタン１と、ＰチャネルＭＯＳトランジスタＭＰ６のゲートと入力端子１２とを接続し、ＰチャネルＭＯＳトランジスタＭＰ７のゲートと出力端子１１とを接続するパタン２とを切り替える。
【００７３】
定電流源Ｉ５は、Ｎ受け差動対トランジスタ（ＮチャネルＭＯＳトランジスタＭＮ６、ＭＮ７）の共通に接続されたソースと電源端子１６（負電源電圧ＶＳＳ）との間に接続される。定電流源Ｉ６は、Ｐ受け差動対トランジスタ（ＰチャネルＭＯＳトランジスタＭＰ６、ＭＰ７）の共通に接続されたソースと電源端子１５（正電源電圧ＶＤＤ）との間に接続される。
【００７４】
定電流源Ｉ７の一端は、ＰチャネルＭＯＳトランジスタＭＰ８のドレインとＰチャネルＭＯＳトランジスタＭＰ１０、ＭＰ１１のゲートとに共通接続され、他端はＮチャネルＭＯＳトランジスタＭＮ８のドレインとＮチャネルＭＯＳトランジスタＭＮ１０、ＭＮ１１のゲートとに共通接続される。これにより、定電流源Ｉ７は、浮遊電流源として機能する。
【００７５】
ＮチャネルＭＯＳトランジスタＭＮ１２のドレインはＰチャネルＭＯＳトランジスタＭＰ９のドレイン及び後述するＮチャネルＭＯＳトランジスタＭＮ１３のゲートに接続され、ソースはＮチャネルＭＯＳトランジスタＭＮ９のドレインに接続される。又、ＮチャネルＭＯＳトランジスタＭＮ１２のゲートには、バイアス電圧ＢＮ１が供給される。このような接続により、ＮチャネルＭＯＳトランジスタＭＮ１２は、ＮチャネルＭＯＳトランジスタＭＮ１３のアイドリング電流を決定する。
【００７６】
ＰチャネルＭＯＳトランジスタＭＰ１２のドレインはＮチャネルＭＯＳトランジスタＭＮ９のドレイン及び後述するＰチャネルＭＯＳトランジスタＭＰ１３のゲートに接続され、ソースはＰチャネルＭＯＳトランジスタＭＰ９のドレインに接続される。又、ＰチャネルＭＯＳトランジスタＭＰ１２のゲートには、バイアス電圧ＢＰ１が供給される。このような接続により、ＰチャネルＭＯＳトランジスタＭＰ１２は、出力段１３におけるＰチャネルＭＯＳトランジスタＭＰ１３のアイドリング電流を決定する。
【００７７】
第２の実施の形態における出力段１３は、ＰチャネルＭＯＳトランジスタＭＰ１３、ＮチャネルＭＯＳトランジスタＭＮ１３、容量Ｃ３、Ｃ４を備える。
【００７８】
ＰチャネルＭＯＳトランジスタＭＰ１３のゲートは、ＰチャネルＭＯＳトランジスタＭＰ９のドレインに接続され、ソースは電源端子１５（正電源電圧ＶＤＤ）に接続され、ドレインは出力端子１１に接続される。ＮチャネルＭＯＳトランジスタＭＮ１３のゲートは、ＮチャネルＭＯＳトランジスタＭＮ９のドレインに接続され、ソースは電源端子１７（電源電圧ＶＭＬ）に接続され、ドレインは出力端子１１に接続される。
【００７９】
容量Ｃ３の一端は、ＰチャネルＭＯＳトランジスタＭＰ９のソースに接続され、他端は出力端子１１に接続される。これにより、容量Ｃ３は位相補償容量として機能する。同様に、容量Ｃ４の一端は、ＮチャネルＭＯＳトランジスタＭＮ９のソースに接続され、他端は出力端子１１に接続される。これにより、容量Ｃ４は位相補償容量として機能する。
【００８０】
図１０を参照して、第２の実施の形態における正専用アンプ１の動作を説明する。入力側（差動段１４）におけるＲａｉｌ−ｔｏ−Ｒａｉｌの動作に関して説明を行う。ＰチャネルＭＯＳトランジスタＭＰ６、ＭＰ７の差動対が動作しない電源電圧範囲では、ＮチャネルＭＯＳトランジスタＭＮ６、ＭＮ７の差動対が動作し、逆にＮチャネルＭＯＳトランジスタＭＮ６、ＭＮ７の差動対が動作しない電源電圧範囲では、ＰチャネルＭＯＳトランジスタＭＰ６、ＭＰ７の差動対が動作する。結果として、全電源電圧の入力範囲で動作する差動段を得ることが可能となる。すなわち入力差動段においてはＲａｉｌ−ｔｏ−Ｒａｉｌの特性が実現される。しかし、出力電圧範囲に関してはＲａｉｌ−ｔｏ−Ｒａｉｌの特性とはならない。これに関しては、次に述べる。
【００８１】
電源電圧ＶＭＬが正電源電圧ＶＤＤの約１／２（ＶＤＤ／２）である場合、出力段１３の出力電圧範囲としてはＶＤＤ／２＋０．２Ｖ〜ＶＤＤ−０．２Ｖレベルとなる。この電圧範囲は、ＬＣＤドライバとして使用される正専用アンプに要求される出力特性を充分満足する。
【００８２】
ＰチャネルＭＯＳトランジスタＭＰ９のソースとドレイン間電圧と、ＮチャネルＭＯＳトランジスタＭＮ９のソースとドレイン間電圧とは約ＶＤＤ／２程度の差がある。しかし、これらＰチャネルＭＯＳトランジスタＭＰ９とＮチャネルＭＯＳトランジスタＭＮ９は、各々ゲート接地動作をしているので出力インピーダンスが非常に高い。よって、前述した電位差による各々のドレイン電流誤差は非常に小さく、電源電圧ＶＭＬによる入力特性への影響は非常に小さい。
【００８３】
又、第２の実施の形態における正専用アンプ１をＬＣＤドライバの正専用の出力アンプに応用した場合、システム構成上、振幅差偏差という規格を満足させるにはオフセットキャンセル回路（スイッチＳＷ５〜ＳＷ８）は必須となる。図１０を参照して、正専用アンプ１におけるオフセットキャンセル動作に関して説明する。ここで、スイッチＳＷ５〜ＳＷ８は全て連動して動作するものとする。すなわち、スイッチＳＷ５〜ＳＷ８によって切り替えられる状態は上述のパタン１とパタン２の２つのみである。
【００８４】
スイッチＳＷ５によって、ＰチャネルＭＯＳトランジスタＭＰ１０、ＭＰ１１で構成される能動負荷の閾値電圧（ＶＴ）バラツキで生じるオフセット電圧を切り替えることが可能である。同様にして、スイッチＳＷ６によってＮチャネルＭＯＳトランジスタＭＮ１０とＭＮ１１で構成される能動負荷の閾値電圧（ＶＴ）バラツキで生じるオフセット電圧を切り替えることが可能である。
【００８５】
又、スイッチＳＷ７によって、ＮチャネルＭＯＳトランジスタＭＮ６、ＭＮ７で構成されるＮ受け差動対トランジスタの閾値電圧（ＶＴ）バラツキで生じるオフセット電圧を切り替えることが可能である。同様にして、スイッチＳＷ８によって、ＰチャネルＭＯＳトランジスタＭＰ６、ＭＰ７で構成されるＰ受け差動対トランジスタの閾値電圧（ＶＴ）バラツキで生じるオフセット電圧を切り替えることが可能である。
【００８６】
第２の実施の形態における正専用アンプ１のオフセット電圧のほとんどは、（１）ＰチャネルＭＯＳトランジスタＭＰ１０、ＭＰ１１で構成される能動負荷の閾値電圧（ＶＴ）バラツキと、（２）ＮチャネルＭＯＳトランジスタＭＮ１０、ＭＮ１１で構成される能動負荷の閾値電圧（ＶＴ）バラツキと、（３）ＮチャネルＭＯＳトランジスタＭＮ６、ＭＮ７で構成されるＮ受け差動対トランジスタの閾値電圧（ＶＴ）バラツキと、（４）ＰチャネルＭＯＳトランジスタＭＰ６、ＭＰ７で構成されるＰ受け差動対トランジスタの閾値電圧（ＶＴ）バラツキの４つのばらつき要因で決まる。従って、これら４つの要因から発生するオフセット電圧は、上述したようにスイッチＳＷ５〜ＳＷ８を切り替えることにより理想電圧に対し各々逆の極性に供給される。すなわちこれら４つの要因で発生するオフセット電圧をＶｏｓ、入力信号ＩＮＰの電圧値（入力電圧）をＶｉｎ、出力信号ＯＵＴＰの電圧値（出力電圧）をＶｏｕｔとすると、スイッチを切り替える毎に出力電圧Ｖｏｕｔは、Ｖｏｕｔ＝Ｖｏｕｔ±Ｖｏｓとなる。ここで「±」で示した極性は、スイッチの２つの状態により、一方のスイッチ状態の時に「＋」、他方のスイッチ状態の時に「−」になる。この極性は、元々アンプがもつオフセット電圧により異なる。
【００８７】
次に、浮遊定電流源として機能する定電流源Ｉ１０について説明する。浮遊定電流源の設定値を以下のように求める。まず、とＰチャネルＭＯＳトランジスタＭＰ１２とＰチャネルＭＯＳトランジスタＭＰ１３のゲートとソース間電圧の和は、バイアス電圧ＢＰ３、ＢＮ３（ＶＢＰ１）に等しいことから、（１）式が成り立つ。
【数１】
2009194485.tif 000003
ただし、ＰチャネルＭＯＳトランジスタＭＰ７のゲートとソース間の電圧をＶＧＳ（ＭＰ７）、ＰチャネルＭＯＳトランジスタＭＰ８のゲートとソース間の電圧をＶＧＳ（ＭＰ８）とする。
又、ゲートとソース間電圧は次式で示される。すなわち、
【数２】
2009194485.tif 000004
ただし、ゲート幅をＷ、ゲート長をＬ、移動度をμ、単位当たりのゲート酸化膜容量をＣｏ、閾値電圧をＶＴ、ドレイン電流をＩＤ、β＝（Ｗ／Ｌ）μＣｏとする。
【００８８】
差動対トランジスタ（ＮチャネルＭＯＳトランジスタＭＮ６、ＭＮ７）がアンプ動作している場合、両方のドレイン電流は等しい。従って、ＮチャネルＭＯＳトランジスタＭＮ６、ＭＮ７の各々のドレイン電流は定電流源Ｉ７からの電流の１／２（Ｉ７／２）となる。そして一般的には浮遊電流源を構成しているＰチャネルＭＯＳトランジスタＭＰ１２とＮチャネルＭＯＳトランジスタＭＮ１２のドレイン電流が等しくなるようにバイアス電圧ＢＰ１が設定されることが好ましい。ここで、出力段１３におけるＰチャネルＭＯＳトランジスタのＭＰ１３のアイドリング電流をＩｉｄｌｅ（ＭＰ８）とすると、アイドリング電流Ｉｉｄｌｅ（ＭＰ８）は、（３）式となる。
【数３】
2009194485.tif 000005
ただし、ＰチャネルＭＯＳトランジスタＭＰ７のβをβ（ＭＰ７）、ＰチャネルＭＯＳトランジスタＭＰ８のβをβ（ＭＰ８）とする。ここではバイアス電圧ＢＰ１を発生する電源回路の詳細な回路は示さないが（３）式をＩｉｄｌｅ（ＭＰ８）について解くことが可能である。
【００８９】
同様にして、浮遊電流源を構成しているＮチャネルＭＯＳトランジスタＭＮ１２とＰチャネルＭＯＳトランジスタＭＰ１２のドレイン電流が等しくなるようにバイアス電圧ＢＮ１が設定されることが好ましい。以上のようにして、浮遊定電流源が設定される。
【００９０】
ここで、バイアス電圧ＢＮ１を供給する定電圧源（Ｖ（ＢＮ１））とバイアス電圧ＢＮ１を供給する定電圧源（Ｖ（ＢＰ１））は２個のＭＯＳトランジスタと定電流源を使って構成することにより素子バラツキによる変動に強くなる。その理由は、（３）式の左辺のＶ（ＢＰ１）の式に右辺と同じ「２ＶＴ」という項がでるため、この項が左辺と右辺で消去されるためである。
【００９１】
図１１は第２の実施の形態における負専用アンプ２の構成を示す回路図である。負専用アンプ２は、第２の実施の形態と同様に、出力段２３及び差動段２４を備える。第２の実施の形態における差動段２４は、ＮチャネルＭＯＳトランジスタＭＮ１４、ＭＮ１５、ＭＮ１６、ＭＮ１７、ＭＮ１８、ＭＮ１９、ＭＮ２０、ＰチャネルＭＯＳトランジスタＭＰ１４、ＭＰ１５、ＭＰ１６、ＭＰ１７、ＭＰ１８、ＭＰ１９、ＭＰ２０、定電流源Ｉ８、Ｉ９、Ｉ１０、スイッチＳＷ９、ＳＷ１０、ＳＷ１１、ＳＷ１２を備える。
【００９２】
ＮチャネルＭＯＳトランジスタＭＮ１４、ＭＮ１５は、正転入力端子（入力端子２２）および反転入力端子に差動入力対が接続され、Ｎ受け差動対トランジスタとして機能する。詳細には、ＮチャネルＭＯＳトランジスタＭＮ１５のゲートは、スイッチＳＷ１１を介して入力端子２２に接続され、ＮチャネルＭＯＳトランジスタＭＮ１４のゲートは、スイッチＳＷ１１を介して出力端子２１に接続される。又、ＮチャネルＭＯＳトランジスタＭＮ１４、ＭＮ１５のソースは、定電流源Ｉ８を介して電源端子２６（負電源電圧ＶＳＳ）に共通接続される。
【００９３】
ＰチャネルＭＯＳトランジスタＭＰ１４、ＭＰ１５は、正転入力端子（入力端子２２）および反転入力端子に差動入力対が接続され、Ｐ受け差動対トランジスタとして機能する。詳細には、ＰチャネルＭＯＳトランジスタＭＰ１５のゲートは、スイッチＳＷ１２を介して入力端子２２に接続され、ＰチャネルＭＯＳトランジスタＭＰ１４のゲートは、スイッチＳＷ１２を介して出力端子２１に接続される。又、ＰチャネルＭＯＳトランジスタＭＰ１４、ＭＰ１５のソースは、定電流源Ｉ９を介して電源端子２５（正電源電圧ＶＤＤ）に共通接続される。
【００９４】
ＰチャネルＭＯＳトランジスタＭＰ１８、ＭＰ１９のソースは電源端子２５に共通接続され、ドレインはＮ受け差動対トランジスタ（ＮチャネルＭＯＳトランジスタＭＮ１４、ＭＮ１５）のそれぞれのドレインに接続される。これにより、ＰチャネルＭＯＳトランジスタＭＰ１８、ＭＰ１９は、ホールデッドカスコード接続の能動負荷として機能する。
【００９５】
ＮチャネルＭＯＳトランジスタＭＮ１８、ＭＮ１９のソースは電源端子２６（負電源電圧ＶＳＳ）に共通接続され、ドレインはＮ受け差動対トランジスタ（ＰチャネルＭＯＳトランジスタＭＰ１４、ＭＰ１５）のそれぞれのドレインに接続される。これにより、ＮチャネルＭＯＳトランジスタＭＮ１８、ＭＮ１９は、ホールデッドカスコード接続の能動負荷として機能する。
【００９６】
ＰチャネルＭＯＳトランジスタＭＰ１６、ＭＰ１７のゲートはお互いに共通接続され、バイアス電圧ＢＰ４が供給される。又、ＮチャネルＭＯＳトランジスタＭＮ１６、ＭＮ１７のゲートはお互いに共通接続され、バイアス電圧ＢＮ４が供給される。
【００９７】
スイッチＳＷ９は、ＰチャネルＭＯＳトランジスタＭＰ１８、ＭＰ１９のドレインと、ＰチャネルＭＯＳトランジスタＭＰ１６、ＭＰ１７のソースとの間に接続される。スイッチＳＷ９は、ＰチャネルＭＯＳトランジスタＭＰ１８とＰチャネルＭＯＳトランジスタＭＰ１６とを接続し、ＰチャネルＭＯＳトランジスタＭＰ１９とＰチャネルＭＯＳトランジスタＭＰ１７とを接続したパタン１と、ＰチャネルＭＯＳトランジスタＭＰ１８とＰチャネルＭＯＳトランジスタＭＰ１７とを接続し、ＰチャネルＭＯＳトランジスタＭＰ１９とＰチャネルＭＯＳトランジスタＭＰ１６とを接続したパタン２とを切り替える。
【００９８】
スイッチＳＷ１０は、ＮチャネルＭＯＳトランジスタＭＮ１８、ＭＮ１９のドレインと、ＮチャネルＭＯＳトランジスタＭＮ１６、ＭＮ１７のソースとの間に接続される。スイッチＳＷ１０は、ＮチャネルＭＯＳトランジスタＭＮ１８とＮチャネルＭＯＳトランジスタＭＮ１６とを接続し、ＮチャネルＭＯＳトランジスタＭＮ１９とＮチャネルＭＯＳトランジスタＭＮ１７とを接続したパタン１と、ＮチャネルＭＯＳトランジスタＭＮ１８とＮチャネルＭＯＳトランジスタＭＮ１７とを接続し、ＮチャネルＭＯＳトランジスタＭＮ１９とＮチャネルＭＯＳトランジスタＭＮ１６とを接続したパタン２とを切り替える。
【００９９】
スイッチＳＷ１１は、共通端子が入力端子２２と出力端子２１に接続され、かつブレークとメーク端子の各々がそれぞれＮ受け差動対トランジスタ（ＮチャネルＭＯＳトランジスタＭＮ１４、ＭＮ１５）の各々のゲートに接続される。スイッチＳＷ１１は、ＮチャネルＭＯＳトランジスタＭＮ１４のゲートと出力端子２１とを接続し、ＮチャネルＭＯＳトランジスタＭＮ１５のゲートと入力端子２１とを接続するパタン１と、ＮチャネルＭＯＳトランジスタＭＮ１４のゲートと入力端子２２とを接続し、ＮチャネルＭＯＳトランジスタＭＮ１５のゲートと出力端子２１とを接続するパタン２とを切り替える。
【０１００】
スイッチＳＷ１２は、共通端子が入力端子２２と出力端子２１に接続され、かつブレークとメーク端子の各々がそれぞれＰ受け差動対トランジスタ（ＰチャネルＭＯＳトランジスタＭＰ１４、ＭＰ１５）の各々のゲートに接続される。スイッチＳＷ１２は、ＰチャネルＭＯＳトランジスタＭＰ１４のゲートと出力端子２１とを接続し、ＰチャネルＭＯＳトランジスタＭＰ１５のゲートと入力端子２１とを接続するパタン１と、ＰチャネルＭＯＳトランジスタＭＰ１４のゲートと入力端子２２とを接続し、ＰチャネルＭＯＳトランジスタＭＰ１５のゲートと出力端子２１とを接続するパタン２とを切り替える。
【０１０１】
定電流源Ｉ８は、Ｎ受け差動対トランジスタ（ＮチャネルＭＯＳトランジスタＭＮ１４、ＭＮ１５）の共通に接続されたソースと電源端子２６（負電源電圧ＶＳＳ）との間に接続される。定電流源Ｉ９は、Ｐ受け差動対トランジスタ（ＰチャネルＭＯＳトランジスタＭＰ１４、ＭＰ１５）の共通に接続されたソースと電源端子２５（正電源電圧ＶＤＤ）との間に接続される。
【０１０２】
定電流源Ｉ１０の一端は、ＰチャネルＭＯＳトランジスタＭＰ１６のドレインとＰチャネルＭＯＳトランジスタＭＰ１８、ＭＰ１９のゲートとに共通接続され、他端はＮチャネルＭＯＳトランジスタＭＮ１６のドレインとＮチャネルＭＯＳトランジスタＭＮ１８、ＭＮ１９のゲートとに共通接続される。これにより、定電流源Ｉ１０は、浮遊電流源として機能する。
【０１０３】
ＮチャネルＭＯＳトランジスタＭＮ２０のドレインはＰチャネルＭＯＳトランジスタＭＰ１７のドレイン及び後述するＮチャネルＭＯＳトランジスタＭＮ２１のゲートに接続され、ソースはＮチャネルＭＯＳトランジスタＭＮ１７のドレインに接続される。又、ＮチャネルＭＯＳトランジスタＭＮ２０のゲートには、バイアス電圧ＢＮ３が供給される。このような接続により、ＮチャネルＭＯＳトランジスタＭＮ２０は、ＮチャネルＭＯＳトランジスタＭＮ２１のアイドリング電流を決定する。
【０１０４】
ＰチャネルＭＯＳトランジスタＭＰ２０のドレインはＮチャネルＭＯＳトランジスタＭＮ１７のドレイン及び後述するＰチャネルＭＯＳトランジスタＭＰ２１のゲートに接続され、ソースはＰチャネルＭＯＳトランジスタＭＰ１７のドレインに接続される。又、ＰチャネルＭＯＳトランジスタＭＰ２０のゲートには、バイアス電圧ＢＰ３が供給される。このような接続により、ＰチャネルＭＯＳトランジスタＭＰ２０は、出力段１３におけるＰチャネルＭＯＳトランジスタＭＰ２１のアイドリング電流を決定する。
【０１０５】
第２の実施の形態における出力段１３は、ＰチャネルＭＯＳトランジスタＭＰ２１、ＮチャネルＭＯＳトランジスタＭＮ２１、容量Ｃ５、Ｃ６を備える。
【０１０６】
ＰチャネルＭＯＳトランジスタＭＰ２１のゲートは、ＰチャネルＭＯＳトランジスタＭＰ１７のドレインに接続され、ソースは電源端子２５（正電源電圧ＶＤＤ）に接続され、ドレインは出力端子２１に接続される。ＮチャネルＭＯＳトランジスタＭＮ２１のゲートは、ＮチャネルＭＯＳトランジスタＭＮ１７のドレインに接続され、ソースは電源端子２７（電源電圧ＶＭＨ）に接続され、ドレインは出力端子２１に接続される。
【０１０７】
容量Ｃ５の一端は、ＰチャネルＭＯＳトランジスタＭＰ１７のソースに接続され、他端は出力端子２１に接続される。これにより、容量Ｃ５は位相補償容量として機能する。同様に、容量Ｃ６の一端は、ＮチャネルＭＯＳトランジスタＭＮ１７のソースに接続され、他端は出力端子２１に接続される。これにより、容量Ｃ６は位相補償容量として機能する。
【０１０８】
図１１を参照して、第２の実施の形態における負専用アンプ２の動作を説明する。入力側（差動段２４）におけるＲａｉｌ−ｔｏ−Ｒａｉｌの動作に関して説明を行う。ＰチャネルＭＯＳトランジスタＭＰ１４、ＭＰ１５の差動対が動作しない電源電圧範囲では、ＮチャネルＭＯＳトランジスタＭＮ１４、ＭＮ１５の差動対が動作し、逆にＮチャネルＭＯＳトランジスタＭＮ１４、ＭＮ１５の差動対が動作しない電源電圧範囲では、ＰチャネルＭＯＳトランジスタＭＰ１４、ＭＰ１５の差動対が動作する。結果として、全電源電圧の入力範囲で動作する差動段を得ることが可能となる。すなわち入力差動段においてはＲａｉｌ−ｔｏ−Ｒａｉｌの特性が実現される。しかし、出力電圧範囲に関してはＲａｉｌ−ｔｏ−Ｒａｉｌの特性とはならない。これに関しては、次に述べる。
【０１０９】
電源電圧ＶＭＨが正電源電圧ＶＤＤの約１／２（ＶＤＤ／２）である場合、出力段２３の出力電圧範囲としてはＶＳＳ＋０．２Ｖ〜ＶＤＤ／２−０．２Ｖレベルとなる。この電圧範囲は、ＬＣＤドライバとして使用される負専用アンプに要求される出力特性を充分満足する。
【０１１０】
ＰチャネルＭＯＳトランジスタＭＰ１７のソースとドレイン間電圧と、ＮチャネルＭＯＳトランジスタＭＮ１７のソースとドレイン間電圧とは約ＶＤＤ／２程度の差がある。しかし、これらＰチャネルＭＯＳトランジスタＭＰ１７とＮチャネルＭＯＳトランジスタＭＮ１７は、各々ゲート接地動作をしているので出力インピーダンスが非常に高い。よって、前述した電位差による各々のドレイン電流誤差は非常に小さく、電源電圧ＶＭＨによる入力特性への影響は非常に小さい。
【０１１１】
又、第２の実施の形態における負専用アンプ２をＬＣＤドライバの正専用の出力アンプに応用した場合、システム構成上、振幅差偏差という規格を満足させるにはオフセットキャンセル回路は必須となる。図１１を参照して、このオフセットキャンセルに関して説明する。ここで、スイッチＳＷ９〜ＳＷ１２は全て連動して動作するものとする。すなわち、スイッチＳＷ９〜ＳＷ１２によって切り替えられる状態は上述のパタン１とパタン２の２つのみである。
【０１１２】
スイッチＳＷ９によって、ＰチャネルＭＯＳトランジスタＭＰ１８、ＭＰ１９で構成される能動負荷の閾値電圧（ＶＴ）バラツキで生じるオフセット電圧を切り替えることが可能である。同様にして、スイッチＳＷ１０によってＮチャネルＭＯＳトランジスタＭＮ１８とＭＮ１９で構成される能動負荷の閾値電圧（ＶＴ）バラツキで生じるオフセット電圧を切り替えることが可能である。
【０１１３】
又、スイッチＳＷ１１によって、ＮチャネルＭＯＳトランジスタＭＮ１４、ＭＮ１５で構成されるＮ受け差動対トランジスタの閾値電圧（ＶＴ）バラツキで生じるオフセット電圧を切り替えることが可能である。同様にして、スイッチＳＷ１２によって、ＰチャネルＭＯＳトランジスタＭＰ１４、ＭＰ１５で構成されるＰ受け差動対トランジスタの閾値電圧（ＶＴ）バラツキで生じるオフセット電圧を切り替えることが可能である。
【０１１４】
第２の実施の形態における負専用アンプ２のオフセット電圧のほとんどは、（１）ＰチャネルＭＯＳトランジスタＭＰ１８、ＭＰ１９で構成される能動負荷の閾値電圧（ＶＴ）バラツキと、（２）ＮチャネルＭＯＳトランジスタＭＮ１８、ＭＮ１９で構成される能動負荷の閾値電圧（ＶＴ）バラツキと、（３）ＮチャネルＭＯＳトランジスタＭＮ１４、ＭＮ１５で構成されるＮ受け差動対トランジスタの閾値電圧（ＶＴ）バラツキと、（４）ＰチャネルＭＯＳトランジスタＭＰ１４、ＭＰ１５で構成されるＰ受け差動対トランジスタの閾値電圧（ＶＴ）バラツキの４つのばらつき要因で決まる。従って、これら４つの要因から発生するオフセット電圧は、上述したようにスイッチＳＷ９〜ＳＷ１２を切り替えることにより理想電圧に対し各々逆の極性に供給される。すなわちこれら４つの要因で発生するオフセット電圧をＶｏｓ、入力信号ＩＮＮの電圧値（入力電圧）をＶｉｎ、出力信号ＯＵＴＮの電圧値（出力電圧）をＶｏｕｔとすると、スイッチを切り替える毎に出力電圧Ｖｏｕｔは、Ｖｏｕｔ＝Ｖｏｕｔ±Ｖｏｓとなる。ここで「±」で示した極性は、スイッチの２つの状態により、一方のスイッチ状態の時に「＋」、他方のスイッチ状態の時に「−」になる。この極性は、元々アンプがもつオフセット電圧により異なる。
【０１１５】
以上のように、第２の実施の形態における演算増幅器回路１００は、第１の実施の形態と同様に、出力電圧範囲を変更することによって消費電力が低減されるとともに、Ｒａｉｌ−ｔｏ−Ｒａｉｌ動作によって、ＬＣＤドライバの特性として要求される立ち上がり／立ち下り特性の対称性や、出力偏差が改善される。尚、電源電圧ＶＭＬ、ＶＭＨの値は、第１の実施の形態と同様な値が設定されることが好ましい。又、負専用アンプ２におけるオフセットキャンセル動作は、正専用アンプ１と同様なので詳細な説明は省略する。
【０１１６】
以上のように、本発明は、ＬＣＤドライバにおける正側アンプと負側アンプをそれぞれ専用に設計される方式において、アンプを差動段と出力段の２つに分解し、正側アンプ（正専用アンプ１）は差動段１４を最大電圧の負電源電圧ＶＳＳから正電源電圧ＶＤＤの間で動作させ、出力段１３を負電源電圧ＶＳＳより高い電源電圧ＶＭＬから正電源電圧ＶＤＤの間で動作させる。負側アンプ（負専用アンプ２）は正側アンプと同様に差動段２４を最大電圧の負電源電圧ＶＳＳから正電源電圧ＶＤＤの間で動作させ、出力段２３を正電源電圧ＶＤＤより低い電源電圧ＶＭＨから負電源電圧ＶＳＳで動作させる。これにより、演算増幅器１、２、特に出力段１３、２３の消費電力を低減することができる。
【０１１７】
又、出力段１３、２３への電源電圧範囲と、入力差動段回路１４、２４への電源電圧範囲をそれぞれ任意に変更できることから、演算増幅器１、２の入力特性と、出力特性とをそれぞれ任意に変更することができる。このため、入力特性を要求特性を満たすようにしながら、出力段１３、２３の電源電圧範囲を変更して、出力段１３、２３の消費電力を低減させることが可能となる。
【０１１８】
以上、本発明の実施の形態を詳述してきたが、具体的な構成は上記実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。例えば、電源電圧ＶＭＬと電源電圧ＶＭＨは同電圧でも構わない。この場合、図８に示すように、電源端子１７と電源端子２７が共通に接続され、電源電圧ＶＭＬ（ＶＭＨ）として、正電源電圧ＶＤＤの１／２（ＶＤＤ／２）が供給される。これにより、出力段１３、２３の消費電力を約半分に削減しつつ演算増幅器１、２に接続する電源を１つ削減することができる。
【図面の簡単な説明】
【０１１９】
【図１】図１は、従来技術による演算増幅器回路の電源構成を示す回路図である。
【図２】図２は、従来技術による正極側の演算増幅器の構成を示す回路図である。
【図３】図３は、従来技術による負極側の演算増幅器の構成を示す回路図である。
【図４】図４は、本発明による演算増幅器回路の実施の形態における電源構成を示す回路図である。
【図５】図５は、本発明による正極側の演算増幅器の第１の実施の形態における構成を示す回路図である。
【図６】図６は、本発明による負極側の演算増幅器の第１の実施の形態における構成を示す回路図である。
【図７】図７は、従来と本発明の消費電力比較を表すグラフである。
【図８】図８は、本発明による演算増幅器回路の実施の形態の変形例における電源構成を示す回路図である。
【図９】図９は、本発明による表示装置の構成を示す図である。
【図１０】図１０は、本発明による正極側の演算増幅器の第２の実施の形態における構成を示す回路図である。
【図１１】図１１は、本発明による負極側の演算増幅器の第２の実施の形態における構成を示す回路図である。
【符号の説明】
【０１２０】
１００：演算増幅器回路
１、２：演算増幅器
３：クロススイッチ
１１、２１、３１、３２：出力端子
１２、２２：入力端子
１３、２３：出力段
１４、２４：入力差動段
１５、１６、１７、２５、２６、２７：電源端子
ＭＰ１〜ＭＰ２１：ＰチャネルＭＯＳトランジスタ
ＭＮ１〜ＭＮ２１：ＮチャネルＭＯＳトランジスタ
ＳＷ１〜ＳＷ１２：スイッチ
Ｉ１〜Ｉ１０：定電流源
Ｃ１〜Ｃ６：容量
Ｒ１、Ｒ２：抵抗
ＶＤＤ：正電源電圧
ＶＳＳ：負電源電圧
ＶＭＬ、ＶＭＨ：電源電圧
ＩＮＰ、ＩＮＮ：入力信号
ＯＵＴＰ、ＯＵＴＮ：出力信号
【図１】
2009194485.tif 000006
【図２】
2009194485.tif 000007
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2009194485.tif 000014
【図１０】
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【図１１】
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