(57)【要約】      （修正有）【課題】新しいダブルゲートトランジスタ構造の提供。【解決手段】支持体と、少なくとも一つのマルチブランチチャネルを形成し、多数の分離した平行な半導体ロッドを含むのに適し、支持体の主平面に対し直交する平面に位置し、ロッドが、トランジスタのソース領域を形成するのに適した第一のブロックと、トランジスタのドレイン領域を形成するのに適した第二のブロックとを連結する構造と、前記半導体ロッドの側面に対向する前記構造の一方側に位置する第一のゲート電極１５２と、第一のゲートから分離し、ロッドの反対側面に対向する構造の他方側に位置する第二のゲート電極１５４と、を含み、半導体ロッドおよび半導体ロッド間に位置する一つまたは複数の分離ロッドが第一のゲート電極と第二のゲート電極とを分離する、ダブルゲートトランジスタマイクロ電子デバイス。【選択図】図２
2009088533.tif 000002
【特許請求の範囲】
【請求項１】
−支持体と、
−少なくとも一つのマルチブランチチャネルを形成し、多数の分離した平行な半導体ロッド（１０６１、１０６２）を含むのに適し、支持体の主平面に対し直交する平面に位置し、ロッドが、トランジスタのソース領域を形成するのに適した第一のブロックと、トランジスタのドレイン領域を形成するのに適した第二のブロックとを連結する構造と、
−前記半導体ロッドの側面に対向する前記構造の一方側に位置する第一のゲート電極（１５２）と、
−第一のゲートから分離し、ロッドの反対側面に対向する構造の他方側に位置する第二のゲート電極（１５４）と、
を含み、
半導体ロッドおよび半導体ロッド（１０６１、１０６２）間に位置する一つまたは複数の分離ロッド（１４０ａ）が第一のゲート電極と第二のゲート電極とを分離し、
半導体ロッド（１０６１、１０６２）の限界寸法Wsiと分離ロッド（１４０ａ）の限界寸法Wesの間の比が、あらかじめ定めた最大閾値（DIBLmax）より小さいDIBLファクターを前記マイクロ電子デバイスに与え、および／または、二つのゲート電極（１５２、１５４）の間の、あらかじめ定めた最小カップリングファクター（α0）を超える少なくとも一つのカップリングファクターを前記マイクロ電子デバイスに与える、
ダブルゲートトランジスタマイクロ電子デバイス。
【請求項２】
半導体ロッド間に位置する分離ロッド（１４０ａ）が、半導体ロッドの限界寸法Wsiより小さい限界寸法Wesを有する、
請求項１に記載のマイクロ電子デバイス。
【請求項３】
分離ロッド（１４０ａ）は、Wsiを半導体ロッドの限界寸法とした場合、0.2×WsiとWsiの間の限界寸法Wesを有する、
請求項１または2に記載のマイクロ電子デバイス。
【請求項４】
半導体ロッドは、Wsi／tsiが0.5と2.5の間を占めるような限界寸法Wsiと厚みtsiとを有し得る、
請求項１〜３のいずれか１項に記載のマイクロ電子デバイス。
【請求項５】
半導体ロッド（１０６１、１０６２）が、5と100nmの間の限界寸法を有する、
請求項１〜４のいずれか１項に記載のマイクロ電子デバイス。
【請求項６】
第一の電極（１５２）と第二の電極（１５４）が、前記マルチブランチチャネル構造に位置する分離マスク（１４０ｂ）のブロックにより、さらに分離される、
請求項１〜５のいずれか１項に記載のマイクロ電子デバイス。
【請求項７】
少なくとも一つの分離ロッド（１４０ｃ）が、支持体から半導体ロッド（１０６１、１０６２）を分離する、
請求項１〜６のいずれか１項に記載のマイクロ電子デバイス。
【請求項８】
下記ステップを含むダブルゲートトランジスタマイクロ電子デバイスの製造方法。
−支持体上の薄膜スタック（１０４１、１０６１、１０４２、１０６２、１０４３）からの、少なくとも一つの第一の半導体材料をベースとする層（１０４１、１０４２、１０４３）と、少なくとも一つの前記第一の半導体材料とは異なる第二の半導体材料（１０６１、１０６２）をベースとする層とを交互に含み、多数の連続的な半導体ロッドが支持体の主平面に直交する方向に挿入配置されたスタックの形成、
−第一の半導体材料をベースとするロッド（１０４１、１０４２、１０４３）の除去、
−ロッド（１０６１、１０６２）の間での第一の半導体をベースとする一つまたは複数の分離ロッド（１４０ａ）の形成、
−ロッドの側面に対向する第一のゲート（１５２）と、第一のゲートから分離しロッドの他の側面に対向する第二のゲート（１５４）の形成、半導体ロッドおよび分離ロッドは、第一のゲートおよび第二のゲートを分離する。
【請求項９】
前記分離ロッド（１４０ａ）の形成は、下記ステップを含む、請求項８に記載のダブルゲートトランジスタマイクロ電子デバイスの製造方法。
−第二の半導体材料をベースとするロッド（１０６１、１０６２）の周囲への少なくとも一つの第一の誘電材料（１３０）の蒸着、
−少なくとも一つの第二の誘電材料（１３２）の蒸着、
−第一の誘電材料に関する第二の誘電材料の選択的部分的除去。
【請求項１０】
半導体ロッドの間に位置する分離ロッド（１４０ａ）が、半導体ロッドの限界寸法Wsiより小さい限界寸法Wesを有するように形成される、
請求項８または９に記載のダブルゲートトランジスタマイクロ電子デバイスの製造方法。
【請求項１１】
分離ロッド（１４０ａ）は、Wsiを半導体ロッドの限界寸法とした場合、0.2×Wsiと1×Wsiの間の限界寸法Wesを有するように形成される、
請求項８〜１０のいずれか１項に記載のダブルゲートトランジスタマイクロ電子デバイスの製造方法。
【請求項１２】
半導体ロッドが、Wsi／tsiが0.5と2.5の間を占めるような限界寸法Wsiと厚みtsiを備えて形成される、
請求項８〜１１のいずれか１項に記載のダブルゲートトランジスタマイクロ電子デバイスの製造方法。
【請求項１３】
半導体ロッド（１０６１、１０６２）が、5と100nmの間の限界寸法Wsiを有するように形成される、
請求項８〜１２のいずれか１項に記載のダブルゲートトランジスタマイクロ電子デバイスの製造方法。
【請求項１４】
少なくとも一つの分離ロッド（１４０ｃ）が、支持体と前記半導体ロッド（１０６１、１０６２）との間に位置する、
請求項８〜１３のいずれか１項に記載のダブルゲートトランジスタマイクロ電子デバイスの製造方法。
【請求項１５】
スタックは、分離マスク（１１１）でカバーされ、前記分離ロッドの形成は、前記半導体ロッドと前記分離マスク（１１１）との間の少なくとも一つの分離ロッド（１４０ｃ）の形成を含む、
請求項８〜１３のいずれか１項に記載のダブルゲートトランジスタマイクロ電子デバイスの製造方法。
【請求項１６】
ゲート（１５２，１５４）の形成は、ゲート材料の蒸着と、前記分離マスクの水平面に至るまでのゲート材料の研磨とを含む、
請求項１５に記載のダブルゲートトランジスタマイクロ電子デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ダブルゲートトランジスタを備えたマイクロ電子デバイス分野、ダブルゲートマルチブランチチャネルトランジスタ構造、その構造の製造方法に関する。
【背景技術】
【０００２】
従来のトランジスタは、一般的に、例えばSOI型（silicon on insulator）のような基質の上に、例えばそれぞれ第一と第二の半導体領域の形態のソース領域とドレイン領域から形成され、これらの領域は、電流循環を目的とし、半導体ブロックまたはロッドまたはワイヤー形態をした、一つの、または複数のチャネルの役割を担うことを目的とした、第三の半導体構造により互いに連結される。これらの半導体ロッドは、ソース領域とドレイン領域との間のチャネル、または場合により複数のチャネルを通過する電流密度を制御可能とするゲート電極により覆われている。
【０００３】
対称的な電気特性を有する、または、同一バイアスに対し等しい動作を行う２つの独立したゲートを備えたダブルゲートトランジスタ構造が知られている。ダブルゲートトランジスタは、トランジスタが、活性領域の両側に形成された、ゲート材料からなる第一の領域と、ゲート材料からなる第二の領域とを独立して含み、第一のゲートと第二のゲートは、互いに接続され、または接続されていないことを意味する。
【０００４】
ダブルゲートトランジスタは、第一のゲート、チャネル形成を目的とした半導体領域、および第二のゲートが、基質へ挿入されるように配置された、第一のゲートおよび第二のゲートから形成される構造に従って形成され得る。
【０００５】
ダブルゲートトランジスタは、“finFET”として知られるタイプの構造に従っても形成され得る。このタイプのトランジスタでは、ダブルゲートは、第一のゲート４と、第二のゲート８から形成され、第一のゲート４、チャネル形成を目的とし限界寸法d1と高さh1の半導体領域６、および第二のゲート８が、基質上に並置される。
【０００６】
文献WO 2004/107399は、例えば、SRAMメモリーにおいて使用される、独立ダブルゲートfinFETタイプMOSトランジスタ構造を開示している。
【０００７】
下記の文献は、他のトランジスタ構造を開示する。
【特許文献１】FR 2 861 501 A
【特許文献２】US 6 911 697 B1
【特許文献３】US 6 762 448 B1
【特許文献４】US 2004/063286 A1
【特許文献５】US 6 787 402 B1
【非特許文献１】Colinge J-P et al. : “FUTURE SOI TECHNOLOGT AND DEVICES”, extended abstracts of the International Conference on Solidstate Devices and Materials, Japan Society of Applied Physics, vol.2001, 26 september 2001(2001-09-26), page 238/239, XP001074567.
【発明の開示】
【発明が解決しようとする課題】
【０００８】
そのような構造は、一般的に、薄膜構造を必要とするが、厚みのコントロールは難しい。
【０００９】
課題は、新しいダブルゲートトランジスタ構造を見つけることである。
【課題を解決するための手段】
【００１０】
本発明は、第一に、
−支持体と、
−少なくとも一つのトランジスタのマルチブランチチャネルを形成し、多数の分離した平行な半導体ロッドを含むのに適し、支持体の主平面に対し直交またはほぼ直交する平面に位置し、ロッドが、トランジスタのソース領域を形成するのに適した第一のブロックと、トランジスタのドレイン領域を形成するのに適した第二のブロックとを連結する構造と、
−前記半導体ロッドの側面に対向する前記構造の一方側に位置する第一のゲート電極と、
−第一のゲートから分離し、ロッドの反対側面に対向する構造の他方側に位置する第二のゲート電極と、
を含み、
半導体ロッドおよび半導体ロッド間に位置する一つまたは複数の分離ロッドが第一のゲート電極と第二のゲート電極とを分離する、
ダブルゲートトランジスタマイクロ電子デバイスに関する。
【００１１】
このような構造は、公知のダブルゲートトランジスタ構造に比べ、DIBL現象への耐性および集積密度に関して進化が可能である。
【００１２】
このような構造は、ゲート間のカップリングを得ることが可能である。
【００１３】
異なるチャネル間の閾値電圧の電圧調整が実施され得る。
【００１４】
半導体ロッド間に位置する分離ロッドは、ロッドの限界寸法または幅Wsiより小さい限界寸法または幅Wesを有する。
【００１５】
これは、ゲート電極が半導体ロッドの一部分の下方および上方に侵入するのを可能にし、その結果、より良いチャネルの静電制御を有する。
【００１６】
半導体ロッドの限界寸法Wsiと分離ロッドの限界寸法Wesの間の比は、少なくとも一つのあらかじめ定めた最大DIBLファクター閾値DIBLmaxまたは障壁低減、および／または、２つの電極間の、少なくとも一つのあらかじめ定めた最小カップリングファクター閾値α0の関数として与えられ得る。
【００１７】
分離ロッドは、Wsiを半導体ロッドの限界寸法とした場合、0.2Wsiと1×Wsiの間の限界寸法Wesを有し得る。
【００１８】
半導体ロッドは、Wsiを半導体ロッドの限界寸法とし、tsiを半導体ロッドの厚みとした場合に、Wsi／tsiが0.5と2.5の間を占めるような限界寸法Wsiとtsiとを有し得る。
【００１９】
半導体ロッドは、5nmと100nmの間の限界寸法を有し得る。
【００２０】
実施可能な実施形態に従えば、第一の電極と第二の電極は、前記マルチブランチチャネル構造に位置する少なくとも一つの分離マスクブロックにより、さらに分離し得る。
【００２１】
デバイスは、支持体から半導体ロッドを分離する少なくとも一つの分離ロッドをも含み得る。
【００２２】
本発明は、既に規定した一つまたは他のデバイスの製造方法にも関する。
【００２３】
本発明は、特に、下記ステップを含むダブルゲートトランジスタマイクロ電子デバイスの製造方法に関する。
−支持体上の薄膜スタックからの、少なくとも一つの第一の半導体材料をベースとする層と、少なくとも一つの前記第一の半導体材料とは異なる第二の半導体材料をベースとする層とを交互に含み、挿入配置された多数の半導体ロッドが支持体の主平面に直交する平面上に位置するスタックの形成、
−第一の半導体材料をベースとするロッドの除去、
−第二の半導体をベースとするロッドの間での一つまたは複数の分離ロッドの形成、
−ロッドの側面に対向する第一のゲートと、第一のゲートから分離しロッドの他の側面に対向する第二のゲートの形成、半導体ロッドおよび分離ロッドは、第一のゲートおよび第二のゲートを分離する。
【００２４】
半導体ロッドの間に位置する分離ロッドは、半導体ロッドの限界寸法Wsiより小さい限界寸法Wesを有し得る。
【００２５】
半導体ロッドの限界寸法Wsiと分離ロッドの限界寸法Wesの間の比は、少なくとも一つのあらかじめ定めた最大DIBLファクター閾値、および／または、２つの電極間の、少なくとも一つのあらかじめ定めた最小カップリングファクター閾値の関数として与えられ得る。
【００２６】
分離ロッドは、0.2×WsiとWsiの間の限界寸法Wesを有し得る。
【００２７】
半導体ロッドは、5と100nmの間の限界寸法を有し得る。
【００２８】
前記分離ロッドの形成は、下記ステップを含み得る。
−第二の半導体材料をベースとするロッドの周囲への少なくとも一つの第一の誘電材料の蒸着、
−少なくとも一つの第二の誘電材料の蒸着、
−第一の誘電材料に関する第二の誘電材料の選択的部分的除去。
【００２９】
前記分離ロッドの少なくとも一つは、支持体と前記半導体ロッドとの間に位置し得る。
【００３０】
スタックは、分離マスクによりカバーされ得る。前記分離ロッドの形成は、前記分離マスクからの、前記半導体ロッドと前記分離マスクとの間の少なくとも一つの分離ロッドの形成を含み得る。
【００３１】
一つの可能性に従えば、ゲートの形成は、ゲート材料の蒸着と、前記半導体ロッドの上方に位置する前記分離ロッドの水平面に至るまでのゲート材料の研磨とを含み得る。
【００３２】
２つのゲートの分離は、研磨により、または、研磨と例えば異方性プラズマエッチング等のエッチングにより達成され得る。
【００３３】
本発明は、単に説明のために与えられ、限定されない実施形態の記述を読み、付随する図面を参照することで、より良く理解されるであろう。
【００３４】
異なる図面の、同一の、類似した、または等しい部位は、ある図から次の図への移行を容易にするために、同じ番号を有する。
【００３５】
図面をより判読しやすくするために、図面に示された異なる部位は、必ずしも同一スケールを必要としない。なお、以降の記述においては、ベクトル表記を下記のように表すものとする。
【数１】
2009088533.tif 000003
【発明を実施するための最良の形態】
【００３６】
本発明に従う、マイクロ電子デバイスの一例は、図２に関連して与えられる。
【００３７】
本デバイスは、まず、半導体または絶縁体上の半導体型、例えばSOI（Silicon On Insulator）タイプまたはSiGeOI（SiGe On Insulator）であり得、半導体材料、たとえばシリコンをベースとし得る第一の機械的支持層１０１と、第一の層１０１の上に位置し、例えばSiO2ベースの絶縁または埋設酸化層１０２とを特に備えた基質１００を含む。基質が半導体層の形態である場合、前記基質の表面層は、ソースおよびドレイン領域に提供されるドーピングとは対照的な方法で、２つの領域間での極性反転結合タイプの部分的な電気的絶縁を達成するために、ドーピングされ得る。例えば、表面層は、PMOS型トランジスタの場合は、N型ドーピングされ得る。
【００３８】
層１０２は、それぞれトランジスタソース領域と、トランジスタドレイン領域の形成を目的とし、例えば、図２に示すような、２つの半導体ロッド１０６１、１０６２による、複数のロッドまたは細長い部分またはワイヤーを介して互いに連結される第一のブロックおよび第二のブロック（不図示）に対し、支持体としての機能を果たす。ロッド１０６１、１０６２は、互いに平行であり、基質の主平面（本図では、たとえば層１０１を通過し、平面［О；i（→）；k（→）］に平行な平面により規定される）に対して直交またはほぼ直交する平面に位置している。
【００３９】
ロッド１０６１、１０６２は、「マルチチャネル」として知られるマルチブランチトランジスタチャネル構造を形成するために提供される。
【００４０】
ロッド１０６１、１０６２は、長さ方向（図２では、直交基準［О；i（→）；j（→）；k（→）］のベクトルk（→）に平行な方向）において、第一のブロックのある表面と、第二のブロックのある表面とを連結する。ソースおよびドレイン領域を隔てる距離に一致するロッド１０６１、１０６２の長さは、例えば、10ナノメータと1000ナノメータの間であり、例えば約50ナノメータであり得る。
【００４１】
ロッド１０６１、１０６２は、5ナノメータと50ナノメータの間、好ましくは、10ナノメータと25ナノメータの間であり、例えば約10ナノメータであり得る、幅または限界寸法Wsi（直交基準［О；i（→）；j（→）；k（→）］のベクトルi（→）に平行な方向で計測）をも有している。
【００４２】
ロッド１０６１、１０６２は、5ナノメータと50ナノメータの間、好ましくは、0.7×Wsiと1.3×Wsiの間であり得る、高さhsi（直交基準［О；i（→）；j（→）；k（→）］のベクトルj（→）に平行な方向で計測）をも有している。ここで、Wsiは、半導体ロッドの幅である。従って、ロッドの高さhsiは、前記ロッドに与えられる幅の関数として提供される。
【００４３】
マイクロ電子デバイスのロッド１０６１、１０６２は、ソースおよびドレインブロックが置かれる支持体に接触しないように形成され得る。図２に示す例では、ロッド１０６１、１０６２は、基質１００の層１０２には接触しない。
【００４４】
ロッド１０６１、１０６２は、符号１４０ａで示されるような分離スペーサーを介して互いに分離される。分離スペーサーも、誘電体をベースとするロッドの形態であり、5ナノメータと100ナノメータの間、好ましくは、0.2×Wsiと1×Wsiの間、または例えば10ナノメータの、幅または限界寸法Wes（直交基準［О；i（→）；j（→）；k（→）］のベクトルi（→）に平行な方向で計測）を有し得る。
【００４５】
分離スペーサーは、半導体ロッド１０６１、１０６２の限界寸法Wsiよりも小さい幅または限界寸法Wesが与えられ、ダブルゲートのゲート電極間のカップリング、および構造に与えられる障壁低下効果またはDIBLに対する耐性のような、特性の関数として調整される。
【００４６】
約25nmの半導体ロッド幅Wsi、約25nmの半導体ロッド高hsi、および5nmと15nmの間の分離ロッド幅Wesに対して、80mV／V未満のDIBLと0.15を超えるカップリングを得ることができる。
【００４７】
分離スペーサーは、4ナノメータと100ナノメータの間、および例えば約30ナノメータの厚みhes（直交基準［О；i（→）；j（→）；k（→）］のベクトルj（→）に平行な方向で計測）をも有し得る。
【００４８】
トランジスタは、第一のゲート電極１５２と、第一のゲート電極１５２から分離された第二のゲート電極１５４から形成されたダブルゲートを含む。２つのゲート電極１５２、１５４は、基質の分離層１０２上に位置し、マルチブランチチャネル構造および分離スペーサー１４０ａ、１４０ｂ、１４０ｃを介して互いに分離される。
【００４９】
分離スペーサー１４０ｂは、２つのゲートを互いに分離するために、半導体ロッド１０６１、１０６２の上方に与えられ得る。
【００５０】
もう一つの分離スペーサー１４０ｃは、２つのゲートを互いに分離するために、半導体ロッド１０６１、１０６２の下方で、半導体ロッド１０６１、１０６２と基質との間に与えられ得る。
【００５１】
厚みが約数ナノメータ、例えば2ナノメータのゲート誘電層が、与えられ得る。
【００５２】
デバイスは、必要であれば、ロッドの上方に分離ハードマスク１１１を含み、その少なくとも一部分は、前記ロッドの形状を複製する。ハードマスク１１１は、ダブルゲートの２つの電極１５２、１５４の間を電気的に分離する機能をも果たし得る。
【００５３】
分離スペーサー１４０ａ、１４０ｂ、１４０ｃは、ダブルゲートの電極１５２、１５４のゲート材料が半導体ロッドの間に侵入するように与えられた幅Wesを有する。
【００５４】
分離スペーサー１４０ａ、１４０ｂ、１４０ｃの限界寸法Wesと、半導体ロッド１０６１、１０６２の限界寸法Wsiは、少なくともDIBL（Drain Induced Barrier Lowering）、特に、トランジスタ動作時に超えないように設計された約100mV／VのDIBLmaxと表されるあらかじめ定められたDIBL閾値の関数として選択され得る。DIBLは、ドレイン電極のバイアスによるトランジスタのチャネルの電位の低減に起因する、トランジスタの閾値電圧の低減ファクターである。
【００５５】
分離スペーサー１４０ａ、１４０ｂ、１４０ｃの限界寸法Wesと、半導体ロッド１０６１、１０６２の限界寸法Wsiは、２つのゲートの間の所望のカップリングファクターα、特に、例えば約0.15で、超えることが望ましい最小カップリング閾値αmin（目標アプリケーションの関数として選択）の関数として選択され得る。カップリングは、静電作用により、例えば、他のゲートの近くのあるゲートの底部に位置する伝導チャネルの閾値電圧を制御可能とする。
【００５６】
好ましくは、半導体および分離ロッドの寸法は、例えば約0.15の閾値α0を超えるカップリングファクターαが得られるように選択され得る。この閾値は、目標のアプリケーションの関数として調整され得る。
【００５７】
まず２つのゲート１５２、１５４の間のカップリングファクターαと次にDIBLファクターとの間の妥協案は、半導体ロッドの幅と分離ロッドの幅の比Wes／Wsiの選択により得られ得る。
【００５８】
比Wes／Wsiは、0.2と1の間、好ましくは0.2と0.9の間であり、例えば約0.5であり得る。
【００５９】
DIBLに関して、図１に示す従来技術に従うfinFET構造と、図２に示す本発明に従うデバイスの間の、カップリングファクターαの比較がなされ得る。これを行うために、さまざまなシミュレーションツールが利用され得る。例えば、PDE Solutions Inc.社のflexPDE型シミュレーションツールなどの、有限要素による偏微分方程式解析ツールが利用され得る。構造の幾つかの物理的および幾何学的パラメータ、特に、半導体ロッドの幅、半導体ロッドの厚み、分離スペーサーの幅、これらのスペーサーの誘電率が、このシミュレーションを実行するために調整され得る。0Vの電位にある基質をシミュレートするために、限界での条件が適用され得る。
【００６０】
本発明の構造の作用のシミュレーションを実行するために、第一のゲート電極の誘電領域と第二のゲート電極の誘電領域とに対してさまざまな電圧が適用され得る。金属ゲートの場合の説明によるシミュレーションの実行、または、例えばドープポリSiベースの半導体材料におけるゲートの場合のゲート材料の減少の説明が可能である。
【００６１】
他の領域では、オープンな限界、言い換えれば、ゼロ電位の勾配での条件が適用され得る。チャネル／ゲート誘電インターフェースのキャリアの反作用を考慮するために、文献“Carrier transport near the Si/SiO2interface of a MOSFET” of Hansch et al., Solid-state electronics (Solid-state electron.) ISSN 0038-1101, 1989”に開示された多項相関が適用され得る。多項反作用を考慮するために、例えばPoisson方程式と対となるSchrodinger方程式の解析などの、他の方法が利用され得る。これらの構造の短いチャネルの効果を証明するために、3Dエクストルージョンが実行され得る。例えば、Ｎ型トランジスターに対する、例えば、pチャネル／n+ドレイン結合の電位障壁をシミュレートするために、拡散電位Vbi＝（kT／q）×ln（Na×Nd／ni2）が導入され得る。短いチャネルの効果の抽出は、以下の方法で行われ得る。半導体材料におけるすべてのドナーとアクセプターがイオン化されていることを仮定して記述されたPoisson方程式が導入され得る。
▽2V＝（e／ε）×（Na−Nd＋n−p）       （式１）
ここで、Vは電位、Naはアクセプターの密度、Ndはドナーの密度、nおよびpは自由キャリア密度である。P型半導体の場合は、Ndは所与のNaには関与し得ず、nおよびpは電位の関数として表される。
n＝Ndexp（qV／kT）               （式２）
および  Nd＝（ni2／Na）
ここで、p＝Na×exp（−qV／kT）          （式３）
【００６２】
第一の例で短いチャネルの効果を評価する目的の場合、nおよびpは、（式１）の右項において、所与のNaには関与し得ない。P型半導体の場合、Ndは、所与のNaには関与し得ない。
【００６３】
半導体材料の容積上でのn＝Ndexp（qV／kT）の積分により、反転電荷Qisを推定することができ、従って、長いチャネルトランジスタに対する閾値下の電流は、以下となる。
IDlong＝（（WkT）／（Lq））μeff×Qis（1−e−qVD／kT）       （式４）
ここで、Wはチャネルの幅、
Lはチャネルの長さ、
μeffは実効移動度、
Qisは、ソース側表面ユニット毎のチャネルにおける反転電荷、
qは、電子の電荷、TはKelvins温度、kはボルツマン定数である。
【００６４】
この式から、文献“Andreas Tsormpatzoglou, et al., Analytical modelling of short channel effects in Si sub-30 nm symmetrical gate-all-around MOSFETs, Proc. of ULIS Conf. 2007”に開示された補正因子FCによる補正により、短いチャネルでの電流を推定することができる。
ID＝IDLong／FC、
ここで、FC＝（1／vol）∫exp（−q（V−Vl））／kT
ここで、volはチャネルの容積であり、
VおよびVlは、それぞれ短いおよび長いデバイスの場合のチャネルでの電位である。
【００６５】
この方法は、長いトランジスタおよび短いトランジスタにおける電流の簡単な算出を可能にする。さまざまな構造の短いチャネルの効果は、これにより推定される。例えば、ドリフト拡散モデルによる導入電流方程式など、他の方法が、これ等の電流を算出するために利用され得る。
【００６６】
算出電流から、デバイスの閾値電圧、閾値下の勾配、DIBL（Drain Induced Barrier  Lowering）、言い換えればドレインのバイアスに起因するドレイン側の電位の低下、のようなパラメータを推定することができる。
【００６７】
本発明に従う構造のゲート間のカップリングも、シミュレーションにより算出し得る。閾値電圧は、定電流抽出法により算出し得る。
【００６８】
構造のゲート１５２および１５４の間のカップリンング係数の算出例を図４に示す。本図では、トランジスタの第二のゲート電極１５４のバイアスの異なる形態（曲線C1の部分曲線C1aでの蓄積、曲線C1の部分曲線C1bでの減少、曲線C1の部分曲線C1cでの反転）に対し、第一のゲート電極１５２の閾値電圧を表す曲線C1を、第二のゲート電極に適用される電圧の関数として示す。このような曲線は、寸法Wsi＝10nm、hsi＝10nm、Wes＝4nmの構造に対する定電流抽出法により得られ得る。曲線C1の部分曲線C1bの勾配から、ゲート間のカップリング係数が抽出され得る。
【００６９】
図２に関連して前述した本発明に従うダブルゲートトランジスタ構造に対する、DIBLファクター／カップリングファクターα対の計測例（点P11、P12、P13）を、半導体ロッドの寸法Wsi、hsiと、分離ロッドの寸法Wes、hesの関数として、図５に示す。点P11は、Wsi＝hsi＝25nm、Wes＝hes＝15nmで、点P12は、Wsi＝hsi＝15nm、Wes＝hes＝7nmで、点P13は、Wsi＝hsi＝10nm、Wes＝hes＝4nmで得られた。
【００７０】
比較のために、図１に関連して前述した従来技術に従うfinFETダブルゲートトランジスタ構造に対する、DIBLファクター／カップリングファクターα対を、5と25ナノメータの間で変化するチャネルの限界寸法d1と、約200ナノメータのチャネルの高さh1の関数として、図５に示す。本図において、本発明に従うトランジスタ構造は、等しいチャネル幅において、finFETトランジスタに比べ、より良いDIBLファクター／カップリングファクターα解を得るこを可能にすることが特にわかり得る。
【００７１】
図２に関連して前述した本発明に従うダブルゲートトランジスタ構造に対する、DIBLファクター／カップリングファクターαの進化の曲線C21、C22の例を、曲線C21に対してはhsi＝25nm、tsi＝25nm、hes＝Wes＝15nmの寸法を、曲線C22に対してはhsi＝10nm、hes＝Wes＝4nm、tsi＝10nmの寸法をそれぞれ伴う（tsiは半導体ロッドの厚み）チャネル半導体ロッドの幅Wsiの関数として、図６に示す。比較のために、従来技術に従うfinFETダブルゲートトランジスタ構造に対する、DIBLファクター／カップリングファクターαを表す曲線C23の例を、5と25ナノメータの間で変化するトランジスタのチャネルの限界寸法d1と、約200ナノメータのチャネルの高さh1の関数として、図６に示す。図２に示す本発明に従う構造と、図１に示す従来技術に従う構造の、それぞれのチャネルの半導体ロッドの幅が増えた場合、従来技術に従う構造に対するDIBLの顕著な増加が観察される。
【００７２】
0.5と2.5の間のWsi／tsiに対し、α0を超えるカップリングを得ることができる。
【００７３】
図３に関連して前述した本発明に従うダブルゲートトランジスタ構造に対する、DIBLファクター／カップリングファクターαの進化の曲線C30の例を、Wsi＝15nm、hes＝Wes＝7nmを備えたチャネル半導体ロッドの高さhsiの関数として、図７に示す。曲線C30は、半導体ロッドの10と25ナノメータの間の高さ変化を表す。この曲線C30に従い、カップリングは、10から25ナノメータに及ぶ半導体ロッドの高さに対するDIBLの相対変化に比較して、ほとんど変化しない。ロッド間のゲート部位への侵入は、チャネルのより良い静電制御を保証する。比較のために、従来技術に従うfinFETダブルゲートトランジスタ構造に対する、DIBLファクター／カップリングファクターαを表す計測点P23の例を、約200ナノメータのチャネルの高さh1を備えたトランジスタのチャネルの限界寸法d1の関数として、同図に示す。
【００７４】
図３に関連して前述した本発明に従うダブルゲートトランジスタ構造に対する、DIBLファクター／カップリングファクターαの進化の曲線C40の例を、分離ロッドの高さhes＝15nm、半導体ロッドの寸法hsi＝Wsi＝25nmを備えた分離ロッドの幅Wesの関数として、図８に示す。曲線C40は、5と29ナノメータの間の高さ変化を表す。比較のために、従来技術に従うfinFETダブルゲートトランジスタ構造に対する、DIBLファクター／カップリングファクターαを表す計測点P43の例を、約200ナノメータのチャネルの高さh1を備えたトランジスタのチャネルの限界寸法d1の関数として、図８に示す。
【００７５】
マイクロ電子デバイスと、特に、前述したダブルゲートおよび「マルチチャネル」トランジスタを形成する本発明に従う方法例を、図３Ａ〜３Ｈに示す。
【００７６】
第一に、薄膜のスタックが、絶縁体上の半導体タイプであり得る基質１００上に形成される。基質の分離層１０２は、第一の半導体材料をベースとする層１０４１によりカバーされる。他の複数の層１０６１、１０４２、１０６２、１０４３が、例えば複数の連続結晶により、誘電体層１０２上に位置する層１０４１上に形成され、この層により、分離層１０２上に、薄膜スタックを形成している。
【００７７】
スタック１０５は、第一の材料をベースとし、「犠牲」と呼ばれる層１０４１、１０４２、１０４３と、それぞれにトランジスタチャネルの形成が意図され、前記第一の半導体材料とは異なる第二の半導体材料をベースとする層１０６１、１０６２が交互になって形成され得る。第二の半導体材料と第一の半導体材料は、第二の半導体材料が、第一の半導体材料に比較して、選択的にエッチングされ得るように選択される。第一の半導体材料は、例えば、SiGe、または、例えばリンによりドープされたSiGeであり、第二の半導体材料は、例えばSiであり得る。スタックの層１０４１、１０６１、１０４２、１０６２、１０４３は、それぞれ、例えば5と70ナノメーターの間の厚みを有している。
【００７８】
ベース基質が絶縁体上のシリコンの場合、層１０４１は、層１０２と融合する。
【００７９】
スタックが形成されると、スタックの層１０４１、１０６１、１０４２、１０６２は、第一の半導体材料と第二の半導体材衣料とをベースとする多重半導体ロッドの少なくとも一つの構造１２０を形成するようにエッチングされる。構造１２０においては、少なくとも一つのトランジスタ用マルチチャネル構造の形成が意図される。構造１２０は、スタックにおいてエッチングされ、トランジスタのドレイン領域の形成を意図した第一のブロックと、スタックにおいてエッチングされ、トランジスタのソース領域の形成を意図した第二のブロックとを連結し得る（第一のブロックと第二のブロックは不図示）。エッチングは、少なくとも一つのチャネル形状パターンを形成し、ソース領域パターンとドレイン領域パターンをも形成し得るハードマスク１１１により実施され得る。ハードマスク１１１は、例えばSi3N4のような誘電材料をベースとし得る。スタックのエッチングは、異方性タイプであり、例えば、SiNのエッチングに対してはCH2F4＋HeO2＋CF4を、SiまたはSiGeの選択的エッチングに対してはHBr＋Cl＋HeO2をベースとするプラズマにより、Si3N4をベースとする分離ハードマスク１１１を介して実施され得る（図３Ａ）。
【００８０】
ベース基質が絶縁体上のシリコンの場合、シリカの層１０２と融合した層１０４１は、例えば、HFをベースとする溶液により、および／または前述した異方性プラズマエッチング期間において、エッチングされ得る。
【００８１】
続いて、第一の半導体材料をベースとするロッド１０４１、１０４２、１０４３は、第二の半導体材料に関する選択的エッチングにより除去される。第二の半導体材料をベースとし、キャビティ内に位置するロッド１０６１、１０６２は、保存される。第一の半導体材料の除去は、例えば、CF4＋O2プラズマをベースとする等方性エッチングにより実施され得る。キャビティにおける第一の半導体材料の除去に続いて、第二の半導体材料をベースとし、ソース領域ブロックとドレイン領域ブロックとを連結する分離した半導体ロッドが形成される。
【００８２】
ロッド１０６１、１０６２は、互いに平行であり、基質１００の支持層１０１または誘電層１０２の主平面を備えた基質の主平面に対して、直交またはほぼ直交する平面に位置している（図３Ｂ）。
【００８３】
続いて（図３Ｃ）、次のエッチングステップの間、ロッド１０６１、１０６２を保護するために、ロッドの周囲が、例えばHTO（“High Thermal Oxside”）タイプのSiO2など、第一の誘電材料１３０によってカバーされる。
【００８４】
続いて（図３Ｄ）、構造１２０をカバーし、ロッド１０６１、１０６２の間の空間を充填するために、第二の誘電材料１３２が蒸着される。第二の誘電材料１３２は、例えばSi3N4であり得る。そして、第二の誘電材料は、ロッドの間のこの材料を独特に残すように、除去される。この除去は、まず、好ましくは、例えばCF4／HBrなどの、第一の誘電材料に関して選択的な、第二の誘電材料の第一の異方性エッチングにより実施され得る（図３Ｅ）。続いて、第二の誘電材料の等方性エッチングが実施され得る。この等方性エッチングは、第一の誘電材料に関して選択的であり、例えばSF6／HBrなどにより実施され得る。エッチングは、ロッド１０６１、１０６２の間の第二の誘電材料１３２を部分的に除去するように実施される（図３Ｆ）。
【００８５】
続いて、第一の誘電材料１３０の除去が、この材料をロッド１０６１、１０６２の間に保存するように実施される。この除去は、例えばHFによる洗浄により実施され得る。
【００８６】
上述した第一の誘電材料１３０および第二の誘電材料１３２の除去ステップは半導体ロッド１０６１、１０６２の間に、分離スペーサーとしても知られる分離ロッド１４０ａ、１４０ｂ、１４０ｃを保存するように実施される。第一の誘電材料１３０および第二の誘電材料１３２をベースとする分離スペーサー１４０ａ、１４０ｂ、１４０ｃは、半導体ロッド１０６１、１０６２の限界寸法Wsiより小さい、あらかじめ定めた限界寸法Wesを有するように形成される。分離ロッド１４０ａ、１４０ｂ、１４０ｃの限界寸法Wesと、導体ロッド１０６１、１０６２の限界寸法Wsiは、少なくとも、トランジスタ構造における、超えないことが望まれるDIBLファクターと、与えることが望まれるカップリングファクターの関数として提供され得る。
【００８７】
続いて、例えばDamasceneタイプ法によるキャビティの充填により、ダブルゲートが形成され得る。このダブルゲートを形成するために、基質１２０の上に、誘電材料１４６の蒸着が実施される。この蒸着は標準的であり、例えば１と１０ナノメータの間の厚みの、例えばHfO2などの、“high-k”として通常知られるタイプの材料をベースとし得る。そして、キャビティにおいて、構造１２０の両側で、一つまたは複数のゲート材料の蒸着が実施される。キャビティを充填するために、例えばポリシリコンが蒸着され得る。ゲート材料が構造の頂上、特に第一の分離層１３２をカバーするように充填が行われる場合、キャビティにおいて、キャビティの開口面に至るまでゲート材料１４８を保存するために、CMP（“chemical mechanical polishing”）ステップが提供され得る。研磨は、誘電材料１３０により適切にカバーされている場合、ハードマスク１１１での停止を伴い実施され得る。研磨後、デバイスは、ゲート材料をベースとし、構造１２０の一方側に位置し、第一のゲートまたはダブルゲートの第一の電極の形成を目的とする第一の領域１５２と、ゲート材料をベースとし、構造１２０の他方側に位置し、第二のゲートまたはダブルゲートの第二の電極の形成を目的とする第二の領域１５４とを含んでいる。領域１５２と１５４は、分離している。分離スペーサー１４０ａ、１４０ｂ、１４０ｃは、第一のゲートを第二のゲートから分離させることができ、半導体ロッド１０６１、１０６２の限界寸法Wsiより小さい限界寸法Wesを備えて形成され、ゲート材料は、半導体ロッド１０６１、１０６２の一部分の下に侵入する。
【図面の簡単な説明】
【００８８】
【図１】先行技術に従うトランジスタ構造の例を示す。
【図２】本発明に従うダブルゲート垂直マルチチャネルまたはマルチブランチチャネルトランジスタ構造の例を示す。
【図３Ａ】本発明に従う、マルチブランチチャネルを備えたダブルゲートトランジスタ形成のためのマイクロ電子手法の例を示す。
【図３Ｂ】本発明に従う、マルチブランチチャネルを備えたダブルゲートトランジスタ形成のためのマイクロ電子手法の例を示す。
【図３Ｃ】本発明に従う、マルチブランチチャネルを備えたダブルゲートトランジスタ形成のためのマイクロ電子手法の例を示す。
【図３Ｄ】本発明に従う、マルチブランチチャネルを備えたダブルゲートトランジスタ形成のためのマイクロ電子手法の例を示す。
【図３Ｅ】本発明に従う、マルチブランチチャネルを備えたダブルゲートトランジスタ形成のためのマイクロ電子手法の例を示す。
【図３Ｆ】本発明に従う、マルチブランチチャネルを備えたダブルゲートトランジスタ形成のためのマイクロ電子手法の例を示す。
【図３Ｇ】本発明に従う、マルチブランチチャネルを備えたダブルゲートトランジスタ形成のためのマイクロ電子手法の例を示す。
【図３Ｈ】本発明に従う、マルチブランチチャネルを備えたダブルゲートトランジスタ形成のためのマイクロ電子手法の例を示す。
【図４】数値シミュレーションにより得られた曲線を介して、本発明に従うダブルゲートマルチブランチトランジスタ構造の２つのゲートの間のカップリングを示す。
【図５】本発明に従うダブルゲートトランジスタ構造と、従来技術に従うfinFETトランジスタ構造との間のDIBLファクター／カップリングファクター対に関する性能比較を、数値シミュレーションにより得られた曲線を介して、チャネルのそれぞれの限界寸法の関数として示す。
【図６】本発明に従うダブルゲートトランジスタ構造に対するDIBLファクター／カップリングファクター対に関する性能を、数値シミュレーションにより得られた曲線を介して、チャネル構造の半導体ロッドの幅の関数として示す。
【図７】本発明に従うダブルゲートトランジスタ構造に対するDIBLファクター／カップリングファクター対に関する性能を、数値シミュレーションにより得られた曲線を介して、チャネル構造の半導体ロッドの高さの関数として示す。
【図８】本発明に従うダブルゲートトランジスタ構造に対するDIBLファクター／カップリングファクター対に関する性能を、数値シミュレーションにより得られた曲線を介して、マルチブランチチャネル垂直構造の半導体ロッドの間の分離スペーサーとして機能する分離ロッドの幅の関数として示す。
【符号の説明】
【００８９】
１０６１、１０６２  半導体ロッド
１１１  分離マスク
１４０ａ、１４０ｂ、１４０ｃ  分離ロッド
１５２  第一のゲート電極
１５４  第二のゲート電極
Wsi  半導体ロッドの限界寸法
Wes  分離ロッドの限界寸法
tsi  厚み
【図１】
2009088533.tif 000004
【図２】
2009088533.tif 000005
【図３Ａ】
2009088533.tif 000006
【図３Ｂ】
2009088533.tif 000007
【図３Ｃ】
2009088533.tif 000008
【図３Ｄ】
2009088533.tif 000009
【図３Ｅ】
2009088533.tif 000010
【図３Ｆ】
2009088533.tif 000011
【図３Ｇ】
2009088533.tif 000012
【図３Ｈ】
2009088533.tif 000013
【図４】
2009088533.tif 000014
【図５】
2009088533.tif 000015
【図６】
2009088533.tif 000016
【図７】
2009088533.tif 000017
【図８】
2009088533.tif 000018
【外国語明細書】
2009088533000001.pdf
2009088533000002.pdf
2009088533000003.pdf
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