(57)【要約】【課題】製造工程の増加を抑制しつつ容量素子の有効面積を増加させる。【解決手段】半導体装置１００においては、シリコン基板１０１に、主面から第一の深さを有する複数の第一の凹部１０２、第一の凹部１０２以外の領域に設けられ主面から第二の深さを有する第二の凹部１１６、および複数の第一の凹部１０２のうちの一部の凹部に設けられ第一の凹部１０２の底部から第三の深さを有する第三の凹部１０６が設けられている。第二の凹部１１６の深さと第三の凹部１０６の深さとが等しく、一部の第一の凹部１０２から当該凹部に設けられた第三の凹部１０６にわたってデカップリングコンデンサ１１３が設けられるとともに、他の第一の凹部１０２に素子分離絶縁膜１０３が埋設され第二の凹部１１６にゲート電極１１１が埋設されている。【選択図】図１
2009044004.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
該半導体基板の表面近傍に設けられた容量素子および素子分離絶縁膜と、
を備える半導体装置であって、
前記半導体基板に、
半導体基板の主面に設けられた複数の第一の凹部と、
前記第一の凹部の形成された領域以外の領域において、前記半導体基板の主面に設けられた第二の凹部と、
前記複数の第一の凹部のうちの一部の凹部の底面に設けられた第三の凹部と、
が設けられ、
前記第二の凹部の深さと前記第三の凹部の深さとが等しく、
前記一部の前記第一の凹部から該第一の凹部に設けられた前記第三の凹部にわたって前記容量素子が設けられるとともに、他の前記第一の凹部に前記素子分離絶縁膜が埋設され、
前記第二の凹部にゲート電極の少なくとも一部が埋設された、
半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記容量素子が、
前記半導体基板と、
前記一部の前記第一の凹部および該第一の凹部に設けられた前記第三の凹部を埋めるように設けられた上部電極と、
前記第一および第三の凹部と前記上部電極との間に設けられた容量絶縁膜と、
から構成され、
前記上部電極と前記ゲート電極とが同一材料により構成された、半導体装置。
【請求項３】
請求項２に記載の半導体装置において、前記第三の凹部と前記第二の凹部とが同幅または同径である、半導体装置。
【請求項４】
請求項３に記載の半導体装置において、一つの前記第一の凹部中に、複数の前記第三の凹部が設けられている、半導体装置。
【請求項５】
請求項３に記載の半導体装置において、前記半導体基板に、一つの前記第一の凹部と一つの前記第三の凹部からなる凹部が複数設けられた、半導体装置。
【請求項６】
請求項１乃至５いずれかに記載の半導体装置において、前記容量素子は、デカップリングコンデンサである、半導体装置。
【請求項７】
請求項１乃至５いずれかに記載の半導体装置において、前記容量素子は、昇降圧用容量素子である、半導体装置。
【請求項８】
半導体基板を選択的に除去し、前記半導体基板の主面に複数の第一の凹部を形成する工程と、
前記複数の第一の凹部に絶縁膜を埋め込む工程と、
前記複数の第一の凹部のうち、一部の凹部について、前記絶縁膜を除去して凹部内壁を露出させる工程と、
前記一部の前記第一の凹部において前記半導体基板を選択的に除去して第三の凹部を形成するとともに、前記第一の凹部以外の領域において前記半導体基板を選択的に除去して前記第三の凹部と同じ深さの第二の凹部を前記主面に形成する工程と、
前記一部の前記第一の凹部および前記第三の凹部の内壁を覆う容量絶縁膜を形成するとともに、前記第二の凹部の内壁を覆うゲート絶縁膜を形成する工程と、
前記一部の前記第一の凹部および前記第三の凹部に、前記一部の前記第一の凹部および前記第三の凹部を埋め込むように前記容量絶縁膜を覆う上部電極を形成するとともに、前記ゲート絶縁膜上に、前記第二の凹部を埋め込むようにゲート電極を形成する工程と、
を含む、半導体装置の製造方法。
【請求項９】
半導体基板上に開口された第一の凹部と、
前記第一の凹部外に形成された第二の凹部と、
前記第一の凹部内に開口された第三の凹部と、
前記第一，三の凹部を覆うように形成された容量絶縁膜と、
前記容量絶縁膜上に形成された上部電極と、
前記第二の凹部を覆うように形成された絶縁膜と、
前記絶縁膜上に前記第二の凹部を覆うように形成されたゲート電極と、
を備え、
前記第二の凹部と第三の凹部とは略同様の開口径と深さとを有し、  前記基板を下部電極として前記容量絶縁膜と前記上部電極とで容量素子を形成する、半導体装置。
【請求項１０】
請求項９に記載の半導体装置において、さらに素子分離領域となる第四の凹部を備え、前記第四の凹部は前記第一の凹部と略同様の深さを有する、半導体装置。
【請求項１１】
請求項９に記載の半導体装置において、前記第四の凹部を複数備え、隣接する第四の凹部間の領域において、前記第一の凹部が所定の間隔で配置されている、半導体装置。
【請求項１２】
請求項９に記載の半導体装置において、前記第一の凹部の中に複数の前記第三の凹部を有する、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
容量素子は、デカップリングコンデンサ、昇圧回路等、多種多様に用いられている基本素子の一種である。容量素子の重要な特性として、単位面積あたりの容量値の大きさが挙げられる。単位面積あたりの容量値が大きければ、所望の容量値を得るために必要な面積を削減することができるからである。特に電源電圧安定化のためのデカップリングコンデンサは面積が大きく、容量素子の単位面積あたりの容量値を大きくすることは、チップ面積を小さくすることに効果的である。
【０００３】
図９は、容量素子として広く用いられているゲート容量素子の構成を示す断面図である。図９に示したゲート容量素子は、半導体基板２０１と、その上部に形成された絶縁膜２０２と、そのさらに上部に形成された導電膜２０３より構成される。
【０００４】
また、上記ゲート容量を改善する技術として、特許文献１に記載のものがある。
図１０は、特許文献１に記載の半導体素子の構成を示す図である。図１０に示した装置は、半導体基板３０１と、この半導体基板上に形成された第１の溝３０２ａおよび第１の溝に埋め込まれた絶縁膜３０３、３０４により形成された素子分離領域と、素子分離領域以外の半導体基板上に形成された第２の溝３０２ｂおよび第２の溝３０２ｂを含む領域に形成された拡散層３０５を下部電極とした容量領域とを備えている。容量領域に構成される容量素子の有効面積として、第２の溝３０２ｂの内部も寄与することができることで、一定の容量を保ちつつ半導体基板上に占める、容量素子の占有面積を大幅に小さくすることができる。その結果、半導体装置の高集積化や高密度化が可能になる。
【０００５】
また、特許文献２〜４には、以下のことが記載されている。
特許文献２には、単一セグメントを有するトレンチと複数の連続セグメントからなるトレンチとを半導体基板に設けることが記載されている。
特許文献３には、素子分離溝とその両側のメモリキャパシタについて、半導体基板に設けられた溝の深さが異なる構成が示されている。
特許文献４には、半導体基板の凹部側壁にゲート電極を形成し、凹部底部のゲート絶縁膜を除去した後、半導体基体をさらに選択的に除去して凹部を形成し、これを埋め込むように容量部を形成することが記載されている。
【特許文献１】特開２００５−３５３６５７号公報
【特許文献２】特開２０００−３３２１０１号公報
【特許文献３】特開昭６０−１４８１６４号公報
【特許文献４】特開平１−１１９０５５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
図９に示したゲート容量では、基板の主面の単位面積あたりの容量の表面積、つまり２次元的な単位面積あたりの容量値は一意に容量膜厚が決まれば一定である。それに対して、特許文献１では、溝の側壁を利用して、実効的な２次元的な単位面積あたりの容量値を大きくしている。
ところが、特許文献１に記載の技術においても、製造工程の増加を抑制しつつ容量素子として有効な面積を増加させるという点で、なお改善の余地があった。
【課題を解決するための手段】
【０００７】
本発明によれば、
半導体基板と、
該半導体基板の表面近傍に設けられた容量素子および素子分離絶縁膜と、
を備える半導体装置であって、
前記半導体基板に、
半導体基板の主面に設けられた複数の第一の凹部と、
前記第一の凹部の形成された領域以外の領域において、前記半導体基板の主面に設けられた第二の凹部と、
前記複数の第一の凹部のうちの一部の凹部の底面に設けられた第三の凹部と、
が設けられ、
前記第二の凹部の深さと前記第三の凹部の深さとが等しく、
前記一部の前記第一の凹部から該第一の凹部に設けられた前記第三の凹部にわたって前記容量素子が設けられるとともに、他の前記第一の凹部に前記素子分離絶縁膜が埋設され、
前記第二の凹部にゲート電極の少なくとも一部が埋設された、
半導体装置、
が提供される。
【０００８】
また、本発明によれば、
半導体基板を選択的に除去し、前記半導体基板の主面に複数の第一の凹部を形成する工程と、
前記複数の第一の凹部に絶縁膜を埋め込む工程と、
前記複数の第一の凹部のうち、一部の凹部について、前記絶縁膜を除去して凹部内壁を露出させる工程と、
前記一部の前記第一の凹部において前記半導体基板を選択的に除去して第三の凹部を形成するとともに、前記第一の凹部以外の領域において前記半導体基板を選択的に除去して前記第三の凹部と同じ深さの第二の凹部を前記主面に形成する工程と、
前記一部の前記第一の凹部および前記第三の凹部の内壁を覆う容量絶縁膜を形成するとともに、前記第二の凹部の内壁を覆うゲート絶縁膜を形成する工程と、
前記一部の前記第一の凹部および前記第三の凹部に、前記一部の前記第一の凹部および前記第三の凹部を埋め込むように前記容量絶縁膜を覆う上部電極を形成するとともに、前記ゲート絶縁膜上に、前記第二の凹部を埋め込むようにゲート電極を形成する工程と、
を含む、半導体装置の製造方法が提供される。
【０００９】
本発明においては、素子分離領域として機能する第一の凹部と同じ深さの凹部にさらに第三の凹部を設けて、第三の凹部を有する第一の凹部にデカップリングコンデンサを設ける。さらに、第三の凹部と同じ深さの第二の凹部が半導体基板の主面に設けられて、第二の凹部中にゲート電極が埋設される。デカップリングコンデンサが設けられる凹部が、第一および第三の凹部により構成されているため、主面の単位面積あたりのデカップリングコンデンサの有効面積を大きくすることができる。一方、製造工程の観点では、素子分離領域となる第一の凹部とデカップリングコンデンサが設けられる第一の凹部とを同一工程で形成することができる。そして、第一の凹部に第三の凹部を形成する工程を、ゲート電極を形成する際の第二の凹部の形成工程と同じ工程で行うことできる。よって、本発明によれば、製造工程を増やさずにデカップリングコンデンサの有効面積を増加させることができる。
【００１０】
本発明において、容量素子は、デカップリングコンデンサとしてもよいし、昇降圧用容量素子としてもよい。
【００１１】
本発明によれば、
半導体基板上に開口された第一の凹部と、
前記第一の凹部外に形成された第二の凹部と、
前記第一の凹部内に開口された第三の凹部と、
前記第一，三の凹部を覆うように形成された容量絶縁膜と、
前記容量絶縁膜上に形成された上部電極と、
前記第二の凹部を覆うように形成された絶縁膜と、
前記絶縁膜上に前記第二の凹部を覆うように形成されたゲート電極と、
を備え、
前記第二の凹部と第三の凹部とは略同様の開口径と深さとを有し、前記基板を下部電極として前記容量絶縁膜と前記上部電極とで容量素子を形成する半導体装置が提供される。
【００１２】
本発明においては、素子分離領域として機能する第一の凹部と同じ深さの第四の凹部をさらに設けることができる。また、第一の凹部が素子分離の間の領域にＣＭＰによるディッシングを防止するように所定の間隔で配置することができる。更に、複数の第三の凹部を第一の凹部の中に設けることができる。
【発明の効果】
【００１３】
本発明によれば、製造工程の増加を抑制しつつ容量素子の有効面積を増加させることができる。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照しつつ、本発明による半導体装置およびその製造方法の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
【００１５】
（第一の実施形態）
図１は、本実施形態における半導体装置の構成を示す断面図である。図１に示した半導体装置１００は、半導体基板（シリコン基板１０１）に、素子分離領域、デカップリングコンデンサおよびリセスゲート構造のトランジスタが設けられている。具体的には、  半導体基板（シリコン基板１０１）上に開口された第一の凹部１０２と、第一の凹部１０２外に形成された第二の凹部１１６と、第一の凹部１０２内に１つまたは複数の開口された第三の凹部１０６と、第一，三の凹部を覆うように形成された容量絶縁膜１０９と、容量絶縁膜１０９上に形成された上部電極１１０と、第二の凹部１１６を覆うように形成されたゲート絶縁膜１０８と、ゲート絶縁膜１０８上に第二の凹部１１６を覆うように形成されたゲート電極１１１とを備える。第二の凹部１１６と第三の凹部１０６とは略同様の開口径と深さとを有し、シリコン基板１０１を下部電極として容量絶縁膜１０９と上部電極１１０とでデカップリングコンデンサを形成する。本実施形態では、デカップリングコンデンサを容量素子の一例として説明するが、デカップリングコンデンサに限らず、昇圧回路等で用いる容量素子でもよい。また、素子分離領域として機能する第一の凹部１０２と同じ深さの第四の凹部（図示せず）をさらに設けることができる。さらに、素子分離溝（第四の凹部）に挟まれた領域において、第一の凹部が所定の間隔で配置することが好ましい。このようにすれば、素子分離膜形成のためのＣＭＰによるディッシングを効果的に防止できる。
【００１６】
以下、各部の構成について説明する。シリコン基板１０１には、主面から第一の深さを有する複数の第一の凹部１０２、第一の凹部１０２以外の領域に設けられ、主面から第二の深さを有する第二の凹部１１６、および、複数の第一の凹部１０２のうちの一部の凹部に設けられ、第一の凹部１０２の底部から第三の深さを有する第三の凹部１０６が設けられている。上記一部の第一の凹部１０２から、当該第一の凹部１０２に設けられた第三の凹部１０６にわたってデカップリングコンデンサ１１３が設けられるとともに、他の第一の凹部１０２に素子分離絶縁膜１０３が埋設されている。
【００１７】
シリコン基板１０１に設けられた凹部の深さについて、第二の凹部１１６の深さと第三の凹部１０６の深さとが等しい。なお、図１では、複数の第一の凹部１０２の深さはいずれも等しい。同様に、複数の第二の凹部１１６の深さはいずれも等しく、複数の第三の凹部１０６の凹部の深さはいずれも等しい。さらに、図１では、第三の凹部１０６と第二の凹部１１６とが同径である。
【００１８】
ここで、凹部の深さまたは径が等しいとは、同一の形状および大きさのマスクを用いて同一工程で形成したときに得られる程度の等しさであればよく、製造工程中で生じる程度のばらつきがあってもよい。
【００１９】
デカップリングコンデンサ１１３は、シリコン基板１０１と、上記一部の第一の凹部１０２および当該第一の凹部１０２に設けられた第三の凹部１０６を埋めるように設けられた上部電極１１０、ならびに第一の凹部１０２および第三の凹部１０６と上部電極１１０との間に設けられた容量絶縁膜１０９から構成される。
また、トランジスタ領域１０１ａにおいては、シリコン基板１０１に形成された第二の凹部１１６の内壁全面をゲート絶縁膜１０８が覆っている。ゲート絶縁膜１０８上に、第二の凹部１１６に埋め込まれたゲート電極１１１が設けられている。上部電極１１０とゲート電極１１１とは、同一材料により構成されている。
【００２０】
図１では、シリコン基板１０１に、一つの第一の凹部１０２と一つの第三の凹部１０６からなる凹部１０７が複数設けられている。また、面内に凹部１０７が複数個配置されており、複数の第一の凹部１０２について、容量絶縁膜１０９および上部電極１１０が共通に設けられている。つまり、容量絶縁膜１０９および上部電極１１０は、凹部１０７の側壁全体および凹部１０７間の領域においてシリコン基板１０１の表面を被覆している。
【００２１】
次に、半導体装置１００の製造方法を説明する。半導体装置１００の製造工程は、以下の工程を含む。
シリコン基板１０１を選択的に除去し、シリコン基板１０１の主面に複数の第一の凹部１０２を形成する工程、
複数の第一の凹部１０２に絶縁膜（素子分離絶縁膜１０３）を埋め込む工程、
複数の第一の凹部１０２のうち、一部の凹部について、素子分離絶縁膜１０３を除去して凹部内壁を露出させる工程、
上記一部の第一の凹部１０２においてシリコン基板１０１を選択的に除去して第三の凹部１０６を形成するとともに、第一の凹部１０２以外の領域においてシリコン基板１０１を選択的に除去して第三の凹部１０６と同じ深さの第二の凹部１１６を主面に形成する工程、
上記一部の第一の凹部１０２および第三の凹部１０６の内壁を覆う容量絶縁膜１０９を形成するとともに、第三の凹部１０６の内壁を覆うゲート絶縁膜１０８を形成する工程、および
上記一部の第一の凹部１０２および第三の凹部１０６に、上記一部の第一の凹部１０２および第三の凹部１０６を埋め込むように容量絶縁膜１０９を覆う上部電極１１０を形成するとともに、ゲート絶縁膜１０８上に、第二の凹部１１６を埋め込むようにゲート電極１１１を形成する工程。
【００２２】
以下、図２〜図４を参照して、各工程を具体的に説明する。図２〜図４は、図１に示した半導体装置１００の製造工程を示す断面図である。
まず、図２に示したように、既知のＳＴＩ（Shallow Trench Isolation）素子分離技術を用いて、シリコン基板１０１の主面に複数の素子分離領域を形成する。具体的には、シリコン基板１０１を選択的にエッチング除去して複数の第一の凹部１０２を形成する。複数の第一の凹部１０２は、同一形状および大きさのマスクパターンを用いて形成されるため、同じ深さおよび径に形成される。形成した第一の凹部１０２を埋め込むようにシリコン酸化膜等の絶縁膜を形成し、ＣＭＰ（Chemical Mechanical Polishing）法等を用いて第一の凹部１０２の外部に形成された絶縁膜を除去する。これにより、第一の凹部１０２の内部を満たす素子分離絶縁膜１０３が形成される。
【００２３】
次に、図３（ａ）に示したように、既知のリソグラフィー技術を用いて、第一の凹部１０２のうち、一部の第一の凹部１０２を覆うレジストパターン１０４をシリコン基板１０１上に形成する。図３（ａ）では、隣接する複数の第一の凹部１０２の上部が開口しているレジストパターン１０４となっている。そして、公知のドライエッチングまたはウェットエッチング、あるいはその組み合わせにより、レジストパターン１０４に覆われていない第一の凹部１０２内に埋め込まれている素子分離絶縁膜１０３を除去し、素子分離絶縁膜１０３で満たされていない第一の凹部１０２を形成する（図３（ｂ））。図３（ｂ）では、レジストパターン１０４に覆われていない第一の凹部１０２について、素子分離絶縁膜１０３を完全に除去して第一の凹部１０２の内壁全面が露出している。
【００２４】
続いて、シリコン基板１０１のトランジスタ領域１０１ａに第二の凹部１１６（リセスゲート溝）をパターニングするため、既知のリソグラフィー技術を用いてレジストパターン１０５を形成する。このとき、素子分離絶縁膜１０３で満たされていない第一の凹部１０２の底部の一部も開口部となるようにレジストパターン１０５を形成する（図４（ａ））。
【００２５】
そして、既知のドライエッチングまたはウェットエッチング、あるいはその組み合わせにより、第二の凹部１１６の形成と第一の凹部１０２底部への第三の凹部１０６の形成を同時に行う（図４（ｂ））。なお、リソグラフィの効率の観点から、第二の凹部１１６および第三の凹部１０６をエッチングにより形成する際、各凹部に対応するマスク開口部の幅（溝の場合）または径（孔の場合）を同一とすることが好ましい。この場合、第二の凹部１１６と第三の凹部１０６とは、いずれも、同じ深さおよび同じ幅または径を持つ凹部となる。
【００２６】
次いで、第一の凹部１０２および第三の凹部１０６からなる凹部１０７およびその間の領域ならびに第二の凹部１１６の上部を開口部とするマスクを用いて、凹部１０７およびその間の領域ならびに第二の凹部１１６の上部に、それぞれゲート絶縁膜１０８および容量絶縁膜１０９を形成する。容量絶縁膜１０９は、凹部１０７の内壁全体および凹部１０７間のシリコン基板１０１表面を被覆する。よって、容量絶縁膜１０９は、第一の凹部１０２の側壁から第三の凹部１０６の底部にわたって形成される。さらに、ゲート絶縁膜１０８および容量絶縁膜１０９の上に、それぞれ、ゲート電極１１１および上部電極１１０を形成する。これにより、ゲート電極１１１とデカップリングコンデンサ１１３とが同時に形成される。
なお、ゲート絶縁膜１０８と容量絶縁膜１０９とは同じ材料であり、たとえばシリコン酸化膜とする。また、上部電極１１０とゲート電極１１１とは同じ材料であり、たとえば多結晶シリコン膜とする。また、容量絶縁膜１０９を形成する前に、デカップリングコンデンサ１１３の形成領域に所定の導電型の不純物を選択的に注入して拡散層を形成してもよい。
【００２７】
以上により、容量素子の基本構造として、図１に示した半導体装置１００が得られる。その後、シリコン基板１０１と上部電極１１０に電気的接続を行うための構造（たとえば、接続プラグ）を公知の技術で形成し、電気的に機能するデカップリングコンデンサ１１３が完成する。
【００２８】
次に、本実施形態の作用効果を説明する。
本実施形態では、デカップリングコンデンサ１１３の形成領域に設けられた第一の凹部１０２の底部には、さらに第三の凹部１０６が設けられ、第三の凹部１０６が、ゲート電極１１１のリセス部分である第二の凹部１１６と同じ深さとなっている。そして、デカップリングコンデンサ１１３の形成領域においてシリコン基板１０１に設けられた第一の凹部１０２が、素子分離領域として機能する第一の凹部１０２と同じ深さとなっている。このような構成により、デカップリングコンデンサ１１３の形成領域の面積に対するデカップリングコンデンサ１１３の表面積を効果的に増加させることができる。素子分離 溝の内部にさらにリセスゲート溝を形成することにより、側面成分と底面成分からなる容量素子の有効面積を増加させることができる。さらに、本実施形態では、第三の凹部１０６のエッチングにリセスゲート形成工程を適用するため、デカップリングコンデンサ１１３を形成するための製造ステップの増加がない。
【００２９】
よって、本実施形態によれば、製造工程を増やさずにデカップリングコンデンサ１１３を形成することができ、さらに、得られるデカップリングコンデンサ１１３の表面積を増加させることができる。また、装置を大型化することなくデカップリングコンデンサ１１３の表面積を増加させてシリコン基板１０１のノイズを効果的に抑制することができるとともに、リセスゲート構造によりゲート電極１１１の端部における電界集中を効果的に抑制することができるため、小型で信頼性に優れた装置を得ることができる。また、容量素子の単位面積（チップ面積）あたりの容量値を大きくし、チップ面積を小さくすることができるため、装置のコストダウンも可能となる。
【００３０】
ここで、背景技術の項で前述した特許文献１に記載の装置では、素子分離溝のみを容量素子部の有効面積として用いている。これに対し、本実施形態では、半導体装置のトランジスタにリセスゲート構造を採用するとともに、素子分離溝と同時に形成される凹部（第一の凹部１０２）の内部にさらにリセスゲート溝と同じ深さの凹部（第三の凹部１０６）を設けることで、デカップリングコンデンサ１１３の有効面積をより一層効果的に増加させることができる。よって、さらにデカップリングコンデンサ１１３の単位面積あたりの容量値を大きくでき、小さい占有面積で充分な容量を確保することができる。
【００３１】
特許文献１に対するデカップリングコンデンサ１１３における表面積の増加を具体例により示す。
【００３２】
前述の特許文献１の構成の場合、有効面積概算は
３００×３００（底面成分）＋２００×３００×４（側壁成分）＝３３００００ｎｍ2
となる。
一方、本実施形態における有効面積概算は以下のようになる。たとえば、第一の凹部１０２の深さを２００ｎｍ、幅を３００ｎｍとし、第二の凹部１１６および第三の凹部１０６の深さを１００ｎｍ、幅を１００ｎｍとすると、本実施形態における有効面積概算は、
３３００００＋１００×１００×４（第三の凹部１０６および第二の凹部１１６の側壁成分）＝３７００００ｎｍ2 
となる。
【００３３】
よって、実際には凹部の角度等により容量値は変動するものの、上記例の場合、本実施形態の構成により、およそ９％程度の有効面積を増大させることができる。
【００３４】
図５は、半導体装置１００の平面形状を示す図であり、デカップリングコンデンサ１１３の平面レイアウト例を示すものである。図５では、第三の凹部１０６を有する第一の凹部１０２がシリコン基板１０１の主面に正方格子状に配置されている。第一の凹部１０２の平面配置はこれには限られず、たとえば斜格子状に第一の凹部１０２を配置してもよい。
【００３５】
図５に示したように、本実施形態では、素子分離領域（不図示）の間に、デカップリングコンデンサ１１３の下部電極として機能する拡散層が含まれている。このため、第一の凹部１０２の幅と間隔を適切な間隔に設定することにより、拡散層およびゲートのデータ率を調整することができる。半導体装置の製造工程では、通常、ＳＴＩおよびゲート層間の平坦化のために、ＣＭＰを用いているが、ＣＭＰ工程において下地パターンがない大面積の領域では、パターンがある部分と比較すると研磨量が多くなるディッシングが生じてしまい、平坦性が失われる場合がある。ディッシングが生じると、上地のメタル加工時にパターンショートを発生させてしまう。
【００３６】
本実施形態では、デカップリングコンデンサ１１３を上記のように適切に配置することで、デカップリングコンデンサ１１３にＣＭＰダミーパターンとしての機能も同時に付与することができる。具体的には、本来パターンが設けられていない大面積領域に、電気的に機能しない矩形の拡散層およびゲートパターンを配置し、ＣＭＰダミーパターンとして用いることができる。これにより、データ率を考慮してＣＭＰの均一性を追求する設計が可能となる。
【００３７】
半導体装置１００は、電気的機能を持たないダミー拡散層を有し、ダミー拡散層のパターンと同一の平面レイアウトの拡散層パターンを有する構成なっている。また、電気的機能を持たないダミーゲートを有する構成であって、ダミーゲートのパターンと同一の平面レイアウトのゲートパターンを有する構成となっている。
【００３８】
以下においては、第一の実施形態と異なる点を中心に説明する。
【００３９】
（第二の実施形態）
図６は、本実施形態における半導体装置の構成を示す断面図である。図６に示した半導体装置１２０の基本構成は図１に示した半導体装置１００と同様であるが、デカップリングコンデンサ１１３の凹部１０７の構成が異なる。具体的には、半導体装置１２０のデカップリングコンデンサ１１３では、一つの第一の凹部１０２中に、複数の第三の凹部１０６が設けられている。
図７は、図６に示した半導体装置１２０の製造工程を示す断面図である。
まず、図２および図３を参照して前述した手順を用いて、シリコン基板１０１に複数の第一の凹部１０２を形成してこれに素子分離絶縁膜１０３を埋設し、一部の第一の凹部１０２ついては埋設した素子分離絶縁膜１０３を除去する。なお、本実施形態では、第一の凹部１０２の深さはいずれも同じであるが、デカップリングコンデンサ１１３となる第一の凹部１０２が、素子分離領域となる第一の凹部１０２よりも大きい径で形成された例を示した。
【００４０】
次に、図７（ａ）に示したように、シリコン基板１０１のトランジスタ領域１０１ａに第二の凹部１１６（リセスゲート溝）をパターニングするため、既知のリソグラフィー技術を用いてレジストパターン１０５を形成する。このとき、素子分離絶縁膜１０３で満たされていない第一の凹部１０２の底部に複数の開口部を形成する。
【００４１】
つづいて、既知のドライエッチングまたはウェットエッチング、あるいはその組み合わせにより、第二の凹部１１６および第三の凹部１０６を同時に形成する。なお、リソグラフィの効率の観点から、第二の凹部１１６および第三の凹部１０６をエッチングにより形成する際、各凹部に対応するマスク開口部の幅（溝の場合）または径（孔の場合）を同一とすることが好ましい。この場合、第二の凹部１１６と第三の凹部１０６とは、いずれも、同じ深さおよび同じ幅または径を持つ凹部となる。
【００４２】
その後、第一の実施形態で前述した手順により、ゲート絶縁膜１０８および容量絶縁膜１０９を形成した後、ゲート電極１１１および上部電極１１０を形成する。図８は、本実施形態で得られる半導体装置１２０の平面構成を示す図であり、デカップリングコンデンサ１１３の平面レイアウト例を示すものである。図８では、一つの第一の凹部１０２の中に、複数の第三の凹部１０６が正方格子状に配置されている。
本実施形態においても、第一の実施形態と同様の作用効果が得られる。
【００４３】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【００４４】
たとえば、以上の実施形態においては、第一の凹部１０２および第三の凹部１０６が孔状である場合を例に説明したが、凹部の平面形状はこれには限られず、たとえば溝状としてもよい。このとき、たとえば、第三の凹部１０６および第二の凹部１１６は幅および深さが等しく、複数の第一の凹部１０２は幅および深さが等しい構成であってもよい。
【図面の簡単な説明】
【００４５】
【図１】実施形態における半導体装置の構成を示す断面図である。
【図２】図１の半導体装置の製造工程を示す断面図である。
【図３】図１の半導体装置の製造工程を示す断面図である。
【図４】図１の半導体装置の製造工程を示す断面図である。
【図５】図１の半導体装置の平面構成を示す図である。
【図６】実施形態における半導体装置の構成を示す断面図である。
【図７】図５の半導体装置の製造工程を示す断面図である。
【図８】図５の半導体装置の平面構成を示す図である。
【図９】従来の半導体装置の構成を示す断面図である。
【図１０】従来の半導体装置の構成を示す断面図である。
【符号の説明】
【００４６】
１００  半導体装置
１０１  シリコン基板
１０１ａ  トランジスタ領域
１０２  第一の凹部
１０３  素子分離絶縁膜
１０４  レジストパターン
１０５  レジストパターン
１０６  第三の凹部
１０７  凹部
１０８  ゲート絶縁膜
１０９  容量絶縁膜
１１０  上部電極
１１１  ゲート電極
１１３  デカップリングコンデンサ
１１６  第二の凹部
１２０  半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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