(57)【要約】【課題】セルアレイ構造においてコンタクトとゲートラインの間の正確な工程マージンが確保されることで高密度及び高機能の具現が可能な半導体メモリー素子を提供する。【解決手段】水平ライン形態であり中間部分が上へと延長形成された第１アクティブ領域と、第１アクティブ領域の下に水平ライン形態に形成されて両側端が屈曲して下へと延長形成されて中間部分が下へと延長形成された第２アクティブ領域と、垂直ライン形態であり第１アクティブ領域及び第２アクティブ領域の水平ラインに跨ってそれぞれ形成された第１ゲートライン及び第２ゲートラインと、水平ライン形態であり第２アクティブ領域の延長形成された両側に跨って形成された第３ゲートラインと、第１アクティブ領域の各端、第２アクティブ領域の各端及び両側の屈曲部分、第１アクティブ領域及び第２アクティブ領域の間の第１ゲートライン及び第２ゲートラインに形成された多数のコンタクトを含む。【選択図】図１
2009088523.tif 000002
【特許請求の範囲】
【請求項１】
水平ライン形態であり、中間部分が上へと延長形成された第１アクティブ領域と、前記第１アクティブ領域の下に水平ライン形態に形成されて、両側端が屈曲して下へと延長形成されて、中間部分が下へと延長形成された第２アクティブ領域と、垂直ライン形態であり、前記第１アクティブ領域及び第２アクティブ領域の水平ラインに跨ってそれぞれ形成された第１ゲートライン及び第２ゲートラインと、水平ライン形態であり、前記第２アクティブ領域の延長形成された両側に跨って形成された第３ゲートラインと、前記第１アクティブ領域の各端、第２アクティブ領域の各端及び両側の屈曲部分、第１アクティブ領域及び第２アクティブ領域の間の第１ゲートライン及び第２ゲートラインに形成された多数のコンタクトを含む半導体メモリー素子。
【請求項２】
前記第１ゲートライン及び第２ゲートラインは、互いに平行な垂直ラインに形成されて、第２アクティブ領域の延長形成された中間部分の両側に形成されたことを特徴とする請求項１に記載の半導体メモリー素子。
【請求項３】
前記第１アクティブ領域、第２アクティブ領域、第１ゲートライン、第２ゲートライン及び第３ゲートラインは、前記第１アクティブ領域及び第２アクティブ領域の延長形成された中間部分を基準に左右対称構造を成すことを特徴とする請求項１に記載の半導体メモリー素子。
【請求項４】
前記第１ゲートライン、第２ゲートライン中の一つ以上のラインは、コンタクトが形成された部分を除いたラインの中で、少なくとも第１アクティブ領域及び第２アクティブ領域にかけたラインが、残りの部分に比べて薄く形成されることを特徴とする請求項１に記載の半導体メモリー素子。
【請求項５】
前記第３ゲートラインは、第２アクティブ領域の延長形成された中間部分と隣接した部分が、下側へと屈曲していることを特徴とする請求項１に記載の半導体メモリー素子。
【請求項６】
前記第１ゲートライン、第２ゲートライン中の一つ以上のラインは、前記第２アクティブ領域の水平ラインを貫いた端が屈曲していることを特徴とする請求項１に記載の半導体メモリー素子。
【請求項７】
前記第１ゲートライン、第２ゲートライン中の一つ以上のラインの屈曲している端は、前記第２アクティブ領域の延長形成された中間部分の外側を向けて屈曲していることを特徴とする請求項６に記載の半導体メモリー素子。
【請求項８】
前記第１ゲートライン、第２ゲートライン中の一つ以上のラインは、前記第２アクティブ領域の水平ラインを貫いた端が、前記第２アクティブ領域及び前記第３ゲートラインによって取り囲まれた領域内に位置されることを特徴とする請求項１に記載の半導体メモリー素子。
【請求項９】
前記第２アクティブ領域の両側の屈曲部分に形成されたコンタクトは、それぞれ隣接した第１ゲートライン及び第２ゲートラインと７４ｎｍないし７８ｎｍの離隔距離を持ち、前記第１アクティブ領域の両側端に形成されたコンタクトは、それぞれ隣接した第１ゲートライン及び第２ゲートラインと７４ｎｍないし７８ｎｍの離隔距離を持つことを特徴とする請求項１に記載の半導体メモリー素子。
【請求項１０】
前記第２アクティブ領域の延長形成された中間部分に形成されたコンタクトは、前記第３ゲートラインと７６ｎｍないし８０ｎｍの離隔距離を持つことを特徴とする請求項１に記載の半導体メモリー素子。
【請求項１１】
前記第２アクティブ領域の両側の屈曲部分に形成されたコンタクトは、それぞれ隣接した第１ゲートライン及び第２ゲートラインと８０ｎｍないし８４ｎｍの離隔距離を持ち、前記第１アクティブ領域の両側端に形成されたコンタクトは、それぞれ隣接した第１ゲートライン及び第２ゲートラインと８０ｎｍないし８４ｎｍの離隔距離を持つことを特徴とする請求項６に記載の半導体メモリー素子。
【請求項１２】
前記第２アクティブ領域の延長形成された中間部分に形成されたコンタクトは、前記第３ゲートラインと８２ｎｍないし８６ｎｍの離隔距離を持つことを特徴とする、請求項６に記載の半導体メモリー素子。
【発明の詳細な説明】
【技術分野】
【０００１】
実施例は、半導体メモリー素子に関するものである。
【背景技術】
【０００２】
半導体メモリー素子のセルアレイ方式は、半導体層の構造、工程条件とともに素子の仕様を決める重要な技術である。
【０００３】
このようなセルアレイ方式の半導体メモリー素子は、スタックタイプのゲート構造を持ち、多数のセルで電極ラインとラインコンタクトを共有することで高密度化を実現することができる。また、電極ラインとコンタクトの並列接続及び階層化が可能なので、素子の高機能を具現することができる。
【０００４】
しかし、セルアレイ方式の半導体メモリー素子は、配線密度が高くなり、正確な工程マージンを確保することが難しくて、生産収率が低下する問題点がある。
【０００５】
特に、コンタクトとゲートラインの間の距離に工程マージンが充分に確保されない場合、生産収率が大きく低下することがあるが、このような側面で、プローブテストが行われていなどの工程マージンに対する研究が不足しているのが実情である。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
実施例は、セルアレイ構造において、コンタクトとゲートラインの間の正確な工程マージンが確保されることで、高密度及び高機能の具現が可能な半導体メモリー素子を提供することを目的とする。
【課題を解決するための手段】
【０００７】
実施例による半導体メモリー素子は、水平ライン形態であり、中間部分が上へと延長形成された第１アクティブ領域と、前記第１アクティブ領域の下に水平ライン形態に形成されて、両側端が屈曲して下へと延長形成されて、中間部分が下へと延長形成された第２アクティブ領域と、垂直ライン形態であり、前記第１アクティブ領域及び第２アクティブ領域の水平ラインに跨ってそれぞれ形成された第１ゲートライン及び第２ゲートラインと、水平ライン形態であり、前記第２アクティブ領域の延長形成された両側に跨って形成された第３ゲートラインと、前記第１アクティブ領域の各端、第２アクティブ領域の各端及び両側の屈曲部分、第１アクティブ領域及び第２アクティブ領域の間の第１ゲートライン及び第２ゲートラインに形成された多数のコンタクトを含む。
【発明の効果】
【０００８】
実施例によれば、コンタクトとゲートラインの間に正確な工程マージンを確保して半導体メモリー素子のセルアレイ構造の高集積化と、生産収率を向上させることができる。
【発明を実施するための最良の形態】
【０００９】
添付された図面を参照して、実施例による半導体メモリー素子に対して詳しく説明するが、実施例による半導体メモリー素子は、セルアレイ構造を持ち、４メガ６−Ｔ ＳＲＡＭの９０ｎｍロジック工程によって製作されたもので例示する。
【００１０】
図１は、第１実施例による半導体メモリー素子１００の電極構造を図示した上面図である。
【００１１】
図１に図示された第１実施例による半導体メモリー素子１００は、一つのビットセルを拡大図示したものであり、多数のアクティブ領域１１０、１２０、多数のゲートライン１３０、１４０、１５０、多数のコンタクト１６０を含んで構成される。
【００１２】
以下、説明の便宜を図り、上側のアクティブ領域を(第１アクティブ領域１１０)として、下側のアクティブ領域を(第２アクティブ領域１２０)とする。
【００１３】
また、左側の上のゲートラインを(第１ゲートライン１３０)として、右側の上のゲートラインを(第２ゲートライン１４０)として、下のゲートラインを(第３ゲートライン１５０)とする。
【００１４】
前記アクティブ領域１１０、１２０は、Ｎ＋拡散領域として形成されることができて、チャンネル領域、ソース領域、ドレーン領域を含むことができる。
【００１５】
第１アクティブ領域１１０と第２アクティブ領域１２０は、互いに平行な水平ラインを含み、前記第１アクティブ領域１１０は、水平ラインの中間の一部が上へと延長形成された略逆Ｔ字の形態を持つ。前記第２アクティブ領域１２０は、水平ライン両側の一部が下へと延長形成された略Ｕ字のゲートの形態を持つ。
【００１６】
また、前記第２アクティブ領域１２０の水平ラインの中で、真ん中の一部領域は下へと延長形成される。
【００１７】
前記第１アクティブ領域１１０の両側端、及び上へと延長形成された部分の端にコンタクト１６０が形成されて、第２アクティブ領域１２０の両側の屈曲部分、及び下側へと延長形成されたラインそれぞれの端にコンタクト１６０が形成される。
【００１８】
一方、前記第１ゲートライン１３０と第２ゲートライン１４０は、互いに平行な垂直ラインに形成されるが、第１アクティブ領域１１０と第２アクティブ領域１２０の水平したラインに跨って形成される。
【００１９】
また、前記第１アクティブ領域１１０と第２アクティブ領域１２０の間の前記第１ゲートライン１３０と第２ゲートライン１４０の中間部分に、それぞれコンタクト１６０が形成される。
【００２０】
前記第３ゲートライン１５０は、第２アクティブ領域１２０の下へと屈曲した両側部分に重畳するように水平に形成される。
【００２１】
前記アクティブ領域１１０、１２０、ゲートライン１３０、１４０、１５０の間の領域は、分離領域として、たとえば、シャロートレンチアイソレーション（ＳＴＩ）領域に形成可能である。
【００２２】
このような構造を持つ第１実施例による半導体メモリー素子１００で、アクティブ領域１１０、１２０のコンタクト１６０とゲートライン１３０、１４０、１５０の間の工程マージンは、生産収率に影響を及ぼす要因として見ることができる。
【００２３】
特に、アクティブ領域１１０、１２０のコンタクト１６０とゲートライン１３０、１４０、１５０の間の離隔領域の中で、図１に四角形で表示された部分が生産収率に重要な影響を及ぼす部分である。
【００２４】
参照として、前記四角形で表示された部分Ａ、Ｂ、Ｃ、Ｄ、Ｅを、以下、説明の便宜を図り(第１離隔領域Ａ)、(第２離隔領域Ｂ)、(第３離隔領域Ｃ)、(第４離隔領域Ｄ)、(第５離隔領域Ｅ)とする。
【００２５】
実施例は、前記離隔領域Ａ、Ｂ、Ｃ、Ｄ、Ｅが、十分な工程マージンを持つように設計された。
【００２６】
（第一）第１ゲートライン１３０と第２ゲートライン１４０は、コンタクト１６０が形成された中間部分を除いて、残りのライン部分、あるいは第１アクティブ領域１１０と第２アクティブ領域１２０のコンタクト１６０と隣接するライン部分が薄く形成される。よって、第１離隔領域Ａと第２離隔領域Ｂが、約７４ｎｍないし７８ｎｍに調整されることができる。
【００２７】
（第二）第３ゲートライン１５０の中間部分が(Ｕ)の形態に屈曲して、よって、第３離隔領域Ｃは、約７６ｎｍないし８０ｎｍに調整されることができる。この時、第３ゲートライン１５０の厚さも調整されることができる。
【００２８】
第三）前記第１ゲートライン１３０と第２ゲートライン１４０は、直線形態であり、幅と端の長さが調整されることで、第４離隔領域Ｄと第５離隔領域Ｅは、約７４ｎｍないし７８ｎｍに調整されることができる。この時、第１アクティブ領域１１０と第２アクティブ領域１２０の延長形成された中間部分の厚さも調整されることができる。
【００２９】
前記第１離隔領域Ａ、第２離隔領域Ｂ、第４離隔領域Ｄ及び第５離隔領域Ｅが、約７６ｎｍに形成される場合、前記第３離隔領域Ｃは、７８ｎｍに形成されることができて、半導体メモリー素子全体の大きさが縮小される場合、離隔領域の間の割合が等しく適用されることができる。
【００３０】
以下、第２実施例による半導体メモリー素子２００に対して説明する。
【００３１】
図２は、第２実施例による半導体メモリー素子２００の電極構造を図示した上面図である。
【００３２】
図２に図示された第２実施例による半導体メモリー素子２００は、一つのビットセルを拡大図示したものであり、多数のアクティブ領域２１０、２２０、多数のゲートライン２３０、２４０、２５０、多数のコンタクト２６０を含んで構成される。
【００３３】
第２実施例による半導体メモリー素子２００は、前述の第１実施例と構造及び形態が類似しているので、重なる説明は省略することにする。
【００３４】
第２実施例による半導体メモリー素子２００は、第１アクティブ領域２１０、第２アクティブ領域２２０、第１ゲートライン２３０、第２ゲートライン２４０、第３ゲートライン２５０を含んで構成されるが、第１実施例と異なる点について説明すれば、次のようである。
【００３５】
前記第１ゲートライン２３０と第２ゲートライン２４０の端が、第１アクティブ領域２１０と第２アクティブ領域２２０の延長形成された中間部分の外側へと屈曲する。
【００３６】
この時、前記第１ゲートライン２３０と第２ゲートライン２４０の端は、約４５°に屈曲した方が好ましい。
【００３７】
よって、第４離隔領域ｄと第５離隔領域ｅが、第１実施例に比べて大きく形成されることができて、これによって第１ゲートライン２３０と第２ゲートライン２４０の位置は、それぞれ真ん中の位置に調整されることができる。
【００３８】
また、第４離隔領域ｄと第５離隔領域ｅが、第１実施例に比べて大きく形成されることによって、第２アクティブ領域２２０の延長形成された中間部分の長さが、第１実施例に比べて短く形成されることができて、第３ゲートライン２５０との間隔、即ち第３離隔領域ｃの幅が、第１実施例に比べて広く形成されることができる。
【００３９】
このような構造によって、第２実施例の第１離隔領域ａ、第２離隔領域ｂ、第４離隔領域ｄ及び第５離隔領域ｅは、約８０ｎｍないし８４ｎｍ程度に形成されることができて、第３離隔領域ｃは、約８２ｎｍないし８６ｎｍの間隔を持つことができる。
【００４０】
前記第１離隔領域ａ、第２離隔領域ｂ、第４離隔領域ｄ及び第５離隔領域ｅが、約８２ｎｍに形成される場合、前記第３離隔領域ｃは、８４ｎｍに形成されることができて、半導体メモリー素子全体の大きさが縮小される場合、離隔領域の間の割合が等しく適用されることができる。
【００４１】
第１実施例及び第２実施例による半導体メモリー素子１００、２００のビットセルの大きさは、横長が１．５２８μｍ、縦長が２μｍに製作されることができる。
【００４２】
図３は、第１実施例及び第２実施例による半導体メモリー素子１００、２００を撮影した写真を模した図である。
【００４３】
図３に図示された写真図は、ＳＥＭ(Scanning Electronic Microscope)装備を通じて撮影されたものであり、写真図ａとｂは、第１ゲートライン１３０、２３０と第２ゲートライン１４０、２４０を形成するためのフォトリソグラフィ工程後のパターン１４０a、２４０aを撮影したものを示す図である。
【００４４】
写真図ａは、第１実施例を撮影したものであり、写真図ｂは、第２実施例を撮影したものを示す図である。
【００４５】
また、写真図ｃとｄは、パターン１４０a、２４０aが形成された後、第１ゲートライン１３０、２３０と第２ゲートライン１４０、２４０がエッチングされた形態を撮影したものである。
【００４６】
写真図ｃは、第１実施例を撮影したものであり、写真図ｂは、第２実施例を撮影したものである。
【００４７】
第１実施例と第２実施例を比べて見れば、第２実施例で確保された離隔領域ａないしｂは、第１実施例に比べて約６ｎｍ程度広く形成されることができる。
【００４８】
図４は、第１実施例及び第２実施例による半導体メモリー素子１００、２００のプローブ収率を比べたグラフである。
【００４９】
前記ゲートライン１３０、１４０、１５０、２３０、２４０、２５０、アクティブ領域１１０、１２０、２１０、２２０、コンタクト１６０、２６０が形成された後、プローブ装備を利用してウェハーの電気的特性と動作状態を検査することで、良品と不良品を分類してリペア可能可否を判断した。
【００５０】
その結果、第１実施例及び第２実施例による半導体メモリー素子１００、２００のプローブ収率は、皆従来に比べて高く測定されて、図４に図示されたように、第２実施例Ｇの収率を基準にした時、第１実施例Ｆは、第２実施例Ｇの約４０％（Ｙ軸）の収率を見せていることが分かる。
【図面の簡単な説明】
【００５１】
【図１】第１実施例による半導体メモリー素子の電極構造を図示した上面図である。
【図２】第２実施例による半導体メモリー素子の電極構造を図示した上面図である。
【図３】第１実施例及び第２実施例によるメモリー半導体素子を撮影した写真図を示す図である。
【図４】第１実施例及び第２実施例による半導体メモリー素子のプローブ収率を比べたグラフである。
【符号の説明】
【００５２】
１００、２００  半導体メモリー素子、  １１０、１２０、２１０、２２０  アクティブ領域、  １３０、１４０、１５０、２３０、２４０、２５０  ゲートライン、  １６０、２６０  コンタクト、  Ａ、Ｂ、Ｃ、Ｄ、Ｅ、ａ、ｂ、ｃ、ｄ、ｅ  離隔領域。  
【図１】
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【図２】
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【図３】
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【図４】
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