(57)【要約】【課題】低振幅クロックを用いてトランジスタのゲート容量を充放電すると、トランジスタのサイズを大きくするか、動作速度の遅延を甘受しなければならなかった。【解決手段】フリップフロップ回路１００は入力データＤの振幅より低振幅の第１クロック信号ＣＬＫにより動作する。トランジスタ対１２は、入力データＤをラッチすべく、入力データＤおよびその反転入力データ＊Ｄをそれぞれ受ける。活性化回路２０は、導通状態において、トランジスタ対１２を活性化させる。制御回路３０は、第１クロック信号ＣＬＫを受け、そのエッジのタイミングから所定の期間、活性化回路２０を導通状態に設定する。制御回路３０は、第１クロック信号ＣＬＫを高振幅化し、その高振幅化した第２クロック信号ＣＬＫｂを用いて活性化回路２０を導通状態に設定する。【選択図】図２
2009225169.tif 000002
【特許請求の範囲】
【請求項１】
入力データの振幅より低振幅の第１クロック信号により動作するフリップフロップ回路であって、
前記入力データをラッチすべく、前記入力データおよびその反転入力データをそれぞれ受けるトランジスタ対と、
導通状態において、前記トランジスタ対を活性化させる活性化回路と、
前記第１クロック信号を受け、そのエッジのタイミングから所定の期間、前記活性化回路を導通状態に設定する制御回路と、を備え、
前記制御回路は、前記第１クロック信号を高振幅化し、その高振幅化した第２クロック信号を用いて前記活性化回路を導通状態に設定することを特徴とするフリップフロップ回路。
【請求項２】
前記制御回路は、
前記第２クロック信号の、ハイレベル側の電位に対応する第１固定電位とローレベル側の電位に対応する第２固定電位との間に設けられた、第１Ｐチャネルトランジスタおよび第１Ｎチャネルトランジスタを含むインバータと、
前記第１固定電位に直接または間接に接続されたソース端子と、前記インバータの出力を受けるゲート端子と、前記第１Ｐチャネルトランジスタのゲート端子に電圧を供給するドレイン端子とを持つ第２Ｐチャネルトランジスタと、
を有することを特徴とする請求項１に記載のフリップフロップ回路。
【請求項３】
前記制御回路は、
前記第１固定電位と前記インバータとの間に設けられた第３Ｐチャネルトランジスタと、
前記第１クロック信号を取り込むための入力端子と前記第１Ｐチャネルトランジスタのゲート端子との間に設けられ、前記第１クロック信号のハイレベル側の電位に対応する第３固定電位を受けるゲート端子を持つ第２Ｎチャネルトランジスタと、をさらに有し、
前記第１Ｎチャネルトランジスタおよび前記第３Ｐチャネルトランジスタのゲート端子に、前記第１クロック信号が入力されることを特徴とする請求項２に記載のフリップフロップ回路。
【請求項４】
前記制御回路は、
前記第１クロック信号を取り込むための入力端子と前記インバータの入力端子との間に設けられる第２Ｎチャネルトランジスタと、
前記第１固定電位を直接または間接に受けるソース端子と、前記第２Ｐチャネルトランジスタのドレイン端子の電圧を受けるゲート端子と、前記第２Ｎチャネルトランジスタのゲート端子に電圧を供給するドレイン端子を持つ第４Ｐチャネルトランジスタと、
前記第１クロック信号のハイレベル側の電位に対応する第３固定電位を直接または間接に受けるソース端子と、前記インバータの出力を受けるゲート端子と、前記第２Ｎチャネルトランジスタのゲート端子に電圧を供給するドレイン端子を持つ第５Ｐチャネルトランジスタと、
をさらに有することを特徴とする請求項２に記載のフリップフロップ回路。
【請求項５】
前記活性化回路は、前記トランジスタ対のソース端子と前記第１クロック信号および前記第２クロック信号のローレベル側の電位を供給する第２固定電位との間に、カスケード接続された第１活性化トランジスタおよび第２活性化トランジスタを有し、
前記制御回路は、第１クロック信号を高振幅化しつつ反転し、前記第１活性化トランジスタのゲート端子に前記第１クロック信号が入力されることにより前記第１活性化トランジスタがオンされたのち、前記第２活性化トランジスタのゲート端子に前記第２クロック信号を入力して前記第２活性化トランジスタをオンすることを特徴とする請求項１から４のいずれかに記載のフリップフロップ回路。
【請求項６】
前記制御回路は、前記第２クロック信号の振幅を前記入力データの振幅に高振幅化することを特徴とする請求項１から５のいずれかに記載のフリップフロップ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力されたデータをラッチするフリップフロップ回路に関する。
【背景技術】
【０００２】
電子機器に搭載されるＬＳＩでは、その消費電力の低減が要求される。とくに携帯型で電池駆動される機器に搭載されるＬＳＩでは、駆動時間確保の観点からもその消費電力の低減が強く要求される。ＬＳＩで消費される電力のうち、クロック信号によりトランジスタのゲートをオンオフするために消費される、ゲート容量の充放電電力が大きな割合を占める。したがって、この充放電電力を低減することは、ＬＳＩの消費電力低減に効果的である。
【０００３】
クロック信号による上記充放電電力は電源電圧の２乗に比例することから、当該充放電電力を低減するにはクロック信号の振幅を小さくすることが有効である。
図１は、非特許文献１に開示された、低振幅クロックで動作するフリップフロップ回路を示す図である。図１では、クロック信号ｃｌｋおよび反転クロック信号ｃｌｋｂは、電源電圧Ｖｃｃの半分の電圧（Ｖｃｃ／２）に低振幅化されている。
【非特許文献１】Young-Su Kwon, Bong-il Park, In-Cheiol Park, and Chong-Min Kyung、"A new single-clock flip-flop for half-swing clocking"、Proc. Of ASP-DAC '99, pp.117-121
【発明の開示】
【発明が解決しようとする課題】
【０００４】
トランジスタのゲートを低振幅の信号でオンオフする場合、フル振幅の信号でオンオフする場合と比較し、トランジスタの電流駆動能力が低下し、動作速度が遅くなる。低振幅の信号を用いてトランジスタの動作速度を速くしようとする場合、トランジスタのサイズ、具体的にはゲート幅を大きくする必要がある。しかしながら、そのようなトランジスタのゲート容量を充放電するには大きな電力を必要とする。このように、低振幅クロックを用いて上記充放電電力を抑制しようとすると、トランジスタのサイズを大きくするか、動作速度の遅延を甘受しなければならなかった。
【０００５】
本発明はこうした状況に鑑みてなされたものであり、その目的は、低振幅クロックで動作するフリップフロップ回路において、回路規模の増大を抑制しつつ、高速化することにある。
【課題を解決するための手段】
【０００６】
本発明のある態様のフリップフロップ回路は、入力データの振幅より低振幅の第１クロック信号により動作するフリップフロップ回路であって、入力データをラッチすべく、入力データおよびその反転入力データをそれぞれ受けるトランジスタ対と、導通状態において、トランジスタ対を活性化させる活性化回路と、第１クロック信号を受け、そのエッジのタイミングから所定の期間、活性化回路を導通状態に設定する制御回路と、を備える。制御回路は、第１クロック信号を高振幅化し、その高振幅化した第２クロック信号を用いて活性化回路を導通状態に設定する。
【発明の効果】
【０００７】
本発明によれば、低振幅クロックで動作するフリップフロップ回路において、回路規模の増大を抑制しつつ、高速化することができる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【０００９】
図２は、実施の形態１に係るフリップフロップ回路１００の構成を示す回路図である。フリップフロップ回路１００は、入力データＤの振幅より低振幅の第１クロック信号ＣＬＫにより動作する。フリップフロップ回路１００は、入力データＤを第１クロック信号ＣＬＫにもとづいてラッチし、出力データＱ、反転出力データ＊Ｑを出力する。なお、ある論理信号の反転、すなわち相補レベルを「＊」で表すものとする。
【００１０】
フリップフロップ回路１００は、ラッチ回路１０および制御回路３０を備える。
ラッチ回路１０はＳＲＡＭ型で構成され、入力データＤを保持する回路である。ラッチ回路１０は、トランジスタ対１２、入力インバータ１４、第１内部インバータ１６ａ、第２内部インバータ１６ｂ、第１出力インバータ１８ａ、第２出力インバータ１８ｂおよび活性化回路２０を含む。
【００１１】
トランジスタ対１２は、入力データＤをラッチすべく、入力データＤおよびその反転入力データ＊Ｄをそれぞれ受ける。トランジスタ対１２は、ＮチャネルＭＯＳＦＥＴである、第１入力トランジスタＭ１および第２入力トランジスタＭ２で構成される。第１入力トランジスタＭ１および第２入力トランジスタＭ２のソース端子は活性化回路２０に共通に接続される。第１入力トランジスタＭ１のゲート端子は入力データＤを受ける。第２入力トランジスタＭ２のゲート端子は、入力インバータ１４によって入力データＤが反転された反転入力データ＊Ｄを受ける。
【００１２】
第１入力トランジスタＭ１および第２入力トランジスタＭ２は、活性化された状態において、入力データＤに応じて相補的にオンオフされる。トランジスタ対１２が活性化された状態とは、トランジスタがオンした状態において、第１固定電位（本実施の形態では、第１電源電位ＶＤＤＨ）から第２固定電位（本実施の形態では、グラウンド電位ＧＮＤ）に至る経路が電気的に導通しうる状態をいう。以下、第１入力トランジスタＭ１および第２入力トランジスタＭ２のそれぞれのドレイン端子を第１内部ノードＮ１および第２内部ノードＮ２といい、それぞれに現れるデータを内部データＱＩおよび反転内部データＱＮＩという。
【００１３】
第１入力トランジスタＭ１のドレイン端子と第２入力トランジスタＭ２のドレイン端子、すなわち第１内部ノードＮ１と第２内部ノードＮ２との間に、第１内部インバータ１６ａおよび第２内部インバータ１６ｂが並列に接続される。第１内部インバータ１６ａおよび第２内部インバータ１６ｂは逆向きに接続される。第１内部インバータ１６ａおよび第２内部インバータ１６ｂは、データ保持回路２２を構成し、第１内部ノードＮ１の内部データＱＩおよび第２内部ノードＮ２の反転内部データＱＮＩを相補的なレベルに保持するメモリ部として機能する。
【００１４】
第１出力インバータ１８ａは、第１内部ノードＮ１の内部データＱＩを反転し、出力データＱとして外部に出力する。第２出力インバータ１８ｂは、第２内部ノードＮ２の反転内部データＱＮＩを反転し、反転出力データ＊Ｑとして外部に出力する。
【００１５】
活性化回路２０は、導通状態においてトランジスタ対１２を活性化させる。活性化回路２０は、トランジスタ対１２のソース端子と第２固定電位との間に、カスケード接続された第１活性化トランジスタＭ３および第２活性化トランジスタＭ４を有する。
【００１６】
第１活性化トランジスタＭ３および第２活性化トランジスタＭ４は、いずれもＮチャネルＭＯＳＦＥＴが用いられる。第１活性化トランジスタＭ３のドレイン端子は、トランジスタ対１２を構成する第１入力トランジスタＭ１および第２入力トランジスタＭ２のソース端子と共通に接続される。第１活性化トランジスタＭ３のソース端子は第２活性化トランジスタＭ４のドレイン端子と接続される。第２活性化トランジスタＭ４のソース端子は第２固定電位に接続される。
【００１７】
活性化回路２０は、第１活性化トランジスタＭ３および第２活性化トランジスタＭ４がともにオンすると、導通状態となり、トランジスタ対１２を活性化させる。第１活性化トランジスタＭ３および第２活性化トランジスタＭ４の少なくとも一方がオフすると、非導通状態となり、トランジスタ対１２を非活性化させる。トランジスタ対１２が活性化している状態がラッチ回路１０に入力データＤがセットされる期間である。本明細書ではこの期間をクロック窓期間と呼ぶ。
【００１８】
制御回路３０は、第１クロック信号ＣＬＫを受け、そのエッジ（本実施の形態ではポジティブエッジ）のタイミングから所定の期間、活性化回路２０を導通状態に設定する。その際、本実施の形態では制御回路３０にて、第１クロック信号ＣＬＫを高振幅化し、反転させて得られる第２クロック信号ＣＬＫｂを用いて、活性化回路２０を導通状態に設定する。制御回路３０は、第２クロック信号ＣＬＫｂの振幅を入力データＤの振幅に高振幅化してもよい。
【００１９】
このように、制御回路３０は第１クロック信号ＣＬＫを受けるクロックバッファとしての機能、第１クロック信号ＣＬＫを反転させるインバータとしての機能、および第１クロック信号ＣＬＫの振幅を高振幅化するレベルシフタとしての機能を備える。
【００２０】
制御回路３０は、第１活性化トランジスタＭ３のゲート端子に第１クロック信号ＣＬＫが入力されることにより第１活性化トランジスタＭ３がオンされたのち、第２活性化トランジスタＭ４のゲート端子に第２クロック信号ＣＬＫｂを入力して第２活性化トランジスタＭ４をオフする。制御回路３０の具体的な回路構成については後述する。
【００２１】
図３は、実施の形態１に係るフリップフロップ回路１００の動作を説明するためのタイミングチャートである。
前提として、入力データＤ、内部データＱＩ、反転内部データＱＮＩ、出力データＱ、反転出力データ＊Ｑおよび第２クロック信号ＣＬＫｂのハイレベル側の第１固定電位を第１電源電位ＶＤＤＨに設定する。入力データＤ、内部データＱＩ、反転内部データＱＮＩ、出力データＱ、反転出力データ＊Ｑ、第１クロック信号ＣＬＫおよび第２クロック信号ＣＬＫｂのローレベル側の第２固定電位をグラウンド電位ＧＮＤに設定する。第１クロック信号ＣＬＫのハイレベル側の第３固定電位を第２電源電位ＶＤＤＬに設定する。第２電源電位ＶＤＤＬは第１電源電位ＶＤＤＨの半分の電位とする。
【００２２】
第１活性化トランジスタＭ３のゲート端子に入力される第１クロック信号ＣＬＫがローレベルからハイレベルに立ち上がる途中で、第１活性化トランジスタＭ３の閾値電圧を超えると第１活性化トランジスタＭ３に電流が流れ出す。その時点では第２活性化トランジスタＭ４が導通しているためトランジスタ対１２が活性化し、内部データＱＩが反転する（Ｓ１）。その反転を受け、反転内部データＱＮＩも反転する（Ｓ２）。内部データＱＩの反転を受け、出力データＱが反転し、反転内部データＱＮＩの反転を受け、反転出力データ＊Ｑが反転する。
【００２３】
第１クロック信号ＣＬＫのローレベルからハイレベルへの遷移に応じて、第２クロック信号ＣＬＫｂのハイレベルからローレベルへの遷移が開始する（Ｓ３）。第２クロック信号ＣＬＫｂが第２活性化トランジスタＭ４の閾値電圧を下回ると第２活性化トランジスタＭ４に流れていた電流が止まる。これによりトランジスタ対１２が非活性化する。
【００２４】
一方、第１クロック信号ＣＬＫのハイレベルからローレベルへの遷移に応じて、第２クロック信号ＣＬＫｂのローレベルからハイレベルへの遷移が開始する（Ｓ４）。これらの遷移は、トランジスタ対１２の状態に影響を与えない。すなわち、トランジスタ対１２は非活性化状態のままである。
【００２５】
クロック窓期間は、第１活性化トランジスタＭ３がオンしてから、第２活性化トランジスタＭ４がオフするまでの期間である。クロック窓期間に入力データＤがラッチ回路１０に取り込まれる。クロック窓期間以外の期間では、入力データＤのレベルが変動してもラッチ回路１０は一つ前のクロック窓期間に取り込んだデータを保持する。すなわち、クロック窓期間以外の期間では、入力データＤのレベルが変動しても出力データＱおよび反転出力データ＊Ｑのレベルは変動しない。ここで、第２クロック信号ＣＬＫｂの、立ち上がりエッジの遷移時間と立ち下がりエッジの遷移時間が異なるのは、制御回路３０の構成による。
【００２６】
以下、制御回路３０の具体的な回路構成について説明する。
図４は、実施の形態１に係る制御回路３０ａの構成例１を示す図である。
実施の形態１の構成例１に係る制御回路３０ａは、インバータ３４ａ、第２ＰチャネルトランジスタＰ２、第２ＮチャネルトランジスタＮ２、第３ＰチャネルトランジスタＰ３および第６ＰチャネルトランジスタＰ６を備える。
【００２７】
インバータ３４ａは、第１固定電位ＶＤＤＨと第２固定電位ＧＮＤとの間に設けられた、第１ＰチャネルトランジスタＰ１および第１ＮチャネルトランジスタＮ１を含む。第１ＰチャネルトランジスタＰ１のソース端子は、第３ＰチャネルトランジスタＰ３を介して第１固定電位ＶＤＤＨに接続され、ゲート端子はノードＡの電圧を受ける。第１ＮチャネルトランジスタＮ１のソース端子は第２固定電位ＧＮＤに接続され、ゲート端子は第１クロック信号ＣＬＫを受ける。第１ＰチャネルトランジスタＰ１のドレイン端子と第１ＮチャネルトランジスタＮ１のドレイン端子とが接続される。この接続点電位がインバータ３４の出力、すなわち第２クロック信号ＣＬＫｂとなる。
【００２８】
第３ＰチャネルトランジスタＰ３は、第１固定電位ＶＤＤＨとインバータ３４との間に設けられる。第３ＰチャネルトランジスタＰ３のソース端子は第１固定電位ＶＤＤＨに接続され、ゲート端子は第１クロック信号ＣＬＫを受け、ドレイン端子は第１ＰチャネルトランジスタＰ１のソース端子と接続される。
【００２９】
第２ＰチャネルトランジスタＰ２のソース端子は、第１固定電位ＶＤＤＨに直接または間接に接続される。ここでは第６ＰチャネルトランジスタＰ６を介して接続される。第２ＰチャネルトランジスタＰ２のゲート端子はインバータ３４ａの出力を受け、ドレイン端子はノードＡ、すなわち第１ＰチャネルトランジスタＰ１のゲート端子に接続され、第１ＰチャネルトランジスタＰ１のゲート端子に電圧を供給する。
【００３０】
第６ＰチャネルトランジスタＰ６のソース端子は第１固定電位ＶＤＤＨに接続され、ゲート端子は第３固定電位ＶＤＤＬに接続され、ドレイン端子は第２ＰチャネルトランジスタＰ２のソース端子に接続される。第６ＰチャネルトランジスタＰ６は、貫通電流を抑制するための抵抗として作用する。なお、抵抗として振る舞う素子であれば他の素子を用いてもよい。また、第６ＰチャネルトランジスタＰ６のゲート端子に第３固定電位ＶＤＤＬを接続するのではなく、第２固定電位ＧＮＤを接続してもよい。この場合、貫通電流の抑制機能は弱まるが、抵抗特性の線形性が向上し、第６ＰチャネルトランジスタＰ６の特性バラツキ（たとえば、閾値電位のバラツキ）による制御回路３０ａ全体への影響を抑制することができる。
【００３１】
第２ＮチャネルトランジスタＮ２は、第１クロック信号ＣＬＫを取り込むための入力端子と第１ＰチャネルトランジスタＰ１のゲート端子との間に設けられる。第２ＮチャネルトランジスタＮ２のソース端子は当該入力端子に接続され、ゲート端子は第３固定電位ＶＤＤＬに接続され、ドレイン端子はノードＡ、すなわち第１ＰチャネルトランジスタＰ１のゲート端子に接続される。第２ＮチャネルトランジスタＮ２は、第１クロック信号ＣＬＫがハイレベルのときオフし、ノードＡの電荷が当該入力端子側に逆流することを防止する。
【００３２】
図５は、実施の形態１の構成例１に係る制御回路３０ａの動作を説明するためのタイミングチャートである。
第１クロック信号ＣＬＫがローレベルからハイレベルへの遷移を開始すると、第１ＮチャネルトランジスタＮ１が電流を流しはじめ、第３ＰチャネルトランジスタＰ３および第２ＮチャネルトランジスタＮ２が電流を制限しはじめる。これにより第２クロック信号ＣＬＫｂがハイレベルからローレベルへの遷移を開始する（Ｓ１１）。このとき、第２ＮチャネルトランジスタＮ２が電流を制限するため、上記遷移の当初、ノードＡには｛第３固定電位ＶＤＤＬ−（第２ＮチャネルトランジスタＮ２の閾値電位Ｖｔｈ）｝までの小さな電圧しか印加されない（Ｓ１２）。
【００３３】
そののち、第２クロック信号ＣＬＫｂのハイレベルからローレベルへの遷移が進んでくると、第２クロック信号ＣＬＫｂをゲート端子で受ける第２ＰチャネルトランジスタＰ２が電流を流しはじめ、ノードＡの電位が上昇する（Ｓ１３）。
【００３４】
一方、第１クロック信号ＣＬＫがハイレベルからローレベルへの遷移を開始すると、第２ＮチャネルトランジスタＮ２が導通し、ノードＡの電位が下降する（Ｓ１４）。そののち、ノードＡの電位により第１ＰチャネルトランジスタＰ１が電流を流しはじめ、第２クロック信号ＣＬＫｂの電位を上昇させる（Ｓ１５）。
【００３５】
図６は、実施の形態１に係る制御回路３０ｂの構成例２を示す図である。
実施の形態１の構成例２に係る制御回路３０ｂは、インバータ３４ｂ、第２ＰチャネルトランジスタＰ２、第２ＮチャネルトランジスタＮ２、第４ＰチャネルトランジスタＰ４、第５ＰチャネルトランジスタＰ５、第６ＰチャネルトランジスタＰ６、第７ＰチャネルトランジスタＰ７および第８ＰチャネルトランジスタＰ８を備える。
【００３６】
実施の形態１の構成例１に係る制御回路３０ａと比較し、第３ＰチャネルトランジスタＰ３が除去され、第４ＰチャネルトランジスタＰ４、第５ＰチャネルトランジスタＰ５、第７ＰチャネルトランジスタＰ７および第８ＰチャネルトランジスタＰ８が追加された構成である。また、第１ＮチャネルトランジスタＮ１のゲート端子、第１ＰチャネルトランジスタＰ１のソース端子および第２ＮチャネルトランジスタＮ２のゲート端子の接続先が異なる。
【００３７】
構成例１と構成例２との他の相違点は、第１ＰチャネルトランジスタＰ１のソース端子が直接、第１固定電位ＶＤＤＨに接続される点、第１ＮチャネルトランジスタＮ１のゲート端子も第２ＰチャネルトランジスタＰ２のゲート端子と同様に、ノードＡの電圧を受ける点である。
第２ＰチャネルトランジスタＰ２および第６ＰチャネルトランジスタＰ６の構成は、構成例１と同様である。
【００３８】
第４ＰチャネルトランジスタＰ４のソース端子は、第１固定電位ＶＤＤＨを直接または間接に受ける。ここでは第７ＰチャネルトランジスタＰ７を介して接続される。第４ＰチャネルトランジスタＰ４のゲート端子は、ノードＡすなわち第２ＰチャネルトランジスタＰ２のドレイン端子の電圧を受ける。第４ＰチャネルトランジスタＰ４のドレイン端子は第２ＮチャネルトランジスタＮ２のゲート端子に接続され、そのゲート端子に電圧を供給する。
【００３９】
第７ＰチャネルトランジスタＰ７のソース端子は第１固定電位ＶＤＤＨに接続され、ゲート端子は第３固定電位ＶＤＤＬに接続され、ドレイン端子は第４ＰチャネルトランジスタＰ４のソース端子に接続される。第７ＰチャネルトランジスタＰ７は、貫通電流を抑制するための抵抗として作用する。
【００４０】
第５ＰチャネルトランジスタＰ５のソース端子は、第３固定電位ＶＤＤＬを直接または間接に受ける。ここでは第８ＰチャネルトランジスタＰ８を介して接続される。第５ＰチャネルトランジスタＰ５のゲート端子はインバータ３４ｂの出力を受ける。第５ＰチャネルトランジスタＰ５のドレイン端子は、第２ＮチャネルトランジスタＮ２のゲート端子に接続され、そのゲート端子に電圧を供給する。
【００４１】
第８ＰチャネルトランジスタＰ８のソース端子は第３固定電位ＶＤＤＬに接続され、ゲート端子は第２固定電位ＧＮＤに接続され、ドレイン端子は第５ＰチャネルトランジスタＰ５のソース端子に接続される。第８ＰチャネルトランジスタＰ８は、貫通電流を抑制するための抵抗として作用する。
【００４２】
第２ＮチャネルトランジスタＮ２は、第１クロック信号ＣＬＫの入力端子とインバータ３４ｂの入力端子との間に設けられる。第２ＮチャネルトランジスタＮ２のソース端子は第１クロック信号ＣＬＫを取り込むための入力端子に接続され、ゲート端子は、第４ＰチャネルトランジスタＰ４および第５ＰチャネルトランジスタＰ５のドレイン端子と接続され、ドレイン端子はノードＡに接続される。
【００４３】
図７は、実施の形態１の構成例２に係る制御回路３０ｂの動作を説明するためのタイミングチャートである。
第１クロック信号ＣＬＫがローレベルからハイレベルへの遷移を開始すると、その時点ではノードＢに第１固定電位ＶＤＤＨが印加されているため、ノードＡの電位は第３固定電位ＶＤＤＬまで上昇する（Ｓ２１）。ノードＡの電位の上昇によりインバータ３４ｂの反転（ハイレベルからローレベルへの遷移）が開始する（Ｓ２２）。
【００４４】
インバータ３４ｂの出力により第２ＰチャネルトランジスタＰ２がオンし、ノードＡの電位は第１固定電位ＶＤＤＨまで上昇する（Ｓ２３）。それとともに、インバータ３４ｂの出力により第５ＰチャネルトランジスタＰ５がオンし、ノードＢの電位は第３固定電位ＶＤＤＬまで下降する（Ｓ２４）。ノードＡの電位が第３固定電位ＶＤＤＬから第１固定電位ＶＤＤＨに上昇することにより、インバータ３４ｂの反転をより高速に、より確かなものとする（Ｓ２５）。
【００４５】
一方、第１クロック信号ＣＬＫがハイレベルからローレベルへの遷移を開始すると、第２ＮチャネルトランジスタＮ２が導通し、ノードＡの電位が下降する（Ｓ２６）。そののち、ノードＡの電位により第４ＰチャネルトランジスタＰ４が電流を流しはじめ、ノードＢの電位が第３固定電位ＶＤＤＬから第１固定電位ＶＤＤＨまで上昇する（Ｓ２８）。それとともに、ノードＡの電位によりインバータ３４ｂが反転（ローレベルからハイレベルへの遷移）を開始する（Ｓ２７）。
【００４６】
以上説明したように本実施の形態に係るフリップフロップ回路１００を用いれば、低振幅クロック信号で動作するため、ＬＳＩ全体の消費電力を低減することができる。その際、活性化回路２０を、低振幅クロック信号と、この低振幅クロック信号を高振幅化し、反転した高振幅反転クロック信号で制御する。これにより、第２活性化トランジスタＭ４は、低振幅クロック信号で制御される場合より、高振幅反転クロック信号で制御される場合の方が強くオンする。したがって、データ保持回路２２がそれまで保持していたデータをトランジスタ対１２に入力されたデータに基づいて反転させるのに要する時間が短縮されるため、上述したクロック窓期間を短くすることができる。クロック窓期間を短くすることができれば、ラッチ回路１０に入力データＤをセットする前段の回路がその入力データＤのレベルを維持しなければならない期間、すなわちホールド期間を短くすることができる。これにより、前段の回路を含めた回路全体の動作を高速化することができる。
【００４７】
従来は、活性化回路２０を上記低振幅クロック信号を用いて制御しつつ、上記クロック窓期間を短くするには第２活性化トランジスタＭ４のサイズを大きくしなければならなかった。この点、本実施の形態によれば第２活性化トランジスタＭ４のサイズを大きくする必要がないため、回路規模の増大を抑制しつつ、上記クロック窓期間を短くすることができる。また、第２活性化トランジスタＭ４のサイズを大きくする必要がないため、それによる消費電力の増大を抑制することができる。
【００４８】
このような効果を奏するフリップフロップ回路１００を実現するには、レベルシフタ機能およびインバータ機能を持つ制御回路３０を、低消費電力かつ省面積でありながら高速に動作するものとしなければならない。構成例１、２に係る制御回路３０はこららの条件を満たすものである。
【００４９】
本実施の形態に係る制御回路３０は、第２クロック信号ＣＬＫｂのハイレベルからローレベルへの遷移は高速にする必要があるが、第２クロック信号ＣＬＫｂのローレベルからハイレベルへの遷移はそれほど高速にする必要がない、という特質を備える。構成例１に係る制御回路３０ａでは、第３ＰチャネルトランジスタＰ３のゲート端子に第１クロック信号ＣＬＫを入力している。これにより、インバータ３４ａを構成する第１ＰチャネルトランジスタＰ１のサイズ（ゲート長）および第１ＮチャネルトランジスタＮ１のサイズ（ゲート幅）を大きくせずに、第２クロック信号ＣＬＫｂの立ち下がり遷移の速度を速めている。この構成は低消費電力および省面積に寄与する。
【００５０】
構成例２に係る制御回路３０ｂでは、インバータ３４ｂを構成する第１ＮチャネルトランジスタＮ１のゲート端子にノードＡの電圧を入力している。これにより、第２クロック信号ＣＬＫｂの立ち下がり遷移を、構成例１より急峻にすることができる。
【００５１】
図８は、実施の形態１に係る制御回路３０と比較すべき、比較例１に係るレベルシフタ（特開昭６１−３４７９６号公報、第２図）の構成を示す図である。
図９は、実施の形態１に係る制御回路３０と比較すべき、比較例２に係るレベルシフタ（特開平９−６４７０４号公報、図１）の構成を示す図である。
両方のレベルシフタとも、電源電位とグラウンド電位で振幅化された振幅（以下、通常の振幅という）の入力信号をそれより高振幅な出力信号に変換する場合は機能するが、本実施の形態のように、通常の振幅より低振幅な入力信号を通常の振幅の出力信号に変換する場合、正常に機能しない。
【００５２】
比較例１に係るレベルシフタでは、出力段のインバータを構成するＰチャネルトランジスタのゲート端子に入力する電圧が不足するため、当該インバータのＰ／Ｎ比を大きく下げないとインバータが反転しない。しかしながら、Ｐ／Ｎ比を大きく下げるにはトランジスタのサイズを大幅に大きくする必要がある。
【００５３】
比較例２に係るレベルシフタでは、ＭＮ１のゲート端子にＶＤＤＬまたはＶＤＤＨが印加されるが、ＶＤＤＨが通常の電源電圧の場合、ノードｎ２に印加される（ＶＤＤＨ−Ｖｔｈ−Ｖｔｈ）が、ＩＶ２を構成するＮチャネルトランジスタのＶｔｈより小さくなり、ＩＶ２の出力が反転しない。
【００５４】
図１０は、実施の形態２に係るフリップフロップ回路１００ａの構成を示す回路図である。
実施の形態２に係るフリップフロップ回路１００ａは、実施の形態１に係るフリップフロップ回路１００と比較し、活性化回路２０および制御回路３０の構成が異なる。その他の構成は、実施の形態１に係るフリップフロップ回路１００と同様である。
【００５５】
実施の形態２に係るフリップフロップ回路１００ａの活性化回路２０ａは、実施の形態１に係るフリップフロップ回路１００の活性化回路２０と比較し、第１活性化トランジスタＭ３が省略された構成である。すなわち、トランジスタ対１２の活性化制御を第２活性化トランジスタＭ４のオンオフ制御のみで行う構成である。
【００５６】
図１１は、実施の形態２に係る制御回路４０ａの構成例１を示す図である。
実施の形態２の構成例１に係る制御回路４０ａは、クロック幅調整回路４１およびレベルシフタ４４を備える。クロック幅調整回路４１は、ＡＮＤ回路４２および遅延反転回路４３を含む。遅延反転回路４３は、奇数段（ここでは３段）のインバータが縦列接続される。ＡＮＤ回路４２の一方の入力端子および遅延反転回路４３の入力端子は、入力データＤの振幅より低振幅の第１クロック信号ＣＬＫを受ける。遅延反転回路４３の出力端子は、ＡＮＤ回路４２のもう一方の入力端子に接続される。ＡＮＤ回路４２および遅延反転回路４３は、第２電源電位ＶＤＤＬを電源とする。
【００５７】
クロック幅調整回路４１は、第１クロック信号ＣＬＫがローレベルのときレベルシフタ４４にローレベルを出力する。ＡＮＤ回路４２の一方の入力端子にローレベルが入力されると、ＡＮＤ回路４２の出力がローレベルとなるためである。なお、遅延反転回路４３の出力はハイレベルとなる。
【００５８】
クロック幅調整回路４１は、第１クロック信号ＣＬＫがハイレベルに遷移すると、遅延反転回路４３の出力がハイレベルの期間、レベルシフタ４４にハイレベルを出力する。ＡＮＤ回路４２の両方の入力端子にハイレベルが入力されると、ＡＮＤ回路４２の出力がハイレベルとなるためである。遅延反転回路４３の最終段インバータの出力が、その初段インバータに入力された第１クロック信号ＣＬＫ（ハイレベル）に応じて、ローレベルに遷移すると、クロック幅調整回路４１は、レベルシフタ４４にローレベルを出力する。
【００５９】
このように、クロック幅調整回路４１は、第１クロック信号ＣＬＫの立ち上がりエッジから立ち下がりエッジまでのクロック幅を制限する。このクロック幅は、遅延反転回路４３における遅延期間により決定される。
【００６０】
レベルシフタ４４は、クロック幅調整回路４１から出力される低振幅の第１クロック信号ＣＬＫ（クロック幅制限後）を高振幅化して、フル振幅の第３クロック信号ＣＬＫ’を生成する。すなわち、ハイレベル側の固定電位を第２電源電位ＶＤＤＬから第１電源電位ＶＤＤＨに高振幅化する。レベルシフタ４４は、生成した第３クロック信号ＣＬＫ’を第２活性化トランジスタＭ４のゲート端子に入力する。
【００６１】
図１２は、実施の形態２に係る制御回路４０ｂの構成例２を示す図である。
実施の形態２の構成例２に係る制御回路４０ｂは、構成例１に係る制御回路４０ａと比較し、クロック幅調整回路４１とレベルシフタ４４の順番を入れ替えたものである。構成例２に係るＡＮＤ回路４２および遅延反転回路４３は、第１電源電位ＶＤＤＨを電源とする。構成例２に係る制御回路４０ｂも、構成例１に係る制御回路４０ａと同様に、第３クロック信号ＣＬＫ’を出力することができる。
【００６２】
図１３は、実施の形態２に係るフリップフロップ回路１００ａの動作を説明するためのタイミングチャートである。
このタイミングチャートは、図３に示した実施の形態１に係るフリップフロップ回路１００のタイミングチャートの、第２クロック信号ＣＬＫｂが第３クロック信号ＣＬＫ’に置き換わったものと同様である。
【００６３】
第３クロック信号ＣＬＫ’の立ち上がりエッジおよび立ち下がりエッジは、第１クロック信号ＣＬＫの立ち上がりエッジにより生成される（Ｓ３１、Ｓ３２）。第２活性化トランジスタＭ４のゲート端子に入力される第３クロック信号ＣＬＫ’がローレベルからハイレベルに立ち上がる途中で、第２活性化トランジスタＭ４の閾値電圧を超えると第２活性化トランジスタＭ４に電流が流れ出す。これにより、トランジスタ対１２が活性化し、内部データＱＩが反転する（Ｓ３３）。その他の動作は図３に示したタイミングチャートと同様である。
【００６４】
以上説明したように実施の形態２に係るフリップフロップ回路１００ａを用いても、実施の形態１に係るフリップフロップ回路１００と同様の効果を奏する。前者は後者と比較し、制御回路４０内にクロック幅調整回路４１を設ける必要があるが、活性化回路２０内の第１活性化トランジスタＭ３を省略することができる。
【００６５】
以上、本発明を実施の形態をもとに説明した。実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
【００６６】
第１固定電位、第２固定電位および第３固定電位の電位は、上述した例に限らず設計者が任意に設定することができる。
【００６７】
ラッチ回路１０の構成も様々な変形例が可能である。たとえば、入力データＤに加えて反転セット信号＊Ｓが入力されてもよい。その場合、第１内部インバータ１６ａの代わりにＮＡＮＤ回路を設けて、その一入力端子に当該反転セット信号＊Ｓが入力されてもよい。また、入力データＤに加えて反転リセット信号＊Ｒが入力されてもよい。その場合、第２内部インバータ１６ｂの代わりにＮＡＮＤ回路を設けて、その一入力端子に当該反転リセット信号＊Ｒが入力されてもよい。
【００６８】
実施の形態２に係るレベルシフタ４４の代わりに、実施の形態１に係る制御回路３０ａ、ｂを用いることもできる。その場合、構成例１に係る制御回路４０ａでは、たとえばＡＮＤ回路４２の代わりにＮＡＮＤ回路を用いればよい。構成例２に係る制御回路４０ｂでは、たとえばその制御回路３０ａ、ｂとクロック幅調整回路４１との間にインバータを設ければよい。
【図面の簡単な説明】
【００６９】
【図１】従来技術に係る低振幅クロックで動作するフリップフロップ回路を示す図である。
【図２】実施の形態１に係るフリップフロップ回路の構成を示す回路図である。
【図３】実施の形態１に係るフリップフロップ回路の動作を説明するためのタイミングチャートである。
【図４】実施の形態１に係る制御回路の構成例１を示す図である。
【図５】実施の形態１の構成例１に係る制御回路の動作を説明するためのタイミングチャートである。
【図６】実施の形態１に係る制御回路の構成例２を示す図である。
【図７】実施の形態１の構成例２に係る制御回路の動作を説明するためのタイミングチャートである。
【図８】実施の形態１に係る制御回路と比較すべき、比較例１に係るレベルシフタの構成を示す図である。
【図９】実施の形態１に係る制御回路と比較すべき、比較例２に係るレベルシフタの構成を示す図である。
【図１０】実施の形態２に係るフリップフロップ回路の構成を示す回路図である。
【図１１】実施の形態２に係る制御回路の構成例１を示す図である。
【図１２】実施の形態２に係る制御回路の構成例２を示す図である。
【図１３】実施の形態２に係るフリップフロップ回路の動作を説明するためのタイミングチャートである。
【符号の説明】
【００７０】
１００  フリップフロップ回路、  １００ａ  フリップフロップ回路、  １０  ラッチ回路、  １２  トランジスタ対、  １４  入力インバータ、  １６  内部インバータ、  １８  出力インバータ、  ２０  活性化回路、  ３０  制御回路、  ３４  インバータ、  ４０  制御回路、  ４１  クロック幅調整回路、  ４２  ＡＮＤ回路、  ４３  遅延反転回路、  ４４  レベルシフタ、  Ｍ１  第１入力トランジスタ、  Ｍ２  第２入力トランジスタ、  Ｍ３  第１活性化トランジスタ、  Ｍ４  第２活性化トランジスタ、  Ｐ１  第１Ｐチャネルトランジスタ、  Ｐ２  第２Ｐチャネルトランジスタ、  Ｐ３  第３Ｐチャネルトランジスタ、  Ｐ４  第４Ｐチャネルトランジスタ、  Ｐ５  第５Ｐチャネルトランジスタ、  Ｐ６  第６Ｐチャネルトランジスタ、  Ｐ７  第７Ｐチャネルトランジスタ、  Ｐ８  第８Ｐチャネルトランジスタ、  Ｎ１  第１Ｎチャネルトランジスタ、  Ｎ２  第２Ｎチャネルトランジスタ。  
【図１】
2009225169.tif 000003
【図２】
2009225169.tif 000004
【図３】
2009225169.tif 000005
【図４】
2009225169.tif 000006
【図５】
2009225169.tif 000007
【図６】
2009225169.tif 000008
【図７】
2009225169.tif 000009
【図８】
2009225169.tif 000010
【図９】
2009225169.tif 000011
【図１０】
2009225169.tif 000012
【図１１】
2009225169.tif 000013
【図１２】
2009225169.tif 000014
【図１３】
2009225169.tif 000015