(57)【要約】【課題】ワードライン同士のショート発生しにくいメモリセルを備えた半導体装置を安定して実現できるようにする。【解決手段】半導体装置は、基板１１に列方向に延びるように互いに間隔をおいて形成された複数のビット線１６と、行方向に延びるように互いに間隔をおいて形成されたワード線１５と、基板１１におけるビット線１６同士の間の領域の上に形成されたトラップ膜１２と、ビット線１６の上にそれぞれ形成されたビット線絶縁膜１７と、基板１１の上に形成されたワード線形成絶縁膜１４とを備えている。ワード線１５は、ワード線形成絶縁膜１４に形成された開口部を埋めるように形成されている。【選択図】図１
2009253148.tif 000002
【特許請求の範囲】
【請求項１】
基板に列方向に伸びるように互いに間隔をおいて形成された複数のビット線と、
前記基板における前記ビット線同士の間の領域の上に形成されたトラップ膜と、
前記ビット線の上にそれぞれ形成されたビット線絶縁膜と、
前記基板の上に形成され、互いに間隔をおいて行方向に伸びる複数の開口部を有するワード線形成絶縁膜と、
それぞれが前記ワード線形成絶縁膜の開口部を埋めるように形成された複数のワード線とを備えていることを特徴とする半導体装置。
【請求項２】
前記ビット線絶縁膜は、前記列方向に直交する断面において、その上部の幅が下部の幅よりも小さいことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ワード線は、前記行方向に直交する断面において、その上部の幅が下部の幅よりも大きいことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記トラップ膜は、シリコン酸化膜と、シリコン窒化膜と、シリコン酸化膜とが順次積層されたＯＮＯ膜であることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記ビット線絶縁膜はシリコン酸化膜であることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記ワード線形成絶縁膜はシリコン窒化膜であることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
基板の上に、トラップ膜及び第１の絶縁膜を前記基板側から順次形成する工程（ａ）と、
前記第１の絶縁膜と、前記トラップ膜の少なくとも上部とを選択的に除去し、互いに間隔をおいて列方向に伸びる複数の第１の開口部を形成する工程（ｂ）と、
前記基板における前記第１の開口部と対応する領域に不純物を導入して複数のビット線を形成する工程（ｃ）と、
前記工程（ｃ）よりも後に、前記複数の第１の開口部を埋めるビット線絶縁膜を形成する工程（ｄ）と、
前記工程（ｄ）よりも後に、前記第１の絶縁膜及びビット線絶縁膜の上を覆う、第２の絶縁膜を形成した後、前記第２の絶縁膜及び前記第１の絶縁膜を選択的に除去して、互いに間隔をおいて行方向に伸びる複数の第２の開口部を形成する工程（ｅ）と、
前記複数の第２の開口部を埋めるワード線を形成する工程（ｆ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項８】
基板上に第１の絶縁膜を形成する工程（ａ）と、
前記第１の絶縁膜を選択的に除去し、互いに間隔をおいて列方向に伸びる複数の第１の開口部を形成する工程（ｂ）と、
前記基板における前記第１の開口部と対応する領域に不純物を導入して複数のビット線を形成する工程（ｃ）と、
前記工程（ｃ）よりも後に、前記複数の第１の開口部を埋めるビット線絶縁膜を形成する工程（ｄ）と、
前記工程（ｄ）よりも後に、前記第１の絶縁膜及びビット線絶縁膜の上を覆う、第２の絶縁膜を形成した後、前記第２の絶縁膜及び前記第１の絶縁膜を選択的に除去して、互いに間隔をおいて行方向に伸びる複数の第２の開口部を形成する工程（ｅ）と、
前記基板の前記複数の第２の開口部から露出した領域の上に、トラップ膜を形成する工程（ｆ）と、
前記工程（ｆ）よりも後に、前記複数の第２の開口部を埋めるワード線を形成する工程（ｇ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項９】
前記工程（ｅ）では、前記第２の開口部を、前記行方向に直交する断面が上部において下部よりも幅が大きくなるようにエッチングして形成することを特徴とする請求項７又は８に記載の半導体装置の製造方法。
【請求項１０】
前記第１の絶縁膜及び第２の絶縁膜はシリコン窒化膜であり、前記ビット線絶縁膜はシリコン酸化膜であることを特徴とする請求項７〜９のいずれか１項に記載の半導体装置の製造方法。
【請求項１１】
基板の上に、トラップ膜、第１の犠牲膜、第２の犠牲膜及び第３の犠牲膜を前記基板側から順次形成する工程（ａ）と、
前記第１の犠牲膜と、前記第２の犠牲膜と、前記第３の犠牲膜と、前記トラップ膜の少なくとも上部とを選択的に除去して、互いに間隔をおいて列方向に伸びる複数の第１の開口部を形成する工程（ｂ）と、
前記基板における前記第１の開口部と対応する領域に不純物を導入して複数のビット線を形成する工程（ｃ）と、
前記複数の第１の開口部を埋める複数のビット線絶縁膜を形成する工程（ｄ）と、
前記第３の犠牲膜を除去する工程（ｅ）と、
前記工程（ｅ）よりも後に、エッチングにより前記第２の犠牲膜を除去すると共に、前記ビット線絶縁膜を、前記トラップ膜よりも上側の幅が下側の幅よりも小さい段差部を有し且つ上端部及び前記段差部が湾曲した形状とする工程（ｆ）と、
前記ビット線絶縁膜を覆う第１の絶縁膜を形成した後、前記第１の絶縁膜及び前記第１の犠牲膜を選択的に除去して、互いに間隔をおいて行方向に伸びる複数の第２の開口部を形成する工程（ｇ）と、
前記複数の第２の開口部を埋める複数のワード線を形成する工程（ｈ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項１２】
前記工程（ｆ）では、フッ酸を用いたウェットエッチングを行うことを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記工程（ｇ）では、前記第２の開口部を前記行方向に直交する断面が、上部において下部よりも幅が大きくなるようにエッチングして形成することを特徴とする請求項１１又は１２に記載の半導体装置の製造方法。
【請求項１４】
前記工程（ｇ）では、リン酸を用いたウェットエッチングを行うことを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記第１の犠牲膜、第３の犠牲膜及び第１の絶縁膜はシリコン窒化膜であり、前記第２の犠牲膜及びビット線絶縁膜はシリコン酸化膜であることを特徴とする請求項１１〜１４のいずれか１項に記載の半導体装置の製造方法。
【請求項１６】
前記トラップ膜は、シリコン酸化膜と、シリコン窒化膜と、シリコン酸化膜とが順次積層されたＯＮＯ膜であることを特徴とする請求項７〜１５のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、電荷蓄積用のトラップ膜及びワード線を備えた不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
ＭＯＮＯＳ（metal-oxide-nitride-oxide-semiconductor）型不揮発性半導体記憶装置は、酸化シリコン膜、窒化シリコン膜及び酸化シリコン膜が順次積層されたＯＮＯ膜に電荷を蓄積する不揮発性半導体記憶装置である。これまで、様々なＭＯＮＯＳ型不揮発性半導体記憶装置が提案されているが、なかでも、半導体基板中に形成されたビット線と、チャネル領域上に形成されたＯＮＯ膜と、ビット線と直交するように形成されたワード線とを有し、ＯＮＯ膜中に局所的に電荷を蓄積することにより情報を記憶する不揮発性半導体記憶素子が、高密度化、高能力化及び低電圧化に適していることから注目されている。
【０００３】
従来の互いに交差するビット線とワード線とを有する不揮発性半導体記憶装置は、一般に図２９に示すような構成を有している（例えば、特許文献１を参照。）。図２９に示すように、従来の不揮発性半導体記憶装置は、シリコンからなる半導体基板１０１上に、第１の酸化シリコン膜１０２、窒化シリコン膜１０３及び第２の酸化シリコン膜１０４からなるＯＮＯ膜（Oxide/Nitride/Oxide膜）１０５が設けられている。また、ＯＮＯ膜１０５の上には、多結晶シリコンからなる第１の導電層１０６が設けられている。ＯＮＯ膜１０５には溝部が設けられ、絶縁分離領域として、酸化シリコンからなるビット線絶縁膜１１２が埋め込まれている。半導体基板１０１におけるビット線絶縁膜１１２の下方の領域には、ビット線１１０が形成されている。ビット線絶縁膜１１２、第１の導電層１０６の上には、多結晶シリコンからなる第２の導電層１１３が設けられている。第１の導電層１０６及び第２の導電層１１３は、ワード線として機能する。
【０００４】
従来の不揮発性半導体記憶装置の製造方法は、まず、半導体基板１０１の上にＯＮＯ膜１０５を堆積する。次に、ＯＮＯ膜１０５の上に第１の導電層１０６を形成する。次に、第１の導電層１０６の上にレジストマスクを形成した後、少なくとも、第１の導電層１０６、第２の酸化シリコン膜１０４、窒化シリコン膜１０３をエッチングして溝部を形成する。次に、半導体基板１０１における溝部の下側の領域に不純物イオンを注入して、ビット線１１０を形成する。次に、半導体基板１０１の上に絶縁膜を堆積した後、ＣＭＰ法を用いて絶縁膜の膜厚を減じて溝部内に絶縁膜を残すことによりビット線絶縁膜１１２を形成する。次に、第１の導電層１０６とビット線絶縁膜１１２との上に第２の導電層１１３を堆積した後、レジストパターンをマスクとして、第１の導電層１０６及び第２の導電層１１３を選択的にエッチングして、ワード線を形成する。
【特許文献１】特開２００３−１６３２８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、前記従来の不揮発性半導体装置は、ワード線同士がショートしやすいという問題を有しているということを、種々の検討により本願発明者は見いだした。具体的には、レジストパターンをマスクとして、第１の導電層１０６及び第２の導電層１１３を選択的に除去する際に、ビット線絶縁膜１１２の側面に第１の導電層１０６の一部がエッチング残渣として残存するおそれがある。エッチング残渣が発生すると、隣り合うワード線同士がエッチング残渣を介してショートしてしまう。
【０００６】
本願発明者の検討の結果、エッチング残渣は以下のような理由により発生することが明らかとなった。
【０００７】
レジストマスクを用いて第１の導電層１０６を除去することにより形成される溝部の断面形状は、ビット線絶縁膜１１２の断面形状に反映される。溝部の上面の幅が底面の幅よりも大きい場合には、ビット線絶縁膜１１２の断面形状も上面の幅が底面の幅よりも大きくなる。ビット線絶縁膜１１２がこのような形状になると、その後の工程でレジストパターンをマスクとして等方性エッチングにより第１の導電層１０６及び第２の導電層１１３を除去する際に、図３０に示すようにビット線絶縁膜１１２の側面に第２の導電層がエッチング残渣１１５として残存する。
【０００８】
一方、溝部の上面の幅が底面の幅よりも小さい場合、溝部の下部への埋め込みが完了する前に溝部の上面が絶縁膜により閉じてしまう。このため、図３１に示すようにビット線絶縁膜１１２の埋め込み不良が発生する。このためボイド１１６が形成され、埋め込みが十分なビット線絶縁膜１１２を形成できないという問題が生じる。
【０００９】
これらの問題点を解決する方法として、溝部の上面の幅と底面の幅が同一となる、つまり溝部の側壁と半導体基板の表面とが成す角度が垂直となるように加工する方法が考えられる。しかし、これを安定して実現するのは非常に困難である。
【００１０】
本発明は、前記従来の課題を解決し、ワードライン同士のショート発生しにくいメモリセルを備えた半導体装置を安定して実現できるようにすることを目的とする。
【課題を解決するための手段】
【００１１】
前記の目的を達成するため、本発明は半導体装置を、ワード線がワード線形成絶縁膜に形成された開口部に埋め込まれた構成とする。
【００１２】
具体的に、本発明に係る半導体装置は、基板に列方向に伸びるように互いに間隔をおいて形成された複数のビット線と、基板におけるビット線同士の間の領域の上に形成されたトラップ膜と、ビット線の上にそれぞれ形成されたビット線絶縁膜と、基板の上に形成され、互いに間隔をおいて行方向に伸びる複数の開口部を有するワード線形成絶縁膜と、それぞれがワード線形成絶縁膜の開口部を埋めるように形成された複数のワード線とを備えていることを特徴とする。
【００１３】
本発明の半導体装置は、それぞれがワード線形成絶縁膜の開口部を埋めるように形成された複数のワード線を備えている。このため、従来のドライエッチングにより加工して形成したワード線と異なり、エッチング残渣により隣り合うワード線同士がショートするおそれがない。
【００１４】
本発明の半導体装置において、ビット線絶縁膜は、列方向に直交する断面において、その上部の幅が下部の幅よりも小さい構成としてもよい。
【００１５】
本発明の半導体装置において、ワード線は、行方向に直交する断面において、その上部の幅が下部の幅よりも大きい構成としてもよい。
【００１６】
本発明の半導体装置において、トラップ膜は、シリコン酸化膜と、シリコン窒化膜と、シリコン酸化膜とが順次積層されたＯＮＯ膜としてもよい。
【００１７】
本発明の半導体装置において、ビット線絶縁膜はシリコン酸化膜としてもよい。
【００１８】
本発明の半導体装置において、ワード線形成絶縁膜はシリコン窒化膜としてもよい。
【００１９】
本発明に係る第１の半導体装置の製造方法は、基板の上に、トラップ膜及び第１の絶縁膜を基板側から順次形成する工程（ａ）と、第１の絶縁膜と、トラップ膜の少なくとも上部とを選択的に除去し、互いに間隔をおいて列方向に伸びる複数の第１の開口部を形成する工程（ｂ）と、基板における第１の開口部と対応する領域に不純物を導入して複数のビット線を形成する工程（ｃ）と、工程（ｃ）よりも後に、複数の第１の開口部を埋めるビット線絶縁膜を形成する工程（ｄ）と、工程（ｄ）よりも後に、第１の絶縁膜及びビット線絶縁膜の上を覆う、第２の絶縁膜を形成した後、第２の絶縁膜及び第１の絶縁膜を選択的に除去して、互いに間隔をおいて行方向に伸びる複数の第２の開口部を形成する工程（ｅ）と、複数の第２の開口部を埋めるワード線を形成する工程（ｆ）とを備えていることを特徴とする。
【００２０】
第１の半導体装置の製造方法は、互いに間隔をおいて行方向に伸びる複数の第２の開口部を形成する工程と、複数の第２の開口部を埋めるワード線を形成する工程とを備えている。このため、ワード線をドライエッチングにより加工することなく形成することができる。従って、ワード線同士の間にエッチング残渣が残存することがなく、隣り合うワード線同士がショートするおそれがない。また、ワード線を１つの導電膜により形成できるため、従来の２つの導電膜を積層して形成する場合に問題となる、導電膜同士の界面における不純物の影響を受けることがない。
【００２１】
本発明に係る第２の半導体装置の製造方法は、基板上に第１の絶縁膜を形成する工程（ａ）と、第１の絶縁膜を選択的に除去し、互いに間隔をおいて列方向に伸びる複数の第１の開口部を形成する工程（ｂ）と、基板における第１の開口部と対応する領域に不純物を導入して複数のビット線を形成する工程（ｃ）と、工程（ｃ）よりも後に、複数の第１の開口部を埋めるビット線絶縁膜を形成する工程（ｄ）と、工程（ｄ）よりも後に、第１の絶縁膜及びビット線絶縁膜の上を覆う、第２の絶縁膜を形成した後、第２の絶縁膜及び第１の絶縁膜を選択的に除去して、互いに間隔をおいて行方向に伸びる複数の第２の開口部を形成する工程（ｅ）と、基板の複数の第２の開口部から露出した領域の上に、トラップ膜を形成する工程（ｆ）と、工程（ｆ）よりも後に、複数の第２の開口部を埋めるワード線を形成する工程（ｇ）とを備えていることを特徴とする。
【００２２】
第２の半導体装置の製造方法によれば、基板の複数の第２の開口部から露出した領域の上に、トラップ膜を形成する工程を備えている。このため、第１の半導体装置の製造方法の効果に加えて、トラップ膜へのチャージアップダメージが無くなり、メモリセル特性及びデータ保持特性が向上するという効果が得られる。
【００２３】
第１及び第２の半導体装置の製造方法において、工程（ｅ）では、第２の開口部を、行方向に直交する断面が上部において下部よりも幅が大きくなるようにエッチングして形成してもよい。
【００２４】
第１及び第２の半導体装置の製造方法において、第１の絶縁膜及び第２の絶縁膜はシリコン窒化膜であり、ビット線絶縁膜はシリコン酸化膜である構成としてもよい。
【００２５】
本発明に係る第３の半導体装置の製造方法は、基板の上に、トラップ膜、第１の犠牲膜、第２の犠牲膜及び第３の犠牲膜を基板側から順次形成する工程（ａ）と、第１の犠牲膜と、第２の犠牲膜と、第３の犠牲膜と、トラップ膜の少なくとも上部とを選択的に除去して、互いに間隔をおいて列方向に伸びる複数の第１の開口部を形成する工程（ｂ）と、基板における第１の開口部と対応する領域に不純物を導入して複数のビット線を形成する工程（ｃ）と、複数の第１の開口部を埋める複数のビット線絶縁膜を形成する工程（ｄ）と、第３の犠牲膜を除去する工程（ｅ）と、工程（ｅ）よりも後に、エッチングにより第２の犠牲膜を除去すると共に、ビット線絶縁膜を、トラップ膜よりも上側の幅が下側の幅よりも小さい段差部を有し且つ上端部及び段差部が湾曲した形状とする工程（ｆ）と、ビット線絶縁膜を覆う第１の絶縁膜を形成した後、第１の絶縁膜及び第１の犠牲膜を選択的に除去して、互いに間隔をおいて行方向に伸びる複数の第２の開口部を形成する工程（ｇ）と、複数の第２の開口部を埋める複数のワード線を形成する工程（ｈ）とを備えていることを特徴とする。
【００２６】
第３の半導体装置の製造方法は、エッチングにより第２の犠牲膜を除去すると共に、ビット線絶縁膜を、トラップ膜よりも上側の幅が下側の幅よりも小さい段差部を有し且つ上端部及び段差部が湾曲した形状とする工程を備えている。このため、ワード線における列方向に直交する断面が丸みを帯びたラウンド形状となる。従って、ワード線１５における下端部のエッジ部分にメモリセル動作時に電界が集中することを抑制できる。また、トラップ膜の電気的破壊及び書込・消去動作時にトラップ膜に注入される電荷分布の乱れを抑制し、データ保持特性を向上することが可能となる。
【００２７】
第３の半導体装置の製造方法において、工程（ｆ）では、フッ酸を用いたウェットエッチングを行ってもよい。
【００２８】
本発明の半導体装置の製造方法において、工程（ｇ）では、第２の開口部を行方向に直交する断面が、上部において下部よりも幅が大きくなるようにエッチングして形成してもよい。
【００２９】
本発明の半導体装置の製造方法において、工程（ｇ）では、リン酸を用いたウェットエッチングを行ってもよい。
【００３０】
本発明の半導体装置の製造方法において、第１の犠牲膜、第３の犠牲膜及び第１の絶縁膜はシリコン窒化膜であり、第２の犠牲膜及びビット線絶縁膜はシリコン酸化膜であってもよい。
【００３１】
本発明の半導体装置の製造方法において、トラップ膜は、シリコン酸化膜と、シリコン窒化膜と、シリコン酸化膜とが順次積層されたＯＮＯ膜であってもよい。
【発明の効果】
【００３２】
本発明に係る半導体装置及びその製造方法によれば、ワードライン同士のショート発生しにくいメモリセルを備えた半導体装置を安定して実現できる。
【発明を実施するための最良の形態】
【００３３】
（第１の実施形態）
図１（ａ）〜（ｅ）は第１の実施形態に係る半導体装置であり、（ａ）は平面構成を示し、（ｂ）〜（ｅ）はそれぞれ（ａ）のＩｂ−Ｉｂ線、Ｉｃ−Ｉｃ線、Ｉｄ−Ｉｄ線及びＩｅ−Ｉｅ線における断面構成を示している。
【００３４】
図１に示すように、本実施形態の半導体装置は、半導体基板１１のメモリセル領域に形成されたメモリセルアレイを備えている。メモリセル領域には、第１の方向（列方向）に延びる複数のビット線１６と、ビット線１６と交差する第２の方向（行方向）に延びる複数のワード線１５とが形成されている。
【００３５】
ビット線１６は、半導体基板１１の上部に形成された不純物拡散層である。半導体基板１１の上には、ビット線１６の上を除いて、電荷を蓄積するトラップ膜１２が形成されている。トラップ膜１２は、下側から順次積層された、シリコン酸化膜である第１のトラップ膜１２Ａと、シリコン窒化膜である第２のトラップ膜１２Ｂとシリコン酸化膜である第３のトラップ膜１２ＣとからなるＯＮＯ膜である。半導体基板１１におけるビット線１６の上には、第１のトラップ膜１２Ａを介在させてビット線絶縁膜１７が形成されている。メモリセル領域において、トラップ膜１２及びビット線絶縁膜１７の上には、互いに間隔をおいて列方向に延びる複数の開口部を有するワード線形成絶縁膜１４が形成されている。ワード線形成絶縁膜１４は、下側から順次積層された第１のシリコン窒化膜１４Ａと第２のシリコン窒化膜１４Ｂとからなる。ワード線形成絶縁膜１４の開口部には、多結晶シリコン等からなるワード線１５が埋め込まれている。
【００３６】
以下に、第１の実施形態に係る半導体装置の製造方法を説明する。図２〜８は本実施形態の半導体装置の製造方法を工程順に示している。図２〜８において（ａ）〜（ｄ）はそれぞれ、図１（ａ）におけるＩｂ−Ｉｂ線、Ｉｃ−Ｉｃ線、Ｉｄ−Ｉｄ線及びＩｅ−Ｉｅ線における断面を示している。
【００３７】
まず、図２に示すように、ｐ型のシリコンからなる半導体基板１１の上にトラップ膜１２及びワード線形成絶縁膜１４の一部となる第１のシリコン窒化膜１４Ａを形成する。
【００３８】
トラップ膜１２は、例えば以下のようにして形成すればよい。まず、半導体基板１１を酸化雰囲気において７００℃に加熱する。これにより、厚さが約５ｎｍのシリコン酸化膜である第１のトラップ膜１２Ａを形成する。続いて、第１のトラップ膜１２Ａの上に、減圧ＣＶＤ法等により、厚さが１０ｎｍのシリコン窒化膜である第２のトラップ膜１２Ｂを形成する。この後、酸化雰囲気において１０００℃の熱酸化を行うことにより、第２のトラップ膜の表面を酸化する。これにより、厚さが５ｎｍのシリコン酸化膜である第１のトラップ膜１２Ａと、厚さが５ｎｍのシリコン窒化膜である第２のトラップ膜１２Ｂと、厚さが１０ｎｍのシリコン酸化膜である第３のトラップ膜１２Ｃとが順次積層されたトラップ膜１２が形成される。
【００３９】
第１のシリコン窒化膜１４Ａは、トラップ膜１２の上に減圧ＣＶＤ法等により形成すればよい。
【００４０】
次に、図３に示すように、列方向に延びる第１の開口部３２を形成した後、半導体基板１１における第１の開口部３２と対応する領域にビット線１６を形成する。
【００４１】
第１の開口部３２は、フォトリソグラフィにより、第１のシリコン窒化膜１４Ａの上に第１のレジストパターン３１を形成した後、第１のレジストパターン３１をマスクとして、第１のシリコン窒化膜１４Ａ及びトラップ膜１２を選択的にドライエッチングすることにより形成すればよい。第１の開口部３２において、トラップ膜１２は完全に除去してもよいが、イオン注入工程の保護膜として一部を残存させてもよい。本実施形態においては、第１のトラップ膜１２Ａを３ｎｍ程度の厚さで残存させている。
【００４２】
ビット線１６は、第１のレジストパターン３１をマスクとして、ｎ型不純物である砒素（Ａｓ）イオンを半導体基板１１に注入すればよい。これにより、半導体基板１１における第１の開口部３２と対応する領域にビット線１６が形成される。イオン注入は、例えば注入エネルギーが約５０ｋｅＶで、注入ドーズ量が約３×１０15ｃｍ-2の注入条件で行えばよい。
【００４３】
次に、図４に示すように、第１の開口部３２を埋めるビット線絶縁膜１７を形成する。まず、アッシング及び洗浄により第１のレジストパターン３１を除去した後、第１の開口部３２を埋め且つ第１のシリコン窒化膜１４Ａを覆うようにシリコン酸化膜を形成する。続いて、化学的機械的研磨（ＣＭＰ）法等によりシリコン酸化膜を第１のシリコン窒化膜１４Ａが露出するまで研磨除去する。これにより、第１の開口部３２を埋めるビット線絶縁膜１７が得られる。
【００４４】
次に、図５に示すように、第１のシリコン窒化膜１４Ａ及びビット線絶縁膜１７の上に、ワード線形成膜の一部となる第２のシリコン窒化膜１４Ｂを形成する。
【００４５】
次に、図６に示すように、第１のシリコン窒化膜１４Ａ及び第２のシリコン窒化膜１４Ｂを選択的に除去して、行方向に延びる複数の第２の開口部３５を形成する。まず、フォトリソグラフィにより、第２のシリコン窒化膜１４Ｂの上に第２のレジストパターン３４を形成する。続いて、第２のレジストパターン３４をマスクとして、第２のシリコン窒化膜１４Ｂ及び第１のシリコン窒化膜１４Ａをドライエッチングして、第２の開口部３５を形成する。これにより、ワード線形成領域を除くメモリセル領域を覆うワード線形成絶縁膜１４が形成される。なお、ドライエッチングは、例えばエッチングガスとしてＣＦ4とＣＨＦ3との流量比が１対５の混合ガスを用いて行うことが好ましい。
【００４６】
次に、図７に示すように、アッシング及び洗浄により第２のレジストパターン３４を除去した後、第２の開口部３５を埋め且つワード線形成絶縁膜１４を覆うように多結晶シリコン膜３６を堆積する。
【００４７】
次に、図８に示すように、ＣＭＰ法等により多結晶シリコン膜３６をワード線形成絶縁膜１４が露出するまで研磨除去し、ワード線１５を形成する。
【００４８】
以上説明したように、本実施形態の半導体装置の製造方法は、多結晶シリコン膜３６をワード線形成絶縁膜１４に形成された第２の開口部３５に埋め込むことにより、ワード線１５を形成する。このため、従来のドライエッチングによりワード線を加工する場合と異なり、エッチング残渣による隣り合うワード線同士のショートを防止することができる。
【００４９】
また、従来はワード線を２層の導電膜を積層し、且つ連続してパターニングしていたため、２層の導電膜の界面に不純物層が形成されるおそれがあった。界面に形成された不純物層はマスクとなるため、下層の導電膜を除去することができず、ワード線同士のショートが発生する原因となる。しかし、本実施形態の半導体装置の製造方法は、単層の導電膜によりワード線を形成することができるため、不純物層の影響を受けることがない。
【００５０】
（第１の実施形態の第１変形例）
以下に、本発明の第１の実施形態の第１変形例について図面を参照して説明する。図９（ａ）〜（ｄ）は、本変形例係る半導体装置であり、（ａ）〜（ｂ）はそれぞれ図１（ａ）のＩｂ−Ｉｂ線、Ｉｃ−Ｉｃ線、Ｉｄ−Ｉｄ線及びＩｅ−Ｉｅ線における断面構成を示している。図９において図１と同一の構成要素には同一の符号を附すことにより説明を省略する。
【００５１】
図９に示すように、本変形例の半導体装置は、ワード線１５が上部において下部よりも幅が広い形状を有している。ワード線１５を上部の幅が下部の幅よりも大きい形状とすることにより、ワード線１５の抵抗を通常の形状の場合よりも低くすることができる。特にワード線１５の上面をシリサイド化する場合には、抵抗を低減する効果が大きくなる。ワード線の抵抗を低減することにより、半導体装置の動作速度を向上することができる。なお、図９は、底面から上面に向かって直線的に幅が広くなる順テーパ形状の場合を示しているが、上部の幅が下部の幅よりも広くできればどのような形状であってもよい。
【００５２】
さらに、行方向に直交する断面において、ワード線１５の側面と底面とがなす角は鈍角となる。これにより、ワード線１５における下端部のエッジ部分にメモリセル動作時に電界が集中することを抑制できる。また、トラップ膜の電気的破壊及び書込・消去動作時にトラップ膜に注入される電荷分布の乱れを抑制し、データ保持特性を向上することが可能となる。
【００５３】
上部の幅が下部の幅よりも広いワード線１５は、図１０に示すように、第２の開口部３５を形成する際に、上面の幅が下面の幅よりも大きくなるようにエッチングすればよい。例えば、流量比が１対１となるようにＣＦ4とＣＨＦ3とを混合した混合ガスを用いて、ワード線形成絶縁膜１４のエッチングを行えばよい。なお、図１０において（ａ）は、図１（ａ）のＩｂ−Ｉｂ線における断面を示し、（ｂ）はＩｃ−Ｉｃ線における断面を示している。
【００５４】
（第１の実施形態の第２変形例）
以下に、本発明の第１の実施形態の第２変形例について図面を参照して説明する。図１１（ａ）〜（ｄ）は、本変形例に係る半導体装置であり、（ａ）〜（ｂ）はそれぞれ図１（ａ）のＩｂ−Ｉｂ線、Ｉｃ−Ｉｃ線、Ｉｄ−Ｉｄ線及びＩｅ−Ｉｅ線における断面構成を示している。図１１において図１と同一の構成要素には同一の符号を附すことにより説明を省略する。
【００５５】
図１１に示すように、本変形例の半導体装置は、ワード線１５が上部において底部よりも幅が広く且つ底部が丸みを帯びた形状を有している。つまり、ワード線１５の側壁と底面とが丸みを帯びたラウンド形状でつながった形状を有している。
【００５６】
このような構造とすることにより、ワード線１５における下端のエッジ部分にメモリセル動作時に電界が集中することを抑制できる。また、トラップ膜の電気的破壊及び書込・消去動作時にトラップ膜に注入される電荷分布の乱れを抑制し、データ保持特性を向上することが可能となる。さらに、ワード線の上面をシリサイドする場合においては、従来よりもワード線の抵抗を低くすることができ、半導体装置の動作速度を向上することができる。
【００５７】
上面の幅が下面の幅よりも広く且つ底部が丸みを帯びた形状を有するワード線１５は、例えば次のようにして形成すればよい。まず、図１２に示すように、底面に第１のシリコン窒化膜１４Ａをわずかに残すようにして、第２の開口部３５を形成する。次に、図１３に示すように、少なくとも第２の開口部３５の底面にトラップ膜１２の表面が露出するまでワード線形成絶縁膜１４の表面をリン酸による等方性エッチングにより除去する。これにより、第２の開口部３５の底部を、丸みを帯びた形状とすることができる。なお、図１２及び１３において（ａ）は、図１（ａ）のＩｂ−Ｉｂ線における断面を示し、（ｂ）はＩｃ−Ｉｃ線における断面を示している。
【００５８】
（第１の実施形態の第３変形例）
以下に、本発明の第１の実施形態の第３変形例について図面を参照して説明する。図１４（ａ）〜（ｄ）は、本変形例係る半導体装置であり、（ａ）〜（ｄ）はそれぞれ図１（ａ）のＩｂ−Ｉｂ線、Ｉｃ−Ｉｃ線、Ｉｄ−Ｉｄ線及びＩｅ−Ｉｅ線における断面構成を示している。図１４において図１と同一の構成要素には同一の符号を附すことにより説明を省略する。
【００５９】
図１４に示すように本変形例の半導体装置は、ビット線絶縁膜１７がトラップ膜１２よりも上側の部分において下側の部分よりも幅が狭く、段差部を有する形状となっている。また、ビット線絶縁膜１７の上端部及び段差部は湾曲し、丸みを帯びた形状となっている。つまり、列方向に直交する断面において、ワード線１５が丸みを帯びたラウンド形状となる。
【００６０】
このような、形状とすることにより、ワード線１５における下端部のエッジ部分にメモリセル動作時に電界が集中することを抑制できる。また、トラップ膜の電気的破壊及び書込・消去動作時にトラップ膜に注入される電荷分布の乱れを抑制し、データ保持特性を向上することが可能となる。
【００６１】
以下に、第１の実施形態の第３変形例に係る半導体装置の製造方法について図面を参照して説明する。図１５〜２１は本変形例の半導体装置の製造方法を工程順に示している。図１５〜２１において（ａ）〜（ｄ）はそれぞれ、図１（ａ）におけるＩｂ−Ｉｂ線、Ｉｃ−Ｉｃ線、Ｉｄ−Ｉｄ線及びＩｅ−Ｉｅ線における断面を示している。
【００６２】
まず、図１５に示すように、ｐ型のシリコンからなる半導体基板１１の上にトラップ膜１２、シリコン窒化膜である第１の犠牲膜４１Ａ、シリコン酸化膜である第２の犠牲膜４１Ｂ及びシリコン窒化膜である第３の犠牲膜４１Ｃからなる積層膜４１を形成する。続いて、フォトリソグラフィにより、積層膜４１の上に第１のレジストパターン５１を形成し、第１のレジストパターン５１をマスクとして、積層膜４１及びトラップ膜１２を選択的にドライエッチングする。これにより、列方向に延びる複数の第１の開口部５２を形成する。第１の開口部５２において、トラップ膜１２は完全に除去してもよいが、イオン注入工程の保護膜として一部を残存させてもよい。本変形例においては、第１のトラップ膜１２Ａを３ｎｍ程度の厚さで残存させている。
【００６３】
続いて、第１のレジストパターン５１をマスクとして、ｎ型不純物である砒素（Ａｓ）イオンを半導体基板１１に注入することにより、半導体基板１１における第１の開口部５２の下側の領域にビット線１６を形成する。イオン注入は、例えば注入エネルギーが約５０ｋｅＶで、注入ドーズ量が約３×１０15ｃｍ-2の注入条件で行えばよい。
【００６４】
次に、図１６に示すように、第１の開口部５２を埋めるビット線絶縁膜１７を形成する。まず、アッシング及び洗浄により第１のレジストパターン５１を除去した後、第１の開口部５２を埋めるように積層膜４１の上にシリコン酸化膜を形成する。続いて、化学的機械的研磨（ＣＭＰ）法等によりシリコン酸化膜を積層膜４１が露出するまで研磨除去する。これにより、第１の開口部５２を埋めるビット線絶縁膜１７が得られる。
【００６５】
次に、図１７に示すように、リン酸を用いて第３の犠牲膜４１Ｃを除去する。
【００６６】
次に、図１８に示すように、フッ酸による等方性エッチングを用いて第２の犠牲膜４１Ｂとビット線絶縁膜１７の一部とを除去する。これにより、ビット線絶縁膜１７の上端部がラウンド形状となると共に、ビット線絶縁膜１７におけるトラップ膜１２よりも上側の部分の幅が下側の部分よりも狭くなり、ラウンド形状の段差部が形成される。
【００６７】
次に、図１９に示すように、第１の犠牲膜４１Ａ及びビット線絶縁膜１７の上に、ワード線形成絶縁膜となるシリコン窒化膜を堆積した後、ＣＭＰ法等により表面を平坦化する。続いて、フォトリソグラフィにより第２のレジストパターン５４を形成し、シリコン窒化膜をエッチングすることにより、第２の開口部５５を有するワード線形成絶縁膜１４を形成する。
【００６８】
次に、図２０に示すように、アッシング及び洗浄により第２のレジストパターン５４を除去した後、第２の開口部５５を埋め且つワード線形成絶縁膜１４を覆うように多結晶シリコン膜５６を堆積する。
【００６９】
次に、図２１に示すように、ＣＭＰ法等により多結晶シリコン膜５６をワード線形成絶縁膜１４が露出するまで研磨除去し、ワード線１５を形成する。
【００７０】
なお、第２の開口部５５を形成する際に、第１の実施形態の第２変形例に示したように、下端部が丸みを帯びた開口部を形成してもよい。この場合には、ワード線１５が行方向に直交する断面において底部が丸みを帯びた形状となるため、さらに電界集中等の影響を低減できる。
【００７１】
（第２の実施形態）
以下に、本発明の第２の実施形態について図面を参照して説明する。図２２（ａ）〜（ｅ）は、第２の実施形態に係る半導体装置であり、（ａ）は平面構成を示し、（ｂ）〜（ｅ）はそれぞれ（ａ）のXXIIｂ−XXIIｂ線、XXIIｃ−XXIIｃ線、XXIIｄ−XXIIｄ線及びXXIIｅ−XXIIｅ線における断面構成を示している。図２２において図１と同一の構成要素には同一の符号を附すことにより説明を省略する。
【００７２】
本実施形態の半導体装置は、図２２に示すようにワード線形成絶縁膜１４と半導体基板１１との間にトラップ膜１２が形成されておらず、ワード線１５とワード線形成絶縁膜１４及びビット線絶縁膜１７との間にトラップ膜１２が形成されている。
【００７３】
以下に、第２の実施形態に係る半導体装置の製造方法を説明する。図２３〜２８は本実施形態の半導体装置の製造方法を工程順に示している。図２３〜２８において（ａ）〜（ｄ）はそれぞれ、図２２（ａ）におけるXXIIｂ−XXIIｂ線、XXIIｃ−XXIIｃ線、XXIIｄ−XXIIｄ線及びXXIIｅ−XXIIｅ線における断面を示している。
【００７４】
まず、図２３に示すように、ｐ型のシリコンからなる半導体基板１１の上に、列方向に延びる複数の第１の開口部３２を有する、第１のシリコン窒化膜１４Ａを形成した後、列方向に延びる複数のビット線１６を形成する。
【００７５】
第１の開口部３２は、フォトリソグラフィにより、第１のシリコン窒化膜１４Ａの上に第１のレジストパターン３１を形成し、第１のレジストパターン３１をマスクとして、第１のシリコン窒化膜１４Ａを選択的にドライエッチングすることにより形成すればよい。
【００７６】
ビット線１６は、第１のレジストパターン３１をマスクとして、ｎ型不純物である砒素（Ａｓ）イオンを半導体基板１１に注入することにより形成すればよい。これにより、半導体基板１１における第１の開口部３２と対応する領域にビット線１６が形成される。イオン注入は、例えば注入エネルギーが約５０ｋｅＶで、注入ドーズ量が約３×１０15ｃｍ-2の注入条件で行えばよい。
【００７７】
次に、図２４に示すように、第１の開口部３２を埋めるビット線絶縁膜１７を形成する。まず、アッシング及び洗浄により第１のレジストパターン３１を除去した後、第１の開口部３２を埋めるように第１のシリコン窒化膜１４Ａの上にシリコン酸化膜を形成する。続いて、化学的機械的研磨（ＣＭＰ）法等によりシリコン酸化膜を第１のシリコン窒化膜１４Ａが露出するまで研磨除去する。これにより、第１の開口部３２を埋めるビット線絶縁膜１７が得られる。
【００７８】
次に、図２５に示すように、第１のシリコン窒化膜１４Ａ及びビット線絶縁膜１７の上に、第２のシリコン窒化膜１４Ｂを形成する。
【００７９】
次に、図２６に示すように、第１のシリコン窒化膜１４Ａ及び第２のシリコン窒化膜１４Ｂを選択的に除去して、行方向に延びる複数の第２の開口部３５を形成する。まず、フォトリソグラフィにより、第２のシリコン窒化膜１４Ｂの上に第２のレジストパターン３４を形成する。続いて、第２のレジストパターン３４をマスクとして、第２のシリコン窒化膜１４Ｂ及び第１のシリコン窒化膜１４Ａをドライエッチングして、第２の開口部３５を形成する。これにより、ワード線形成領域を除くメモリセル領域を覆うワード線形成絶縁膜１４が形成される。なお、ドライエッチングは、例えばエッチングガスとしてＣＦ4とＣＨＦ3との流量比が１対５の混合ガスを用いて行うことが好ましい。
【００８０】
次に、図２７に示すように、アッシング及び洗浄により第２のレジストパターン３４を除去した後、ワード線形成絶縁膜１４の上、ビット線絶縁膜１７の上及び半導体基板１１の第２の開口部３５から露出した部分の上にトラップ膜１２を形成する。この後、第２の開口部３５を埋めるようにトラップ膜１２の上に多結晶シリコン膜３６を堆積する。トラップ膜１２の形成は、第１の実施形態と同様にして行えばよい。
【００８１】
次に、図２８に示すように、ＣＭＰ法等により多結晶シリコン膜３６をワード線形成絶縁膜１４が露出するまで研磨除去し、ワード線１５を形成する。
【００８２】
以上説明したように、第２の実施形態に係る半導体装置の製造方法は、多結晶シリコン膜３６をワード線形成絶縁膜１４に形成された第２の開口部３５に埋め込むことにより、ワード線１５を形成する。このため、従来のドライエッチングによりワード線を加工する場合と異なり、エッチング残渣による隣り合うワード線同士のショートを防止することができる。
【００８３】
また、従来はワード線を２層の導電膜を積層し、且つ連続してパターニングしていたため、２層の導電膜の界面に不純物層が形成されるおそれがあった。界面に形成された不純物層はマスクとなるため、下層の導電膜を除去することができず、ワード線同士のショートが発生する原因となる。しかし、本実施形態の半導体装置の製造方法は、単層の導電膜によりワード線を形成することができるため、不純物層の影響を受けることがない。
【００８４】
さらに、本実施形態の半導体装置の製造方法は、第２の開口部３５を形成した後にトラップ膜１２を形成するため、トラップ膜へのチャージアップダメージが無くなり、メモリセル特性及びデータ保持特性が向上する。
【００８５】
なお、第２の実施形態に示した、第２の開口部を形成した後にトラップ膜を形成する場合においても、第１の実施形態の各変形例を適用することができる。
【００８６】
また、各実施形態及びその変形例において、トラップ膜をＯＮＯ膜としたが、窒化膜に代えて、酸窒化シリコン膜又は酸化アルミニウム膜を用いてもよい。
【産業上の利用可能性】
【００８７】
本発明に係る半導体装置及びその製造方法は、ワードライン同士のショート発生しにくいメモリセルを備えた半導体装置を安定して実現でき、特に電荷蓄積用のトラップ膜及びワード線を備えた不揮発性半導体記憶装置及びその製造方法等として有用である。
【図面の簡単な説明】
【００８８】
【図１】（ａ）〜（ｅ）は本発明の第１の実施形態に係る半導体装置を示し、（ａ）は平面図であり、（ｂ）〜（ｅ）はそれぞれ（ａ）のＩｂ−Ｉｂ線、Ｉｃ−Ｉｃ線、Ｉｄ−Ｉｄ線及びＩｅ−Ｉｅ線における断面図である。
【図２】本発明の第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図３】本発明の第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図４】本発明の第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図５】本発明の第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図６】本発明の第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図７】本発明の第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図８】本発明の第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図９】本発明の第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図１０】（ａ）〜（ｄ）は本発明の第１の実施形態の第１変形例に係る半導体装置を示し、（ａ）〜（ｅ）はそれぞれ図１（ａ）のＩｂ−Ｉｂ線、Ｉｃ−Ｉｃ線、Ｉｄ−Ｉｄ線及びＩｅ−Ｉｅ線における断面図である。
【図１１】本発明の第１の実施形態の第１変形例に係る半導体装置の製造方法の一工程を示す断面図である。
【図１２】（ａ）〜（ｄ）は本発明の第１の実施形態の第２変形例に係る半導体装置を示し、（ａ）〜（ｅ）はそれぞれ図１（ａ）のＩｂ−Ｉｂ線、Ｉｃ−Ｉｃ線、Ｉｄ−Ｉｄ線及びＩｅ−Ｉｅ線における断面図である。
【図１３】本発明の第１の実施形態の第２変形例に係る半導体装置の製造方法の一工程を示す断面図である。
【図１４】（ａ）〜（ｄ）は本発明の第１の実施形態の第３変形例に係る半導体装置を示し、（ａ）〜（ｅ）はそれぞれ図１（ａ）のＩｂ−Ｉｂ線、Ｉｃ−Ｉｃ線、Ｉｄ−Ｉｄ線及びＩｅ−Ｉｅ線における断面図である。
【図１５】本発明の第１の実施形態の第３変形例に係る半導体装置の製造方法の一工程を示す断面図である。
【図１６】本発明の第１の実施形態の第３変形例に係る半導体装置の製造方法の一工程を示す断面図である。
【図１７】本発明の第１の実施形態の第３変形例に係る半導体装置の製造方法の一工程を示す断面図である。
【図１８】本発明の第１の実施形態の第３変形例に係る半導体装置の製造方法の一工程を示す断面図である。
【図１９】本発明の第１の実施形態の第３変形例に係る半導体装置の製造方法の一工程を示す断面図である。
【図２０】本発明の第１の実施形態の第３変形例に係る半導体装置の製造方法の一工程を示す断面図である。
【図２１】本発明の第１の実施形態の第３変形例に係る半導体装置の製造方法の一工程を示す断面図である。
【図２２】（ａ）〜（ｅ）は本発明の第２の実施形態に係る半導体装置を示し、（ａ）は平面図であり、（ｂ）〜（ｅ）はそれぞれ（ａ）のXXIIｂ−XXIIｂ線、XXIIｃ−XXIIｃ線、XXIIｄ−XXIIｄ線及びXXIIｅ−XXIIｅ線における断面図である。
【図２３】本発明の第２の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図２４】本発明の第２の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図２５】本発明の第２の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図２６】本発明の第２の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図２７】本発明の第２の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図２８】本発明の第２の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図２９】従来例に係る半導体装置を示す断面図である。
【図３０】従来例に係る半導体装置の問題点を示すための断面図である。
【図３１】従来例に係る半導体装置の問題点を示すための断面図である。
【符号の説明】
【００８９】
１１      半導体基板
１２      トラップ膜
１２Ａ    第１のトラップ膜
１２Ｂ    第２のトラップ膜
１２Ｃ    第３のトラップ膜
１４      ワード線形成絶縁膜
１４Ａ    第１のシリコン窒化膜
１４Ｂ    第２のシリコン窒化膜
１５      ワード線
１６      ビット線
１７      ビット線絶縁膜
３１      第１のレジストパターン
３２      第１の開口部
３４      第２のレジストパターン
３５      第２の開口部
３６      多結晶シリコン膜
４１      積層膜
４１Ａ    第１の犠牲膜
４１Ｂ    第２の犠牲膜
４１Ｃ    第３の犠牲膜
５１      第１のレジストパターン
５２      第１の開口部
５４      第２のレジストパターン
５５      第２の開口部
５６      多結晶シリコン膜
【図１】
2009253148.tif 000003
【図２】
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【図３】
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【図４】
2009253148.tif 000006
【図５】
2009253148.tif 000007
【図６】
2009253148.tif 000008
【図７】
2009253148.tif 000009
【図８】
2009253148.tif 000010
【図９】
2009253148.tif 000011
【図１０】
2009253148.tif 000012
【図１１】
2009253148.tif 000013
【図１２】
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【図１３】
2009253148.tif 000015
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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