(57)【要約】【課題】回路構成を複雑化することなく、簡易かつ１つの等価回路で高周波領域まで実際の電気的特性に合致する任意形状のＭＯＳ型可変容量素子をモデリングすることを特徴とする。【解決手段】ＭＯＳ型可変容量素子は、ディープＮウェル領域１と、このディープＮウェル領域１の内部に形成されるＰウェル領域２と、このＰウェル領域２の内部に互いに分離して形成される第１〜第３のＰ＋拡散領域３〜５と、第１および第２のＰ＋拡散領域３，４の間のＰウェル領域２の上にゲート絶縁膜６を介して形成される第１のゲート７と、第２および第３のＰ＋拡散領域４，５の間のＰウェル領域２の上にゲート絶縁膜６を介して形成される第２のゲート８と、Ｐウェル領域２と第１のゲート７との間の電位により容量が変化する第１のＭＯＳキャパシタ９と、Ｐウェル領域２と第２のゲート８との間の電位により容量が変化する第２のＭＯＳキャパシタ１０と、を備える。【選択図】図１
2009059891.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の第１のウェル領域と、
前記第１のウェル領域内に形成される、第１導電型または第２導電型の第２のウェル領域と、
前記第２のウェル領域内に、互いに分離して形成される第１導電型または第２導電型の第１〜第３の拡散領域と、
前記第１および第２の拡散領域の間の前記第２のウェル領域の上に、ゲート絶縁膜を介して形成される第１のゲートと、
前記第２および第３の拡散領域の間の前記第２のウェル領域の上に、ゲート絶縁膜を介して形成される第２のゲートと、
前記第２のウェル領域と前記第１のゲートとの間の電位に応じて容量が変化する第１のＭＯＳキャパシタと、
前記第２のウェル領域と前記第２のゲートとの間の電位に応じて容量が変化する第２のＭＯＳキャパシタと、
前記第１のＭＯＳキャパシタのゲートに一端が接続される第１のゲート寄生抵抗と、
前記第２のＭＯＳキャパシタのゲートに一端が接続される第２のゲート寄生抵抗と、
前記第１のゲート寄生抵抗の他端と前記第２のゲート寄生抵抗の他端との間に介挿されるゲート間寄生容量と、
前記第１のＭＯＳキャパシタのゲートに電圧を供給する第１のゲート電極と、
前記第２のＭＯＳキャパシタのゲートに電圧を供給する第２のゲート電極と、
前記第１のウェル領域の電位を設定する第１ウェル引き出し電極と、
前記第２のウェル領域の電位を設定する第２ウェル引き出し電極と、
前記第１のゲート電極と前記第１のゲート寄生抵抗の他端との間に介挿される第１の引き出し線寄生インダクタタ素子と、
前記第２のゲート電極と前記第２のゲート寄生抵抗の他端との間に介挿される第２の引き出し線寄生インダクタタ素子と、
前記第２ウェル引き出し電極と前記第１および第２のＭＯＳキャパシタの基板電位との間に直列接続される第２ウェル領域寄生インダクタンスおよび第２ウェル領域寄生抵抗と、
前記第１ウェル引き出し電極と前記第１および第２のＭＯＳキャパシタの基板電位との間に直列接続されるウェル間寄生抵抗、ウェル間寄生ダイオードおよびウェル間寄生インダクタ素子と、を備えることを特徴とするＭＯＳ型可変容量素子。
【請求項２】
前記第１のＭＯＳキャパシタ、前記第２のＭＯＳキャパシタ、前記第１のゲート寄生抵抗、前記第２のゲート寄生抵抗、前記ゲート間寄生容量、前記第１の引き出し線寄生インダクタ素子、前記第２の引き出し線寄生インダクタ素子、前記ウェル間寄生抵抗、前記ウェル間寄生ダイオードおよび前記ウェル間寄生インダクタ素子を有する単位ＭＯＳ可変容量部が複数個並列接続され、
前記複数の単位ＭＯＳ可変容量部のそれぞれには、前記第１および第２のゲート電極が共通に接続され、
前記複数の単位ＭＯＳ可変容量部は、同じ電位に設定される前記第１ウェル領域と、同じ電位に設定される前記第２のウェル領域とに接続されることを特徴とする請求項１に記載のＭＯＳ型可変容量素子。
【請求項３】
前記複数の単位ＭＯＳ可変容量部は、半導体基板の一主面の二次元方向にそれぞれ複数個ずつ隣接配置されることを特徴とする請求項２に記載のＭＯＳ型可変容量素子。
【請求項４】
前記ゲート間寄生容量CC3は、以下の（１）式で表され、
前記第１および第２のゲート寄生抵抗RGはそれぞれ、以下の（２）式で表されることを特徴とする請求項２または３に記載のＭＯＳ型可変容量素子。
CC3＝K_Cfr×RF_Width×RF_NF_X×RF_NF_Y    …（１）
ただし、K_Cfrは比例定数、RF_Widthは前記第１および第２のＭＯＳキャパシタのゲート幅、RF_NF_XはＸ方向における前記単位ＭＯＳ可変容量部の数、RF_NF_YはＹ方向における前記単位ＭＯＳ可変容量部の数である。
【数１】
2009059891.tif 000008
ただし、rho_RGは比例係数、RF_Lengthは前記第１および第２のＭＯＳキャパシタのゲート長、RF_Widthは前記第および第２のＭＯＳキャパシタのゲート幅である。
【請求項５】
前記Ｐウェル領域寄生抵抗ＲＮＳは以下の（３）式で表され、
前記ウェル間寄生抵抗ＲＳ１は以下の（４）式で表されることを特徴とする請求項２乃至４のいずれかに記載のＭＯＳ型可変容量素子。
【数２】
2009059891.tif 000009
【数３】
2009059891.tif 000010
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、等価回路でモデリングすることが可能なＭＯＳ型可変容量素子に関する。
【背景技術】
【０００２】
ＭＯＳ型可変容量素子は半導体基板上に集積化可能なため、種々のチップ内に実装されている。ＭＯＳ型可変容量素子を半導体基板上に集積化するためには、ＭＯＳ型可変容量素子の動作を精度よくシミュレーションする必要があり、その前提として、ＭＯＳ型可変容量素子を精度よくモデリングする技術が必要となる。
【０００３】
特許文献１は、ＭＯＳ型可変容量素子のモデルを提案している。このモデルは、ＭＯＳ型トランジスタと、３つの抵抗素子と、１つの容量素子と、１つの直流電源とで構成されている。
【０００４】
特許文献１に開示されたモデルは、通常のＰＭＯＳ型可変容量素子のマクロモデルとして一般的に利用されるものである。ところが、このモデルには、以下の問題がある。
（１）物理的に意味のない直流電源を挿入することによって、可変容量特性を無理矢理合わせこんでいる。
（２）ＭＯＳトランジスタのソース・ドレイン電極と接地電位面との間に１Ｇオームもの巨大な抵抗を付加しており、ノイズ解析を行うと、非常に大きなノイズが発生してしまう。
【非特許文献１】国際学会ISCAS 2005における予行集、"Modeling of MOS varactors and Characterizing the Tuning Curve of a 5-6 GHz LC VCO"のFIG. 6
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、回路構成を複雑化することなく、高周波領域まで実際の電気的特性に合致する等価回路でモデリングすることが可能なＭＯＳ型可変容量素子を提供するものである。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、第１導電型の第１のウェル領域と、
前記第１のウェル領域内に形成される、第１導電型または第２導電型の第２のウェル領域と、
前記第２のウェル領域内に、互いに分離して形成される第１導電型または第２導電型の第１〜第３の拡散領域と、
前記第１および第２の拡散領域の間の前記第２のウェル領域の上に、ゲート絶縁膜を介して形成される第１のゲートと、
前記第２および第３の拡散領域の間の前記第２のウェル領域の上に、ゲート絶縁膜を介して形成される第２のゲートと、
前記第２のウェル領域と前記第１のゲートとの間の電位に応じて容量が変化する第１のＭＯＳキャパシタと、
前記第２のウェル領域と前記第２のゲートとの間の電位に応じて容量が変化する第２のＭＯＳキャパシタと、
前記第１のＭＯＳキャパシタのゲートに一端が接続される第１のゲート寄生抵抗と、
前記第２のＭＯＳキャパシタのゲートに一端が接続される第２のゲート寄生抵抗と、
前記第１のゲート寄生抵抗の他端と前記第２のゲート寄生抵抗の他端との間に介挿されるゲート間寄生容量と、
前記第１のＭＯＳキャパシタのゲートに電圧を供給する第１のゲート電極と、
前記第２のＭＯＳキャパシタのゲートに電圧を供給する第２のゲート電極と、
前記第１のウェル領域の電位を設定する第１ウェル引き出し電極と、
前記第２のウェル領域の電位を設定する第２ウェル引き出し電極と、
前記第１のゲート電極と前記第１のゲート寄生抵抗の他端との間に介挿される第１の引き出し線寄生インダクタタ素子と、
前記第２のゲート電極と前記第２のゲート寄生抵抗の他端との間に介挿される第２の引き出し線寄生インダクタタ素子と、
前記第２ウェル引き出し電極と前記第１および第２のＭＯＳキャパシタの基板電位との間に直列接続される第２ウェル領域寄生インダクタンスおよび第２ウェル領域寄生抵抗と、
前記第１ウェル引き出し電極と前記第１および第２のＭＯＳキャパシタの基板電位との間に直列接続されるウェル間寄生抵抗、ウェル間寄生ダイオードおよびウェル間寄生インダクタ素子と、を備えることを特徴とするＭＯＳ型可変容量素子が提供される。
【発明の効果】
【０００７】
本発明によれば、回路構成を複雑化することなく、簡易な等価回路で高周波領域まで実際の電気的特性に合致する任意形状のＭＯＳ型可変容量素子をモデリングすることができる。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照しながら、本発明の一実施形態について説明する。
【０００９】
図１は本発明の一実施形態に係るＭＯＳ型可変容量素子の基本単位を示す単位可変容量部１００の断面構造を示す断面図である。図１のＭＯＳ型可変容量素子は、半導体基板上に形成されたディープＮウェル領域（第１のウェル領域）１と、このディープＮウェル領域１の内部に形成されるＰウェル領域（第２のウェル領域）２と、このＰウェル領域２の内部に互いに分離して形成される第１〜第３のＰ＋拡散領域（第１〜第３の拡散領域）３〜５と、第１および第２のＰ＋拡散領域３，４の間のＰウェル領域２の上にゲート絶縁膜６を介して形成される第１のゲート７と、第２および第３のＰ＋拡散領域４，５の間のＰウェル領域２の上にゲート絶縁膜６を介して形成される第２のゲート８と、Ｐウェル領域２と第１のゲート７との間の電位により容量が変化する第１のＭＯＳキャパシタ９と、Ｐウェル領域２と第２のゲート８との間の電位により容量が変化する第２のＭＯＳキャパシタ１０と、を備えている。
【００１０】
この他、図１の単位可変容量部１００は、第１のゲート７にゲート電位を設定する第１のゲート電極GATE1と、第２のゲート８にゲート電位を設定する第２のゲート電極GATE2と、ディープＮウェル領域１の電位を設定するディープＮウェル電極（第１ウェル引き出し電極）DN_WELLと、Ｐウェル領域２の電位を設定するＰウェル引き出し電極（第２ウェル引き出し電極）P_WELLとを有する。Ｐウェル引き出し電極P_WELLは、Ｐウェル領域２と第１〜第３のＰ＋拡散領域３〜５を同じ電位に設定される。
【００１１】
図１の単位可変容量部１００では、第１および第２のゲート７，８を直流電位に設定するか、あるいは第１および第２のゲート７，８を直流電位＋交流電位に設定する。第１および第２のゲート電極GATE1,GATE2かＰウェル引き出し電極P_WELLに高周波の交流信号を印加して単位可変容量部１００の容量を可変制御できることが本実施形態の特徴である。図１の単位可変容量部１００は、２０ＧＨｚ程度の高周波で動作可能である。
【００１２】
図１の単位可変容量部１００において、Ｐウェル領域２の電位よりも第１および第２のゲート７，８の電位を低くすると、第１および第２のゲート７，８の下方に位置するＰウェル領域２の表面付近にホール（正孔）が蓄積されて、第１および第２のＭＯＳキャパシタ９，１０の容量が大きくなる。逆に、Ｐウェル領域２の電位よりも第１および第２のゲート７，８の電位を高くすると、第１および第２のゲート７，８の下方に位置するＰウェル領域２に空乏層が広がり、第１および第２のＭＯＳキャパシタ９，１０の容量が小さくなる。
【００１３】
このように、Ｐウェル領域２の電位と、第１および第２のゲート７，８の電位との差異に応じて、第１および第２のＭＯＳキャパシタ９，１０の容量を可変制御することができる。
【００１４】
図２は図１の単位可変容量部１００をモデル化した等価回路の一例を示す回路図である。図２では、図１の単位可変容量部１００を４つ並列接続してＭＯＳ型可変容量素子を構成する例を示しているが、ＭＯＳ型可変容量素子を構成する単位可変容量部１００の数や接続形態は特に問わない。
【００１５】
図２に示すように、単位可変容量部１００は、第１のＭＯＳキャパシタ９のゲートに一端が接続される第１のゲート寄生抵抗２１と、第２のＭＯＳキャパシタ１０のゲートに一端が接続される第２のゲート寄生抵抗２２と、第１のゲート寄生抵抗２１の他端と第２のゲート寄生抵抗２２の他端との間に介挿されるゲート間寄生容量２３と、第１のゲート電極GATE1と第１のゲート寄生抵抗２１の他端との間に介挿される第１の引き出し線寄生インダクタ素子２４と、第２のゲート電極GATE2と第２のゲート寄生抵抗２２の他端との間に介挿される第２の引き出し線寄生インダクタタ素子２５と、Ｐウェル引き出し電極P_WELLと第１および第２のＭＯＳキャパシタ９，１０の基板電位との間に直列接続されるＰウェル領域寄生インダクタ２６およびＰウェル領域寄生抵抗２７と、第１および第２のＭＯＳキャパシタ９，１０の基板電位とディープＮウェル電極DN_WELLとの間に直列接続されるウェル間寄生抵抗２８、ウェル間寄生ダイオード２９およびウェル間寄生インダクタ素子３０と、を有する。
【００１６】
ウェル間寄生ダイオード２９のアノード端子は第１および第２のＭＯＳキャパシタ９，１０の基板電位側に配置され、ウェル間寄生ダイオード２９のカソード端子はディープＮウェル領域１側に配置される。
【００１７】
上述したように、４つの単位可変容量部１００が並列接続されて、いずれの単位可変容量部１００も、第１のゲート電極GATE1、第２のゲート電極GATE2、Ｐウェル引き出し電極P_WELLと、ディープＮウェル電極DN_WELLとを共用する。実際には、第１のゲート電極GATE1に接続された第１の引き出し線寄生インダクタ素子２４と、第２のゲート電極GATE2に接続された第２の引き出し線寄生インダクタ素子も、４つの単位可変容量部１００で共用される。
【００１８】
図２では、４つの単位可変容量部１００を並列接続しているが、単位可変容量部１００を二次元的に複数個ずつ同一の半導体基板上に配置することも可能である。図３は半導体基板上の縦横（ＸＹ）方向に複数個ずつ単位可変容量部１００を配置した例を示すレイアウト図である。図３は、第１および第２のＭＯＳキャパシタ９，１０を横（Ｘ）方向に２個ずつ配置し、縦（Ｙ）方向に５つ配置した例を示している。図３における横方向の２個分の単位可変容量部１００の断面が図１の断面図に対応する。以下では、単位可変容量部１００を単位セルとも呼ぶ。
【００１９】
図４はＭＯＳ型可変容量素子の電気的特性を特徴づける各種のパラメータの一覧を示す図であり、これらパラメータは図１および図３に図示されている。以下、図１および図３を用いて、図４の各パラメータを説明する。
【００２０】
RF_Lengthは、単位セル当たりのゲート長であり、図３に示すように、個々の単位可変容量部１００の縦方向の長さである。RF_Widthは、単位セル当たりのゲート幅であり、個々の単位可変容量部１００の横方向の長さである。RF_NF_Xは、Ｘ方向における単位セルの個数であり、図３の場合、５である。RF_NF_Yは、Ｙ方向における単位セルの個数であり、図３の場合、４である。
【００２１】
L_DIFF_DNWは、Ｐウェル領域２の端部とディープＮウェル領域１のコンタクト中心までの距離である。L_DIFF_PWは、Ｐウェル領域２のコンタクト中心からＰ＋拡散領域の端部までの距離である。
【００２２】
rho_RGは、第１および第２のゲート７，８にかかる比例係数である。DIO_CJOはＰウェル領域２とディープＮウェル領域１の間に形成されるダイオードのゼロバイアス拡散容量、DIO_ISATはＰウェル領域２とディープＮウェル領域１の間に形成されるダイオードの飽和電流密度である。C_Frは第１および第２のゲート７，８間に発生する寄生容量である。
【００２３】
次に、図４に示した各パラメータを用いて図２の各素子の値を計算する式を説明する。
【００２４】
１．ゲート間寄生容量２３
ゲート間寄生容量CC3は、高周波動作時に第１および第２のゲート７，８間に発生するカップリング容量である。図２に示すような第１および第２のゲート７，８が対向配置される差動型の構成では、第１および第２のゲート７，８に印加される信号の位相の違いにより容量が発生すると考えられる。この容量は、以下の（１）式に示すように、２つの対向する第１および第２のゲート７，８のゲート長RF_Widthと、ゲート本数RF_NF_X，RF_NF_Yとに比例した式で表現される。
CC3＝K_Cfr・RF_Width・RF_NF_X・RF_NF_Y      …（１）
【００２５】
２．可変容量部１００のゲート寄生抵抗RG
可変容量部１００のゲート寄生抵抗RGは、通常のオームの法則の式を基に、高周波で生じる電流集中効果、MOSFETを高周波動作させたときに考慮すべきＮＱＳ効果による入力抵抗の形状効果を取り入れて、以下の（２）式で表現される。
【数１】
2009059891.tif 000003
【００２６】
上記（２）式は、種々のMOSFETのＳパラメータを測定した結果に基づいて、以下の（３）式および（４）式により可変容量部１００のゲート寄生抵抗ＲＧを算出した結果をグラフ化し、そのグラフにより求めた経験式である。
【数２】
2009059891.tif 000004
【００２７】
図５および図６はＲＧの形状依存性を示すグラフである。図５の横軸は可変容量部１００に使われているＭＯＳ型可変容量素子のゲート長RF_Length、図６の横軸はRF_Width／（RF_NF_X×RF_NF_Y）、縦軸はいずれも可変容量部１００のゲート寄生抵抗RGである。図５および図６の各プロットは、ＭＯＳ型可変容量素子の実測値を示す。また、破線は上記（２）式を用いて計算した結果を示す。上記（２）式は、図５および図６の破線の特性に基づいて生成される。より具体的には、（２）式の右辺第３項は、図５の特性を表しており、右辺第２項および第４項は、図６の特性を表している。
【００２８】
３．Ｐウェル領域２の引き出し部分の寄生抵抗ＲＮＳ（Ｐウェル領域寄生抵抗２７）
Ｐ＋拡散領域からＰウェル引き出し電極P_WELLまでの距離Ｌ_DIFF_PWは、図１に示すように、第１または第３のＰ＋拡散領域３，５からＰウェル引き出し電極P_WELLまでの距離と、第２のＰ＋拡散領域４からＰウェル引き出し電極P_WELLまでの距離との２通りがあるが、距離の短い方が支配的となり、距離の長い方（第２のＰ＋拡散領域４からＰウェル引き出し電極P_WELLまでの距離）に対応する寄生抵抗はオープン状態と考えてよい。
【００２９】
図３に示すように、Ｐウェル引き出し電極P_WELL用のコンタクトが単位セルの周囲四面に設けられている場合、２種類の形状依存性を持つ２成分の並列接続で等価的に表される。ここで、パラメータRshpwはディープＮウェル領域１とＰウェル領域２の平均的な抵抗率である。
【００３０】
Ｐウェル領域２の引き出し部分の寄生抵抗ＲＮＳは以下の（５）式で表される。
【数３】
2009059891.tif 000005
【００３１】
４．ディープＮウェル領域１の引き出し部分の寄生抵抗ＲＳ１
Ｐウェル引き出し電極P_WELLからディープＮウェル引き出し電極までの距離をLdiff_dnwとする。
【００３２】
図３に示すように、Ｐウェル引き出し電極P_WELL用のコンタクトが単位セルの周囲四面に設けられている場合、２種類の形状依存性を持つ２成分の並列接続で等価的に表される。ここで、パラメータRshdnwはディープＮウェル領域１とＰウェル領域２の平均的な抵抗率である。
【００３３】
ディープＮウェル領域１の引き出し部分の寄生抵抗ＲＳ１は以下の（６）式で表される。
【数４】
2009059891.tif 000006
【００３４】
５．ウェル間寄生ダイオード２９のパラメータ面積成分
ウェル間寄生ダイオード２９の飽和電流とゼロバイアス接合容量をそれぞれDIO_ISAT、DIO_CJとする。両者は、Ｐウェル領域２とディープＮウェル領域１の接合面積に比例する。接合面積は、Ｐ＋拡散領域３〜５の面積とゲート直下のＰウェル領域２の面積の総和AA'で求めることができる。
AA'＝L_diff・(RF_NF_Y＋1)・RF_Width・RF_NF_X
＋RF_Length・RF_Width・RF_NF_X・RF_NF_Y      …（７）
【００３５】
したがって、ウェル間寄生ダイオード２９をモデル化したパラメータDIODE1.ISとDIODE1.CJはそれぞれ以下の（８）式と（９）式で計算することができる。
DIODE1.IS＝DIO_ISAT・AA'
＝DIO_ISAT・[L_diff・(RF_NF_Y＋1)・RF_Width・RF_NF_X
＋RF_Length・RF_Width・RF_NF_X・RF_NF_Y］    …（８）
DIODE1.CJ＝DIO_CJO・AA'
＝DIO_CJO・[L_diff・(RF_NF_Y＋1)・RF_Width・RF_NF_X
＋RF_Length・RF_Width・RF_NF_X・RF_NF_Y］    …（９）
【００３６】
６．ウェル間寄生ダイオード２９の寄生抵抗成分ＲＳ
ウェル間寄生ダイオード２９の寄生抵抗を、ウェル間寄生抵抗２８と同じ構造と寸法（L_diff_dnw）で生成される寄生抵抗を仮定する。この場合、（６）式と同じ式で計算できるが、ウェル間寄生ダイオード２９の接合領域の抵抗率はバルク領域とは異なるため、別の物理定数を設けて、以下の（１０）式で表す。
【数５】
2009059891.tif 000007
【００３７】
本発明者は、図１のＭＯＳ型可変容量素子を図２の等価回路でモデル化し、この等価回路中の各素子の値を（１）〜（１０）式で定めてシミュレーションを行い、そのシミュレーション結果を実測値と比較した。
【００３８】
図７および図８はシミュレーション結果と実測値との比較結果を示すグラフであり、図７（ａ）〜図７（ｄ）はＳパラメータを表し、図８はＣ−Ｖ特性を表している。より詳しくは、図７（ａ）はＳ１１のデシベル表示、図７（ｂ）はＳ１１の位相表示、図７（ｃ）はＳ２１のデシベル表示、図７（ｄ）はＳ２１の位相表示を示している。また、図８のＣ−Ｖ特性は、上記Ｓパラメータを公知の定義式に基づいて変換したＹパラメータのうち、２ＧＨｚのＹ２１の虚数成分を用いて算出したものである。
【００３９】
図７および図８において、シミュレーション結果は実線で、実測値は破線で示している。これらの図からわかるように、シミュレーション結果は実測値に近接している。特に、図８のＣ−Ｖ特性においては、シミュレーション結果は実測値とほぼ同じになった。
【００４０】
これにより、図２の等価回路と（１）〜（１０）式によるモデリングの精度が高いことが実証された。
【００４１】
本発明者は、図２のウェル間寄生ダイオード２９についても、その電流特性をシミュレーション結果と実測値とで比較した。図９はウェル間寄生ダイオード２９の電流特性を示す図である。
【００４２】
上述した実施形態では、Ｐウェル領域とＰ＋拡散領域を設ける例を説明したが、すべてをＮ型で構成することも可能である。
【００４３】
図１０はＮ型の単位可変容量部の断面構造の一例を示す断面図、図１１は図１０に対応する等価回路図である。図１０および図１１では、図１および図２と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。
【００４４】
図１０の単位可変容量部は、ディープＮウェル領域１の内部に形成されるＮウェル領域２ａと、このＮウェル領域２ａの内部に互いに分離して形成される第１〜第３のＮ＋拡散領域３ａ，４ａ，５ａとを有する。この他の断面構造は図１と共通する。
【００４５】
図１１の等価回路は、ウェル間寄生ダイオード２９の接続方向が図２と異なっている他は、図２と共通である。
【００４６】
図１０および図１１の単位可変容量部を一つまたは複数組合わせて形成されるＭＯＳ型可変容量素子においても、図７〜図９と同様の特性が得られる。
【００４７】
このように、本実施形態では、ＭＯＳ型可変容量素子を図２のような等価回路で表現し、かつ等価回路内の各回路素子の値を（１）〜（１０）式で示す値としてモデリングを行うため、実測値の電気特性に類似した特性が得られ、高精度の動作シミュレーションを行うことができる。したがって、本実施形態によるモデリングを行うことで、ＭＯＳ型可変容量素子を含む半導体集積回路の動作シミュレーションを精度よく行うことができ、半導体集積回路の設計期間の短縮化が図れる。
【００４８】
本実施形態の場合、（１）〜（１０）式における各パラメータ（例えば、ＭＯＳキャパシタのゲート長、ゲート幅および単位可変容量部１００の個数など）を入力すれば、ＭＯＳ型可変容量素子の電気特性が短時間で計算できるため、任意の形状およびサイズのＭＯＳ型可変容量素子を半導体基板上に実装可能となる。
【００４９】
また、本実施形態によるＭＯＳ型可変容量素子のモデリングは、高周波で動作することを前提としているため、２０ＧＨｚ程度の動作速度のＭＯＳ型可変容量素子について高精度に動作シミュレーションを行うことができ、高速動作が可能なＭＯＳ型可変容量素子を短時間で精度よく設計できる。
【図面の簡単な説明】
【００５０】
【図１】本発明の一実施形態に係るＭＯＳ型可変容量素子の基本単位を示す単位可変容量部１００の断面構造を示す断面図。
【図２】図１の単位可変容量部１００をモデル化した等価回路の一例を示す回路図。
【図３】第１および第２のＭＯＳキャパシタ９，１０を横（Ｘ）方向に２個ずつ配置し、縦（Ｙ）方向に５つ配置した例を示す図。
【図４】ＭＯＳ型可変容量素子の電気的特性を特徴づける各種のパラメータの一覧を示す図。
【図５】ＲＧの形状依存性を示すグラフ。
【図６】ＲＧの形状依存性を示すグラフ。
【図７ａ】Ｓパラメータについてシミュレーション結果と実測値との比較結果を示すグラフ。
【図７ｂ】Ｓパラメータについてシミュレーション結果と実測値との比較結果を示すグラフ。
【図７ｃ】Ｓパラメータについてシミュレーション結果と実測値との比較結果を示すグラフ。
【図７ｄ】Ｓパラメータについてシミュレーション結果と実測値との比較結果を示すグラフ。
【図８】Ｃ−Ｖ特性についてシミュレーション結果と実測値との比較結果を示すグラフ。
【図９】ウェル間寄生ダイオード２９の電流特性を示す図。
【図１０】Ｎ型の単位可変容量部の断面構造の一例を示す断面図。
【図１１】図１０に対応する等価回路図。
【符号の説明】
【００５１】
１  ディープＮウェル領域
２  Ｐウェル領域
３  第１のＰ＋拡散領域
４  第２のＰ＋拡散領域
５  第３のＰ＋拡散領域
６  ゲート絶縁膜
７  第１のゲート
８  第２のゲート
９  第１のＭＯＳキャパシタ
１０  第２のＭＯＳキャパシタ
２１  第１のゲート寄生抵抗
２２  第２のゲート寄生抵抗
２３  ゲート間寄生容量
２４  第１の引き出し線寄生インダクタ素子
２５  第２の引き出し線寄生インダクタ素子
２６  Ｐウェル領域寄生インダクタ
２７  Ｐウェル領域寄生抵抗
２８  ウェル間寄生抵抗
２９  ウェル間寄生ダイオード
３０  ウェル間寄生インダクタ素子
１００  単位可変容量部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７ａ】
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【図７ｂ】
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【図７ｃ】
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【図７ｄ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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