(57)【要約】      （修正有）【課題】半導体整流素子の集積度を向上するとともに、順方向の電圧降下を低減することにより損失を低減する製造方法を提供する。【解決手段】高濃度のｎ型単結晶シリコン基板１１の第１主面上にｎ型単結晶シリコン層１２を形成し、溝１３を設ける。溝１３内にチタン層１４を形成し、溝１３の底部の一部領域に溝１５を設け、溝１５内に絶縁膜１６を形成する。絶縁膜内にｐ型の多結晶シリコン埋込層１７を形成する。半導体層１２の第１主面から半導体基板１１に至る高濃度のｎ型単結晶シリコン層１８を形成する。溝１３と高濃度半導体層１８との間の半導体層１２に溝１９を設け、溝１９内に絶縁膜２０を形成する。絶縁膜２０内にｐ型の多結晶シリコン埋込層２１を形成する。半導体層１２の第１主面上に絶縁膜２２を形成し、金属層１４と埋込導体層２１とを接続する。【選択図】図２
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【特許請求の範囲】
【請求項１】
高濃度の第１導電型の半導体基板の第１主面上に第１導電型の半導体層が形成され、上記半導体層に第１の溝が設けられ、上記第１の溝内に金属層が形成され、上記第１の溝の底部の一部領域に第２の溝が設けられ、上記第２の溝内に第１の絶縁膜が形成され、上記第１の絶縁膜内に第１の埋込導体層が形成され、上記半導体層の第１主面から上記半導体基板に至る高濃度の第１導電型の高濃度半導体層が形成され、上記第１の溝と上記高濃度半導体層との間の上記半導体層に第３の溝が設けられ、上記第３の溝内に第２の絶縁膜が形成され、上記第２の絶縁膜内に第２の埋込導体層が形成され、上記金属層と上記第２の埋込導体層とが接続されたことを特徴とする整流素子。
【請求項２】
上記半導体基板、上記半導体層および上記高濃度半導体層が単結晶シリコンからなることを特徴とする請求項１に記載の整流素子。
【請求項３】
上記金属層がチタンからなることを特徴とする請求項１または２に記載の整流素子。
【請求項４】
上記第１の埋込導体層、上記第２の埋込導体層の少なくとも一方が第２導電型の多結晶シリコンからなることを特徴とする請求項１、２または３に記載の整流素子。
【請求項５】
上記半導体層の上記第１主面上に第３の絶縁膜を形成したことを特徴とする請求項１乃至４のいずれかに記載の整流素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は太陽電池を構成する半導体基板上に集積される整流素子などの整流素子に関するものである。
【背景技術】
【０００２】
図６は従来の整流素子を示す平面図、図７は図６のＥ−Ｅ断面図である。図に示すように、高濃度のｎ型単結晶シリコンからなる半導体基板１の第１主面上にｎ型単結晶シリコンからなる半導体層２が形成され、半導体層２に溝３が設けられ、溝３内にシリコン酸化膜からなる絶縁膜４が形成され、絶縁膜４内にチタンからなる金属層５が形成され、半導体層２の第１主面上にチタンからなる金属層６が形成されている。
【０００３】
この整流素子においては、金属層６をアノード電極とし、半導体基板１をカソード電極として、金属層６に正バイアスをかけると、半導体基板１から電子が引き抜かれて、半導体層２に電子が注入されるから、順方向に電流が流れ、一方金属層４に負バイアスをかけると、半導体層２に金属層６、絶縁膜４から空乏層が伸びて、溝３間の半導体層２がピンチオフ状態となり、電流が流れない。
【非特許文献１】M.  Mchrotra,  and  B.  J.  Baliga,  “The  Trench  Mos  Barrier  Schottky  (TMBS)  Rectifier",  in  IEEE  IEDM  Digest,  pp.675-678,  1993
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、このような整流素子においては、半導体層２が二次元的に使われているから、集積度を向上することができず、順方向の電圧降下を低減することができないので、損失を低減することができない。
【０００５】
本発明は上述の課題を解決するためになされたもので、集積度を向上することができ、損失を低減することができる整流素子を提供することを目的とする。
【課題を解決するための手段】
【０００６】
この目的を達成するため、本発明においては、高濃度の第１導電型の半導体基板の第１主面上に第１導電型の半導体層が形成され、上記半導体層に第１の溝が設けられ、上記第１の溝内に金属層が形成され、上記第１の溝の底部の一部領域に第２の溝が設けられ、上記第２の溝内に第１の絶縁膜が形成され、上記第１の絶縁膜内に第１の埋込導体層が形成され、上記半導体層の第１主面から上記半導体基板に至る高濃度の第１導電型の高濃度半導体層が形成され、上記第１の溝と上記高濃度半導体層との間の上記半導体層に第３の溝が設けられ、上記第３の溝内に第２の絶縁膜が形成され、上記第２の絶縁膜内に第２の埋込導体層が形成され、上記金属層と上記第２の埋込導体層とが接続されたことを特徴とする。
【０００７】
この場合、上記半導体基板、上記半導体層および上記高濃度半導体層が単結晶シリコンからなることを特徴としてもよい。
【０００８】
これらの場合、上記金属層がチタンからなることを特徴としてもよい。
【０００９】
これらの場合、上記第１の埋込導体層、上記第２の埋込導体層の少なくとも一方が第２導電型の多結晶シリコンからなることを特徴としてもよい。
【００１０】
これらの場合、上記半導体層の上記第１主面上に第３の絶縁膜を形成したことを特徴としてもよい。
【発明の効果】
【００１１】
本発明に係る整流素子においては、半導体層が三次元的に使われており、金属層と半導体層との接合面積が大きいから、集積度を向上することができる。また、金属層に正バイアスをかけたときに、金属層と第１、第２の埋込導体層とが接続されているから、半導体層の第１、第２の絶縁膜の近傍にキャリア蓄積層が形成されるので、順方向の電圧降下を低減することができるため、損失を低減することができる。
【発明を実施するための最良の形態】
【００１２】
図１は本発明に係る整流素子を示す平面図、図２は図１のＡ−Ａ断面図、図３は図１のＢ−Ｂ断面図、図４は図１のＣ−Ｃ断面図、図５は図１のＤ−Ｄ断面図である。図に示すように、高濃度のｎ型単結晶シリコンからなる半導体基板１１の第１主面上にｎ型単結晶シリコンからなる半導体層１２が形成され、半導体層１２に第１の溝１３が設けられ、溝１３内にチタンからなる金属層１４が形成されている。また、溝１３の底部の一部領域に第２の溝１５が設けられ、溝１５内にシリコン酸化膜からなる第１の絶縁膜１６が形成され、絶縁膜１６内にｐ型の多結晶シリコンからなる第１の埋込導体層１７が形成されている。また、半導体層１２の第１主面から半導体基板１１に至る高濃度のｎ型単結晶シリコンからなる高濃度半導体層１８が形成されている。また、溝１３と高濃度半導体層１８との間の半導体層１２に第３の溝１９が設けられ、溝１９内にシリコン酸化膜からなる第２の絶縁膜２０が形成され、絶縁膜２０内にｐ型の多結晶シリコンからなる第２の埋込導体層２１が形成されている。また、半導体層１２の第１主面上にシリコン酸化膜からなる第３の絶縁膜２２が形成されている。そして、金属層１４と埋込導体層２１とが接続されている。
【００１３】
この整流素子においては、金属層１４をアノード電極とし、半導体基板１１をカソード電極として、金属層１４に正バイアスをかけると、半導体基板１１および高濃度半導体層１８から電子が引き抜かれて、半導体層１２に電子が注入されるから、順方向に電流が流れ、一方金属層１４に負バイアスをかけると、半導体層１２に金属層１４側と絶縁膜２０側から空乏層が伸びて、溝１３、１９間の半導体層１２がピンチオフ状態となるから、電流が流れない。
【００１４】
ここで、従来の整流素子、本発明に係る整流素子に流れる順方向電流は、金属層６と半導体層２との接合面積、金属層１４と半導体層１２との接合面積に比例する。そして、従来の整流素子の各部の寸法が図６に示す寸法であるとすると、１素子当りの金属層６と半導体層２との図６紙面上下方向の接合長さは３．０μｍ（本発明に係る整流素子の図１紙面上下方向の１素子の寸法と同じ寸法）であり、１素子当りの金属層６と半導体層２との図６紙面左右方向の接合長さは２．５μｍであるから、１素子当りの金属層６と半導体層２との接合面積は３．０μｍ×２．５μｍ＝７．５μｍ２である。また、本発明に係る整流素子の各部の寸法が図１、図２に示す寸法であるとすると、１素子当りの金属層１４と半導体層１２との図１紙面左右方向の接合長さは２．５μｍ＋２．５μｍ＝５．０μｍであり、１素子当りの金属層１４と半導体層１２との図２紙面上下方向の接合長さは５．０μｍであって、１素子あたり隣接する２つの金属層１４が半導体層１２と接合しているから、１素子当りの金属層１４と半導体層１２との接合面積は５．０μｍ×５．０μｍ×２＝５０．０μｍ２である。このように、従来の整流素子においては、半導体層２が二次元的に使われており、金属層６と半導体層２との接合面積が小さいから、集積度を向上することができないのに対して、本発明に係る整流素子においては、半導体層１２が三次元的に使われており、金属層１４と半導体層１２との接合面積が大きいから、集積度を向上することができる。また、金属層１４に正バイアスをかけたときに、金属層１４と埋込導体層２１とが接続されているから、半導体層１２の絶縁膜２０の近傍にキャリア蓄積層が形成されるともに、金属層１４と埋込導体層１７とが接続されているから、半導体層１２の絶縁膜１６の近傍にもキャリア蓄積層が形成されるので、順方向の電圧降下を低減することができるため、損失を低減することができる。
【００１５】
なお、上述実施の形態においては、半導体基板１１、半導体層１２、高濃度半導体層１８の導電型をｎ型とし、埋込導体層１７、２１の導電型をｐ型としたが、半導体基板、半導体層、高濃度半導体層の導電型をｐ型とし、第１、第２の埋込導体層の導電型をｎ型としてもよい。
【図面の簡単な説明】
【００１６】
【図１】本発明に係る整流素子を示す平面図である。
【図２】図１のＡ−Ａ断面図である。
【図３】図１のＢ−Ｂ断面図である。
【図４】図１のＣ−Ｃ断面図である。
【図５】図１のＤ−Ｄ断面図である。
【図６】従来の整流素子を示す平面図である。
【図７】図６のＥ−Ｅ断面図である。
【符号の説明】
【００１７】
１１…半導体基板
１２…半導体層
１３…第１の溝
１４…金属層
１５…第２の溝
１６…第１の絶縁層
１７…第１の埋込導体層
１８…高濃度半導体層
１９…第３の溝
２０…第２の絶縁層
２１…第２の埋込導体層
２２…第３の絶縁層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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