(57)【要約】【課題】  チップ寸法の拡大を抑制しながら高い耐圧性を示す半導体装置及びその製造方法を提供する。【解決手段】  Ｎ型の半導体基板１の主面側に形成されたＮ型のエピ層２と、同層２内に形成されたＰ型のボディ領域３と、同領域３内に形成されたＮ型のソース領域４と、エピ層２内において、ボディ領域３を囲むように環状に形成されたＰ型のガードリング領域８及び９と、エピ層２上層に形成されたゲート酸化膜１１と、同膜１１の上層において、基板１の基板面に平行な方向にソース領域４とエピ層２に挟まれたボディ領域３の上方を含む領域に形成されたゲート電極５と、基板１の裏面側に形成された裏面電極７と、を備える。ガードリング領域８は、エピ層２の表面から深さ方向に延伸して形成され、ガードリング領域９は、エピ層２の表面に接することなく、ガードリング領域８よりも底面の深さ位置が深くなるようにエピ層２内部に埋め込まれて形成される。【選択図】        図１
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【特許請求の範囲】
【請求項１】
第１導電型又は前記第１導電型とは異なる第２導電型の半導体基板の主面側に形成された前記第１導電型のエピタキシャル層と、
前記エピタキシャル層内に形成された前記第２導電型のボディ領域と、
前記ボディ領域内に形成された前記第１導電型のソース領域と、
前記エピタキシャル層内において、前記ボディ領域を囲むように環状に形成された前記第２導電型のガードリング領域と、
前記エピタキシャル層上層に形成されたゲート酸化膜と、
前記ゲート酸化膜の上層において、前記半導体基板の基板面に平行な方向に前記ソース領域と前記エピタキシャル層に挟まれた前記ボディ領域の上方を含む領域に形成されたゲート電極と、
前記半導体基板の裏面側に形成された裏面電極と、を備えてなり、
前記ガードリング領域が、前記エピタキシャル層の表面から深さ方向に延伸して形成された第１ガードリング領域と、前記エピタキシャル層の表面に接することなく、前記第１ガードリング領域よりも底面の深さ位置が深くなるように前記エピタキシャル層内部に埋め込まれて形成された第２ガードリング領域と、で構成されることを特徴とする半導体装置。
【請求項２】
前記ガードリング領域が、前記ボディ領域から外側に向かって前記第１ガードリング領域と前記第２ガードリング領域とを交互に配して構成されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
請求項１に記載の半導体装置の製造方法であって、
前記半導体基板の主面側をエピタキシャル成長させて、前記第１導電型の第１エピタキシャル層を形成する第１工程と、
前記第１工程終了後、前記第２導電型の不純物イオンを注入して環状の第１不純物拡散領域を形成する第２工程と、
前記第２工程終了後、前記主面側を更にエピタキシャル成長させて前記第１エピタキシャル層の上層に前記第１導電型の第２エピタキシャル層を形成することで前記第１及び第２エピタキシャル層からなる前記エピタキシャル層を形成すると共に、前記第１不純物拡散領域を前記半導体基板面に垂直な方向に拡散させて環状の前記第２ガードリング領域を形成する第３工程と、
前記第３工程終了後、前記第２導電型の不純物イオンを注入して、前記第２ガードリング領域に囲まれた前記ボディ領域、及び前記ボディ領域を囲む環状の前記第１ガードリング領域を形成する第４工程と、
前記第４工程終了後、前記エピタキシャル層表面に前記ゲート酸化膜を成膜した後、前記ゲート酸化膜上の所定領域に前記ゲート電極を形成する第５工程と、
前記第５工程終了後、前記第１導電型の不純物イオンを前記ボディ領域内に注入して前記ソース領域を形成する第６工程と、
前記半導体基板の裏面側に導電性材料を成膜して前記裏面電極を形成する第７工程と、を有することを特徴とする半導体装置の製造方法。
【請求項４】
前記第４工程において、前記ボディ領域から外側に向かって、環状の前記第１ガードリング領域と環状の前記第２ガードリング領域とが交互に形成されるような注入条件で不純物イオンを注入することを特徴とする請求項３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に耐圧を高めるためのガードリング領域を備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来、電力用半導体素子として縦型のＭＯＳＦＥＴが用いられている。図５に一般的な高耐圧パワーＭＯＳＦＥＴの概略断面構造図を示す（下記特許文献１参照）。
【０００３】
図５に示される従来のパワーＭＯＳＦＥＴ１００は、低抵抗のＮ＋型半導体基板１の主面側に、高抵抗のＮ−型エピタキシャル層２を備える。又、エピタキシャル層２内には規則的に配置されたＰ型のボディ領域３を備え、このボディ領域３内にはＮ＋型のソース領域４が形成されている。
【０００４】
そして、ソース領域４とエピタキシャル層２の間の基板表面には、薄いゲート酸化膜１１を介してポリシリコンからなるゲート電極５が配置されている。又、ソース領域４には、ボディ領域３と短絡した状態でＡｌ膜からなるソース電極６が形成されている。更には、半導体基板１の裏面側には、裏面電極（ドレイン電極）７が形成されている。
【０００５】
又、パワーＭＯＳＦＥＴ１００は、チップ外周部に、ボディ領域３を囲むようにＰ型のガードリング領域８（８ａ、８ｂ、８ｃ）を備えている。このガードリング領域８は、逆バイアス時の空乏層を均等に広がらせて耐圧を高めるために設けられる。
【０００６】
図５に示すようなパワーＭＯＳＦＥＴ１００において、裏面電極７に正電圧を印加し、ソース電極６を接地した状態でゲート電極５に閾値以上の正電圧を印加すると、ゲート電極５下のボディ領域３表面に反転層が生じ、多数キャリアが形成されＭＯＳＦＥＴがオン状態となり電流が流れる。
【０００７】
【特許文献１】特開平８−１６７７１４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
図５に示すように、一般にパワーＭＯＳＦＥＴ１００の構造において、ボディ領域３の外周部での耐圧低下を防ぐため、複数のガードリング領域８が形成される。これらのガードリング領域８は、高耐圧効果を発揮させるべく空乏層を均一に広がらせるために、一定程度の間隔をおいて分散して配置する必要がある。即ち、高耐圧効果を発揮させるためには、各ガードリング領域の間隔を狭めることが困難であるため、チップ寸法を小さくするということとの間でトレードオフが生じる。
【０００９】
又、耐圧性能を高めるためには、各ガードリング領域８の拡散深さを深くすることで実現することができる。ここで、通常ガードリング領域８はボディ領域３と同一工程内で形成されるため、ガードリング領域８の拡散深さはボディ領域３の拡散深さに依存して決定されることとなる。即ち、通常は各ガードリング領域８の拡散深さは均一に形成される。
【００１０】
このため、耐圧性能を高めるには、各ガードリング領域８の拡散深さを全て深くすることで実現できる。しかし、拡散深さを深くするためには、注入時のエネルギを高める、もしくは高温長時間の熱処理が必要があるが、イオン注入と熱拡散によって形成される拡散領域は、半導体基板１の基板面に対して垂直な深さ方向のみならず基板面に平行な水平方向にも拡散されるため、隣接する各ガードリング領域が接合しないように、各ガードリング領域間の間隔を予め広げておく必要が生じ、これによってチップ寸法が大きくなってしまうという問題がある。
【００１１】
上記特許文献１では、注入エネルギを変えて複数回不純物イオン注入を行うことで、深さの異なるガードリング領域を形成する内容が記載されている。しかしながら、かかる方法によっても、深い拡散領域を形成するためには高い注入エネルギでイオン注入を行うと共に高温長時間の熱処理を行う必要があるため、隣接するガードリング領域間の間隔を予め十分に確保しておく必要があり、チップ寸法が大きくなってしまう。
【００１２】
本発明は、上記の問題点に鑑み、チップ寸法の拡大を抑制しながら高い耐圧性を示す半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記目的を達成するための本発明に係る半導体装置は、第１導電型又は前記第１導電型とは異なる第２導電型の半導体基板の主面側に形成された前記第１導電型のエピタキシャル層と、前記エピタキシャル層内に形成された前記第２導電型のボディ領域と、前記ボディ領域内に形成された前記第１導電型のソース領域と、前記エピタキシャル層内において、前記ボディ領域を囲むように環状に形成された前記第２導電型のガードリング領域と、
前記エピタキシャル層上層に形成されたゲート酸化膜と、前記ゲート酸化膜の上層において、前記半導体基板の基板面に平行な方向に前記ソース領域と前記エピタキシャル層に挟まれた前記ボディ領域の上方を含む領域に形成されたゲート電極と、前記半導体基板の裏面側に形成された裏面電極と、を備えてなり、前記ガードリング領域が、前記エピタキシャル層の表面から深さ方向に延伸して形成された第１ガードリング領域と、前記エピタキシャル層の表面に接することなく、前記第１ガードリング領域よりも底面の深さ位置が深くなるように前記エピタキシャル層内部に埋め込まれて形成された第２ガードリング領域と、で構成されることを第１の特徴とする。
【００１４】
本発明に係る半導体装置の上記第１の特徴構成によれば、形成深さの異なる複数のガードリング領域（第１及び第２ガードリング領域）を備える構成であるため、逆バイアスが印加されると、エピタキシャル層の表面に接するように形成された第１ガードリング領域から広がった空乏層が、第１ガードリング領域よりも深い位置に形成された第２ガードリング領域に達し、更にそこからエピタキシャル層内の深い領域に広がる。即ち、深い領域に注入形成されている第２ガードリング領域の存在によって、空乏層を深さ方向に広がらせることができ、空乏層の広がりの曲率が大きくなることで電界集中が緩和されて耐圧性を高めることができる。
【００１５】
そして、本構成のように、エピタキシャル層内に第２ガードリング領域を埋め込む構成とすることで、予めエピタキシャル層の表面付近にイオン注入を実行した後、エピタキシャル成長を行うことで、エピタキシャル層内へのガードリング領域の埋め込みが実現できる。即ち、深い位置にガードリング領域を埋め込むために、高エネルギでのイオン注入を実行する必要がなくなる。従って、拡散領域の水平方向への拡がりを考慮して各ガードリング領域間の間隔を大きく確保する必要がなくなるため、チップ寸法の拡大を抑制しながら耐圧性を高めることができる。
【００１６】
又、本発明に係る半導体装置は、上記第１の特徴構成に加えて、前記ガードリング領域が、前記ボディ領域から外側に向かって前記第１ガードリング領域と前記第２ガードリング領域とを交互に配して構成されることを第２の特徴とする。
【００１７】
本発明に係る半導体装置の上記第２の特徴構成によれば、浅い位置の第１ガードリング領域と深い位置の第２ガードリング領域が夫々交互に形成される構成となるため、空乏層をより均一に広がらせることができ、耐圧性を更に高めることができる。
【００１８】
又、本発明に係る半導体装置は、上記第１の特徴構成を有する半導体装置の製造方法であって、前記半導体基板の主面側をエピタキシャル成長させて、前記第１導電型の第１エピタキシャル層を形成する第１工程と、前記第１工程終了後、前記第２導電型の不純物イオンを注入して環状の第１不純物拡散領域を形成する第２工程と、前記第２工程終了後、前記主面側を更にエピタキシャル成長させて前記第１エピタキシャル層の上層に前記第１導電型の第２エピタキシャル層を形成することで前記第１及び第２エピタキシャル層からなる前記エピタキシャル層を形成すると共に、前記第１不純物拡散領域を前記半導体基板面に垂直な方向に拡散させて環状の前記第２ガードリング領域を形成する第３工程と、前記第３工程終了後、前記第２導電型の不純物イオンを注入して、前記第２ガードリング領域に囲まれた前記ボディ領域、及び前記ボディ領域を囲む環状の前記第１ガードリング領域を形成する第４工程と、前記第４工程終了後、前記エピタキシャル層表面に前記ゲート酸化膜を成膜した後、前記ゲート酸化膜上の所定領域に前記ゲート電極を形成する第５工程と、前記第５工程終了後、前記第１導電型の不純物イオンを前記ボディ領域内に注入して前記ソース領域を形成する第６工程と、前記半導体基板の裏面側に導電性材料を成膜して前記裏面電極を形成する第７工程と、を有することを第１の特徴とする。
【００１９】
本発明に係る半導体装置の製造方法の上記第１の特徴によれば、第２工程において高エネルギ注入を行うことなく、深い位置に第２ガードリング領域を形成することができる。このため、高エネルギ注入によって深い位置にガードリング領域を形成していた従来方法と比較して、注入時における拡散領域の水平方向への拡がりを考慮して各ガードリング領域間の間隔を大きく確保する必要がなくなるため、チップ寸法の拡大を抑制しながら耐圧性を高めることができる。
【００２０】
又、本発明に係る半導体装置の製造方法は、上記第１の特徴に加えて、前記第４工程において、前記ボディ領域から外側に向かって、環状の前記第１ガードリング領域と環状の前記第２ガードリング領域とが交互に形成されるような注入条件で不純物イオンを注入することを第２の特徴とする。
【００２１】
本発明に係る半導体装置の製造方法の上記第２の特徴によれば、浅い位置の第１ガードリング領域と深い位置の第２ガードリング領域が夫々交互に形成される構成となるため、空乏層をより均一に広がらせることができ、耐圧性を更に高めることができる。
【発明の効果】
【００２２】
本発明の構成によれば、チップ寸法を拡大を抑制しながらも高い耐圧性を示す半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００２３】
以下において、本発明に係る半導体装置（以下、適宜「本発明装置」と称する）、及びその製造方法（以下、適宜「本発明方法」と称する）の実施形態について図１〜図４の各図を参照して説明する。
【００２４】
図１は、本発明装置の概略断面構造図である。尚、以下の各断面構造図は、模式的に図示されたものであり、図面上の寸法比と実際の寸法比とは必ずしも一致するものではない。又、図面上において、図５と同一の構成要素については同一の符号を付し、その説明を簡略化する。
【００２５】
図１に示される半導体装置１０は、図５に示される従来のパワーＭＯＳＦＥＴ１００と同様、Ｎ＋型半導体基板１、Ｎ−型エピタキシャル層２、Ｐ型ボディ領域３、Ｎ＋型ソース領域４、ゲート電極５、ソース電極６、裏面電極７、Ｐ型ガードリング領域８、ゲート酸化膜１１、フィールド酸化膜１５、層間絶縁膜１２を備える。そして、従来のパワーＭＯＳＦＥＴ１００と異なり、ガードリング領域８よりも底面の深さ位置が深くなるようにエピタキシャル層２内部に埋め込まれるように形成されたＰ型ガードリング領域９を更に備える。
【００２６】
図１に示すように、ガードリング領域８（８ａ、８ｂ）は、エピタキシャル層２の表面から深さ方向に延伸するように形成されている。一方、ガードリング領域９は、エピタキシャル層２の表面に接することなく、ガードリング領域８よりも底面の深さ位置が深くなるようにエピタキシャル層２内部に埋め込まれて形成されている。以下では、ガードリング領域８を「第１ガードリング領域８」、ガードリング領域９を「第２ガードリング領域９」と記載する。
【００２７】
図１に示すように、本発明装置１０は、隣接する第１ガードリング領域８（８ａ、８ｂ）の間に、当該第１ガードリング領域８よりも深い部分に埋め込まれるように第２ガードリング領域９を備える構成である。
【００２８】
このような構成の本発明装置１０に対し、逆バイアスを印加すると、エピタキシャル層２の表面に接するように形成された第１ガードリング領域８ａから広がった空乏層は、第２ガードリング領域９に達し、更にそこからエピタキシャル層２内の深い領域に広がる。その後、更に空乏層は第１ガードリング領域８ｂに達する。即ち、深い領域に注入形成されている第２ガードリング領域９の存在によって、空乏層を深さ方向に広がらせることができ、空乏層の広がりの曲率が大きくなることで電界集中が緩和されて耐圧性を高めることができる。
【００２９】
図２は、従来の構成のガードリング領域を有する半導体装置と本発明装置１０の双方に対して、ソース・ドレイン間に電圧を印加したときの電位分布を比較した図面である。図２（ａ）が従来の半導体装置を、図２（ｂ）が本発明装置を夫々示している。具体的には、ソースを接地し、ドレイン基板に電圧を印加したときの電位分布を、１００Ｖ間隔の等電位線で表している。即ち、図面上において等電位線の本数が多いほど、高電位状態となっている。
【００３０】
図２によれば、従来構成よりも本発明装置１０の方が等電位線の本数が多く、高い電位となっていることが分かる。このことは、従来構成と比べて本発明装置１０の耐圧が高いことを表している。より具体的には、従来構成の半導体装置上で最も高い電位を表している箇所における電位がＢＶｄｓｓ＝６１５Ｖであるのに対し、本発明装置１０ではＢＶｄｓｓ＝７０７Ｖとなっており、約１００Ｖ程度耐圧性が向上していることが分かる。
【００３１】
又、本発明装置１０の構成であれば、深い領域に埋め込まれる第２ガードリング領域９を、後述するようにエピタキシャル成長を利用して形成することができるため、高エネルギ注入が不要となる。これにより、拡散領域の水平方向への拡がりを考慮して各ガードリング領域間の間隔を大きく確保する必要がなくなるため、チップ寸法の拡大を抑制しながらも耐圧性を高めることができる。
【００３２】
以下、本発明装置１０を製造する際の製造工程につき説明する。図３は、本発明方法を用いて本発明装置１０を製造する際の各工程における概略断面構造図を模式的に示したものであり、工程毎に図３（ａ）〜（ｅ）に分けて図示している。又、図４は、本発明方法の製造工程をフローチャートにしたものであり、以下の文中の各ステップ＃１〜＃１１は図４に示されるフローチャートの各ステップを表すものとする。
【００３３】
まず、図３（ａ）に示すように、低抵抗のＮ＋型半導体基板１の主面側に、例えばＣＶＤ（Chemical Vapor Deposition）法によって高抵抗のＮ−エピタキシャル層２ａ（以下、「第１エピタキシャル層２ａ」と記載）を形成する（ステップ＃１）。
【００３４】
ステップ＃１において、成長させる第１エピタキシャル層２ａの比抵抗及び膜厚は、製造する本発明装置１０が要求される耐圧の大きさによって適宜選択される。例えば、６００Ｖの耐圧を示す本発明装置１０を製造する場合には、比抵抗２０Ω・ｃｍ程度、厚さ６０μｍ程度の第１エピタキシャル層２ａを形成する。
【００３５】
次に、図３（ｂ）に示すように、第２ガードリング領域９を形成する予定領域を露出したレジスト２１を形成した状態で、Ｐ型不純物イオンを注入して第１不純物拡散領域１３を形成する（ステップ＃２）。
【００３６】
このとき、ステップ＃２に係るイオン注入条件としては、例えばホウ素（Ｂ）イオンを注入エネルギを１５０ｋｅＶ程度、ドーズ量１×１０１３〜５×１０１４ｉｏｎｓ／ｃｍ２程度で注入する。これにより、第１エピタキシャル層２ａの表面から深さ方向にかけて第１不純物拡散領域１３が形成される。
【００３７】
尚、ステップ＃２では、第１不純物拡散領域１３が環状に形成されるように、予めマスクとなるレジストが形成されているものとする。
【００３８】
次に、図３（ｃ）に示すように、第１エピタキシャル層２ａの主面側を更にエピタキシャル成長させて、高抵抗のＮ−エピタキシャル層２ｂ（以下、「第２エピタキシャル層２ｂ」と記載）を形成する（ステップ＃３）。
【００３９】
ステップ＃３において成長させる第２エピタキシャル層２ｂの比抵抗は、第１エピタキシャル層２ａと同等とし、膜厚は、本発明装置１０が要求される耐圧の大きさ及び第２ガードリング領域９の埋め込み深さによって適宜選択される。前記６００Ｖの耐圧を示す本発明装置１０を製造する場合には、例えば厚さ２０μｍ程度の第２エピタキシャル層２ｂを形成する。
【００４０】
ステップ＃３に係るエピタキシャル成長工程によって、ステップ＃２によって形成された第１不純物拡散領域１３が半導体基板１の基板面に垂直な方向に拡散成長する。これにより、Ｐ型の第１不純物拡散領域１３が、第１エピタキシャル層２ａ及び第２エピタキシャル層２ｂに跨るように拡散成長し、第２ガードリング領域９が形成される。又、ステップ＃３で形成された第２エピタキシャル層２ｂは、第１エピタキシャル層２ａと合わせてエピタキシャル層２を構成する。即ち、ステップ＃１〜＃３を経て、エピタキシャル層２内の所定の深さ位置に埋め込まれるように第２ガードリング領域９が形成される。
【００４１】
次に、図３（ｄ）に示すように、ボディ領域３並びに第１ガードリング領域８を形成する予定領域を露出したレジスト２２を形成した状態でＰ型不純物イオンを注入し、その後熱拡散処理を行って、ボディ領域３並びに第１ガードリング領域８を形成する（ステップ＃４）。その後、レジスト２２を除去した後、基板表面を酸化してフィールド酸化膜１５を形成する（ステップ＃５）。
【００４２】
このとき、ステップ＃５に係るイオン注入条件としては、例えばホウ素イオンを注入エネルギを１５０ＫｅＶ程度、ドーズ量１×１０１３〜５×１０１４ｉｏｎｓ／ｃｍ２程度で注入する。これにより、エピタキシャル層２の表面から深さ方向にかけてボディ領域３及び第１ガードリング領域８（８ａ、８ｂ）が形成される。
【００４３】
尚、ステップ＃４では、第２ガードリング領域９に囲まれる位置にボディ領域３が形成され、且つ、ボディ領域３を囲むように第１ガードリング領域８が形成されるようにパターニングされたレジスト２２をマスクとしてイオン注入を行う。
【００４４】
次に、ゲート酸化膜１１を形成する領域内のフィールド酸化膜１５を除去した後（ステップ＃６）、熱酸化法により薄いゲート酸化膜１１を形成する（ステップ＃７）。そして、図３（ｅ）に示すように、ＣＶＤ法により例えばポリシリコン等で構成される導電性材料膜を成膜後、パターニング処理してゲート電極５を形成する（ステップ＃８）。ゲート電極５は、ゲート酸化膜１１の上層において、半導体基板１の基板面に平行な方向に、ボディ領域３とエピタキシャル層２の上方に跨るように形成する。
【００４５】
次に、ボディ領域３内にＮ型不純物イオンを注入し、その後熱拡散処理を行って、ソース領域４を形成する（ステップ＃９）。その後、ＣＶＤ法によって全面に層間絶縁膜１２を成膜した後、ソース領域４の上面を含む領域を開口した後に導電性材料膜（Ａｌ膜等）を成膜し、パターニング処理を行ってソース電極６を形成する（ステップ＃１０）。その後、半導体基板１の裏面側にＡｌ膜等で構成された裏面電極７を形成する（ステップ＃１１、図３（ｆ））。
【００４６】
以上のステップ＃１〜＃１１を経て形成される半導体装置１０は、基板面（エピタキシャル層２の主面側表面）から深さ方向にかけて形成された第１ガードリング領域８と、第１ガードリング領域８よりも深い位置に係るエピタキシャル層２の内部に埋め込まれた第２ガードリング領域９とによって、ボディ領域３（及びソース領域４）が囲まれる構成となる。これによって、上述したように、逆バイアスが印加された場合においても、深さ方向に空乏層を拡散させることができるため、電界が集中するのを緩和することができ、耐圧を高めることができる。
【００４７】
そして、本発明方法によれば、深い位置に埋め込まれる第２ガードリング領域９を形成するためのイオン注入工程であるステップ＃２と、基板表面に接するように形成される第１ガードリング領域８を形成するためのイオン注入工程であるステップ＃５とを、略同程度の注入エネルギで実行することができる。即ち、従来構成のように、高エネルギでのイオン注入工程や高温長時間の熱拡散処理が不要となるため、各ガードリング領域間の間隔を狭めることができ、従来よりもチップ寸法を縮小することが可能となる。
【００４８】
尚、ステップ＃５に係るイオン注入工程では、第２ガードリング領域９を挟むように第１ガードリング領域８が形成されるように注入マスクを設定するものとして良い。特に、第２ガードリング領域９を複数形成する場合には、第１ガードリング領域８と第２ガードリング領域９とが、ボディ領域３から外側に向かって夫々が交互に形成されるように注入マスクを設定するものとして良い。このとき、浅い位置の第１ガードリング領域８と深い位置の第２ガードリング領域９が夫々交互に形成される構成となるため、空乏層をより均一に広がらせることができ、耐圧性を更に高めることができる。
【００４９】
［別実施形態］
以下に別実施形態につき説明する。
【００５０】
〈１〉  ステップ＃４に係るイオン注入工程の前に、犠牲酸化膜を形成後、当該犠牲酸化膜を介してステップ＃４に係るイオン注入を行う構成としても良い。これにより、後に形成されるゲート酸化膜１１の膜質の向上や、不純物の相互拡散の防止が図られる。
【００５１】
又、上述の実施形態では、ステップ＃５において基板表面を酸化することでフィールド酸化膜１５を形成するものとしたが、ＣＶＤ（Chemical Vapor Deposition）法を用いて形成するものとしても良い。
【００５２】
即ち、第１のエピタキシャル成長を行った後にステップ＃３に係る第１のイオン注入を実行し、その後第２のエピタキシャル成長を行った後にステップ＃５に係る第２のイオン注入を実行することで、深さの異なる複数のガードリング領域を形成する方法であれば、犠牲酸化膜の成膜／非成膜や、フィールド酸化膜１５の形成方法に拘らず、本発明が想定する範囲に含まれる。
【００５３】
〈２〉  上述の実施形態では、第２ガードリング領域９を挟むように第１ガードリング領域８ａ及び８ｂが形成されるものとしたが、ガードリング領域の形成数はあくまで一例であって実施形態で説明した数に限定されるものではない。
【００５４】
又、上述の実施形態では、エピタキシャル成長を２回実行する構成としたが、エピタキシャル成長を３回以上実行することで、更に異なる深さ位置に埋め込まれたガードリング領域を形成するものとしても構わない。
【００５５】
〈３〉  上述の実施形態では、本発明装置１０がＮチャネルＭＯＳＦＥＴの場合について説明したが、各極性を反転させることでＰチャネルＭＯＳＦＥＴを構成する場合についても同様の効果を実現することができる。
【００５６】
〈４〉  上述の実施形態では、半導体基板１をエピタキシャル層２と同じ導電型としてＭＯＳＦＥＴを構成するものとしたが、半導体基板１の導電型をエピタキシャル層２と異ならせることで、同様の効果を示す絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）を実現することが可能である。
【図面の簡単な説明】
【００５７】
【図１】本発明に係る半導体装置の概略断面構造図
【図２】高電圧印加時における本発明に係る半導体装置と従来構成の半導体装置双方の電位分布の比較結果
【図３】本発明に係る半導体装置を製造する際の各工程における概略断面図
【図４】本発明に係る半導体装置を製造する際の製造工程を工程順に示すフローチャート
【図５】従来のパワーＭＯＳＦＥＴの概略断面構造図
【符号の説明】
【００５８】
１：    半導体基板
２：    エピタキシャル層
２ａ：    第１エピタキシャル層
２ｂ：    第２エピタキシャル層
３：    ボディ領域
４：    ソース領域
５：    ゲート電極
６：    ソース電極
７：    裏面電極
８、８ａ、８ｂ、８ｃ：    ガードリング領域（第１ガードリング領域）
９：    第２ガードリング領域
１０：    本発明に係る半導体装置
１１：    ゲート酸化膜
１２：    層間絶縁膜
１３：    第１不純物拡散領域
１５：    フィールド酸化膜
２１、２２：    レジスト
１００：    従来のパワーＭＯＳＦＥＴ
【図１】
2009194292.tif 000003
【図２】
2009194292.tif 000004
【図３】
2009194292.tif 000005
【図４】
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【図５】
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