(57)【要約】 【課題】チャネル領域の側面に、補助電極として側面電極を設けることにより、動作マージンを向上させるＮＡＮＤ型不揮発性半導体記憶装置を提供する。【解決手段】不揮発性半導体記憶装置は、半導体基板１００と、この半導体基板１００に設けられ、直列に接続される複数のメモリセルトランジスタを有するメモリセルアレイをそなえている。そして、メモリセルトランジスタは、半導体基板１００に形成されるソース領域およびドレイン領域と、チャネル領域２１１と、トンネル絶縁膜１０２と、電荷蓄積層１０４と、制御絶縁膜１０６と、制御電極１０８と、チャネル領域２１１の側面に設けられる側面絶縁膜１１０と、チャネル領域２１１を挟んで対向する２つの側面電極１１２を備えている。そして、側面電極１１２は、直列に接続される前記メモリセルトランジスタ間で共通化されていることを特徴とする。【選択図】図１
2009059931.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられ、直列に接続される複数のメモリセルトランジスタを有するメモリセルアレイを具備し、
前記メモリセルトランジスタは、前記半導体基板に形成されるソース領域およびドレイン領域と、
前記ソース領域と、前記ドレイン領域に挟まれるチャネル領域と、
前記チャネル領域の上面に設けられるトンネル絶縁膜と、
前記トンネル絶縁膜上の電荷蓄積層と、
前記電荷蓄積層上の制御絶縁膜と、
前記制御絶縁膜上の制御電極と、
前記チャネル領域の側面に設けられる側面絶縁膜と、
前記側面絶縁膜上に設けられ、前記チャネル領域を挟んで対向する２つの側面電極を備え、
少なくとも前記側面電極は、直列に接続される前記メモリセルトランジスタ間で共通化されていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記半導体基板が埋め込み絶縁層を有することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記メモリセルトランジスタが、デプレッション型であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
前記トンネル絶縁膜のシリコン酸化膜換算膜厚が、前記側面絶縁膜のシリコン酸化膜換算膜厚よりも薄いことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項５】
前記メモリセルトランジスタの読み出し動作時に、前記側面電極に負電圧が印加されることを特徴とする請求項１記載の半導体記憶装置。
【請求項６】
前記メモリセルトランジスタの書き込み動作時に、前記側面電極に正電圧が印加されることを特徴とする請求項１記載の半導体記憶装置。
【請求項７】
前記メモリセルトランジスタの消去動作時に、前記側面電極に正電圧が印加されることを特徴とする請求項１記載の半導体記憶装置。
【請求項８】
前記電荷蓄積層が多結晶シリコンであることを特徴とする請求項１記載の不揮発性半導体装置。
【請求項９】
前記半導体基板がシリコンであることを特徴とする請求項１記載の不揮発性半導体装置。
【請求項１０】
前記メモリセルトランジスタが２値より多い情報を記憶することを特徴とする請求項１記載の不揮発性半導体装置。  
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＮＡＮＤ型の不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
ＥＥＰＲＯＭ、ＡＮＤ型フラッシュメモリ、ＮＯＲ型フラッシュメモリ、ＮＡＮＤ型フラッシュメモリ等、半導体素子を用いた不揮発性半導体記憶装置は従来広く知られている。その中でもＮＡＮＤ型フラッシュメモリは、それぞれのメモリセルがソース・ドレイン拡散層を共有しているため、高密度化に有利である。したがって、大容量用途のファイルメモリ（例えばＵＳＢメモリ）として広く製品化されている。さらに、メモリセルに蓄える電荷量を細かく制限することにより、１つのセルで２ｂｉｔ以上の論理値を記憶できる多値化技術も知られている。
【０００３】
もっとも、微細化や低電圧化に伴い、不揮発性半導体記憶装置のメモリセルの読み出し（ＲＥＡＤ）、書き込み（ＷＲＩＴＥ）、消去（ＥＲＡＳＥ）の動作マージンは小さくなってくる。そして、不揮発性半導体記憶装置の動作マージン向上策として、ＡＮＤ型フラッシュメモリに、補助電極を設ける技術が提案されている（例えば、特許文献１）。
【０００４】
【特許文献１】特開２００６−６６７５０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
もっとも、特許文献１の技術は、ＡＮＤ型フラッシュメモリの素子動作に着目して、補助電極を設けたものであり、ＮＡＮＤ型フラッシュメモリの動作マージンの増大に適用できる構造とはなっていない。
【０００６】
本発明は、上記事情を考慮してなされたものであり、その目的とするところは、チャネル領域の側面に、補助電極として側面電極を設けることにより、動作マージンを向上させるＮＡＮＤ型の不揮発性半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一態様の不揮発性半導体記憶装置は、半導体基板と、前記半導体基板上に設けられ、直列に接続される複数のメモリセルトランジスタを有するメモリセルアレイを具備し、前記メモリセルトランジスタは、前記半導体基板に形成されるソース領域およびドレイン領域と、前記ソース領域と、前記ドレイン領域に挟まれるチャネル領域と、前記チャネル領域の上面に設けられるトンネル絶縁膜と、前記トンネル絶縁膜上の電荷蓄積層と、前記電荷蓄積層上の制御絶縁膜と、前記制御絶縁膜上の制御電極と、前記チャネル領域の側面に設けられる側面絶縁膜と、前記側面絶縁膜上に設けられ、前記チャネル領域を挟んで対向する２つの側面電極を備え、少なくとも前記側面電極は、直列に接続される前記メモリセルトランジスタ間で共通化されていることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、チャネル領域の側面に、補助電極として側面電極を設けることにより動作マージンを向上させるＮＡＮＤ型の不揮発性半導体記憶装置を提供することが可能となる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を用いて本発明の実施の形態について説明する。
【００１０】
なお、本明細書中、チャネル領域とは、少なくともその一部の領域にメモリセルトランジスタのチャネルが形成されて、電荷が流れる半導体領域を意味する。また、本明細書中、ＮＡＮＤストリングとは、直列に接続されたメモリセルトランジスタで構成されるメモリセルアレイの一構成要素を意味するものとする。
【００１１】
（第１の実施の形態）
本発明の第１の実施の形態の不揮発性半導体記憶装置は、半導体基板と、この半導体基板上に設けられ、直列に接続される複数のメモリセルトランジスタを有するメモリセルアレイを備えている。そして、これらのメモリセルトランジスタは、半導体基板に形成されるソース領域およびドレイン領域と、ソース領域とドレイン領域に挟まれるチャネル領域と、チャネル領域の上面に設けられるトンネル絶縁膜と、トンネル絶縁膜上の電荷蓄積層と、電荷蓄積層上の制御絶縁膜と、制御絶縁膜上の制御電極と、チャネル領域の側面に設けられる側面絶縁膜と、側面絶縁膜上に設けられ、チャネル領域を挟んで対向する２つの側面電極を備えている。さらに、上記メモリセルトランジスタを構成する要件のうち、少なくとも側面電極は、直列に接続される複数のメモリセルトランジスタ間で共通化されていることを特徴とする。
【００１２】
本実施の形態によれば、読み出し動作時に、側面電極に負電圧を印加することにより、メモリセルトランジスタのカットオフ特性の向上が実現でき、データ１の場合とデータ０の場合のチャネル電流の差を大きくし、データの読み出しマージンを向上することが可能となる。また、書き込み動作時に、側面電極に正電圧を印加することにより、チャネル抵抗および拡散層抵抗の低減が実現でき、データの書き込みマージンを向上させることが可能となる。さらに、消去動作時に、側面電極に消去電圧を印加することで、側面電極への電子の引き抜き、または、チャネル領域の消去電圧の安定が実現でき、消去動作を確実に行うことが可能となる。
【００１３】
図２は、本実施の形態の不揮発性半導体記憶装置（または不揮発性メモリ）のメモリセルアレイの上面図である。そして、図３は、図２に示した列方向に沿ったＡ−Ａ切断面で見た場合の断面図である。また、図１は、行方向に沿ったＢ−Ｂ切断面で見た場合の断面図である。
【００１４】
図２に示すように、本実施の形態の不揮発性半導体記憶装置は、半導体基板上に、ワード線ＷＬ１〜ＷＬｎと、ビット線ＢＬ１〜ＢＬｍとの交差する領域にメモリセルトランジスタが配置されるメモリセルアレイを備えている。そして、このメモリセルアレイは、複数のメモリセルトランジスタがそれぞれ直列に接続された列方向に伸びる複数のＮＡＮＤストリングを有している。
【００１５】
そして、図３に示すように、メモリセルトランジスタＭＴ１１〜ＭＴ１ｎは、例えば、ｐ型シリコンの半導体基板１００に形成されるｎ＋型のソース領域およびドレイン領域２２１〜２２（ｎ＋１）と、このソース領域およびドレイン領域２２１〜２２（ｎ＋１）に挟まれるｐ−型のチャネル領域２１１〜２１ｎを備えている。このように、本実施の形態のメモリセルトランジスタは、電子をキャリアとするｎ型トランジスタである。
【００１６】
また、メモリセルトランジスタＭＴ１１〜ＭＴ１ｎは、チャネル領域２１１〜２１ｎの上面に設けられるトンネル絶縁膜１０２と、このトンネル絶縁膜１０２上の電荷蓄積層１０４とを備えている。そして、この電荷蓄積層１０４上の制御絶縁膜１０６と、この制御絶縁膜１０６上の制御電極１０８とを備えている。このように、メモリセルトランジスタＭＴ１１〜ＭＴ１ｎは、スタックゲート型のＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタである。
【００１７】
トンネル絶縁膜１０２としては、高誘電率、高耐圧および高信頼性を有する材料を用いることが望ましい。例えば、シリコン酸化膜（ＳｉＯ２膜）、窒化シリコン（Ｓｉ３Ｎ４）、酸化タンタル（Ｔａ２Ｏ５）、酸化チタン（ＴｉＯ２）、アルミナ（Ａｌ２Ｏ３）または酸化ジルコニウム（ＺｒＯ２）等を使用することが可能である。
【００１８】
そして、メモリ情報として電荷を蓄える電荷蓄積層１０４としては、例えば、多結晶シリコンを用いることが可能である。また、電荷蓄積層１０４は、必ずしも導体でなくとも、例えば電荷を蓄えることが可能な窒化シリコン（Ｓｉ３Ｎ４）等の絶縁膜であってもかまわない。このように、電荷蓄積層１０４に、絶縁膜である窒化膜を用いる不揮発性メモリは、特に、ＳＯＮＯＳ（Ｓｉｌｉｃｏｎ  Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ  Ｓｉｌｉｃｏｎ）型メモリと称される。そして、電荷蓄積層１０４は、必ずしも連続した導体で形成されなくとも、例えば、シリコン微結晶粒子層であってもかまわない。このように、シリコン微結晶粒子層を電荷蓄積層とする不揮発性メモリは、特に、シリコン微結晶メモリと称される。
【００１９】
制御絶縁膜１０６としては、例えば、Ｓｉ３Ｎ４、Ｔａ２Ｏ５、ＴｉＯ２、Ａｌ２Ｏ３、ＺｒＯ２、オキサイド／ナイトライド／オキサイド（ＯＮＯ）、リンガラス（ＰＳＧ）、ボロンリンガラス（ＢＰＳＧ）、窒化酸化シリコン（ＳｉＯＮ）、チタン酸バリウム（ＢａＴｉＯ３）、酸フッ化シリコン（ＳｉＯｘＦｙ）、または、ポリイミド等の有機樹脂等を適用することができる。
【００２０】
そして、制御電極１０８としては、例えば、多結晶シリコン、ＣｏやＮｉ等のシリサイド、ＡｌやＣｕ等の金属膜、または、多結晶シリコンとシリサイド、あるいは多結晶シリコンと金属膜との積層膜などを適用することが可能である。
【００２１】
そして、図３に示すように、本実施の形態の半導体記憶装置においては、例えば、ｎ個（ｎは整数）のメモリセルトランジスタＭＴ１１〜ＭＴ１ｎが列方向に隣接して配置されている。メモリセルトランジスタＭＴ１１〜ＭＴ１ｎのそれぞれは、列方向に隣接するメモリセルトランジスタＭＴ１１〜ＭＴ１ｎと、ソース領域およびドレイン領域２２１〜２２（ｎ＋１）を互いに共有しており、各メモリセルトランジスタＭＴ１１〜ＭＴ１ｎが直列に接続され、一つのＮＡＮＤストリングを形成している。そして、図２に示すように、メモリセルアレイは、このようなＮＡＮＤストリングを複数有しおり、ＮＡＮＤストリングは互いに平行になるよう配置されている。
【００２２】
さらに、図１の、行方向に沿ったＢ−Ｂ切断面で見た場合の断面図に示すように、メモリセルトランジスタのチャネル領域２１１、２１２、２１３の側面に側面絶縁膜１１０が設けられている。そして、この側面絶縁膜１１０上には、チャネル領域２１１、２１２、２１３のそれぞれを挟んで対向する側面電極１１２が不揮発性半導体記憶装置の動作マージンを広げるための補助電極として設けられている。一つのメモリセルトランジスタに着目すれば、この側面電極は、チャネル領域を挟むように２つずつ対向して設けられていることになる。
【００２３】
そして、側面電極１１２の上部には、例えばシリコン酸化膜で形成される素子分離絶縁膜１１４が設けられている。
【００２４】
この側面絶縁膜１１０としては、例えば、ＳｉＯ２、Ｓｉ３Ｎ４、オキサイド／ナイトライド／オキサイド（ＯＮＯ）等を適用することが可能である。
【００２５】
また、側面電極１１２の材料としては、例えば、多結晶シリコンを適用することが可能である。
【００２６】
そして、側面電極１１２は、行方向に隣接するメモリセルトランジスタのチャネル間に設けられている。言い換えれば、隣接するＮＡＮＤストリング間に設けられている。図２中、側面電極線ＳＰＬ０、ＳＰＬ１、ＳＰＬ２、ＳＰＬ３で示すように、各メモリセルの側面電極１１２は、側面電極線ＳＰＬ０、ＳＰＬ１、ＳＰＬ２、ＳＰＬ３として、電気的にも物理的にも共通化されている。すなわち、ＮＡＮＤストリングとして直列に接続されるメモリセルトランジスタ間で、側面電極１１２は共通化されている。
【００２７】
図３に示すように、メモリセルトランジスタＭＴ１１〜ＭＴ１ｎの列の方向の両端にそれぞれ隣接して２つの選択ゲートトランジスタＳＴＳ１とＳＴＤ１が配置されている。
【００２８】
選択ゲートトランジスタＳＴＳ１は、列方向の配列の一端に位置するメモリセルトランジスタＭＴ１１のソース領域２２１と共通領域となるｎ＋型のドレイン領域２２１と、ドレイン領域２２１に隣接して配置されるｐ−型のチャネル領３１０と、チャネル領域３１０に隣接して配置されたｎ＋型のソース領域３２０と、チャネル領域３１０上にゲート絶縁膜１０２ａを介して配置される選択ゲート電極１０４ａ、１０８ａとを備えるＭＩＳトランジスタである。そして、選択ゲートトランジスタＳＴＳ１に隣接して、ソース領域３２０上にソース線コンタクト３５０が配置されている。
【００２９】
一方、選択ゲートトランジスタＳＴＤ１は、列方向の配列の他端に位置するメモリセルトランジスタＭＴ１ｎのドレイン領域２２（ｎ＋１）と共通領域となるｎ＋型のソース領域２２（ｎ＋１）と、ソース領域２２（ｎ＋１）に隣接して配置されるｐ−型のチャネル領３１２と、チャネル領域３１２に隣接して配置されたｎ＋型のドレイン領域３２２と、チャネル領域３１２上にゲート絶縁膜１０２ｂを介して配置される選択ゲート電極１０４ｂ、１０８ｂとを備えるＭＩＳトランジスタである。そして、選択ゲートトランジスタＳＴＤ１に隣接して、ドレイン領域３２２上にビット線コンタクト３５２が配置されている。
【００３０】
図２に示すように、本実施の形態の不揮発性半導体記憶装置のメモリセルアレイの列方向には、ソース線コンタクト３５０に接続されたソース線ＳＬ、選択ゲートトランジスタＳＴＳ１のゲート電極１０４ａ、１０８ａが接続された選択ゲート線ＳＧＳ、メモリセルトランジスタＭＴ１１〜ＭＴ１ｎのそれぞれの制御電極１０８が接続されたワード線ＷＬ１〜ＷＬｎ、選択ゲートトランジスタＳＴＤ１の選択ゲート電極１０４ｂ、１０８ｂが接続された選択ゲート線ＳＧＤが配列し、一つのＮＡＮＤストリングを形成している。
【００３１】
そして、図２に示すように、ＮＡＮＤストリング１〜３のそれぞれに、ビット線コンタクト３５２で接続されるビット線ＢＬ１〜３が配列されている。
【００３２】
さらに、ＮＡＮＤストリング１〜３を挟むように、側面電極線ＳＰＬ０〜３が配列されている。
【００３３】
図１〜図３に示した本実施の形態の不揮発性半導体記憶装置の等価回路を図４に示す。
【００３４】
図４に示すように、例えば、ｍ×ｎ（ｍ、ｎは整数）個のＭＩＳトランジスタであるメモリセルトランジスタＭＴ１１〜ＭＴ１ｎ、ＭＴ２１〜ＭＴ２ｎ、・・・・・・・、ＭＴｍ１〜ＭＴｍｎでメモリセルアレイ４００が構成される。メモリセルアレイ４００においては、列方向、および、行方向にこれらのメモリセルトランジスタを配列することによって、マトリックス状に複数のメモリセルトランジスタが配置される。
【００３５】
メモリセルアレイ４００において、メモリセルトランジスタＭＴ１１〜ＭＴ１ｎ、および、選択ゲートトランジスタＳＴＳ１、ＳＴＤ１が直列接続されて、セルユニットであるＮＡＮＤストリングを構成している。
【００３６】
直列接続された一群のメモリセルトランジスタＭＴ１１〜ＭＴ１ｎの配列の端部に位置するメモリセルトランジスタＭＴ１１のソース領域には、メモリセルトランジスタＭＴ１１〜ＭＴ１ｎを選択する選択ゲートトランジスタＳＴＳ１のドレイン領域が接続されている。また、直列接続された一群のメモリセルトランジスタＭＴ１１〜ＭＴ１ｎの配列の端部に位置するメモリセルトランジスタＭＴ１ｎのドレイン領域には、メモリセルトランジスタＭＴ１１〜ＭＴ１ｎを選択する選択ゲートトランジスタＳＴＤ１のソース領域が接続されている。
【００３７】
選択ゲートトランジスタＳＴＳ２〜ＳＴＳｍ、メモリセルトランジスタＭＴ２１〜ＭＴ２ｎ、・・・・・・・、ＭＴｍ１〜ＭＴｍｎ、および選択ゲートトランジスタＳＴＤ２〜ＳＴＤｍもそれぞれ同様に直列接続されて、ＮＡＮＤストリングを構成している。
【００３８】
選択ゲートトランジスタＳＴＳ１〜ＳＴＳｍのソースには、共通のソース線ＳＬが接続される。ソース線ＳＬにはソース線ＳＬに電圧を供給するソース線ドライバ４０２が接続される。
【００３９】
選択ゲートトランジスタＳＴＳ１〜ＳＴＳｍの共通の選択ゲート線ＳＧＳと、選択ゲートトランジスタＳＴＤ１〜ＳＴＤｍの共通のゲート線ＳＧＤと、メモリセルトランジスタＭＴ１１、ＭＴ２１、・・・・・、ＭＴｍ１、メモリセルトランジスタＭＴ１２、ＭＴ２２、・・・・・、ＭＴｍ２、・・・・・・メモリセルトランジスタＭＴ１ｎ、ＭＴ２ｎ、・・・・・、ＭＴｍｎのそれぞれのワード線ＷＬ１〜ＷＬｎは、ローデコーダ４０４に接続される。ローデコーダ４０４は、行アドレス信号をデコードして行アドレスデコード信号を得てワード線ＷＬ１〜ＷＬｎおよび選択ゲート線ＳＧＳ、ＳＧＤに選択的に動作電圧を供給する。
【００４０】
選択ゲートトランジスタＳＴＤ１〜ＳＴＤｍのそれぞれのドレインにはビット線ＢＬ１〜ＢＬｍがそれぞれ接続される。カラムデコーダ４０６は、列アドレス信号を得て、列アドレスデコード信号に基づいてビット線ＢＬ１〜ＢＬｍのいずれかを選択する。
【００４１】
センスアンプ４０８は、ローデコーダ４０４およびカラムデコーダ４０６によって選択されたメモリセルトランジスタから読み出したデータを増幅する。
【００４２】
さらに、本実施の形態の不揮発性半導体記憶装置は、ＢＬ１に接続されるＮＡＮＤストリング１と平行に、側面電極線ＳＰＬ０とＳＰＬ１が配置されている。同様に、ＢＬ２〜ＢＬｍに接続されるＮＡＮＤストリング２〜ｍに対しても、平行に、側面電極線ＳＰＬ１〜ＳＰＬｍが配置されている。
【００４３】
そして、側面電極線ＳＰＬ０〜ＳＰＬｍは、側面電極共通線ＳＰＣＬに接続され、この側面電極共通線ＳＰＣＬは、側面電極共通線ＳＰＣＬに電圧を供給する側面電極共通線ドライバ４１０に接続される。
【００４４】
次に、本実施の形態の不揮発性半導体記憶装置の読み出し動作、書き込み動作、消去動作について説明する。
【００４５】
図３に示したメモリセルトランジスタＭＴ１１が電荷蓄積層１０４に電子が蓄積されていない初期状態（データが１）のとき、メモリセルトランジスタの閾値電圧をＶｅ（Ｖ）とする。また、電荷蓄積層１０４に電子が蓄積されている状態（データが０）のとき、メモリセルトランジスタの閾値電圧をＶｐ（Ｖ）とする。ここで、Ｖｅ＜０＜Ｖｐの関係が成立しているものとする。まず、２値のＮＡＮＤ型不揮発性半導体記憶装置を例に説明する。
【００４６】
以下、読み出し動作時および書き込み動作時にメモリセルトランジスタＭＴ１１を選択することとする。そして、選択されたメモリセルトランジスタＭＴ１１を「選択メモリトランジスタ」、選択されないメモリセルトランジスタＭＴ１２〜ＭＴ１ｎ、ＭＴ２１〜ＭＴ２ｎ、・・・・・、ＭＴｍ１〜ＭＴｍｎを「非選択メモリセルトランジスタ」という。また、選択メモリセルトランジスタＭＴ１１に接続されたビット線ＢＬ１およびワード線ＷＬ１を「選択ビット線」および「選択ワード線」、非選択メモリセルトランジスタＭＴ２１〜ＭＴ２ｎ、・・・・・、ＭＴｍ１〜ＭＴｍｎのみ接続されたビット線ＢＬ２〜ＢＬｍおよびワード線ＷＬ２〜ＷＬｎを「非選択ビット線」および「非選択ワード線」という。
【００４７】
まず、本実施の形態の不揮発性半導体記憶装置の読み出し（ＲＥＡＤ）動作の一例を、図５および図６を参照しつつ説明する。図５は、本実施の形態の不揮発性半導体装置の動作電圧を示す図である。また、図６は、本実施の形態の不揮発性半導体装置の読み出し動作の説明図である。
【００４８】
半導体基板（Ｓｕｂ）には、バックゲート電圧Ｖｂｂ（例えば、０Ｖ）が加えられている。
【００４９】
ビット線ＢＬ１〜ＢＬｍには、プリチャージ電圧Ｖｂｌ（例えば、０．７Ｖ）、ソース線ＳＬには０Ｖがそれぞれ印加される。
【００５０】
選択ゲート線ＳＧＳには電源電圧Ｖｄｄ（例えば、３．３Ｖ）が印加されて選択ゲートトランジスタＳＴＳ１〜ＳＴＳｍはオン状態になる。そして、ソース線ＳＬの０ＶがメモリセルトランジスタＭＴ１１、ＭＴ２１、・・・・・、ＭＴｍ１へ転送される。
【００５１】
選択ゲート線ＳＧＤには電源電圧Ｖｄｄ（例えば、３．３Ｖ）が印加されて選択ゲートトランジスタＳＴＤ１〜ＳＴＤｍがオン状態となり、ビット線ＢＬ１〜ＢＬｍのプリチャージ電圧（例えば、０．７Ｖ）がメモリセルトランジスタＭＴ１ｎ、ＭＴ２ｎ、・・・・・ＭＴｍｎへそれぞれ転送される。
【００５２】
非選択ワード線ＷＬ２〜ＷＬｎには電源電圧Ｖｄｄより大きな電圧Ｖｒｅａｄ（例えば、５Ｖ）が印加されて、非選択メモリセルトランジスタＭＴ１２〜ＭＴ１ｎ、ＭＴ２１〜ＭＴ２ｎ、ＭＴｍ１〜ＭＴｍｎはオン状態となり、トランスファートランジスタとして機能する。
【００５３】
選択ワード線ＷＬ１には０Ｖが印加される。メモリセルトランジスタＭＴ１１においては制御電極１０８（図３）に０Ｖが印加されていることになる。電荷蓄積層１０４に電子が蓄積されていないとき（データが１のとき）、選択メモリセルトランジスタの閾値電圧Ｖｅは０Ｖよりも低い、いわゆるデプレッション型のトランジスタとなっている。このため、制御電極１０８の印加電圧が０Ｖであっても選択メモリセルトランジスタＭＴ１１がオン状態となり、チャネル電流が流れる。
【００５４】
一方、電荷蓄積層１０４に電子が蓄積されているとき（データが０のとき）、選択メモリセルトランジスタの閾値電圧Ｖｐは０Ｖよりも高い。このため、選択メモリセルトランジスタＭＴ１１がオフ状態となり、チャネル電流が流れない。
【００５５】
このように、選択メモリセルトランジスタＭＴ１１にチャネル電流が流れれば消去状態（データが１）、チャネル電流が流れなければ書き込み状態（データが０）と判定される。
【００５６】
本実施の形態は、上記バイアス条件に加え、側面電極線ＳＰＬ０〜ＳＰＬｍに、読み出し時側面電極電圧Ｖｓｐｒ（例えば、−１Ｖ）が印加されている。このように、Ｖｓｐｒが、印加されることにより不揮発性半導体記憶装置の読み出しマージンが向上するという作用・効果が得られる。
【００５７】
図９は、本実施の形態の不揮発性半導体記憶装置の作用の説明図である。グラフの横軸はゲート電圧、縦軸がドレイン電流である。そして、実線の曲線が側面電極を有する本実施の形態のメモリセルトランジスタのＩ−Ｖ特性、点線の曲線が側面電極のない従来技術のメモリセルトランジスタのＩ−Ｖ特性である。それぞれの場合について、データ１の場合と、データ０の場合のＩ−Ｖ特性を示している。
【００５８】
上述したように、データの判定は、選択メモリセルトランジスタの制御電極に０Ｖを印加した時のチャネル電流量をモニタすることで行われる。このため、データ１の場合とデータ０の場合のチャネル電流の差が大きければ大きいほど、データの読み出しマージンが向上する。
【００５９】
メモリセルトランジスタの微細化が進行すると、ソース領域およびドレイン領域の距離も小さくなり、ショートチャネル効果が顕著になってくる。そうすると、図９中、点線で示される従来技術の場合のように、カットオフ特性が劣化する。図９から明らかなように、カットオフ特性が劣化すると、データ１の場合とデータ０の場合のチャネル電流の差が小さくなり、読み出しマージンが小さくなってしまう。カットオフ特性を向上させるためには、単純にはバックゲートに負のバイアスをかけて、いわゆる基板バイアス効果をチャネル領域に実現させることで、カットオフ特性を向上させることが考えられる。
【００６０】
しかしながら、チャネル領域２１１（図１）幅（ストリング幅）が微細化してくると、基板領域１００（図１）とそのチャネル領域の接触面積、および、実際にチャネルが形成されるトンネル絶縁膜１０２直下の領域にいたるまでのチャネル領域の幅が微細化の分だけ狭くなる。このため、抵抗があがることにより、バックゲート(基板領域)に印加したバイアスが、実際にチャネルが形成される領域にまで有効に伝わらないおそれがある。したがって、微細化が進行したメモリセルトランジスタにおいては、単純にバックゲートバイアスを印加することのみによって基板バイアス効果を実現するという手段では、カットオフ特性を制御良く向上させることが難しくなる。
【００６１】
加えて、加工ばらつきなどにより、メモリセルトランジスタ間でチャネル幅の大きさがばらつき、基板領域とチャネル領域の接触面積がばらつくことで、実質的にチャネル領域に印加されるバックゲートバイアス、すなわち基板バイアス効果がメモリセルトランジスタ間でばらつき、メモリセルトランジスタ間のカットオフ特性のばらつきが生ずることも懸念される。同様に、チャネル領域とバックゲートが距離的に離れていることから、この距離間に結晶欠陥や意図しない不純物などの固定電荷が存在してしまえば、基板電位のばらつきが局所的に起こってしまい、それによっても基板バイアス効果はメモリセルトランジスタ間でばらつきうる。これらの場合は、単一のメモリセルトランジスタのみならず、製品としての読み出しマージンをも劣化させてしまう。
【００６２】
本実施の形態においては、チャネル領域の２つの側面に、側面絶縁膜１１０（図１）を介して２つの対向する側面電極１１２を設け、ここに、負電圧であるＶｓｐｒ（例えば、−１Ｖ）を印加している。このように、チャネル領域は、バックゲートによってチャネル底面から基板バイアス効果が実現されるという場合以外に、側面電極によって側面からの基板バイアス効果の実現も可能となり、メモリセルトランジスタのカットオフ特性を向上させることが可能となる。このため、図９に示すように、従来技術と同一の閾値（Ｖｅ、Ｖｐ）を有する場合であっても、データ１の場合とデータ０の場合のチャネル電流の差を大きくすることが可能となる。よって、メモリセルトランジスタの読み出し動作時のマージンが向上する。加えて、側面電極は、バックゲートよりもチャネル領域に近接して位置するため、バックゲートの場合に問題であった、チャネル幅ばらつきと基板電位ばらつきに起因する基板バイアス効果のばらつきが改善する。側面電極によって、チャネル領域の基板バイアス効果が安定し、メモリセルトランジスタ間のカットオフ特性のばらつきが抑制されることで、製品としての読み出し動作マージンも向上する。
【００６３】
なお、一つのメモリセルトランジスタに着目する場合、外部から印加する負のバックゲートバイアスの絶対値を、チャネルオン抵抗が高くなりすぎて読み出し電流値が過度に減少しすぎない範囲で大きくしていけば、カットオフ特性は向上し続ける。しかしながら、バックゲートバイアスによる電位降下は、今着目しているメモリセルトランジスタ以外の領域にも及んでしまっている。ゆえに、単純にバックゲートバイアスの絶対値を大きくすることでカットオフ特性を向上させる手段は、今着目しているメモリセルトランジスタ以外の領域において、ｐｎジャンクションのリーク電流を増大させるなどの、意図しない副作用を生じさせうる。このように、バックゲートのみだけでチャネル部の基板バイアス効果を実現する手段は制御性に欠けるため、必ずしも望ましいメモリセルトランジスタのカットオフ特性改善手段とはならないことを付言しておく。
【００６４】
次に、本実施の形態の不揮発性半導体記憶装置の書き込み（ＷＲＩＴＥ）動作の一例を、図５および図７を参照しつつ説明する。図７は、本実施の形態の不揮発性半導体装置の書き込み動作の説明図である。
【００６５】
半導体基板（Ｓｕｂ）には、バックゲート電圧Ｖｂｂ（例えば、０Ｖ）が加えられている。
【００６６】
選択ビット線ＢＬ１には０Ｖ、ソース線ＳＬには電源電圧Ｖｄｄ（例えば、３．３Ｖ）がそれぞれ印加される。選択ゲート線ＳＧＳには０Ｖが印加されて選択ゲートトランジスタＳＴＳ１がオフ状態となり、ソース線ＳＬがカットオフ状態となる。
【００６７】
選択ゲート線ＳＧＤには電源電圧Ｖｄｄ（例えば、３．３Ｖ）が印加されて選択ゲートトランジスタＳＴＤ１がオン状態となり、選択ビット線ＢＬ１の０ＶがメモリセルトランジスタＭＴ１ｎに転送される。
【００６８】
選択ワード線ＷＬ１には書き込み電圧Ｖｐｇｍ（例えば、１８Ｖ）、および非選択ワード線ＷＬ２〜ＷＬｍには中間電位Ｖｐａｓｓ（例えば、１０Ｖ）がそれぞれ印加される。選択メモリセルトランジスタＭＴ１１、および非選択メモリセルトランジスタＭＴ１２〜ＭＴ１ｎはすべてオン状態となり、選択ビット線ＢＬ１の０Ｖを転送する。
【００６９】
選択メモリセルトランジスタＭＴ１１においては、図３に示した制御電極１０８に書き込み電圧Ｖｐｇｍ（例えば、１８Ｖ）が印加され、選択ビット線から０Ｖが転送されている電荷蓄積電極１０４直下のチャネル領域２１１と、電荷蓄積層１０４との間に高電界がかかり、トンネル絶縁膜１０２を介して、電荷蓄積層１０４に電子が注入される。電荷蓄積層１０４に電子が注入されると、選択メモリセルトランジスタＭＴ１１の閾値電圧は、負の閾値電圧Ｖｅから正の閾値電圧Ｖｐとなり、書き込み状態（データが０）となる。
【００７０】
一方、例えば、非選択ビット線ＢＬ２〜ＢＬｍには電源電圧Ｖｄｄ（例えば、３．３Ｖ）がそれぞれ印加される。ここで、選択ゲート線ＳＧＳには０Ｖが印加されて選択ゲートトランジスタＳＴＳ２〜ＳＴＳｍはオフ状態となり、ソース線ＳＬがカットオフ状態となる。
【００７１】
選択ゲート線ＳＧＤには電源電圧Ｖｄｄ（例えば、３．３Ｖ）が印加されて選択ゲートトランジスタＳＴＤ２〜ＳＴＤｍはオン状態となり、非選択ビット線ＢＬ２〜ＢＬｍの電源電圧Ｖｄｄから選択ゲートトランジスタＳＴＤ２〜ＳＴＤｍの閾値電圧Ｖｔｈを引いた電圧（例えば、３．３Ｖ−ＶｔｈＶ）が非選択メモリセルトランジスタＭＴ２１〜ＭＴ２ｎ、・・・・・、ＭＴｍ１〜ＭＴｍｎに転送される。
【００７２】
ここで、選択ゲートトランジスタＳＧＳがカットオフ状態になっているので、選択ゲートトランジスタＳＴＤ２〜ＳＴＤｍのゲート電圧と上記転送されたソースとの電位差が、（Ｖｄｄ）−（Ｖｄｄ−Ｖｔｈ）＝ＶｔｈＶとなる。したがって、この状態で選択ゲートトランジスタＳＴＤ２〜ＳＴＤｍもカットオフ状態となる。
【００７３】
選択ゲートトランジスタＳＴＤ２〜ＳＴＤｍ、および選択ゲートトランジスタＳＴＳ２〜ＳＴＳｍがカットオフされると、非選択メモリセルトランジスタＭＴ２１〜ＭＴ２ｎ、・・・・・、ＭＴｍ１〜ＭＴｍｎ下のチャネルはオンになった状態で、かつソース線ＳＬおよびビット線ＢＬ２〜ＢＬｍからはフローティングの状態となる。そうすると、Ｖｐｇｍ／Ｖｐａｓｓのカップリングにより、フローティングになったチャネルの電位が昇圧される（Ｖｄｄ以上、Ｖｐａｓｓ以下、例えば、７Ｖ）。
【００７４】
このようにして、非選択メモリセルトランジスタＭＴ２１〜ＭＴ２ｎ、・・・・・、ＭＴｍ１〜ＭＴｍｎのチャネル電位が昇圧されるため、非選択メモリセルトランジスタＭＴ２１〜ＭＴｍ１の制御電極１０８に書き込み電圧Ｖｐｇｍ（例えば、１８Ｖ）が印加されたとしても、非選択メモリセルトランジスタＭＴ２１〜ＭＴｍ１のチャネル領域と電荷蓄積層１０４間の電位差が小さくなっており、電子が電荷蓄積層１０４に注入されることはない。
【００７５】
本実施の形態は、上記バイアス条件に加え、側面電極線ＳＰＬ０〜ＳＰＬｍに、書き込み時側面電極電圧Ｖｓｐｗ（例えば、０．５Ｖ）が印加されている。このように、正電圧であるＶｓｐｗが、印加されることにより不揮発性半導体記憶装置の書き込みマージンが向上するという作用・効果が得られる。
【００７６】
メモリセルトランジスタが微細化してくると、ＮＡＮＤストリングとして直列接続されたメモリセルトランジスタの、チャネル抵抗や、拡散層抵抗が上昇する。これは、微細化により、チャネル幅や拡散層幅が小さくなること、そして微細化に対してショートチャネル効果を抑制するために拡散層深さを浅く設計することに起因する。拡散層深さを浅くした分、拡散層の不純物濃度を濃くして、拡散層抵抗の増大を抑制するような設計も考えられる。しかしながら、不純物濃度が濃くなることにより、チャネル領域と拡散層間でのバンド間トンネル電流が増大してしまい、それにより書き込み時のセルフブーストが妨げられてしまうため、拡散層濃度を濃くすることは好ましくない。つまり、拡散層が、濃度が薄いままで浅くなることが求められる。
【００７７】
そのため、不純物原子のランダムなゆらぎ現象により、拡散層中のドナー不純物原子数が減少し、拡散層抵抗の急激な増大が生ずるおそれがある。また、チャネル抵抗についても、同様に、不純物原子のランダムなゆらぎ現象により、急激な増大が生ずるおそれがある。
【００７８】
本実施の形態によれば、側面電極からチャネル領域に正電圧を印加することにより、メモリセルトランジスタのチャネル形成を促進し、チャネル抵抗の低減が可能になる。また、側面電極から拡散層に正電圧を印加することにより、拡散層抵抗の低減が可能になる。
【００７９】
したがって、選択ビット線からの書き込み電圧が、チャネル抵抗や拡散層抵抗により変動することが抑制される。よって、不揮発性半導体記憶装置の書き込みマージンが向上するという作用・効果が得られる。
【００８０】
次に、本実施の形態の不揮発性半導体記憶装置の消去（ＥＲＡＳＥ）動作の一例を、図５および図８を参照しつつ説明する。図８は、本実施の形態の不揮発性半導体装置の消去動作の説明図である。ＮＡＮＤ型不揮発性半導体記憶装置においては、選択されたブロック内のすべてのメモリセルトランジスタを一括して消去することが可能である。ここでは、メモリセルアレイ４００（図４）のＭＴ１１〜ＭＴ１ｎ、ＭＴ２１〜ＭＴ２ｎ、・・・・・、ＭＴｍ１〜ＭＴｍｎが一括消去される場合を例に説明する。
【００８１】
すべてのビット線ＢＬ１〜ＢＬｍ、ソース線、選択ゲート線ＳＧＳ、ＳＧＤは電圧の印加されないフローティング状態に保たれる。
【００８２】
半導体基板（Ｓｕｂ）には、消去電圧Ｖｅｒａ（例えば、２０Ｖ）が印加される。また、側面電極線ＳＰＬ０〜ＳＰＬｍにも消去電圧Ｖｅｒａ（例えば、２０Ｖ）が印加される。
【００８３】
そして、すべてのワード線ＷＬ１〜ＷＬｎには０Ｖが印加される。
【００８４】
このバイアス条件によれば、電荷蓄積層１０４（図３）から電子がトンネル絶縁膜１０２を介してチャネル領域に引き抜かれる。そして、電荷蓄積層１０４から電子が放出されると、メモリセルトランジスタの閾値電圧は、すべて負の閾値電圧Ｖｅとなり、消去状態（データが１）となる。この結果、メモリセルトランジスタＭＴ１１〜ＭＴ１ｎ、ＭＴ２１〜ＭＴ２ｎ、・・・・・、ＭＴｍ１〜ＭＴｍｎが一括消去される。
【００８５】
さらに、本実施の形態の場合、側面電極線ＳＰＬ０〜ＳＰＬｍにも消去電圧Ｖｅｒａ（例えば、２０Ｖ）が印加されることで、電荷蓄積層１０４から素子分離絶縁膜１１４または側面絶縁膜１１０を介して側面電極１１２にも電子が引き抜かれる。また、側面電極１１２に消去電圧Ｖｅｒａをかけることにより、チャネル領域の表面ポテンシャルが安定し、チャネル領域への電子引き抜き効率も向上する。したがって、従来に比べ、より確実な消去動作を実現することが可能となる。
【００８６】
なお、側面電極に加えられる電圧は必ずしも消去電圧Ｖｅｒａと等しくなくても構わない。すなわち、チャネル領域の表面ポテンシャルが安定させる作用を得ることは、例えば、消去電圧Ｖｅｒａよりも低い電圧を印加することによっても可能である。
【００８７】
以上、本実施の形態における読み出し動作、書き込み動作、消去動作それぞれの場合についての作用および効果について説明したが、それぞれの動作時の作用および効果は独立に得ることが可能でなる。すなわち、例えば、読み出し動作マージンの向上のみを意図する場合、書き込み動作時、および、消去動作時に側面電極に印加する電圧を０Ｖにしても構わない。あるいは、側面電極は電圧を与えないフローティング状態にしても構わない。
【００８８】
なお、ここでは、２値のＮＡＮＤ型不揮発性半導体記憶装置を例に説明したが、本実施の形態は、メモリセルトランジスタが２値より多い情報を記憶するいわゆる多値ＮＡＮＤ型不揮発性半導体記憶装置の場合に適用すると、特に有効である。
【００８９】
図１０は、２値ＮＡＮＤ型不揮発性半導体記憶装置と多値ＮＡＮＤ型不揮発性半導体記憶装置のメモリセルトランジスタの閾値分布を示す図である。図１０（ａ）は２値の場合すなわち１ビット／セルの場合を示す。そして、図１０（ｂ）は多値の場合、特に、２ビット／セルの場合を示す。それぞれ、縦軸はビット数、横軸は閾値である。
【００９０】
図１０（ａ）に示すように、２値の場合は、閾値分布はデータ１の場合と、データ０の場合の２つに分かれる。これに対し、図１０（ｂ）に示すように、多値の場合は、閾値分布はデータ１１、データ１０、データ００、データ０１の場合の４つに分かれる。
【００９１】
したがって、多値の場合、必然的に、２値にくらべ、異なるデータ間の閾値差は小さくなるため、読み出し動作、書き込み動作のマージンが減少する。よって、本実施の形態による読み出し動作、書き込み動作マージンの拡大は、特に多値ＮＡＮＤ型不揮発性半導体記憶装置の場合に有効である。
【００９２】
また、本実施の形態において、側面電極が、ＮＡＮＤストリング間に設けられ、直列に接続されるメモリセルトランジスタ間で共通化されていることによって、補助電極である側面電極を設けることによるチップ面積の増大を最小限に抑制している。
【００９３】
すなわち、ＮＡＮＤストリング間の半導体基板領域は、通常、ＮＡＮＤストリング間の電気的絶縁を図るために、素子分離絶縁膜が埋め込まれるために必要な領域である。したがって、この領域に側面電極をあらたに埋め込み形成しても、そのことによるチップ面積の増大は生じない。
【００９４】
また、直列に接続されるメモリセルトランジスタ間で側面電極を、側面電極線として共通化することで、メモリセルアレイごとに側面電極に電圧を与えるコンタクトを設ける必要がなくなっている。したがって、側面電極線１本につき、１個のコンタクトを設ければ足りる。この点からも、チップ面積の増大を最小限に抑制している。
【００９５】
そして、本実施の形態においては、メモリセルアレイ中の複数の側面電極線すべてに同電圧を印加する構成を例に説明した。しかしながら、例えば、デコーダを設けて、所望の側面電極線に所望の電圧を印加可能な構成としても構わない。デコーダを設ける構成によれば、動作マージンを向上させる上で不要な側面電極線には電圧を印加しないことで、消費電力の削減が可能であるという利点がある。更に、不要な側面電極線に電圧を印加しないよう構成することは、電極線への充電時間の減少にもつながるため、側面電極線すべてに電圧を印加する構成よりも動作速度が高速化できるという利点がある。また、直目するＮＡＮＤストリング以外の側面電極線に電圧を印加することにより、動作マージンが縮小するような事態が生ずることを回避できるという利点もある。
【００９６】
また、側面電極は、同一消去単位ブロックに属する前記メモリセルトランジスタ間でのみ共通化されていることが望ましい。これは、異なる消去単位ブロックにまたがって、共通化されていると、意図せぬデータが消去されてしまう恐れがあるからである。ただし、側面電極を、消去動作の際にＶｅｒａを印加する補助電極として用いない場合は、この限りではない。
【００９７】
また、図１において、トンネル絶縁膜１０２のシリコン酸化膜換算膜厚が、側面絶縁膜１１０のシリコン酸化膜換算膜厚よりも薄いことが望ましい。これは、特に、読み出し動作時に、チャネル領域の側面に、反転層あるいはチャネルが形成されることにより、誤動作する危険を回避するためである。
【００９８】
次に、本実施の形態の不揮発性半導体記憶装置の製造方法について図１１〜図２０を参照しつつ説明する。ここで、図２に示したメモリセルアレイのＣ−Ｃ方向の切断面で見た列方向の工程断面図を図１１（ａ）、図１２（ａ）、・・・・・、図２０（ａ）に示し、合わせて、Ｂ−Ｂ方向の切断面で見た行方向の工程断面図を図１１（ｂ）、図１２（ｂ）、・・・・・、図２０（ｂ）に示す。
【００９９】
まず、図１１（ａ）、図１１（ｂ）に示すように、Ｐ型シリコンの半導体基板１００上に、熱酸化膜法により、ＳｉＯ２膜等のトンネル絶縁膜１０２を、例えば８ｎｍ程度形成する。次に、トンネル絶縁膜１０２上に減圧ＣＶＤ（ＬＰＣＶＤ）法により、電荷蓄積層となるＰドープの第１多結晶シリコン層１０４ｘを、例えば５０ｎｍ程度堆積する。次に、ＬＰＣＶＤ法により、Ｓｉ３Ｎ４膜等のマスク材１５０を５０ｎｍ程度堆積する。
【０１００】
次に、マスク材１５０上にレジスト膜をスピン塗布し、フォトリソグラフィー技術を用いて、レジスト膜のエッチングマスクを形成する。このエッチングマスクを用いて反応性イオンエッチング（ＲＩＥ）法により、マスク材１５０を選択的に除去する。そして、エッチング後にレジスト膜を除去する。選択的に残ったマスク材１５０をマスクにして、第１多結晶シリコン層１０４ｘ、トンネル絶縁膜１０２および半導体基板１００を列方向に選択的に除去する。
【０１０１】
この結果、図１２（ａ）、図１２（ｂ）に示すように、第１多結晶ポリシリコン層１０４ｘ、トンネル絶縁膜１０２を貫通する溝部１５２が形成される。
【０１０２】
次に、溝部１５２の半導体基板１００表面に、熱酸化膜法により、ＳｉＯ２膜等の側面絶縁膜１１０を、例えば、１０ｎｍ程度形成する。次に、図１３（ａ）、図１３（ｂ）に示すように、溝部１５２に、ＬＰＣＶＤ法等により、側面電極１１２となるＰドープした多結晶シリコン層を１００ｎｍ程度埋め込み、化学的機械的研磨（ＣＭＰ）法によりマスク材１５０表面まで平坦化する。
【０１０３】
次に、側面電極１１２となるＰドープした多結晶シリコン層を半導体基板１００表面より下方までＲＩＥ等によりエッチバックする。その後、図１４（ａ）、図１４（ｂ）に示すように、ＳｉＯ２膜等の素子分離絶縁膜１１４を埋め込み、ＣＭＰ法により、マスク材１５０表面まで平坦化する。
【０１０４】
次に、図１５（ａ）、図１５（ｂ）に示すように、マスク材１５０をエッチング除去した後に、素子分離絶縁膜１１４を、第１多結晶シリコン層１０４ｘの側面が露出する程度にＲＩＥ等でエッチバックする。
【０１０５】
次に、図１６（ａ）、図１６（ｂ）に示すように、ＣＶＤ法等により、第１多結晶シリコン層１０４ｘの上面および素子分離絶縁膜１１４の上面に、例えば、１０ｎｍ程度の厚さの、ＯＮＯからなる制御絶縁膜１０６を堆積する。引き続き、制御絶縁膜１０６上にレジスト膜１５４を塗布し、リソグラフィー技術を用いてレジスト膜１５４をパターニングする。
【０１０６】
そして、図１７（ａ）、図１７（ｂ）に示すように、パターニングされたレジスト膜１５４をマスクとして用いて、ＲＩＥ法等により制御絶縁膜１０６の一部に開口部１５６を形成する。
【０１０７】
その後、レジスト膜１５４を剥離し、図１８（ａ）、図１８（ｂ）に示すように、ＣＶＤ法により制御絶縁膜１０６上に、Ｐドープの制御電極となる第２多結晶シリコン層１０８ｘを５０ｎｍ程度堆積する。
【０１０８】
そして、第２多結晶シリコン層１０８ｘ上にレジスト膜１５８を塗布し、リソグラフィー技術を用いてレジスト膜１５８をパターニングする。次に、図１９（ａ）、図１９（ｂ）に示すように、パターニングされたレジスト膜１５８を用いて、ＲＩＥにより行方向に第２多結晶シリコン層１０８ｘを、制御絶縁膜１０６、第１多結晶シリコン層１０４ｘ、および、トンネル絶縁膜１０２を選択的にパターニングする。その後、レジスト膜１５８を除去する。
【０１０９】
次に、第２多結晶シリコン層１０８ｘをマスクとして、Ｐ（リン）またはＡｓ（ヒ素）をイオン注入する。その後、熱処理を行い、第１多結晶シリコン層１０４ｘおよび第２多結晶シリコン層１０８ｘ中のｎ型不純物イオンが活性化し、電荷蓄積層１０４および制御電極１０８が形成される。
【０１１０】
更に、図２０（ａ）、図２０（ｂ）に示すように、半導体基板１００中の不純物イオンも活性化され、ｎ＋型の不純物拡散層２２１、２２２、ｐ−型のチャネル領域２１１が形成される。こうして、メモリセルトランジスタＭＴ１１が形成される。同様に、図示を省略したメモリセルトランジスタが、列方向および行方向に交差しマトリックス状に形成される。
【０１１１】
同時に、図２０（ａ）、図２０（ｂ）に示すように、選択ゲート電極１０４ａ、１０８ａが形成される。また、チャネル領域３１０およびｎ＋型の不純物拡散層３２０が形成される。このようにして選択ゲートトランジスタＳＴＤ１も形成される。
【０１１２】
最後に、所定の配線や絶縁膜が形成・堆積されて本実施の形態の不揮発性半導体記憶装置が形成される。
【０１１３】
（第２の実施の形態）
本発明の第２の実施の形態の不揮発性半導体記憶装置は、半導体基板が埋め込み絶縁層を有すること以外は、第１の実施の形態と同様である。したがって、重複する点については記述を省略する。
【０１１４】
図２１は、本実施の形態の不揮発性半導体記憶装置（または不揮発性メモリ）のメモリセルアレイの上面図である。そして、図２２は、図２１に示した列方向に沿ったＡ−Ａ切断面で見た場合の断面図である。また、図２３は、行方向に沿ったＢ−Ｂ切断面で見た場合の断面図である。
【０１１５】
図２２に示すように、本実施の形態の不揮発性半導体記憶装置は、半導体基板が、例えば、シリコン酸化膜からなる埋め込み絶縁層（ＳＯＩ絶縁層）６００を有している。そして、メモリセルトランジスタＭＴ１１〜ＭＴ１ｎは、埋め込み絶縁層６００上のＳＯＩ層７００に形成されている。
【０１１６】
そして、図２２に示すように、メモリセルトランジスタＭＴ１１〜ＭＴ１ｎは、例えば、ＳＯＩ層７００に形成されるｎ＋型のソース領域およびドレイン領域２２１〜２２（ｎ＋１）と、このソース領域とドレイン領域に挟まれるｎ−型のチャネル領域２１１〜２１ｎを備えている。このように、メモリセルトランジスタＭＴ１１〜ＭＴ１ｎは、ソース領域およびドレイン領域と、チャネル領域が共にｎ型で形成されるデプレッション型である。
【０１１７】
本実施の形態では、半導体基板が埋め込み絶縁層を有し、かつ、メモリセルトランジスタがデプレッション型である。ゲート長に比して厚さの薄い十分薄いＳＯＩ層にチャネル領域およびソースおよびドレイン領域の拡散層が形成されている、完全デプレッション型のセルを有している。したがって、読み出し動作時に、選択メモリセルトランジスタのカットオフ特性が向上し、読み出し動作のマージンが向上するという利点がある。
【０１１８】
次に、本実施の形態の不揮発性半導体記憶装置の読み出し動作、書き込み動作、消去動作について説明する。
【０１１９】
まず、本実施の形態の不揮発性半導体記憶装置の読み出し（ＲＥＡＤ）動作の一例を、図２４および図２５を参照しつつ説明する。図２４は、本実施の形態の不揮発性半導体装置の動作電圧を示す図である。また、図２５は、本実施の形態の不揮発性半導体装置の読み出し動作の説明図である。
【０１２０】
読み出し動作に関しては、埋め込み絶縁層があることから、バックゲートバイアスＶｂｂを印加しないこと以外は、第１の実施の形態と同様である。
【０１２１】
本実施の形態によれば、ＳＯＩ層上のデプレッション型トランジスタの採用により向上する読み出し動作のマージンを、側面電極への負電圧印加により、一層向上させることが可能となる。
【０１２２】
次に、本実施の形態の不揮発性半導体記憶装置の書き込み（ＷＲＩＴＥ）動作の一例を、図２４および図２６を参照しつつ説明する。図２６は本実施の形態の不揮発性半導体装置の書き込み動作の説明図である。
【０１２３】
書き込み動作に関しては、埋め込み絶縁層があることから、バックゲートバイアスＶｂｂを印加しないこと以外は、第１の実施の形態と同様である。
【０１２４】
本実施の形態においては、厚さの薄いＳＯＩ層にチャネル領域およびソースおよびドレイン領域の拡散層が形成されている。このため、第１の実施の形態と比較して、初期のチャネル抵抗および拡散層抵抗自体が高くなっている。したがって、不純物原子のランダムなゆらぎ現象により、チャネル領域の抵抗および拡散層の抵抗が高くなるおそれが、第１の実施の形態と比較して高い。そうすると、書き込み動作時にＮＡＮＤストリングの抵抗が高くなり誤動作が生じる恐れも一層高くなる。
【０１２５】
よって、側面電極に正電圧（例えば、０．５Ｖ）を印加して、ＮＡＮＤストリングの抵抗増大を抑制することが極めて有効に作用する。
【０１２６】
次に、本実施の形態の不揮発性半導体記憶装置の消去（ＥＲＡＳＥ）動作の一例を、図２４および図２７を参照しつつ説明する。図２７は本実施の形態の不揮発性半導体装置の消去動作の説明図である。
【０１２７】
すべてのビット線ＢＬ１〜ＢＬｍおよびソース線ＳＬには、それぞれ消去電圧Ｖｅｒａ（例えば、２０Ｖ）が印加される。選択ゲート線ＳＧＤには初期電圧Ｖｓｇｄ（例えば、４Ｖ）が印加されて、選択ゲートトランジスタＳＴＤ１〜ＳＴＤｍがオン状態となり、ビット線ＢＬ１〜ＢＬｍの消去電圧Ｖｅｒａ（例えば、２０Ｖ）がメモリセルトランジスタＭＴ１ｎ，ＭＴ２ｎ、・・・・・、ＭＴｍｎへ転送される。選択ゲート線ＳＧＳには初期電圧Ｖｓｇｓ（例えば、４Ｖ）が印加されて選択ゲートトランジスタＳＴＳ１〜ＳＴＳｍがオン状態となり、ソース線ＳＬの消去電圧Ｖｅｒａ（例えば、２０Ｖ）がメモリセルトランジスタＭＴ１１，ＭＴ２１、・・・・・、ＭＴｍ１へ転送される。
【０１２８】
そして、すべてのワード線ＷＬ１〜ＷＬｎには０Ｖが印加される。メモリセルトランジスタＭＴ１１〜ＭＴ１ｎ、ＭＴ２１〜ＭＴ２ｎ、・・・・・、ＭＴｍ１〜ＭＴｍｎはデプレッション型であるので、制御電極１０８に０Ｖが印加されるとオン状態となる。ＳＯＩ層７００に消去電圧Ｖｅｒａ（例えば、２０Ｖ）が印加されると、電荷蓄積層１０４から電子がトンネル絶縁膜１０２を介してチャネル領域に引き抜かれる。
【０１２９】
電荷蓄積層１０４から電子が放出されると、選択メモリセルトランジスタＭＴ１１の閾値電圧は、正の閾値電圧Ｖｐから負の閾値電圧Ｖｅとなり、消去状態（データが１）となる。この結果、メモリセルトランジスタＭＴ１ｎ、ＭＴ２ｎ、・・・・・、ＭＴｍｎは一括消去される。
【０１３０】
本実施の形態においては、厚さの薄いＳＯＩ層にチャネル領域およびソースおよびドレイン領域の拡散層が形成されている。このため、半導体基板１００側から与えられる消去電圧Ｖｅｒａの電圧降下による消去不足が懸念される。
【０１３１】
よって、側面電極に消去電圧Ｖｅｒａ（例えば、２０Ｖ）を印加して、側面電極に電子を引き抜くとともに、チャネル領域の表面ポテンシャルを電圧降下なく安定させてチャネルへの電子の引き抜きを促進させることが極めて有効となる。
【０１３２】
以上、具体例を参照しつつ本発明の実施の形態について説明した。上記、実施の形態はあくまで、例として挙げられているだけであり、本発明を限定するものではない。また、実施の形態の説明においては、不揮発性半導体記憶装置、その製造方法等で、本発明の説明に直接必要としない部分等については記載を省略したが、必要とされる不揮発性半導体記憶装置、その製造方法等に関わる要素を適宜選択して用いることができる。
【０１３３】
例えば、実施の形態においては、半導体基板の材料やチャネル領域の材料がＳｉ（シリコン）ある場合について記述したが、本発明をその他の半導体材料とする半導体基板、例えば、ＳｉｘＧｅ１−ｘ（０≦ｘ＜１）、ＳｉＣ、ＧａＮ、ＧａＡｓ、ＩｎＰ等を材料とする半導体基板についても適用することが可能である。
【０１３４】
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての不揮発性半導体装置は、本発明の範囲に包含される。本発明の範囲は、特許請求の範囲およびその均等物の範囲によって定義されるものである。
【図面の簡単な説明】
【０１３５】
【図１】第１の実施の形態の不揮発性半導体装置の断面図。
【図２】第１の実施の形態の不揮発性半導体装置の上面図。
【図３】第１の実施の形態の不揮発性半導体装置の断面図。
【図４】第１の実施の形態の不揮発性半導体装置の回路図。
【図５】第１の実施の形態の不揮発性半導体装置の動作電圧を示す図。
【図６】第１の実施の形態の不揮発性半導体装置の読み出し動作の説明図。
【図７】第１の実施の形態の不揮発性半導体装置の書き込み動作の説明図。
【図８】第１の実施の形態の不揮発性半導体装置の消去動作の説明図。
【図９】第１の実施の形態の不揮発性半導体装置の作用を説明する図。
【図１０】第１の実施の形態の不揮発性半導体装置の作用を説明する図。
【図１１】第１の実施の形態の不揮発性半導体装置の製造方法を示す工程断面図。
【図１２】第１の実施の形態の不揮発性半導体装置の製造方法を示す工程断面図。
【図１３】第１の実施の形態の不揮発性半導体装置の製造方法を示す工程断面図。
【図１４】第１の実施の形態の不揮発性半導体装置の製造方法を示す工程断面図。
【図１５】第１の実施の形態の不揮発性半導体装置の製造方法を示す工程断面図。
【図１６】第１の実施の形態の不揮発性半導体装置の製造方法を示す工程断面図。
【図１７】第１の実施の形態の不揮発性半導体装置の製造方法を示す工程断面図。
【図１８】第１の実施の形態の不揮発性半導体装置の製造方法を示す工程断面図。
【図１９】第１の実施の形態の不揮発性半導体装置の製造方法を示す工程断面図。
【図２０】第１の実施の形態の不揮発性半導体装置の製造方法を示す工程断面図。
【図２１】第２の実施の形態の不揮発性半導体装置の上面図。
【図２２】第２の実施の形態の不揮発性半導体装置の断面図。
【図２３】第２の実施の形態の不揮発性半導体装置の断面図。
【図２４】第２の実施の形態の不揮発性半導体装置の動作電圧を示す図。
【図２５】第２の実施の形態の不揮発性半導体装置の読み出し動作の説明図。
【図２６】第２の実施の形態の不揮発性半導体装置の書き込み動作の説明図。
【図２７】第２の実施の形態の不揮発性半導体装置の消去動作の説明図。
【符号の説明】
【０１３６】
１００      半導体基板
１０２      トンネル絶縁膜
１０４      電荷蓄積層
１０６      制御絶縁膜
１０８      制御電極
１１０      側面絶縁膜
１１２      側面電極
２１１      チャネル領域
２２１      ソース領域
２２２      ドレイン領域
４００      メモリセルアレイ
６００      埋め込み絶縁層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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