(57)【要約】      （修正有）【課題】製造コスト増加を抑制することができるＳＲＡＭ型半導体記憶装置の提供。【解決手段】データを記憶する記憶回路と、第１アクセストランジスタと第２アクセストランジスタとを備え、データの読み出しと書き込みを制御するアクセス制御回路と、記憶回路とアクセス制御回路とに接地電圧を供給する接地電圧供給領域と、第１アクセストランジスタに備えられた第１ゲート電極と第１アクセストランジスタに備えられた第２ゲート電極とを接続する第２導電型のポリシリコン８とを具備するＳＲＡＭ型半導体記憶装置を構成する。その接地電圧供給領域１５は、接地電圧を供給する接地電圧供給コンタクトに接続され、一部分が第２導電型の半導体２２であり一部分を除く他の部分が第１導電型の半導体１５で構成される。【選択図】図１５
2009088391.tif 000002
【特許請求の範囲】
【請求項１】
データを記憶する記憶回路と、
第１アクセストランジスタと第２アクセストランジスタとを備え、前記データの読み出しと書き込みを制御するアクセス制御回路と、
前記記憶回路と前記アクセス制御回路とに接地電圧を供給する接地電圧供給領域と、
前記第１アクセストランジスタに備えられた第１ゲート電極と前記第２アクセストランジスタに備えられた第２ゲート電極とを接続する第２導電型のポリシリコンと
を具備し、
前記接地電圧供給領域は、
前記接地電圧を供給する接地電圧供給コンタクトに接続され、一部分が第２導電型の半導体であり前記一部分を除く他の部分が第１導電型の半導体で構成される
半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置において、
前記第１ゲート電極と前記第２ゲート電極は、第１導電型の不純物を有する第１導電型のポリシリコンで構成される
半導体記憶装置。
【請求項３】
請求項２に記載の半導体記憶装置において、
前記第２導電型のポリシリコンは、素子分離領域の上に構成される
半導体記憶装置。
【請求項４】
請求項３に記載の半導体記憶装置において、
前記記憶回路と前記アクセス制御回路は、
Ｐ型シリコン基板に構成されたＮＭＯＳトランジスタを備え、
前記接地電圧供給領域は、
前記一部分を介して前記ＮＭＯＳトランジスタのソース拡散層に接地電圧を供給するとともに、前記他の部分を介して前記Ｐ型シリコン基板に接地電圧を供給する
半導体記憶装置。
【請求項５】
請求項４に記載の半導体記憶装置において、
前記第１アクセストランジスタと前記第２アクセストランジスタは、
前記第１ゲート電極と前記第２ゲート電極に印加される電圧に応答して、前記データの読み出しと書き込みとを実行する
半導体記憶装置。
【請求項６】
ワード線に対して対称に配置されるＳＲＡＭセルを具備する半導体記憶装置の製造方法であって、
（ａ）トランジスタが形成される活性化領域のコンタクト接続領域の一部分と、前記ワード線として作用するポリシリコンとを露出するような開口部を有する第１フォトレジストを形成するステップと、
（ｂ）前記第１フォトレジストをマスクとし、前記開口部に第２導電型の不純物を注入するステップと、
（ｃ）前記第２導電型の不純物が注入された領域をマスクする第２フォトレジストを形成するステップと、
（ｄ）前記第２フォトレジストをマスクとし、前記コンタクト接続領域に第１導電型の不純物を注入するステップ
を具備する
半導体記憶装置の製造方法。
【請求項７】
請求項６に記載の半導体装置の製造方法において、
前記（ａ）ステップは、
前記第１フォトレジストで、前記ＳＲＡＭセルを構成するＮＭＯＳトランジスタのゲート電極が形成される領域をマスクするステップ
を含む
半導体記憶装置の製造方法。
【請求項８】
請求項７に記載の半導体装置の製造方法において、
前記（ｂ）ステップは、
前記一部分と前記ポリシリコンとに同時に不純物を注入するステップを含む
半導体記憶装置の製造方法。
【請求項９】
第１アクセストランジスタと第２アクセストランジスタとを備え、記憶回路のデータの読み出しと書き込みを制御するアクセス制御回路と、
前記記憶回路と前記アクセス制御回路とに接地電圧を供給する接地電圧供給領域と、
前記第１アクセストランジスタに備えられた第１ゲート電極と前記第２アクセストランジスタに備えられた第２ゲート電極とを接続する接続部を備えるワード線と
を具備し、
前記接地電圧供給領域は、
第１キャリアが多数キャリアである第１キャリア型半導体と第２キャリアが多数キャリアである第２キャリア型半導体とを含み、
前記接続部は、
前記第１キャリアを多数キャリアとするための不純物を有する
半導体記憶装置。
【請求項１０】
請求項９に記載の半導体記憶装置において、
前記接地電圧供給領域は、
前記第１キャリア型半導体を介して基板に接地電圧を供給し、前記第２キャリア型半導体を介して前記接地電圧を前記記憶回路と前記アクセス制御回路の拡散層に供給する
半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置および半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
現在普及している様々な電子機器には、情報記憶装置であるＲＡＭ（Random  Access  Memory）が使用されている。ＲＡＭには、高速に動作するＳＲＡＭ（Static  RAM）や、ＳＲＡＭよりも動作速度が低速であるＤＲＡＭ（Dynamic  RAM）などが知られている。ＳＲＡＭは、例えば、マイクロプロセッサのチップ内部のキャッシュメモリや、携帯機器用のメモリなどに使用されている。
【０００３】
ＳＲＡＭは、アレイ状に配置された複数のＳＲＡＭセルを備えている。複数のＳＲＡＭセルのそれぞれには、記憶を行うフリップフロップ回路とスイッチトランジスタとが備えられている。現時普及しているＳＲＡＭセルのフリップフロップ回路は、ＣＭＯＳ（Complementary  Metal  Oxide  Semiconductor）で構成されたインバータを備えている。
【０００４】
図１は、一般的なＳＲＡＭ１０１の構成を例示するレイアウトパターン図である。上述のように、ＳＲＡＭ装置１０１には、複数のＳＲＡＭセル１０２がアレイ状に配置されている。また、ＳＲＡＭ装置１０１は、Ｐ型半導体基板１０３と、ｎ型不純物拡散層（以下、Ｎウェル１０４と呼ぶ。）とを含んで構成されている。Ｐ型半導体基板１０３は、基板コンタクト１０６に接続されている。基板コンタクト１０６は、Ｐ型半導体基板１０３に接地電圧（接地電圧ＧＮＤと称する）を供給している。また、Ｎウェル１０４は、Ｎウェルコンタクト１０５に接続されている。Ｎウェルコンタクト１０５は、Ｎウェル１０４に電源電圧（電源電圧ＶＣＣと称する）を供給している。
【０００５】
図２は、ＳＲＡＭ装置１０１に備えられたＳＲＡＭセル１０２の構成を例示するレイアウトパターン図である。ＳＲＡＭセル１０２は、６トランジスタ型ＳＲＡＭ回路であり、フリップフロップ回路１０７とスイッチトランジスタ１０８とを含んで構成されている。フリップフロップ回路１０７は、第１インバータ１１１と第２インバータ１１２とを含んで構成されている。第１インバータ１１１（または第２インバータ１１２）は、Ｎウェル１０４内にＰチャネルＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Field  Effect  Transistor）１１３を備え、Ｐ型半導体基板１０３内にＮチャネルＭＯＳＦＥＴ１１４を備えている。また、スイッチトランジスタ１０８は、第１スイッチＮＭＯＳＦＥＴ１１５と第２スイッチＮＭＯＳＦＥＴ１１６とを含んで構成されている。
【０００６】
図３は、ＳＲＡＭセル１０２の構成を示す等価回路である。ＳＲＡＭセル１０２は、ワード線１１７と、ビット線１１８と、ビット線１１９とを含んで構成されている。第１スイッチＮＭＯＳＦＥＴ１１５のゲート電極と第２スイッチＮＭＯＳＦＥＴ１１６のゲート電極は、ワード線１１７に接続されている。また、ビット線１１８は、第１スイッチＮＭＯＳＦＥＴ１１５に接続され、ビット線１１９は、第２スイッチＮＭＯＳＦＥＴ１１６に接続されている。
【０００７】
図３に示されているように、ＰチャネルＭＯＳＦＥＴ１１３のソース電極は電源電圧供給ノード１２１に接続されている。また、ＮチャネルＭＯＳＦＥＴ１１４のソース電極は、接地電圧供給ノード１２２に接続されている。また、第１インバータ１１１の出力端は、第２インバータ１１２の入力端と第１スイッチＮＭＯＳＦＥＴ１１５とに接続されている。同様に、第２インバータ１１２の出力端は、第１インバータ１１１の入力端と第２スイッチＮＭＯＳＦＥＴ１１６に接続されている。
【０００８】
図４は、一般的なＣＭＯＳ型の半導体の構成を示す断面図である。ＣＭＯＳ型の半導体装置では、Ｐ型半導体基板１０３にＮウェル１０４を形成し、そのＮウェル１０４の中にＰＭＯＳＦＥＴを形成している。また、Ｐ型半導体基板１０３（または、Ｎウェル１０４ではない領域、たとえばＰウェル）に、ＮＭＯＳＦＥＴを形成している。また、ＮＭＯＳＦＥＴのソースには接地電圧ＧＮＤが印加され、ＰＭＯＳＦＥＴのソースには電源電圧ＶＣＣが印加されている。
【０００９】
これにより、Ｐ型半導体基板１０３とＮウェル１０４とのｐｎ接合は、逆方向バイアスになる。また、Ｎウェル１０４内のＰＭＯＳＦＥＴのソースと、Ｎウェル１０４とは同電圧になる。また、Ｐ型半導体基板１０３内のＮＭＯＳＦＥＴのソースと、Ｐ型半導体基板１０３内も同電圧となる。ＰＭＯＳＦＥＴのドレインは、電源電圧ＶＣＣと接地電圧ＧＮＤの中間の電圧である。同様に、ＮＭＯＳＦＥＴのドレインも、電源電圧ＶＣＣと接地電圧ＧＮＤの中間の電圧である。したがって、Ｎウェル１０４内のＰＭＯＳＦＥＴのドレインと、Ｎウェル１０４とのｐｎ接合は、逆方向バイアスになる。また、Ｐ型半導体基板１０３内のＮＭＯＳＦＥＴのドレインと、Ｐ型半導体基板１０３とのｐｎ接合も、逆方向バイアスになる。
【００１０】
図５は、図４に示すＣＭＯＳ半導体装置のエネルギー分布を示すエネルギーバンド図である。図５は、そのＣＭＯＳ半導体装置において、図４の破線に沿ったエネルギーの状態を示している。そのエネルギーバンド図を参照すると、上述のように、ＣＭＯＳ半導体装置のいずれのｐｎ接合も順方向バイアスにならないことが示されている。
【００１１】
ここで例えば、図１において、Ｎウェルコンタクト１０５を介して、１ボルトの電源電圧ＶＣＣをＳＲＡＭ装置１０１に供給し、基板コンタクト１０６を介して０ボルトの接地電圧ＧＮＤをＳＲＡＭ装置１０１に供給した場合に対応して、ＣＭＯＳ半導体装置の動作について説明を行う。図６は、１ボルトの電源電圧ＶＣＣと０ボルトの接地電圧ＧＮＤが供給されているＳＲＡＭ装置１０１の構成を概念的に示す平面図である。ＳＲＡＭ装置１０１を構成する複数のＳＲＡＭセル１０２は、ＰＭＯＳＦＥＴ１２５とＮＭＯＳＦＥＴ１２６とを含んで構成されている。ここにおいて、ＮＭＯＳＦＥＴ１２６のサブスレッショルド電流が１マイクロアンペアであり、ＮＭＯＳＦＥＴ１２６から基板コンタクトまでの実効抵抗（第２抵抗１２４）が６００キロオームであるとする。さらに、ＰＭＯＳＦＥＴ１２５のサブ電流サブスレッショルド電流が１マイクロアンペアであり、ＰＭＯＳＦＥＴ１２５からウェルコンタクトまでの実効抵抗が６００キロオーム（第１抵抗１２３）であるとする。
【００１２】
図６に示されているように、Ｎウェルコンタクト１０５と基板コンタクト１０６とは、複数のＳＲＡＭセル１０２に対応して構成されている。この場合に、基板コンタクト１０６から離れた位置に構成されるＳＲＡＭセル１０２においては、ＮＭＯＳＦＥＴ１２６の近傍では、Ｐ型半導体基板１０３の電圧が、０．６ボルト程度となる。また、Ｎウェルコンタクト１０５から離れた位置に構成されるＳＲＡＭセル１０２においては、ＰＭＯＳＦＥＴ１２５の近傍では、Ｎウェル１０４の電圧が、０．４ボルト程度になる。そのため、ＮＭＯＳＦＥＴ１２６とＰＭＯＳＦＥＴ１２５との境界では、Ｐ型半導体基板１０３とＮウェル１０４が順方向にバイアスされことがある。このとき、ＣＭＯＳ半導体装置のＮウェル１０４からＰ型半導体基板１０３に大きな電流が流れ始めるという現象（以下、ラッチアップ現象と呼ぶ）が発生する。
【００１３】
図７は、ラッチアップ現象が起きた時のエネルギー分布を示すエネルギーバンド図である。そのエネルギーバンド図は、Ｎウェルコンタクト１０５を介して、１ボルトの電源電圧ＶＣＣを供給し、基板コンタクト１０６を介して０ボルトの接地電圧ＧＮＤを供給した場合のエネルギー分布を示している。また、そのエネルギーバンド図は、図４の破線に沿ったエネルギー分布の状態を示している。このとき、基板コンタクト１０６（またはＮウェルコンタクト１０５）から離れた位置に構成されるＣＭＯＳ半導体装置では、全てのＰＮ接合が順方向バイアスされ、ラッチアップ現象が生じている。なお、ラッチアップが起きるきっかけは、上述のホットキャリアによる基板電流に限らず、電源ノイズ等、他の要因に発生することもある。
【００１４】
上述のように、ＣＭＯＳ半導体装置では、逆方向バイアスされているべきＰ型半導体基板１０３とＮウェル１０４とが、局所的に順方向バイアスになることでラッチアップが発生する。それは、何らかの理由で発生したキャリアが、基板コンタクト１０６（または、Ｎウェルコンタクト１０５）まで流れることにより、逆方向にバイアスされたｐｎ接合が順方向にバイアスされたことにより起こる。
【００１５】
従って、ＳＲＡＭ装置１０１において、基板コンタクト１０６やＮウェルコンタクト１０５の数を増加し、ＮＭＯＳＦＥＴ１２６やＰＭＯＳＦＥＴ１２５に近くに配置することで、ラッチアップの発生を抑制することが可能となる。例えば、１セルに一つずつ基板コンタクト１０６や、Ｎウェルコンタクト１０５を配置することにより、ラッチアップの発生を減少させることが可能となる。しかし、この場合、セルアレイの面積が大きくなってしまう。この種のＳＲＡＭは、コスト低減の観点から、セルアレイの面積を出来るだけ小さくする必要がある。セルアレイの面積を増加させること無く、ラッチアップ耐性を向上させる技術が知られている（例えば、特許文献１、２参照）。
【００１６】
特許文献１には、ラッチアップを抑制する技術として、各セルのＧＮＤコンタクトの一部に、基板コンタクトを形成する方法が記載されている。図８は、特許文献１（特開２００５−１５９１３１号公報）に記載の半導体記憶装置の製造における、工程途中の状態を示す図である。図８の（ａ）は、その半導体記憶装置を上面から見た平面図であり、図８の（ｂ）は、その半導体記憶装置の断面を示す断面図である。
【００１７】
図８の（ａ）を参照すると、特許文献１に記載の技術では、ＳＴＩ（Shallow Trench Isolation）２０２によって素子分離領域を形成した後、レジストパターンによるマスクを形成する。そしてそのレジストパターンを用いて、イオン注入法により、Ｐ型ウェル領域２０４にＢ（ホウ素）等のＰ型不純物を選択的に導入する。また、Ｎ型ウェル領域２０５にＰ（燐）、Ａｓ（砒素）等のＮ型不純物を選択的に導入する。このようにして、高濃度Ｐ型接地電位供給用領域２０６及び高濃度Ｎ型電源電位供給用領域２０７を形成している。
【００１８】
特許文献１の技術では、上述のレジストパターンは、フォトリソグラフィーによりＧＮＤコンタクト、および、ＶＣＣコンタクトを形成する領域の、少なくとも一部に開口が開くように構成されている。図８（ｂ）には、この時の断面図が示されている。図８（ｂ）に示されているように、高濃度Ｐ型接地電位供給用領域２０６はＰ型ウェル領域２０４にＶＳＳを接続する経路の一部となり、同様にして、高濃度Ｎ型電源電位供給用領域２０７はＮ型ウェル領域２０５にＶＤＤを接続する経路の一部となる。
【００１９】
図９（ａ）は、特許文献１に記載の半導体記憶装置の製造方法における、工程途中の他の状態を示す平面図である。図９（ａ）に示されているように、特許文献１に記載の半導体記憶装置の製造方法においては、コンタクト口を開口後、フォトリソグラフィーによりＧＮＤコンタクトが開くようなレジストパターンによるマスクを形成し、Ｐ型拡散層を形成する不純物を、ソース／ドレインの不純物より深くかつ高い濃度でイオン注入する。
【００２０】
次に、ＶＣＣコンタクトが開くようなレジストパターンによるマスクを形成し、Ｎ型拡散層を形成する不純物を、ソース／ドレインの不純物より深くかつ高い濃度でイオン注入し、ＧＮＤコンタクト、およびＶＣＣコンタクトを形成する方法が記載されている。図９（ｂ）には、この時の断面図が示されている。図９（ｂ）に示されているように、特許文献１に記載の半導体装置は、Ｐ型ウェル領域２０４にＮ＋型ソース／ドレイン領域２１３が形成され、このＮ＋型ソース／ドレイン領域２１３を貫通して、Ｐ型ウェル領域２０４に接するように高濃度Ｐ型接地電位供給用領域２０６が形成されている。また、Ｎ型ウェル領域２０５にＰ＋型ソース／ドレイン領域２１４が形成され、このＰ＋型ソース／ドレイン領域２１４を貫通して、Ｎ型ウェル領域２０５に接するように高濃度Ｎ型電源電位供給用領域２０７が形成されている。高濃度Ｐ型接地電位供給用領域２０６にはＣｏシリサイド層２１６、コンタクト２２０Ａ及びＶＳＳ用埋め込み配線２２４Ａを介してＶSSが接続されている。一方、高濃度Ｎ型電源電位供給用領域２０７にはＣｏシリサイド層２１６、コンタクト２２０Ｂ、ＶＤＤ用埋め込み配線２２４Ｂを介してＶDDが接続されている。
【００２１】
図１０は、特許文献２に記載の半導体装置のＳＲＡＭメモリセルＭ−ＣＥＬＬを示す平面レイアウト図である。図１０の破線で囲まれている領域は、１つのメモリセル領域を示している。シリコン基板３００には、Ｐウェル３０１とＮウェル３０２とが形成され、さらに素子分離領域（ＳＴＩ）３０３が形成される。シリコン基板３００にポリシリコン層を所要のパターンに形成して各ＭＯＳトランジスタのゲート電極３０５が形成される。一部のゲート電極３０５は、ワード線として構成される。そして、ゲート電極３０５を用いた自己整合法により、Ｐウェル３０１には、Ｎ型ソース・ドレイン領域３１０が、Ｎウェル３０２にはＰ型ソース・ドレイン領域３２０がそれぞれ形成される。そして、Ｎ型ソース・ドレイン領域３１０の一部には、Ｐウェル３０１にＶＳＳ電位（ここではＧＮＤ電位）を供給するためのＧＮＤコンタクト３３０が形成されている。
【００２２】
特許文献２に記載の技術では、ソース／ドレイン領域３１０を形成した後、ワード線（ゲート電極３０５）を形成しているポリシリコンのサイドウォールを除去し、サイドウォールの下のイクステンション領域を除去するだけの基板エッチを行うことで、ウェルと接続している。
【００２３】
図１１はＧＮＤコンタクト３３０を含む図１０のＡ−Ａ’線に沿う断面図である。シリコン基板３００に素子分離領域（ＳＴＩ）３０３及びＰウェル３０１が形成されている。Ｎウェル３０２は図には表れていない。シリコン基板３００上にはゲート絶縁膜３０４（図示されず）及びポリシリコン層からなるゲート電極３０５が形成され、ゲート電極３０５の側面にはシリコン酸化膜等からなるサイドウォール３０６が形成されている。
なお、サイドウォール３０６には、図１１、図１２、図１３において、参照符号”３０６”が付され、図１０においては図示を省略している。
【００２４】
ゲート電極３０５の両側のＰウェル３０１にはＮ型ソース・ドレイン領域３１０が形成され、ゲート電極３０５とでＮ型ＭＯＳトランジスタＱ１，Ｑ２，Ｑ５，Ｑ６が構成されるが、Ｎ型ソース・ドレイン領域３１０は後述する製造工程の説明で明らかにされるようにサイドウォール３０６の直下に形成された低濃度のＮ−拡散層３１１と、サイドウォール３０６直下以外の領域に形成された高濃度のＮ＋拡散層３１２とで構成され、いわゆるＬＤＤ構造のＭＯＳトランジスタとして構成されている。なお、Ｐ型ＭＯＳトランジスタＱ３，Ｑ４についても同様であり、Ｐ型ソース・ドレイン領域３２０はサイドウォール３０６の直下の低濃度のＰ-拡散層と、それ以外の領域の高濃度のＰ+拡散層とで構成されている。
【００２５】
図１２及び図１３は、特許文献２に記載の半導体装置の製造工程を示す断面図である。特許文献２に記載の半導体装置を製造する場合、シリコン基板３００の所要領域に形成された溝内に、シリコン酸化膜等の絶縁材料を埋設して素子分離領域（ＳＴＩ）３０３を形成する。次に、シリコン基板３００にＰ型不純物を選択的に拡散してＰウェル３０１を形成する。また、シリコン基板３００の他の領域にＮ型不純物を拡散してＮウェル３０２を形成する。
【００２６】
ここにおいて、図１２を参照すると、シリコン基板３００上にシリコン酸化膜等でゲート絶縁膜３０４を形成し、その上にポリシリコン層を形成し、ポリシリコン層を所要のパターンに形成してゲート電極３０５を形成する。そして、Ｎ型ＭＯＳトランジスタを形成する領域にＮ型不純物を低濃度に注入してＮ−拡散層３１１を形成する。また、図には表れないがＰ型ＭＯＳトランジスタを形成する領域にＰ型不純物を低濃度に注入してＰ-拡散層を形成する。
【００２７】
その後、全面にシリコン酸化膜を成長し、これを異方性エッチングしてゲート電極の側面にサイドウォール３０６を形成する。そして、Ｎ型ＭＯＳトランジスタを形成する領域にＮ型不純物を高濃度に注入してＮ＋拡散層３１２を形成する。これによりＮ型ソース・ドレイン領域３１０が形成され、図１０中にＱ１，Ｑ２，Ｑ５，Ｑ６の符号で示されるＬＤＤ構造のＮ型ＭＯＳトランジスタが形成される。また、図には表れないがＰ型ＭＯＳトランジスタを形成する領域にＰ型不純物を高濃度に注入してＰ+拡散層を形成し、ＬＤＤ構造のＰ型ＭＯＳトランジスタが形成されることになる。
【００２８】
図１３を参照すると、その後の工程において、図１０中に参照符号３３０で示されるＧＮＤコンタクトを形成する領域を除く領域をレジストパターンＰＲでマスクし、サイドウォール３０６をエッチングするとともに、シリコン基板３００を少なくとも前記Ｎ−拡散層３１１の深さに達するまでエッチングする。これにより、図１０中に参照符号３３０で示されるＧＮＤコンタクトの領域では、Ｎ−拡散層３１１と、これに隣接するＮ＋拡散層３１２の一部領域がエッチング除去される。
【００２９】
【特許文献１】特開２００５−１５９１３１号公報
【特許文献２】特開２００５−３４７３６０号公報
【発明の開示】
【発明が解決しようとする課題】
【００３０】
特許文献１に記載の半導体装置では、メモリセルＭＣの１ビット毎に、ＶDDに接続するＮ型ウェルコンタクト領域（すなわち、図８中に参照符号２０７で示される高濃度Ｎ型電源電位供給用領域）及びＶSSに接続するＰ型ウェルコンタクト領域（すなわち、図８中に参照符号２０６で示される高濃度Ｐ型接地電位供給用領域）が形成されている。特許文献２に記載の半導体装置では、図１０から図１３中に参照符号３０５で示されるワード線であるゲート電極のサイドウォール３０６の下には、エクステンションである図１２中に参照符号３１１で示されるＮ−拡散層を構成し、サイドウォール３０６を含む拡散層の一部を選択的に除去する時、エクステンションの図１２中に参照符号３１１で示されるＮ−拡散層が除去される程度に拡散層を除去している。これによって、特許文献２に記載の半導体装置は、図１１中に参照符号３１２で示されるＮ＋拡散層と接触する図１１中に参照符号３３１で示されるＰ＋拡散層とを形成している。
【００３１】
上述した特許文献１および特許文献２に記載の技術では、コンタクトが基板（またはＰウェル）に接続される領域を、セルごとに形成するための工程を備えている。その工程においては、その領域を形成するために、新たなレジストパターンが用いられている。そのため、そのレジストパターンの形成に先立って、フォトマスクの製造が必要になり、フォトマスクを製造するコストが増加してしまう。また、製造工程が増加することで、半導体製造に費やされる時間が長くなり、ＬＳＩの製造コストが増大してしまう。
【課題を解決するための手段】
【００３２】
以下に、［発明を実施するための最良の形態］で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００３３】
上記課題を解決するために、データを記憶する記憶回路（２）と、第１アクセストランジスタ（３−１）と第１アクセストランジスタ（３−２）とを備え、前記データの読み出しと書き込みを制御するアクセス制御回路（３）と、前記記憶回路（２）と前記アクセス制御回路（３）とに接地電圧を供給する接地電圧供給領域（１５）と、前記第１アクセストランジスタ（３−１）に備えられた第１ゲート電極と前記第１アクセストランジスタ（３−２）に備えられた第２ゲート電極とを接続する第２導電型のポリシリコン（８）とを具備する半導体記憶装置（１）を構成する。
そしてその半導体記憶装置（１）においては、前記接地電圧供給領域（１５）は、前記接地電圧を供給する接地電圧供給コンタクトに接続され、一部分が第２導電型の半導体であり前記一部分を除く他の部分が第１導電型の半導体で構成される。
【発明の効果】
【００３４】
本発明によると、ソース／ドレインを形成する工程における不純物注入時に、同時的にＰウェル（または、Ｐ基板）への接続部を形成することが出来る。その結果、新たなフォトマスクを生成することなく半導体記憶装置を構成することができる。
【００３５】
また、本発明によると、製造工程を増加させること無く、半導体記憶装置を構成することができる。そのため、ＬＳＩの製造コストの増加を抑制することが可能である。
【発明を実施するための最良の形態】
【００３６】
以下に、図面を参照して本発明を実施するための形態について説明を行う。図１４は、本実施形態の半導体記憶装置を構成するＳＲＡＭセル１のレイアウトを例示する平面図である。複数のＳＲＡＭセル１がアレイ状に配置されることによって本実施形態の半導体記憶装置が構成される。
【００３７】
ＳＲＡＭセル１は、フリップフロップ回路２とアクセス制御回路３とを含んで構成されている。また、ＳＲＡＭセル１には、Ｐ型活性化領域４とＮ型活性化領域５とが構成されている。Ｐ型活性化領域４は、電源コンタクト接続領域１６を介して電源コンタクト（図示されず）に接続される。Ｎ型活性化領域５は、接地コンタクト接続領域１５を介して接地コンタクト（図示されず）に接続される。
【００３８】
フリップフロップ回路２には、第１インバータゲート電極６に印加される電圧に応答して動作する第１インバータと、第２インバータゲート電極７に印加される電圧に応答して動作する第２インバータとが構成されている。図１４に示されているように、第１インバータと第２インバータとは、配線１１と配線１２とで接続されている。これによって、フリップフロップ回路２は、フリップフロップ回路を構成している。
【００３９】
アクセス制御回路３は、Ｎ型活性化領域５とワード線用ポリシリコン８とを含んで構成されている。ワード線用ポリシリコン８の側面にはサイドウォール１３とサイドウォール１４とが構成されている。アクセス制御回路３は、第１アクセストランジスタ３−１と第２アクセストランジスタ３−２とを含んで構成されている。第１アクセストランジスタ３−１と第２アクセストランジスタ３−２とのおのおのは、ワード線用ポリシリコン８に印加される電圧に応答して活性化する。
【００４０】
図１５は、ＳＲＡＭセル１の断面を例示する断面図である。図１５は、上述の図１４におけるＢ−Ｂ’の断面を例示している。ＳＲＡＭセル１は、Ｐ型半導体基板１０に形成された第１素子分離領域２３と第２素子分離領域２４とを含んで構成されている。第１素子分離領域２３と第２素子分離領域２４の間には、接地コンタクト接続領域１５を有するＮ型活性化領域５が構成されている。Ｎ型活性化領域５は、Ｎ＋領域５−１とシリサイド５−２を含んでいる。第１素子分離領域２３の上にはワード線用ポリシリコン８が構成されている。そのワード線用ポリシリコン８は、ポリシリコン８−１とシリサイド８−２とを含んで構成されている。ここにおいて、図１５を参照すると、本実施形態のＳＲＡＭセル１の接地コンタクト接続領域１５は、Ｐ＋半導体領域２２を備えている。また、第１素子分離領域２３の上に構成されているワード線用ポリシリコン８（ポリシリコン８−１）には、Ｐ型不純物が注入されている。
【００４１】
以下に、本実施形態の半導体記憶装置を製造するための方法について説明を行う。なお、半導体記憶装置に備えられている複数のＳＲＡＭセル１は、同様の構成である製造される。したがって、以下に述べる製造方法においては、本願発明の理解を容易にするために、半導体記憶装置の一部分を抜粋したレイアウト図を参照して、本実施形態の説明を行う。
【００４２】
図１６は、本実施形態の半導体記憶装置に備えられるＳＲＡＭセル１の製造工程を例示する平面図である。図１６は、ＳＲＡＭセル１の製造工程の第１段階を例示している。図１６は、２ビット分を示したレイアウト図である。第１ＳＲＡＭセル１−１と第２ＳＲＡＭセル１−２は、対称に配置されている。本実施形態の半導体記憶装置では、このレイアウトが左右に並んでメモリセルアレイを構成している。
【００４３】
ＳＲＡＭセル１の製造工程の第１段階では、Ｐ型半導体基板１０上にＮウェル９を形成し、選択的にＮ型活性化領域５およびＰ型活性化領域４を形成する。その後、ゲート絶縁膜（図示せず）を形成して第１インバータゲート電極６、第２インバータゲート電極７およびワード線用ポリシリコン８を形成する。ワード線用ポリシリコン８は、隣のセルのゲートポリシリコンに接続するため、左右に延在してワード線の配線をかねている。
【００４４】
図１７は、上述の図１６におけるＣ−Ｃ’の断面を例示する断面図である。図１７に示されているように、Ｃ−Ｃ’に沿った領域では、ワード線用ポリシリコン８が第１素子分離領域２３上に構成されている。第１素子分離領域２３は、第１ＳＲＡＭセル１−１と第２ＳＲＡＭセル１−２とを分離している。
【００４５】
図１８は、ＳＲＡＭセル１の製造工程の第２段階を例示する平面図である。図１８に示されているように、ＳＲＡＭセル１の製造工程の第２段階では、第１レジスト層２５のようなマスクを選択的に形成する。そして、ボロンなどのＰ型不純物をイオン注入で基板内に導入してＰＭＯＳＦＥＴのエクステンションを形成する。
【００４６】
このとき、第１レジスト層２５は、ワード線用ポリシリコン８を挟んで配置されている２つの接地コンタクト接続領域１５（第１ＳＲＡＭセル１−１の接地コンタクト接続領域１５と第２ＳＲＡＭセル１−２の接地コンタクト接続領域１５）の一部を露出する。また、第１レジスト層２５は、ＮＭＯＳＦＥＴの拡散層領域となるＮ型活性化領域５を覆うように構成されていることが好ましい。
【００４７】
図１９は、上述の図１８におけるＣ−Ｃ’の断面を例示する断面図である。図１９に示されているように、第１レジスト層２５には、幅Ｗ１の開口部が構成されている。ＳＲＡＭセル１の製造工程の第２段階では、その開口部からＰ型不純物を基板内に導入することによって、幅Ｗ２の第１Ｐ＋領域２６が形成されている。またこのとき、開口部によって露出しているワード線用ポリシリコン８にも、Ｐ型不純物が導入される。
【００４８】
図２０は、ＳＲＡＭセル１の製造工程の第３段階を例示する平面図である。図２０に示されているように、第２レジスト層２７のようなマスクを形成し、リンなどのＮ型不純物をイオン注入で基板内に導入し、ＮＭＯＳＦＥＴのエクステンションを形成する。このとき、ワード線用ポリシリコン８を挟んだ２つの接地コンタクト接続領域１５の一部を覆うように第２レジスト層２７を構成する。また、ＮＭＯＳの拡散層領域を露出する（覆わない）ように第２レジスト層２７を構成する。換言すると、図２０の第２レジスト層２７が覆っている部分は、図１８で、第１レジスト層２５が覆っていなかった部分とおおむね重なる位置関係にあるようにする。
【００４９】
図２１は、上述の図２０におけるＣ−Ｃ’の断面を例示する断面図である。図２０にし示されているように、ＳＲＡＭセル１の製造工程の第３段階では、接地コンタクト接続領域１５に、第１Ｎ＋領域２８が形成される。第１Ｎ＋領域２８は、第１Ｐ＋領域２６と接触している。尚、上述してきた製造方法において、ＰＭＯＳＦＥＴのエクステンションを形成する工程（第２段階）と、ＮＭＯＳＦＥＴのエクステンションを形成する工程（第３段階）とは、実行される順序が逆でも、本発明の効果を発揮することが可能である。
【００５０】
図２２は、ＳＲＡＭセル１の製造工程の第４段階を例示する平面図である。第４段階において、第１インバータゲート電極６、第２インバータゲート電極７およびワード線用ポリシリコン８の側面にサイドウォールを形成する。サイドウォール形成方法には、いろいろな方法がある。本発明においては、サイドウォールの形成方法に制限はない。
【００５１】
以下では、図面を参照してサイドウォールの形成方法の例を説明する。図２３から図２５は、そのサイドウォールを形成する工程を示す断面図である。図２３に示されているように、第１Ｐ＋領域２６および第１Ｎ＋領域２８を形成した後、レジストパターンを除去して、ワード線用ポリシリコン８、第１Ｐ＋領域２６、第１Ｎ＋領域２８、第１素子分離領域２３および第２素子分離領域２４の表面を露出する。その後図２４に示されているように、ＳＲＡＭセル１の全面に、例えば化学的気層成長法（ＣＶＤ法）により酸化膜（酸化ケイ素）２９を堆積する。そして、図２５に示されているように、異方性エッチングにより、酸化膜（酸化ケイ素）２９を、Ｎ型活性化領域５の表面およびワード線用ポリシリコン８の表面が露出するまでエッチバックする。このようにして、ワード線用ポリシリコン８の側面にサイドウォール１３とサイドウォール１４とが形成される。
【００５２】
図２６は、ＳＲＡＭセル１の製造工程の第５段階を例示する平面図である。第５段階において、第３レジスト層３１でマスクを形成し、ＰＭＯＳのソース／ドレインを形成する。第３レジスト層３１は、ワード線用ポリシリコン８を挟んで配置されている２つの接地コンタクト接続領域１５（第１ＳＲＡＭセル１−１の接地コンタクト接続領域１５と第２ＳＲＡＭセル１−２の接地コンタクト接続領域１５）の一部を露出する。また、第３レジスト層３１は、ＮＭＯＳＦＥＴの拡散層領域となるＮ型活性化領域５を覆うように構成されていることが好ましい。第３レジスト層３１に構成された開口部から、例えばボロンをイオン注入することによって、ＰＭＯＳのソース／ドレインを形成する。
【００５３】
図２７は、上述の図２６におけるＣ−Ｃ’の断面を例示する断面図である。図２７に示されているように、第３レジスト層３１の開口部から不純物が注入されることによって、第２Ｐ＋領域３２が形成されている。
【００５４】
図２８は、ＳＲＡＭセル１の製造工程の第６段階を例示する平面図である。第６段階において、第４レジスト層３３でマスクを形成し、ＮＭＯＳのソース／ドレインを形成する。このとき、ワード線用ポリシリコン８を挟んだ２つの接地コンタクト接続領域１５の一部を覆うように第４レジスト層３３を構成する。また、ＮＭＯＳの拡散層領域を露出する（覆わない）ように第４レジスト層３３を構成する。換言すると、図２８の第４レジスト層３３が覆っている部分は、図２６で、第３レジスト層３１が覆っていなかった部分とおおむね重なる位置関係にあるようにする。第６段階において、不純物（例えばヒ素）をイオン注入することによってＮＭＯＳのソース／ドレインを形成する。
【００５５】
図２９は、上述の図２８におけるＣ−Ｃ’の断面を例示する断面図である。図２９に示されているように、第４レジスト層３３に覆われていない領域に、第２Ｎ＋領域３４が形成される。その第２Ｎ＋領域３４は、第２Ｐ＋領域３２と接触するように形成されている。
【００５６】
図３０は、ＳＲＡＭセル１の製造工程の第７段階を例示する断面図である。図３０に示されているように、第７段階において、拡散層およびゲートポリシリコンの表面に選択的にシリサイド（シリサイド５−２、シリサイド８−２）を形成することで本実施液体のＳＲＡＭセル１を構成する。
【００５７】
本実施形態のＳＲＡＭセル１では、ワード線のワード線用ポリシリコン８が、素子分離２３の部分でＰ型になっている。このＰ型の領域は、ＮＭＯＳのフィールドエッヂにかかっていない。そのため、本実施形態のＳＲＡＭセル１において、ＮＭＯＳを構成するワード線用ポリシリコン８は、Ｎ型になっている。したがって、本実施形態のＳＲＡＭセル１は、第１素子分離領域２３の上のワード線用ポリシリコン８の構成に依存することなく適切に動作する。
【００５８】
なお、ソース／ドレインエクステンション（ＳＤＥ）の不純物注入を行うときに、接地コンタクト接続領域１５の一部にＰ型拡散領域を作らない（接地コンタクト接続領域１５の一部を露出しない）方法で、本実施形態のＳＲＡＭセル１を製造することも可能である。例えば、エクステンションの形成における不純物の注入時には、接地コンタクト接続領域１５に対するＰ型不純物の注入を行うことなく、ソースドレイン用不純物を注入する時に、接地コンタクト接続領域１５を部分的に遮蔽および開口して、不純物注入を行ってもよい。半導体記憶装置の製造において、エクステンション注入時の不純物は、ソースドレインを形成するときに注入される不純物よりも、接合深さが浅く、濃度も低い。従って、ソースドレイン用不純物を注入する時に打ち分ければＳＤ注入の不純物で、カウンタードープされるため、Ｐウェルにコンタクトを形成できる
【００５９】
本実施形態の半導体記憶装置では、上述したように、ＰＭＯＳのソースドレインを形成するイオン注入の時のフォトレジストによるレジストパターンは、ＧＮＤコンタクトの一部を露出するとともに、ワード線のポリシリコンの一部を含んで同時に露出している。そのため、この部分のレジストパターンが比較的大きく開口される。
従来の半導体記憶装置では、コンタクトの部分だけを開口するため、開口部の寸法を小さくしなければならなかった。開口部分の寸法が小さいパターンをフォトレジストで形成するためには、露光量を大きくしなければならず、エクステンション注入やソースドレイン注入のレジストパターンを形成するフォトリソグラフィーのときに、同時開口することはできなかった。
本実施形態の半導体記憶装置は、ＧＮＤコンタクトへのマスク開口を、ワードポリシリコンを含んで大きく開けることにより、エクステンション注入やソースドレイン注入のレジストパターンを形成するフォトリソグラフィーのときに、同時開口することができる。
【図面の簡単な説明】
【００６０】
【図１】図１は、一般的なＳＲＡＭ１０１の構成を例示するレイアウトパターン図である。
【図２】図２は、ＳＲＡＭ装置１０１に備えられたＳＲＡＭセル１０２の構成を例示するレイアウトパターン図である。
【図３】図３は、ＳＲＡＭセル１０２の構成を示す等価回路である。
【図４】図４は、一般的なＣＭＯＳ型の半導体の構成を示す断面図である。
【図５】図５は、ＣＭＯＳ半導体装置のエネルギー分布を示すエネルギーバンド図である。
【図６】図６は、ＳＲＡＭ装置１０１の構成を概念的に示す平面図である。
【図７】図７は、ラッチアップ現象が起きた時のエネルギー分布を示すエネルギーバンド図である。
【図８】図８は、従来の半導体記憶装置の製造工程を示す図である。
【図９】図９は、従来の半導体記憶装置の製造工程を示す図である。
【図１０】図１０は、従来の半導体装置のＳＲＡＭメモリセルを示す平面レイアウト図である。
【図１１】図１１は、ＧＮＤコンタクト３３０を含む図２のＡ−Ａ’線に沿う断面図である。
【図１２】図１２は、従来の半導体装置の製造工程を示す断面図である。
【図１３】図１３は、従来の半導体装置の製造工程を示す断面図である。
【図１４】図１４は、本実施形態の半導体記憶装置を構成するＳＲＡＭセル１のレイアウトを例示する平面図である。
【図１５】図１５は、ＳＲＡＭセル１の断面を例示する断面図である。
【図１６】図１６は、ＳＲＡＭセル１の製造工程を例示する平面図である。
【図１７】図１７は、ＳＲＡＭセル１の断面を例示する断面図である。
【図１８】図１８は、ＳＲＡＭセル１の製造工程を例示する平面図である。
【図１９】図１９は、ＳＲＡＭセル１の断面を例示する断面図である。
【図２０】図２０は、ＳＲＡＭセル１の製造工程を例示する平面図である。
【図２１】図２１は、ＳＲＡＭセル１の断面を例示する断面図である。
【図２２】図２２は、ＳＲＡＭセル１の製造工程を例示する平面図である。
【図２３】図２３は、サイドウォールを形成する工程を示す断面図である。
【図２４】図２４は、サイドウォールを形成する工程を示す断面図である。
【図２５】図２５は、サイドウォールを形成する工程を示す断面図である。
【図２６】図２６は、ＳＲＡＭセル１の製造工程を例示する平面図である。
【図２７】図２７は、ＳＲＡＭセル１の断面を例示する断面図である。
【図２８】図２８は、ＳＲＡＭセル１の製造工程を例示する平面図である。
【図２９】図２９は、ＳＲＡＭセル１の断面を例示する断面図である。
【図３０】図３０は、ＳＲＡＭセル１の断面を例示する断面図である。
【符号の説明】
【００６１】
１…ＳＲＡＭセル
１−１…第１ＳＲＡＭセル
１−２…第２ＳＲＡＭセル
２…フリップフロップ回路
３…アクセス制御回路
３−１…第１アクセストランジスタ
３−２…第２アクセストランジスタ
４…Ｐ型活性化領域
５…Ｎ型活性化領域
５−１…Ｎ＋領域
５−２…シリサイド
６…第１インバータゲート電極
７…第２インバータゲート電極
８…ワード線用ポリシリコン
８−１…ポリシリコン
８−２…シリサイド
９…Ｎウェル
１０…Ｐ型半導体基板
１１…配線
１２…配線
１３…サイドウォール
１４…サイドウォール
１５…接地コンタクト接続領域
１６…電源コンタクト接続領域
２１…基板
２２…Ｐ＋半導体領域
２３…第１素子分離領域
２４…第２素子分離領域
２５…第１レジスト層
２６…第１Ｐ＋領域
２７…第２レジスト層
２８…第１Ｎ＋領域
２９…酸化膜（酸化ケイ素）
３１…第３レジスト層
３２…第２Ｐ＋領域
３３…第４レジスト層
３４…第２Ｎ＋領域
１０１…ＳＲＡＭ装置
１０２…ＳＲＡＭセル
１０４…Ｎウェル
１０３…Ｐ型半導体基板
１０５…Ｎウェルコンタクト
１０６…基板コンタクト
１０７…フリップフロップ回路
１０８…スイッチトランジスタ
１１１…第１インバータ
１１２…第２インバータ
１１３…ＰチャネルＭＯＳＦＥＴ
１１４…ＮチャネルＭＯＳＦＥＴ
１１５…第１スイッチＮＭＯＳＦＥＴ
１１６…第２スイッチＮＭＯＳＦＥＴ
１１７…ワード線
１１８…ビット線
１１９…ビット線
１２１…電源電圧供給ノード
１２２…接地電圧供給ノード
１２３…第１抵抗
１２４…第２抵抗
１２５…ＰＭＯＳＦＥＴ
１２６…ＮＭＯＳＦＥＴ
１３１…接地電圧供給コンタクト
１３２…電源電圧供給コンタクト
２０２…ＳＴＩ
２０４…Ｐ型ウェル領域
２０５…Ｎ型ウェル領域
２０６…高濃度Ｐ型接地電位供給用領域
２０７…高濃度Ｎ型電源電位供給用領域
２１３…Ｎ＋型ソース／ドレイン領域
２１４…Ｐ＋型ソース／ドレイン領域
２１６…Ｃｏシリサイド層
２２０Ａ…コンタクト
２２０Ｂ…コンタクト
２２４Ａ…ＶＳＳ用埋め込み配線
２２４Ｂ…ＶＤＤ用埋め込み配線
３００…シリコン基板
３０１…Ｐウェル
３０２…Ｎウェル
３０３…素子分離領域（ＳＴＩ）
３０４…ゲート絶縁膜
３０５…ゲート電極
３０６…サイドウォール
３０７…シリサイド
３１０…Ｎ型ソース・ドレイン領域
３１１…Ｎ−拡散層
３１２…Ｎ＋拡散層
３２０…Ｐ型ソース・ドレイン領域
３３０…ＧＮＤコンタクト
３３１…Ｐ＋拡散層
ＶＣＣ…電源電圧
ＧＮＤ…接地電圧
【図１】
2009088391.tif 000003
【図２】
2009088391.tif 000004
【図３】
2009088391.tif 000005
【図４】
2009088391.tif 000006
【図５】
2009088391.tif 000007
【図６】
2009088391.tif 000008
【図７】
2009088391.tif 000009
【図８】
2009088391.tif 000010
【図９】
2009088391.tif 000011
【図１０】
2009088391.tif 000012
【図１１】
2009088391.tif 000013
【図１２】
2009088391.tif 000014
【図１３】
2009088391.tif 000015
【図１４】
2009088391.tif 000016
【図１５】
2009088391.tif 000017
【図１６】
2009088391.tif 000018
【図１７】
2009088391.tif 000019
【図１８】
2009088391.tif 000020
【図１９】
2009088391.tif 000021
【図２０】
2009088391.tif 000022
【図２１】
2009088391.tif 000023
【図２２】
2009088391.tif 000024
【図２３】
2009088391.tif 000025
【図２４】
2009088391.tif 000026
【図２５】
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【図２６】
2009088391.tif 000028
【図２７】
2009088391.tif 000029
【図２８】
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【図２９】
2009088391.tif 000031
【図３０】
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