(57)【要約】【課題】基板コンタクトセルのセルサイズを縮小化させることにより、ＳＲＡＭセルアレイのセル集積度を向上させる。【解決手段】第２のＳＲＡＭセル１０ｂは、第１のＳＲＡＭセル１０ａと長辺方向に沿って隣接すると共に、第１のＳＲＡＭセルに対し短辺方向に所定のズレ量だけずれて配置され、第３のＳＲＡＭセル１０ｃは、第１のＳＲＡＭセルと短辺方向に沿って隣接すると共に、第１のＳＲＡＭセルに対し長辺方向にずれることなく配置され、第４のＳＲＡＭセル１０ｄは、第２のＳＲＡＭセルと短辺方向に沿って隣接すると共に、第３のＳＲＡＭセルと長辺方向に沿って隣接するように配置され、第２の基板コンタクトセル１０ｆは、その一方の横辺位置が第１の基板コンタクトセル１０ｅの一方の横辺位置よりも所定のズレ量だけ内側に位置していると共に、その他方の横辺位置が第１の基板コンタクトセルの他方の横辺位置よりも所定のズレ量だけ内側に位置している。【選択図】図５
2009194190.tif 000002
【特許請求の範囲】
【請求項１】
ＳＲＡＭ単位を構成する第１，第２，第３，第４のＳＲＡＭセルと、
基板コンタクトセル単位を構成する第１，第２の基板コンタクトセルとを備え、
前記第１，第２，第３，第４のＳＲＡＭセルの各々は、互いに同じセルサイズを有し、
前記第２のＳＲＡＭセルは、前記第１のＳＲＡＭセルと長辺方向に沿って隣接すると共に、前記第１のＳＲＡＭセルに対し短辺方向に所定のズレ量だけずれて配置され、
前記第３のＳＲＡＭセルは、前記第１のＳＲＡＭセルと短辺方向に沿って隣接すると共に、前記第１のＳＲＡＭセルに対し長辺方向にずれることなく配置され、
前記第４のＳＲＡＭセルは、前記第２のＳＲＡＭセルと短辺方向に沿って隣接すると共に、前記第３のＳＲＡＭセルと長辺方向に沿って隣接するように配置され、
前記第１，第２の基板コンタクトセルの横幅は、前記第１，第２，第３，第４のＳＲＡＭセルの長辺方向の幅と同じであり、
前記第２の基板コンタクトセルの縦幅は、該第２の基板コンタクトセルと横方向に沿って隣接する前記第１の基板コンタクトセルの縦幅よりも小さく、
前記第２の基板コンタクトセルは、その一方の横辺位置が前記第１の基板コンタクトセルの一方の横辺位置よりも前記所定のズレ量だけ内側に位置していると共に、その他方の横辺位置が前記第１の基板コンタクトセルの他方の横辺位置よりも前記所定のズレ量だけ内側に位置していることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第４のＳＲＡＭセルは、前記第３のＳＲＡＭセルに対し短辺方向に前記所定のズレ量だけずれて配置されていることを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記ＳＲＡＭセル単位が短辺方向及び長辺方向に繰り返し連続して配列されてなる第１，第２のＳＲＡＭセル単位群と、
前記第１のＳＲＡＭセル単位群と前記第２のＳＲＡＭセル単位群との間に配置され、前記基板コンタクトセル単位が横方向に繰り返し連続して配列されてなる第１の基板コンタクトセル単位列とを含み、
前記第１のＳＲＡＭセル単位群と前記第２のＳＲＡＭセル単位群とは、互いに長辺方向にずれた状態で配置され、
前記第１の基板コンタクトセル単位列を構成する第１の基板コンタクトセルは、前記第１のＳＲＡＭセル単位群を構成する第３のＳＲＡＭセルと、前記第２のＳＲＡＭセル単位群を構成する第２のＳＲＡＭセルとの間に配置され、
前記第１の基板コンタクトセル単位列を構成する第２の基板コンタクトセルは、前記第１のＳＲＡＭセル単位群を構成する第４のＳＲＡＭセルと、前記第２のＳＲＡＭセル単位群を構成する第１のＳＲＡＭセルとの間に配置されていることを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記基板コンタクトセル単位が横方向に繰り返し連続して配列されてなる第２の基板コンタクトセル単位列とをさらに含み、
前記第１の基板コンタクトセル単位列と前記第２の基板コンタクトセル単位列との間に、前記第２のＳＲＡＭセル単位群が配置され、
前記第１の基板コンタクトセル単位列と前記第２の基板コンタクトセル単位列とは、互いに横方向にずれた状態で配置されていることを特徴とする半導体装置。
【請求項５】
請求項１〜４のうちいずれか１項に記載の半導体装置において、
前記第１，第２，第３，第４のＳＲＡＭセルの各々は、
短辺方向に伸びるＰ型ウェル領域中の活性領域パターンに形成されたＮ型ＭＩＳトランジスタと、
短辺方向に伸びるＮ型ウェル領域中の活性領域パターンに形成されたＰ型ＭＩＳトランジスタと、
前記Ｐ型ウェル領域中の活性領域パターンに形成されたアクセストランジスタとを備えていることを特徴とする半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記第２のＳＲＡＭセルにおけるＮ型ＭＩＳトランジスタ、Ｐ型ＭＩＳトランジスタ、及びアクセストランジスタの配置関係と、前記第１のＳＲＡＭセルにおけるＮ型ＭＩＳトランジスタ、Ｐ型ＭＩＳトランジスタ、及びアクセストランジスタの配置関係とは、互いに長辺方向の軸に対し対象関係にあり、
前記第３のＳＲＡＭセルにおけるＮ型ＭＩＳトランジスタ、Ｐ型ＭＩＳトランジスタ、及びアクセストランジスタの配置関係と、前記第１のＳＲＡＭセルにおけるＮ型ＭＩＳトランジスタ、Ｐ型ＭＩＳトランジスタ、及びアクセストランジスタの配置関係とは、互いに短辺方向の軸に対し対象関係にあり、
前記第４のＳＲＡＭセルにおけるＮ型ＭＩＳトランジスタ、Ｐ型ＭＩＳトランジスタ、及びアクセストランジスタの配置関係と、前記第２のＳＲＡＭセルにおけるＮ型ＭＩＳトランジスタ、Ｐ型ＭＩＳトランジスタ、及びアクセストランジスタの配置関係とは、互いに短辺方向の軸に対し対象関係にあることを特徴とする半導体装置。
【請求項７】
請求項５又は６に記載の半導体装置において、
前記第１のＳＲＡＭセルのアクセストランジスタと、前記第２のＳＲＡＭセルのアクセストランジスタとが共有するアクセスゲート配線パターンは、前記第１のＳＲＡＭセルのＰ型ウェル領域中の活性領域パターン上に形成され長辺方向に伸びる第１パターンと、前記第２のＳＲＡＭセルのＰ型ウェル領域中の活性領域パターン上に形成され長辺方向に伸びる第２パターンと、前記第１パターンと前記第２パターンとを接続する接続パターンとを含み、
前記第３のＳＲＡＭセルのアクセストランジスタと、前記第４のＳＲＡＭセルのアクセストランジスタとが共有するアクセスゲート配線パターンは、前記第３のＳＲＡＭセルのＰ型ウェル領域中の活性領域パターン上に形成され長辺方向に伸びる第３パターンと、前記第４のＳＲＡＭセルのＰ型ウェル領域中の活性領域パターン上に形成され長辺方向に伸びる第４パターンと、前記第３パターンと前記第４パターンとを接続する接続パターンとを含み、
前記第１パターンと前記第２パターンとは、互いに短辺方向に前記所定のズレ量だけずれて配置されていると共に、
前記第３パターンと前記第４パターンとは、互いに短辺方向に前記所定のズレ量だけずれて配置されていることを特徴とする半導体装置。
【請求項８】
請求項１〜７のうちいずれか１項に記載の半導体装置において、
前記第１，第２の基板コンタクトセルの各々は、
半導体基板中に形成されたＮ型基板コンタクト領域と、
前記半導体基板中に形成されたＰ型基板コンタクト領域部とを備えていることを特徴とする半導体装置。
【請求項９】
請求項８に記載の半導体装置において、
前記基板コンタクトセル単位のＰ型基板コンタクト領域は、前記第１の基板コンタクトセルのＰ型基板コンタクト領域部と、前記第２の基板コンタクトセルのＰ型基板コンタクト領域部とからなることを特徴とする半導体装置。
【請求項１０】
請求項９に記載の半導体装置において、
前記第２の基板コンタクトセルのＰ型基板コンタクト領域部の横幅は、前記第１の基板コンタクトセルのＰ型基板コンタクト領域部の横幅よりも小さく、
前記基板コンタクトセル単位のＰ型基板コンタクト領域は、前記第１の基板コンタクトセル寄りに位置していることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＲＡＭ型を有する半導体装置に関し、特にＳＲＡＭセル及び基板コンタクトセルのレイアウト手法に関するものである。
【背景技術】
【０００２】
ＳＲＡＭ型を有する半導体装置は大容量・高集積化の要求から微細化が加速している。ＳＲＡＭ型を有する半導体装置では、ウェル領域に電位を与えるために、基板コンタクト領域の配置されたセル（以下、「基板コンタクトセル」と称す）をＳＲＡＭセルアレイの中に配置する必要がある。そのため、ＳＲＡＭ型を有する半導体装置の微細化を実現するには、ＳＲＡＭセルの微細化の検討だけでなく基板コンタクトセルの微細化の検討も行う必要がある。
【０００３】
これまで、縦型ＳＲＡＭセルアレイを有する半導体装置では、ＳＲＡＭセルの微細化の検討だけでなく基板コンタクトセルの微細化の検討も行われてきた（例えば、特許文献１参照）。しかしながら、横型ＳＲＡＭセルアレイを有する半導体装置では、ＳＲＡＭセルの微細化については検討されているものの、基板コンタクトセルの微細化については検討されていない。
【０００４】
以下に、横型ＳＲＡＭセルアレイを有する従来の半導体装置について、図８(a) 〜(b) 、図９(a) 〜(b) 、図１０、図１１、及び図１２を参照しながら説明する。
【０００５】
従来の半導体装置は、主要な構成要素として、第１〜第２のＳＲＡＭセルと、第１〜第２の基板コンタクトセルとを備えている。
【０００６】
第１〜第２のＳＲＡＭセルの構成について、図８(a) 〜(b) を参照しながら説明する。図８(a) 〜(b) は、従来の半導体装置を構成する第１〜第２のＳＲＡＭセルの構成について示す平面図であり、具体的には、図８(a) は第１のＳＲＡＭセルについて示し、図８(b) は第２のＳＲＡＭセルについて示す。なお、図８(a) 〜(b) では、図面が煩雑になるのを避けるために、コンタクトホールの図示を省略している。
【０００７】
第１のＳＲＡＭセル８０ａ中には、図８(a) に示すように、短辺方向（縦方向）に伸びるＰ型ウェル領域中に形成された活性領域パターン８１と、短辺方向に伸びるＮ型ウェル領域中に形成された活性領域パターン８２と、活性領域８１，８２上に形成され長辺方向（横方向）に伸びるゲート配線パターン８４と、活性領域８１上に形成されたアクセスゲート配線パターン部８３とが形成されている。
【０００８】
このように、第１のＳＲＡＭセル８０ａは、短辺方向に伸びるＰ型ウェル領域中の活性領域パターン８１に形成されたＮ型ＭＩＳトランジスタ（ドライバトランジスタ）ＴｒＤと、短辺方向に伸びるＮ型ウェル領域中の活性領域パターン８２に形成されたＰ型ＭＩＳトランジスタ（ロードトランジスタ）ＴｒＬと、活性領域パターン８１に形成されたアクセストランジスタＴｒＡとを備えている。
【０００９】
第２のＳＲＡＭセル８０ｂは、図８(b) に示すように、第１のＳＲＡＭセル８０ａと同様の構成要素を有している。但し、第２のＳＲＡＭセル８０ｂにおける各トランジスタＴｒＤ，ＴｒＬ，ＴｒＡの配置関係は、第１のＳＲＡＭセル８０ａにおける各トランジスタＴｒＤ，ＴｒＬ，ＴｒＡの配置関係と、短辺方向の軸（縦軸）に対し対象関係にある。
【００１０】
第２のＳＲＡＭセル８０ｂにおいて、そのセル幅は（ここで、「セル幅」とは長辺方向の幅に相当する）は、第１のＳＲＡＭセル８０ａのセル幅と等しく、そのセル長さ（ここで、「セル長さ」とは短辺方向の幅に相当する）は、第１のＳＲＡＭセルの８０ａのセル長さと等しい。
【００１１】
第１，第２の基板コンタクトセルの構成について、図９(a) 〜(b) を参照しながら説明する。図９(a) 〜(b) は、従来の半導体装置を構成する第１，第２の基板コンタクトセルの構成について示す平面図であり、具体的には、図９(a) は第１の基板コンタクトセルについて示し、図９(b) は第２の基板コンタクトセルについて示す。
【００１２】
第１の基板コンタクトセル８０ｃは、図９(a) に示すように、Ｐ型ウェル領域中に形成されたダミー活性領域パターン８１ａ，８１ｂと、Ｎ型ウェル領域中に形成されたダミー活性領域パターン８２ａと、ダミー活性領域パターン８１ａ，８２ａ上に形成され横方向に伸びるダミーゲート配線パターン８４ａと、ダミー活性領域パターン８１ｂ上に形成されたダミーゲート配線パターン部８３ａと、Ｐ型活性領域からなるＰ型基板コンタクト領域部８６と、Ｎ型活性領域からなるＮ型基板コンタクト領域８５と領域８５ａとを含むＮウェル用活性領域８５Ｘとを備えている。
【００１３】
第１の基板コンタクトセル８０ｃにおいて、そのセル幅（ここで、「セル幅」とは横幅に相当する）は、第１，第２のＳＲＡＭセル８０ａ，８０ｂのセル幅と等しく、そのセル長さ（ここで、「セル長さ」とは縦幅に相当する）は、第１，第２のＳＲＡＭセル８０ａ，８０ｂのセル長さの２倍程度である。
【００１４】
第２の基板コンタクトセル８０ｄは、図９(b) に示すように、第１の基板コンタクトセル８０ｃと同様の構成要素を有している。但し、第２の基板コンタクトセル８０ｄにおける各ダミー活性領域パターン８１ａ，８１ｂ，８２ａ、ダミーゲート配線パターン８４ａ、及びダミーゲート配線パターン部８３ａの配置関係は、第１の基板コンタクトセル８０ｃにおける各ダミー活性領域パターン８１ａ，８１ｂ，８２ａ、ダミーゲート配線パターン８４ａ、及びダミーゲート配線パターン部８３ａの配置関係と、縦軸に対し対象関係にある。
【００１５】
第２の基板コンタクトセル８０ｄにおいて、そのセル幅は第１の基板コンタクトセル８０ｃのセル幅と等しく、そのセル長さは第１の基板コンタクトセル８０ｃのセル長さと等しい。
【００１６】
このように、従来の半導体装置は、第１，第２のＳＲＡＭセル８０ａ，８０ｂと、第１，第２の基板コンタクトセル８０ｃ，８０ｄとを備えている。そして、従来の半導体装置は、第１，第２のＳＲＡＭセル８０ａ，８０ｂからなるＳＲＡＭセル単位と、第１，第２の基板コンタクトセル８０ｃ，８０ｄからなる基板コンタクトセル単位とが配列された半導体装置である。
【００１７】
ＳＲＡＭセル単位について、図１０を参照しながら説明する。図１０は、従来の半導体装置のＳＲＡＭセル単位を構成する第１，第２のＳＲＡＭセルの配置関係について示す平面図である。
【００１８】
ＳＲＡＭセル単位は、図１０に示すように、図中の左上側に図示された第１のＳＲＡＭセル８０ａと、図中の右上側に図示された第２のＳＲＡＭセル８０ｂと、図中の左下側に図示された第２のＳＲＡＭセル８０ｂと、図中の右下側に図示された第１のＳＲＡＭセル８０ａとからなる。
【００１９】
図１０に示すように、第１のＳＲＡＭセル８０ａのアクセストランジスタＴｒＡと第２のＳＲＡＭセル８０ｂのアクセストランジスタＴｒＡとが共有するアクセスゲート配線パターン８３Ｘは、第１のＳＲＡＭセル８０ａのアクセスゲート配線パターン部８３と、第２のＳＲＡＭセル８０ｂのアクセスゲート配線パターン部８３とからなる。
【００２０】
基板コンタクトセル単位について、図１１を参照しながら説明する。図１１は、従来の半導体装置の基板コンタクトセル単位を構成する第１，第２の基板コンタクトセルの配置関係について示す平面図である。
【００２１】
基板コンタクトセル単位は、図１１に示すように、第１の基板コンタクトセル８０ｃと、第１の基板コンタクトセル８０ｃと横方向に沿って隣接する第２の基板コンタクトセル８０ｄとからなる。
【００２２】
図１１に示すように、Ｐ型基板コンタクト領域８６Ｘは、第１の基板コンタクトセル８０ｃのＰ型基板コンタクト領域部８６と、第２の基板コンタクトセル８０ｄのＰ型基板コンタクト領域部８６とからなる。また、ダミーゲート配線パターン８３ｘは、第１の基板コンタクトセル８０ｃのダミーゲート配線パターン部８３ａと、第２の基板コンタクトセル８０ｄのダミーゲート配線パターン部８３ａとからなる。
【００２３】
なお、図１１には、基板コンタクトセル単位の他に、基板コンタクトセル単位の上側に第２，第１のＳＲＡＭセル８０ｂ，８０ａが図示され、基板コンタクトセル単位の左下側に第２のＳＲＡＭセル８０ｂが図示され、基板コンタクトセル単位の右下側に第１のＳＲＡＭセル８０ａが図示されている。但し、上側に図示された第２，第１のＳＲＡＭセル８０ｂ，８０ａが含まれるＳＲＡＭセル単位と、左下側に図示された第２のＳＲＡＭセル８０ｂが含まれるＳＲＡＭセル単位と、右下側に図示された第１のＳＲＡＭセル８０ａが含まれるＳＲＡＭセル単位とはそれぞれ異なる。
【００２４】
このように、第１の基板コンタクトセル８０ｃは、第２のＳＲＡＭセル８０ｂ間に挟まれるように配置され、第２の基板コンタクトセル８０ｄは、第１のＳＲＡＭセル８０ａ間に挟まれるように配置される。
【００２５】
以下に、従来の半導体装置が有するＳＲＡＭセルアレイの構成について、図１２を参照しながら説明する。図１２は、従来の半導体装置が有するＳＲＡＭセルアレイの構成について示す平面図である。
【００２６】
従来の半導体装置が有するＳＲＡＭセルアレイは、図１２に示すように、ＳＲＡＭセル単位（図１０参照）が短辺方向（縦方向）及び長辺方向（横方向）に繰り返し連続して配列された第１〜第３のＳＲＡＭセル単位群８７Ａ〜８７Ｃと、基板コンタクトセル単位（図１１参照）が横方向に繰り返し連続して配列された第１〜第２の基板コンタクトセル単位列８８Ａ〜８８Ｂとを含む。このように、ＳＲＡＭセルアレイの中に、第１の基板コンタクトセル単位列８８Ａと第２の基板コンタクトセル単位列８８Ｂとが互いに一定の間隔を空けて配置されている。
【００２７】
第１，第３のＳＲＡＭセル単位群８７Ａ，８７Ｃと第２のＳＲＡＭセル単位群８７Ｂとは、互いに横方向（長辺方向）にセル幅分だけずれた状態で配置されている。また、第１の基板コンタクトセル単位列８８Ａと第２の基板コンタクトセル単位列８８Ｂとは、互いに横方向にセル幅分たけずれた状態で配置されている。
【００２８】
第１の基板コンタクトセル単位列８８Ａと第２の基板コンタクトセル単位列８８Ｂとの間に配置される第２のＳＲＡＭセル単位群８７Ｂにおいて、縦方向に繰り返し連続して配列されるＳＲＡＭセルの個数は、例えば２n（通常ｎは４〜６）個である。
【特許文献１】特開２００３−１７４１０５号公報
【発明の開示】
【発明が解決しようとする課題】
【００２９】
しかしながら、従来の半導体装置では、以下に示す問題がある。
【００３０】
従来のＳＲＡＭセルアレイを有する半導体装置では、図１２に示すように、第１のＳＲＡＭセル単位群８７Ａと第２のＳＲＡＭセル単位群８７Ｂとの間には、第１の基板コンタクトセル単位列８８Ａが配置され、第２のＳＲＡＭセル単位群８７Ｂと第３のＳＲＡＭセル単位群８７Ｃとの間には、第２の基板コンタクトセル単位列８８Ｂが配置されている。このため、第１，第２のＳＲＡＭセル８０ａ，８０ｂのセルサイズの縮小化によって、第１〜第３のＳＲＡＭセル単位群８７Ａ〜８７Ｃの面積の縮小化が図れても、第１，第２の基板コンタクトセル８０ｃ，８０ｄの縦幅を縮小化させることができないため、第１，第２の基板コンタクトセル単位列８８Ａ，８８Ｂの面積の縮小化を充分に図ることができず、ＳＲＡＭセルアレイのセル集積度を向上させることができない。
【００３１】
前記に鑑み、本発明の目的は、ＳＲＡＭセルアレイを有する半導体装置において、基板コンタクトセルのセルサイズを縮小化させることにより、ＳＲＡＭセルアレイのセル集積度を向上させることである。
【課題を解決するための手段】
【００３２】
前記の目的を達成するために、本発明に係る半導体装置は、ＳＲＡＭ単位を構成する第１，第２，第３，第４のＳＲＡＭセルと、基板コンタクトセル単位を構成する第１，第２の基板コンタクトセルとを備え、第１，第２，第３，第４のＳＲＡＭセルの各々は、互いに同じセルサイズを有し、第２のＳＲＡＭセルは、第１のＳＲＡＭセルと長辺方向に沿って隣接すると共に、第１のＳＲＡＭセルに対し短辺方向に所定のズレ量だけずれて配置され、第３のＳＲＡＭセルは、第１のＳＲＡＭセルと短辺方向に沿って隣接すると共に、第１のＳＲＡＭセルに対し長辺方向にずれることなく配置され、第４のＳＲＡＭセルは、第２のＳＲＡＭセルと短辺方向に沿って隣接すると共に、第３のＳＲＡＭセルと長辺方向に沿って隣接するように配置され、第１，第２の基板コンタクトセルの横幅は、第１，第２，第３，第４のＳＲＡＭセルの長辺方向の幅と同じであり、第２の基板コンタクトセルの縦幅は、該第２の基板コンタクトセルと横方向に沿って隣接する第１の基板コンタクトセルの縦幅よりも小さく、第２の基板コンタクトセルは、その一方の横辺位置が第１の基板コンタクトセルの一方の横辺位置よりも所定のズレ量だけ内側に位置していると共に、その他方の横辺位置が第１の基板コンタクトセルの他方の横辺位置よりも所定のズレ量だけ内側に位置していることを特徴とする。
【００３３】
本発明に係る半導体装置によると、第１のＳＲＡＭセルと第２のＳＲＡＭセルとを、互いに短辺方向に所定のズレ量だけずらして配置することにより、第２の基板コンタクトセルの一方の横辺位置を、第１の基板コンタクトセルの一方の横辺位置よりも所定のズレ量だけ内側に位置させると共に、第２の基板コンタクトセルの他方の横辺位置を、第１の基板コンタクトセルの他方の横辺位置よりも所定のズレ量だけ内側に位置させて、第２の基板コンタクトセルの縦幅を、第１の基板コンタクトセルの縦幅よりも所定のズレ量の２倍分だけ小さくすることができる。そのため、第２の基板コンタクトセルの面積を第１の基板コンタクトセルの面積よりも小さくすることができるので、ＳＲＡＭセルアレイ全体の面積を縮小化して、ＳＲＡＭセルアレイのセル集積度を向上させることができる。
【００３４】
本発明に係る半導体装置において、第４のＳＲＡＭセルは、第３のＳＲＡＭセルに対し短辺方向に所定のズレ量だけずれて配置されていることが好ましい。
【００３５】
本発明に係る半導体装置において、ＳＲＡＭセル単位が短辺方向及び長辺方向に繰り返し連続して配列されてなる第１，第２のＳＲＡＭセル単位群と、第１のＳＲＡＭセル単位群と第２のＳＲＡＭセル単位群との間に配置され、基板コンタクトセル単位が横方向に繰り返し連続して配列されてなる第１の基板コンタクトセル単位列とを含み、第１のＳＲＡＭセル単位群と第２のＳＲＡＭセル単位群とは、互いに長辺方向にずれた状態で配置され、第１の基板コンタクトセル単位列を構成する第１の基板コンタクトセルは、第１のＳＲＡＭセル単位群を構成する第３のＳＲＡＭセルと、第２のＳＲＡＭセル単位群を構成する第２のＳＲＡＭセルとの間に配置され、第１の基板コンタクトセル単位列を構成する第２の基板コンタクトセルは、第１のＳＲＡＭセル単位群を構成する第４のＳＲＡＭセルと、第２のＳＲＡＭセル単位群を構成する第１のＳＲＡＭセルとの間に配置されていることが好ましい。
【００３６】
本発明に係る半導体装置において、基板コンタクトセル単位が横方向に繰り返し連続して配列されてなる第２の基板コンタクトセル単位列とをさらに含み、第１の基板コンタクトセル単位列と第２の基板コンタクトセル単位列との間に、第２のＳＲＡＭセル単位群が配置され、第１の基板コンタクトセル単位列と第２の基板コンタクトセル単位列とは、互いに横方向にずれた状態で配置されていることが好ましい。
【００３７】
本発明に係る半導体装置において、第１，第２，第３，第４のＳＲＡＭセルの各々は、短辺方向に伸びるＰ型ウェル領域中の活性領域パターンに形成されたＮ型ＭＩＳトランジスタと、短辺方向に伸びるＮ型ウェル領域中の活性領域パターンに形成されたＰ型ＭＩＳトランジスタと、Ｐ型ウェル領域中の活性領域パターンに形成されたアクセストランジスタとを備えていることが好ましい。
【００３８】
本発明に係る半導体装置において、第２のＳＲＡＭセルにおけるＮ型ＭＩＳトランジスタ、Ｐ型ＭＩＳトランジスタ、及びアクセストランジスタの配置関係と、第１のＳＲＡＭセルにおけるＮ型ＭＩＳトランジスタ、Ｐ型ＭＩＳトランジスタ、及びアクセストランジスタの配置関係とは、互いに長辺方向の軸に対し対象関係にあり、第３のＳＲＡＭセルにおけるＮ型ＭＩＳトランジスタ、Ｐ型ＭＩＳトランジスタ、及びアクセストランジスタの配置関係と、第１のＳＲＡＭセルにおけるＮ型ＭＩＳトランジスタ、Ｐ型ＭＩＳトランジスタ、及びアクセストランジスタの配置関係とは、互いに短辺方向の軸に対し対象関係にあり、第４のＳＲＡＭセルにおけるＮ型ＭＩＳトランジスタ、Ｐ型ＭＩＳトランジスタ、及びアクセストランジスタの配置関係と、第２のＳＲＡＭセルにおけるＮ型ＭＩＳトランジスタ、Ｐ型ＭＩＳトランジスタ、及びアクセストランジスタの配置関係とは、互いに短辺方向の軸に対し対象関係にあることが好ましい。
【００３９】
本発明に係る半導体装置において、第１のＳＲＡＭセルのアクセストランジスタと、第２のＳＲＡＭセルのアクセストランジスタとが共有するアクセスゲート配線パターンは、第１のＳＲＡＭセルのＰ型ウェル領域中の活性領域パターン上に形成され長辺方向に伸びる第１パターンと、第２のＳＲＡＭセルのＰ型ウェル領域中の活性領域パターン上に形成され長辺方向に伸びる第２パターンと、第１パターンと第２パターンとを接続する接続パターンとを含み、第３のＳＲＡＭセルのアクセストランジスタと、第４のＳＲＡＭセルのアクセストランジスタとが共有するアクセスゲート配線パターンは、第３のＳＲＡＭセルのＰ型ウェル領域中の活性領域パターン上に形成され長辺方向に伸びる第３パターンと、第４のＳＲＡＭセルのＰ型ウェル領域中の活性領域パターン上に形成され長辺方向に伸びる第４パターンと、第３パターンと第４パターンとを接続する接続パターンとを含み、第１パターンと第２パターンとは、互いに短辺方向に所定のズレ量だけずれて配置されていると共に、第３パターンと第４パターンとは、互いに短辺方向に所定のズレ量だけずれて配置されていることが好ましい。
【００４０】
本発明に係る半導体装置において、第１，第２の基板コンタクトセルの各々は、半導体基板中に形成されたＮ型基板コンタクト領域と、半導体基板中に形成されたＰ型基板コンタクト領域部とを備えていることが好ましい。
【００４１】
本発明に係る半導体装置において、基板コンタクトセル単位のＰ型基板コンタクト領域は、第１の基板コンタクトセルのＰ型基板コンタクト領域部と、第２の基板コンタクトセルのＰ型基板コンタクト領域部とからなることが好ましい。
【００４２】
本発明に係る半導体装置において、第２の基板コンタクトセルのＰ型基板コンタクト領域部の横幅は、第１の基板コンタクトセルのＰ型基板コンタクト領域部の横幅よりも小さく、基板コンタクトセル単位のＰ型基板コンタクト領域は、第１の基板コンタクトセル寄りに位置していることが好ましい。
【発明の効果】
【００４３】
本発明によれば、第１のＳＲＡＭセルと第２のＳＲＡＭセルとを、互いに短辺方向に所定のズレ量だけずらして配置することにより、第２の基板コンタクトセルの縦幅（セル長さ）を、第１の基板コンタクトセルの縦幅よりも所定のズレ量の２倍分だけ小さくすることができるため、ＳＲＡＭセルアレイ全体の面積を縮小化して、ＳＲＡＭセルアレイのセル集積度を向上させることができる。
【発明を実施するための最良の形態】
【００４４】
以下に、本発明の一実施形態について図面を参照しながら説明する。
【００４５】
以下に、本発明の一実施形態に係る半導体装置について、図１(a) 〜(d) 、図２(a) 〜(b) 、図３、図４、及び図５を参照しながら説明する。
【００４６】
本実施形態に係る半導体装置は、主要な構成要素として、第１〜第４のＳＲＡＭセルと、第１〜第２の基板コンタクトセルとを備えている。
【００４７】
第１〜第４のＳＲＡＭセルの構成について、図１(a) 〜(d) を参照しながら説明する。図１(a) 〜(d) は、本発明の一実施形態に係る半導体装置を構成する第１〜第４のＳＲＡＭセルの構成について示す平面図であり、具体的には、図１(a) は第１のＳＲＡＭセルについて示し、図１(b) は第２のＳＲＡＭセルについて示し、図１(c) は第３のＳＲＡＭセルについて示し、図１(d) は第４のＳＲＡＭセルについて示す。なお、本実施形態における図１(a) 〜(d) では、図面が煩雑になるのを避けるために、コンタクトホールの図示を省略している。また、第１〜第４のＳＲＡＭセルを構成する各トランジスタ等については各ＳＲＡＭセル内での配置を規定するに留まり、その具体的なサイズについては、本発明を実施する上で直接関係がないため規定しない。
【００４８】
−第１のＳＲＡＭセル−
第１のＳＲＡＭセル１０ａ中には、図１(a) に示すように、短辺方向（縦方向）に伸びるＰ型ウェル領域中に形成された活性領域パターン１１と、短辺方向に伸びるＮ型ウェル領域中に形成された活性領域パターン１２と、活性領域１１，１２上に形成され長辺方向（横方向）に伸びるゲート配線パターン１４と、活性領域１１上に形成されたアクセスゲート配線パターン部１３Ａ，１３Ｂとが形成されている。なお、言うまでもないが、Ｐ型ウェル領域及びＮ型ウェル領域の各々は、半導体基板中に形成されている。そして、活性領域パターン１１及び活性領域パターン１２の各々は、半導体基板の上部に形成された素子分離領域により区画されている。
【００４９】
ここで、アクセスゲート配線パターン部１３Ａは、長辺方向に伸びるパターン（第１パターン）１３ａ１と、その右端に連接し左上から右下に向かって伸びる接続パターン１３ａ２とを含む。またアクセスゲート配線パターン部１３Ｂは、長辺方向に伸びるパターン１３ｂ１と、その左端に連接し右上から左下に向かって伸びる接続パターン１３ｂ２とを含む。
【００５０】
このように、第１のＳＲＡＭセル１０ａは、短辺方向に伸びるＰ型ウェル領域中の活性領域パターン１１に形成されたＮ型ＭＩＳトランジスタ（ドライバトランジスタ）ＴｒＤと、短辺方向に伸びるＮ型ウェル領域中の活性領域パターン１２に形成されたＰ型ＭＩＳトランジスタ（ロードトランジスタ）ＴｒＬと、活性領域パターン１１に形成されたアクセストランジスタＴｒＡとを備えている。そして、図１(a) に示すように、Ｎ型ＭＩＳトランジスタＴｒＤとＰ型ＭＩＳトランジスタＴｒＬとが共有するゲート配線パターン１４の形状は、直線状である。
【００５１】
−第２のＳＲＡＭセル−
第２のＳＲＡＭセル１０ｂは、第１のＳＲＡＭセル１０ａと同様に、図１(b) に示すように、短辺方向に伸びるＰ型ウェル領域中の活性領域パターン１１に形成されたＮ型ＭＩＳトランジスタＴｒＤと、短辺方向に伸びるＮ型ウェル領域中の活性領域パターン１２に形成されたＰ型ＭＩＳトランジスタＴｒＬと、活性領域パターン１１に形成されたアクセストランジスタＴｒＡとを備えている。但し、第２のＳＲＡＭセル１０ｂにおける各トランジスタＴｒＤ，ＴｒＬ，ＴｒＡの配置関係は、第１のＳＲＡＭセル１０ａにおける各トランジスタＴｒＤ，ＴｒＬ，ＴｒＡの配置関係と、長辺方向の軸（横軸）に対し対象関係にある。
【００５２】
ここで、アクセスゲート配線パターン部１３Ｃは、長辺方向に伸びるパターン（第２パターン）１３ｃ１と、その左端に連接し右下から左上に向かって伸びる接続パターン１３ｃ２とを含む。またアクセスゲート配線パターン部１３Ｄは、長辺方向に伸びるパターン１３ｄ１と、その右端に連接し左下から右上に向かって伸びる接続パターン１３ｄ２とを含む。
【００５３】
−第３のＳＲＡＭセル−
第３のＳＲＡＭセル１０ｃは、第１，第２のＳＲＡＭセル１０ａ，１０ｂと同様に、図１(c) に示すように、短辺方向に伸びるＰ型ウェル領域中の活性領域パターン１１に形成されたＮ型ＭＩＳトランジスタＴｒＤと、短辺方向に伸びるＮ型ウェル領域中の活性領域パターン１２に形成されたＰ型ＭＩＳトランジスタＴｒＬと、活性領域パターン１１に形成されたアクセストランジスタＴｒＡとを備えている。但し、第３のＳＲＡＭセル１０ｃにおける各トランジスタＴｒＤ，ＴｒＬ，ＴｒＡの配置関係は、第１のＳＲＡＭセル１０ａにおける各トランジスタＴｒＤ，ＴｒＬ，ＴｒＡの配置関係と、短辺方向の軸（縦軸）に対し対象関係にある。
【００５４】
ここで、アクセスゲート配線パターン部１３Ｅは、長辺方向に伸びるパターン（第３パターン）１３ｅ１と、その右端に連接し左上から右下に向かって伸びる接続パターン１３ｅ２とを含む。またアクセスゲート配線パターン部１３Ｆは、長辺方向に伸びるパターン１３ｆ１と、その左端に連接し右上から左下に向かって伸びる接続パターン１３ｆ２とを含む。
【００５５】
−第４のＳＲＡＭセル−
第４のＳＲＡＭセル１０ｄは、第１，第２，第３のＳＲＡＭセル１０ａ，１０ｂ，１０ｃと同様に、図１(d) に示すように、短辺方向に伸びるＰ型ウェル領域中の活性領域パターン１１に形成されたＮ型ＭＩＳトランジスタＴｒＤと、短辺方向に伸びるＮ型ウェル領域中の活性領域パターン１２に形成されたＰ型ＭＩＳトランジスタＴｒＬと、活性領域パターン１１に形成されたアクセストランジスタＴｒＡとを備えている。但し、第４のＳＲＡＭセル１０ｄにおける各トランジスタＴｒＤ，ＴｒＬ，ＴｒＡの配置関係は、第２のＳＲＡＭセル１０ｂにおける各トランジスタＴｒＤ，ＴｒＬ，ＴｒＡの配置関係と、短辺方向の軸に対し対象関係にある（言い換えれば、第３のＳＲＡＭセル１０ｃにおける各トランジスタＴｒＤ，ＴｒＬ，ＴｒＡの配置関係と、長辺方向の軸に対し対象関係にある）。
【００５６】
ここで、アクセスゲート配線パターン部１３Ｇは、長辺方向に伸びるパターン（第４パターン）１３ｇ１と、その左端に連接し右下から左上に向かって伸びる接続パターン１３ｇ２とを含む。またアクセスゲート配線パターン部１３Ｈは、長辺方向に伸びるパターン１３ｈ１と、その右端に連接し左下から右上に向かって伸びる接続パターン１３ｈ２とを含む。
【００５７】
以上のように、第１〜第４のＳＲＡＭセル１０ａ〜１０ｄの各々は、Ｎ型ＭＩＳトランジスタＴｒＤと、Ｐ型ＭＩＳトランジスタＴｒＬと、アクセストランジスタＴｒＡとを備えている。そして、第１〜第４のＳＲＡＭセル１０ａ〜１０ｄの各々は、互いに同じセル幅（ここで、「セル幅」とは、長辺方向（横方向）の幅に相当する）を有し、互いに同じセル長さ（ここで、「セル長さ」とは、短辺方向（縦方向）の幅に相当する）を有しており、互いに同じセルサイズを有している。また、第１〜第４のＳＲＡＭセル１０ａ〜１０ｄの活性領域パターン１１の長辺方向（ゲート幅方向）の幅は、第１〜第４のＳＲＡＭセル１０ａ〜１０ｄの活性領域パターン１２の長辺方向（ゲート幅方向）の幅よりも広く、例えば２倍程度広い。
【００５８】
第１，第２の基板コンタクトセルの構成について、図２(a) 〜(b) を参照しながら説明する。図２(a) 〜(b) は、本発明の一実施形態に係る半導体装置を構成する第１〜第２の基板コンタクトセルの構成について示す平面図であり、具体的には、図２(a) は第１の基板コンタクトセルについて示し、図２(b) は第２の基板コンタクトセルについて示す。なお、本実施形態における図２(a) 〜(b) では、図面が煩雑になるのを避けるために、コンタクトホールの図示を省略している。また、本実施形態では、第１〜第２の基板コンタクトセルを構成する各基板コンタクト領域等については、各基板コンタクトセル内での配置を規定するに留まり、その具体的なサイズについては、本発明を実施する上で直接関係がないため規定しない。
【００５９】
−第１の基板コンタクトセル−
第１の基板コンタクトセル１０ｅは、図２(a) に示すように、Ｐ型ウェル領域中に形成されたダミー活性領域パターン１１ａ，１１ｂと、Ｎ型ウェル領域中に形成されたダミー活性領域パターン１２ａと、ダミー活性領域パターン１１ａ，１２ａ上に形成され横方向に伸びるダミーゲート配線パターン１４ａと、ダミー活性領域パターン１１ｂ上に形成されたダミーゲート配線パターン部１３Ｉ，１３Ｊと、Ｐ型活性領域からなるＰ型基板コンタクト領域部１６ａと、Ｎ型活性領域からなるＮ型基板コンタクト領域１５と領域１５ａとを含むＮウェル用活性領域１５Ｘとを備えている。なお、言うまでもないが、Ｐ型ウェル領域及びＮ型ウェル領域の各々は、半導体基板中に形成されている。そして、ダミー活性領域パターン１１ａ，１１ｂ、ダミー活性領域パターン１２ａ、Ｐ型基板コンタクト領域部１６ａ、及びＮウェル用活性領域１５Ｘの各々は、半導体基板の上部に形成された素子分離領域により区画されている。
【００６０】
ここで、ダミーゲート配線パターン部１３Ｉは、横方向に伸びるダミーパターン１３ｉ１と、その右端に連接し左上から右下に向かって伸びる接続ダミーパターン１３ｉ２とを含む。またダミーゲート配線パターン部１３Ｊは、横方向に伸びるダミーパターン１３ｊ１と、その左端に連接し右下から左上に向かって伸びる接続ダミーパターン１３ｊ２とを含む。
【００６１】
第１の基板コンタクトセル１０ｅにおいて、そのセル幅（ここで、「セル幅」とは横幅に相当する）は、第１〜第４のＳＲＡＭセル１０ａ〜１０ｄのセル幅と等しく、そのセル長さ（ここで、「セル長さ」とは縦幅に相当する）は、第１〜第４のＳＲＡＭセル１０ａ〜１０ｄのセル長さの２倍程度である。
【００６２】
−第２の基板コンタクトセル−
第２の基板コンタクトセル１０ｆは、図２(b) に示すように、Ｐ型ウェル領域中に形成されたダミー活性領域パターン１１ｃ，１１ｄと、Ｎ型ウェル領域中に形成されたダミー活性領域パターン１２ｂと、ダミー活性領域パターン１１ｃ，１２ｂ上に形成され横方向に伸びるダミーゲート配線パターン１４ａと、ダミー活性領域パターン１１ｄ上に形成されたダミーゲート配線パターン部１３Ｋ，１３Ｌと、Ｐ型活性領域からなるＰ型基板コンタクト領域部１６ｂと、Ｎ型活性領域からなるＮ型基板コンタクト領域１５と領域１５ｂとを含むＮウェル用活性領域１５Ｙとを備えている。
【００６３】
ここで、ダミーゲート配線パターン部１３Ｋは、横方向に伸びるダミーパターン１３ｋ１と、その左端に連接し右下から左上に向かって伸びる接続ダミーパターン１３ｋ２とを含む。またダミーゲート配線パターン部１３Ｌは、横方向に伸びるダミーパターン１３ｌ１と、その右端に連接し左上から右下に向かって伸びる接続ダミーパターン１３ｌ２とを含む。
【００６４】
第２の基板コンタクトセル１０ｆにおいて、そのセル幅は第１の基板コンタクトセル１０ｅのセル幅と等しく、そのセル長さは第１の基板コンタクトセル１０ｅのセル長さよりも短い。
【００６５】
以上のように、本実施形態に係る半導体装置は、第１〜第４のＳＲＡＭセル１０ａ〜１０ｄと、第１〜第２の基板コンタクトセル１０ｅ〜１０ｆとを備えている。そして、本実施形態に係る半導体装置は、第１〜第４のＳＲＡＭセル１０ａ〜１０ｄからなるＳＲＡＭセル単位と、第１〜第２の基板コンタクトセル１０ｅ〜１０ｆからなる基板コンタクトセル単位とが配列された半導体装置である。
【００６６】
＜ＳＲＡＭセル単位＞
ＳＲＡＭセル単位について、図３を参照しながら説明する。図３は、本発明の一実施形態に係る半導体装置のＳＲＡＭセル単位を構成する第１〜第４のＳＲＡＭセルの配置関係について示す平面図である。なお、本実施形態では、第１〜第４のＳＲＡＭセルについては、ＳＲＡＭセル単位内での配置を規定するに留まり、その具体的なサイズについては、本発明を実施する上で直接関係がないため規定しない。
【００６７】
ＳＲＡＭセル単位は、図３に示すように、図中の左上に図示された第１のＳＲＡＭセル１０ａと、図中の右上に図示された第２のＳＲＡＭセル１０ｂと、図中の左下に図示された第３のＳＲＡＭセル１０ｃと、図中の右下に図示された第４のＳＲＡＭセル１０ｄとからなる。
【００６８】
第２のＳＲＡＭセル１０ｂは、第１のＳＲＡＭセル１０ａと長辺方向に沿って隣接すると共に、第１のＳＲＡＭセル１０ａに対し短辺方向に所定のズレ量Ｄだけずれて配置されている。
【００６９】
第３のＳＲＡＭセル１０ｃは、第１のＳＲＡＭセル１０ａと短辺方向に沿って隣接すると共に、第１のＳＲＡＭセル１０ａに対し長辺方向にずれることなく配置されている。
【００７０】
第４のＳＲＡＭセル１０ｄは、第２のＳＲＡＭセル１０ｂと短辺方向に沿って隣接すると共に、第３のＳＲＡＭセル１０ｃと長辺方向に沿って隣接するように配置されている。そして、第４のＳＲＡＭセル１０ｄは、第２のＳＲＡＭセル１０ｂに対し長辺方向にずれることなく配置されている一方、第３のＳＲＡＭセル１０ｃに対し短辺方向に所定のズレ量Ｄだけずれて配置されている。
【００７１】
詳細には、第２のＳＲＡＭセル１０ｂは、その長辺（詳細には上側に図示された長辺）位置が、第１のＳＲＡＭセル１０ａの長辺（詳細には上側に図示された長辺）位置よりも所定のズレ量Ｄだけ内側に位置している。言い換えれば、第４のＳＲＡＭセル１０ｄは、その長辺（詳細には下側に図示された長辺）位置が、第３のＳＲＡＭセル１０ｃの長辺（詳細には下側に図示された長辺）位置よりも所定のズレ量Ｄだけ外側に位置している。
【００７２】
図３に示すように、第１のＳＲＡＭセル１０ａのゲート配線パターン１４と、第２のＳＲＡＭセル１０ｂのゲート配線パターン１４とは、互いに短辺方向に所定のズレ量Ｄだけずれて配置されている。また第３のＳＲＡＭセル１０ｃのゲート配線パターン１４と、第４のＳＲＡＭセル１０ｄのゲート配線パターン１４とは、互いに短辺方向に所定のズレ量Ｄだけずれて配置されている。
【００７３】
図３に示すように、第１のＳＲＡＭセル１０ａのアクセストランジスタＴｒＡと第２のＳＲＡＭセル１０ｂのアクセストランジスタＴｒＡとが共有するアクセスゲート配線パターン１３Ｗは、第１のＳＲＡＭセル１０ａのアクセスゲート配線パターン部１３Ａと、第２のＳＲＡＭセル１０ｂのアクセスゲート配線パターン部１３Ｃとからなる。言い換えれば、アクセスゲート配線パターン１３Ｗは、第１のＳＲＡＭセル１０ａのパターン（第１パターン）１３ａ１と、第２のＳＲＡＭセル１０ｂのパターン（第２パターン）１３ｃ１と、パターン１３ａ１とパターン１３ｃ１とを接続する接続パターン１３ａ２，１３ｃ２とからなる。パターン１３ａ１とパターン１３ｃ１とは、互いに短辺方向に所定のズレ量Ｄだけずれて配置されている。
【００７４】
また、第３のＳＲＡＭセル１０ｃのアクセストランジスタＴｒＡと第４のＳＲＡＭセル１０ｄのアクセストランジスタＴｒＡとが共有するアクセスゲート配線パターン１３Ｘは、第３のＳＲＡＭセル１０ｃのアクセスゲート配線パターン部１３Ｅと、第４のＳＲＡＭセル１０ｄのアクセスゲート配線パターン部１３Ｇとからなる。言い換えれば、アクセスゲート配線パターン１３Ｘは、第３のＳＲＡＭセル１０ｃのパターン（第３パターン）１３ｅ１と、第４のＳＲＡＭセル１０ｄのパターン（第４パターン）１３ｇ１と、パターン１３ｅ１とパターン１３ｇ１とを接続する接続パターン１３ｅ２，１３ｇ２とからなる。パターン１３ｅ１とパターン１３ｇ１とは、互いに短辺方向に所定のズレ量Ｄだけずれて配置されている。
【００７５】
第１のＳＲＡＭセル１０ａの活性領域パターン１１と、第３のＳＲＡＭセル１０ｃの活性領域パターン１１とは連続し、第１のＳＲＡＭセル１０ａの活性領域パターン１２と、第３のＳＲＡＭセル１０ｃの活性領域パターン１２とは連続している。また、第２のＳＲＡＭセル１０ｂの活性領域パターン１１と、第４のＳＲＡＭセル１０ｄの活性領域パターン１１とは連続し、第２のＳＲＡＭセル１０ｂの活性領域パターン１２と、第４のＳＲＡＭセル１０ｄの活性領域パターン１２とは連続している。
【００７６】
なお、第１のＳＲＡＭセル１０ａのアクセスゲート配線パターン部１３Ｂは、第１のＳＲＡＭセル１０ａの左側に隣接する第２のＳＲＡＭセルのアクセスゲート配線パターン部１３Ｄと共に、アクセスゲート配線パターン１３Ｙを構成している。また、第３のＳＲＡＭセル１０ｃのアクセスゲート配線パターン部１３Ｆは、第３のＳＲＡＭセル１０ｃの左側に隣接する第４のＳＲＡＭセルのアクセスゲート配線パターン部１３Ｈと共に、アクセスゲート配線パターン１３Ｚを構成している。
【００７７】
＜基板コンタクトセル単位＞
基板コンタクトセル単位について、図４を参照しながら説明する。図４は、本発明の一実施形態に係る半導体装置の基板コンタクトセル単位を構成する第１〜第２の基板コンタクトセルの配置関係について示す平面図である。なお、本実施形態では、第１〜第２の基板コンタクトセルについては、基板コンタクトセル単位内での配置を規定するに留まり、その具体的なサイズについては、本発明を実施する上で直接関係がないため規定しない。
【００７８】
基板コンタクトセル単位は、図４に示すように、第１の基板コンタクトセル１０ｅと、第１の基板コンタクトセル１０ｅと横方向に沿って隣接する第２の基板コンタクトセル１０ｆとからなる。第２の基板コンタクトセル１０ｆは、その一方の横辺（例えば上側に図示された横辺）位置が、第１の基板コンタクトセル１０ｅの一方の横辺（例えば上側に図示された横辺）位置よりも所定のズレ量Ｄだけ内側に位置していると共に、その他方の横辺（例えば下側に図示された横辺）位置が、第１の基板コンタクトセル１０ｅの他方の横辺（例えば下側に図示された横辺）位置よりも所定のズレ量Ｄだけ内側に位置している。このように、第２の基板コンタクトセル１０ｆのセル長さは、第１の基板コンタクトセル１０ｅのセル長さよりも、所定のズレ量Ｄの２倍分だけ短い。
【００７９】
図４に示すように、Ｐ型基板コンタクト領域１６Ｘは、第１の基板コンタクトセル１０ｅのＰ型基板コンタクト領域部１６ａと、第２の基板コンタクトセル１０ｆのＰ型基板コンタクト領域部１６ｂとからなる。
【００８０】
図４に示すように、ダミーゲート配線パターン１３ｘは、第１の基板コンタクトセル１０ｅのダミーゲート配線パターン部１３Ｉと、第２の基板コンタクトセル１０ｆのダミーゲート配線パターン部１３Ｋとからなる。
【００８１】
ここで、図４には、基板コンタクトセル単位の他に、基板コンタクトセル単位の上側に第３，第４のＳＲＡＭセル１０ｃ，１０ｄが図示され、基板コンタクトセル単位の左下側に第２のＳＲＡＭセル１０ｂが図示され、基板コンタクトセル単位の右下側に第１のＳＲＡＭセル１０ａが図示されている。但し、第３，第４のＳＲＡＭセル１０ｃ，１０ｄが含まれるＳＲＡＭセル単位と、第２のＳＲＡＭセル１０ｂが含まれるＳＲＡＭセル単位と、第１のＳＲＡＭセル１０ａが含まれるＳＲＡＭセル単位とはそれぞれ異なる。
【００８２】
このように、第１の基板コンタクトセル１０ｅは、第３のＳＲＡＭセル１０ｃと第２のＳＲＡＭセル１０ｂとの間に挟まれるように配置され、第２の基板コンタクトセル１０ｆは、第４のＳＲＡＭセル１０ｄと第１のＳＲＡＭセル１０ａとの間に挟まれるように配置されている。
【００８３】
そして、第１の基板コンタクトセル１０ｅのダミー活性領域パターン１１ａ，１１ｂと、第３，第２のＳＲＡＭセル１０ｃ，１０ｂの活性領域パターン１１とは連続し、第１の基板コンタクトセル１０ｅのダミー活性領域パターン１２ａと、第３，第２のＳＲＡＭセル１０ｃ，１０ｂの活性領域パターン１２とは連続している。また、第２の基板コンタクトセル１０ｆのダミー活性領域パターン１１ｃ，１１ｄと、第４，第１のＳＲＡＭセル１０ｄ，１０ａの活性領域パターン１１とは連続し、第２の基板コンタクトセル１０ｆのダミー活性領域パターン１２ｂと、第４，第１のＳＲＡＭセル１０ｄ，１０ａの活性領域パターン１２とは連続している。
【００８４】
なお、第１の基板コンタクトセル１０ｅのダミーゲート配線パターン部１３Ｊは、第１の基板コンタクトセル１０ｅの左側に隣接する第２の基板コンタクトセルのダミーゲート配線パターン部１３Ｌと共に、ダミーゲート配線パターン１３ｙを構成している。
【００８５】
以上のように、本実施形態に係る半導体装置は、第１〜第４のＳＲＡＭセル１０ａ〜１０ｄからなるＳＲＡＭセル単位（図３参照）と、第１〜第２の基板コンタクトセル１０ｅ〜１０ｆからなる基板コンタクトセル単位（図４参照）とを含む。
【００８６】
以下に、本発明の一実施形態に係る半導体装置が有するＳＲＡＭセルアレイの構成について、図５を参照しながら説明する。図５は、本発明の一実施形態に係る半導体装置が有するＳＲＡＭセルアレイの構成について示す平面図である。なお、図５では、簡略的に図示するために、ＳＲＡＭセル単位を構成する第１〜第４のＳＲＡＭセルに含まれるトランジスタ等、及び基板コンタクトセル単位を構成する第１〜第２の基板コンタクトセルに含まれる基板コンタクト領域等の図示を省略している。
【００８７】
本実施形態に係る半導体装置が有するＳＲＡＭセルアレイは、図５に示すように、ＳＲＡＭセル単位が短辺方向（縦方向）及び長辺方向（横方向）に繰り返し連続して配列された第１〜第３のＳＲＡＭセル単位群１７Ａ〜１７Ｃと、基板コンタクトセル単位が横方向に繰り返し連続して配列された第１〜第２の基板コンタクトセル単位列１８Ａ〜１８Ｂとを含む。このように、ＳＲＡＭセルアレイの中に、第１の基板コンタクトセル単位列１８Ａと第２の基板コンタクトセル単位列１８Ｂとが互いに一定の間隔を空けて配置されている。
【００８８】
第１，第３のＳＲＡＭセル単位群１７Ａ，１７Ｃと第２のＳＲＡＭセル単位群１７Ｂとは、互いに横方向（長辺方向）にセル幅分だけずれた状態で配置されている。また、第１の基板コンタクトセル単位列１８Ａと第２の基板コンタクトセル単位列１８Ｂとは、互いに横方向にセル幅分だけずれた状態で配置されている。
【００８９】
第１の基板コンタクトセル単位列１８Ａと第２の基板コンタクトセル単位列１８Ｂとの間に配置される第２のＳＲＡＭセル単位群１７Ｂにおいて、縦方向に繰り返し連続して配列されるＳＲＡＭセルの個数は、例えば２n（通常ｎは４〜６）個である。
【００９０】
ここで、図５に示すように、第１の基板コンタクトセル単位列１８Ａを構成する第１の基板コンタクトセル１０ｅは、第１のＳＲＡＭセル単位群１７Ａを構成する第３のＳＲＡＭセル１０ｃと、第２のＳＲＡＭセル単位群１７Ｂを構成する第２のＳＲＡＭセル１０ｂとの間に配置されている。また、第１の基板コンタクトセル単位列１８Ａを構成する第２の基板コンタクトセル１０ｆは、第１のＳＲＡＭセル単位群１７Ａを構成する第４のＳＲＡＭセル１０ｄと、第２のＳＲＡＭセル単位群１７Ｂを構成する第１のＳＲＡＭセル１０ａとの間に配置されている。すなわち、第１の基板コンタクトセル単位列１８Ａは、第１の基板コンタクトセル１０ｅが第３のＳＲＡＭセル１０ｃと第２のＳＲＡＭセル１０ｂとの間に挟まれると共に、第２の基板コンタクトセル１０ｆが第４のＳＲＡＭセル１０ｄと第１のＳＲＡＭセル１０ａとの間に挟まれるように配置されている。
【００９１】
また、第２の基板コンタクトセル単位列１８Ｂも、図５に示すように、第１の基板コンタクトセル１０ｅが第３のＳＲＡＭセル１０ｃと第２のＳＲＡＭセル１０ｂとの間に挟まれると共に、第２の基板コンタクトセル１０ｆが第４のＳＲＡＭセル１０ｄと第１のＳＲＡＭセル１０ａとの間に挟まれるように配置されている。
【００９２】
本実施形態によると、第１のＳＲＡＭセル１０ａと第２のＳＲＡＭセル１０ｂとを、互いに短辺方向に所定のズレ量Ｄだけずらして配置することにより、第２の基板コンタクトセル１０ｆの一方の横辺位置を、第１の基板コンタクトセル１０ｅの一方の横辺位置よりも所定のズレ量Ｄだけ内側に位置させると共に、第２の基板コンタクトセル１０ｆの他方の横辺位置を、第１の基板コンタクトセル１０ｅの他方の横辺位置よりも所定のズレ量Ｄだけ内側に位置させて、第２の基板コンタクトセル１０ｆの縦幅（セル長さ）を、第１の基板コンタクトセル１０ｅの縦幅よりも所定のズレ量Ｄの２倍分だけ小さくすることができる。そのため、第２の基板コンタクトセル１０ｅの面積を第１の基板コンタクトセル１０ｄの面積よりも小さくすることができるので、ＳＲＡＭセルアレイ全体の面積を縮小化して、ＳＲＡＭセルアレイのセル集積度を向上させることができる。
【００９３】
具体的には例えば、第１のＳＲＡＭセル１０ａと第２のＳＲＡＭセル１０ｂとが互いに短辺方向にずれる所定のズレ量Ｄを第１，第２のＳＲＡＭセル１０ａ，１０ｂの短辺方向の幅（セル長さ）の４分の１とし、第１の基板コンタクトセル１０ｅの縦幅（セル長さ）を第１，第２のＳＲＡＭセル１０ａ，１０ｂの短辺方向の幅（セル長さ）の２倍とした場合、第２の基板コンタクトセル１０ｆの面積は、第１の基板コンタクトセル１０ｅの面積の３分の２となり、基板コンタクトセル単位列間に配置されるＳＲＡＭセル単位群を構成するＳＲＡＭセル単位が縦方向に繰り返し連続して配置される個数が３２（２5）個である場合、ＳＲＡＭセルアレイ全体の面積を従来に比べて約１％分だけ縮小化することができる。
【００９４】
加えて、図３に示すように、第１のＳＲＡＭセル１０ａのゲート配線パターン１４と、第２のＳＲＡＭセル１０ｂのゲート配線パターン１４とを、互いに短辺方向に所定のズレ量Ｄだけずらして配置すると共に、第３のＳＲＡＭセル１０ｃのゲート配線パターン１４と、第４のＳＲＡＭセル１０ｄのゲート配線パターン１４とを、互いに短辺方向に所定のズレ量Ｄだけずらして配置することができる。そのため、第１〜第４のＳＲＡＭセル１０ａ〜１０ｄの長辺方向の幅（セル幅）を縮小化することができると共に、ゲート配線パターン１４のＮ型ＭＩＳトランジスタＴｒＤからの突き出し量を増加させてＮ型ＭＩＳトランジスタＴｒＤの動作の安定性を向上させることができる。
【００９５】
なお、本実施形態では、第１の基板コンタクトセル１０ｅにおいて、Ｎ型基板コンタクト領域１５と領域１５ａとからなるＮウェル用活性領域１５Ｘが形成されている場合を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、例えばＮ型基板コンタクト領域のみが形成されていてもよい。また、第２の基板コンタクトセル１０ｆにおいて、Ｎ型基板コンタクト領域１５と領域１５ｂとからなるＮウェル用活性領域１５Ｙが形成されている場合を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、例えばＮ型基板コンタクト領域のみが形成されていてもよい。
【００９６】
（一実施形態の変形例）
以下に、本発明の一実施形態の変形例に係る半導体装置について、図６(a) 〜(b) 及び図７を参照しながら説明する。なお、図６(a) では、図２(a) における構成要素と同一の構成要素については同一の符号を付し、図６(b) では、図２(b) における構成要素と同一の構成要素については同一の符号を付し、図７では、図４における構成要素と同一の構成要素については同一の符号を付しており、本変形例では、本実施形態と重複する説明については省略する。
【００９７】
本変形例に係る半導体装置は、主要な構成要素として、本実施形態における第１〜第４のＳＲＡＭセル（図１(a) 〜(d) 参照）と同じ構成の第１〜第４のＳＲＡＭセルと、本実施形態における第１〜第２の基板コンタクトセル（図２(a) 〜(b) 参照）と異なる構成の第１〜第２の基板コンタクトセル（後述の図６(a) 〜(b) 参照）とを備えている。
【００９８】
第１，第２の基板コンタクトセルの構成について、図６(a) 〜(b) を参照しながら説明する。図６(a) 〜(b) は、本発明の一実施形態の変形例に係る半導体装置を構成する第１〜第２の基板コンタクトセルの構成について示す平面図であり、具体的には、図６(a) は第１の基板コンタクトセルについて示し、図６(b) は第２の基板コンタクトセルについて示す。
【００９９】
−第１の基板コンタクトセル−
本変形例における第１の基板コンタクトセル６０ｅと、本実施形態における第１の基板コンタクトセル１０ｅとの相違点は、以下に示す点である。
【０１００】
図６(a) に示すように、本変形例におけるＰ型基板コンタクト領域部６６は、本実施形態におけるＰ型基板コンタクト領域部（図２(a)：１６ａ参照）と同じ横幅（セル幅）を有している一方、本実施形態におけるＰ型基板コンタクト領域部よりも大きい縦幅（セル長さ）を有している。
【０１０１】
−第２の基板コンタクトセル−
本変形例における第２の基板コンタクトセル６０ｆと、本実施形態における第２の基板コンタクトセル１０ｆとの相違点は、以下に示す点である。
【０１０２】
図６(b) に示すように、本変形例におけるＰ型基板コンタクト領域部６６ｘは、本実施形態におけるＰ型基板コンタクト領域部（図２(b)：１６ｂ参照）よりも小さい横幅（セル幅）を有している一方、本実施形態におけるＰ型基板コンタクト領域部よりも大きい縦幅（セル長さ）を有している。
【０１０３】
このように、本変形例に係る半導体装置は、第１〜第４のＳＲＡＭセル（図１(a) 〜(d) 参照）からなるＳＲＡＭセル単位（図３参照）と、第１〜第２の基板コンタクトセル６０ｅ〜６０ｆからなる基板コンタクトセル単位とが配列された半導体装置である。
【０１０４】
＜基板コンタクトセル単位＞
基板コンタクトセル単位について、図７を参照しながら説明する。図７は、本発明の一実施形態の変形例に係る半導体装置の基板コンタクトセル単位を構成する第１〜第２の基板コンタクトセルの配置関係について示す平面図である。
【０１０５】
本変形例における基板コンタクトセル単位と、本実施形態における基板コンタクトセル単位との相違点は、以下に示す点である。
【０１０６】
図７に示すように、本変形例におけるＰ型基板コンタクト領域６６Ｘは、第１の基板コンタクトセル６０ｅのＰ型基板コンタクト領域部６６と、第２の基板コンタクトセル６０ｆのＰ型基板コンタクト領域部６６ｘとからなる。このように、本変形例におけるＰ型基板コンタクト領域６６Ｘは、基板コンタクトセル単位において、第１の基板コンタクトセル６０ｅ寄りに位置している。これに対し、本実施形態におけるＰ型基板コンタクト領域１６Ｘは、基板コンタクトセル単位において、中央に位置している。
【０１０７】
ここで、基板コンタクトセル単位において、Ｐ型基板コンタクト領域６６Ｘは、その右端が、例えば、図７に示すように、ダミーゲート配線パターン１３ｘを構成するダミーゲート配線パターン部１３Ｋのダミーパターンの左端よりも左側に位置するように配置されている。言い換えれば、第２の基板コンタクトセル６０ｆにおいて、Ｐ型基板コンタクト領域部６６ｘは、その右端が、例えば、図６(b) に示すように、ダミーゲート配線パターン部１３Ｋのダミーパターン１３ｋ１の左端よりも左側に位置するように配置されている。
【０１０８】
このようにすると、ダミーゲート配線パターン部１３Ｋのダミーパターンと、Ｐ型基板コンタクト領域６６Ｘとを互いに離して設けることができるため、本変形例におけるＰ型基板コンタクト領域６６Ｘのセル長さを、本実施形態におけるＰ型基板コンタクト領域（図４：１６Ｘ参照）のセル長さよりも長くすることができる。
【０１０９】
そのため、本変形例におけるＰ型基板コンタクト領域６６Ｘが、本実施形態におけるＰ型基板コンタクト領域１６Ｘに比べて極端に小さくなることがないため、Ｐ型基板コンタクト領域６６Ｘの形成不良を招くことはない。
【０１１０】
本変形例では、Ｐ型基板コンタクト領域６６Ｘが、基板コンタクトセル単位において、第１の基板コンタクトセル６０ｅ寄りに位置していることにより、以下に示す更なる効果を得ることができる。
【０１１１】
ここで、本実施形態では、第１，第２の基板コンタクトセル１０ｅ，１０ｆのＮ型基板コンタクト領域１５を精度良く形成するには、その形成の際に、Ｎ型基板コンタクト領域１５よりも充分に大きいレジストパターンを設ける必要がある。
【０１１２】
第１の基板コンタクトセル１０ｅのセル長さは、第２の基板コンタクトセル１０ｆのセル長さよりも長いため、第１の基板コンタクトセル１０ｅのＮ型基板コンタクト領域１５の形成の際に設けるレジストパターン（以下、「第１レジストパターン」と称す）は、第２の基板コンタクトセル１０ｆのＮ型基板コンタクト領域１５の形成の際に設けるレジストパターン（以下、「第２レジストパターン」と称す）よりも、縦方向に長く設けることができる。一方、第２レジストパターンは、第１レジストパターンのように縦方向に長く設けることができないため、横方向に長く設けることが必要とされる。
【０１１３】
しかしながら、本実施形態では、第２の基板コンタクトセル１０ｆにおいて、Ｎ型基板コンタクト領域１５と、Ｎ型基板コンタクト領域１５と横方向に沿って隣り合うＰ型基板コンタクト領域部１６ｂとの間隔（図２(b)：ｗ１参照）が比較的狭いため、第２レジストパターンを、横方向に充分に長く設けることは比較的困難である。
【０１１４】
これに対し、本変形例では、Ｐ型基板コンタクト領域６６Ｘが、基板コンタクトセル単位において、第１の基板コンタクトセル６０ｅ寄りに位置していることにより、図６(b) に示すように、第２の基板コンタクトセル６０ｆにおいて、Ｎ型基板コンタクト領域１５と、Ｎ型基板コンタクト領域１５と横方向に沿って隣り合うＰ型基板コンタクト領域部６６ｘとの間隔ｗ２を広くすることができるため、第２レジストパターンを、横方向に充分に長く設けることができるので、本変形例における第２の基板コンタクトセル６０ｆのＮ型基板コンタクト領域１５を、本実施形態における第２の基板コンタクトセル１０ｆのＮ型基板コンタクト領域１５に比べて、精度良く形成することができる。
【０１１５】
特に、所定のズレ量Ｄが大きくなるに従い、第２の基板コンタクトセルのセル長さが短くなるため、ＳＲＡＭセルアレイの面積の縮小化をより一層図ることは可能なものの、第２レジストパターンを、横方向に充分に長く設けることがより一層必要とされる。そのため、本変形例は、所定のズレ量Ｄが大きく、面積のより縮小化されたＳＲＡＭセルアレイを有する半導体装置に有用である。
【０１１６】
本変形例によると、本実施形態と同様の効果を得ることができる。
【０１１７】
加えて、本実施形態における第２の基板コンタクトセル１０ｆのＮ型基板コンタクト領域１５に比べて、第２の基板コンタクトセル６０ｆのＮ型基板コンタクト領域１５を精度良く形成することができる。
【０１１８】
なお、本変形例では、第２の基板コンタクトセル６０ｆのＰ型基板コンタクト領域部６６ｘの右端が、ダミー配線パターン１３Ｋのダミーパターンの左端よりも左側に配置されている場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。
【０１１９】
また、本変形例では、Ｐ型基板コンタクト領域６６Ｘが、第１の基板コンタクトセル６０ｅのＰ型基板コンタクト領域部６６と、Ｐ型基板コンタクト領域部６６と同じセル長さの第２の基板コンタクトセル６０ｆのＰ型基板コンタクト領域部６６ｘとで構成されている場合を具体例に挙げて説明したが、本発明のこれに限定されるものではない。例えば、Ｐ型基板コンタクト領域は、第１の基板コンタクトセルのＰ型基板コンタクト領域部と、該Ｐ型基板コンタクト領域部よりも短いセル長さの第２の基板コンタクトセルのＰ型基板コンタクト領域部とで構成されていてもよい。
【産業上の利用可能性】
【０１２０】
以上説明したように、本発明は、ＳＲＡＭセルアレイの集積度を向上させることができるので、ＳＲＡＭセルアレイを有する半導体装置に有用である。
【図面の簡単な説明】
【０１２１】
【図１】(a) 〜(d) は、本発明の一実施形態に係る半導体装置を構成する第１〜第４のＳＲＡＭセルの構成について示す平面図である。
【図２】(a) 〜(b) は、本発明の一実施形態に係る半導体装置を構成する第１〜第２の基板コンタクトセルの構成について示す平面図である。
【図３】は、本発明の一実施形態に係る半導体装置のＳＲＡＭセル単位を構成する第１〜第４のＳＲＡＭセルの配置関係について示す平面図である。
【図４】は、本発明の一実施形態に係る半導体装置の基板コンタクトセル単位を構成する第１〜第２の基板コンタクトセルの配置関係について示す平面図である。
【図５】は、本発明の一実施形態に係る半導体装置のＳＲＡＭセルアレイの構成について示す平面図である。
【図６】(a) 〜(b) は、本発明の一実施形態の変形例に係る半導体装置を構成する第１〜第２の基板コンタクトセルの構成について示す平面図である。
【図７】は、本発明の一実施形態の変形例に係る半導体装置の基板コンタクトセル単位を構成する第１〜第２の基板コンタクトセルの配置関係について示す平面図である。
【図８】(a) 〜(b) は、従来の半導体装置を構成する第１〜第２のＳＲＡＭセルの構成について示す平面図である。
【図９】(a) 〜(b) は、従来の半導体装置を構成する第１〜第２の基板コンタクトセルの構成について示す平面図である。
【図１０】は、従来の半導体装置のＳＲＡＭセル単位を構成する第１〜第２のＳＲＡＭセルの配置関係について示す平面図である。
【図１１】は、従来の半導体装置の基板コンタクトセル単位を構成する第１〜第２の基板コンタクトセルの配置関係について示す平面図である。
【図１２】は、従来の半導体装置のＳＲＡＭセルアレイの構成について示す平面図である。
【符号の説明】
【０１２２】
１０ａ  第１のＳＲＡＭセル
１０ｂ  第２のＳＲＡＭセル
１０ｃ  第３のＳＲＡＭセル
１０ｄ  第４のＳＲＡＭセル
１１  活性領域パターン
１２  活性領域パターン
１３Ａ〜１３Ｈ  アクセスゲート配線パターン部
１３ａ１〜１３ｈ１  パターン
１３ａ２〜１３ｈ２  接続パターン
１４  ゲート配線パターン
ＴｒＤ  Ｎ型ＭＩＳトランジスタ
ＴｒＬ  Ｐ型ＭＩＳトランジスタ
ＴｒＡ  アクセストランジスタ
１０ｅ  第１の基板コンタクトセル
１０ｆ  第２の基板コンタクトセル
１１ａ，１１ｂ  ダミー活性領域パターン
１２ａ  ダミー活性領域パターン
１３Ｉ〜１３Ｌ  ダミーゲート配線パターン部
１３ｉ１〜１３ｌ１  ダミーパターン
１３ｉ２〜１３ｌ２  接続ダミーパターン
１４ａ  ダミーゲート配線パターン
１５Ｘ，１５Ｙ  Ｎウェル用活性領域
１５    Ｎ型基板コンタクト領域
１５ａ，１５ｂ  領域
１６ａ，１６ｂ  Ｐ型基板コンタクト領域部
１３Ｗ〜１３Ｚ  アクセスゲート配線パターン
１３ｘ〜１３ｙ  ダミーゲート配線パターン
１６Ｘ  Ｐ型基板コンタクト領域
１７Ａ〜１７Ｃ  ＳＲＡＭセル単位群
１８Ａ〜１８Ｂ  基板コンタクトセル単位列
６０ｅ  第１の基板コンタクトセル
６６  Ｐ型基板コンタクト領域部
６０ｆ  第２の基板コンタクトセル
６６ｘ  Ｐ型基板コンタクト領域部
６６Ｘ  Ｐ型基板コンタクト領域
Ｄ  所定のズレ量  
ｗ１  間隔
ｗ２  間隔
【図１】
2009194190.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
2009194190.tif 000013
【図１２】
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