(57)【要約】【課題】被測定体の表面形状を取得する半導体装置において、表面形状の高解像度化を図る。【解決手段】被測定体６０と各電極２８、３７との間の静電容量を検出するための各素子２９、３８が設けられた第１容量検出回路層２０および第２容量検出回路層３０を積層にし、各素子２９、３８の各電極２８、３７を各トレンチ２６、３５によって保護膜５０まで引き伸ばす。これにより、容量検出回路層が一層の場合よりも一定面積当たりに配置できる素子２９、３８を増加させ、被測定体６０の表面形状を高解像度で検出する。【選択図】図１
2009174903.tif 000002
【特許請求の範囲】
【請求項１】
第１容量検出素子（２９）が設けられた第１容量検出回路層（２０）と、
前記第１容量検出回路層（２０）の上に形成され、第２容量検出素子（３８）が設けられた第２容量検出回路層（３０）と、
前記第２容量検出回路層（３０）の上に形成された層間絶縁膜（４０）と、
前記層間絶縁膜（４０）および前記第２容量検出回路層（３０）を貫通して前記第１容量検出回路層（２０）に達すると共に、前記第１容量検出回路層（２０）に設けられた前記第１容量検出素子（２９）に繋がる第１トレンチ（２６）と、
前記第１トレンチ（２６）の側壁に設けられた第１絶縁膜（２７）と、
前記第１絶縁膜（２７）の内側に形成され、前記第１容量検出素子（２９）の一部をなす第１容量検出電極（２８）と、
前記層間絶縁膜（４０）を貫通して前記第２容量検出回路層（３０）に達すると共に、前記第２容量検出回路層（３０）に設けられた前記第２容量検出素子（３８）に繋がる第２トレンチ（３５）と、
前記第２トレンチ（３５）の側壁に設けられた第２絶縁膜（３６）と、
前記第２絶縁膜（３６）の内側に形成され、前記第２容量検出素子（３８）の一部をなす第２容量検出電極（３７）と、
前記層間絶縁膜（４０）と前記層間絶縁膜（４０）から露出する前記第１容量検出電極（２８）および前記第２容量検出電極（３７）との上に設けられた保護膜（５０）とを備え、
前記保護膜（５０）に接触する被測定体（６０）と前記第１容量検出電極（２８）との間に蓄積される電荷量に相当する静電容量が前記第１容量検出素子（２９）によって検出され、前記保護膜（５０）に接触する前記被測定体（６０）と前記第２容量検出電極（３７）との間に蓄積される電荷量に相当する静電容量が前記第２容量検出素子（３８）によって検出されることで、前記被測定体（６０）の表面形状が取得されるようになっていることを特徴とする半導体装置。
【請求項２】
前記保護膜（５０）、前記層間絶縁膜（４０）、前記第２容量検出回路層（３０）、および前記第１容量検出回路層（２０）を貫通するアース用トレンチ（７０）と、
前記アース用トレンチ（７０）の側壁に設けられたアース用絶縁膜（７１）と、
前記アース用絶縁膜（７１）の内側に形成され、前記保護膜（５０）から露出すると共に前記保護膜（５０）側とは反対側がグランドに接続されるアース電極（７２）とを備えていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１容量検出回路層（２０）において、前記第２容量検出回路層（３０）側とは反対側に、容量検出素子が設けられた容量検出回路層が少なくとも一層設けられており、
前記層間絶縁膜（４０）、前記第２容量検出回路層（３０）、および前記第１容量検出回路層（２０）を貫通して前記容量検出素子に繋がるトレンチが設けられ、このトレンチの側壁に絶縁膜が形成され、前記絶縁膜の上に容量検出電極が形成されていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
第１容量検出回路層（２０）に第１容量検出素子（２９）を形成する第１工程と、
前記第１工程の後、前記第１容量検出回路層（２０）の上に第２容量検出回路層（３０）を形成して、前記第２容量検出回路層（３０）に第２容量検出素子（３８）を形成する第２工程と、
前記第２工程の後、前記第２容量検出回路層（３０）の上に層間絶縁膜（４０）を形成する第３工程と、
前記層間絶縁膜（４０）および前記第２容量検出回路層（３０）を貫通して前記第１容量検出回路層（２０）に達すると共に、前記第１容量検出回路層（２０）に設けられた前記第１容量検出素子（２９）に繋がる第１トレンチ（２６）と、前記層間絶縁膜（４０）を貫通して前記第２容量検出回路層（３０）に達すると共に、前記第２容量検出回路層（３０）に設けられた前記第２容量検出素子（３８）に繋がる第２トレンチ（３５）とを形成する第４工程と、
前記第１トレンチ（２６）の側壁に第１絶縁膜（２７）を形成し、前記第２トレンチ（３５）の側壁に第２絶縁膜（３６）を形成する第５工程と、
前記第１絶縁膜（２７）の上に前記第１容量検出素子（２９）の一部をなす第１容量検出電極（２８）を形成し、前記第２絶縁膜（３６）の上に前記第２容量検出素子（３８）の一部をなす第２容量検出電極（３７）を形成する第６工程と、
前記層間絶縁膜（４０）と前記層間絶縁膜（４０）から露出する前記第１容量検出電極（２８）および前記第２容量検出電極（３７）との上に保護膜（５０）を形成する第７工程とを含んでいることを特徴とする半導体装置の製造方法。
【請求項５】
前記第７工程の後、前記保護膜（５０）、前記層間絶縁膜（４０）、前記第２容量検出回路層（３０）、および前記第１容量検出回路層（２０）を貫通するアース用トレンチ（７０）を形成し、前記アース用トレンチ（７０）の側壁にアース用絶縁膜（７１）を形成した後、前記アース用絶縁膜（７１）の上にグランドに接続されるアース電極（７２）を形成する第８工程が含まれることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第１容量検出回路層（２０）は、第１半導体層（２１）とこの第１半導体層（２１）の上に形成された第１絶縁層（２２）とを有し、前記第２容量検出回路層（３０）は、第２半導体層（３１）とこの第２半導体層（３１）の上に形成された第２絶縁層（３２）とを有しており、
前記第２工程では、前記第１容量検出回路層（２０）の前記第１絶縁層（２２）に前記第１半導体層（２１）が露出する開口部（２２ａ）を設け、前記開口部（２２ａ）から露出する前記第１容量検出回路層（２０）にレーザ光を照射してレーザ再結晶化を施すことにより、前記第１絶縁層（２２）の上に第２半導体層（３１）を形成し、前記第２半導体層（３１）の上に第２絶縁層（３２）を形成することで、前記第１容量検出回路層（２０）の上に前記第２容量検出回路層（３０）を形成する工程が含まれていることを特徴とする請求項４または５に記載の半導体装置の製造方法。
【請求項７】
前記第１容量検出回路層（２０）は、第１半導体層（２１）とこの第１半導体層（２１）の上に形成された第１絶縁層（２２）とを有し、前記第２容量検出回路層（３０）は、第２半導体層（３１）とこの第２半導体層（３１）の上に形成された第２絶縁層（３２）とを有しており、
前記第２工程では、前記第１容量検出回路層（２０）の前記第１絶縁層（２２）と前記第２容量検出回路層（３０）の前記第２半導体層（３１）とを常温接合することにより、前記第１容量検出回路層（２０）の上に前記第２容量検出回路層（３０）を形成する工程が含まれていることを特徴とする請求項４または５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、導電型の被測定体の表面形状を取得する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来、人の指紋等の凹凸を感知する表面形状認識用センサが、例えば特許文献１で提案されている。具体的に、特許文献１では、層間絶縁膜と、層間絶縁膜上にそれぞれが絶縁分離された複数のセンサ電極と、層間絶縁膜に立てられた支持電極と、支持電極により支持されてセンサ電極上に所定の距離離間し、かつ、対向する対向電極と、対向電極の上に設けられたフィルムとを備えた表面形状認識用センサが提案されている。
【０００３】
このようなセンサにおいて、例えば指紋を検出する場合、フィルム上に指が接触すると、その箇所の対向電極がセンサ電極方向に撓み、センサ電極と対向電極とで構成されるコンデンサの容量が変化する。そして、指紋の凹凸形状に応じて各センサ電極における容量の変化をそれぞれ検出することで、指紋の形状を検出できるようになっている。
【特許文献１】特開２０００−１９９７０１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記従来の技術では、例えば指紋の形状を認識する場合、静電対策のために、指を一方の電極として用いるようにはしていない、すなわち、センサ電極方向に変形可能な対向電極を持つ構造を採用しているため、機械的な故障が生じる可能性がある。
【０００５】
また、対向電極を支持するための支持電極を設ける必要がある。このため、層間絶縁膜の面に平行な方向および面に垂直な方向に支持電極を配置するためのスペースが必要になってしまう。これにより、一定面積当たりのセンサ電極の数を多く取れないことから、センサ電極を高密度化できず、高解像度での検出ができないという問題がある。
【０００６】
本発明は、上記点に鑑み、被測定体の表面形状を取得する半導体装置において、表面形状の高解像度化を図ることを目的とする。また、表面形状の高解像度化を図ることができる半導体装置を製造する方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、請求項１に記載の発明では、第１容量検出素子（２９）が設けられた第１容量検出回路層（２０）と、第１容量検出回路層（２０）の上に形成され、第２容量検出素子（３８）が設けられた第２容量検出回路層（３０）と、第２容量検出回路層（３０）の上に形成された層間絶縁膜（４０）と、層間絶縁膜（４０）および第２容量検出回路層（３０）を貫通して第１容量検出回路層（２０）に達すると共に、第１容量検出回路層（２０）に設けられた第１容量検出素子（２９）に繋がる第１トレンチ（２６）と、第１トレンチ（２６）の側壁に設けられた第１絶縁膜（２７）と、第１絶縁膜（２７）の内側に形成され、第１容量検出素子（２９）の一部をなす第１容量検出電極（２８）と、層間絶縁膜（４０）を貫通して第２容量検出回路層（３０）に達すると共に、第２容量検出回路層（３０）に設けられた第２容量検出素子（３８）に繋がる第２トレンチ（３５）と、第２トレンチ（３５）の側壁に設けられた第２絶縁膜（３６）と、第２絶縁膜（３６）の内側に形成され、第２容量検出素子（３８）の一部をなす第２容量検出電極（３７）と、層間絶縁膜（４０）と層間絶縁膜（４０）から露出する第１容量検出電極（２８）および第２容量検出電極（３７）との上に設けられた保護膜（５０）とを備え、保護膜（５０）に接触する被測定体（６０）と第１容量検出電極（２８）との間に蓄積される電荷量に相当する静電容量が第１容量検出素子（２９）によって検出され、保護膜（５０）に接触する被測定体（６０）と第２容量検出電極（３７）との間に蓄積される電荷量に相当する静電容量が第２容量検出素子（３８）によって検出されることで、被測定体（６０）の表面形状が取得されるようになっていることを特徴とする。
【０００８】
このように、第１容量検出素子（２９）が設けられた第１容量検出回路層（２０）と第２容量検出素子（３８）が設けられた第２容量検出回路層（３０）とを積層にし、各素子（２９、３８）の各電極（２８、３７）をトレンチ（２６、３５）によって層間絶縁膜（４０）側に引き伸ばしているため、容量検出回路層が一層の場合よりも一定面積当たりに配置できる素子（２９、３８）を増加させることができる。したがって、被測定体（６０）の表面形状を検出するための各素子（２９、３８）の高密度化を図ることができ、ひいては被測定体（６０）の表面形状を高解像度で検出することができる。
【０００９】
また、支持電極を無くした構成としているため、半導体装置に機械的な故障が生じないようにすることができる。
【００１０】
請求項２に記載の発明では、保護膜（５０）、層間絶縁膜（４０）、第２容量検出回路層（３０）、および第１容量検出回路層（２０）を貫通するアース用トレンチ（７０）と、アース用トレンチ（７０）の側壁に設けられたアース用絶縁膜（７１）と、アース用絶縁膜（７１）の上に形成され、保護膜（５０）から露出すると共に保護膜（５０）側とは反対側がグランドに接続されるアース電極（７２）とを備えていることを特徴とする。
【００１１】
これにより、アース電極７２を介して被測定体６０の静電気をグランドに流すことにできる。したがって、半導体装置の静電耐量を向上させることができる。
【００１２】
請求項３に記載の発明では、第１容量検出回路層（２０）において、第２容量検出回路層（３０）側とは反対側に、容量検出素子が設けられた容量検出回路層が少なくとも一層設けられており、層間絶縁膜（４０）、第２容量検出回路層（３０）、および第１容量検出回路層（２０）を貫通して容量検出素子に繋がるトレンチが設けられ、このトレンチの側壁に絶縁膜が形成され、絶縁膜の上に容量検出電極が形成されていることを特徴とする。
【００１３】
これにより、一定面積当たりに配置できる表面形状を検出する素子の数をさらに増加させることができるため、容量検出素子のさらなる高密度化、およびさらなる高解像度化を図ることができる。
【００１４】
請求項４に記載の発明では、第１容量検出回路層（２０）に第１容量検出素子（２９）を形成する第１工程と、第１工程の後、第１容量検出回路層（２０）の上に第２容量検出回路層（３０）を形成して、第２容量検出回路層（３０）に第２容量検出素子（３８）を形成する第２工程と、第２工程の後、第２容量検出回路層（３０）の上に層間絶縁膜（４０）を形成する第３工程と、層間絶縁膜（４０）および第２容量検出回路層（３０）を貫通して第１容量検出回路層（２０）に達すると共に、第１容量検出回路層（２０）に設けられた第１容量検出素子（２９）に繋がる第１トレンチ（２６）と、層間絶縁膜（４０）を貫通して第２容量検出回路層（３０）に達すると共に、第２容量検出回路層（３０）に設けられた第２容量検出素子（３８）に繋がる第２トレンチ（３５）とを形成する第４工程と、第１トレンチ（２６）の側壁に第１絶縁膜（２７）を形成し、第２トレンチ（３５）の側壁に第２絶縁膜（３６）を形成する第５工程と、第１絶縁膜（２７）の上に第１容量検出素子（２９）の一部をなす第１容量検出電極（２８）を形成し、第２絶縁膜（３６）の上に第２容量検出素子（３８）の一部をなす第２容量検出電極（３７）を形成する第６工程と、層間絶縁膜（４０）と層間絶縁膜（４０）から露出する第１容量検出電極（２８）および第２容量検出電極（３７）との上に保護膜（５０）を形成する第７工程とを含んでいることを特徴とする。
【００１５】
このように、第１容量検出回路層（２０）と第２容量検出回路層（３０）とを積層にし、各層（２０、３０）を貫通するトレンチ（２６、３５）を設けることにより、各電極（２８、３７）を層間絶縁膜（４０）側に引き伸ばして形成することで、容量検出回路層が一層の場合よりも一定面積当たりの素子（２９、３８）を増加させて配置することができる。したがって、各素子（２９、３８）の配置を高密度化することができ、ひいては被測定体（６０）の表面形状を高解像度で検出することができる。
【００１６】
請求項５に記載の発明では、第７工程の後、保護膜（５０）、層間絶縁膜（４０）、第２容量検出回路層（３０）、および第１容量検出回路層（２０）を貫通するアース用トレンチ（７０）を形成し、アース用トレンチ（７０）の側壁にアース用絶縁膜（７１）を形成した後、アース用絶縁膜（７１）の上にグランドに接続されるアース電極（７２）を形成する第８工程が含まれることを特徴とする。
【００１７】
これにより、半導体装置にアース電極（７２）を設けることができる。このアース電極（７２）によって、被測定体（６０）の静電気をグランドに流すようにすることができる。
【００１８】
請求項６に記載の発明のように、第１容量検出回路層（２０）は、第１半導体層（２１）とこの第１半導体層（２１）の上に形成された第１絶縁層（２２）とを有し、第２容量検出回路層（３０）は、第２半導体層（３１）とこの第２半導体層（３１）の上に形成された第２絶縁層（３２）とを有しており、第２工程では、第１容量検出回路層（２０）の第１絶縁層（２２）に第１半導体層（２１）が露出する開口部（２２ａ）を設け、開口部（２２ａ）から露出する第１容量検出回路層（２０）にレーザ光を照射してレーザ再結晶化を施すことにより、第１絶縁層（２２）の上に第２半導体層（３１）を形成し、第２半導体層（３１）の上に第２絶縁層（３２）を形成することで、第１容量検出回路層（２０）の上に第２容量検出回路層（３０）を形成することもできる。
【００１９】
これによると、レーザ光を照射するだけであるので、第１絶縁層（２２）の上に容易に第２半導体層（３１）を形成することができる。
【００２０】
請求項７に記載の発明のように、第２工程では、第１容量検出回路層（２０）の第１絶縁層（２２）と第２容量検出回路層（３０）の第２半導体層（３１）とを常温接合することにより、第１容量検出回路層（２０）の上に第２容量検出回路層（３０）を形成することもできる。
【００２１】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００２３】
（第１実施形態）
以下、本発明の第１実施形態について図を参照して説明する。以下で示される半導体装置は、静電容量方式を採用することにより、被測定体の表面の凹凸形状を取得するものである。例えば、人の指紋を取得することができるものである。
【００２４】
図１は、本発明の第１実施形態に係る半導体装置の概略断面図である。この図に示されるように、シリコン基板１０の上に絶縁層１１が形成され、この絶縁層１１の上に第１容量検出回路層２０が設けられている。シリコン基板１０はグランドに接続される。絶縁層１１は、例えば、シリコン基板１０が熱処理されたＳｉＯ２層である。
【００２５】
第１容量検出回路層２０は、第１半導体層２１とこの第１半導体層２１の上に形成された第１絶縁層２２とを備えている。第１半導体層２１の表層部には、ソースとして機能するソース領域２３と、ドレインとして機能するドレイン領域２４とが離間して形成されている。第１半導体層２１として、例えばシリコンが採用される。また、第１絶縁層２２は、例えば、第１半導体層２１の一面が熱処理されてＳｉＯ２層とされる。
【００２６】
このソース領域２３およびドレイン領域２４の組が、シリコン基板１０の一面に平行な方向に多数形成されている。そして、第１半導体層２１が、第１半導体層２１を貫通して絶縁層１１に達する絶縁部２５によって区画されることで、区画された各領域が電気的に絶縁されている。なお、絶縁部２５は、例えば、第１半導体層２１にトレンチが形成され、このトレンチにＳｉＯ２等の絶縁材が充填されることで形成される。
【００２７】
また、第１容量検出回路層２０の上に第２容量検出回路層３０が設けられている。第２容量検出回路層３０は、第１絶縁層２２の上に形成された第２半導体層３１と、この第２半導体層３１の上に形成された第２絶縁層３２とを備えている。第２半導体層３１には、第１半導体層２１と同様に、ソース領域３３とドレイン領域３４とが多数形成されている。第２半導体層３１として、例えばシリコンが採用され、第２絶縁層３２として例えばＳｉＯ２が採用される。
【００２８】
第２容量検出回路層３０の第２絶縁層３２の上には、層間絶縁膜４０が形成されている。この層間絶縁膜４０として、例えばＳｉＮ等の材質のものが採用される。
【００２９】
そして、層間絶縁膜４０および第２容量検出回路層３０を貫通して第１容量検出回路層２０に達すると共に、第１容量検出回路層２０に設けられた第１容量検出素子２９に繋がる第１トレンチ２６が形成されている。そして、第１トレンチ２６の側壁に第１絶縁膜２７が設けられており、第１絶縁膜２７の上にゲート電極としての第１容量検出電極２８が形成されている。第１絶縁膜２７は、例えば第１トレンチ２６の側壁が酸化処理されることで形成される。また、第１容量検出電極２８として、例えば、ポリシリコンや金属材料が採用され、低抵抗かつ埋め込み性の良いものが好ましい。
【００３０】
第１容量検出電極２８の一方は、第１絶縁層２２の上であって、第１半導体層２１に形成されたソース領域２３とドレイン領域２４との間のチャネル領域の上方に配置されており、他方は層間絶縁膜４０から露出している。
【００３１】
そして、絶縁部２５によって区画された各領域が、信号増幅素子として機能する第１容量検出素子２９とされる。つまり、第１容量検出素子２９は、第１半導体層２１、ソース領域２３、ドレイン領域２４、第１絶縁層２２、および第１容量検出電極２８によってＭＯＳトランジスタが構成されている。
【００３２】
また、層間絶縁膜４０を貫通して第２容量検出回路層３０に達すると共に、第２容量検出回路層３０に設けられた前記第２容量検出素子３８に繋がる第２トレンチ３５が形成されている。そして、第２トレンチ３５の側壁に第２絶縁膜３６が設けられており、第２絶縁層３２の上にゲート電極としての第２容量検出電極３７が形成されている。
【００３３】
第２容量検出電極３７の一方は、第２絶縁層３２の上であって、第２半導体層３１に形成されたソース領域３３とドレイン領域３４との間のチャネル領域の上方に配置されており、他方は層間絶縁膜４０から露出している。
【００３４】
上記第１トレンチ２６および第２トレンチ３５は、シリコン基板１０の一面に平行な方向に互い違いに形成されている。すなわち、第２容量検出回路層３０の第２半導体層３１に形成されたソース領域３３とドレイン領域３４との組は、第１トレンチ２６および第１絶縁膜２７によって区画されることで、各領域が電気的に絶縁されている。
【００３５】
そして、第１トレンチ２６および第１絶縁膜２７によって区画された各領域が、信号増幅素子として機能する第２容量検出素子３８とされる。つまり、第２容量検出素子３８は、第２半導体層３１、ソース領域３３、ドレイン領域３４、第２絶縁層３２、および第２容量検出電極３７によってＭＯＳトランジスタが構成されている。なお、第２容量検出素子３８に係る材料等は、第１容量検出素子２９と同様である。
【００３６】
以上のように、第１容量検出回路層２０と第２容量検出回路層３０とを積層し、第１容量検出素子２９と第２容量検出素子３８とを互い違い配置することで、シリコン基板１０の一面に垂直な方向において第１容量検出素子２９の領域と第２容量検出素子３８の領域とをオーバーラップさせることができる。すなわち、各素子２９、３８を高密度化することができる。そして、各トレンチ２６、３５の孔を利用して各素子２９、３８の各電極２８、３７を層間絶縁膜４０まで引き伸ばしているため、層間絶縁膜４０の厚さにもよるが、シリコン基板１０の一面に対する各電極２８、３７の高さ合わせを自由に設定することができる。
【００３７】
層間絶縁膜４０と層間絶縁膜４０から露出する第１容量検出電極２８および第２容量検出電極３７との上には、層間絶縁膜４０と各電極２８、３７とを保護するための保護膜５０が設けられている。保護膜５０としてポリイミド、ＳｉＯ２、ＳｉＮ等の耐傷性や可動イオンストッパーといった機能を併せ持った材質のものが採用される。この保護膜５０の上に被測定体６０が接触させられるようになっている。被測定体６０は、例えば人の指である。
【００３８】
また、保護膜５０、層間絶縁膜４０、第２容量検出回路層３０、および第１容量検出回路層２０を貫通するアース用トレンチ７０が形成され、このアース用トレンチ７０の側壁にアース用絶縁膜７１が形成されている。さらに、アース用絶縁膜７１の上にアース電極７２が形成され、アース電極７２の一方がグランド電位のシリコン基板１０に接続され、他方が保護膜５０から露出している。アース電極７２としては、金属等の低抵抗材料が好ましい。
【００３９】
上記構成において、各電極２８、３７が多数配置された領域が検出エリアとされる。また、このような構成の半導体装置においては、図示しない領域に、各素子２９、３８のチャネルに流れる電流を検出して半導体装置の外部に出力するための信号を生成する信号生成素子や当該信号を外部に出力する信号出力素子等も備えている。以上が、本実施形態に係る半導体装置の全体構成である。
【００４０】
次に、図１に示される半導体装置の製造方法について、図を参照して説明する。まず、図２（ａ）に示す工程では、シリコン基板１０と第１半導体層２１とで絶縁層１１を挟み込んだＳＯＩ基板を用意する。そして、図２（ｂ）に示す工程では、第１半導体層２１にトレンチを設けてこのトレンチ内に絶縁材を充填することにより絶縁部２５を形成し、第１半導体層２１を複数の領域に区画する。
【００４１】
続いて、図２（ｃ）に示す工程では、第１半導体層２１の表面を熱処理することにより、第１半導体層２１の上に第１絶縁層２２を形成する。この後、図２（ｄ）に示す工程では、第１絶縁層２２上に第１容量検出電極２８の一部を例えばマスク蒸着等により形成する。
【００４２】
そして、図３（ａ）に示す工程では、第１絶縁層２２上に形成した第１容量検出電極２８の一部をマスクとしてイオン注入および熱処理を行うことにより、第１半導体層２１に不純物拡散層としてのソース領域２３およびドレイン領域２４を形成する。図３（ｂ）に示す工程では、第１絶縁層２２と第１容量検出電極２８の一部の上に絶縁膜を形成し、第１容量検出電極２８を覆う。この絶縁膜は、第１絶縁膜２７の一部となるものである。
【００４３】
なお、図２（ａ）〜図３（ｂ）に示す第１容量検出素子２９を形成する工程は、本発明の第１工程に相当する。
【００４４】
次に、図３（ｃ）に示す工程では、第１絶縁層２２の上に第２半導体層３１を形成し、この第２半導体層３１の表面を熱酸化して第２絶縁層３２を形成する。そして、図３（ｄ）に示す工程では、第２絶縁層３２の上にマスク蒸着等により第２容量検出電極３７の一部を形成する。この場合、第２容量検出電極３７は、第１容量検出電極２８の間に配置されるように、すなわちシリコン基板１０の一面に平行な方向に各電極２８、３７が互い違いになるように第２容量検出電極３７を形成する。
【００４５】
この後、図４（ａ）に示す工程では、図３（ａ）に示す工程と同様に、第２半導体層３１にソース領域３３およびドレイン領域３４を形成し、図４（ｂ）に示す工程では、図３（ｂ）に示す工程と同様に、絶縁膜で第２容量検出電極３７を覆う。
【００４６】
なお、図３（ｃ）〜図４（ｂ）に示す第２容量検出素子３８を形成する工程は、本発明の第２工程に相当する。
【００４７】
そして、図４（ｃ）に示す工程では、第２絶縁層３２の上に層間絶縁膜４０を形成する。なお、図４（ｃ）に示す工程は、本発明の第３工程に相当する。
【００４８】
図５（ａ）に示す工程では、層間絶縁膜４０および第２容量検出回路層３０を貫通して第１容量検出回路層２０に達すると共に、第１容量検出回路層２０に設けられた第１容量検出素子２９に繋がる第１トレンチ２６と、層間絶縁膜４０を貫通して第２容量検出回路層３０に達すると共に、第２容量検出回路層３０に設けられた前記第２容量検出素子３８に繋がる第２トレンチ３５とを形成する。
【００４９】
この場合、層間絶縁膜４０上にレジストを形成してトレンチ形成予定場所を開口し、各電極２８、３７をストッパとして層間絶縁膜４０および第２容量検出回路層３０をエッチングすることにより、各電極２８、３７が露出するように各トレンチ２６、３５を形成する。そして、熱処理を行うことで各トレンチ２６、３５の側壁酸化を行い、第１トレンチ２６の側壁に第１絶縁膜２７を形成し、第２トレンチ３５の側壁に第２絶縁膜３６を形成する。
【００５０】
なお、図５（ａ）示す各トレンチ２６、３５および各絶縁膜２７、３６を形成する工程は、本発明の第４工程および第５工程に相当する。
【００５１】
図５（ｂ）に示す工程では、各絶縁膜２７、３６の内側に例えば蒸着の方法によって金属層８０を形成する。そして、図５（ｃ）に示す工程では、層間絶縁膜４０をストッパとして、金属層８０をエッチングすることにより、各トレンチ２６、３５内に各電極２８、３７を形成する。なお、図５（ｂ）および図５（ｃ）示す各電極２８、３７を形成する工程は、本発明の第６工程に相当する。
【００５２】
図６（ａ）に示す工程では、層間絶縁膜４０と層間絶縁膜４０から露出する各電極２８、３７の上に保護膜５０を形成する。なお、図６（ａ）示す保護膜５０を形成する工程は、本発明の第７工程に相当する。
【００５３】
この後、図６（ｂ）に示す工程では、保護膜５０、層間絶縁膜４０、第２容量検出回路層３０、および第１容量検出回路層２０を貫通するアース用トレンチ７０を形成し、このアース用トレンチ７０の側壁にアース用絶縁膜７１を形成する。この場合、保護膜５０上にレジストを形成してアース用トレンチ７０の形成予定場所を開口し、シリコン基板１０をストッパとして保護膜５０、層間絶縁膜４０、第２容量検出回路層３０、および第１容量検出回路層２０をエッチングすることにより、アース用トレンチ７０を形成する。
【００５４】
そして、図６（ｃ）に示す工程では、例えば蒸着の方法によって、アース用絶縁膜７１上にアース電極７２を形成する。なお、図６（ｂ）および図６（ｃ）示すアース電極７２を形成する工程は、本発明の第８工程に相当する。
【００５５】
上記各工程において、もしくは別工程にて、シリコン基板１０や各半導体層２０、３０等に信号生成素子や信号出力素子等も形成することにより、図１に示される半導体装置が完成する。
【００５６】
次に、図１に示される半導体装置において、被測定体６０の表面形状を検出する作動について説明する。保護膜５０の上に、被測定体６０として人の指が接触させられると、この被測定体６０が上部電極とされ、第１容量検出電極２８および第２容量検出電極３７が下部電極とされるコンデンサが構成される。そして、被測定体６０と各電極２８、３７との間に蓄積される電荷量に相当する静電容量を検出する。
【００５７】
具体的には、被測定体６０と第１容量検出電極２８との間の保護膜５０に電荷（図１中に○で示す）が蓄積される。被測定体６０と各電極２８、３７との距離が小さいほど、保護膜５０に蓄積される電荷量は多くなる。そして、保護膜５０に蓄積された電荷量に応じて各電極２８、３７のゲート電位が変化する。このとき、ソース-ドレイン間に電圧を加えると電荷量に応じて各素子２９、３８のチャネルにそれぞれ流れる電流は増幅する。この電流量を検出することにより、被測定体６０の表面が保護膜５０からどれくらい離れているのかを検出することができる。
【００５８】
被測定体６０の表面に凹凸があると、被測定体６０の表面位置によって被測定体６０の表面と各電極２８、３７との距離が異なる。したがって、各素子２９、３８の各チャネルに流れる電流量をそれぞれ検出することにより、検出エリアに接触させられた被測定体６０の表面形状を検出することができる。このようにして、被測定体６０の表面形状を取得する。
【００５９】
以上説明したように、本実施形態では、被測定体６０と各電極２８、３７との間の静電容量を検出するための各素子２９、３８が設けられた第１容量検出回路層２０および第２容量検出回路層３０を積層し、各素子２９、３８の各電極２８、３７を各トレンチ２６、３５によって保護膜５０まで引き伸ばしたことが特徴となっている。
【００６０】
これにより、一層に素子２９、３８を形成した場合に比べて、一定面積当たりに配置できる素子２９、３８の数を増やすことができ、素子２９、３８の高密度化を図ることができる。これにより、被測定体６０の表面形状を高解像度で検出することが可能となる。
【００６１】
また、被測定体６０を上部電極としているため、この上部電極を半導体装置に設けない構成とすることができる。すなわち、半導体装置に機械的な故障が生じないようにすることができる。
【００６２】
さらに、アース電極７２によって被測定体６０の静電気をグランドに流すことにできるため、半導体装置の静電耐量を向上させることができる。被測定体６０が人の指である場合、特に有効である。
【００６３】
（第２実施形態）
本実施形態では、第１実施形態と異なる部分についてのみ説明する。本実施形態では、第１容量検出回路層２０を形成する手法について、図７を参照して説明する。
【００６４】
まず、シリコン基板１０、絶縁層１１、および第１半導体層２１で構成されるＳＯＩ基板を用意する。シリコン基板１０は例えば５μｍの厚さである。そして、図７（ａ）に示す工程では、ＳＯＩ基板の第１半導体層２１に、シリコン基板１０に達する第１トレンチ２６を形成し、熱処理を施すことで第１トレンチ２６の側壁に第１絶縁膜２７を形成する。第１トレンチ２６については、レジストを用いてエッチングする方法により形成できる。
【００６５】
そして、図７（ｂ）に示す工程では、図７（ａ）の工程を終えたＳＯＩ基板を裏返し、図７（ｃ）に示す工程により、シリコン基板１０にイオン注入を行い、熱処理することでソース領域２３およびドレイン領域２４を形成する。
【００６６】
続いて、図７（ｄ）に示す工程では、第１トレンチ２６の底に絶縁部材８１を堆積し、第１トレンチ２６から露出するシリコン基板１０を絶縁部材８１で覆う。この後、図７（ｅ）に示す工程では、第１トレンチ２６内に第１容量検出電極２８の一部を例えば蒸着の方法により形成する。このようにして、第１容量検出回路層２０を形成することができる。
【００６７】
（第３実施形態）
本実施形態では、第１実施形態と異なる部分についてのみ説明する。本実施形態では、第１容量検出回路層２０の上に第２半導体層３１を形成する手法について、図８を参照して説明する。
【００６８】
まず、図２（ａ）〜図３（ｂ）に示す工程を行った後、図８（ａ）に示す工程では、第１絶縁層２２の上にレジストを形成して任意の場所を開口し、第１半導体層２１をストッパとして第１絶縁層２２をエッチングすることにより開口部２２ａを形成する。
【００６９】
続いて、図８（ｂ）に示す工程では、第１絶縁層２２側から第１半導体層２１側にレーザ光を照射すると共に、レーザ光を走査することにより、レーザ再結晶化を施す。レーザ再結晶化は、例えば６００℃以下の低温プロセスにより行う。これにより、図８（ｃ）に示すように、第１絶縁層２２上に第２半導体層３１としてのポリシリコン層を形成することができる。この後、例えば図３（ｃ）に示す工程を行うことで第２容量検出回路層３０を形成することができる。
【００７０】
以上のようにして、第１容量検出回路層２０の上に第２容量検出回路層３０の第２半導体層３１を形成することができる。
【００７１】
（第４実施形態）
本実施形態では、第１実施形態と異なる部分についてのみ説明する。本実施形態では、第１容量検出回路層２０の上に第２半導体層３１を形成する手法について、図９を参照して説明する。
【００７２】
図２（ａ）〜図３（ｂ）に示す工程を行ったものを用意すると共に、第２半導体層３１を用意し、図９に示されるように、第１絶縁層２２の表面と第２半導体層３１の接合面とを、室温〜５００℃の範囲でＡｒ＋で表面活性化し、第１絶縁層２２と第２半導体層３１とを常温接合する。以上により、第１容量検出回路層２０上に第２半導体層３１を形成することができる。
【００７３】
（第５実施形態）
本実施形態では、第１実施形態と異なる部分についてのみ説明する。本実施形態では、第１容量検出回路層２０の上に第２容量検出回路層３０を形成する手法について、図１０を参照して説明する。
【００７４】
まず、図２（ａ）〜図３（ｂ）に示す工程を行ったものを２つ用意する。ただし、その一方となる第２容量検出回路３０は、ＳＩＯ基板上ではなくシリコン基板上に形成したものでよい。そして、図１０に示されるように、第１容量検出回路層２０の第１絶縁層２２と第２容量検出回路層３０としてのシリコン基板３１とを常温接合する。これにより、第１容量検出回路層２０の上に第２容量検出回路層３０を形成することができる。
【００７５】
（第６実施形態）
本実施形態では、第１実施形態と異なる部分についてのみ説明する。本実施形態では、各トレンチ２６、３５の側壁に各絶縁膜２７、３６を形成する際に、垂直ドライエッチングによる異方性エッチングを行う手法を採用することについて、図１１を参照して説明する。本実施形態で示される手法は、図５（ａ）に示す工程で採用することができる。なお、本実施形態では、第１トレンチ２６に第１絶縁膜２７を形成する場合について説明する。
【００７６】
まず、図１１（ａ）に示す工程では、第１半導体層２１に第１トレンチ２６を形成した後、第１トレンチ２６の側壁を酸化処理して第１絶縁膜２７を形成する。この場合、第１容量検出電極２８も酸化されるため、第１容量検出電極２８の上にも第１絶縁膜２７が形成される。
【００７７】
そして、図１１（ｂ）に示す工程では、第１トレンチ２６内において、垂直ドライエッチングによる異方性エッチングを行う。これにより、第１容量検出電極２８上の第１絶縁膜２７と第１半導体層２１上の第１絶縁膜２７を除去し、第１容量検出電極２８を第１トレンチ２６に露出させる。第２トレンチ３５についても本工程により第２容量検出電極３７上の第２絶縁膜３６を除去することができる。本工程が完了すると、例えば図５（ａ）に示される状態とすることができる。
【００７８】
以上のように、各トレンチ２６、３５の側壁を酸化した後、各電極２８、３７上に形成された各絶縁膜２７、３６を垂直ドライエッチングによる異方性エッチングによって除去することができる。
【００７９】
（第７実施形態）
本実施形態では、第１実施形態と異なる部分についてのみ説明する。本実施形態では、各トレンチ２６、３５の側壁に各絶縁膜２７、３６を形成する手法について、図１２を参照して説明する。本実施形態で示される手法は、図５（ａ）に示す工程で採用することができる。なお、本実施形態では、第１トレンチ２６に第１絶縁膜２７を形成する場合について説明する。
【００８０】
まず、図４（ｃ）に示されるように、各トレンチ２６、３５を形成する前の状態のものを用意した後、図１２（ａ）に示す工程では、第２半導体層３１および第１絶縁層２２を貫通して第１容量検出電極２８に達する第１トレンチ２６を形成する。
【００８１】
続いて、図１２（ｂ）に示す工程では、第１トレンチ２６の側壁に第１絶縁膜２７を形成する。この場合、第１絶縁膜２７で第１トレンチ２６内を充填する。そして、図１２（ｃ）に示す工程では、第１容量検出電極２８をストッパとして第１絶縁膜２７をエッチングして除去する。これにより、第１トレンチ２６の側壁に第１絶縁膜２７を形成すると共に、第１トレンチ２６内に第１容量検出電極２８が露出するようにすることができる。第２トレンチ３５についても本工程により第２トレンチ３５の側壁に第２絶縁膜３６を形成すると共に第２トレンチ３５内に第２容量検出電極３７が露出するようにすることができる。本工程が完了すると、例えば図５（ａ）に示される状態とすることができる。
【００８２】
以上のように、各トレンチ２６、３５内に先に各絶縁膜２７、３６を形成しておき、その後、各電極２８、３７が各トレンチ２６、３５内で露出するように各絶縁膜２７、３６をエッチングにより除去することができる。
【００８３】
（他の実施形態）
図１では、半導体装置にアース電極７２が設けられているが、このアース電極７２は静電気対策用の電極であり、設けられていなくても良い。アース電極７２が設けられていれば、例えば人の指の凹凸形状を検出する際に半導体装置の静電耐量を向上させることができる。
【００８４】
また、静電耐圧目的として形成するアース電極７２は、シリコン基板１０にそのまま接地するのではなく、例えば保護ダイオードに接続しても良い。これにより、アース電極７２に流れる電流を一方向に流すようにすることができる。
【００８５】
図１に示されるＭＯＳ構造は、一例を示すものであって、他の構造であっても構わない。
【００８６】
図１では、第１容量検出回路層２０と第２容量検出回路層３０との二層の積層構造が示されているが、容量検出回路層は３層以上設けられていても良い。積層数が多いほど、一定面積当たりの容量検出素子の数を増やすことができるので、素子をより高密度に配置することができ、ひいてはより高解像度に表面形状を取得することができる。
【００８７】
層間絶縁膜４０のみによる素子分離が十分とれるのであれば、図１３（ａ）に示す工程のように図４（ｂ）に示す工程を省いても良いし、図１３（ｂ）に示す工程のように図５（ａ）に示す工程にて第２絶縁膜３６を省いてもよい。なお、図４（ｂ）および図４（ｃ）が図１３（ａ）に対応することになる。
【００８８】
また、第１絶縁層２２の上に第１層間絶縁膜４１を形成し、これにより、素子分離が十分とれ、かつ、第２容量検出回路層３０の形成に支障がなければ、図１４に示すように、図３（ｂ）に示す工程にて第１絶縁膜２７を省いてもよい。なお、図３（ｂ）が図１４（ａ）に対応し、図４（ｂ）および図４（ｃ）が図１４（ｂ）に対応し、図５（ａ）が図１４（ｃ）に対応することになる。
【００８９】
第２実施形態では、第１トレンチ２６内に第１容量検出電極２８の一部を形成していたが、図１５に示されるように、第１トレンチ２６内に第１容量検出電極２８の全部を例えば蒸着の方法により形成しても良い。
【図面の簡単な説明】
【００９０】
【図１】本発明の第１実施形態に係る半導体装置の概略断面図である。
【図２】図１に示される半導体装置を製造する製造工程を示した図である。
【図３】図２に続く製造工程を示した図である。
【図４】図３に続く製造工程を示した図である。
【図５】図４に続く製造工程を示した図である。
【図６】図５に続く製造工程を示した図である。
【図７】第２実施形態において、第１容量検出回路層を形成する工程を示した図である。
【図８】第３実施形態において、第１絶縁層の上に第２半導体層を形成する工程を示した図である。
【図９】第４実施形態において、第１絶縁層と第２半導体層とを接合する工程を示した図である。
【図１０】第５実施形態において、第１容量検出回路層と第２容量検出回路層とを接合する工程を示した図である。
【図１１】第６実施形態において、トレンチの底に形成された絶縁膜を取り除く工程を示した図である。
【図１２】第７実施形態において、トレンチの側壁に絶縁膜を形成する工程を示した図である。
【図１３】他の実施形態において、第２絶縁膜を形成しない工程を示した図である。
【図１４】他の実施形態において、第１絶縁膜を形成しない工程を示した図である。
【図１５】他の実施形態において、第１トレンチ内に第１容量検出電極の全部を形成する工程を示した図である。
【符号の説明】
【００９１】
２０  第１容量検出回路層
２１  第１半導体層
２２  第１絶縁層
２６  第１トレンチ
２７  第１絶縁膜
２８  第１容量検出電極
２９  第１容量検出素子
３０  第２容量検出回路層
３１  第２半導体層
３２  第２絶縁層
３５  第２トレンチ
３６  第２絶縁膜
３７  第２容量検出電極
３８  第２容量検出素子
４０  層間絶縁膜
４１  第１層間絶縁膜
５０  保護膜
６０  被測定体
７０  アース用トレンチ
７１  アース用絶縁膜
７２  アース電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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