(57)【要約】【課題】  電気的に書き込み消去可能な不揮発性のメモリセルをアレイ状に複数配列して一括データ消去可能に形成されたメモリブロックの複数と、メモリブロックを置換可能な冗長ブロックを備えてなる不揮発性半導体記憶装置において、外部の制御を煩雑にせず消去処理の高速化を図る。【解決手段】  消去対象の複数のメモリブロック内に不良ブロックが含まれているか否かを、冗長ブロック置換信号を受け付けて判定し、不良ブロックが含まれている場合、不良ブロック以外の正常ブロックに対する消去動作時に、不良ブロックに対して消去動作時の電圧印加が生じないように、正常ブロックに対して消去動作時の電圧印加が同時に生じるブロック数を切り替える制御を行い、正常ブロックと冗長ブロックを個別に消去し、不良ブロックが含まれていない場合、消去対象の全メモリブロックに対して同時に消去電圧を印加する制御を行う制御回路を備える。【選択図】        図２
2009146482.tif 000002
【特許請求の範囲】
【請求項１】
電気的に書き込み消去可能な不揮発性のメモリセルをアレイ状に複数配列して一括データ消去可能に形成されたメモリブロックの複数と、前記メモリブロックの１つと同じメモリセル数で同構成の冗長ブロックとで構成されるメモリアレイを備えてなる不揮発性半導体記憶装置であって、
前記メモリブロックを一括データ消去単位とするブロック消去、及び、前記メモリブロックの複数からなるメモリプレーンを一括データ消去単位とするプレーン消去における各動作シーケンスを制御する制御回路と、
前記メモリアレイ内の１つの前記メモリブロックが不良ブロックである場合に、前記不良ブロックを前記冗長ブロックと置換するブロック置換手段と、
前記制御回路により消去対象として指定された前記メモリブロックの１つが前記冗長ブロックに置換されるか否かを判定した冗長ブロック置換信号を出力するブロック置換判定手段と、を備え、
前記制御回路は、前記プレーン消去時において、消去対象の前記メモリプレーン内に前記冗長ブロックに置換される前記不良ブロックが含まれているか否かを、前記冗長ブロック置換信号を受け付けて判定し、前記不良ブロックが含まれている場合には、前記メモリプレーンの前記不良ブロック以外の正常ブロックに対するプレーン消去動作時に、前記不良ブロックに対して消去動作時の電圧印加が生じないように、消去対象の前記メモリプレーン内の前記正常ブロックに対して消去動作時の電圧印加が同時に生じるブロック数を切り替える制御を行い、切り替えられた前記ブロック数の前記正常ブロックの夫々と前記冗長ブロックに対して個別に前記ブロック消去を行い、前記不良ブロックが含まれていない場合には、消去対象の前記メモリプレーン内の全ての前記メモリブロックに対して消去動作時の電圧印加を同時に行い、前記プレーン消去を行うことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記制御回路は、消去対象の前記メモリプレーン内に前記冗長ブロックに置換される前記不良ブロックが含まれているか否かの前記判定において、消去対象の前記メモリプレーン内の前記メモリブロックの夫々に対応する前記冗長ブロック置換信号を、前記メモリブロック毎に順次受け付けて、少なくとも１つの前記冗長ブロック置換信号が、前記冗長ブロックに置換されていることを示している場合に、消去対象の前記メモリプレーン内に前記不良ブロックが含まれていると判定することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
電気的に書き込み消去可能な不揮発性のメモリセルをアレイ状に複数配列して一括データ消去可能に形成されたメモリブロックの複数と、前記メモリブロックの１つと同じメモリセル数で同構成の冗長ブロックとで構成されるメモリアレイを備えてなる不揮発性半導体記憶装置であって、
前記メモリブロックを一括データ消去単位とするブロック消去、及び、前記メモリブロックの複数からなるメモリプレーンを一括データ消去単位とするプレーン消去における各動作シーケンスを制御する制御回路と、
前記メモリアレイ内の１つの前記メモリブロックが不良ブロックである場合に、前記不良ブロックを前記冗長ブロックと置換するブロック置換手段と、
前記制御回路により消去対象として指定された前記メモリプレーン内に前記冗長ブロックに置換される前記不良ブロックが含まれているか否かを判定したブロック置換プレーン信号を出力するブロック置換プレーン判定手段と、を備え、
前記制御回路は、前記プレーン消去時において、消去対象の前記メモリプレーン内に前記冗長ブロックに置換される前記不良ブロックが含まれているか否かを、前記ブロック置換プレーン信号を受け付けて判定し、前記不良ブロックが含まれている場合には、前記メモリプレーンの前記不良ブロック以外の正常ブロックに対するプレーン消去動作時に、前記不良ブロックに対して消去動作時の電圧印加が生じないように、消去対象の前記メモリプレーン内の前記正常ブロックに対して消去動作時の電圧印加が同時に生じるブロック数を切り替える制御を行い、切り替えられた前記ブロック数の前記正常ブロックの夫々と前記冗長ブロックに対して個別に前記ブロック消去を行い、前記不良ブロックが含まれていない場合には、消去対象の前記メモリプレーン内の全ての前記メモリブロックに対して消去動作時の電圧印加を同時に行い、前記プレーン消去を行うことを特徴とする不揮発性半導体記憶装置。
【請求項４】
前記制御回路は、前記プレーン消去の対象として、前記メモリプレーンの複数が選択された場合に、選択された前記メモリプレーンの夫々に対して前記プレーン消去を順次実行する制御が可能に構成されており、選択された複数の前記メモリプレーンの夫々に対して、前記冗長ブロックに置換される前記不良ブロックが含まれているか否かの前記判定を行い、当該判定において、前記不良ブロックが含まれている場合には、前記ブロック数を切り替える制御を行い、前記不良ブロックが含まれていない場合には、消去対象の前記メモリプレーン内の全ての前記メモリブロックに対して消去動作時の電圧印加を同時に行うことを特徴とする請求項１〜３の何れか１項に記載の不揮発性半導体記憶装置。
【請求項５】
前記制御回路は、消去対象の前記メモリプレーン内に前記冗長ブロックに置換される前記不良ブロックが含まれているか否かの前記判定において、前記不良ブロックが含まれている場合には、前記メモリプレーン内の前記正常ブロックに対する消去動作と前記冗長ブロックに対する消去動作を、前記ブロック消去として１ブロックずつ個別に行うことを特徴とする請求項１〜４の何れか１項に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的に書き込み消去可能な不揮発性のメモリセルをアレイ状に複数配列して一括データ消去可能に形成されたメモリブロックの複数と、該メモリブロックの１つと同じメモリセル数で同構成の冗長ブロックとで構成されるメモリアレイを備えてなる不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置には、電気的に書き込み消去可能な不揮発性のメモリセルをアレイ状に複数配列して一括データ消去可能に構成されたものがある。斯かる不揮発性半導体記憶装置として、フラッシュメモリが代表的であり、通常、ブロックと呼ばれる複数のメモリセルを含むメモリアレイに対して一括消去を実施する。
【０００３】
図８〜図１６を用いて、従来のフラッシュメモリの一例を説明する。図８は、ＥＴＯＸ型フラッシュメモリのメモリセルの断面構造を模式的に示す概略断面図である。メモリセルは、コントロールゲート１、フローティングゲート２、Ｎ型不純物拡散層で形成されるドレイン３及びソース４が、Ｐ型ウェル５上に形成されて構成されている。フローティングゲート２は周囲から電気的に絶縁されており、ここにトラップされた電子の量によりメモリセルの閾値電圧が変化し、情報の記憶に利用される。比較的少数の電子がフローティングゲートにトラップされているときは、コントロールゲートに比較的低い電圧を印加することにより、ドレイン３及びソース４間の基板にチャネルを発生させることができる。即ち、閾値電圧が低い状態となっている。斯かる低閾値電圧状態のメモリセルは消去状態と定義され、通常は２値データの“１”が割り当てられる。比較的多数の電子がフローティングゲートにトラップされているときは、コントロールゲートに比較的高い電圧を印加することにより、基板にチャネルを発生させることができる。即ち、閾値電圧が高い状態となっている。斯かる高閾値電圧状態のメモリセルは書き込み状態と定義され、通常は２値データの“０”が割り当てられる。
【０００４】
図９に、一般的なＮＯＲ型フラッシュメモリのアレイ構成を示す。ここで例示するメモリアレイは、ｍ本のワード線ＷＬ０〜ＷＬｍ−１とｎ本のビット線ＢＬ０〜ＢＬｎ−１で構成され、ｍｘｎ個のメモリセルを有し、共通のＰ型ウェル内に形成される。ワード線の夫々は、同一行に配置されたメモリセルの各コントロールゲートに共通に接続され、ビット線の夫々は、同一列に配置されたメモリセルの各ドレインに共通に接続される。メモリアレイ内の全メモリセルのソースは共通のソース線ＳＬに接続される。このメモリアレイの周辺に、複数のワード線の中から特定のワード線を選択するために行アドレス信号をデコードする行デコーダ、複数のビット線の中から特定のビット線を選択するために列アドレス信号をデコードする列デコーダ、ソース線ＳＬへ印加する電圧を切り替えるソーススイッチ、Ｐ型ウェルへ印加する電圧を切り替えるＰ型ウェルスイッチ、メモリセルの書き込まれている状態を判断するセンスアンプ回路等の周辺回路等が用意されている。
【０００５】
読み出し時、行デコーダで１本のワード線が選択され、読み出し時のコントロールゲート電圧が印加される。非選択ワード線は通常０Ｖになる。ソーススイッチは、ソース線ＳＬに０Ｖを印加する。列デコーダは、メモリアレイのビット線の内、読み出し対象となるメモリセルに接続する１または複数のビット線を選択し、センスアンプに接続する。センスアンプは選択ビット線にドレイン電圧を供給し、選択ビット線からメモリセルを経由してソース線ＳＬに流れる電流の大きさにより、メモリセルが消去状態か書き込み状態かを判定する。このとき、非選択ワード線に接続されたメモリセルはコントロールゲート電圧が０Ｖと低いため電流を殆ど流さず、読み出し動作に影響するのは選択ワード線に接続されたメモリセルのみである。選択されたメモリセルのドレイン・ソース間に電流が流れるが、消去状態のメモリセルは書き込み状態のメモリセルよりも閾値電圧が低いため、比較的大きな電流を流す。判定基準となる電流よりも大きな電流を流すとき、そのメモリセルは消去状態であると判定され、反対に判定基準となる電流よりも小さな電流を流すとき、そのメモリセルは書き込み状態であると判定される。
【０００６】
書き込み動作時、ワード線は書き込み対象となる１本だけ行デコーダにより選択され書き込み用の高電圧が印加され、他の非選択ワード線は０Ｖとなる。列デコーダは、メモリアレイのビット線の内、書き込み対象となるメモリセルに接続する１または複数のビット線を選択し、書き込み用のドレイン電圧が、読み出し時とは別の経路から印加される。ソーススイッチはソース線ＳＬに０Ｖを印加する。書き込み対象のメモリセルのドレインに高電圧を印加することでドレイン近傍のチャネルに高エネルギのホットエレクトロンが発生し、コントロールゲートに高電圧を印加することでホットエレクトロンがある確率でフローティングゲートに注入されトラップされる。この書き込み方式は、チャネル・ホット・エレクトロン（ＣＨＥ）方式と呼ばれる。
【０００７】
消去動作時、行デコーダは全ワード線を選択して夫々に負電圧を供給する。また、このメモリアレイはＰ型ウェル内に形成され、当該Ｐ型ウェルに消去用の高電圧が印加される。例えば、デバイス全体がＰ型半導体基板上に形成される場合、Ｐ型ウェルとＰ型半導体基板の間にＮ型ウェルを形成することで、Ｐ型半導体基板に対して通常の電位を維持しながら消去対象のメモリアレイのＰ型ウェルへ消去用の高電圧を印加することが可能になる。消去電圧印加のためにＰ型ウェルに高電圧を印加するときは、Ｐ型半導体基板とＰ型ウェルの間に形成されたＮ型ウェルもＰ型ウェルと同電位以上に設定する。Ｐ型ウェルに高電圧を印加し、且つ、全ワード線に負電圧を印加することで、当該Ｐ型ウェル内の全メモリセルに消去電圧を印加することができる。コントロールゲートに負電圧、Ｐ型ウェルに高電圧を印加することで、フローティングゲートにトラップされた電子がトンネル効果によりＰ型ウェルに抜かれる。この現象はＦＮトンネル現象（Ｆｏｗｌｅｒ  Ｎｏｒｄｈｅｉｍ  Ｔｕｎｎｎｅｌｉｎｇ）と呼ばれる。Ｐ型ウェルは、メモリアレイを複数に分割してなるメモリブロック毎に形成され、通常、１つのＰ型ウェルは、１つのメモリブロック内のメモリセルで共有されるので、消去電圧はメモリブロック単位で印加される。
【０００８】
メモリセルやメモリアレイの不良には様々なモードが存在するが、ドレインとコントロールゲート間のショートが大きな問題の一つである。ドレインは、通常はメモリセルより上の層にメタル層にて配線されるビット線に接続されるので、ビット線のメタル層とドレインの不純物拡散層の間にコンタクトが形成される。このドレイン・ビット線間のドレインコンタクトがコントロールゲートと短絡することで、不良が発生する。ドレインコンタクトとコントロールゲートの短絡は、単純に短絡しているビット線を冗長ビット線にて置換するだけでは、当該短絡に起因する不良を完全には解消できない。何故なら、消去電圧印加時、コントロールゲートは負電圧であり、ドレインは高電圧が印加されるＰ型ウェルとＰＮ接合されていることから高電圧となる。コントロールゲートとドレインが短絡すると、コントロールゲートの負電圧が浮き上がり、またドレインを経由してコントロールゲートへと電流が流れることによりＰ型ウェル電圧の高電圧は低下する。従って、消去対象の各メモリセルへは十分な消去電圧を印加することができず、消去不良が発生する。近年、このような不良モードを救済するため、不良が発生したメモリブロックを別途用意した冗長ブロックに置き換えるブロック救済機能を備えたフラッシュメモリが実現されており、歩留まり向上に効果を発揮している（例えば、下記の特許文献１〜３参照）。
【０００９】
図１０に、複数のメモリブロック１１からなるメモリプレーン１０の概略の構成を模式的に示す。各メモリブロック１１は、夫々、図９に示すフラッシュメモリのメモリセルをアレイ状に複数配列して構成される。ブロックメモリ１１毎に、対応する行デコーダ１２がワード線に、高電圧スイッチ１３がソース線及びＰ型ウェルに接続され、ビット線は各ブロックメモリ１１に共通の列デコーダ１４により選択的にブロック周辺回路１５内のセンスアンプ回路や書き込み電圧印加回路に接続される。行デコーダ１２は、読み出しや書き込み時には選択された１本に読み出しワード線電圧や書き込みワード線電圧を印加し、消去時には全ワード線に負電圧を印加する。高電圧スイッチ１３は、メモリブロック１１のソース線電圧やＰ型ウェル電圧等を制御する。読み出し時や書き込み時はソース線やＰ型ウェルに０Ｖを印加し、消去時には、ソース電圧をオープンに、Ｐ型ウェル電圧を高電圧に切り替える。ブロック周辺回路１５はセンスアンプ回路や電圧切り替え回路、ブロックデコード回路等を含む。
【００１０】
図１１に、複数のメモリプレーン１０を含むフラッシュメモリ２００の概略のブロック構成を示す。図１１に例示する構成では、４つのメモリプレーン１０と１つの冗長ブロックプレーン２０を備えている。各メモリプレーン１０は、例えば、８つのメモリブロックを備えて構成され、また、冗長ブロックプレーン２０は、４つのメモリプレーン１０の何れかの任意のメモリブロックが不良ブロックである場合に、置換可能な冗長ブロックを１または複数備えて構成されている。
【００１１】
制御信号Ｓ１０は、外部からフラッシュメモリ２００を制御するための信号であり、チップイネーブル信号、出力イネーブル信号、コマンド書き込み信号等を含む。アドレス信号Ｓ１１は、外部から操作対象となるメモリセルを指定するアドレス信号である。データ入出力信号Ｓ１２は、フラッシュメモリ２００からのデータの読み出し、フラッシュメモリ２００へのデータ及びコマンドの書き込みを行うために使用するデータ入出力信号である。入出力バッファ３０は、外部からの各種信号入力をフラッシュメモリ内部に伝達し、データ入出力信号Ｓ１２を通じて読み出しデータ等を外部に出力する回路である。
【００１２】
コマンド入力信号Ｓ１３は外部から入出力バッファ３０を介してユーザーインターフェイス回路（ＵＩ回路）４０へ伝達される信号であり、内部制御信号Ｓ１４は外部からの操作に応じてフラッシュメモリ２００の内部制御を行う制御信号であり、外部ブロックアドレス信号Ｓ１５は外部から指定されたブロックアドレス信号である。ＵＩ回路４０は、外部から入力されたコマンド等の解析を行う回路である。ユーザーインターフェイス信号（ＵＩ信号）Ｓ１６は、ＵＩ回路４０が解析したコマンドの情報を、Ｉ／Ｏ回路６０に伝える信号である。ライトステートマシン回路制御信号Ｓ１７は、ＵＩ回路４０がライトステートマシン回路（ＷＳＭ回路）５０を制御する信号である。Ｉ／Ｏ制御信号Ｓ１８は、ＷＳＭ回路５０がフラッシュメモリ２００内の各回路を制御するための信号の生成、或いは、各回路からの信号を受け取るためのＩ／Ｏ回路６０と信号の授受を行うための制御信号である。例えば、ＵＩ信号Ｓ１６はＵＩ回路４０で生成され、Ｉ／Ｏ回路６０とＩ／Ｏ制御信号Ｓ１８を通じてＷＳＭ回路５０に伝えられ、これによりＷＳＭ回路５０はＵＩ回路が解析したコマンド情報を使用することができる。内部制御信号Ｓ１９とＩ／Ｏ信号Ｓ２０は、Ｉ／Ｏ回路６０にて生成される信号である。尚、Ｉ／Ｏ回路６０が生成するアドレス信号にはメモリブロックを指定するブロックアドレス以外も存在するが、ここでは、ブロックアドレスに関係しないアドレス信号は内部制御信号Ｓ１９に含むものとする。ブロックアドレス制御回路７０は、外部ブロックアドレス信号Ｓ１５とＩ／Ｏ信号Ｓ２０から、内部ブロックアドレス信号Ｓ２１を生成する回路である。プレーン周辺回路８０は、電圧生成回路や電圧切り替え回路等の電圧制御に関する回路や、プレーン選択回路等の論理回路等、様々な回路を含み、各メモリプレーン１０（１０ａ〜１０ｄ）を制御するためのプレーン制御信号Ｓ２２ａ〜Ｓ２２ｄを介して、各メモリプレーン１０（１０ａ〜１０ｄ）と接続し、また、冗長ブロックプレーン２０を制御するための冗長プレーン制御信号Ｓ２３を介して、冗長ブロックプレーン２０と接続している。
【００１３】
図１２に、フラッシュメモリ２００の各動作モードにおけるメモリアレイの各ノード（ワード線、ビット線、ソース線、Ｐ型ウェル）への印加電圧の一例を示す。非選択メモリプレーン内の全メモリブロック、または、選択メモリプレーン内の非選択メモリブロックのワード線、ビット線、ソース線、Ｐ型ウェルは、全て０Ｖとなる。
【００１４】
図１３に、フラッシュメモリ２００のブロックアドレス制御回路７０の一例となる回路構成を示す。アドレス選択信号ＡＤＤＳＥＬ、Ｉ／Ｏブロックアドレス信号ＩＯＢＡＤＤ［４：０］は、Ｉ／Ｏ回路６０にて生成される信号で、Ｉ／Ｏ信号Ｓ２０に含まれる。冗長ブロック選択回路７１は、冗長ブロックプレーン２０内の冗長ブロックにて置換するブロックの情報である置換ブロックアドレス信号ＲＥＤＢＬＫ［４：０］や冗長ブロック置換イネーブル信号ＲＥＤＢＬＫＥＮを生成するが、これらの信号はフラッシュメモリセルやヒューズ等の不揮発性の記憶手段を使用して設定される。読み出し時はアドレス選択信号ＡＤＤＳＥＬがＬｏｗレベルとなり、内部ブロックアドレス信号ＢＬＫＡＤＤ［４：０］（Ｓ２１）には外部ブロックアドレス信号ＰＢＡＤＤ［４：０］（Ｓ１５）が選択される。消去動作や書き込み動作等、ＷＳＭ回路５０が制御する処理では、アドレス選択信号ＡＤＤＳＥＬがＨｉｇｈレベルとなり、内部ブロックアドレス信号ＢＬＫＡＤＤ［４：０］（Ｓ２１）には、Ｉ／Ｏブロックアドレス信号ＩＯＢＡＤＤ［４：０］（Ｓ２０）が選択される。内部ブロックアドレス信号ＢＬＫＡＤＤ［４：０］が置換ブロックアドレス信号ＲＥＤＢＬＫ［４：０］と一致し、且つ、冗長ブロック置換イネーブル信号ＲＥＤＢＬＫＥＮがＨｉｇｈレベルのとき、冗長ブロック置換信号ＲＥＤＭＡＴＣＨがＨｉｇｈレベルになる。具体的には、冗長ブロック置換信号ＲＥＤＭＡＴＣＨは、内部ブロックアドレス信号ＢＬＫＡＤＤ［４：０］と置換ブロックアドレス信号ＲＥＤＢＬＫ［４：０］の排他的否定論理和ＲＥＤＭＡＴ［４：０］と冗長ブロック置換イネーブル信号ＲＥＤＢＬＫＥＮの論理積として生成される。後述するように、冗長ブロック置換信号ＲＥＤＭＡＴＣＨがＨｉｇｈレベルの時は、冗長ブロックが操作の対象となり、冗長ブロック置換信号ＲＥＤＭＡＴＣＨがＬｏｗレベルの時は、冗長ブロック置換されないメモリブロックが操作の対象となる。冗長ブロック置換信号ＲＥＤＭＡＴＣＨは、図１１のブロック図では、内部ブロックアドレス信号Ｓ２１の一部としてプレーン周辺回路８０に出力される。
【００１５】
図１４に、プレーン周辺回路８０内に含まれるプレーンデコード回路８１の一例を示す回路図である。内部ブロックアドレス信号ＢＬＫＡＤＤ［４：３］はメモリプレーンの選択に使用されるアドレス信号であり、このアドレス信号をデコードすることで、メモリプレーン１０ａ〜１０ｄの選択信号であるプレーン選択信号ＰＳＥＬ［３：０］が生成される。但し、冗長ブロック置換信号ＲＥＤＭＡＴＣＨがＨｉｇｈレベルのときは、メモリプレーン１０ａ〜１０ｄは全て非選択となり、冗長ブロックプレーン２０が選択される。このような動作のために、冗長ブロックプレーン２０の選択信号に冗長ブロック置換信号ＲＥＤＭＡＴＣＨを使用することで、冗長ブロック置換時には冗長ブロックプレーン２０を選択し、冗長ブロック置換をしないときには、内部ブロックアドレス信号ＢＬＫＡＤＤ［４：３］によりメモリプレーン１０ａ〜１０ｄの何れか１つが選択される。
【００１６】
図１５に、図１０に示すブロック周辺回路１５に含まれるブロックデコード回路１６の一回路例を示す。ブロックデコード回路１６は、各メモリプレーン１０に含まれる８個のメモリブロック１１を択一的に活性化するブロック選択信号ＢＳＥＬ［７：０］を生成する回路であり、選択メモリプレーンのメモリブロックのみ選択されるよう、各メモリプレーンのプレーン選択信号ＰＳＥＬがＨｉｇｈレベルのときのみ１つのメモリブロックが選択される。内部ブロックアドレス信号ＢＬＫＡＤＤ［２：０］をデコードすることによりブロック選択信号ＢＳＥＬ［７：０］が生成されるが、全ブロック選択信号ＡＬＬＢＬＫがＨｉｇｈレベルのときは、選択メモリプレーンのブロック選択信号ＢＳＥＬ［７：０］は全てＨｉｇｈレベルとなり、全てのメモリブロックが選択される。この全メモリブロック選択は、後述するメモリプレーンを一括消去するプレーン消去動作に使用することができる。
【００１７】
尚、冗長ブロックプレーン２０は、メモリブロックの数が異なるだけで、基本的な構成は他のメモリプレーン１０と同一にすることができる。また、冗長ブロックプレーン２０や冗長メモリブロックの選択信号には、冗長ブロック置換信号ＲＥＤＭＡＴＣＨを使用する。
【００１８】
次に、読み出し時のフラッシュメモリ２００のブロック選択動作を、図１１、図１３〜図１５を参照して説明する。読み出しを実行するとき、外部からアドレス信号Ｓ１１にて読み出すアドレスを指定し、制御信号Ｓ１０にてフラッシュメモリ２００を活性化し、且つ、データ入出力信号Ｓ１２から読み出したデータを出力するモードに設定する。アドレス選択信号ＡＤＤＳＥＬはＬｏｗレベルに設定されるので、ブロックアドレス制御回路７０は、外部ブロックアドレス信号Ｓ１５を内部ブロックアドレス信号Ｓ２１の生成に使用する。プレーン周辺回路８０に含まれるプレーンデコード回路８１は、内部ブロックアドレス信号Ｓ２１にて指定されたメモリプレーンのみ、プレーン制御信号Ｓ２２ａ〜Ｓ２２ｄを使用して活性化する。選択されたメモリプレーン内のブロック周辺回路１５に含まれるブロックデコーダ回路１６は、内部ブロックアドレス信号ＢＬＫＡＤＤ［２：０］を使用して、読み出し対象のメモリブロックのみを活性化する。読み出し対象のメモリブロックが冗長ブロックに置換されるメモリブロックであった場合、ブロックアドレス制御回路７０にて判定され、内部ブロックアドレス信号Ｓ２１に含まれる冗長ブロック置換信号ＲＥＤＭＡＴＣＨがＨｉｇｈレベルとなることで冗長ブロックプレーン２０内の冗長ブロックが活性化される。以上のように、読み出し時は外部からのアドレス信号にて指定したブロックが活性化される。
【００１９】
次に、書き込み時のフラッシュメモリ２００のブロック選択動作を、図１１、図１３〜図１５を参照して説明する。書き込み命令が、外部から制御信号Ｓ１０、アドレス信号Ｓ１１、データ入出力信号Ｓ１２を通じて発行されると、ＵＩ回路４０は、発行された命令が書き込み命令であること、書き込み対象のアドレス、書き込みデータをＵＩ信号Ｓ１６としてＩ／Ｏ回路６０に出力するとともに、ライトステートマシン回路制御信号Ｓ１７を用いてＷＳＭ回路５０を起動する。ＷＳＭ回路５０は、書き込み時のアドレスの制御において、Ｉ／Ｏ制御信号Ｓ１８を用いた制御によってＩ／Ｏ回路６０で生成するＩ／Ｏブロックアドレス信号ＩＯＢＡＤＤ［４：０］やアドレス選択信号ＡＤＤＳＥＬを操作する。具体的には、アドレス選択信号ＡＤＤＳＥＬをＨｉｇｈレベルにすることで内部アドレス信号ＢＬＫＡＤＤ［４：０］（Ｓ２１）にＩ／Ｏブロックアドレス信号ＩＯＢＡＤＤ［４：０］を使用する。また、外部から書き込み命令を発行したときにアドレス信号Ｓ１１にて指定されＵＩ回路４０が取り込んでＵＩ信号Ｓ１６にてＩ／Ｏ回路６０に伝えられた書き込み対象のブロックアドレスをＷＳＭ回路５０が読み出し、Ｉ／Ｏブロックアドレス信号ＩＯＢＡＤＤ［４：０］にそのブロックアドレスを設定する。プレーン周辺回路８０に含まれるプレーンデコード回路８１は、内部ブロックアドレス信号Ｓ２１にて指定されたメモリプレーンのみ、プレーン制御信号Ｓ２２ａ〜Ｓ２２ｄを使用して活性化する。選択されたメモリプレーン内のブロック周辺回路１５に含まれるブロックデコーダ回路１６は、内部ブロックアドレス信号ＢＬＫＡＤＤ［２：０］を使用して、書き込み対象のメモリブロックのみを活性化する。これらの処理により、書き込み対象のメモリブロックに対して書き込み動作を実行することが可能となる。もし書き込み対象のメモリブロックが冗長ブロックに置換される不良ブロックであった場合、ブロックアドレス制御回路７０にて判定され、内部ブロックアドレス信号Ｓ２１に含まれる冗長ブロック置換信号ＲＥＤＭＡＴＣＨがＨｉｇｈレベルとなることで冗長ブロックプレーン２０内の冗長ブロックが活性化される。以上のように、書き込み時は書き込み命令発行時に外部からアドレス信号にて指定したメモリブロックをＷＳＭ回路５０の制御で活性化する。
【００２０】
消去時のフラッシュメモリ２００のブロック選択動作は、メモリブロック単位での一括消去動作では、基本的には書き込み時と同様である。
【００２１】
フラッシュメモリの消去動作は、一般的なＮＯＲ型フラッシュメモリでは数１００ｍｓ程度の処理時間を必要とし、読み出し動作の処理時間（１００ｎｓ程度）、書き込み動作の処理時間（１μｓ程度）と比較して非常に遅い。しかし、上述のように消去時のメモリセルには比較的大きな電圧が印加され信頼性上はクリティカルな動作であるから、スクリーニングのためにテスト工程にて全メモリブロックの消去動作が複数回実施されることがあり、テスト時間の増大の一因となっている。また、ユーザーでのデータ書き換え工程においても、上書きができない特性により、データ書き換えに際してメモリブロックを前もって消去する必要があり、当該消去に要する時間が問題視されることが多い。このように、フラッシュメモリは消去時間が長く、従ってこの消去時間の短縮が強く要望されている。
【００２２】
消去時間を短縮する手法の１つに、複数のメモリブロックに対して同時に消去電圧を印加する方法が実現されている。フラッシュメモリ２００の１メモリプレーン内の全メモリブロックに対して同時に消去電圧を印加するプレーン消去動作について、図１５を参照して説明する。全ブロック選択信号ＡＬＬＢＬＫをＨｉｇｈレベルにすることで選択メモリプレーン内の全メモリブロックが選択状態となり、この状態にて消去電圧の印加処理を実行することで、選択メモリプレーン内の全メモリブロックに同時に消去電圧を印加することが可能である。
【００２３】
また、消去時間を実質的に短縮する手法の１つに、１つの命令でチップ内の全メモリブロックを消去するフルチップ消去動作も実現されている。図１６に、図１１に示すフラッシュメモリ２００においてフルチップ消去動作を実行するためのＷＳＭ回路５０の処理の内、消去電圧印加に関する処理部分のフローチャートを示す。ステップ＃１０１、＃１０２、＃１０３、＃１０４は、ブロックアドレスを順次変化させて、メモリブロック単位の消去動作を繰り返す処理であり、これらの処理により、全てのメモリブロックに対して消去電圧の印加（ステップ＃１０２）が実行できる。冗長ブロックに置換されるメモリブロックに対して消去を実行するときは、既に説明したように、冗長ブロックが選択される構成になっているので、本処理手順により全メモリブロックに対して消去電圧が印加できる。実際の消去動作では消去ベリファイ（消去動作後のメモリセル状態を検証するための読み出し動作と判定処理からなる一連の動作）と消去電圧印加を繰り返すため、メモリブロック間に消去時間のバラツキが生じるが、多数のメモリブロックを連続して自動的に消去することで消去時間のブロック間バラツキを吸収することができ、外部の制御方法によっては消去処理に必要な時間を短縮できる。
【００２４】
以上、従来のフラッシュメモリで、不良ブロックを冗長ブロックに置換することで歩留りを向上する冗長ブロック置換機能、複数のメモリブロックに対して同時に消去電圧を印加するプレーン消去機能、内部で連続して全メモリブロックに消去電圧を印加することで消去時間を短縮するフルチップ消去機能が実現されている。
【００２５】
【特許文献１】特開平４−３３９４号公報
【特許文献２】特開平５−２１０９９３号公報
【特許文献３】特開平８−３２９６９５号公報
【発明の開示】
【発明が解決しようとする課題】
【００２６】
しかしながら、従来のフラッシュメモリでは、不良ブロックを含む複数のメモリブロックへの消去電圧の同時印加が正常に行なわれない可能性がある。例えば、上述のプレーン消去動作では、もし選択メモリプレーン内に上述のドレインコンタクトショート不良の存在するメモリブロックが存在していた場合、その不良ブロックを冗長ブロックに置換したとしても、プレーン消去動作の消去電圧印加時は当該不良ブロックにも消去電圧が印加されると、不良ブロックのコントロールゲートとＰ型ウェル間に正しい消去電圧が印加されないだけでなく、コントロールゲート電圧やＰ型ウェル電圧に接続している電圧ノードにも影響を与え、選択メモリプレーン内の他のメモリブロックに対しても正常な消去電圧が印加できない可能性があるからである。従って、プレーン消去動作を確実に実行できるのは、不良ブロックを含まないメモリプレーンに対してのみである。
【００２７】
不良ブロックを選択せず、且つ、複数のメモリブロックに対して同時に消去電圧を印加するための手段として、ブロック選択信号にラッチ回路を用意し、このラッチ回路にブロック選択状態を記憶させる方法が、上記の特許文献１或いは特許文献２に開示されている。しかしながら、これらの手法ではラッチ回路がメモリブロック毎に必要であり、回路規模の増加が避けられない。
【００２８】
また、上記の特許文献３に開示されているように不良ブロックの情報を外部に出力する手段を用意することで、外部から不良ブロックを含まない複数のメモリブロックを選択して一括消去し、不良ブロックを含む領域はメモリブロック単位で消去するという対応も可能であるが、外部の制御の煩雑化は避けられない。但し、図１３に示すブロックアドレス制御回路７０を、図１７で示す回路構成に変更することで、外部の制御の煩雑化を緩和することが可能である。この回路構成では、不良ブロックのアドレスが外部から見て特定のブロックアドレスになるよう、内部ブロックアドレスを変換する。具体的には、ＸＯＲ（排他的論理和）回路を用いて、外部から見てブロックアドレス“００００００”に相当するメモリブロックが不良ブロックとなる。従って、特に不良ブロックの情報を外部に出力する機能を用意せずに、特許文献３の場合と同様に不良ブロックを外部から特定することが可能である。しかしながら、プレーン消去動作の不可能な領域が存在することには変わりなく、外部からの操作もある程度は煩雑化する。
【００２９】
本発明は、上記問題点に鑑みてなされたものであり、その目的は、小規模な回路や制御の工夫によって、外部の制御を煩雑にせず、消去処理の高速化が可能な不揮発性半導体記憶装置を提供する点にある。
【課題を解決するための手段】
【００３０】
上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、電気的に書き込み消去可能な不揮発性のメモリセルをアレイ状に複数配列して一括データ消去可能に形成されたメモリブロックの複数と、前記メモリブロックの１つと同じメモリセル数で同構成の冗長ブロックとで構成されるメモリアレイを備えてなる不揮発性半導体記憶装置であって、前記メモリブロックを一括データ消去単位とするブロック消去、及び、前記メモリブロックの複数からなるメモリプレーンを一括データ消去単位とするプレーン消去における各動作シーケンスを制御する制御回路と、前記メモリアレイ内の１つの前記メモリブロックが不良ブロックである場合に、前記不良ブロックを前記冗長ブロックと置換するブロック置換手段と、前記制御回路により消去対象として指定された前記メモリブロックの１つが前記冗長ブロックに置換されるか否かを判定した冗長ブロック置換信号を出力するブロック置換判定手段と、を備え、前記制御回路が、前記プレーン消去時において、消去対象の前記メモリプレーン内に前記冗長ブロックに置換される前記不良ブロックが含まれているか否かを、前記冗長ブロック置換信号を受け付けて判定し、前記不良ブロックが含まれている場合には、前記メモリプレーンの前記不良ブロック以外の正常ブロックに対するプレーン消去動作時に、前記不良ブロックに対して消去動作時の電圧印加が生じないように、消去対象の前記メモリプレーン内の前記正常ブロックに対して消去動作時の電圧印加が同時に生じるブロック数を切り替える制御を行い、切り替えられた前記ブロック数の前記正常ブロックの夫々と前記冗長ブロックに対して個別に前記ブロック消去を行い、前記不良ブロックが含まれていない場合には、消去対象の前記メモリプレーン内の全ての前記メモリブロックに対して消去動作時の電圧印加を同時に行い、前記プレーン消去を行うことを第１の特徴とする。
【００３１】
本発明に係る不揮発性半導体記憶装置は、上記第１の特徴に加えて、更に、前記制御回路が、消去対象の前記メモリプレーン内に前記冗長ブロックに置換される前記不良ブロックが含まれているか否かの前記判定において、消去対象の前記メモリプレーン内の前記メモリブロックの夫々に対応する前記冗長ブロック置換信号を、前記メモリブロック毎に順次受け付けて、少なくとも１つの前記冗長ブロック置換信号が、前記冗長ブロックに置換されていることを示している場合に、消去対象の前記メモリプレーン内に前記不良ブロックが含まれていると判定することを第２の特徴とする。
【００３２】
本発明に係る不揮発性半導体記憶装置は、電気的に書き込み消去可能な不揮発性のメモリセルをアレイ状に複数配列して一括データ消去可能に形成されたメモリブロックの複数と、前記メモリブロックの１つと同じメモリセル数で同構成の冗長ブロックとで構成されるメモリアレイを備えてなる不揮発性半導体記憶装置であって、前記メモリブロックを一括データ消去単位とするブロック消去、及び、前記メモリブロックの複数からなるメモリプレーンを一括データ消去単位とするプレーン消去における各動作シーケンスを制御する制御回路と、前記メモリアレイ内の１つの前記メモリブロックが不良ブロックである場合に、前記不良ブロックを前記冗長ブロックと置換するブロック置換手段と、前記制御回路により消去対象として指定された前記メモリプレーン内に前記冗長ブロックに置換される前記不良ブロックが含まれているか否かを判定したブロック置換プレーン信号を出力するブロック置換プレーン判定手段と、を備え、前記制御回路が、前記プレーン消去時において、消去対象の前記メモリプレーン内に前記冗長ブロックに置換される前記不良ブロックが含まれているか否かを、前記ブロック置換プレーン信号を受け付けて判定し、前記不良ブロックが含まれている場合には、前記メモリプレーンの前記不良ブロック以外の正常ブロックに対するプレーン消去動作時に、前記不良ブロックに対して消去動作時の電圧印加が生じないように、消去対象の前記メモリプレーン内の前記正常ブロックに対して消去動作時の電圧印加が同時に生じるブロック数を切り替える制御を行い、切り替えられた前記ブロック数の前記正常ブロックの夫々と前記冗長ブロックに対して個別に前記ブロック消去を行い、前記不良ブロックが含まれていない場合には、消去対象の前記メモリプレーン内の全ての前記メモリブロックに対して消去動作時の電圧印加を同時に行い、前記プレーン消去を行うことを第３の特徴とする。
【００３３】
本発明に係る不揮発性半導体記憶装置は、上記何れかの特徴に加えて、更に、前記制御回路が、前記プレーン消去の対象として、前記メモリプレーンの複数が選択された場合に、選択された前記メモリプレーンの夫々に対して前記プレーン消去を順次実行する制御が可能に構成されており、選択された複数の前記メモリプレーンの夫々に対して、前記冗長ブロックに置換される前記不良ブロックが含まれているか否かの前記判定を行い、当該判定において、前記不良ブロックが含まれている場合には、前記ブロック数を切り替える制御を行い、前記不良ブロックが含まれていない場合には、消去対象の前記メモリプレーン内の全ての前記メモリブロックに対して消去動作時の電圧印加を同時に行うことを第４の特徴とする。
【００３４】
本発明に係る不揮発性半導体記憶装置は、上記何れかの特徴に加えて、更に、前記制御回路が、消去対象の前記メモリプレーン内に前記冗長ブロックに置換される前記不良ブロックが含まれているか否かの前記判定において、前記不良ブロックが含まれている場合には、前記メモリプレーン内の前記正常ブロックに対する消去動作と前記冗長ブロックに対する消去動作を、前記ブロック消去として１ブロックずつ個別に行うことを第５の特徴とする。
【００３５】
上記特徴の不揮発性半導体記憶装置によれば、制御回路が、ブロック置換判定手段から出力された冗長ブロック置換信号またはブロック置換プレーン判定手段から出力されたブロック置換プレーン信号に基づいて、プレーン消去時において、消去対象のメモリプレーン内に冗長ブロックに置換される不良ブロックが含まれているか否かを判定し、当該判定結果に基づいて、不良ブロックが含まれている場合には、不良ブロックに対して消去動作時の電圧印加が生じないように、消去対象のメモリプレーン内の正常ブロックに対して消去動作時の電圧印加が同時に生じるブロック数を切り替える制御を行うため、メモリプレーン内の正常ブロックに対して消去動作時の電圧印加が不良ブロックの影響受けずに正常に行え、また、不良ブロックが含まれていない場合には、当初の予定通りに、メモリプレーンを消去単位として複数のメモリブロックを一括消去できるので、消去時間の短縮が図れる。ここで、不良ブロックが含まれている場合と含まれていない場合の制御の切り替えを、不揮発性半導体記憶装置に内蔵の制御回路が判断して実行するので、外部装置に対して煩雑な制御を必要としない。
【００３６】
特に、上記第１または第２の特徴の不揮発性半導体記憶装置によれば、制御回路が、ブロック置換判定手段から出力された冗長ブロック置換信号に基づいて、消去対象のメモリプレーン内に冗長ブロックに置換される不良ブロックが含まれているか否かを判定するので、従来の不揮発性半導体記憶装置において不良ブロックと冗長ブロックの置換処理に用いていた冗長ブロック置換信号を利用するので、周辺回路に新たにブロック置換判定手段を追加することなく、制御回路の処理手順に僅かな変更を加えるだけで、上記作用効果を奏することができる。
【００３７】
更に、上記第３の特徴の不揮発性半導体記憶装置によれば、ブロック置換プレーン判定手段を周辺回路に追加し、制御回路の処理手順に僅かな変更を加えるだけで、上記作用効果を奏することができる。ここで、ブロック置換プレーン信号は、消去対象のメモリプレーン内に冗長ブロックに置換される不良ブロックが含まれているか否かを直接表しているので、制御回路の処理手順が上記第１または第２の特徴の不揮発性半導体記憶装置に比べて簡素化される。
【００３８】
更に、上記第４の特徴の不揮発性半導体記憶装置によれば、複数のメモリプレーンを選択して、順次プレーン消去処理を実行していく場合においても、個々のメモリプレーンに対して、ブロック置換判定手段から出力された冗長ブロック置換信号またはブロック置換プレーン判定手段から出力されたブロック置換プレーン信号に基づいて、プレーン消去時において、消去対象のメモリプレーン内に冗長ブロックに置換される不良ブロックが含まれているか否かを判定し、当該判定結果に基づいて、通常のプレーン消去処理を行うか否かの制御の切り替えを行うので、不良ブロックを含まないメモリプレーンについては高速なプレーン消去処理が実行でき、不良ブロックを含むメモリプレーンについては不良ブロックへの消去電圧の印加を回避したブロック消去処理が可能となり、外部に煩雑な制御負担を掛けずに、複数のメモリプレーンに対する連続的な消去処理が可能となって、全体として消去処理時間の短縮が可能となる。
【００３９】
更に、上記第５の特徴の不揮発性半導体記憶装置によれば、プレーン消去時において、消去対象のメモリプレーン内に冗長ブロックに置換される不良ブロックが含まれているか否かを判定において、消去対象のメモリプレーン内に冗長ブロックに置換される不良ブロックが含まれている場合に、正常ブロックに対する消去動作と冗長ブロックに対する消去動作をブロック消去として１ブロックずつ個別に行うので、制御回路は、既存のブロック消去の処理手順を用いて、当該消去処理を実行することができる。
【発明を実施するための最良の形態】
【００４０】
次に、本発明に係る不揮発性半導体記憶装置（以下、適宜「本発明装置」と称す）の実施形態について、図面を参照して説明する。
【００４１】
尚、以下の説明においては、本発明装置は、電気的に書き込み消去可能な不揮発性のメモリセルをアレイ状に複数配列して一括データ消去可能に形成されたメモリブロックの複数と、前記メモリブロックの１つと同じメモリセル数で同構成の冗長ブロックとで構成されるメモリアレイを備えてなる不揮発性半導体記憶装置であって、そのメモリセルとしては、図８に示すＥＴＯＸ型フラッシュメモリのメモリセルを想定し、また、メモリアレイとしては、図９に示すＮＯＲ型のアレイ構成を想定するが、メモリセルは電気的に書き込み消去可能な不揮発性メモリセルであれば、ＥＴＯＸ型フラッシュメモリのメモリセルに限定されるものではなく、また、メモリアレイも図９に示すＮＯＲ型のアレイ構成に限定されるものではない。また、図面の参照において、図８〜図１６に示す従来のフラッシュメモリと共通する回路、信号等の構成要素については、説明の理解の容易のために共通の符号を付して説明する。
【００４２】
〈第１実施形態〉
先ず、本発明装置の第１実施形態について、図１及び図２を参照して説明する。図１に、第１実施形態に係る本発明装置１００の概略のブロック構成を示す。図１に例示する構成では、４つのメモリプレーン１０と１つの冗長ブロックプレーン２０を備えている。各メモリプレーン１０は、例えば、８つのメモリブロックを備えて構成され、また、冗長ブロックプレーン２０は、４つのメモリプレーン１０の何れかの任意のメモリブロックが不良ブロックである場合に、置換可能な冗長ブロックを１または複数備えて構成されている。尚、メモリプレーン１０の個数、及び、各メモリプレーン１０内のメモリブロックの個数は、本実施形態の上記各個数に限定されるものではない。
【００４３】
各メモリプレーン１０の概略の構成は、図１０に示す従来のフラッシュメモリのメモリプレーンと同じであるので、重複する説明は割愛する。更に、上述の如く、ＥＴＯＸ型フラッシュメモリのメモリセル及びそのＮＯＲ型のアレイ構成を想定しているので、メモリセルの読み出し、書き込み、消去の各基本動作についても、従来のフラッシュメモリのメモリプレーンと同じであるので、重複する説明は割愛する。
【００４４】
図１において、図１１に示す従来のフラッシュメモリの構成と相違する点があるので、共通する点も含めて説明する。
【００４５】
制御信号Ｓ１０は、外部からフラッシュメモリ２００を制御するための信号であり、チップイネーブル信号、出力イネーブル信号、コマンド書き込み信号等を含む。アドレス信号Ｓ１１は、外部から操作対象となるメモリセルを指定するアドレス信号である。データ入出力信号Ｓ１２は、フラッシュメモリ２００からのデータの読み出し、フラッシュメモリ２００へのデータ及びコマンドの書き込みを行うために使用するデータ入出力信号である。入出力バッファ３０は、外部からの各種信号入力をフラッシュメモリ内部に伝達し、データ入出力信号Ｓ１２を通じて読み出しデータ等を外部に出力する回路である。
【００４６】
コマンド入力信号Ｓ１３は外部から入出力バッファ３０を介してＵＩ回路４０へ伝達される信号であり、内部制御信号Ｓ１４は外部からの操作に応じてフラッシュメモリ２００の内部制御を行う制御信号であり、外部ブロックアドレス信号Ｓ１５は外部から指定されたブロックアドレス信号である。ＵＩ回路４０は、外部から入力されたコマンド等の解析を行う回路である。ＵＩ信号Ｓ１６は、ＵＩ回路４０が解析したコマンドの情報を、Ｉ／Ｏ回路６０に伝える信号である。ライトステートマシン回路制御信号Ｓ１７は、ＵＩ回路４０がＷＳＭ回路５０を制御する信号である。Ｉ／Ｏ制御信号Ｓ１８は、ＷＳＭ回路５０がフラッシュメモリ２００内の各回路を制御するための信号の生成、或いは、各回路からの信号を受け取るためのＩ／Ｏ回路６０と信号の授受を行うための制御信号である。例えば、ＵＩ信号Ｓ１６はＵＩ回路４０で生成され、Ｉ／Ｏ回路６０とＩ／Ｏ制御信号Ｓ１８を通じてＷＳＭ回路５０に伝えられ、これによりＷＳＭ回路５０はＵＩ回路が解析したコマンド情報を使用することができる。内部制御信号Ｓ１９とＩ／Ｏ信号Ｓ２０は、Ｉ／Ｏ回路６０にて生成される信号である。尚、Ｉ／Ｏ回路６０が生成するアドレス信号にはメモリブロックを指定するブロックアドレス以外も存在するが、ここでは、ブロックアドレスに関係しないアドレス信号は内部制御信号Ｓ１９に含むものとする。ブロックアドレス制御回路７０は、外部ブロックアドレス信号Ｓ１５とＩ／Ｏ信号Ｓ２０から、内部ブロックアドレス信号Ｓ２１を生成する回路である。プレーン周辺回路８０は、電圧生成回路や電圧切り替え回路等の電圧制御に関する回路や、プレーン選択回路等の論理回路等、様々な回路を含み、各メモリプレーン１０（１０ａ〜１０ｄ）を制御するためのプレーン制御信号Ｓ２２ａ〜Ｓ２２ｄを介して、各メモリプレーン１０（１０ａ〜１０ｄ）と接続し、また、冗長ブロックプレーン２０を制御するための冗長プレーン制御信号Ｓ２３を介して、冗長ブロックプレーン２０と接続している。
【００４７】
本実施形態では、ブロックアドレス制御回路７０は、例えば、図１３に示す従来のフラッシュメモリのブロックアドレス制御回路と同じ回路構成のものが使用できる。つまり、ブロックアドレス制御回路７０は、読み出し時にはアドレス選択信号ＡＤＤＳＥＬがＬｏｗレベルとなり、内部ブロックアドレス信号ＢＬＫＡＤＤ［４：０］（Ｓ２１）には外部ブロックアドレス信号ＰＢＡＤＤ［４：０］（Ｓ１５）が選択されて出力され、消去動作や書き込み動作等、ＷＳＭ回路５０が制御する処理では、アドレス選択信号ＡＤＤＳＥＬがＨｉｇｈレベルとなり、内部ブロックアドレス信号ＢＬＫＡＤＤ［４：０］（Ｓ２１）にはＩ／Ｏブロックアドレス信号ＩＯＢＡＤＤ［４：０］（Ｓ２０）が選択されて出力される。更に、ブロックアドレス制御回路７０は、ＷＳＭ回路５０によって指定されたＩ／Ｏブロックアドレス信号ＩＯＢＡＤＤ［４：０］（Ｓ２０）で選択されるメモリブロックが冗長ブロックに置換されるか否かを判定した冗長ブロック置換信号ＲＥＤＭＡＴＣＨを出力するブロック置換判定手段としても機能し、内部ブロックアドレス信号ＢＬＫＡＤＤ［４：０］が置換ブロックアドレス信号ＲＥＤＢＬＫ［４：０］と一致し、且つ、冗長ブロック置換イネーブル信号ＲＥＤＢＬＫＥＮがＨｉｇｈレベルのとき、冗長ブロック置換信号ＲＥＤＭＡＴＣＨをＨｉｇｈレベルとして出力する。この状態では、冗長ブロックが操作の対象となる。逆に、冗長ブロック置換信号ＲＥＤＭＡＴＣＨがＬｏｗレベルの時は、冗長ブロック置換されないメモリブロックが操作の対象となる。
【００４８】
本実施形態では、冗長ブロック置換信号ＲＥＤＭＡＴＣＨは、図１に示すように、内部ブロックアドレス信号Ｓ２１の一部としてプレーン周辺回路８０に出力されるだけでなく、内部ブロックアドレス信号Ｓ２１から分岐して、冗長ブロック置換信号Ｓ２４（ＲＥＤＭＡＴＣＨ）として、Ｉ／Ｏ回路６０に出力される。Ｉ／Ｏ回路６０は、ブロックアドレス制御回路７０から受け取った冗長ブロック置換信号ＲＥＤＭＡＴＣＨを、Ｉ／Ｏ制御信号Ｓ１８を介してＷＳＭ回路５０に出力する。これにより、ＷＳＭ回路５０は、ブロックアドレス制御回路７０から出力された冗長ブロック置換信号ＲＥＤＭＡＴＣＨを読み取ることが可能となり、後述するように、冗長ブロック置換信号ＲＥＤＭＡＴＣＨの信号レベルに応じて、プレーン消去動作の処理手順を切り替える制御が可能となる。以下、具体的に、図２に示すフローチャートを参照して、プレーン消去動作の処理手順を切り替える制御について説明する。
【００４９】
先ず、ステップ＃１１において、ＷＳＭ回路５０の制御下、Ｉ／Ｏ回路６０は、Ｉ／Ｏブロックアドレス信号ＩＯＢＡＤＤ［４：３］を、プレーン消去動作の対象として指定されたメモリプレーンのアドレスに設定する。次に、ステップ＃１２において、ＷＳＭ回路５０の制御下、Ｉ／Ｏ回路６０は、Ｉ／Ｏブロックアドレス信号ＩＯＢＡＤＤ［２：０］を、“０００”に設定する。次に、ステップ＃１３において、ＷＳＭ回路５０は、Ｉ／Ｏ回路６０を経由して供給される冗長ブロック置換信号ＲＥＤＭＡＴＣＨの信号レベルを読み出す。
【００５０】
次に、ステップ＃１４において、ＷＳＭ回路５０は、冗長ブロック置換信号ＲＥＤＭＡＴＣＨの信号レベルに基づいて、Ｉ／Ｏブロックアドレス信号ＩＯＢＡＤＤ［４：０］の示すメモリブロックが冗長ブロックに置換されるか否かを判定して、以下の処理手順の移行を切り替える制御を行う。即ち、冗長ブロック置換信号ＲＥＤＭＡＴＣＨがＨｉｇｈレベルであれば、Ｉ／Ｏブロックアドレス信号ＩＯＢＡＤＤ［４：０］の示すメモリブロックが冗長ブロックに置換されると判断して、処理手順をステップ＃１８に移行し、冗長ブロック置換信号ＲＥＤＭＡＴＣＨがＬｏｗレベルであれば、Ｉ／Ｏブロックアドレス信号ＩＯＢＡＤＤ［４：０］の示すメモリブロックが冗長ブロックに置換されないと判断して、処理手順をステップ＃１５に移行する。
【００５１】
ステップ＃１５では、ＷＳＭ回路５０は、Ｉ／Ｏブロックアドレス信号ＩＯＢＡＤＤ［２：０］が“１１１”であるか否かを判定して、Ｉ／Ｏブロックアドレス信号ＩＯＢＡＤＤ［４：０］の示すメモリブロックが消去対象メモリプレーン内の最終のメモリブロックか否かを判別する。ステップ＃１５において、ＷＳＭ回路５０は、Ｉ／Ｏブロックアドレス信号ＩＯＢＡＤＤ［２：０］が“１１１”であれば、処理手順をステップ＃１７に移行し、Ｉ／Ｏブロックアドレス信号ＩＯＢＡＤＤ［２：０］が“１１１”でなければ、処理手順をステップ＃１６に移行する。
【００５２】
ステップ＃１６では、Ｉ／Ｏブロックアドレス信号ＩＯＢＡＤＤ［２：０］の設定値をインクリメントして、ステップ＃１３に戻る。ステップ＃１３〜＃１６の一連の処理を繰り返すことで、消去対象メモリプレーン内において、全てのメモリブロックの冗長ブロック置換信号ＲＥＤＭＡＴＣＨがＬｏｗレベルで冗長ブロックに置換される不良ブロックが含まれないか、或いは、少なくとも１つのメモリブロックの冗長ブロック置換信号ＲＥＤＭＡＴＣＨがＨｉｇｈレベルで冗長ブロックに置換される不良ブロックが含まれるかがチェックされる。ステップ＃１３〜＃１６の一連の処理を繰り返し、何れか回数のステップ＃１４で、冗長ブロック置換信号ＲＥＤＭＡＴＣＨがＨｉｇｈレベルと判定されると、処理手順はステップ＃１８に移行する。消去対象メモリプレーン内の全てのメモリブロックにおいて、ステップ＃１４で、冗長ブロック置換信号ＲＥＤＭＡＴＣＨがＬｏｗレベルと判定されると、消去対象メモリプレーン内には、冗長ブロックに置換される不良ブロックが含まれないと判定され、処理手順は最終的にステップ＃１７に移行する。
【００５３】
ステップ＃１７は、消去対象メモリプレーン内に冗長ブロックに置換される不良ブロックが含まれない場合の本来のプレーン消去動作のための消去電圧の印加処理であり、消去対象メモリプレーン内の全メモリブロックに同時に消去電圧を印加する。具体的には、従来のフラッシュメモリと同様に、ＷＳＭ回路５０の制御下、Ｉ／Ｏ回路６０が、全ブロック選択信号ＡＬＬＢＬＫをＨｉｇｈレベルとして内部制御信号Ｓ１９に含めてプレーン周辺回路８０に出力し、プレーン周辺回路８０が、その全ブロック選択信号ＡＬＬＢＬＫを、プレーン制御信号Ｓ２２ａ〜Ｓ２２ｄを介して消去対象メモリプレーン内のブロック周辺回路１５に含まれるブロックデコード回路１６に出力することで、ブロックデコード回路１６が、選択メモリプレーンのブロック選択信号ＢＳＥＬ［７：０］を全てＨｉｇｈレベルとして、消去対象メモリプレーンに対する一括消去処理（プレーン消去）が実現される。この場合、消去電圧の印加回数はメモリプレーン当たり１回で済み、メモリブロック毎に消去電圧を印加する場合には、延べ８回の印加が必要であることと比較して、消去処理の所要時間を大幅に短縮できる。
【００５４】
ステップ＃１８〜＃２１は、消去対象メモリプレーン内に冗長ブロックに置換される不良ブロックが存在する場合の消去電圧の印加処理である。消去対象メモリプレーン内のブロックアドレスを順番に変化させ、メモリブロック毎に消去電圧を印加する。この場合は、１メモリブロックずつ８メモリブロックに対して消去電圧を印加するので、延べ８回の消去電圧の印加が必要である。ここで、内部ブロックアドレス信号ＢＬＫＡＤＤ［２：０］が、ブロックアドレス制御回路７０の冗長ブロック選択回路７１から出力される置換ブロックアドレス信号ＲＥＤＢＬＫ［４：０］と一致し、且つ、冗長ブロック置換イネーブル信号ＲＥＤＢＬＫＥＮがＨｉｇｈレベルのとき、冗長ブロックが消去対象となるので、内部ブロックアドレス信号ＢＬＫＡＤＤ［２：０］によって指定される消去対象メモリプレーン内のメモリブロック（不良ブロック）には、消去電圧は印加されない。
【００５５】
以上の処理手順により、消去対象メモリプレーン内に冗長ブロックに置換される不良ブロックが含まれない場合には、消去対象メモリプレーン内の全メモリブロックに同時に消去電圧が印加されるので、消去動作が短時間に完了する。一方、消去対象メモリプレーン内に冗長ブロックに置換される不良ブロックが含まれる場合は、消去対象メモリプレーン内の各メモリブロックへ順番に消去電圧が印加されるので、消去動作の高速化は見込めないものの、外部から同じ操作で、消去対象メモリプレーン内に冗長ブロックに置換される不良ブロックが含まれているか否かに関係なく、任意のメモリプレーンに対して、プレーン消去を指示することができ、外部から消去動作に係る制御を区別する必要が無い。
【００５６】
〈第２実施形態〉
次に、本発明装置の第２実施形態について、図３を参照して説明する。第２実施形態に係る本発明装置は、第１実施形態に係る本発明装置１００と回路構成は全く同じであり、第１実施形態で説明したプレーン消去動作が、複数のメモリプレーンが消去対象として選択された場合においても、選択された個々のメモリプレーンについて、自動的に適用され、メモリプレーン毎に、冗長ブロックに置換される不良ブロックが含まれているか否かを判定して、その判定結果に基づいて、処理手順の切り替えを行うものである。
【００５７】
以下、複数のメモリプレーンが消去対象として選択された場合の一例として、全てのメモリプレーン（図１の例では、４つのメモリプレーン１０ａ〜１０ｄ）が消去対象となるフルチップ消去動作について、図３に示すフローチャートを参照して説明する。
【００５８】
先ず、ステップ＃３１において、ＷＳＭ回路５０の制御下、Ｉ／Ｏ回路６０は、Ｉ／Ｏブロックアドレス信号ＩＯＢＡＤＤ［４：３］を、プレーン消去動作の対象として指定された複数のメモリプレーンの先頭アドレスに設定する。本実施形態では、当該先頭アドレスは“００”である。
【００５９】
次に、ステップ＃３２において、ＷＳＭ回路５０の制御下、Ｉ／Ｏ回路６０は、Ｉ／Ｏブロックアドレス信号ＩＯＢＡＤＤ［２：０］を、“０００”に設定する。次に、ステップ＃３３において、ＷＳＭ回路５０は、Ｉ／Ｏ回路６０を経由して供給される冗長ブロック置換信号ＲＥＤＭＡＴＣＨの信号レベルを読み出す。
【００６０】
次に、ステップ＃３４において、ＷＳＭ回路５０は、冗長ブロック置換信号ＲＥＤＭＡＴＣＨの信号レベルに基づいて、Ｉ／Ｏブロックアドレス信号ＩＯＢＡＤＤ［４：０］の示すメモリブロックが冗長ブロックに置換されるか否かを判定して、以下の処理手順の移行を切り替える制御を行う。即ち、冗長ブロック置換信号ＲＥＤＭＡＴＣＨがＨｉｇｈレベルであれば、Ｉ／Ｏブロックアドレス信号ＩＯＢＡＤＤ［４：０］の示すメモリブロックが冗長ブロックに置換されると判断して、処理手順をステップ＃３８に移行し、冗長ブロック置換信号ＲＥＤＭＡＴＣＨがＬｏｗレベルであれば、Ｉ／Ｏブロックアドレス信号ＩＯＢＡＤＤ［４：０］の示すメモリブロックが冗長ブロックに置換されない判断して、処理手順をステップ＃３５に移行する。
【００６１】
ステップ＃３５では、ＷＳＭ回路５０は、Ｉ／Ｏブロックアドレス信号ＩＯＢＡＤＤ［２：０］が“１１１”であるか否かを判定して、Ｉ／Ｏブロックアドレス信号ＩＯＢＡＤＤ［４：０］の示すメモリブロックが消去対象メモリプレーン内の最終のメモリブロックか否かを判別する。ステップ＃３５において、ＷＳＭ回路５０は、Ｉ／Ｏブロックアドレス信号ＩＯＢＡＤＤ［２：０］が“１１１”であれば、処理手順をステップ＃１７に移行し、Ｉ／Ｏブロックアドレス信号ＩＯＢＡＤＤ［２：０］が“１１１”でなければ、処理手順をステップ＃３６に移行する。
【００６２】
ステップ＃３６では、Ｉ／Ｏブロックアドレス信号ＩＯＢＡＤＤ［２：０］の設定値をインクリメントして、ステップ＃３３に戻る。ステップ＃３３〜＃３６の一連の処理を繰り返すことで、消去対象メモリプレーン内において、全てのメモリブロックの冗長ブロック置換信号ＲＥＤＭＡＴＣＨがＬｏｗレベルで冗長ブロックに置換される不良ブロックが含まれないか、或いは、少なくとも１つのメモリブロックの冗長ブロック置換信号ＲＥＤＭＡＴＣＨがＨｉｇｈレベルで冗長ブロックに置換される不良ブロックが含まれるかがチェックされる。ステップ＃３３〜＃３６の一連の処理を繰り返し、何れか回数のステップ＃３４で、冗長ブロック置換信号ＲＥＤＭＡＴＣＨがＨｉｇｈレベルと判定されると、処理手順はステップ＃３８に移行する。消去対象メモリプレーン内の全てのメモリブロックにおいて、ステップ＃３４で、冗長ブロック置換信号ＲＥＤＭＡＴＣＨがＬｏｗレベルと判定されると、消去対象メモリプレーン内には、冗長ブロックに置換される不良ブロックが含まれないと判定され、処理手順は最終的にステップ＃３７に移行する。
【００６３】
ステップ＃３７は、消去対象メモリプレーン内には、冗長ブロックに置換される不良ブロックが含まれない場合の本来のプレーン消去動作のための消去電圧の印加処理であり、消去対象メモリプレーン内の全メモリブロックに同時に消去電圧を印加する。ステップ＃３７の処理は、第１実施形態におけるステップ＃１７の処理と同じであるので、重複する具体的な説明は割愛する。ＷＳＭ回路５０は、ステップ＃３７の処理が終了すると、第１実施形態とは異なり、そのまま終了せずに、処理手順をステップ＃４２に移行する。
【００６４】
ステップ＃３８〜＃４１は、第１実施形態におけるステップ＃１８〜＃２１の処理と同じであり、消去対象メモリプレーン内に冗長ブロックに置換される不良ブロックが存在する場合の消去電圧の印加処理である。消去対象メモリプレーン内のブロックアドレスを順番に変化させ、メモリブロック毎に消去電圧を印加する。ブロックアドレス信号ＩＯＢＡＤＤ［４：３］で指定されている現在消去対象となっているメモリプレーン内の不良ブロックを除く全てのメモリブロック及び置換された冗長ブロックへのメモリブロック毎の消去電圧の印加が終了すると、ＷＳＭ回路５０は、第１実施形態とは異なり、そのまま終了せずに、処理手順をステップ＃４２に移行する。
【００６５】
ステップ＃４２では、Ｉ／Ｏブロックアドレス信号ＩＯＢＡＤＤ［４：３］が、プレーン消去動作の対象として指定された複数のメモリプレーンの最終アドレスか否かを判定する。本実施形態では、当該最終アドレスは“１１”である。ここで、Ｉ／Ｏブロックアドレス信号ＩＯＢＡＤＤ［４：３］が最終アドレスの“１１”である場合は、全ての処理を終了する。Ｉ／Ｏブロックアドレス信号ＩＯＢＡＤＤ［４：３］が最終アドレスの“１１”でない場合は、ステップ＃４３において、Ｉ／Ｏブロックアドレス信号ＩＯＢＡＤＤ［４：３］をインクリメントして、ステップ＃３２に戻る。
【００６６】
以上、ステップ＃３２〜＃４３の一連の処理を繰り返すことにより、プレーン消去動作の対象として指定された複数のメモリプレーンの全てに対しての消去処理が完了する。尚、ステップ＃３２〜＃４１の一連の処理は、第１実施形態におけるステップ＃１２〜＃２１の一連の処理と同じであり、複数のメモリプレーン内の１つのメモリプレーンに対する処理手順となっている。ここで、本実施形態において、冗長ブロックプレーン２０に含まれる冗長ブロックが１つの場合には、４つのメモリプレーン１０（１０ａ〜１０ｄ）の内に、不良ブロックが１つまでであれば、当該不良ブロックが冗長ブロックによって救済される。従って、Ｉ／Ｏブロックアドレス信号ＩＯＢＡＤＤ［４：０］で指定される全メモリブロック中に１つの不良ブロックが存在する場合では、当該不良ブロックが存在するメモリプレーンについては、メモリブロック単位のブロック消去動作が個別に実行され、少なくとも延べ８回の消去電圧の印加が行われ、不良ブロックを含まない残りの３つのメモリプレーンについては、夫々８つのメモリブロックに対して同時に消去電圧が印加されるので、少なくとも延べ３回の消去電圧の印加が行われる。結果として、チップ全体で少なくとも合計１１回の消去電圧印加が行なわれる。また、Ｉ／Ｏブロックアドレス信号ＩＯＢＡＤＤ［４：０］で指定される全メモリブロック中に１つの不良ブロックも存在しない場合では、４つのメモリプレーンについては、夫々８つのメモリブロックに対して同時に消去電圧が印加されるので、少なくとも延べ４回の消去電圧の印加が行われる。何れの場合も、従来のブロック消去では少なくとも３２回行なわれていた消去電圧印加の回数が大幅に低減されることになる。
【００６７】
〈第３実施形態〉
次に、本発明装置の第３実施形態について、図４〜図６を参照して説明する。図４に、第３実施形態に係る本発明装置１０１の概略のブロック構成を示す。第１実施形態の本発明装置１００との相違点は、図１３に示すブロックアドレス制御回路７０から、図５に示すブロックアドレス制御回路７２に変更し、ブロックアドレス制御回路７２から冗長ブロック置換プレーン信号ＲＥＤＭＡＴＰＬＮ（Ｓ２５）を出力する。第１実施形態では、冗長ブロック置換信号Ｓ２４（ＲＥＤＭＡＴＣＨ）が、内部ブロックアドレス信号Ｓ２１から分岐してＩ／Ｏ回路６０に出力する構成であったが、第３実施形態では、斯かる構成に代えて、冗長ブロック置換プレーン信号ＲＥＤＭＡＴＰＬＮ（Ｓ２５）をＩ／Ｏ回路６０に出力する構成とする。冗長ブロック置換プレーン信号ＲＥＤＭＡＴＰＬＮは、ＷＳＭ回路５０によって消去対象として指定されたメモリプレーン内に冗長ブロックに置換される不良ブロックが含まれているか否かを判定した信号であり、本実施形態のブロックアドレス制御回路７２は当該ブロック置換プレーン信号ＲＥＤＭＡＴＰＬＮを出力するブロック置換プレーン判定手段としても機能する。
【００６８】
冗長ブロック置換プレーン信号ＲＥＤＭＡＴＰＬＮは、内部ブロックアドレス信号ＢＬＫＡＤＤ［４：３］によってプレーン消去動作の対象として指定されたメモリプレーンが冗長ブロックに置換される不良ブロックを含む場合にＨｉｇｈレベルとなり、含まない場合はＬｏｗになる。具体的には、図５に示すように、冗長ブロック置換プレーン信号ＲＥＤＭＡＴＰＬＮは、内部ブロックアドレス信号ＢＬＫＡＤＤ［４：３］と冗長ブロック選択回路７１から出力される置換ブロックアドレス信号ＲＥＤＢＬＫ［４：３］の排他的否定論理和ＲＥＤＭＡＴ［４：３］と冗長ブロック置換イネーブル信号ＲＥＤＢＬＫＥＮの論理積として生成される。本実施形態のブロックアドレス制御回路７２は、冗長ブロック置換プレーン信号ＲＥＤＭＡＴＰＬＮを出力する点で、図１３に示すブロックアドレス制御回路７０と相違するが、回路構成はブロックアドレス制御回路７０と同じであり、重複する説明は割愛する。
【００６９】
Ｉ／Ｏ回路６０は、ブロックアドレス制御回路７２から受け取った冗長ブロック置換プレーン信号ＲＥＤＭＡＴＰＬＮを、Ｉ／Ｏ制御信号Ｓ１８を介してＷＳＭ回路５０に出力する。これにより、ＷＳＭ回路５０は、ブロックアドレス制御回路７２から出力された冗長ブロック置換プレーン信号ＲＥＤＭＡＴＰＬＮを読み取ることが可能となり、後述するように、冗長ブロック置換プレーン信号ＲＥＤＭＡＴＰＬＮに応じて、プレーン消去動作の処理手順を切り替える制御が可能となる。
【００７０】
以上の相違点を除いて、図４に示す第３実施形態に係る本発明装置１０１は、第１実施形態の本発明装置１００と同じであるので、重複する説明は割愛する。以下、具体的に、図６に示すフローチャートを参照して、第３実施形態におけるプレーン消去動作の処理手順を切り替える制御について説明する。
【００７１】
先ず、ステップ＃５１において、ＷＳＭ回路５０の制御下、Ｉ／Ｏ回路６０は、Ｉ／Ｏブロックアドレス信号ＩＯＢＡＤＤ［４：３］を、プレーン消去動作の対象として指定されたメモリプレーンのアドレスに設定する。次に、ステップ＃５２において、ＷＳＭ回路５０は、Ｉ／Ｏ回路６０を経由して供給される冗長ブロック置換プレーン信号ＲＥＤＭＡＴＰＬＮの信号レベルを読み出す。
【００７２】
次に、ステップ＃５３において、ＷＳＭ回路５０は、冗長ブロック置換プレーン信号ＲＥＤＭＡＴＰＬＮの信号レベルに基づいて、Ｉ／Ｏブロックアドレス信号ＩＯＢＡＤＤ［４：３］の示すメモリプレーン内に冗長ブロックに置換される不良ブロックが含まれているか否かを判定して、以下の処理手順の移行を切り替える制御を行う。即ち、冗長ブロック置換プレーン信号ＲＥＤＭＡＴＰＬＮがＨｉｇｈレベルであれば、Ｉ／Ｏブロックアドレス信号ＩＯＢＡＤＤ［４：３］の示すメモリプレーン内に冗長ブロックに置換される不良ブロックが含まれていると判断して、処理手順をステップ＃５４に移行し、冗長ブロック置換プレーン信号ＲＥＤＭＡＴＰＬＮがＬｏｗレベルであれば、Ｉ／Ｏブロックアドレス信号ＩＯＢＡＤＤ［４：３］の示すメモリプレーン内に冗長ブロックに置換される不良ブロックが含まれていないと判断して、処理手順をステップ＃５８に移行する。
【００７３】
ステップ＃５４〜＃５７は、第１実施形態におけるステップ＃１８〜＃２１の処理内容と同じであり、消去対象メモリプレーン内に冗長ブロックに置換される不良ブロックが存在する場合の消去電圧の印加処理である。消去対象メモリプレーン内のブロックアドレスを順番に変化させ、メモリブロック毎に消去電圧を印加する。この場合は、１メモリブロックずつ８メモリブロックに対して消去電圧を印加するので、延べ８回の消去電圧の印加が必要である。ここで、内部ブロックアドレス信号ＢＬＫＡＤＤ［２：０］が、ブロックアドレス制御回路７０の冗長ブロック選択回路７１から出力される置換ブロックアドレス信号ＲＥＤＢＬＫ［４：０］と一致し、且つ、冗長ブロック置換イネーブル信号ＲＥＤＢＬＫＥＮがＨｉｇｈレベルのとき、冗長ブロックが消去対象となるので、内部ブロックアドレス信号ＢＬＫＡＤＤ［２：０］によって指定される消去対象メモリプレーン内のメモリブロック（不良ブロック）には、消去電圧は印加されない。
【００７４】
ステップ＃５８は、第１実施形態におけるステップ＃１７の処理内容と同じであり、消去対象メモリプレーン内に冗長ブロックに置換される不良ブロックが含まれない場合の本来のプレーン消去動作のための消去電圧の印加処理であり、消去対象メモリプレーン内の全メモリブロックに同時に消去電圧を印加する。具体的には、従来のフラッシュメモリと同様に、ＷＳＭ回路５０の制御下、Ｉ／Ｏ回路６０が、全ブロック選択信号ＡＬＬＢＬＫをＨｉｇｈレベルとして内部制御信号Ｓ１９に含めてプレーン周辺回路８０に出力し、プレーン周辺回路８０が、その全ブロック選択信号ＡＬＬＢＬＫを、プレーン制御信号Ｓ２２ａ〜Ｓ２２ｄを介して消去対象メモリプレーン内のブロック周辺回路１５に含まれるブロックデコード回路１６に出力することで、ブロックデコード回路１６が、選択メモリプレーンのブロック選択信号ＢＳＥＬ［７：０］を全てＨｉｇｈレベルとして、消去対象メモリプレーンに対する一括消去処理（プレーン消去）が実現される。この場合、消去電圧の印加回数はメモリプレーン当たり１回で済み、メモリブロック毎に消去電圧を印加する場合には、延べ８回の印加が必要であることと比較して、消去処理の所要時間を大幅に短縮できる。
【００７５】
以上の処理手順により、第１実施形態と同様に、消去対象メモリプレーン内に冗長ブロックに置換される不良ブロックが含まれない場合には、消去対象メモリプレーン内の全メモリブロックに同時に消去電圧が印加されるので、消去動作が短時間に完了し、一方、消去対象メモリプレーン内に冗長ブロックに置換される不良ブロックが含まれる場合は、消去対象メモリプレーン内の各メモリブロックへ順番に消去電圧が印加されるので、消去動作の高速化は見込めないものの、外部から同じ操作で、消去対象メモリプレーン内に冗長ブロックに置換される不良ブロックが含まれているか否かに関係なく、任意のメモリプレーンに対して、プレーン消去を指示することができ、外部から消去動作に係る制御を区別する必要が無い。本実施形態では、上記処理手順において、冗長ブロック置換信号ＲＥＤＭＡＴＣＨに代えて、冗長ブロック置換プレーン信号ＲＥＤＭＡＴＰＬＮを使用することで、第１実施形態の処理手順に比べて更に簡単な制御で、第１実施形態と同様のプレーン消去の制御が可能となる。
【００７６】
〈第４実施形態〉
次に、本発明装置の第４実施形態について、図７を参照して説明する。第４実施形態に係る本発明装置は、第３実施形態に係る本発明装置１０１と回路構成は全く同じであり、第３実施形態で説明したプレーン消去動作が、複数のメモリプレーンが消去対象として選択された場合においても、選択された個々のメモリプレーンについて、自動的に適用され、メモリプレーン毎に、冗長ブロックに置換される不良ブロックが含まれているか否かを判定して、その判定結果に基づいて、処理手順の切り替えを行うものである。
【００７７】
以下、複数のメモリプレーンが消去対象として選択された場合の一例として、全てのメモリプレーン（図４の例では、４つのメモリプレーン１０ａ〜１０ｄ）が消去対象となるフルチップ消去動作について、図７に示すフローチャートを参照して説明する。
【００７８】
先ず、ステップ＃６１において、ＷＳＭ回路５０の制御下、Ｉ／Ｏ回路６０は、Ｉ／Ｏブロックアドレス信号ＩＯＢＡＤＤ［４：３］を、プレーン消去動作の対象として指定された複数のメモリプレーンの先頭アドレスに設定する。本実施形態では、当該先頭アドレスは“００”である。次に、ステップ＃６２において、ＷＳＭ回路５０は、Ｉ／Ｏ回路６０を経由して供給される冗長ブロック置換プレーン信号ＲＥＤＭＡＴＰＬＮの信号レベルを読み出す。
【００７９】
次に、ステップ＃６３において、ＷＳＭ回路５０は、冗長ブロック置換プレーン信号ＲＥＤＭＡＴＰＬＮの信号レベルに基づいて、Ｉ／Ｏブロックアドレス信号ＩＯＢＡＤＤ［４：３］の示すメモリプレーン内に冗長ブロックに置換される不良ブロックが含まれているか否かを判定して、以下の処理手順の移行を切り替える制御を行う。即ち、冗長ブロック置換プレーン信号ＲＥＤＭＡＴＰＬＮがＨｉｇｈレベルであれば、Ｉ／Ｏブロックアドレス信号ＩＯＢＡＤＤ［４：３］の示すメモリプレーン内に冗長ブロックに置換される不良ブロックが含まれていると判断して、処理手順をステップ＃６４に移行し、冗長ブロック置換プレーン信号ＲＥＤＭＡＴＰＬＮがＬｏｗレベルであれば、Ｉ／Ｏブロックアドレス信号ＩＯＢＡＤＤ［４：３］の示すメモリプレーン内に冗長ブロックに置換される不良ブロックが含まれていないと判断して、処理手順をステップ＃６８に移行する。
【００８０】
ステップ＃６４〜＃６７は、消去対象メモリプレーン内に冗長ブロックに置換される不良ブロックが存在する場合の消去電圧の印加処理である。消去対象メモリプレーン内のブロックアドレスを順番に変化させ、メモリブロック毎に消去電圧を印加する。ステップ＃６４〜＃６７の処理は、第３実施形態におけるステップ＃５４〜＃５７の処理内容と同じであるので、重複する具体的な説明は割愛する。ＷＳＭ回路５０は、ステップ＃６４〜＃６７の処理が終了すると、第３実施形態とは異なり、そのまま終了せずに、処理手順をステップ＃６９に移行する。
【００８１】
ステップ＃６８は、消去対象メモリプレーン内に冗長ブロックに置換される不良ブロックが含まれない場合の本来のプレーン消去動作のための消去電圧の印加処理であり、消去対象メモリプレーン内の全メモリブロックに同時に消去電圧を印加する。ステップ＃６８の処理は、第３実施形態におけるステップ＃５８の処理内容と同じであるので、重複する説明は割愛する。ＷＳＭ回路５０は、ステップ＃６８の処理が終了すると、第３実施形態とは異なり、そのまま終了せずに、処理手順をステップ＃６９に移行する。
【００８２】
ステップ＃６９では、Ｉ／Ｏブロックアドレス信号ＩＯＢＡＤＤ［４：３］が、プレーン消去動作の対象として指定された複数のメモリプレーンの最終アドレスか否かを判定する。本実施形態では、当該最終アドレスは“１１”である。ここで、Ｉ／Ｏブロックアドレス信号ＩＯＢＡＤＤ［４：３］が最終アドレスの“１１”である場合は、全ての処理を終了する。Ｉ／Ｏブロックアドレス信号ＩＯＢＡＤＤ［４：３］が最終アドレスの“１１”でない場合は、ステップ＃７０において、Ｉ／Ｏブロックアドレス信号ＩＯＢＡＤＤ［４：３］をインクリメントして、ステップ＃６２に戻る。
【００８３】
以上、ステップ＃６２〜＃７０の一連の処理を繰り返すことにより、プレーン消去動作の対象として指定された複数のメモリプレーンの全てに対しての消去処理が完了する。尚、ステップ＃６２〜＃６８の一連の処理は、第３実施形態におけるステップ＃５２〜＃５８の一連の処理と同じであり、複数のメモリプレーン内の１つのメモリプレーンに対する処理手順となっている。ここで、本実施形態において、冗長ブロックプレーン２０に含まれる冗長ブロックが１つの場合には、４つのメモリプレーン１０（１０ａ〜１０ｄ）の内に、不良ブロックが１つまでであれば、当該不良ブロックが冗長ブロックによって救済される。従って、Ｉ／Ｏブロックアドレス信号ＩＯＢＡＤＤ［４：０］で指定される全メモリブロック中に１つの不良ブロックが存在する場合では、当該不良ブロックが存在するメモリプレーンについては、メモリブロック単位のブロック消去動作が個別に実行され、少なくとも延べ８回の消去電圧の印加が行われ、不良ブロックを含まない残りの３つのメモリプレーンについては、夫々８つのメモリブロックに対して同時に消去電圧が印加されるので、少なくとも延べ３回の消去電圧の印加が行われる。結果として、チップ全体で少なくとも合計１１回の消去電圧印加が行なわれる。また、Ｉ／Ｏブロックアドレス信号ＩＯＢＡＤＤ［４：０］で指定される全メモリブロック中に１つの不良ブロックも存在しない場合では、４つのメモリプレーンについては、夫々８つのメモリブロックに対して同時に消去電圧が印加されるので、少なくとも延べ４回の消去電圧の印加が行われる。何れの場合も、従来のブロック消去では少なくとも３２回行なわれていた消去電圧印加の回数が大幅に低減されることになる。
【００８４】
本実施形態では、上記処理手順において、冗長ブロック置換信号ＲＥＤＭＡＴＣＨに代えて、冗長ブロック置換プレーン信号ＲＥＤＭＡＴＰＬＮを使用することで、第２実施形態の処理手順に比べて更に簡単な制御で、第２実施形態と同様の複数のメモリプレーンに対するプレーン消去の制御が可能となる。
【００８５】
〈別実施形態〉
上記第１乃至第４実施形態の本発明装置において、ＷＳＭ回路５０は、プレーン消去の対象となりメモリプレーン内に冗長ブロックに置換される不良ブロックが含まれると判定した場合に、当該メモリプレーンに対しては、メモリプレーン内のブロックアドレスを順番に変化させ、メモリブロック毎に消去電圧を印加する制御を行ったが、冗長ブロック以外の正常なメモリブロックについては、不良ブロックを除く複数のメモリブロックを同時に選択して、消去電圧を同時に印加するのも好ましい実施の形態である。但し、図１５に示すブロックデコード回路１６或いは図１３に示すブロックアドレス制御回路７０を改良して、不良ブロックを除く複数のメモリブロックを同時に選択可能な構成に変更する必要がある。斯かる回路変更の一例としては、例えば、ブロックデコード回路１６から出力されるブロック選択信号ＢＳＥＬ［７：０］の信号レベルを反転可能な回路構成とし、不良ブロックを除く複数のメモリブロックを同時に選択する際に、ＷＳＭ回路５０が、Ｉ／Ｏブロックアドレス信号ＩＯＢＡＤＤ［４：０］を、不良ブロックを指定するアドレスに設定した上で、冗長ブロック置換イネーブル信号ＲＥＤＢＬＫＥＮをＬｏｗレベルに固定する制御を行い、ブロックデコード回路１６に対してブロックアドレス制御回路７０から不良ブロックを指定する内部ブロックアドレス信号ＢＬＫＡＤＤ［４：０］を出力させた上で、ブロックデコード回路１６に対してブロック選択信号ＢＳＥＬ［７：０］の信号レベルを反転させる制御を行うことで、不良ブロック以外の正常なメモリブロックを同時に選択する制御が可能となる。
【００８６】
また、上記第２及び第４実施形態の本発明装置において、複数のメモリプレーンが消去対象として選択された場合の一例として、全てのメモリプレーン（図１の例では、４つのメモリプレーン１０ａ〜１０ｄ）が消去対象となるフルチップ消去動作について説明したが、複数のメモリプレーンは、プレーンアドレス（例えば、Ｉ／Ｏブロックアドレス信号ＩＯＢＡＤＤ［４：３］）の連続する任意の数の複数のメモリプレーンであっても、或いは、任意の不連続な複数のメモリプレーンであっても構わない。
【００８７】
連続する任意の数の複数のメモリプレーンがプレーン消去対象となる場合は、ステップ＃３１またはステップ＃６１における先頭アドレスの設定を、当該連続する任意の数の複数のメモリプレーンの先頭アドレスに設定すれば良い。また、任意の不連続な複数のメモリプレーンがプレーン消去対象となる場合は、ステップ＃３２またはステップ＃６２を実行する直前に、Ｉ／Ｏブロックアドレス信号ＩＯＢＡＤＤ［４：３］で指定されたメモリプレーンがプレーン消去対象として選択されたメモリプレーンか否かの判定を行い、消去対象として選択されたメモリプレーンであれば、ステップ＃３２またはステップ＃６２に移行し、消去対象として選択されたメモリプレーンでなければ、ステップ＃４２またはステップ＃６９に移行する制御を追加すれば良い。
【産業上の利用可能性】
【００８８】
本発明は、電気的に書き込み消去可能な不揮発性のメモリセルをアレイ状に複数配列して一括データ消去可能に形成されたメモリブロックの複数と、該メモリブロックの１つと同じメモリセル数で同構成の冗長ブロックとで構成されるメモリアレイを備えてなる不揮発性半導体記憶装置に利用可能である。
【図面の簡単な説明】
【００８９】
【図１】本発明に係る不揮発性半導体記憶装置の第１実施形態における概略のブロック構成例を示すブロック図
【図２】本発明に係る不揮発性半導体記憶装置の第１実施形態における単一のメモリプレーンに対するプレーン消去動作の処理手順を切り替える制御を示すフローチャート
【図３】本発明に係る不揮発性半導体記憶装置の第２実施形態における複数のメモリプレーンに対するプレーン消去動作の処理手順を切り替える制御を示すフローチャート
【図４】本発明に係る不揮発性半導体記憶装置の第３実施形態における概略のブロック構成例を示すブロック図
【図５】本発明に係る不揮発性半導体記憶装置の第３実施形態において使用されるブロックアドレス制御回路の一回路構成例を示す回路図
【図６】本発明に係る不揮発性半導体記憶装置の第３実施形態における単一のメモリプレーンに対するプレーン消去動作の処理手順を切り替える制御を示すフローチャート
【図７】本発明に係る不揮発性半導体記憶装置の第４実施形態における複数のメモリプレーンに対するプレーン消去動作の処理手順を切り替える制御を示すフローチャート
【図８】ＥＴＯＸ型フラッシュメモリのメモリセルの断面構造を模式的に示す概略断面図
【図９】一般的なＮＯＲ型フラッシュメモリのアレイ構成を示す回路図
【図１０】複数のメモリブロックからなるメモリプレーンの概略の構成を模式的に示すブロック図
【図１１】複数のメモリプレーンを含む従来のフラッシュメモリの概略のブロック構成例を示すブロック図
【図１２】図９に示すアレイ構成のフラッシュメモリの各動作モードにおけるメモリアレイの各ノード（ワード線、ビット線、ソース線、Ｐ型ウェル）への印加電圧の一例を示す図表
【図１３】図１１に示す従来のフラッシュメモリ及び本発明に係る不揮発性半導体記憶装置の第１及び第２実施形態において使用されるブロックアドレス制御回路の一回路構成例を示す回路図
【図１４】図１１に示す従来のフラッシュメモリ及び本発明に係る不揮発性半導体記憶装置において使用されるプレーンデコード回路の一回路構成例を示す回路図
【図１５】図１１に示す従来のフラッシュメモリ及び本発明に係る不揮発性半導体記憶装置において使用されるブロックデコード回路の一回路構成例を示す回路図
【図１６】図１１に示す従来のフラッシュメモリにおいてフルチップ消去動作を実行するためのＷＳＭ回路による消去電圧印加に関する処理部分を示すフローチャート
【図１７】図１１に示す従来のフラッシュメモリにおいて使用されるブロックアドレス制御回路の他の回路構成例を示す回路図
【符号の説明】
【００９０】
１：      コントロールゲート
２：      フローティングゲート
３：      ドレイン（Ｎ型不純物拡散層）
４：      ソース（Ｎ型不純物拡散層）
５：      Ｐ型ウェル
１０、１０ａ〜１０ｄ：  メモリプレーン
１１：    メモリブロック
１２：    行デコーダ
１３：    高電圧スイッチ
１４：    列デコーダ
１５：    ブロック周辺回路
１６：    ブロックデコード回路
２０：    冗長ブロックプレーン
３０：    入出力バッファ
４０：    ユーザーインターフェイス回路（ＵＩ回路）
５０：    ライトステートマシン回路（ＷＳＭ回路）
６０：    Ｉ／Ｏ回路
７０、７２：  ブロックアドレス制御回路
７１：    冗長ブロック選択回路
８０：    プレーン周辺回路
８１：    プレーンデコード回路
１００：  第１及び第２実施形態に係る不揮発性半導体記憶装置
１０１：  第３及び第４実施形態に係る不揮発性半導体記憶装置
２００：  従来のフラッシュメモリ
ＡＤＤＳＥＬ：  アドレス選択信号
ＡＬＬＢＬＫ：  全ブロック選択信号
ＢＬ０〜ＢＬｎ−１：  ビット線
ＢＬＫＡＤＤ［４：０］：  内部ブロックアドレス信号
ＢＳＥＬ［７：０］：  ブロック選択信号
ＩＯＢＡＤＤ［４：０］：  Ｉ／Ｏブロックアドレス信号
ＰＢＡＤＤ［４：０］：  外部ブロックアドレス信号
ＰＳＥＬ［３：０］：  プレーン選択信号
ＲＥＤＢＬＫ［４：０］：  置換ブロックアドレス信号
ＲＥＤＢＬＫＥＮ：  冗長ブロック置換イネーブル信号
ＲＥＤＭＡＴＣＨ：  冗長ブロック置換信号
ＲＥＤＭＡＴＰＬＮ：  冗長ブロック置換プレーン信号
Ｓ１０：  制御信号
Ｓ１１：  アドレス信号
Ｓ１２：  データ入出力信号
Ｓ１３：  コマンド入力信号
Ｓ１４：  内部制御信号
Ｓ１５：  外部ブロックアドレス信号
Ｓ１６：  ユーザーインターフェイス信号（ＵＩ信号）
Ｓ１７：  ライトステートマシン回路制御信号
Ｓ１８：  Ｉ／Ｏ制御信号
Ｓ１９：  内部制御信号
Ｓ２０：  Ｉ／Ｏ信号
Ｓ２１：  内部ブロックアドレス信号
Ｓ２２ａ〜Ｓ２２ｄ：  プレーン制御信号
Ｓ２３：  冗長プレーン制御信号
Ｓ２４：  冗長ブロック置換信号
Ｓ２５：  冗長ブロック置換プレーン信号
ＳＬ：    ソース線
ＷＬ０〜ＷＬｍ−１：  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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