(57)【要約】【課題】超接合構造を有する基板にＭＯＳＦＥＴを形成する場合、例えばｎチャネル型ＭＯＳＦＥＴであれば、ピラー状のｐ−型半導体領域上にチャネル領域が形成される。超接合構造はピラー状の半導体領域を微細化することで電流経路の抵抗値の低減が図れる利点があるが、微細化により拡散領域で形成するチャネル領域同士の離間距離も狭くなり、ゲート電極下方の電流経路を狭め、抵抗値が増加する問題がある。【解決手段】ゲート電極の下方に高濃度のｎ型不純物領域を設ける。ゲート長をチャネル領域の深さ以下にすることで、ｎ型不純物領域の側面と隣り合うチャネル領域の側面とで形成されるｐｎ接合面を基板表面に対して略垂直にすることができる。これにより、超接合構造の微細化を進めてもチャネル領域間の離間距離（ゲート電極下方の電流経路）が必要以上に狭くならないため、抵抗増加を回避できる。またｎ型半導体領域内では空乏層が均一に広がり、当該領域の不純物濃度を高めることができるので、抵抗低減に寄与できる。【選択図】    図１
2009088005.tif 000002
【特許請求の範囲】
【請求項１】
一導電型半導体基板と、
前記基板上に設けられた複数のピラー状の一導電型半導体領域と、
前記基板上に設けられ前記一導電型半導体層と交互に配置された複数のピラー状の逆導電型半導体領域と、
前記逆導電型半導体領域上に設けられた逆導電型のチャネル領域と、
前記一導電型半導体領域上に設けられ、前記チャネル領域の側面との接合面が略垂直な側面を有し、前記一導電型半導体領域より不純物濃度が高い一導電型不純物領域と、
前記一導電型不純物領域上方に第１絶縁膜を介して設けられたゲート電極と、
該ゲート電極の略中央に設けられた分離孔と、
前記ゲート電極および前記分離孔を被覆する第２絶縁膜と、
前記チャネル領域表面に設けられた一導電型のソース領域と、
を具備することを特徴とする半導体装置。
【請求項２】
前記一導電型不純物領域の底部と前記チャネル領域の底部はほぼ同一深さに位置することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記分離孔で分離された前記ゲート電極のゲート幅は前記チャネル領域の深さ以下であることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記分離孔の分離幅と前記チャネル領域深さの比は、０．１５以下：１であることを特徴とする請求項１に記載の半導体装置。
【請求項５】
一導電型半導体基板上に複数のピラー状の一導電型半導体領域と、複数のピラー状の逆導電型半導体領域とが交互に配置された基板を準備する工程と、
前記基板表面に第１絶縁膜を形成し、前記一導電型半導体領域上方の前記第１絶縁膜上に略中央に分離孔を有するゲート電極を形成する工程と、
前記逆導電型半導体領域上に複数の逆導電型のチャネル領域を形成する工程と、
前記一導電型半導体領域上方に前記チャネル領域の側面との接合面が略垂直な側面を有し前記一導電型半導体領域より不純物濃度が高い一導電型不純物領域を形成する工程と、
前記チャネル領域表面に一導電型のソース領域を形成する工程と、
前記一導電型不純物領域の上方の前記ゲート電極および前記分離孔を被覆する第２絶縁膜を形成する工程と、を具備することを特徴とする半導体装置の製造方法。
【請求項６】
前記チャネル領域を形成する逆導電型不純物と前記一導電型半導体領域を形成する一導電型不純物を同時に拡散することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記分離孔で分離された前記ゲート電極のゲート幅は、前記チャネル領域の深さ以下であることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項８】
前記一導電型不純物領域と前記チャネル領域は、同等の不純物濃度であることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項９】
前記一導電型不純物領域の不純物濃度は、１×１０１７ｃｍ−３程度であることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項１０】
前記分離孔の分離幅と前記チャネル領域深さの比は、０．１５以下：１であることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項１１】
前記一導電型不純物領域の底部と前記チャネル領域の底部はほぼ同一深さに形成されることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項１２】
前記ゲート電極形成後に前記一導電型不純物領域のイオン注入を行うことを特徴とする請求項５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に係り、特に高耐圧と低オン抵抗化を実現する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体シリコンを用いた高耐圧パワーＭＯＳＦＥＴ(Metal  Oxide  Semiconductor  Field  Effect  Transistor)では逆方向電圧時に、空乏層を広げて電界を緩和できるよう、高抵抗のドリフト層が設けられる。このドリフト層をこれより低抵抗の、ピラー状のｎ型半導体領域およびｐ型半導体領域の繰り返し構造（スーパージャンクション構造）に置き換えることで、従来構造のデバイスに比べて低抵抗化を実現する技術がある（例えば特許文献１参照。）。
【０００３】
図１３および図１４を参照して、従来の半導体装置及びその製造方法を、ＭＯＳＦＥＴを例に説明する。
【０００４】
図１３の如く、超接合の半導体ウエハ（半導体基板２０）は、ｎ＋型のシリコン半導体基板２１の上にｎ−型半導体層２２’を積層するなどして、互いに離間するピラー状のｐ−型半導体領域２３を複数設けたものである。これにより、ピラー状のｐ−型半導体領域２３間のｎ−型半導体層２２’がピラー状のｎ−型半導体領域２２となり、これらが交互に配置されて超接合構造を形成している。
【０００５】
ｐ−型半導体領域２３の上方には、それぞれｐ型のチャネル領域２４を設ける。隣り合うチャネル領域２４間のｎ−型半導体層２２’（ｎ−型半導体領域２２）層表面にはゲート絶縁膜３１を介してゲート電極３３が設けられる。ゲート電極３３はその周囲を層間絶縁膜３６で被覆される。また、チャネル領域２４表面にはｎ＋型のソース領域３５が設けられ、ソース電極３８とコンタクトする。
【０００６】
図１４を参照し、上記のＭＯＳＦＥＴの製造方法について説明する。
【０００７】
ｎ＋型シリコン半導体基板２１上に、ｎ−型半導体層２２’を積層し、不純物を注入するなどして、ピラー状のｐ−型半導体領域２３とｎ−型半導体領域２２を交互に配置した超接合構造の半導体基板２０を準備する（図１４（Ａ））。
【０００８】
ｎ−型半導体領域２２上の基板表面に、ゲート酸化膜３１およびゲート電極３３を形成し、ゲート電極３３をマスクとしてｐ型不純物（例えばボロン：Ｂ）をイオン注入する。その後熱処理によりｐ型不純物を拡散して、ｐ−型半導体領域２３上方にｐ型のチャネル領域２４を形成する（図１４（Ｂ））。
【０００９】
チャネル領域２４表面に高濃度のｎ型不純物を注入した後、層間絶縁膜３６を形成するとともにｎ型不純物を拡散してソース領域３５を形成する（図１４（Ｃ））。その後、ゲート電極３３間にコンタクトホールを開口し、表面にソース電極を形成して図１３に示す最終構造を得る。
【特許文献１】国際公開第０２／０６７３３３号パンフレット
【発明の開示】
【発明が解決しようとする課題】
【００１０】
図１３の如く、超接合構造を有するウエハ（半導体基板）に、ｎチャネル型のＭＯＳＦＥＴのセルを形成する場合、電流経路となるピラー状のｎ−型半導体領域２２上方にゲート電極３３を形成し、ピラー状のｐ−型半導体領域２３上方にチャネル領域２４を形成する。
【００１１】
ここで超接合構造においては、図１３に示す断面（ピラー状の半導体領域２２、２３によって形成される複数のｐｎ接合が、半導体基板２０の表面に対して垂直に露出する断面）におけるｎ−型半導体領域２２およびｐ−型半導体領域２３のピラーの幅Ｗ１’、Ｗ２’が狭い方が、超接合構造としての特性が良好となる。
【００１２】
すなわち、ＭＯＳＦＥＴのオフ時には、半導体基板の深さ方向に形成されたｐｎ接合から基板の水平方向に均一な空乏層が広がることにより所定の耐圧を確保するため、同じ耐圧を確保する場合を比較すると、ｎ−型半導体領域２２およびｐ−型半導体領域２３のピラーの幅Ｗ１’、Ｗ２’が狭い場合には、これらの領域の不純物濃度を高めることができる。
【００１３】
特に上記のＭＯＳＦＥＴの場合、ｎ−型半導体領域２２はＭＯＳＦＥＴのオン時には電流経路となるので、この領域の不純物濃度を高くできれば、より抵抗を低減することができる。
【００１４】
ところが、チャネル領域２４は不純物の拡散領域であり、その深さに応じて基板の水平方向の拡散（横拡散）も進行するため、隣り合うチャネル領域２４間（ゲート電極３３の下方）には所望の間隔が必要である。一方、超接合構造の半導体基板の場合は、チャネル領域２４はｐ−型半導体領域２３上に形成する必要があるため、隣り合うチャネル領域２４の離間距離を自由に設計できない問題がある。
【００１５】
つまり、ｎ−型半導体領域２２とｐ−型半導体領域２３のそれぞれの幅Ｗ１’、Ｗ２’を微細化して更にオン抵抗の低減を図った場合、ゲート電極直下のチャネル領域２４間のｎ型半導体層２２’（ｎ−型半導体領域２２）表面（以下この部分をπ部４５と称する）の幅Ｗ３’が狭くなる。従って、電流経路（特にπ部４５）の抵抗が増加する問題があり、ｎ−型半導体領域２２とｐ−型半導体領域２３の微細化にも限界があった。
【課題を解決するための手段】
【００１６】
本発明はかかる課題に鑑みてなされ、第１に、一導電型半導体基板と、前記基板上に設けられた複数のピラー状の一導電型半導体領域と、前記基板上に設けられ前記一導電型半導体層と交互に配置された複数のピラー状の逆導電型半導体領域と、前記逆導電型半導体領域上に設けられた逆導電型のチャネル領域と、前記一導電型半導体領域上に設けられ、前記チャネル領域の側面との接合面が略垂直な側面を有し、前記一導電型半導体領域より不純物濃度が高い一導電型不純物領域と、前記一導電型不純物領域上方に第１絶縁膜を介して設けられたゲート電極と、該ゲート電極の略中央に設けられた分離孔と、前記ゲート電極および前記分離孔を被覆する第２絶縁膜と、前記チャネル領域表面に設けられた一導電型のソース領域と、を具備することにより解決するものである。
【００１７】
第２に、一導電型半導体基板上に複数のピラー状の一導電型半導体領域と、複数のピラー状の逆導電型半導体領域とが交互に配置された基板を準備する工程と、前記基板表面に第１絶縁膜を形成し、前記一導電型半導体領域上方の前記第１絶縁膜上に略中央に分離孔を有するゲート電極を形成する工程と、前記逆導電型半導体領域上に複数の逆導電型のチャネル領域を形成する工程と、前記一導電型半導体領域上方に前記チャネル領域の側面との接合面が略垂直な側面を有し前記一導電型半導体領域より不純物濃度が高い一導電型不純物領域を形成する工程と、前記チャネル領域表面に一導電型のソース領域を形成する工程と、前記一導電型不純物領域の上方の前記ゲート電極および前記分離孔を被覆する第２絶縁膜を形成する工程と、を具備することにより解決するものである。
【発明の効果】
【００１８】
本発明によれば、第１に、ゲート電極下方に設けた高濃度のｎ型不純物領域により、チャネル領域の側面と当該ｎ型不純物領域側面との接合面を基板の表面に対して略垂直にすることができる。これにより、拡散領域で形成されたチャネル領域であってもチャネル領域が必要以上に横拡散することを防止できる。具体的には、チャネル領域深さＸｃｈを、ゲート電極のゲート長Ｌｇ以上とすることによりチャネル領域を形成するための拡散工程において、チャネル領域の側面と垂直な接合面を有し、チャネル領域と同等の深さのｎ型不純物領域を設けることができる。
【００１９】
つまり超接合構造を有する半導体基板において、ピラー状のｐ型(ｐ−型)半導体領域およびｎ型（ｎ−型）半導体領域の微細化を進めた場合でも、ゲート電極直下のπ部が狭まることによる抵抗増大を回避できる。
【００２０】
また超接合構造を微細化できるので、従来の超接合構造と同じ耐圧を維持する場合と比較して、ピラー状のｎ−型半導体領域およびｐ−型半導体領域の不純物濃度を高めることができる。従ってＭＯＳＦＥＴのオン時に電流経路となるｎ−型半導体領域の抵抗を低減できるので、装置のオン抵抗の低減に寄与できる。
【００２１】
第２に、プレーナ構造のＭＯＳＦＥＴにおいて、ゲート電極直下のπ部は電流経路としては狭く、一般に抵抗が高くなる領域であるが、π部に設ける一導電型不純物領域の不純物濃度をピラー状のｎ−型半導体領域の不純物濃度より高くすることによって、π部での抵抗増大回避に寄与できる。
【００２２】
具体的には、ゲート電極の分離幅ＬＫＴ：チャネル領域深さＸｃｈ＝０．６以下：４とすることにより、垂直な接合面を形成し、かつｎ型不純物領域の幅を、当該領域内で空乏層がピンチオフする幅に形成できる。これにより、６００Ｖ以上のドレイン−ソース間電圧ＶＤＳＳを得ることができる。また、チャネル領域底部付近でもピンチオフが十分となるため、一導電型（ｎ型）不純物領域の不純物濃度を１×１０１７ｃｍ−３まで高めることができ、オン状態における低抵抗化とオフ状態における耐圧の向上を実現できる。
【００２３】
第３に、一導電型不純物領域は、チャネル領域から広がる空乏層が十分ピンチオフするよう、所望の深さに形成する必要があるが、ゲート電極に設けた分離孔からの不純物注入及び拡散により形成するため、深さの制御が容易となる。すなわち、ゲート電極形成後に分離孔から一導電型不純物のイオン注入を行い、チャネル領域を形成するための拡散工程において一導電型不純物領域を形成する。これにより、ゲート電極形成中の熱処理の影響を受けず、一導電型不純物領域の深さの制御が容易となる。
【００２４】
また、チャネル領域と一導電型（ｎ型）不純物領域のドーズ量を制御することで、これらの底部をほぼ均一な深さに形成できる。例えば、チャネル領域をボロン（加速エネルギー：８０ＫｅＶ、ドーズ量：２×１０１３ｃｍ−２）、ｎ型不純物領域をリン（加速エネルギー：１２０ＫｅＶ、ドーズ量：１×１０１３ｃｍ−２）、でイオン注入し、１１５０℃の熱処理で形成すると、ほぼ均一な深さとなる。この場合、π部は、ｎ型不純物領域を設けない場合と比較して高い不純物濃度（１×１０１７ｃｍ−３程度）となっているが、空乏層が基板深さ（垂直）方向に均一にピンチオフするので、所定の耐圧が得られる。
【００２５】
第４に、ゲート電極に分離孔を設けて一導電型不純物領域を形成することにより、微細化を進めた場合であっても、ゲート電極の両端から拡散によって形成されるチャネル領域が接触することを防止できる。
【発明を実施するための最良の形態】
【００２６】
本発明の実施の形態を、ｎチャネル型のＭＯＳＦＥＴを例に図１から図１２を参照して説明する。
【００２７】
図１は、本実施形態のＭＯＳＦＥＴの構造を示す断面図である。図１（Ａ）は複数のＭＯＳＦＥＴのセルを示す断面図であり、図１（Ｂ）は、図１（Ａ）の一部の拡大断面図である。
【００２８】
ＭＯＳＦＥＴは、半導体基板１と、一導電型半導体領域２と、逆導電型半導体領域３と、チャネル領域４と、一導電型不純物領域１４と、ゲート電極１３と、ゲート絶縁膜１１と、層間絶縁膜１６と、ソース領域１５とを有する。
【００２９】
基板１０は、ｎ＋型のシリコン半導体基板１の上に、複数のピラー状のｎ−型半導体領域２とｐ−型半導体領域３とが交互に配置した超接合（スーパージャンクション）構造を有する。
【００３０】
ここで超接合構造とは、ｎ−型半導体領域２とｐ−型半導体領域３の不純物濃度および幅が所望の値に選択され、逆方向電圧印加時には基板１０表面に対して垂直方向に形成された、ｎ−型半導体領域２とｐ−型半導体領域３によるｐｎ接合から、基板１０表面に対して水平方向に空乏層が広がり、ピラー状のｎ−型半導体領域２とｐ−型半導体領域３とが同じ電圧で完全空乏化となり、基板１０内に完全空乏化領域が形成される構造をいう。
【００３１】
ここでは超接合構造の一例として、ｎ＋型シリコン半導体基板１上にｎ−型半導体層（エピタキシャル層）２’を積層するなどし、所望の距離で離間して複数のピラー状のｐ−型半導体領域３を設けた場合を示す。この場合のｐ−型半導体領域３は、不純物拡散領域でもよいし、埋め込まれたエピタキシャル層でもよい。また、ｐ−型半導体領域３は図示したものに限らず、ｎ＋型シリコン半導体基板１まで達する深さであってもよい。
【００３２】
図１（Ａ）の断面におけるｎ−型半導体領域２の幅Ｗ１は例えば５μｍであり、不純物濃度は、１×１０１６ｃｍ−３程度である。またｐ−型半導体領域３の幅Ｗ２は例えば５μｍであり、不純物濃度は、１×１０１６ｃｍ−３程度である。これらは、半導体装置に要求される耐圧に応じて適宜選択する。
【００３３】
基板１０表面付近にはチャネル領域４が設けられる。チャネル領域４は、ｐ型不純物のイオン注入及び拡散によりそれぞれのｐ−型半導体領域３の上に設けられた拡散領域である。また基板１０表面を選択的に覆うゲート酸化膜１１が設けられ、ゲート酸化膜１１上にゲート電極１３が配置される。ゲート電極１３上には層間絶縁膜１６が設けられ、それぞれのゲート電極１３はゲート酸化膜１１および層間絶縁膜１６により周囲を被覆される。
【００３４】
図１（Ｂ）を参照して、ゲート電極１３の略中央には、図の如く分離幅ＬＫＴの分離孔１２が設けられる。つまりゲート電極１３はその一部が分離孔１２によって２つの分離ゲート電極１３ａ、１３ｂに分割され、層間絶縁膜１６で一体に被覆される。２つの分離ゲート電極１３ａ、１３ｂは均等なゲート幅Ｌｇを有する。
【００３５】
ソース領域１５はチャネル領域４表面に設けられた高濃度のｎ型の不純物領域であり、ゲート電極１３の下方の一部と重畳し、ゲート電極１３より外側に配置される。またソース領域１５は、層間絶縁膜１６間のコンタクトホールＣＨを介してソース電極１８とコンタクトする。
【００３６】
ゲート電極１３下方のピラー状のｎ−型半導体領域２の表面付近には、ｎ型不純物領域１４を設ける。ｎ型不純物領域１４の不純物濃度は、ｎ−型半導体領域２の不純物濃度１×１０１６ｃｍ−３程度より高く、例えば１×１０１７ｃｍ−３程度である。ｎ型不純物領域１４の側面と、隣り合うチャネル領域２の側面とで形成されるｐｎ接合面は、基板１０表面に対してほぼ垂直である。また、ｎ型不純物領域１４の底部とチャネル領域４の底部はほぼ同一深さに位置する。
【００３７】
分離ゲート電極１３ａ、１３ｂは、ｎ型不純物領域１４を中心として対称に配置される。すなわち、分離幅ＬＫＴの中心線とｎ型不純物領域１４の中心線はほぼ一致する。また、分離ゲート電極１３ａ、１３ｂのそれぞれのゲート幅Ｌｇは、チャネル領域４の深さＸｃｈ以下である。これによりチャネル領域４の側面とのｐｎ接合面がほぼ垂直で、チャネル領域４と同等の深さを有するｎ型不純物領域１４が得られる。これについては後に詳述する。また、図示は省略するが基板１裏面にはドレイン電極が形成される。
【００３８】
図２から図４は、ピラー状のｎ−型半導体領域２とｐ−型半導体領域３、およびゲート電極１３の平面パターンを示す図である。各図（Ａ）がｎ−型半導体領域２およびｐ−型半導体領域３の基板１０表面におけるパターンを示す図であり、各図（Ｂ）がゲート電極１３の基板１０表面におけるパターン図である。
【００３９】
図２（Ａ）を参照して、ｐ−型半導体領域３は正六角形状であり、ｎ−型半導体領域２が蜂の巣状のパターンとなるように互いに等間隔に配置される。
【００４０】
この場合、図２（Ｂ）の如くゲート電極１３は、ｎ−型半導体領域２（ｎ型不純物領域１４）の上方に配置され、開口部ＯＰからｐ−型半導体領域３が露出する。また開口部ＯＰの各辺に平行でゲート電極１３の略中央に、分離孔１２が設けられる。分離孔１２の両側の分離ゲート電極１３ａ、１３ｂが層間絶縁膜によって一体に被覆される。
【００４１】
図３（Ａ）を参照して、ｐ−型半導体領域３は正四角形状であり、ｎ−型半導体領域２が格子状のパターンとなるように等間隔に配置する。
【００４２】
この場合、図３（Ｂ）の如くゲート電極１３は、ｎ−型半導体領域２（ｎ型不純物領域１４）の上方に配置され、開口部ＯＰからｐ−型半導体領域３が露出する。また開口部ＯＰの各辺に平行で、ゲート電極１３の略中央に、分離孔１２が設けられる。分離孔１２の両側の分離ゲート電極１３ａ、１３ｂが層間絶縁膜によって一体に被覆される。
【００４３】
図４（Ａ）を参照して、ｐ−型半導体領域３はストライプ状であり、ｎ−型半導体領域２もストライプ状のパターンとなるように互いに等間隔に配置する。
【００４４】
この場合、図４（Ｂ）の如くゲート電極１３は、ｎ−型半導体領域２（ｎ型不純物領域１４）の上方に配置され、開口部ＯＰからｐ−型半導体領域３が露出する。また開口部ＯＰの各辺に平行で、ゲート電極１３の略中央に、分離孔１２が設けられる。分離孔１２の両側の分離ゲート電極１３ａ、１３ｂが層間絶縁膜によって一体に被覆される。
【００４５】
さらに図４（Ｃ）の如く、分離孔１２の一端が各ゲート電極１３の端部まで達して、１組の分離ゲート電極１３ａ、１３ｂが凹状のパターンになるように形成してもよい。
【００４６】
図５は、オフ状態でドレイン−ソース電圧を印加した場合の空乏層５０の様子を示す断面図である。尚、層間絶縁膜１６およびソース電極１８は省略している。
【００４７】
本実施形態では、ｎ型不純物領域１４の側面と隣り合うチャネル領域４の側面とのｐｎ接合面が基板１０の表面に対してほぼ垂直であり、且つｎ型不純物領域１４の底部とチャネル領域４の底部がほぼ同一深さに位置する。つまり、チャネル領域４は拡散領域ではあるが、曲率を有する形状でなく、隣り合う２つのチャネル領域４は、表面付近および底部がそれぞれ均等な距離で離間される。従って、チャネル領域４の横拡散によってゲート電極１３下方のチャネル領域４間（π部４５）が狭まることを防止できるので、π部４５の抵抗増加を回避できる。
【００４８】
そしてこの構造を実現するには、ＭＯＳＦＥＴのオフ時に両側のチャネル領域４からｎ型不純物領域１４に延びる空乏層５０がピンチオフする条件で、ｎ型不純物領域１４を設ける。具体的には、ゲート電極の分離幅ＬＫＴ：チャネル領域深さＸｃｈ＝０．１５以下：１とする。
【００４９】
これにより、ｎ型不純物領域１４内の空乏層５０は、破線の如く両側のチャネル領域４から広がってピンチオフし、基板深さ方向（垂直方向）において空乏層５０はほぼ均一に広がる。
【００５０】
このようにゲート電極１３を挟むチャネル領域４の間隔が表面及び底部で均一となり、空乏層が十分ピンチオフするので、ｎ型不純物領域１４の不純物濃度をピラー状のｎ−型半導体領域２より高めることができる。
【００５１】
従って、超接合構造の基板１０においてｎ−型半導体領域２およびｐ−型半導体領域３の幅を微細化した場合であっても、チャネル領域４の横拡散によってπ部４５が狭まることを防止でき、さらにｎ型不純物領域１４によってπ部４５の不純物濃度を高めることができるので、ＭＯＳＦＥＴのオン状態におけるπ部４５の抵抗増加を回避できる。
【００５２】
図６から図１２を参照し、本実施形態のＭＯＳＦＥＴの製造方法について説明する。
【００５３】
本実施形態の半導体装置の製造方法は、一導電型半導体基板上に複数のピラー状の一導電型半導体領域と、複数のピラー状の逆導電型半導体領域とが交互に配置された基板を準備する工程と、前記基板表面に第１絶縁膜を形成し、前記一導電型半導体領域上方の前記第１絶縁膜上に略中央に分離孔を有するゲート電極を形成する工程と、前記逆導電型半導体領域上に複数の逆導電型のチャネル領域を形成する工程と、前記一導電型半導体領域上方に前記チャネル領域の側面との接合面が略垂直な側面を有し前記一導電型半導体領域より不純物濃度が高い一導電型不純物領域を形成する工程と、前記チャネル領域表面に一導電型のソース領域を形成する工程と、前記一導電型不純物領域の上方の前記ゲート電極および前記分離孔を被覆する第２絶縁膜を形成する工程と、から構成される。
【００５４】
第１工程（図６参照）：一導電型半導体基板上に複数のピラー状の一導電型半導体領域と、複数のピラー状の逆導電型半導体領域とが交互に配置された基板を準備する工程
ｎ＋型のシリコン半導体基板１の上に、複数のピラー状のｎ−型半導体領域２とｐ−型半導体領域３が交互に配置された基板を準備する。
【００５５】
本実施形態では、ｎ−型半導体領域２とｐ−型半導体領域３が交互に配置され、微細化した超接合構造が形成されるものであればどのような方法でもよいが、その一例を以下に示す。
【００５６】
例えば、ｎ＋型のシリコン半導体基板１上に図６に示す厚み（例えば４０μｍ程度（不純物濃度１×１０１６ｃｍ−３程度））のｎ−型半導体層２’を形成し、等距離で離間する複数のトレンチを形成した後、トレンチ内にｐ型のシリコンをエピタキシャル成長させてｐ−型半導体領域３を設ける。この場合、トレンチ間のｎ−型半導体層２’が、ｎ−型半導体領域２となる。
【００５７】
あるいは、ｎ＋型シリコン半導体基板１上に一定の厚み（例えば５μｍ程度）のｎ−型エピタキシャル層を形成し、ｎ−型エピタキシャル層に互いに等距離で離間してｐ型不純物を注入および拡散する。このｎ−型エピタキシャル層の形成工程とｐ型不純物の注入及び拡散工程を多段階に繰り返してｎ−型半導体領域２とｐ−型半導体領域３とを形成してもよい。
【００５８】
また、ｎ型エピタキシャル層に、複数のピラー状の半導体領域が配置できる程度の開口幅のトレンチを形成した後、ピラー幅と同等の膜厚のｐ型エピタキシャル層の形成と表面のエッチング、およびピラー幅と同等の膜厚のｎ型エピタキシャル層の形成と表面のエッチングを複数回繰り返して、１つのトレンチ内にｎ−型半導体領域２およびｐ−型半導体領域３を繰り返し形成する方法でもよい。
【００５９】
尚、ｐ−型半導体領域３は、ｎ＋型シリコン半導体基板１まで達する深さに設けてもよい。
【００６０】
更にｎ−型半導体層２’に等間隔でトレンチを形成し、トレンチ内壁にｐ型不純物をイオン注入した後、トレンチ内をｎ型半導体層で埋設してもよい。
【００６１】
図６の断面におけるｎ−型半導体領域２のピラーの幅Ｗ１は例えば５μｍであり、不純物濃度は１×１０１６ｃｍ−３程度である。またｐ−型半導体領域３の幅Ｗ２は例えば５μｍであり、不純物濃度は、１×１０１６ｃｍ−３程度である。これらは、半導体装置に要求される耐圧に応じて適宜選択する。
【００６２】
第２工程（図７参照）：基板表面に第１絶縁膜を形成し、一導電型半導体領域上方の第１絶縁膜上に略中央に分離孔を有するゲート電極を形成する工程。
【００６３】
基板１０の表面を熱酸化（１０００℃程度）し、ゲート酸化膜１１を閾値に応じて例えば厚み１０００Å程度に形成する。
【００６４】
全面にノンドープのポリシリコン層を堆積し、例えばリン（Ｐ）を高濃度に注入・拡散して高導電率化を図る。所望のパターンのレジスト膜をマスクとしてドライエッチし、ゲート電極１３を形成する。ゲート電極１３は一部が分離孔１２で分離され、同じゲート幅Ｌｇを有する２つの分離ゲート電極１３ａ、１３ｂが形成される。分離孔１２の幅（分離幅ＬＫＴ）は、例えば０．６μｍ程度である。尚、不純物がドープされたポリシリコンを全面に堆積後、パターンニングしてゲート電極１３を形成してもよい。
【００６５】
分離ゲート電極１３ａ、１３ｂのゲート幅Ｌｇは、後に形成されるチャネル領域の深さ以下とし、例えば２．０μｍ程度である。
【００６６】
第３工程（図８参照）：本工程では、ゲート電極の分離孔に一導電型不純物をイオン注入する。すなわち、全面にレジスト膜ＰＲを形成し、分離孔１２およびその周辺が露出するようにパターンニングする。レジスト膜ＰＲをマスクとしてｎ型の不純物（例えばリン：Ｐ）をイオン注入する。ドーズ量は、１．０×１０１３ｃｍ−２程度であるｎ型不純物は分離孔１２から露出したゲート酸化膜１１を介してｎ−型半導体領域２表面に注入される。
【００６７】
第４工程（図９参照）：本工程では、チャネル領域を形成するために逆導電型不純物をイオン注入する。すなわち、再びレジスト膜ＰＲを形成し、少なくとも分離孔１２上を覆うレジスト膜ＰＲを残す。
【００６８】
分離ゲート電極１３ａ、１３ｂの外側のｐ−型半導体領域３表面にｐ型の不純物（例えばボロン：Ｂ）をイオン注入する。ドーズ量は２．０×１０１３ｃｍ−２程度である。ここで、ｐ型不純物と、第３工程のｎ型不純物のドーズ量は同程度とする。例えば、ｐ型の不純物としてボロンを、加速エネルギー：８０ＫｅＶ、ドーズ量：２×１０１３ｃｍ−２でイオン注入し、ｎ型不純物領域を形成するためにリンを加速エネルギー：１２０ＫｅＶ、ドーズ量１×１０１３ｃｍ−２でイオン注入する。
【００６９】
第５工程（図１０参照）：逆導電型半導体領域上に複数の逆導電型のチャネル領域を形成する工程、および一導電型半導体領域上方にチャネル領域の側面との接合面が略垂直な側面を有し一導電型半導体領域より不純物濃度が高い一導電型不純物領域を形成する工程。
【００７０】
熱処理（１１５０℃、１８０分）を行い、第３工程および第４工程でイオン注入されたｎ型不純物およびｐ型不純物を同時に拡散し、複数のチャネル領域４およびｎ型不純物領域１４を形成する。
【００７１】
分離孔１２より注入されたｎ型不純物は、基板深さ（垂直）方向に拡散すると同時に横（水平）方向にも拡散する。つまり、ゲート長Ｌｇをチャネル領域４の深さＸｃｈ以下とすることにより、ｎ型不純物領域１４の側面と隣り合うチャネル領域４の側面とのｐｎ接合面は、基板１０の表面に対してほぼ垂直に形成される。また、第４工程の条件でイオン注入することにより、ｎ型不純物領域１４の底部とチャネル領域４の底部は、ほぼ同一深さに拡散される。
【００７２】
更に、分離幅ＬＫＴ：チャネル領域４深さＸｃｈ＝０．１５以下：１とする。具体的には、ＬＫＴ＝０．６μｍであり、Ｘｃｈ＝４μｍとする。これにより、ｎ型不純物領域１４内で空乏層を十分ピンチオフさせることができる。
【００７３】
ｎ型不純物領域１４は当該領域から広がる空乏層が十分ピンチオフするよう、所望の深さに形成する必要があるが、上記の如くゲート電極１３形成後に分離孔１２から一導電型不純物のイオン注入を行い、チャネル領域４を形成するための拡散工程においてｎ型不純物領域１４を同時に形成する。これにより、ゲート電極１３形成中の熱処理の影響を受けず、ｎ型不純物領域１４の深さの制御が容易となる。
【００７４】
チャネル領域４の深さＸｃｈを特性に応じて更に深く形成するときは、更に拡散を進行させる。これにより、ｎ型不純物領域１４の幅が変動するが、ＶＤＳＳ印加時にピンチオフする範囲であれば問題ない。
【００７５】
第６工程（図１１参照）：新たなレジスト膜ＰＲによりチャネル領域４の一部が露出するマスクを形成し、ｎ＋型不純物（例えばヒ素：Ａｓ）をイオン注入する。注入エネルギー１００ＫｅＶ程度、ドーズ量５×１０１５ｃｍ−２程度とする。（図１１（Ａ））。
【００７６】
その後レジスト膜ＰＲを除去し、全面に、層間絶縁膜となるＰＳＧ（Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）などの絶縁膜１６’をＣＶＤ法により堆積する。この成膜時の熱処理（１０００℃未満、６０分程度）により、ｎ＋型不純物領域を拡散し、ソース領域１５を形成する（図１１（Ｂ））。
【００７７】
第７工程（図１２参照）：新たなレジスト膜（不図示）をマスクにして絶縁膜１６’をエッチングし、層間絶縁膜１６を残すと共に、コンタクトホールＣＨを形成する。層間絶縁膜１６は、それぞれ、分離孔１２で分離された分離ゲート電極１３、１３ｂを一体で被覆する。
【００７８】
その後、全面にバリアメタル層（不図示）を形成し、アルミニウム合金を２００００〜５００００Å程度の膜厚に例えばスパッタする。合金化熱処理を行い所望の形状にパターンニングしたソース電極１８を形成し、図１に示す最終構造を得る。
【００７９】
以上、本発明の実施の形態ではｎチャネル型のＭＯＳＦＥＴを例に説明したが、導電型を逆にしたｐチャネル型ＭＯＳＦＥＴであっても同様に実施できる。またこれに限らず、ＩＧＢＴ(Insulated  Gate  Bipolar  Transistor)をはじめ絶縁ゲート型の半導体素子であれば同様に実施でき同様の効果が得られる。
【図面の簡単な説明】
【００８０】
【図１】本発明の実施形態の半導体装置を説明する断面図である。
【図２】本発明の実施形態の半導体装置を説明する平面図である。
【図３】本発明の実施形態の半導体装置を説明する平面図である。
【図４】本発明の実施形態の半導体装置を説明する平面図である。
【図５】本発明の実施形態の半導体装置を説明する断面図である。
【図６】本発明の実施形態の半導体装置の製造方法を説明する断面図である。
【図７】本発明の実施形態の半導体装置の製造方法を説明する断面図である。
【図８】本発明の実施形態の半導体装置の製造方法を説明する断面図である。
【図９】本発明の実施形態の半導体装置の製造方法を説明する断面図である。
【図１０】本発明の実施形態の半導体装置の製造方法を説明する断面図である。
【図１１】本発明の実施形態の半導体装置の製造方法を説明する断面図である。
【図１２】本発明の実施形態の半導体装置の製造方法を説明する断面図である。
【図１３】従来の半導体装置を説明する断面図である。
【図１４】従来の半導体装置の製造方法を説明する断面図である。
【符号の説明】
【００８１】
１    ｎ＋型半導体基板
２’  ｎ−型半導体層
２    ｎ−型半導体領域
３    ｐ−型半導体領域
４    チャネル領域
１１  ゲート酸化膜
１２  分離孔
１３  ゲート電極
１３ａ、１３ｂ    分離ゲート電極
１４  ｎ型不純物領域
１５  ソース領域
１６  層間絶縁膜
１８  ソース電極  
２０  基板
２１  ｎ＋半導体基板
２２’  ｎ−型半導体層
２２    ｎ−型半導体領域
２３  ｐ−型半導体領域
２４  チャネル領域
３１  ゲート酸化膜
３３  ゲート電極
３５  ソース領域
３６  層間絶縁膜
３８  ソース電極
４５  π部
５０  空乏層
【図１】
2009088005.tif 000003
【図２】
2009088005.tif 000004
【図３】
2009088005.tif 000005
【図４】
2009088005.tif 000006
【図５】
2009088005.tif 000007
【図６】
2009088005.tif 000008
【図７】
2009088005.tif 000009
【図８】
2009088005.tif 000010
【図９】
2009088005.tif 000011
【図１０】
2009088005.tif 000012
【図１１】
2009088005.tif 000013
【図１２】
2009088005.tif 000014
【図１３】
2009088005.tif 000015
【図１４】
2009088005.tif 000016