(57)【要約】【課題】メモリセルの電気特性が良好で、高集積化に適した不揮発性半導体記憶装置の製造方法を提供する。【解決手段】まずメモリゲート電極ＭＧの一方の側壁側に犠牲層ＩＬのパターンが位置する配置状態が形成される。その配置状態から、メモリゲート電極ＭＧの他方の側壁による段差部を覆うようにコントロールゲート用導電層ＣＧが形成される。コントロールゲート用導電層ＣＧに異方性エッチングを施してメモリゲート電極ＭＧの他方の側壁に沿ってコントロールゲート用導電層ＣＧを残存させることにより、コントロールゲート用導電層ＣＧからコントロールゲート電極ＣＧが形成される。【選択図】図１０
2009059927.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主表面上に形成された絶縁性の電荷蓄積層と、前記電荷蓄積層上に形成されたメモリゲート電極と、前記メモリゲート電極の側部に形成されたコントロールゲート電極とを備え、かつ前記メモリゲート電極および前記コントロールゲート電極の一方を第１ゲート電極とし、他方を第２ゲート電極とする不揮発性半導体記憶装置の製造方法であって、
前記第１ゲート電極の一方の側壁側に犠牲層のパターンが位置する配置状態を形成する工程と、
前記配置状態から、前記第１ゲート電極の他方の側壁による段差部を覆うように第２ゲート用導電層を形成する工程と、
前記第２ゲート用導電層に異方性エッチングを施して前記第１ゲート電極の他方の側壁に沿って前記第２ゲート用導電層を残存させることにより、前記第２ゲート用導電層から前記第２ゲート電極を形成する工程とを備えた、不揮発性半導体記憶装置の製造方法。
【請求項２】
前記第１ゲート電極が複数個形成され、複数個の前記第１ゲート電極のうち互いに隣り合う前記第１ゲート電極の間を埋め込むように前記犠牲層が形成された状態で、前記第２ゲート用導電層が形成される、請求項１に記載の不揮発性半導体記憶装置の製造方法。
【請求項３】
前記第１ゲート電極が前記メモリゲート電極であり、前記第２ゲート電極が前記コントロールゲート電極である、請求項１または２に記載の不揮発性半導体記憶装置の製造方法。
【請求項４】
前記配置状態を形成する工程は、
ダミーゲートパターンを形成する工程と、
前記ダミーゲートパターンの側壁による段差部を覆うように第１ゲート用導電層を形成する工程と、
前記第１ゲート用導電層に異方性エッチングを施して前記ダミーゲートパターンの側壁に沿って前記第１ゲート用導電層を残存させることにより、前記第１ゲート用導電層から前記第１ゲート電極を形成する工程とを有する、請求項３に記載の不揮発性半導体記憶装置の製造方法。
【請求項５】
前記第１ゲート電極が前記コントロールゲート電極であり、前記第２ゲート電極が前記メモリゲート電極である、請求項１または２に記載の不揮発性半導体記憶装置の製造方法。
【請求項６】
前記配置状態を形成する工程は、
前記犠牲層のパターンを形成する工程と、
前記犠牲層のパターンの側壁による段差部を覆うように第１ゲート用導電層を形成する工程と、
前記第１ゲート用導電層に異方性エッチングを施して前記犠牲層のパターンの側壁に沿って前記第１ゲート用導電層を残存させることにより、前記第１ゲート用導電層から前記第１ゲート電極を形成する工程とを有する、請求項５に記載の不揮発性半導体記憶装置の製造方法。
【請求項７】
チャネル領域となるべき領域をチャネル幅方向に挟み込むように前記半導体基板の主表面に溝を形成する工程と、
前記溝の途中深さまで絶縁層を埋め込む工程とをさらに備え、
前記コントロールゲート電極は、前記溝の側面上および前記半導体基板の主表面上をゲート絶縁層を介して覆うように形成される、請求項１〜６のいずれかに記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置の製造方法に関し、特に、絶縁性の電荷蓄積層、メモリゲート電極およびコントロールゲート電極を有する不揮発性半導体記憶装置の製造方法に関するものである。
【背景技術】
【０００２】
不揮発性半導体記憶装置として、絶縁膜を積層して、その界面や絶縁膜中のトラップなどに電荷を蓄える絶縁膜型のメモリが知られている。この絶縁膜型のメモリには、メモリ動作をさせるメモリゲート電極を持つメモリゲートＭＯＳ（Metal Oxide Semiconductor）部と、セルの選択を行うコントロールゲート電極を持つコントロールゲートＭＯＳ部とを有するスプリットゲート型のメモリセル構造がある（特許文献１参照）。
【０００３】
このメモリセル構造において、特にメモリゲートＭＯＳ部のゲート絶縁膜は、２つのシリコン酸化膜でシリコン窒化膜を挟む構造を有しており、いわゆるＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Silicon）構造を有している。
【０００４】
上記文献に開示された上記構造の製造方法は、以下のとおりである。
まず半導体基板上にゲート絶縁膜を介してコントロールゲート電極のパターンが形成される。このコントロールゲート電極のパターンを覆うように、半導体基板上にシリコン酸化膜とシリコン窒化膜とシリコン酸化膜との３層の積層構造よりなるＯＮＯ（Oxide-Nitride-Oxide）膜が形成される。このＯＮＯ膜上に、メモリゲート電極用の導電層が形成される。ＯＮＯ膜の上面が露出するまでメモリゲート電極用の導電層に異方性エッチングを施すことにより、コントロールゲート電極のパターンの両側壁の各々にメモリゲート電極が形成される。
【０００５】
この後、コントロールゲート電極のパターンの一方側壁のメモリゲートを残して他方側壁のメモリゲートを除去するために、一方側壁のメモリゲート上を覆い、かつ他方側壁のメモリゲートを露出するフォトレジストパターンが形成される。このレジストパターンをマスクとして他方側壁のメモリゲートがエッチング除去される。またレジストパターンから露出しているＯＮＯ膜もエッチング除去される。
【０００６】
残存しているメモリゲート電極、コントロールゲート電極などをマスクとして半導体基板の表面にイオン注入が行われて、半導体基板の表面にソース領域およびドレイン領域の各々の低濃度領域が形成される。
【０００７】
この後、コントロールゲート電極の他方側壁とメモリゲート電極の側壁とに側壁絶縁層が形成される。この側壁絶縁層、メモリゲート電極、コントロールゲート電極などをマスクとして半導体基板の表面にイオン注入が行われて、半導体基板の表面にソース領域およびドレイン領域の各々の高濃度領域が形成される。
【特許文献１】特開２００５−２９４４９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
デバイスの高集積化に伴なってメモリセルの縮小化を行う場合、上記のコントロールゲート電極およびメモリゲート電極も縮小化される。この際、コントロールゲート電極のゲート長が写真製版工程のマスクの重ね合わせ誤差量に対して不十分になる場合がある。この場合には、レジストパターンのエッジ部をコントロールゲート電極上に位置させようとしても、コントロールゲート電極からはみ出すおそれがある。
【０００９】
たとえば上記の製造方法において、コントロールゲート電極の一方側壁のメモリゲート上を覆い、かつ他方側壁のメモリゲートを露出するようにフォトレジストパターンを形成する場合に、そのレジストパターンのエッジがコントロールゲート電極上からずれて、他方側壁のメモリゲート上に位置する場合がある。この状態で、このレジストパターンをマスクとしてエッチングをすると、そのエッチング後に上記他方側壁のメモリゲートの一部が残存する。メモリゲートの一部が残存すると、この後のイオン注入時に、本来、ソース領域、ドレイン領域としてイオンを注入すべき領域にイオンを注入することができなくなる。結果として、ソース領域、ドレイン領域の未注入領域が生じて、メモリセルの電気特性が著しくばらつくという問題があった。
【００１０】
本発明は、上記の課題に鑑みてなされたものであり、その目的は、メモリセルの電気特性が良好で、高集積化に適した不揮発性半導体記憶装置の製造方法を提供することである。
【課題を解決するための手段】
【００１１】
本実施の形態の不揮発性半導体記憶装置の製造方法は、半導体基板の主表面上に形成された絶縁性の電荷蓄積層と、その電荷蓄積層上に形成されたメモリゲート電極と、そのメモリゲート電極の側部に形成されたコントロールゲート電極とを備え、かつメモリゲート電極およびコントロールゲート電極の一方を第１ゲート電極とし、他方を第２ゲート電極とする不揮発性半導体記憶装置の製造方法であって、以下の工程を備えている。
【００１２】
まず第１ゲート電極の一方の側壁側に犠牲層のパターンが位置する配置状態が形成される。その配置状態から、第１ゲート電極の他方の側壁による段差部を覆うように第２ゲート用導電層が形成される。第２ゲート用導電層に異方性エッチングを施して第１ゲート電極の他方の側壁に沿って第２ゲート用導電層を残存させることにより、第２ゲート用導電層から第２ゲート電極が形成される。
【発明の効果】
【００１３】
本実施の形態の不揮発性半導体記憶装置の製造方法によれば、第１ゲート電極の一方の側壁側に犠牲層を形成した状態で、第１ゲート電極の他方の側壁側に第２ゲート電極が自己整合的に形成される。このように犠牲層を用いているため、第１ゲート電極の一方の側壁側に第２ゲート電極の一部を残存させることなく、第１ゲート電極の他方の側壁側に第２ゲート電極を形成することが可能となる。よって、第１ゲート電極の一方の側壁側に残存した第２ゲート電極の一部により不純物領域の未注入領域が生じることもなく、ゆえに高集積化によりゲート長が縮小化されても装置の電気特性を良好にすることができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
図１は、本発明の実施の形態１における不揮発性半導体記憶装置（半導体集積回路装置）を模式的に示した平面図である。図１を参照して、この半導体集積回路装置１０は、たとえば、ＭＯＮＯＳ構造のフラッシュメモリが搭載された混載マイコンとして適用される。この半導体集積回路装置１０は、半導体基板（チップ）表面に周辺回路領域６５と、メモリセル領域６７とを有している。
【００１５】
周辺回路領域６５は、たとえば、ＭＰＵ（Micro Processing Unit）領域６１と、Ｉ／Ｏ（Input/Output）領域６４と、ＲＯＭｃｏｎｔｒｏｌ領域６３ａとを有している。また、メモリセル領域６７は、ＲＯＭ（Read Only Memory）領域６３と、ＲＡＭ（Random Access Memory）領域６２とを有している。
【００１６】
これらの各領域６１、６２、６３、６３ａ、６４は、半導体基板の表面に選択的に形成された分離領域２５により規定されている。この分離領域２５は、半導体基板の表面に、たとえば３００ｎｍ程度の深さまでエッチングされた溝と、この溝内に充填されたたとえばシリコン酸化膜等の絶縁膜とから構成されている。
【００１７】
上記のＲＯＭ領域６３にＭＯＮＯＳ構造のフラッシュメモリが形成されている。
図２は、図１のＲＯＭ領域におけるフラッシュメモリ部分の構成を概略的に示す平面図である。また図３は、本発明の実施の形態１における不揮発性半導体記憶装置の構成を概略的に示す断面図であって、図２のＩＩＩ−ＩＩＩ線に沿う概略断面図である。
【００１８】
まず図２を参照して、半導体集積回路装置のたとえばＲＯＭ領域は、フラッシュメモリとしての複数のメモリセルＭＣを有している。複数のメモリセルＭＣは、半導体基板ＳＢの表面に行列状に配置形成されている。複数のメモリセルＭＣの各々は、スプリットゲート型のＭＯＮＯＳ構造を有している。
【００１９】
図中縦方向に配置された一群のメモリセルＭＣのそれぞれのコントロールゲート電極ＣＧは互いに電気的に接続されており、またそれぞれのメモリゲート電極ＭＧも互いに電気的に接続されている。また図中縦方向に配置された一群のメモリセルＭＣのそれぞれのソース領域ＳＲは配線層ＩＮＣにより互いに電気的に接続されており、それぞれのドレイン領域ＤＲも配線層ＩＮＣにより互いに電気的に接続されている。
【００２０】
また図中横方向に隣り合うメモリセルＭＣのそれぞれのソース領域ＳＲは分離領域ＩＲを挟んで隣り合っており、それにより互いに電気的に絶縁されている。また図中横方向に隣り合うメモリセルＭＣのそれぞれのドレイン領域ＤＲは互いに不純物領域を共有しており、それにより互いに電気的に接続されている。
【００２１】
図３を参照して、半導体基板ＳＢの表面にウエル領域ＷＥが形成されている。このウエル領域ＷＥには複数のメモリセルＭＣが形成されている。複数のメモリセルＭＣの各々は、ソース領域ＳＲと、ドレイン領域ＤＲと、コントロールゲート電極ＣＧと、メモリゲート電極ＭＧと、第１ゲート絶縁層ＧＩ１と、第２ゲート絶縁層ＧＩ２とを主に有している。
【００２２】
ソース領域ＳＲとドレイン領域ＤＲとは半導体基板ＳＢの表面に互いに間隔をおいて形成されている。ソース領域ＳＲおよびドレイン領域ＤＲの各々はＬＤＤ（Lightly Doped Drain）構造を有している。このため、ソース領域ＳＲは高濃度領域ＭＳと低濃度領域ＭＶとを有しており、ドレイン領域ＤＲは高濃度領域ＭＤと低濃度領域ＭＶとを有している。
【００２３】
ソース領域ＳＲとドレイン領域ＤＲとに挟まれる半導体基板ＳＢの表面上には、第１ゲート絶縁層ＧＩ１を介して形成されたコントロールゲート電極ＣＧと、第２ゲート絶縁層ＧＩ２を介して形成されたメモリゲート電極ＭＧとが並んで配置されている。コントロールゲート電極ＣＧとメモリゲート電極ＭＧとの間には第１および第２ゲート絶縁層ＧＩ１、ＧＩ２が挟まれている。メモリゲート電極ＭＧはコントロールゲート電極ＣＧの側壁に沿って枠付けするように形成されており、サイドウォール形状を有している。またコントロールゲート電極ＣＧはメモリゲート電極ＭＧの側壁に沿って枠付けするように形成されており、サイドウォール形状を有している。
【００２４】
またメモリゲート電極ＭＧは、その上面の位置がコントロールゲート電極ＣＧ側からその反対側に向かって低くなるような形状を有している。またコントロールゲート電極ＣＧは、その上面の位置がメモリゲート電極ＭＧ側からその反対側に向かって低くなるような形状を有している。
【００２５】
第１ゲート絶縁層ＧＩ１はたとえばシリコン酸窒化膜（ＳｉＯＮ膜）よりなっている。また第２ゲート絶縁層ＧＩ２は電荷蓄積層を有している。この第２ゲート絶縁層ＧＩ２は、たとえば電荷蓄積層ＭＩと、その電荷蓄積層ＭＩを挟み込む２つの層ＢＩ、ＴＩとを有しており、その２つの層ＢＩ、ＴＩは電荷蓄積層ＭＩよりも大きなエネルギバンドギャップを有している。第２ゲート絶縁層ＧＩ２は、たとえばシリコン酸化膜ＢＩと、シリコン窒化膜（電荷蓄積層）ＭＩと、シリコン酸化膜ＴＩとの積層構造よりなっている。またコントロールゲート電極ＣＧおよびメモリゲート電極ＭＧの各々はたとえば不純物がドープされた多結晶シリコン膜（以下、ドープドポリシリコン膜と称する）よりなっている。
【００２６】
なおソース領域ＳＲ、ドレイン領域ＤＲ、コントロールゲート電極ＣＧおよびメモリゲート電極ＭＧの各々の表面には、低抵抗化のためにシリサイド層ＳＣが形成されていてもよい。またメモリゲート電極ＭＧの側面とコントロールゲート電極ＣＧの側面との各々を覆うようにサイドウォール状の側壁絶縁層ＳＷが形成されている。
【００２７】
またメモリセルＭＣのソース領域ＳＲ同士を電気的に分離するために半導体基板ＳＢの表面には、分離領域ＩＲが形成されている。この分離領域ＩＲは、たとえばＳＴＩ（Shallow Trench Isolation）構造を有しており、半導体基板ＳＢの表面に形成された溝ＴＲと、その溝ＴＲ内を埋め込む絶縁層ＳＩとを有している。
【００２８】
これら複数のメモリセルＭＣを覆うように層間絶縁層ＩＩが半導体基板ＳＢ上に形成されている。この層間絶縁層ＩＩを貫通してソース領域ＳＲおよびドレイン領域ＤＲの各々に達するようにコンタクトホールが形成されている。このコンタクトホール内には、バリアメタル層および埋め込み導電層よりなる導電性の充填層ＰＧが形成されている。
【００２９】
層間絶縁層ＩＩ上には複数の配線層ＩＮＣが形成されている。複数の配線層ＩＮＣの各々は充填層ＰＧを介してソース領域ＳＲまたはドレイン領域ＤＲに電気的に接続されている。
【００３０】
次に、図２および図３に示す本実施の形態の不揮発性半導体記憶装置の製造方法について説明する。
【００３１】
図４〜図１４は、本発明の実施の形態１における不揮発性半導体記憶装置の製造方法を工程順に示す概略断面図である。図４を参照して、半導体基板ＳＢの表面にウエル領域ＷＥが形成され、半導体基板ＳＢの表面にたとえばＳＴＩよりなる分離領域ＩＲが形成される。この後、半導体基板ＳＢの表面を熱酸化することにより、半導体基板ＳＢの表面にたとえば２０ｎｍの膜厚でダミーゲート用絶縁層ＤＩが形成される。このダミーゲート用絶縁層ＤＩ上に、たとえば３００ｎｍの膜厚のシリコン窒化膜よりなるダミーゲートＤＧが成膜される。この後、写真製版技術およびドライエッチング技術によりダミーゲートＤＧおよびダミーゲート用絶縁層ＤＩがパターニングされる。これにより所定のパターン形状を有するダミーゲートＤＧのパターンが形成される。この後、ダミーゲートＤＧをマスクとして、半導体基板ＳＢの表面にたとえば砒素（Ａｓ）が、注入エネルギー：２５ｋｅＶ、ドーズ量：５．０×１０12ｃｍ-2の条件で注入される。これにより半導体基板ＳＢの表面に不純物領域ＭＶが形成される。
【００３２】
図５を参照して、ダミーゲートＤＧを覆うように半導体基板ＳＢ上に、第２ゲート絶縁層ＧＩ２が成膜される。この第２ゲート絶縁層ＧＩ２は、たとえば５ｎｍの膜厚のシリコン酸化膜ＢＩと、１５ｎｍの膜厚のシリコン窒化膜ＭＩと、１５ｎｍの膜厚のシリコン酸化膜ＴＩとの積層構造により形成される。この第２ゲート絶縁層ＧＩ２上に、メモリゲート電極ＭＧとなる導電層として、たとえばリンがドープされたドープドポリシリコン膜ＭＧがＣＶＤ（Chemical Vapor Deposition）法により８０ｎｍの膜厚で形成される。この後、第２ゲート絶縁層ＧＩ２の上面が露出するまで、上記のドープドポリシリコン膜ＭＧに異方性のドライエッチングによるエッチバックが施される。
【００３３】
図６を参照して、上記のエッチバックにより、ドープドポリシリコン膜ＭＧはダミーゲートＤＧの両側壁にサイドウォール形状に残存される。これによりサイドウォール形状のドープドポリシリコン膜よりなるメモリゲート電極ＭＧが形成される。
【００３４】
図７を参照して、半導体基板ＳＢの表面全面に、たとえばシリコン酸化膜よりなる犠牲層ＩＬが低温プラズマを用いて６００ｎｍの膜厚で形成される。この後、ダミーゲートＤＧの上面が露出するまでＣＭＰ（Chemical Mechanical Polishing）法が行われる。
【００３５】
図８を参照して、上記のＣＭＰ法により、ダミーゲートＤＧの上面が露出するとともに、互いに隣り合うメモリゲート電極ＭＧ間に犠牲層ＩＬが埋め込まれた状態が形成される。この後、シリコン窒化膜とシリコン酸化膜とのエッチング選択比を確保できるプロセス、たとえばドライエッチングまたは熱した燐酸を用いたウエットエッチングにより、ダミーゲートＤＧが除去される。さらにダミーゲート用絶縁層ＤＩの除去とクリーニングを兼ねてたとえばフッ酸（ＨＦ）を用いた洗浄が行われる。
【００３６】
図９を参照して、上記のダミーゲートＤＧおよび絶縁層ＤＩの除去により、半導体基板ＳＢの一部表面が露出する。これにより、メモリゲート電極ＭＧの一方の側面側には犠牲層ＩＬのパターンが位置する配置状態が形成される。この状態においては、メモリゲート電極ＭＧの他方の側面側には、メモリゲート電極ＭＧの上面と半導体基板ＳＢの表面との間に段差が形成されている。
【００３７】
図１０を参照して、上記の状態から、半導体基板ＳＢの表面全面に、第１ゲート絶縁層ＧＩ１がたとえば熱酸化により２．５ｎｍの膜厚で形成される。この第１ゲート絶縁層ＧＩ１上に、コントロールゲート電極用の導電層ＣＧとして、たとえばドープドポリシリコン膜ＣＧが１５０ｎｍの膜厚で形成される。この導電層ＣＧはメモリゲート電極ＭＧの他方の側面側の段差部を覆うように形成される。この後、第１ゲート絶縁層ＧＩ１の上面が露出するまで、ドープドポリシリコン膜ＣＧに異方性のドライエッチングによるエッチバックが施される。
【００３８】
図１１を参照して、上記のエッチバックにより、ドープドポリシリコン膜ＣＧはメモリゲート電極ＭＧの他方の側面側に第１および第２ゲート絶縁層ＧＩ１、ＧＩ２を介してその側面に沿ってサイドウォール形状に残存される。これによりサイドウォール形状のドープドポリシリコン膜よりなるコントロールゲート電極ＣＧが形成される。
【００３９】
互いに隣り合うコントロールゲート電極ＣＧ間における半導体基板ＳＢの表面に、コントロールゲート電極ＣＧ、メモリゲート電極ＭＧ、犠牲層ＩＬなどをマスクとして、たとえば砒素（Ａｓ）が注入エネルギー：２５ｋｅＶ、ドーズ量：５．０×１０12ｃｍ-2の条件で注入される。これによりコントロールゲート電極ＣＧ間における半導体基板ＳＢの表面に不純物領域ＭＶが形成される。この後、第１ゲート絶縁層ＧＩ１とメモリゲート電極ＭＧの横の犠牲層ＩＬとが、たとえばフッ酸により除去される。
【００４０】
図１２を参照して、上記のフッ酸による除去により、コントロールゲート電極ＣＧ、メモリゲート電極ＭＧなどの形成領域以外の半導体基板ＳＢの表面が露出する。
【００４１】
図１３を参照して、半導体基板ＳＢの表面全面に、低温ＣＶＤ法によりシリコン酸化膜ＳＷがたとえば６０ｎｍの膜厚で形成される。このシリコン酸化膜ＳＷに異方性のドライエッチングによるエッチバックが施される。このエッチバックにより、メモリゲート電極ＭＧの側面およびコントロールゲート電極ＣＧの側面にシリコン酸化膜ＳＷがサイドウォール形状に残存される。これによりサイドウォール形状のシリコン酸化膜よりなる側壁絶縁層ＳＷが形成される。
【００４２】
この後、メモリゲート電極ＭＧ、コントロールゲート電極ＣＧ、側壁絶縁層ＳＷなどをマスクとして、露出した半導体基板ＳＢの表面に、たとえば砒素（Ａｓ）が注入エネルギー：５０ｋｅＶ、ドーズ量：２．０×１０15ｃｍ-2の条件で注入される。これにより半導体基板ＳＢの表面に不純物領域ＭＳ、ＭＤが形成される。この後、たとえば１０５０℃の温度で３秒間のアニール処理が行われて不純物領域ＭＶ、ＭＳ、ＭＤが活性化される。これにより、活性化された不純物領域ＭＶおよびＭＳからソース領域ＳＲが形成され、活性化された不純物領域ＭＶおよびＭＤからドレイン領域ＤＲが形成される。
【００４３】
図１４を参照して、メモリゲート電極ＭＧ、コントロールゲート電極ＣＧ、ソース領域ＳＲおよびドレイン領域ＤＲの各々にたとえばＣｏＳｉ2のサリサイドプロセスが施される。これにより、メモリゲート電極ＭＧ、コントロールゲート電極ＣＧ、ソース領域ＳＲおよびドレイン領域ＤＲの各々の表面にＣｏＳｉ2よりなるシリサイド層ＳＣが形成される。
【００４４】
図３を参照して、上記のように形成されたメモリセルＭＣを覆うように半導体基板ＳＢの表面全面に層間絶縁層ＩＩが形成される。通常の写真製版技術およびエッチング技術により、層間絶縁層ＩＩを貫通してソース領域ＳＲおよびドレイン領域ＤＲの各々に達するようにコンタクトホールが形成される。このコンタクトホール内には、バリアメタル層および埋め込み導電層（たとえばタングステン）よりなる導電性の充填層ＰＧが形成される。層間絶縁層ＩＩ上には複数の配線層ＩＮＣの各々が、充填層ＰＧを介してソース領域ＳＲまたはドレイン領域ＤＲに電気的に接続されるように形成される。これにより、本実施の形態の不揮発性半導体記憶装置が製造される。
【００４５】
本実施の形態によれば、図１０および図１１に示すように、メモリゲート電極ＭＧの一方の側壁側に犠牲層ＩＬを形成した状態で、コントロールゲート電極ＣＧが自己整合的に形成される。このように犠牲層ＩＬを用いているため、メモリゲート電極ＭＧの一方の側壁側にコントロールゲート電極ＣＧの一部を残存させることなく、メモリゲート電極ＭＧの他方の側壁側にコントロールゲート電極ＣＧを形成することが可能となる。よって、メモリゲート電極ＭＧの一方の側壁側に残存したコントロールゲート電極ＣＧの一部により不純物領域の未注入領域が生じることもなく、ゆえに高集積化によりゲート長が縮小化されても装置の電気特性を良好にすることができる。
【００４６】
また本実施の形態によれば、図１０および図１１に示すように、コントロールゲート電極ＣＧを自己整合的に形成する際に、互いに隣り合うメモリゲート電極ＭＧ間を犠牲層ＩＬが埋め込んでいる。このため、コントロールゲート電極ＣＧがメモリゲート電極ＭＧの一方の側壁側に形成されることはなく、メモリゲート電極ＭＧの一方の側壁側に形成されたコントロールゲート電極ＣＧをフォトレジストなどのマスクを用いて除去する従来例の工程が不要となる。よって、そのフォトレジストなどのマスクがマスクの重ね合わせずれなどによりずれることで、メモリゲート電極ＭＧの一方の側壁側にコントロールゲート電極ＣＧの一部が残存するということもない。したがって、残存したコントロールゲート電極ＣＧの一部により不純物領域の未注入領域が生じることもなく、ゆえに高集積化によりゲート長が縮小化されても装置の電気特性を良好にすることができる。
【００４７】
また本実施の形態によれば、図５および図６に示すように、メモリゲート電極ＭＧもエッチバックによりダミーゲートＤＧの側壁に自己整合的に形成することができる。このようにコントロールゲート電極ＣＧだけでなくメモリゲート電極ＭＧも自己整合的に形成することができるため、写真製版技術における解像限界に制限されない微細な寸法のコントロールゲート電極ＣＧおよびメモリゲート電極ＭＧの形成が可能となる、このため、メモリセルのシュリンク時に低コストなプロセスを適用することができる。
【００４８】
（実施の形態２）
図１５は、本発明の実施の形態２における不揮発性半導体記憶装置の構成を概略的に示す断面図であって、図２のＩＩＩ−ＩＩＩ線に対応する部分の概略断面図である。図１５を参照して、本実施の形態の半導体装置の構成は、第１ゲート絶縁層ＧＩ１の形成位置と、メモリゲート電極ＭＧおよびコントロールゲート電極ＣＧの形状とにおいて、図３に示す実施の形態１の構成と異なっている。
【００４９】
本実施の形態における第１ゲート絶縁層ＧＩ１は、メモリゲート電極ＭＧおよびコントロールゲート電極ＣＧの間に形成されておらず、コントロールゲート電極ＣＧのメモリゲート電極ＭＧ側とは反対側の側面に形成されている。
【００５０】
また本実施の形態のメモリゲート電極ＭＧは、その上面の位置がコントロールゲート電極ＣＧ側からその反対側に向かって低くなるような形状を有している。また本実施の形態のコントロールゲート電極ＣＧは、その上面の位置が第１ゲート絶縁層ＧＩ１側からメモリゲート電極ＭＧ側に向かって低くなるような形状を有している。
【００５１】
なお、これ以外の構成については上述した実施の形態１の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を省略する。
【００５２】
次に、図１５に示す本実施の形態の不揮発性半導体記憶装置の製造方法について説明する。
【００５３】
図１６〜図２５は、本発明の実施の形態２における不揮発性半導体記憶装置の製造方法を工程順に示す概略断面図である。図１６を参照して、半導体基板ＳＢの表面にウエル領域ＷＥが形成され、半導体基板ＳＢの表面にたとえばＳＴＩよりなる分離領域ＩＲが形成される。この後、たとえばシリコン窒化膜よりなる犠牲層ＩＬ１が成膜される。この後、写真製版技術およびドライエッチング技術により犠牲層ＩＬ１がパターニングされる。これにより所定のパターン形状を有する犠牲層ＩＬ１のパターンが形成される。
【００５４】
図１７を参照して、犠牲層ＩＬ１のパターンを覆うように半導体基板ＳＢの表面全面に第１ゲート絶縁層ＧＩ１がたとえば熱酸化により形成される。この第１ゲート絶縁層ＧＩ１上に、コントロールゲート電極用の導電層ＣＧとして、たとえばドープドポリシリコン膜ＣＧが形成される。このドープドポリシリコン膜ＣＧは犠牲層ＩＬ１のパターンによる段差部を覆うように形成される。この後、第１ゲート絶縁層ＧＩ１の上面が露出するまで、ドープドポリシリコン膜ＣＧに異方性のドライエッチングによるエッチバックが施される。
【００５５】
図１８を参照して、上記のエッチバックにより、ドープドポリシリコン膜ＣＧは犠牲層ＩＬ１の一方の側面側に第１ゲート絶縁層ＧＩ１を介してその側面に沿ってサイドウォール形状に残存される。これによりサイドウォール形状のドープドポリシリコン膜よりなるコントロールゲート電極ＣＧが形成される。この後、コントロールゲート電極ＣＧの側部および下部以外の第１ゲート絶縁層ＧＩ１がたとえばフッ酸により除去され、半導体基板ＳＢの一部表面および犠牲層ＩＬ１の上面が露出する。
【００５６】
これにより、コントロールゲート電極ＣＧの一方の側面側には犠牲層ＩＬ１のパターンが位置する配置状態が形成される。この状態においては、コントロールゲート電極ＣＧの他方の側面側には、コントロールゲート電極ＣＧの上面と半導体基板ＳＢの表面との間に段差が形成されている。
【００５７】
図１９を参照して、上記の状態から、犠牲層ＩＬ１およびコントロールゲート電極ＣＧなどをマスクとして、半導体基板ＳＢの表面にたとえば砒素（Ａｓ）が注入されて、半導体基板ＳＢの表面に不純物領域ＭＶが形成される。
【００５８】
この後、半導体基板ＳＢの表面全面に、第２ゲート絶縁層ＧＩ２が成膜される。この第２ゲート絶縁層ＧＩ２は、たとえばシリコン酸化膜ＢＩと、シリコン窒化膜ＭＩと、シリコン酸化膜ＴＩとの積層構造により形成される。この第２ゲート絶縁層ＧＩ２上に、メモリゲート電極ＭＧとなる導電層として、たとえばリンがドープされたドープドポリシリコン膜ＭＧがＣＶＤ法により形成される。
【００５９】
この後、第２ゲート絶縁層ＧＩ２の上面が露出するまで、ドープドポリシリコン膜ＭＧに異方性のドライエッチングによるエッチバックが施される。
【００６０】
図２０を参照して、上記のエッチバックにより、ドープドポリシリコン膜ＭＧはコントロールゲート電極ＣＧの他方の側面側に第２ゲート絶縁層ＧＩ２を介してその側面に沿ってサイドウォール形状に残存される。これによりサイドウォール形状のドープドポリシリコン膜よりなるメモリゲート電極ＭＧが形成される。この後、犠牲層ＩＬ１上および半導体基板ＳＢ上の第２ゲート絶縁層ＧＩ２が除去される。これにより、犠牲層ＩＬ１の上面および半導体基板ＳＢの一部表面が露出する。
【００６１】
図２１を参照して、隣り合うメモリゲート電極ＭＧ間を埋め込むように半導体基板ＳＢの表面全面に、たとえばシリコン酸化膜よりなる犠牲層ＩＬ２が形成される。この後、犠牲層ＩＬ１の上面が露出するまでＣＭＰ法が行われる。このＣＭＰ法により、犠牲層ＩＬ１の上面が露出するとともに、互いに隣り合うメモリゲート電極ＭＧ間に犠牲層ＩＬ２が埋め込まれた状態が形成される。この後、犠牲層ＩＬ１と犠牲層ＩＬ２との選択比を確保できる条件で、犠牲層ＩＬ１にエッチングが施される。
【００６２】
図２２を参照して、上記のエッチングにより、犠牲層ＩＬ１が除去されて、コントロールゲート電極ＣＧ間の半導体基板ＳＢの表面が露出する。犠牲層ＩＬ２、コントロールゲート電極ＣＧなどをマスクとして、露出した半導体基板ＳＢの表面にたとえば砒素（Ａｓ）が注入されて、この露出した半導体基板ＳＢの表面に不純物領域ＭＶが形成される。この後、犠牲層ＩＬ２を除去するためのエッチングが施される。
【００６３】
図２３を参照して、上記のエッチングにより、犠牲層ＩＬ２が除去されて、メモリゲート電極ＭＧ間の半導体基板ＳＢの表面が露出する。
【００６４】
図２４を参照して、半導体基板ＳＢの表面全面に、低温ＣＶＤ法によりシリコン酸化膜ＳＷが形成される。このシリコン酸化膜ＳＷに異方性のドライエッチングによるエッチバックが施される。このエッチバックにより、メモリゲート電極ＭＧの側面およびコントロールゲート電極ＣＧの側面にシリコン酸化膜ＳＷがサイドウォール形状に残存される。これによりサイドウォール形状のシリコン酸化膜よりなる側壁絶縁層ＳＷが形成される。
【００６５】
この後、メモリゲート電極ＭＧ、コントロールゲート電極ＣＧ、側壁絶縁層ＳＷなどをマスクとして、露出した半導体基板ＳＢの表面に、たとえば砒素（Ａｓ）が注入される。これにより半導体基板ＳＢの表面に不純物領域ＭＳ、ＭＤが形成される。この後、アニール処理が行われて不純物領域ＭＶ、ＭＳ、ＭＤが活性化される。これにより、活性化された不純物領域ＭＶおよびＭＳからソース領域ＳＲが形成され、活性化された不純物領域ＭＶおよびＭＤからドレイン領域ＤＲが形成される。
【００６６】
図２５を参照して、メモリゲート電極ＭＧ、コントロールゲート電極ＣＧ、ソース領域ＳＲおよびドレイン領域ＤＲの各々にたとえばＣｏＳｉ2のサリサイドプロセスが施される。これにより、メモリゲート電極ＭＧ、コントロールゲート電極ＣＧ、ソース領域ＳＲおよびドレイン領域ＤＲの各々の表面にＣｏＳｉ2よりなるシリサイド層ＳＣが形成される。
【００６７】
図１５を参照して、上記のように形成されたメモリセルＭＣを覆うように半導体基板ＳＢの表面全面に層間絶縁層ＩＩが形成される。通常の写真製版技術およびエッチング技術により、層間絶縁層ＩＩを貫通してソース領域ＳＲおよびドレイン領域ＤＲの各々に達するようにコンタクトホールが形成される。このコンタクトホール内には、バリアメタル層および埋め込み導電層（たとえばタングステン）よりなる導電性の充填層ＰＧが形成される。層間絶縁層ＩＩ上には複数の配線層ＩＮＣの各々が、充填層ＰＧを介してソース領域ＳＲまたはドレイン領域ＤＲに電気的に接続されるように形成される。これにより、本実施の形態の不揮発性半導体記憶装置が製造される。
【００６８】
本実施の形態によれば、図１９および図２０に示すように、コントロールゲート電極ＣＧの一方の側壁側に犠牲層ＩＬ１を形成した状態で、メモリゲート電極ＭＧが自己整合的に形成される。このように犠牲層ＩＬ１を用いているため、コントロールゲート電極ＣＧの一方の側壁側にメモリゲート電極ＭＧの一部を残存させることなく、コントロールゲート電極ＣＧの他方の側壁側にメモリゲート電極ＭＧを形成することが可能となる。よって、コントロールゲート電極ＣＧの一方の側壁側に残存したメモリゲート電極ＭＧの一部により不純物領域の未注入領域が生じることもなく、ゆえに高集積化によりゲート長が縮小化されても装置の電気特性を良好にすることができる。
【００６９】
また本実施の形態によれば、図１９および図２０に示すように、メモリゲート電極ＭＧを自己整合的に形成する際に、互いに隣り合うコントロールゲート電極ＣＧ間を犠牲層ＩＬ１が埋め込んでいる。このため、メモリゲート電極ＭＧがコントロールゲート電極ＣＧの一方の側壁側に形成されることはなく、コントロールゲート電極ＣＧの一方の側壁側に形成されたメモリゲート電極ＭＧをフォトレジストなどのマスクを用いて除去する従来例の工程が不要となる。よって、そのフォトレジストなどのマスクがマスクの重ね合わせずれなどによりずれることで、コントロールゲート電極ＣＧの一方の側壁側にメモリゲート電極ＭＧの一部が残存することもない。したがって、残存したメモリゲート電極ＭＧの一部により不純物領域の未注入領域が生じることもなく、ゆえに高集積化によりゲート長が縮小化されても装置の電気特性を良好にすることができる。
【００７０】
また本実施の形態によれば、図１７および図１８に示すように、コントロールゲート電極ＣＧもエッチバックにより犠牲層ＩＬ１の側壁に自己整合的に形成することができる。このようにメモリゲート電極ＭＧだけでなくコントロールゲート電極ＣＧも自己整合的に形成することができるため、写真製版技術における解像限界に制限されない微細な寸法のコントロールゲート電極ＣＧおよびメモリゲート電極ＭＧの形成が可能となる、このため、メモリセルのシュリンク時に低コストなプロセスを適用することができる。
【００７１】
（実施の形態３）
本実施の形態においては、メモリセルＭＣに流れるドレイン電流が減少した場合の回避策について説明する。
【００７２】
図２６は、図２および図３のＸＸＶＩ−ＸＸＶＩ線に沿う概略断面図である。図２６を参照して、上記実施の形態１および２においては、素子分離構造としてたとえばＳＴＩ（Shallow Trench Isolation）が用いられている。このＳＴＩにより分離された半導体基板ＳＢの表面上にゲート絶縁層ＧＩ１を介してコントロールゲート電極ＣＧが形成されている。よって、この構造においては、半導体基板ＳＢの表面だけにチャネルが形成されることとなる。
【００７３】
しかし、この場合、メモリセルＭＣのシュリンクによってコントロールゲートＭＯＳ部の実効チャネル幅が小さくなると、メモリセルＭＣに流れる電流（ドレイン電流）が減少する。そこで、本実施の形態においては、以下に説明する構成が採用される。
【００７４】
図２７は、本発明の実施の形態３における半導体装置の構成を概略的に示す断面図であり、図２および図３のＸＸＶＩ−ＸＸＶＩ線に対応する断面図である。図２７を参照して、本実施の形態では、ＳＴＩをなす溝ＴＲが図２６の構成よりも深く形成され、そのトレンチ内を埋め込む絶縁層（たとえばシリコン酸化膜）ＳＩが半導体基板ＳＢの表面からリセスするように形成されている。これにより、溝ＴＲの壁面における半導体基板ＳＢの側面が絶縁層ＳＩから露出し、この半導体基板ＳＢの側面および表面がゲート絶縁層ＧＩ１を介してコントロールゲート電極ＣＧと対向している。
【００７５】
なお、これ以外の構成については上述した実施の形態１または２の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を省略する。
【００７６】
このような構成は、以下のように製造される。
まず、半導体基板ＳＢの表面にＳＴＩの構成する溝ＴＲが形成される。この溝ＴＲは、チャネル領域となるべき領域を少なくともチャネル幅方向に挟み込むように半導体基板ＳＢの表面に形成される。次に、この溝ＴＲの途中深さまで埋め込むように絶縁層ＳＩが形成される。このような絶縁層ＳＩは、たとえば溝ＴＲ内を埋め込むように半導体基板ＳＢの表面全面に絶縁層ＳＩを形成した後に、この絶縁層ＳＩを溝ＴＲの途中深さまで残すように所定量除去することにより形成される。この後、図４〜図１４および図１５に示す工程を経ることによって、コントロールゲート電極ＣＧが、絶縁層ＳＩから露出した溝ＴＲの側面上および半導体基板ＳＢの表面上をゲート絶縁層ＧＩ１を介して覆うように形成される。
【００７７】
本実施の形態によれば、コントロールゲート電極ＣＧが、絶縁層ＳＩから露出した溝ＴＲの側面および半導体基板ＳＢの表面に対向している。このため、半導体基板ＳＢの表面だけでなく絶縁層ＳＩから露出した側面にもチャネルが形成されることになる。よって、メモリセルの実効チャネル幅が図２６の構成よりも拡大し、これによりドレイン電流の増加を見込むことができる。
【００７８】
なお本実施の形態の構成および製造方法は、実施の形態１だけでなく実施の形態２にも適用することができる。
【００７９】
上記実施の形態１〜３におけるコントロールゲートＭＯＳ部は、ＣｏｒｅＭＯＳ部（周辺回路部のＭＯＳトランジスタ部）と同一仕様で形成されてもよい。
【００８０】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００８１】
本発明は、絶縁性の電荷蓄積層、メモリゲート電極およびコントロールゲート電極を有する不揮発性半導体記憶装置の製造方法に特に有利に適用され得る。
【図面の簡単な説明】
【００８２】
【図１】本発明の実施の形態１における不揮発性半導体記憶装置（半導体集積回路装置）を模式的に示した平面図である。
【図２】図１のＲＯＭ領域におけるフラッシュメモリ部分の構成を概略的に示す平面図である。
【図３】本発明の実施の形態１における不揮発性半導体記憶装置の構成を概略的に示す断面図であって、図２のＩＩＩ−ＩＩＩ線に沿う概略断面図である。
【図４】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第１工程を示す概略断面図である。
【図５】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第２工程を示す概略断面図である。
【図６】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第３工程を示す概略断面図である。
【図７】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第４工程を示す概略断面図である。
【図８】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第５工程を示す概略断面図である。
【図９】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第６工程を示す概略断面図である。
【図１０】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第７工程を示す概略断面図である。
【図１１】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第８工程を示す概略断面図である。
【図１２】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第９工程を示す概略断面図である。
【図１３】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第１０工程を示す概略断面図である。
【図１４】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第１１工程を示す概略断面図である。
【図１５】本発明の実施の形態２における不揮発性半導体記憶装置の構成を概略的に示す断面図であって、図２のＩＩＩ−ＩＩＩ線に対応する部分の概略断面図である。
【図１６】本発明の実施の形態２における不揮発性半導体記憶装置の製造方法の第１工程を示す概略断面図である。
【図１７】本発明の実施の形態２における不揮発性半導体記憶装置の製造方法の第２工程を示す概略断面図である。
【図１８】本発明の実施の形態２における不揮発性半導体記憶装置の製造方法の第３工程を示す概略断面図である。
【図１９】本発明の実施の形態２における不揮発性半導体記憶装置の製造方法の第４工程を示す概略断面図である。
【図２０】本発明の実施の形態２における不揮発性半導体記憶装置の製造方法の第５工程を示す概略断面図である。
【図２１】本発明の実施の形態２における不揮発性半導体記憶装置の製造方法の第６工程を示す概略断面図である。
【図２２】本発明の実施の形態２における不揮発性半導体記憶装置の製造方法の第７工程を示す概略断面図である。
【図２３】本発明の実施の形態２における不揮発性半導体記憶装置の製造方法の第８工程を示す概略断面図である。
【図２４】本発明の実施の形態２における不揮発性半導体記憶装置の製造方法の第９１工程を示す概略断面図である。
【図２５】本発明の実施の形態２における不揮発性半導体記憶装置の製造方法の第１０工程を示す概略断面図である。
【図２６】図２および図３のＸＸＶＩ−ＸＸＶＩ線に沿う概略断面図である。
【図２７】本発明の実施の形態３における半導体装置の構成を概略的に示す断面図であり、図２および図３のＸＸＶＩ−ＸＸＶＩ線に対応する断面図である。
【符号の説明】
【００８３】
１０  半導体集積回路装置、２５  分離領域、６１  ＭＰＵ領域、６２  ＲＡＭ領域、６３ａ  ＲＯＭｃｏｎｔｒｏｌ領域、６３  ＲＯＭ領域、６４  Ｉ／Ｏ領域、６５  周辺回路領域、６７  メモリセル領域、ＢＩ，ＴＩ  シリコン酸化膜、ＣＧ  コントロールゲート電極、ＤＧ  ダミーゲート、ＤＩ  ダミーゲート用絶縁層、ＤＲ  ドレイン領域、ＧＩ１，ＧＩ２  ゲート絶縁層、ＩＩ  層間絶縁層、ＩＬ，ＩＬ１，ＩＬ２  犠牲層、ＩＮＣ  配線層、ＩＲ  分離領域、ＭＣ  メモリセル、ＭＤ，ＭＳ  高濃度領域、ＭＧ  メモリゲート電極、ＭＩ  電荷蓄積層、ＭＶ  低濃度領域、ＰＧ  充填層、ＳＢ  半導体基板、ＳＣ  シリサイド層、ＳＩ  絶縁層、ＳＲ  ソース領域、ＳＷ  側壁絶縁層、ＴＲ  溝、ＷＥ  ウエル領域。
【図１】
2009059927.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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