(57)【要約】      （修正有）【課題】周波数ダイバース離散時間位相ロックデバイスを提供する。【解決手段】デジタル−アナログ変換器（ＤＡＣ）、及び、該ＤＡＣからの入力に基づいてクロック信号を与えるように動作する発振器を含む、アナログセクションと、デジタルシグナルプロセッサ（ＤＳＰ）とを備えており、このデジタルシグナルプロセッサは、ループコントローラ状態機械と、位相検出器３０９と、発振器からのクロック信号を受信すると共に、前記位相検出器にカウント値を与えるように動作するカウンタ３０７と、基準信号３１０を受信すると共に、前記位相検出器に基準パルス３１２出力を与えるように動作する分周器と、相検出器３０９からの出力に基づいて、制御目標値３２０を与えるように動作するループフィルタ３０２とを備えており、前記位相誤差値に基づいて、前記発振器の出力が、前記位相誤差を定常状態値まで低減するように変更される。【選択図】図３
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【特許請求の範囲】
【請求項１】
離散時間位相ロックループ（１０３）（ＤＴＰＬＬ）であって、該離散時間位相ロックループは、
デジタル−アナログ変換器（２０３）（ＤＡＣ）、及び、該ＤＡＣ（２０３）からの入力に基づいてクロック信号を与えるように動作する発振器（２０５）を含む、アナログセクションと、
デジタルシグナルプロセッサ（ＤＳＰ）と、
を備え、該デジタルシグナルプロセッサは、
ループコントローラ状態機械（２０１）と、
位相検出器（３０９）と、
前記発振器からのクロック信号を受信すると共に、前記位相検出器にカウント値を与えるように動作するカウンタ（３０７）と、
基準信号（３１０）を受信すると共に、前記位相検出器に基準パルス（３１２）出力を与えるように動作する分周器（２１１）と、
前記位相検出器（３０９）からの出力に基づいて、制御目標値（３２０）を与えるように動作するループフィルタ（３０２）と、
を備え、前記位相誤差値に基づいて、前記発振器の出力が、前記位相誤差を定常状態値まで低減するように変更される、離散時間位相ロックループ（ＤＴＰＬＬ）。
【請求項２】
前記ＤＳＰはフィールドプログラマブルゲートアレイ（ＦＰＧＡ）を含む、請求項１に記載のＤＴＰＬＬ。
【請求項３】
前記カウンタ（３０７）、前記分周器（２１１）及び前記ループフィルタ（３０２）は、動作パラメータを有するそれぞれのレジスタを含む、請求項２に記載のＤＴＰＬＬ。
【請求項４】
前記ＤＳＰは、前記位相誤差をしきい値と比較すると共に、前記ループコントローラ状態機械（２０１）に、前記ＤＴＰＬＬのロック状態を指示する出力を与えるように動作する、位相ロック検出器（３１６）をさらに備える、請求項１に記載のＤＴＰＬＬ。
【請求項５】
前記ループフィルタ（３０２）は比例積分（ＰＩ）フィルタを含む、請求項１に記載のＤＴＰＬＬ。
【請求項６】
前記ループフィルタ（３０２）は比例積分積分（ＰＩＤ）フィルタを含む、請求項１に記載のＤＴＰＬＬ。
【請求項７】
前記ＰＩＤフィルタは前記ＤＡＣ（２０３）に信号を与え、該ＤＡＣ（２０３）は、前記制御目標値（３２０）に基づいて前記発振器を駆動する、請求項６に記載のＤＴＰＬＬ。
【請求項８】
前記カウンタ（３０７）は最大値Ｎを有し、前記分周器は基準値Ｍだけ分周し、位相ロック条件は実質的に（ｆ０／Ｎ）＝（ｆｒｅｆ／Ｍ）であり、ただし、ｆ０は発振器周波数であり、ｆｒｅｆは基準クロック周波数である、請求項１に記載のＤＴＰＬＬ。
【請求項９】
前記カウンタ（３０７）は最大値Ｎを有し、前記分周器は基準値Ｍだけ分周し、位相ロック条件は実質的に（ｆ０／Ｎ）＝（ｆｒｅｆ／Ｍ）であり、ただし、ｆ０は発振器周波数であり、ｆｒｅｆは基準クロック周波数である、請求項２に記載のＤＴＰＬＬ。
【請求項１０】
機器（１００）であって、該機器は、
離散時間位相ロックループ（１０３）（ＤＴＰＬＬ）を備え、該離散時間位相ロックループは、
デジタル−アナログ変換器（２０３）（ＤＡＣ）、及び、該ＤＡＣ（２０３）からの入力に基づいてクロック信号を与えるように動作する発振器（２０５）を含む、アナログセクションと、
デジタルシグナルプロセッサ（ＤＳＰ）と、
を備え、該デジタルシグナルプロセッサは、
ループコントローラ状態機械（２０１）と、
位相検出器（３０９）と、
前記発振器からのクロック信号を受信すると共に、前記位相検出器にカウント値を与えるように動作するカウンタ（３０７）と、
基準信号（３１０）を受信すると共に、前記位相検出器に基準パルス（３１２）出力を与えるように動作する分周器（２１１）と、
前記位相検出器（３０９）からの出力に基づいて、制御目標値（３２０）を与えるように動作するループフィルタ（３０２）と、
を備え、前記位相誤差値に基づいて、前記発振器の出力が、前記位相誤差を定常状態値まで低減するように変更される、機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、周波数ダイバース離散時間位相ロックデバイス及び装置に関する。
【背景技術】
【０００２】
数多くのデバイスが、内部信号周波数を外部信号周波数に対して同期させることに依存している。この同期は、通信デバイス（たとえば、電話、ＧＰＳデバイス等）において周波数同調のために、又は測定デバイスのようなさまざまなデバイスにおいてクロック同期のために用いられることがある。この同期は多くの場合に、位相ロック技法によって達成される。
【０００３】
１つのタイプの測定デバイスは、シグナルアナライザ／ネットワークアナライザの組み合わせ（combination signal analyzer/network analyzer）（ＳＡＮＡ）である。ＳＡＮＡ機器は典型的には、システム内の他の発振器が位相ロックされる単一の基準周波数発振器を含む。これらの発振器は、受信機の変換チェーンにおいて周波数を変換するために、またデータ収集システムにおいてクロックをサンプリングするために用いられる。これらの発振器の周波数精度及び安定性が測定の品質に影響を及ぼすことは理解されよう。
【０００４】
多くの場合に、測定機器と被試験装置との間の相対的な周波数誤差若しくはタイミング誤差、又はその両方を排除するために、内部発振器の位相を外部信号にロックすることが有用である。さらに、原子時計から導出される基準源のような比較的高い精度の基準源を用いることによって、スペクトル測定及びネットワークＳパラメータ測定の絶対周波数精度も大きく向上する。
【０００５】
内部発振器（内部基準源とも呼ばれる）は、システムにおいて用いられる局部発振器及びクロックを駆動するために用いられる。機器の周波数精度を向上させるために、多くの場合に、連続時間位相ロックループ（ＣＴＰＬＬ）を用いて、内部基準源（ｆ０）を外部基準源（ｆｒｅｆ）にロックする。ＣＴＰＬＬは、周波数逓倍器と見なすことができ、出力周波数ｆ０は基準周波数ｆｒｅｆの整数倍Ｒである。所与の設計に対して、ｆ０はシステム設計上の考慮すべき事柄によって確定され、多くの設計において、Ｒは固定整数である。Ｒは整数であるので、そのループは、式ｆ０／Ｒによって定義される限られた１組の基準周波数にのみロックすることができる。
【０００６】
ＣＴＰＬＬの逓倍を決まった整数Ｒに限定することは、移動用機器において、要求される回路を簡単にするのに非常に望ましい。しかしながら、周波数ダイバーシティの可能性を排除し、単一のｆｒｅｆをｆ０の整数の約数に制限するので、これは深刻な制約を引き起こす。これらの制約は、Ｒを可変にすることができるようにすることによって、或る程度緩和することができるが、それでも、ｆｒｅｆはｆ０／Ｒ（Ｒ−１）のステップに限られる。ＣＴＰＬＬのさらなる改良は、フィードバック内に分数分周器を追加することである。しかしながら、これは所望の周波数ダイバーシティ及びｆ０／ｆｒｅｆの任意の比を提供するものの、かなり複雑な回路が要求され、多くの場合に混合信号技術が必要とされるので、それに応じて、消費電力及び基板空間要件が増加する。このようにさらに複雑になることは、スペースの観点及びコストの観点の両方から望ましくないことは理解されよう。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
それゆえ、上記の既知の位相ロック技法の少なくとも短所を克服する位相ロックが必要とされている。
【課題を解決するための手段】
【０００８】
代表的な実施の形態によれば、離散時間位相ロックループ（ＤＴＰＬＬ）はアナログセクションを備え、当該アナログセクションは、デジタル−アナログ変換器（ＤＡＣ）、及び、当該ＤＡＣからの入力に基づいてクロック信号を与えるように動作する発振器を含む。ＤＴＰＬＬはまた、デジタルシグナルプロセッサ（ＤＳＰ）も備える。ＤＳＰは、ループコントローラ状態機械（ＬＣＳＭ）と、位相検出器と、発振器からのクロック信号を受信すると共に、位相検出器にカウント値を与えるように動作するカウンタと、基準信号を受信すると共に、位相検出器に基準パルス出力を与えるように動作する分周器と、位相検出器からの出力に基づいて、制御目標値を与えるように動作するループフィルタとを備える。制御目標値に基づいて、発振器の出力が、位相誤差を定常状態値まで低減するように変更される。
【０００９】
別の代表的な実施の形態によれば、機器がＤＴＰＬＬを備える。機器のＤＴＰＬＬは、アナログセクションを備え、当該アナログセクションは、デジタル−アナログ変換器（ＤＡＣ）、及び、当該ＤＡＣからの入力に基づいてクロック信号を与えるように動作する発振器を含む。ＤＴＰＬＬはまた、デジタルシグナルプロセッサ（ＤＳＰ）も備える。ＤＳＰは、ループコントローラ状態機械（ＬＣＳＭ）と、位相検出器と、発振器からのクロック信号を受信すると共に、位相検出器にカウント値を与えるように動作するカウンタと、基準信号を受信すると共に、位相検出器に基準パルス出力を与えるように動作する分周器と、位相検出器からの出力に基づいて、制御目標値を与えるように動作するループフィルタとを備える。制御目標値に基づいて、発振器の出力が、位相誤差を定常状態値まで低減するように変更される。
【００１０】
本教示は、添付の図面と共に、以下の詳細な説明を読むときに、最も深く理解される。さまざまな機構は必ずしも一定の縮尺では描かれていない。差し支えない場合には、類似の参照符号は類似の機構を指している。
【図面の簡単な説明】
【００１１】
【図１】代表的な実施形態による機器の概念図である。
【図２】代表的な実施形態による離散時間位相ロックループ（ＤＴＰＬＬ）の簡略化された回路図である。
【図３】代表的な実施形態によるＤＴＰＬＬの簡略化された回路図である。
【図４】代表的な実施形態によるＤＴＰＬＬ  ＬＣＳＭの状態遷移図である。
【発明を実施するための形態】
【００１２】
定義される用語
本明細書において用いられる用語は、特定の実施形態を説明することだけを目的としており、限定することは意図していないことを理解されたい。
【００１３】
本明細書及び添付の特許請求の範囲において用いられる場合、用語「或る」及び「その」は、文脈において他に明確に指示されない限り、単数形及び複数形の両方の指示物を含む。したがって、たとえば、「或るデバイス」は、１つのデバイス及び複数のデバイスを含む。
【００１４】
以下の詳細な説明では、説明の目的上、本教示を完全に理解してもらうために、具体的な細部を開示する代表的な実施形態が述べられるが、それらは制限を加えるものではない。実施例の説明を不明瞭にするのを避けるために、既知のシステム、デバイス、材料、動作方法及び製造方法の説明は省略されることがある。それにもかかわらず、代表的な実施形態に従って、当業者が理解し得る範囲内にあるシステム、デバイス、材料及び方法を用いることもできる。
【００１５】
本明細書においてさらに十分に説明されるように、代表的な実施形態は、包括的にはＤＴＰＬＬに関連し、その機能のかなりの部分は、デジタルシグナルプロセッサ（ＤＳＰ）において具体的に説明される。本説明を続けていくうちにさらに明らかになるように、そのＤＴＰＬＬのために必要とされるアナログハードウエアは比較的わずかであり、特に、構成を複雑にしないという利点を提供する。ＤＴＰＬＬは、限定はしないが、測定及び試験デバイスを含む、さまざまな用途のうちの１つ又は複数の用途において用いられることが考えられる。これらのデバイスは、携帯型デバイスとすることができるか、又は独立型の測定及び試験デバイスとすることができる。代替的に、ＤＴＰＬＬは、タイミング同期を必要とするシステム内に実装することができる。
【００１６】
本教示は、ネットワークアナライザ及びシグナルアナライザ、スペクトルアナライザ、信号発生器及びオシロスコープのような、測定及び試験デバイスにおいて、代表的な実施形態のＤＴＰＬＬを用いることを考える。そのようなデバイスは、カリフォルニア州サンタクララ所在のAgilent Technologies社、オレゴン州ビーバートン所在のTektronix社、及び、ワシントン州エベレット所在のFluke社のような企業から市販されているものとすることができる。代替的に、ＤＴＰＬＬは、異種の用途を有するさまざまなデバイスのうちの１つにおいて実装されてもよい。たとえば、ＤＴＰＬＬは、ＧＰＳタイミング信号にロックするために用いられることがあり、そのため、ＧＰＳ機能を有する通信デバイス（たとえば、移動電話）において役に立つことがある。さらに他の用途も考えられる。
【００１７】
図１は、代表的な実施形態による機器１００の概念図である。機器１００として、上記のデバイスのうちの１つが用いられることがあり、機器１００は、ディスプレイ１０１、入力／出力インタフェース１０２、及び代表的な実施形態によるＤＴＰＬＬ１０３を備える。入力／出力インタフェース１０２は、当該機器のための制御ロジック（たとえば、グラフィカルユーザインタフェース（ＧＵＩ））を含むことができ、ディスプレイ１０１として、たとえば、データ表示装置、若しくは入力インタフェース、又はその両方を用いることができる。ＤＴＰＬＬ１０３は、アナログハードウエア及びＤＳＰにおいて実装され、いずれも図２及び図３に関連してさらに詳細に説明される。
【００１８】
図２は、代表的な実施形態による離散時間位相ロックループ（ＤＴＰＬＬ）２００の簡略化された回路図である。ＤＴＰＬＬ２００は、ＬＣＳＭ２０１を備える。後にさらに詳細に説明されるように、他の機能の中でも、ＬＣＳＭ２０１は、位相誤差（ｅφ）を計算し、位相誤差信号２１４をループフィルタ２０２に与える。代表的な実施形態のループフィルタ２０２は、積分器、乗算器及び加算器を有する比例積分（ＰＩ）ループフィルタを含む。またループフィルタ２０２は、積分器及び加算器のための機能パラメータを含むレジスタも備える。これらのレジスタ及び他のレジスタの機能は、後にさらに十分に説明される。
【００１９】
ループフィルタ２０２は位相誤差信号２１４を受信し、演算を実行した後に、デジタル−アナログ変換器（ＤＡＣ）２０３（たとえば、１６ビットＤＡＣ）に出力を与える。その出力は、発振器信号と基準（外部）信号との間に存在する位相誤差を表す。ループフィルタ２０２からＤＡＣ２０３への出力は、本明細書において制御目標値又は単に制御目標と呼ばれることがある。
【００２０】
ＤＡＣ２０３は、アナログアンチエイリアスフィルタ２０４に出力を与え、アナログアンチエイリアスフィルタ２０４は発振器２０５に出力を与える。代表的な実施形態では、発振器２０５は、電圧制御温度補償水晶発振器（ＶＣＴＸＯ）であり、ＤＡＣ２０３からの入力は、ＶＣＴＸＯを駆動するアナログ電圧である。本説明を続けていくうちにさらに明らかになるように、ＶＣＴＸＯへの駆動信号は、位相ロックに対する、いわゆる同期外れ（wander-off）条件が生じるまで、徐々に発振周波数を上げるか、又は発振周波数を下げるであろう。
【００２１】
発振器周波数ｆ０の発振器出力２０６が、測定システム（図示せず）に、そしてＮモジュラスカウンタ２０７に与えられる。例示として、カウンタは既知の２８ビットＮモジュラスカウンタである。カウンタ２０７は、発振器２０５からのパルスをカウントし、カウント２０８を位相検出器（位相検出器）２０９に与えるロールオーバカウンタである。例示として、位相検出器２０９は２８ビットラッチタイムタグ位相検出器である。
【００２２】
外部基準入力信号２１０が分周器２１１に与えられ、分周器は入力周波数を整数Ｍだけ分周すると共に、基準入力信号ｆｒｅｆをＭだけ分周した周波数に等しい速度で出力パルス２１２を与えるように動作する。例示として、分周器２１１は、分周機能を実行するように構成される２８ビットモジュラスカウンタである。
【００２３】
出力パルス２１２によって、タイムタグ位相検出器２０９は、カウンタ２０７からカウント値２０８を取り込むことができるようになる。後に説明されるように、位相検出器２０９からのサンプリングレートの出力２１３は、ＬＣＳＭ２０１に与えられ、ＬＣＳＭ２０１は、位相検出器２０９のレジスタ（図２には示されない）において設定される基準位相値に対する位相誤差を計算する。
【００２４】
代表的な実施形態によれば、サンプリングレートは、最大で、基準周波数ｆｒｅｆと発振器周波数ｆ０との最大公約数まで選択され、ループ帯域幅（ＬＢＷ）を確立するために用いられる。ＬＢＷを狭くするほど、基準信号ジッタの影響を受けにくくなるが、ロック時間が比較的長くなり得ることは当業者には理解されたい。対照的に、ＬＢＷを広くするほど、ロック時間は短くなるが、それに比例して、発振器に伝達される基準信号ジッタが多くなる。本教示の実施形態は、パラメータの選択を通じて、比較的広いＬＢＷ又は比較的狭いＬＢＷのいずれかを提供することができる。測定の用途では、多くの場合に比較的狭いＬＢＷが望ましいことに留意されたい。
【００２５】
例示として、ＬＢＷは、サンプリングレートの実質的に１０分の１程度である。代表的な実施形態では、複数のパラメータが順次に設定され、最初にＬＢＷが選択される。これによって、サンプリングレートを容易に決定することができるようになる。サンプリングレートがわかると、約数Ｍが分周器２１１のレジスタ（図２には示されない）において設定される。ただし、Ｍはｆｒｅｆをサンプリングレートで除算した値に等しい。例示のために、所望のＬＢＷを１Ｈｚとすると、サンプリングレートは１０Ｈｚに設定され得る。基準信号が１０ＭＨｚの周波数（ｆｒｅｆ）を有する場合には、Ｍは１０６に設定される。
【００２６】
代表的な実施形態では、カウンタ２０７は、発振器信号２０６（ｆ０）のＮサイクル毎に、そのカウントシーケンスを周期的に繰り返し、位相検出器２０９にカウント値出力２０８を与える。本明細書においてさらに十分に説明されるように、カウンタ２０７は最初に、中域値（Ｎ／２）に設定される。本明細書においてさらに十分に説明されるように、ＬＣＳＭ２０１は、Ｎ／２プリロード信号２１５をカウンタ２０７に与え、中域値を設定する。カウンタ２０７はＮサイクル後にロールオーバし、初期選択によって、ＤＴＰＬＬ２００が、制御されることなく補正に入るのを防ぐ。分周器２１１は、基準信号のＭサイクル（すなわちｆｒｅｆ／Ｍ）毎にパルス２１２を出力する。Refパルス２１２の最初の出力において、位相検出器２０９においてラッチされたカウント値出力２０８が、ＬＣＳＭ２０１によってレジスタ内に保存される。この初期出力は位相基準値を与え、後続のラッチされたカウント値２０８が、その位相基準値と比較され、位相誤差（ｅφ）が求められる。
【００２７】
後続のラッチされたカウント値２０８が、基準位相値と同じである場合には、Refパルス２１２は、カウンタ２０７を駆動するクロックに対して実質的に一定の位相関係を有する。幾分異なる言い方をすると、カウンタ２０７がロールオーバし、且つ各Refパルス２１２と同じ数までカウントする場合、Refパルス２１２に対して、カウンタ２０７を駆動するクロックの位相は変化しない。カウンタ２０７を駆動するクロックは、当然、発振器出力２０６であり、それゆえ、発振器出力２０６は、Refパルス２１２に対して実質的に一定の位相関係を有する。Refパルス２１２は、ｆｒｅｆと同期しており、それゆえ、ｆｒｅｆの位相はｆ０にロックしている。
【００２８】
定量的には、ＤＴＰＬＬがしきい値内にロックするとき、条件：
（ｆ０／Ｎ）＝（ｆｒｅｆ／Ｍ）
が満たされる。この関係から、カウンタ２０７のカウントサイクルレートがサンプリングレートに等しいこと、それゆえ、発振器及び基準信号が実質的に同じ位相を有することが明らかである。
【００２９】
ＤＴＰＬＬ２００のロックは、上記の条件が満たされるまで、何サイクルにもわたって発振器周波数を徐々に変更することを含む。上記のように、Refパルス２１２毎に、カウンタ２０７からカウント値２０８がラッチされる。カウンタ２０７は、Ｎ−１の同じカウント値においてロールオーバし、０からカウントシーケンスを繰り返すことに留意されたい。したがって、Refパルス２１２は、カウントシーケンス毎に一度だけ値をラッチしている。後続のラッチ値から、カウンタ２０７がロールオーバし、より高い数（すなわち、より高いカウント値２０８）までカウントしていたことがわかった場合には、カウンタを駆動するクロックは、Refパルス２１２よりも進んでおり、位相誤差（ｅφ）が指定されたしきい値内に戻されるまで、周波数を下げるように駆動されなければならない。代替的に、後続のタッチ値から、カウンタ２０７がロールオーバし、より低い数（すなわち、より低いカウント値２０８）までカウントしていたことがわかった場合には、カウンタを駆動するクロックは、Refパルスよりも遅れており、位相誤差が指定されたしきい値内に戻されるまで、周波数を上げるように駆動されなければならない。
【００３０】
本明細書においてさらに十分に説明されるように、分周器２１１の出力Refパルス２１２毎に、位相誤差（ｅφ）が計算される。後続のサイクル（すなわち、サンプリング周期）において、ラッチされたカウント値２０８が基準位相値と異なる場合には、位相誤差は非定常状態である。対照的に、現在のラッチされたカウント値が、先行するサンプリング周期において取り込まれたラッチされたカウント値と同じである場合には、位相誤差（ｅφ）は定常状態値に達している。ＤＴＰＬＬ２００が、位相誤差が定常状態値に達している動作点を達成しているとき、ＤＴＰＬＬ２００は、定常状態位相ロック条件において動作している。
【００３１】
フィードバック経路内に整数分周器を有するＣＴＰＬＬの場合と同様に、ＤＴＰＬＬ位相検出器基準周波数は、ループがロックすることができる外部基準の周波数分解能を決定する。ＤＴＰＬＬでは、位相検出器基準周波数は、システムのサンプリングレートも設定し、サンプリングレートはループ帯域幅（ＬＢＷ）を制限する。要求されるＬＢＷは、ＶＣＯの位相雑音特性、及びループがロックされる基準の周波数安定性によって決定される。たとえば、ＧＰＳ１パルス毎秒（ＰＰＳ）タイミング信号は、相対的に乏しい短期安定性を有する。そのジッタは、１００ｎｓｅｃ程度の乏しさであり得るが、長期にわたる１ＰＰＳ信号の平均周期は比較的安定している。このタイプの信号の場合、要求されるＬＢＷはサブヘルツ範囲内にあるので、ＰＬＬは実効的には、短期ジッタを抑圧するのに適しているカットオフ周波数を有するローパスフィルタとして動作することができる。一方、基準信号がラボグレードの１０ＭＨｚ標準であった場合には、所望のＬＢＷは、１Ｈｚ〜１００Ｈｚの範囲内に入ることになり、その値は、発振器２０５の位相雑音特性及びシステムの位相雑音要件によって決まる。
【００３２】
代表的な実施形態のＤＴＰＬＬ２００は、ＤＡＣ２０３、フィルタ２０４及び発振器２０５を含むアナログセクションを含むことに留意されたい。例示として、このアナログセクションはハードウエアで実装される。ＤＴＰＬＬ２００の他の全ての構成要素はデジタルシグナルプロセッサ（ＤＳＰ）において提供される。例示的な実施形態では、ＤＳＰは、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）を含むが、当業者が理解し得る範囲内にある他の形態のプログラマブルロジックを実装してもよい。本説明を続けていくうちにさらに明らかになるように、プログラム可能に必要とされるレベルは、比較的小さくすることができ、大抵の場合に、レジスタ内の特定のパラメータで設定することができるようになる。当然、複雑なプログラミングオプションで、付加機能が提供されることもある。それにもかかわらず、本教示のＤＴＰＬＬは、アナログハードウエアへの依存度が比較的小さく、それは、基板空間要件を緩和し、回路を複雑にしないようするのを助長するという利点がある。
【００３３】
図３は、代表的な実施形態による、離散時間位相ロックループ（ＤＴＰＬＬ）３００の簡略化された回路図である。ＤＴＰＬＬ３００は、図２との関連で説明されたＤＴＰＬＬ２００の数多くの機構を含む。ここで説明される実施形態を不明瞭にするのを避けるために、そのような共通の機構の細部は多くの場合に繰り返さない。
【００３４】
ＤＴＰＬＬ３００はＬＣＳＭ３０１を備え、ＬＣＳＭ３０１はループコントローラ状態機械２０１と実質的に同一である。ＤＴＰＬＬ３００はループフィルタ３０２も備え、ループフィルタ３０２は例示として、比例積分微分（ＰＩＤ）フィルタであり、ＤＴＰＬＬ３００に、より高速の応答時間を提供する。フィルタ３０２の出力は、アナログハードウエアグループに与えられ、アナログハードウエアグループは、ＤＡＣ３０３、アンチエイリアシングフィルタ３０４及び発振器３０５を含む。このハードウエアグループは別として、ＤＴＰＬＬ３００の他の全ての機能は、ＦＰＧＡのようなＤＳＰにおいて具体的に説明される。上記で検討されたように、デジタルロジックを用いると共に、アナログハードウエアへの依存度を比較的小さくする結果として、ＤＴＰＬＬ３００によって、或る特定の利点が実現される。
【００３５】
発振器３０５は、カウンタ３０７に発振器出力３０６を与え、カウンタ３０７はカウンタ２０６と実質的に同一である。このカウンタは、位相検出器３０９にカウント値３０８を与える。分周器２１１と実質的に同一である分周器３１１が、基準周波数ｆｒｅｆの外部基準入力３１０を受信し、その基準周波数をＭだけ分周する。分周器３１１は、選択されたサンプリングレートの基準パルス（Refパルス）３１２を位相検出器３０９及びＬＣＳＭ３０１に出力する。本明細書においてさらに十分に説明されるように、ＬＣＳＭ３０１は、Refパルス３１２を状態遷移信号として用いる。すなわち、Refパルス３１２がアサートするまで、状態図内の次の状態への遷移は生じないであろう。説明を続けていくうちにさらに明らかになるように、その状態においてＬＣＳＭ２０１が実行する動作は、有効な情報（たとえば、ループフィルタ内のさまざまなデータ値）が存在することによって決まるので、このような状態遷移は、いくつかの状態の場合に有用である。
【００３６】
図２の実施形態との関連で上述されたのと実質的に同じようにして、出力Refパルス３１２毎に、位相検出器３０９はカウント値３０８をラッチする。位相検出器３０９において、減算器３１３によって位相誤差（ｅφ）３２８が計算され、減算器３１３は、レジスタ３１４に格納される位相基準値とカウント値３０８との間の差を計算する。ＤＴＰＬＬ２００との関連で説明されたのと同じようにして、分周器３１１の出力Refパルス３１２毎に、位相誤差（ｅφ）が計算される。後続のサイクル（すなわち、サンプリング周期）において、ラッチされたカウント値３０８が、基準位相値と異なる場合には、位相誤差は非定常状態である。ＤＴＰＬＬ３００が、位相誤差が非定常状態値である動作点を達成しているとき、ＤＴＰＬＬ３００は、定常状態位相ロック条件において動作していない。
【００３７】
ＰＩＤフィルタ３０２を含むＤＴＰＬＬ３００の実施形態では、位相誤差の定常状態は単に、位相誤差の一次導関数が０であるか、又はしきい値（理想的には０）内にあるときに生じる。対照的に、位相誤差の一次導関数が０又はしきい値よりも大きいとき、位相誤差は非定常状態である。基準位相値は、或る決まった時点において、或る程度任意の位相値を確立する。後続のカウント値が位相検出器３０９内のこの基準カウントから減算され、それによって、位相オフセットが与えられる。比例（Ｐ）ループフィルタによれば、このループは、サーボ機構によって定常状態（一次導関数＝０）になるように制御することになるが、基準位相値から或るオフセットを有することに留意されたい。図２の実施形態に組み込まれるようなＰＩループフィルタによれば、積分器項が、そのオフセットを強制的に０にする。それにもかかわらず、ＤＴＰＬＬ２００、３００が位相ロックされているか否かを特徴付けるために、定常状態条件を検出することは有用である。ＰＩフィルタを含む代表的な実施形態では、位相検出器が先行する値からの偏差（導関数）を調べなければならない比例（Ｐ）だけのフィルタとは対照的に、その位相検出器は、０からの偏差を検出しているであろう。
【００３８】
現在ラッチされるカウント値が、先行するサンプリング周期（すなわち、先行するサイクル）において取り込まれるラッチされたカウント値と同じである場合には、位相誤差（ｅφ）３２８は、定常状態値に達している。ＤＴＰＬＬ３００が、位相誤差が定常状態値に達している動作点を達成しているとき、ＤＴＰＬＬ３００は、定常状態位相ロック条件において動作している。
【００３９】
位相誤差３２８は、ループフィルタ３０２及び位相ロック検出器３１６に与えられる。位相ロック検出器３１６はしきい値比較器を含み、しきい値比較器は、位相誤差をしきい値３１７と比較し、しきい値３１７より高い場合、ＤＴＰＬＬ３００はロック外れ（out of lock）と見なされる。また、位相ロック検出器３１６は積分器３１８も含み、積分器は、多数のサンプルにわたって、位相誤差３２８の絶対値を積分する。図に示されるように、ロック状態インジケータ値３１９がＬＣＳＭ３０１に与えられる。ループフィルタ３０２は、制御目標値３２０を計算し、制御目標値を加算器３２１に与える。制御目標値３２０は、レジスタ３２２内に格納される較正値に加えられ、その和がＤＡＣ３０３に与えられる。ＤＡＣ３０３への入力に基づいて、発振器周波数ｆ０が上げられるか、若しくは下げられるか、又はそのままにされる。
【００４０】
発振器周波数ｆ０の変更は、ロックが達成されるまで徐々に行なわれる。本実施形態では、ＰＩフィルタ設計又はＰＩＤフィルタ設計が例示されるが、ＰＩフィルタ又はＰＩＤフィルタの代わりに、制御システム技術者に知られている数多くの他のループフィルタ（たとえば、カルマンフィルタ）を用いても、うまく設計することができる。ＰＩフィルタを含む実施形態では、制御目標、そして最終的にはＤＡＣ値は、位相誤差のスケーリングされたバージョン（すなわち、スケーリングファクタ、ｋｐによる）に、位相誤差のスケーリングされたバージョン（すなわち、スケーリングファクタ、ｋｉによる）の積分を加えた値によって求められる。負帰還と共に、積分項が存在することによって、位相誤差が「自動的に」０に追い込まれるであろう。対照的に、比例フィルタ（すなわち、スケーリングファクタｋｐのみを有するフィルタ）は、位相誤差を０に追い込むのではなく、或る定数又は定常状態値に追い込むであろう。
【００４１】
ＤＴＰＬＬ３００は多数のレジスタを含み、これらのレジスタはＤＳＰ又はＦＰＧＡ内に設けられることがある。ＤＴＰＬＬ３００のさまざまな構成要素のレジスタへのデータ投入は、ハードウエアインタフェースを経由して、ホスト制御ソフトウエアを介して達成される。或る特定のロック条件を達成するために、レジスタには初期値又は基準値を投入することができる。これらの値及びそれらの機能がここで説明される。図２との関連では図示又は説明されないが、図３との関連で説明されるレジスタ及びパラメータの多くは、図２との関連で説明された実施形態にも適用することができることに留意されたい。
【００４２】
分周値レジスタ３２２は値（Ｍ）を含み、これは上述されたように、所望のサンプリングレート及び外部基準周波数ｆｒｅｆに基づいて求められる。レジスタ３２３はカウンタ３０７のための最終カウント値（Ｎ）を含み、これは上述されたように、所望のサンプリングレート及び発振器３０５周波数ｆ０に基づいて求められる。ロックが達成されると、カウント値３０８を比較的安定させておくことによって、誤った挙動を回避するために、初期カウント値は実質的に、カウンタ３０７の最大範囲の中域（Ｎ／２）に設定される。本明細書においてさらに十分に説明されるように、ＬＣＳＭ３０１は、カウンタ３０７にＮ／２プリロード信号３１５を与え、中域値を設定する。
【００４３】
カウント値を実質的に中域点に設定することによって、いくつかの利点が提供される。ロック条件を達成するときに、カウント値がカウンタ最終カウント（Ｎ）に近いと、発振器３０５の位相が基準カウンタに対して変化するときに、ラッチされたカウント値３０８が、カウンタ最終カウント値のどちらの側にも存在することがある（すなわち、Ｎよりわずかに小さいことがあるか、又は小さな正の値であることがある）。位相検出器３０９内の基準値と比較されるとき、発振器３０５及び基準信号３１０の相対的な位相を求めるのは難しいことがある。たとえば、カウンタの範囲が１００であったと仮定する。基準カウント値が１に設定されており、且つ後続のサイクルにおけるカウント値が９８であるとすると、発振器３０５の位相は、基準信号３１０よりも９７カウントに対応する位相だけ進んでいるものと解釈され得るか、又は３カウントに対応する位相だけ基準信号よりも遅れていると解釈され得る。カウンタ３０７を中域値にプリロードし、同時に、この中域値において基準位相を確立することによって、最終カウント領域が避けられ、それによって、発振器３０５及び基準信号３１０の相対的な位相を求める際の曖昧さが取り除かれる。
【００４４】
代表的な実施形態では、しきい値レジスタ３２４がしきい値を格納する。このしきい値は、例示として、ＤＴＰＬＬ３００が位相ロックされる時点を決定するためのトリップレベル設定値である。本教示の代表的な実施形態では、位相ロックの条件は、発振器信号の位相が基準信号の位相に対して実質的に一定の関係を有する時点と定義される。この関係は、一定の位相だけでなく、０°（同相）の場合もある。本実施形態では、位相ロック検出器３０９は、４点移動平均フィルタを用いると共に、相対的な位相の平均値が０±しきい値であることを要求する。位相誤差の絶対値をしきい値と比較することによって、実効的には、位相窓比較器が実現される。ＤＴＰＬＬの最終的な用途によるが、アンロック条件をいかに迅速に検出する必要があるかによって、より長い平均フィルタ、又はより短い平均フィルタを用いることができる。
【００４５】
代替的に、位相ロック条件は、サンプル間の位相関係（誤差）の変化と定義することができ、その変化がしきい値と比較される。これは、しきい値との比較前に、位相誤差値に適切なフィルタを適用することによって果たされる。しきい値を決定することは、位相ロック条件を考慮するために、発振器と基準信号との間の位相関係の変化を所望のように制限することに繋がる。理想的には、位相関係の変化が０である場合以外の任意の値が、アンロック条件と見なされるであろう。しかしながら、システム内の雑音、アナログ又はデジタルのいずれかの量子化に起因して、位相ロック条件のための実際の限度は１以下の変化である。
【００４６】
代表的な実施形態では、整数位相誤差値は、或る特定の物理的指標を表す。１つのそのような物理的指標は、位相誤差値の時間分解能であり、これは、カウンタのクロックレート又は１／ｆ０によって設定される。別の物理的指標は、基準信号の完全な１サイクル、すなわち３６０°であり、これは１／ｆｒｅｆ秒である。その際、位相検出器の時間分解能をｆｒｅｆの完全な１サイクルに関連付けると、（１／ｆ０）／（１／ｆｒｅｆ）又はｆｒｅｆ／ｆ０がもたらされる。こうして、度単位では、位相検出器の１カウントは、ｆｒｅｆ／ｆ０×３６０を表す。一例として、ｆ０＝１００ＭＨｚ及びｆｒｅｆ＝１０ＭＨｚである場合には、位相検出器分解能は３６°である。このシナリオでは、しきい値が２に設定される場合には、−３６°、０°、又は＋３６°の位相変化は位相ロック条件と見なされることになるが、−７２°以下及び＋７２°以上は、アンロック条件と見なされるであろう。
【００４７】
ループフィルタ３０２は、積分レジスタ３２５と、比例レジスタ３２６と、微分レジスタ３２７とを含む。これらのレジスタのそれぞれのループフィルタ値は、解析によって、又は実験によって求めることができる。既知のように、ＰＩＤコントローラが用いられるプロセス制御では、ほとんどの場合に、実験的な調整方法が用いられる。１つのそのような方法は、入力において、１ステップに対する閉ループ応答のオーバーシュート、リンギング及び整定時間を観測する。ＤＴＰＬＬ３００において、１周波数ステップが基準周波数ｆｒｅｆ３１０に適用され、ｆ０の所望の応答に対して、ループフィルタパラメータが調整される。所与の動作条件に対してループが「調整」されると、ＰＩＤ値は、調整された値に固定される。
【００４８】
別の実施形態によれば、ループフィルタパラメータを調整する第２の方法は、いわゆる、開ループ利得応答測定を巧みに処理する制御システムを含む。この方法では、妨害信号がループに注入され、注入時点前後の応答信号の測定値から開ループ利得が計算される。所望の性能に対して、ループフィルタパラメータ（たとえば、レジスタ値）を調整しながら、利得のボード線図を用いて、ＬＢＷ及び対応する位相マージンを見ることができる。この方法は、最も一般的には、アナログ法によるアナログ制御ループにおいて実行されるが、そのＤＴＰＬＬでは、アナログ又はデジタルいずれの実施態様も実現可能である。アナログ実施態様の場合、理想的な妨害信号注入点は、ＤＡＣ３０３の出力とアンチエイリアスフィルタ３０４の入力との間である。この例示的な方法のさらなる詳細は、Kevin Johnson（HP Lake Steven's Instrument Division）著「Measure PLL Open-Loop Response With The Loop Closed」（Electronic Design Magazine, Nov 22, 1990, pg 79-86）において見いだすことができる。この論文の開示は、参照によって明確に本明細書に援用される。
【００４９】
代替的に、デジタル実施態様を含む別の実施形態では、注入部位は、例示として、ループフィルタ出力３２０に位置する。そのようなデジタル実施態様のさらなる詳細は、Tim Wescott著「Applied Control Theory for Embedded Systems」（ISBN-13: 978-0-7506-7839-1,「In Loop Measurement」と題する第９章セクション３）において見いだすことができる。第９章のこのセクションの開示は参照によって明確に本明細書に援用される。デジタル実施態様は、ハードウエア又は試験装置の追加が実質的に回避されるので好都合である。
【００５０】
図４は、代表的な実施形態によるＤＴＰＬＬ  ＬＣＳＭの状態遷移図（ダイアグラム）４００である。その遷移図は、上述されたＬＣＳＭ２０１、３０１のためのものとすることができる。その状態遷移図は、代表的な実施形態のＤＴＰＬＬにおいて用いられる場合の、ループコントローラ２０１、３０１の特定の機能を記述するのに有用である。記述される機能は例示に過ぎず、それよりも多い機能、又は少ない機能も考えられることを強調しておく。
【００５１】
ＬＣＳＭ２０１、３０１は、負帰還制御システムが定常状態位相ロック条件を達成することができるようにするのに必要とされるイベントの順序付けを編成する。さらに、ＬＣＳＭ２０１、３０１は、ユーザ入力データを受信し、ＤＡＣレンジ限界を検出及び回復し、基準信号の損失を検出及び回復し、ロック状態インジケータを設定する。ダイアグラム４００は７つの状態を含み、それらの状態は、イベントシーケンスを制御するために用いられる。しかしながら、上記で言及されたように、さらに多くの状態、又は場合によっては少ない状態を有する他のシーケンス（それゆえ、機能）も可能であろう。この設計のために用いられる７つの状態は、Power On４０１（状態０）、Loop Open４０２（状態１）、Initialize Loop４０３（状態２）、Pre-Load N-Counter４０４（状態３）、Loop Closed４０５（状態４）、Loop Lock４０６（状態５）及びLost Lock４０７（状態６）である。
【００５２】
有限状態機械設計の場合にも当てはまるように、状態間の遷移は、システムクロックと同期している場合にのみ生じる。システムクロックエッジが生じる時点におけるさまざまな入力の状態が、その機械が進むことになる次の状態を決定するであろう。各状態において、さまざまなＤＴＰＬＬ構成要素の適切な制御を与えるさまざまな出力が生成される。
【００５３】
電力が印加されるとき、又は外部リセット信号がアサートされるとき、ＬＣＳＭ２０１、３０１は常にPower On状態４０１に移行し、リセット信号が解除されるまで、この状態に留まる。上記で言及されたように、リセット信号を解除する前に、ＤＴＰＬＬの動作結果を決定する全ての静的レジスタが、外部システムソフトウエアによってデータ投入されなければならない。その後、リセット信号の解除によって、ＬＣＳＭは、Loop Open状態４０２に進む。
【００５４】
Loop Open状態４０２は実効的には、ＤＴＰＬＬ２００、３００の動作をディセーブルする。代表的な実施形態では、Loop Open状態４０２は、１）開ループ又はアンロック状態において、最小の周波数誤差を有する公称発振器周波数ｆ０が実現されるように、ＤＡＣに較正値を書き込み、２）アンロック又はループオープン条件を示す状態ビットをクリアするように機能する。外部信号「Disable PLL」が、ＬＣＳＭが戻るか、この状態に留まるかを制御する。Disable PLL信号をクリアすると（Enable PLL）、ＬＣＳＭ２０１、３０１は、Initialize Loop状態４０３に進む。代表的な実施形態では、ユーザによって開始されたDisable PLL信号がアサートされる場合には、状態４０１〜４０７はLoop Open状態４０２に戻ることを強調しておく。
【００５５】
代表的な実施形態では、Initialize Loop状態４０３は、１）その出力がアンロック状態を表す値で始まるように、最大限取り得る値をロック検出器フィルタにプリロードし、２）位相基準レジスタが、Ｎカウンタから位相値を取り込み始めることができるようにし、３）Lost Lock状態からこの状態に入った場合には、直前に保持されたロック値をループフィルタ出力に投入する役割を果たす。そうでない場合には、ループフィルタ出力に０を投入する。図４００において示されるように、Pre-Load N-Counter状態への移行は、Ref Sig Present及びRef Pulse３１２のアサート時に生じる。外部デバイスによって検出されるような外部基準信号がもはや存在しない場合には（Ref Sig Lost）、ＬＣＳＭ２０１、３０１は、いつまでも現在の状態に留まるのではなく、Lost Lock状態に進む。
【００５６】
代表的な実施形態では、Pre-Load N-Counter状態４０４は、Ｎカウンタ２０７、３０７に中域（Ｎ／２）値をプリロードする。図４００に示されるように、Refpulse３１２のアサート時に、ＬＣＳＭはLoop Closed４０５に進む。
【００５７】
代表的な実施形態では、Loop Closed状態４０５は、１）位相基準値を保持し、２）ループフィルタ２０２、３０２を関与させて、３）各Refパルス３１２においてＤＡＣへの書込みを可能にする役割を果たす。この時点において、対応するパラメータを用いるループフィルタ設計に基づく自動制御システムが、ＤＡＣ２０３、３０３に適切な値を書き込むのを容易にし、それによって強制的に定常状態位相ロック条件にするであろう。この状態において、位相誤差の変化がしきい値以下に（理想的には０まで）減少する場合には、ロック検出器３１６がロック条件をシグナリングし、その時点で、ＬＣＳＭ２０１、３０１がLoop Lock状態４０６に進む。基準信号の不慮の除去、又は基準周波数信号が現在のＤＴＰＬＬパラメータに適していない等の、ロック条件を妨げることになるエラー条件が起こる可能性がある。いずれの場合でも、ＬＣＳＭはLost Lock状態に進む。
【００５８】
代表的な実施形態では、ループロック状態４０６は、１）ロック状態インジケータ値３１９を設定し、２）各Refパルス３１２においてループフィルタの出力値のコピーを保存するように機能する。ループフィルタ出力を保存することは、ＤＴＰＬＬ２０１、３０１の基本動作にとって不可欠ではない。しかしながら、直前（最後）のロックしたループフィルタ出力は、保存された値を制御目標値３２０に予め投入することによって、後続のロックシーケンスのロック時間を短縮する際に有益であり得る。Ref Sig Lost又はロック検出器からのアンロック信号がアサートされると、ＬＣＳＭはLost Lock状態４０７に進む。
【００５９】
代表的な実施形態では、Lost Lock状態４０７は、１）ロック状態インジケータ値３１９をクリアし、２）ＤＡＣ２０３、３０３への書き込みをディセーブルして、ロック状態下の以前の値が保持されるようにするように機能する。この動作は、この状態にある間に、発振器と外部基準との間の周波数誤差を最小限に抑える。Ref Sig Lostがアサートされる場合には、ＬＣＳＭはこの状態に留まる。そうでない場合、ＲｅｆＳａｍｐＶａｌｉｄ信号がアサートされると、ＬＣＳＭはInitialize Loopに進み、それによって、ロックシーケンス試行が繰り返される。
【００６０】
理解されるように、ダイアグラム４００との関連で説明されるＬＣＳＭ２０１、３０１のさまざまな機能は、図１〜図３との関連で説明される実施形態において実施することができる。さらに、上記で強調したように、さまざまな状態４０１〜４０７の機能は、単に例示するように意図され、本教示を限定することは決して意図していない。
【００６１】
本開示を鑑みて、本教示を維持しながら、本明細書において説明されるＤＴＰＬＬへの変形を実現することができることに留意されたい。さらに、さまざまなトポロジ、デバイス、構成要素、材料、構造及びパラメータは例示として含まれており、一例に過ぎず、いかなる限定の意味もない。本開示を鑑みて、添付の特許請求の範囲内に留まりながら、その用途、及び必要とされる構成要素、材料、構造及び装置を決定して、これらの用途を実現する際に、当業者は本教示を実施することができる。
【図１】
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【図２】
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【図３】
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【図４】
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【外国語明細書】
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