(57)【要約】【課題】高誘電率ゲート絶縁膜を用いた半導体装置において、特性ばらつきや、短チャネル特性劣化という不具合を引き起こす原因を抑制すること。【解決手段】本発明は、半導体基板であるＳｉ基板１０１上に設けられる高誘電率ゲート絶縁膜１１０と、高誘電率ゲート絶縁膜１１０上に形成されるゲート電極１２０と、高誘電率ゲート絶縁膜１１０およびゲート電極１２０との側面に設けられる保護膜１３０と、保護膜１３０の外側に設けられる側壁膜１４０とを備えており、この保護膜１３０が、Ｈｆ、Ｚｒ、Ａｌ、Ｌａ、Ｐｒ、Ｙ、Ｔｉ、ＴａおよびＷから成る群から選択される一または二以上の金属を組成に有する高誘電率材料から成るものである。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上に設けられる高誘電率ゲート絶縁膜と、
前記高誘電率ゲート絶縁膜上に形成されるゲート電極と、
前記高誘電率ゲート絶縁膜および前記ゲート電極との側面に設けられる保護膜と、
前記保護膜の外側に設けられる側壁材料とを備えており、
前記保護膜が、Ｈｆ、Ｚｒ、Ａｌ、Ｌａ、Ｐｒ、Ｙ、Ｔｉ、ＴａおよびＷから成る群から選択される一または二以上の金属を組成に有する高誘電率材料から成る
ことを特徴とする半導体装置。
【請求項２】
前記金属の濃度を１×１０13ａｔｏｍｓ／ｃｍ2以上、１×１０15ａｔｏｍｓ／ｃｍ2未満とする
ことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記高誘電率ゲート絶縁膜の側端が前記ゲート電極の側端より内側に設けられており、前記高誘電率ゲート絶縁膜の側面における前記保護膜の厚さが前記ゲート電極の側面における前記保護膜の厚さより厚く設けられている
ことを特徴とする請求項１記載の半導体装置。
【請求項４】
半導体基板上に所定長の高誘電率ゲート絶縁膜およびゲート電極を形成する工程と、
前記高誘電率ゲート絶縁膜および前記ゲート電極との側面に、Ｈｆ、Ｚｒ、Ａｌ、Ｌａ、Ｐｒ、Ｙ、Ｔｉ、ＴａおよびＷから成る群から選択される一または二以上の金属を含む保護膜を形成する工程と、
前記保護膜の外側に側壁材料を堆積する処理と同時に前記金属を酸化して高誘電率材料にする工程と、
前記酸化膜とともに前記高誘電率材料をエッチングして前記高誘電率ゲート絶縁膜および前記ゲート電極の側面に前記高誘電率材料を介した前記側壁材料による側壁を形成する工程と
を備えることを特徴とする半導体装置の製造方法。
【請求項５】
前記高誘電率ゲート絶縁膜および前記ゲート電極を形成した後、前記高誘電率ゲート絶縁膜の側端が前記ゲート電極の側端より内側になるよう処理し、その後、前記高誘電率材料を形成する
ことを特徴とする請求項４記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高誘電率ゲート絶縁膜を用いた半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
同一基板上にＮ型ＭＯＳＦＥＴとＰ型ＭＯＳＦＥＴとで構成されているＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路は消費電力が少なく、また微細化や高集積化が容易であるため高速動作が可能である事から、多くのＬＳＩ構成デバイスとして広く用いられている。
【０００３】
従来は、ゲート絶縁膜にはシリコン（Ｓｉ）の熱酸化膜（ＳｉＯ2）や、それを熱やプラズマ中で窒素化した膜（ＳｉＯＮ）を用い、ゲート電極としては、ｎ型ＦＥＴには燐や砒素をドープしたｎ型Ｐｏｌｙ−Ｓｉ、ｐ型ＦＥＴにはボロンをドープしたp型Ｐｏｌｙ−Ｓｉが広く用いられている。
【０００４】
しかし、スケーリング則に従って、ゲート絶縁膜の薄膜化やゲート長の縮小化を行う場合には、ＳｉＯ2膜やＳｉＯＮ膜の薄膜化にともなったゲートリーク電流の増大や信頼性の低下、ゲート電極に形成された空乏化によるゲート容量の低下等が生じるため、ゲート絶縁膜に高誘電率を持つ絶縁材料（高誘電体膜）が用いられている。
【０００５】
また、高誘電率材料を用いたゲート絶縁膜では、ゲート絶縁膜脇に閾値変動が起きることが知られており、短チャネル領域における特異な挙動を示しばらつき要因となる（非特許文献１参照）。
【０００６】
ここで、非特許文献１では、側壁からの酸素の浸入によりゲート絶縁膜脇のＥＯＴ(Equivalent Oxide Thickness)が変動するモデルが提唱されており、他にも高誘電率材料をゲート絶縁膜に用いる構造での問題点が、ゲート側壁に固定チャージが導入されるというモデルとして提唱されている（非特許文献２参照）。
【０００７】
いずれも問題となっているのは短チャネル領域で閾値が変動するレイアウト依存性の問題である。そこで非特許文献１では、ゲート側壁を酸化膜等で固定チャージの導入を防ぐ構造が考案されている。他にも、特許文献１では側壁に窒化膜を導入して酸素の拡散を抑制する構造が提唱されている。
【０００８】
【非特許文献１】Toshiyuki Iwamoto et al.，「A Highly Manufacturable Low Power and High Speed HfSiO CMOS FET with Dual Poly-Si Gate Electorodes」，ＩＥＥＥ，２００３，IEDM（International Electron Device Meeting）Technical Digest,p639
【非特許文献２】Takeshi Watanabe et al.，「Impact oh Hf Concentration on Performance Reliability for HfSiON-CMOSFET」，ＩＥＥＥ，２００４，IEDM Technical Digest,p507
【特許文献１】特開２００６−９３６７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、ゲート絶縁膜およびゲート電極の側面に窒化膜を積層する構造の場合は、成膜後の加工時にシリコン基板の掘れ（窪み）を引き起こし、特性ばらつきや、シリコン基板が落ち込むためにソースドレインエクステンション領域がチャネル領域へ近づいてしまうことから短チャネル特性劣化という不具合を引き起こす。また、窒化膜を側壁材に用いることで、隣接ゲート電極間の距離が短くなることから、その後のゲート電極間へのサイドウォール成膜や加工といったプロセスマージンを少なくしてしまう。
【課題を解決するための手段】
【００１０】
本発明はこのような課題を解決するために成されたものである。すなわち、本発明は、半導体基板上に設けられる高誘電率ゲート絶縁膜と、高誘電率ゲート絶縁膜上に形成されるゲート電極と、高誘電率ゲート絶縁膜およびゲート電極との側面に設けられる保護膜と、保護膜の外側に設けられる側壁材料とを備えており、この保護膜が、Ｈｆ、Ｚｒ、Ａｌ、Ｌａ、Ｐｒ、Ｙ、Ｔｉ、ＴａおよびＷから成る群から選択される一または二以上の金属を組成に有する高誘電率材料から成るものである。
【００１１】
このような本発明では、ゲート電極と高誘電率ゲート絶縁膜との側面に高誘電率材料から成る保護膜を配置していることから、高誘電率ゲート絶縁膜への酸素の拡散を阻害できるようになる。従って、ゲート端でＥＯＴを変化させるような特性変動を引き起こさずに済む。また、ゲート電極と高誘電率ゲート絶縁膜との側面に窒化膜を形成して加工する必要がないため、この加工時に生じる半導体基板の掘れが発生しない。
【００１２】
ここで、高誘電率材料とは、半導体技術におけるいわゆるＨｉｇｈ−ｋ材料であり、主としてＳｉＯ2よりも高い誘電率を持つものを言う。
【００１３】
また、本発明では、高誘電率ゲート絶縁膜の側端がゲート電極の側端より内側に設けられており、高誘電率ゲート絶縁膜の側面における保護膜（高誘電率材料）の厚さがゲート電極の側面における保護膜（高誘電率材料）の厚さより厚く設けられているものでもある。
【００１４】
これにより、ゲート絶縁膜脇と半導体基板上の高誘電材料の組成が変わり、ゲート絶縁膜への酸素拡散抑制と、半導体基板上の高誘電材料の消失とのそれぞれに合致するように別々のプロセス設計が可能となる。
【００１５】
また、本発明は、半導体基板上に所定長の高誘電率ゲート絶縁膜およびゲート電極を形成する工程と、高誘電率ゲート絶縁膜およびゲート電極との側面に、Ｈｆ、Ｚｒ、Ａｌ、Ｌａ、Ｐｒ、Ｙ、Ｔｉ、ＴａおよびＷから成る群から選択される一または二以上の保護膜を形成する工程と、保護膜の外側に側壁材料を堆積する処理と同時に保護膜の金属を酸化して高誘電率材料にする工程と、側壁材料とともに高誘電率材料をエッチングして高誘電率ゲート絶縁膜およびゲート電極の側面に高誘電率材料を介した側壁材料から成る側壁を形成する工程とを備える半導体装置の製造方法である。
【００１６】
このような本発明では、ゲート電極と高誘電率ゲート絶縁膜との側面に、Ｈｆ、Ｚｒ、Ａｌ、Ｌａ、Ｐｒ、Ｙ、Ｔｉ、ＴａおよびＷから成る群から選択される一または二以上の金属を有する保護膜（高誘電材料を生成するための金属を含む膜）を配置していることから、その後の側壁材料の堆積工程で保護膜の金属を酸化して高誘電率材料に変化させるため、これによって高誘電率ゲート絶縁膜に酸素が拡散することを阻害できる。これにより、ゲート端でＥＯＴを変化させるような特性変動を引き起こさずに済む。また、ゲート電極と高誘電率ゲート絶縁膜との側面に窒化膜を形成して加工する必要がないため、この加工時に生じる半導体基板の掘れが発生しない。
【発明の効果】
【００１７】
本発明によれば、次のような効果がある。すなわち、高誘電率ゲート絶縁膜を用いた半導体装置において、特性ばらつきや、短チャネル特性劣化という不具合を引き起こす原因を抑制することが可能となる。また、高誘電率ゲート絶縁膜およびゲート電極の側壁材の加工をすることなく、またゲート電極間のスペースを縮めることが無い構造を提供することが可能となる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態を図に基づき説明する。
【００１９】
＜半導体装置の構造＞
図１は、本実施形態に係る半導体装置の構造を説明する模式断面図である。すなわち、本実施形態に係る半導体装置１００は、主としてＣＭＯＳ半導体装置におけるｎ型ＦＥＴおよびｐ型ＦＥＴに関するもので、半導体基板であるＳｉ（シリコン）基板１０１上に設けられる高誘電率ゲート絶縁膜１１０と、この高誘電率ゲート絶縁膜１１０上に形成されるゲート電極１２０と、高誘電率ゲート絶縁膜１１０およびゲート電極１２０との側面に設けられる保護膜１３０と、保護膜１３０の外側に設けられる側壁膜１４０とを備えている。
【００２０】
特に、本実施形態では、この保護膜１３０として、Ｈｆ、Ｚｒ、Ａｌ、Ｌａ、Ｐｒ、Ｙ、Ｔｉ、ＴａおよびＷから成る群から選択される一または二以上の金属を組成に有する高誘電率材料を用いている。
【００２１】
ここで、高誘電率材料とは、半導体技術におけるいわゆるＨｉｇｈ−ｋ材料であり、主としてＳｉＯ2よりも高い誘電率を持つものを言う。高誘電率材料は、上記のようなＨｆ、Ｚｒ、Ａｌ、Ｌａ、Ｐｒ、Ｙ、Ｔｉ、ＴａおよびＷから成る群から選択される一または二以上の金属を組成に有する酸化材料であり、本実施形態では高誘電率ゲート絶縁膜１１０としてＨｆＳｉＯＮ、保護膜１３０としてＨｆＳｉＯxを用いている。なお、本実施形態では上記の高誘電率材料を用いる例を説明するが、本発明はこれに限定されるものではない。
【００２２】
このような本実施形態の半導体装置１００では、ゲート電極１２０と高誘電率ゲート絶縁膜１１０との側面に高誘電率材料から成る保護膜１３０を配置していることから、高誘電率ゲート絶縁膜１１０への酸素の拡散を阻害できるようになる。しかも、保護膜１３０として窒化膜ではなく高誘電率材料を用いることで、窒化膜を形成した場合の加工が不要となり、この加工時に生じるＳｉ基板１０１の掘れが発生しないことになる。このＳｉ基板１０１の掘れは、ソース、ドレインのエクステンション領域における寄生抵抗を増大させ特性のばらつきを生じさせる原因となる。本実施形態では、このようなＳｉ基板１０１の掘れを発生させずに保護膜１３０を機能させることができ、高誘電率ゲート絶縁膜１１０を用いた半導体装置１００の特性を安定させることができる。
【００２３】
＜半導体装置の製造方法（その１）＞
次に、本実施形態に係る半導体装置の製造方法を説明する。図２〜図８は、本実施形態に係る半導体装置の製造方法（その１）を順に説明する模式断面図である。以下、工程順に説明する。
【００２４】
（ａ）素子分離形成工程その１（図２）
Ｓｉ（シリコン）基板１０１上にＳｉＯ2１０２、Ｓｉ3Ｎ4１０３を堆積した後、活性領域を形成する部分にレジストパターニングを行い、このパターンをマスクにＳｉ3Ｎ4／ＳｉＯ2／Ｓｉ基板を順次エッチングを行って、溝（トレンチ領域）１０４を形成する。
【００２５】
このとき、Ｓｉ基板１０１は例えば３５０ｎｍ〜４００ｎｍの深さでエッチングを行う。ここで、Ｓｉ3Ｎ4パターン領域が活性領域、トレンチ領域がフィールド酸化膜となる。
【００２６】
その後、前記溝（トレンチ領域）１０４をＳｉＯ2１０５で埋め込む。例えば高密度プラズマＣＶＤ（Chemical Vapor deposition)にて埋め込みを行うことにより、段差被覆性が良好で緻密な膜を形成することが可能となる。続いて、ＣＭＰ（Chemical Mechanical Polish）によって研磨を行い、平坦化を施す。この際、Ｓｉ3Ｎ4境域ではＳｉ3Ｎ4上のＳｉＯ2膜が除去できる程度まで研磨を行う。
【００２７】
（ｂ）素子分離形成工程その２（図３）
Ｓｉ3Ｎ4１０３（図５参照）を例えば熱燐酸により除去を行い、活性領域を形成する。続いて、活性領域表面を酸化して例えば１０ｎｍ厚の酸化膜１０６を形成する。次に、ＮＭＯＳＦＥＴを形成する領域にＰ型のウェル領域形成や、ＭＯＳＦＥＴのパンチスルー阻止を目的とした埋め込み層形成のためのイオン注入や、Ｖｔｈ調整のためのイオン注入を行ってＮＭＯＳチャネル領域１０７を形成し、ＰＭＯＳＦＥＴを形成する領域にＮ型のウェル領域形成や、ＭＯＳＦＥＴのパンチスルー阻止を目的とした埋め込み層形成のためのイオン注入や、Ｖｔｈ調整のためのイオン注入を行ってＰＭＯＳチャネル領域１０８を形成する。
【００２８】
（Ｃ）ゲート電極形成工程（図４）
前述の犠牲酸化膜をフッ酸溶液で剥離後、Ｄｒｙ酸化（Ｏ2、７００℃）によりゲート酸化膜１０９を１．５ｎｍ〜２．０ｎｍ厚程度形成する。酸化ガスとしては、Ｄｒｙ−Ｏ2の他にＨ2/Ｏ2やＮ2ＯやＮＯの混合ガスでも良い。またFurnaceのほかにＲＴＡ（Rapid Thermal Anneal）を用いることも可能である。またプラズマ窒化技術によって、酸化膜中に窒素のドーピングを行うことも可能である。また、この際に例えば３ｎｍや５ｎｍの膜厚の異なるゲート酸化膜を作り分けることで、印加電圧や閾値電圧の異なるＭＯＳＦＥＴを基板面内に作り分けることも可能である。
【００２９】
次に、高誘電率材料を生成するための例えばハフニウムをＰＶＤ法（Physical Vapor Deposition法)により、１×１０14ａｔｏｍｓ／ｃｍ2堆積する。その後、窒素雰囲気でアニールを行い、ハフニウムと酸化膜１０９との結合力を強固にする。これにより、ＨｆＳｉＯＮから成る高誘電率ゲート絶縁膜１１０が構成される。
【００３０】
続いて、Ｐｏｌｙ−Ｓｉ１２０ａを減圧ＣＶＤ（例えば、ＳｉＨ4を原料ガスとし、堆積温度５８０℃〜６２０℃）により１００ｎｍ〜１５０ｎｍ厚堆積する。続いて、Ｈａｒｄ ＭａｓｋとしてＳｉ3Ｎ4１２１をＬＰ−ＣＶＤにより例えば５０ｎｍ〜１００ｎｍ厚程度堆積する。そして、リソグラフィによってレジストパターニングを行なった後、レジストをマスクとして異方性エッチングによってゲート電極１２０を形成する。また、この際、レジストパターニング後にＯ2プラズマによるトリミング処理等を行うことによってゲート電極１２０を細く形成することも可能であり、例えば６５ｎｍＮｏｄｅ Ｔｅｃｈｎｏｌｏｇｙ ＣＭＯＳはゲート長を３０ｎｍ程度に加工できる。
【００３１】
（Ｄ）ゲート側壁処理工程（図５）
ゲート電極１２０を形成した基板の全面に高誘電率材料を生成するための例えばハフニウム１３１をＰＶＤにより、５×１０13ａｔｏｍｓ／ｃｍ2堆積する。そして、ＮＨ3雰囲気でアニールを行い、ハフニウム１３１とゲート絶縁膜材料脇との結合力を強固にする。
【００３２】
（Ｅ）ＭＯＳＦＥＴ形成工程（図６）
引き続いて、オフセットスペーサを形成するために、ＣＶＤによりＴＥＯＳ（Tetraethyl orthosilicate)酸化膜１４１を例えば８ｎｍ厚程度堆積を行う。このときの酸化膜ＣＶＤ時にキャリアガスとして用いられる酸素によりゲート脇のハフニウム１３１は、ＨｆＳｉＯx組成としての高誘電体材料（保護膜１３０）となる。
【００３３】
図７は、ゲート脇のハフニウムが高誘電体材料となる状態を説明する模式断面図である。すなわち、図７（ａ）に示すように、ゲート電極１２０および高誘電率ゲート絶縁膜１１０を覆う状態でハフニウム１３１が形成された状態で、次の工程であるＴＥＯＳ酸化膜１４１をＣＶＤによって形成する際、この時のキャリアガスである酸素がハフニウム１３１に拡散していく。そして、図７（ｂ）に示すように、ＴＥＯＳ酸化膜１４１が形成される際にはハフニウム１３１が酸化してＨｆＳｉＯx組成としての高誘電体材料（保護膜１３０）となる。
【００３４】
次に、ＴＥＯＳ酸化膜１４１をＲＩＥ(Reactive Ion Etching)により、異方性エッチングを行なうことによってゲート電極１２０にオフセットスペーサを形成する（図６参照）。このときのＲＩＥによりＳｉ基板１０１上のＨｆＳｉＯxは、ほぼ消失する。つまり、ＴＥＯＳ酸化膜１４１をエッチングするのと同時にゲート電極１２０上およびＳｉ基板１０１上のハフニウム１３１が除去されることになる。このことから、ハフニウム１３１を単独でエッチングする工程が不要となり、このエッチングによるシリコン基板１０１の掘れを発生させずに済む。
【００３５】
その後、ＰＭＯＳ領域にＢＦ2+を２ｋｅＶ、１．５×１０15／ｃｍ2でイオン注入してＬＤＤ領域１４２を形成し、Ａｓを５０ｋｅＶ、２．５×１０13／ｃｍ2でイオン注入してポケット領域１４３を形成する。
【００３６】
また、ＮＭＯＳ領域にＡｓ+を５ｋｅＶ、１．５×１０15／ｃｍ2イオン注入してＬＤＤ領域１４４を形成し、ＢＦ2を３５ｋｅＶ、３×１０13／ｃｍ2イオン注入してポケット領域１４５を形成する。また、オフセットスペーサ形成後に上記イオン注入を行うことによって短チャネル効果を抑制し、ＭＯＳＦＥＴ特性のばらつきを抑制することも可能である。
【００３７】
（Ｆ）ＭＯＳＦＥＴ形成、シリサイド形成工程（図８）
ＣＶＤによりＳｉ3Ｎ4１８０を５０ｎｍ〜７０ｎｍ厚堆積した後、ＣＶＤによりＳｉＯ2１９０を５０ｎｍ〜７０ｎｍ厚堆積し、サイドウォール用の絶縁膜を形成する。続いて、異方性エッチングを行なうことによってゲート電極にサイドウォール（側壁）を形成する。
【００３８】
次に、ＰＭＯＳ領域にＢを２ｋｅＶ、３×１０15／ｃｍ2でイオン注入を行い、Ｐ型のソース／ドレイン領域２００を形成し、ＮＭＯＳ領域にＡｓを２０ｋｅＶ、２×１０15／ｃｍ2、およびＰを７ｋｅＶ、５×１０14／ｃｍ2でイオン注入を行い、Ｎ型のソース／ドレイン領域２１０を形成する。
【００３９】
その後、ＲＴＡ（Rapid Thermal Annealing)により、１０００℃、５ｓｅｃの条件で不純物の活性化を行ない、ＭＯＳＦＥＴを形成する。また、ドーパント活性化を促進し拡散を抑制する目的にＳｐｉｋｅ ＲＴＡにより１０５０℃、０ｓｅｃアニールを行うことも可能である。
【００４０】
次に、Ｎｉ（ニッケル）をスパッタにより８ｎｍ厚堆積する。そして、ＲＴＡを３５０℃、３０ｓｅｃの条件で行い、シリコン基板上のみシリサイド化（ＮｉＳｉ）を行った後、Ｈ2ＳＯ4／Ｈ2Ｏ2によってフィールド酸化膜上の未反応Ｎｉを除去する。
【００４１】
続いて、５００℃、３０ｓｅｃのＲＴＡを行い低抵抗のＮｉＳｉを形成する。なお、ＮｉＰｔを堆積することによりＮｉＰｔＳｉを形成することも可能である。ほかのコバルトやチタンなどのシリサイド材料でも可能である。いずれの場合もＲＴＡ温度は適宜設定することができる。
【００４２】
＜半導体装置の製造方法（その２）＞
次に、本実施形態に係る半導体装置の製造方法を説明する。図１１９〜図１２１１は、本実施形態に係る半導体装置の製造方法（その２）を順に説明する模式断面図である。以下、工程順に説明する。なお、この製造方法（その２）は、上記説明した製造方法（その１）のゲート電極形成工程（図４）までは共通のため、その後の工程から説明を行う。
【００４３】
（Ａ）ゲート絶縁膜後退工程（図９）
ゲート電極１２０下の高誘電率ゲート絶縁膜１１０を後退させるために、フッ酸溶液で高誘電率ゲート絶縁膜１１０をウェットエッチングさせる。後退させる大きさは片側数十ｎｍ程度である。
【００４４】
（Ｂ）高誘電率材料成膜工程（図１０）
続けて、全面に高誘電率材料を生成するための例えばハフニウム１３１をＰＶＤにより、５×１０13ａｔｏｍｓ／ｃｍ2堆積する。ここで、ゲート電極１２０が庇となり、高誘電率ゲート絶縁膜１１０脇に付着する量を調整することや、成膜時のプラズマダメージがゲートエッジに直接作用することを回避できる。次いで、ＮＨ3雰囲気でアニールを行い、ハフニウム１３１と高誘電率ゲート絶縁膜１１０との結合力を強固にする。
【００４５】
この後の工程は、上記説明した製造方法（その１）におけるオフセットスペーサ成膜以降は、図６に示すＭＯＳＦＥＴ形成工程、図８に示すＭＯＳＦＥＴ形成、シリサイド形成工程と共通である。
【００４６】
図１１は、製造方法（その２）で製造された半導体装置の構造の主要部を説明する模式断面図である。ゲート電極１２０脇に高誘電率材料の保護膜１３０であるＨｆＳｉＯxを形成するに先立ち、ゲート電極１２０下の高誘電率ゲート絶縁膜１１０の端部をエッチングによって後退させていることから、この部分のゲート電極１２０に庇が設けられる状態となる。
【００４７】
この状態で、高誘電率材料を生成するためのハフニウムを形成すると、高誘電率ゲート絶縁膜１１０が後退した部分について厚く被着する状態となり、その後の工程でハフニウムが酸化して高誘電率材料であるＨｆＳｉＯx（保護膜１３０）が形成されると、この部分だけ組成比を高くすることができ、これ以外の部分は組成比を少なくすることができる。これにより、高誘電率ゲート絶縁膜１１０の脇からの酸素の拡散を効果的に防止できるとともに、高誘電率材料が不必要な部分（ゲート電極１２０上やＳｉ基板１０１上）には残さない構成を実現することができる。
【００４８】
＜実施効果＞
このような本実施形態によれば、ゲート脇に形成した高誘電率材料を生成するための金属に対してその後の工程で酸素が拡散し、高誘電率材料に変化するため、酸素がゲート絶縁膜端まで到達しない。従って、ゲート端でＥＯＴを変化させるような特性変動を引き起こさずに済む。
【００４９】
また、従来の酸素をブロックする窒化膜を用いないため、加工起因の基板掘れが生じない。また、スパッタした金属は酸化して高誘電材料に変化するので、ゲートとソースドレインエクステンション領域が同通することが無い。
【００５０】
また、ゲート絶縁膜をゲート電極より内側に後退させることで、ゲート絶縁膜脇とシリコン基板上の組成を変更することが可能となるため、ゲート絶縁膜への酸素拡散抑制のための高誘電材料組成の要求（組成比を高めたい）と、シリコン基板上の高誘電材料はいずれ消失させる要求（組成比を低めたい）とのそれぞれに合致させることが可能となる。
【図面の簡単な説明】
【００５１】
【図１】本実施形態に係る半導体装置の構造を説明する模式断面図である。
【図２】本実施形態に係る半導体装置の製造方法（その１）を順に説明する模式断面図（その１）である。
【図３】本実施形態に係る半導体装置の製造方法（その１）を順に説明する模式断面図（その２）である。
【図４】本実施形態に係る半導体装置の製造方法（その１）を順に説明する模式断面図である。
【図５】本実施形態に係る半導体装置の製造方法（その１）を順に説明する模式断面図（その３）である。
【図６】本実施形態に係る半導体装置の製造方法（その１）を順に説明する模式断面図（その４）である。
【図７】本実施形態に係る半導体装置の製造方法（その１）を順に説明する模式断面図である。
【図８】本実施形態に係る半導体装置の製造方法（その１）を順に説明する模式断面図（その５）である。
【図９】本実施形態に係る半導体装置の製造方法（その２）を順に説明する模式断面図（その１）である。
【図１０】本実施形態に係る半導体装置の製造方法（その２）を順に説明する模式断面図（その２）である。
【図１１】本実施形態に係る半導体装置の製造方法（その２）で製造される半導体装置の構造を説明する模式断面図である。
【符号の説明】
【００５２】
１００…半導体装置、１０１…Ｓｉ基板、１１０…高誘電率ゲート絶縁膜、１２０ゲート電極、１３０…保護膜、１４０…側壁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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