(57)【要約】【課題】駆動制御回路の誤動作を防止することである。【解決手段】駆動信号が主回路素子１７のゲートに与えられると、主回路素子１７がスイッチング動作をして駆動信号のオン期間に応じた電流が流れる。このとき配線ケーブルＣＡＢＬＥ２のインダクタンスにより接地点ａと接地点ｂとの間には電位差が生じる。しかし、電源線Ｐ１に挿入された電流制限抵抗Ｒ１により、駆動制御回路１１の内部電源回路１３のグランドの配線（接地線）Ｇ１と駆動回路１４のグランドの配線Ｇ２が分離されているのでグラウンドループが形成されない。【選択図】      図１
2009141783.tif 000002
【特許請求の範囲】
【請求項１】
基板の外部の電源と半導体素子が配線ケーブルで接続され、前記半導体素子に駆動信号を供給する回路が基板に搭載されている駆動制御回路であって、
基板内電源回路と、
前記半導体素子に供給する駆動信号を生成する駆動回路と、
前記内部電源回路から前記駆動回路に電源電圧を供給する電源線に挿入された電流制限用抵抗とを有し、
基板上の前記内部電源回路のグランドの配線と前記駆動回路のグランドの配線を分離した駆動制御回路。
【請求項２】
前記電流制限抵抗は、前記内部電源回路の出力側の前記電源線と平滑用キャパシタの接続点に一端が接続され、他端が、前記駆動回路に接続する前記電源線に接続されている請求項１記載の駆動制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子に駆動信号を供給する駆動制御回路に関する。
【背景技術】
【０００２】
負荷に供給する電流を制御する主回路素子（トランジスタ等）をオン、オフ制御するために駆動制御回路が用いられる。
図２は、従来の駆動制御回路２１と、負荷２６に供給する電流を制御する主回路素子とを示す図である。
【０００３】
駆動制御回路２１は制御基板２２に実装され、平滑用キャパシタＣ２１を含む基板内電源回路２３と、キャパシタＣ２２を含む駆動回路２３を有する。駆動回路２４で生成される駆動信号は、ＭＯＳトランジスタ、バイポーラトランジスタ等の主回路素子２７の制御端子（ゲート）に出力される。主回路素子２７は、外部電源２５から負荷２６に供給する電流を制御するスイッチング素子である。
【０００４】
制御基板２２の内部電源回路２３のグランド（接地）と駆動回路２４のグランドは接地線Ｇ２１により接続されている。負荷２６の一端は、配線ケーブルＣＡＢＬＥ１により外部電源２５の正電極側に接続され、負荷２６と直列に接続されている主回路素子２７のソースは、駆動回路２４のグランドに接続されると共に、配線ケーブルＣＡＢＬＥ２により外部電源２５のグランドと接続されている。
【０００５】
図２の回路において、主回路素子２７をスイッチング動作させると、配線ケーブルＣＡＢＬＥ２のインダクタンス成分と抵抗成分により、主回路素子２７の接地点ａと外部電源２５の接地点ｂとの間に電位差が生じる。
【０００６】
図２の回路は、制御基板２１上のグランドの配線Ｇ２１と、主回路素子２４と外部電源２５の接地点を結ぶ配線ケーブルＣＡＢＬＥ２がグランドループを形成しているので、接地点ａと接地点ｂとの間に電位差があると、グランドループに電流が流れることになる。グランドループに電流が流れると、内部電源回路２３や駆動回路２４の誤動作、あるいは回路素子の異常が発生する可能性がある。
【０００７】
上記の問題を解決するために、図３、あるいは図４の回路が考えられる。図３及び図において、図２の回路と同じ回路ブロックには同じ符号を付けて、それらの説明は省略する。
【０００８】
図３の駆動制御回路３１は、３端子レギュレータ３３を用いて制御基板３２上の内部電源回路２３の接地線Ｇ３１と、駆動回路２４の接地線Ｇ３２を分離してグランドループが生じないようにしている。
【０００９】
図４の駆動制御回路４１は、インダクタＬ１を制御基板４２の電源線に挿入することで、内部電源回路２３の接地線Ｇ３１と、駆動回路２４の接地線Ｇ３２を分離し、グランドループが生じないようにしている。
【００１０】
図３の駆動制御回路３１は、３端子レギュレータ３３を制御基板３２に実装する必要があるので、部品点数が増加することと、３端子レギュレータ３３を実装することで基板の実装面積が減少するという問題点がある。
【００１１】
図４の駆動制御回路４１は、制御基板４２に実装するインダクタＬ１の部品の体格が大きいために基板の実装面積が減少することと、部品コストが高くなるという問題点がある。
【００１２】
特許文献１には、ゲート駆動型半導体デバイスの基準端子とドライバの正端子との間にコンデンサを接続し、ドライバの正端子と電圧源の正端子との間にフィルタ抵抗を接続したゲート電荷回復用回路について記載されている。
【特許文献１】特開平７−２７３６２６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明の課題は、部品コストを上昇させずに、基板の回路の誤動作を防止することである。
【課題を解決するための手段】
【００１４】
本発明の駆動制御回路は、基板の外部の電源と半導体素子が配線ケーブルで接続され、前記半導体素子に駆動信号を供給する回路が基板に搭載されている駆動制御回路であって、基板内電源回路と、前記半導体素子に供給する駆動信号を生成する駆動回路と、前記内部電源回路から前記駆動回路に電源電圧を供給する電源線に挿入された電流制限用抵抗とを有し、基板上の前記内部電源回路のグランドの配線と前記駆動回路のグランドの配線を分離した。
【００１５】
この発明によれば、電流制限抵抗を電源線に挿入することで、内部電源回路のグランドの配線と、駆動回路のグランドの配線を分離することができるので、配線ケーブルと基板のグランドの配線でグランドループが形成されるのを防止できる。これにより、駆動制御回路の誤動作を防止できる。
【発明の効果】
【００１６】
本発明によれば、制御基板内の回路の誤動作等を防止できる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の好適な実施の形態について説明する。図１は、実施の形態の駆動制御回路１１と負荷１６に供給する電流を制御する主回路素子１７を示す図である。
駆動制御回路１１は、制御基板１２に搭載されており、平滑キャパシタＣ１を含む内部電源回路１３と、キャパシタＣ２を含む駆動回路１４を有する。
【００１８】
外部電源１５の正極側には、配線ケーブルＣＡＢＬＥ１を介して負荷１６が接続され、負荷１６と直列に主回路素子（半導体素子、ＭＯＳトランジスタなど）１７が接続されている。主回路素子１７の接地側は、配線ケーブルＣＡＢＬＥ２を介して外部電源１５の負極（接地）側に接続されている。
【００１９】
内部電源回路１３の入力の一方は外部電源１５の正極側に接続され、他方は外部電源１５の負極側に接続されている。内部電源回路１３で生成される電源電圧を駆動回路１４へ供給する電源線Ｐ１には、電流制限用抵抗Ｒ１が挿入されている。電流制限用抵抗Ｒ１は、一端が内部電源回路１３の出力側の電源線Ｐ１と平滑キャパシタＣ１の接続点に接続され、他端が、駆動回路１４に接続する電源線Ｐ１に接続されている。この電流制限抵抗Ｒ１は、内部電源回路１３のグランドの配線パターンである接地線Ｇ１と、駆動回路１４のグランドの配線パターンである接地線Ｇ２を分離できるようにするためのものである。また、平滑キャパシタＣ１と電源線Ｐ１の接続点に電流制限用抵抗Ｒ１を接続することで、平滑キャパシタＣ１を含む電源回路１３の接地線Ｇ１と、駆動回路１４の接地線Ｇ２を分離することができる。
【００２０】
駆動回路１４の入力とキャパシタＣ２は電源線Ｐ１に接続されている。駆動回路１４は、ＭＯＳトランジスタ等からなる主回路素子１７をオン、オフする駆動信号を生成する回路であり、生成した駆動信号を主回路素子１７のゲートに供給する。駆動回路１４のグランドの接地線Ｇ２は、主回路素子１７の低電位側の電極（ドレインまたはソース）に接続されている。
【００２１】
次に、図１の回路の動作を説明する。駆動回路１４から駆動信号が主回路素子１７のゲートに供給されると、主回路素子１７がスイッチング動作をして駆動信号のオン期間に応じた電流が流れる。この電流は、主回路素子１７の接地点ａから配線ケーブルＣＡＢＬＥ２を通り、外部電源１５側の接地点ｂを経て外部電源１５の負極に流れ込む。このとき配線ケーブルＣＡＢＬＥ２のインダクタンスにより接地点ａと接地点ｂとの間には電位差が生じるが、電源線Ｐ１に電流制限抵抗Ｒ１を挿入し、内部電源回路１３の接地線Ｇ１と、駆動回路１４の接地線Ｇ２を分離しているためにグランドループが形成されない。従って、配線ケーブルＣＡＢＬＥ２の配線インダクタンスにより生じる電位差の影響を駆動回路１４は受けない。
【００２２】
上述した実施の形態によれば、電源線Ｐ１に小さな抵抗値（例えば、数Ω）の電流制限抵抗Ｒ１を挿入することで、内部電源回路１３の接地線Ｇ１と、駆動回路１４の接地線Ｇ２を分離することができ、配線ケーブルＣＡＢＬＥ２との間でグランドループが形成されない。従って、配線ケーブルＣＡＢＬＥ２の配線インダクタンス等の影響で接地点ａと接地点ｂとの間に電位差が生じても、制御基板１２の接地線Ｇ１、Ｇ２が分離されていることからグランドループによる電流が流れない。よって、制御基板１２に搭載されている駆動制御回路１１が誤動作するのを防止できる。また、使用する電流制限抵抗Ｒ１は、抵抗値の小さいな抵抗でよいので電力損失も小さく、小型で安価な抵抗を使用できる。
【図面の簡単な説明】
【００２３】
【図１】実施の形態の駆動制御回路と主回路素子を示す図である。
【図２】従来の駆動制御回路と主回路素子を示す図である。
【図３】３端子レギュレータを用いた駆動制御回路と主回路素子を示す図である。
【図４】インダクタを用いた駆動制御回路と主回路素子を示す図である。
【符号の説明】
【００２４】
１１、２１、３１、４１    駆動制御回路
１２、２２、３２、４２    制御基板
１３、２３                内部電源回路
１４、２４                駆動回路
【図１】
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【図２】
2009141783.tif 000004
【図３】
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【図４】
2009141783.tif 000006