(57)【要約】      （修正有）【課題】入力電圧に対する出力精度の高い電圧電流変換回路、及び電圧制御発振回路を提供する。【解決手段】電圧電流変換回路は、入力端子１に入力された入力電圧を電流に変換して、出力する電圧電流変換回路であって、入力端子１に接続されたゲートを有するＮＭＯＳ４を含み、ＮＭＯＳ４に流れる電流に応じた出力電流を発生する第一電流発生回路１１と、ソース、及びドレインと異なる電位となるゲートを有するＮＭＯＳ８を含み、ＮＭＯＳ８に流れる電流に応じた重畳電流を発生して、ＮＭＯＳ４に供給する第二電流発生回路と、を備えたものである。【選択図】図１
2009141393.tif 000002
【特許請求の範囲】
【請求項１】
入力端子に入力された入力電圧を電流に変換して、出力する電圧電流変換回路であって、
前記入力端子に接続されたゲートを有する入力トランジスタを含み、前記入力トランジスタに流れる電流に応じた出力電流を発生する第一電流発生回路と、
ソース、及びドレインと異なる電位となるゲートを有するトランジスタを含み、前記トランジスタに流れる電流に応じた重畳電流を発生して、前記入力トランジスタに供給する第二電流発生回路と、を備えた電圧電流変換回路。
【請求項２】
前記第二電流発生回路が、前記入力端子の入力電位に関わらない電流値の重畳電流を発生することを特徴とする請求項１に記載の電圧電流変換回路。
【請求項３】
前記第二電流発生回路は、前記入力トランジスタの入力レベルが接地電位の時に、前記重畳電流を除いて前記入力トランジスタに流れる電流値と等しい重畳電流を発生する定電流回路であることを特徴とする１、又は２に記載の電圧電流変換回路。
【請求項４】
前記第二電流発生回路のトランジスタが、前記入力トランジスタと同一基板上に形成され、前記入力トランジスタのゲート長、及びゲート幅に対応するサイズになっていることを特徴とする請求項１乃至３のいずれか１項に記載の電圧電流変換回路。
【請求項５】
前記入力トランジスタが第１の抵抗素子を介して、接地電位、又は電源電位に接続され、
前記第１の抵抗素子と同じ特性を有する第２の抵抗素子を介して、前記トランジスタが接地電位、又は電源電位に接続されている請求項１乃至４のいずれか１項に記載の電圧電流変換回路。
【請求項６】
請求項１乃至５のいずれか１項に記載の電圧電流変換回路と、
前記電圧電流変換回路からの出力電流に応じた発振周波数で発振するオシレータとを備える電圧制御発振回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧電流変換回路、及び電圧制御発振回路に関する。
【背景技術】
【０００２】
近年、ＬＳＩの高速化及び低電圧化が進むにつれてトランジスタの閾値電圧が低くなってきている。そのため、トランジスタがオフしている状態でもソースドレイン間に流れるリーク電流いわゆるオフリークが無視できなくなってきている。オフリーク電流はトランジスタの閾値電圧が低く、温度が高い条件で増大する傾向がある。特にアナログ設計においてはオフリーク電流による各特性への影響が大きく、低電圧動作領域での対策が不可欠となっている。
【０００３】
このようなオフリーク電流をキャンセルするオフリーク電流キャンセル回路が開示されている（特許文献１）。特許文献１に記載されたオフリーク電流キャンセル回路について、図４を用いて説明する。オフリーク電流キャンセル回路は、キャンセル部１１０、１２０を有している。キャンセル部１１０、１２０は、入力回路保護用のＰＭＯＳ１０２，ＮＭＯＳ１０３のオフリーク電流をキャンセルするための回路である。キャンセル部１１０、１２０は、ＰＭＯＳ１０２，ＮＭＯＳ１０３等と同一の半導体基板上に形成されている。ＰＭＯＳ１０２は、入力端子１０１と電源電位ＶＤＤと間に接続されている。また、ＮＭＯＳ１０３は、入力端子１０１と接地電位ＧＮＤとの間に接続されている。
【０００４】
キャンセル部１１０は、ＰＭＯＳ１０２のオフリーク電流をキャンセルするものであり、ＰＭＯＳ１１１と、ＮＭＯＳ１１２、１１３、１１４で構成されている。ＰＭＯＳ１１１は、ＰＭＯＳ１０２と同じゲート長を有すると共に、ＰＭＯＳ１０２のゲート幅の１／ｎのゲート幅を有している。ＰＭＯＳ１１１のソースとゲートは電源電位ＶＤＤに接続され、ドレインはノード１３１に接続されている。即ち、ＰＭＯＳ１１１は、ＰＭＯＳ１０２と同様に、逆方向にダイオード接続され、ＰＭＯＳ１０２に流れるオフリーク電流の１／ｎのオフリーク電流が流れるように構成されている。
【０００５】
ノード１３１には、ＮＭＯＳ１１２のドレインとゲートが接続されている。このＮＭＯＳ１１２のソースは接地電位ＧＮＤに接続されている。ノード１３１には、ＮＭＯＳ１１３のゲートが接続されている。このＮＭＯＳ１１３のドレインは、入力端子１０１と接続されている。ＮＭＯＳ１１３のソースは、接地電位ＧＮＤに接続されている。ＮＭＯＳ１１３は、ＮＭＯＳ１１２と同じのゲート長を有し、ＮＭＯＳ１１２のｎ倍のゲート幅を有している。即ち、ＮＭＯＳ１１２、１１３はカレントミラー回路を構成し、ＮＭＯＳ１１２に流れる電流のｎ倍の電流が、ＮＭＯＳ１１３に流れるように設定されている。
【０００６】
ＮＭＯＳ１１４のドレインがノード１３１に接続されている。ＮＭＯＳ１１４のソースは、接地電位ＧＮＤに接続されている。ＮＭＯＳ１１４のゲートが電源電位ＶＤＤに接続されている。従って、ＮＭＯＳ１１４は常時オン状態となっている。但し、このＮＭＯＳ１１４のゲート長及びゲート幅は、ＮＭＯＳ１１４のオン抵抗が極めて高い抵抗値を示すように設定されている。これにより、ＮＭＯＳ１１４は、ＰＭＯＳ１１１に流れるオフリーク電流が殆ど存在しないときに、ノード１３１を接地電位ＧＮＤにする。よって、動作の安定を図ることができる。
【０００７】
キャンセル部１２０は、ＮＭＯＳ１０３のオフリーク電流をキャンセルするものである。キャンセル部１２０は、ＮＭＯＳ１２１と、ＰＭＯＳ１２２，１２３，１２４で構成されている。ＮＭＯＳ１２１は、ＮＭＯＳ１０３と同じゲート長を有すると共に、ＮＭＯＳ１０３のゲート幅の１／ｎのゲート幅を有している。ＮＭＯＳ１２１のソースとゲートは接地電位ＧＮＤに接続されている。ＮＭＯＳ１２１のドレインはノード１３２に接続されている。即ち、ＮＭＯＳ１２１は、ＮＭＯＳ１０３と同様に逆方向にダイオード接続され、このＮＭＯＳ１０３に流れるオフリーク電流の１／ｎのオフリーク電流が流れるように構成されている。
【０００８】
ノード１３２には、ＰＭＯＳ１２２のドレインとゲートが接続されている。このＰＭＯＳ１２２のソースは電源電位ＶＤＤに接続されている。ノード１３２には、ＰＭＯＳ１２３のゲートが接続される。このＰＭＯＳ１２３のドレインは入力端子１に接続される。ＰＯＳ１２３のソースは、電源電位ＶＤＤに接続されている。ＰＭＯＳ１２３のゲート長は、ＰＭＯＳ１２２と同じに形成されている。ＰＭＯＳ１２３のゲート幅は、ＰＭＯＳ１１２のｎ倍に形成されている。即ち、ＰＭＯＳ１２２，１２３はカレントミラー回路を構成している。ＰＭＯＳ１２２に流れる電流のｎ倍の電流が、ＰＭＯＳ１２３に流れるように設定されている。
【０００９】
ＰＭＯＳ１２４のドレインはノード１３２に接続され、ＰＭＯＳ１２４のソースは電源電位ＶＤＤに接続されている。ＰＭＯＳ１２４のゲートが接地電位ＧＮＤに接続されている。従って、ＰＭＯＳ１２４は常時オン状態となっている。但し、ＰＭＯＳ１２４のゲート長とゲート幅は、ＰＭＯＳ１２４のオン抵抗が極めて高い抵抗値を示すように設定されている。これにより、ＰＭＯＳ１２４は、ＮＭＯＳ１２１に流れるオフリーク電流が殆ど存在しないときに、ノード１３２を電源電位ＶＤＤにする。よって、動作の安定を図ることができる。
【００１０】
次に、動作を説明する。例えば、周囲温度が室温でオフリーク電流が殆ど存在しないとき、キャンセル部１１０のＮＭＯＳ１１４はオン状態である。このため、ノード１３１はほぼ接地電位ＧＮＤとなり、ＮＭＯＳ１１２，１１３はオフ状態となる。同様に、キャンセル部１２０のＰＭＯＳ１２４はオン状態である。このため、ノード１３２はほぼ電源電位ＶＤＤとなり、ＰＭＯＳ１２２，１２３はオフ状態となる。
【００１１】
周囲温度が上昇して、ＰＭＯＳ１０２にオフリーク電流が流れたとする。ＰＭＯＳ１０２とキャンセル部１１０内のＰＭＯＳ１１１は、同一の半導体基板上に形成され、かつ同一のゲート長を有している。このため、ＰＭＯＳ１１１にもオフリーク電流が流れる。ゲート長が等しい場合、流れるオフリーク電流の大きさはゲート幅に比例する。よって、ＰＭＯＳ１１１に流れるオフリーク電流はＰＭＯＳ１０２の１／ｎとなる。ＰＭＯＳ１１１に流れるオフリーク電流は、ノード１３１に流れ込む。ノード１３１にはＮＭＯＳ１１２，１１４が接続されているが、ＮＭＯＳ１１４は極めて高い抵抗値を有している。よって、ＮＭＯＳ１１４には、電流は殆ど流れない。従って、ＮＭＯＳ１１２には、ＰＭＯＳ１１１とほぼ同じ電流が流れる。ＮＭＯＳ１１２には、電流比がｎ倍の電流ミラー回路を構成するＮＭＯＳ１１３が接続されている。これにより、ＮＭＯＳ１１３を介して接地電位ＧＮＤにＰＭＯＳ１１１のｎ倍の電流が流れる。ＰＭＯＳ１１１の電流はＰＭＯＳ１０２の電流の１／ｎ倍であるからＮＭＯＳ１１３にはＰＭＯＳ１０２と等しい電流が流れる。
【００１２】
これにより、ＰＭＯＳ１０２に流れるオフリーク電流は、すべてＮＭＯＳ１１３を介して接地電位ＧＮＤに流れることになる。よって、入力端子１０１に接続された信号源にはオフリーク電流が流れない。同様に、ＮＭＯＳ１０３に流れるオフリーク電流は、キャンセル部１２０のモニタ用のＮＭＯＳ１２１で検出される。そして、ＮＭＯＳ１０３に流れるオフリーク電流は、電源電位ＶＤＤからＰＭＯＳ１２３を介して、このＮＭＯＳ１０３に供給される。従って、入力端子１０１に接続された信号源にはオフリーク電流が流れない。
【００１３】
【特許文献１】特開２００２−３４４２５１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
上記のように、図４の回路は、入力回路保護用のＰＭＯＳ１０２，ＮＭＯＳ１０３のオフリーク電流をキャンセルするための回路である。ＮＭＯＳ１０３に流れるオフリーク電流は、キャンセル部１２０のモニタ用のＮＭＯＳ１２１で検出される。電源電位ＶＤＤからＰＭＯＳ１２３を介して電流がＮＭＯＳ１０３に供給され、オフリーク電流がキャンセルされる。このことを踏まえた上で、上記のキャンセル回路を電圧電流変換回路に適用すると以下に示す問題が生じる。
【００１５】
図５は、電圧電流変換回路の構成を示す回路図である。この電圧電流変換回路では、ＮＭＯＳ４のオフリーク電流を第二電流発生回路１２によってキャンセルさせようとしている。すなわち、第二電流発生回路１２は、オフリーク電流を低減するための対策回路になる。
【００１６】
入力端子１の電圧が接地電位ＧＮＤであっても、ＮＭＯＳ４のオフリーク電流により、ＰＭＯＳ６に電流が流れてしまう。このオフリーク電流は、しきい値電圧、温度に対する依存性が大きい。例えば、トランジスタのしきい値電圧が低く、温度が高い条件で、オフリーク電流は、特に増大する。このため、ＬＳＩにおける拡散状況、及びＬＳＩの使用温度等によっては、オフリーク電流が無視できなくなる。よって、入力電圧に応じた電流を生成することが困難になる。オフリーク電流が、出力電流の精度を悪化させることになり、アナログ回路にとって特性劣化を招くことになる。
【００１７】
入力端子１の電位が上昇し、ＮＭＯＳ４のゲート電位が閾値電圧を超えると、閾値電圧超えた分の電圧に比例してノード２１に流れる電流も増加する。しかしながら、ＮＭＯＳ４に流れるオフリーク電流が大きいと、入力電圧に応じた電流を生成することが困難となる。すなわち、第二電流発生回路１２のＮＭＯＳ８のゲート、ソース、及びバルクは接地ＧＮＤに接続している。このため、ＮＭＯＳ８にオフリークが流れてもゲートソース間電圧変動はない。また、ソースとバルク間に電位差はない。従って、ゲートソース間電圧変動、及びバックゲート効果でトランジスタの閾値電圧がかわることもない。しかし、電圧電流変換回路１１のＮＭＯＳ４では、ゲートは入力端子１に接続され、ソースは抵抗素子３に接続され、バルクは接地ＧＮＤに接続されている。このため、ソースとバルク間に差電位が発生し、バックバイアス効果で閾値が若干高くなる。ＮＭＯＳ４に流れるオフリーク電流はゲートソース間電圧や閾値に依存する。電圧電流変換回路１１のＮＭＯＳ４に流れるオフリーク電流が第二電流発生回路１２ののＮＭＯＳ８で発生する電流量と異なる。このため、ＮＭＯＳ４に流れる電流値とほぼ同等の電流値をＮＭＯＳ８で発生させることができない。
【００１８】
よって、ＮＭＯＳ４に流れるオフリーク電流を確実にキャンセルことができない。従って、従来のオフリーク電流キャンセル回路では、電圧電流変換回路などのソースに抵抗が接続された回路で発生するオフリーク電流を正確に再現することができない。よって、従来の電圧電流変換回路では、オフリーク電流によって、入力電圧に対する出力電流精度が低下してしまうという問題点がある。
【課題を解決するための手段】
【００１９】
本発明にかかる電圧電流変換回路は、入力端子に入力された入力電圧を電流に変換して、出力する電圧電流変換回路であって、前記入力端子に接続されたゲートがソース、及びドレインと異なる電位となる入力トランジスタを含み、前記入力トランジスタに流れる電流に応じた出力電流を発生する第一電流発生回路と、ゲートがソース、及びドレインと異なる電位となるトランジスタを含み、前記トランジスタに流れる電流に応じた重畳電流を発生して、前記入力トランジスタに供給する第二電流発生回路と、を備えたものである。これにより、入力トランジスタに流れるオフリーク電流を確実にキャンセルすることができるため、入力電圧に対する出力電流精度を向上することができる。
【発明の効果】
【００２０】
本発明によれば、入力電圧に対する出力精度の高い電圧電流変換回路、及び電圧制御発振回路を提供することができる。
【発明を実施するための最良の形態】
【００２１】
以下に、本発明を適用可能な実施の形態が説明される。以下の説明は、本発明の実施形態を説明するものであり、本発明は以下の実施形態に限定されるものではない。説明の明確化のため、以下の記載は、適宜、省略及び簡略化がなされている。又、当業者であれば、以下の実施形態の各要素を、本発明の範囲において容易に変更、追加、変換することが可能であろう。尚、各図において同一の符号を付されたものは同様の要素を示しており、適宜、説明が省略される。
【００２２】
本実施の形態にかかる電圧電流変換回路について、図１を用いて説明する。図１は、電圧電流変換回路の構成を示す回路図である。電圧電流変換回路は、第一電流発生回路１１と第二電流発生回路１２とを備えている。
【００２３】
第一電流発生回路１１は、出力端子２と、抵抗素子３と、ＮＭＯＳ（ｎチャネル型ＭＯＳトランジスタ）４と、ＰＭＯＳ（ｐチャネル型ＭＯＳトランジスタ）５と、ＰＭＯＳ６とを有している。ＮＭＯＳ４は、入力トランジスタである。そして、ＮＭＯＳ４のゲートが入力端子１と接続されている。従って、ＮＭＯＳ４のゲートには入力電位が供給される。ＮＭＯＳ４のドレインはノード２１に接続されている。ＮＭＯＳ４のソースは、抵抗素子３を介して接地電位ＧＮＤに接続されている。すなわち、抵抗素子３の一端がＮＭＯＳ４のソースに接続され、他端が接地電位ＧＮＤに接続されている。抵抗素子３とＮＭＯＳ４のソースとの間がノード２０となる。
【００２４】
ノード２１には、ＰＭＯＳ５のドレイン及びゲートが接続されている。ＰＭＯＳ５のソースは、電源電位ＶＤＤに接続されている。ＰＭＯＳ５はダイオード接続されている。さらに、ノード２１には、ＰＭＯＳ６のゲートが接続されている。ＰＭＯＳ６のソースは、電源電位ＶＤＤに接続されている。ＰＭＯＳ６のドレインは、出力端子２に接続されている。ＰＭＯＳ６は、ＰＭＯＳ５と同じゲート長を有すると共に、このＰＭＯＳ６のゲート幅のｎ（または１／ｎ）倍のゲート幅を有している。すなわち、ＰＭＯＳ５とＰＭＯＳ６は、電流比がｎ倍のカレントミラー回路を構成している。
【００２５】
入力端子１に供給される電位に応じて、接地電位ＧＮＤ側に電流が流れる。すなわち、電源電位ＶＤＤからＰＭＯＳ５，ＮＭＯＳ４、及び抵抗素子３を介して電流が流れる。ここで、ＰＭＯＳ５、及びＰＭＯＳ６は、カレントミラー回路を構成している。よって、ＮＭＯＳ４に流れる電流に応じた電流が、電源電位ＶＤＤからＰＭＯＳ６を介して、出力端子２に流れる。すなわち、入力端子１に入力された入力電圧が電流に変換され、その電流が出力端子２から出力される。このようにして、入力電圧に応じた出力電流が出力端子２から出力される。
【００２６】
第二電流発生回路１２は、入力トランジスタであるＮＭＯＳ４に対して電流を供給する定電流回路である。第二電流発生回路１２は、ＮＭＯＳ４の能動電流に重畳される重畳電流を出力する。なお、ＮＭＯＳ４の能動電流とは、電源電位ＶＤＤからＰＭＯＳ５を介してＮＭＯＳに流れる電流を言う。すなわち、能動電流は、ＮＭＯＳ４に流れる電流のうち、第二電流発生回路１２から流れる電流を除外したものである。従って、電圧電流変換回路において、実際にＮＭＯＳ４に流れる電流は、ＮＭＯＳ４の能動電流に、重畳電流を付加した値となる。重畳電流は、ある定められた入力電圧時において、ＮＭＯＳ４に流れる能動電流と同等の電流値となる。
【００２７】
第二電流発生回路１２は、抵抗素子７と、ＮＭＯＳ８と、ＰＭＯＳ９と、ＰＭＯＳ１０とを備えている。ＮＭＯＳ８は、ＮＭＯＳ４と同じゲート長、ゲート幅を有している。本実施形態では、ＮＭＯＳ８のゲートは接地電位ＧＮＤになっている。ＮＭＯＳ８のドレインは、ノード２４に接続されている。ＮＭＯＳ８のソースは抵抗素子７を介して接地電位ＧＮＤに接続されている。すなわち、抵抗素子７の一端がＮＭＯＳ８のソースに接続され、他端が接地電位ＧＮＤに接続されている。抵抗素子７とＮＭＯＳ８のソースとの間が、ノード２３となる。抵抗素子７は、抵抗素子３と同じ抵抗値を有している。すなわち、抵抗素子７と抵抗素子３とは、同じ特性を有している。
【００２８】
ノード２４には、ＰＭＯＳ９のドレインとゲートが接続されている。このＰＭＯＳ９のソースは電源電位ＶＤＤに接続されている。また、ノード２４には、ＰＭＯＳ１０のゲートが接続されている。ＰＭＯＳ１０のソースは電源電位ＶＤＤに接続されている。ＰＭＯＳ１０のドレインはノード２１に接続されている。ＰＭＯＳ９とＰＭＯＳ１０は、電流比１倍のカレントミラー回路を構成している。例えば、ＰＭＯＳ９及びＰＭＯＳ１０を同じゲート幅、かつ同じゲート長で形成すると、電流比が１倍のカレントミラーが構成される。なお、第二電流発生回路１２と第一電流発生回路１１は、同じ半導体基板上に形成されている。このように、第二電流発生回路１２は、第一電流発生回路１１と略同じ回路配置となっている。
【００２９】
まず、入力端子１のゲートが接地電位ＧＮＤの場合について説明する。入力電圧が接地電位ＧＮＤでもＮＭＯＳ４には電流が流れる。すなわち、ＮＭＯＳ４にはオフリーク電流が発生する。ＮＭＯＳ４と第二電流発生回路１２は同一半導体基板上に形成されている。さらに、ＮＭＯＳ８は同一のゲート長及び同じゲート幅を有している。よって、ＮＭＯＳ８にもＮＭＯＳ４と等しい電流が流れる。すなわち、ＮＭＯＳ８とＮＭＯＳ４のオフリーク電流は等しくなる。
【００３０】
ＮＭＯＳ８にはＰＭＯＳ９が接続されており、ＰＭＯＳ９にはＮＭＯＳ８と等しい電流が流れる。ＰＭＯＳ９には、電流比が１倍のカレントミラー回路を構成するＰＭＯＳ１０が接続されている。これにより、ＰＭＯＳ１０を介してノード２１にＮＭＯＳ８を流れる電流と等しい電流が流れる。すなわち、第二電流発生回路１２から、ＮＭＯＳ４の能動電流と等しい電流が出力される。
【００３１】
次に、入力端子１の入力電圧が上昇した場合について説明する。入力電圧が上昇し、ＮＭＯＳ４のしきい値電圧を越えると、しきい値を越えた分の電圧に比例して、ノード２１に流れる電流も増加する。さらに、オフリーク電流が大きい場合に、入力電圧に応じた出力電流を生成するために、第二電流発生回路１２から重畳電流を出力する。重畳電流は、定められた入力電圧時に流れる能動電流と同等の電流値となっている。そして、第二電流発生回路１２で発生した重畳電流が、ＮＭＯＳ４に供給され、ノード２１の電位が変わる。従って、ＮＭＯＳ４のオフリーク電流が第二電流発生回路１２からの重畳電流によってキャンセルされる。
【００３２】
このような重畳電流を出力するため、第二電流発生回路１２を第一電流発生回路１１と略同じ回路構成にしている。例えば、入力トランジスタであるＮＭＯＳ４に対応するＮＭＯＳ８のゲートには接地電位ＧＮＤが接続されている。重畳電流を入力トランジスタであるＮＭＯＳ８の能動電流に重畳させている。この結果、低電圧入力時の出力電流精度を補正することができる。入力電圧とＮＭＯＳ４のしきい値電圧に依存した出力電流を得ることが可能となる。
【００３３】
ＮＭＯＳ８とＮＭＯＳ４とは同じゲート長かつ同じゲート幅で、同一半導体基板上に形成されている。従って、ＮＭＯＳ８とＮＭＯＳ４は実質的に同じ特性を有している。これにより、精度よく、出力電流を補正することができる。
【００３４】
さらに、本実施の形態では、ＮＭＯＳ８のソースが抵抗素子７を介して接地電位ＧＮＤに接続されている。従って、ＮＭＯＳ８のソースドレイン間に電流が流れると、ＮＭＯＳ８のゲートがソース、及びドレインと異なる電位になる。すなわち、ＮＭＯＳ８のゲートは接地電位ＧＮＤになるが、抵抗素子７によってＮＭＯＳ８のソースは接地電位ＧＮＤと異なる電位になる。よって、ＮＭＯＳ８に電流が流れると、ゲートソース間電圧が変動し、ソースバルク間に電位差が生じる。このため、ゲートソース間電圧変動やバックゲート効果でしきい値電圧が変動する。具体的には、ＮＭＯＳ８のしきい値電圧が若干高くなる。抵抗素子３と抵抗素子７は同じ抵抗値を有しているため、ＮＭＯＳ４とＮＭＯＳ８のしきい値変動は略等しくなる。これにより、ＮＭＯＳ４の能動電流と略等しい電流がＮＭＯＳ８を流れる。
【００３５】
ＮＭＯＳ４から抵抗素子３に電流が流れると電圧降下が生じる。この電圧降下によって、ソース電圧が上昇し、ゲートソース間電圧が変動する。すなわち、ＮＭＯＳ４から抵抗素子３に流れる電流値と抵抗素子３の抵抗値とに応じた電圧だけ、ＮＭＯＳ４のソース電圧が接地電位ＧＮＤから上昇する。このため、ノード２０の電位が接地電位ＧＮＤから上昇する。第二電流発生回路１２のＮＭＯＳ８にも同様に抵抗素子７が接続されている。抵抗素子７によって、電圧降下が生じる。ＮＭＯＳ８のソース電圧も、ＮＭＯＳ４と同様に上昇する。ＮＭＯＳ８のゲートソース間電圧は、ＮＭＯＳ４のゲートソース間電圧と同様に変動する。ＮＭＯＳ８のしきち値電圧がＮＭＯＳ４のしきい値電圧の変動と同様に変動する。ＮＭＯＳ８のオフリーク電流とＮＭＯＳ４のオフリーク電流と同等にすることができる。重畳電流もＮＭＯＳ４のオフリーク電流に応じて変化し、重畳電流とＮＭＯＳ４のオフリーク電流が等しくなる。これにより、ＮＭＯＳ４のオフリーク電流が重畳電流でキャンセルすることができる。低電圧入力時の出力電流精度を補正することができる。電流制御が容易な電圧電流変換回路を実現することができる。例えば、環境温度が変わった場合でも、出力電流を補正することができる。
【００３６】
このように、第二電流発生回路１２において、ＮＭＯＳ８と接地電位ＧＮＤとの間に、抵抗素子７を設けている。ＮＭＯＳ４のオフリーク電流をキャンセルするための重畳電流が、第二電流発生回路１２から出力される。すなわち、重畳電流は、ＮＭＯＳ８のオフリーク電流に応じた値になる。また、ＮＭＯＳ４とＮＭＯＳ８は、同じ特性であるため、オフリーク電流が等しくなる。よって、重畳電流は、ＮＭＯＳ４のオフリーク電流に応じて変化する。ＮＭＯＳ４の能動電流に、この重畳電流が重畳される。従って、図５に示した電圧電流変換回路よりも精度よく出力電圧を補正することができる。すなわち、図５に示した電圧電流変換回路では、ＮＭＯＳ８のゲート、及びソースが直接、接地電位ＧＮＤに接続されている。このため、図５に示した電圧電流変換回路では、ゲートソース間電圧変動やバックゲート効果でしきい値電圧が変わることがない。従って、図５に示す電圧電流変換回路では、オフリーク電流を確実にキャンセルすることができず、出力電流精度を向上することができない。
【００３７】
本実施の形態にかかる電圧電流変換回路では、ＮＭＯＳ８のゲートが接地電位ＧＮＤに接続されているため、重畳電流は、入力電圧によって変化しない。すなわち、第二電流発生回路１２が、入力端子１の入力電位に関わらない電流値の重畳電流を出力する。また、ＮＭＯＳ８のゲートとソースが異なる電位になっている。よって、入力トランジスタであるＮＭＯＳ４のソースに抵抗素子３が接続された電圧電流変換回路であっても、オフリーク電流を確実にキャンセルすることができる。すなわち、第二電流発生回路１２は、ＮＭＯＳ４の入力レベルが接地電位ＧＮＤの時に、重畳電流を除いてＮＭＯＳ４に流れる電流値と等しい重畳電流を発生する定電流回路である。従って、ＮＭＯＳ４の入力レベルが接地電位ＧＮＤの時に、ＮＭＯＳ４の能動電流が重畳電流と等しくなる。このようにすることで、オフリーク電流を確実にキャンセルすることができる。すなわち、ＮＭＯＳ４のオフリーク電流が、第二電流発生回路１２で正確に再現され、重畳電流としてＮＭＯＳ４に出力される。よって、入力電圧に対する出力電流の精度を向上することができる。
【００３８】
次に、図１に示す電圧電流変換回路の利用例について図２を用いて説明する。図２は、図１に示す電圧電流変換回路を有する電圧制御発振回路（ＶＣＯ：Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌ  Ｏｓｃｉｌｌａｔｏｒｓ）の構成を示す回路図である。図２に示すように、ＶＣＯは、第一電流発生回路１１と、第二電流発生回路１２と、第三電流発生回路１３と、オシレータ１４とを有している。すなわち、ＶＣＯは、図１に示す電圧電流変換回路に、第三電流発生回路１３とオシレータ１４とが加えられた回路構成になっている。なお、第一電流発生回路１１と第二電流発生回路１２とは、図１の回路と同様の構成、及び動作になっているため、説明を省略する。ＶＣＯはクロック生成等に用いられる回路である。第一電流発生回路１１、第二電流発生回路１２、第三電流発生回路１３、及びオシレータ１４は、同一の半導体基板上に形成されている。
【００３９】
第三電流発生回路１３は、定電流回路であり、ノード２１に接続されている。第三電流発生回路１３は、ＮＭＯＳ３０とＮＭＯＳ３１と電流源３２とを有している。ＮＭＯＳ３０のゲートとドレインはノード２５を介して電流源３２に接続されている。ＮＭＯＳ３０のソースは接地電位ＧＮＤに接続されている。ＮＭＯＳ３１のゲートはノード２５を介して電流源３２に接続されている。ＮＭＯＳ３１のドレインはノード２１に接続されている。ＮＭＯＳ３１のソースは接地電位ＧＮＤに接続されている。ＮＭＯＳ３１は、ＮＭＯＳ３０と等しいゲート長を有している。また、ＮＭＯＳ３１のゲート幅は、ＮＭＯＳ３０のゲート幅のｎ倍（又は１／ｎ）になっている。
【００４０】
オシレータ１４は、第一電流発生回路１１からの出力電流に応じた発振周波数で発振する。従って、オシレータ１４は、第一電流発生回路１１からの出力電流に応じたクロック信号を生成することができる。換言すると、図１の出力端子２にオシレータ１４が接続された構成になっている。なお、オシレータ１４の回路構成は特に限られるものではない。
【００４１】
第一電流発生回路１１では、入力端子１の電位上昇に伴って、ＮＭＯＳ４を介してノード２１に電流が流れる。ノード２１にはＰＭＯＳ５が接続されている。ＰＭＯＳ５には、電流比が１／ｎ(またはｎ)倍の電流ミラー回路を構成するＰＭＯＳ６が接続されている。これにより、ＰＭＯＳ６を介してノード２２にＰＭＯＳ５の１／ｎ(またはｎ)倍の出力電流が流れる。そして、その出力電流によりオシレータ１４の発振周波数を制御することができる。
【００４２】
第三電流発生回路１３では、電流源３２からノード２５を介してＮＭＯＳ３０に電流が流れる。これにより、ＮＭＯＳ３１を介してノード２１にＮＭＯＳ３０の１／ｎ（またはｎ）倍の電流が流れる。さらに、ノード２１には、ＰＭＯＳ５が接続されている。ＰＭＯＳ５には、電流比が１／ｎ(または、ｎ)倍の電流ミラー回路を構成するＰＭＯＳ６が接続されている。これにより、ＰＭＯＳ６を介してノード２２にＰＭＯＳ５の１／ｎ（またはｎ）倍の電流が流れる。よって、この第三電流発生回路１３により、入力端子１がＧＮＤレベルの時のオシレータ１４の発振周波数が決定される。そして、入力端子１の入力電圧が変化すると発振周波数が変化する。
【００４３】
ここで、本実施の形態にかかるＶＣＯの効果を説明するために、比較例であるＶＣＯを図６に示す。図６は、第二電流発生回路１２がないＶＣＯの回路構成を示している。従って、比較例のＶＣＯは、第一電流発生回路１１と、第三電流発生回路１３と、オシレータ１４とから構成されている。
【００４４】
入力端子１が接地電位ＧＮＤレベルの時、本来であれば第三電流発生回路１３による電流のみで発振周波数が決まる。しかし、ＮＭＯＳ４に流れるオフリーク電流が無視できないほど大きいと、ノード２１には、第三電流発生回路１３による電流分にＮＭＯＳ４のオフリーク電流分が加わることになる。ノード２１にはＰＭＯＳ５が接続されている。さらに、ＰＭＯＳ５には、ＰＭＯＳ６が接続されている。ＰＭＯＳ５及びＰＭＯＳ６は、電流比が１／ｎ（またはｎ）倍のカレントミラー回路を構成している。
【００４５】
そのため、ノード２２には、第三電流発生回路１３による電流分に加えて、ＮＭＯＳ４のオフリーク電流分の１／ｎ（またはｎ）倍の電流が流れる。よって、発振周波数が期待したものから上昇する。その結果、図６の回路構成では、周波数制御が困難となる。周波数制御を精度よく行うためには、低電圧入力におけるＮＭＯＳ４の出力電流精度を補正する必要がある。そこで、図２に示すＶＣＯでは、第二電流発生回路１２が設けられている。第二電流発生回路１２は、従来の第一電流発生回路１１と同じ構成をもつ第一電流発生回路１１において、入力電位が定められた値のときに流れる能動電流と同等の電流値の重畳電流をＮＭＯＳ４に重畳する。
【００４６】
第二電流発生回路１２のＮＭＯＳ８のゲートは接地電位ＧＮＤに接続されている。このため、第一電流発生回路１１の入力トランジスタＮＭＯＳ４に第二電流発生回路１２から重畳電流が供給される。低電圧入力におけるＮＭＯＳ４の出力電流精度を補正できる仕組みとなっている。その結果、入力端子１の電圧とＮＭＯＳ４の閾値電圧に依存した発振周波数を得ることが可能となる。
【００４７】
このように、入力端子１の入力電位を定められた値のときに流れる能動電流と同等の重畳電流をＮＭＯＳ４に重畳することができる。このような第二電流発生回路１２を付加することで、低電圧入力時の出力電流精度を補正することができる。このため、周波数制御が容易な発振回路を実現することができる。
【００４８】
次に、ＶＣＯにおける入力電圧による周波数依存について図３を用いて説明する。横軸は、図６および図２の入力端子１の入力電圧を示したものである。縦軸は、オシレータ１４の出力周波数を規格化したものである。図３において、一点鎖線で示されるＡが従来回路、すなわち図６に示す回路での発振周波数を示している。実線で示されるＢが本回路、すなわち図２に示す回路での発振周波数を示している。なお、点線で示されるＣは期待値であり、オフリーク電流が流れていないと仮定した場合の値を示したものである。
【００４９】
図３に示すように、Ａではオフリーク電流により入力電圧が０．１のとき、期待値より約２倍高めの周波数となっている。一方、Ｂでは、入力電圧が０，１のときでも、ほぼ期待値通りの周波数を得ることが出来きる。よって、低電圧入力時の出力電流精度を補正することができ、電流制御が容易な電圧電流変換回路を実現することができる。本発明の回路は精度の高い発振周波数の制御を実現する上で有効である。すなわち、入力電圧に対する出力精度を向上することができる。
【００５０】
ＬＳＩの高速化及び低電圧化が進むにつれて閾値電圧を低くせざるを得ない。このような場合、オフリーク電流が増加してしまうが、上記の電圧電流変換回路によって出力電流を精度よく制御することができる。
【００５１】
本発明は、電圧電流変換回路の入力電位を定められた値のときに流れる能動電流と同等の電流値を入力トランジスタに重畳する定電流回路を付加している。高精度のアナログ回路を実現させるとともに、開発期間の短縮および歩留まり等を改善させコスト削減を実現させる効果が期待できる。
【００５２】
なお、上記の説明では、入力トランジスタがＮＭＯＳ４であるとして説明したが、ＰＭＯＳとした場合でも適用可能である。この場合、ＮＭＯＳ４とＮＭＯＳ８の代わりにＰＭＯＳを用いる。そして、それぞれのＰＭＯＳを同じ特性の抵抗素子を介して、電源電位と接続すればよい。すなわち、抵抗素子を介してＭＯＳトランジスタを電源電圧、又は接地電位ＧＮＤに接続すればよい。
【図面の簡単な説明】
【００５３】
【図１】本発明の実施形態にかかる電圧電流変換回路の構成を示す回路図である。
【図２】本発明の実施形態にかかる電圧制御発振回路の構成を示す回路図である。
【図３】電圧制御発振回路の発振周波数を示す図である。
【図４】従来のオフリーク電流キャンセル回路の構成を示す回路図である。
【図５】図４のオフリーク電流キャンセル回路を利用した電圧電流変換回路の構成を示す回路図である。
【図６】オフリーク電流をキャンセルしていない電圧制御発振回路の構成を示す回路図である。
【符号の説明】
【００５４】
１  入力端子、２出力端子、３  抵抗素子、４  ＮＭＯＳ、
５  ＰＭＯＳ、６  ＰＭＯＳ、
７  抵抗素子、８  ＮＭＯＳ、９  ＰＭＯＳ、１０  ＰＭＯＳ、
１１  第一電流発生回路、１２  第二電流発生回路、１３  第三電流発生回路、
１４  オシレータ、
２１  ノード、２２  ノード、２３  ノード、２４  ノード、２５  ノード、
２６  ノード、
３０  ＮＭＯＳ、３１  ＮＭＯＳ、３２  電流源
１０１  入力端子、１０２  ＰＭＯＳ、１０３  ＮＭＯＳ、１２０  キャンセル回路、
１１１  ＰＭＯＳ、１１２  ＮＭＯＳ、１１３  ＮＭＯＳ、１１４  ＮＭＯＳ、
１２０  キャンセル回路、１２１  ＮＭＯＳ、１２２  ＰＭＯＳ、１２３  ＰＭＯＳ、
１２４  ＰＭＯＳ、１３１  ノード、１３２  ノード
【図１】
2009141393.tif 000003
【図２】
2009141393.tif 000004
【図３】
2009141393.tif 000005
【図４】
2009141393.tif 000006
【図５】
2009141393.tif 000007
【図６】
2009141393.tif 000008