(57)【要約】【課題】SRAMなどにおいて、従来のダイナミック・カラムシフト方式と同程度に面積ペナルティを削減でき、従来に比べて冗長数の拡張を簡単に行うことが可能にする。【解決手段】アドレス入力が不良アドレスにヒットした時にダイナミック的にカラムシフトするカラムシフト冗長回路を有する半導体記憶装置であって、冗長カラムセルをＮ分割し、分割したセルに互いに異なるカラムアドレスを割り付けることを特徴とする。【選択図】    図３
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【特許請求の範囲】
【請求項１】
複数の入／出力回路からなる入／出力回路部の各入／出力回路単位でダイナミック的にカラムシフトを行うことが可能なダイナミック・カラムシフト方式の冗長回路を有する半導体記憶装置であって、
通常のメモリセルが配列された通常ブロックおよび冗長メモリセルが配列された冗長ブロックを有し、前記冗長ブロックのカラムはＮ分割され、各分割カラム束に互いに異なるカラムアドレスが割り付けられたメモリセルアレイと、
前記メモリセルアレイで使用するブロックと入／出力回路部との接続関係を切り替え可能なカラムシフト回路と、
予め記憶した不良カラムアドレスと入力アドレスとを比較し、一致した場合には不良カラムを冗長カラムに置き換えるように前記カラムシフト回路のカラムシフト動作をダイナミック的に制御するシフト制御回路とを具備し、
救済可能アドレスをＮ個指定することを特徴とする半導体記憶装置。
【請求項２】
前記通常のメモリセルは、ある複数のカラム数からなる通常のブロックを単位として配列され、当該通常のブロックのブロックデータ線は通常のブロック用のマルチプレクス回路を介して通常のブロック用の共通データ線に接続されており、
前記冗長メモリセルは、前記通常のブロックのカラム数と同じ複数のカラム数からなる冗長ブロックを少なくとも１つ有し、
前記通常のブロック用の共通データ線および前記冗長ブロックのブロックデータ線は、前記マルチプレクス回路を介して前記入／出力回路部と接続されることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記シフト制御回路は、前記メモリセルアレイにおいて不良カラムの存在するブロックを起点として、前記使用するブロックと前記入／出力回路部との接続関係をブロック配列方向の一方側にシフトさせることにより、ダイナミック的に不良カラムを冗長カラムに置替えることを特徴とする請求項２記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に係り、特に不良アドレスにヒットした時にダイナミックにカラムシフトするカラムシフト冗長回路に関するもので、例えばSRAMに使用されるものである。
【背景技術】
【０００２】
半導体記憶装置において、不良カラムを予備（スペア）カラムに置換する際にカラムシフトを行うカラムシフト方式の冗長回路（例えば特許文献１参照）が採用される場合が多い。カラムシフト方式は、カラムシフトをスタティック的に行うスタティック・カラムシフト方式と、カラムシフトをダイナミック的に行うダイナミック・カラムシフト方式に大別される。
【０００３】
従来のスタティック・カラムシフト方式と従来のダイナミック・カラムシフト方式について、不良カラムアドレス指定内容、面積ペナルティ、スピードペナルティを対比する。スタティック・カラムシフト方式は、不良セルが存在するI/O 領域を、I/O 単位でスペアとスタティック的に切り替えておくので、不良セルのヒット情報は不要であり、スピードペナルティはないが、面積ペナルティが大きい。
【０００４】
一方、ダイナミック・カラムシフト方式では、不良セルのヒット情報に基づいて不良セルが存在するブロック単位で切り替えるので、スピードペナルティは若干あるが、スタティック・カラムシフト方式より面積ペナルティは大きく改善される。
【０００５】
図６は、従来のダイナミック・カラムシフト方式の冗長回路を有するSRAMの一部の構成を概略的に示している。このSRAMでは、図６（ａ）に示すように、SRAMセルが行列状に配置されたメモリセルアレイ上に、行方向にワード線(Word line) が、列方向にビット線(Bit line)が配置されている。通常、メモリセルアレイの通常のI/O 領域は、図６（ｂ）に示すように、各I/O 領域毎に４つのブロック(No.<0>,<1>,<2>,<3>)に分割され、各ブロックには、図６（ｃ）に示すように、カラムセレクタ(MUX) 、グローバルセンスアンプ(G_S/A) 、ライトバッファ（図示せず）が設けられている。そして、各ブロックのセンスアンプ出力データ線、ライトバッファ入力線は、ブロック選択回路(BMUX)を介して共通データ線に接続されている。
【０００６】
これに対して、メモリセルアレイの予備のI/O(I/O spare)領域は、図６（ｄ）に示すように、通常のI/O 領域のブロック数の例えば１／４の１ブロックであり、通常のI/O 領域より少ないカラム数（例えば８カラム）の冗長セルが配置されている。この予備のI/O(I/O spare)領域の１ブロックに対して、グローバルセンスアンプ(G_S/A) 、ライトバッファ（図示せず）が設けられており、８カラムのブロック単位とした切り替えが可能になっている。
【０００７】
図７は、従来のダイナミック・カラムシフト方式の冗長回路の動作例を詳細に示している。入力アドレスを、フューズなどでセットしておいた不良セルのアドレスと比較する。不良セルがない場合には、図７（ａ）に示すように、アドレス比較が一致せず、予備の冗長セルは全く使われない。
【０００８】
これに対して、不良セルがある場合でアドレス比較が一致（ヒット）する場合は、図７（ｂ）に示すように、不良セルを含むI/O 領域を使用しないで他のI/O 領域を使用する（切り替える）ようにシフター回路を制御する。例えばI/O 1 領域内のブロックNo.<2>中に不良セル（ＮＧ）があった場合、各I/O 領域の共通データ線とI/O 回路部との接続をダイナミック的に切り替える。ここでは、I/O 1 領域は使用不可、I/O 2 領域をI/O1領域に、I/O spare 領域をI/O2の<2> 領域に割り当て直す。なお、不良セルがある場合でアドレス比較が一致（ヒット）しない場合には、図７（ｃ）に示すように、予備の冗長セルは使われない。
【０００９】
なお、面積ペナルティに関しては、カラム１本単位でカラムシフトを行うことができれば良いと思われるが、SRAMにおいては、カラム１本単位での振り替えは得策ではない。その理由は、通常のI/O 領域では、グローバルセンスアンプやライトバッファは、レイアウトなどの都合により複数カラム単位のブロックで制御しているので、予備のI/O 領域も通常のI/O 領域と同じカラムブロック単位で制御することが通常のI/O 領域との整合性が良いからである。
【００１０】
ところで、素子の微細化・記憶容量の増大化を進めていくと、不良の救済率が下がるので冗長数を増やす必要があるが、従来のダイナミック・カラムシフト方式では、冗長数が不足するという問題が生じる。すなわち、従来のダイナミック・カラムシフト方式において冗長数を増やすためには、複数の不良アドレスヒット毎に、カラム１個分のシフト、カラム２個分のシフト、カラム３個分のシフト、…とシフト方式の制御する。しかし、このような方式でのカラムシフト制御は困難であり、面積ペナルティが増大を考慮すると、カラム２個分のシフトが限界であると考えられる。
【特許文献１】特開２００４−３５５７４４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は前記した従来の問題点を解決すべくなされたもので、従来のダイナミック・カラムシフト方式が従来のスタティック・カラムシフト方式に比べて有する面積ペナルティ削減効果と同等の効果を持ち、従来に比べて冗長数の拡張を簡単に行うことが可能な半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明の半導体記憶装置は、複数の入／出力回路からなる入／出力回路部の各入／出力回路単位でダイナミック的にカラムシフトを行うことが可能なダイナミック・カラムシフト方式の冗長回路を有する半導体記憶装置であって、通常のメモリセルが配列された通常ブロックおよび冗長メモリセルが配列された冗長ブロックを有し、前記冗長ブロックのカラムはＮ分割され、各分割カラム束に互いに異なるカラムアドレスが割り付けられたメモリセルアレイと、前記メモリセルアレイで使用するブロックと入／出力回路部との接続関係を切り替え可能なカラムシフト回路と、予め記憶した不良カラムアドレスと入力アドレスとを比較し、一致した場合には不良カラムを冗長カラムに置き換えるように前記カラムシフト回路のカラムシフト動作をダイナミック的に制御するシフト制御回路とを具備し、救済可能アドレスをＮ個指定することを特徴とする。
【発明の効果】
【００１３】
本発明の半導体記憶装置によれば、従来のダイナミック・カラムシフト方式が従来のスタティック・カラムシフト方式に比べて有する面積ペナルティ削減効果と同等の効果を持ち、従来に比べて冗長数の拡張を簡単に行うことができる。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照して本発明の実施形態を説明する。この説明に際して、全図にわたり共通する部分には共通する参照符号を付す。
【００１５】
図１（ａ）は、本発明の半導体記憶装置の一実施形態に係るダイナミック・カラムシフト方式の冗長回路を有するSRAMの一部（読み出し系）の構成を示すブロック図である。このSRAMは、メモリセルアレイ10、ロウデコーダ13、カラムデコーダ（図示せず）、出力バッファ(Out Buffer)を含むI/O 回路(DOUT)部14、カラムシフト回路、シフト制御回路などを有する。メモリセルアレイ10においては、複数のメモリセルが行列状に配置されており、複数のワード線(WL)が行方向に配設され、複数のビット線(BL)（相補対）が列方向に配設されている。
【００１６】
図１（ｂ）は、図１（ａ）中のメモリセルアレイ10、カラムシフト回路の一部およびシフト制御回路を取り出して示す。このメモリセルアレイ10は、通常のメモリセルが所定の複数のカラム数だけ配列された複数の通常ブロック11と、冗長メモリセルが通常ブロックのカラム数と同じカラム数だけ配列された少なくとも１つの冗長ブロック12を有する。
【００１７】
カラムシフト回路15は、メモリセルアレイ10で使用する通常ブロック用の共通データ線24および冗長ブロックの共通データ線27とI/O 回路部14との接続関係をダイナミック的に切り替える。
【００１８】
シフト制御回路16は、予め記憶した不良カラムアドレスと入力アドレスとを比較し、一致した場合には不良カラムを冗長カラムに置き換えるようにカラムシフト回路15のカラムシフト動作を制御する。この際、メモリセルアレイ10において不良カラムの存在するブロックを起点として、使用するブロックとI/O 回路部14との接続関係をブロック配列方向の一方側にシフトさせることにより、ダイナミック的に不良カラムを冗長カラムに置替える。
【００１９】
図２は、図１（ｂ）中の複数の通常ブロック11の一部および冗長ブロック12を取り出して構成例を示す。通常ブロック11においては、各カラムはカラムセレクタ用のマルチプレクス回路（MUX ）21を介してグローバルセンスアンプ(G-S/A) 22に接続されており、各グローバルセンスアンプ(G-S/A) 22はブロック選択回路(BMUX)23を介して通常ブロック用の共通データ線24に接続されている。
【００２０】
冗長ブロック12において、カラムはＮ分割され、各分割カラム束に互いに異なるカラムアドレスが割り付けられている。各カラムはマルチプレクス回路25を介して冗長ブロック用のグローバルセンスアンプ(G-S/A) 26に接続されており、このグローバルセンスアンプ(G-S/A) 26の出力側は冗長ブロック用の共通データ線27に接続されている。
【００２１】
以下、図１乃至図２を参照しながらSRAMの具体例を説明する。セルアレイ10は、通常のメモリセルが配列された複数の通常のI/O 領域(I/O 0,I/O 1,I/O 2, …) と、冗長メモリセルが配列された少なくとも１つの予備のI/O 領域(I/O spare) からなる。
【００２２】
通常のI/O 領域(I/O 0,I/O 1,I/O 2, …) において、各I/O 領域は４つのブロック(No.<0>,<1>,<2>,<3>)11に分割され、各ブロック11のカラムは、カラムセレクタ用のマルチプレクス回路（MUX ）21、グローバルセンスアンプ(G_S/A)22 、ライトバッファ（図示せず）、ブロック選択回路(BMUX)23を介して共通データ線24に接続されている。各I/O 領域の共通データ線24とI/O 回路部14のデータ線DOUTi(i=0,1,2,…) との接続関係がカラムシフト回路15により切り替えられる。
【００２３】
一方、予備のI/O 領域は、通常のI/O 領域より少ないカラム数の冗長セルが配置されており、本例では、通常のI/O 領域のブロック数の例えば１／４のブロックからなる。この予備のI/O 領域の１ブロック12のカラムは、カラムセレクタ用のマルチプレクス回路（MUX ）25、グローバルセンスアンプ(G_S/A) 26、ライトバッファ（図示せず）を介して共通データ線27に接続されている。予備のI/O 領域の１ブロック12は、通常のI/O 領域の各ブロック11と同様に例えば８カラムからなり、この８カラムはＮ分割（Ｎは例えば２）されている。この場合、図中左側の４カラム束と図中右側の４カラム束は、互いに異なるカラムアドレスが割り付けらており、４カラム束を単位として独立に切り替えが可能になっている。
【００２４】
但し、予備のI/O 領域への切り替え（置き換え）による救済が可能な不良は、２つの“４カラム束”に対応して２つの不良カラムである。この２つの不良カラムは、同じI/O領域にあっても異なるI/O 領域にあっても構わないが、２つの“４カラム束”を決めるそれぞれの不良カラムアドレス(Address) は互いに異なる必要がある。そして、フューズなどに記憶した不良アドレスデータとして、“I/O Number”と“４カラム束”を決める不良カラムアドレスを用いて、不良救済位置を指定し、カラムシフト回路15により共通データ線のシフトを行う場所を決める。
【００２５】
上記したSRAMの動作は、入力アドレスを、フューズなどでセットしておいた不良セルのアドレスと比較する。不良セルがない場合はアドレス比較が一致（ヒット）せず、予備の冗長セルは全く使わない。不良セルがある場合は以下に述べるように救済する。
【００２６】
図３は、図１（ｂ）中に示したI/O 1 領域のブロック<0> の中に１個の不良がある場合のダイナミック・カラムシフト動作の一例を示している。なお、図３（ａ）は通常のI/O 領域および予備のI/O 領域の全体を示し、図３（ｂ）は不良セルを含むI/O 1 領域を示し、図３（ｂ）は不良セルを含むI/O 1 領域に置き換えられる予備のI/O 領域を示している。
【００２７】
I/O 1 領域のブロック<0> の図中左端のカラムに不良セルがある場合、入力アドレスが不良セルのアドレスと一致すると、不良セルを含むI/O 領域を使用しないで他のI/O 領域を使用する（切り替える）ようにカラムシフト回路を制御する。この場合、不良があるI/O 1 領域よりも、ブロック配列の一定方向側（本例では、図中右側）にあるI/O 領域のブロック共通データ線とI/O 回路部との接続関係をダイナミック的に切り替えるようにカラムシフトを制御し、I/O 1 領域は使用不可とし、I/O 2 領域のブロック<0> をI/O 1 領域のブロック<0> に置き換え、I/O spare<0>領域の図中左半分の４カラムをI/O 2 領域のブロック<0> に置き換える。
【００２８】
図４は、図１のSRAMにおいて、図１（ｂ）中に示したI/O 1 領域のブロック<0> の中に１個目の不良があり、I/O 2 領域のブロック<1> の中に２個目の不良がある場合のダイナミック・カラムシフト動作の一例を示している。この場合にも、図４（ａ）は通常のI/O 領域および予備のI/O 領域の全体を示し、図４（ｂ）は不良セルを含むI/O 2 領域を示し、図４（ｂ）は不良セルを含むI/O 2 領域に置き換えられる予備のI/O 領域を示している。
【００２９】
１個目の不良に対する救済は図３を参照して前述したように行われる。２個目の不良として、I/O 2 領域のブロック<1> の図中右端のカラムに不良セルがある場合、入力アドレスが不良セルのアドレスと一致すると、不良セルを含むI/O 領域を使用しないで他のI/O 領域を使用する（切り替える）ようにカラムシフト回路を制御する。この場合、不良があるI/O 2 領域よりも、ブロック配列の一定方向側（本例では、図中右側）にあるI/O 領域のブロック共通データ線とI/O 回路部との接続関係をダイナミック的に切り替えるようにカラムシフトを制御し、I/O 2 領域は使用不可とし、I/O spare<0>領域の未使用分（図中右半分）の４カラムをI/O 2 領域のブロック<1> に置き換える。
【００３０】
図５は、図１（ｂ）中に示したカラムシフト回路15を制御するシフト制御回路16のロジック構成の一例を示している。シフト制御回路には、不良アドレスデータ（“I/O Number”と同時切り替え対象の“４カラム束”を決める不良カラムアドレス“Address ”）と入力アドレス（Input-Add ）が入力する。上記“I/O Number”と“Address ”は、デバイスの使用初期にフューズ（fuse1-I/O,fuse2-I/O,fuse1-Add,fuse2-Add ）に予め記憶させている。この場合、fuse1-I/O,fuse1-Add のfuseセットには１個目の不良情報（同時切り替え対象の“４カラム束”を決めるカラムアドレス）を記憶させておき、fuse2-I/O,fuse2-Add のfuseセットには２個目の不良情報（同時切り替え対象の“４カラム束”を決めるカラムアドレス）を記憶させておく。
【００３１】
シフト制御回路は、メモリコアの周辺回路部に設けられ、２入力のアンド回路、オア回路、レジスタ回路(Reg11,Reg21,…)などにより論理構成されている。不良救済個数がＮ個の場合は、fuseセットはＮ個用意され、アンド回路としてＮ入力のものが用いられる。
【００３２】
本例では、不良カラムを指定するためのフューズ（fuse1-Add,fuse2-Add ）に記憶している“Address ”をInput-Add と比較し、一致した場合には、前述したようにカラムシフト回路15により共通データ線のシフトを行う場所を制御する。すなわち、不良カラムの存在するブロックを起点として、ブロック配列方向の一方側に、I/O 回路部との接続関係を１ブロックつずつシフトさせることにより、不良セルと冗長セルとをダイナミック的に切り替える。
【００３３】
上述したように本実施形態のSRAMによれば、メモリセルアレイ10とI/O 回路部14との接続関係を、I/O 単位（グローバル・センスアンプ単位）でダイナミック的にカラムシフトを行うことが可能なダイナミック・カラムシフト方式の冗長回路を有する。そして、従来のダイナミック・カラムシフト方式の冗長回路に対して、メモリセルアレイにおける冗長ブロックの冗長カラムをＮ分割し、分割した各カラム束に互いに異なるカラムアドレスを割り付けることによって、救済可能アドレスをＮ個指定できるようにしている。
【００３４】
例えば、冗長ブロックの冗長カラム数が８であって、この８つのカラムを２分割した場合には、４カラム束の同時置き換えで、カラムアドレスが互いに異なる２つの不良カラムを独立に救済することが可能である。これに対して、８つの冗長カラムを４分割した場合には、２カラム束の同時置き換えで、カラムアドレスが互いに異なる４つの不良カラムを独立に救済することが可能である。また、８つの冗長カラムを８分割した場合には、１カラムの置き換えで、カラムアドレスが互いに異なる８つの不良カラムを独立に救済することが可能である。なお、冗長カラムを分割しない場合（従来例）は、８カラム束の同時置き換えで１つの不良カラムしか救済することができない。
【００３５】
独立に救済可能な不良カラム数が多くなると、メモリコアの周辺回路部に関して、アドレスコンパレーター、フューズ、冗長コントロール回路のロジック数が増えて回路規模が大きくなるが、これはどのような冗長回路方式においても起こることである。
【００３６】
本実施形態における面積ペナルティに関する特徴は、メモリコア部に関しては、シフト回路は独立に救済可能な不良セル数に関係なく同じでよいので、独立に救済可能な不良カラム数を増やした場合の面積ペナルティの増加がないことである。
【００３７】
上記した冗長カラムを分割する３通りの救済方法について、救済率と面積ペナルティとのトレードオフを考えたとき、現実的な選択は、“２カラム束の同時置き換え”、または、“４カラム束の同時置き換え”と考えられる。独立に救済可能な不良カラム数に関しては、救済可能アドレスに制約があり、独立に救済可能な不良カラム数を増やしても救済率は比例して向上しない。
【図面の簡単な説明】
【００３８】
【図１】本発明の半導体記憶装置の一実施形態に係るダイナミック・カラムシフト方式の冗長回路を有するSRAMの一部を示すブロック図。
【図２】図１中の複数の通常ブロックの一部および冗長ブロックを取り出して示す構成図。
【図３】図１のSRAMにおいてI/O 1 のブロック<0> の中に１個の不良がある場合のダイナミック・カラムシフト動作の一例を示す図。
【図４】図１のSRAMにおいてI/O 1 のブロック<0> の中に１個目の不良があり、I/O 2 のブロック<1> の中に２個目の不良がある場合のダイナミック・カラムシフト動作の一例を示す図。
【図５】図１中に示したカラムシフト回路を制御するシフト制御回路のロジック構成の一例を示す回路図。
【図６】従来のダイナミック・カラムシフト方式冗長回路を有するSRAMの一部の構成を概略的に示す図。
【図７】従来のダイナミック・カラムシフト方式冗長回路の動作例を詳細に示す図。
【符号の説明】
【００３９】
10…メモリセルアレイ、11…通常ブロック、12,14,17…マルチプレクス回路、14,18 …グローバルセンスアンプ、15…通常ブロック用の共通データ線、12…冗長ブロック、19…冗長ブロックの共通データ線、13…ロウデコーダ、14…I/O 回路部、15…カラムシフト回路、16…シフト制御回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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