(57)【要約】【課題】複数のキャリアによって構成されるマルチキャリア信号が用いられる場合において、回路規模を縮小した通信装置及び信号処理方法を提供する。【解決手段】受信装置１０は、順次入力されたマルチキャリア信号に対して、所定数（１〜Ｍ）のフィルタ係数を所定の間隔（入力クロック毎）で切り替えながら順次乗算するとともに、フィルタ係数を所定の周期で循環させる乗算部１３０１〜乗算部１３０Yと、乗算部１３０１〜乗算部１３０Yから出力された信号を加算する加算部１４０と、加算部１４０から出力されたフィルタ出力信号ＳＦに対して、乗算部１３０１〜乗算部１３０Yにおいて用いられたフィルタ係数に対応する係数ｒを含む局部発振信号を乗算し、当該所定数に基づいて乗算結果を積和演算する積和演算ＤＦＴ部２００とを備える。【選択図】図２
2009171255.tif 000002
【特許請求の範囲】
【請求項１】
フィルタを介して複数のキャリアによって構成されるマルチキャリア信号を受信する通信装置であって、
順次入力された前記マルチキャリア信号に対して、所定数のフィルタ係数を所定の間隔で切り替えながら順次乗算するとともに、前記フィルタ係数を所定の周期で循環させる複数の乗算部と、
前記乗算部からそれぞれ出力された信号を加算する加算部と、
前記加算部から出力されたフィルタ出力信号に対して、前記乗算部において用いられた前記フィルタ係数に対応する係数を含む局部発振信号を乗算し、前記所定数に基づいて乗算結果を積和演算する積和演算部と
を備える通信装置。
【請求項２】
前記積和演算部は、前記加算部から出力された前記フィルタ出力信号に対して前記局部発振信号を乗算する複数の乗算器を有し、
前記乗算器は、処理対象とするキャリアに応じて設定される請求項１に記載の通信装置。
【請求項３】
前記乗算部の前段に設けられる第１バッファと、
前記加算部の後段であって、前記積和演算部の前段に設けられる第２バッファと
を備え、
前記第１バッファは、前記マルチキャリア信号の出力サンプリングレートを変更し、
前記第２バッファは、前記フィルタ出力信号の巡回シフトを所定回数実行する請求項１または２に記載の通信装置。
【請求項４】
前記フィルタは、ポリフェーズ分解を用いたポリフェーズフィルタである請求項１乃至３の何れか一項に記載の通信装置。
【請求項５】
フィルタを介した複数のキャリアによって構成されるマルチキャリア信号の信号処理方法であって、
順次入力された前記マルチキャリア信号に対して、所定数のフィルタ係数を所定の間隔で切り替えながら順次乗算するとともに、前記フィルタ係数を所定の周期で循環させるステップと、
前記順次乗算するステップにおいて出力された信号を加算するステップと、
前記加算するステップにおいて出力されたフィルタ出力信号に対して、前記順次乗算するステップにおいて用いられた前記フィルタ係数に対応する係数を含む局部発振信号を乗算し、前記所定数に基づいて複数の乗算結果を積和演算するステップと
を備える信号処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フィルタを介して、複数のキャリアによって構成されるマルチキャリア信号を受信する通信装置及び信号処理方法に関する。
【背景技術】
【０００２】
近年、IEEE802.20 MBTDD 625k-MC modeや、RFID ISO18000-3 mode 2などにおいて、複数のキャリアによって構成されるマルチキャリア信号を用いる無線通信方式、いわゆるマルチキャリアアグリゲーションによる通信速度の高速化が検討されている（例えば、非特許文献１及び非特許文献２）。
【０００３】
当該無線通信方式では、規格として決まっている複数の周波数チャネルを単一の通信装置が同時に使用することによって、通信速度の高速化が図られている。
【非特許文献１】“MBTDD 625k-MC Mode Technology Overview”、 IEEE 802.20-05/75r1, http://www.ieee802.org/20/、２００６年１月
【非特許文献２】Yuichi Nakagawa, Masahiro Muraguchi, Hideki Kawamura, Kyoji Ohashi, Kei Sakaguchi, Kiyomichi Araki，“Novel Multi-Stage Transmultiplexing Digital Down Converter for Implementation of RFID(ISO18000-3 mode 2) Reader/Writer”, IEICE Trans. Commun. vol.E91-B, no.1、２００８年１月
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上述したように、複数のキャリアによって構成されるマルチキャリア信号を用いられる場合、アグリゲートされるキャリア（周波数チャネル）数に応じたデジタルダウンコンバータ（DDC）を用いる必要がある。アグリゲートするキャリア数が多い場合、マルチキャリア信号を受信する通信装置の回路規模が非常に大きくなるという問題がある。
【０００５】
そこで、本発明は、このような状況に鑑みてなされたものであり、複数のキャリアによって構成されるマルチキャリア信号が用いられる場合において、回路規模を縮小した通信装置及び信号処理方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上述した問題を解決するため、本発明は、次のような特徴を有している。まず、本発明の第１の特徴は、フィルタ（フィルタ部１００）を介して複数のキャリア（キャリアｋ）によって構成されるマルチキャリア信号（マルチキャリア信号ｘ（ｎ））を受信する通信装置（例えば、受信装置１０）であって、順次入力された前記マルチキャリア信号に対して、所定数（１〜Ｍ）のフィルタ係数を所定の間隔（入力クロック毎）で切り替えながら順次乗算するとともに、前記フィルタ係数を所定の周期で循環させる複数の乗算部（乗算部１３０１〜乗算部１３０Y）と、前記乗算部からそれぞれ出力された信号を加算する加算部（加算部１４０）と、前記加算部から出力されたフィルタ出力信号（フィルタ出力信号ＳＦ）に対して、前記乗算部において用いられた前記フィルタ係数に対応する係数（係数ｒ）を含む局部発振信号を乗算し、前記所定数に基づいて乗算結果を積和演算する積和演算部（積和演算ＤＦＴ部２００）とを備えることを要旨とする。
【０００７】
このような通信装置によれば、マルチキャリア信号に対して、所定数のフィルタ係数が、所定の間隔で切り替えながら順次乗算されるとともに、当該フィルタ係数が所定の周期で循環する機能を有するフィルタが提供される。また、フィルタ出力信号に対して、乗算部において用いられたフィルタ係数に対応する係数を含む局部発振信号が乗算され、当該所定数に基づいて乗算結果を積和演算される。
【０００８】
このため、アグリゲートされるキャリア（周波数チャネル）数に応じた従来のデジタルダウンコンバータ（DDC）のフィルタと比較して、必要な乗算器の数を大幅に削減できる。
【０００９】
すなわち、このような通信装置によれば、複数のキャリアによって構成されるマルチキャリア信号が用いられる場合において、回路規模を縮小することができる。
【００１０】
本発明の第２の特徴は、本発明の第１の特徴に係り、前記積和演算部は、前記加算部から出力された前記フィルタ出力信号に対して前記局部発振信号を乗算する複数の乗算器（乗算器２１０１〜乗算器２１０Ｌ）を有し、前記乗算器は、処理対象とするキャリアに応じて設定されることを要旨とする。
【００１１】
本発明の第３の特徴は、本発明の第１または第２の特徴に係り、前記乗算部の前段に設けられる第１バッファ（サーキュラバッファ２０）と、前記加算部の後段であって、前記積和演算部の前段に設けられる第２バッファ（サーキュラバッファ３０）とを備え、前記第１バッファは、前記マルチキャリア信号の出力サンプリングレートを変更し、前記第２バッファは、前記フィルタ出力信号の巡回シフトを所定回数実行することを要旨とする。
【００１２】
本発明の第４の特徴は、本発明の第１乃至第３の特徴に係り、前記フィルタは、ポリフェーズ分解を用いたポリフェーズフィルタであることを要旨とする。
【００１３】
本発明の第５の特徴は、フィルタを介した複数のキャリアによって構成されるマルチキャリア信号の信号処理方法であって、順次入力された前記マルチキャリア信号に対して、所定数のフィルタ係数を所定の間隔で切り替えながら順次乗算するとともに、前記フィルタ係数を所定の周期で循環させるステップと、前記順次乗算するステップにおいて出力された信号を加算するステップと、前記加算するステップにおいて出力されたフィルタ出力信号に対して、前記順次乗算するステップにおいて用いられた前記フィルタ係数に対応する係数を含む局部発振信号を乗算し、前記所定数に基づいて複数の乗算結果を積和演算するステップとを備えることを要旨とする。
【発明の効果】
【００１４】
本発明の特徴によれば、複数のキャリアによって構成されるマルチキャリア信号が用いられる場合において、回路規模を縮小した通信装置及び信号処理方法を提供することができる。
【発明を実施するための最良の形態】
【００１５】
次に、本発明の実施形態について説明する。なお、以下の図面の記載において、同一または類似の部分には、同一または類似の符号を付している。但し、図面は模式的なものであり、各寸法の比率などは現実のものとは異なることに留意すべきである。
【００１６】
したがって、具体的な寸法などは以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１７】
（１）第１実施形態
まず、本発明の第１実施形態について説明する。具体的には、（１．１）通信装置の概略ブロック構成、（１．２）フィルタ部１００の構成、（１．３）積和演算ＤＦＴ部２００の構成、及び（１．４）通信装置の動作について説明する。
【００１８】
（１．１）通信装置の概略ブロック構成
図１は、本実施形態に係る受信装置１０の概略ブロック構成図である。図１に示すように、受信装置１０は、フィルタ部１００及び積和演算ＤＦＴ部２００を備える。なお、受信装置１０は、受信装置１０としての機能を実現する上で必須な、図示しない或いは説明を省略したブロック（電源部など）を備えることに留意されたい。
【００１９】
受信装置１０は、複数のキャリアｋ（図１において不図示、図５（ａ）参照）によって構成される無線信号、具体的には、マルチキャリア信号ｘ（ｎ）を受信する。
【００２０】
フィルタ部１００は、ポリフェーズ分解を用いたポリフェーズフィルタである。フィルタ部１００には、マルチキャリア信号ｘ（ｎ）が入力される。
【００２１】
積和演算ＤＦＴ部２００は、フィルタ部１００に接続される。積和演算ＤＦＴ部２００には、フィルタ部１００から出力されたフィルタ出力信号ＳＦ（図１において不図示、図３参照）が入力される。積和演算ＤＦＴ部２００は、フィルタ出力信号ＳＦを用いて積和演算を実行することによって、マルチキャリア信号ｘ（ｎ）に含まれる複数のキャリア１〜Lのうち、所望のキャリアｋ（周波数チャネル）に対応する信号ｙ（ｎＭ，ｋ）を出力する。
【００２２】
（１．２）フィルタ部１００の構成
図２は、フィルタ部１００の回路構成図である。図２に示すように、フィルタ部１００は、レジスタ１１０１〜レジスタ１１０Y−１、レジスタ１２０１〜レジスタ１２０Y、乗算部１３０１〜乗算部１３０Y、及び加算部１４０を有する。
【００２３】
レジスタ１１０１（〜レジスタ１１０Y−１）は、マルチキャリア信号ｘ（ｎ）を格納する。レジスタ１１０１（〜レジスタ１１０Y−１）はＭ個毎にタップを引き出し、乗算部１３０１（〜乗算部１３０Y）に接続されている。
【００２４】
レジスタ１２０１（〜レジスタ１２０Y）は、タップ１０１１〜タップ１０１Ｙに対して設定されるフィルタ係数を保有する。なお、タップ１０１１（〜タップ１０１Ｙ）は、レジスタ１２０１（〜レジスタ１２０Y）と乗算部１３０１（〜乗算部１３０Y）とで構成される。
【００２５】
乗算部１３０１（〜乗算部１３０Y）は、マルチキャリア信号ｘ（ｎ）に対して、レジスタ１２０１（〜レジスタ１２０Y）が保有するフィルタ係数を乗算する。
【００２６】
具体的には、乗算部１３０１（〜乗算部１３０Y）は、順次入力されたマルチキャリア信号ｘ（ｎ）に対して、１〜M（所定数）のフィルタ係数を乗算する。より具体的には、乗算部１３０１（〜乗算部１３０Y）は、１〜Ｍ（所定数）のフィルタ係数を、入力クロック毎（所定の間隔）で切り替えながら順次乗算する。
【００２７】
さらに、乗算部１３０１（〜乗算部１３０Y）は、当該フィルタ係数を所定の周期で循環させる。具体的には、乗算部１３０１（〜乗算部１３０Y）は、１〜Ｍまでのフィルタ係数を入力クロック毎に切り替え、Ｍクロックの周期で当該フィルタ係数を循環させる。
【００２８】
加算部１４０は、乗算部１３０１〜乗算部１３０Yから出力された信号を加算する。加算部１４０は、乗算部１３０１〜乗算部１３０Yから出力された信号の加算結果をフィルタ出力信号ＳＦとして積和演算ＤＦＴ部２００に出力する。
【００２９】
フィルタ部１００は、上述したように、結果としてポリフェーズフィルタを構成する。このため、アグリゲートされるキャリア（周波数チャネル）数に応じた従来のデジタルダウンコンバータ（DDC）のフィルタのタップ数をＰとした場合、フィルタ部１００のタップ数はＰ／Mとなる。但し、フィルタ部１００（ポリフェーズフィルタ）の動作クロックは、入力サンプリングレートと同一となる。
【００３０】
（１．３）積和演算ＤＦＴ部２００の構成
図３は、積和演算ＤＦＴ部２００の回路構成図である。図３に示すように、積和演算ＤＦＴ部２００は、乗算器２１０１〜乗算器２１０Ｌ、積算部２２０１〜積算部２２０Ｌ、及びデシメーション部２４０１〜デシメーション部２４０Ｌを有する。積和演算ＤＦＴ部２００は、所定数のチャネル（１〜Ｌ）を並列にM回積和演算することによって離散的フーリエ変換（ＤＦＴ）を実現する。つまり、積和演算ＤＦＴ部２００の処理は、出力対象のキャリア毎に並行して実行され、積和演算ＤＦＴ部２００は、出力キャリア数分の回路を保有する。
【００３１】
乗算器２１０１（〜乗算器２１０Ｌ）は、加算部１４０から出力されたフィルタ出力信号ＳＦに対して局部発振信号を乗算する。局部発振信号は、乗算部１３０１（〜乗算部１３０Y）において用いられたフィルタ係数に対応する係数ｒを含む。
【００３２】
また、乗算器２１０１（〜乗算器２１０Ｌ）は、処理対象とするキャリアｋに応じて設定される。具体的には、乗算器２１０１（〜乗算器２１０Ｌ）には、係数ｒを含む局部発振信号が入力される。
【００３３】
積算部２２０１（〜積算部２２０Ｌ）は、乗算器２１０１（〜乗算器２１０Ｌ）から出力された信号を順次積算する。具体的には、積算部２２０１（〜積算部２２０Ｌ）は、乗算器２１０１（〜乗算器２１０Ｌ）から出力されたＭ個の信号を積算する。すなわち、積算部２２０１（〜積算部２２０Ｌ）は、タップ１０１１（〜タップ１０１Ｙ）に対応するＭ個（所定数）に基づいて、複数の乗算結果を積和演算する。本実施形態では、乗算器２１０１（〜乗算器２１０Ｌ）と積算部２２０１（〜積算部２２０Ｌ）とによって、積和演算部が構成される。
【００３４】
デシメーション部２４０１（〜デシメーション部２４０Ｌ）は、積算部２２０１（〜積算部２２０Ｌ）によるＭ個の信号の積算結果を信号ｙ（ｎＭ，１）（〜信号ｙ（ｎＭ，Ｌ））として出力する。具体的には、デシメーション部２４０１（〜デシメーション部２４０Ｌ）は、積算部２２０１（〜積算部２２０Ｌ）による積算結果の信号をＭクロック毎に１回出力する。
【００３５】
（１．４）通信装置の動作
図４は、受信装置１０の動作フロー図である。図４に示すように、ステップＳ１０において、受信装置１０には、マルチキャリア信号ｘ（ｎ）が入力される。具体的には、レジスタ１１０１〜レジスタ１１０Y−１にマルチキャリア信号ｘ（ｎ）が入力される。図５（ａ）は、受信装置１０に入力されるマルチキャリア信号ｘ（ｎ）のイメージ例を示す。
【００３６】
ステップＳ２０において、受信装置１０は、レジスタ１２０１〜レジスタ１２０Yを用いて、入力クロック毎にＭ個のポリフェーズフィルタ（フィルタ部１００）のタップ１０１１（〜タップ１０１Ｙ）のフィルタ係数を切り替える。フィルタ係数は、ポリフェーズフィルタ構成で設定された係数が用いられる。
【００３７】
ステップＳ３０において、受信装置１０は、クロック毎に各タップ１０１１（〜タップ１０１Ｙ）のフィルタ係数を乗算部１３０１〜乗算部１３０Yに入力する。
【００３８】
ステップＳ４０において、受信装置１０は、順次入力されたマルチキャリア信号ｘ（ｎ）に対して、フィルタ係数を乗算する。具体的には、乗算部１３０１〜乗算部１３０Yは、レジスタ１１０１〜レジスタ１１０Y−１に格納されたマルチキャリア信号ｘ（ｎ）に対して、レジスタ１２０１〜レジスタ１２０Yから出力されたフィルタ係数を乗算する。すなわち、受信装置１０は、順次入力されたマルチキャリア信号ｘ（ｎ）に対して、１〜Ｍ（所定数）のフィルタ係数を、入力クロック毎（所定の間隔）で切り替えながら順次乗算する。
【００３９】
ステップＳ５０において、受信装置１０の加算部１４０は、乗算部１３０１〜乗算部１３０Yから出力された信号を加算する。
【００４０】
ステップＳ６０において、受信装置１０の加算部１４０は、乗算部１３０１〜乗算部１３０Yから出力された信号の加算結果をフィルタ出力信号ＳＦとして積和演算ＤＦＴ部２００に出力する。
【００４１】
ステップＳ７０において、加算部１４０から出力されたフィルタ出力信号ＳＦは、積和演算ＤＦＴ部２００に入力される。具体的には、積和演算ＤＦＴ部２００の乗算器２１０１〜乗算器２１０Ｌに入力される。
【００４２】
ステップＳ８０において、受信装置１０は、フィルタ出力信号ＳＦに対して局部発振信号を乗算する。具体的には、乗算器２１０１〜乗算器２１０Ｌは、（１式）で示される局部発振信号をフィルタ出力信号ＳＦに対して乗算する。
【００４３】
【数１】
2009171255.tif 000003
【００４４】
局部発振信号に含まれるｒの値は、クロック毎に０，１，２．．．と切り替えられ、M−１まで到達すると、０に戻る。Ｍは、タップ１０１１（〜タップ１０１Ｙ）を構成するレジスタ１２０１（〜レジスタ１２０Y）のフィルタ係数の数（ポリフェーズ分解する数）である。
【００４５】
ステップＳ９０において、受信装置１０は、フィルタ出力信号ＳＦと局部発振信号との乗算結果を順次積算する。具体的には、積算部２２０１〜積算部２２０Ｌは、乗算器２１０１〜乗算器２１０Ｌから出力されたＭ個の信号を積算する。すなわち、積算部２２０１〜積算部２２０Ｌは、タップ１０１１（〜タップ１０１Ｙ）に対応するＭ個に基づいて、乗算結果を積和演算する。
【００４６】
ステップＳ１００において、受信装置１０は、積算部２２０１〜積算部２２０Ｌによる積算結果を信号ｙ（ｎＭ，１）（〜信号ｙ（ｎＭ，Ｌ））として出力する。具体的には、受信装置１０は、デシメーション部２４０１〜デシメーション部２４０ＬをMクロック毎にONにすることによって、信号ｙ（ｎＭ，１）（〜信号ｙ（ｎＭ，Ｌ））を出力する。
【００４７】
図５（ｂ１）及び（ｂ２）は、受信装置１０から出力される信号のイメージ例を示す。図５（ｂ１）は、５番目のキャリアｋ（ｋ＝５）に対応する出力信号を示す。図５（ｂ２）は、６番目のキャリアｋ（ｋ＝６）に対応する出力信号を示す。
【００４８】
ステップＳ１１０において、受信装置１０は、積算部２２０１〜積算部２２０Ｌに含まれるレジスタをリセットする。当該リセットが実行されることによって、積算部２２０１〜積算部２２０Ｌは、次のクロックから、次の周期の積算を開始する。
【００４９】
（２）第２実施形態
次に、本発明の第２実施形態について説明する。本実施形態に係る通信装置は、フィルタ部１００の前段及び後段にバッファが設けられる。ポリフェーズフィルタによって構成されるフィルタ部１００の場合、入力サンプリングレートと出力サンプリングレートとの比率は１／Ｍに拘束される。しかしながら、無線通信方式の仕様によっては、出力サンプリングレートを入力サンプリングレートの分数倍にしたいという要求がある。そこで、当該バッファを設けることによって、出力サンプリングレートを入力サンプリングレートの分数倍とする。
【００５０】
以下、上述した第１実施形態と異なる部分について主に説明し、第１実施形態と同様の部分については、適宜説明を省略する。
【００５１】
図６は、本実施形態に係る受信装置１０Ａの概略ブロック構成図である。図６に示すように、受信装置１０Ａは、サーキュラバッファ２０及びサーキュラバッファ３０を備える。
【００５２】
サーキュラバッファ２０は、フィルタ部１００の前段に設けられる。具体的には、サーキュラバッファ２０は、フィルタ部１００のレジスタ１１０１〜レジスタ１１０Y−１、レジスタ１２０１〜レジスタ１２０Y、及び乗算部１３０１〜乗算部１３０Yの前段に設けられる。本実施形態において、サーキュラバッファ２０は、第１バッファを構成する。
【００５３】
サーキュラバッファ３０は、フィルタ部１００の後段に設けられる。具体的には、サーキュラバッファ３０は、フィルタ部１００の加算部１４０の後段であって、積和演算ＤＦＴ部２００の前段に設けられる。本実施形態において、サーキュラバッファ３０は、第２バッファを構成する。
【００５４】
サーキュラバッファ２０は、マルチキャリア信号ｘ（ｎ）の出力サンプリングレートを変更する。図７は、サーキュラバッファ２０の動作概念を示す。サーキュラバッファ２０は、入力信号N個に対して出力信号M個を出力する。N個の入力信号が入力されたことによって、サーキュラバッファ２０内のデータは、N個シフトする。当該シフト動作によって、出力信号数は入力信号数のＭ／Ｎ倍となる。図７は、Ｍ＝１６、Ｎ＝４の場合におけるサーキュラバッファ２０の動作概念を示す。
【００５５】
サーキュラバッファ３０は、フィルタ部１００から出力されたフィルタ出力信号の巡回シフトを所定回数実行する。図８は、サーキュラバッファ３０の動作概念を示す。サーキュラバッファ３０は、サーキュラバッファ２０による信号のシフトと、積和演算ＤＦＴ部２００におけるDFTマトリクスの初期位相を合わせるために用いられる。サーキュラバッファ２０によってデータをN個シフトさせた場合、DFTマトリクスの初期位相もN個シフトさせる必要がある。当該シフトと等価な動作をさせるため、サーキュラバッファ３０は、ポリフェーズフィルタのM個の出力信号に対して、N個の巡回シフトを施す。図８は、図７と同様に、Ｍ＝１６、Ｎ＝４の場合におけるサーキュラバッファ３０の動作概念を示す。
【００５６】
図９（ａ）及び（ｂ）は、受信装置１０Ａから出力される信号のイメージ例を示す。図９（ａ）は、５番目のキャリアｋ（ｋ＝５）に対応する出力信号を示す。図５（ｂ）は、６番目のキャリアｋ（ｋ＝６）に対応する出力信号を示す。図９（ａ）及び（ｂ）に示すように、出力信号は、キャリアｋの周波数間隔Ｗ１とは、異なる帯域幅Ｗ２を有する。一方、図５（ｂ１）及び（ｂ２）に示した出力信号は、キャリアｋの周波数間隔と同一の帯域幅を有する。
【００５７】
（３）作用・効果
受信装置１０（及び受信装置１０Ａ）によれば、マルチキャリア信号ｘ（ｎ）に対して、所定数（１〜Ｍ）のフィルタ係数が、所定の間隔（入力クロック毎）で切り替えながら順次乗算されるとともに、当該フィルタ係数が所定の周期で循環する機能を有するフィルタ部１００が提供される。また、フィルタ出力信号ＳＦに対して、乗算部１３０１〜乗算部１３０Yにおいて用いられたフィルタ係数に対応する係数ｒを含む局部発振信号が乗算され、当該所定数に基づいて乗算結果を積和演算される。
【００５８】
このため、処理対象のキャリアｋに対応する回路のみを動作させることができる。つまり、受信した複数のキャリアを含むマルチキャリア信号ｘ（ｎ）の中から、任意の必要なキャリアｋのみを出力させることができ、キャリアｋの用途に応じて最適な回路構成を実現できる。このような特徴によれば、マルチキャリアアグリゲーションが用いられる無線通信システムにおいて、使用する周波数チャネルやキャリア数を、無線回線の状況に応じて適応的に変更する要求がある場合に、必要な回路のみ動作させることができる。すなわち、受信装置１０（及び受信装置１０Ａ）によれば、不要な回路の消費電力を削減できる。
【００５９】
また、受信装置１０の回路規模を最適化できる。具体的には、アグリゲートされるキャリア（周波数チャネル）数に応じた従来のデジタルダウンコンバータ（DDC）のフィルタと比較して、必要な乗算器の数を大幅に削減できる。具体的には、フィルタ部１００によるDDCの所要乗算器数は、Ｐ／Ｍとなるため、乗算器数を大幅に削減できる。
【００６０】
すなわち、受信装置１０（及び受信装置１０Ａ）によれば、複数のキャリアｋによって構成されるマルチキャリア信号ｘ（ｎ）が用いられる場合において、回路規模を縮小することができる。
【００６１】
また、乗算器２１０１〜乗算器２１０Ｌは、処理対象とするキャリアｋに応じて設定される。具体的には、乗算器２１０１（〜乗算器２１０Ｌ）には、係数ｒを含む局部発振信号が入力される。このため、処理対象とするキャリアｋに応じた回路のみ動作させることができる。
【００６２】
上述した第２実施形態によれば、サーキュラバッファ２０及びサーキュラバッファ３０が備えられる。このため、出力サンプリングレートを入力サンプリングレートの分数倍とすることができる。
【００６３】
（４）その他の実施形態
上述したように、本発明の一実施形態を通じて本発明の内容を開示したが、この開示の一部をなす論述及び図面は、本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態が明らかとなろう。
【００６４】
例えば、本発明は通信装置ではなく、マルチキャリア信号ｘ（ｎ）を送信する送信装置にも適用することができる。図１０は、本発明を適用した送信装置１１の概略ブロック構成図である。図１０に示すように、送信装置１１は、フィルタ部１００Ａ及び積和演算ＩＤＦＴ部３００を備える。フィルタ部１００Ａは、上述したフィルタ部１００と同様の回路構成を有する。また、積和演算ＩＤＦＴ部３００は、複数の積算・乗算部３１０、及び加算部３２０によって構成される。
【００６５】
このように、本発明は、ここでは記載していない様々な実施の形態などを含むことは勿論である。したがって、本発明の技術的範囲は、上述の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【００６６】
【図１】本発明の第１実施形態に係る受信装置１０の概略ブロック構成図である。
【図２】本発明の第１実施形態に係るフィルタ部１００の回路構成図である。
【図３】本発明の第１実施形態に係る積和演算ＤＦＴ部２００の回路構成図である。
【図４】本発明の第１実施形態に係る受信装置１０の動作フロー図である。
【図５】本発明の第１実施形態に係る受信装置１０に入力されるマルチキャリア信号ｘ（ｎ）及び受信装置１０から出力される信号のイメージ例を示す図である。
【図６】本発明の第２実施形態に係る受信装置１０Ａの概略ブロック構成図である。
【図７】本発明の第２実施形態に係るサーキュラバッファ２０の動作概念を示す図である。
【図８】本発明の第２実施形態に係るサーキュラバッファ３０の動作概念を示す図である。
【図９】本発明の第２実施形態に係る受信装置１０Ａから出力される信号のイメージ例を示す図である。
【図１０】本発明のその他の実施形態に係る送信装置１１の概略ブロック構成図である。
【符号の説明】
【００６７】
１０，１０Ａ…受信装置、１１…送信装置、２０，３０…サーキュラバッファ、１００，１００Ａ…フィルタ部、１０１１〜１１０Y…タップ、１１０１〜１１０Ｙ−１…レジスタ、１２０１〜１２０Ｙ…レジスタ、１３０１〜１３０Ｙ…乗算部、１４０…加算部、２００…積和演算ＤＦＴ部、２１０１〜２１０Ｌ…乗算器、２２０１〜２２０Ｌ…積算部、２４０１〜２４０Ｌ…デシメーション部、３００…積和演算ＩＤＦＴ部、３１０…積算・乗算部、３２０…加算部、ｋ…キャリア、ｘ（ｎ）…マルチキャリア信号、ＳＦ…フィルタ出力信号、Ｗ１…周波数間隔、Ｗ２…帯域幅
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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