(57)【要約】【課題】  化学機械研磨を行うことなく、比較的低コストでフルシリサイドゲート電極を形成することができる半導体装置の製造方法を提供する。【解決手段】  半導体基板の表面上に第１の膜(27)及び第２の膜(28)を形成する。第２の膜をパターニングすることにより、内部に開口(41c)または凹部(41d)が配置された第１のパターン(41a)と、一方向に長い第２のパターン(31a)とを形成する。第１及び第２のパターンを覆い、それらのパターンの上面上の部分の膜厚が、半導体基板の表面上の部分の膜厚よりも薄くなるように、半導体基板の上に塗布法により、第３の膜(51)を形成する。第３の膜をエッチバックすることにより、第１及び第２のパターンの上面を露出させる。全面に第４の膜(55)を形成する。第１及び第２のパターンと、第４の膜とを反応させることにより、第１及び第２のパターンを、その底面まで、金属シリサイド化物にする。【選択図】  図１
2009099639.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上に、シリコンを含むゲート電極を形成する工程と、
前記ゲート絶縁膜及びゲート電極の側方の前記半導体基板に、不純物を導入する工程と、
前記ゲート電極、及び前記不純物が導入された領域を覆い、前記ゲート電極上の膜厚より、前記不純物が導入された領域上の膜厚の方が厚くなるように、絶縁材料を塗布する工程と、
前記ゲート電極の一部が露出するように、前記絶縁材料をエッチバックする工程と、
前記ゲート電極の露出した領域上に、シリコンとシリサイド化物を形成する金属材料を含む材料層を形成する工程と、
前記金属材料と、前記ゲート電極に含まれるシリコンとを反応させ、該ゲート電極をフルシリサイドゲート電極にする工程と
を有する半導体装置の製造方法。
【請求項２】
（ａ）半導体基板の表面上に絶縁材料からなる第１の膜を形成する工程と、
（ｂ）前記第１の膜の上に、シリコンを含む第２の膜を形成する工程と、
（ｃ）前記第２の膜をパターニングすることにより、内部に開口または凹部が配置された第１のパターンと、一方向に長い第２のパターンとを形成する工程と、
（ｄ）前記第１のパターン及び第２のパターンを覆い、該第１のパターン及び第２のパターンの上面の上の部分の膜厚が、該半導体基板の表面の上の部分の膜厚よりも薄くなるように、前記半導体基板の上に塗布法により、絶縁材料からなる第３の膜を形成する工程と、
（ｅ）前記第３の膜をエッチバックすることにより、前記第１のパターン及び第２のパターンの上面を露出させ、かつ半導体基板の表面上には、該第３の膜の一部を残す工程と、
（ｆ）前記第１のパターン及び第２のパターンの露出した上面の上、及び前記第３の膜の上に、シリコンとシリサイド化物を形成する金属材料からなる第４の膜を形成する工程と、
（ｇ）前記第１のパターン及び第２のパターンと、前記第４の膜とを反応させることにより、該第１のパターン及び第２のパターンを、その底面まで、金属シリサイド化物にする工程と、
（ｈ）前記工程（ｇ）で未反応により残った前記第４の膜を除去する工程と
を有する半導体装置の製造方法。
【請求項３】
（ａ）半導体基板の表面上に絶縁材料からなる第１の膜を形成する工程と、
（ｂ）前記絶縁膜の上に、シリコンを含む第２の膜を形成する工程と、
（ｃ）前記第２の膜をパターニングすることにより、複数の帯状パターンを接続した平面形状の第１のパターンと、一方向に長い第２のパターンとを形成する工程と、
（ｄ）前記第１のパターン及び第２のパターンを覆い、該第１のパターン及び第２のパターンの上面の上の部分の膜厚が、該半導体基板の表面の上の部分の膜厚よりも薄くなるように、前記半導体基板の上に塗布法により、絶縁材料からなる第３の膜を形成する工程と、
（ｅ）前記第３の膜をエッチバックすることにより、前記第１のパターン及び第２のパターンの上面を露出させ、かつ半導体基板の表面上には、該第３の膜の一部を残す工程と、
（ｆ）前記第１のパターン及び第２のパターンの露出した上面の上、及び前記第３の膜の上に、シリコンとシリサイド化物を形成する金属材料からなる第４の膜を形成する工程と、
（ｇ）前記第１のパターン及び第２のパターンと、前記第４の膜とを反応させることにより、該第１のパターン及び第２のパターンを、その底面まで、金属シリサイド化物にする工程と、
（ｈ）前記工程（ｇ）で未反応により残った前記第４の膜を除去する工程と
を有する半導体装置の製造方法。
【請求項４】
前記工程（ｃ）の後、前記工程（ｄ）の前に、前記第２のパターンの両側の、前記半導体基板の表層部に、ソース及びドレインのエクステンション部を形成するための不純物を注入するとともに、前記第１のパターンに隣接する前記半導体基板の表層部にも、不純物を注入する工程を含み、
前記工程（ｅ）の後、さらに、前記第２のパターン及びその側面上に残っている前記第３の膜をマスクとし、前記半導体基板の表面上に残っている第３の膜を貫通させて、該半導体基板の表層部に、ソース及びドレインを形成するための不純物を注入するとともに、前記第１のパターン及びその側面上に残っている第３の膜をマスクとし、前記半導体基板の表面上に残っている第３の膜を貫通させて、該半導体基板の表層部に不純物を注入する工程を含む請求項２または３に記載の半導体装置の製造方法。
【請求項５】
半導体基板の表層部に形成され、導電性が付与された第１のウェル及び第２のウェルと、
前記第１のウェルの少なくとも一部の表面上に形成された第１の絶縁膜と、
前記第１の絶縁膜の上に形成され、該第１の絶縁膜に接する部分が金属シリサイド化物からなり、外周線よりも内側に開口が設けられている第１のパターンと、
前記第２のウェル内に形成され、ソース、ドレイン、ゲート絶縁膜、及びゲート電極を含むトランジスタと、
前記第１のパターンの側面、前記ゲート電極の側面、及び前記半導体基板の表面を覆い、該第１のパターン及びゲート電極の上面の上には配置されていない絶縁材料からなるシリサイド化阻害膜と
を有する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に基板上に配置したシリコンを含むパターンを、その底面まで金属シリサイド化物にする半導体装置の製造方法及びその半導体装置に関する。
【背景技術】
【０００２】
ＭＯＳトランジスタのゲート電極に多結晶シリコンを用いると、ゲート電極とゲート絶縁膜との界面に空乏層が発生し易くなる。空乏層が発生すると、ゲート絶縁膜の実効膜厚が増加してしまい、ＭＯＳトランジスタの動作速度等の電気的特性が低下する。ゲート電極の空乏化を抑制するために、ゲート電極を、ゲート絶縁膜との界面まで金属シリサイド化物にする方法が提案されている。一般に、ゲート絶縁膜との界面まで金属シリサイド化物にしたゲート電極は、「フルシリサイドゲート電極」と呼ばれる。
【０００３】
下記の特許文献１及び２に、フルシリサイドゲート電極を採用した半導体装置が開示されている。以下、特許文献１及び２に開示されたフルシリサイドゲート電極の形成方法について説明する。
【０００４】
多結晶シリコンからなるゲート電極を形成した後、基板上に絶縁膜を堆積させて、基板表面及びゲート電極を被覆する。この絶縁膜に化学機械研磨（ＣＭＰ）を施し、ゲート電極の上面を露出させる。このとき、基板表面は絶縁膜で被覆されたままである。基板全面に、シリコンとシリサイド反応する金属からなる膜を堆積させて、熱処理を行うことにより、ゲート電極を、その底面まで金属シリサイド化物にする。基板表面は絶縁膜で覆われているため、基板の表面ではシリサイド反応が生じない。
【０００５】
【特許文献１】特開２００６−２９４８００号公報
【特許文献２】特開２００７−８１２４９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、化学機械研磨を行うことなく、比較的低コストでフルシリサイドゲート電極を形成することができる半導体装置の製造方法を提供することである。本発明の他の目的は、この方法で製造される半導体装置を提供することである。
【課題を解決するための手段】
【０００７】
この半導体装置の製造方法は、
半導体基板の上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上に、シリコンを含むゲート電極を形成する工程と、
前記ゲート絶縁膜及びゲート電極の側方の前記半導体基板に、不純物を導入する工程と、
前記ゲート電極、及び前記不純物が導入された領域を覆い、前記ゲート電極上の膜厚より、前記不純物が導入された領域上の膜厚の方が厚くなるように、絶縁材料を塗布する工程と、
前記ゲート電極の一部が露出するように、前記絶縁材料をエッチバックする工程と、
前記ゲート電極の露出した領域上に、シリコンとシリサイド化物を形成する金属材料を含む材料層を形成する工程と、
前記金属材料と、前記ゲート電極に含まれるシリコンとを反応させ、該ゲート電極をフルシリサイドゲート電極にする工程と
を有する。
【０００８】
また、他の半導体装置の製造方法は、
（ａ）半導体基板の表面上に絶縁材料からなる第１の膜を形成する工程と、
（ｂ）前記第１の膜の上に、シリコンを含む第２の膜を形成する工程と、
（ｃ）前記第２の膜をパターニングすることにより、外周線よりも内側に開口または凹部が配置された第１のパターンと、一方向に長い第２のパターンとを形成する工程と、
（ｄ）前記第１のパターン及び第２のパターンを覆い、該第１のパターン及び第２のパターンの上面の上の部分の膜厚が、該半導体基板の表面の上の部分の膜厚よりも薄くなるように、前記半導体基板の上にスピンオングラス法により、絶縁材料からなる第３の膜を形成する工程と、
（ｅ）前記第３の膜をエッチバックすることにより、前記第１のパターン及び第２のパターンの上面を露出させ、かつ半導体基板の表面上には、該第３の膜の一部を残す工程と、
（ｆ）前記第１のパターン及び第２のパターンの露出した上面の上、及び前記第３の膜の上に、シリコンとシリサイド化物を形成する金属材料からなる第４の膜を形成する工程と、
（ｇ）前記第１のパターン及び第２のパターンと、前記第４の膜とを反応させることにより、該第１のパターン及び第２のパターンを、その底面まで、金属シリサイド化物にする工程と、
（ｈ）前記工程（ｇ）で未反応により残った前記第４の膜を除去する工程と
を有する。
【０００９】
第１のパターンを、複数の帯状パターンを接続した平面形状としてもよい。
【００１０】
この半導体装置は、
半導体基板の表層部に形成され、導電性が付与された第１のウェル及び第２のウェルと、
前記第１のウェルの少なくとも一部の表面上に形成された第１の絶縁膜と、
前記第１の絶縁膜の上に形成され、該第１の絶縁膜に接する部分が金属シリサイド化物からなり、外周線よりも内側に開口が設けられている第１のパターンと、
前記第２のウェル内に形成され、ソース、ドレイン、ゲート絶縁膜、及びゲート電極を含むトランジスタと、
前記第１のパターンの側面、前記ゲート電極の側面、及び前記半導体基板の表面を覆い、該第１のパターン及びゲート電極の上面の上には配置されていない絶縁材料からなるシリサイド化阻害膜と
を有する。
【００１１】
第１のパターンを、複数の帯状パターンが接続された平面形状とし、該帯状パターンの各々の幅が、前記ゲート電極のゲート長の１倍〜２倍の範囲内になるようにしてもよい。
【発明の効果】
【００１２】
塗布された絶縁材料をエッチバックするため、ＣＭＰを用いることなく、ゲート電極の一部を露出させ、かつ不純物が導入された領域を絶縁材料で覆った状態にすることができる。
【００１３】
第１のパターンを上記構成とすることにより、第１のパターンの上面上の第３の膜を、第２のパターンの上面上の第３の膜の厚さに近づけることができる。このため、第３の膜のエッチバック時に、第１のパターンの上面と、第２のパターンの上面と、共に露出させることができる。これにより、第１のパターンを、金属シリサイド化物にすることが可能になる。第３の膜をエッチバックすることにより第１のパターンの上面を露出させるため、ＣＭＰを用いる必要が無い。
【発明を実施するための最良の形態】
【００１４】
図１に、第１の実施例による半導体装置の平面図を示す。半導体基板の表面に、第１の活性領域２３及び第２の活性領域２２が画定されている。一方向に長いゲート電極（第２のパターン）３１ａが第２の活性領域２２と交差するように配置されている。ゲート電極３１ａの一方の端部に、上層配線と接続するためのパッド３１ｂが連続している。第１のパターン４１ａが、第１の活性領域２３と部分的に重なるように配置されている。第１の活性領域２３の外側に配置されたパッド４１ｂが、第１のパターン４１ａに連続している。
【００１５】
第１のパターン４１ａの内部（外周線よりも内側の領域）に複数の開口４１ｃが配置されている。例えば、第１のパターン４１ａの外周線で囲まれた領域は長方形であり、複数の開口４１ｃは、第１のパターン４１ａの長手方向に１列に配列している。開口４１ｃの各々は、第１のパターン４１ａの長手方向と直交する方向に長い長方形である。すなわち、第１のパターン４１ａの平面形状は、はしご状である。第１のパターン４１ａの外周線で囲まれた長方形の幅（短辺の長さ）は、ゲート電極３１ａの幅（ゲート長に相当）よりも広い。
【００１６】
次に、図２Ａ〜図９Ｃを参照して、第１の実施例による半導体装置の製造方法について説明する。図２Ａ、図３Ａ、図４Ａ、・・・図８Ａは、図１の一点鎖線２Ａ−２Ａにおける断面図に対応し、図２Ｂ、図３Ｂ、図４Ｂ、・・・図８Ｂは、図１の一点鎖線２Ｂ−２Ｂにおける断面図に対応し、図２Ｃ、図３Ｃ、図４Ｃ、・・・図８Ｃは、図１の一点鎖線２Ｃ−２Ｃにおける断面に対応する。
【００１７】
図２Ａ〜図２Ｃに示すように、シリコンからなる半導体基板２０の表層部に、シャロートレンチアイソレーション（ＳＴＩ）等により素子分離絶縁膜２１を形成する。素子分離絶縁膜２１により、第１の活性領域２３及び第２の活性領域２２が画定される。第１の活性領域２３の表層部に、ｎ型ウェル２６を形成し、第２の活性領域２２の表層部に、ｐ型ウェル２５を形成する。また、必要に応じて、第２の活性領域２２の表層部に、ＭＯＳトランジスタの閾値制御のためのチャネル注入を行う。
【００１８】
第１の活性領域２３及び第２の活性領域２２の表層部を熱酸化することにより、酸化シリコンからなる第１の膜２７を形成する。なお、第１の膜２７は、酸化シリコン以外の絶縁材料、例えば酸窒化シリコン等で形成してもよい。
【００１９】
第１の膜２７及び素子分離絶縁膜２１の上に、多結晶シリコンからなる第２の膜２８を、化学気層成長（ＣＶＤ）等により堆積させる。第２の膜２８の厚さは、例えば２００ｎｍとする。なお、第２の膜２８は、多結晶シリコンに代えて、アモルファスシリコンで形成してもよいし、主成分としてシリコンを含むその他の半導体材料で形成してもよい。
【００２０】
図３Ａ〜図３Ｃに示すように、第２の膜２８及び第１の膜２７をパターニングすることにより、ゲート電極３１ａ及び第１のパターン４１ａを形成する。なお、図１に示したパッド３１ｂ及び４１ｂも同時に形成される。第２の膜２８のパターニング時に、第１のパターン４１ａの内側に開口４１ｃが形成される。ゲート電極３１ａの下に残った第１の膜２７がゲート絶縁膜３０として機能する。第１のパターン４１ａの下に残った第１の膜２７が、ＭＯＳダイオードの誘電体膜４０として機能する。なお、第２の膜２８のみをパターニングして、第１の膜２７を基板上に残してもよい。
【００２１】
ゲート電極３１ａのゲート長、すなわち、一方向に長い第２のパターン３１ａの幅は、例えば３０〜５０ｎｍである。
【００２２】
ゲート電極３１ａ及び第１のパターン４１ａをマスクとして、半導体基板２０の表層部に、ｎ型不純物を注入する。第１の活性領域２３の表層部に、ｎ型不純物拡散領域４２が形成され、第２の活性領域２２の表層部にソース及びドレインのエクステンション部３２が形成される。
【００２３】
図４Ａ〜図４Ｃに示すように、ゲート電極３１ａ及び第１のパターン４１ａの側面上に、それぞれ酸化シリコン等の絶縁材料からなるサイドウォールスペーサ３４及び４４を形成する。サイドウォールスペーサ３４及び４４は、ＣＶＤ等により酸化シリコン膜を形成した後、この酸化シリコン膜を異方性エッチングすることにより形成される。
【００２４】
ゲート電極３１ａ及びサイドウォールスペーサ３４をマスクとして、第２の活性領域２２の表層部に、ｎ型不純物を注入する。これにより、ソース及びドレイン３５が形成される。第１の活性領域２３の表層部にも、第１のパターン４１ａ及びサイドウォールスペーサ４４をマスクとしてｎ型不純物が注入され、ｎ型の不純物拡散領域４５が形成される。不純物拡散領域４５は、図３Ａ〜図３Ｃの工程で形成された不純物拡散領域４２よりも深くなる。
【００２５】
図５Ａ〜図５Ｃに示すように、酸化シリコンからなる保護膜５０をＣＶＤ等により堆積させる。保護膜５０は、ゲート電極３１ａ、サイドウォールスペーサ３４、及びソース及びドレイン３５の露出している表面を覆う。さらに、第１のパターン４１ａ、サイドウォールスペーサ４４、及び不純物拡散領域４５の露出している表面を覆う。
【００２６】
保護膜５０の上に、塗布法により、絶縁材料からなる第３の膜５１を形成する。第３の膜５１には、スピンオングラス（ＳＯＧ）用酸化シリコン、シロキサン、光硬化型樹脂等を用いることができる。第３の膜５１のうち、相対的に小さな領域であるゲート電極３１の上面上の部分が、相対的に広い平坦面上の部分よりも薄くなる。第１のパターン４１ａの平面形状は、はしご状になっており、第１のパターン４１ａを構成する帯状パターンの各々の幅は、第１のパターン４１ａの外形寸法に比べて狭い。帯状パターンの各々の幅を調整することにより、第１のパターン４１ａの上面上の第３の膜５１も、ゲート電極３１ａの上面上の第３の膜５１と同程度まで薄くすることができる。
【００２７】
第３の膜５１に、例えば東京応化工業株式会社製のＳＯＧ塗布液Ｔ２  Ｓｉ−４８０００−ＳＧを用いる場合、下記の条件で成膜することができる。
・第１ステップ  回転数５００ｒｐｍで０．５秒
・第２ステップ  回転数３０００ｒｐｍで１５秒
・第３ステップ  回転数１５０ｒｐｍで１秒
・プリベーク  ８０℃、１５０℃、及び２００℃の各温度で１分
・キュア  窒素雰囲気中において、４５０℃で３０分
上記条件で成膜を行うと、平坦面上における第３の膜５１の厚さが、約１１０ｎｍになる。
【００２８】
図６Ａ〜図６Ｃに示すように、ゲート電極３１ａ及び第１のパターン４１ａの上面が露出するまで、第３の膜５１及び保護膜５０をエッチバックする。半導体基板２０の平坦面上の第３の膜５１が、ゲート電極３１ａ及び第１のパターン４１ａの上面上の第３の膜５１よりも厚いため、平坦面上には、第３の膜５１が残る。すなわち、ソース及びドレイン３５、不純物拡散領域４５は、エッチバック後でも、保護膜５０及び第３の膜５１で覆われたままである。
【００２９】
図７Ａ〜図７Ｃに示すように、基板全面の上に、シリコンとシリサイド化物を形成する金属、例えばニッケル（Ｎｉ）からなる第４の膜５５をスパッタリングにより形成する。第４の膜５５の厚さは、例えば２０〜６０ｎｍとする。第４の膜５５の上に、窒化チタン（ＴｉＮ）からなる被覆膜５６をスパッタリングにより形成する。被覆膜５６の厚さは、例えば２０ｎｍとする。被覆膜５６を形成した後、シリサイド反応を生じさせるための熱処理を行う。この熱処理は、ゲート電極３１ａ及び第１のパターン４１ａの底面までシリサイド反応が進行する条件で行う。一例として、熱処理温度を３００〜５００℃とし、熱処理時間を１００〜１５０秒とする。
【００３０】
これにより、ゲート電極３１ａ及び第１のパターン４１ａが、その底面までニッケルシリサイドになる。基板上には、未反応の第４の膜５５、及び被覆膜５６が残る。未反応の第４の膜５５及び被覆膜５６を、過酸化水素水と硫酸により除去する。過酸化水素水の温度は６０〜７０℃とし、処理時間を１２０〜１８０秒とする。硫酸の温度は１００〜１１０℃とし、処理時間を１２０〜３００秒とする。
【００３１】
図８Ａ〜図８Ｃに、未反応の第４の膜５５及び被覆膜５６を除去した後の装置断面図を示す。ニッケルシリサイドからなるゲート電極３１ａ及び第１のパターン４１ａの上面が露出する。第２の活性領域２２内に、ソース及びドレイン３５、ゲート絶縁膜３０、及びゲート電極３１ａを含むＭＯＳトランジスタが形成される。第１の活性領域２３内には、ｎ型ウェル２６、誘電体膜４０、及び第１のパターン４１ａからなるＭＯＳダイオードが形成される。ＭＯＳダイオードは、電圧制御の発振回路等に、可変容量ダイオード（バラクタ）として用いられる。
【００３２】
ゲート電極３１ａが、その底面まで金属シリサイド化物で形成されているため、ゲート絶縁膜との界面近傍におけるゲート電極の空乏化が抑制される。同様に、ＭＯＳダイオードの一方の電極となる第１のパターン４１ａの空乏化が抑制される。
【００３３】
第１のパターン４１ａを、内部に開口４１ｃが配置された中抜きパターンではなく、外周線よりも内側の全域が平坦な上面で構成されたソリッドパターンにすると、第１のパターン４１ａの上面が、ゲート電極３１ａの上面に比べて著しく広い平坦な面になる。塗布法により第３の膜５１を形成すると、第１のパターン４１ａの広い上面上の第３の膜５１が、ゲート電極３１ａの上面上の第３の膜５１よりも厚くなってしまう。この場合、ゲート電極３１ａの上面が露出するまで第３の膜５１をエッチバックしても、第１のパターン４１ａの上面は露出しない。第１のパターン４１ａの上面が露出しないと、第１のパターン４１ａと、図７Ｂ及び図７Ｃに示した第４の膜５５との間でシリサイド反応が生じないため、第１のパターン４１ａがニッケルシリサイドにならない。
【００３４】
第１の実施例では、第１のパターン４１ａが、外周線よりも内側に開口４１ｃが設けられた中抜きパターンにされているため、第１のパターン４１ａの上面に、広い平坦な面が存在しない。これにより、第１のパターン４１ａの上面上の第３の膜５１が、エッチバックで除去しにくくなるほど厚くなってしまうことを防止することができる。
【００３５】
また、ＣＭＰによりゲート電極３１ａや第１のパターン４１ａの上面を露出させる方法に比べて、製造コストの低減を図ることが可能になる。
【００３６】
第１の実施例では、図４Ｂに示したように、サイドウォールスペーサ４４を形成した後の状態で、開口４１ｃの底面に半導体基板２０の表面が露出していた。開口４１ｃの幅を狭くすると、開口４１ｃの底面がサイドウォールスペーサ４４で完全に被覆され、半導体基板２０が露出しない場合もある。このような場合には、開口４１ｃの直下の基板表面に、図３Ｂに示した浅い不純物拡散領域４２のみが形成され、図４Ｂに示した深い不純物拡散領域４５は形成されない。この場合にも、第１の実施例の場合と同様の効果が得られる。ただし、開口４１ｃ内がサイドウォールスペーサ４４で完全に充填されてしまい、その上面がほとんど平坦になってしまうと、図５Ｂに示した第１のパターン４１ａの上面上の第３の膜５１を薄くする効果が得られなくなってしまう。このため、開口４１ｃの底面の全域がサイドウォールスペーサ４４で被覆されてしまう場合でも、サイドウォールスペーサ４４の上面に窪みが残るようにする必要がある。
【００３７】
図９に、第２の実施例による半導体装置の平面図を示す。第１の実施例では、図１に示したように、第１のパターン４１ａ内の開口４１ｃが、１列に配列されていたが、第２の実施例では、開口４１ｃが２列に配列されている。その他の構成は、第１の実施例による半導体装置と同様である。第２の実施例においても、第１の実施例と場合と同様の効果が得られる。
【００３８】
第１の実施例及び第２の実施例のいずれの場合でも、第１のパターン４１ａは、複数の帯状パターンを接続することにより構成される。図５Ａ〜図５Ｃに示した構成において、第１のパターン４１ａの上面上に形成される第３の膜５１の厚さを、ゲート電極３１ａの上面上に形成される第３の膜５１の厚さと同程度まで薄くするために、第１のパターン４１ａを構成している帯状パターンの各々の幅を、ゲート電極３１ａのゲート長（一方向に長い第２のパターン３１ａの幅）の１倍〜４倍の範囲内とすることが好ましい。
【００３９】
第１及び第２の実施例では、第１のパターン４１ａが、直線状の複数の帯状パターンで構成されている場合を示したが、帯状パターンは必ずしも直線状である必要はなく、曲線状であってもよい。
【００４０】
次に、図１０Ａ及び図１０Ｂを参照して、第３の実施例による半導体装置について説明する。
【００４１】
図１０Ａは、第３の実施例による半導体装置のＭＯＳダイオード部分の平面図を示し、図１０Ｂは、図１０Ａの一点鎖線１０Ｂ−１０Ｂにおける断面図を示す。
【００４２】
第１の実施例では、図１に示したように、第１のパターン４１ａの内部に開口４１ｃが配置されていた。第３の実施例では、開口４１ｃではなく、第１のパターン４１ａを厚さ方向に貫通しない凹部４１ｄが配置されている。このため、第２の活性領域２３の表面のうち、第１のパターン４１ａの外周線よりも内側の領域は、すべて第１のパターン４１ａで被覆される。凹部４１ｄの側面上には、サイドウォールスペーサ４４、保護膜５０、及び第３の膜５１が残っている。凹部４１ｄの底面の中央部分には、第１のパターン４１ａが露出している。
【００４３】
凹部４１ｄは、第１のパターン４１ａの外周線を画定するためのパターニングを行った後に、さらに別のフォトリソグラフィ工程を行うことにより形成することができる。
【００４４】
第３の実施例の場合でも、第１の実施例の場合と同様に、第１のパターン４１ａの最高部に位置する上面は、複数の帯状パターンが接続された平面形状となる。このため、塗布法により第３の膜５１を形成した時点で、第１のパターン４１ａの上面上の第３の膜５１が厚くなりすぎることを防止することが可能である。
【００４５】
第１のパターン４１ａを金属シリサイド化物にするとき、第１のパターン４１ａの露出した領域、すなわち最高部に位置する上面、及び凹部４１ｄの底面から、下方に向かってシリサイド反応が進行する。凹部４１ｄの側面上に残っているサイドウォーススペーサ４４、保護膜５０、及び第３の膜５１の直下の領域は、横方向にシリサイド反応が進行することにより、金属シリサイド化物になる。
【００４６】
第３の実施例では、第１のパターン４１ａの外周線を画定するためのフォトリソグラフィ工程の他に、凹部４１ｄを形成するためのフォトリソグラフィ工程を実施しなければならない。このため、第１の実施例に比べて工程数が増加してしまう。しかし、第１の実施例では、開口４１ｃが配置されていた領域は、ＭＯＳダイオードとして機能しないが、第３の実施例では、凹部４１ｄが配置される領域もＭＯＳダイオードとして機能する。このため、工程数の観点からは第１の実施例の方が有利であるが、素子の専有面積の観点では、第３の実施例の方が有利である。
【００４７】
図１１に、第４の実施例による半導体装置のＭＯＳダイオード部分の断面図を示す。第３の実施例では、第３の膜５１をエッチバックした時点で、凹部４１ｄの底面の中央部分に、第１のパターン４１ａが露出していたが、第４の実施例では、凹部４１ｄの底面の全域が、保護膜５０及び第３の膜５１で覆われている。
【００４８】
第４の実施例では、凹部４１ｄの底面に第１のパターン４１ａが露出していないため、凹部４１ｄの底面から下方にシリサイド反応が進まない。シリサイド反応は、まず、第１のパターン４１ａの最高部の上面から下方に進行し、その後横方向に進行する。シリサイド反応が横方向に進行することにより、凹部４１ｄの直下の第１のパターン４１ａが金属シリサイド化物になる。
【００４９】
第３及び第４の実施例において、凹部４１ｄが浅すぎると、塗布法により第３の膜５１を形成した時に、第１のパターン４１ａの上面上の第３の膜５１が厚くなりすぎることを防止する効果が得られなくなる。凹部４１ｄの深さは、第３の膜５１の平坦面上における厚さ以上にすることが好ましい。
【００５０】
図１２Ａに示すように、凹部４１ｄの各々の平面形状を長方形とし、２列に配列してもよい。図１２Ｂに示すように、５個の凹部４１ｄを、仮想的な長方形の４つの頂点の位置、及び中心に配置してもよい。また、凹部４１ｄの平面形状を長方形ではなく、その他の形状としてもよい。例えば、図１２Ｃに示すように、八角形としてもよいし、図１２Ｄに示すように、三角形としてもよい。
【００５１】
第１のパターン４１ａの外周線よりも内側に開口４１ｃを配置する第１及び第２の実施例の場合にも、開口４１ｃの平面形状を、長方形以外の形状としてもよい。
【００５２】
図１３Ａ〜図１４Ｂを参照して、第５の実施例による半導体装置の製造方法について説明する。図１３Ａ及び図１４Ａは、図１の一点鎖線２Ａ−２Ａにおける断面に対応し、図１３Ｂ及び図１４Ｂは、図１の一点鎖線２Ｂ−２Ｂにおける断面に対応する。第１の実施例の図３Ａ〜図３Ｃに示した工程までは、第５の実施例の工程と共通である。
【００５３】
図１３Ａ及び図１３Ｂに示すように、ゲート電極３１ａ、第１のパターン４１ａ、及び基板２０の表面を覆うように、保護膜５０を形成する。さらに、保護膜５０の上に、塗布法により第３の膜５１を形成する。
【００５４】
図１４Ａ及び図１４Ｂに示すように、第３の膜５１をエッチバックすることにより、ゲート電極３１ａ及び第１のパターン４１ａの上面を露出させる。基板２０の平坦面は、第３の膜５１で覆われたままである。基板２０の平坦面上の第３の膜５１を貫通して基板２０の表層部にｎ型不純物を注入することにより、ソース及びドレイン３５、及び不純物拡散領域４５を形成する。その後の工程は、第１の実施例の図５Ａ〜図５Ｃ以降の工程と共通である。なお、シリサイド化処理の後に、ソース及びドレイン３５、及び不純物拡散領域４５を形成してもよい。
【００５５】
第５の実施例では、第３の膜５１のうち、ゲート電極３１ａ及び第１のパターン４１ａの側面を覆う部分が、第１の実施例の図４Ａ〜図４Ｃに示されたサイドウォールスペーサ３４及び４４と同等の役割を果たす。第５の実施例では、第１の実施例に比べて、製造工程数の削減を図ることができる。なお、第２〜第４の実施例においても、第５の実施例のように、サイドウォールスペーサ３４及び４４の形成を省略することが可能である。
【００５６】
上記第１〜第５の実施例では、ＭＯＳダイオードの一方の電極になる不純物拡散領域をｎ型ウェル２６で構成したが、導電型を反転させて、ｐ型ウェルで構成してもよい。この場合には、図９Ｂ及び図９Ｃに示した浅い不純物拡散領域４２及び深い不純物拡散領域４５もｐ型とする。浅い不純物拡散領域４２及び深い不純物拡散領域４５は、それぞれｐチャネルＭＯＳトランジスタのエクステンション部及びソース、ドレインの形成と同時に形成される。
【００５７】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【図面の簡単な説明】
【００５８】
【図１】第１の実施例による半導体装置の平面図である。
【図２】第１の実施例による半導体装置の製造途中段階における装置断面図（その１）である。
【図３】第１の実施例による半導体装置の製造途中段階における装置断面図（その２）である。
【図４】第１の実施例による半導体装置の製造途中段階における装置断面図（その３）である。
【図５】第１の実施例による半導体装置の製造途中段階における装置断面図（その４）である。
【図６】第１の実施例による半導体装置の製造途中段階における装置断面図（その５）である。
【図７】第１の実施例による半導体装置の製造途中段階における装置断面図（その６）である。
【図８】第１の実施例による半導体装置の製造途中段階における装置断面図（その７）である。
【図９】第２の実施例による半導体装置のＭＯＤダイオード部分の平面図である。
【図１０】第３の実施例による半導体装置の平面図及び断面図である。
【図１１】第４の実施例による半導体装置の断面図である。
【図１２】第４の実施例の変形例による半導体装置の平面図である。
【図１３】第５の実施例による半導体装置の製造途中段階における装置断面図（その１）である。
【図１４】第５の実施例による半導体装置の製造途中段階における装置断面図（その２）である。
【符号の説明】
【００５９】
２０  半導体基板
２１  素子分離絶縁膜
２２  第２の活性領域
２３  第１の活性領域
２５  ｐ型ウェル
２６  ｎ型ウェル
２７  第１の膜
２８  第２の膜
３０  ゲート絶縁膜
３１ａ  ゲート電極（第２のパターン）
３１ｂ  パッド
３２  エクステンション部
３４  サイドウォールスペーサ
３５  ソース及びドレイン
４０  誘電体膜
４１ａ  第１のパターン
４１ｂ  パッド
４１ｃ  開口
４１ｄ  凹部
４２  浅い不純物拡散領域
４５  深い不純物拡散領域
５０  保護膜
５１  第３の膜
５５  第４の膜
５６  被覆膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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