(57)【要約】【課題】不揮発性メモリ装置を提供する。【解決手段】直列に連結される複数のメモリセルトランジスタをそれぞれ備える少なくとも一つのストリングと、少なくとも一つのストリングにそれぞれ対応する少なくとも一つのビットラインと、ビットラインの電圧をセンシングするゲートを持ち、かつ高い臨界電圧を持つセンシングトランジスタと、を備える不揮発性メモリ装置。センシングトランジスタの臨界電圧は、読み出し対象メモリセルトランジスタに連結される読み出しビットラインに印加される電圧より低く、読み出しビットラインに印加される電圧から所定の電圧を減算した電圧より高い。【選択図】図３
2009099244.tif 000002
【特許請求の範囲】
【請求項１】
直列に連結される複数のメモリセルトランジスタをそれぞれ備える少なくとも一つのストリングと、
前記少なくとも一つのストリングにそれぞれ対応する少なくとも一つのビットラインと、
前記ビットラインの電圧をセンシングするゲートを持つセンシングトランジスタと、を備え、
前記センシングトランジスタの臨界電圧は、前記複数のメモリセルトランジスタのうち、読み出し対象メモリセルトランジスタに連結される読み出しビットラインの飽和電圧レベルより高いことを特徴とする不揮発性メモリ装置。
【請求項２】
前記センシングトランジスタの臨界電圧は、
前記読み出しビットラインに印加される電圧より低く、
前記読み出しビットラインの飽和電圧レベルより高いことを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項３】
前記センシングトランジスタの臨界電圧は、
前記読み出しビットラインに印加される電圧から既定の電圧を差し引いた電圧より高いことを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項４】
前記センシングトランジスタは、
読み出し対象メモリセルトランジスタが消去状態にあれば、ターンオフされ、
読み出し対象メモリセルトランジスタがプログラミング状態にあれば、ターンオンされることを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項５】
前記それぞれのストリングは、
対応するビットラインに連結されるゲートを持つ接地選択トランジスタをさらに備えることを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項６】
前記センシングトランジスタの臨界電圧は、
前記接地選択トランジスタのゲートにビットラインが連結された構造で、消去状態にある読み出し対象メモリセルトランジスタに連結されるビットラインが飽和される電圧より高いことを特徴とする請求項５に記載の不揮発性メモリ装置。
【請求項７】
前記センシングトランジスタの臨界電圧は、
０Ｖより高いことを特徴とする請求項６に記載の不揮発性メモリ装置。
【請求項８】
前記それぞれのストリングは、
前記接地選択トランジスタのゲートに連結される接地選択ラインをさらに備え、
前記接地選択ラインは、前記対応するビットラインに連結されることを特徴とする請求項５に記載の不揮発性メモリ装置。
【請求項９】
前記メモリセルトランジスタのゲートに電圧を印加することによって形成されるフリンジフィールドによって、前記メモリセルトランジスタ間の半導体基板にソース及びドレイン領域を形成させることを特徴とする請求項８に記載の不揮発性メモリ装置。
【請求項１０】
前記メモリセルトランジスタと接地選択トランジスタとの間の半導体基板と、前記メモリセルトランジスタとストリング選択トランジスタとの間の半導体基板には、不純物がドーピングされて形成されるソース及びドレイン領域が備えられることを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項１１】
前記ビットラインをプリチャージするプリチャージ部をさらに備えることを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項１２】
前記プリチャージ部は、
ＰＭＯＳトランジスタを備え、
前記ビットラインをプリチャージするために、前記ＰＭＯＳトランジスタのゲートに接地電圧を印加することを特徴とする請求項１１に記載の不揮発性メモリ装置。
【請求項１３】
前記センシングトランジスタは、
ページバッファに備えられることを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項１４】
少なくとも一つのビットラインと、
ストリング選択ラインに連結されるゲートを持つストリング選択トランジスタ、直列に連結され、対応するワードラインに連結されるゲートをそれぞれ持つ複数のメモリセルトランジスタ、及び前記ビットラインに連結されるゲートを持つ接地選択トランジスタをそれぞれ備える少なくとも一つのストリングと、
前記ビットラインの電圧をセンシングするゲートを持つセンシングトランジスタと、を備え、
前記センシングトランジスタの臨界電圧は、前記複数のメモリセルトランジスタのうち、読み出し対象メモリセルトランジスタに連結される読み出しビットラインの飽和電圧レベルより高いことを特徴とする不揮発性メモリ装置。
【請求項１５】
前記センシングトランジスタの臨界電圧は、
読み出し対象メモリセルトランジスタに連結される読み出しビットラインに印加される電圧より低く、
前記読み出しビットラインに印加される電圧から所定の電圧を減算した電圧より高いことを特徴とする請求項１４に記載の不揮発性メモリ装置。
【請求項１６】
前記センシングトランジスタは、
読み出し対象メモリセルトランジスタが消去状態にあれば、ターンオフされ、
読み出し対象メモリセルトランジスタがプログラミング状態にあれば、ターンオンされることを特徴とする請求項１４に記載の不揮発性メモリ装置。
【請求項１７】
前記それぞれのストリングは、
前記接地選択トランジスタのゲートに連結される接地選択ラインをさらに備え、
前記接地選択ラインは、前記対応するビットラインに連結されることを特徴とする請求項１４に記載の不揮発性メモリ装置。
【請求項１８】
前記ビットラインをプリチャージするプリチャージ部をさらに備えることを特徴とする請求項１４に記載の不揮発性メモリ装置。
【請求項１９】
前記プリチャージ部は、
ＰＭＯＳトランジスタを備え、
前記ビットラインをプリチャージするために、前記ＰＭＯＳトランジスタのゲートに接地電圧を印加することを特徴とする請求項１８に記載の不揮発性メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリ装置に係り、特に高い臨界電圧を持つセンシングトランジスタを備える不揮発性メモリ装置に関する。
【背景技術】
【０００２】
電気的に消去及びプログラムの可能な不揮発性メモリ装置は、電源が供給されていない状態でもデータを保存できる特徴を持ち、代表的なものとしてフラッシュメモリがある。
【０００３】
フラッシュメモリは、電荷保存を利用してデータを保存する素子である。フラッシュメモリを構成するそれぞれのメモリセルは、制御ゲート、電荷保存層、ソース、及びドレインを備えるセルトランジスタで構成される。フラッシュメモリは、電荷保存層の電荷量を調節することによって、メモリセルに書き込まれたデータ値を変更する。
【０００４】
セルトランジスタの電荷保存層に電荷が注入されればセルトランジスタの臨界電圧は高くなり、セルトランジスタの電荷保存層から電荷が消去されれば、セルトランジスタの臨界電圧は低くなる。
【０００５】
電荷保存層に負電荷があってセルトランジスタの臨界電圧が負（マイナス）である状態を消去（ｅｒａｓｅ）状態といい、電荷保存層に電荷が注入されてセルトランジスタの臨界電圧が０より大きくなった状態をプログラム（ｐｒｏｇｒａｍ）状態という。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする技術的課題は、高い臨界電圧を持つセンシングトランジスタを備える不揮発性メモリ装置を提供するところにある。
【課題を解決するための手段】
【０００７】
前記技術的課題を達成するための本発明による不揮発性メモリ装置は、直列に連結される複数のメモリセルトランジスタをそれぞれ備える少なくとも一つのストリングと、前記少なくとも一つのストリングにそれぞれ対応する少なくとも一つのビットラインと、前記ビットラインの電圧をセンシングするゲートを持ち、かつ高い臨界電圧を持つセンシングトランジスタと、を備える。
【０００８】
前記センシングトランジスタの臨界電圧は、読み出し対象メモリセルトランジスタに連結される読み出しビットラインに印加される電圧より低く、前記読み出しビットラインに印加される電圧から所定の電圧を減算した電圧より高い。
【０００９】
前記センシングトランジスタは、読み出し対象メモリセルトランジスタが消去状態にあれば、ターンオフされ、読み出し対象メモリセルトランジスタがプログラミング状態にあれば、ターンオンされる。
【００１０】
前記それぞれのストリングは、対応するビットラインに連結されるゲートを持つ接地選択トランジスタをさらに備える。前記それぞれのストリングは、前記接地選択トランジスタのゲートに連結される接地選択ラインをさらに備え、前記接地選択ラインは、前記対応するビットラインに連結される。
【００１１】
本発明による不揮発性メモリ装置は、前記ビットラインをプリチャージするプリチャージ部をさらに備える。前記プリチャージ部は、ＰＭＯＳトランジスタを備え、前記ビットラインをプリチャージするために、前記ＰＭＯＳトランジスタのゲートに接地電圧を印加する。
【００１２】
前記センシングトランジスタは、ページバッファに備えられうる。
【発明の効果】
【００１３】
本発明による不揮発性メモリ装置は、高い臨界電圧を持つセンシングトランジスタを利用してビットラインの電圧をセンシングする。それにより、接地選択ラインとビットラインとが連結されるストリング構造で、メモリセルトランジスタのプログラミング状態を正確に確認することができる。
【発明を実施するための最良の形態】
【００１４】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び図面に記載された内容を参照せねばならない。
【００１５】
以下、添付した図面を参照して本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ部材を表す。
【００１６】
以下では、２つのストリングＳ１、Ｓ２が図示されているが、ストリングの数が２つであるのは説明の便宜のための単なる例示であり、ストリングの数は２つに限定されるものではない。
【００１７】
図１は、複数のメモリセルトランジスタを備える少なくとも一つのストリングでのプログラミング過程を説明するための回路図である。
【００１８】
以下では、メモリセルトランジスタＴＭ２＿１をプログラミング対象メモリセルトランジスタと仮定する。
【００１９】
プログラミング対象メモリセルトランジスタＴＭ２＿１をプログラミングするために、プログラミング対象メモリセルトランジスタＴＭ２＿１が属するストリングＳ１に連結されるビットラインＢＬ１には第１電圧Ｖｃｃを印加する。ストリングＳ１に属するメモリセルトランジスタＴＭ１＿１〜ＴＭｎ＿１のうち、プログラミング対象メモリセルトランジスタＴＭ２＿１の制御ゲートにはプログラミング電圧Ｖｐｇｍが印加され、残りのメモリセルトランジスタＴＭ１＿１、ＴＭ３＿１〜ＴＭｎ＿１の制御ゲートにはパス電圧Ｖｐａｓｓが印加される。パス電圧Ｖｐａｓｓは、メモリセルトランジスタをターンオンさせる電圧であり、プログラミング電圧Ｖｐｇｍは、メモリセルトランジスタの電荷保存層に電子を注入させうる電圧であり、パス電圧Ｖｐａｓｓより高い電圧である。プログラミング電圧Ｖｐｇｍとパス電圧Ｖｐａｓｓとは、メモリセルトランジスタＴＭ１＿１〜ＴＭｎ＿１の制御ゲートに連結されるワードラインＷＬ１〜ＷＬｎを通じて印加されうる。
【００２０】
一方、プログラミング対象メモリセルトランジスタＴＭ２＿１が属するストリングＳ１以外の残りのストリングＳ２に対するプログラミングを禁止するために、残りのストリングＳ２に連結されるビットラインＢＬ２には接地電圧を印加する。
【００２１】
図２は、複数のメモリセルトランジスタを備える少なくとも一つのストリングでの読み出し過程を説明するための回路図である。
【００２２】
以下では、メモリセルトランジスタＴＭ２＿１を読み出し対象メモリセルトランジスタと仮定する。
【００２３】
読み出し対象メモリセルトランジスタＴＭ２＿１に読み出し動作を行うために、ビットラインＢＬ１に第１電圧Ｖｃｃを印加し、読み出し対象メモリセルトランジスタＴＭ２＿１の制御ゲートに読み出し電圧Ｖｒｅａｄを印加し、残りのメモリセルトランジスタＴＭ１＿１、ＴＭ３＿１〜ＴＭｎ＿１の制御ゲートにはパス電圧Ｖｐａｓｓを印加する。
【００２４】
読み出し対象メモリセルトランジスタＴＭ２＿１の制御ゲートに印加される読み出し電圧Ｖｒｅａｄは、消去状態のメモリセルトランジスタの臨界電圧より高く、プログラミング状態のメモリセルトランジスタの臨界電圧より低い。すなわち、読み出し対象メモリセルトランジスタＴＭ２＿１が消去状態にある場合、読み出し電圧Ｖｒｅａｄは読み出し対象メモリセルトランジスタＴＭ２＿１の臨界電圧より高い。したがって、消去状態の読み出し対象メモリセルトランジスタＴＭ２＿１に読み出し電圧Ｖｒｅａｄが印加されれば、読み出し対象メモリセルトランジスタＴＭ２＿１はターンオンされ、読み出し対象メモリセルトランジスタＴＭ２＿１を通じて電流が流れうる。一方、読み出し対象メモリセルトランジスタＴＭ２＿１がプログラミング状態にある場合、読み出し電圧Ｖｒｅａｄは、読み出し対象メモリセルトランジスタＴＭ２＿１の臨界電圧より低い。したがって、プログラミング状態の読み出し対象メモリセルトランジスタＴＭ２＿１に読み出し電圧Ｖｒｅａｄが印加されれば、読み出し対象メモリセルトランジスタＴＭ２＿１はターンオフまたは少しターンオンされ、それにより、読み出し対象メモリセルトランジスタＴＭ２＿１を通じて電流が流れなくなるか、または少し電流が流れる。ここで、読み出し対象メモリセルトランジスタＴＭ２＿１が少しターンオンされるという意味は、消去状態の読み出し対象メモリセルトランジスタＴＭ２＿１がターンオンされることより小さくターンオンされるということである。また、読み出し対象メモリセルトランジスタＴＭ２＿１に少し電流が流れるという意味は、消去状態の読み出し対象メモリセルトランジスタＴＭ２＿１に流れる電流より小さな電流が流れるということである。
【００２５】
残りのメモリセルトランジスタＴＭ１＿１、ＴＭ３＿１〜ＴＭｎ＿１の制御ゲートに印加されるパス電圧Ｖｐａｓｓは、メモリセルトランジスタＴＭ１＿１、ＴＭ３＿１〜ＴＭｎ＿１の状態と関係なくメモリセルトランジスタＴＭ１＿１、ＴＭ３＿１〜ＴＭｎ＿１に電流を流す最小電圧である。すなわち、メモリセルトランジスタＴＭ１＿１、ＴＭ３＿１〜ＴＭｎ＿１が消去状態にあろうが、プログラミング状態にあろうが、パス電圧ＶｐａｓｓはメモリセルトランジスタＴＭ１＿１、ＴＭ３＿１〜ＴＭｎ＿１の臨界電圧より高い。したがって、メモリセルトランジスタＴＭ１＿１、ＴＭ３＿１〜ＴＭｎ＿１の制御ゲートにパス電圧Ｖｐａｓｓが印加されれば、メモリセルトランジスタＴＭ１＿１、ＴＭ３＿１〜ＴＭｎ＿１はターンオンされ、メモリセルトランジスタＴＭ１＿１、ＴＭ３＿１〜ＴＭｎ＿１を通じて電流が流れうる。
【００２６】
ビットラインＢＬ１に第１電圧Ｖｃｃが印加され、パス電圧Ｖｐａｓｓが残りのメモリセルトランジスタＴＭ１＿１、ＴＭ３＿１〜ＴＭｎ＿１に印加されて残りのメモリセルトランジスタＴＭ１＿１、ＴＭ３＿１〜ＴＭｎ＿１がターンオンされ、読み出し電圧Ｖｒｅａｄが読み出し対象メモリセルトランジスタＴＭ２＿１に印加される場合、読み出し対象メモリセルトランジスタＴＭ２＿１が消去状態にあれば、メモリセルトランジスタＴＭ１＿１〜ＴＭｎ＿１に電流が流れる。それにより、ビットラインＢＬ１はディスチャージされつつ、ビットラインＢＬ１の電圧は第１電圧Ｖｃｃに維持されずに０Ｖ近くまで低くなる。一方、読み出し対象メモリセルトランジスタＴＭ２＿１がプログラミング状態にあれば、メモリセルトランジスタＴＭ１＿１〜ＴＭｎ＿１に電流が流れないか、または少し流れる。それにより、ビットラインＢＬ１はディスチャージされないか、または少しディスチャージされ、それにより、ビットラインＢＬ１の電圧は第１電圧Ｖｃｃに維持されるか、または第１電圧Ｖｃｃから少し低くなる。
【００２７】
したがって、ビットラインＢＬ１に第１電圧Ｖｃｃを印加し、メモリセルトランジスタＴＭ１＿１〜ＴＭｎ＿１に読み出し電圧Ｖｒｅａｄ及びパス電圧Ｖｐａｓｓを印加した後、ビットラインＢＬ１の電圧を測定することによって、読み出し対象メモリセルトランジスタＴＭ２＿１が消去状態にあるか、プログラミング状態にあるか確認することができる。
【００２８】
ところが、図２のストリングでは、接地選択トランジスタＴＧＳ１の制御ゲートにビットラインＢＬ１が連結される。この場合、読み出し対象メモリセルトランジスタＴＭ２＿１が消去状態にあって、メモリセルトランジスタＴＭ１＿１〜ＴＭｎ＿１に電流が流れることによってビットラインＢＬ１の電圧が低くなり始めれば、接地選択トランジスタＴＧＳ１の制御ゲートに印加される電圧も低くなり始める。それにより、接地選択トランジスタＴＧＳ１がターンオンされる程度が低くなり、それにより、メモリセルトランジスタＴＭ１＿１〜ＴＭｎ＿１に流れる電流量も小さくなる。したがって、ビットラインＢＬ１の電圧はこれ以上低くならず、一定の電圧レベルで飽和される。飽和される一定の電圧レベルは０Ｖより高い電圧レベルでありうる。
【００２９】
このように、読み出し対象メモリセルトランジスタＴＭ２＿１が消去状態にあれば、接地選択トランジスタＴＧＳ１の制御ゲートにビットラインＢＬ１が連結されていない構造でのビットラインＢＬ１の電圧は０Ｖ近くまで低くなる一方、接地選択トランジスタＴＧＳ１の制御ゲートにビットラインＢＬ１が連結された構造でのビットラインＢＬ１の電圧は０Ｖ近くまで低くならない。
【００３０】
一方、読み出し対象メモリセルトランジスタＴＭ２＿１がプログラミング状態にあれば、接地選択トランジスタＴＧＳ１の制御ゲートにビットラインＢＬ１が連結されたかどうかに関係なく、ビットラインＢＬ１の電圧は初期にビットラインＢＬ１に印加された第１電圧Ｖｃｃに維持される。
【００３１】
図４Ａは、本発明の実施形態による不揮発性メモリ装置でビットライン電圧の変化を示す図面である。
【００３２】
図４Ａには、接地選択トランジスタＴＧＳ１の制御ゲートにビットラインＢＬ１が連結する構造で、読み出し対象メモリセルトランジスタＴＭ２＿１が消去状態にある場合、ビットラインＢＬ１の電圧が２００ｍＶほど低くなる態様（Ａ１）が図示される。また、接地選択トランジスタＴＧＳ１の制御ゲートにビットラインＢＬ１が連結される構造で、読み出し対象メモリセルトランジスタＴＭ２＿１がプログラミング状態にある場合、ビットラインＢＬ１の電圧が３００ｍＶほど低くなる態様（Ａ２）が図示される。図４Ａには図示されていないが、接地選択トランジスタＴＧＳ１の制御ゲートにビットラインＢＬ１が連結されていない構造で、読み出し対象メモリセルトランジスタＴＭ２＿１が消去状態にある場合、２００ｍＶより大きいビットラインＢＬ１の電圧降下が起きる。
【００３３】
図４Ｂは、本発明の実施形態による不揮発性メモリ装置でビットライン電流の変化を示す図面である。
【００３４】
図４Ｂには、接地選択トランジスタＴＧＳ１の制御ゲートにビットラインＢＬ１が連結される構造で、読み出し対象メモリセルトランジスタＴＭ２＿１が消去状態にある場合、ビットラインＢＬ１に１．４ｕＡの電流が流れる態様（Ｂ１）が図示される。また、接地選択トランジスタＴＧＳ１の制御ゲートにビットラインＢＬ１が連結する構造で、読み出し対象メモリセルトランジスタＴＭ２＿１がプログラミング状態にある場合、ビットラインＢＬ１に４．５ｕＡの電流が流れる態様（Ｂ２）が図示される。
【００３５】
図３は、本発明の実施形態による不揮発性メモリ装置のセンシング回路を示す回路図である。
【００３６】
図３を参照すれば、センシング回路３００は、読み出し対象メモリセルトランジスタＴＭ２＿１が消去状態にあるか、あるいはプログラミング状態にあるかを判定する。センシング回路３００はセンシングトランジスタ３６０を備え、センシングトランジスタ３６０は、ビットラインＢＬ１、ＢＬ２の電圧を受信するゲートを持つ。
【００３７】
図３のセンシングトランジスタ３６０は高い臨界電圧を持つ。図３のセンシングトランジスタ３６０を利用すれば、接地選択トランジスタＴＧＳ１の制御ゲートにビットラインＢＬ１が連結された構造で、読み出し対象メモリセルトランジスタＴＭ２＿１の状態によるビットラインＢＬ１の電圧を区分できる。
【００３８】
さらに説明すれば、接地選択トランジスタＴＧＳ１の制御ゲートにビットラインＢＬ１が連結された構造では、読み出し対象メモリセルトランジスタＴＭ２＿１が消去状態にあれば、ビットラインＢＬ１の電圧は０Ｖ近くまで低くならず、読み出し対象メモリセルトランジスタＴＭ２＿１がプログラミング状態にあれば、第１電圧Ｖｃｃに維持される。ビットラインＢＬ１の電圧をゲートに受信するセンシングトランジスタ３６０の臨界電圧が高い場合に、ビットラインＢＬ１の電圧が０Ｖ近くまで低くならなければ、センシングトランジスタ３６０がターンオフされる一方、ビットラインＢＬ１の電圧が第１電圧Ｖｃｃに維持されれば、センシングトランジスタ３６０がターンオンされる。すなわち、読み出し対象メモリセルトランジスタＴＭ２＿１が消去状態にあれば、センシングトランジスタ３６０はターンオフされ、読み出し対象メモリセルトランジスタＴＭ２＿１がプログラミング状態にあれば、センシングトランジスタ３６０はターンオンされる。
【００３９】
一方、センシングトランジスタ３６０の臨界電圧が低いと仮定すれば、接地選択トランジスタＴＧＳ１の制御ゲートにビットラインＢＬ１が連結された構造では、読み出し対象メモリセルトランジスタＴＭ２＿１の状態に関係なくセンシングトランジスタ３６０はターンオンされる。したがって、センシングトランジスタ３６０の臨界電圧が低いと仮定すれば、センシングトランジスタ３６０を利用して、接地選択トランジスタＴＧＳ１の制御ゲートにビットラインＢＬ１が連結された構造で、読み出し対象メモリセルトランジスタＴＭ２＿１の状態によるビットラインＢＬ１の電圧を区分できない。
【００４０】
センシングトランジスタ３６０の臨界電圧は、読み出し対象メモリセルトランジスタに連結される読み出しビットラインに印加される電圧より低く、読み出しビットラインに印加される電圧から所定の電圧を減算した電圧より高い。ここで、所定の電圧は、接地選択トランジスタの制御ゲートにビットラインが連結された構造で、消去状態の読み出し対象メモリセルトランジスタに連結される読み出しビットラインの電圧が飽和されるまで降下する電圧レベルを持つことができる。すなわち、読み出しビットラインに印加される電圧から所定の電圧を減算した電圧は、読み出しビットラインの飽和電圧レベルを持つことができる。読み出しビットラインの飽和電圧レベルについては、図２を参照して説明されている。
【００４１】
図３を参照すれば、本発明による不揮発性メモリ装置は、ビットライン選択回路３１０、プリチャージトランジスタ３７０、ラッチ回路３３０、メイン検証回路３５２及びメインデータ入力回路３４２、３４４をさらに備えることができる。
【００４２】
ビットライン選択回路３１０はビットラインのうち一つを選択し、選択されたビットラインをセンシング回路３００の他の構成要素に連結する。ビットライン選択回路３１０は、４つのトランジスタ３１２、３１４、３１６、３１８を備えることができる。プリチャージトランジスタ３７０は、選択されたビットラインを所定の電圧（例えば、第１電圧Ｖｃｃ）でプリチャージする。プリチャージトランジスタ３７０は、図５を参照して後述する。ラッチ回路３３０は２つのインバータを備えることができる。ラッチ回路３３０は、選択されたビットラインを通じて伝えられる電圧をラッチできる。メイン検証回路３５２は、ラッチ回路３３０から受信される電圧レベルによって検証信号を発生させることができる。検証信号は第２検証回路３５４に伝えられうる。メインデータ入力回路３４２、３４４は、２つのトランジスタ３４２、３４４を備えることができる。
【００４３】
図１及び図２を参照すれば、本発明による不揮発性メモリ装置は、第１ソース及びドレイン領域Ｄ１〜Ｄ４を備えることができる。第１ソース及びドレイン領域Ｄ１〜Ｄ４は、半導体基板に不純物をドーピングして形成できる。例えば、半導体基板が第１導電型を持つならば、第１ソース及びドレイン領域Ｄ１〜Ｄ４は、第１導電型と逆の第２導電型の不純物でドーピングされうる。したがって、第１ソース及びドレイン領域Ｄ１〜Ｄ４は半導体基板とダイオード接合を形成できる。
【００４４】
第１ソース及びドレイン領域Ｄ１〜Ｄ４は、トランジスタの外側に配置された半導体基板上のみに形成されうる。したがって、メモリセルトランジスタＴＭ１＿１〜ＴＭｎ＿１の間、メモリセルトランジスタＴＭｎ＿１とストリング選択トランジスタＴＳＳ１との間、及びメモリセルトランジスタＴＭ１＿１と接地選択トランジスタＴＧＳ１との間に配置された半導体基板ＳＵＢには第１ソース及びドレイン領域が形成されない。
【００４５】
第１ソース及びドレイン領域が形成されていない領域には、第２ソース及びドレイン領域が形成されうる。例えば、第２ソース及びドレイン領域は、メモリセルトランジスタＴＭ１＿１〜ＴＭｎ＿１の間の半導体基板に形成されうる。第２ソース及びドレイン領域は、メモリセルトランジスタＴＭ１＿１〜ＴＭｎ＿１の制御ゲート電極に印加された電圧によるフリンジフィールドによって形成されうる。かかる点で、電界効果により形成された第２ソース及びドレイン領域は、不純物のドーピングにより形成された第１ソース及びドレイン領域と区分できる。
【００４６】
第２ソース及びドレイン領域は、不揮発性メモリ装置の動作モードによって選択的に形成されうる。例えば、不揮発性メモリ装置のプログラム及び読み出しモードで第２ソース及びドレイン領域が形成され、残りのモードで第２ソース及びドレイン領域が形成されない。第２ソース及びドレイン領域は、電界効果によって形成された反転層であり、チャンネルと類似している。
【００４７】
電界効果により形成された第２ソース及びドレイン領域は、韓国登録特許第０６７３０２０号明細書をさらに参照でき、その内容は本出願に含まれうる。
【００４８】
図５Ａは、図３のプリチャージトランジスタの制御ゲートに接地電圧を印加する態様を示す図面である。
【００４９】
図５Ａを参照すれば、プリチャージトランジスタ３７０の制御ゲートには接地電圧が印加され、第１端には第１電圧Ｖｃｃが印加される。プリチャージトランジスタ３７０の制御ゲートには接地電圧が印加されるため、プリチャージトランジスタ３７０は完全にターンオンされて、プリチャージトランジスタ３７０の第１端に印加される第１電圧Ｖｃｃは、プリチャージトランジスタ３７０の第２端にそのまま伝えられる。それにより、ビットラインを第１電圧Ｖｃｃにプリチャージさせることができる。
【００５０】
図５Ｂは、図３のプリチャージトランジスタの制御ゲートに接地電圧より高いバイアス電圧を印加する態様を示す図面である。
【００５１】
図５Ｂを参照すれば、プリチャージトランジスタ３７０の制御ゲートに接地電圧より高いバイアス電圧が印加されれば、プリチャージトランジスタ３７０は完全にターンオンされず、プリチャージトランジスタ３７０の第１端に印加される第１電圧Ｖｃｃはプリチャージトランジスタ３７０の第２端にそのまま伝えられない。それにより、ビットラインを第１電圧Ｖｃｃにプリチャージさせられない。図５Ｂには、第１電圧Ｖｃｃが０．７Ｖまで低くなる例が図示される。
【００５２】
以上のように図面及び明細書で最適の実施形態が開示された。ここで特定の用語が使われたが、これは単に本発明を説明するための目的で使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、当業者ならばこれより多様な変形及び均等な他の実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想により定められねばならない。
【産業上の利用可能性】
【００５３】
本発明は、フラッシュメモリなどに好適に用いられる。
【図面の簡単な説明】
【００５４】
【図１】複数のメモリセルトランジスタを備える少なくとも一つのストリングでのプログラミング過程を説明するための回路図である。
【図２】複数のメモリセルトランジスタを備える少なくとも一つのストリングでの読み出し過程を説明するための回路図である。
【図３】本発明の実施形態による不揮発性メモリ装置のセンシング回路を示す回路図である。
【図４Ａ】本発明の実施形態による不揮発性メモリ装置でビットライン電圧とビットライン電流とを示す図面である。
【図４Ｂ】本発明の実施形態による不揮発性メモリ装置でビットライン電圧とビットライン電流とを示す図面である。
【図５Ａ】図３のプリチャージトランジスタの動作を説明するための図面である。
【図５Ｂ】図３のプリチャージトランジスタの動作を説明するための図面である。
【符号の説明】
【００５５】
３００  センシング回路
３１０  ビットライン選択回路
３１２、３１４、３１６、３１８  トランジスタ
３３０  ラッチ回路
３４２、３４４  メインデータ入力回路
３５２  メイン検証回路
３５４  第２検証回路
３６０  センシングトランジスタ
３７０  プリチャージトランジスタ
【図１】
2009099244.tif 000003
【図２】
2009099244.tif 000004
【図３】
2009099244.tif 000005
【図４Ａ】
2009099244.tif 000006
【図４Ｂ】
2009099244.tif 000007
【図５Ａ】
2009099244.tif 000008
【図５Ｂ】
2009099244.tif 000009