(57)【要約】【課題】ＩＭＤや高調波歪の少ないスイッチ素子を提供する。【解決手段】シャント回路に直列挿入されたシャントＦＥＴ１Ａと、シリーズ回路に直列挿入されたシリーズＦＥＴ１Ｂとを備える。シャントＦＥＴ１Ａは、コンタクト層１７内のゲート領域３４上にゲート電極３０を有し、コンタクト層１７上のゲート電極３０の両側にソース電極３１およびドレイン電極３２を有し、ゲート領域３４の両側に一対のリセス３５を有する。シリーズＦＥＴ１Ｂは、コンタクト層１７内のリセス４０の底部に形成されたゲート領域４５上にゲート電極４１を有し、コンタクト層１７上のリセス４０の両側にソース電極４２およびドレイン電極４３を有する。【選択図】図２
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【特許請求の範囲】
【請求項１】
入力端と、
出力端と、
グラウンド端と、
前記入力端と前記グラウンド端との間に直列挿入された１または複数の第１電界効果トランジスタと、
前記入力端と前記出力端との間に直列挿入された１または複数の第２電界効果トランジスタと
を備え、
前記第１電界効果トランジスタおよび前記第２電界効果トランジスタは、同一の基板上に形成され、
前記第１電界効果トランジスタは、
前記基板上に下部電子供給層、チャネル層、上部電子供給層およびコンタクト層をこの順に含んで形成された積層構造と、
前記コンタクト層内に形成されたｐまたはｎの導電型不純物を含有する第１ゲート領域と、
前記第１ゲート領域上に形成された第１ゲート電極と、
前記コンタクト層上の、前記第１ゲート電極の両側に形成された第１ソース電極および第１ドレイン電極と、
前記第１ゲート領域と前記第１ソース電極との間および前記第１ゲート領域と前記第１ドレイン電極との間に形成されると共に前記コンタクト層の上面から少なくとも前記第１ゲート領域と等しい深さにまで達する一対の第１リセスと
を有し、
前記第２電界効果トランジスタは、
前記積層構造と、
前記コンタクト層内に形成された第２リセスと、
前記コンタクト層のうち前記第２リセスの底部に形成されたｐまたはｎの導電型不純物を含有する第２ゲート領域と、
前記第２ゲート領域上に形成された第２ゲート電極と、
前記コンタクト層上の、前記第２リセスの両側に形成された第２ソース電極および第２ドレイン電極と
を有する
ことを特徴とするスイッチ素子。
【請求項２】
前記第１ゲート領域の幅は前記第１ゲート電極の幅よりも広く、
前記第２ゲート領域の幅は前記第２ゲート電極の幅よりも広い
ことを特徴とする請求項１に記載のスイッチ素子。
【請求項３】
前記第１ゲート領域の幅は前記第１ゲート電極の幅と等しいか、またはそれよりも狭く、
前記第２ゲート領域の幅は前記第２ゲート電極の幅よりも広い
ことを特徴とする請求項１に記載のスイッチ素子。
【請求項４】
前記一対の第１リセスは前記第１ゲート領域に接している
ことを特徴とする請求項３に記載のスイッチ素子。
【請求項５】
入力端と、
出力端と、
グラウンド端と、
前記入力端と前記グラウンド端との間に直列挿入された１または複数の第１電界効果トランジスタと、
前記入力端と前記出力端との間に直列挿入された１または複数の第２電界効果トランジスタと
を備え、
前記第１電界効果トランジスタおよび前記第２電界効果トランジスタは、同一の基板上に形成され、
前記第１電界効果トランジスタは、
前記基板上に下部電子供給層、チャネル層、上部電子供給層およびコンタクト層をこの順に含んで形成された積層構造と、
前記コンタクト層の上面から所定の深さにまで達する第１リセスと、
前記第１リセスの底面に形成された第１ゲート電極と、
前記コンタクト層上の、前記第１リセスの両側に形成された第１ソース電極および第１ドレイン電極と
を有し、
前記第２電界効果トランジスタは、
前記積層構造と、
前記コンタクト層内に形成された第２リセスと、
前記コンタクト層のうち前記第２リセスの底部に形成されたｐまたはｎの導電型不純物を含有する第２ゲート領域と、
前記第２ゲート領域上に形成された第２ゲート電極と、
前記コンタクト層上の、前記第２リセスの両側に形成された第２ソース電極および第２ドレイン電極と
を有する
ことを特徴とするスイッチ素子。
【請求項６】
前記第２ゲート領域の幅は前記第２ゲート電極の幅よりも広い
ことを特徴とする請求項１に記載のスイッチ素子。
【請求項７】
一の素子と他の素子とに接続されたスイッチ素子を内蔵する電子機器であって、
前記スイッチ素子は、
入力端と、
出力端と、
グラウンド端と、
前記入力端と前記グラウンド端との間に直列挿入された１または複数の第１電界効果トランジスタと、
前記入力端と前記出力端との間に直列挿入された１または複数の第２電界効果トランジスタと
を備え、
前記第１電界効果トランジスタおよび前記第２電界効果トランジスタは、同一の基板上に形成され、
前記第１電界効果トランジスタは、
前記基板上に下部電子供給層、チャネル層、上部電子供給層およびコンタクト層をこの順に含んで形成された積層構造と、
前記コンタクト層内に形成されたｐまたはｎの導電型不純物を含有する第１ゲート領域と、
前記第１ゲート領域上に形成された第１ゲート電極と、
前記コンタクト層上の、前記第１ゲート電極の両側に形成された第１ソース電極および第１ドレイン電極と、
前記第１ゲート領域と前記第１ソース電極との間および前記第１ゲート領域と前記第１ドレイン電極との間に形成されると共に前記コンタクト層の上面から少なくとも前記第１ゲート領域と等しい深さにまで達する一対の第１リセスと
を有し、
前記第２電界効果トランジスタは、
前記積層構造と、
前記コンタクト層内に形成された第２リセスと、
前記コンタクト層のうち前記第２リセスの底部に形成されたｐまたはｎの導電型不純物を含有する第２ゲート領域と、
前記第２ゲート領域上に形成された第２ゲート電極と、
前記コンタクト層上の、前記第２リセスの両側に形成された第２ソース電極および第２ドレイン電極と
を有する
ことを特徴とする電子機器。
【請求項８】
一の素子と他の素子とに接続されたスイッチ素子を内蔵する電子機器であって、
前記スイッチ素子は、
入力端と、
出力端と、
グラウンド端と、
前記入力端と前記グラウンド端との間に直列挿入された１または複数の第１電界効果トランジスタと、
前記入力端と前記出力端との間に直列挿入された１または複数の第２電界効果トランジスタと
を備え、
前記第１電界効果トランジスタおよび前記第２電界効果トランジスタは、同一の基板上に形成され、
前記第１電界効果トランジスタは、
前記基板上に下部電子供給層、チャネル層、上部電子供給層およびコンタクト層をこの順に含んで形成された積層構造と、
前記コンタクト層の上面から所定の深さにまで達する第１リセスと、
前記第１リセスの底面に形成された第１ゲート電極と、
前記コンタクト層上の、前記第１リセスの両側に形成された第１ソース電極および第１ドレイン電極と
を有し、
前記第２電界効果トランジスタは、
前記積層構造と、
前記コンタクト層内に形成された第２リセスと、
前記コンタクト層のうち前記第２リセスの底部に形成されたｐまたはｎの導電型不純物を含有する第２ゲート領域と、
前記第２ゲート領域上に形成された第２ゲート電極と、
前記コンタクト層上の、前記第２リセスの両側に形成された第２ソース電極および第２ドレイン電極と
を有する
ことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力端とグラウンド端との間に直列挿入された１または複数の第１電界効果トランジスタと、入力端と出力端との間に直列挿入された１または複数の第２電界効果トランジスタとを備えたスイッチ素子およびこれを内蔵する電子機器に関する。
【背景技術】
【０００２】
携帯電話のＲＦフロントエンド部に使用されているスイッチＩＣは、一般的に図３５（Ａ）に示したように、入力ポートＰｏｒｔ１と出力ポートＰｏｒｔ２との間に直列挿入されたシリーズ側のＦＥＴ（Field effect transistor：電界効果トランジスタ）１と、Ｐｏｒｔ１とグラウンドとの間に直列挿入されたシャント側のＦＥＴ２とで主に構成されており、Ｐｏｒｔ１とＰｏｒｔ２との間がオンの場合、その等価回路は、図３５（Ｂ）に示したようなＣＲ回路となっている。
【０００３】
このスイッチＩＣに必要とされる特性の一つに挿入損失特性がある。スイッチＩＣの挿入損失は、ＤＣ的な抵抗損とＡＣ的な容量損との和で表される。そのため、スイッチＩＣにとって、ＤＣ的な抵抗損を抑えるためにＦＥＴ１のオン抵抗Ｒ３を低減することが重要であり、ＡＣ的な容量損を抑えるためにＦＥＴ２のオフ容量Ｃ１を低減することが重要であると言える。
【０００４】
また、第２世代から第３世代携帯電話にシステムが移り変わることによって、挿入損失特性だけでなく、歪み特性も重要になってきた。今後の携帯電話のフロントエンド部は、例えば、図３４に示したように第２世代のＧＳＭシステム（ＳＧＳＭ）と、第３世代のＷ−ＣＤＭＡシステム（ＳＷ−ＣＤＭＡ）が混在する、マルチモード且つマルチバンドシステムになるか、あるいは、図示しないが第３世代のＷ−ＣＤＭＡシステム（ＳＷ−ＣＤＭＡ）のみのマルチバンドシステムになると考えられる。
【０００５】
第３世代携帯で採用されているＳＷ−ＣＤＭＡのように、デュプレクサＤＰＸによって送受信信号を選別するシステムでは、スイッチＳＷ１として非線形性を有するものを使うと、大気中に存在する妨害波と送信波とがミキシングされて、相互変調歪み（ＩＭＤ）が発生し、受信経路Ｒｘ１内に侵入するという問題が生じる。
【０００６】
例えば、送信波(ｆＴＸ１)が１．９５ＧＨｚ、受信波（ｆＲＸ１）が２．１４ＧＨｚとする。デュプレクサＤＰＸはこの２つの周波数の信号しか通さないものとする。ここでアンテナＡＮＴから１９０ＭＨｚの妨害波(ｆｂｌｏｃｋ)が入ってきたとする。スイッチＳＷ１の非線形性によって周波数のミキシングが起こり、ｆＩＭＤ＝ｆＴＸ１＋ｆｂｌｏｃｋ＝１．９５ＧＨｚ＋１９０ＭＨｚ＝２．１４ＧＨｚの２次ＩＭＤ信号が発生する。この２次ＩＭＤ信号の周波数は、受信波（ｆＲＸ１）と同じ周波数なので、２次ＩＭＤ信号がデュプレクサＤＰＸを通過し、受信経路Ｒｘ１内にノイズとして侵入してしまう。また、スイッチＳＷ１の非線形性によって高調波が発生するが、この高調波歪みの問題は第２世代携帯電話システムの問題の一つとして挙がっている。
【０００７】
これらの歪み問題を解決するためには、ＦＥＴ２のオフ容量Ｃ１の非線形性を抑制することが有効であると考えられる。これを裏付ける例として、図３６（Ａ），（Ｂ）に示したシミュレーション結果から推測できる。なお、図３６（Ａ），（Ｂ）は、キャパシタに周波数の異なる２つの波（ｆＴＸ１，ｆｂｌｏｃｋ）を同時に入力したときの反射波のスペクトルであり、図３６（Ａ）は容量が電圧に依存しない線形のキャパシタの結果であり、図３６（Ｂ）は容量が電圧に依存する非線形のキャパシタの結果である。
【０００８】
図３６（Ａ），（Ｂ）から、線形のキャパシタに周波数の異なる２つの波を入れても入力した波と同じ周波数の反射波しか出てこないが、容量が電圧に依存する、例えば容量が電圧に比例する非線形の容量にキャパシタに周波数の異なる２つの波を入れると、ＩＭＤや高調波歪みが発生することがわかる。このことから、ＦＥＴ２のオフ容量Ｃ１の非線形性がＩＭＤや高調波を発生させる要因の一つであると言える。
【０００９】
従って、挿入損失が少なく、ＩＭＤや高調波歪みの少ない高性能なスイッチＩＣを提供するためには、以下の４点が重要である。
（１）ＦＥＴ１のオン抵抗Ｒ３の低減
（２）ＦＥＴ１のオン抵抗Ｒ３の非線形性の低減
（２）ＦＥＴ２のオフ容量Ｃ１の低減
（３）ＦＥＴ２のオフ容量Ｃ１の非線形性の低減
【００１０】
ところで、無線通信機器向けのスイッチＩＣの１つとして、ｐＨＥＭＴ（高電子移動度トランジスタ、pseudomorphic High Electron Mobility Transistor)プロセスを採用したｐｎ接合ゲート型ＦＥＴがある（特許文献１）。
【特許文献１】特許第３６７５０７８号
【００１１】
このｐｎ接合ゲート型ＦＥＴには、ゲートソース間の寄生容量Ｃｇｓ、ゲートドレイン間の寄生容量Ｃｇｄ、ドレインソース間の寄生容量Ｃｄｓが存在し、このＦＥＴのオフ容量(Ｃｏｆｆ)は、図３７から、数（１）のように表現できる。
【数１】
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【００１２】
数（１）から、Ｃｏｆｆを低減するためには、寄生容量Ｃｇｓ、ＣｇｄおよびＣｄｓを低減する必要があることが分かる。また、Ｃｏｆｆの非線形性を抑制するためには、寄生容量Ｃｇｓ、ＣｇｄおよびＣｄｓの非線形性を抑制することが重要であるこということも分かる。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
上記ｐｎ接合ゲート型ＦＥＴにおいては、オン抵抗Ｒｏｎが非常に小さいものの、オフ容量(Ｃｏｆｆ)が大きく、オフ容量(Ｃｏｆｆ)の非線形性があまり良くない。そのため、このＦＥＴをスイッチＳＷ１に適用した場合には、ＩＭＤや高調波歪が大きくなってしまうという問題があった。
【００１４】
本発明はかかる問題点に鑑みてなされたものであり、その目的は、ＩＭＤや高調波歪の少ないスイッチ素子およびそれを内蔵する電気機器を提供することにある。
【課題を解決するための手段】
【００１５】
本発明の第１のスイッチ素子は、入力端と、出力端と、グラウンド端と、入力端とグラウンド端との間に直列挿入された１または複数の第１電界効果トランジスタと、入力端と出力端との間に直列挿入された１または複数の第２電界効果トランジスタとを備えたものである。ここで、第１電界効果トランジスタおよび第２電界効果トランジスタは、同一の基板上に形成されたものであり、第１のスイッチ素子における第１電界効果トランジスタは以下の(Ａ１)〜（Ａ５）の各構成要素を有しており、第１のスイッチ素子における第２電界効果トランジスタは以下の(Ｂ１)〜（Ｂ５）の各構成要素を有している。
（Ａ１）基板上に下部電子供給層、チャネル層、上部電子供給層およびコンタクト層をこの順に含んで形成された積層構造
（Ａ２）コンタクト層内に形成されたｐまたはｎの導電型不純物を含有する第１ゲート領域
（Ａ３）第１ゲート領域上に形成された第１ゲート電極
（Ａ４）コンタクト層上の、第１ゲート電極の両側に形成された第１ソース電極および第１ドレイン電極
（Ａ５）第１ゲート領域と第１ソース電極との間および第１ゲート領域と第１ドレイン電極との間に形成されると共にコンタクト層の上面から少なくとも第１ゲート領域と等しい深さにまで達する一対の第１リセス
（Ｂ１）上記の積層構造
（Ｂ２）コンタクト層内に形成された第２リセス
（Ｂ３）コンタクト層のうち第２リセスの底部に形成されたｐまたはｎの導電型不純物を含有する第２ゲート領域
（Ｂ４）第２ゲート領域上に形成された第２ゲート電極
（Ｂ５）コンタクト層上の、第２リセスの両側に形成された第２ソース電極および第２ドレイン電極
【００１６】
本発明の第１の電子機器は、一の素子と他の素子とに接続された上記第１のスイッチ素子を内蔵するものである。
【００１７】
本発明の第１のスイッチ素子および第１の電子機器では、第１電界効果トランジスタにおいて、一対の第１リセスがコンタクト層内の第１ゲート領域の両端に設けられているので、寄生容量が小さく、寄生容量の電圧依存性も少なく、寄生容量の非線形性も小さい。また、第２電界効果トランジスタにおいて、第２ゲート領域がコンタクト層中に埋め込まれているので、オン抵抗が低い。
【００１８】
本発明の第２のスイッチ素子は、入力端と、出力端と、グラウンド端と、入力端とグラウンド端との間に直列挿入された１または複数の第１電界効果トランジスタと、入力端と出力端との間に直列挿入された１または複数の第２電界効果トランジスタとを備えたものである。ここで、第１電界効果トランジスタおよび第２電界効果トランジスタは、同一の基板上に形成されたものであり、第２のスイッチ素子における第１電界効果トランジスタは以下の(Ｃ１)〜（Ｃ４）の各構成要素を有しており、第２のスイッチ素子における第２電界効果トランジスタは以下の(Ｄ１)〜（Ｄ５）の各構成要素を有している。
（Ｃ１）基板上に下部電子供給層、チャネル層、上部電子供給層およびコンタクト層をこの順に含んで形成された積層構造
（Ｃ２）コンタクト層の上面から所定の深さにまで達する第１リセス
（Ｃ３）第１リセスの底面に形成された第１ゲート電極
（Ｃ４）コンタクト層上の、第１リセスの両側に形成された第１ソース電極および第１ドレイン電極
（Ｄ１）上記の積層構造
（Ｄ２）コンタクト層内に形成された第２リセス
（Ｄ３）コンタクト層のうち第２リセスの底部に形成されたｐまたはｎの導電型不純物を含有する第２ゲート領域
（Ｄ４）第２ゲート領域上に形成された第２ゲート電極
（Ｄ５）コンタクト層上の、第２リセスの両側に形成された第２ソース電極および第２ドレイン電極
【００１９】
本発明の第２の電子機器は、一の素子と他の素子とに接続された上記第２のスイッチ素子を内蔵するものである。
【００２０】
本発明の第２のスイッチ素子および第２の電子機器では、第１電界効果トランジスタにおいて、第１リセスが上部電子供給層上に形成された第１ゲート電極の周囲に設けられているので、寄生容量が小さく、寄生容量の電圧依存性も少なく、寄生容量の非線形性も小さい。また、第２電界効果トランジスタにおいて、第２ゲート領域がコンタクト層中に埋め込まれているので、オン抵抗が低い。
【発明の効果】
【００２１】
本発明の第１のスイッチ素子および第１の電子機器、ならびに本発明の第２のスイッチ素子および第２の電子機器によれば、寄生容量が小さく、寄生容量の電圧依存性も少なく、寄生容量の非線形性も小さい第１電界効果トランジスタを入力端とグラウンド端との間に直列挿入し、かつ、オン抵抗が低い第２電界効果トランジスタを入力端と出力端との間に直列挿入するようにしたので、オン抵抗、挿入損失、ＩＭＤおよび高調波歪みを十分に少なくすることができる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
【００２３】
［第１の実施の形態］
図１は、本発明の第１の実施の形態に係るスイッチ素子１の回路構成を表したものである。図２は、図１のスイッチ素子１の一部の断面構成を表すものである。
【００２４】
このスイッチ素子１は、入力端Ｐｏｒｔ１とグラウンド端ＧＮＤとの間に直列挿入された１または複数のシャントＦＥＴ１Ａ（第１電界効果トランジスタ）と、入力端Ｐｏｒｔ１と出力端Ｐｏｒｔ２との間に直列挿入された１または複数のシリーズＦＥＴ１Ｂ（第２電界効果トランジスタ）とを備えたものである。
【００２５】
また、シャントＦＥＴ１Ａのゲート電極３０（後述）にはスイッチング信号の入力端Ｖｃ１が抵抗Ｒ１を介して接続されており、シリーズＦＥＴ１Ｂのゲート電極４１（後述）にはスイッチング信号の入力端Ｖｃ２が抵抗Ｒ２を介して接続されている。
【００２６】
なお、図１には、シャントＦＥＴ１ＡおよびシリーズＦＥＴ１Ｂがそれぞれ１つずつ設けられている場合が例示されている。また、図２には、シャントＦＥＴ１ＡとシリーズＦＥＴ１Ｂとが互いに隣接して形成されている場合が例示されている。
【００２７】
これらシャントＦＥＴ１ＡおよびシリーズＦＥＴ１Ｂは共に、同一の基板１０上に形成されたものであり、ｐＨＥＭＴプロセスにより一括して形成されたものである。
【００２８】
（シャントＦＥＴ１Ａ）
シャントＦＥＴ１Ａは、基板１０の一面側に、バッファ層１１、下部電子供給層１２、下部スペーサ層１３、チャネル層１４、上部スペーサ層１５、上部電子供給層１６、コンタクト層１７をこの順にエピタキシャルに積層して構成されている。
【００２９】
基板１０は、半絶縁性基板、例えばＧａＡｓ基板である。バッファ層１１は、結晶成長性を良くするために基板１０の表面に形成されたものであり、例えば、ＡｌＧａＡｓとＧａＡｓとを交互に繰り返し積層して構成されており、この周期構造の最上層にはＧａＡｓが形成されている。バッファ層１１はアンドープであることが好ましいが、十分に低い濃度の不純物が添加されたものであってもよい。
【００３０】
なお、本明細書において「アンドープ」とは、対象となる半導体層を製造する際にドーパントを供給していないことを意味するものであり、対象となる半導体層に不純物が全く含まれていない場合や、他の半導体層などから拡散してきた不純物がわずかに含まれている場合も含まれる概念である。
【００３１】
下部電子供給層１２は例えば厚さ方向の全域または一部にｎ型不純物が添加されたＡｌＧａＡｓからなる。なお、下部電子供給層１２内での不純物分布は一様となっていてもよいし、厚さ方向に徐々に（または階段状に）変化していてもよい。下部スペーサ層１３は例えばアンドープＡｌＧａＡｓからなり、チャネル層１４は例えばアンドープＩｎＧａＡｓからなり、上部スペーサ層１５は例えばアンドープＡｌＧａＡｓからなる。また、上部電子供給層１６は例えば厚さ方向の全域または一部にｎ型不純物が添加されたＡｌＧａＡｓからなる。コンタクト層１７は、例えばｎ型ＡｌＧａＡｓからなる。
【００３２】
このシャントＦＥＴ１Ａには、ゲート電極３０、ソース電極３１およびドレイン電極３２がコンタクト層１７上に設けられている。ゲート電極３０は、例えばコンタクト層１７の表面上に一の方向に延在して設けられている。ソース電極３２およびドレイン電極３２は所定の間隔を空けてゲート電極３０の両側に設けられている。また、上部スペーサ層１５、上部電子供給層１６およびコンタクト層１７のうちソース電極３１およびドレイン電極３２と対向する領域に、反応領域３３が形成されており、ソース電極３２およびドレイン電極３２は反応領域３３を介してチャネル層１４とコンタクトをとれるようになっている。
【００３３】
ここで、ゲート電極３０はＴｉ、ＰｔおよびＡｕをこの順に積層して構成されており、ソース電極３１およびドレイン電極３２はＡｕＧｅ、ＮｉおよびＡｕをこの順に積層して構成されている。反応領域３３は後述するようにコンタクト層１７上にソース電極３１およびドレイン電極３２を形成したのちアロイを行うことにより形成されたものである。
【００３４】
このシャントＦＥＴ１Ａにはさらに、コンタクト層１７のうちゲート電極３０直下の部分にゲート領域３４が形成されており、ゲート領域３４の上部がゲート電極３０の下部と接している。このゲート領域３４は例えばｐ型ＡｌＧａＡｓからなり、後述するようにコンタクト層１７の表面にｐ型不純物（例えばＺｎ）を導入して形成されたものである。ゲート領域３４の幅（ゲート長）Ｌ１はゲート電極３０の幅Ｌ２と等しいか、またはそれよりも狭くなっていることが好ましいが、幅Ｌ２よりも広くなっていてもよい。なお、図２には、ゲート長Ｌ１がゲート電極３０の幅Ｌ２よりも広くなっているケースが例示されており、図３には、図２の変形例として、ゲート長Ｌ１がゲート電極３０の幅Ｌ２よりも狭くなっているケースが例示されている。
【００３５】
また、このゲート領域３４の両側（具体的にはゲート領域３４とソース電極３１との間、およびゲート領域３４とドレイン電極３２との間）には一対のリセス３５が形成されている。このリセス３５はゲート電極２１直下の部分であるゲート領域３４と所定の間隔を空けて形成されていてもよいが、ゲート領域３４に接して形成されていることが好ましい。また、リセス３５の開口幅Ｌ３はゲート電極３０の幅Ｌ２よりも広くなっていてもよいが、幅Ｌ２と等しくなっていることが好ましく、それよりも狭くなっていることがより好ましい。また、リセス３５の深さは少なくともゲート領域３４の深さと等しくなっており、ゲート領域３４の深さよりも深くなっていることがより好ましい。なお、図２、図３には、リセス３５の深さがゲート領域３４の深さよりも深くなっているケースが例示されている。
【００３６】
（シリーズＦＥＴ１Ｂ）
シリーズＦＥＴ１Ｂは、シャントＦＥＴ１Ａと共通の基板１０の一面側に、シャントＦＥＴ１Ａと共通のバッファ層１１、下部電子供給層１２、下部スペーサ層１３、チャネル層１４、上部スペーサ層１５および上部電子供給層１６と、コンタクト層１８とをこの順にエピタキシャルに積層して構成されている。
【００３７】
コンタクト１８は、例えば第１コンタクト層１８Ａ、第２コンタクト層１８Ｂを上部電子供給層１６側から順に積層した構造となっている。第１コンタクト層１８Ａは、例えばｎ型ＡｌＧａＡｓからなり、第２コンタクト層１８Ｂは、例えば高濃度のｎ型不純物が添加されたＧａＡｓからなる。上記第２コンタクト層１８Ｂには、例えば積層面内の一の方向に延在する幅Ｌ４のリセス４０が設けられている。このリセス４０は、例えば第２コンタクト層１８Ｂを貫通して形成されている。なお、例えば第２コンタクト層１８Ｂの厚さを調整することにより、リセス４０の深さを適切な値に設定することが可能である。
【００３８】
このシリーズＦＥＴ１Ｂには、ゲート電極４１、ソース電極４２およびドレイン電極４３がコンタクト層１８上に設けられている。ゲート電極４１は、第１コンタクト層１８Ａのうちリセス４０内に露出している部分の表面上に設けられている。ソース電極４２およびドレイン電極４３は所定の間隔を空けてリセス４０の両側に設けられている。また、上部スペーサ層１５、上部電子供給層１６およびコンタクト層１８のうちソース電極４２およびドレイン電極４３と対向する領域に、反応領域４４が形成されており、ソース電極４２およびドレイン電極４３は反応領域４４を介してチャネル層１４とコンタクトをとれるようになっている。
【００３９】
ここで、ゲート電極４１はＴｉ、ＰｔおよびＡｕをこの順に積層して構成されており、ソース電極４２およびドレイン電極４３はＡｕＧｅ、ＮｉおよびＡｕをこの順に積層して構成されている。反応領域４４は後述するようにコンタクト層１８上にソース電極４２およびドレイン電極４３を形成したのちアロイを行うことにより形成されたものである。
【００４０】
このシリーズＦＥＴ１Ｂにはさらに、第１コンタクト層１８Ａのうちゲート電極４１直下の部分にゲート領域４５が形成されており、ゲート領域４５の上部がゲート電極４１の下部と接している。このゲート領域４５は例えばｐ型ＡｌＧａＡｓからなり、後述するように第１コンタクト層１８Ａのうちリセス４０の底部に対応する部分の表面にｐ型不純物（例えばＺｎ）を導入して形成されたものである。ゲート領域４５の幅（ゲート長）Ｌ５はゲート電極３０の幅Ｌ６と等しいか、またはそれよりも狭くなっていることが好ましいが、幅Ｌ６よりも広くなっていてもよい。なお、図２、図３には、ゲート長Ｌ５がゲート電極３０の幅Ｌ６よりも広くなっているケースが例示されている。
【００４１】
なお、シャントＦＥＴ１ＡとシリーズＦＥＴ１Ｂとの間には、素子分離絶縁膜１９が設けられている。この素子分離絶縁膜１９は、例えば、ＬＯＣＯＳ（local oxidation of silicon）またはＳＴＩ（Shallow Trench Isolation）により形成されており、シャントＦＥＴ１ＡとシリーズＦＥＴ１Ｂとを、基板１０の表面において互いに分離している。また、シャントＦＥＴ１ＡおよびシリーズＦＥＴ１Ｂの上面には絶縁層５０が形成されている。この絶縁層５０は、例えば、例えば、シリコン酸化物やチッソ窒化物などの絶縁性材料により構成されている。
【００４２】
このような構成のスイッチ素子１は、例えば次のようにして製造することができる。なお、以下では、図３に示したスイッチ素子１の製造方法について説明する。
【００４３】
上記の構成で例示した各半導体層を、分子線エピタキシー（ＭＢＥ）法や、有機金属化学気相成長（ＭＯＣＶＤ，ＭＯＶＰＥ）法により形成する。
【００４４】
まず、基板１０上に、バッファ層１１、下部電子供給層１２、下部スペーサ層１３、チャネル層１４、上部スペーサ層１５、上部電子供給層１６、コンタクト層１７（第１コンタクト層１８Ａ）、およびコンタクト層１８Ｂをこの順にエピタキシャルに積層したのち、コンタクト層１８ＢのうちシャントＦＥＴ１Ａおよびリセス４０を形成する領域に対応する部分を除去する（図４）。続いて、その上にＣＶＤ法（Chemical Vapor Deposition）などによって絶縁膜５０Ａを積層する（図５）。
【００４５】
次に、絶縁膜５０Ａ上に、ゲート領域３４Ａ（図８参照）を形成することとなる部分に幅Ｌ７（＝Ｌ１＋２×Ｌ３）の開口部Ｈ１を有すると共に、ゲート領域４５を形成することとなる部分に幅Ｌ８（＝Ｌ６）の開口部Ｈ２を有するレジスト層Ｍ１をリソグラフィ工程により形成する（図６）。
【００４６】
次に、そのレジスト層Ｍ１をマスクとして、反応性イオンエッチング（ＲＩＥ）法により例えばＣＦ４にＨ２またはＯ２を添加した混合ガスを用いて、絶縁膜５０Ａを選択的にエッチングして、絶縁膜５０Ａに開口部Ｈ３，Ｈ４を形成する。これにより、開口部Ｈ３，Ｈ４の底部にコンタクト層１７（１８Ａ）が露出する。
【００４７】
次に、レジスト層Ｍ１を除去したのち、絶縁膜５０Ａをマスクとして、コンタクト層１７（１８Ａ）の露出部分にＺｎの有機金属化合物であるジエチルジンク（ＤＥＺ）を用いて気相拡散を行ってＺｎを導入し、コンタクト層１７（１８Ａ）の露出部分にゲート領域３４Ａ，４５を形成する（図８）。
【００４８】
次に、ゲート電極３０に対応する部分に幅Ｌ９（＝Ｌ２）の開口部Ｈ５を有すると共に、ゲート電極４１に対応する部分に幅Ｌ１０（＝Ｌ６）の開口部Ｈ６を有するレジスト層Ｍ２をリソグラフィ工程により形成する（図９）。このとき、開口部Ｈ５をゲート領域３４Ａの中央部分に設けた場合には、後述の開口部Ｈ１１がゲート電極３０の両側に対称に形成されるので、一対のリセス３５を左右対称に形成することができる。なお、一対のリセス３５を左右非対称に形成したい場合には、開口部Ｈ３をゲート領域３４Ａの中央部分以外の部分に設ければよい。
【００４９】
次に、開口部Ｈ５，Ｈ６を含む表面全体にＴｉ／Ｐｔ／Ａｕ金属膜５１を形成したのち（図１０）、リフトオフによりレジスト層Ｍ２を剥離して、開口部Ｈ５の部位にゲート電極３０を形成し、開口部Ｈ６の部位にゲート電極４１を形成する（図１１）。また、リフトオフに伴い、ゲート電極３０の両脇に、幅Ｌ３よりも若干狭い幅Ｌ１１を有する開口部Ｈ７が形成される。これにより、開口部Ｈ１１の底部にゲート領域３４Ａが露出する。
【００５０】
次に、ゲート電極３０，４１および絶縁膜５０Ａをマスクとして、開口部Ｈ１１を通じてゲート領域３４Ａをエッチングし、ゲート電極３０の両脇に一対のリセス３５を形成する（図１２）。また、このエッチングにより、ゲート電極３０直下の部分にゲート領域３４が形成される。このとき、例えばクエン酸などを用いて等方的にエッチングした場合には、ゲート電極２１直下の部分が少し削れるので、ゲート長Ｌ１がゲート電極２１の幅Ｌ２よりも狭くなる。このように、一対のリセス３５を形成する際に等方的なエッチング法を用いた場合にはゲート長Ｌ１を狭く形成することができる。なお、例えばＲＩＥ法などを用いて異方的にエッチングした場合には、ゲート電極２１直下の部分はほとんど削れないので、ゲート長Ｌ１をゲート電極２１の幅Ｌ２と等しくすることができる。
【００５１】
なお、リセス３５を形成する際に、リセス３５の深さを構造で制御したい場合には、コンタクト層１７中にＡｌ組成の高いＡｌＧａＡｓやＩｎＧａＰなどからなるエッチングストップ層（図示せず）を設けておくことが好ましい。
【００５２】
次に、リセス３５を含む表面全体にＣＶＤ法などによって絶縁膜５０Ｂを形成する（図１３）。これにより、リセス３５内に絶縁性物質が充填される。また、絶縁膜５０Ａと共に絶縁層５０が形成されるので、ゲート電極３４はこの絶縁層５０内に埋め込まれる。
【００５３】
次に、絶縁層５０の上面に、ソース電極３１，４２およびドレイン電極３２，４３がそれぞれ形成される部分に開口を有するレジスト層Ｍ３をリソグラフィ工程により形成する（図１４）。その後、このレジスト層Ｍ３をマスクとして、ＲＩＥにより絶縁層５０を選択的にエッチングする（図１５）。これにより、絶縁層５０の開口部の底部にコンタクト層１７（１８Ａ），１８Ｂが露出する。
【００５４】
次に、コンタクト層１７（１８Ａ），１８Ｂの露出部分を含む表面全体にＡｕＧｅ／Ｎｉ／Ａｕ金属膜を形成する（図１６）。続いて、リフトオフによりレジスト層Ｍ３を剥離して、開口部の部位にソース電極３１，４２、ドレイン電極３２，４３を形成する（図１７）。続いて、アロイを行って、反応領域３３，４４を形成する（図１８）。このようにして、シャントＦＥＴ１ＡおよびシリーズＦＥＴ１Ｂが形成される。
【００５５】
その後、シャントＦＥＴ１ＡとシリーズＦＥＴ１Ｂとの間に、バッファ層１１にまで達する素子分離絶縁膜１９を形成する（図３）。このようにして、本実施の形態のスイッチ素子１が形成される。
【００５６】
このような構成のスイッチ素子１では、入力端Ｖｃ１にオン信号を印加すると、シャントＦＥＴ１Ａがオンして、入力端Ｐｏｒｔ１とグラウンド端ＧＮＤとが互いに導通し、入力端Ｖｃ１にオフ信号を印加すると、シャントＦＥＴ１Ａがオフして、入力端Ｐｏｒｔ１とグラウンド端ＧＮＤとが互いに分離される。また、入力端Ｖｃ２にオン信号を印加すると、シリーズＦＥＴ１Ｂがオンして、入力端Ｐｏｒｔ１と出力端Ｐｏｒｔ２とが互いに導通し、入力端Ｖｃ２にオフ信号を印加すると、シリーズＦＥＴ１Ｂがオフして、入力端Ｐｏｒｔ１と出力端Ｐｏｒｔ２とが互いに分離される。従って、入力端Ｖｃ１にオン信号を印加すると共に、入力端Ｖｃ２にオフ信号を印加すると、入力端Ｐｏｒｔ１に印加されたＲＦ信号はグラウンド端ＧＮＤに落とされ、出力端Ｐｏｒｔ２に出力されない。一方、入力端Ｖｃ１にオフ信号を印加すると共に、入力端Ｖｃ２にオン信号を印加すると、入力端Ｐｏｒｔ１に印加されたＲＦ信号はグラウンド端ＧＮＤに落とされることなく、出力端Ｐｏｒｔ２に出力される。
【００５７】
ところで、上記の製造方法では、シャントＦＥＴ１Ａを形成する際に、絶縁膜５０Ａおよびゲート電極３０をマスクとしてコンタクト層１７をエッチングして一対のリセス３５を形成するようするようにしたので、ゲート電極３０と一対のリセス３５との位置合わせをせずに、ゲート電極３０直下のゲート領域３４に接して一対のリセス３５を形成することができる。また、リセス３５を形成する際に、絶縁膜５０Ａおよびゲート電極３０をマスクとして用いているので、ステッパーの開口能力に依存しないでリセス３５の幅Ｌ３（開口部Ｈ１１の開口幅）を狭くすることができる。
【００５８】
これにより、上記の製造方法で製造されたスイッチ素子１では、シャントＦＥＴ１Ａにおいて、一対のリセス３５がゲート電極３０直下のゲート領域３４に精確に接して設けられているので、寄生容量Ｃｇｓ，Ｃｇｄが極めて小さく、また、寄生容量Ｃｇｓ，Ｃｇｄの電圧依存性も極めて少ない。さらに、寄生容量Ｃｇｄが駆動電圧の範囲内においてほぼ一定となっており、この範囲では寄生容量Ｃｇｄの非線形性が極めて小さい。その結果、シャントＦＥＴ１Ａにおいて、挿入損失、ＩＭＤおよび高調波歪みを極めて少なくすることができる。さらに、リセス３５の幅Ｌ３を従来よりも狭くした場合には、挿入損失、ＩＭＤおよび高調波歪みを大幅に少なくすることができる。
【００５９】
また、上記した製造方法では、幅Ｌ３を狭くすることができるので、リセス３５を設けることによって生じるシート抵抗の増加分を少なくすることができる。また、ゲート電極３０とリセス３５との間の距離を短くすることができるので、寄生容量Ｃｇｓ, Ｃｇｄを極めて小さくすることができ、また、寄生容量Ｃｇｓ, Ｃｇｄの電圧依存性も極めて少くすることができる。
【００６０】
例えば、ｉ線ステッパーの開口能力が０．４μｍ程度である場合には、従来の方法では、ゲート電極の幅およびリセスの幅は０．４μｍ程度にまでしか狭めることができない。また、ゲート電極とトレンチとの間の距離は位置合わせの精度の関係で、現在の量産技術では０．２μｍ程度にまでしか縮めることができない。他方、上記の製造方法では、リセス３５の幅を０．４μｍ以下にすることができ、かつゲート電極３０とリセス３５との間の距離を実質的にゼロ（ゲート電極３０とリセス３５とが互いに接している）にすることができる。従って、本実施の形態では、リセス３５を設けることによって生じるシート抵抗の増加分を少なくすることができ、さらに、寄生容量Ｃｇｓ, Ｃｇｄを極めて小さくすることができ、また、寄生容量Ｃｇｓ, Ｃｇｄの電圧依存性も極めて少くすることができる。
【００６１】
なお、図２に示したように、一対のリセス３５がゲート電極３０直下のゲート領域３４と多少の距離を置いて設けられている場合であっても、寄生容量Ｃｇｄが十分に小さく、また、寄生容量Ｃｇｄの電圧依存性も十分に少ない。さらに、寄生容量Ｃｇｄが駆動電圧の範囲内においてほぼ一定となっており、この範囲では寄生容量Ｃｇｄの非線形性が十分に小さい。その結果、図１に示したシャントＦＥＴ１Ａにおいても、挿入損失、ＩＭＤおよび高調波歪みを十分に少なくすることができる。
【００６２】
また、本実施の形態では、シャントＦＥＴ１ＡおよびシリーズＦＥＴ１Ｂにおいて、ゲート領域３４，４５がコンタクト層１７，１８中に埋め込まれた構造となっているので、オン抵抗が低い。特に、シリーズＦＥＴ１Ｂにおいてはゲート領域４１の両端にリセスが設けられていないので、シャントＦＥＴ１Ａと比べて、オン抵抗が極めて低い。
【００６３】
このように、本実施の形態では、シャント回路に適した特性を有するシャントＦＥＴ１Ａを入力端Ｐｏｒｔ１とグラウンド端ＧＮＤとの間に直列挿入し、さらに、シリーズ回路に適した特性を有するシリーズＦＥＴ１Ｂを入力端Ｐｏｒｔ１と出力端Ｐｏｒｔ２との間に直列挿入したので、共通のＦＥＴをシャント回路およびシリーズ回路に適用した場合と比べて、オン抵抗を低く抑えつつ、ＩＭＤや高調波歪を効果的に抑制することができる。
【００６４】
［第２の実施の形態］
図１９は、本発明の第２の実施の形態に係るスイッチ素子２の回路構成を表したものである。図２０は、図１９のスイッチ素子２の一部の断面構成を表すものである。
【００６５】
このスイッチ素子２は、入力端Ｐｏｒｔ１とグラウンド端ＧＮＤとの間に直列挿入された１または複数のシャントＦＥＴ２Ａ（第１電界効果トランジスタ）と、入力端Ｐｏｒｔ１と出力端Ｐｏｒｔ２との間に直列挿入された１または複数のシリーズＦＥＴ２Ｂ（第２電界効果トランジスタ）とを備えたものである。
【００６６】
また、シャントＦＥＴ２Ａのゲート電極３７（後述）にはスイッチング信号の入力端Ｖｃ１が抵抗Ｒ１を介して接続されており、シリーズＦＥＴ２Ｂのゲート電極４１（後述）にはスイッチング信号の入力端Ｖｃ２が抵抗Ｒ２を介して接続されている。
【００６７】
なお、図１９には、シャントＦＥＴ２ＡおよびシリーズＦＥＴ２Ｂがそれぞれ１つずつ設けられている場合が例示されている。また、図２０には、シャントＦＥＴ２ＡとシリーズＦＥＴ２Ｂとが互いに隣接して形成されている場合が例示されている。
【００６８】
なお、以下では、上記実施の形態と同様の構成に対して同一の符号を用いており、上記実施の形態と同一の符号の付された構成についての説明を適宜省略するものとする。
【００６９】
これらシャントＦＥＴ２ＡおよびシリーズＦＥＴ２Ｂは共に、同一の基板１０上に形成されたものであり、ｐＨＥＭＴプロセスにより形成されたものである。
【００７０】
（シャントＦＥＴ２Ａ）
シャントＦＥＴ２Ａは、基板１０の一面側に、バッファ層１１、下部電子供給層１２、下部スペーサ層１３、チャネル層１４、上部スペーサ層１５、上部電子供給層１６、コンタクト層４６をこの順にエピタキシャルに積層して構成されている。
【００７１】
コンタクト層４６は、例えば第１コンタクト層４６Ａ、第２コンタクト層４６Ｂ、第３コンタクト層４６Ｃを上部電子供給層１６側から順に積層した構造となっている。第１コンタクト層４６Ａは例えばｎ型ＩｎＧａＰからなり、第２コンタクト層４６Ｂは例えばｎ型ＡｌＧａＡｓからなり、第３コンタクト層４６Ｃは例えば高濃度のｎ型不純物が添加されたＧａＡｓからなる。
【００７２】
このコンタクト層４６には、積層面内の一の方向に延在するリセス３６が設けられている。このリセス３６は、例えば、コンタクト層４６を貫通して形成されており、第３コンタクト層４６Ｃ側から第１コンタクト層４６Ａ側に向かうにつれてリセスの幅が徐々に狭くなる形状（例えばすり鉢状または階段状の形状）となっている。なお、リセス３６の深さは、コンタクト層４６を貫通する深さに限定されるものではなく、設定したい閾値電圧の大きさに応じて決定されるので、リセス３６がコンタクト層４６直下の上部電子供給層１６に達しない程度の深さとなっていてもよい。
【００７３】
このシャントＦＥＴ２Ａには、ゲート電極３７がコンタクト層４６の底面上（図１７では上部電子供給層１６上）に設けられており、ソース電極３８およびドレイン電極３９がコンタクト層４６上に設けられている。ゲート電極３７は、例えば上部電子供給層１６のうちリセス３６の底部に露出した部分の表面上に一の方向に延在して設けられている。ソース電極３８およびドレイン電極３９は所定の間隔を空けてリセス３６の両側に設けられている。また、上部スペーサ層１５、上部電子供給層１６およびコンタクト層４６のうちソース電極３８およびドレイン電極３９と対向する領域に、反応領域３３が形成されており、ソース電極３８およびドレイン電極３９は反応領域３３を介してチャネル層１４とコンタクトをとれるようになっている。
【００７４】
ここで、ゲート電極３７はＴｉ、ＰｔおよびＡｕをこの順に積層して構成されており、ソース電極３８およびドレイン電極３９はＡｕＧｅ、ＮｉおよびＡｕをこの順に積層して構成されている。
【００７５】
（シリーズＦＥＴ２Ｂ）
シリーズＦＥＴ２Ｂは、シャントＦＥＴ２Ａと共通の基板１０の一面側に、シャントＦＥＴ１Ａと共通のバッファ層１１、下部電子供給層１２、下部スペーサ層１３、チャネル層１４、上部スペーサ層１５、上部電子供給層１６およびコンタクト層４６をこの順にエピタキシャルに積層して構成されている。
【００７６】
第３コンタクト層４６Ｃには、積層面内の一の方向に延在する幅Ｌ４のリセス４０が設けられている。このリセス４０は、例えば第３コンタクト層４６Ｃを貫通して形成されている。なお、例えば第３コンタクト層４６Ｃの厚さを調整することにより、リセス４０の深さを適切な値に設定することが可能である。
【００７７】
また、このシリーズＦＥＴ２Ｂには、ゲート電極４１、ソース電極４２およびドレイン電極４３がコンタクト層４６上に設けられている。ゲート電極４１は、第３コンタクト層４６Ｃのうちリセス４０内に露出している部分の表面上に設けられている。ソース電極４２およびドレイン電極４３は所定の間隔を空けてリセス４０の両側に設けられている。また、上部スペーサ層１５、上部電子供給層１６およびコンタクト層４６のうちソース電極４２およびドレイン電極４３と対向する領域に、反応領域４４が形成されており、ソース電極４２およびドレイン電極４３は反応領域４４を介してチャネル層１４とコンタクトをとれるようになっている。
【００７８】
このシリーズＦＥＴ２Ｂにはさらに、第１コンタクト層４６Ａおよび第２コンタクト層４６Ｂのうちゲート電極４１直下の部分にゲート領域４５が形成されており、ゲート領域４５の上部がゲート電極４１の下部と接している。このゲート領域４５は、後述するように第１コンタクト層４６Ａおよび第２コンタクト層４６Ｂのうちリセス４０の底部に対応する部分の表面にｐ型不純物（例えばＺｎ）を導入して形成されたものである。
【００７９】
なお、シャントＦＥＴ２ＡとシリーズＦＥＴ２Ｂとの間には、素子分離絶縁膜１９が設けられている。また、シャントＦＥＴ２ＡおよびシリーズＦＥＴ２Ｂの上面には絶縁層５３が形成されている。この絶縁層５３は、例えば、例えば、シリコン酸化物やチッソ窒化物などの絶縁性材料により構成されている。
【００８０】
このような構成のスイッチ素子２は、例えば次のようにして製造することができる。
【００８１】
上記の構成で例示した各半導体層を、分子線エピタキシー（ＭＢＥ）法や、有機金属化学気相成長（ＭＯＣＶＤ，ＭＯＶＰＥ）法により形成する。
【００８２】
まず、基板１０上に、バッファ層１１、下部電子供給層１２、下部スペーサ層１３、チャネル層１４、上部スペーサ層１５、上部電子供給層１６およびコンタクト層４６をこの順にエピタキシャルに積層する（図２１）。
【００８３】
次に、その表面上に、ゲート電極３７，４１を形成することとなる部分を含む領域に対応して開口部Ｈ８，Ｈ９を有するレジスト層Ｍ４をリソグラフィ工程により形成する。続いて、そのレジスト層Ｍ４をマスクとして、例えばクエン酸などを用いて第３コンタクト層４６Ｃを選択的にエッチングして、第３コンタクト層４６Ｃに、開口部Ｈ８に対応して開口部Ｈ１０を形成すると共に、開口部Ｈ９に対応して開口部Ｈ１１を形成する（図２２）。
【００８４】
次に、レジスト層Ｍ４を除去したのち、開口部Ｈ１１よりも小さな開口幅Ｌ１２（＝幅Ｌ６）の開口部Ｈ１２を、開口部Ｈ１１内に有する絶縁膜５３Ａを形成する（図２３）。続いて、この絶縁膜５３Ａをマスクとして、第２コンタクト層４６Ｂの露出部分にＺｎの有機金属化合物であるジエチルジンク（ＤＥＺ）を用いて気相拡散を行ってＺｎを導入し、第１コンタクト層４６Ａおよび第２コンタクト層４６Ｂのうちこの露出部分の直下に対応する部分にゲート領域４５を形成する（図２３）。
【００８５】
次に、その表面上に、開口部Ｈ１０よりも小さな開口の開口部Ｈ１３を開口部Ｈ１０の直上に有するレジスト層Ｍ５を形成する（図２４）。続いて、このレジスト層Ｍ５をマスクとして、絶縁膜５３Ａおよび第２コンタクト層４６Ｂのうち開口部Ｈ１３の直下の部分を選択的に除去して、絶縁膜５３Ａおよび第２コンタクト層４６Ｂに開口部Ｈ１４を形成する（図２４）。このとき、例えばＨ２ＳＯ４−Ｈ２Ｏ２−Ｈ２Ｏ系のエッチング液を用いて第２コンタクト層４６Ｂを選択的に除去する。
【００８６】
次に、レジスト層Ｍ５を除去したのち、開口部Ｈ１４よりも小さな開口の開口部Ｈ１５を開口部Ｈ１４内に有すると共に、開口部Ｈ１２と同等の開口幅の開口部Ｈ１６を、開口部Ｈ１２の直上に有するレジスト層Ｍ６を形成する（図２５）。続いて、第１コンタクト層４６Ａの溶解速度の方が第２コンタクト層４６Ｂのそれよりも十分に速いエッチング液（例えばＨＣｌ−Ｈ２Ｏ系のエッチング液）を用いて第１コンタクト層４６Ａを選択的に除去する。これにより、開口部Ｈ１５の開口よりも広い開口の開口部Ｈ１７を第１コンタクト層４６Ａに形成することができる（図２６）。
【００８７】
次に、開口部Ｈ１５，Ｈ１６を含む表面全体にＴｉ／Ｐｔ／Ａｕ金属膜を形成したのち、リフトオフによりレジスト層Ｍ６を剥離して、開口部Ｈ１７のうち開口部Ｈ１５の直下の部位にゲート電極３７を形成し、開口部Ｈ１２，Ｈ１６の部位にゲート電極４１を形成する（図２７）。また、リフトオフに伴い、ゲート電極３７の周囲に、リセス３６が形成される。
【００８８】
次に、リセス３６，４０を含む表面全体に絶縁膜５３Ｂを形成して絶縁膜５３Ａと共に絶縁層５３を形成したのち、ソース電極３８，４２およびドレイン電極３９，４３を形成することとなる部分に開口を有するレジスト層Ｍ７を形成する（図２８）。
【００８９】
次に、レジスト層Ｍ７をマスクとして、ＲＩＥにより絶縁層５４を選択的にエッチングして、第３コンタクト層４６Ｃを露出させ、第３コンタクト層４６Ｃの露出部分を含む表面全体にＡｕＧｅ／Ｎｉ／Ａｕ金属膜を形成したのち、リフトオフによりレジスト層Ｍ７を剥離して、開口部の部位にソース電極３８，４２、ドレイン電極３９，４３を形成する（図２９）。続いて、アロイを行って、反応領域３３，４４を形成する。このようにして、シャントＦＥＴ２ＡおよびシリーズＦＥＴ２Ｂが形成される。
【００９０】
その後、シャントＦＥＴ２ＡおよびシリーズＦＥＴ２Ｂとの間に、バッファ層１１にまで達する素子分離絶縁膜１９を形成する。このようにして、本実施の形態のスイッチ素子２が形成される。
【００９１】
このような構成のスイッチ素子２では、入力端Ｖｃ１にオン信号を印加すると、シャントＦＥＴ２Ａがオンして、入力端Ｐｏｒｔ１とグラウンド端ＧＮＤとが互いに導通し、入力端Ｖｃ１にオフ信号を印加すると、シャントＦＥＴ２Ａがオフして、入力端Ｐｏｒｔ１とグラウンド端ＧＮＤとが互いに分離される。また、入力端Ｖｃ２にオン信号を印加すると、シリーズＦＥＴ２Ｂがオンして、入力端Ｐｏｒｔ１と出力端Ｐｏｒｔ２とが互いに導通し、入力端Ｖｃ２にオフ信号を印加すると、シリーズＦＥＴ２Ｂがオフして、入力端Ｐｏｒｔ１と出力端Ｐｏｒｔ２とが互いに分離される。従って、入力端Ｖｃ１にオン信号を印加すると共に、入力端Ｖｃ２にオフ信号を印加すると、入力端Ｐｏｒｔ１に印加されたＲＦ信号はグラウンド端ＧＮＤに落とされ、出力端Ｐｏｒｔ２に出力されない。一方、入力端Ｖｃ１にオフ信号を印加すると共に、入力端Ｖｃ２にオン信号を印加すると、入力端Ｐｏｒｔ１に印加されたＲＦ信号はグラウンド端ＧＮＤに落とされることなく、出力端Ｐｏｒｔ２に出力される。
【００９２】
ところで、本実施の形態のスイッチ素子２では、シャントＦＥＴ２Ａにおいて、リセス３６がゲート電極３７の周囲に設けられているので、寄生容量Ｃｇｄが小さく、また、寄生容量Ｃｇｄの電圧依存性も少ない。さらに、寄生容量Ｃｇｄが駆動電圧の範囲内においてほぼ一定となっており、この範囲では寄生容量Ｃｇｄの非線形性が小さい。その結果、シャントＦＥＴ２Ａにおいて、挿入損失、ＩＭＤおよび高調波歪みを少なくすることができる。
【００９３】
また、本実施の形態では、シリーズＦＥＴ２Ｂにおいて、ゲート領域４５がコンタクト層４６中に埋め込まれた構造となっているので、オン抵抗が低い。特に、シリーズＦＥＴ２Ｂにおいてはゲート領域４５の両端にリセスが設けられていないので、シャントＦＥＴ２Ａと比べて、オン抵抗が極めて低い。
【００９４】
このように、本実施の形態では、シャント回路に適した特性を有するシャントＦＥＴ２Ａを入力端Ｐｏｒｔ１とグラウンド端ＧＮＤとの間に直列挿入し、さらに、シリーズ回路に適した特性を有するシリーズＦＥＴ２Ｂを入力端Ｐｏｒｔ１と出力端Ｐｏｒｔ２との間に直列挿入したので、共通のＦＥＴをシャント回路およびシリーズ回路に適用した場合と比べて、オン抵抗を低く抑えつつ、ＩＭＤや高調波歪を効果的に抑制することができる。
【００９５】
[実施例]
次に、上記実施の形態におけるシャントＦＥＴ１ＡおよびシリーズＦＥＴ１Ｂの諸特性について説明する。
【００９６】
本実施例では、リセスを施したＦＥＴとして、サンプルＡとサンプルＣを用意した。サンプルＡにおいて、下部電子供給層１２および上部電子供給層１６のそれぞれの不純物濃度を３．０×１０１８ｃｍ−３とし、コンタクト層１７の厚さを１３０ｎｍとし、リセス３５の深さを１００ｎｍとし、ゲート電極３０とリセス３５との間の距離を０．０５μｍとし、ゲート幅を４ｍｍとした。また、サンプルＣにおいて、下部電子供給層１２および上部電子供給層１６のそれぞれの不純物濃度を２．４×１０１８ｃｍ−３とし、コンタクト層１７の厚さを８０ｎｍとし、リセス３５の深さを５０ｎｍとし、ゲート電極３０とリセス３５との間の距離を０．０５μｍとし、ゲート幅を４ｍｍとした。
【００９７】
また、リセスを施していない従来のＦＥＴとして、サンプルＢとサンプルＤを用意した。サンプルＢにおいて、下部電子供給層１２および上部電子供給層１６のそれぞれの不純物濃度を３．０×１０１８ｃｍ−３とし、コンタクト層１７の厚さを１３０ｎｍとし、ゲート幅を４ｍｍとした。また、サンプルＤにおいて、下部電子供給層１２および上部電子供給層１６のそれぞれの不純物濃度を２．４×１０１８ｃｍ−３とし、コンタクト層１７の厚さを８０ｎｍとし、ゲート幅を４ｍｍとした。
【００９８】
図３０は、上記したサンプルＡまたはサンプルＢのシャント回路における諸特性を計測する際に用いた回路の概略構成を表すものである。この回路は、入力端Ｐｏｒｔ１、入力端Ｐｏｒｔ２、出力端Ｐｏｒｔ３、入力端Ｖｃ１、グラウンド端ＧＮＤの５つのポートを備えている。入力端Ｐｏｒｔ１および出力端Ｐｏｒｔ３が入力端Ｐｏｒｔ２に対して互いに並列接続されており、サンプルＡまたはサンプルＢを４つ直列に接続したものが入力端Ｐｏｒｔ２とグラウンド端ＧＮＤとの間に直列接続されている。また、サンプルＡまたはサンプルＢのゲート電極が抵抗Ｒ１を介して入力端Ｖｃ１に接続されている。
【００９９】
入力端Ｐｏｒｔ１から周波数ｆ０、パワーＰ０のＲＦ信号を入力し、このＲＦ信号を妨害する妨害波として、入力端Ｐｏｒｔ２から周波数ｆｂ、パワーＰｂの妨害信号を入力した。さらに、入力端Ｖｃ１から負の電圧を入力し、サンプルＡまたはサンプルＢに逆バイアスを印加することにより、サンプルＡまたはサンプルＢをオフしておき、このときに出力端Ｐｏｒｔ３からの出力を計測した。そのときの計測結果を図３１に示した。
【０１００】
なお、図３１において、ΔＣｏｆｆ／ΔＶとは、ドレイン電圧が−１Ｖ〜＋１Ｖの範囲内となっているときの、単位電圧あたりのオフ容量の変化量（オフ容量の非線形量）を指す。
【０１０１】
図３１から、オン抵抗Ｒｏｎを除く、オフ容量Ｃｏｆｆ、オフ容量の非線形量ΔＣｏｆｆ／ΔＶおよび２次ＩＭＤにおいて、サンプルＡがサンプルＢよりも優れていることがわかった。従って、サンプルＡはシャント回路に適していることがわかった。
【０１０２】
図３２は、上記したサンプルＣまたはサンプルＤのシリーズ回路における諸特性を計測する際に用いた回路の概略構成を表すものである。この回路は、入力端Ｐｏｒｔ１、入力端Ｐｏｒｔ２、出力端Ｐｏｒｔ３、入力端Ｖｃ２、グラウンド端ＧＮＤの５つのポートを備えている。サンプルＣまたはサンプルＤを４つ直列に接続したものが入力端Ｐｏｒｔ１と入力端Ｐｏｒｔ２との間に直列接続されており、出力端Ｐｏｒｔ３が入力端Ｐｏｒｔ１に対して並列接続されている。また、サンプルＣまたはサンプルＤのゲート電極が抵抗Ｒ２を介して入力端Ｖｃ２に接続されている。
【０１０３】
入力端Ｐｏｒｔ１から周波数ｆ０、パワーＰ０のＲＦ信号を入力し、このＲＦ信号を妨害する妨害波として、入力端Ｐｏｒｔ２から周波数ｆｂ、パワーＰｂの妨害信号を入力した。さらに、入力端Ｖｃ２から正の電圧を入力し、サンプルＣまたはサンプルＤに逆バイアスを印加することにより、サンプルＣまたはサンプルＤをオンしておき、このときに出力端Ｐｏｒｔ２からの出力を計測した。そのときの計測結果を図３３に示した。
【０１０４】
図３３から、オフ容量Ｃｏｆｆおよびオフ容量の非線形量ΔＣｏｆｆ／ΔＶを除く、オン抵抗Ｒｏｎ、２次ＩＭＤおよび３次ＩＭＤにおいて、サンプルＤがサンプルＣよりも優れていることがわかった。従って、サンプルＤはシリーズ回路に適していることがわかった。
【０１０５】
［適用例］
次に、図３４を参照して、上記実施の形態またはその変形例に係るスイッチ素子１，２（総称してスイッチ素子ＳＷとする。）を搭載した通信装置の構成について説明する。図３１は、電子機器としての通信装置のブロック構成を表している。
【０１０６】
図３４に示した通信装置は、スイッチ素子ＳＷを、第２世代のＧＳＭシステム（ＳＧＳＭ）と、第３世代のＷ−ＣＤＭＡシステム（ＳＷ−ＣＤＭＡ）とを切り替えるシステム切替器や、第２世代のＧＳＭシステム（ＳＧＳＭ）の送受信切替器として搭載したものであり、例えば、携帯電話器、情報携帯端末（ＰＤＡ）、無線ＬＡＮ機器などである。なお、上記送受信切替器は、半導体デバイスで形成されている。
【０１０７】
この通信装置は、例えば、図３４に示したように、送受信用のアンテナＡＮＴと、二つのスイッチ素子ＳＷ（アンテナスイッチ素子ＳＷ１，送受信スイッチ素子ＳＷ２）と、デュプレクサＤＰＸと、第２世代のＧＳＭシステム（ＳＧＳＭ）と、第３世代のＷ−ＣＤＭＡシステム（ＳＷ−ＣＤＭＡ）とを備えている。
【０１０８】
ここで、アンテナスイッチ素子ＳＷ１はアンテナＡＮＴと、第３世代のＷ−ＣＤＭＡシステム（ＳＷ−ＣＤＭＡ）および他方のスイッチＳＷとの間に接続されており、送受信スイッチ素子ＳＷ２はアンテナスイッチ素子ＳＷ１と、第２世代のＧＳＭシステム（ＳＧＳＭ）の送信側配線Ｔｘ２および受信側配線Ｒｘ２との間に接続されている。
【０１０９】
この通信装置では、アンテナスイッチ素子ＳＷ１および送受信スイッチ素子ＳＷ２として上記実施の形態またはその変形例に係るスイッチ素子１，２を用いているので、アンテナスイッチ素子ＳＷ１および送受信スイッチ素子ＳＷ２において、寄生容量Ｃｇｓ，Ｃｇｄが小さく、また、寄生容量Ｃｇｓ，Ｃｇｄの電圧依存性も少ない。さらに、寄生容量Ｃｇｓ，Ｃｇｄが駆動電圧の範囲内においてほぼ一定となっており、この範囲では寄生容量Ｃｇｓ，Ｃｇｄの非線形性が小さい。その結果、アンテナスイッチ素子ＳＷ１および送受信スイッチ素子ＳＷ２において、挿入損失、ＩＭＤおよび高調波歪みを少なくすることができる。
【０１１０】
以上、実施の形態およびその変形例ならびに適用例を挙げて本発明のスイッチ素子および通信装置について説明したが、本発明は上記実施の形態等に限定されるものではなく、本発明のスイッチ素子および通信装置の構成やその製造方法に関する手順などは、上記実施の形態等と同様の効果を得ることが可能な限りにおいて自由に変形可能である。
【０１１１】
また、上記適用例では、本発明のスイッチ素子を携帯電話機などの通信装置に代表される電子機器に適用する場合について説明したが、必ずしもこれに限られるものではなく、通信装置以外の電子機器に適用することも可能である。
【図面の簡単な説明】
【０１１２】
【図１】本発明の第１の実施の形態に係るスイッチ素子の回路構成図である。
【図２】図１のスイッチ素子の断面構成図である。
【図３】図２のスイッチ素子の一変形例を表す断面構成図である。
【図４】図３のスイッチ素子の製造工程を説明するための断面構成図である。
【図５】図４に続く工程について説明するための断面構成図である。
【図６】図５に続く工程について説明するための断面構成図である。
【図７】図６に続く工程について説明するための断面構成図である。
【図８】図７に続く工程について説明するための断面構成図である。
【図９】図８に続く工程について説明するための断面構成図である。
【図１０】図９に続く工程について説明するための断面構成図である。
【図１１】図１０に続く工程について説明するための断面構成図である。
【図１２】図１１に続く工程について説明するための断面構成図である。
【図１３】図１２に続く工程について説明するための断面構成図である。
【図１４】図１３に続く工程について説明するための断面構成図である。
【図１５】図１４に続く工程について説明するための断面構成図である。
【図１６】図１５に続く工程について説明するための断面構成図である。
【図１７】図１６に続く工程について説明するための断面構成図である。
【図１８】図１７に続く工程について説明するための断面構成図である。
【図１９】本発明の第２の実施の形態に係るスイッチ素子の回路構成図である。
【図２０】図１９のスイッチ素子の断面構成図である。
【図２１】図２０のスイッチ素子の製造工程を説明するための断面構成図である。
【図２２】図２１に続く工程について説明するための断面構成図である。
【図２３】図２２に続く工程について説明するための断面構成図である。
【図２４】図２３に続く工程について説明するための断面構成図である。
【図２５】図２４に続く工程について説明するための断面構成図である。
【図２６】図２５に続く工程について説明するための断面構成図である。
【図２７】図２６に続く工程について説明するための断面構成図である。
【図２８】図２７に続く工程について説明するための断面構成図である。
【図２９】図２８に続く工程について説明するための断面構成図である。
【図３０】一実施例に係るシャントＦＥＴ１ＡおよびシリーズＦＥＴ１Ｂのシャント回路における諸特性を計測するための回路構成図である。
【図３１】図３０の回路構成における計測値を表す図である。
【図３２】一実施例に係るシャントＦＥＴ１ＡおよびシリーズＦＥＴ１Ｂのシリーズ回路における諸特性を計測するための回路構成図である。
【図３３】図３２の回路構成における計測値を表す図である。
【図３４】スイッチ素子の一適用例に係る通信装置の回路構成図である。
【図３５】従来のスイッチ素子の回路構成図および等価回路図である。
【図３６】図３５のスイッチ素子の周波数特性の一例について説明するための特性図である。
【図３７】トランジスタの等価回路図である。
【符号の説明】
【０１１３】
１，２…スイッチ素子、１Ａ，２Ａ…シャントＦＥＴ、１Ｂ，２Ｂ…シリーズＦＥＴ，１０…基板、１１…バッファ層、１２…下部電子供給層、１３…下部スペーサ層、１４…チャネル層、１５…上部スペーサ層、１６…上部電子供給層、１７，１８，４６…コンタクト層、１８Ａ，４６Ａ…第１コンタクト層、１８Ｂ，４６Ｂ…第２コンタクト層、４６Ｃ…第３コンタクト層、１９…素子分離絶縁膜、３０，３７，４１…ゲート電極、３１，３８，４２…ソース電極、３２，３９，４３…ドレイン電極、３３，４４…反応領域、３４，４５…ゲート領域、３５，３６，４０…リセス。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【手続補正書】
【提出日】平成19年8月2日(2007.8.2)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０１０３
【補正方法】変更
【補正の内容】
【０１０３】
入力端Ｐｏｒｔ１から周波数ｆ０、パワーＰ０のＲＦ信号を入力し、このＲＦ信号を妨害する妨害波として、入力端Ｐｏｒｔ２から周波数ｆｂ、パワーＰｂの妨害信号を入力した。さらに、入力端Ｖｃ２から正の電圧を入力し、サンプルＣまたはサンプルＤにバイアスを印加することにより、サンプルＣまたはサンプルＤをオンしておき、このときに出力端Ｐｏｒｔ２からの出力を計測した。そのときの計測結果を図３３に示した。
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図３２
【補正方法】変更
【補正の内容】
【図３２】
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【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図３３
【補正方法】変更
【補正の内容】
【図３３】
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