(57)【要約】【課題】サイドウォール形成時に異常放電が生じることを抑制できる半導体装置の製造方法を提供する。【解決手段】本発明に係る半導体装置の製造方法は、縁から２．５ｍｍ以上離れた領域に位置するゲート絶縁膜３ａ，３ｂを表面に有する半導体ウェハ１の全面上に、導電膜４及び反射防止膜１０を形成する工程と、第１マスクパターン５０をマスクとしたエッチングにより、半導体ウェハ１の周縁部１ｃ上に位置する反射防止膜１０を除去する工程と、反射防止膜１０上に第２マスクパターンを形成し、該第２マスクパターンをマスクとして反射防止膜１０及び導電膜４をエッチングすることによりゲート電極を形成する工程と、ゲート電極上、ゲート絶縁膜３ａ，３ｂ上、及び素子分離膜２上に絶縁膜を形成する工程と、この絶縁膜を、平行平板型のエッチング装置を用いてエッチバックすることにより、サイドウォールを形成する工程とを具備する。【選択図】図１
2009038174.tif 000002
【特許請求の範囲】
【請求項１】
半導体ウェハの全面に導電膜を形成する工程と、
前記導電膜上に反射防止膜を形成する工程と、
ドライエッチングにより、前記半導体ウェハの周縁部上に位置する前記反射防止膜を除
去する工程と、
前記第１マスクパターンを除去する工程と、
前記反射防止膜上に第２マスクパターンを形成し、該第２マスクパターンをマスクとし
て前記反射防止膜及び前記導電膜をエッチングすることにより、導電パターンを形成する
工程と、
前記第２マスクパターンを除去する工程と、
前記導電パターン上に位置する前記反射防止膜を除去する工程と、
前記導電パターンが形成された前記半導体ウェハに、プラズマを用いた処理を行う工程
と、
を具備する半導体装置の製造方法。
【請求項２】
前記導電パターンはゲート電極であり、
前記プラズマを用いた処理を行う工程は、
前記ゲート電極上及びその周囲に絶縁膜を形成する工程と、
前記絶縁膜を、エッチバックすることにより、前記ゲート電極の側壁に位置するサイド
ウォールを形成する工程と、
を具備する半導体装置の製造方法。
【請求項３】
前記導電パターンを形成する工程において、前記半導体ウェハの縁から２．５ｍｍ以内
の領域には、前記ゲート電極が形成されない請求項２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プラズマを用いて処理する工程を有する半導体装置の製造方法に関する。特
に本発明は、異常放電が生じることを抑制できる半導体装置の製造方法に関する。
【背景技術】
【０００２】
図４は、従来の半導体装置の製造方法を説明するための断面図である。まず図４（Ａ）
に示すように、シリコンウェハ１００に素子分離膜１０２を形成し、第１トランジスタが
形成される第１素子領域１００ａ及び第２トランジスタが形成される第２素子領域１００
ｂを相互に分離する。次いで、及びゲート絶縁膜１０３ａ，１０３ｂを形成する。次いで
、素子分離膜１０２上及びゲート絶縁膜１０３ａ，１０３ｂ上にポリシリコン膜１０４及
び反射防止膜１１０を形成する。このとき、シリコンウェハ１００の周縁部１００ｃ上に
も、ポリシリコン膜１０４及び反射防止膜１１０が形成される。反射防止膜１１０は、例
えば有機膜である。
【０００３】
次いで図４（Ｂ）に示すように、シリコンウェハ１００の周縁部１００ｃ上に位置する
反射防止膜１１０を、薬液を滴下することにより除去する。除去処理後の反射防止膜１１
０の周縁部１１０ａは、薬液を吸収する等して、他の部分より厚くなる。
【０００４】
次いで図４（Ｃ）に示すように、反射防止膜１１０上にレジストパターン（図示せず）
を形成し、このレジストパターンをマスクとして反射防止膜１１０及びポリシリコン膜１
０４をエッチングする。これにより、反射防止膜１１０及びポリシリコン膜１０４は選択
的に除去され、ゲート絶縁膜１０３ａ，１０３ｂ上に位置するゲート電極１０４ａ，１０
４ｂが形成される。このとき、反射防止膜１１０の周縁部１１０ａの下に位置するポリシ
リコン膜１０４も本来は除去されるはずであるが。周縁部１１０ａが他の反射防止膜１１
０より厚いため、残部１０４ｃとして残る場合がある。
【０００５】
その後、図４（Ｄ）に示すように、レジストパターンを除去し、さらにゲート電極１０
４ａ，１０４ｂ上の反射防止膜１１０を除去する。次いで、低濃度不純物領域１０６ａ，
１０６ｂを形成する。次いで、ゲート電極１０４ａ，１０４ｂ上を含む全面上に絶縁膜を
形成し、この絶縁膜をエッチバックする。これにより、ゲート電極１０４ａ，１０４ｂの
側壁にはサイドウォール１０５ａ，１０５ｂが形成される。その後、第１トランジスタの
ソース及びドレインとなる不純物領域１０７ａ、及び第２トランジスタのソース及びドレ
インとなる不純物領域１０７ｂを形成する。本技術に類似する技術が、下記特許文献１に
開示されている。
【０００６】
【特許文献１】特開２００１−１４４０２９号公報（図３）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記したように、ポリシリコン膜等の導電膜上の反射防止膜のうち半導体ウェハの周縁
部上に位置する部分を、薬液を滴下することにより除去した場合、除去処理後の反射防止
膜の周縁部は、他の部分より厚くなる。そして、マスクを用いたエッチングにより反射防
止膜及び導電膜を除去すると、反射防止膜の周縁部の下に位置する導電膜が残部として残
る。この残部は、半導体ウェハの縁に位置するため、その後のプラズマを用いた処理（例
えばサイドウォールを形成するときのエッチング）においてアンテナとして作用し、プラ
ズマの異常放電の原因となることがある。
【０００８】
本発明は上記のような事情を考慮してなされたものであり、その目的は、プラズマを用
いた処理において異常放電が生じることを抑制できる半導体装置の製造方法を提供するこ
とにある。
【課題を解決するための手段】
【０００９】
上記課題を解決するため、本発明に係る半導体装置の製造方法は、半導体ウェハの全面
に導電膜を形成する工程と、
前記導電膜上に反射防止膜を形成する工程と、
前記反射防止膜上に第１マスクパターンを形成し、該第１マスクパターンをマスクとし
たドライエッチングにより、前記半導体ウェハの周縁部上に位置する前記反射防止膜を除
去する工程と、
前記第１マスクパターンを除去する工程と、
前記反射防止膜上に第２マスクパターンを形成し、該第２マスクパターンをマスクとし
て前記反射防止膜及び前記導電膜をエッチングすることにより、導電パターンを形成する
工程と、
前記第２マスクパターンを除去する工程と、
前記導電パターン上に位置する前記反射防止膜を除去する工程と、
前記導電パターンが形成された前記半導体ウェハに、プラズマを用いた処理を行う工程
と、
を具備する。
【００１０】
この半導体装置の製造方法によれば、前記反射防止膜のうち前記半導体ウェハの周縁部
上に位置する部分をドライエッチングにより除去している。従って、除去処理後の前記反
射防止膜の縁の厚さは、他の部分の厚さと略同じである。このため、前記ゲート電極を形
成した後に、前記導電膜の残部は形成されない。
従って、その後に行われるプラズマを用いた処理において異常放電が生じることが抑制
される。
【００１１】
前記導電パターンは、例えばゲート電極である。この場合、前記プラズマを用いた処理
を行う工程は、前記ゲート電極上及びその周囲に絶縁膜を形成する工程と、前記絶縁膜を
、エッチバックすることにより、前記ゲート電極の側壁に位置するサイドウォールを形成
する工程とを具備する。ここで、前記導電パターンを形成する工程において、前記半導体
ウェハの縁から２．５ｍｍ以内の領域には、前記ゲート電極が形成されないのが好ましい
。このようにすると、前記半導体ウェハの縁から２．５ｍｍ以内の領域にアンテナとして
作用する構造物がなくなるため、その後に行われるプラズマを用いた処理において異常放
電が生じることがさらに抑制される。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照して本発明の実施形態について説明する。まず図１（Ａ）に示すよう
に、シリコンウェハ１に素子分離膜２を形成し、第１トランジスタが形成される第１素子
領域１ａ、及び第２トランジスタが形成される第２素子領域１ｂを相互に分離する。第１
素子領域１ａ及び第２素子領域１ｂは、シリコンウェハ１の縁から２．５ｍｍ以上離れて
いる。このとき、シリコンウェハ１の周縁部１ｃにも、素子分離膜２が形成される。素子
分離膜２は、ＬＯＣＯＳ酸化法により形成されても良いし、トレンチアイソレーション法
により形成されても良い。シリコンウェハ１の直径は、例えば２００ｍｍである。
【００１３】
次いで、シリコンウェハ１を熱酸化する。これにより、第１素子領域１ａに位置するシ
リコンウェハ１にはゲート絶縁膜３ａが形成され、第２素子領域１ｂに位置するシリコン
ウェハ１にはゲート絶縁膜３ｂが形成される。ゲート絶縁膜３ａ，３ｂは、シリコンウェ
ハ１の縁から２．５ｍｍ以上離れている。本工程において、シリコンウェハ１のうち素子
分離膜２で覆われていない領域にはゲート絶縁膜３ａ，３ｂと同様の熱酸化膜（図示せず
）が形成される。このため、本工程の後、シリコンウェハ１の表面は、ゲート絶縁膜３ａ
，３ｂ、熱酸化膜、及び素子分離膜２のいずれかで覆われる。
【００１４】
次いで図１（Ｂ）に示すように、熱酸化膜上、ゲート絶縁膜３ａ，３ｂ上及び素子分離
膜２上に、ポリシリコン膜４をＣＶＤ法により形成する。次いで、ポリシリコン膜４上に
、反射防止膜１０を形成する。反射防止膜１０は有機膜であり、例えばスピンコーティン
グ法により形成される。
【００１５】
次いで図１（Ｃ）に示すように、反射防止膜１０上にフォトレジスト膜５０を塗布し、
フォトレジスト膜５０を露光及び現像する。これにより、フォトレジスト膜５０のうちシ
リコンウェハ１の周縁部１ｃ上に位置する部分は除去される。次いで、フォトレジスト膜
５０をマスクとして、反射防止膜１０をドライエッチングする。これにより、反射防止膜
１０のうちシリコンウェハ１の周縁部１ｃ上に位置する部分は除去される。このとき除去
される領域は、シリコンウェハ１の縁を起点として２．５ｍｍ以上シリコンウェハの中心
側までの領域である。すなわちシリコンウェハ１の縁から反射防止膜１０の縁までの距離
Ｌは、２．５ｍｍ以上になる。だだし、第１素子領域１ａ及び第２素子領域１ｂの上方に
おいて反射防止膜１０は除去されない。なお、除去処理後の反射防止膜１０の縁の厚さは
、他の部分の厚さと略同じである。
【００１６】
次いで図２（Ａ）に示すように、フォトレジスト膜５０を除去する。次いで、反射防止
膜１０上及びポリシリコン膜４上にフォトレジスト膜を塗布し、このフォトレジスト膜を
露光及び現像する。これにより反射防止膜１０上には、レジストパターン５２が形成され
る。次いで、レジストパターン５２をマスクとして、反射防止膜１０及びポリシリコン膜
４をエッチングする。これにより、反射防止膜１０及びポリシリコン膜４は選択的に除去
され、ゲート絶縁膜３ａ上に位置するゲート電極４ａ、及びゲート絶縁膜３ｂ上に位置す
るゲート電極４ｂが形成される。上記したように、除去処理後の反射防止膜１０の縁の厚
さは、他の部分の厚さと略同じである。このため、ポリシリコン膜４を選択的に除去した
後に、ポリシリコン膜の残部は形成されない。
【００１７】
次いで図２（Ｂ）に示すように、レジストパターン５２及びゲート電極４ａ，４ｂ上の
反射防止膜１０を除去する。次いで、素子分離膜２及びゲート電極４ａ，４ｂをマスクと
してシリコンウェハ１に不純物を導入する。これにより、第１素子領域１ａに位置するシ
リコンウェハ１には低濃度不純物領域６ａが形成され、第２素子領域１ｂに位置するシリ
コンウェハ１には低濃度不純物領域６ｂが形成される。
【００１８】
次いで、ゲート電極４ａ，４ｂ上を含む全面上に絶縁膜を形成する。次いでこの絶縁膜
を、平行平板型のエッチング装置を用いてエッチバックする。このときのエッチング条件
の一例を以下に示す。使用されるガスは、Ａｒ、ＣＨＦ３、Ｏ２、及びＣＦ４の混合ガス
であり、雰囲気圧力は、例えば１００ｍＴｏｒｒ（１３．３Ｐａ）である。またプラズマ
入力として用いられる高周波は２つの電極間で異なり、２ＭＨｚと２７ＭＨｚである。ま
た２ＭＨｚの高周波の入力電力は１４０Ｗであり、２７ＭＨｚの高周波の入力電力は４４
０Ｗである。また電極間距離は、１３．４ｍｍである。このエッチング装置は、フォーカ
スリングを有していても良い。これにより、ゲート電極４ａ，４ｂの側壁にはサイドウォ
ール５ａ，５ｂが形成される。上記したように本実施形態では、ポリシリコン膜の残部は
形成されない。このため、本処理においてエッチング装置のチャンバー内で異常放電が生
じることを抑制できる。エッチング装置がフォーカスリングを有する場合、異常放電が生
じやすくなる為、前記した効果が特に顕著になる。
【００１９】
次いで、図２（Ｃ）に示すように、サイドウォール５ａ，５ｂ、ゲート電極４ａ，４ｂ
、及び素子分離膜２をマスクとして、シリコンウェハ１に不純物を導入する。これにより
、第１素子領域１ａに位置するシリコンウェハ１には第１トランジスタのソース及びドレ
インとして機能する不純物領域７ａが形成され、第２素子領域１ｂに位置するシリコンウ
ェハ１には第２トランジスタのソース及びドレインとして機能する不純物領域７ｂが形成
される。
【００２０】
以上、本発明の第１の実施形態によれば、ポリシリコン膜をエッチングにより選択的に
除去してゲート電極４ａ，４ｂを形成する前に、反射防止膜１０のうちシリコンウェハ１
の周縁部１ｃ上に位置する部分をドライエッチングにより除去している。従って、除去処
理後の反射防止膜１０の縁の厚さは、他の部分の厚さと略同じである。このため、ポリシ
リコン膜４を選択的に除去した後に、ポリシリコン膜の残部は形成されない。従って、サ
イドウォール５ａ，５ｂを形成するときのエッチバック処理において、エッチング装置の
チャンバー内で異常放電が生じることが抑制される。また、シリコンウェハ１の縁からゲ
ート電極４ａ，４ｂまでの距離は２．５ｍｍ以上になるため、エッチング装置のチャンバ
ー内で異常放電が生じることがさらに抑制される。
その結果、アーキングを起因としたパーティクルの発生が抑制され、半導体装置の歩留
まり低下が抑制される。
【００２１】
図３の各図は、本発明の第２の実施形態に係る半導体装置の製造方法について説明する
。本実施形態に係る半導体装置の製造方法は、シリコンウェハ１の周縁部１ｃの構造及び
ゲート絶縁膜３ａ，３ｂの形成方法を除いて、第１の実施形態と同様である。以下、第１
の実施形態と同様の構成については同一の符号を付して、説明を省略する。
【００２２】
まず図３（Ａ）に示すように、素子分離膜２を形成する。このとき、シリコンウェハ１
の周縁部１ｃに素子分離膜２が形成されない。次いで、素子分離膜２上及びシリコンウェ
ハ１上に酸化シリコン膜をＣＶＤ法により形成する。次いで、この酸化シリコン膜上にレ
ジストパターン（図示せず）を形成し、このレジストパターンをマスクとして酸化シリコ
ン膜をエッチングする。これにより、ゲート絶縁膜３ａ，３ｂが形成される。本処理が終
了した後、シリコンウェハ１の周縁部１ｃは露出している。
【００２３】
次いで図３（Ｂ）に示すように、ポリシリコン膜４及び反射防止膜１０を形成し、該周
縁部１ｃ上に位置する反射防止膜１０を、第１の実施形態と同様の手法で除去する。
【００２４】
次いで図３（Ｃ）に示すように、ゲート電極４ａ，４ｂ、低濃度不純物領域６ａ，６ｂ
、サイドウォール５ａ，５ｂ、及び不純物領域７ａ，７ｂを、第１の実施形態と同様の手
法で形成する。このとき、第１の実施形態と同様の作用により、サイドウォール５ａ，５
ｂを形成するときのエッチバック処理において、エッチング装置のチャンバー内で異常放
電が生じることを抑制できる。
以上、本発明の第２の実施形態によっても第１の実施形態と同様の効果を得ることがで
きる。
【００２５】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない
範囲内で種々変更して実施することが可能である。例えば第１の実施形態において、シリ
コンウェハ１の周縁部１ｃには素子分離膜２が形成されていたが、素子分離膜２が形成さ
れていなくても良い。この場合、ゲート絶縁膜３ａ，３ｂを熱酸化法により形成する工程
において、シリコンウェハ１の周縁部には熱酸化膜が形成される。
【００２６】
また、第２の実施形態において、シリコンウェハ１の周縁部１ｃには素子分離膜２が形
成されていないが、素子分離膜２が形成されていても良い。この場合、シリコンウェハ１
の周縁部において、ポリシリコン膜４は素子分離膜２上に直接形成される。
【図面の簡単な説明】
【００２７】
【図１】各図は第２の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図２】各図は図１の次の工程を説明するための断面図。
【図３】各図は第２の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図４】各図は従来の半導体装置の製造方法を説明するための断面図。
【符号の説明】
【００２８】
１，１００…シリコンウェハ、１ａ，１００ａ…第１素子領域、１ｂ，１００ｂ…第２素
子領域、２，１０２…素子分離膜、３ａ，３ｂ，１０３ａ，１０３ｂ…ゲート絶縁膜、４
，１０４…ポリシリコン膜、４ａ，４ｂ，１０４ａ，１０４ｂ…ゲート電極、５ａ，５ｂ
，１０５ａ，１０５ｂ…サイドウォール、６ａ，６ｂ，１０６ａ，１０６ｂ…低濃度不純
物領域、７ａ，７ｂ，１０７ａ，１０７ｂ…不純物領域、１０，１１０…反射防止膜、５
０…フォトレジスト膜、５２…レジストパターン、１０４ｃ…残部、１１０ａ…端部
【図１】
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【図２】
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【図３】
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【図４】
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