(57)【要約】【課題】低コストで、低損失な半導体装置、及び半導体装置の製造方法を提供する。【解決手段】半導体装置１０１は、基板１上に半導体素子が形成された素子領域５１及び素子領域５１を囲む終端領域５２を有する。半導体装置１０１は、終端領域５２に素子領域５１を囲む環状に形成されると共に深さ方向に拡散した第１導電型の複数のガードリング層２と、隣接するガードリング層２の間において基板１に埋め込まれるように設けられた第１層間絶縁膜３と、素子領域５１から終端領域５２に亘って基板１の表面に設けられた第２層間絶縁膜１１とを備える。終端領域５２の基板１の表面、及び素子領域５１の基板１の表面は、平面状に揃って形成されており、且つ第２層間絶縁膜１１の上面が基板１に対して平坦に形成されている。【選択図】図１
2009099863.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に半導体素子が形成された素子領域及び前記素子領域を囲む終端領域を有する半導体装置であって、
前記終端領域における前記半導体基板の表面において前記素子領域を囲む環状に形成されると共に不純物を深さ方向に拡散して形成された複数のガードリング層と、
隣接する前記ガードリング層の間において前記半導体基板に埋め込まれるように設けられた第１層間絶縁膜と、
前記素子領域から前記終端領域に亘って前記半導体基板の表面に設けられた第２層間絶縁膜と
を備え、
前記終端領域の前記半導体基板の表面、及び前記素子領域の前記半導体基板の表面が平面状に揃って形成されており、且つ前記第２層間絶縁膜の上面が前記半導体基板に対して平坦に形成されていることを特徴とする半導体装置。
【請求項２】
前記第１層間絶縁膜の上面は、前記終端領域の前記半導体基板の表面に対し平面状に揃って形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１層間絶縁膜の境界は、前記半導体基板の表面の所定位置から、前記ガードリング層の中心から離れる方向に向かい且つ前記半導体基板の表面に対して鋭角の角度θを有して深さｔｏｘまで形成され、前記ガードリング層の境界は、前記所定位置の垂直下方から前記層間絶縁膜との境界まで前記所定位置を中心とする半径ｘｊの球面を有するように形成されており、
ｔｏｘ≧ｘｊｓｉｎθの関係を満たす
ことを特徴とする請求項１又は請求項２記載の半導体装置。
【請求項４】
半導体基板上に半導体素子が形成された素子領域及び前記素子領域を囲む終端領域が形成された半導体装置の製造方法であって、
前記素子領域の表面と前記終端領域の表面とが高さ方向において揃っている半導体基板において、前記終端領域の前記半導体基板表面から深さ方向に不純物を拡散させて、複数のガードリング層を形成する工程と、
前記素子領域の前記半導体基板の表面、及び前記終端領域の前記ガードリング層にマスクを施す工程と、
表面にマスクがなされていない前記終端領域の前記半導体基板の表面を熱酸化させて、第１層間絶縁膜を形成する工程と、
前記素子領域から前記終端領域に亘る前記半導体基板上に、その上面が前記半導体基板に対して平坦な第２層間絶縁膜を形成する工程と
を備えることを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板上に半導体素子が形成された素子領域及び前記素子領域を囲む終端領域が形成された半導体装置の製造方法であって、
前記素子領域の表面と前記終端領域の表面とが高さ方向において揃っている半導体基板において、前記終端領域の前記半導体基板の一部表面に前記半導体基板内に埋め込まれるように第１層間絶縁膜を形成する工程と、
前記第１層間絶縁膜が形成されていない前記終端領域の前記半導体基板表面から深さ方向に不純物を拡散させて、複数のガードリング層を形成する工程と、
前記素子領域から前記終端領域に亘って前記半導体基板上に、上面が前記半導体基板に対して平坦な第２層間絶縁膜を形成する工程と
を備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、素子領域、及び素子領域を囲む終端領域が形成された半導体装置、及び半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
近年、パワーＭＯＳＦＥＴやＩＧＢＴのような電力用半導体素子では高電流密度化や低損失化を図るために、ゲート電極構造の微細化が進んでいる（例えば、特許文献１参照）。電力用半導体素子を低損失化するためには、電流を流すための素子領域のオン抵抗を低減させる必要がある。このためＭＯＳチャネルの高密度化や、バイポーラ素子においてはメサ（エミッタ）幅の狭化といった微細なゲート電極構造を作りこむことが重要となる。
【０００３】
一方で電力半導体素子は高い耐圧を得るために終端領域の熱酸化膜を、1μｍ程度と厚くする必要がある。従って、終端領域の熱酸化膜の厚さは1μｍ程度としたままで、ゲート構造を微細にする必要があり、素子領域のコンタクトホールのアスペクト比が増大してしまう。
【０００４】
特に、ウェーハの平坦性を要する場合、具体的にはリソグラフィ工程においてＫｒＦ線やＡｒＦ線を用いる場合、焦点深度とレジストの均一性の確保のためにＣＭＰ工程を行う必要がある。この場合、層間絶縁膜をＣＭＰ工程によって、終端領域に形成された厚い熱酸化膜以下に平坦化することは困難である。これはＣＶＤ法で形成される層間絶縁膜のエッチングレートが、終端領域の熱酸化膜より小さいためである。このため層間絶縁膜を厚くせざるを得なくなる。
【０００５】
このように素子領域の微細化が進むと、電極へのコンタクトホールのアスペクト比は大きくなってしまう。よって、コンタクトへの金属配線の埋め込み性が落ちると共に、コンタクト加工に対して制御性が著しく悪くなる。
【０００６】
従来はこのようなコンタクトホールの高アスペクト化に対して、終端領域の酸化膜をＬＯＣＯＳ（Local Oxidation of Silicon）プロセスで形成することや、終端領域の半導体基板表面（Ｓｉ面）をエッチングすることで、終端領域の熱酸化膜の厚さを確保し、素子領域の層間膜厚を薄くすることで対応してきた。
【０００７】
しかしながら、従来のような終端領域と素子領域のＳｉ面の高さが異なる構造では、終端領域の深い拡散層とフィールドプレートを接続するコンタクトホールの形成と、素子領域の各電極を接続するコンタクトホールの形成は、それぞれ別の工程で行なわなければならない。よって、工程数が多く、製造コストが高くなるという問題がある。
【特許文献１】特開２００５−２１７２４５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、低コストで、低損失な半導体装置、及び半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００９】
この発明の一態様に係る半導体装置は、半導体基板上に半導体素子が形成された素子領域及び前記素子領域を囲む終端領域を有する半導体装置であって、前記終端領域における前記半導体基板の表面において前記素子領域を囲む環状に形成されると共に不純物を深さ方向に拡散して形成された複数のガードリング層と、隣接する前記ガードリング層の間において前記半導体基板に埋め込まれるように設けられた第１層間絶縁膜と、前記素子領域から前記終端領域に亘って前記半導体基板の表面に設けられた第２層間絶縁膜とを備え、前記終端領域の前記半導体基板の表面、及び前記素子領域の前記半導体基板の表面が平面状に揃って形成されており、且つ前記第２層間絶縁膜の上面が前記半導体基板に対して平坦に形成されていることを特徴とする。
【００１０】
また、この発明の一態様に係る半導体装置の製造方法は、半導体基板上に半導体素子が形成された素子領域及び前記素子領域を囲む終端領域が形成された半導体装置の製造方法であって、前記素子領域の表面と前記終端領域の表面とが高さ方向において揃っている半導体基板において、前記終端領域の前記半導体基板表面から深さ方向に不純物を拡散させて、複数のガードリング層を形成する工程と、前記素子領域の前記半導体基板の表面、及び前記終端領域の前記ガードリング層にマスクを施す工程と、表面にマスクがなされていない前記終端領域の前記半導体基板の表面を熱酸化させて、第１層間絶縁膜を形成する工程と、前記素子領域から前記終端領域に亘る前記半導体基板上に、その上面が前記半導体基板に対して平坦な第２層間絶縁膜を形成する工程とを備えることを特徴とする。
【００１１】
また、この発明の一態様に係る半導体装置の製造方法は、半導体基板上に半導体素子が形成された素子領域及び前記素子領域を囲む終端領域が形成された半導体装置の製造方法であって、前記素子領域の表面と前記終端領域の表面とが高さ方向において揃っている半導体基板において、前記終端領域の前記半導体基板の一部表面に前記半導体基板内に埋め込まれるように第１層間絶縁膜を形成する工程と、前記第１層間絶縁膜が形成されていない前記終端領域の前記半導体基板表面から深さ方向に不純物を拡散させて、複数のガードリング層を形成する工程と、前記素子領域から前記終端領域に亘って前記半導体基板上に、上面が前記半導体基板に対して平坦な第２層間絶縁膜を形成する工程とを備えることを特徴とする。
【発明の効果】
【００１２】
この発明によれば、低コストで、低損失な半導体装置、及び半導体装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１３】
次に、本発明の一実施形態を、図面を参照して詳細に説明する。
【００１４】
［第１実施形態］
図１は、第１実施形態に係る半導体装置１０１を示す断面図である。第１実施形態に係る半導体装置１０１には、その中央部に配置され半導体素子が形成されると共に主として電流を流す素子領域５１、及び素子領域５１を囲むように半導体素子の周辺部に配置された終端領域５２が形成されている。
【００１５】
第１実施形態に係る半導体装置１０１は、Ｎ型Ｓｉ単結晶基板１（以下、単に基板１ともいう）上に形成されている。基板１の素子領域５１及び終端領域５２の表面は、その高さ位置が揃うように形成されている。終端領域５２の基板１の表層部には耐圧を保持するための深さ方向にのびるＰ型拡散層２が設けられている。Ｐ型拡散層２は、その最上面２ａの幅が拡散層幅よりも狭くなっている逆台形状（メサ型）に形成されており、耐圧向上のためのガードリング層として適用されている（以下、Ｐ型拡散層２をガードリング層２と呼ぶ）。ガードリング層２の最上面２ａは、終端領域５１の基板１の表面、後述する半導体素子（トレンチゲート電極５）の表面、及び素子領域５１の基板１の表面と平面状に揃って形成されている。一方、ガードリング層２の最上面を除く終端領域５２の領域（例えば、上面２ｂ）は、素子領域５１の基板１の表面よりも低く形成されている。さらに、上面２ｂの上方には耐圧を保持するための厚い第１層間絶縁膜３（例えば７００ｎｍの熱酸化膜）が設けられている。第１層間絶縁膜３は、ガードリング層２の間において半導体基板１に埋め込まれるように形成されている。
【００１６】
素子領域５１における基板１の表層部には、チャネル領域（ベース領域）となるＰ型拡散層４が形成されており、更にこのＰ型拡散層４を突き抜けて基板１に達するように、複数本のトレンチゲート電極５が形成されている。トレンチゲート電極５は、例えば、トレンチゲート型ＭＯＳトランジスタのゲート電極である。トレンチゲート電極５の深さは例えば４μｍであり、開口幅は例えば１μｍであり、配列ピッチは例えば３μｍである。各トレンチゲート電極５は、基板１の表面にトレンチ６が形成され、その内面上にゲート酸化膜７が成膜され、その成膜されたトレンチ６内にポリシリコン８が埋設されて構成されている。また、トレンチゲート電極５の間の領域（基板１及びＰ型拡散層４）は、電流が流れるメサ部９となっている。更に、メサ部９におけるＰ型拡散層４の表面には、ソース領域となる高濃度のＮ型拡散層１０が形成されている。Ｎ型拡散層１０の上面には、第２層間絶縁膜１１を介して上層金属配線１２が設けられている。第２層間絶縁膜１１の上面は、基板１に対して平坦に形成されている。上層金属配線１２は、例えば、Ｔｉ（チタン）層、ＴｉＮ（窒化チタン）層及びＡｌ（アルミニウム）層がこの順に積層されて形成されている。
【００１７】
そして、第２層間絶縁膜１１におけるトレンチゲート電極５、Ｎ型拡散層１０及びガードリング層２の直上の一部には、コンタクトホール１３が形成されている。コンタクトホール１３は、第２層間絶縁膜１１内に形成されている。これにより、上層金属配線１２は、コンタクトホール１３内に形成されるコンタクトＣを介して、トレンチゲート電極５、Ｎ型拡散層１０及びガードリング層２に接続されている。つまり、コンタクトホール１３内の上層金属配線１２は、コンタクトＣとして機能している。上層金属配線１２のうち、トレンチゲート電極５に接続された部分はゲート電極（制御電極）であり、メサ部９に接続された部分はソース電極であり、ガードリング層２に接続された部分はフィールドプレートである。これらゲート電極、ソース電極及びフィールドプレートは相互に絶縁されている。なお、図１に示す断面においては、ソース電極及びフィールドプレートのみが示されているが、ゲート電極は図示しない他の領域に形成されている。また、基板１の裏面には、ドレイン電極（図示せず）が設けられている。
【００１８】
上記のように第１実施形態に係る半導体装置１０１は、最上面（Ｓｉ面）の高さが素子領域５１の基板１の表面（Ｓｉ面）の高さと同じである深いガードリング層２を有している。また、素子領域５１の基板１の表面には、トレンチゲート電極５及びソース領域となるＮ型拡散層１０を形成している。更に、第１層間絶縁膜３は、基板１に埋め込まれるように形成され、第２層間絶縁膜１１の上面は、基板１に対し平坦になるように形成されている。これにより、素子領域５１と比較して、終端領域５２の絶縁膜（第１層間絶縁膜３，第２層間絶縁膜１１）を厚く形成すると共に、終端領域５２と素子領域５１のコンタクトホール１３の形成工程を同時に行うことができる。このため、工程数を減らし、高耐圧で低損失な半導体装置を低コストで提供することができる。
【００１９】
上述した第１層間絶縁膜３は、ＬＯＣＯＳ法により形成することができる。この場合、図２に示す断面図において、第１層間絶縁膜３（熱酸化膜）の断面は、略六角形状である。つまり、第１層間絶縁膜３において、最上面３ａ及び最下面３ｂは、水平方向において略同様の幅をもって形成されている。そして、最上面３ａと最下面３ｂとの中間に位置する中間部３ｃは、第１層間絶縁膜３における最大の幅をもって、且つ半導体基板１の表面に略揃うように形成されている。
【００２０】
次に、第１実施形態に係る半導体装置１０１の製造方法について説明する。図３〜図１６は、第１実施形態に係る半導体装置１０１の製造方法を例示する工程断面図である。図３〜図１６に示す例では、図２に示す終端領域５１の第１層間絶縁膜３の形状の形成にＬＯＣＯＳ法を用いる。
【００２１】
先ず、図３に示すように、Ｎ型Ｓｉ単結晶基板１としてシリコンウェーハ等を準備する。ここで、基板１において、その素子領域５１の表面とその終端領域５２の表面とは、高さ方向において揃って形成されている。この基板１に対してイオン注入及び熱拡散処理を施し、終端領域５２にガードリングとなる深いガードリング層２を形成する。
【００２２】
次に、基板１上にシリコン窒化膜１５を減圧ＣＶＤ法により４００ｎｍの厚さに堆積させる。続いて、シリコン窒化膜１５上にフォトレジスト３０を塗布し、露光及び現像して、素子の耐圧を保持するための厚い酸化膜（ＬＯＣＯＳ膜）を形成するための領域３０ａを開口する。領域３０ａの開口は、隣接するガードリング層２の側部２ｄ間のＮ型Ｓｉ結晶基板１の表面にＬＯＣＯＳ法による第１層間絶縁膜３を形成可能とするためのものである。
【００２３】
続いて、図４に示すように、ウェットエッチングにより領域３０ａのシリコン窒化膜１５を除去した後、レジスト３０を剥離する。つまり、シリコン窒化膜１５を選択的に残した領域１５ａのシリコン窒化膜１５は、素子領域５１の基板１の表面、及び終端領域５２のガードリング層２の一部表面に施されたマスクとなる。そして、基板１から水素燃焼酸化によって７００ｎｍの厚さの第１層間絶縁膜３を得る。この工程により、領域１５ａ以外の領域に第１層間絶縁膜３（ＬＯＣＯＳ膜）が形成される。
【００２４】
続いて、図５に示すように、ウェットエッチングによりシリコン窒化膜１５を全て剥離する。そして、基板１に対してイオン注入及び熱拡散処理を施し、素子（ＭＯＳトランジスタ等）のチャネル領域となるＰ型拡散層４を形成する。このとき、第１層間絶縁膜３をイオン注入のマスクとして用いて、Ｐ型拡散層４をセルフアラインで形成し、工程短縮を図っても良い。
【００２５】
次に、半導体装置１０１の微細なゲート電極構造を形成する。まず、図６に示すように、ＣＶＤ法により、全面にシリコン酸化膜１６を例えば３００ｎｍの厚さに堆積させる。その後、シリコン酸化膜１６上にフォトレジスト３１を塗布した後これを露光及び現像し、トレンチゲート電極５を形成するための領域が開口されるようにパターニングする。このとき、フォトレジスト３１の開口部の幅を例えば１μｍとし、配列ピッチを例えば３μｍとする。そしてフォトレジスト３１をマスクとしてドライエッチングを施し、シリコン酸化膜１６を選択的に除去する。これにより、基板１の表面まで貫通した開口部１６ａを形成する。
【００２６】
続いて、図７に示すように、フォトレジスト３１を除去した後、シリコン酸化膜１６をマスクとしてエッチングを行い、基板１を所定の深さ、例えば４μｍの深さまで選択的に除去して、トレンチ６を形成する。トレンチ６は、Ｐ型拡散層４を貫通して半導体基板１まで到達するように形成する。
【００２７】
続いて、図８に示すように、弗酸処理を施してシリコン酸化膜１６を剥離する。その後、熱酸化により、トレンチ６の内面上に、厚さが例えば１００ｎｍのゲート酸化膜７を形成する。そして、Ｎ型の不純物が添加されたポリシリコン８を例えば１μｍの厚さに堆積させ、トレンチ６内にもポリシリコン８を埋め込む。
【００２８】
次に、図９に示すように、全面にドライエッチングを施してエッチバックを行い、基板１の表面上に堆積したポリシリコン８を除去し、ポリシリコン８をトレンチ６内にのみに残留させる。これにより、トレンチ６内にゲート酸化膜７を介してポリシリコン８が埋設されたトレンチゲート電極５が形成される。このとき、基板１の表面におけるトレンチゲート電極５間の部分がメサ部９となる。その後、メサ部９の上部に対してＮ型不純物を注入し、ソース領域となるＮ型拡散層１０を形成する。
【００２９】
続いて、図１０に示すように、ＣＶＤ法によりシリコン酸化膜を例えば４００ｎｍの厚さに堆積させて、第２層間絶縁膜１１を形成する。その後、必要に応じてＣＭＰ（Chemical Mechanical Polishing：化学的機械研磨）による平坦化処理を行う。すなわち、終端領域５２における厚い第１層間絶縁膜３及び第２層間絶縁膜１１の存在により、後の工程においてコンタクトホール１３（図１１参照）を形成するためのリソグラフィに影響を及ぼす場合には、ＣＭＰにより第２層間絶縁膜１１の上面を平坦化する。このとき、ＣＭＰによる研削量は、ＣＶＤ法によって成膜された第２層間絶縁膜１１のみを研削し、第１層間絶縁膜３’は研削しないような量とする。次に、第２層間絶縁膜１１上にフォトレジスト３２を塗布した後、露光及び現像してパターニングし、コンタクトホール１３を形成する予定の領域を開口させる。
【００３０】
続いて、図１１に示すように、フォトレジスト３２（図１０参照）をマスクとしてドライエッチングを行い、第２層間絶縁膜１１を選択的に除去する。これにより、トレンチゲート電極５、メサ部９及びガードリング層２のコンタクトホール１３を同時に形成する。このように終端領域５２と素子領域５１のコンタクト開口を同時に行えるのは、開口領域の基板１の表面の高さが、素子領域５１及び終端領域５２のいずれにおいても等しいためである。従来にあっては、基板の高さが異なり、ドライエッチング法によって同時開口を試みても、一方のコンタクトホールの形状がオーバーエッチングにより崩れ、基板表面にダメージを与えてしまうことがあった。これを回避するために、終端領域５２と素子領域５１で別々にコンタクト加工をすると工程数が増大して製造コストは高くなってしまっていた。
【００３１】
続いて、図１１に示すように、コンタクトホール１３の開口後、フォトレジスト３２を除去する。
【００３２】
次に、スパッタリング法により、Ｔｉ（チタン）、ＴｉＮ（窒化チタン）及びＡｌ（アルミニウム）をこの順に堆積させ、上層金属配線１２となる金属積層膜を形成する。その後、この金属積層膜をパターニングすることにより、上層金属配線１２を形成する。なお、この上層金属配線１２において、Ｔｉ層はバリアメタルとして機能する。その後、基板１としてのシリコンウェーハをダイシングすることにより、半導体装置１０１が製造される。
【００３３】
［第２実施形態］
次に、図１２を参照して第２実施形態に係る半導体装置１０２について説明する。第２実施形態に係る半導体装置１０２は、第１実施形態と異なり、プラグ電極１７を有する。上記第２実施形態におけるコンタクトホール１３内には、上層金属配線１２の一部が形成されている。第２実施形態の半導体装置１０２においては、コンタクトホール１３内に、上層金属配線１２及びＮ型拡散層１０に接するプラグ電極１７が形成されている。プラグ電極１７は、例えば、タングステン（Ｗ）により形成されている。その他、第２実施形態に係る半導体装置１０２の構造は、第１実施形態と同様であり、図面については同一符号を付し、その説明を省略する。
【００３４】
次に、図１３〜図１６を参照して、第２実施形態に係る半導体装置１０２の製造方法を示す。なお、図１３に至るまでの製造工程は、第１実施形態に係る半導体装置１０１の図３〜図１１に示した製造工程と同様である。
【００３５】
図１３の工程に続いて、図１４に示すようにフォトレジスト３２（図１３参照）をマスクとしてドライエッチングを行い、第２層間絶縁膜１１を選択的に除去する。これにより、トレンチゲート電極５、メサ部９及びガードリング層２のコンタクトホール１３を同時に形成する。続いて、フォトレジスト３２を除去する。
【００３６】
次に、図１５に示すように、ＣＶＤ法によりＷ（タングステン）をコンタクトホール１３に埋め込む。この埋め込んだタングステンにより、プラグ電極１７が形成される。
【００３７】
続いて、図１６に示すように、スパッタリング法により、Ｔｉ（チタン）、ＴｉＮ（窒化チタン）及びＡｌ（アルミニウム）をこの順に堆積させ、金属積層膜を形成する。その後、この金属積層膜をパターニングすることにより、上層金属配線１２を形成する。つまり、プラグ電極１７は、コンタクトＣとして機能する。なお、上層金属配線１２において、Ｔｉ層はバリアメタルとして機能する。その後、基板１としてのシリコンウェーハをダイシングすることにより、半導体装置１０２が作製される。
【００３８】
上記第２実施形態に係る半導体装置１０２は、第１実施形態と同様の効果を奏するものである。さらに、第２実施形態は、コンタクトＣとして機能するプラグ電極１７により、素子領域５１が更に微細構造になるため、さらなる低損失化となる。
【００３９】
［第３実施形態］
次に、図１７を参照して、第３実施形態に係る半導体装置１０３を説明する。図１７は、第３実施形態に係る半導体装置１０３の断面図である。第３実施形態に係る半導体装置１０３は、第１実施形態の第１層間絶縁膜３と比較して、形状が異なる第１層間絶縁膜３’を有する。第１層間絶縁膜３’は、その上面３ｂ’がその下面３ａ’よりも幅広である逆台形状に形成され、その上面３ｂ’は、ガードリング層２の最上面及び基板１の表面と平面状に揃って形成されている。その他、半導体装置１０３の構造は、第１実施形態と同様であり、図面については同一符号を付し、その説明を省略する。
【００４０】
次に、図１８〜図２７を参照して、第３実施形態に係る半導体装置１０３の製造工程について説明する。図１８〜図２７は、第３実施形態に係る半導体装置１０３の製造工程を示す図である。なお、図１８〜図２０に示す製造工程は、第１実施形態に係る半導体装置１０１の図３〜図５の製造工程と同様である。
【００４１】
つまり、図１８〜図２０に示す製造工程を経て、基板１の終端領域５２にはガードリング層２と第１層間絶縁膜３’を形成し、素子領域５１にはＰ型拡散層４を形成する。
【００４２】
次に、図２１に示すように、ＣＭＰ法により終端領域５２の第１層間絶縁膜３’をその最上面が基板１の表面と平坦になるように研磨する。このとき、ガードリング層２上部のメサ型に形成されたメサ部２ｃおよび素子領域５１のＮ型Ｓｉ単結晶基板１の表面は、ＳｉＯ２（酸化シリコン）をエッチングするＣＭＰのエッチングストッパとなる。
【００４３】
このＣＭＰ工程により基板１の表面は、第１層間絶縁膜３’の部分も含めて平坦になる。これにより、図２２以降のトレンチゲート電極５の加工が容易になる。すなわち、図２２に示すように開口部１６ａを有するシリコン酸化膜１６及びフォトレジスト３１を形成する場合、トレンチ加工のリソグラフィの際に、基板１の表面が平坦であるので、薄いレジストを用いることができるため、ＫｒＦやＡｒＦのような微細なリソグラフィが可能となる。これにより低損失な半導体装置を提供することが可能となる。
【００４４】
図２３〜図２７以降の工程は、第１実施形態に係る半導体装置１０１の図７〜図１１の工程と同様である。つまり、フォトレジスト３１を除去し、トレンチ６を形成し（図２３参照）、トレンチ６内にゲート酸化膜７を形成し、その上にポリシリコン８を堆積させる（図２４参照）。続いて、ポリシリコン８をトレンチ６内にのみに残留させるようにＣＭＰを実行後、Ｎ型拡散層１０を形成する（図２５参照）。そして、第２層間絶縁膜１１を形成した後、フォトレジスト３２を形成する（図２６参照）。最後に、フォトレジスト３２によりコンタクトホール１３を形成後、フォトレジスト３２を除去し、上層金属配線１２を形成する（図２７参照）。
【００４５】
なお、第３実施形態に係る半導体装置１０３は、第１実施形態と同様の効果を奏するものである。
【００４６】
［第４実施形態］
次に、図２８を参照して、第４実施形態に係る半導体装置１０４について説明する。図２８は、第４実施形態に係る半導体装置１０４を示す図である。
【００４７】
第４実施形態に係る半導体装置１０４は、第１実施形態の半導体装置１０１のガードリング層２及び第１層間絶縁膜３の形状と異なる、ガードリング層２’及び第１層間絶縁膜３’’を有する。第４実施形態において、ガードリング層２’は、第１〜第３実施形態ガードリング層２と比較して、幅方向の拡散を抑えて形成されている。第１層間絶縁膜３’’は、これらガードリング層２’間に設けられている。
【００４８】
次に、図２９〜図３２を参照して、第４実施形態に係る半導体装置１０４の製造方法について説明する。図２９〜図３２は、第４実施形態に係る半導体装置１０４の製造工程を示す図である。
【００４９】
先ず、基板１を熱酸化させて、その表面上にシリコン酸化膜１６を形成させ、リソグラフィによりシリコン酸化膜１６上にレジストを形成する。続いて、レジスト上からシリコン酸化膜１６にＲＩＥを施し、レジストが形成されていないシリコン酸化膜１６に開口部１６ａを形成する。このような工程を経て、図２９に示すように、基板１の表面上に開口部１６ａを有するシリコン酸化膜１６が、形成される。
【００５０】
次に、図３０に示すように、シリコン酸化膜１６をマスクとして基板１にＲＩＥを施し、基板１の表面にトレンチ１ｂを形成し、その後、シリコン酸化膜１６を剥離する。続いて、ＣＶＤ(Chemical Vapor Deposition)法を用いて、基板１の表面及びトレンチ１ｂ内にシリコン酸化膜を形成する。そして、図３１に示すように、ＣＭＰ法を用いて、トレンチ１ｂの内部のシリコン酸化膜以外のシリコン酸化膜を除去する。このように図３１に示す工程にて形成されたシリコン酸化膜が、第１層間絶縁膜３’’となる。
【００５１】
続いて、リソグラフィにより第１層間絶縁膜３’’上にレジストを形成し、そのレジスト上から基板１にボロン（Ｂ）をイオン注入する。そして、レジストを剥離し、基板１を加熱し、イオン注入されたボロンを熱拡散させ、図３２に示すように、ガードリング層２’を形成させる。
【００５２】
上記のように第４実施形態では、先ず、基板１に第１層間絶縁膜３’’を形成し、その後に基板１の上方からイオン注入及び熱拡散させてガードリング層２’を形成し、ガードリング層２’の横方向の拡散を予め形成された第１層間絶縁膜３’’の形状により抑えている。これにより、終端領域５２の長さを短くすることができる。したがって、半導体装置１０４のチップ面積が小さくなり、低コスト化を図ることができる。
【００５３】
次に、図３３〜図３５を参照して、上記第４実施形態に係る半導体装置１０４
において、そのガードリング層２’と第１層間絶縁膜３’’の形状について詳細に説明する。図３３は、ガードリング層２’と第１層間絶縁膜３’’を示す図である。図３３には、ガードリング層２’と第１層間絶縁膜３’’が示されている。ここで、第１層間絶縁膜３’’の境界は、表面の所定位置Ｏから、ガードリング層２’の中心から離れる方向であって、基板１の表面に対して鋭角の角度θを有して深さｔｏｘまで形成されており、所定領域において深さｔｏｘを有するように形成されている。つまり、ガードリング層２’は、表面において所定位置Ｏから所定距離Ｌの領域にわたってイオン注入され、注入されたイオンがその表面から長さｘｊだけ拡散して形成されている。ガードリング層２’の境界は、所定位置Ｏの垂直下方から第１層間絶縁膜３’’との境界まで半径ｘｊの球面を有するように形成されている。なお、第１層間絶縁膜３’’が形成されていない場合であれば、ガードリング層２’は、所定位置Ｏから横方向にｘｊの距離まで拡散して形成されることとなる。換言すると、長さｘｊは、基板１に注入されたイオンの拡散距離である。
【００５４】
図３３は、ｔｏｘ≧ｘｊｓｉｎθとの関係が成り立つ場合を示している。図３３に示すように、第１層間絶縁膜３’’によりガードリング層２’の拡散を抑制した拡散抑制距離Δｘは、以下に示す（式１）となる。
【００５５】
【数１】
2009099863.tif 000003
図３４は、ｔｏｘ＜ｘｊｓｉｎθとの関係が成り立つ場合を示している。図３４に示すように、拡散抑制距離Δｘは、以下に示す（式２）となる。
【００５６】
【数２】
2009099863.tif 000004
上記（式１）、（式２）よりΔｘとｔｏｘとの関係は、図３５に示すようなものとなる。つまり、図３５に示すように、Δｘは、ｔｏｘ≧ｘｊｓｉｎθで最大となる。よって、ｔｏｘ≧ｘｊｓｉｎθを満たす関係が望ましく、この関係を満たせば、終端領域５２の長さを短くすることができる。なお、第４実施形態に係る半導体装置１０４は、第１実施形態と同様の効果を奏する。
【図面の簡単な説明】
【００５７】
【図１】本発明の第１実施形態に係る半導体装置の断面図である。
【図２】第１層間絶縁膜３は、ＬＯＣＯＳ法により形成した本発明の第１実施形態に係る半導体装置の断面図である。
【図３】本発明の第１実施形態に係る半導体装置の製造工程を示す断面図である。
【図４】本発明の第１実施形態に係る半導体装置の製造工程を示す断面図である。
【図５】本発明の第１実施形態に係る半導体装置の製造工程を示す断面図である。
【図６】本発明の第１実施形態に係る半導体装置の製造工程を示す断面図である。
【図７】本発明の第１実施形態に係る半導体装置の製造工程を示す断面図である。
【図８】本発明の第１実施形態に係る半導体装置の製造工程を示す断面図である。
【図９】本発明の第１実施形態に係る半導体装置の製造工程を示す断面図である。
【図１０】本発明の第１実施形態に係る半導体装置の製造工程を示す断面図である。
【図１１】本発明の第１実施形態に係る半導体装置の製造工程を示す断面図である。
【図１２】本発明の第２実施形態に係る半導体装置の断面図である。
【図１３】本発明の第２実施形態に係る半導体装置の製造工程を示す断面図である。
【図１４】本発明の第２実施形態に係る半導体装置の製造工程を示す断面図である。
【図１５】本発明の第２実施形態に係る半導体装置の製造工程を示す断面図である。
【図１６】本発明の第２実施形態に係る半導体装置の製造工程を示す断面図である。
【図１７】本発明の第３実施形態に係る半導体装置を示す断面図である。
【図１８】本発明の第３実施形態に係る半導体装置の製造工程を示す断面図である。
【図１９】本発明の第３実施形態に係る半導体装置の製造工程を示す断面図である。
【図２０】本発明の第３実施形態に係る半導体装置の製造工程を示す断面図である。
【図２１】本発明の第３実施形態に係る半導体装置の製造工程を示す断面図である。
【図２２】本発明の第３実施形態に係る半導体装置の製造工程を示す断面図である。
【図２３】本発明の第３実施形態に係る半導体装置の製造工程を示す断面図である。
【図２４】本発明の第３実施形態に係る半導体装置の製造工程を示す断面図である。
【図２５】本発明の第３実施形態に係る半導体装置の製造工程を示す断面図である。
【図２６】本発明の第３実施形態に係る半導体装置の製造工程を示す断面図である。
【図２７】本発明の第３実施形態に係る半導体装置の製造工程を示す断面図である。
【図２８】本発明の第４実施形態に係る半導体装置を示す断面図である。
【図２９】本発明の第４実施形態に係る半導体装置の製造工程を示す断面図である。
【図３０】本発明の第４実施形態に係る半導体装置の製造工程を示す断面図である。
【図３１】本発明の第４実施形態に係る半導体装置の製造工程を示す断面図である。
【図３２】本発明の第４実施形態に係る半導体装置の製造工程を示す断面図である。
【図３３】本発明の第４実施形態に係る半導体装置のガードリング層２’の深さ、及び第１層間絶縁膜３’’の深さの関係を示す図である。
【図３４】本発明の第４実施形態に係る半導体装置のガードリング層２’の深さ、及び第１層間絶縁膜３’’の深さの関係を示す図である。
【図３５】本発明の第４実施形態に係る半導体装置のガードリング層２’の深さ、及び第１層間絶縁膜３’’の深さの関係を示す図である。
【符号の説明】
【００５８】
１０１，１０２，１０３，１０４…半導体装置、５１…素子領域、５２…終端領域、１…Ｎ型Ｓｉ単結晶基板（基板）、２，２’…ガードリング層（Ｐ型拡散層）、２ａ…Ｐ型拡散層２の最上面、２ｂ…ガードリング層の最上面を除く上面、３，３’ ，３’’…第１層間絶縁膜、４…Ｐ型拡散層、５…トレンチゲート電極、６…トレンチ、７…ゲート酸化膜、８…ポリシリコン、９…メサ部、１０…Ｎ型拡散層、１１…第２層間絶縁膜、１２…上層金属配線、１３…コンタクトホール、Ｃ…コンタクト。
【図１】
2009099863.tif 000005
【図２】
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【図３】
2009099863.tif 000007
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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