(57)【要約】【課題】同期信号消失時の同期維持精度が向上されるとともに簡素な回路構成のデジタルＰＬＬ回路を提供することである。【解決手段】同期信号の入力があるときの２つのクリアパルスの間に含まれる内部クロックの数の時系列的な平均値を学習値として記憶する学習値記憶回路と、ＰＬＬクロックカウンタのカウント値が学習値の整数成分と一致したとき一致検出パルスを生成する一致検出回路と、一致検出パルスを内部クロックの１周期分遅延して遅延パルスを生成するフリップフロップと、一致検出パルスまたは遅延パルスのいずれか一方を小数補正信号に従って選択し擬似同期パルスとして出力する擬似同期パルス選択回路と、補正区間において遅延パルスの数の擬似同期パルスの数に対する割合が学習値の小数成分に近似するよう選択する小数補正信号を出力する小数補正演算回路と、を有する。【選択図】図１
2009171443.tif 000002
【特許請求の範囲】
【請求項１】
外部から入力される同期信号に同期したクリアパルスにより内部クロックのカウントがクリアされるＰＬＬクロックカウンタおよび前後して入力された２つの上記クリアパルスの間に含まれる上記内部クロックの数によりＰＬＬクロックをトグルするＰＬＬクロック生成回路を有するデジタルＰＬＬ回路において、
同期信号の入力があるときに前後して入力された２つの上記クリアパルスの間に含まれる上記内部クロックの数の時系列的な平均値を学習値として記憶する学習値記憶回路と、
上記ＰＬＬクロックカウンタのカウント値が上記学習値の整数成分と一致したとき一致検出パルスを生成する一致検出回路と、
上記一致検出パルスを上記内部クロックの１周期分遅延して遅延パルスを生成するフリップフロップと、
上記一致検出パルスまたは上記遅延パルスのいずれか一方を小数補正信号に従って選択し擬似同期パルスとして出力する擬似同期パルス選択回路と、
上記同期信号の入力が消失した場合に上記擬似同期パルスをカウントする擬似同期パルスカウンタと、
補正区間において上記遅延パルスの数が上記擬似同期パルスの数に対する割合が上記学習値の小数成分に近似するよう選択する上記小数補正信号を出力する小数補正演算回路と、
を有し、
上記ＰＬＬクロックカウンタは、上記同期信号の入力が消失した場合に上記擬似同期パルスを上記クリアパルスとして用いることを特徴とするデジタルＰＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、同期信号に同期させたクロックを内部クロックから生成するデジタルＰＬＬ回路に関するものである。
【背景技術】
【０００２】
従来の同期クロック生成方法は、生成後のクロック周波数に比べ十分に高い周波数の内部クロックによって動作するカウンタを同期信号の入力によってクリアし、そこから再度カウントを行って、次の同期信号の入力でまたカウンタをクリアするという動作を繰り返しており、生成するクロックはそのカウンタ値のある決められた値でＨｉｇｈ／Ｌｏｗをトグル出力させるように構成されている。
ここで、何らかの原因で同期信号が入力されてこなかった場合に備え、過去の同期信号入力によるカウンタクリア時のカウント値（以降クリア値と表記）の平均を学習値として保持しておき、同期信号の消失時にはその学習値でカウンタをクリアし、クロックの同期を確保しようとしている（例えば、特許文献１参照）。
【０００３】
【特許文献１】特開２００５−２４４６４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
学習値が過去のクリア値の平均である場合、どうしても小数成分が生じるが、クリア値は内部クロック単位でしか調整できないため、学習値の整数成分しかクリア値に反映させることが出来ず、やがて同期を外れてしまう。同期維持精度を向上させるためには内部ク
ロックの周波数を高くする必要があった。
【０００５】
この発明の目的は、同期信号消失時の同期維持精度が向上されるとともに簡素な回路構成のデジタルＰＬＬ回路を提供することである。
【課題を解決するための手段】
【０００６】
この発明に係るデジタルＰＬＬ回路は、外部から入力される同期信号に同期したクリアパルスにより内部クロックのカウントがクリアされるＰＬＬクロックカウンタおよび前後して入力された２つの上記クリアパルスの間に含まれる上記内部クロックの数によりＰＬＬクロックをトグルするＰＬＬクロック生成回路を有するデジタルＰＬＬ回路において、同期信号の入力があるときに前後して入力された２つの上記クリアパルスの間に含まれる上記内部クロックの数の時系列的な平均値を学習値として記憶する学習値記憶回路と、上記ＰＬＬクロックカウンタのカウント値が上記学習値の整数成分と一致したとき一致検出パルスを生成する一致検出回路と、上記一致検出パルスを上記内部クロックの１周期分遅延して遅延パルスを生成するフリップフロップと、上記一致検出パルスまたは上記遅延パルスのいずれか一方を小数補正信号に従って選択し擬似同期パルスとして出力する擬似同期パルス選択回路と、上記同期信号の入力が消失した場合に上記擬似同期パルスをカウントする擬似同期パルスカウンタと、補正区間において上記遅延パルスの数が上記擬似同期パルスの数に対する割合が上記学習値の小数成分に近似するよう選択する上記小数補正信号を出力する小数補正演算回路と、を有し、上記ＰＬＬクロックカウンタは、上記同期信号の入力が消失した場合に上記擬似同期パルスを上記クリアパルスとして用いる。
【発明の効果】
【０００７】
この発明に係るデジタルＰＬＬ回路の効果は、同期信号の入力があるときのＰＬＬクロックをトグルするＰＬＬクロックカウント値に関する学習値が記憶され、同期信号の入力が消失したときにＰＬＬクロックカウンタをクリアするタイミングを提供する擬似同期パルスは、ＰＬＬクロックカウント値が学習値の整数成分と一致したとき生成される一致検出パルスとその一致検出パルスを内部クロックの１周期分遅延した遅延パルスとを補正区間において上記一致検出パルスと上記遅延パルスとの数の割合が上記学習値の小数成分に近似するように選択されたものであるので、ＰＬＬクロックカウンタをクリアするためのクリアパルスの周期を学習値の整数成分または学習値の整数成分に１を加算した値とする割合を計算するための演算回路や、学習値の整数成分に１を加算した値の周期のクリアパルスでクリア回数をカウントするカウンタが不要となり、回路規模を小さくすることができることである。
【発明を実施するための最良の形態】
【０００８】
図１は、この発明の実施の形態に係るデジタルＰＬＬ回路の構成図である。
この発明の実施の形態に係るデジタルＰＬＬ回路は、図１に示すように、入力される同期信号のエッジを検出して同期パルスを生成するエッジ検出回路１、同期パルスおよび擬似同期パルスが入力されるとともに入力される同期消失検知信号に従ってクリアパルスとして同期パルスまたは擬似同期パルスのいずれか一方を選択するクリアパルス選択回路２、内部クロックをカウントしてＰＬＬクロックカウント値を出力するＰＬＬクロックカウンタ３、および、前後して入力する２つのクリアパルスの間に含まれる内部クロックの数によりＰＬＬクロックをトグルするＰＬＬクロック生成回路４を有する。
【０００９】
また、この発明の実施の形態に係るＰＬＬクロック回路は、クリアパルスに同期パルスが選択されているときに前後して入力する２つのクリアパルスの間に含まれる内部クロックの個数の過去に遡ったデータから得た平均値を学習値として出力する学習値記憶回路１０を有する。学習値は、整数成分と小数成分に分けられ、小数成分は、二進数で表し、小数点以下ｋビットまでを有効とする。
学習値の小数成分の１／２１桁、１／２２桁、・・・、１／２（ｋ−１）桁、１／２ｋ桁をそれぞれＲ［ｋ−１］、Ｒ［ｋ−２］、・・・、Ｒ［１］、Ｒ［０］と表す。
例えば、学習値の小数成分が０．９３７５とすると、４ビットだけ表すと、Ｒ［３］、Ｒ［２］、Ｒ［１］、Ｒ［０］が１、１、１、１となる。また、学習値の小数成分が０．６２５０とすると、Ｒ［３］、Ｒ［２］、Ｒ［１］、Ｒ［０］が１、０、１、０となる。また、学習値の小数成分が０．１８７５とすると、Ｒ［３］、Ｒ［２］、Ｒ［１］、Ｒ［０］が０、０、１、１となる。
【００１０】
また、この発明の実施の形態に係るデジタルＰＬＬ回路は、内部クロックに同期して入力される学習値の整数成分とＰＬＬクロックカウント値との一致を検出する一致検出回路５、入力される学習値の小数成分と擬似同期パルスカウント値とから小数補正の要否を示す小数補正信号を出力する小数補正演算回路６、一致検出回路５から出力される一致検出信号を内部クロックの１クロック分遅延させて遅延パルスを出力するフリップフロップ７、小数補正信号に従い擬似同期パルスとして一致検出パルスまたは遅延パルスのいずれか一方を選択する擬似同期パルス選択回路８、および、擬似同期パルスをカウントして擬似同期パルスカウント値を出力する擬似同期パルスカウンタ９を有する。
【００１１】
一致検出回路５は、学習値の整数成分とＰＬＬクロックカウント値とが一致するとき一致検出パルスを生成する。生成した一致検出パルスは、そのまま擬似同期パルス選択回路８と、フリップフロップ７に入力される。
フリップフロップ７は、一致検出パルスを内部クロックの１クロック分遅延して遅延パルスを生成する。
擬似同期パルス選択回路８は、小数補正信号が”Ｌ”レベルに相当する０のとき一致検出パルスを擬似同期パルスとして出力し、小数補正信号が”Ｈ”レベルに相当する１のとき遅延パルスを擬似同期パルスとして出力する。
擬似同期パルスカウンタ９は、擬似同期パルスをカウントして擬似同期パルスカウント値を出力する。そして、擬似同期パルスカウント値は、二進数で表し、桁数を学習値の小数成分の桁数ｋと同じｋ桁とし、すべての桁が１に達したときクリアされてすべての桁が０になる。学習値の小数成分がｋビットのとき、擬似同期パルスカウント値もｋビットであり、１桁目、２桁目、・・・、（ｋ−１）桁目、ｋ桁目をＣ［０］、Ｃ［１］、・・・、Ｃ［ｋ−２］、Ｃ［ｋ−１］として表す。
【００１２】
図２は、この発明の実施の形態に係る小数補正演算回路の論理回路図である。
小数補正演算回路６は、図２に示すように、対象の桁を補正するタイミングを生成する補正対象タイミング生成部１１、および、小数補正の要否を演算して小数補正信号を出力する小数補正要否演算部１２を有する。
補正対象タイミング生成部１１は、擬似同期パルスカウント値が入力され、且つ、入力された擬似同期パルスカウント値から学習値の小数成分の各桁１／２ｉに対応する桁補正対象信号を出力する。（但し、ｉは学習値の小数成分の桁を表し、１からｋの整数である。）
【００１３】
すなわち、学習値の小数成分の桁１／２１の桁補正対象信号は、擬似同期パルスカウント値の１桁目の「０」または「１」の値がそのまま出力される。
また、学習値の小数成分の桁１／２２の桁補正対象信号は、入力される擬似同期パルスカウント値の１桁目の「０」または「１」の値のＮＯＴ値と、入力される擬似同期パルスカウント値の２桁目の「０」または「１」の値とのＡＮＤの値が出力される。擬似同期パルスカウント値の２桁目が「１」で擬似同期パルスカウント値の１桁目が「０」のとき学習値の小数成分の桁１／２２の桁補正対象信号が「１」となり、それ以外は「０」である。
【００１４】
また、学習値の小数成分の桁１／２ｉの桁補正対象信号は、入力される擬似同期パルスカウント値の１桁目から（ｉ−２）桁目までの「０」または「１」の値のＮＯＴ値と、入力される擬似同期パルスカウント値の（ｉ−１）桁目の「０」または「１」の値とのＡＮＤの値が出力される。擬似同期パルスカウント値の（ｉ−１）桁目が「１」で擬似同期パルスカウント値の１桁目から（ｉ−２）桁目までの全ての値が「０」のとき学習値の小数成分の桁１／２ｉの桁補正対象信号が「１」となり、それ以外は「０」である。
【００１５】
また、学習値の小数成分の桁１／２（ｋ−１）の桁補正対象信号は、入力される擬似同期パルスカウント値の１桁目から（ｋ−３）桁目までの「０」または「１」の値のＮＯＴ値と、入力される擬似同期パルスカウント値の（ｋ−２）桁目の「０」または「１」の値とのＡＮＤの値が出力される。擬似同期パルスカウント値の（ｋ−２）桁目が「１」で擬似同期パルスカウント値の１桁目から（ｋ−３）桁目までの全ての値が「０」のとき学習値の小数成分の桁１／２（ｋ−１）の桁補正対象信号が「１」となり、それ以外は「０」である。
【００１６】
また、学習値の小数成分の桁１／２ｋの桁補正対象信号は、入力される擬似同期パルスカウント値の１桁目から（ｋ−２）桁目までの「０」または「１」の値のＮＯＴ値と、入力される擬似同期パルスカウント値の（ｋ−１）桁目の「０」または「１」の値とのＡＮＤの値が出力される。擬似同期パルスカウント値の（ｋ−１）桁目が「１」で擬似同期パルスカウント値の１桁目から（ｋ−２）桁目までの全ての値が「０」のとき学習値の小数成分の桁１／２ｋの桁補正対象信号が「１」となり、それ以外は「０」である。
【００１７】
小数補正要否演算部１２は、学習値の小数成分と補正対象タイミング生成部１１からの学習値の小数成分の各桁の桁補正対象信号とが入力される。
そして、小数補正要否演算部１２は、学習値の小数成分の桁毎に学習値の小数成分の当該桁の値と当該桁の桁補正対象信号とのＡＮＤ回路１３と、ＡＮＤ回路１３のすべての出力をＯＲ演算して小数補正信号を出力するＯＲ回路１４を有する。
【００１８】
図３は、学習値の小数成分が４ビットで示されるときのデジタルＰＬＬ回路の各信号のタイミングチャートである。
次に、この発明の実施の形態に係るデジタルＰＬＬ回路の動作について図３を参照して説明する。
最初に、同期信号が入力されているときのＰＬＬクロックの生成を説明する。
同期信号が入力されている場合、すなわち同期消失検知信号が”Ｌ”レベルである場合、入力される同期信号をエッジ検出回路１によって立ち上がりエッジまたは立下りエッジを検出し、検出した立ち上がりエッジまたは立下りエッジに同期する同期パルスを生成する。
クリアパルス選択回路２は、入力される同期消失検知信号が”Ｌ”レベルのとき、クリアパルスとして入力される同期パルスを選択し、クリアパルスとして選択された同期パルスをＰＬＬクロックカウンタ３に出力する。
ＰＬＬクロックカウンタ３は、クリアパルスによりＰＬＬクロックカウント値がクリアされて０に戻り、また内部クロックをカウントしてＰＬＬクロックカウント値を出力する。そして、クリアパルスによりカウントがクリアされる度に、クリアされる直前のＰＬＬクロックカウント値を学習値記憶回路１０に出力する。
ＰＬＬクロック生成回路４は、入力されたＰＬＬクロックカウント値によってＰＬＬクロックをトグルさせることにより、同期信号に同期したＰＬＬクロックを生成している。  なお、同期信号が入力されている場合、前後して入力される２つのクリアパルスの間に含まれる内部クロックの数を時系列的に移動平均して学習値として更新する。
【００１９】
次に、同期信号の入力が消失したときのＰＬＬクロックの生成について説明する。
同期信号の入力が消失した場合、すなわち同期消失検知信号が”Ｈ”レベルである場合、クリアパルス選択回路２は、クリアパルスとして入力される擬似同期パルスが選択され、選択された擬似同期パルスをクリアパルスとしてＰＬＬクロックカウンタ３に出力する。
ＰＬＬクロックカウンタ３は、クリアパルスによりＰＬＬクロックカウント値がクリアされて０に戻り、また内部クロックをカウントしてＰＬＬクロックカウント値を出力する。そして、クリアパルスによりカウントがクリアされる度に、クリアされる直前のＰＬＬクロックカウント値を学習値記憶回路１０に出力する。
ＰＬＬクロック生成回路４は、入力されたＰＬＬクロックカウント値によってＰＬＬクロックをトグルさせることにより、擬似同期信号に同期したＰＬＬクロックを生成している。
【００２０】
次に、同期信号の入力が消失したときの擬似同期パルスの生成について説明する。
擬似同期パルスカウンタ９は、同期消失検知信号が”Ｌ”レベルのときには擬似同期パルスのカウントを行わずに、擬似同期パルスカウント値として、例えば４ビットの場合［００００］を出力している。そのため、小数補正信号は”Ｌ”レベルであるので、ＰＬＬクロックカウント値が学習値の整数成分に一致したときに生成される一致検出パルスが擬似同期パルスとして生成されている。
【００２１】
同期信号の入力が消失する直前のＰＬＬクロックカウント値がＮで、それらを用いて算出した学習値が、整数成分がＮで小数成分が［１／２１桁１／２２桁１／２３桁１／２４桁］で表すと、［００００］、［０００１］、［００１０］、［００１１］、［０１００］、［０１０１］、［０１１０］、［０１１１］、［１０００］、［１００１］、［１０１０］、［１０１１］、［１１００］、［１１０１］、［１１１０］、［１１１１］のいずれかであるとする。
そして、同期消失検知信号が”Ｈ”レベルに変化すると、一致検出回路５はＰＬＬクロックカウンタ３のＰＬＬクロックカウント値と学習値の整数成分Ｎを比較し、ＰＬＬクロックカウント値がＮに達した時点で一致検出パルスを生成する。また、フリップフロップ７は、一致検出パルスを内部クロックの１クロック分遅延して遅延パルスを生成する。
【００２２】
擬似同期パルスカウンタ９は、同期信号の入力が消失した時点では擬似同期パルスをカウントしていないので、擬似同期パルスカウント値は［００００］であり、補正対象タイミング生成部１１からの全ての桁の桁補正対象信号のレベルは”Ｌ”レベルに相当する「０」となっている。結果として小数補正信号のレベルは”Ｌ”となり一致検出パルスが擬似同期クロックとしてクリアパルス選択回路２に入力され、ＰＬＬクロックカウンタ３のカウントがクリアされ、また１から内部クロックをカウントする。
【００２３】
上述のように一致検出パルスが擬似同期パルスとして擬似同期パルスカウンタ９に入力されると、擬似同期パルスカウンタ９は擬似同期パルスをカウントして［０００１］である擬似同期パルスカウント値を小数補正演算回路６に入力する。
そして、小数補正演算回路６で学習値の小数成分と擬似同期パルスカウント値とから小数補正信号を生成する。
擬似同期パルスカウンタ９では、一致検出パルスまたは遅延パルスのいずれかが擬似同期パルスとして選択されて入力されると、二値数の４ビットで表すと、［００００］から始まって、順に［０００１］、［００１０］、［００１１］、［０１００］、［０１０１］、［０１１０］、［０１１１］、［１０００］、［１００１］、［１０１０］、［１０１１］、［１１００］、［１１０１］、［１１１０］、［１１１１］とカウントする。そして、［１１１１］の次に擬似同期パルスをカウントすると［００００］に戻る。
これをタイミングチャートに表すと、図３のようになる。図３の擬似同期パルスカウント値は１６進数で表現している。
【００２４】
この擬似同期パルスカウント値が補正対象タイミング生成部１１に入力されると、図４に示すように、学習値の小数成分の各桁の桁補正対象信号が出力される。すなわち、１／２１桁の桁補正対象信号は擬似同期パルスをカウントする毎に”０”と”１”に切り替わる。また、１／２２桁の桁補正対象信号は擬似同期パルスを４回カウントするうちの１回だけで”０”から”１”に切り替わる。また、１／２３桁の桁補正対象信号は擬似同期パルスを８回カウントするうちの１回だけで”０”から”１”に切り替わる。また、１／２４桁の桁補正対象信号は擬似同期パルスを１６回カウントするうちの１回だけで”０”から”１”に切り替わる。
【００２５】
この桁補正対象信号と学習値の小数成分とが入力されると、１／２１桁の桁補正対象信号と学習値の小数成分の１／２１桁の値のＡＮＤ値、１／２２桁の桁補正対象信号と学習値の小数成分の１／２２桁の値のＡＮＤ値、１／２３桁の桁補正対象信号と学習値の小数成分の１／２３桁の値のＡＮＤ値、１／２４桁の桁補正対象信号と学習値の小数成分の１／２４桁の値のＡＮＤ値を出力する。また、出力された４種類のＡＮＤ値のＯＲ値を小数補正信号として出力する。
【００２６】
例えば、図４に示すように、学習値の小数成分が１０進数で表すと０．９３７５で、二進数の４桁を用いて表したとき［１１１１］であるとき、擬似同期パルスカウント値が［００００］のときだけ除いて小数補正信号のレベルが”Ｈ”レベルになっている。
また、図５に示すように、学習値の小数成分が１０進数で表すと０．６２５０で、二進数の４桁を用いて表したとき［１０１０］であるとき、擬似同期パルスカウント値が［０００１］、［００１１］、［０１００］、［０１０１］、［０１１１］、［１００１］、［１０１１］、［１１００］、［１１０１］、［１１１１］のとき小数補正信号のレベルが”Ｈ”レベルになっている。
また、図６に示すように、学習値の小数成分が１０進数で表すと０．１８７５で、、二進数の４桁を用いて表したとき［００１１］であるとき、擬似同期パルスカウント値が［０１００］、［０１００］、［１０００］のとき小数補正信号のレベルが”Ｈ”レベルになっている。
【００２７】
擬似同期パルス選択回路８は、小数補正信号のレベルが”Ｌ”のとき一致検出パルスを擬似同期パルスとして選択し出力し、小数補正信号のレベルが”Ｈ”のとき遅延パルスを擬似同期パルスとして選択し出力する。すなわち、一致検出パルスが選択されたときは学習値の整数成分に内部クロックの周期を乗算した値の周期のＰＬＬクロックが生成される。一方、遅延パルスを擬似同期パルスとして選択されたときは学習値の整数成分に１を加算した値に内部クロックの周期を乗算した値の周期のＰＬＬクロックが生成される。
このように遅延パルスを擬似同期パルスとして選択することにより、一致検出パルスを擬似同期パルスとして選択したときと比べて、内部クロックの１クロック分の周期が長いＰＬＬクロックが生成される。
【００２８】
そして、補正区間に含まれるＰＬＬクロックの周期の平均は、学習値に近似する。例えば、学習値の整数成分がＮで、小数成分が１０進数で０．９３７５の場合、一致検出パルスの周期は内部クロックの周期のＮ倍であり、遅延パルスの周期は内部クロックの周期の（Ｎ＋１）倍である。そして、補正区間では１個の一致検出パルスと１５個の遅延パルスが擬似同期パルスとして選択されるので、ＰＬＬクロックの周期の平均は、整数成分がＮで、小数成分が１５／１６＝０．９３７５となり、学習値とこの場合は同じくなる。
また、学習値の整数成分がＮで、小数成分が１０進数で０．６２５０の場合、一致検出パルスの周期は内部クロックの周期のＮ倍であり、遅延パルスの周期は内部クロックの周期の（Ｎ＋１）倍である。そして、補正区間では６個の一致検出パルスと１０個の遅延パルスが擬似同期パルスとして選択されるので、ＰＬＬクロックの周期の平均は、整数成分がＮで、小数成分が１０／１６＝０．６２５０となり、学習値とこの場合は同じくなる。
また、学習値の整数成分がＮで、小数成分が１０進数で０．１８７５の場合、一致検出パルスの周期は内部クロックの周期のＮ倍であり、遅延パルスの周期は内部クロックの周期の（Ｎ＋１）倍である。そして、補正区間では１３個の一致検出パルスと３個の遅延パルスが擬似同期パルスとして選択されるので、ＰＬＬクロックの周期の平均は、整数成分がＮで、小数成分が３／１６＝０．１８７５となり、学習値とこの場合は同じくなる。
なお、上述の学習値の小数成分を二進数の小数点以下４桁で割り切れる値を例示したが、二進数の小数点以下４桁で割り切れない場合でも誤差は小数点以下４桁未満となるので、ＰＬＬクロックの周期の補正期間での平均は、学習値に近似する。
【００２９】
この発明の実施の形態に係るデジタルＰＬＬ回路は、同期信号の入力があるときのＰＬＬクロックをトグルするＰＬＬクロックカウント値に関する学習値が記憶され、同期信号の入力が消失したときにＰＬＬクロックカウンタ３をクリアするタイミングを提供する擬似同期パルスは、ＰＬＬクロックカウント値が学習値の整数成分と一致したとき生成される一致検出パルスとその一致検出パルスを内部クロックの１周期分遅延した遅延パルスとを補正区間において遅延パルスの数が擬似同期パルスの数に対する割合が学習値の小数成分に近似するように選択されたものであるので、ＰＬＬクロックカウンタ３をクリアするためのクリアパルスの周期を学習値の整数成分または学習値の整数成分に１を加算した値とする割合を計算するための演算回路や、学習値の整数成分に１を加算した値の周期のクリアパルスでクリア回数をカウントするカウンタが不要となり、回路規模を小さくすることができる。
【図面の簡単な説明】
【００３０】
【図１】この発明の実施の形態に係るデジタルＰＬＬ回路の構成を示す構成図である。
【図２】この発明の実施の形態に係る小数補正演算回路の論理回路図である。
【図３】学習値の小数成分が４ビットで示されるときのデジタルＰＬＬ回路の各信号のタイミングチャートである。
【図４】学習値の小数成分が０．９３７５であるときの小数補正演算回路の各信号のタイミングチャートである。
【図５】学習値の小数成分が０．６２５０であるときの小数補正演算回路の各信号のタイミングチャートである。
【図６】学習値の小数成分が０．１８７５であるときの小数補正演算回路の各信号のタイミングチャートである。
【符号の説明】
【００３１】
１  エッジ検出回路、２  クリアパルス選択回路、３  ＰＬＬクロックカウンタ、４  ＰＬＬクロック生成回路、５  一致検出回路、６  小数補正演算回路、７  フリップフロップ（Ｆ／Ｆ）、８  擬似同期パルス選択回路、９  擬似同期パルスカウンタ、１０  学習値記憶回路、１１  補正対象タイミング生成部、１２  小数補正要否演算部、１３  ＡＮＤ回路、１４  ＯＲ回路。
【図１】
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【図２】
2009171443.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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