(57)【要約】【課題】回路構成が簡単で、かつ、小型化が可能なばらつき調整回路を提供することを目的とする。【解決手段】複数の単位遅延回路２７により構成されるばらつき調整用遅延回路３と、ばらつき調整用遅延回路３に信号Ａが入力されると、クロック信号ＣＬＫのクロック毎に、信号Ｃ〜Ｉを順番に出力していくフリップフロップ１０〜１７と、ばらつき調整用遅延回路３から信号Ｂが出力された後に、対応するフリップフロップから出力される信号が入力されると、選択信号Ｑ０〜Ｑ７の何れかを出力するフリップフロップ１８〜２５と、フリップフロップ１８〜２５のうち連続して信号を出力する２つのフリップフロップからそれぞれ出力される各信号の排他的論理和を演算し、その演算結果に基づいて、遅延回路２の遅延時間を調整する制御回路２６とを備えてばらつき調整回路１を構成する。【選択図】図１
2009171206.tif 000002
【特許請求の範囲】
【請求項１】
互いに直列接続される複数の単位遅延回路により構成されるとともに、前記複数の単位遅延回路の各出力端子のうち所定の出力端子が選択されることにより遅延時間が調整される遅延回路において、前記遅延時間のばらつきを調整するばらつき調整回路であって、
互いに直列接続される複数の前記単位遅延回路により構成されるばらつき調整用遅延回路と、
前記ばらつき調整用遅延回路にばらつき調整開始信号が入力されると、それぞれに入力されるクロック信号のクロック毎に、タイミング信号を順番に出力していく複数の第１のフリップフロップと、
それぞれ、前記ばらつき調整用遅延回路により遅延された前記ばらつき調整開始信号が入力された後に、前記複数の第１のフリップフロップのうち対応する第１のフリップフロップから出力されるタイミング信号が入力されると、遅延情報信号を出力する複数の第２のフリップフロップと、
前記遅延情報信号に基づいて前記所定の出力端子を選択する論理回路と、
を備えることを特徴とするばらつき調整回路。
【請求項２】
請求項１に記載のばらつき調整回路であって、
前記ばらつき調整開始信号が前記ばらつき調整用遅延回路に入力されてから最初の前記選択信号が前記複数の第２のフリップフロップのうちのいずれかに入力されるまでの時間を遅延させる第３のフリップフロップを備える、
ことを特徴とするばらつき調整回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、遅延回路の遅延時間のばらつきを調整するばらつき調整回路に関する。
【背景技術】
【０００２】
図８は、遅延回路の使用例を示す図である。
図８に示す回路は、ＦＭ検波回路であり、遅延回路８０と、排他的論理和回路８１と、積分回路８２とを備えて構成されている。
【０００３】
上記遅延回路８０は、受信されるＦＭ信号を所定時間遅延させる。
上記排他的論理和回路８１は、受信されるＦＭ信号と、遅延回路８０により遅延されたＦＭ信号との排他的論理和を演算して出力する。
【０００４】
上記積分回路８２は、排他的論理和回路８１から出力される信号のパルス幅をアナログの振幅情報に変換し、ＦＭ信号の復調後の信号として出力する。
一般に、遅延回路８０は、抵抗及びコンデンサからなる時定数回路やインバータなどにより構成され、ＩＣ製造上の素子のばらつきにより遅延時間が約±３０％も変動するおそれがある。そのため、排他的論理和回路８１から出力される信号のパルス幅が変動してしまい、所望な復調信号が得られなくおそれがある。
【０００５】
そこで、例えば、遅延回路８０の遅延時間を調整するための制御回路内のレジスタ値を変えたり、遅延回路８０にＰＬＬ（ＤＬＬ）回路を備え、遅延時間を一定に保つように構成することなどが考えられる。
【０００６】
また、遅延回路の遅延時間を調整するための構成として、例えば、複数の遅延回路を直列接続し、各遅延回路の出力端子をスイッチの選択により決定するものがある（例えば、特許文献１参照）。
【０００７】
また、例えば、フリップフロップや論理回路などにより、遅延回路の遅延時間のばらつきを検出するものがある（例えば、特許文献２参照）。
しかしながら、上述したように、遅延回路８０の遅延時間を調整するための制御回路内のレジスタ値を変える場合は、遅延回路８０の出力信号の振幅値を検出するための回路やその振幅値に応じてレジスタ値を決定するための回路が必要になり回路構成が複雑になるとともに回路規模が増大するという問題がある。
【０００８】
また、上述したように、遅延回路８０にＰＬＬ回路を備える場合も、ＰＬＬ回路内のフィルタを構成するために外付けのコンデンサを備える必要があったり、ＰＬＬ回路内のチャージポンプの電流源確保のために多くのトランジスタが必要であるため回路規模が増大するという問題がある。
【特許文献１】特開２００７−３３３７号公報
【特許文献２】特開２００３−１７５７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、回路構成が簡単で、かつ、小型化が可能なばらつき調整回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記の課題を解決するために本発明では、以下のような構成を採用した。
すなわち、本発明のばらつき調整回路は、互いに直列接続される複数の単位遅延回路により構成されるとともに、前記複数の単位遅延回路の各出力端子のうち所定の出力端子が選択されることにより遅延時間が調整される遅延回路において、前記遅延時間のばらつきを調整するばらつき調整回路であって、互いに直列接続される複数の前記単位遅延回路により構成されるばらつき調整用遅延回路と、前記ばらつき調整用遅延回路にばらつき調整開始信号が入力されると、それぞれに入力されるクロック信号のクロック毎に、タイミング信号を順番に出力していく複数の第１のフリップフロップと、それぞれ、前記ばらつき調整用遅延回路により遅延された前記ばらつき調整開始信号が入力された後に、前記複数の第１のフリップフロップのうち対応する第１のフリップフロップから出力されるタイミング信号が入力されると、遅延情報信号を出力する複数の第２のフリップフロップと、前記遅延情報信号に基づいて前記所定の出力端子を選択する論理回路とを備える。
【００１１】
本発明のばらつき調整回路は、第１及び第２のフリップフロップや論理回路により簡単な回路構成で構成することができるとともに、それら第１及び第２のフリップフロップや論理回路をトランジスタにより構成することができるので全体の回路をＩＣにより構成することができ小型化することができる。
【００１２】
また、本発明のばらつき調整回路は、前記ばらつき調整開始信号が前記ばらつき調整用遅延回路に入力されてから最初の前記選択信号が前記複数の第２のフリップフロップのうちのいずれかに入力されるまでの時間を遅延させる第３のフリップフロップを備えるように構成してもよい。
【００１３】
これにより、遅延回路の遅延時間のばらつきを調整する開始時間を任意に設定することができる。
【発明の効果】
【００１４】
本発明によれば、遅延回路の遅延時間のばらつきを調整するばらつき調整回路をフリップフロップや論理回路により簡単な回路構成で構成することができるとともに、それらフリップフロップや論理回路をトランジスタにより構成することができるので、ばらつき調整回路を小型化することができる。
【発明を実施するための最良の形態】
【００１５】
以下、図面を用いて本発明の実施形態を説明する。
図１は、本発明の実施形態のばらつき調整回路を示す図である。また、図２は、ばらつき調整回路１内の各回路の出力タイミングチャートを示す図である。
【００１６】
図１に示すばらつき調整回路１は、遅延回路２の遅延時間のばらつきを調整する回路であって、ばらつき調整用遅延回路３と、Ｄ型のフリップフロップ４〜２５と、制御回路２６（論理回路）とを備えて構成されている。特許請求の範囲における複数の第１のフリップフロップは、例えば、フリップフロップ１０〜１７により構成され、特許請求の範囲における複数の第２のフリップフロップは、例えば、フリップフロップ１８〜２５により構成され、特許請求の範囲における第３のフリップフロップは、例えば、フリップフロップ５〜９により構成される。
【００１７】
上記フリップフロップ４は、入力端子Ｄに入力されるスタート信号ＳＴＲ（例えば、ばらつき調整回路１の外部で生成されるＰＯＲ（Ｐｏｗｅｒ  Ｏｎ  Ｒｅｓｅｔ）信号やＥｎａｂｌｅ信号など）がローレベルからハイレベルになった後、クロック端子Ｃに入力されるクロック信号ＣＬＫがローレベルからハイレベルになると、出力端子Ｑから出力される信号Ａ（ばらつき調整開始信号）がローレベルからハイレベルになる。なお、クロック信号ＣＬＫは、例えば、遅延回路２を用いて図８に示すようなＦＭ検波回路を構成する場合、このＦＭ検波回路を搭載するＩＣ内に具備される水晶発振回路の出力に基づいて生成されてもよい。
【００１８】
上記ばらつき調整用遅延回路３は、フリップフロップ４から出力される信号Ａを所定時間遅延させて信号Ｂを出力する。
上記フリップフロップ５〜１７は、互いに直列接続され、それぞれのクロック端子Ｃにクロック信号ＣＬＫが入力される。
【００１９】
まず、フリップフロップ４の出力端子Ｑからフリップフロップ５の入力端子Ｄへ入力される信号Ａがローレベルからハイレベルになった後、クロック信号ＣＬＫがローレベルからハイレベルになると、フリップフロップ５の出力端子Ｑから出力される信号がローレベルからハイレベルになる。
【００２０】
次に、フリップフロップ５の出力端子Ｑからフリップフロップ６の入力端子Ｄへ入力される信号がローレベルからハイレベルになった後、クロック信号ＣＬＫがローレベルからハイレベルになると、フリップフロップ６の出力端子Ｑから出力される信号がローレベルからハイレベルになる。
【００２１】
以降、このように、前の段のフリップフロップの出力信号がハイレベルになった後、クロック信号ＣＬＫがハイレベルになると、次の段のフリップフロップから出力される信号がハイレベルになるという動作がフリップフロップ６〜１７において行われる。
【００２２】
すなわち、フリップフロップ５〜１７により、ばらつき調整用遅延回路３の遅延時間がカウントされる。
上記フリップフロップ１８〜２５は、互いに直列接続され、それぞれの入力端子Ｄにばらつき調整用遅延回路３から出力される信号Ｂが入力される。
【００２３】
例えば、信号Ｂがローレベルからハイレベルになった後、フリップフロップ１０の出力端子Ｑからフリップフロップ１８のクロック端子Ｃに入力される信号Ｃがローレベルからハイレベルになると、フリップフロップ１８の出力端子Ｑから出力される信号Ｑ０がローレベルからハイレベルになる。
【００２４】
また、信号Ｂがローレベルからハイレベルになった後、フリップフロップ１１の出力端子Ｑからフリップフロップ１９のクロック端子Ｃに入力される信号Ｄがローレベルからハイレベルになると、フリップフロップ１９の出力端子Ｑから出力される信号Ｑ１がローレベルからハイレベルになる。
【００２５】
また、信号Ｂがローレベルからハイレベルになった後、フリップフロップ１２の出力端子Ｑからフリップフロップ２０のクロック端子Ｃに入力される信号Ｅがローレベルからハイレベルになると、フリップフロップ２０の出力端子Ｑから出力される信号Ｑ２がローレベルからハイレベルになる。
【００２６】
また、信号Ｂがローレベルからハイレベルになった後、フリップフロップ１３の出力端子Ｑからフリップフロップ２１のクロック端子Ｃに入力される信号Ｆがローレベルからハイレベルになると、フリップフロップ２１の出力端子Ｑから出力される信号Ｑ３がローレベルからハイレベルになる。
【００２７】
また、信号Ｂがローレベルからハイレベルになった後、フリップフロップ１４の出力端子Ｑからフリップフロップ２２のクロック端子Ｃに入力される信号Ｇがローレベルからハイレベルになると、フリップフロップ２２の出力端子Ｑから出力される信号Ｑ４がローレベルからハイレベルになる。
【００２８】
また、信号Ｂがローレベルからハイレベルになった後、フリップフロップ１５の出力端子Ｑからフリップフロップ２３のクロック端子Ｃに入力される信号Ｈがローレベルからハイレベルになると、フリップフロップ２３の出力端子Ｑから出力される信号Ｑ５がローレベルからハイレベルになる。
【００２９】
また、信号Ｂがローレベルからハイレベルになった後、フリップフロップ１６の出力端子Ｑからフリップフロップ２４のクロック端子Ｃに入力される信号Ｉがローレベルからハイレベルになると、フリップフロップ２４の出力端子Ｑから出力される信号Ｑ６がローレベルからハイレベルになる。
【００３０】
また、信号Ｂがローレベルからハイレベルになった後、フリップフロップ１７の出力端子Ｑからフリップフロップ２５のクロック端子Ｃに入力される信号Ｊがローレベルからハイレベルになると、フリップフロップ２５の出力端子Ｑから出力される信号Ｑ７がローレベルからハイレベルになる。
【００３１】
すなわち、フリップフロップ１８〜２５により、ばらつき調整用遅延回路３の遅延時間を示す信号Ｑ０〜Ｑ７（タイミング信号）が制御回路２６へ伝えられる。
図３は、ばらつき調整用遅延回路３を示す図である。
【００３２】
図３に示すばらつき調整用遅延回路３は、互いに直列接続される１０個の単位遅延回路２７により構成され、それら１０個の単位遅延回路２７は、それぞれ、抵抗やコンデンサなどにより構成されている。なお、各単位遅延回路２７の遅延時間は、互いに同じであっても、異なっていてもよい。
【００３３】
図４は、遅延回路２を示す図である。なお、図３に示す構成と同じ構成には同じ符号を付している。
図４に示す遅延回路２は、互いに直列接続される１４個の単位遅延回路２７と、スイッチ（ＳＷ）２８〜３６とを備えて構成されている。
【００３４】
上記スイッチ２８は、６段目の単位遅延回路２７の出力端子と遅延回路２の出力端子ＯＵＴとの間に設けられ、ＯＮすると、６段目の単位遅延回路２７から出力される信号が遅延回路２の出力信号として出力端子ＯＵＴから出力される。
【００３５】
上記スイッチ２９は、７段目の単位遅延回路２７の出力端子と遅延回路２の出力端子ＯＵＴとの間に設けられ、ＯＮすると、７段目の単位遅延回路２７から出力される信号が遅延回路２の出力信号として出力端子ＯＵＴから出力される。
【００３６】
上記スイッチ３０は、８段目の単位遅延回路２７の出力端子と遅延回路２の出力端子ＯＵＴとの間に設けられ、ＯＮすると、８段目の単位遅延回路２７から出力される信号が遅延回路２の出力信号として出力端子ＯＵＴから出力される。
【００３７】
上記スイッチ３１は、９段目の単位遅延回路２７の出力端子と遅延回路２の出力端子ＯＵＴとの間に設けられ、ＯＮすると、９段目の単位遅延回路２７から出力される信号が遅延回路２の出力信号として出力端子ＯＵＴから出力される。
【００３８】
上記スイッチ３２は、１０段目の単位遅延回路２７の出力端子と遅延回路２の出力端子ＯＵＴとの間に設けられ、ＯＮすると、１０段目の単位遅延回路２７から出力される信号が遅延回路２の出力信号として出力端子ＯＵＴから出力される。
【００３９】
上記スイッチ３３は、１１段目の単位遅延回路２７の出力端子と遅延回路２の出力端子ＯＵＴとの間に設けられ、ＯＮすると、１１段目の単位遅延回路２７から出力される信号が遅延回路２の出力信号として出力端子ＯＵＴから出力される。
【００４０】
上記スイッチ３４は、１２段目の単位遅延回路２７の出力端子と遅延回路２の出力端子ＯＵＴとの間に設けられ、ＯＮすると、１２段目の単位遅延回路２７から出力される信号が遅延回路２の出力信号として出力端子ＯＵＴから出力される。
【００４１】
上記スイッチ３５は、１３段目の単位遅延回路２７の出力端子と遅延回路２の出力端子ＯＵＴとの間に設けられ、ＯＮすると、１３段目の単位遅延回路２７から出力される信号が遅延回路２の出力信号として出力端子ＯＵＴから出力される。
【００４２】
上記スイッチ３６は、１４段目の単位遅延回路２７の出力端子と遅延回路２の出力端子ＯＵＴとの間に設けられ、ＯＮすると、１４段目の単位遅延回路２７から出力される信号が遅延回路２の出力信号として出力端子ＯＵＴから出力される。
【００４３】
上記制御回路２６は、フリップフロップ１８〜２５からそれぞれ出力される信号Ｑ０〜Ｑ７（遅延情報信号）に基づいて、スイッチ２８〜３６のそれぞれのＯＮ、ＯＦＦを切り替えるための信号Ｓ０〜Ｓ８（選択信号）を出力する。
【００４４】
図５は、制御回路２６の一例を示す図である。
図５に示す制御回路２６は、排他的論理和回路（ＸＯＲ）３７〜４５により構成されている。
【００４５】
上記排他的論理和回路３７は、一方の入力端子に入力される、常にローレベルの信号ｌｏｗと、他方の入力端子に入力される信号Ｑ０との排他的論理和を演算し、その演算結果である信号Ｓ８を出力する。信号Ｓ８がハイレベルのときスイッチ３６がＯＮし、信号Ｓ８がローレベルのときスイッチ３６がＯＦＦする。
【００４６】
上記排他的論理和回路３８は、一方の入力端子に入力される信号Ｑ０と、他方の入力端子に入力される信号Ｑ１との排他的論理和を演算し、その演算結果である信号Ｓ７を出力する。信号Ｓ７がハイレベルのときスイッチ３５がＯＮし、信号Ｓ７がローレベルのときスイッチ３５がＯＦＦする。
【００４７】
上記排他的論理和回路３９は、一方の入力端子に入力される信号Ｑ１と、他方の入力端子に入力される信号Ｑ２との排他的論理和を演算し、その演算結果である信号Ｓ６を出力する。信号Ｓ６がハイレベルのときスイッチ３４がＯＮし、信号Ｓ６がローレベルのときスイッチ３４がＯＦＦする。
【００４８】
上記排他的論理和回路４０は、一方の入力端子に入力される信号Ｑ２と、他方の入力端子に入力される信号Ｑ３との排他的論理和を演算し、その演算結果である信号Ｓ５を出力する。信号Ｓ５がハイレベルのときスイッチ３３がＯＮし、信号Ｓ５がローレベルのときスイッチ３３がＯＦＦする。
【００４９】
上記排他的論理和回路４１は、一方の入力端子に入力される信号Ｑ３と、他方の入力端子に入力される信号Ｑ４との排他的論理和を演算し、その演算結果である信号Ｓ４を出力する。信号Ｓ４がハイレベルのときスイッチ３２がＯＮし、信号Ｓ４がローレベルのときスイッチ３２がＯＦＦする。
【００５０】
上記排他的論理和回路４２は、一方の入力端子に入力される信号Ｑ４と、他方の入力端子に入力される信号Ｑ５との排他的論理和を演算し、その演算結果である信号Ｓ３を出力する。信号Ｓ３がハイレベルのときスイッチ３１がＯＮし、信号Ｓ３がローレベルのときスイッチ３１がＯＦＦする。
【００５１】
上記排他的論理和回路４３は、一方の入力端子に入力される信号Ｑ５と、他方の入力端子に入力される信号Ｑ６との排他的論理和を演算し、その演算結果である信号Ｓ２を出力する。信号Ｓ２がハイレベルのときスイッチ３０がＯＮし、信号Ｓ２がローレベルのときスイッチ３０がＯＦＦする。
【００５２】
上記排他的論理和回路４４は、一方の入力端子に入力される信号Ｑ６と、他方の入力端子に入力される信号Ｑ７との排他的論理和を演算し、その演算結果である信号Ｓ１を出力する。信号Ｓ１がハイレベルのときスイッチ２９がＯＮし、信号Ｓ１がローレベルのときスイッチ２９がＯＦＦする。
【００５３】
上記排他的論理和回路４５は、一方の入力端子に入力される信号Ｑ７と、他方の入力端子に入力される、常にハイレベルの信号ｈｉｇｈとの排他的論理和を演算し、その演算結果である信号Ｓ０を出力する。信号Ｓ０がハイレベルのときスイッチ２８がＯＮし、信号Ｓ０がローレベルのときスイッチ２８がＯＦＦする。
【００５４】
図６は、信号Ｑ０〜Ｑ７のそれぞれの状態とスイッチ２８〜３６のそれぞれの状態との関係を示す図である。また、図７は、遅延回路２の遅延時間と信号Ｑ０〜Ｑ７のそれぞれの状態と遅延時間の変動（ばらつき）との関係を示す図である。なお、信号Ｑ０〜Ｑ７において、ハイレベルのとき「１」とし、ローレベルのとき「０」とする。また、クロック信号ＣＬＫの周期を５０ｎｓとする。この場合、ばらつき調整回路１から制御回路２６へ入力される信号は８つであり、８段階の遅延時間のばらつきが調整可能であるため、遅延時間のばらつきは３５０〜６５０ｎｓの範囲で調整される。また、遅延回路２の所望な遅延時間を５００ｎｓとする。
【００５５】
図２に示す例のように、信号Ｑ０〜Ｑ３がそれぞれローレベル（「０」）、信号Ｑ４〜Ｑ５がそれぞれハイレベル（「１」）であるとき、信号Ｓ０〜Ｓ３及び信号Ｓ５〜Ｓ８がそれぞれローレベル、信号Ｓ４のみがハイレベルになるため、図６に示すように、スイッチ３２のみがＯＮになる。このときの遅延時間の変動は、図７に示すように、ゼロであり、遅延回路２で使用される単位遅延回路２７の個数は１０個になる。
【００５６】
すなわち、制御回路２６は、ばらつき調整用遅延回路３から出力されるばらつき調整用遅延回路３の遅延時間を示す信号Ｑ０〜Ｑ７に基づいて、ばらつき調整用遅延回路３の遅延時間の変動がゼロになるように遅延回路２において使用される単位遅延回路２７の個数を決定し、遅延回路２の遅延時間のばらつきがなくなるようにしている。
【００５７】
本実施形態のばらつき調整回路１によれば、遅延回路２と同じ構成のばらつき調整用遅延回路３を用意し、そのばらつき調整用遅延回路３の遅延時間を示す信号Ｑ０〜Ｑ７をフリップフロップ５〜２５により生成し、その信号Ｑ０〜Ｑ７に基づいて、ばらつき調整用遅延回路３の遅延時間の変動がゼロになるように遅延回路２において使用される単位遅延回路２７の個数を決定しているので、遅延回路２の遅延時間のばらつきをなくすように調整することができる。
【００５８】
また、本実施形態のばらつき調整回路１は、フリップフロップや論理回路により簡単な回路構成で構成することができるとともに、それらフリップフロップや論理回路をトランジスタにより構成することができるので全体の回路をＩＣにより構成することができ小型化することができる。
【００５９】
また、本実施形態のばらつき調整回路１は、フリップフロップ５〜９により遅延回路２の遅延時間のばらつきを調整する開始時間を任意に設定することができる。
なお、上記実施形態では、制御回路２６を排他的論理和回路により構成しているが、信号Ｑ０〜Ｑ７に基づいて、信号Ｓ０〜Ｓ８を出力することが可能であれば、制御回路２６を構成する論理回路は特に限定されない。
【００６０】
また、上記実施形態では、クロック信号ＣＬＫの周期を５０ｎｓに設定しているが、クロック信号ＣＬＫの周期は特に限定されない。例えば、クロック信号の周期をさらに短くすることで、より細かい単位時間で遅延時間のばらつきを調整することができる。
【００６１】
また、上記実施形態では、遅延回路２の遅延時間のばらつきを８段階で調整する構成であるが、遅延時間のばらつきの調整段階数は特に限定されない。例えば、ばらつき調整用遅延回路３の遅延時間を示す信号を生成するためのフリップフロップを増やすことで、より多い調整段階数で遅延時間のばらつきを調整することができる。
【図面の簡単な説明】
【００６２】
【図１】本発明の実施形態のばらつき調整回路を示す図である。
【図２】ばらつき調整回路内の各回路の出力タイミングチャートを示す図である。
【図３】ばらつき調整用遅延回路を示す図である。
【図４】遅延回路を示す図である。
【図５】制御回路の一例を示す図である。
【図６】信号Ｑ０〜Ｑ７のそれぞれの状態とスイッチの状態との関係を示す図である。
【図７】遅延回路の遅延時間と信号Ｑ０〜Ｑ７のそれぞれの状態と遅延時間の変動との関係を示す図である。
【図８】遅延回路の使用例を示す図である。
【符号の説明】
【００６３】
１  ばらつき調整回路
２  遅延回路
３  ばらつき調整用遅延回路
４〜２５  フリップフロップ
２６  制御回路
２７  単位遅延回路
２８〜３６  スイッチ
３７〜４５  排他的論理和回路
８０  遅延回路
８１  排他的論理和回路
８２  積分回路
【図１】
2009171206.tif 000003
【図３】
2009171206.tif 000004
【図４】
2009171206.tif 000005
【図５】
2009171206.tif 000006
【図８】
2009171206.tif 000007
【図２】
2009171206.tif 000008
【図６】
2009171206.tif 000009
【図７】
2009171206.tif 000010