(57)【要約】【課題】  半導体光検出素子の表裏を貫通する電極用孔を形成することなく、表裏を電気的に接続し、高密度に配置可能な半導体光検出素子及びその製造方法を提供する。【解決手段】  一方の面に正及び負の電極６，７を備え、他方の面を光入射面とする半導体光検出素子１であって、一方の面の正負の電極のいずれかと電気的に接続し、素子の少なくとも1つの側面において、他方の面に向かって中途まで形成された1つの導電層８１と、他方の面側の半導体層と電気的に接続し、1つの側面と隣接する少なくとも１つの他の側面において、一方の面に向かって中途まで形成された１つの他の導電層８２とを有し、１つの側面と１つの他の側面との間の隅部において、１つの導電層８１と１つの他の導電層８２とが直接接続していることを特徴とする。【選択図】  図１
2009038129.tif 000002
【特許請求の範囲】
【請求項１】
一方の面に正及び負の電極を備え、他方の面を光入射面とする半導体光検出素子であって、
前記素子の側面、又は側面同士の間の隅部に導電層が形成され、
前記導電層は、前記一方の面の前記正負の電極のいずれかと電気的に接続し、さらに前記他方の面側の半導体層と電気的に接続していることを特徴とする半導体光検出素子。
【請求項２】
一方の面に正及び負の電極を備え、他方の面を光入射面とする半導体光検出素子であって、
前記一方の面の前記正負の電極のいずれかと電気的に接続し、前記素子の少なくとも1つの側面において、前記他方の面に向かって中途まで形成された1つの導電層と、
前記他方の面側の半導体層と電気的に接続し、前記1つの側面と隣接する少なくとも１つの他の側面において、前記一方の面に向かって中途まで形成された１つの他の導電層とを有し、
前記１つの側面と前記１つの他の側面との間の隅部において、前記１つの導電層と前記１つの他の導電層とが直接接続していることを特徴とする半導体光検出素子。
【請求項３】
前記導電層は、金属メッキ層であることを特徴とする請求項１又は２に記載の半導体光検出素子。
【請求項４】
前記導電層は、矩形の前記素子の４つの側面に形成され、４つの隅部において、直接接続していることを特徴とする請求項２又は３に記載の半導体光検出素子。
【請求項５】
内部に少なくとも不純物半導体層をチップ単位で形成した半導体ウェハを、一定方向のダイシング予定ラインに沿って、一方の面からダイシングブレードによって一定方向の溝を形成するとともに、前記一定の方向と交差する他方向のダイシング予定ラインに沿って、他方の面からダイシングブレードによって他方向の溝を形成し、前記一定方向の溝と前記他方向の溝の深さの和を前記半導体ウェハの厚さよりも大きくすることで、両溝の交点において、前記半導体ウェハの表裏を貫通させる工程と、
前記一定方向の溝と前記他方向の溝の内面に導電層を形成し、チップ単位ごとに一方の面側と他方の面側の電気的接続をする工程と、
前記半導体ウェハを前記ダイシング予定ラインに沿った溝によって、チップ単位に分割する工程とを、
含むことを特徴とする半導体光検出素子の製造方法。
【請求項６】
前記導電層の形成は、金属メッキによって行なうことを特徴とする請求項５に記載の半導体光検出素子の製造方法。
【請求項７】
さらに、前記一方の面に正負の電極を形成する工程を含み、
前記正負の電極のいずれかが前記一方の面側の導電層と電気的接続がされることを特徴とする請求項５又は６に記載の半導体光検出素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体光検出素子及びその製造方法に関するものである。
【背景技術】
【０００２】
光線類を検出するために半導体光検出素子（フォトダイオード（ＰＤ）、又は複数ＰＤを１チップ単位とするフォトダイオードアレイ（ＰＤアレイ））を用いた装置においては、半導体光検出素子を２次元的に配置し、基板配線にワイヤボンディングによって接続することが一般的である。しかし、ワイヤボンディングによると、そのためのデッドスペースを生じ、半導体光検出素子間の不感領域が大きいものとなる。
また、宇宙線、α線、β線、γ線等の高エネルギー線の検出においては、エネルギー線が半導体光検出素子を透過する場合があることから、半導体光検出素子を厚み方向にも複数積層することがある。このような積層の場合にも、ワイヤボンディングを用いると、デッドスペースのために高密度に積層することが困難であるとともに、作業にも手間がかかる。
【０００３】
そのため、特許文献１の発明においては、半導体光検出素子であるフォトダイオードアレイに表裏を貫通する孔をエッチングによって形成し、その中に金属を充填して、光入射面側の半導体層と、反対面の突起電極（バンプ電極）とを電気的に接続している。これによると、ワイヤボンディングを用いることなく、配線を備える基板上にフォトダイオードアレイの突起電極が接続するように配置するだけで、光入射面側を所定の基板電極に接続することができる。それによって、半導体光検出素子の高密度な配置が可能である。
【特許文献１】特開２００４−５７５０７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１の発明においては、半導体光検出素子の表裏を貫通する孔をエッチングによって形成し、さらにその孔内に金属を充填することから、多くの処理工程と処理時間を必要とする。さらに、半導体検出素子の半導体層内部に金属を充填した孔を形成することから、その分がデッドスペースとなってしまう。貫通孔を細くすれば、スペースは少なくて済み、半導体層の特性への悪影響も小さくなるが、金属の充填が十分にされないことから、電気的な接続がうまくなされない。また、光入射面側の半導体層への逆バイアス印加をできるだけ均一なものとしようとすれば、貫通電極を複数形成することが考えられるが、その場合、さらに上記の貫通孔形成上の問題点が大きくなる。
【０００５】
本発明は、上記の問題点を解決するためになされたもので、半導体光検出素子の表裏を貫通する電極用孔を形成することなく、表裏を電気的に接続し、高密度に配置可能な半導体光検出素子及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明に係る半導体光検出素子は、一方の面に正及び負の電極を備え、他方の面を光入射面とする半導体光検出素子であって、素子の側面、又は側面同士の間の隅部に導電層が形成され、導電層は、一方の面の前記正負の電極のいずれかと電気的に接続し、さらに他方の面側の半導体層と電気的に接続していることを特徴とする。
本発明によれば、半導体光検出素子は一方の面に正及び負の電極を備えることから、一方の面の正負の電極を基板の配線にそれぞれ合わせて配置すれば、ワイヤボンディングの技術を用いることなく、高密度に配置することが可能である。また、光入射面となる他方の面側の半導体層と一方の面の電極とは、素子の内部の貫通孔中の金属によって接続されることなく、素子の側面又は側面同士の間の隅部に形成された導電層によって接続されていることから、素子内部の有効スペースを減少させることがない。
さらに、素子の内部に貫通孔を形成して金属を充填するような処理を行なわずに、容易に素子の表裏を側面において接続する電気回路の形成が容易で、かつ十分に安定した電気的接続とすることができる。
【０００７】
また、本発明に係る半導体光検出素子は、一方の面に正及び負の電極を備え、他方の面を光入射面とする半導体光検出素子であって、一方の面の正負の電極のいずれかと電気的に接続し、素子の少なくとも1つの側面において、他方の面に向かって中途まで形成された1つの導電層と、他方の面側の半導体層と電気的に接続し、1つの側面と隣接する少なくとも１つの他の側面において、一方の面に向かって中途まで形成された１つの他の導電層とを有し、１つの側面と１つの他の側面との間の隅部において、１つの導電層と１つの他の導電層とが直接接続していることを特徴とする。
本発明によれば、半導体光検出素子は一方の面に正及び負の電極を備えることから、一方の面の正負の電極を基板の配線にそれぞれ合わせて配置すれば、ワイヤボンディングの技術を用いることなく、高密度に配置することが可能である。また、光入射面となる他方の面側の半導体層と一方の面の電極とは、素子の内部の貫通孔中の金属によって接続されることなく、素子の側面と隅部に形成された導電層によって接続されていることから、素子内部の有効スペースを減少させることや内部の半導体層に悪影響を与えることもない。
さらに、素子の少なくとも1つの側面において、他方の面に向かって中途まで形成された1つの導電層と、他方の面側の半導体層と電気的に接続し、1つの側面と隣接する少なくとも１つの他の側面において、一方の面に向かって中途まで形成された１つの他の導電層とを有し、１つの側面と１つの他の側面との間の隅部において、１つの導電層と１つの他の導電層とが直接接続している構成であることから、素子の表裏を側面において接続する電気回路の形成が容易で、かつ十分に安定した電気的接続とすることができる。
【０００８】
また、導電層を金属メッキ層とする場合は、簡易な金属メッキ手段によって、前記導電層を形成したものとできる。
【０００９】
また、導電層を、矩形の素子の４つの側面に形成され、４つの隅部において直接接続しているものとする場合は、素子の他方の面側の半導体層との電気的接続を素子周囲で均等にでき、均一なバイアス印加が可能となる。
【００１０】
本発明に係る半導体光検出素子の製造方法は、内部に少なくとも不純物半導体層をチップ単位で形成した半導体ウェハを、一定方向のダイシング予定ラインに沿って、一方の面からダイシングブレードによって一定方向の溝を形成するとともに、一定方向と交差する他方向のダイシング予定ラインに沿って、他方の面からダイシングブレードによって他方向の溝を形成し、一定方向の溝と他方向の溝の深さの和を半導体ウェハの厚さよりも大きくすることで、両溝の交点において、半導体ウェハの表裏を貫通させる工程と、一定方向の溝と他方向の溝の内面に導電層を形成し、チップ単位ごとに一方の面側と他方の面側の電気的接続をする工程と、半導体ウェハをダイシング予定ラインに沿った溝によって、チップ単位に分割する工程とを含むことを特徴とする。
本発明によれば、半導体ウェハの一方の面からハーフカットによって形成したダイシング溝と他方の面からハーフカットによって形成したダイシング溝の交点において、半導体ウェハの表裏が貫通することになる。そこで、それらの溝内面に導電層を形成すると、半導体光検出素子のチップ単位に分割することなく、ウエハの状態のままで容易に、チップ単位ごとに表裏を接続する電気回路を形成することができる。
その後、既に形成済みのダイシング溝によって、チップ単位に分割すれば、素子の側面と隅部に形成された導電層によって一方の面側と他方の面側とが電気的に接続されており、電気回路によって素子内部の有効スペースを減少させることがない半導体光検出素子を得ることができる。しかも、導電層を形成することに利用した溝は、その後のチップ分割のためのダイシング溝となることから、処理工程も極力少ないものとなり、スペース的にも通常のダイシング以上に格別の損失が生じることもない。
【００１１】
また、導電層の形成を金属メッキによって行なう場合は、簡易な金属メッキの手段によて、導電層の形成を行なうことができる。
【００１２】
さらに、一方の面に正負の電極を形成する工程を含み、正負の電極のいずれかが一方の面側の導電層と電気的接続がされる場合は、ワイヤボンディングの技術を用いることなく、一方の面の正負の電極を基板のそれぞれの配線に合わせて配置することが可能な半導体光検出素子を得ることができる。
【発明の効果】
【００１３】
本発明によれば、半導体光検出素子の表裏を貫通する電極用孔を形成することなく、表裏を容易に電気的に接続し、高密度に配置可能な半導体光検出素子及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態に係る半導体光検出素子及びその製造方法について、添付の図面に基づいて説明する。なお、説明において、同一要素には同一符号を用い、重複する説明は省略する。
図１は、本発明の第１の実施形態における半導体光検出素子１の斜視図であり、図２は、そのII−II断面図である。本実施形態においては、半導体光検出素子は、高エネルギー線の検出に好適なフォトダイオード（ＰＤ）１である。
PD１は、一辺が５〜１０ｍｍの正方形、好ましくは一辺が１０ｍｍ程度の正方形で、厚さ０．３ｍｍ以上、好ましくは厚さ０．５ｍｍ程度のチップで構成される。図において、上面として表示されている一方の面（表面）１ａには、Ａｌの電極膜５が形成されている。電極膜５は厚さが１μｍ程度であって、溝５１によって周辺部分と中央部分が電気的に接続しないように分離され、それぞれにバンプ電極６ｂ，７ｂが設けられている。バンプ電極６ｂ，７ｂはＡｕからなり、Ｎｉ／Ａｕからなるアンダーバンプメタル（ＵＢＭ）６ａ，７ａ上に形成されている。ここでは、バンプ電極６ｂを正、バンプ電極７ｂを負の電極としている。
図において、下面として表示されている他方の面（裏面）１ｂは、高エネルギー線の入射面である。
電極６ｂと外周部分の電極膜５とが電気的に接続し、これと、素子の２つの側面１ｃに形成された導電層８１が電気的に接続している。導電層８１は、他方の面に向かって中途まで形成されている。また、上記の側面１ｃに隣接する２つの側面１ｃにおいて、他方の面１ｂ側から、一方の面１ａに向かって中途まで、導電層８２が形成されている。
これらの導電層８１と８２とは、その間の隅部１ｄにおいて直接接続し、１つの連続的な導電層８を形成している
【００１５】
図２のとおり、ＰＤ１は、高エネルギー線の入射に応答してキャリアを発生する半導体基板２を備えている。半導体基板２は、Ｓｉからなり、一方の面１ａ側の周辺部及び他方の面１ｂ側には、第１導電型不純物半導体層として、例えばＮ型不純物が添加された高濃度Ｎ型半導体層（Ｎ＋層）２１、２２が形成され、一方の面１ａ側の中央部には、第２導電型不純物半導体層として、Ｐ型不純物が添加された高濃度Ｐ型半導体層（Ｐ＋層）２３が形成されている。高濃度Ｐ型半導体層２３は、厚さが０．５μｍ程度である。
このように、半導体基板２は、ＰＩＮダイオードを構成している。
なお、高濃度Ｎ型半導体層２１は、高濃度Ｐ型半導体層２３からの空乏層（エネルギー線主吸収領域）の横方向への広がりを止めるチャネルストッパとして機能する。
また、半導体基板２の一方の面１ａ側には、ＳｉＯ２からなる絶縁膜３が形成され、他方の面１ｂ側には、同じくＳｉＯ２からなる厚さ０．１μｍ程度の絶縁膜４が形成されている。絶縁膜３には、コンタクトホール３１が形成されており、絶縁膜３の外側に形成された中央側の電極膜５がそのコンタクトホール３１に蒸着されることで、高濃度Ｐ型半導体層２３は中央側電極膜５と電気的に接続され、さらに電極膜５を介してバンプ電極７ｂとも電気的に接続されている。
【００１６】
他方の面１ｂ側の高濃度Ｎ型半導体層２２は、その側面部において導電層８に接続され、さらに周辺側のＡｌ電極膜５を介して外側のバンプ電極６ｂにも電気的に接続されている。また、一方の面１ａ側の高濃度Ｎ型半導体層２１も絶縁膜３に形成されたコンタクトホール中のＡｌ蒸着膜によって周辺側の電極膜５及びバンプ電極６ｂに電気的に接続されている。また、高濃度Ｎ型半導体層２１は、その側面部によっても導電層８１に直接接続されていている。そのため、場合によっては、高濃度Ｎ型半導体層２１と電極膜５を接続するコンタクトホールを形成しなくともよい。また、逆に、高濃度Ｎ型半導体層２１をその側面部によって導電膜５と直接接続することなく、コンタクトホールでの接続のみとしてもよい。
さらに、他方の面１ｂ側の高濃度Ｎ型半導体層２２の導電層８への接続においても、処理工程が増加はするが、より確実な接続を行なう場合には、絶縁膜４にコンタクトホールを形成して、そこに設けた補助的な電極膜を導電層８に接続してもよい。また、その場合、補助的な電極膜を形成せずに、コンタクトホールに直接導電層８を形成してもよい。
【００１７】
ＰＤ１において、高エネルギー線の入射によって発生したキャリアのうち、電子を電極６ｂで収集し、正孔を電極７ｂで収集することで、高エネルギー線の検出が行なわれる。
そして、外部より電極６ｂ，７ｂを通じて、逆バイアスを印加することにより、高濃度Ｐ型半導体層２３から広がる空乏層（エネルギー線主吸収領域）を広く形成し、また高エネルギー線が入射した際の応答速度の高速化を図ることができる。
【００１８】
次に、本実施形態におけるＰＤ１の製造方法について、図３〜８によって説明する。図３は、内部の不純物半導体層、及び絶縁膜、Ａｌ電極膜までをＰＤ１のチップ単位ごとに形成した半導体ウェハＷを示している。ウェハＷには、チップ単位領域Ｐごとに分割するためのダイシング予定ラインＬ１、Ｌ２が設定されている。図４は、図３のIV−IV断面の一部を示す断面図である。
厚さ０．５ｍｍ程度のＳｉ基板２には、高濃度Ｎ型半導体層２１，２２が形成されている。これは、例えば、高濃度N型半導体層２１，２２を形成しない部分の基板表面にマスクを施して、その上から燐等のＮ型不純物をＳｉ基板に深さ１．５μｍ程度まで添加することで形成できる。
そして、表面及び裏面とも厚さ０．１μｍ程度のＳｉＯ２からなる絶縁膜３，４が形成されている。これは、例えば、Ｓｉの表裏面を熱酸化することにより形成することができる。
また、深さ０．５μｍ程度の高濃度Ｐ型半導体層２３は、例えば、Ｂ等のＰ型不純物を、絶縁膜３上からイオン注入するなどによって形成することができる。
絶縁膜３については、その後、コンタクトホール３１や隣接のチップ単位領域との境界部分を取り除くために、他の部分にマスクを施し、取り除く部分をフッ酸水溶液等でエッチングする。その上に、ＡＬの電極膜５を、蒸着によって厚さ１μｍ程度に形成する。その後、電極膜５の溝５１や隣接のチップ単位領域との境界部分が取り除かれて、図４に示すような断面の半導体ウェハＷが形成される。
ここで、Ｌ１はダイシング予定ラインであり、図４には図示していないが、図３のようにＬ１にほぼ直交するダイシングラインＬ２も設定されている。
【００１９】
次に、図５に示すように、半導体ウェハＷの一方の面において、ダイシング予定ラインＬ１、Ｌ２のうちの例えばＬ２に沿って、ダイシングブレードによって、ダイシング溝Ｃ２を形成する。また、他方の面において、ダイシング予定ラインＬ１に沿って、ダイシング溝Ｃ１を形成する。ここで、ダイシング溝Ｃ１、Ｃ２は、ほぼ４０μｍ程度の幅としている。ダイシング溝Ｃ１、Ｃ２の形成では、ダイシングブレードによるハーフカットにとどめ、ウェハＷの厚さ方向全部を切断することはしない。ここで、２つの交差するダイシング溝Ｃ１、Ｃ２の深さの和を、半導体ウェハＷの厚さよりも大きくすることで、交点において、半導体ウェハＷの表裏が貫通する。
図６は、図５におけるVI−VI断面の一部の断面図である。裏面からＣ１ａまでハーフカットされたダイシング溝Ｃ１と、それと直交する表面からＣ２ａまでハーフカットされたダイシング溝Ｃ２が交差して、その交点において、半導体ウェハＷが貫通されている。
【００２０】
次に、図６と同じ箇所の断面図である図７に示すように、ダイシング溝Ｃ１の内面から裏面への周辺部に至る部分と、ダイシング溝Ｃ２の内面から表面への周辺部に至る部分を露出させ、その他の部分には厚み５〜１０μｍ、好ましくは６μｍ程度でネガレジスト９１，９２を施す。そして、その上から金属メッキを行なうことで導電層を形成する。
次に、図６，７と同じ箇所の断面図である図８のとおり、ダイシング溝Ｃ１内面に形成される導電層８２と、直交するダイシング溝Ｃ２内面に形成される導電層８１とは、溝Ｃ１、Ｃ２の交点において、連続して接続することになる。メッキとしては、例えば、Ｓｎ−Ｐｄを用いたセンシタイザー・アクチベータ法を採用し、２〜３μｍ程度の厚さのＮｉ層を形成する。また、Ｎｉ層は無電解Ｎｉメッキ法によってもよい。また、金属メッキとしては、Ｎｉ以外でもよく、Ｃｕ、Ａｕなどの金属でもよい。
【００２１】
なお、ダイシング溝Ｃ１、Ｃ２の形成の前に、ネガレジストマスク９１，９２を施しておいてもよい。その場合は、ダイシング溝Ｃ１，Ｃ２の形成後に、メッキによる導電層８の形成を行なうことになる。
【００２２】
次に、ネガレジストマスク９１，９２を剥離した後、バンプ電極を形成するべき箇所に、Ｎｉ／Ａｕを蒸着、リフトオフすることでアンダーバンプメタル（ＵＢＭ）６ａ、７ａを形成し、その上にボールボンダによってＡｕバンプ電極６ｂ、７ｂを形成する。
その後、ウェハＷをチップ単位に分割する。分割の方法は、既に形成されているダイシング溝Ｃ１、Ｃ２の底部から切断を行うことでなされる。そのためには、溝内面に形成した導電層が削り取られることがないように、溝を形成したときのブレードよりも薄いブレードによって、溝底から切断を行えばよい。また、ブレードによらず、ウェハＷに曲げや引張りの外力を加えることで、溝底からの切断を行ってもよい。
このように、チップ単位に半導体ウェハＷを分割することで、図１、図２に示すようなＰＤ１のチップを得ることができる。ＰＤ１の側面１ｃは、分割前にダイシング溝Ｃ１、Ｃ２が形成されていた部分は、その後の分割側面よりも引き込んだ段差を形成しており、かつ導電層８１，８２が設けられている。そして、これらの導電層８１，８２は、ＰＤ１の隅部１ｄにおいて、ＰＤ１の表裏にわたって電気的に接続されている。
【００２３】
図９は、このようにして製造したＰＤ１の使用形態の一例を示している側面図である。多数のＰＤ１を支持基板Ｓ上に平面的に並置する。支持基板Ｓには、所定のパターン配線Ｅが形成されており、ＰＤ１に設けられているバンプ電極６ｂ，７ｂがそれぞれ所定のパターン配線Ｅと電気的に接続される。また、この図では、これらのＰＤ１を２段に積層した場合を示しているが、それよりも多数に積層してもよく、また、積層の必要がない場合は、1層のみで使用してもよい。
【００２４】
図１０〜１５は、本発明の第２の実施形態を示している。ここでは、半導体光検出素子は、フォトダイオードアレイ（ＰＤアレイ）１である。図１０は、ＰＤアレイ１の斜視図であり、図１１は、そのXI−XI断面図である。ＰＤアレイ１は、第１の実施形態のＰＤと同様に、一辺が５〜１０ｍｍの正方形、好ましくは一辺が１０ｍｍ程度の正方形で、厚さ０．３ｍｍ以上、好ましくは厚さ０．５ｍｍ程度のチップで構成される。本実施形態においては、図１０のとおり、ＰＤアレイ１は、一方の面（表面）１ａにおけるＡｌ電極膜５の中央部分の十字形部分５２によって、平面視において仕切られる４つのフォトダイオード（ＰＤ）から構成されている。そして、それぞれのＰＤは、電極膜５の溝５１によって、中央部分と周辺部分に電気的に分離されており、中央部分には、負のバンプ電極７ｂが設けられ、周辺部分には正のバンプ電極６ｂが設けられている。また、図１１に示すように、上記中央部分の十字形のＡｌ電極膜５２の下方の半導体基板２内には、コンタクト層としての高濃度Ｎ型半導体層２１が形成され、それぞれのＰＤにおける空乏層の広がりを止めて各ＰＤの空乏層がつながることを防いでいる。
【００２５】
上記以外の点に関しては、図１，２において説明したＰＤ１と同じ構成である。また、図１２〜１５は、第１の実施形態における図３〜８に対応する断面図であり、ここに示すＰＤアレイ１の製造方法も、図３〜８によって説明した製造方法と同様である。さらに、ＰＤアレイ１の使用形態も図９によって説明したＰＤ１の使用形態と同様である。
なお、この第２実施形態においては、縦横に２個づつのＰＤを配置したＰＤアレイ１としたが、より多数個を配置したものや一列に複数個のＰＤを配置したものでも、縦横の数が異なる配置としたものでもよいことはいうまでもない。
【００２６】
本発明の第１及び第２実施形態においては、チップ単位に分割する前の半導体ウェハＷの状態において、ハーフカットしたダイシング溝Ｃ１、Ｃ２を利用して、チップの側面及び側面同士の間の隅部となる箇所に、表裏を接続する導電層８を形成している。
このように、素子１のチップ単位に分割することなく、ウエハＷの状態のままで容易に、チップ単位ごとに表裏を接続する電気回路を形成することができる。その後、既に形成済みのダイシング溝によって、チップ単位に分割することにより、導電層８を形成することに利用した溝Ｃ１、Ｃ２は、その後のチップ分割のためのダイシング溝となることから、処理工程も極力少ないものとなり、素子１の表裏を接続する電気回路を形成するにもかかわらず、スペース的にも通常のダイシング以上に格別の損失が生じることもない。
【００２７】
ただし、製造上の手間が係ることを特に問題としない場合であれば、他の実施形態として、ハーフカットした表裏からのダイシング溝を用いることなく、通常どおりにチップ単位に分割し、その後、チップ単位の素子の側面又は側面同士の間の隅部にメッキ又は印刷によって導電層を形成してもよい。その場合、導電層は１つの側面の中途までしか形成されないというものに限らず、１つの側面の全面に形成してもよく、１つの側面の１部にのみ表裏を接続する導電層を形成してもよく、また隅部のみに導電層を形成してもよい。さらに、４つの側面全てに形成してもよく、また２面のみに形成する等、各種の選択が可能である。
【００２８】
本発明の各実施形態によれば、半導体光検出素子１としてのＰＤ及びＰＤアレイは一方の面１ａに正及び負の両方の電極を備えることから、一方の面の正負の電極を基板の配線にそれぞれ合わせて配置すれば、ワイヤボンディングの技術を用いることなく、高密度に配置することが可能である。しかも、従来例のように、光入射面となる他方の面１ｂ側の半導体層と一方の面１ａの電極とは、素子１の内部の貫通孔中の金属によって接続される場合は、１個の貫通孔であっても、貫通孔の面積にその周囲を加えた直径１５０〜２００μｍ程度のデッドスペースが生じるのに対し、本発明の各実施形態では、素子の側面１ｃや隅部１ｄに形成された導電層によって接続されていることから、素子内部の有効スペースの減少を避けることができる。
【００２９】
また、素子１を並べて配置（バタブル配置やタイル上配置）したときに、素子１の側面や隅部の導電層８が互いに接触しても、導電層８の電位を共通電位としておけば、各素子１の半導体特性に影響を与えることがない。さらには、積極的に、各素子１の導電層を接触させておいて、共通電極として利用することもできる。
【００３０】
さらに、導電層８は、矩形の素子１の４つの側面１ｃに形成され、４つの隅部１ｄにおいて直接接続している場合、素子１の内部に全くデッドスペースを必要とすることなく、素子１の他方の面１ｂ側の半導体層との電気的接続を素子周囲で均等にでき、均一なバイアス印加が可能となる。
【００３１】
各実施形態においては、検出対象を高エネルギー線として説明したが、本発明はこれに限らず、他の光線であってもよい。また、素子には、逆バイアスを印加するものとして説明したが、本発明は、逆バイアスを印加しないものでもよく、要は、素子の一方の面側に正負の電極を備え、一方の面側と他方の面側とを電気的に接続する半導体光検出素子であれば適用可能である。
【図面の簡単な説明】
【００３２】
【図１】本発明の第１の実施形態における半導体光検出素子の斜視図である。
【図２】本発明の第１の実施形態における半導体光検出素子の図１のII−II線断面図である。
【図３】本発明の第１の実施形態における半導体光検出素子の製造工程での半導体ウェハの斜視図である。
【図４】本発明の第１の実施形態における半導体光検出素子の製造工程での断面図である。
【図５】本発明の第１の実施形態における半導体光検出素子の製造工程での半導体ウェハの斜視図である。
【図６】本発明の第１の実施形態における半導体光検出素子の製造工程での断面図である。
【図７】本発明の第１の実施形態における半導体光検出素子の製造工程での断面図である。
【図８】本発明の第１の実施形態における半導体光検出素子の製造工程での断面図である。
【図９】本発明の実施形態における半導体光検出素子の使用形態の説明図である。
【図１０】本発明の第２の実施形態における半導体光検出素子の斜視図である。
【図１１】本発明の第２の実施形態における半導体光検出素子の図１０のXI−XI線断面図である。
【図１２】本発明の第２の実施形態における半導体光検出素子の製造工程での断面図である。
【図１３】本発明の第２の実施形態における半導体光検出素子の製造工程での断面図である。
【図１４】本発明の第２の実施形態における半導体光検出素子の製造工程での断面図である。
【図１５】本発明の第２の実施形態における半導体光検出素子の製造工程での断面図である。
【符号の説明】
【００３３】
１‥半導体光検出素子、１ａ‥一方の面、１ｂ‥他方の面、１ｃ‥側面、１ｄ‥隅部、２‥半導体基板、２１、２２‥第１導電型不純物半導体層、２３‥第２導電型不純物半導体層、３‥絶縁膜、３１‥コンタクトホール、４‥絶縁膜、５‥電極膜、５１‥電極膜の溝、５２‥電極膜の中央十字形部分、６ａ、７ａ‥ＵＢＭ、６ｂ、７ｂ‥バンプ電極、８導電層、９１，９２‥マスク、W‥半導体ウェハ、P‥チップ単位領域、Ｌ１、Ｌ２‥ダイシング予定ライン、Ｃ１、Ｃ２‥ダイシング溝、Ｓ‥支持基板、Ｅ‥パターン配線
【図１】
2009038129.tif 000003
【図２】
2009038129.tif 000004
【図３】
2009038129.tif 000005
【図４】
2009038129.tif 000006
【図５】
2009038129.tif 000007
【図６】
2009038129.tif 000008
【図７】
2009038129.tif 000009
【図８】
2009038129.tif 000010
【図９】
2009038129.tif 000011
【図１０】
2009038129.tif 000012
【図１１】
2009038129.tif 000013
【図１２】
2009038129.tif 000014
【図１３】
2009038129.tif 000015
【図１４】
2009038129.tif 000016
【図１５】
2009038129.tif 000017