(57)【要約】【課題】読出し対象となるメモリセルのデータを、隣接するビット線の影響を受けることなく正確に検出することができる半導体記憶装置を提供する。【解決手段】半導体記憶装置は、ソース、ドレインおよびゲートを備え、電気的に浮遊状態のボディを含み、該ボディ内のキャリア数によってデータを記憶する複数のメモリセルＭＣと、第１の方向へ配列された複数のワード線ＷＬと、第１の方向と交差する第２の方向へ交互に配列された複数の第１のビット線ＢＬ１および複数の第２のビット線ＢＬ２と、第１および前記第２のビット線のそれぞれに対応して設けられた第１および第２のセンスアンプＳ／Ａとを備え、データ読出し時に、第１のセンスアンプは、第２のビット線の電圧が固定された状態のもとで、第１のビット線を活性化してデータを検出し、第１のビット線のデータの検出後、第２のセンスアンプは、第１のビット線の電圧が固定された状態のもとで、第２のビット線を活性化してデータを検出する。【選択図】図２
2009099174.tif 000002
【特許請求の範囲】
【請求項１】
ソース、ドレインおよびゲートを備え、電気的に浮遊状態のフローティングボディを含み、該フローティングボディ内のキャリア数によってデータを記憶する複数のメモリセルと、
前記メモリセルのゲートに接続され、第１の方向へ配列された複数のワード線と、
前記メモリセルのソースまたはドレインに接続され、前記第１の方向と交差する第２の方向へ交互に配列された複数の第１のビット線および複数の第２のビット線と、
前記第１および前記第２のビット線のそれぞれに対応して設けられており、前記メモリセルのデータを読出す第１および第２のセンスアンプとを備え、
データ読出し時に、前記第１のセンスアンプは、前記第２のビット線の電圧が固定された状態のもとで、前記第１のビット線を活性化して該第１のビット線を介してデータを検出し、前記第１のビット線のデータの検出後、前記第２のセンスアンプは、前記第１のビット線の電圧が固定された状態のもとで、前記第２のビット線を活性化して該第２のビット線を介してデータを検出することを特徴とする半導体記憶装置。
【請求項２】
データ読出し時に、前記第１のセンスアンプは、前記第２のビット線の電圧がデータの書込み時における前記第２のビット線の電圧に固定された状態のもとで、前記第１のビット線を活性化して該第１のビット線を介してデータを検出し、前記第１のビット線のデータの検出後、前記第２のセンスアンプは、前記第１のビット線の電圧がデータのリストア時における前記第１のビット線の電圧に固定された状態のもとで、前記第２のビット線を活性化して該第２のビット線を介してデータを検出することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第１および前記第２のセンスアンプは、前記複数のメモリセルが二次元配置された複数のメモリセルアレイ間に配置され、一方の前記メモリセルアレイ内のメモリセルのデータを基準として、他方の前記メモリセルアレイ内のメモリセルのデータを検出し、
前記第１のビット線に接続された前記第１のセンスアンプは、前記複数のメモリセルが二次元配置された或るメモリセルアレイの一方側に配置され、かつ、前記第２のビット線に接続された前記第２のセンスアンプは、該メモリセルアレイの他方側に配置されていることを特徴とする請求項１または請求項２に記載の半導体記憶装置。
【請求項４】
前記ワード線を選択するためのロウアドレスに、前記第１のビット線または前記第２のビット線のいずれかを選択するアドレスが含まれていることを特徴とする請求項１から請求項３のいずれかに記載の半導体記憶装置。
【請求項５】
前記複数のメモリセルが二次元配置された複数のメモリセルアレイの配列のうち終端のメモリセルアレイに対して設けられ、隣接する２つの前記第１のビット線に接続され、あるいは、隣接する２つの前記第２のビット線に接続された末端センスアンプをさらに備えたことを特徴とする請求項１から請求項４のいずれかに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に係り、例えば、フローティングボディ内のキャリア数によってデータを記憶するＦＢＣ（Floating Body Cell）メモリ装置に関する。
【背景技術】
【０００２】
近年、１Ｔ（Transistor）−１Ｃ(Capacitor)型のＤＲＡＭに代わるメモリと期待されている半導体記憶装置として、ＦＢＣメモリ装置がある。ＦＢＣメモリ装置は、ＳＯＩ（Silicon On Insulator）基板上にフローティングボディ（以下、ボディともいう）を備えたＦＥＴ（Field Effect Transistor）を形成し、このボディに蓄積されている多数キャリアの数の多少によってデータ“１”またはデータ“０”を記憶する。
【０００３】
例えば、Ｎ型ＦＥＴからなるＦＢＣにおいて、ボディに蓄積されているホール数が多い状態をデータ“１”とし、それが少ない状態をデータ“０”とする。データ“０”を格納するメモリセルを“０”セルと呼び、データ“１”を格納するメモリセルを“１”セルと呼ぶ。
【０００４】
オープンビット線構成を有するＦＢＣメモリは、センスアンプがその両側にあるメモリセルアレイに接続された２つのビット線に接続されている。センスアンプは、その２つのビット線のうち一方のビット線を介して基準データを受け取り、その基準データに基づいて他方のビット線上に伝達された情報データを検出する。
【０００５】
しかし、読出し対象であるメモリセルが“１”セルであると仮定し、さらに読出し対象のメモリセルとワード線を共有しかつ該メモリセルに隣接する２つのメモリセルがいずれも“０”セルであると仮定すると、センスアンプは、読出し対象のメモリセルのデータを誤って検出するおそれがある。これは、読出し対象のメモリセルに接続されたビット線とそれに隣接する２本のビット線との容量カップリングにより、読出した情報データにノイズがのるからである。
【０００６】
逆に、読出し対象であるメモリセルが“０”セルであり、さらに読出し対象のメモリセルとワード線を共有しかつ該メモリセルに隣接する２つのメモリセルがいずれも“１”セルである場合にも、センスアンプは、データを誤って検出するおそれがある。
【特許文献１】特開２００５−３０２２３４号公報（米国特許第７１４５８１１号明細書）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
読出し対象となるメモリセルのデータを、隣接するビット線の影響を受けることなく正確に検出することができる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００８】
本発明に係る実施形態に従った半導体記憶装置は、ソース、ドレインおよびゲートを備え、電気的に浮遊状態のフローティングボディを含み、該フローティングボディ内のキャリア数によってデータを記憶する複数のメモリセルと、前記メモリセルのゲートに接続され、第１の方向へ配列された複数のワード線と、前記メモリセルのソースまたはドレインに接続され、前記第１の方向と交差する第２の方向へ交互に配列された複数の第１のビット線および複数の第２のビット線と、前記第１および前記第２のビット線のそれぞれに対応して設けられており、前記メモリセルのデータを読出す第１および第２のセンスアンプとを備え、
データ読出し時に、前記第１のセンスアンプは、前記第２のビット線の電圧が固定された状態のもとで、前記第１のビット線を活性化して該第１のビット線を介してデータを検出し、前記第１のビット線のデータの検出後、前記第２のセンスアンプは、前記第１のビット線の電圧が固定された状態のもとで、前記第２のビット線を活性化して該第２のビット線を介してデータを検出することを特徴とする。
【発明の効果】
【０００９】
本発明による半導体記憶装置は、読出し対象となるメモリセルのデータを、隣接するビット線の影響を受けることなく正確に検出することができる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【００１１】
（第１の実施形態）
図１は、本発明に係る第1の実施形態に従ったＦＢＣメモリの構成を示すブロック図である。ＦＢＣメモリは、メモリセルアレイＭＣＡと、センスアンプＳ／Ａとを備えている。メモリセルアレイＭＣＡは、マトリクス状に二次元配置された多数のメモリセルから構成されている。ワード線ＷＬおよびソース線ＳＬは、第２の方向としての行（ロウ（row））方向に配列されたメモリセルに接続されている。ビット線ＢＬは、行方向に対して直交する第１の方向としての列（カラム）方向に配列されたメモリセルに接続されている。
【００１２】
センスアンプＳ／Ａは、ビット線ＢＬに接続されている。センスアンプＳ／Ａは、ビット線ＢＬを介してメモリセルのデータを読み出し、あるいは、ビット線ＢＬを介してメモリセルへデータを書き込むように構成されている。センスアンプＳ／Ａは、ビット線ＢＬあるいは、ビット線対に対応して設けられている。
【００１３】
ロウアドレスバッファＲＡＢは外部からロウアドレス信号ＲＡＳを受け取り、これを一時的に格納し、ロウデコーダＲＤへ出力する。ロウデコーダＲＤは、ロウアドレス信号ＲＡＳに応じて、ワード線ＷＬを選択する。カラムアドレスバッファＣＡＢは外部からカラムアドレス信号ＣＡＳを受け取り、これを一時的に格納し、カラムデコーダＣＤへ出力する。カラムデコーダＣＤは、カラムアドレス信号ＣＡＳに応じて、メモリセルアレイＭＣＡのビット線を選択する。
【００１４】
ＤＱバッファＤＱＢは、センスアンプＳ／Ａと入出力部Ｉ／Ｏとの間に接続されている。ＤＱバッファＤＱＢは、センスアンプＳ／Ａからの読出しデータを外部へ出力するために一時的に格納し、あるいは、外部からの書込みデータをセンスアンプＳ／Ａへ送るために一時的に格納する。ＤＱバッファＤＱＢにおける外部へのデータ出力は、出力イネーブル信号ＯＥによって制御される。ＤＱバッファＤＱＢにおける外部からのデータ書込みは、書込みイネーブル信号ＷＥによって制御される。
【００１５】
尚、図１では、便宜上、センスアンプＳ／Ａの片側にのみメモリセルアレイＭＣＡが表示されているが、実際には、図２に示すようにメモリセルアレイＭＣＡは、センスアンプＳ／Ａの両側に配置されている。センスアンプＳ／Ａは、その両側のメモリセルアレイＭＣＡのそれぞれに対して設けられた２つのビット線ＢＬに接続されている。
【００１６】
図２は、第１の実施形態によるメモリセルアレイＭＣＡとセンスアンプＳ／Ａとの配置関係を示す図である。メモリセルＭＣは、マトリクス状に配列され、メモリセルアレイＭＣＡ１〜ＭＣＡ３（以下、ＭＣＡともいう）を構成している。ワード線ＷＬは、ロウ（row）方向に延伸し、第１の方向としてのカラム方向に配列されている。ワード線ＷＬは、メモリセルＭＣのゲートに接続されている。図２において、ワード線ＷＬは、センスアンプＳ／Ａの左右に２本ずつ示されているが、通常、ワード線ＷＬは、より多く設けられている。例えば、ワード線ＷＬは、センスアンプＳ／Ａの左右に２５６本ずつ設けられている。
【００１７】
複数の第１のビット線ＢＬ１および複数の第２のビット線ＢＬ２（以下、まとめてビット線ＢＬともいう）は、カラム方向に延伸し、第２の方向としてのロウ方向へ交互に配列されている。ビット線ＢＬは、メモリセルＭＣのソースまたはドレインに接続されている。図２では、ビット線ＢＬは、センスアンプＳ／Ａの左右に８本ずつ示されているが、通常、ビット線ＢＬは、より多く設けられている。例えば、ビット線ＢＬは、センスアンプＳ／Ａの左右に１０２４本ずつ設けられている。ワード線ＷＬとビット線ＢＬとは、互いに直交しており、その各交点にメモリセルＭＣが設けられている。これは、クロスポイント型セルと呼ばれている。尚、ロウ方向とカラム方向とは互いに入れ替えても差し支えない。
【００１８】
ダミーセルＤＣ０およびダミーセルＤＣ１は、ダミーワード線ＤＷＬの延伸する方向（ロウ方向）に向かって２つずつ交互に配列されている。即ち、ダミーセルＤＣ０およびダミーセルＤＣ１は、ロウ方向へ、ＤＣ０．ＤＣ０、ＤＣ１、ＤＣ１、ＤＣ０、ＤＣ０、ＤＣ１、ＤＣ１・・・のように配列されている。基準電流Ｉｒｅｆを生成するために、ダミーセルＤＣ０およびダミーセルＤＣ１は同数ずつ設けられている。ダミーワード線ＤＷＬは、ロウ方向に延伸し、ダミーセルＤＣ０、ＤＣ１のゲートに接続されている。ダミーワード線ＤＷＬは、センスアンプＳ／Ａの左右に１本ずつ設けられている。
【００１９】
データの読出し／書込み動作に先立って、ダミーセルＤＣ０およびＤＣ１は互いに逆極性のデータ“０”およびデータ“１”をそれぞれ記憶する。ダミーセルＤＣ０およびＤＣ１へのデータ書込みは、通常、電源投入直後に行い、その後、ＲＥＡＤ動作、ＷＲＩＴＥ動作、リフレッシュ動作などでダミーセルが活性化されるたびに再度、“0”および“1”への書き込み行い、データを記憶し続ける。極性とは、データの論理値“０”または“１”を示す。ダミーセルＤＣ０およびＤＣ１は、メモリセルＭＣのデータを検出するときに基準電流Ｉｒｅｆを生成するために用いられる。基準電流Ｉｒｅｆは、 “０”セルに流れる電流と“１”セルに流れる電流とのほぼ中間の電流である。センスアンプＳ／Ａ内のカレントミラー回路（図５参照）がビット線ＢＬを介して電流をメモリセルＭＣへ流す。これにより、メモリセルＭＣのデータに応じた電流がセンスアンプＳ／Ａ内のセンスノードを流れる。センスノードを流れる電流が基準電流Ｉｒｅｆよりも高いか、低いかによって、センスアンプＳ／Ａはデータの論理値“１”または“０”を識別する。
【００２０】
平均化信号線ＡＶＥ０〜ＡＶＥ３（以下、ＡＶＥともいう）のいずれかが基準電流Ｉｒｅｆを生成するために平均化トランジスタＴＡＶＥを活性化させる。平均化トランジスタＴＡＶＥがオンすると、隣接するビット線が短絡する。これにより、ダミーセルＤＣ０のデータとＤＣ１のデータとが平均化され、基準電流Ｉｒｅｆが生成される。
【００２１】
センスアンプＳ／Ａは、隣接する２つのメモリセルアレイＭＣＡ間に配置され、それぞれのメモリセルアレイＭＣＡの第１のビット線ＢＬ１に接続されている。あるいは、センスアンプＳ／Ａは、それぞれのメモリセルアレイＭＣＡの第２のビット線ＢＬ２に接続されている。センスアンプＳ／Ａは、一方の第１のビット線ＢＬ１のデータを基準として、他方の第１のビット線ＢＬ１に伝達されるデータを検出する。このとき、基準電流Ｉｒｅｆは一方の第１のビット線ＢＬ１に流れる。あるいは、センスアンプＳ／Ａは、一方の第２のビット線ＢＬ２のデータを基準として、他方の第２のビット線ＢＬ２に伝達されるデータを検出する。このとき、基準電流Ｉｒｅｆは一方の第２のビット線ＢＬ２に流れる。
【００２２】
センスアンプＳ／Ａは、メモリセルアレイＭＣＡの両側に配置され、各ビット線ＢＬのそれぞれに対して交互に接続されている。例えば、図２のメモリセルアレイＭＣＡ２に着目した場合、１つおきに配列された第１のビット線ＢＬ１は、メモリセルアレイＭＣＡ２の右側に配置されたセンスアンプＳ／Ａに接続されている。また、第１のビット線ＢＬ１の間に１つおきに配列された第２のビット線ＢＬ２は、メモリセルアレイＭＣＡ２の左側に配置されたセンスアンプＳ／Ａに接続されている。換言すると、或るメモリセルアレイＭＣＡ内にロウ方向に配列されたビット線ＢＬは、左右に配置されたセンスアンプＳ／Ａに交互に接続されている。このようなセンスアンプＳ／Ａおよびビット線ＢＬの接続関係は、メモリセルアレイＭＣＡ１およびＭＣＡ３についても同様である。
【００２３】
図３は、メモリセルＭＣの構造を示す断面図である。尚、ダミーセルＤＣは、メモリセルＭＣと同様の構成を有する。メモリセルＭＣは、支持基板１０、ＢＯＸ層２０およびＳＯＩ層３０を含むＳＯＩ基板上に設けられている。ＳＯＩ層３０内に、ソース６０およびドレイン４０が設けられている。フローティングボディ５０は、ソース６０とドレイン４０との間のＳＯＩ層３０に形成される。ボディ５０は、ソース６０およびドレイン４０とは逆導電型の半導体である。本実施形態では、メモリセルＭＣはＮ型ＦＥＴである。ボディ５０は、ソース６０、ドレイン４０、ＢＯＸ層２０、ゲート絶縁膜７０およびＳＴＩ（Shallow Trench Isolation）（図示せず）によって、その一部または全部が囲まれることによって電気的に浮遊状態である。ＦＢＣメモリは、ボディ５０内の多数キャリアの数によって論理データ（バイナリデータ）を記憶することができる。
【００２４】
メモリセルＭＣにデータを書き込む方法の一例を以下に説明する。データ“１”をメモリセルＭＣに書き込むためには、メモリセルＭＣを飽和状態で動作させる。例えば、ワード線ＷＬを１．５Ｖにバイアスし、ビット線ＢＬを１．５Ｖにバイアスする。ソースはグランドＧＮＤ（０Ｖ）である。これにより、ドレイン近傍においてインパクトイオン化が生じ、電子−ホール対が大量に発生する。インパクトイオン化により生じた電子は、ドレインに流れ、ホールはポテンシャルの低いボディに蓄えられる。インパクトイオン化でホールが発生するときに流れる電流と、ボディ−ソース間のｐｎ接合におけるフォワード電流が釣り合ったときに、ボディ電圧は平衡状態に達する。このボディ電圧は、約０．７Ｖである。
【００２５】
データ“０”を書き込むときには、ビット線ＢＬを負の電圧に低下させる。例えば、ビット線ＢＬの電位を−１．５Ｖに低下させる。この動作により、ボディ５０−ドレイン４０間のｐｎ接合が大きく順方向にバイアスされる。ボディ５０に蓄積されていたホールはドレイン４０へ排出され、データ“０”がメモリセルＭＣに記憶される。
【００２６】
メモリセルＭＣからデータを読み出す方法の一例を以下に説明する。データの読出し動作では、ワード線ＷＬをデータ書込み時と同様に活性にするが、ビット線ＢＬをデータ“１”の書込み時と比べて低く設定する。例えば、ワード線ＷＬを１．５Ｖとし、ビット線ＢＬを０．２Ｖにする。メモリセルＭＣを線形領域で動作させる。データ“０”を記憶するメモリセルＭＣとデータ“１”を記憶するメモリセルＭＣとは、ボディ５０に蓄積されたホール数の違いにより、メモリセルＭＣの閾値電圧において相違する。この閾値電圧の差を検知することによって、データ“１”とデータ“０”とを識別する。読み出し時にビット線ＢＬを低電圧にする理由は、ビット線ＢＬの電圧を高くしてメモリセルＭＣを飽和状態にバイアスしてしまうと、データ“０”を読み出す場合にインパクトイオン化によりデータ“０”がデータ“１”に変化してしまう危険性があるからである。
【００２７】
図４は、メモリセルＭＣ、ビット線ＢＬ、ワード線ＷＬ、ソース線ＳＬの接続関係を示す回路図である。メモリセルＭＣのゲートは、ワード線ＷＬに接続されている。メモリセルＭＣのドレインまたはソースの一方は、ビット線ＢＬに接続され、他方は、ソース線ＳＬに接続されている。
【００２８】
図５は、センスアンプＳ／Ａの構成の一例を示す回路図である。図５には、２つのセンスアンプＳ／Ａが示されているが、両者は同じ構成を有するので、一方のセンスアンプＳ／Ａの構成のみを説明する。
【００２９】
本実施形態では、オープンビット線構成を採用しているので、センスアンプＳ／Ａは、左右に設けられた１本ずつの第１のビット線ＢＬ１に接続されている。センスアンプＳ／Ａは、一対のセンスノードＳＮＬ、ＳＮＲを含む。センスノードＳＮＬは、トランスファゲートＴＧＬ１を介して左側の第１のビット線ＢＬ１Ｌに接続され、トランスファゲートＴＧＲ２を介して右側の第１のビット線ＢＬ１Ｒに接続されている。センスノードＳＮＲは、トランスファゲートＴＧＬ２を介して第１のビット線ＢＬ１Ｌに接続され、トランスファゲートＴＧＲ１を介して第１のビット線ＢＬ１Ｒに接続されている。
【００３０】
トランスファゲートＴＧＬ１およびＴＧＲ１は、信号ΦＴＬ、ΦＴＲによってオン／オフ制御される。トランスファゲートＴＧＬ２は、信号ＦＢＬおよびｂＦＢＬによってオン／オフ制御される。トランスファゲートＴＧＲ２は、信号ＦＢＲおよびｂＦＢＲによってオン／オフ制御される。尚、信号ｂ＊＊は、トランスファゲート等をＬＯＷ電位で活性化させる信号の名称として用いている。
【００３１】
例えば、データ読出し動作では、センスアンプＳ／Ａは、メモリセルＭＣのデータを読み出し、ＤＱバッファＤＱＢを介してこのデータを外部へ出力するとともに、このデータをメモリセルＭＣへ書き戻す。ビット線ＢＬＬに接続された“１”セルからデータを読み出す場合、トランスファゲートＴＧＬ１、ＴＧＲ１がオン状態になり、トランスファゲートＴＧＬ２、ＴＧＲ２はオフ状態になる。“１”セルの閾値電圧は比較的低いので、センスノードＳＮＬから“１”セルへ流れる電流はＩｒｅｆよりも多くなる。センスノードＳＮＲからビット線ＢＬＲへ流れる電流はＩｒｅｆであるので、センスノードＳＮＬの電位は、センスノードＳＮＲの電位よりも低くなる。センスアンプＳ／Ａは、センスノードＳＮＬとＳＮＲとの電位差を増幅し、ラッチする。一方、データ“１”をメモリセルＭＣへ書き戻すためには、ビット線ＢＬＬへ高電位を与えなければならない。そこで、トランスファゲートＴＧＬ１をオフにし、トランスファゲートＴＧＬ２をオンさせることによって、高電位であるセンスノードＳＮＲをビット線ＢＬＬに接続する。
【００３２】
センスアンプＳ／Ａは、クロスカップル型ダイナミックラッチ回路（以下、ラッチ回路という）ＬＣ１およびＬＣ２を含む。ラッチ回路ＬＣ１は、センスノードＳＮＬとＳＮＲとの間に直列に接続された２つのｐ型トランジスタＴＰ１およびＴＰ２からなる。トランジスタＴＰ１のゲートはセンスノードＳＮＲに接続され、トランジスタＴＰ２のゲートはセンスノードＳＮＬに接続されている。即ち、トランジスタＴＰ１およびＴＰ２の各ゲートは、センスノードＳＮＬおよびＳＮＲに対してクロスカップリングされている。ラッチ回路ＬＣ２は、センスノードＳＮＬとＳＮＲとの間に直列に接続された２つのｎ型トランジスタＴＮ１およびＴＮ２からなる。トランジスタＴＮ１のゲートはセンスノードＳＮＲに接続され、トランジスタＴＮ２のゲートはセンスノードＳＮＬに接続されている。即ち、トランジスタＴＮ１およびＴＮ２の各ゲートも、センスノードＳＮＬおよびＳＮＲに対してクロスカップリングされている。ラッチ回路ＬＣ１およびＬＣ２は、信号ＳＡＰおよびｂＳＡＮの活性化によってそれぞれ駆動される。
【００３３】
ダミーセルリストア部ＤＣＲは、ｎ型トランジスタＴＮ１１およびｐ型トランジスタＴＰ１１を含む。トランジスタＴＮ１１は、電位ＶＢＬＬと第１のビット線ＢＬ１Ｌ（ＢＬ１Ｒ）との間に接続されている。トランジスタＴＮ１１のゲートは、フィードバック信号ＦＢＲ（ＦＢＬ）に接続されている。ＶＢＬＬは、データ“０”を書き込むときにビット線ＢＬに印加される低電位である。トランジスタＴＰ１１は、電位ＶＢＬＨと第１のビット線ＢＬ１Ｌ（ＢＬ１Ｒ）との間に接続されている。トランジスタＴＰ１１のゲートは、フィードバック信号ｂＦＢＲ（ｂＦＢＬ）に接続されている。トランジスタＴＮ１１およびＴＰ１１は、隣接する２つの第１のビット線ＢＬ１にそれぞれ接続されており、交互に第１のビット線ＢＬ１に接続されている。ダミーセルリストア部ＤＣＲは、ダミーセルＤＣのリストアに使用される。
【００３４】
センスアンプＳ／Ａは、Ｐ型トランジスタＴＰ３〜ＴＰ８から成るカレントミラー型電流負荷回路（以下、ミラー回路という）ＣＭＣをさらに含む。ミラー回路は、センスノードＳＮＬとＳＮＲとに等しい電流を流すように構成されている。トランジスタＴＰ３およびＴＰ４は、負荷信号ｂＬＯＡＤＯＮによって制御され、電源ＶＢＬＨと上記ミラー回路との間をスイッチングするスイッチング素子として機能する。ここで、ＶＢＬＨは、データ“１”をメモリセルＭＣに書き込むときにビット線ＢＬに与える高電位を示す。電流負荷回路は、このようなミラー回路に限定されない。例えば、ラッチ回路ＬＣ１に電流負荷回路としての機能を使いしてもよい。この場合、ミラー回路ＣＭＣは不要となる。
【００３５】
Ｎ型トランジスタＴＮ４は、ＤＱ線とセンスノードＳＮＬとの間に接続され、Ｎ型トランジスタＴＮ５はｂＤＱ線とセンスノードＳＮＲとの間に接続されている。トランジスタＴＮ４およびＴＮ５の各ゲートは、カラム選択線ＣＳＬに接続されている。ＤＱ線およびｂＤＱ線は、ＤＱバッファに接続されている。ＤＱバッファから、直接もしくは、数段のバッファを介して、Ｉ／Ｏパッドと接続されており、データの読出し時にはメモリセルＭＣからのデータを外部へ出力するために一時的に格納し、また、データの書込み時には外部からのデータをセンスアンプＳ／Ａへ伝達するために一時的に格納する。従って、カラム選択線ＣＳＬは、外部へデータを読み出し、あるいは、外部からデータを書き込むときに活性化され、センスノードＳＮＬおよびＳＮＲがＤＱバッファに接続することを可能とする。リフレッシュ動作時には、カラム選択線ＣＳＬは非活性状態を維持する。
【００３６】
ここで、リフレッシュ動作とは、メモリセルＭＣからデータを一旦読み出し、このデータをセンスアンプＳ／Ａにラッチし、このデータと同一論理データを同じメモリセルへ書き戻す動作をいう。リフレッシュ動作は、活性化されたワード線ＷＬに接続された非選択の“１”セルがチャージポンピング現象によって“０”セルに変化することを防止するために実行される。チャージポンピング現象は、シリコン基板およびゲート絶縁膜の界面に存在する界面準位(surface state)にトラップされた電子とボディ内の正孔とが再結合する結果、正孔がボディから消滅する現象である。
【００３７】
また、活性とは素子または回路をオンまたは駆動させることを意味し、不活性とは素子または回路をオフまたは停止させることを意味する。従って、ＨＩＧＨ（高電位レベル）の信号が活性化信号である場合もあり、ＬＯＷ（低電位レベル）の信号が活性化信号である場合もあることに注意されたい。例えば、ＮＭＯＳトランジスタは、ゲートをＨＩＧＨにすることによって活性化する。一方、ＰＭＯＳトランジスタは、ゲートをＬＯＷにすることによって活性化する。
【００３８】
図６（Ａ）および図６（Ｂ）は、本実施形態によるＦＢＣメモリ装置のデータ読出し動作を示すタイミング図である。本実施形態では、図６（Ａ）に示すようにセンスアンプ列ＳＡＬからデータを読み出した後、図６（Ｂ）に示すようにセンスアンプ列ＳＡＲからデータを読み出す。また、以下の読出し動作では、図２に示すメモリセルアレイＭＣＡ２内のメモリセルＭＣの情報データを読み出す。
【００３９】
まず、図２に示すセンスアンプ列ＳＡＬを活性化する（ｔ１）。より詳細には、図５に示す信号ΦＴＬ、ΦＴＲをハイレベルに活性化し、トランスファゲートＴＧＬ１、ＴＧＲ２をオンにする。さらに、カレントミラー回路ＣＭＣを活性化させる。これと同時に、図２の平均化信号線ＡＶＥ０およびダミーワード線ＤＷＬ１を活性化することにより、基準電流Ｉｒｅｆがセンスアンプ列ＳＡＬの左側の第１のビット線ＢＬ１Ｌに流れる。一方、図２のワード線ＷＬ２を活性化させることにより、情報データがセンスアンプ列ＳＡＬの右側の第１のビット線ＢＬ１Ｒに伝播する。このとき、図６（Ａ）のｔ２に示すように、情報データの極性によって、センスノードＳＮＬとＳＮＲとの間に信号差が生じる。本実施形態では、第１のビット線ＢＬ１Ｒに接続されたメモリセルは、“１”セルである。
【００４０】
ｔ３において、センスノードＳＮＬとＳＮＲとの間の信号差が充分に発展したときに、センスアンプＳ／Ａは、図５に示すラッチ回路ＬＣ１、ＬＣ２を駆動させる。これにより、センスアンプＳ／Ａは、センスノードＳＮＬとＳＮＲとの間の信号差を増幅し、ラッチする。このように、ｔ１〜ｔ３において、センスアンプ列ＳＡＬ内の各センスアンプＳ／Ａは、図２のメモリセルアレイＭＣＡ２における第１のビット線ＢＬ１Ｒを介して情報データを検出する。
【００４１】
ここで、ｔ１〜ｔ３のデータ読出し期間（初期センス期間）において、図６（Ｂ）に示すセンスアンプ列ＳＡＲは第２のビット線ＢＬ２の電圧を電位ＶＢＬＬに固定した状態にしていることに注目されたい。電位ＶＢＬＬは、データ“０”の書込み時におけるビット線電位であり、ソース線電位ＶＳＬ（例えば、接地電位）に等しい。図２に示すメモリセルアレイＭＣＡ２において、第１のビット線ＢＬ１Ｒが情報データを伝達している読出し期間中、各第１のビット線ＢＬ１のロウ方向に隣接する第２のビット線ＢＬ２の電圧は固定されている。即ち、ビット線ＢＬは１つ置きに（間欠的に）駆動され、駆動されていない他のビット線の電圧は固定されている。さらに換言すると、ビット線ＢＬの電圧は、１つ置きに（間欠的に）固定され、その他のビット線が駆動される。従って、データ読出し時に、第１のビット線ＢＬ１に伝達する情報データは、第１のビット線ＢＬ１と第２のビット線ＢＬ２との容量カップリングの影響を受けない。即ち、データ読出し時に、第１のビット線ＢＬ１に伝達する情報データは、第２のビット線ＢＬ２からノイズの影響を受けない。また、第２のビット線ＢＬ２がシールドの役割を果たすので、第１のビット線ＢＬ１に伝達する情報データは、他の第１のビット線ＢＬ１からの影響を受け難くなる。その結果、本実施形態によるＦＢＣメモリは、読出し対象となる情報データを、隣接するビット線の影響を受けることなく正確に検出することができる。
【００４２】
次に、ｔ４以降、センスアンプ列ＳＡＬは、読み出したデータをメモリセルＭＣへ書き戻すリストア動作（リフレッシュ動作）を実行する。このとき、図５に示すフィードバック線ＦＢＲ、ｂＦＢＲが活性化され、トランスファゲートＴＧＲ２がオン状態になる。これにより、高電位レベルをラッチしていたセンスノードＳＮＬが第１のビット線ＢＬ１Ｒに接続される。その結果、データ“１”が第１のビット線ＢＬ１Ｒに接続されたメモリセルＭＣへ書き戻される。
【００４３】
活性化されたワード線ＷＬ２と第２のビット線ＢＬ２との交点に配置されたメモリセルＭＣは、非選択メモリセルであるが、上述のチャージポンピング現象の影響を受ける。従って、図６（Ｂ）に示すように、センスアンプ列ＳＡＲは、ワード線ＷＬ２と第２のビット線ＢＬ２との交点に配置されたメモリセルＭＣについてリフレッシュ動作を実行する。リフレッシュ動作では、図６（Ａ）で示したセンスアンプ列ＳＡＬと同様に、センスアンプ列ＳＡＲがデータを一旦読み出して、このデータをメモリセルＭＣへ書き戻す。このとき、第１のビット線ＢＬ１Ｒは、リストア動作の期間中であり、第１のビット線ＢＬ１Ｒは、リストア動作時のビット線電位に固定される。本実施形態では、このとき、第１のビット線ＢＬ１Ｒは、“１”書き用の高レベル電位（ＶＢＬＨ）に固定されている。即ち、第２のビット線ＢＬ２を駆動する場合も、ビット線ＢＬは１つ置きに（間欠的に）駆動され、駆動されていない他のビット線ＢＬ１の電圧は固定されていると言える。さらに換言すると、ビット線ＢＬの電圧は、１つ置きに（間欠的に）固定され、その他のビット線ＢＬ２が駆動される。従って、第２のビット線ＢＬ２に接続されたメモリセルＭＣのリフレッシュ動作において、第２のビット線ＢＬ２に伝達する情報データは、第１のビット線ＢＬ１Ｒからノイズの影響を受けない。また、第１のビット線ＢＬ１Ｒがシールドの役割を果たすので、第２のビット線ＢＬ２に伝達する情報データは、他のビット線ＢＬ２からの影響を受け難くなる。その結果、本実施形態によるＦＢＣメモリは、リフレッシュ動作時にデータを誤って検出することがない。
【００４４】
尚、第１のビット線ＢＬ１の電位または第２のビット線ＢＬ２の電位が固定されるとき、固定電位の値は任意でよい。従って、固定電位の値は、ＶＢＬＬ、ＶＢＬＨ、ＶＳＬ以外の電位であっても差し支えない。
【００４５】
図６（Ａ）および図６（Ｂ）を参照して分かるように、第１のビット線ＢＬ１の初期センス期間と第２のビット線ＢＬ２の初期センス期間とが時間的にずれているため、全体としてのサイクルタイムがほぼ初期センス期間だけ長くなる。しかし、第２のビット線ＢＬ２のリフレッシュは、第１のビット線ＢＬ１のリストア期間内に実行されるので、かつ、通常、データを検出する期間（初期センス期間）は、データを書き戻す期間（リストア期間）に比べて非常に短い。従って、サイクルタイムの増加はほとんど無視できる程度である。
【００４６】
尚、従来の１Ｔ−１Ｃ型ＤＲＡＭや強誘電体メモリにおいて、初期センスはすべてのビット線がメモリセルと接続された状態でフローティングになる。もし、ビット線の電位を一本置きに、或るビット線は“１”書きの電位、他のビット線は“０”書きの電位というようにランダムに固定した場合、そのビット線に接続されたメモリセルのデータが破壊されてしまう。一方、ビット線の電位をフローティングのままとすると、隣接ビット線との容量カップリングの影響を受けて、正確なデータ検出が実行できなくなってしまう。従って、従来の１Ｔ−１Ｃ型ＤＲＡＭや強誘電体メモリに本実施形態による手段は適用することはできない。
【００４７】
ところで、図６（Ａ）および図６（Ｂ）に示すように、第１のビット線ＢＬ１の初期センス期間と第２のビット線ＢＬ２の初期センス期間とを時間的にずらすためには、第１のビット線ＢＬ１または第２のビット線ＢＬ２のいずれかを選択するアドレスが必要となる。以下、第１のビット線ＢＬ１または第２のビット線ＢＬ２のいずれかを選択するアドレスを“ＬＲ識別アドレス”という。
【００４８】
従来では、１本のワード線ＷＬには、１つのロウアドレスが割当てられていた。しかし、本実施形態では、同一ワード線ＷＬが選択された場合であっても、第１のビット線ＢＬ１の初期センス期間と第２のビット線ＢＬ２の初期センス期間とを時間的にずらす必要がある。従って、ＬＲ識別アドレスによって、第１のビット線ＢＬ１と第２のビット線ＢＬとを識別する。
【００４９】
このＬＲ識別アドレスは、ワード線ＷＬを選択するためのロウアドレスに追加する。例えば、ロウアドレスの最下位に１ビット追加し、この追加ビットをＬＲ識別アドレスとする。例えば、ＬＲ識別アドレスが“０”である場合、センスアンプ列ＳＡＬ、即ち、第１のビット線ＢＬ１を選択する。ＬＲ識別アドレスが“１”である場合、センスアンプ列ＳＡＲ、即ち、第２のビット線ＢＬ２を選択する。
【００５０】
ロウアドレスは、カラムアドレスよりも時間的に早く活性化されるので、読出し対象が含まれるセンスアンプ列をより早く活性化することができる。よって、本実施形態は、アクセスタイムを遅延させることがない。
【００５１】
図７は、終端センスアンプ列ＳＡＥを示す概略図である。複数のメモリセルアレイＭＣＡの配列の最も端にある終端センスアンプＳＡＥは、２セル／ビット方式（ツインセル方式）のセンスアンプである。終端センスアンプＳＡＥは、隣接する２つの第１のビット線ＢＬ１、あるいは、隣接する２つの第２のビット線ＢＬ２に接続されている。２セル／ビット方式は、ペアを成す２つのメモリセルＭＣに逆論理のデータを格納し、これにより１ビットデータを記憶する方式である。センスアンプＳＡＥは、ペアを成す２つのメモリセルＭＣの一方のデータを基準として他方のデータを検出するように構成されている。終端センスアンプＳＡＥを２セル／ビット方式のセンスアンプにすることによって、メモリセルアレイの無駄を抑制することができる。
【００５２】
（第２の実施形態）
図８は、本発明に係る第２の実施形態に従ったＦＢＣメモリの構成を示す図である。第２の実施形態では、センスアンプＳ／Ａ１およびＳ／Ａ２は、メモリセルアレイＭＣＡの一方側のみに配置され、その他方側には配置されていない。従って、第１のビット線ＢＬ１に接続されたセンスアンプＳ／Ａ１と第２のビット線ＢＬ２に接続されたセンスアンプＳ／Ａ２とがロウ方向に向かって交互に配列されている。
【００５３】
図９は、第２の実施形態に従ったセンスアンプＳ／Ａ１およびＳ／Ａ２の構成を示す回路図である。センスアンプＳ／Ａ１が第１のビット線ＢＬ１に接続されたセンスアンプであり、センスアンプＳ／Ａ２が第２のビット線ＢＬ２に接続されたセンスアンプである。
【００５４】
センスアンプＳ／Ａ１は、ＡＮＤゲートＧ１０およびＧ１１を備えている点で第１の実施形態によるセンスアンプと異なる。センスアンプＳ／Ａ１のその他の構成は、第１の実施形態によるセンスアンプの構成と同様でよい。ＡＮＤゲートＧ１０は、信号ΦＴＬおよびアドレスＡＬＲの反転信号を受け、これらのＡＮＤ演算結果をトランスファゲートＴＧＬ１のゲートに出力する。ＡＮＤゲートＧ１１は、信号ΦＴＲおよびアドレスＡＬＲの反転信号を受け、これらのＡＮＤ演算結果をトランスファゲートＴＧＲ１のゲートに出力する。アドレスＡＬＲは、ロウアドレスに含まれるＬＲ識別アドレスである。
【００５５】
センスアンプＳ／Ａ２は、ＡＮＤゲートＧ１２およびＧ１３を備えている点で第１の実施形態によるセンスアンプと異なる。センスアンプＳ／Ａ２のその他の構成は、第１の実施形態によるセンスアンプの構成と同様でよい。ＡＮＤゲートＧ１２は、信号ΦＴＬおよびアドレスＡＬＲを受け、これらのＡＮＤ演算結果をトランスファゲートＴＧＬ３のゲートに出力する。ＡＮＤゲートＧ１３は、信号ΦＴＲおよびアドレスＡＬＲを受け、これらのＡＮＤ演算結果をトランスファゲートＴＧＲ３のゲートに出力する。トランスファゲートＴＧＬ３は、センスアンプＳ／Ａ２のセンスノードＳＮＬとセンスアンプＳ／Ａ２の左側にある第２のビット線ＢＬ２との間に接続されており、トランスファゲートＴＧＲ３は、センスアンプＳ／Ａ２のセンスノードＳＮＲとセンスアンプＳ／Ａ２の右側にある第２のビット線ＢＬ２との間に接続されている。
【００５６】
ゲートＧ１０〜Ｇ１３によって、ＬＲ識別アドレスが“０”であるときに、センスアンプＳ／Ａ１が選択され、ＬＲ識別アドレスが“１”であるときに、センスアンプＳ／Ａ２が選択される。これにより、センスアンプＳ／Ａ１による初期センス動作とセンスアンプＳ／Ａ２による初期センス動作とのタイミングをずらすことができる。第２の実施形態によるＦＢＣメモリの動作は、第１の実施形態によるＦＢＣメモリの動作と同様である。従って、第２の実施形態は、第１の実施形態と同様の効果を得ることができる。
【００５７】
上記実施形態において、メモリセルＭＣは、ｐ型ＦＥＴであってもよい。この場合には、メモリセルＭＣは、電子を蓄積し、あるいは、電子を放出することによってデータを格納する。また、この場合、ワード線ＷＬ、ビット線ＢＬの各電位の極性は逆になる。
【００５８】
上記実施形態において、ソース電位は、接地電位としたが、ソース電位は、接地電位以外の電位に設定されてもよい。
【００５９】
上記実施形態のセンスアンプは、ＰＭＯＳ  ＬＯＡＤの採用により、データ読出し時に、電流をカレントミラーＣＭＣからメモリセルＭＣへ供給していた。しかし、本実施形態によるＦＢＣメモリは、ＮＭＯＳ  ＬＯＡＤを採用して、データ読出し時に、電流をメモリセルＭＣからカレントミラーＣＭＣへ流してもよい。この場合、センスノード対ＳＮＬ、ＳＮＲは、データをリストアするときに、データ読出し時に接続されたビット線に接続されればよい。ＮＭＯＳ  ＬＯＡＤを採用した場合、センスノード対ＳＮＬ、ＳＮＲにラッチされるデータは、論理反転しないからである。
【図面の簡単な説明】
【００６０】
【図１】本発明に係る第1の実施形態に従ったＦＢＣメモリの構成を示すブロック図。
【図２】第１の実施形態によるメモリセルアレイＭＣＡとセンスアンプＳ／Ａとの配置関係を示す図。
【図３】メモリセルＭＣの構造を示す断面図。
【図４】メモリセルＭＣ、ビット線ＢＬ、ワード線ＷＬ、ソース線ＳＬの接続関係を示す回路図。
【図５】センスアンプＳ／Ａの構成の一例を示す回路図。
【図６】本実施形態によるＦＢＣメモリ装置のデータ読出し動作を示すタイミング図。
【図７】終端センスアンプ列ＳＡＥを示す概略図。
【図８】本発明に係る第２の実施形態に従ったＦＢＣメモリの構成を示す図。
【図９】第２の実施形態に従ったセンスアンプＳ／Ａの構成を示す回路図。
【符号の説明】
【００６１】
Ｓ／Ａ…センスアンプ
ＭＣ…メモリセル
ＢＬ１…第１のビット線
ＢＬ２…第２のビット線
１０…支持基板
２０…ＢＯＸ層
３０…ＳＯＩ層
４０…ドレイン
５０…フローティングボディ
６０…ソース
【図１】
2009099174.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2009099174.tif 000009
【図８】
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【図９】
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