(57)【要約】      （修正有）【課題】反りを低減し、ボンディング性能が高い外部接続（パッド）構造をもつ半導体装置を提供する。また、低コストで製造作業性が良好な外部接続構造をもつ半導体装置を提供する。【解決手段】所望の素子領域の形成された半導体基板と、前記半導体基板表面に設けられた素子電極と前記素子電極の表面に形成されためっき層とを具備した外部接続用端子部と、前記外部接続用端子部の外部接続領域の周縁を覆うように形成された保護膜とを具備した半導体装置であって、前記外部接続領域において、前記めっき層が、分離領域を介して複数の領域に分離されたことを特徴とする。【選択図】図１
2009038140.tif 000002
【特許請求の範囲】
【請求項１】
所望の素子領域の形成された半導体基板と、
前記半導体基板表面に設けられた素子電極と前記素子電極の表面に形成されためっき層とを具備した外部接続用端子部と、前記外部接続用端子部の外部接続領域の周縁を覆うように形成された保護膜とを具備した半導体装置であって、
前記外部接続領域において、前記めっき層が、分離領域を介して複数の領域に分離された半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記分離領域は前記素子電極表面に形成された第２の保護膜である半導体装置。
【請求項３】
請求項２に記載の半導体装置であって、前記第２の保護膜は、前記保護膜と同一工程で形成された絶縁膜である半導体装置。
【請求項４】
請求項１乃至３のいずれかに記載の半導体装置であって、
前記めっき層はニッケルめっき層である半導体装置。
【請求項５】
請求項１乃至４のいずれかに記載の半導体装置であって、
前記めっき層は最上層が金めっき層である半導体装置。
【請求項６】
請求項１乃至５のいずれかに記載の半導体装置であって、
前記第２の保護膜は無機膜である半導体装置。
【請求項７】
請求項１乃至５のいずれかに記載の半導体装置であって、
前記第２の保護膜はポリイミド樹脂で構成された半導体装置。
【請求項８】
請求項１乃至７のいずれかに記載の半導体装置であって、
前記半導体装置はディスクリートトランジスタである半導体装置。
【請求項９】
請求項１乃至７のいずれかに記載の半導体装置であって、
前記半導体装置は前記基板表面に複数の半導体素子が集積化された半導体集積回路であり、前記外部接続端子部は前記基板の周縁に沿って形成された複数のボンディングパッドである半導体装置。
【請求項１０】
請求項１乃至９のいずれかに記載の半導体装置であって、
前記めっき層の膜厚は、前記保護膜の膜厚よりも薄い半導体装置。
【請求項１１】
所望の素子領域の形成された半導体基板と、
前記半導体基板表面に設けられた素子電極と前記素子電極の表面に形成されためっき層とを具備した外部接続用端子部と、前記外部接続用端子部の外部接続領域の周縁を覆うように形成された保護膜とを具備した半導体装置の製造方法であって、
前記素子電極の表面にめっき層を形成する工程が、
所望の素子領域の形成された半導体基板の外部接続用端子部の外部接続領域の周縁を覆うように保護膜を形成するとともに、前記外部接続領域を分離する分離領域を形成する工程と、
前記保護膜および分離領域を除く前記素子電極表面に選択的にめっき層を形成するめっき工程とを含む半導体装置の製造方法。
【請求項１２】
請求項１１に記載の半導体装置の製造方法であって、
前記分離領域を形成する工程は前記素子電極表面に、第２の保護膜を形成する工程を含む半導体装置の製造方法。
【請求項１３】
請求項１２に記載の半導体装置の製造方法であって、前記第２の保護膜は、前記保護膜と同一工程で形成される半導体装置の製造方法。
【請求項１４】
請求項１１乃至１３のいずれかに記載の半導体装置の製造方法であって、
前記めっき工程は無電解ニッケルめっき工程である半導体装置の製造方法。
【請求項１５】
請求項１１乃至１４のいずれかに記載の半導体装置の製造方法であって、
前記めっき工程はその最終の工程が無電解金めっき工程ある半導体装置の製造方法。
【請求項１６】
請求項１１乃至１４のいずれかに記載の半導体装置の製造方法であって、
前記第２の保護膜は無機膜である半導体装置の製造方法。
【請求項１７】
請求項１２乃至１５のいずれかに記載の半導体装置の製造方法であって、
前記第２の保護膜はポリイミド樹脂で構成された半導体装置の製造方法。
【請求項１８】
請求項１１乃至１７のいずれかに記載の半導体装置の製造方法であって、
前記半導体装置はディスクリートトランジスタである半導体装置の製造方法。
【請求項１９】
請求項１１乃至１７のいずれかに記載の半導体装置の製造方法であって、
前記半導体装置は前記基板表面に複数の半導体素子が集積化された半導体集積回路であり、前記外部接続端子部は前記基板の周縁に沿って形成された複数のボンディングパッドである半導体装置の製造方法。
【請求項２０】
請求項１１乃至１９のいずれかに記載の半導体装置の製造方法であって、
前記めっき工程は、前記めっき層の膜厚が、前記保護膜の膜厚よりも薄くなるようにした半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法にかかり、特に半導体ウェハの反り防止対策に関するものである。
【背景技術】
【０００２】
近年、半導体ウェハの大口径化は進む一方であり、８インチから１５インチ、さらに大口径へと発展しており、収率の向上にも著しいものがある。その一方で、大口径化が進むにつれて製造工程における半導体ウェハの反りの発生が深刻な問題となっている。中でも、めっき工程においては、薄膜に比べて比較的厚い膜を形成する点、ウェットプロセスである点などから、特にめっき工程における反りは深刻である。
【０００３】
一方、近年、半導体装置の消費電力の低減が望まれており、その手段の一つとして、半導体装置の動作時の実質的な抵抗成分である接続抵抗の低減が進められている。この抵抗成分のうち、半導体素子を保護するとともに外部接続端子としての役割を果たすパッケージの占める割合も大きいことがわかっている。
【０００４】
半導体装置の製造工程のうち、組立工程の一例は、以下のとおりである。まず、所望の素子領域および配線の形成されたウェハから切り出された半導体素子は、銅を主成分とする板状体を加工して形成され、アイランド部（半導体素子搭載部）と、このアイランド部に先端が近接するように形成されたリード端子からなるリード部とを備えたリードフレームのアイランド部に搭載される。次に、半導体素子の表面上に形成された素子電極は、金線やアルミニウム線などの連結導体を用いて、アイランド部の周縁に近接して設けられたリード端子と電気的に接続される。その後、半導体素子及びリードフレームは、リード端子の先端の一部を残して、樹脂等で封止されてパッケージ化され、半導体装置となる。ここでパッケージとは、リードを含むリードフレームと、封止樹脂とをあわせたものをいうこととする。
【０００５】
ここで、半導体素子とリードとの接続に、ボンディングワイヤと呼ばれる金線やアルミニウム線などの連結導体を用いた場合、１本あたりの線径が数十から数百μｍ程度である。接続抵抗を低減するためには、数十から数百本の金線やアルミニウム線などを用いる必要があり、コストの増大や組立工程の複雑化を招く。
【０００６】
そのため、金属細線に代えて銅からなる板状の連結導体を用いて、半導体素子とリード端子を電気的に接続する方法が用いられている。そして素子電極とリード端子とを連結導体で電気的に接続するために、半田接合を用いるか超音波接合を用いるかの方法がとられている。
【０００７】
このように、素子電極とリード端子とを連結導体を用いて電気的に接続するに際しては、図１０に示すように、半導体素子１０１の素子電極に形成されるめっき層１０４からなる外部接続領域が画定されており、この周りはポリイミド樹脂などの保護膜１０６で被覆されている。ここで１０４ｓはソース電極としての外部接続領域、１０４ｇはゲート電極としての外部接続領域であるが、ソース電極は電流供給端子であるため、大電流を流すことができるように面積も大きくとる必要がある。
【０００８】
ところで、このめっき層１０４は、保護膜１０６の開口に選択的に形成するという方法がとられるが、めっきによる応力に起因してウェハに反りが生じるという問題があった。
このような半導体ウェハの反りは、キャリアに収納して搬送する際、キャリアにウェハが装着できないという問題を引き起こす。さらにまた、ダイシングにより個々のチップに分割し、実装する際、真空ピペットで吸引する場合に、吸引が困難となったり、半導体ウェハにクラックが入ったり、ワレが生じたりするという問題もあった。
【０００９】
そこで、例えば接続用のバンプと呼ばれる突起電極を形成するためのめっき工程においては、めっきによる反り対策として、半導体ウェハの裏面に応力緩和膜を形成する方法も提案されている（特許文献１）。
しかしながら、ディスクリートのＭＯＳＦＥＴの場合は裏面をドレイン端子として半導体素子搭載部にダイボンディングするため、裏面に応力緩和膜を形成するには制約が大きく、困難である場合が多い。
【００１０】
【特許文献１】特開2000-200799号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
このように、外部接続領域におけるボンディング性能を向上するためのめっき層の形成に際し、ウェハの反りが深刻な問題となっている。これは半導体ウェハの大口径化が進むにつれて深刻となっている。
したがって、ウェハの反りを低減し、ボンディング性能が良好で、実装の容易な半導体装置が望まれていた。
【００１２】
本発明は、前記実情に鑑みてなされたもので、反りを低減し、ボンディング性能が高い、外部接続（パッド）構造をもつ半導体装置を提供することを目的とする。
また、低コストで製造作業性が良好な外部接続構造をもつ半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
そこで本発明は、所望の素子領域の形成された半導体基板と、前記半導体基板表面に設けられた素子電極と前記素子電極の表面に形成されためっき層とを具備した外部接続用端子部と、前記外部接続用端子部の外部接続領域の周縁を覆うように形成された保護膜とを具備した半導体装置であって、前記外部接続領域において、前記めっき層が、分離領域を介して複数の領域に分離されたことを特徴とする。
この構成により、開口している素子電極表面に分離領域が形成され、この分離領域によってめっき層が分離されているため、チップに加わる応力が低減し、ウェハの反りが低減される。また、素子電極が一体的に形成されているため、電極面積としては変化がない。さらに最表面に露呈する領域が分離領域の存在によって低減されるため、汚染のおそれが低減される。
【００１４】
また本発明は、上記半導体装置において、前記分離領域は前記素子電極表面に形成された第２の保護膜である。
上記効果に加え、さらに最表面に露呈する領域が第２の保護膜で被覆され、この第２の保護膜の存在によって低減されるため、汚染のおそれが低減される。
【００１５】
また本発明は、上記半導体装置において、前記第２の保護膜は、前記保護膜と同一工程で形成された絶縁膜であるものを含む。
【００１６】
また本発明は、上記半導体装置において、前記めっき層はニッケルめっき層であるものを含む。なおニッケルめっき層上にボンディング性向上のために金あるいはパラジウムなどの薄いめっき層を形成してもよい。
【００１７】
また本発明は、上記半導体装置において、前記第２の保護膜は無機膜であるものを含む。
【００１８】
また本発明は、上記半導体装置において、前記第２の保護膜はポリイミド樹脂で構成されたものを含む。
【００１９】
また本発明は、上記半導体装置において、前記半導体装置はディスクリートトランジスタであるものを含む。
【００２０】
また本発明は、上記半導体装置において、前記半導体装置は前記基板表面に複数の半導体素子が集積化された半導体集積回路であり、前記外部接続端子部は前記基板の周縁に沿って形成された複数のボンディングパッドであるものを含む。
【００２１】
また本発明は、上記半導体装置において、前記めっき層の膜厚は、前記保護膜の膜厚よりも薄いものを含む。
【００２２】
また本発明は、所望の素子領域の形成された半導体基板と、前記半導体基板表面に設けられた素子電極と前記素子電極の表面に形成されためっき層とを具備した外部接続用端子部と、前記外部接続用端子部の外部接続領域の周縁を覆うように形成された保護膜とを具備した半導体装置の製造方法であって、前記素子電極の表面にめっき層を形成する工程が、所望の素子領域の形成された半導体基板の外部接続用端子部の外部接続領域の周縁を覆うように保護膜を形成するとともに、前記外部接続領域を分離する分離領域を形成する工程と、前記保護膜および分離領域を除く前記素子電極表面に選択的にめっき層を形成するめっき工程とを含む。
【００２３】
また本発明は、上記半導体装置の製造方法において、前記分離領域を形成する工程は前記素子電極表面に、第２の保護膜を形成する工程を含む。
【００２４】
また本発明は、上記半導体装置の製造方法において、前記第２の保護膜は、前記保護膜と同一工程で形成されるものを含む。
【００２５】
また本発明は、上記半導体装置の製造方法において、前記めっき工程は無電解ニッケルめっき工程であるものを含む。
【００２６】
また本発明は、上記半導体装置の製造方法において、前記めっき工程は最終工程が無電解金めっき工程であるものを含む。
【００２７】
また本発明は、上記半導体装置の製造方法において、前記第２の保護膜は無機膜であるものを含む。
【００２８】
また本発明は、上記半導体装置の製造方法において、前記第２の保護膜はポリイミド樹脂で構成されたものを含む。
【００２９】
また本発明は、上記半導体装置の製造方法において、前記半導体装置はディスクリートトランジスタであるものを含む。
【００３０】
また本発明は、上記半導体装置の製造方法において、前記半導体装置は前記基板表面に複数の半導体素子が集積化された半導体集積回路であり、前記外部接続端子部は前記基板の周縁に沿って形成された複数のボンディングパッドであるものを含む。
【００３１】
また本発明は、上記半導体装置の製造方法において、前記めっき工程は、前記めっき層の膜厚が、前記保護膜の膜厚よりも薄くなるようにしたものを含む。
【発明の効果】
【００３２】
以上詳述したように、本発明は、開口している素子電極表面に分離領域が形成され、この分離領域によってめっき層が分離されているため、チップに加わる応力が低減され、ウェハの反りが低減される。また、素子電極が一体的に形成されて入るため、電極面積としては変化がない。さらに最表面に露呈する領域が低減されるため、汚染のおそれが低減される。
【発明を実施するための最良の形態】
【００３３】
以下、本発明の実施の形態について、図面を参照しながら説明する。
（実施の形態１）
図１および図２は、本発明による半導体装置を示す上面図および断面図である。
この半導体装置は、ＭＯＳＦＥＴであり、ｎ型シリコンで構成された半導体基板１にトレンチ（図示せず）を形成し、このトレンチにゲート絶縁膜を介してゲート電極を形成するとともに、表面側にソース領域（図示せず）、半導体基板1側にドレイン領域（図示せず）を形成し、表面に酸化シリコン膜からなる絶縁膜（図示せず）を形成するとともにこの絶縁膜に開口されたコンタクト窓でＰ型の拡散層にコンタクトするように外部接続端子部としてアルミニウム薄膜からなる素子電極３表面をこの上に十字状パターンとして形成されたポリイミド樹脂からなる保護膜６Ｓで４分割し、膜厚５μｍのニッケルめっき層４と、膜厚０．５μｍの金めっき層５とを積層して電極パッド（ボンディングパッド）を形成したものである。またこの電極パッドの周りにも保護膜６としてのポリイミド樹脂が形成されている。なおめっき層の膜厚は保護膜６Ｓ（分離領域の膜厚）よりも若干小さいのが望ましい。これにより半田が十分に供給され接合強度が増大する。３ｇはゲート電極、３ｓはソース電極である。
【００３４】
この十字状パターンとして形成されるポリイミド樹脂からなる保護膜６Ｓと電極パッドの周りに形成される保護膜とは同一工程で形成され、フォトリソグラフィのパターンを変えるのみで形成される。
なおここでチップサイズは１０００μｍ程度、パッドサイズは４００から６００μｍであった。
【００３５】
次にこの半導体装置の製造方法について説明する。
図３に示すように、ｎ型シリコンで構成された半導体基板１に、フォトリソグラフィにより拡散用のマスクを介してＰ型の拡散層１Ｐ、Ｎ型の拡散層１Ｎを形成する。
この後、上記マスクを剥離し、表面に酸化シリコン膜からなる絶縁膜２を形成する。
【００３６】
そしてフォトリソグラフィにより、図４に示すように、この絶縁膜２にコンタクト窓を開口し、絶縁膜２上にゲート電極１Ｇを形成し、さらにこのゲート電極の表面を酸化する。
そして、図５に示すように、開口されたＰ型の拡散層１Ｐ及びＮ型の拡散層１Ｎにコンタクトするように素子電極３としてアルミニウム薄膜を形成する。
この後、ポリイミド樹脂膜を形成し、フォトリソグラフィにより、外部接続領域となる領域に開口を形成する。このとき、この電極パッド形成用のマスクに付加パターンを形成し、図６に示すように、この電極パッドパターンとともにこの電極パッドパターン上に十字状の分離領域となる保護膜６Ｓを形成する。
【００３７】
そしてこの保護膜６および保護膜６Ｓをマスクとして、無電解ニッケルめっきを行い、図７に示すように、膜厚５μｍのニッケルめっき層４を形成し、最後に金めっきを行い膜厚０．５μｍの金めっき層５を形成する。
このようにして図１および２に示した半導体装置が形成される。
【００３８】
このようにして形成された半導体装置によれば、この分離領域６Ｓによって素子電極が４分割されているため、めっき層は分離領域６Ｓおよび保護膜６には形成されず、チップに加わる応力は大幅に低下し、分離領域を形成しない場合５ｍｍであった反りは３ｍｍ以下となった。
【００３９】
したがって搬送時にキャリアに装着できないというような事故はなく、また、クラックが生じたりすることもなく、歩留まりが大幅に向上した。
【００４０】
このようにしてめっきを行った後、ダイシングにより個々のチップに分離するが、この十字状の分離領域６Ｓを構成するパターンは位置あわせ用のパターンとしても使用することができ、リードフレームへの実装に際し真空ピペットの装着位置を決定する際の位置ずれを防止することができる。
【００４１】
また、めっき層は分離されているが、素子電極は一体であるため、接続抵抗、特に電気的な接続性については、十分に維持される。
【００４２】
なお、前記実施の形態１では、分離領域６Ｓをポリイミド樹脂からなる保護膜６の形成工程で同時形成したが、別途形成してもよく、分離領域６Ｓの構成材料としても酸化シリコン膜などの無機膜であってもよい。
【００４３】
（実施の形態２）
次に本発明の実施の形態２について説明する。
前記実施の形態１ではディスクリートのＭＯＳＦＥＴについて説明したが、本実施の形態では、図８に示すように、チップの周縁に沿って多数の電極パッドの配列された半導体集積回路（ＬＳＩ）について説明する。
【００４４】
また、ＬＳＩの電極パッドに用いた場合には、特に位置あわせ用のパターンとして特別な領域を設けることなく位置あわせパターンを形成することができ、有効である。
【００４５】
（実施の形態３）
次に本発明の実施の形態３について説明する。
前記実施の形態１および２では、分離領域を保護膜で形成したが図９に示すようにフォトレジストＲを用いてもよい。
この場合は、保護膜６の形成後、フォトレジストを塗布しパターニングすることで形成される。
【産業上の利用可能性】
【００４６】
以上のように、本発明の半導体装置では、めっきによるウェハの反りを低減することができることから、ＭＯＳＦＥＴなどのディスクリート素子からＬＳＩにいたるまで外部接続構造に適用可能であり、特に大口径ウェハへの適用が有効である。
【図面の簡単な説明】
【００４７】
【図１】本発明の実施の形態１の半導体装置を示す上面図
【図２】本発明の実施の形態１の半導体装置を示す断面図
【図３】本発明の実施の形態１の半導体装置の製造工程を示す図
【図４】本発明の実施の形態１の半導体装置の製造工程を示す図
【図５】本発明の実施の形態１の半導体装置の製造工程を示す図
【図６】本発明の実施の形態１の半導体装置の製造工程を示す図
【図７】本発明の実施の形態１の半導体装置の製造工程を示す図
【図８】本発明の実施の形態２の半導体装置を示す上面図
【図９】本発明の実施の形態３の半導体装置を示す断面図
【図１０】従来例の半導体装置を示す上面図
【符号の説明】
【００４８】
１  半導体基板
２  絶縁膜
３  素子電極
４  ニッケルめっき層
５  金めっき層
６  保護膜
６Ｓ  分離領域（保護膜）
Ｒ  レジスト
【図１】
2009038140.tif 000003
【図２】
2009038140.tif 000004
【図３】
2009038140.tif 000005
【図４】
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【図５】
2009038140.tif 000007
【図６】
2009038140.tif 000008
【図７】
2009038140.tif 000009
【図８】
2009038140.tif 000010
【図９】
2009038140.tif 000011
【図１０】
2009038140.tif 000012