(57)【要約】【課題】  シリサイドの異常成長によるリーク電流の増加を抑制できる半導体装置を提供すること。【解決手段】  半導体装置は、半導体基板１００と、半導体基板１００に形成されたＭＩＳ型ＦＥＴであって、半導体基板１００上に形成されたゲート絶縁膜１０６と、ゲート絶縁膜１０６上に形成されたゲート電極１０７と、前記ＭＩＳ型ＦＥＴのチャネル領域を挟むように形成され、半導体基板１００とは格子間隔が異なり、かつ、高さが一定のＳｉＣ層１０３で構成されたソース／ドレイン層と、ＳｉＣ層１０３の上面を含む領域上に形成され、かつ、前記チャネル領域には形成されていない金属シリサイド層１１０とを備えた前記ＭＩＳ型ＦＥＴとを具備している。【選択図】      図２
2009032986.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に形成されたＭＩＳ型ＦＥＴであって、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ＭＩＳ型ＦＥＴのチャネル領域を挟むように形成され、前記半導体基板とは格子間隔が異なり、かつ、高さが一定の半導体層で構成されたソース／ドレイン層と、前記ソース／ドレイン層の上面を含む領域上に形成され、かつ、前記チャネル領域には形成されていない金属シリサイド層とを備えた前記ＭＩＳ型ＦＥＴと
を具備してなることを特徴とする半導体装置。
【請求項２】
前記ソース／ドレイン層の上面は前記ゲート電極の上面よりも高いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ソース／ドレイン層は、前記半導体基板の表面に形成された溝内に埋め込まれた部分と、前記溝から上に突出した部分とで構成されていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
半導体基板と、前記半導体基板に形成されたＭＩＳ型ＦＥＴとを備えた半導体装置の製造方法であって、
前記ＭＩＳ型ＦＥＴのチャネル領域を挟むように、前記半導体基板の表面に第１および第２の溝を形成する工程と、
エピタキシャル成長させた半導体層により前記第１および第２の溝を埋め込む工程であって、前記半導体層の格子間隔は前記半導体基板の格子間隔とは異なり、かつ、前記半導体層のファセットが前記第１および第２の溝の外に形成されるように前記半導体層をエピタキシャル成長させる前記工程と、
前記第１および第２の溝の外の前記ファセットを含む前記半導体層を除去するとともに、前記半導体層の表面を平坦化し、前記半導体層で構成されたソース／ドレイン層を形成する工程と、
前記半導体基板の表面に素子分離溝を形成する工程であって、前記ソース／ドレイン層が所定寸法になるように、前記ソース／ドレイン層の一部分を過通して前記一部を除去するように前記素子分離溝を形成する前記工程と
を含むことを特徴する半導体装置の製造方法。
【請求項５】
半導体基板と、前記半導体基板に形成されたＭＩＳ型ＦＥＴを備えた半導体装置の製造方法であって、
前記半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜および前記半導体基板をエッチングすることにより、前記ＭＩＳ型ＦＥＴのチャネル領域を挟むように、前記絶縁膜を貫通する第１および第２の開口部を形成するとともに、前記第１および第２の開口部下の前記半導体基板の表面に第１および第２の溝を形成する工程と、
エピタキシャル成長させた半導体層により前記第１および第２の開口部および前記第１および第２の溝を埋め込む工程であって、前記半導体層の格子間隔は前記半導体基板の格子間隔とは異なり、かつ、前記半導体層のファセットが前記第１および第２の開口部および前記第１および第２の溝の外に形成されるように前記半導体層をエピタキシャル成長させる前記工程と、
前記第１および第２の開口部および前記第１および第２の溝の外の前記ファセットを含む前記半導体層を除去するとともに、前記半導体層の表面を平坦化し、前記半導体層で構成されたソース／ドレイン層を形成する工程と、
前記半導体基板の表面に素子分離溝を形成する工程であって、前記ソース／ドレイン層が所定寸法になるように、前記ソース／ドレイン層の一部分を過通して前記一部を除去するように前記素子分離溝を形成する前記工程と、
前記チャネル領域上の前記絶縁膜を除去して生じた凹部の側壁にスペーサを形成する工程であって、前記側壁が前記半導体層の側面である前記工程と、
前記凹部の底面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記スペーサを除去する工程と、
前記スペーサを除去して露出した前記半導体基板の表面に不純物を導入し、エクステンションを形成する工程と
前記エクステンションを覆うとともに、前記凹部の側壁と前記ゲート電極との側面との間を埋め込むように、前記凹部の前記側壁に絶縁性スペーサを形成する工程と、
全面に高融点金属膜を形成し、加熱処理により前記高融点金属膜と前記ソース／ドレイン層とを反応させ、前記ソース／ドレイン層の上面を含む領域上に金属シリサイド層を形成する工程と
を含むことを特徴する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板とは格子間隔が異なる半導体層で構成されたソース／ドレイン層を備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
９０ｎｍ世代以降、チャネルに応力をかけることでトランジスタの性能を向上させる技術が用いられている。例えば、ストレスライナーを用いてｎチャネルＦＥＴ（ｎＦＥＴ）の性能を向上させたのを初め、ｎＦＥＴおよびｐチャネルＦＥＴ（ｐＦＥＴ）のそれぞれに最適なストレスライナーを用いたＤＳＬ（Dual Stress Liner）や、ｐＦＥＴのソース／ドレイン領域をＳｉＧｅで埋め込んだ構造（ｅＳｉＧｅ（embedded SiGe））などが提案されている（特許文献１）。
【０００３】
最近では、同一基板上のｎＦＥＴのソース／ドレイン領域に形成した溝をＳｉＣ層で埋め込み、ｐＦＥＴのソース／ドレイン領域に形成した溝をＳｉＧｅ層で埋め込むことが試みられているが、そのプロセスは煩雑である。
【０００４】
上記のＳｉＣ層やＳｉＧｅ層はエピタキシャル成長法により形成されるため、ＳｉＣ層やＳｉＧｅ層にはファセットが発生する。その様子を図２４および図２５に示す。図２５は、図２４の破線で示された部分を矢印方向から見た断面図である。図２４および図２５において、４００はシリコン基板、４０１はＳｉＣ層またはＳｉＧｅ層、４０２はファセット（シリコン基板４００の表面に対して一定の角度で傾斜した結晶面）、４０３はエクステンション、４０４はゲート絶縁膜、４０５はゲート電極、４０６は上部ゲート絶縁膜、４０７，４０８はサイドウォール、４１０はファセット４０２の端部でのシリコン基板４００の表面を示している。
【０００５】
図２５に示すように、ファセット４０２の端部ではシリコン基板４００の表面４１０は露出している。そのため、図２６に示すように、シリサイド工程において、金属シリサイド層４０９がエクステンション４０３を越えてチャネル領域内に侵入するという、シリサイドの異常成長が発生する。金属シリサイド層４０９がチャネル領域内に侵入した分だけ、チャネル長は短くなるため、リーク電流が生じやすくなる。
【０００６】
また、図２６に示すように、半導体デバイス５０１内には、通常、複数の素子領域５０２ａ−５０２ｄがある。素子領域５０２ａ−５０２ｄには、図２７に示すように、それぞれ活性層の幅（チャネル幅）Ｌの異なるＭＩＳ型ＦＥＴが形成されている。図２７において、Ｇはゲート電極、Ｓ／Ｄはソース／ドレイン層（エピタキシャル層）、ＳＷはサイドウォール、ＳＴＩは素子分離領域を示している。
【０００７】
幅Ｌが異なっても、ソース／ドレイン層のエピタキシャル成長条件は通常同じであるため、幅Ｌが異なる素子領域間では、ファセットの影響で、ソース／ドレイン層（エピタキシャル層）の高さが異なるために、デバイス特性（例えば、駆動能力）のばらつきが大きくなる。
【０００８】
具体的には、上面が一番高いソース／ドレイン層に合わせて、コンタクトホール形成のためのエッチングの条件出しを行うと、上面が一番低いソース／ドレイン層に対しては十分なコンタクトが取れなくなる可能性がある（コンタクト抵抗の増加）。
【０００９】
逆に、上面が一番低いソース／ドレイン層に合わせて、コンタクトホール形成のためのエッチングの条件出しを行うと、上面が一番高いソース／ドレイン層が必要以上にエッチングされる可能性がある（オーバーエッチング）。
【００１０】
これらのコンタクト抵抗の増加やオーバーエッチングは、デバイス特性のばらつきを増大させる原因となる。この問題は、幅Ｌが異なるソース／ドレイン層毎に、エピタキシャル成長条件を最適化することにより解消可能であるが、これは手間がかかるために現実的な解決策とはいえない。
【特許文献１】特開２００６−２６１２８３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明の目的は、シリサイドの異常成長によるリーク電流の増加を抑制できる半導体装置を提供することにある。
【００１２】
また、本発明の目的は、シリサイドの異常成長によるリーク電流の増加を抑制できるとともに、デバイス特性のばらつきの増加を招かずにチャネル幅が異なるＭＩＳ型ＦＥＴを形成することができる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１３】
本発明に係る半導体装置は、前記半導体基板に形成されたＭＩＳ型ＦＥＴであって、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ＭＩＳ型ＦＥＴのチャネル領域を挟むように形成され、前記半導体基板とは格子間隔が異なり、かつ、高さが一定の半導体層で構成されたソース／ドレイン層と、前記ソース／ドレイン層の上面を含む領域上に形成され、かつ、前記チャネル領域には形成されていない金属シリサイド層とを備えた前記ＭＩＳ型ＦＥＴとを具備してなることを特徴とする。
【００１４】
本発明に係る半導体装置の製造方法は、半導体基板と、前記半導体基板に形成されたＭＩＳ型ＦＥＴとを備えた半導体装置の製造方法であって、前記ＭＩＳ型ＦＥＴのチャネル領域を挟むように、前記半導体基板の表面に第１および第２の溝を形成する工程と、エピタキシャル成長させた半導体層により前記第１および第２の溝を埋め込む工程であって、前記半導体層の格子間隔は前記半導体基板の格子間隔とは異なり、かつ、前記半導体層のファセットが前記第１および第２の溝の外に形成されるように前記半導体層をエピタキシャル成長させる前記工程と、前記第１および第２の溝の外の前記ファセットを含む前記半導体層を除去するとともに、前記半導体層の表面を平坦化し、前記半導体層で構成されたソース／ドレイン層を形成する工程と、前記半導体基板の表面に素子分離溝を形成する工程であって、前記ソース／ドレイン層が所定寸法になるように、前記ソース／ドレイン層の一部分を過通して前記一部を除去するように前記素子分離溝を形成する前記工程とを含むことを特徴する。
【００１５】
本発明に係る半導体装置の製造方法は、半導体基板と、前記半導体基板に形成されたＭＩＳ型ＦＥＴを備えた半導体装置の製造方法であって、前記半導体基板上に絶縁膜を形成する工程と、前記絶縁膜および前記半導体基板をエッチングすることにより、前記ＭＩＳ型ＦＥＴのチャネル領域を挟むように、前記絶縁膜を貫通する第１および第２の開口部を形成するとともに、前記第１および第２の開口部下の前記半導体基板の表面に第１および第２の溝を形成する工程と、エピタキシャル成長させた半導体層により前記第１および第２の開口部および前記第１および第２の溝を埋め込む工程であって、前記半導体層の格子間隔は前記半導体基板の格子間隔とは異なり、かつ、前記半導体層のファセットが前記第１および第２の開口部および前記第１および第２の溝の外に形成されるように前記半導体層をエピタキシャル成長させる前記工程と、前記第１および第２の開口部および前記第１および第２の溝の外の前記ファッセトを含む前記半導体層を除去するとともに、前記半導体層の表面を平坦化し、前記半導体層で構成されたソース／ドレイン層を形成する工程と、前記半導体基板の表面に素子分離溝を形成する工程であって、前記ソース／ドレイン層が所定寸法になるように、前記ソース／ドレイン層の一部分を過通して前記一部を除去するように前記素子分離溝を形成する前記工程と、前記チャネル領域上の前記絶縁膜を除去して生じた凹部の側壁にスペーサを形成する工程であって、前記側壁が前記半導体層の側面である前記工程と、前記凹部の底面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記スペーサを除去する工程と、前記スペーサを除去して露出した前記半導体基板の表面に不純物を導入し、エクステンションを形成する工程と前記エクステンションを覆うとともに、前記凹部の側壁と前記ゲート電極との側面との間を埋め込むように、前記凹部の前記側壁に絶縁性スペーサを形成する工程と、全面に高融点金属膜を形成し、加熱処理により前記高融点金属膜と前記ソース／ドレイン層とを反応させ、前記ソース／ドレイン層の上面を含む領域上に金属シリサイド層を形成する工程とを含むことを特徴する。
【発明の効果】
【００１６】
本発明によれば、シリサイドの異常成長によるリーク電流の増加を抑制できる半導体装置を実現できるようになる。
【００１７】
また、本発明によれば、シリサイドの異常成長によるリーク電流の増加を抑制できるとともに、デバイス特性のばらつきの増加を招かずにチャネル幅が異なるＭＩＳ型ＦＥＴを形成することができる半導体装置の製造方法を実現できるようになる。
【発明を実施するための最良の形態】
【００１８】
以下、図面を参照しながら本発明の実施形態を説明する。
【００１９】
図１は、本発明の一実施形態に係る半導体装置を示す平面図である。図２は、図１のＡ−Ａ’断面図およびＢ−Ｂ’断面図である。本実施形態では、ＣＭＯＳを構成するｎチャネルＭＩＳ型ＦＥＴ（ｎＦＥＴ）とｐチャネルＭＩＳ型ＦＥＴ（ｐＦＥＴ）を例にあげて説明する。図２において、破線で囲まれた左側の領域はｎＦＥＴ領域、破線で囲まれた右側の領域はｐＦＥＴ領域を示している。
【００２０】
本実施形態のｎＦＥＴは、シリコン基板１００と、シリコン基板１００上に形成されたゲート絶縁膜１０６と、ゲート絶縁膜１０６上に形成されたゲート電極１０７と、ｎＦＥＴのチャネル領域を挟むように形成され、シリコン基板１００とは格子間隔が異なり、かつ、高さが一定のＳｉＣ層（ソース／ドレイン層）１０３と、ＳｉＣ層（ソース／ドレイン層）１０３の上面を含む領域上に形成され、かつ、上記チャネル領域には形成されていないニッケルシリサイド層（金属シリサイド層）１１０とを備えている。
【００２１】
一方、本実施形態のｐＦＥＴは、シリコン基板１００と、シリコン基板１００上に形成されたゲート絶縁膜１０６と、ゲート絶縁膜１０６上に形成されたゲート電極１０７と、ｐＦＥＴのチャネル領域を挟むように形成され、シリコン基板１００とは格子間隔が異なり、かつ、高さが一定のＳｉＧｅ層（ソース／ドレイン層）１０４と、ＳｉＧｅ層（ソース／ドレイン層）１０４の上面を含む領域上に形成され、かつ、上記チャネル領域には形成されていないニッケルシリサイド層（金属シリサイド層）１１０とを備えている。
【００２２】
本実施形態のｎＦＥＴおよびｐＦＥＴは、金属シリサイド層１１０がチャネル領域内に侵入していないので、リーク電流が生じやすくなるという問題はない。
【００２３】
本実施形態のｎＦＥＴおよびｐＦＥＴのソース／ドレイン層１０３，１０４は高さが一定である。後述するように、ソース／ドレイン層１０３，１０４となる半導体層はエピタキシャル成長法により形成するため、この半導体層（エピタキシャル半導体層）にはファセットが生じるが、ＣＭＰ（Chemical Mechanical Polishing）プロセスにより、上記ファセットを除去して表面を平坦化するため（図４〜図８）、ソース／ドレイン層１０３，１０４（エピタキシャル半導体層）の高さは一定となる。そのため、本実施形態の場合、上記リーク電流の原因となる、ファセット端部の基板露出面（Ｓｉ）からのシリサイドの異常成長によるチャネル長の減少は、シリサイド工程で生じない。
【００２４】
また、本実施形態のｎＦＥＴおよびｐＦＥＴは、ソース／ドレイン層１０３，１０４の上面がゲート電極１０７の上面よりも高くなっている。ソース／ドレイン層１０３，１０４は、シリコン基板１００に形成された溝内に埋め込まれた部分と、該記溝から上に突出した部分とで構成されている。ソース／ドレイン層１０３，１０４の側面は、ソース／ドレイン層１０３，１０４の上面に対して垂直または略垂直である。
【００２５】
次に、図３−図２３を参照しながら、本実施形態の半導体装置の製造方法の一例を説明する。
【００２６】
［図３］
シリコン基板１００の表面にｐウェル１０１およびｎウェル１０２を形成し、その後、これらのｐウェル１０１およびｎウェル１０２上に厚さ２ｎｍ程度の酸化膜２００、厚さ１００ｎｍ程度のシリコン窒化膜２０１を順次形成する。
【００２７】
［図４］
フォトレジストパターン２０２をマスクに用いて、ｎＦＥＴ領域のシリコン窒化膜２０１、酸化膜２００およびｐウェル１０１（シリコン基板１００）をＲＩＥ（Reactive Ion Etching）プロセスによりエッチングすることにより、ｎＦＥＴのチャネル領域を挟むように、シリコン窒化膜２０１および酸化膜２００を貫通する第１および第２の開口部を形成するとともに、これらの第１および第２の開口部下のｐウェル１０１（シリコン基板１００）の表面に第１および第２の溝を形成する。
【００２８】
図４では、上記第１の開口部および第１の溝はまとめて一つの参照符号３０１で示されている。同様に、上記第２の開口部および第２の溝はまとめて一つの参照符号３０２で示されている。
【００２９】
［図５］
フォトレジストパターン２０２を除去した後、エピタキャシャル成長法により、第１の開口部および第１の溝３０１ならびに第２の開口部および第２の溝３０２内を埋め込むＳｉＣ層１０３（エピタキシャル半導体層）を形成する。ＳｉＣ層１０３は、第１の開口部および第１の溝３０１ならびに第２の開口部および第２の溝３０２の上にはみ出して形成され、このはみ出した部分にＳｉＣ層１０３のファセットは形成される。
【００３０】
［図６］
シリコン窒化膜２０１をストッパに用いて、ＣＭＰプロセスにより、第１の開口部および第１の溝３０１ならびに第２の開口部および第２の溝３０２の外のファセットが形成されたＳｉＣ層１０３を除去するとともに、ｎＦＥＴ領域の表面を平坦化する。その後、ＳｉＣ層１０３中にｎ型不純物を導入する。ｎ型不純物は例えばＡｓであり、その導入方法は例えばイオン注入法である。このようにしてｎＦＥＴ領域には、ｎ型不純物を含むＳｉＣ層１０３で構成されたソース／ドレイン層が形成される。
【００３１】
［図７］
１０ｎｍ程度のシリコン窒化膜２０３を全面に形成する。
【００３２】
［図８］
図４〜図６と同様の手法により、ｎウェル１０２の表面にＳｉＧｅ層１０４（エピタキシャル半導体層）を埋め込み形成し、ＳｉＧｅ層１０４中にｐ型不純物（例えばＢ）を導入することで、ｐＦＥＴのソース／ドレイン層を形成する。本実施形態の場合、ＳｉＧｅ層１０４の上面は、シリコン窒化膜２０３の厚さに相当する分だけ、ＳｉＣ層１０３の上面よりも若干高くなる。
【００３３】
［図９、図１０］
シリコン基板１００の表面に深さ３００ｎｍ程度の素子分離溝を形成し、この素子分離溝を素子分離絶縁膜で埋め込むことにより（ＳＴＩプロセス）、素子分離領域１０５を形成する。ここでは、上記素子分離絶縁膜として、シリコン酸化膜を用いる。
【００３４】
このとき、ソース／ドレイン層（ＳｉＣ層１０３、ＳｉＧｅ層１０４）が所定寸法（設計寸法）になるように、上記素子分離溝は、ＳｉＣ層１０３およびＳｉＧｅ層１０４の一部を貫通して該一部を除去するように形成される。これにより、以下に述べる効果が得られる。
【００３５】
図２７に示したように、半導体デバイス内には、幅Ｌが異なるＦＥＴが存在する。従来技術では、素子分離領域を形成した後、幅Ｌに対応した寸法を有する溝を基板表面に形成し、該溝をエピタキシャル成長させたソース／ドレイン層（エピタキシャル半導体層）で埋め込む。
【００３６】
このとき、幅Ｌが異なっても、ソース／ドレイン層のエピタキシャル成長条件は同じであるため、幅Ｌが異なる素子領域間では、ソース／ドレイン層の高さは異なる。
【００３７】
しかし、本実施形態によれば、幅Ｌが異なるＦＥＴでも、同じエピタキシャル成長条件で同じ寸法のソース／ドレイン層を形成し、その後、ソース／ドレイン層が所定寸法になるように、素子分離領域を形成することにより、幅Ｌが異なる素子領域間でも、ソース／ドレイン層の高さは同じになる。したがって、本実施形態によれば、幅Ｌが異なる素子領域間におけるソース／ドレイン層の高さのばらつきに起因する、デバイス特性のばらつきは抑制される。
【００３８】
なお、半導体デバイス内の幅Ｌが異なるＦＥＴは、同時に形成しても構わないし、あるいは、幅Ｌが異なるＦＥＴ毎にそれぞれ別に形成しても構わない。
【００３９】
また、従来技術では、基板表面に形成される溝の寸法（開口率）は幅Ｌによって異なるため、溝内に供給されるＧｅやＣの量は幅Ｌによって異なる。そのため、同じ機能であってもデバイスサイズ（世代）が異なる製品を製造する場合、デバイスサイズ（世代）毎にエピタキシャル成長条件を最適化する必要がある。
【００４０】
しかし、本実施形態によれば、デバイスサイズ（世代）が異なる製品（例えば、ＳＲＡＭ、ロジックＩＣ）を製造する場合でも、同じエピタキシャル成長条件により、同じ寸法（開口率）の溝内にソース／ドレイン層を形成し、その後、ソース／ドレイン層が所定寸法になるように、素子分離領域を形成することにより、幅Ｌが異なる製品間でも、溝内に供給されるＧｅやＣの量を同じにできる。したがって、本実施形態によれば、デバイスサイズ（世代）が異なる製品を製造する場合に、デバイスサイズ（世代）毎にエピタキシャル成長条件を最適化する必要がなくなり、製品毎の条件出しが不要となる。
【００４１】
［図１１］
図示しないレジストパターンをマスクに用いて、ｎＦＥＴとｐＦＥＴとの間の素子分離領域１０５（１０５ａ）の素子分離絶縁膜をＲＩＥプロセスにより選択的にエッチングすることにより、素子分離領域１０５ａの高さをその周りの素子分離領域１０５よりも１００ｎｍ低くする。これにより、後に行われるゲート電極の形成工程において、ｎＦＥＴ領域とｐＭＯＳ領域との間を導通するゲート電極を自己整合的に形成することができる。
【００４２】
［図１２］
ウエットエッチングにより、シリコン窒化膜２０１，２０３を選択的に除去する。エッチング液としては、例えば、熱リン酸液を用いる。シリコン窒化膜２０１が除去されることにより、ｎＦＥＴ領域およびｐＦＥＴ領域のゲート形成領域にはそれぞれ凹部（溝）３０３が形成される。
【００４３】
［図１３、図１４］
ウエットエッチングにより、素子分離領域（シリコン酸化膜）１０５，１０５ａの上面を下げ、シリコン基板１００（ｐウェル１０１、ウェル１０２）の上部側面３０４を露出させる。これにより、ゲート電極の形成工程において、露出した上部側面３０４上にもゲート電極を形成することができ、駆動能力のアップ等の効果が得られる。上記ウエットエッチングにより、酸化膜２００も除去される。
【００４４】
［図１５］
凹部３０３の底面、つまり、シリコン基板１００の表面（チャネル領域）上に、シリコン酸化膜２０４を熱酸化により形成する。この場合、シリコン酸化膜２０４は、ＳｉＣ層１０３およびＳｉＧｅ層１０４の露出表面（上面、側面）にも形成される。
【００４５】
［図１６、図１７］
スペーサ２０５となるシリコン窒化膜を全面に堆積し、続いて、このシリコン窒化膜をＲＩＥプロセスによりエッチングすることにより、ＳｉＣ層１０３およびＳｉＧｅ層１０４の側壁にスペーサ２０５を形成する。
【００４６】
上記ＲＩＥプロセスの際、シリコン基板１００の表面はシリコン酸化膜２０４で覆われているので、シリコン基板１００の表面はエッチングダメージを受けない。
【００４７】
［図１８］
ウエットエッチングにより、露出しているシリコン酸化膜２０４を選択的に除去し、その後、シリコン基板１００の表面上にゲート絶縁膜１０６を形成する。ここでは、ゲート絶縁膜１０６は熱酸化膜であり、この熱酸化膜はＳｉＣ層１０３およびＳｉＧｅ層１０４の露出表面にも形成される。
【００４８】
［図１９］
ゲート電極形状に加工される多結晶シリコン膜１０７を全面に堆積する。
【００４９】
［図２０、図２１］
多結晶シリコン膜１０７をＲＩＥプロセスによりエッチバックすることにより、凹部３０３内のゲート絶縁膜１０６上に、多結晶シリコン膜１０７で構成されたゲート電極を形成する。
【００５０】
このとき、周囲よりも高さが低い素子分離領域１０５ａ内は多結晶シリコン膜１０７で埋め込まれる。この素子分離領域１０５ａ内の多結晶シリコン膜１０７によって、ｎＦＥＴ領域のゲート電極とｐＦＥＴ領域のゲート電極とは繋げられる。したがって、本実施形態によれば、ｎＦＥＴ領域とｐＭＯＳ領域との間を導通するゲート電極（多結晶シリコン膜）１０７を自己整合的に形成することができ、プロセスの簡略化を図れるようになる。
【００５１】
［図２２］
ウエットエッチングによりスペーサ２０５、シリコン酸化膜２０４を順次除去する。イオン注入およびアニールを行って、エクステンション１０８を形成する。
【００５２】
なお、スペーサ２０５を除去した後、シリコン酸化膜２０４を除去せずに、イオン注入およびアニールを行ってエクステンション１０８を形成しても構わない。この場合、シリコン酸化膜２０４の除去は、エクステンション１０８の形成後に行う。
【００５３】
［図２３］
スペーサ２０５の形成工程と同様に、シリコン窒化膜の堆積およびシリコン窒化膜のエッチングにより、スペーサ（ゲート側壁絶縁膜）１０９を形成する。スペーサ１０９は、エクステンション１０８の表面を覆い、さらに、ＳｉＣ層１０３とゲート電極１０７との間の領域、および、ＳｉＧｅ層１０４とゲート電極１０７との間の領域を埋める。これにより、シリコン基板１００の露出面はなくなる。
【００５４】
その後、ニッケル膜を全面に堆積し、加熱処理（シリサイド反応）により、ニッケル膜とゲート電極（多結晶シリコン膜）１０７、ニッケル膜とＳｉＣ層１０３、ニッケル膜とＳｉＧｅ層１０４をそれぞれ反応させ、ニッケルシリサイド層１１０を形成することで、図１、図２に示した半導体装置が得られる。
【００５５】
ここで、上記ニッケル膜は、ファセットがなく、表面が平坦なＳｉＣ層１０３およびＳｉＧｅ層１０４上に堆積される。また、上記ニッケル膜を堆積する際には、シリコン基板１００の露出面はなく、また、ファセットもない。そのため、シリサイドがシリコン基板１００へ異常成長し、リーク電流が増加するという問題はない。
【００５６】
なお、ニッケルシリサイド層１１０以外の金属シリサイド層（例えば、タングステンシリサイド層、コバルトシリサイド層、白金シリサイド層など）を形成しても構わない。
【００５７】
また、本実施形態では、ゲート電極として多結晶シリコン膜を用いているため、ゲート電極上にも金属シリサイド層が形成されたが、ゲート電極として金属膜（メタルゲート）を用いた場合には、ゲート電極上には金属シリサイド層は形成されない。
【００５８】
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【００５９】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
【図面の簡単な説明】
【００６０】
【図１】本発明の一実施形態に係る半導体装置を示す平面図。
【図２】図１のＡ−Ａ’断面図およびＢ−Ｂ’断面図。
【図３】実施形態の半導体装置の製造プロセスを示す断面図。
【図４】図３に続く実施形態の半導体装置の製造プロセスを示す断面図。
【図５】図４に続く実施形態の半導体装置の製造プロセスを示す断面図。
【図６】図５に続く実施形態の半導体装置の製造プロセスを示す断面図。
【図７】図６に続く実施形態の半導体装置の製造プロセスを示す断面図。
【図８】図７に続く実施形態の半導体装置の製造プロセスを示す断面図。
【図９】図８に続く実施形態の半導体装置の製造プロセスを示す断面図。
【図１０】図８に続く実施形態の半導体装置の製造プロセスを示す平面図。
【図１１】図１０に続く実施形態の半導体装置の製造プロセスを示す断面図。
【図１２】図１１に続く実施形態の半導体装置の製造プロセスを示す断面図。
【図１３】図１２に続く実施形態の半導体装置の製造プロセスを示す断面図。
【図１４】図１３に続く実施形態の半導体装置の製造プロセスを示す平面図。
【図１５】図１４に続く実施形態の半導体装置の製造プロセスを示す断面図。
【図１６】図１５に続く実施形態の半導体装置の製造プロセスを示す断面図。
【図１７】図１６に続く実施形態の半導体装置の製造プロセスを示す平面図。
【図１８】図１６に続く実施形態の半導体装置の製造プロセスを示す断面図。
【図１９】図１８に続く実施形態の半導体装置の製造プロセスを示す断面図。
【図２０】図１９に続く実施形態の半導体装置の製造プロセスを示す断面図。
【図２１】図１９に続く実施形態の半導体装置の製造プロセスを示す平面図。
【図２２】図２０に続く実施形態の半導体装置の製造プロセスを示す断面図。
【図２３】図２２に続く実施形態の半導体装置の製造プロセスを示す断面図。
【図２４】従来の半導体装置の製造プロセスを示す断面図。
【図２５】図２４の破線で示された部分を矢印方向から見た断面図。
【図２６】図２４に続く従来の半導体装置の製造プロセスを示す断面図。
【図２７】半導体デバイス内の複数の素子領域を示す断面図。
【図２８】図２７の半導体デバイス内の複数の素子領域内のＭＩＳ型ＦＥＴを示す平面図。
【符号の説明】
【００６１】
１００…シリコン基板、１０１…ｐウェル、１０２…ｎウェル、１０３…ソース／ドレイン層（ＳｉＣ層、半導体層）、１０４…ソース／ドレイン層（ＳｉＧｅ層、半導体層）、１０５，１０５ａ…素子分離領域、１０６…ゲート絶縁膜、１０７…ゲート電極、１０８…エクステンション、１０９…スペーサ、１１０…金属シリサイド層、１１０…ニッケルシリサイド層、２００…酸化膜、２０１…シリコン窒化膜、２０２…フォトレジストパターン、２０３…シリコン窒化膜、２０４…シリコン酸化膜、２０５…スペーサ、３０１，３０２…開口部および溝，３０３…凹部、３０４…シリコン基板の上部側壁、４００…シリコン基板、４０１…ＳｉＣ層またはＳｉＧｅ層、４０２…ファセット、４０３…エクステンション、４０４…ゲート酸化膜、４０５…ゲート電極、４０６…上部ゲート絶縁膜、４０７，４０８…サイドウォール、４０９…金属シリサイド層、５０１…半導体デバイス、５０２ａ−５０２ｄ…素子領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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