(57)【要約】【課題】誤差電圧に対してスイッチング制御する変調方式を簡略化して消費電流の低減を図ることが可能なデジタル制御ＤＣ／ＤＣコンバータの制御回路、ＤＣ／ＤＣコンバータ、およびその制御方法を提供すること。【解決手段】デジタル位相補償部とΣ△変調部とを備え、デジタル位相補償部により、ＤＣ／ＤＣコンバータの出力電圧と目標電圧との誤差電圧に応じて、系の安定動作が確保されたデジタル調整信号を出力する。Σ△変調部により、デジタル位相補償部から出力されるデジタル調整信号に対してΣ△変調を行なう。Σ△変調部から出力されるΣ△変調された出力信号に応じて、ＤＣ／ＤＣコンバータがスイッチング制御される。【選択図】図１
2009038868.tif 000002
【特許請求の範囲】
【請求項１】
ＤＣ／ＤＣコンバータの出力電圧と目標電圧との誤差電圧に応じて、系の安定動作が確保されたデジタル調整信号を出力するデジタル位相補償部と、
前記デジタル調整信号に対してΣ△変調を行なうΣ△変調部とを備え、
前記Σ△変調部の出力信号に応じて、前記ＤＣ／ＤＣコンバータがスイッチング制御されることを特徴とするＤＣ／ＤＣコンバータの制御回路。
【請求項２】
前記Σ△変調部は、
クロック信号に応じて加算結果を保持する保持部と、
前記保持部に保持されている加算結果と前記デジタル調整信号とを加算する加算部とを備え、
前記加算部のキャリー信号を出力することを特徴とする請求項１に記載のＤＣ／ＤＣコンバータの制御回路。
【請求項３】
前記出力電圧をデジタル値に変換するＡＤ変換部と、
前記ＡＤ変換部の出力信号とデジタル値の前記目標電圧とを差分して前記誤差電圧を演算するデジタル減算部とを備えることを特徴とする請求項１または２に記載のＤＣ／ＤＣコンバータの制御回路。
【請求項４】
前記デジタル位相補償部は、ＰＩＤ制御を行なうことを特徴とする請求項１乃至３の少なくとも何れか１項に記載のＤＣ／ＤＣコンバータの制御回路。
【請求項５】
出力電圧と目標電圧との誤差電圧に応じて、系の安定動作が確保されたデジタル調整信号を出力するデジタル位相補償部と、
前記デジタル調整信号に対してΣ△変調を行なうΣ△変調部と、
前記Σ△変調部の出力信号に応じてスイッチング制御されるメインスイッチとを備えることを特徴とするＤＣ／ＤＣコンバータ。
【請求項６】
出力電圧と目標電圧との誤差電圧に応じて、系の安定動作が確保されたデジタル調整信号を出力するステップと、
前記デジタル調整信号に対してΣ△変調を行なうステップと、
前記Σ△変調のステップにより生成される信号に応じてスイッチングを行なうステップとを有することを特徴とするＤＣ／ＤＣコンバータの制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＣ／ＤＣコンバータをデジタル制御により動作させる際の制御回路、ＤＣ／ＤＣコンバータ、およびその制御方法に関するものであり、特に、誤差電圧に対してスイッチング制御を行なう際の変調方式に関するものである。
【背景技術】
【０００２】
従来より、デジタル制御方式ＤＣ／ＤＣコンバータとして、デジタル信号処理によりパルス幅変調（ＰＷＭ）制御を行なう技術が開示されている。目的電圧に対する出力電圧の誤差電圧をデジタル値に変換したうえで、ＰＩＤ制御等をデジタル信号処理を行って系の位相補償分を加味した制御信号を得る。この制御信号に基づきデジタルＰＷＭ制御回路においてデジタル信号処理を行ない、ＰＷＭ信号を出力する。
【０００３】
こうしたデジタル信号制御によるパルス幅変調によりＤＣ／ＤＣコンバータを制御する制御ＩＣとしては、例えば、テキサス・インストルメンツ（ＴＩ）社製のＵＣＤ９ｋファミリーやＵＣＤ７ｋファミリーが例示される。
【０００４】
【非特許文献１】ジョシュア  イスラエルソン（Ｊｏｓｈｕａ  Ｉｓｒａｅｌｓｏｈｎ）、“スイッチング電源もデジタル制御の時代に”、[ｏｎｌｉｎｅ]、２００７年６月２５日、イーディーエヌ  ジャパン（ＥＤＮ  Ｊａｐａｎ）、[２００７年６月２５日検索]、インターネット＜ＵＲＬ：ｈｔｔｐ：／／ｗｗｗ．ｅｄｎｊａｐａｎ．ｃｏｍ／ｃｏｎｔｅｎｔ／ｉｓｓｕｅ／２００５／１１／ｃｏｎｔｅｎｔ０２．ｈｔｍｌ＞
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記背景技術に開示したデジタル制御ＤＣ／ＤＣコンバータでは、デジタルＰＷＭ制御回路は、デジタル信号処理によりパルス幅を変調するために、制御が複雑となり大規模な回路構成を必要とするおそれがある。具体的には、デジタルシグナルプロセッサー（ＤＳＰ）によりデジタル信号処理による数値演算を行なってＰＷＭ信号を生成する場合や、ディレイライン回路やディレイロックドループ（ＤＬＬ）回路などにより互いに異なる位相の信号を複数用意しそれらを選択してＰＷＭ信号を生成する場合などが考えられる。
【０００６】
回路規模の増大に伴い、集積回路上あるいは回路実装上の占有面積が大きくなってしまい、高集積・高密度実装の観点から問題である。また、回路規模の増大に伴う消費電流の増大が問題である。特に、ＤＣ／ＤＣコンバータの軽負荷動作状態における電力効率が悪化してしまうおそれがあり問題である。軽負荷動作状態では、負荷側が要求する電力に比して制御回路において消費される電力が相対的に大きくなる。このため、制御回路の電流消費は、軽負荷動作状態における電力効率の悪化を招来し問題となる。
【０００７】
本発明は、上記の課題に鑑み提案されたものであって、デジタル制御されるＤＣ／ＤＣコンバータの制御回路、ＤＣ／ＤＣコンバータ、およびその制御方法において、誤差電圧に対してスイッチング制御を行なう際の変調方式を、ＰＷＭ変調方式とは異なる簡略な変調方式とすることにより、制御回路を簡略化して消費電流の低減を図ることが可能なデジタル制御ＤＣ／ＤＣコンバータの制御回路、ＤＣ／ＤＣコンバータ、およびその制御方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係るＤＣ／ＤＣコンバータの制御回路は、デジタル位相補償部とΣ△変調部とを備えている。デジタル位相補償部は、ＤＣ／ＤＣコンバータの出力電圧と目標電圧との誤差電圧に応じて、系の安定動作が確保されたデジタル調整信号を出力する。Σ△変調部は、デジタル位相補償部から出力されるデジタル調整信号に対してΣ△変調を行なう。Σ△変調部から出力されるΣ△変調された出力信号に応じて、ＤＣ／ＤＣコンバータがスイッチング制御される。
【０００９】
また、本発明に係るＤＣ／ＤＣコンバータは、デジタル位相補償部、Σ△変調部、およびメインスイッチを備えている。メインスイッチは、Σ△変調部から出力されるΣ△変調された出力信号に応じてスイッチング制御される。
【００１０】
また、本発明に係るＤＣ／ＤＣコンバータの制御方法は、デジタル調整信号を出力するステップ、Σ△変調を行なうステップ、およびスイッチングを行なうステップを有している。デジタル調整信号を出力するステップでは、出力電圧と目標電圧との誤差電圧に応じて、系の安定動作が確保されたデジタル調整信号を出力する。Σ△変調を行なうステップでは、デジタル調整信号に対してΣ△変調を行なう。スイッチングを行なうステップでは、Σ△変調された信号に応じてＤＣ／ＤＣコンバータのスイッチングが行われる。
【発明の効果】
【００１１】
本発明によれば、ＤＣ／ＤＣコンバータのスイッチング制御としてΣ△変調を行なう。入力信号を順次累算していき、累算結果が所定値を越えた場合に出力信号を遷移する。遷移した出力信号に応じてＤＣ／ＤＣコンバータをスイッチングする。入力信号の累算と累算結果の保持という簡略な動作で信号変調を行なうことができる。ＤＣ／ＤＣコンバータのスイッチング制御をデジタル制御により行なう場合に、制御方式が簡略化され、回路規模を簡略化することができる。集積回路上あるいは回路実装上の占有面積が圧縮され、高集積・高密度実装に資することができる。また、回路動作に伴う消費電流の低減を図ることができる。
特に、ＤＣ／ＤＣコンバータの軽負荷動作状態において、電力効率の向上を図ることができる。
また、Σ△変調における特徴であるノイズシェーピング効果を享受することができる。ＤＣ／ＤＣコンバータにおいて、スイッチング制御におけるノイズを低減することができる。
【発明を実施するための最良の形態】
【００１２】
図１は実施形態のＤＣ／ＤＣコンバータの回路図である。実施形態では降圧型のＤＣ／ＤＣコンバータを例示して説明する。入力電圧Ｖｉｎを出力する入力電源Ｖは、正側端子がメインスイッチＳの一端に接続されている。メインスイッチＳの他端は、チョークコイルＬの一端とダイオードＤのカソード端子に接続されている。チョークコイルＬの他端は、出力コンデンサＣおよび負荷ＬＤの一端に接続される。チョークコイルＬの他端から出力電圧Ｖｏｕｔが出力される。また、ダイオードＤのアノード端子、出力コンデンサＣおよび負荷ＬＤの他端は、入力電源Ｖの負側端子に接続されている。
【００１３】
メインスイッチＳは、その制御端子がドライバ回路ＤＲに接続されている。ドライバ回路ＤＲの入力端子は、制御回路１に接続されている。
【００１４】
制御回路１には出力電圧Ｖｏｕｔが入力される。出力電圧Ｖｏｕｔは、ＡＤ変換器（以下、ＡＤＣを記す）３に入力される。ＡＤＣ３の出力端子は、減算器５に備えられる２つの入力端子のうち減ずる信号が入力される入力端子に接続されている。減算器５の入力端子のうち減ぜられる信号が入力される入力端子には、デジタル値で表現されたデジタル目標電圧ＶＴ（ｎ）が入力される。
ここで、ｎはビット幅を示す。以下の説明において、デジタル値を有する信号において共通に使用する。
【００１５】
減算器５の出力端子は、デジタル位相補償部７に入力される。デジタル位相補償部７の出力端子は、Σ△変調部９に入力される。Σ△変調部９にはクロック信号ＣＬＫが入力される。Σ△変調部９の出力端子がドライバ回路ＤＲの入力端子に接続されている。
【００１６】
制御回路１では、ＤＣ／ＤＣコンバータの出力電圧Ｖｏｕｔが入力されると、ＡＤＣ３においてＡＤ変換され、デジタル出力電圧ＶＯ（ｎ）として出力される。デジタル出力電圧ＶＯ（ｎ）は、減算器５において、デジタル目標電圧ＶＴ（ｎ）から減算される。減算された演算結果がデジタル誤差電圧ＥＶ（ｎ）である。ここで、誤差電圧とは、現在の出力電圧Ｖｏｕｔが目標電圧に対して不足している差電圧である。ＤＣ／ＤＣコンバータでは、誤差電圧に応じてスイッチング制御が行われる。すなわち、誤差電圧が大きいほどメインスイッチＳの導通頻度あるいは割合が大きくなり、出力電圧Ｖｏｕｔが目標電圧に近づくように制御する。
【００１７】
ここで、ＤＣ／ＤＣコンバータは、負帰還ループを備えた制御である。したがって、出力信号Ｖｏｕｔに応じた誤差電圧に基づいて負帰還制御を行なうだけでは、安定した動作を実現することは困難である。負帰還ループには様々な回路要素が存在しており、これらの回路要素により信号の位相がシフトしてしまうからである。こうした位相のシフトを補償するためにデジタル位相補償部７が備えられている。デジタル位相補償部７は、デジタル誤差電圧ＥＶ（ｎ）がデジタル信号処理され位相が補償された、デジタル調整信号Ｄ（ｎ）を出力する。また、代表的な位相補償の方法であるＰＩＤ制御によりデジタル調整信号Ｄ（ｎ）が生成される。
【００１８】
これにより、系の位相に応じて調整を行なうことができる。出力電圧Ｖｏｕｔが、所定の電圧値を出力する定常状態、および電圧値が急変する過渡応答状態の何れの場合にも、出力電圧Ｖｏｕｔにおいて電圧値の発振現象や振動現象が抑制された、安定動作が実現される。
【００１９】
デジタル調整信号Ｄ（ｎ）はΣ△変調部９に入力され、クロック信号ＣＬＫごとに累算される。累算値が所定値を越えたサイクルで変調信号Ｃが出力される。変調信号Ｃの出力に応じて、メインスイッチＳが導通状態とされる。そして、次サイクルでは、前サイクルまでの累算値から所定値が減じられた残余値に対してデジタル調整信号Ｄ（ｎ）の累算が行われる。以後同様に、サイクルごとにデジタル調整信号Ｄ（ｎ）の累算が継続される。
【００２０】
ここで、デジタル位相補償部７から出力されるデジタル調整信号Ｄ（ｎ）は、デジタル誤差電圧ＥＶ（ｎ）と正の相関を有する信号である。すなわち、出力電圧Ｖｏｕｔが目標電圧に比して低くデジタル誤差電圧ＥＶ（ｎ）が大きいほど、大きな値となる。
【００２１】
目標電圧に比して出力電圧Ｖｏｕｔの不足電圧が大きい場合には、デジタル調整信号Ｄ（ｎ）は大きな値となる。累算値が所定値に至るまでのクロック信号ＣＬＫのサイクル数は小さくなる。変調信号Ｃが短い周期で出力され、メインスイッチＳの導通頻度が高くなる。その結果、電力供給が大きくなる。出力電圧Ｖｏｕｔが迅速に目標電圧に近づいていく。
【００２２】
逆に、目標電圧に比して出力電圧Ｖｏｕｔの不足電圧が小さい場合には、デジタル調整信号Ｄ（ｎ）は小さな値となる。累算値が所定値に至るまでのクロック信号ＣＬＫのサイクル数は大きくなる。変調信号Ｃが長い周期で出力される。メインスイッチＳの導通頻度が低くなる。その結果、電力供給が小さくなる。出力電圧Ｖｏｕｔが目標電圧に近づいていく過程で過電圧となることはない。
【００２３】
目標電圧に対する出力電圧Ｖｏｕｔの不足電圧に基づいて設定されるデジタル調整信号Ｄ（ｎ）に応じて、Σ△変調部９より出力される変調信号Ｃの出力頻度が調整され、スイッチング制御が行なわれる。不足電圧が大きな場合には変調信号Ｃの出力頻度が大きくなり、不足電圧が小さな場合には変調信号Ｃの出力頻度が小さくなり、出力電圧Ｖｏｕｔが目標電圧に制御される。
【００２４】
また、Σ△変調方式ではノイズシェーピング効果を奏する。ノイズ帯域が原信号の周波数帯域では抑制され、高い周波数領域に位置させることができる効果である。Σ△変調によりＤＣ／ＤＣコンバータのスイッチング制御を行うなうことにより、スイッチング周波数の周波数帯域を低減することが可能となる。
【００２５】
図２は、実施形態におけるΣ△変調部９の回路構成例を例示する回路ブロック図である。累算器として加算器１１が備えられている。加算器１１への第１の入力信号はデジタル調整信号Ｄ（ｎ）である。第２の入力信号は１サイクル前の加算結果信号Ｓ（ｎ）である。１サイクル前の加算結果信号Ｓ（ｎ）は保持回路１３に保持されている。保持回路１３の入力端子は加算器１１の出力端子が接続されている。保持回路１３は、クロック信号ＣＬＫに応じて加算器１１から出力される加算結果信号Ａ（ｎ）を取り込み保持する。加算器１１からのキャリー信号Ｃ（Ｎ）が変調信号Ｃに相当する。
【００２６】
累算器として加算器１１が使用される場合、所定値は、加算器１１で表現できる最大値に“１”を加えた値となる。また、キャリー信号Ｃ（Ｎ）が出力される際に加算器１１から出力される加算結果信号Ａ（ｎ）が残留値となる。この場合の加算結果信号Ａ（ｎ）が、キャリーが発生した際の加算結果のうち桁上げ以外の値だからである。この値が保持回路１３に保持される。すなわち、図２の回路構成では、累算値が所定値を越えたか否かを判定する判定回路や残留値を演算する演算回路などは備える必要はない。メインスイッチＳを導通制御するキャリー信号Ｃ（Ｎ）の出力が、そのまま累算値が所定値を越えたことを示し、そのときの加算結果信号Ａ（ｎ）が残留値となる。この値を保持回路１３に保持すれば、次サイクルにおいて残留値にデジタル調整信号Ｄ（ｎ）を累算していくことができる。
【００２７】
図３は、図２で例示したΣ△変調部の具体例である。加算器１１は、最下位ビット位置にハーフアダーＨＡを備え、その他のビット位置にフルアダーＦＡを備えている。各ハーフアダーＨＡおよびフルアダーＦＡには、デジタル調整信号Ｄ（ｎ）（Ｄ（１）〜Ｄ（Ｎ））および１サイクル前の加算結果信号Ｓ（ｎ）（Ｓ（１）〜Ｓ（Ｎ））がビット位置ごとに入力される。また、フルアダーＦＡには、１ビット下位のハーフアダーＨＡまたはフルアダーＦＡからのキャリー信号Ｃ（１）〜Ｃ（Ｎ−１）が入力される。
【００２８】
デジタル調整信号Ｄ（ｎ）（Ｄ（１）〜Ｄ（Ｎ））および１サイクル前の加算結果信号Ｓ（ｎ）（Ｓ（１）〜Ｓ（Ｎ））をビット位置ごとに加算した、ハーフアダーＨＡおよびフルアダーＦＡからは、加算結果信号Ａ（ｎ）（Ａ（１）〜Ａ（Ｎ））が出力される。加算結果信号Ａ（ｎ）（Ａ（１）〜Ａ（Ｎ））は、クロック信号ＣＬＫに応じて保持回路１３に取り込まれ保持される。保持回路１３は、フリップフロップ回路ＦＦで構成されている。フリップフロップ回路ＦＦから、１サイクル前の加算結果信号Ｓ（ｎ）（Ｓ（１）〜Ｓ（Ｎ））が出力される。
【００２９】
図４および図５は、Σ△変調の具体例を示すタイミングチャートである。クロック信号ＣＬＫのクロックサイクルごとに、デジタル調整信号Ｄ（ｎ）と１サイクル前の加算結果信号Ｓ（ｎ）が加算されて、加算結果信号Ａ（ｎ）が更新される。加算結果信号Ａ（ｎ）は、クロック信号ＣＬＫの立ち上がりエッジに応じて保持回路１３に取り込まれ保持される。保持された信号が次サイクルにおいて１サイクル前の加算結果信号Ｓ（ｎ）となり、加算器１１に入力される。ここでは、ｎ＝８、すなわち、各デジタル信号が８ビット幅である場合を例示する。図４、５に示すデジタル調整信号Ｄ（ｎ）、１サイクル前の加算結果信号Ｓ（ｎ）、および加算結果信号Ａ（ｎ）の値は、１０進数で表記した値である。
【００３０】
図４は、ＤＣ／ＤＣコンバータが重負荷状態の場合である。デジタル調整信号Ｄ（ｎ）は、最大値“２５５”で始まり、その後“１００”に低下する場合である。
【００３１】
クロックサイクル（１）の１サイクル前では、出力電圧Ｖｏｕｔが目標電圧以上であり、デジタル調整信号Ｄ（ｎ）が最小値“０”であるとする。この場合、クロックサイクル（１）では、１サイクル前の加算結果信号Ｓ（ｎ）として最小値“０”が保持されている。
【００３２】
負荷急増に伴い、クロックサイクル（１）においてデジタル調整信号Ｄ（ｎ）が最大値“２５５”に増大し、この状態がクロックサイクル（５）まで継続するものとする。
【００３３】
クロックサイクル（１）では、デジタル調整信号Ｄ（ｎ）の最大値“２５５”と１サイクル前の加算結果信号Ｓ（ｎ）の最小値“０”とが加算される。加算結果信号Ａ（ｎ）は最大値“２５５”となるものの、キャリーは発生せずキャリー信号Ｃ（Ｎ）はローレベルを維持する。クロックサイクル（１）ではメインスイッチＳは導通しない。
【００３４】
クロックサイクル（２）では、前クロックサイクル（１）の加算結果信号Ａ（ｎ）の最大値“２５５”が保持回路１３に保持され、１サイクル前の加算結果信号Ｓ（ｎ）が最大値“２５５”とされる。デジタル調整信号Ｄ（ｎ）の最大値“２５５”と１サイクル前の加算結果信号Ｓ（ｎ）の最大値“２５５”とが加算される。加算器１１ではオーバーフローが発生する。キャリー信号Ｃ（Ｎ）がハイレベルに遷移すると共に、加算結果信号Ａ（ｎ）が残余値“２５４”となる。メインスイッチＳは導通する。
【００３５】
以下のクロックサイクルでは同様の動作が繰り替えされる。クロックサイクル（３）では、前クロックサイクル（２）の加算結果信号Ａ（ｎ）の値“２５４”が保持回路１３に保持され、デジタル調整信号Ｄ（ｎ）の最大値“２５５”と１サイクル前の加算結果信号Ｓ（ｎ）の値“２５４”とが加算される。加算結果信号は残余値“２５３”とされる。クロックサイクル（４）では、前クロックサイクル（３）の加算結果信号Ａ（ｎ）の値“２５３”が保持回路１３に保持され、デジタル調整信号Ｄ（ｎ）の最大値“２５５”と１サイクル前の加算結果信号Ｓ（ｎ）の値“２５３”とが加算される。加算結果信号は残余値“２５２”とされる。クロックサイクル（５）では、前クロックサイクル（４）の加算結果信号Ａ（ｎ）の値“２５２”が保持回路１３に保持され、デジタル調整信号Ｄ（ｎ）の残余値“２５５”と１サイクル前の加算結果信号Ｓ（ｎ）の値“２５２”とが加算される。加算結果信号は残余値“２５１”とされる。
【００３６】
クロックサイクル（３）〜（５）では、何れも加算器１１でオーバーフローが発生し、キャリー信号Ｃ（Ｎ）がハイレベルとされる。メインスイッチＳは導通する。
【００３７】
クロックサイクル（６）〜（１１）では、出力電圧Ｖｏｕｔの不足電圧が改善し、デジタル調整信号Ｄ（ｎ）が最大値“２５５”から減少し値“１００”に変化する。クロックサイクル（６）では、前クロックサイクル（５）の加算結果信号Ａ（ｎ）の値“２５１”が保持回路１３に保持され、１サイクル前の加算結果信号Ｓ（ｎ）が値“２５１”とされる。デジタル調整信号Ｄ（ｎ）の値“１００”と１サイクル前の加算結果信号Ｓ（ｎ）の値“２５１”とが加算される。加算器１１ではオーバーフローが発生する。キャリー信号Ｃ（Ｎ）がハイレベルに遷移すると共に、加算結果信号Ａ（ｎ）が残余値“９５”となる。メインスイッチＳは導通する。
【００３８】
クロックサイクル（２）〜（６）では、キャリー信号Ｃ（Ｎ）がハイレベルに維持され、メインスイッチＳが導通状態に維持される。
【００３９】
以下のクロックサイクルでは同様の動作が繰り替えされる。クロックサイクル（７）では、デジタル調整信号Ｄ（ｎ）の値“１００”と１サイクル前の加算結果信号Ｓ（ｎ）の値“９５”とが加算される。キャリーＣ（Ｎ）はローレベルに遷移しメインスイッチＳは導通しない。加算結果信号は残余値“１９５”とされる。クロックサイクル（８）では、デジタル調整信号Ｄ（ｎ）の値“１００”と１サイクル前の加算結果信号Ｓ（ｎ）の値“１９５”とが加算される。キャリーＣ（Ｎ）はハイレベルに遷移しメインスイッチＳが導通する。加算結果信号は残余値“３９”とされる。クロックサイクル（９）では、デジタル調整信号Ｄ（ｎ）の値“１００”と１サイクル前の加算結果信号Ｓ（ｎ）の値“３９”とが加算される。キャリー信号Ｃ（Ｎ）はローレベルに遷移しメインスイッチＳは導通しない。加算結果信号は残余値“１３９”とされる。クロックサイクル（１０）では、デジタル調整信号Ｄ（ｎ）の値“１００”と１サイクル前の加算結果信号Ｓ（ｎ）の値“１３９”とが加算される。キャリー信号Ｃ（Ｎ）はローレベルに遷移しメインスイッチＳは導通しない。加算結果信号は残余値“２３９”とされる。クロックサイクル（１１）では、デジタル調整信号Ｄ（ｎ）の値“１００”と１サイクル前の加算結果信号Ｓ（ｎ）の値“２３９”とが加算される。キャリー信号Ｃ（Ｎ）はハイレベルに遷移しメインスイッチＳが導通する。加算結果信号Ａ（ｎ）は残余値“８３”とされる。
【００４０】
ＤＣ／ＤＣコンバータが重負荷状態となり、出力電圧Ｖｏｕｔが目標電圧に比して大きく不足している場合には、デジタル調整信号Ｄ（ｎ）が大きな値となる。加算器１１での塁算によりオーバーフローしてキャリー信号Ｃ（Ｎ）がハイレベルに遷移するまでのクロックサイクル数が少なくなり、頻繁にメインスイッチＳが導通する。これにより、出力電圧Ｖｏｕｔの不足分を迅速に改善するように制御される。
【００４１】
図５では、ＤＣ／ＤＣコンバータが軽負荷状態の場合である。デジタル調整信号Ｄ（ｎ）が値“３０”で推移する場合である。クロックサイクルごとの加算動作は図４で説明した場合と同様である。クロックサイクルごとに、加算結果信号Ａ（ｎ）は値“３０”が累算される。その間、加算器１１ではオーバーフローは発生せず、キャリー信号Ｃ（Ｎ）はローレベルに維持される。メインスイッチＳは非導通に維持される（クロックサイクル（１）〜（８））。クロックサイクル（９）では、１サイクル前の加算結果信号Ｓ（ｎ）が値“２４０”であり、デジタル調整信号Ｄ（ｎ）の値“３０”が加算されてオーバーフローが発生する。キャリー信号Ｃ（Ｎ）がハイレベルに遷移し、メインスイッチＳが導通する。クロックサイクル（１０）では、１サイクル前の加算結果信号Ｓ（ｎ）が値“１４”であり、デジタル調整信号Ｄ（ｎ）の値“３０”が加算されてもオーバーフローは発生しない。キャリー信号Ｃ（Ｎ）はローレベルに遷移し、メインスイッチＳは非導通である。
【００４２】
ＤＣ／ＤＣコンバータが軽負荷状態となり、出力電圧Ｖｏｕｔの目標電圧に対する不足電圧が限定的である場合には、デジタル調整信号Ｄ（ｎ）が小さな値となる。加算器１１での塁算によりオーバーフローしてキャリー信号Ｃ（Ｎ）がハイレベルに遷移するまでのクロックサイクル数が大きくなり、メインスイッチＳが導通する頻度は少なくなる。これにより、出力電圧Ｖｏｕｔが過電圧とされることはなく目標電圧に制御される。
【００４３】
ここで、ＡＤ変換器（ＡＤＣ）がＡＤ変換部に相当する。減算器５がデジタル減算部に相当する。加算器１１が加算部に相当する。保持回路１３が保持部に相当する。
【００４４】
以上、詳細に説明したように、本発明の実施形態によれば、ＤＣ／ＤＣコンバータのスイッチング制御としてΣ△変調を行なうことにより、位相補償が調整された信号であるデジタル調整信号Ｄ（ｎ）を入力信号として累算していき累算結果を保持するという簡略な動作で信号変調を行なうことができる。ＤＣ／ＤＣコンバータのスイッチング制御をデジタル制御により行なう場合に、制御方式が簡略化され、回路規模を簡略化することができる。集積回路上あるいは回路実装上の占有面積が圧縮され、高集積・高密度実装に資することができる。また、回路動作に伴う消費電流の低減を図ることができる。
特に、回路動作に伴う消費電流の低減によりＤＣ／ＤＣコンバータの軽負荷動作状態において、電力効率の向上を図ることができる。
また、Σ△変調における特徴であるノイズシェーピング効果を享受することができる。ＤＣ／ＤＣコンバータにおいて、スイッチング周波数帯域でのノイズを低減することができる。
【００４５】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内での種々の改良、変更が可能であることは言うまでもない。
例えば、本実施形態では、Σ△変調部９のクロック信号ＣＬＫの周期でメインスイッチＳを導通制御する場合について説明したが、本発明はこれに限定されるものではない。メインスイッチＳのスイッチング周波数を逓倍し逓倍された周波数をクロック信号ＣＬＫの周波数とすることもできる。メインスイッチＳのスイッチング周期を多分割して分割時間ごとにメインスイッチＳの導導通制御をすることができる。精細なスイッチング制御を行なうことができる。
【００４６】
以下、本発明の諸態様を付記としてまとめる。
（付記１）ＤＣ／ＤＣコンバータの出力電圧と目標電圧との誤差電圧に応じて、系の安定動作が確保されたデジタル調整信号を出力するデジタル位相補償部と、
前記デジタル調整信号に対してΣ△変調を行なうΣ△変調部とを備え、
前記Σ△変調部の出力信号に応じて、前記ＤＣ／ＤＣコンバータがスイッチング制御されることを特徴とするＤＣ／ＤＣコンバータの制御回路。
（付記２）前記Σ△変調部は、
クロック信号に応じて加算結果を保持する保持部と、
前記保持部に保持されている加算結果と前記デジタル調整信号とを加算する加算部とを備え、
前記加算部のキャリー信号を出力することを特徴とする付記１に記載のＤＣ／ＤＣコンバータの制御回路。
（付記３）前記出力電圧をデジタル値に変換するＡＤ変換部と、
前記ＡＤ変換部の出力信号とデジタル値の前記目標電圧とを差分して前記誤差電圧を演算するデジタル減算部とを備えることを特徴とする付記１または２に記載のＤＣ／ＤＣコンバータの制御回路。
（付記４）前記デジタル位相補償部は、ＰＩＤ制御を行なうことを特徴とする付記１乃至３の少なくとも何れか１項に記載のＤＣ／ＤＣコンバータの制御回路。
（付記５）出力電圧と目標電圧との誤差電圧に応じて、系の安定動作が確保されたデジタル調整信号を出力するデジタル位相補償部と、
前記デジタル調整信号に対してΣ△変調を行なうΣ△変調部と、
前記Σ△変調部の出力信号に応じてスイッチング制御されるメインスイッチとを備えることを特徴とするＤＣ／ＤＣコンバータ。
（付記６）出力電圧と目標電圧との誤差電圧に応じて、系の安定動作が確保されたデジタル調整信号を出力するステップと、
前記デジタル調整信号に対してΣ△変調を行なうステップと、
前記Σ△変調のステップにより生成される信号に応じてスイッチングを行なうステップとを有することを特徴とするＤＣ／ＤＣコンバータの制御方法。
（付記７）  ＤＣ／ＤＣコンバータの出力電圧と目標電圧との誤差電圧に応じて、系の安定動作が確保されたデジタル調整信号を出力するデジタル位相補償部と、
前記デジタル調整信号に対してΣ△変調を行なうΣ△変調部とを備え、
前記デジタル位相補償器のクロック信号と前記Σ△変調器のクロック信号とを同期させた状態で、前記デジタル位相補償器のクロック信号の周波数と前記Σ△変調器のクロック信号の周波数との比を１：ｎ（ｎは正の整数）とすることを特徴とする。
（付記８）前記デジタル位相補償器は、デジタルシングルプロセッサで実行されることを特徴とする付記７に記載のＤＣ／ＤＣコンバータ。
（付記９）前記Σ△変調器のクロック信号の周波数は、外部から可変できることを特徴とする付記７に記載のＤＣ／ＤＣコンバータ。
（付記１０）  前記デジタル位相補償器のクロック信号の周波数、及び前記Σ△変調器のクロック信号の周波数それぞれを、外部から設定される周波数に同期させることを特徴とする付記７に記載のＤＣ／ＤＣコンバータ。
【図面の簡単な説明】
【００４７】
【図１】実施形態のＤＣ／ＤＣコンバータを示す回路図である。
【図２】Σ△変調部の回路構成例を示す図である。
【図３】Σ△変調部の具体例を示す回路図である。
【図４】重負荷時のΣ△変調を示すタイミングチャートである。
【図５】軽負荷時のΣ△変調を示すタイミングチャートである。
【符号の説明】
【００４８】
１      制御回路
３      ＡＤ変換器（ＡＤＣ）
５      減算器
７      デジタル位相補償部
９      Σ△変調部
１１      加算器
１３      保持回路
Ｃ      出力コンデンサ
Ｄ      ダイオード
ＤＲ      ドライバ回路
ＦＡ      フルアダー
ＦＦ      フリップフロップ回路
ＨＡ      ハーフアダー
Ｌ      チョークコイル
ＬＤ      負荷
Ｓ      メインスイッチ
Ｖ      入力電源
Ａ（ｎ）      加算結果信号
Ｃ      変調信号
Ｃ（Ｎ）      キャリー信号
ＣＬＫ      クロック信号
Ｄ（ｎ）      デジタル調整信号
ＥＶ（ｎ）      デジタル誤差電圧
Ｓ（ｎ）      １サイクル前の加算結果信号
Ｖｉｎ      入力電圧
Ｖｏｕｔ      出力電圧
ＶＯ（ｎ）      デジタル出力電圧
ＶＴ（ｎ）      デジタル目標電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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