(57)【要約】【課題】ＰＬＬの低消費電力化、回路規模の低減、設計の困難性の低減。【解決手段】所定の局部発振周波数ＩＰＡ，ＱＰＡを出力する局部発振回路１１０を含み、受信信号ＲＦと局部発振周波数ＩＰＡ，ＱＰＡとを乗算した中間周波信号Ｉｉｎ，Ｑｉｎを出力するアナログ直交復調回路１００と、中間周波信号Ｉｉｎ，Ｑｉｎを入力しフィルタ信号Ｉｏｕｔ，Ｑｏｕｔを出力する中心周波数と通過帯域とのどちらか少なくとも一方を可変にできる可変バンドパスフィルタ２００と、フィルタ信号Ｉｏｕｔ，Ｑｏｕｔをデジタル信号Ｉｄｉ，Ｑｄｉに変換するアナログ−デジタル変換回路３１０，３２０と、所定の数値制御発振周波数ＩＰＢ，ＱＰＢを出力する数値制御発振回路４１０を含み、デジタル信号Ｉｄｉ，Ｑｄｉと数値制御発振周波数ＩＰＢ，ＱＰＢとを乗算した復調信号Ｉｄｍ，Ｑｄｍを出力するデジタル直交復調回路４００と、を含む受信回路。【選択図】図１
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【特許請求の範囲】
【請求項１】
基準クロック信号を発生する発振回路と、
前記基準クロック信号に基づき所定の局部発振周波数を出力する局部発振回路を含み、受信信号と前記局部発振周波数とを乗算した中間周波信号を出力するアナログ直交復調回路と、
前記中間周波信号を入力しフィルタ信号を出力する中心周波数と通過帯域とのどちらか少なくとも一方を可変にできる可変バンドパスフィルタと、
前記フィルタ信号をデジタル信号に変換するアナログ−デジタル変換回路と、
前記基準クロック信号に基づき所定の数値制御発振周波数を出力する数値制御発振回路を含み、前記デジタル信号と前記数値制御発振周波数とを乗算した復調信号を出力するデジタル直交復調回路と、
を含む、
ことを特徴とする受信回路。
【請求項２】
請求項１に記載の受信回路において、前記局部発振回路は、整数分周方式であることを特徴とする受信回路。
【請求項３】
請求項１に記載の受信回路において、前記数値制御発振回路は、前記中間周波信号に基づき前記数値制御発振周波数を出力することを特徴とする受信回路。
【請求項４】
請求項１に記載の受信回路において、前記受信回路は、さらに、前記受信回路の外部から入力される周波数選択信号に対応する前記局部発振回路の第１の設定値と前記可変バンドパスフィルタの第２の設定値と前記数値制御発振回路の第３の設定値とが定義されたテーブルと、前記周波数選択信号に基づき前記テーブルから前記第１の設定値と前記第２の設定値と前記第３の設定値とを取得し、前記局部発振回路に前記第１の設定値を送信し、前記可変バンドパスフィルタに前記第２の設定値を送信し、前記数値制御発振回路に前記第３の設定値を送信する制御部と、を含むことを特徴とする受信回路。
【請求項５】
請求項１に記載の受信回路において、前記局部発振周波数は、１．２２８８ＭＨｚのｎ倍または１／ｎ倍（ｎは任意の自然数）であることを特徴とする受信回路。
【請求項６】
請求項１から５のいずれか一項に記載の受信回路を含むことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＤＭＡ２０００通信方式の受信回路及び電子機器に関する。
【背景技術】
【０００２】
ダブルスーパーなどの無線受信装置では、周波数が高く、切り替える周波数の幅（チャンネル幅）が狭いほど、ローカル発振器（ＬＯ：Local Oscillator）つまりＰＬＬ周波数シンセサイザー（以下ＰＬＬ：Phase-locked loop）の設計が困難となり、回路規模も増大する。
【０００３】
受信信号のＲＦ周波数（図４Ｒｉｎ参照）が８４０ＭＨｚ〜９００ＭＨｚの範囲で等間隔ではない場合（最小分解能は１０ｋＨｚ）、ＩＦ周波数（図４Ｉｉｎ参照）を３．２５ＭＨｚに固定すると、ＰＬＬの周波数ステップはＲＦ周波数の最小分解能（１０ｋＨｚ）となる。このため、ＰＬＬの比較周波数を１０ｋＨｚにするか、図５に示すような分数周波数方式であるΔΣＦｒａｃｔｉｏｎａｌ−Ｎ方式のＰＬＬ１１００を用いて分解能を大きくする必要があった。しかし例えば、ＲＦ周波数が８６０．９５ＭＨｚの受信信号を３．２５ＭＨｚのＩＦ周波数の信号にダウンコンバートしたい場合、比較周波数が１０ｋＨｚでは、周波数＝８６０．９５ＭＨｚ−３．２５ＭＨｚ＝１０ｋＨｚ×８５７７０となり、ＰＬＬの逓倍数が非常に大きくなる。ＰＬＬの出力ノイズは逓倍数Ｎに応じて２０ｌｏｇＮと悪化するため、この場合９８ｄＢ以上悪化する。一般的に、無線通信に必要なＰＬＬのノイズの仕様は非常に厳しく、この方法では満たすことが出来ない。また、ΔΣＦｒａｃｔｉｏｎａｌ−Ｎ方式のＰＬＬ１１００は、コントローラー部に１万ゲート以上のロジック回路が必要であるなど構造が複雑であり、回路規模、消費電力の面で整数分周方式のＰＬＬより劣る。
【０００４】
この問題を解決するために、例えば特許文献１には、ＰＬＬの入力を１６ＭＨｚ、入力段分周器を１／２２４とし、周波数オフセットを１／１２６ＭＨｚ（あるいは１／６３ＭＨｚ）とすることで、整数分周ＰＬＬを実現する方法が記載されている。これにより、分数分周ＰＬＬを使わずに、比較周波数を１／１４ＭＨｚ（あるいは１／３ＭＨｚ）と大きくでき、ＰＬＬ帯域を広くできる。これにより位相ノイズを低減できるが、オフセットを持たせないと、比較周波数は１／６４０ＭＨｚとなってしまう。地上デジタルＴＶの場合、チャンネルが等間隔であるため一種類のオフセットを持たせればよいが、ＣＤＭＡ２０００のように、チャンネル間隔がばらばら（最小ステップ１０ｋＨｚ）の場合には対応できない。
【０００５】
この問題を解決するために、例えば特許文献２には、２個の固定フィルタとそれぞれのフィルタの前に周波数変換器を持つ回路が記載されている。周波数変換器の少なくとも一方を可変にすることで、２回ダウンコンバートする間にそれぞれのフィルタの帯域の端を用いることで、任意のフィルタ特性を実現する。
【０００６】
【特許文献１】特開２００５−２６８９１号公報
【特許文献２】特開平１１−１４５８７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来の方法では、周波数変換器およびフィルタ、周波数発生回路が２個必要なことから、回路規模は通常の回路の２倍となり、消費電力も増える。また、任意のフィルタ特性を実現するためには、周波数発生回路の周波数分解能は高くなければならず、回路が複雑で大規模になり、消費電力が増大するという課題がある。
【課題を解決するための手段】
【０００８】
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態又は適用例として実現することが可能である。
【０００９】
［適用例１］
基準クロック信号を発生する発振回路と、前記基準クロック信号に基づき所定の局部発振周波数を出力する局部発振回路を含み、受信信号と前記局部発振周波数とを乗算した中間周波信号を出力するアナログ直交復調回路と、前記中間周波信号を入力しフィルタ信号を出力する中心周波数と通過帯域とのどちらか少なくとも一方を可変にできる可変バンドパスフィルタと、前記フィルタ信号をデジタル信号に変換するアナログ−デジタル変換回路と、前記基準クロック信号に基づき所定の数値制御発振周波数を出力する数値制御発振回路を含み、前記デジタル信号と前記数値制御発振周波数とを乗算した復調信号を出力するデジタル直交復調回路と、を含む、ことを特徴とする受信回路。
【００１０】
この構成によれば、局部発振回路と数値制御発振回路とで共通の基準クロック信号を用いることにより、受信回路の簡略化と消費電力の低減を実現できる。
【００１１】
［適用例２］
上記に記載の受信回路において、前記局部発振回路は、整数分周方式であることを特徴とする受信回路。
【００１２】
この構成によれば、受信回路の簡略化と消費電力の低減を実現できる。
【００１３】
［適用例３］
上記に記載の受信回路において、前記数値制御発振回路は、前記中間周波信号に基づき前記数値制御発振周波数を出力することを特徴とする受信回路。
【００１４】
この構成によれば、ノイズに強い受信回路を実現できる。
【００１５】
［適用例４］
上記に記載の受信回路において、前記受信回路は、さらに、前記受信回路の外部から入力される周波数選択信号に対応する前記局部発振回路の第１の設定値と前記可変バンドパスフィルタの第２の設定値と前記数値制御発振回路の第３の設定値とが定義されたテーブルと、前記周波数選択信号に基づき前記テーブルから前記第１の設定値と前記第２の設定値と前記第３の設定値とを取得し、前記局部発振回路に前記第１の設定値を送信し、前記可変バンドパスフィルタに前記第２の設定値を送信し、前記数値制御発振回路に前記第３の設定値を送信する制御部と、を含むことを特徴とする受信回路。
【００１６】
この構成によれば、受信回路の簡略化と消費電力の低減を実現でき、ノイズに強い受信回路を実現できる。
【００１７】
［適用例５］
上記に記載の受信回路において、前記局部発振周波数は、１．２２８８ＭＨｚのｎ倍または１／ｎ倍（ｎは任意の自然数）であることを特徴とする受信回路。
【００１８】
この構成によれば、ＣＤＭＡ２０００において受信精度の向上を実現できる。
【００１９】
［適用例６］
上記に記載の受信回路を含むことを特徴とする電子機器。
【００２０】
この構成によれば、受信回路の簡略化と消費電力の低減を実現できる。
【発明を実施するための最良の形態】
【００２１】
以下、受信回路の実施形態について図面に従って説明する。
【００２２】
（第１実施形態）
＜受信回路の構成＞
まず、第１実施形態に係る受信回路の構成について、図１を参照して説明する。図１は、第１実施形態に係る受信回路の構成を示す回路図である。
【００２３】
図１に示すように、受信回路１は、アンテナ１０と、低雑音増幅回路（以下ＬＮＡ：Low Noise Amplifier）１２と、基準クロック信号ＢＣＫを発生する発振回路である温度補償水晶発振回路（以下ＴＣＸＯ：Temperature Compensated Xtal Oscillator）１１１と、局部発振回路（以下ＰＬＬ）１１０を含むアナログ直交復調回路１００と、可変バンドパスフィルタ（以下ＢＰＦ：Band-Pass Filter）２００と、アナログ−デジタル変換回路（以下ＡＤＣ：Analog-to-Digital Converter）３１０，３２０と、数値制御発振回路（以下ＮＣＯ：Numerically Controlled Oscillator）４１０を含むデジタル直交復調回路４００と、ベースバンド（以下ＢＢ：Base Band）処理回路５００と、テーブル６１０と、制御部６００と、から構成されている。
【００２４】
ＬＮＡ１２は、アンテナ１０から受信した高周波（ＲＦ：Radio Frequency）信号を増幅し受信信号Ｒｉｎを出力する。ＴＣＸＯ１１１は、１９．６６０８ＭＨｚの基準クロック信号ＢＣＫを出力する。
【００２５】
アナログ直交復調回路１００は、基準クロック信号ＢＣＫに基づき動作するＰＬＬ１１０と、２個の乗算器１０１，１０２から構成されている。ＰＬＬ１１０は、９０度位相が異なる局部発振周波数の信号であるＩ相信号ＩＰＡとＱ相信号ＱＰＡを出力する。乗算器１０１は、受信信号ＲｉｎとＩ相信号ＩＰＡとを乗算し、中間周波（以下ＩＦ：Intermediate Frequency）信号Ｉｉｎを出力する。乗算器１０２は、受信信号ＲｉｎとＱ相信号ＱＰＡとを乗算し、ＩＦ信号Ｑｉｎを出力する。
【００２６】
可変ＢＰＦ２００は、ＩＦ信号Ｉｉｎ，Ｑｉｎからノイズを除去し信号を増幅したフィルタ信号Ｉｏｕｔ，Ｑｏｕｔを出力する。ＡＤＣ３１０は、フィルタ信号Ｉｏｕｔをアナログからデジタルに変換したデジタル信号Ｉｄｉを出力する。ＡＤＣ３２０は、フィルタ信号Ｑｏｕｔをアナログからデジタルに変換したデジタル信号Ｑｄｉを出力する。
【００２７】
デジタル直交復調回路４００は、基準クロック信号ＢＣＫに基づき動作するＮＣＯ４１０と、４個の乗算器４０１〜４０４と、２個の加算器４０５，４０６と、から構成されている。ＮＣＯ４１０は、９０度位相が異なる数値制御発振周波数の信号であるＩ相信号ＩＰＢとＱ相信号ＱＰＢを出力する。乗算器４０１は、デジタル信号ＩｄｉとＩ相信号ＩＰＢとを乗算し、乗算信号Ｉ１を出力する。乗算器４０２は、デジタル信号ＱｄｉとＱ相信号ＱＰＢとを乗算し、乗算信号Ｑ１を出力する。加算器４０５は、乗算信号Ｉ１と乗算信号Ｑ１とを加算し、復調信号Ｉｄｍを出力する。乗算器４０３は、デジタル信号ＩｄｉとＱ相信号ＱＰＢとを乗算し、乗算信号Ｉ２を出力する。乗算器４０４は、デジタル信号ＱｄｉとＩ相信号ＩＰＢとを乗算し、乗算信号Ｑ２を出力する。加算器４０６は、乗算信号Ｉ２と乗算信号Ｑ２とを加算し、復調信号Ｑｄｍを出力する。
【００２８】
ＢＢ処理回路５００は、復調信号Ｉｄｍ，Ｑｄｍからベースバンド信号ＯＵＴを出力する。
【００２９】
制御部６００は、外部から入力される周波数選択信号ＣＨに基づき、テーブル６１０から第１の設定値ＰＣＴＬと第２の設定値ＢＣＴＬと第３の設定値ＮＣＴＬとを取得し、ＰＬＬ１１０に第１の設定値ＰＣＴＬを送信し、可変ＢＰＦ２００に第２の設定値ＢＣＴＬを送信し、ＮＣＯ４１０に第３の設定値ＮＣＴＬを送信する。
【００３０】
＜ＰＬＬの構成＞
次に、ＰＬＬの構成について図２を参照して説明する。図２は、ＰＬＬの構成を示す回路図である。本実施形態のＰＬＬ１１０は、整数分周方式であるパルススワロー方式で構成されている。
【００３１】
図２に示すように、ＰＬＬ１１０は、３個の可変数分周器１１２，１２０，１１８と、位相周波数検波器（以下ＰＦＤ：Phase Frequency Detector）１１３と、チャージポンプ（以下ＣＰ：Charge Pump）１１４と、ローパスフィルタ（以下ＬＰＦ：Low Pass Filter）１１５と、電圧制御発振器（以下ＶＣＯ：Voltage Controlled Oscillator）１１６と、２係数プリスケーラ（以下ＰＳＣ）１１７と、スワローカウンタ１１９と、９０度位相変換器１２１と、から構成されている。
【００３２】
可変数分周器１１２は、基準クロック信号ＢＣＫを１／１６に分周した信号ｎ１を出力する。可変数分周器１１８は、第１の設定値ＰＣＴＬを構成する分周数Ｎに基づき１／Ｎに分周した信号ｎ４を出力する。ＶＣＯ１１６は、信号ｎ１と信号ｎ４とからＰＦＤ１１３とＣＰ１１４とＬＰＦ１１５とを介して発生した電圧ｖ１に基づき信号ｎ２を出力する。可変数分周器１２０は、信号ｎ２を１／２に分周したＩ相信号ＩＰＡを出力する。ＰＳＣ１１７は、第１の設定値ＰＣＴＬを構成する分周数Ｐに基づき信号ｎ２を１／Ｐまたは１／（Ｐ＋１）に分周した信号ｎ３を出力する。スワローカウンタ１１９は、第１の設定値ＰＣＴＬを構成するカウント数Ａに基づき信号ｎ３をカウントする。９０度位相変換器１２１は、Ｉ相信号ＩＰＡの位相を９０度変換しＱ相信号ＱＰＡを出力する。
【００３３】
＜可変ＢＰＦの構成＞
次に、可変ＢＰＦの構成について図３を参照して説明する。図３は、可変ＢＰＦの構成を示す回路図である。本実施形態の可変ＢＰＦ２００は、複素形式のバンドパスフィルタで構成されている。
【００３４】
図３に示すように、可変ＢＰＦ２００は、２個のアンプＡＭＰ１，ＡＭＰ２と、４個の可変コンデンサＶＣ１〜ＶＣ４と、可変コンデンサＶＣ１〜ＶＣ４の各々と並列に接続された可変抵抗Ｒ１〜Ｒ４と、８個の可変抵抗Ｒ１１〜Ｒ１８と、から構成されている。可変コンデンサＶＣ１〜ＶＣ４および可変抵抗Ｒ１〜Ｒ４，Ｒ１１〜Ｒ１８は、第２の設定値ＢＣＴＬにより数値が変化する。
【００３５】
ＩＦ信号Ｉｉｎの＋側の信号Ｉ+ｉｎは、可変抵抗Ｒ１１を介してアンプＡＭＰ１の＋側入力端子に接続されている。ＩＦ信号Ｉｉｎの−側の信号Ｉ-ｉｎは、可変抵抗Ｒ１２を介してアンプＡＭＰ１の−側入力端子に接続されている。ＩＦ信号Ｑｉｎの＋側の信号Ｑ+ｉｎは、可変抵抗Ｒ１７を介してアンプＡＭＰ２の＋側入力端子に接続されている。ＩＦ信号Ｑｉｎの−側の信号Ｑ-ｉｎは、可変抵抗Ｒ１８を介してアンプＡＭＰ２の−側入力端子に接続されている。
【００３６】
可変コンデンサＶＣ１及び可変抵抗Ｒ１は、アンプＡＭＰ１の＋側入力端子と−側出力端子の間に接続されている。可変コンデンサＶＣ２及び可変抵抗Ｒ２は、アンプＡＭＰ１の−側入力端子と＋側出力端子の間に接続されている。可変コンデンサＶＣ３及び可変抵抗Ｒ３は、アンプＡＭＰ２の＋側入力端子と−側出力端子の間に接続されている。可変コンデンサＶＣ４及び可変抵抗Ｒ４は、アンプＡＭＰ２の−側入力端子と＋側出力端子の間に接続されている。
【００３７】
アンプＡＭＰ１の−側出力端子は、フィルタ信号Ｉｏｕｔの＋側信号Ｉ+ｏｕｔを出力し、可変抵抗Ｒ１５を介してアンプＡＭＰ２の＋側入力端子と接続されている。アンプＡＭＰ１の＋側出力端子は、フィルタ信号Ｉｏｕｔの−側信号Ｉ-ｏｕｔを出力し、可変抵抗Ｒ１６を介してアンプＡＭＰ２の−側入力端子と接続されている。アンプＡＭＰ２の−側出力端子は、フィルタ信号Ｑｏｕｔの＋側信号Ｑ+ｏｕｔを出力し、可変抵抗Ｒ１３を介してアンプＡＭＰ１の−側入力端子と接続されている。アンプＡＭＰ２の＋側出力端子は、フィルタ信号Ｑｏｕｔの−側信号Ｑ-ｏｕｔを出力し、可変抵抗Ｒ１４を介してアンプＡＭＰ１の＋側入力端子と接続されている。
【００３８】
＜テーブルの構成＞
次に、テーブルの構成について図４を参照して説明する。図４は、テーブルの構成を示す図である。
【００３９】
図４に示すように、テーブル６１０は、周波数選択信号ＣＨに対応する受信信号Ｒｉｎの周波数と、ＰＳＣ１１７の分周数Ｐと、可変数分周器１１８の分周数Ｎと、スワローカウンタ１１９のカウント数Ａと、ＮＣＯ４１０の設定値を少なくとも含んでいる。
【００４０】
本実施形態では、ＰＬＬ１１０の基準周波数として、ＣＤＭＡ２０００の信号帯域であり、ＢＢ処理の周波数である１．２２８８ＭＨｚを用いる。ＰＬＬ１１０およびＢＢの基準周波数に１．２２８８ＭＨｚを用いることで、システム全体の回路構成が簡略化できる。ＰＬＬ内部では比較周波数として、基準周波数１．２２８８ＭＨｚの１／２の０．６１４４ＭＨｚを用いる。ＰＬＬ１１０を０．６１４４ＭＨｚ間隔で切り替える（比較周波数を０．６１４４ＭＨｚとする）ことで、ＰＬＬ１１０の逓倍数は２７９２となり、比較周波数が１０ｋＨｚ間隔の場合に比べて３０ｄＢ程度の大幅なノイズ低減になり、また、ΔΣＦｒａｃｔｉｏｎａｌ−Ｎ方式のＰＬＬ１１００（図５参照）に比べて回路規模を小さくできる。
【００４１】
ここで周波数選択信号ＣＨ＝７６の場合について説明する。テーブル６１０からＰＳＣ１１７の分周数Ｐ＝３２、可変数分周器１１８の分周数Ｎ＝４３、スワローカウンタ１１９のカウント数Ａ＝２０を取得できるので、ＶＣＯ１１６が出力する信号ｎ２の周波数は、０．６１４４×（３２×４３＋２０）×２＝１７１５．４０４８ＭＨｚとなり、ＰＬＬ１１０が出力するＩ相信号ＩＰＡの周波数は、８５７．７０２４ＭＨｚとなる。受信信号Ｒｉｎ＝８６０．９５ＭＨｚなので、アナログ直交復調回路１００が出力するＩＦ信号Ｉｉｎの周波数は、８６０．９５−８５７．７０２４＝３．２４７６ＭＨｚとなる。
【００４２】
これに伴い、可変ＢＰＦ２００の中心周波数を３．２４７６ＭＨｚ、ＮＣＯ４１０の周波数を３．２４７６ＭＨｚとする必要がある。図３の可変ＢＰＦ２００において、中心周波数を３．２４７６ＭＨｚ、帯域として１．２２８８ＭＨｚを実現するには、可変コンデンサＶＣ１〜ＶＣ４の容量値Ｃと可変抵抗Ｒ１〜Ｒ４の抵抗値Ｒ１は、０．６１４４ＭＨｚ＝１／（２πＲ１Ｃ）を満たすように設定し、可変抵抗Ｒ１３〜Ｒ１６の抵抗値Ｒ２は、２Ｑ＝３．２４７６ＭＨｚ／０．６１４４ＭＨｚを満たすＲ２＝Ｒ１／２Ｑに設定すればよい。もちろん、図３で示した可変ＢＰＦを、多段に接続して用いてもよい。その場合のそれぞれの可変抵抗および可変容量の値は、中心周波数、遮断周波数、帯域内通過特性などから最適に選択する。
【００４３】
ＮＣＯ４１０は、設計ビット幅にもよるが、１００Ｈｚ程度の分解能は容易に実現でき、自由に出力周波数を設定できる。周波数選択信号ＣＨ＝７６の場合、ＮＣＯ４１０が出力するＩＰＢおよびＱＢＰの周波数を、３．２４７６ＭＨｚと設定するＸを指定することで、ＩＦ信号をＢＢ信号にダウンコンバートできる。
【００４４】
以上の処理により、周波数選択信号ＣＨ＝７６の受信信号Ｒｉｎ＝８６０．９５ＭＨｚをベースバンド信号ＯＵＴに変換できる。
【００４５】
以上に述べた本実施形態によれば、以下の効果が得られる。
【００４６】
本実施形態では、受信回路の簡略化と消費電力の低減を実現でき、ノイズに強い受信回路を実現できる。
【００４７】
以上、受信回路の実施形態を説明したが、こうした実施の形態に何ら限定されるものではなく、趣旨を逸脱しない範囲内において様々な形態で実施し得ることができる。以下、変形例を挙げて説明する。
【００４８】
（変形例１）受信回路の変形例１について説明する。前記第１実施形態では、可変ＢＰＦ２００の中心周波数を各ＩＦ周波数にする必要があり切り替えが煩雑である。可変ＢＰＦ２００の中心周波数を切り替えることなくＩＦ信号を通過させるための別の方法としては、可変ＢＰＦ２００の中心周波数を切り替えるのではなく、可変ＢＰＦ２００の帯域を広くすればよい。しかし、可変ＢＰＦ２００の帯域を広くすると、隣接チャンネルや他のシステムからの妨害に弱くなるため好ましくない。前記第１実施形態では、局部発振周波数は、受信信号の周波数よりも低く（所謂Lower Local）、ＢＰＦの中心周波数を切り替えない場合、図６（Ａ）の帯域が必要となる。そこで、図６（Ｂ）に示すように、局部発振周波数が、受信信号の周波数よりも高い場合と低い場合を、可変ＢＰＦ２００の帯域が最も狭くなるように選択することで、ノイズに強い受信回路を、簡略な構成で実現できる。
【００４９】
（変形例２）受信回路の変形例２について説明する。前記第１実施形態では、図４に示すように１０種類のチャンネルを切り替える場合を説明し、変形例１では切り替えない場合について説明したが、例えば３種類（１〜１０種類の間の任意の種類）にすることで切り替えは簡易に行え、かつ帯域も前記変形例１に比べて狭くできる。
【００５０】
（変形例３）受信回路の変形例３について説明する。前記第１実施形態では、ＰＬＬ１１０の比較周波数を０．６１４４ＭＨｚとしたが、１９．６６０８ＭＨｚ／ｎ（ｎは任意の自然数）に選択できるため、比較周波数は最適に選択すればよい。
【００５１】
（変形例４）受信回路の変形例４について説明する。中心周波数が高い方にずれると、ＡＤＣ３１０，３２０以降の折り返し周波数が問題になる場合がある。例えば、Ａ／Ｄのサンプリング周波数を９．８３０４ＭＨｚ（＝１９．６６０８ＭＨｚ／２）とした場合、その半分の周波数４．９１５２ＭＨｚが信号の帯域の高い方を超えると折り返されてしまい、特性が劣化する。これを回避するには、Ａ／Ｄのサンプリング周波数を高くすることが考えられるが、消費電力の増加を招く。そこで、局部発振周波数が、受信信号の周波数よりも高い場合と低い場合を、常にＩＦ周波数低くなるように選択することで、Ａ／Ｄのサンプリング周波数が低いまま、品質の劣化を防ぐことができる。
【００５２】
（変形例５）電子機器の変形例５について説明する。前記受信回路１を含む電子機器として、携帯電話などの無線受信機や、ＣＤＭＡ２０００の時刻情報を利用した電子時計、ＰＤＡ、などの形態情報機器などに利用できる。
【図面の簡単な説明】
【００５３】
【図１】第１実施形態に係る受信回路の構成を示す回路図。
【図２】ＰＬＬの構成を示す回路図。
【図３】可変ＢＰＦの構成を示す回路図。
【図４】テーブルの構成を示す図。
【図５】従来のＰＬＬの構成を示す回路図。
【図６】局部発振周波数と受信信号の関係を示す図。
【符号の説明】
【００５４】
１０…アンテナ、１００…アナログ直交復調回路、１０１，１０２…乗算器、１１０…ＰＬＬ、１１１…ＴＣＸＯ、１１２，１１８，１２０…可変数分周器、１１３…ＰＦＤ、１１４…ＣＰ、１１５…ＬＰＦ、１１６…ＶＣＯ、１１７…ＰＳＣ、１１９…スワローカウンタ、１２１…９０度位相変換器、２００…可変ＢＰＦ、３１０，３２０…ＡＤＣ、４００…デジタル直交復調回路、４０１〜４０４…乗算器、４０５，４０６…加算器、４１０…ＮＣＯ、５００…ＢＢ処理回路、６００…制御部、６１０…テーブル。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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