(57)【要約】【課題】本発明は、制御ボードの第１、第２制御部のリセット解除タイミングをずらすと共に、第２制御部に書込んだ所定のコードを読み取った時のみ、第１制御部が初期設定できるようにしてフェールセーフを行うことを目的とする。【解決手段】本発明による制御装置の起動方法及び制御装置は、電源投入後、第２リセットＩＣにより第２制御部のリセット解除を行った後に、第１制御部のリセット解除を第１リセットＩＣにより行い、第２制御部の所定のレジスタに書込まれた所定コードを第１制御部が読み取った時のみ、第１制御部が初期設定を開始する方法と構成である。【選択図】図１
2009169655.tif 000002
【特許請求の範囲】
【請求項１】
第１リセットＩＣ(1A)からの第１リセット解除信号(1Aa)によりリセット解除される第１制御部(2)と、第２リセットＩＣ(1B)からの第２リセット解除信号(1Ba)によりリセット解除されモータ(M)を駆動するための第２制御部(3)と、を有する制御ボード(1)と、前記制御ボード(1)に接続されたインターフェースボード(11)と、を用い、
電源投入後、前記第２リセットＩＣ(1B)により前記第２制御部(3)のリセット解除を行った後に、前記第１制御部(2)のリセット解除を前記第１リセットＩＣ(1A)により行い、前記第２制御部(3)の所定のレジスタに書込まれた所定コードを前記第１制御部(2)が読み取った時のみ、前記第１制御部(2)が初期設定を開始することを特徴とする制御装置の起動方法。
【請求項２】
前記インターフェースボード(11)に設けられた１個又は複数の制御部(12〜14)からは、前記モータ(M)を制御するための制御データ(18)が前記制御ボード(1)に送られることを特徴とする請求項１記載の制御装置の起動方法。
【請求項３】
第１リセットＩＣ(1A)からの第１リセット解除信号(1Aa)によりリセット解除される第１制御部(2)と、第２リセットＩＣ(1B)からの第２リセット解除信号(1Ba)によりリセット解除されモータ(M)を駆動するための第２制御部(3)と、を有する制御ボード(1)と、前記制御ボード(1)に接続されたインターフェースボード(11)と、を備え、
電源投入後、前記第２リセットＩＣ(1B)により前記第２制御部(3)のリセット解除を行った後に、前記第１制御部(2)のリセット解除を前記第１リセットＩＣ(1A)により行い、前記第２制御部(3)の所定のレジスタに書込まれた所定コードを前記第１制御部(2)が読み取った時のみ、前記第１制御部(2)が初期設定を開始する構成としたことを特徴とする制御装置。
【請求項４】
前記インターフェースボード(11)に設けられた１個又は複数の制御部(12〜14)からは、前記モータ(M)を制御するための制御データ(18)が前記制御ボード(1)に送られることを特徴とする請求項３記載の制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、制御装置の起動方法及び制御装置に関し、特に、モータが接続された制御ボードの第１、第２制御部のリセット解除タイミングをずらすと共に、第２制御部に書込んだ所定のコードを読み取った時のみ、第１制御部が初期設定を行うように設定することにより、電源投入時に通信系に異常があった場合には制御を行わないようにしてフェールセーフを確保するための新規な改良に関する。
【背景技術】
【０００２】
従来、用いられていたこの種の制御装置の起動方法としては、社内製作のみで特許出願を行っていないため、特許文献等を開示としていないが、その構成としては、図３及び図４に示される通りである。
図３において符号１で示されるものは周知のＤＳＰボード等の制御ボードであり、この制御ボード１には、リセットＩＣ１Ａから出力されるリセット解除信号１Ａａが入力される周知のＤＳＰからなる第１制御部２及び周知のＦＰＧＡからなる第２制御部３と、前記第２制御部３に接続されたＡ／Ｄ変換器４、モータ駆動回路５及びＲ／Ｄ変換器６とが設けられ、前述のＡ／Ｄ変換器４、モータ駆動回路５及びＲ／Ｄ変換器６には、ＤＣブラシレスモータ等からなるモータＭが直接又は間接的に接続されている。
【０００３】
前記モータＭはモータ駆動回路５によって駆動され、このモータＭの駆動電流は前記Ａ／Ｄ変換器４でデジタル化されて前記第２制御部３に入力され、前記モータＭの回転角度及び回転数は、このモータＭに設けられた回転検出器（図示せず）で検出され、前記Ｒ／Ｄ変換器６でデジタル化されて前記第２制御部３に入力されている。
【０００４】
前記第２制御部３に接続されたＶＭＥ−ｂｕｓからなるバスライン１０は、インターフェースボード１１に設けられＦＰＧＡ等からなる第３、第４及び第５制御部１２，１３，１４に接続され、前記第３〜第５制御部１２〜１４には、Ａ／Ｄ変換器１５、Ｄ／Ａ変換器１６及び信号変換器１７を介して、温度／回転数、テスト用及びクラッチ制御センサ情報からなる制御データ１８が入力できるように構成されている。
【０００５】
次に、動作について述べる。図３の制御ボード１において、図４のタイミングチャートに示されるように、電源投入後、リセットＩＣ１Ａからのリセット信号１Ａａは、第１、第２制御部２，３に同時に入力され、第１、第２制御部２，３は同時にリセット解除される。
【０００６】
前述の各制御部２，３のリセット解除後は、前記第２制御部３が、バスライン１０を経て前記インターフェースボード１１の制御データ１８を各変換器１５，１６，１７及び各制御部１２，１３，１４を介して読み取ると共に、Ａ／Ｄ変換器４からのモータ駆動電流及びＲ／Ｄ変換器６からのモータＭの回転数及び回転角に関するデータを読み取り、モータ駆動回路５を制御してモータＭの回転制御が行われる。
【０００７】
前記第１制御部２は、前記インターフェースボード１１のデータを読み取るには、前記第２制御部３にアクセスし、前述のように、前記第２制御部３がバスライン１０を介して前記インターフェースボード１１にアクセスし、前述のようにデータを取得する。
また、前記第２制御部３において、モータ        Ｍの駆動に関する異常判定等を行うためには、前述のリセット解除後に、前記第１制御部２は第２制御部３に初期設定を行い、設定値が書き込まれる。
【０００８】
前述の動作は、図４に示されるように、タイミングチャートからみても、電源投入後、数十ｍｓ後にリセット解除が行われ、コンフィグレーションの確認が行われ、第１制御部２の初期設定が開始されることが示されている。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
従来の制御装置の起動方法は、以上のように構成されていたため、次のような課題が存在していた。
すなわち、ＤＳＰの第１制御部及びＦＰＧＡの第２制御部が１個のリセットＩＣで同時にリセットが解除されるため、電源投入時には、第１制御部は第２制御部のコンフィグレーションが完了したことを、第２制御部の特定のレジスタをアクセスすることにより確認している。
しかしながら、ＦＰＧＡからなる第２制御部は、その製品規格のシリーズによってデフォルトのレジスタの状態が違うため、ＦＰＧＡの特定のレジスタが“Ｈｉｇｈ”になったことを確認する方法が成立せず、このＦＰＧＡがコンフィグレーション中にＤＳＰがイニシャライズを開始してしまうと、設定値の書き込みに失敗し、制御装置の正常な動作が不可能となっていた。
また、他のインターフェースボードとの通信に問題がある場合には、インターフェースボードからのデータが受信できず、予定外の制御が行われることになっていた。
【課題を解決するための手段】
【００１０】
本発明による制御装置の起動方法は、第１リセットＩＣからの第１リセット解除信号によりリセット解除される第１制御部と、第２リセットＩＣからの第２リセット解除信号によりリセット解除されモータを駆動するための第２制御部と、を有する制御ボードと、前記制御ボードに接続されたインターフェースボードと、を用い、電源投入後、前記第２リセットＩＣにより前記第２制御部のリセット解除を行った後に、前記第１制御部のリセット解除を前記第１リセットＩＣにより行い、前記第２制御部の所定のレジスタに書込まれた所定コードを前記第１制御部が読み取った時のみ、前記第１制御部が初期設定を開始する方法であり、また、前記インターフェースボードに設けられた１個又は複数の制御部からは、前記モータを制御するための制御データが前記制御ボードに送られる方法であり、また、本発明による制御方法は、第１リセットＩＣからの第１リセット解除信号によりリセット解除される第１制御部と、第２リセットＩＣからの第２リセット解除信号によりリセット解除されモータを駆動するための第２制御部と、を有する制御ボードと、前記制御ボードに接続されたインターフェースボードと、を備え、電源投入後、前記第２リセットＩＣにより前記第２制御部のリセット解除を行った後に、前記第１制御部のリセット解除を前記第１リセットＩＣにより行い、前記第２制御部の所定のレジスタに書込まれた所定コードを前記第１制御部が読み取った時のみ、前記第１制御部が初期設定を開始する構成であり、また、前記インターフェースボードに設けられた１個又は複数の制御部からは、前記モータを制御するための制御データが前記制御ボードに送られる構成である。
【発明の効果】
【００１１】
本発明による制御装置の起動方法及び制御装置は、以上のように構成されているため、次のような効果を得ることができる。
すなわち、第１リセットＩＣからの第１リセット解除信号によりリセット解除される第１制御部と、第２リセットＩＣからの第２リセット解除信号によりリセット解除されモータを駆動するための第２制御部と、を有する制御ボードと、前記制御ボードに接続されたインターフェースボードと、を用い、
電源投入後、前記第２リセットＩＣにより前記第２制御部のリセット解除を行った後に、前記第１制御部のリセット解除を前記第１リセットＩＣにより行い、前記第２制御部の所定のレジスタに書込まれた所定コードを前記第１制御部が読み取った時のみ、前記第１制御部が初期設定を開始するため、第１制御部（ＤＳＰ）がイニシャライズに失敗すると云う問題点を解決することができる。
また、前記インターフェースボードに設けられた１個又は複数の制御部からは、前記モータを制御するための制御データが前記制御ボードに確実に送られることにより、起動時にインターフェースボードとの通信に問題があるときに、予定外の制御を行ってしまうと云う問題点も解決することができる。
【発明を実施するための最良の形態】
【００１２】
本発明は、モータが接続された制御ボードの第１、第２制御部のリセット解除タイミングをずらすと共に、第２制御部に書き込んだコードを読み取った時のみ、第１制御部が初期設定を行うように設定することにより、電源投入時に通信系に異常があった場合には制御を行わないようにしてフェールセーフを確保するようにした制御装置の起動方法及び制御装置を提供することを目的とする。
【実施例】
【００１３】
以下、図面と共に本発明による制御装置の起動方法及び制御装置の好適な実施の形態について説明する。
尚、従来例と同一又は同等部分には同一符号を付して説明する。
図１において符号１で示されるものは、周知のＤＳＰボード等の制御ボードであり、この制御ボード１には、第１リセットＩＣ１Ａから出力される第１リセット解除信号１Ａａが入力される周知のＤＳＰからなる第１制御部２、及び、第２リセットＩＣ１Ｂから出力される第２リセット解除信号１Ｂａが入力される周知のＦＰＧＡからなる第２制御部３が設けられ、前記各制御部２，３は、互いにバスライン１０によって接続されている。
【００１４】
前記第２制御部３には、Ａ／Ｄ変換器４、モータ駆動回路５及びＲ／Ｄ変換器６が接続され、前述のＡ／Ｄ変換器４、モータ駆動回路５及びＲ／Ｄ変換器６には、ＤＣブラシレスモータ等からなるモータＭが直接又は間接的に接続されている。
【００１５】
前記モータＭは、モータ駆動回路５によって駆動され、このモータＭの駆動電流は前記Ａ／Ｄ変換器４でデジタル化されて前記第２制御部３に入力され、前記モータＭの回転角度及び回転数は、このモータＭに設けられた回転検出器（図示せず）から前記Ｒ／Ｄ変換器６でデジタル化されて前記第２制御部３に入力されている。
【００１６】
前記第２制御部３に接続されたＶＭＥ−ｂｕｓからなるバスライン１０は、インターフェースボード１１に設けられＦＰＧＡ等からなる第３、第４及び第５制御部１２，１３，１４に接続され、前記第３〜第５制御部１３〜１４には、Ａ／Ｄ変換器１５、Ｄ／Ａ変換器１６及び信号変換器１７を介して、温度／回転数、テスト用及びクラッチ制御センサ情報からなる制御データ１８が入力できるように構成されている。
【００１７】
次に、動作について述べる。図１の制御ボード１において、図２のタイミングチャートに示されるように、電源投入後、第２リセットＩＣ１Ｂからの第２リセット解除信号１Ｂａが第２制御部３に入力して第２制御部３のリセットが解除された後に、前記第１制御部２のリセット解除が第１リセットＩＣからの第１リセット解除信号１Ａａにより行われる。
【００１８】
前述のように、第１、第２制御部２，３のリセット解除タイミングを意図的にずらせただけでは、第２制御部３であるＦＰＧＡがリコンフィグレーションした際には、コンフィブレーション時間が２倍になるので不都合である。
【００１９】
従って、前述の従来方法においては、第１制御部２であるＤＳＰのプログラム起動時に、第２制御部３であるＦＰＧＡの所定のレジスタが“Ｈｉｇｈ”になることを確認していたが、本発明方法では、第２制御部３であるＦＰＧＡの所定のレジスタに所定のコード又は値等である例えば“ＡＡＡＡ”を書き込み、この書き込んだ値と同じ値が読み取り（ＲＥＡＤ）できた時のみ、次のメイン処理に移行する。
【００２０】
前述の各制御部２，３のリセット解除処理により、第２制御部３を構成するＦＰＧＡの製品規格シリーズによるデフォルト値の違いに対処することができ、確実なリセット処理による制御装置の起動を行うことができる。
また、前述のリセット解除処理を図示しない他のボードに対して行うことにより、通信系のテストを行うことができる。
【００２１】
従って、前記第２制御部３であるＦＰＧＡがコンフィグレーション中に、第１制御部２であるＤＳＰが初期設定をしてしまうと云う誤処理を避けることができ、図２で示されるように、第２制御部３であるＦＰＧＡのコンフィブレーションが完了した後に、第１制御部２であるＤＳＰのコンフィグレーションが行われ、ＤＳＰの初期設定が開始される。
つまり、前記ＤＳＰがＦＰＧＡに対して初期設定を確実に行うことができ、前述のリセット解除処理において、電源投入時にバスライン１０を介する通信系に異常があった場合には、前述のリセット処理が行われなくなり、制御装置全体としてのフェールセーフ設計と云うことができる。
【図面の簡単な説明】
【００２２】
【図１】本発明による制御装置の起動方法を示す構成図である。
【図２】図１の制御装置のリセット解除処理のタイミングチャート図である。
【図３】従来の制御装置の起動方法を示す構成図である。
【図４】図３の制御装置のリセット解除処理のタイミングチャート図である。
【符号の説明】
【００２３】
１    制御ボード
１Ａ    第１リセットＩＣ
１Ｂ    第２リセットＩＣ
１Ａａ    第１リセット解除信号
１Ｂａ    第２リセット解除信号
２    第１制御部
３    第２制御部
４    Ａ／Ｄ変換器
５    モータ駆動回路
６    Ｒ／Ｄ変換器
１０    バスライン
１１    インターフェースボード
１２    第３制御部
１３    第４制御部
１４    第５制御部
１５    Ａ／Ｄ変換器
１６    Ｄ／Ａ変換器
１７    信号変換器
１８    制御データ
【図１】
2009169655.tif 000003
【図２】
2009169655.tif 000004
【図３】
2009169655.tif 000005
【図４】
2009169655.tif 000006