(57)【要約】【課題】ゲージ率が大きく微小な歪みの検出が可能であるとともに、ゲージ率の調整が容易な歪み検出素子、歪み検出装置及び歪み検出方法を提供することを目的とする。【解決手段】ゲート電極と、ソース電極と、ドレイン電極と、チャネルが形成される圧電材料からなる層と、を有する歪み検出素子である。【選択図】図１
2009250901.tif 000002
【特許請求の範囲】
【請求項１】
ゲート電極と、ソース電極と、ドレイン電極と、チャネルが形成される圧電材料からなる層と、を有する歪み検出素子。
【請求項２】
前記ゲート電極と前記ソース電極との間に電圧が印加された状態で、加えられる歪み量に対応して、前記ドレイン電極と前記ソース電極との間に流れる電流が変化することを特徴とする請求項１記載の歪み検出素子。
【請求項３】
前記電圧を所定の範囲内に調整することにより、所望のゲージ率が得られることを特徴とする請求項２記載の歪み検出素子。
【請求項４】
前記歪み量は、圧縮歪み又は引張り歪みにより生じる歪み量であることを特徴とする請求項２又は３記載の歪み検出素子。
【請求項５】
前記電流は、前記圧縮歪みにより生じる前記歪み量の増加に対応して増加し、前記引張り歪みにより生じる前記歪み量の増加に対応して減少することを特徴とする請求項２乃至４の何れか一項記載の歪み検出素子。
【請求項６】
電界効果トランジスタ、絶縁ゲート型バイポーラ・トランジスタ、ヘテロ構造電界効果型トランジスタ、変調ドープ電界効果型トランジスタ、高電子移動度トランジスタの何れかを用いたことを特徴とする請求項１乃至５の何れか一項記載の歪み検出素子。
【請求項７】
請求項１乃至６の何れか一項記載の歪み検出素子と、
前記歪み検出素子の前記ゲート電極と前記ソース電極との間に電圧を印加する電圧印加手段と、
前記歪み検出素子の前記ドレイン電極と前記ソース電極との間に流れる電流を測定する電流測定手段と、
前記電流測定手段の測定結果に基いて歪み量を検出する歪み量検出手段と、を有する歪み検出装置。
【請求項８】
請求項１乃至６の何れか一項記載の歪み検出素子の前記ゲート電極と前記ソース電極との間に電圧を印加する電圧印加ステップと、
前記歪み検出素子の前記ドレイン電極と前記ソース電極との間に流れる電流を測定する電流測定ステップと、
前記電流測定ステップにおける測定結果に基いて歪み量を検出する歪み量検出ステップと、を有する歪み検出方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、歪み量を検出する歪み検出素子、歪み検出装置及び歪み検出方法に関する。
【背景技術】
【０００２】
従来から、歪みの検出には、金属歪みゲージ、半導体歪みゲージ、ＡｌＧａＮ／ＧａＮ圧力センサ等が用いられている。金属歪みゲージは、歪みにより電流が流れる経路の長さや幅が伸び縮みし電気抵抗値が変化することを利用して歪みを検出するものである。半導体歪みゲージは、半導体（シリコン）上にピエゾ抵抗素子を形成し、歪みによりピエゾ抵抗素子の電気抵抗値が変化することを利用して歪みを検出するものである。
【０００３】
ＡｌＧａＮ／ＧａＮ圧力センサは、圧電性を有する高耐熱性材料であるＡｌＧａＮ及びＧａＮを用いて、これらの高耐熱性材料の界面に発生する電子伝導層の応力により電気抵抗値が変化することを利用して歪みを検出するものである（例えば、特許文献１、２、３参照）。
【特許文献１】特開平９−８３２５号公報
【特許文献２】特開平１１−１６３０２０号公報
【特許文献３】特開２００６−９８４０８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、金属歪みゲージは、歪みによる電気抵抗値の変化が小さいため、歪み検出の感度を示すゲージ率は〜２程度と小さな値である。半導体歪みゲージは、ピエゾ抵抗素子が形成される半導体（シリコン）のピエゾ効果が小さいため、歪み検出の感度を示すゲージ率は１００〜２００程度であり、金属歪みゲージのゲージ率よりは大きいものの、十分に大きな値であるとはいえない。このように、金属歪みゲージや半導体歪みゲージでは、ゲージ率が十分に大きな値でないため、微小な歪みの検出が困難であるという問題があった。
【０００５】
又、ＡｌＧａＮ／ＧａＮ圧力センサにおける歪み検出の感度を示すゲージ率は、素子を流れる電流量により決まり、その電流量は素子の電子ドナー物質であるＡｌＧａＮの厚さや組成比で決定される。従って、ゲージ率は素子固有の値となり、ウェハプロセス後にゲージ率の調整をすることができず、又、ＡｌＧａＮの厚さや組成比のバラツキにより、ゲージ率が大きく変化するという問題があった。
【０００６】
本発明は上記の点に鑑みてなされたもので、ゲージ率が大きく微小な歪みの検出が可能であるとともに、ゲージ率の調整が容易な歪み検出素子、歪み検出装置及び歪み検出方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するための、第１の発明は、ゲート電極と、ソース電極と、ドレイン電極と、チャネルが形成される圧電材料からなる層と、を有する歪み検出素子である。
【０００８】
第２の発明は、第１の発明に係る歪み検出素子において、前記ゲート電極と前記ソース電極との間に電圧が印加された状態で、加えられる歪み量に対応して、前記ドレイン電極と前記ソース電極との間に流れる電流が変化することを特徴とする。
【０００９】
第３の発明は、第２の発明に係る歪み検出素子において、前記電圧を所定の範囲内に調整することにより、所望のゲージ率が得られることを特徴とする。
【００１０】
第４の発明は、第２又は第３の発明に係る歪み検出素子において、前記歪み量は、圧縮歪み又は引張り歪みにより生じる歪み量であることを特徴とする。
【００１１】
第５の発明は、第２乃至第４の何れか一の発明に係る歪み検出素子において、前記電流は、前記圧縮歪みにより生じる前記歪み量の増加に対応して増加し、前記引張り歪みにより生じる前記歪み量の増加に対応して減少することを特徴とする。
【００１２】
第６の発明は、第１乃至第５の何れか一の発明に係る歪み検出素子において、電界効果トランジスタ、絶縁ゲート型バイポーラ・トランジスタ、ヘテロ構造電界効果型トランジスタ、変調ドープ電界効果型トランジスタ、高電子移動度トランジスタの何れかを用いたことを特徴とする。
【００１３】
第７の発明は、第１乃至第６の何れか一の発明に係る歪み検出素子と、前記歪み検出素子の前記ゲート電極と前記ソース電極との間に電圧を印加する電圧印加手段と、前記歪み検出素子の前記ドレイン電極と前記ソース電極との間に流れる電流を測定する電流測定手段と、前記電流測定手段の測定結果に基いて歪み量を検出する歪み量検出手段と、を有する歪み検出装置である。
【００１４】
第８の発明は、第１乃至第６の何れか一の発明に係る歪み検出素子の前記ゲート電極と前記ソース電極との間に電圧を印加する電圧印加ステップと、前記歪み検出素子の前記ドレイン電極と前記ソース電極との間に流れる電流を測定する電流測定ステップと、前記電流測定ステップにおける測定結果に基いて歪み量を検出する歪み量検出ステップと、を有する歪み検出方法である。
【発明の効果】
【００１５】
本発明によれば、ゲージ率が大きく微小な歪みの検出が可能であるとともに、ゲージ率の調整が容易な歪み検出素子、歪み検出装置及び歪み検出方法を提供することができる。
【発明を実施するための最良の形態】
【００１６】
以下、図面を参照して、本発明を実施するための最良の形態の説明を行う。
【００１７】
〈第１の実施の形態〉
本発明に係る歪み検出素子は、ゲート電極と、ソース電極と、ドレイン電極と、チャネルが形成される圧電材料からなる層とを有するトランジスタにより構成される。具体的には、例えば、電界効果トランジスタ（ＦＥＴ）、絶縁ゲート型バイポーラ・トランジスタ（ＩＧＢＴ）、ヘテロ構造電界効果型トランジスタ(ＨＦＥＴ)、変調ドープ電界効果型トランジスタ(ＭＯＤＦＥＴ)、高電子移動度トランジスタ(ＨＥＭＴ)等により構成される。チャネルが形成される層を構成する圧電材料としては、例えば、ＡｌＧａＮ、ＧａＮ等のＩＩＩ−Ｖ族半導体等を用いることができる。
【００１８】
上記に列挙したトランジスタは、所定のＶｇｓ−Ｉｄｓ特性を有する。ここで、Ｖｇｓは、ゲート電極とソース電極との間に印加される電圧、Ｉｄｓは、ドレイン電極とソース電極との間に流れる電流である。又、Ｖｇｓが所定値を超えるとＩｄｓが流れ始めるが、この所定値のことを閾値電圧Ｖｔｈという。
【００１９】
本発明に係る歪み検出素子に圧縮歪みが印加された場合には、閾値電圧Ｖｔｈは負の方向にシフトし、電流Ｉｄｓが増加する。又、本発明に係る歪み検出素子に引張り歪みが印加された場合には、閾値電圧Ｖｔｈは正の方向にシフトし、電流Ｉｄｓが減少する。すなわち、電圧Ｖｇｓが印加された状態で、加えられる歪み量に対応して、電流Ｉｄｓの電流値が変化する。
【００２０】
本発明に係る歪み検出素子に圧縮歪み又は引張り歪みが印加される前のドレイン電極とソース電極との間の抵抗値をＲ１、圧縮歪み又は引張り歪みが印加されたときのドレイン電極とソース電極との間の抵抗値をＲ２、ΔＲ＝Ｒ２−Ｒ１、圧縮歪み又は引張り歪みにより生じる歪み量をεとすると、ゲージ率Ｋは抵抗変化率ΔＲ／Ｒ１及び歪み量εにより、Ｋ＝（ΔＲ／Ｒ１）／εと表される。ゲージ率Ｋは電圧Ｖｇｓの関数となり、所定の電圧でピークとなる。従って、電圧Ｖｇｓを所定の範囲内に調整することにより、所望のゲージ率Ｋを得ることができる。
【００２１】
以下、圧電材料であるＡｌＧａＮ、ＧａＮを用いて形成した高電子移動度トランジスタ（High  Electron  Mobility  Transistor、HEMT）を用いた歪み検出素子を例にとり、本発明について詳しく説明する。又、係る歪み検出素子を有する歪み検出装置を例にとり、本発明について詳しく説明する。本発明の第１の実施の形態は、圧縮歪みを高感度で検出することができる歪み検出素子、歪み検出装置及び歪み検出方法に関するものである。
【００２２】
図１は、本発明に係る歪み検出素子１０を模式的に例示する断面図である。図１を参照するに、歪み検出素子１０は、基板１１と、バッファ層１２と、チャネル層１３と、キャリア供給層１４と、絶縁膜１５と、ゲート電極１６と、ソース電極１７と、ドレイン電極１８とを有する高電子移動度トランジスタである。
【００２３】
歪み検出素子１０は、サファイアからなる基板１１上に、ＬＴ−ＡｌＮ（低温窒化アルミニウム）からなるバッファ層１２、圧電材料であるＧａＮ（窒化ガリウム）からなるチャネル層１３（厚さ３μｍ）、圧電材料であるＡｌ0.25Ｇａ0.75Ｎ（窒化アルミニウムガリウム）からなるキャリア供給層１４（厚さ２５ｎｍ）が順次積層された構造である。
【００２４】
キャリア供給層１４上に、ＴｉＡｌ（チタンアルミニウム）からなるソース電極１７及びドレイン電極１８が形成されている。又、キャリア供給層１４上にＳｉＯ２（二酸化珪素）からなる絶縁膜１５（厚さ５０ｎｍ）を介してｐ−Ｓｉ（ポリシリコン）からなるゲート電極１６が形成されている。図１に示す歪み検出素子１０において、チャネル層１３とキャリア供給層１４との接合界面近傍には、ポテンシャル井戸からなる電子移動度が極めて大きい電子伝導層（２次元電子ガス：２ＤＥＧ）が発生する。
【００２５】
図２は、本発明に係る歪み検出素子１０を有する歪み検出装置２０の概略の構成を例示する図である。図２を参照するに、歪み検出装置２０は、歪み検出素子１０と、電圧印加手段２１と、電流測定手段２２と、歪み量検出手段２３と、電源２４と、電圧センサＶと、電流センサＡとを有する。
【００２６】
図２において、電圧センサＶは、ゲート電極とソース電極との間の電圧Ｖｇｓを検出する機能を有する。電流センサＡは、ドレイン電極とソース電極との間に流れる電流Ｉｄｓを検出する機能を有する。電圧印加手段２１は、例えば、出力電圧を可変できる直流電源であり、ゲート電極とソース電極との間に電圧Ｖｇｓを印加する機能を有する。電流測定手段２２は、電流センサＡと接続されており、電流センサＡの出力に基いて、電流を測定する機能を有する。又、電流測定手段２２は、図示しない記憶手段を有し、ある時点の電流と他の時点の電流との変化量を測定する機能を有する。
【００２７】
歪み量検出手段２３は、電流測定手段２２と接続されており、電流測定手段２２の測定結果に基いて、歪み量を検出する機能を有する。電流測定手段２２及び歪み量検出手段２３は、例えば、ＣＰＵ、ＲＯＭ、メインメモリなどを含むＩＣ等に含まれ、電流測定手段２２及び歪み量検出手段２３の各種機能は、ＲＯＭ等に記録されたプログラムがメインメモリに読み出されてＣＰＵにより実行されることによって実現される。ただし、電流測定手段２２及び歪み量検出手段２３の一部又は全部は、ハードウェアのみにより実現されてもよい。電源２４は、例えば、出力電圧を可変できる直流電源であり、ドレイン電極とソース電極との間に電圧Ｖｄｓを印加する機能を有する。図２において、ソース電極１７は接地されている。
【００２８】
図２における電圧Ｖｇｓと電流Ｉｄｓとの関係を図３に示す。図３は、本発明に係る歪み検出素子１０のＶｇｓ−Ｉｄｓ特性を例示する図である。図３において、Ｖｔｈは閾値電圧、Ｉｓａｔは飽和電流である。図３に示すように、電圧Ｖｇｓとして閾値電圧Ｖｔｈ以下の電圧を印加すると、電子伝導層（２次元電子ガス：２ＤＥＧ）が空乏化し、電流Ｉｄｓは流れなくなる。電圧Ｖｇｓが閾値電圧Ｖｔｈを超えると電流Ｉｄｓが流れ始め、電圧Ｖｇｓの増加とともに電流Ｉｄｓも増加し、やがて飽和電流Ｉｓａｔで飽和する。
【００２９】
図４は、本発明に係る歪み検出素子１０に圧縮歪みが印加される様子を模式的に例示する断面図である。図５は、本発明に係る歪み検出素子１０に圧縮歪みを印加したときのＶｇｓ−Ｉｄｓ特性を例示する図である。図４に示すように、歪み検出素子１０に、チャネル層１３等の層厚方向と垂直な水平面内に圧縮歪みが印加されると、チャネル層１３及びキャリア供給層１４において、圧電効果による分極が発生し、図５に示すように、閾値電圧Ｖｔｈは負の方向にシフトする。すなわち、電圧Ｖｇｓを一定とした状態で圧縮歪みが印加されると、電流Ｉｄｓが増加する。従って、電流Ｉｄｓを検出することにより、印加された圧縮歪みにより生じる歪み量を検出することができる。
【００３０】
図６は、本発明に係る歪み検出素子１０にＶｇｓ＝Ｖｔｈを印加したときのエネルギーバンドを例示する図である。図６において、Ｅｃは伝導帯、Ｅｖは価電子帯、Ｅｆはフェルミ準位、ｑφＭ、ｑφＯＸ、ｑφＡｌＧａＮ、ΔＥｃ１、ΔＥｃ２は所定のエネルギーを示している。閾値電圧Ｖｔｈは、ＧａＮ表面の伝導帯Ｅｃの底がフェルミ準位Ｅｆと一致する状態にするための電圧であり、閾値電圧Ｖｔｈは、式（数１）で与えられる。歪み検出素子１０が理想的な素子であると仮定すれば、電圧Ｖｇｓ＝閾値電圧Ｖｔｈの状態では、チャネル層１３とキャリア供給層１４との接合界面には電荷は存在せず、電流Ｉｄｓ＝０［Ａ］となる。
【００３１】
【数１】
2009250901.tif 000003
図７は、図５における閾値電圧Ｖｔｈ近傍を拡大して例示する図である。図７に示す閾値電圧Ｖｔｈ近傍（ただし、電圧Ｖｇｓ＞Ｖｔｈの領域に限る）では、式（数２）に示すように、圧縮歪み印加前の電流Ｉｄｓ１は、（Ｖｇｓ−Ｖｔｈ）２に比例する。ここで、ｋは比例定数である。
【００３２】
【数２】
2009250901.tif 000004
又、圧縮歪み印加時には、閾値電圧Ｖｔｈが閾値電圧（Ｖｔｈ＋Ｖｓｔ）にシフトするため、圧縮歪み印加時の電流Ｉｄｓ２は、式（数３）のようになる。ここで、ｋは比例定数、電圧Ｖｓｔは、圧縮歪み印加により閾値電圧がシフトする量である。
【００３３】
【数３】
2009250901.tif 000005
又、圧縮歪み印加前のドレイン電極とソース電極との間の抵抗値をＲ１、圧縮歪み印加時のドレイン電極とソース電極との間の抵抗値をＲ２とすると、圧縮歪み印加時の抵抗変化率ΔＲ／Ｒ１は、式（数４）のようになる。
【００３４】
【数４】
2009250901.tif 000006
ここで、一例として、ゲージ率Ｋ≧２０００とするための電圧Ｖｇｓを求める。ゲージ率Ｋは、ΔＲ／Ｒ１と歪み量εから式（数５）のように表され、又、式（数４）を考慮すると、矢印のように変形できる。ただし、圧縮歪み印加時は、ε＜０、Ｖｓｔ＜０、引張り歪み印加時は、ε＞０、Ｖｓｔ＞０と定義する。
【００３５】
【数５】
2009250901.tif 000007
式（数５）を更に変形すると式（数６）が得られる。
【００３６】
【数６】
2009250901.tif 000008
ここで、圧縮歪み印加前は、Ｖｇｓ＞Ｖｔｈ、圧縮歪み印加時は、Ｖｇｓ＞Ｖｔｈ＋Ｖｓｔであるが、本発明の第１の実施の形態では、圧縮歪み印加によりＶｓｔは負の値をとるため、常にＶｇｓ＞Ｖｔｈを満たす必要がある。従って、ゲージ率Ｋ≧２０００とするための電圧Ｖｇｓの範囲は、式（数７）のようになる。
【００３７】
【数７】
2009250901.tif 000009
図８は、本発明に係る歪み検出素子１０の電圧Ｖｇｓとゲージ率Ｋとの関係を例示する図である。図８に示すように、ゲージ率Ｋは電圧Ｖｇｓの関数となり、所定の電圧でピークとなる。従って、電圧Ｖｇｓを所定の範囲内に調整することにより、所望のゲージ率Ｋを得ることができる。ただし、電圧Ｖｇｓが閾値電圧Ｖｔｈ以下では、電流Ｉｄｓ＝０のため、ゲージ率Ｋを規定することは出来ない。
【００３８】
本発明の第１の実施の形態では、電圧Ｖｇｓが式（数７）を満たすことにより、ゲージ率Ｋが２０００以上の高感度の歪み検出素子を実現することができる。なお、閾値電圧シフト量Ｖｓｔは歪み検出素子１０を構成する材料や歪み検出素子１０の構造により異なるが、歪み検出素子１０ごとに「歪み量εを印加した時の閾値電圧シフト量Ｖｓｔ」を求めることにより、電圧Ｖｇｓの範囲を特定することができる。
【００３９】
続いて、図１に示す歪み検出素子１０を作製し、図２に示す歪み検出装置２０により歪み検出を行った。以下に測定例を示す。作製した歪み検出素子１０に歪み量＝−２００×１０−６の圧縮歪みを印加したところ、約１００ｍＶの閾値電圧シフトが発生した。すなわち、Ｖｓｔ＝０．１[Ｖ]である。ゲージ率Ｋ≧２０００とするための電圧Ｖｇｓは式（数７）より、−２８．１[Ｖ]＜Ｖｇｓ＜−２７．８[Ｖ]となる。閾値電圧Ｖｔｈ＝−２８．１[Ｖ]であるが、測定精度を考慮し、図９に示すように、Ｖｇｓ＝−２８．０[Ｖ]、Ｉｄｓ＝１×１０−４[Ａ]（Ｖｄｓ＝２[Ｖ]）を、圧縮歪み印加前の状態とした。
【００４０】
この状態で圧縮歪みを印加すると図１０に示すように電流Ｉｄｓ（Ｖｄｓ＝２［Ｖ］）が増加し、図１１に示すように、圧縮歪みとして歪み量ε＝−２００×１０−６を印加したときに、抵抗変化率ΔＲ／Ｒ１＝−０．５１となり、非常に大きな値を得ることができた。このときの圧縮歪みによる歪み量ε、及び、抵抗変化率ΔＲ／Ｒ１を式（数５）に代入するとゲージ率Ｋ＝２５５０となり、ゲージ率Ｋ≧２０００であることが確認できた。結果を表１にまとめるが、本発明に係る歪み検出素子１０のゲージ率Ｋは、従来の歪みゲージよりも一桁以上大きな値であり、極めて高感度であることが確認された。
【００４１】
【表１】
2009250901.tif 000010
本発明によれば、ゲート電極と、ソース電極と、ドレイン電極と、チャネルが形成される圧電材料からなる層を有する歪み検出素子１０に圧縮歪みが印加されると、ドレイン電極とソース電極との間に流れる電流Ｉｄｓが、圧縮歪みにより生じる歪み量に対応して増加すること（抵抗変化率ΔＲ／Ｒ１が増加すること）を利用し、電流Ｉｄｓ（抵抗変化率ΔＲ／Ｒ１）を測定することにより、圧縮歪みにより生じる歪み量を検出する。ゲージ率Ｋは、ゲート電極とソース電極との間に印加される電圧Ｖｇｓの関数であることから、電圧Ｖｇｓを所定の範囲内に調整することにより、所望の大きなゲージ率Ｋを得ることが可能となり、微小な歪みを検出することができる。
【００４２】
〈第２の実施の形態〉
本発明の第２の実施の形態では、本発明の第１の実施の形態と同様に、圧電材料であるＡｌＧａＮ、ＧａＮを用いて形成した高電子移動度トランジスタ（High  Electron  Mobility  Transistor、HEMT）を用いた歪み検出素子を例にとり、本発明について詳しく説明する。又、係る歪み検出素子を有する歪み検出装置を例にとり、本発明について詳しく説明する。
【００４３】
本発明の第２の実施の形態は、圧縮歪み及び引張り歪みを高感度で検出することができる歪み検出素子、歪み検出装置及び歪み検出方法に関するものである。本発明の第２の実施の形態に係る歪み検出素子及び歪み検出装置は、図１及び図２に示す歪み検出素子１０及び歪み検出装置２０と同様であるためその説明は省略する。
【００４４】
図１２は、本発明に係る歪み検出素子１０に圧縮歪み又は引張り歪みが印加される様子を模式的に例示する断面図である。図１３は、本発明に係る歪み検出素子１０に圧縮歪み又は引張り歪みを印加したときのＶｇｓ−Ｉｄｓ特性を例示する図である。
【００４５】
歪み検出素子１０に、チャネル層１３等の層厚方向と垂直な水平面内に圧縮歪み又は引張り歪みが印加されると、チャネル層１３及びキャリア供給層１４において、圧電効果による分極が発生し、図１３に示すように、圧縮歪みが印加されると閾値電圧Ｖｔｈは負の方向に、引張り歪みが印加されると閾値電圧Ｖｔｈは正の方向にシフトする。すなわち、電圧Ｖｇｓを一定とした状態で圧縮歪み又は引張り歪みが印加されると、電流Ｉｄｓが増加又は減少する。従って、電流Ｉｄｓを検出することにより、印加された圧縮歪みにより生じる歪み量又は引張り歪みにより生じる歪み量を検出することができる。
【００４６】
ここで、一例としてゲージ率Ｋ≧５００とするための電圧Ｖｇｓを求める。本発明の第１の実施の形態と同様の考え方により、式（数８）を満たすような電圧Ｖｇｓを求めればよい。
【００４７】
【数８】
2009250901.tif 000011
式（数８）を変形すると式（数９）が得られる。
【００４８】
【数９】
2009250901.tif 000012
図１４は、図１３における閾値電圧Ｖｔｈ近傍を拡大して例示する図である。図１４に示すように、電圧Ｖｇｓを式（数９）の範囲内に調整することにより、圧縮ひずみ及び引張り歪みの両方向の歪みについて、ゲージ率Ｋが５００以上の高感度の歪み検出素子を実現することができる。又、電圧Ｖｇｓを、ゲージ率Ｋが５００以上となる調整範囲の上限である式（数１０）の値に調整することにより、圧縮ひずみ及び引張り歪みの両方向の歪みについて、歪み検出のフルスケールを大きくすることが可能である。なお、Ｖｓｔは歪み検出素子１０を構成する材料や歪み検出素子１０の構造により異なるが、歪み検出素子１０ごとに「歪み量εを印加した時の閾値電圧シフト量Ｖｓｔ」を求めることにより、電圧Ｖｇｓの範囲を特定することができる。
【００４９】
【数１０】
2009250901.tif 000013
続いて、図１に示す歪み検出素子１０を作製し、図２に示す歪み検出装置２０により歪み検出を行った。以下に測定例を示す。作製した歪み検出素子１０に歪み量＝−２００×１０−６の圧縮歪みを印加したところ、約１００ｍＶの閾値電圧シフトが発生した。すなわち、Ｖｓｔ＝０．１[Ｖ]である。ゲージ率Ｋ≧５００とするための電圧Ｖｇｓは式（数９）より、−２８．１[Ｖ]＜Ｖｇｓ＜−２６．３[Ｖ]となる。閾値電圧Ｖｔｈ＝−２８．１[Ｖ]であるが、測定精度を考慮し、図１５に示すように、Ｖｇｓ＝−２６．８[Ｖ]、Ｉｄｓ＝０．１[Ａ]（Ｖｄｓ＝２[Ｖ]）を、歪み印加前の状態とした。
【００５０】
この状態で圧縮歪みを印加すると図１６に示すように電流Ｉｄｓ（Ｖｄｓ＝２［Ｖ］）が増加し、引張り歪みを印加すると図１７に示すように電流Ｉｄｓ（Ｖｄｓ＝２［Ｖ］）が減少する。図１８は、本発明に係る歪み検出素子１０に圧縮歪み又は引張り歪みを印加したときの歪み量と電流変化率との関係を例示する図である。図１８において、ΔＩｄｓは、圧縮歪み又は引張り歪み印加前の電流をＩｄｓ１、圧縮歪み又は引張り歪み印加時の電流をＩｄｓ２としたときの、ΔＩｄｓ＝Ｉｄｓ２−Ｉｄｓ１である。電流変化率は、ΔＩｄｓ／Ｉｄｓ１で表される。
【００５１】
図１８に示すように、圧縮歪みを印加すると、歪み量εに比例して電流変化率ΔＩｄｓ／Ｉｄｓ１は増加し、引張り歪みを印加すると歪み量に比例して電流変化率ΔＩｄｓ／Ｉｄｓ１は減少する。従って、圧縮ひずみ及び引張り歪みの両方向の歪みについて検出が可能である。
【００５２】
図１８より、歪み検出素子１０に歪み量＝−２００×１０−６の圧縮歪みを印加したとき、又は、歪み量＝２００×１０−６の引張り歪みを印加したときの電流変化率ΔＩｄｓ／Ｉｄｓ１は±０．１程度となり、非常に大きな値を得ることができた。又、このときのゲージ率を計算すると、ゲージ率Ｋ＝５２２となり、ゲージ率Ｋ≧５００であることが確認できた。結果を表２にまとめるが、本発明に係る歪み検出素子１０のゲージ率Ｋは、従来の歪みゲージよりも２倍以上大きな値であり、極めて高感度であることが確認された。
【００５３】
なお、本発明の第１の実施の形態では、歪み量εと抵抗変化率ΔＲ／Ｒ１との関係を、第２の実施の形態では、歪み量εと電流変化率ΔＩｄｓ／Ｉｄｓ１との関係を論じたが、式（数４）から明らかなように、技術的な意義は同じである。
【００５４】
【表２】
2009250901.tif 000014
本発明によれば、ゲート電極と、ソース電極と、ドレイン電極と、チャネルが形成される圧電材料からなる層を有する歪み検出素子１０に圧縮歪みが印加されると、ドレイン電極とソース電極との間に流れる電流Ｉｄｓが、圧縮歪みにより生じる歪み量に対応して増加し、引張り歪みにより生じる歪み量に対応して減少することを利用し、電流Ｉｄｓを測定することにより、圧縮歪みにより生じる歪み量又は引張り歪みにより生じる歪み量を検出する。ゲージ率Ｋは、ゲート電極とソース電極との間に印加される電圧Ｖｇｓの関数であることから、電圧Ｖｇｓを所定の範囲内に調整することにより、所望の大きなゲージ率Ｋを得ることが可能となり、微小な歪みを検出することができる。
【００５５】
以上、本発明の好ましい実施の形態について詳説したが、本発明は、上述した実施の形態に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施の形態に種々の変形及び置換を加えることができる。
【００５６】
例えば、第１及び第２の実施の形態において、２種類の圧電材料ＡｌＧａＮ、ＧａＮを含む材料からトランジスタを形成する例を示したが、トランジスタを構成する圧電材料は１種類のみでも構わない。又、圧電材料は、ＡｌＧａＮ、ＧａＮに限定されず、例えば、ＡｌＮ、ＧａＡｓ等どのようなものを用いても構わない。
【図面の簡単な説明】
【００５７】
【図１】本発明に係る歪み検出素子１０を模式的に例示する断面図である。
【図２】本発明に係る歪み検出素子１０を有する歪み検出装置２０の概略の構成を例示する図である。
【図３】本発明に係る歪み検出素子１０のＶｇｓ−Ｉｄｓ特性を例示する図である。
【図４】本発明に係る歪み検出素子１０に圧縮歪みが印加される様子を模式的に例示する断面図である。
【図５】本発明に係る歪み検出素子１０に圧縮歪みを印加したときのＶｇｓ−Ｉｄｓ特性を例示する図である。
【図６】本発明に係る歪み検出素子１０にＶｇｓ＝Ｖｔｈを印加したときのエネルギーバンドを例示する図である。
【図７】図５における閾値電圧Ｖｔｈ近傍を拡大して例示する図である。
【図８】本発明に係る歪み検出素子１０の電圧Ｖｇｓとゲージ率Ｋとの関係を例示する図である。
【図９】本発明に係る歪み検出素子１０に圧縮歪みを印加する前のＶｇｓを例示する図である。
【図１０】本発明に係る歪み検出素子１０に圧縮歪みを印加したときのＩｄｓの増加を例示する図である。
【図１１】本発明に係る歪み検出素子１０に圧縮歪みを印加したときの歪み量と抵抗変化率との関係を例示する図である。
【図１２】本発明に係る歪み検出素子１０に圧縮歪み又は引張り歪みが印加される様子を模式的に例示する断面図である。
【図１３】本発明に係る歪み検出素子１０に圧縮歪み又は引張り歪みを印加したときのＶｇｓ−Ｉｄｓ特性を例示する図である。
【図１４】図１３における閾値電圧Ｖｔｈ近傍を拡大して例示する図である。
【図１５】本発明に係る歪み検出素子１０に圧縮歪み又は引張り歪みを印加する前のＶｇｓを例示する図である。
【図１６】本発明に係る歪み検出素子１０に圧縮歪みを印加したときのＩｄｓの増加を例示する図である。
【図１７】本発明に係る歪み検出素子１０に引張り歪みを印加したときのＩｄｓの減少を例示する図である。
【図１８】本発明に係る歪み検出素子１０に圧縮歪み又は引張り歪みを印加したときの歪み量と電流変化率との関係を例示する図である。
【符号の説明】
【００５８】
１０  歪み検出素子
１１  基板
１２  バッファ層
１３  チャネル層
１４  キャリア供給層
１５  絶縁膜
１６  ゲート電極
１７  ソース電極
１８  ドレイン電極
２０  歪み検出装置
２１  電圧印加手段
２２  電流測定手段
２３  歪み量検出手段
２４  電源
Ｖ  電圧センサ
Ａ  電流センサ
【図１】
2009250901.tif 000015
【図２】
2009250901.tif 000016
【図３】
2009250901.tif 000017
【図４】
2009250901.tif 000018
【図６】
2009250901.tif 000019
【図７】
2009250901.tif 000020
【図８】
2009250901.tif 000021
【図９】
2009250901.tif 000022
【図１０】
2009250901.tif 000023
【図１１】
2009250901.tif 000024
【図１２】
2009250901.tif 000025
【図１３】
2009250901.tif 000026
【図１４】
2009250901.tif 000027
【図１５】
2009250901.tif 000028
【図１６】
2009250901.tif 000029
【図１７】
2009250901.tif 000030
【図１８】
2009250901.tif 000031
【図５】
2009250901.tif 000032