(57)【要約】      （修正有）【課題】プルアップ駆動するＭＯＳトランジスタとプルダウン駆動するＭＯＳトランジスタのサイズを調節することによって、入力信号ＩＮのレベルが遷移する時に生じる遅延要素を除去できるレベルシフターを提供する。【解決手段】入力信号のレベルによって第１ノードのレベルを設定するカップリング部と、前記第１ノードの信号をバッファリングし、出力信号として伝達する第１バッファーと、前記入力信号及び前記出力信号を受信して前記第１ノードを駆動する駆動部と、を備える構成とした。【選択図】図２
2009268059.tif 000002
【特許請求の範囲】
【請求項１】
入力信号のレベルによって第１ノードのレベルを設定するカップリング部と、
前記第１ノードの信号をバッファリングし、出力信号として伝達する第１バッファーと、
前記入力信号及び前記出力信号を受信し、前記第１ノードを駆動する駆動部と、
を備えることを特徴とするレベルシフター。
【請求項２】
前記カップリング部は、
第１レベル及び接地電圧で駆動され、前記入力信号をバッファリングして第２ノードに伝達する第２バッファーと、
前記第１ノード及び前記第２ノードとの間に連結され、前記第１ノードと前記第２ノードとの電位差を一定に維持させるカップリング素子と、
を備えることを特徴とする請求項１に記載のレベルシフター。
【請求項３】
前記カップリング素子は、キャパシタであることを特徴とする請求項２に記載のレベルシフター。
【請求項４】
前記第１バッファーは、前記第１レベルよりも高いレベルである第２レベル及び接地電圧で駆動されることを特徴とする請求項２に記載のレベルシフター。
【請求項５】
前記駆動部は、
前記第１ノードと接地電圧との間に連結され、前記入力信号に応答して前記第１ノードをプルダウン駆動するプルダウン素子と、
前記第２レベルと前記第１ノードとの間に連結され、前記出力信号に応答して前記第１ノードをプルアップ駆動するプルアップ素子と、
を備えることを特徴とする請求項４に記載のレベルシフター。
【請求項６】
前記プルダウン素子及び前記プルアップ素子は、ＭＯＳ（Metal Oxide Semiconductor）トランジスタで構成され、
前記プルダウン素子として構成されるＭＯＳトランジスタのサイズが、前記プルアップ素子として構成されるＭＯＳトランジスタのサイズよりも大きいことを特徴とする請求項５に記載のレベルシフター。
【請求項７】
前記第１バッファーは、前記第１レベル及び前記接地電圧よりも低いレベルである第２レベルで駆動されることを特徴とする請求項２に記載のレベルシフター。
【請求項８】
前記駆動部は、
前記第１レベルと前記第１ノードとの間に連結され、前記入力信号に応答して前記第１ノードをプルアップ駆動するプルアップ素子と、
前記第１ノードと前記第２レベルとの間に連結され、前記出力信号に応答して前記第１ノードをプルダウン駆動するプルダウン素子と、
を備えることを特徴とする請求項７に記載のレベルシフター。
【請求項９】
前記プルダウン素子及び前記プルアップ素子はＭＯＳトランジスタで構成され、
前記プルアップ素子として構成されるＭＯＳトランジスタのサイズが、前記プルダウン素子として構成されるＭＯＳトランジスタのサイズよりも大きいことを特徴とする請求項８に記載のレベルシフター。
【請求項１０】
入力信号をバッファリングして第１ノードに伝達する第１バッファーと、
前記第１ノードと第２ノードとの間に連結され、前記第１ノードと前記第２ノードとの電位差を一定に維持させるカップリング素子と、
前記入力信号に応答して前記第２ノードをプルダウン駆動するプルダウン素子と、
前記第２ノードの信号をバッファリングし、出力信号として伝達する第２バッファーと、
前記出力信号に応答して前記第２ノードをプルアップ駆動するプルアップ素子と、
を備えることを特徴とするレベルシフター。
【請求項１１】
前記第１バッファーは、第１レベル及び接地電圧で駆動されることを特徴とする請求項１０に記載のレベルシフター。
【請求項１２】
前記カップリング素子は、キャパシタであることを特徴とする請求項１１に記載のレベルシフター。
【請求項１３】
前記プルダウン素子は、第２ノードと接地電圧との間に連結されたＮＭＯＳトランジスタであることを特徴とする請求項１１に記載のレベルシフター。
【請求項１４】
前記第２バッファーは、前記第１レベルよりも高いレベルである第２レベル及び接地電圧で駆動されることを特徴とする請求項１３に記載のレベルシフター。
【請求項１５】
前記プルアップ素子は、前記第２レベルと前記第２ノードとの間に連結されたＰＭＯＳトランジスタであることを特徴とする請求項１４に記載のレベルシフター。
【請求項１６】
前記プルダウン素子であるＮＭＯＳトランジスタのサイズが、前記プルアップ素子であるＰＭＯＳトランジスタのサイズよりも大きいことを特徴とする請求項１５に記載のレベルシフター。
【請求項１７】
入力信号をバッファリングして第１ノードに伝達する第１バッファーと、
前記第１ノード及び第２ノードとの間に連結され、前記第１ノードと前記第２ノードとの電位差を一定に維持させるカップリング素子と、
前記入力信号に応答して前記第２ノードをプルアップ駆動するプルアップ素子と、
前記第２ノードの信号をバッファリングし、出力信号として伝達する第２バッファーと、
前記出力信号に応答して前記第２ノードをプルダウン駆動するプルダウン素子と、
を備えることを特徴とするレベルシフター。
【請求項１８】
前記第１バッファーは、第１レベル及び接地電圧で駆動されることを特徴とする請求項１７に記載のレベルシフター。
【請求項１９】
前記カップリング素子は、キャパシタであることを特徴とする請求項１８に記載のレベルシフター。
【請求項２０】
前記プルアップ素子は、前記第１レベルと前記第２ノードとの間に連結されたＰＭＯＳトランジスタであることを特徴とする請求項１８に記載のレベルシフター。
【請求項２１】
前記第２バッファーは、前記第１レベルと前記接地電圧よりも低いレベルである第２レベルで駆動されることを特徴とする請求項１８に記載のレベルシフター。
【請求項２２】
前記プルダウン素子は、前記第２ノードと前記第２レベルとの間に連結されたＮＭＯＳトランジスタであることを特徴とする請求項２１に記載のレベルシフター。
【請求項２３】
前記プルアップ素子であるＰＭＯＳトランジスタのサイズが、前記プルダウン素子であるＮＭＯＳトランジスタのサイズよりも大きいことを特徴とする請求項２２に記載のレベルシフター。
【請求項２４】
入力信号のレベルによって第１ノードのレベルを設定するレベル設定部と、
前記第１ノードの信号をバッファリングし、出力信号として伝達する第１バッファーと、
前記出力信号を受信して前記第１ノードをプルアップ駆動するプルアップ素子と、
を備えることを特徴とするレベルシフター。
【請求項２５】
前記レベル設定部は、
第１レベル及び接地電圧で駆動され、前記入力信号をバッファリングして第２ノードに伝達する第２バッファーと、
前記第１ノードと前記第２ノードとの間に連結され、前記第１ノードと前記第２ノードとの電位差を一定に維持させるカップリング素子と、
前記入力信号を受信して前記第１ノードをプルダウン駆動するプルダウン素子と、
を備えることを特徴とする請求項２４に記載のレベルシフター。
【請求項２６】
前記カップリング素子は、キャパシタであることを特徴とする請求項２５に記載のレベルシフター。
【請求項２７】
前記第１バッファーは、前記第１レベルよりも高いレベルである第２レベル及び接地電圧で駆動されることを特徴とする請求項２５に記載のレベルシフター。
【請求項２８】
前記プルダウン素子及び前記プルアップ素子は、ＭＯＳトランジスタで構成され、
前記プルダウン素子として構成されるＭＯＳトランジスタのサイズが、前記プルアップ素子として構成されるＭＯＳトランジスタのサイズよりも大きいことを特徴とする請求項２５に記載のレベルシフター。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリー装置に係り、より詳細には、入力信号（ＩＮ）のレベル遷移時に発生する遅延要素を除去し、カップリング現象を用いて動作速度を向上させ、小さい面積で具現できるようにしたレベルシフターに関する。
【背景技術】
【０００２】
一般に、ＮＭＯＳ（Ｎ-type Metal Oxide Semiconductor）トランジスタ及びＰＭＯＳ（Ｐ-type Metal Oxide Semiconductor）トランジスタで構成された半導体メモリー装置は、夫々異なるレベルで駆動する様々な回路を含むが、夫々異なるレベルで駆動する回路を直接連結すると、レベル差によって漏れ電流が発生するため、レベルシフター（level shifter）を使用する。
【０００３】
レベルシフターは、低いレベルで駆動される回路から入力される低いレベルの入力信号を、高いレベルの出力信号に変換し、高いレベルで駆動される回路に伝達する、又は、高いレベルで駆動される回路から入力される高いレベルの入力信号を、低いレベルの出力信号に変換し、低いレベルで駆動される回路に伝達する。
【０００４】
図１は、例えば下記特許文献１に例示される、従来技術によるレベルシフターを示す回路図である。
【０００５】
同図において、従来技術によるレベルシフターは、電流ミラーを形成するＰＭＯＳトランジスタＰ１０、Ｐ１１と、入力信号ＩＮに応答して選択的にターンオンされるＮＭＯＳトランジスタＮ１０、Ｎ１１と、で構成される。
【０００６】
このように構成されたレベルシフターの動作を、入力信号ＩＮが第１レベルＶ１から接地電圧ＶＳＳレベルに遷移する場合と、入力信号ＩＮが接地電圧ＶＳＳレベルから第１レベルＶ１に遷移する場合とに分けて説明すると、下記の通りである。
【０００７】
まず、入力信号ＩＮが第１レベルＶ１であると、ＮＭＯＳトランジスタＮ１０はターンオフされ、ＮＭＯＳトランジスタＮ１１はターンオンされる。従って、ノードｎｄ１１が接地電圧ＶＳＳレベルにプルダウン駆動され、ＰＭＯＳトランジスタＰ１０はターンオンされ、ノードｎｄ１０は第２レベルＶ２にプルアップ駆動される。このような状態で、入力信号ＩＮが接地電圧ＶＳＳレベルに遷移すると、ターンオンされたＮＭＯＳトランジスタＮ１０によってノードｎｄ１０は接地電圧ＶＳＳレベルにプルダウン駆動され、ＰＭＯＳトランジスタＰ１１がターンオンされてノードｎｄ１１を第２レベルＶ２にプルアップ駆動する。ノードｎｄ１１が第２レベルＶ２になると、インバータIＶ１２により、出力信号ＯＵＴは接地電圧ＶＳＳレベルになる。
【０００８】
次に、入力信号ＩＮが接地電圧ＶＳＳレベルであると、ＮＭＯＳトランジスタＮ１０はターンオンされ、ＮＭＯＳトランジスタＮ１１はターンオフされる。従って、ノードｎｄ１０が接地電圧ＶＳＳレベルにプルダウン駆動され、ＰＭＯＳトランジスタＰ１１はターンオンされ、ノードｎｄ１１は第２レベルＶ２にプルアップ駆動される。この状態で、入力信号ＩＮが第１レベルＶ１に遷移すると、ターンオンされたＮＭＯＳトランジスタＮ１１によりノードｎｄ１１は接地電圧ＶＳＳレベルにプルダウン駆動される。ノードｎｄ１１が接地電圧ＶＳＳレベルになると、インバータIＶ１２により出力信号ＯＵＴは第２レベルＶ２になる。
【０００９】
以上説明した如く、レベルシフターは、第１レベルＶ１と接地電圧ＶＳＳレベルとの間をスイング（swing）する入力信号ＩＮを受信し、第２レベルＶ２と接地電圧ＶＳＳレベルとの間をスイングする出力信号ＯＵＴを生成する。
【特許文献１】米国特許第７，３４８，８０１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、従来のレベルシフターでは、入力信号ＩＮが第１レベルＶ１から接地電圧ＶＳＳレベルに遷移する時、ＮＭＯＳトランジスタＮ１０とＰＭＯＳトランジスタＰ１０が同時にターンオンされた状態が一定区間維持されるから、ノードｎｄ１０が接地電圧ＶＳＳレベルにプルダウン駆動する上で遅延区間が発生し、これは、接地電圧ＶＳＳレベルの出力信号ＯＵＴを生成する上で遅延要素とされる。なお、入力信号ＩＮが接地電圧ＶＳＳレベルから第１レベルＶ１に遷移する時、ＮＭＯＳトランジスタＮ１１とＰＭＯＳトランジスタＰ１１が同時にターンオンされた状態が一定区間維持されるので、ノードｎｄ１１が接地電圧ＶＳＳレベルにプルダウン駆動する上で遅延区間が発生し、これは、第２レベルＶ２の出力信号ＯＵＴを生成する上で遅延要素とされる。このような遅延要素は、入力信号ＩＮのレベルである第１レベルＶ１と出力信号ＯＵＴのレベルである第２レベルＶ２との電圧差が小さい場合にも同様に発生する。
【００１１】
本発明は、上記の点に鑑みてなされたもので、プルアップ駆動するＭＯＳトランジスタとプルダウン駆動するＭＯＳトランジスタのサイズを調節することによって、入力信号ＩＮのレベルが遷移する時に生じる遅延要素を除去できるレベルシフターを開示する。
【００１２】
なお、本発明は、キャパシタのカップリング（coupling）現象を用いて動作速度を向上させ、より少ない数のＭＯＳトランジスタを使って小さい面積で具現できるレベルシフターを開示する。
【課題を解決するための手段】
【００１３】
上記の目的を達成すために、一側面によれば、本発明は、入力信号のレベルによって第１ノードのレベルを設定するカップリング部と、前記第１ノードの信号をバッファリングして出力信号として伝達する第１バッファーと、前記入力信号及び前記出力信号を受信して前記第１ノードを駆動する駆動部と、を備えるレベルシフターを提供する。
【００１４】
ここで、前記カップリング部は、第１レベル及び接地電圧で駆動され、前記入力信号をバッファリングして第２ノードに伝達する第２バッファーと、前記第１ノード及び前記第２ノードとの間に連結され、前記第１ノードと前記第２ノードとの電位差を一定に維持させるカップリング素子と、を備える。
【００１５】
なお、前記カップリング素子はキャパシタであることが好ましい。
【００１６】
なお、前記第１バッファーは、前記第１レベルよりも高いレベルである第２レベル及び接地電圧で駆動されることが好ましい。
【００１７】
なお、前記駆動部は、前記第１ノードと接地電圧との間に連結され、前記入力信号に応答して前記第１ノードをプルダウン駆動するプルダウン素子と、前記第２レベルと前記第１ノードとの間に連結され、前記出力信号に応答して前記第１ノードをプルアップ駆動するプルアップ素子と、を備える。
【００１８】
ここで、前記プルダウン素子及び前記プルアップ素子は、ＭＯＳトランジスタで構成されるものの、前記プルダウン素子として構成されるＭＯＳトランジスタのサイズが、前記プルアップ素子として構成されるＭＯＳトランジスタのサイズよりも大きいことが好ましい。
【００１９】
なお、前記第１バッファーは、前記第１レベル及び前記接地電圧よりも低いレベルである第２レベルで駆動されることが好ましい。
【００２０】
なお、前記駆動部は、前記第１レベルと前記第１ノードとの間に連結され、前記入力信号に応答して前記第１ノードをプルアップ駆動するプルアップ素子と、前記第１ノードと前記第２レベルとの間に連結され、前記出力信号に応答して前記第１ノードをプルダウン駆動するプルダウン素子と、を備えることができる。
【００２１】
なお、前記プルダウン素子及び前記プルアップ素子は、ＭＯＳトランジスタで構成されるものの、前記プルアップ素子として構成されるＭＯＳトランジスタのサイズが、前記プルダウン素子として構成されるＭＯＳトランジスタのサイズよりも大きいことが好ましい。
【００２２】
なお、他の側面によれば、本発明は、入力信号をバッファリングして第１ノードに伝達する第１バッファーと、前記第１ノード及び第２ノードとの間に連結され、前記第１ノードと前記第２ノードとの電位差を一定に維持させるカップリング素子と、前記入力信号に応答して前記第２ノードをプルダウン駆動するプルダウン素子と、前記第２ノードの信号をバッファリングして出力信号として伝達する第２バッファーと、前記出力信号に応答して前記第２ノードをプルアップ駆動するプルアップ素子と、を備えるレベルシフターを提供する。
【００２３】
また、更に他の側面によれば、本発明は、入力信号をバッファリングして第１ノードに伝達する第１バッファーと、前記第１ノード及び第２ノードとの間に連結され、前記第１ノードと前記第２ノードとの電位差を一定に維持させるカップリング素子と、前記入力信号に応答して前記第２ノードをプルアップ駆動するプルアップ素子と、前記第２ノードの信号をバッファリングして出力信号として伝達する第２バッファーと、前記出力信号に応答して前記第２ノードをプルダウン駆動するプルダウン素子と、を備えるレベルシフターを提供する。
【００２４】
また、更に他の側面によれば、本発明は、入力信号のレベルによって第１ノードのレベルを設定するレベル設定部と、前記第１ノードの信号をバッファリングして出力信号として伝達する第１バッファーと、前記出力信号を受信して前記第１ノードをプルアップ駆動するプルアップ素子と、を備えるレベルシフターを提供する。
【発明の効果】
【００２５】
本発明のレベルシフターによれば、プルアップ駆動するＭＯＳトランジスタとプルダウン駆動するＭＯＳトランジスタのサイズを調節するようにしたため、入力信号のレベルが遷移する時に生じる遅延要素を除去することが可能になる。
【００２６】
なお、本発明のレベルシフターによれば、キャパシタのカップリング（ｃｏｕｐｌｉｎｇ）現象を用いて動作速度を向上させ、かつ、より少ない数のＭＯＳトランジスタを使って小さい面積で具現することが可能になる。
【発明を実施するための最良の形態】
【００２７】
以下、実施例を用いて本発明をより詳細に説明する。ただし、これらの実施例は本発明を例示するためのもので、本発明の権利保護範囲を制限するためのものではない。
【００２８】
図２は、本発明の一実施例によるレベルシフターの構成を示すブロック図である。
【００２９】
図２に示すように、本実施例のレベルシフターは、カップリング現象を用いて入力信号ＩＮのレベルによってノードｎｄ２０のレベルを設定するカップリング部２０と、ノードｎｄ２０の信号をバッファリングし、出力信号ＯＵＴとして伝達するバッファー部２２と、入力信号ＩＮ及び出力信号ＯＵＴを受信してノードｎｄ２０を駆動する駆動部２４と、で構成される。
【００３０】
以下、本実施例のレベルシフターを、図３及び図４に示す回路図を参照しつつより具体的に説明する。
【００３１】
図３は、図２に示すレベルシフターの第１実施例の回路図である。
【００３２】
図３に示すように、第１実施例によるレベルシフターは、カップリング部２００、駆動部２０２及びバッファー部２０４で構成される。
【００３３】
カップリング部２００は、入力信号ＩＮを反転バッファリングしてノードｎｄ２１に伝達するインバータＩＶ２０と、ノードｎｄ２１及びノードｎｄ２２との間に連結されたキャパシタＣ２０と、で構成される。ここで、インバータＩＶ２０は、第１レベルＶ１と接地電圧ＶＳＳで駆動されるが、例えば、第１レベルＶ１とノードｎｄ２１との間に連結され、入力信号ＩＮに応答してノードｎｄ２１をプルアップ駆動するＰＭＯＳトランジスタ（図示せず）と、ノードｎｄ２１と接地電圧ＶＳＳとの間に連結され、入力信号ＩＮに応答してノードｎｄ２１をプルダウン駆動するＮＭＯＳトランジスタ（図示せず）と、で構成される。また、キャパシタＣ２０は、カップリング現象によりノードｎｄ２１とノードｎｄ２２との電位差を一定に維持させる。
【００３４】
駆動部２０２は、ノードｎｄ２２と接地電圧ＶＳＳとの間に連結され、入力信号ＩＮに応答してノードｎｄ２２をプルダウン駆動するＮＭＯＳトランジスタＮ２０と、第２レベルＶ２とノードｎｄ２２との間に連結され、出力信号ＯＵＴ１に応答してノードｎｄ２２をプルアップ駆動するＰＭＯＳトランジスタＰ２０と、で構成される。ここで、ＮＭＯＳトランジスタＮ２０は、ＰＭＯＳトランジスタＰ２０よりも大きいサイズで構成され、電流駆動力が大きく形成されることが好ましい。
【００３５】
バッファー部２０４は、第１レベルＶ１よりも高いレベルである第２レベルＶ２及び接地電圧ＶＳＳで駆動され、ノードｎｄ２２の信号を反転バッファリングして出力信号ＯＵＴ１として伝達するインバータＩＶ２１で構成される。
【００３６】
本実施例によるレベルシフターは、従来技術のレベルシフターに比べて、少ない数のＭＯＳトランジスタを使って具現される。すなわち、従来技術のレベルシフターは、２個のＰＭＯＳトランジスタ、２個のＮＭＯＳトランジスタ及び３個のインバータで構成されるのに対し、本実施例のレベルシフターは、１個のＰＭＯＳトランジスタ、１個のＮＭＯＳトランジスタ及び２個のインバータで構成される。従って、本実施例によるレベルシフターは、小さい面積で具現可能である。
【００３７】
このように構成されたレベルシフターの動作を、入力信号ＩＮが第１レベルＶ１から接地電圧ＶＳＳレベルに遷移する場合と、入力信号ＩＮが接地電圧ＶＳＳレベルから第１レベルＶ１に遷移する場合とに分けて説明すると、下記の通りである。
【００３８】
まず、入力信号ＩＮが第１レベルＶ１であると、ノードｎｄ２１は接地電圧ＶＳＳレベルであり、ＮＭＯＳトランジスタＮ２０はターンオンされ、ノードｎｄ２２もまた接地電圧ＶＳＳレベルになる。従って、出力信号ＯＵＴ１は第２レベルＶ２になり、ＰＭＯＳトランジスタＰ２０をターンオフさせる。この状態で、入力信号ＩＮが接地電圧ＶＳＳレベルに遷移すると、ＮＭＯＳトランジスタＮ２０はターンオフされ、ノードｎｄ２１は第１レベルＶ１になる。ノードｎｄ２１が第１レベルＶ１になると、キャパシタＣ２０のカップリング現象によりノードｎｄ２２は第１レベルＶ１になる。従って、出力信号ＯＵＴ１は接地電圧ＶＳＳレベルになり、ＰＭＯＳトランジスタＰ２０をターンオンさせ、ノードｎｄ２２を第２レベルＶ２にプルアップ駆動する。
【００３９】
このように、本実施例のレベルシフターは、キャパシタＣ２０のカップリング現象を用いてノードｎｄ２１の第１レベルＶ１をノードｎｄ２２に速く伝達する。従って、レベルシフターの動作速度が向上する。
【００４０】
次に、入力信号ＩＮが接地電圧ＶＳＳレベルである状態、すなわち、ＮＭＯＳトランジスタＮ２０はターンオフされ、ＰＭＯＳトランジスタＰ２０がターンオンされることで、ノードｎｄ２０が第２レベルＶ２である状態から、入力信号ＩＮが第１レベルＶ１に遷移すると、ＮＭＯＳトランジスタＮ２０がターンオンされる。この時、ＮＭＯＳトランジスタＮ２０及びＰＭＯＳトランジスタＰ２０が同時にターンオンされた状態になるが、ＮＭＯＳトランジスタＮ２０がＰＭＯＳトランジスタＰ２０よりも大きいサイズで形成されるので大きい電流駆動力を有し、キャパシタＣ２０もカップリング現象によってノードｎｄ２２をプルダウン駆動するので、ノードｎｄ２２は接地電圧ＶＳＳレベルになる。従って、出力信号ＯＵＴ１は第２レベルＶ２として出力される。
【００４１】
以上説明した如く、本実施例によるレベルシフターは、入力信号ＩＮが接地電圧ＶＳＳレベルから第１レベルＶ１に遷移する時、ＰＭＯＳトランジスタＰ２０よりも大きいサイズで形成されたＮＭＯＳトランジスタＮ２０により、速い速度でノードｎｄ２２を接地電圧ＶＳＳレベルにプルダウン駆動させている。従って、入力信号ＩＮのレベル遷移時にＰＭＯＳトランジスタＰ２０とＮＭＯＳトランジスタＮ２０が同時にターンオンされることから生じる遅延要素を除去することができる。
【００４２】
図４は、図２に示すレベルシフターの第２実施例の回路図である。
【００４３】
図４に示すように、第２実施例によるレベルシフターは、カップリング部２１０、駆動部２１２及びバッファー部２１４で構成される。
【００４４】
カップリング部２１０は 、入力信号ＩＮを反転バッファリングしてノードｎｄ２３に伝達するインバータＩＶ２２と、ノードｎｄ２３及びノードｎｄ２４との間に連結されたキャパシタＣ２１と、で構成される。ここで、インバータＩＶ２２は、第１レベルＶ１及び接地電圧ＶＳＳで駆動される。また、キャパシタＣ２１は、カップリング現象によってノードｎｄ２３とノードｎｄ２４との電位差を一定に維持させる。
【００４５】
駆動部２１２は、第１レベルＶ１とノードｎｄ２４との間に連結され、入力信号ＩＮに応答してノードｎｄ２４をプルアップ駆動するＰＭＯＳトランジスタＰ２１と、ノードｎｄ２４とバックバイアス電圧ＶＢＢとの間に連結され、出力信号ＯＵＴ２に応答してノードｎｄ２４をプルダウン駆動するＮＭＯＳトランジスタＮ２１と、で構成される。ここで、ＮＭＯＳトランジスタＮ２１は、ＰＭＯＳトランジスタＰ２１よりも小さいサイズで構成され、電流駆動力が少なく形成されることが好ましい。
【００４６】
バッファー部２１４は、第１レベルＶ１及び接地電圧ＶＳＳよりも低いレベルであるバックバイアス電圧ＶＢＢレベルで駆動され、ノードｎｄ２４の信号を反転バッファリングして出力信号ＯＵＴ２として伝達するインバータＩＶ２３で構成される。
【００４７】
本実施例によるレベルシフターは、従来技術のレベルシフターに比べて少ない数のＭＯＳトランジスタを使って具現される。すなわち、従来技術のレベルシフターは、２個のＰＭＯＳトランジスタ、２個のＮＭＯＳトランジスタ及び３個のインバータで構成されるのに対し、本実施例のレベルシフターは、１個のＰＭＯＳトランジスタ、１個のＮＭＯＳトランジスタ及び２個のインバータで構成される。従って、本実施例によるレベルシフターは、小さい面積で具現可能である。
【００４８】
このように構成されたレベルシフターの動作を、入力信号ＩＮが接地電圧ＶＳＳレベルから第１レベルＶ１に遷移する場合と、入力信号ＩＮが第１レベルＶ１から接地電圧ＶＳＳレベルに遷移する場合とに分けて説明すると、下記の通りである。
【００４９】
まず、入力信号ＩＮが接地電圧ＶＳＳレベルであると、ノードｎｄ２３は第１レベルＶ１であり、ＰＭＯＳトランジスタＰ２１はターンオンされ、ノードｎｄ２４もまた第１レベルＶ１になる。従って、出力信号ＯＵＴ２は接地電圧ＶＳＳレベルとなり、ＮＭＯＳトランジスタＮ２１をターンオフさせる。この状態で、入力信号ＩＮが第１レベルＶ１に遷移すると、ＰＭＯＳトランジスタＰ２１はターンオフされ、ノードｎｄ２３は接地電圧ＶＳＳレベルになる。ノードｎｄ２３が接地電圧ＶＳＳレベルになると、キャパシタＣ２１のカップリング現象によってノードｎｄ２４は接地電圧ＶＳＳレベルになる。従って、出力信号ＯＵＴ２は第１レベルＶ１となり、ＮＭＯＳトランジスタＮ２１をターンオンさせることで、ノードｎｄ２４をバックバイアス電圧ＶＢＢレベルにプルダウン駆動する。
【００５０】
このように、本実施例のレベルシフターは、キャパシタＣ２１のカップリング現象を用いてノードｎｄ２３の接地電圧ＶＳＳレベルをノードｎｄ２４に速く伝達し、よって、レベルシフターの動作速度が向上する。
【００５１】
次に、入力信号ＩＮが第１レベルＶ１である状態、すなわち、ＰＭＯＳトランジスタＰ２１はターンオフされ、ＮＭＯＳトランジスタＮ２１がターンオンされることで、ノードｎｄ２４がバックバイアス電圧ＶＢＢレベルである状態から、入力信号ＩＮが接地電圧ＶＳＳレベルに遷移すると、ＰＭＯＳトランジスタＰ２１がターンオンされる。この時、ＮＭＯＳトランジスタＮ２１及びＰＭＯＳトランジスタＰ２１が同時にターンオンされた状態になるが、ＰＭＯＳトランジスタＰ２１がＮＭＯＳトランジスタＰ２１よりも大きいサイズで形成されるので、大きい電流駆動力を有し、キャパシタＣ２１もカップリング現象によりノードｎｄ２４をプルアップ駆動するので、ノードｎｄ２４は第１レベルＶ１になる。従って、出力信号ＯＵＴ２は、バックバイアス電圧ＶＢＢレベルとして出力される。
【００５２】
以上説明した如く、本実施例によるレベルシフターは、入力信号ＩＮが第１レベルＶ１から接地電圧ＶＳＳレベルに遷移する時、ＮＭＯＳトランジスタＮ２１よりも大きいサイズで形成されたＰＭＯＳトランジスタＰ２１、及び、カップリング現象を有するキャパシタＣ２１により、速い速度でノードｎｄ２４を第１レベルＶ１にプルアップ駆動させている。従って、入力信号ＩＮのレベル遷移時にＮＭＯＳトランジスタＮ２１がターンオンされることから生じる遅延要素を最小化することができる。
【００５３】
図５から、図１に示す従来技術のレベルシフター、図３に示す本発明の第１実施例によるレベルシフター、及び図４に示す本発明の第２実施例によるレベルシフターの動作状態を確認することができる。
【００５４】
図５に示す出力信号ＯＵＴ、ＯＵＴ１のタイミングを比較すると、図３に示す本発明の第１実施例によるレベルシフターの動作速度が、図１に示す従来技術のレベルシフターに比べて向上したことが確認できる。また、出力信号ＯＵＴ、ＯＵＴ２のタイミングを比較すると、図４に示す本発明の第２実施例によるレベルシフターの動作速度が、特に、入力信号ＩＮが第１レベルＶ１から接地電圧ＶＳＳレベルに遷移する時に向上したことが確認できる。
【図面の簡単な説明】
【００５５】
【図１】従来技術によるレベルシフターの回路図である。
【図２】本発明の実施例によるレベルシフターの構成を示すブロック図である。
【図３】図２に示すレベルシフターの第１実施例の回路図である。
【図４】図２に示すレベルシフターの第２実施例の回路図である。
【図５】図３及び図４に示すレベルシフター回路の動作を説明するためのタイミング図である。
【符号の説明】
【００５６】
２０、２００、２１０    カップリング部
２２、２０４、２１４    バッファー部
２４、２０２、２１２    駆動部
【図１】
2009268059.tif 000003
【図２】
2009268059.tif 000004
【図３】
2009268059.tif 000005
【図４】
2009268059.tif 000006
【図５】
2009268059.tif 000007