(57)【要約】【課題】水素等の還元性物質からキャパシタ誘電体膜を効果的に保護できる半導体装置とその製造方法を提供すること。【解決手段】シリコン基板１０の上方に形成された第１絶縁膜２０と、第１絶縁膜２０の上に形成された強誘電体キャパシタQと、キャパシタQを覆う第１絶縁性水素バリア膜３１及び第２絶縁性水素バリア膜３２と、第２絶縁性水素バリア膜３２の上に形成され、前記第１、第２絶縁性水素バリア膜３１、３２を貫くホール４６を上部電極２８ａの上に備えた第２絶縁膜３３と、ホール４６内に形成されて上部電極２８ａと電気的に接続された導電性部材４７とを有し、所定のエッチングガスに対し、第２絶縁性水素バリア膜３２のエッチング速度が第１絶縁性水素バリア膜３１のエッチング速度よりも速いことを特徴とする半導体装置による。【選択図】図１１
2009099676.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上方に形成された第１絶縁膜と、
前記第１絶縁膜の上に形成され、下部電極、強誘電体材料よりなるキャパシタ誘電体膜、及び上部電極をこの順に積層してなるキャパシタと、
前記キャパシタを覆う第１絶縁性水素バリア膜と、
前記第１絶縁性水素バリア膜の上に形成された第２絶縁性水素バリア膜と、
前記第２絶縁性水素バリア膜の上に形成され、前記第１、第２絶縁性水素バリア膜を貫くホールを前記上部電極の上に備えた第２絶縁膜と、
前記ホール内に形成されて前記上部電極と電気的に接続された導電性部材とを有し、
所定のエッチングガスに対し、前記第２絶縁性水素バリア膜のエッチング速度が前記第１絶縁性水素バリア膜のエッチング速度よりも速いことを特徴とする半導体装置。
【請求項２】
前記第１絶縁性水素バリア膜は、アルミナ膜、酸化チタン膜、酸化タンタル膜、及び炭化シリコン膜のいずれかであり、
前記第２絶縁性水素バリア膜は窒化アルミニウム膜でることを特徴とする請求項１に記載の半導体装置。
【請求項３】
窒化シリコンに比べて第１絶縁性水素バリア膜との熱膨張率差が小さい材料で前記第２絶縁性水素バリア膜を構成することを特徴とする請求項１又は請求項２のいずれかに記載の半導体装置。
【請求項４】
半導体基板の上方に第１絶縁膜を形成する工程と、
前記第１絶縁膜の上に、下部電極、強誘電体材料よりなるキャパシタ誘電体膜、及び上部電極をこの順に積層してなるキャパシタを形成する工程と、
前記キャパシタを覆う第１絶縁性水素バリア膜を形成する工程と、
所定のエッチングガスに対してエッチング速度が前記第１絶縁性水素バリア膜のエッチング速度よりも速くなる材料よりなる第２絶縁性水素バリア膜を前記第１絶縁性水素バリア膜の上に形成する工程と、
前記第２絶縁性水素バリア膜の上に第２絶縁膜を形成する工程と、
前記所定のエッチングガスを用いて、前記上部電極の上の前記第１、第２絶縁性水素バリア膜と前記第２絶縁膜を選択的にエッチングしてホールを形成する工程と、
前記ホール内に、前記上部電極と電気的に接続された導電性部材を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項５】
前記第１絶縁性水素バリア膜として、アルミナ膜、酸化チタン膜、酸化タンタル膜、及び炭化シリコン膜のいずれかを形成し
前記第２絶縁性水素バリア膜として、窒化アルミニウム膜を形成することを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
窒化シリコンに比べて第１絶縁性水素バリア膜との熱膨張率差が小さい材料で前記第２絶縁性水素バリア膜を構成することを特徴とする請求項４又は請求項５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置とその製造方法に関する。
【背景技術】
【０００２】
電源を切っても情報が消失しない不揮発性メモリとしては、フラッシュメモリやFeRAM(Ferroelectric Random Access Memory)のような強誘電体メモリが知られている。
【０００３】
これらのうち、強誘電体メモリは、強誘電体膜をキャパシタ誘電体膜とするキャパシタを備えており、その強誘電体膜の分極の方向を「０」、「１」に対応させることで情報が記憶され、フラッシュメモリと比較して低消費電力で高速動作が可能という利点がある。
【０００４】
強誘電体膜の構成材料としては、PZT(Lead Zirconium Titanate)等の酸化物強誘電体が使用されることが多い。ところが、酸化物強誘電体は、水素等の還元性物質によって容易に還元し、残留分極電荷量等の強誘電体特性が著しく劣化してしまう。特に、層間絶縁膜に用いられる酸化シリコン膜は、その成膜雰囲気中に水素が含まれるため、水素からキャパシタ誘電体膜を保護する構造が必要となる。
【０００５】
例えば、特許文献１では、アルミナ膜の上に窒化シリコン膜を形成し、これらの膜により、水素によるキャパシタ誘電体膜の劣化を防止している（段落番号００２５）。
【０００６】
また、特許文献２では、水素からキャパシタ誘電体膜を保護する水素バリア膜として窒化チタン膜等を形成している（段落番号００６７）。
【０００７】
特許文献３では、水素バリア膜としてアルミナ膜を形成している（段落番号００５７）。
【０００８】
特許文献４では、アルミナ膜よりなる二層構造の水素バリア膜が開示されている（段落番号００４５〜００４７）。これと同様の構造が特許文献５にも開示されている（段落番号００５３）。
【０００９】
この他に、本発明に関連する技術が下記の特許文献６に開示されている。
【特許文献１】特開２００５−２６８８０１号公報
【特許文献２】特開２００６−１３４９８０号公報
【特許文献３】特開２００６−１９０７１６号公報
【特許文献４】特開２００５−１８３８４３号公報
【特許文献５】特開２００２−１００７４２号公報
【特許文献６】特開２００６−３０３５４４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明の目的は、水素等の還元性物質からキャパシタ誘電体膜を効果的に保護できる半導体装置とその製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
本発明の一観点によれば、半導体基板と、前記半導体基板の上方に形成された第１絶縁膜と、前記第１絶縁膜の上に形成され、下部電極、強誘電体材料よりなるキャパシタ誘電体膜、及び上部電極をこの順に積層してなるキャパシタと、前記キャパシタを覆う第１絶縁性水素バリア膜と、前記第１絶縁性水素バリア膜の上に形成された第２絶縁性水素バリア膜と、前記第２絶縁性水素バリア膜の上に形成され、前記第１、第２絶縁性水素バリア膜を貫くホールを前記上部電極の上に備えた第２絶縁膜と、前記ホール内に形成されて前記上部電極と電気的に接続された導電性部材とを有し、所定のエッチングガスに対し、前記第２絶縁性水素バリア膜のエッチング速度が前記第１絶縁性水素バリア膜のエッチング速度よりも速い半導体装置が提供される。
【００１２】
また、本発明の別の観点によれば、半導体基板の上方に第１絶縁膜を形成する工程と、前記第１絶縁膜の上に、下部電極、強誘電体材料よりなるキャパシタ誘電体膜、及び上部電極をこの順に積層してなるキャパシタを形成する工程と、前記キャパシタを覆う第１絶縁性水素バリア膜を形成する工程と、所定のエッチングガスに対してエッチング速度が前記第１絶縁性水素バリア膜のエッチング速度よりも速くなる材料よりなる第２絶縁性水素バリア膜を前記第１絶縁性水素バリア膜の上に形成する工程と、前記第２絶縁性水素バリア膜の上に第２絶縁膜を形成する工程と、前記所定のエッチングガスを用いて、前記上部電極の上の前記第１、第２絶縁性水素バリア膜と前記第２絶縁膜を選択的にエッチングしてホールを形成する工程と、前記ホール内に、前記上部電極と電気的に接続された導電性部材を形成する工程とを有する半導体装置の製造方法が提供される。
【発明の効果】
【００１３】
本発明によれば、第１、第２絶縁性水素バリア膜によって水素等の還元性物質からキャパシタ誘電体膜を効果的に保護できる。更に、第２絶縁性水素バリア膜のエッチング速度が第１絶縁性水素バリア膜のそれよりも速いので、上部電極の上の第１、第２絶縁性水素バリア膜をエッチングしてホールを形成するのが容易となる。
【発明を実施するための最良の形態】
【００１４】
（１）調査結果について
本発明の実施形態の説明に先立ち、本願発明者が行った調査結果について説明する。
【００１５】
図１は、この調査で使用された強誘電体キャパシタQの断面図である。
【００１６】
このキャパシタQは、シリコン基板１の上方に酸化シリコンよりなる第１絶縁膜２を形成し、その第１絶縁膜２の上にアルミナ(Al2O3)よりなる密着層３を介して形成される。
【００１７】
キャパシタQを構成する下部電極４はプラチナよりなり、キャパシタ誘電体膜５はPZTよりなる。また、上部電極６は酸化イリジウムよりなる。
【００１８】
また、キャパシタQは、アルミナよりなる絶縁性水素バリア膜７で覆われる。その絶縁性水素バリア膜７の上には、テトラエチルオルソシリケート(TEOS)ガスを反応ガスとするCVD(Chemical Vapor Deposition)法により形成された酸化シリコンよりなる第２絶縁膜８が形成される。
【００１９】
更に、上部電極６の上の第２絶縁膜８にはホール８ａが形成されており、第２絶縁膜８上に形成されたアルミニウムを主体とする金属配線９がそのホール８ａを介して上部電極６と電気的に接続されている。
【００２０】
このような構造によれば、絶縁性水素バリア膜７により、第２絶縁膜８の成膜雰囲気に含まれる水素からキャパシタQが保護されるので、キャパシタ誘電体膜５の強誘電体特性が劣化するのが抑制されると考えられる。
【００２１】
しかし、実際には、ホール８ａの底面と上部電極６の下面との距離Dによって、不良となるキャパシタQが発生することが明らかとなった。
【００２２】
図２は、不良となったキャパシタQと、良品となったキャパシタQのそれぞれにおいて、上記の距離Dをプロットして得られたグラフである。なお、良品と不良品の切り分けは、キャパシタ誘電体膜５の残留分極電荷量を基準にし、残留分極電荷量が所定の値よりも大きい場合には良品と判断し、所定の値以下の場合には不良と判断した。
【００２３】
図２に示されるように、不良となったキャパシタQは、距離Dが１８０nmよりも長いところに集中している。これに対し、良品となったキャパシタQは、距離Dが１８０nmよりも短いところに集中している。
【００２４】
このように距離Dによって良・不良が分かれた理由について、図３及び図４を参照して説明する。
【００２５】
図３は、第２絶縁膜８の成膜時の断面図である。
【００２６】
第２絶縁膜８は、TEOSガスを反応ガスとするCVD法により形成され、その成膜雰囲気には水素が含まれる。大部分の水素は、絶縁性水素バリア膜７によってブロックされると考えられるが、中には絶縁性水素バリア膜７を透過してキャパシタQ内に侵入するものがある。
【００２７】
図４は、第２絶縁膜８にホール８ａを形成するときの断面図である。
【００２８】
ホール８ａはドライエッチングにより形成され、そのエッチング雰囲気によってキャパシタ誘電体膜５がダメージを受けると考えられる。そのダメージからキャパシタ誘電体膜５を回復させるために、ホール８ａを形成した後に酸素含有雰囲気においてキャパシタQに対してアニールが行われる。そのようなアニールは回復アニールと呼ばれる。
【００２９】
この回復アニールの際、距離Dが短いと、図３の工程でキャパシタ誘電体膜５に取り込まれた水素がホール８ａを通って外部に逃げ易くなるが、距離Dが長いと水素がホール８ａに到達し難くなり、水素がキャパシタQ内に残留し易くなると考えられる。
【００３０】
このように、回復アニール後にキャパシタQ内に残留する水素が距離Dによって変わり、それにより図２に示したような傾向が現れたものと考えられる。
【００３１】
図２の調査結果だけを見ると、良品キャパシタQを得るには、ホール８ａの形成時にオーバーエッチングを行い、酸化イリジウムよりなる上部電極６の深部にまでホール８ａを形成すればよいことになる。
【００３２】
しかしながら、上部電極６を構成する酸化イリジウムはエッチングが困難な材料であるため、ホール８ａを深く形成するのに長時間を要し、ホール形成工程のスループットが低下するという新たな問題が発生してしまう。
【００３３】
このようにホール８ａを深く形成するのではなく、絶縁性水素バリア膜７の膜厚を厚くすることにより、図３のようにキャパシタQに侵入する水素の量を低減し、キャパシタQが不良となるのを防止することも考えられる。
【００３４】
しかしながら、アルミナよりなる絶縁性水素バリア膜７もエッチングが困難であるため、ホール８ａの形成に長時間を要するという同じ問題が発生してしまう。
【００３５】
また、特許文献１のようにアルミナ膜の上に窒化シリコン膜を形成する方法では、アルミナ膜と窒化シリコン膜との熱膨張率が大きく異なるので、これらの膜の界面で膜剥がれが発生する危険性がある。
【００３６】
本願発明者は、図５のようにホール８ａを上部電極６の途中の深さまで形成しなくても、水素等の還元性物質からキャパシタQを保護できるようにすべく、以下に説明する実施形態に想到した。
【００３７】
（２）第１実施形態
次に、本実施形態に係る半導体装置について、その製造工程を追いながら説明する。図５〜図１１は、本実施形態に係る半導体装置の製造途中の断面図である。
【００３８】
この半導体装置は、金属配線が下部電極と直接接続されるプレーナ型のFeRAMである。
【００３９】
最初に、図５（ａ）に示す断面構造を得るまでの工程について説明する。
【００４０】
まず、シリコン（半導体）基板１０に素子分離用の溝を形成し、その溝に活性領域を画定する素子分離絶縁膜１１として酸化シリコン膜を埋め込む。このような素子分離構造はSTI(Shallow Trench Isolation)と呼ばれるが、これに代えてLOCOS(Local Oxidation of Silicon)により素子分離を行ってもよい。
【００４１】
次いで、活性領域にp型不純物をイオン注入してpウェル１２を形成する。
【００４２】
更に、活性領域におけるシリコン基板１０を熱酸化することにより、ゲート絶縁膜１３となる熱酸化膜を形成する。そして、その熱酸化膜の上にCVD法によりポリシリコン膜とタングステンシリサイド膜とをこの順に形成し、これらの膜をパターニングしてゲート電極１４を形成する。
【００４３】
そのゲート電極１４は、pウェル１２の上に２つ形成され、その各々はワード線の一部を構成する。
【００４４】
続いて、ゲート電極１４をマスクにし、シリコン基板１０にn型不純物をイオン注入して、低濃度のn型ソース／ドレインエクステンション１５を形成する。
【００４５】
次いで、シリコン基板１０の上側全面に絶縁膜を形成し、その絶縁膜をエッチバックしてゲート電極１４の横に絶縁性サイドウォール１６を形成する。その絶縁膜として、例えば、CVD法により酸化シリコン膜を形成する。
【００４６】
そして、この絶縁性サイドウォール１６とゲート電極１４とをマスクにしてシリコン基板１０にn型不純物をイオン注入することにより、高濃度のn型ソース／ドレイン領域１７を形成する。
【００４７】
以上により、DDD(Double Doped Drain)構造を有するMOSトランジスタTRが形成されたことになる。
【００４８】
その後、シリコン基板１０の上側全面に、CVD法によりカバー絶縁膜１９と第１絶縁膜２０とをこの順に形成し、第１絶縁膜２０の上面をCMP(Chemical Mechanical Polishing)法により研磨して平坦化する。なお、カバー絶縁膜１９としては厚さ約２００nmの酸窒化シリコン(SiON)膜が形成され、第１絶縁膜としては厚さ約３００nmの酸化シリコン膜が形成される。
【００４９】
次に、図５（ｂ）に示す断面構造を得るまでの工程について説明する。
【００５０】
まず、第１絶縁膜２０の上に、密着層２５としてアルミナ(Al2O3)膜をスパッタ法で厚さ約２０nmに形成する。
【００５１】
次いで、この密着層２５の上に、スパッタ法でプラチナ(Pt)膜を厚さ約１５０nmに形成し、そのプラチナ膜を第１導電膜２６とする。なお、プラチナ(Pt)膜に代えて、イリジウム(Ir)膜を第１導電膜２６として形成してもよい。
【００５２】
続いて、第２導電膜２６の上に、カルシウム(Ca)とストロンチウム(Sr)が添加されたPZT膜をスパッタ法で１００nm〜２００nmの厚さに形成し、そのPZT膜を強誘電体膜２７とする。スパッタ法で形成された強誘電体膜２７はアモルファス状態であり、強誘電体特性に乏しい。
【００５３】
そこで、酸素分圧が最適化された酸素とアルゴンとの混合雰囲気中において、基板温度５００℃〜６００℃、処理時間９０秒の条件で強誘電体膜２７に対してRTA(Rapid Thermal Annealing)を行い、強誘電体膜２７を結晶化して（１１１）方向に配向させる。このようなアニールは結晶化アニールと呼ばれる。
【００５４】
その後、更に酸素が１００％の雰囲気内において基板温度を７００℃〜７５０℃とするRTAを強誘電体膜２７に対して６０秒間行うことにより、強誘電体膜２７の膜中の酸素欠損を補償する。
【００５５】
なお、強誘電体膜２７はPZT膜に限定されない。PZTに代えて、PLZT、SrBi2Ta2O9、Bi4Ti3O9、Bi0.25La0.75Ti3O12、及びBaBi2Ta2O9のいずれかの強誘電体材料で強誘電体膜２７を構成するようにしてもよい。
【００５６】
更に、強誘電体膜２７の成膜方法もスパッタ法に限定されず、有機金属化学気相堆積法（MOCVD: Metal Organic CVD）やゾル・ゲル法で強誘電体膜２７を形成してもよい。
【００５７】
続いて、強誘電体膜２７の上に、第２導電膜２８として酸化イリジウム(IrOx)膜をスパッタ法で２００nm〜３００nmの厚さに形成する。なお、酸化イリジウムに代えて、プラチナ(Pt)、ルテニウム(Ru)、ロジウム(Rh)、レニウム(Re)、オスミウム(Os)、パラジウム(Pd)、及びSrRuO3のいずれかで第２導電膜２８を構成するようにしてもよい。
【００５８】
次に、図６（ａ）に示すように、不図示のレジストパターンをマスクにして第２導電膜２８をドライエッチングすることにより上部電極２８ａを形成する。そのエッチングが終了後、マスクに用いたレジストパターンは除去される。
【００５９】
次いで、図６（ｂ）に示されるように、強誘電体膜２７と第１導電膜２６とを別々のレジストパターンをマスクにしてドライエッチングし、それぞれキャパシタ誘電体膜２７ａ、下部電極２６ａとする。なお、第１導電膜２６のエッチングでは、レジストパターンで覆われていない部分の密着層２５もエッチングされる。そして、エッチングが終了後にマスクに用いたレジストパターンは除去される。
【００６０】
このエッチングによりキャパシタ誘電体膜２７ａが受けたダメージはアニールにより回復される。そのアニールは、例えば、酸素含有雰囲気において、基板温度を約６５０℃、処理時間を約６０分とする条件で行われる。
【００６１】
ここまでの工程により、下部電極２６ａ、キャパシタ誘電体膜２７ａ、上部電極２８ａをこの順に積層してなる強誘電体キャパシタQが形成されたことになる。
【００６２】
次に、図７（ａ）に示す断面構造を得るまでの工程について説明する。
【００６３】
まず、キャパシタQと第１絶縁膜２０の上に、第１絶縁性水素バリア膜３１としてスパッタ法によりアルミナ膜を厚さ約５０nmに形成する。
【００６４】
なお、第１絶縁性水素バリア膜３１はアルミナに限定されず、酸化チタン(TiOx)膜、酸化タンタル(TaOx)膜、及び炭化シリコン(SiC)膜のいずれかを第１絶縁性水素バリア膜３１として形成してもよい。
【００６５】
続いて、この第１絶縁性水素バリア膜３１の上に、スパッタ法により窒化アルミニウム（AlN）膜を５nm〜１００nmの厚さに形成し、この窒化アルミニウム膜を第２絶縁性水素バリア膜３２とする。そのスパッタ法では、窒素とアルゴンとの混合ガスをスパッタガスとして使用し、そのスパッタガスでアルミニウムターゲットをスパッタすることにより窒化アルミニウム膜が形成され得る。
【００６６】
これら第１、第２絶縁性水素バリア膜３１、３２は、水素等の還元性物質がキャパシタQに侵入するのを阻止するように機能する。この機能を発揮するには、これらの膜の膜厚が厚い方が有利であるが、厚すぎると後述のホール形成時でこれらの膜３１、３２をエッチングするのが困難となる。そのため、第１絶縁性水素バリア膜３１については上限膜厚を５０nmとし、第２絶縁性水素バリア膜３２の上限膜厚については１００nmとするのが好ましい。
【００６７】
また、第１、第２絶縁性水素バリア膜３１、３２の成膜順序を上記とは逆にし、窒化アルミニウムよりなる第２絶縁性水素バリア膜３２を最初に形成することも考えられる。
【００６８】
しかし、窒素を含有する第２絶縁性水素バリア膜３２を最初に形成すると、その窒素によってキャパシタ誘電体膜２７ａの強誘電体特性が劣化するので、上記のように最初にアルミナよりなる第１絶縁性水素バリア膜３１を形成し、窒素含有の第２絶縁性水素バリア膜３２がキャパシタQに直接触れないようにすることで、窒素に起因してキャパシタ誘電体膜２７ａの強誘電体特性が劣化するのを防止できると期待される。
【００６９】
次いで、図７（ｂ）に示すように、第２絶縁性水素バリア膜３２の上に、酸素とTEOSガスを反応ガスとして使用するCVD法により酸化シリコン膜を厚さ約１５００nmに形成し、その酸化シリコン膜を第２絶縁膜３３とする。
【００７０】
TEOSガスには水素が含まれているが、第１、第２絶縁性水素バリア膜３１、３２により水素がキャパシタQに侵入するのが防止される。そのため、TEOSガスが原因で第２絶縁膜３３の形成後にキャパシタQ内に残留する水素の量は、図１のように単層の絶縁性水素バリア膜７を形成する場合と比較して少なくなる。
【００７１】
その後に、第２絶縁膜３３の上面をCMP法により研磨して平坦化する。
【００７２】
続いて、図８に示すように、第２絶縁膜３３の上にフォトレジストを塗布し、それを露光、現像して第１レジストパターン３４を形成する。
【００７３】
次いで、その第１レジストパターン３４の窓３４ａを通じて、n型ソース／ドレイン領域１７上の各絶縁膜１９、２０、３１〜３３をドライエッチングすることにより、これらの絶縁膜にコンタクトホール３５を形成する。
【００７４】
この後に、第１レジストパターン３４は除去される。
【００７５】
次に、図９に示す断面構造を得るまでの工程について説明する。
【００７６】
まず、第２絶縁膜３３の上面とコンタクトホール３５の内面に、バリアメタル膜としてチタン(Ti)膜と窒化チタン(TiN)膜とをこの順にスパッタ法で形成する。そして、このバリアメタル膜の上にCVD法によりタングステン膜を形成し、このタングステン膜でコンタクトホール３５を完全に埋め込む。その後に、第２絶縁膜３３上の余分なタングステン膜とバリアメタル膜とをCMP法により研磨して除去し、これらの膜をコンタクトホール３５内にのみ導電性プラグ４０として残す。
【００７７】
このようにして形成された導電性プラグ４０は、酸化され易いタングステンを主に構成されており、酸素含有雰囲気中で容易に酸化してコンタクト不良を起こし易い。
【００７８】
そこで、導電性プラグ４０の酸化を防止するために、該導電性プラグ４０と第２絶縁膜３３のそれぞれの上にCVD法により窒化シリコン膜を形成し、その窒化シリコン膜を酸化防止絶縁膜４１とする。
【００７９】
次に、図１０に示すように、酸化防止絶縁膜４１の上にフォトレジストを塗布し、それを露光、現像して第２レジストパターン４５を形成する。
【００８０】
そして、第２レジストパターン４５の窓４５ａを通じて上部電極２８ａと下部電極２６ａの上の絶縁膜３１〜３３、４１をドライエッチングし、これらの絶縁膜３１〜３３、４１にホール４６を形成する。
【００８１】
このドライエッチングでは、オクタフルオロブタン(C4F8)、アルゴン、及び酸素の混合ガスのようにフッ素化合物ガスを含むガスがエッチングガスとして使用される。
【００８２】
このエッチングガスに対し、窒化アルミニウムよりなる第２絶縁性水素バリア膜３２のエッチング速度は、アルミナよりなる第１絶縁性水素バリア膜３１のエッチング速度よりも速い。そのため、第１、第２絶縁性水素バリア膜３１、３２の双方をアルミナから構成する場合と比較して、このエッチングを容易に行うことができると供に、エッチングによりホール４６を開口するのに要する時間が短縮される。
【００８３】
また、既述のように、第１、第２絶縁性水素バリア膜３１、３２を形成したことにより、第２絶縁膜３３の形成後にキャパシタQに残留する水素の量が少ないので、ホール４６から水素を逃がす目的で上部電極２８ａの途中の深さにまでホール４６を形成する必要がなく、これによってもエッチング時間が短縮されると供に、ホール４６の形成が容易となる。
【００８４】
このエッチングを終了後、第２レジストパターン４５と酸化防止絶縁膜４１は除去される。
【００８５】
そして、このエッチングによってキャパシタ誘電体膜２７ａが受けたダメージを低減するために、酸素含有雰囲気中においてキャパシタ誘電体膜２７ａに対して回復アニールを行う。この回復アニールは、例えば基板温度５００℃〜６００℃、処理時間６０分間の条件で行われる。
【００８６】
次に、図１１に示されるように、第２絶縁膜３３とホール４６内にスパッタ法により金属積層膜を形成した後、それをパターニングして金属配線４７を形成する。その金属積層膜として、例えば、チタン膜と窒化チタン膜とをこの順に積層してなる下側バリアメタル膜４７ａ、アルミニウム膜４７ｂ、及びチタン膜と窒化チタン膜とをこの順に積層してなる上側バリアメタル膜４７ｃを形成する。
【００８７】
その金属配線４５のうち、ホール４６内に形成された部分は、導電性部材として上部電極２８ａや下部電極２６ａと電気的に接続される。
【００８８】
以上により、本実施形態に係る半導体装置の基本構造が完成した。
【００８９】
上記した本実施形態によれば、第１、第２絶縁性水素バリア膜３１、３２の二層でキャパシタ誘電体膜２７ａを保護するようにした。
【００９０】
これにより、図７（ｂ）に示した第２絶縁膜３３を成膜する工程において、成膜雰囲気中の水素等が第１、第２絶縁性水素バリア膜３１、３２によりブロックされて、第２絶縁膜３３の形成後にキャパシタQに残留する水素等が少なくなる。
【００９１】
そのため、図４のようにキャパシタQ上のホールを上部電極の途中の深さにまで形成してキャパシタQ内の残留水素を外部に逃がさなくても、残留水素に起因したキャパシタ誘電体膜２７ａの劣化を防止できる。これにより、図１０の工程においてエッチングが困難な上部電極２８ａの途中の深さにホール４６を形成する必要がなくなり、ホール４６を形成するのが簡単になると供に、その形成時間を短縮できる。
【００９２】
しかも、本実施形態では、第２絶縁性水素バリア膜３２の材料として、図１０のホール４６の形成工程で使用されるエッチングガスに対してエッチング速度が第１絶縁性水素バリア膜３１のエッチング速度よりも速くなる材料を選択した。
【００９３】
これによれば、図１０のエッチング工程において、第１、第２絶縁性水素バリア膜３１、３２の両方をアルミナのようなエッチングし難い材料で構成する場合よりも、各膜３１、３２のエッチングが容易になり、ホール４６を開口するのに要する時間も短縮される。
【００９４】
更に、第１絶縁性水素バリア膜には水素ブロック性に優れたアルミナ膜等を使用するので、第１、第２絶縁性水素バリア膜３１、３２の全体としての水素ブロック性を高めることができる。
【００９５】
これらにより、本実施形態では、絶縁性水素バリア膜の水素ブロック性とエッチング容易性の双方を両立することができるようになり、強誘電体キャパシタQを備えた半導体装置の信頼性と加工容易性の向上を図ることが可能となる。
【００９６】
ところで、第２絶縁性水素バリア膜３２としては、上記のようにエッチング速度が第１絶縁性水素バリア膜３１よりも速い材料を選択し得るが、熱膨張率差に起因した各膜３１、３２の膜剥がれを防止するには、熱膨張率が第１絶縁性水素バリア膜３１のそれに近い材料で第２絶縁性水素バリア膜３２を構成するのが好ましい。
【００９７】
本実施形態において第２絶縁性水素バリア膜３２の材料として使用される窒化アルミニウムの熱膨張率は、その成膜条件によってある程度変動するが、凡そ４．５×１０-6／℃である。
【００９８】
そして、第１絶縁性水素バリア膜３１を構成するアルミナ膜の熱膨張率は凡そ７．０×１０-6／℃である。
【００９９】
このように、第１、第２絶縁性水素バリア膜３１、３２の熱膨張率に大差はない。したがって、本実施形態では熱膨張率差に起因して各膜３１、３２の界面に膜剥がれが発生する危険性を低減することができる。
【０１００】
これに対し、特許文献１が提案するような窒化シリコン（Si3N4）膜の熱膨張率は凡そ３．２×１０-6／℃であり、上記したアルミナ膜の熱膨張率（７．０×１０-6／℃）とかなり異なる。従って、第２絶縁性水素バリア膜３２として窒化シリコン膜を形成すると、熱膨張率差によって各膜３１、３２の界面で膜剥がれが発生する危険性が高まるので、膜剥がれが発生した部位から水素がキャパシタQに侵入し、キャパシタ誘電体膜２７ａが劣化するおそれがある。
【０１０１】
本実施形態では、上記のように窒化シリコンに比べて第１絶縁性水素バリア膜３１との熱膨張率差が小さい窒化アルミニウムで第２絶縁性水素バリア膜３２を構成するので、このような膜剥がれの危険性を低減することが可能となる。
【０１０２】
（３）第２実施形態
図１２は、本実施形態に係る半導体装置の断面図である。なお、図１２において第１実施形態と同じ要素には第１実施形態と同じ符号を付し、以下ではその説明を省略する。
【０１０３】
本実施形態では、図１２に示されるように、第２絶縁膜３３の上に第４、第５絶縁性水素バリア膜５０、５１を形成する。そして、第５絶縁性水素バリア膜５１の上にキャップ絶縁膜５２を形成して、該キャップ絶縁膜５２の上に金属配線４７を形成するようにする。
【０１０４】
これらの絶縁膜５０〜５２には、図１０で説明した工程において、下部電極２６ａと上部電極２８ａのそれぞれの上にホール４６が形成される。
【０１０５】
また、第３、第４絶縁性水素バリア膜５０、５１としては、それらのうちの一方が、ホール４６を形成する工程（図１０）で使用されるオクタフルオロブタン、アルゴン、及び酸素の混合ガスからなるエッチングガスに対し、他方よりもエッチング速度が速いものを形成する。例えば、第３絶縁性水素バリア膜５０としてアルミナを形成し、第４絶縁性水素バリア膜５１として窒化アルミニウムを形成する。
【０１０６】
また、キャップ絶縁膜５２としては、例えばCVD法により酸化シリコン膜を形成する。
【０１０７】
このような構造によれば、製造時にキャパシタQに侵入しようとする水素等の還元性物質が第３、第４絶縁性水素バリア膜５０、５１によっても阻止されるので、キャパシタQの劣化を第１実施形態よりも更に効果的に防止できる。
【０１０８】
また、第３、第４絶縁性水素バリア膜５０、５１として、それらの一方が他方よりもエッチング速度が速い膜を形成することで、これらの膜を貫くホール４６をエッチングにより形成するのが容易となる。
【０１０９】
なお、第３、第４絶縁性水素バリア膜５０、５１の形成順序は特に限定されず、最初に第４絶縁性水素バリア膜５１を形成し、その上に第３絶縁性水素バリア膜５０を形成するようにしてもよい。
【０１１０】
そして、第３絶縁性水素バリア膜５０としては、アルミナ膜に代えて、酸化チタン膜、酸化タンタル膜、及び炭化シリコン膜のいずれかを形成してもよい。
【０１１１】
以上、本実施形態について詳細に説明したが、本発明は上記に限定されない。例えば、上記ではプレーナ型のFeRAMについて例示したが、スタック型のFeRAMにも本実施形態を適用し得る。
【図面の簡単な説明】
【０１１２】
【図１】図１は、本願発明者が調査に用いた強誘電体キャパシタの断面図である。
【図２】図２は、不良となったキャパシタと、良品となったキャパシタのそれぞれにおいて、ホールの底面と上部電極の下面との距離をプロットして得られたグラフである。
【図３】図３は、ホールの底面と上部電極の下面との距離により、キャパシタの良・不良が分かれた理由について説明するための断面図（その１）である。
【図４】図４は、ホールの底面と上部電極の下面との距離により、キャパシタの良・不良が分かれた理由について説明するための断面図（その２）である。
【図５】図５（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１）である。
【図６】図６（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その２）である。
【図７】図７（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その３）である。
【図８】図８は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その４）である。
【図９】図９は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その５）である。
【図１０】図１０は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その６）である。
【図１１】図１１は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その７）である。
【図１２】図１２は、本発明の第２実施形態に係る半導体装置の断面図である。
【符号の説明】
【０１１３】
１、１０…シリコン基板、２、２０…第１絶縁膜、３、２５…密着層、４、２６ａ…下部電極、５、２７ａ…キャパシタ誘電体膜、６、２８ａ…上部電極、７…絶縁性水素バリア膜、８…第２絶縁膜、８ａ…ホール、９…金属配線、１１…素子分離絶縁膜、１２…pウェル、１３…ゲート絶縁膜、１４…ゲート電極、１５…n型ソース／ドレインエクステンション、１６…絶縁性サイドウォール、１７…n型ソース／ドレイン領域、１９…カバー絶縁膜、２６…第１導電膜、２７…強誘電体膜、２８…第２導電膜、３１…第１絶縁性水素バリア膜、３２…第２絶縁性水素バリア膜、３３…第２絶縁膜、３４…第１レジストパターン、３４ａ…窓、３５…コンタクトホール、４０…導電性プラグ、４１…酸化防止絶縁膜、４５…第２レジストパターン、４５ａ…窓、４６…ホール、４７…金属配線、４７ａ…下側バリアメタル膜、４７ｂ…アルミニウム膜、４７ｃ…上側バリアメタル膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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