(57)【要約】【課題】  クロックデータ間スキュー及びデータ間スキューを取り除くことが可能な差動伝送方式による受信装置を提供する。【解決手段】  第１差動入力バッファ１０から出力される内部データ信号ＩＮＤの遷移タイミングに同期して、内部データ信号ＩＮＤのラッチタイミングを規定するデータラッチ信号ＤＣＬＫｉ（ｉ＝０〜単位データのビット数−１）を生成するデータラッチ信号生成回路１２と、データラッチ信号ＤＣＬＫｉの遷移タイミングで内部データ信号ＩＮＤをラッチして中間データ信号ＬＤｉを生成するデータラッチ回路１３と、第２差動入力バッファ２０から出力される内部クロック信号ＩＮＣに同期して中間クロック信号Ｓ［ｉ：０］を生成する中間クロック信号生成回路２１と、中間データ信号ＬＤｉを中間クロック信号Ｓ［ｉ：０］でラッチして受信データ信号ＲＸＤ［ｉ：０］を再生するデータ信号再生回路１４と、を備える。【選択図】        図１
2009171190.tif 000002
【特許請求の範囲】
【請求項１】
差動伝送方式により送信された伝送データ信号を受け付け、内部電圧レベルの内部データ信号に変換する第１差動入力バッファと、
前記内部データ信号の遷移タイミングに同期して、前記内部データ信号のラッチタイミングを規定するデータラッチ信号を生成するデータラッチ信号生成回路と、
前記データラッチ信号の遷移タイミングで前記内部データ信号をラッチして中間データ信号を生成するデータラッチ回路と、
差動伝送方式により送信された伝送クロック信号を受け付け、内部電圧レベルの内部クロック信号に変換する第２差動入力バッファと、
前記内部クロック信号に同期して、前記中間データ信号から受信データ信号を再生するための中間クロック信号を生成する中間クロック信号生成回路と、
前記中間データ信号を前記中間クロック信号でラッチして前記受信データ信号を再生するデータ信号再生回路と、を備えることを特徴とする受信装置。
【請求項２】
前記伝送データ信号が、連続して入力される所定数のビットからなる単位データで構成され、
前記伝送クロック信号が、前記単位データの遷移タイミングを規定するように構成され、
前記中間クロック信号生成回路が、遅延同期ループ回路または位相同期回路を用い、前記伝送クロック信号から前記伝送データ信号のビット別に複数の位相の異なる前記中間クロック信号を生成するように構成されていることを特徴とする請求項１に記載の受信装置。
【請求項３】
前記中間クロック信号生成回路が、前記内部データ信号の前記各ビットのデータ出力期間を各別に規定する選択制御信号を、前記ビット毎に生成する選択制御信号生成回路を備え、
前記データラッチ回路が、
前記内部データ信号のビット毎に、前記内部データ信号を前記データラッチ信号の遷移タイミングでラッチし、ラッチ信号を出力するラッチ回路と、
前記内部データ信号のビット毎に、前回の前記中間クロック信号の遷移タイミングにおける前記中間データ信号の値を保持するデータ保持回路と、
前記内部データ信号のビット毎に、前記選択制御信号が対応するビットの前記伝送期間であることを示す場合は、対応するビットの前記ラッチ回路の出力信号を選択し、前記選択制御信号が対応するビットの前記伝送期間でないことを示す場合は、対応するビットの１つ前のビットに対応する前記データ保持回路の出力信号を選択し、対応するビットの前記データ保持回路に出力するセレクタ回路と、を備えることを特徴とする請求項２に記載の受信装置。
【請求項４】
前記データラッチ信号生成回路が、前記内部データ信号を遅延させる第１遅延回路を備え、前記内部データ信号と前記第１遅延回路の出力信号の排他的論理和または排他的否定論理和を演算した結果に基づいて前記データラッチ信号を生成するように構成され、
前記中間クロック信号生成回路が、前記第１遅延回路と同じ遅延時間、前記内部クロック信号を遅延させる第２遅延回路を備え、前記第２遅延回路の出力信号を用いて前記中間クロック信号を生成することを特徴とする請求項１〜３の何れか１項に記載の受信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動入力方式によるデータ伝送システム、特に、伝送クロック信号及び伝送データ信号が異なる信号経路で伝送されるデータ伝送システムに関する。
【背景技術】
【０００２】
差動入力方式によるデータ伝送システムには、例えば、ＬＶＤＳ（Ｌｏｗ  Ｖｏｌｔａｇｅ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｎａｌｉｎｇ、低電圧差異信号）がある。ＬＶＤＳによるデータ伝送システムでは、伝送クロック信号と伝送データ信号が夫々異なる信号経路を介して送信される。このため、従来のＬＶＤＳによるデータ伝送システムでは、伝送クロック信号と伝送データ信号との間でスキューが発生する可能性がある。
【０００３】
伝送データ信号から再生データ信号をより正確に再生するための技術として、クロックデータ間スキューを低減する回路を設けた受信装置がある（例えば、特許文献１参照）。ここで、図１３は、ＬＶＤＳによる従来のデータ伝送システムの受信装置１０００の概略構成例を示しており、ここでは、受信装置１０００が、１つのチャンネルを構成する単位データがｍ＋１ビットのデータであり、ｎ＋１チャンネルを受け付け可能に構成されている場合を想定している。尚、図１４は、説明のために、図１３に示す受信装置１０００の構成の内、所定の１チャンネルについての概略構成例を示している。
【０００４】
図１３に示すように、受信装置１０００は、差動伝送方式により送信された伝送データ信号ＴＲＤｈ及びＴＲＤＢｈ（ｈ＝０〜ｎの整数）を受け付け、内部電圧レベルの内部データ信号ＩＮＤｈに変換する差動入力バッファ１１０ｈと、差動伝送方式により送信された伝送クロック信号ＴＲＣ及びＴＲＣＢを受け付け、内部電圧レベルの内部クロック信号ＩＮＣに変換する差動入力バッファ１２００と、内部データ信号ＩＮＤｈをシリアルパラレル変換して受信データ信号ＲＸＤｈ［ｍ：０］を生成するシリアルパラレル変換回路１３００と、内部クロック信号ＩＮＣに同期して、位相の異なる複数の中間クロック信号を生成するＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路１４００と、を備えて構成されている。
【０００５】
シリアルパラレル変換回路１３００は、図１４に示すように、内部データ信号ＩＮＤｈを所望の遅延時間で遅延させて中間データ信号を生成するスキュー調整回路１３１０と、スキュー調整回路１３１０から中間データ信号をバッファ１３２０を介して受け付け、ＤＬＬ回路１４００から位相の異なる複数の中間クロック信号を受け付け、中間データ信号を中間クロック信号でラッチして受信データ信号ＲＸＤｈ［ｍ：０］を再生するサンプラーアレイ１３３０と、サンプラーアレイ１３３０の受信データ信号ＲＸＤｈ［ｍ：０］の再生結果に基づいて、スキュー調整回路１３１０の遅延時間を再設定する位相調整回路１３４０と、を備えて構成されている。更に、図１４に示すデータ伝送システムの受信装置１０００では、動作開始時におけるスキュー調整回路１３１０の遅延時間を設定する初期設定回路１５００を備えている。
【０００６】
ＤＬＬ回路１４００は、スキュー調整回路１３１０における内部データ信号ＩＮＤｈの遅延時間の約半分の遅延時間で、内部クロック信号ＩＮＣを遅延させる遅延回路１４０１を備えており、遅延回路１４０１の出力信号に同期して、位相の異なる７つの中間クロック信号を生成する。ＤＬＬ回路１４００は、中間クロック信号の夫々について、隣接する遷移タイミング同士の間隔が、全て同じになるように中間クロック信号の夫々の遷移タイミングを調整している。また、初期設定回路１５００は、スキュー調整回路１３１０の遅延時間の初期設定値を、遅延回路１４０１の遅延時間と同じ長さの遅延時間に設定する。
【０００７】
【特許文献１】特表２００２−５１２４６８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、図１３及び図１４に示す従来のデータ伝送システムの受信装置１０００では、伝送データ信号ＴＲＤｈ及びＴＲＤＢｈを変換した内部データ信号ＩＮＤｈに対し、スキュー調整回路１３１０により、一律に遅延が与えられる構成であるため、図１５に示すように、クロックデータ間スキューを除去することはできるが、データ間スキューを除去することはできなかった。
【０００９】
差動伝送方式によるデータ伝送システムでは、一般的に、伝送される伝送データ信号の周波数によって、伝送経路上での振幅特性及び位相特性が異なる。つまり、伝送データ信号の周波数により伝送経路上での遅延は変化する。一方、伝送データ信号は、毎ビット毎に値が変化する場合もあれば、相当期間ビット間のデータが変化しない場合も考えられる。このため、伝送データ信号のビット毎に、伝送経路上での振幅特性及び位相特性が異なることとなり、ビット毎に遅延量が異なるデータ間スキューが発生する場合がある。上述したように、図１３及び図１４に示す従来のデータ伝送システムでは、各ビットに一律に遅延が与えられる構成であるため、ビット間のデータ間スキューを除去することができなかった。
【００１０】
更に、図１３及び図１４に示す従来のデータ伝送システムの受信装置１０００では、クロックデータ間スキューを除去するために、バッファチェーンまたインバータチェーン等を用いて構成されたスキュー調整回路等を備えるので、回路規模が大きくなり、消費電力の低減を図ることが困難であるという問題があった。
【００１１】
本発明は上記の問題に鑑みてなされたものであり、その目的は、クロックデータ間スキュー及びデータ間スキューを取り除くことが可能な差動伝送方式によるデータ伝送システムの受信装置を提供する点にある。
【課題を解決するための手段】
【００１２】
上記目的を達成するための本発明に係る受信装置は、差動伝送方式により送信された伝送データ信号を受け付け、内部電圧レベルの内部データ信号に変換する第１差動入力バッファと、前記内部データ信号の遷移タイミングに同期して、前記内部データ信号のラッチタイミングを規定するデータラッチ信号を生成するデータラッチ信号生成回路と、前記データラッチ信号の遷移タイミングで前記内部データ信号をラッチして中間データ信号を生成するデータラッチ回路と、差動伝送方式により送信された伝送クロック信号を受け付け、内部電圧レベルの内部クロック信号に変換する第２差動入力バッファと、前記内部クロック信号に同期して、前記中間データ信号から受信データ信号を再生するための中間クロック信号を生成する中間クロック信号生成回路と、前記中間データ信号を前記中間クロック信号でラッチして前記受信データ信号を再生するデータ信号再生回路と、を備えることを第１の特徴とする。
【００１３】
上記特徴の本発明に係る受信装置は、前記伝送データ信号が、連続して入力される所定数のビットからなる単位データで構成され、前記伝送クロック信号が、前記単位データの遷移タイミングを規定するように構成され、前記中間クロック信号生成回路が、遅延同期ループ回路または位相同期回路を用い、前記伝送クロック信号から前記伝送データ信号のビット別に複数の位相の異なる前記中間クロック信号を生成するように構成されていることを第２の特徴とする。
【００１４】
上記特徴の本発明に係る受信装置は、前記中間クロック信号生成回路が、前記内部データ信号の前記各ビットのデータ出力期間を各別に規定する選択制御信号を、前記ビット毎に生成する選択制御信号生成回路を備え、前記データラッチ回路が、前記内部データ信号のビット毎に、前記内部データ信号を前記データラッチ信号の遷移タイミングでラッチし、ラッチ信号を出力するラッチ回路と、前記内部データ信号のビット毎に、前回の前記中間クロック信号の遷移タイミングにおける前記中間データ信号の値を保持するデータ保持回路と、前記内部データ信号のビット毎に、前記選択制御信号が対応するビットの前記伝送期間であることを示す場合は、対応するビットの前記ラッチ回路の出力信号を選択し、前記選択制御信号が対応するビットの前記伝送期間でないことを示す場合は、対応するビットの１つ前のビットに対応する前記データ保持回路の出力信号を選択し、対応するビットの前記データ保持回路に出力するセレクタ回路と、を備えることを第３の特徴とする。
【００１５】
上記何れかの特徴の本発明に係る受信装置は、前記データラッチ信号生成回路が、前記内部データ信号を遅延させる第１遅延回路を備え、前記内部データ信号と前記第１遅延回路の出力信号の排他的論理和または排他的否定論理和を演算した結果に基づいて前記データラッチ信号を生成するように構成され、前記中間クロック信号生成回路が、前記第１遅延回路と同じ遅延時間、前記内部クロック信号を遅延させる第２遅延回路を備え、前記第２遅延回路の出力信号を用いて前記中間クロック信号を生成することを第４の特徴とする。
【発明の効果】
【００１６】
上記特徴の受信装置によれば、内部データ信号を当該内部データ信号から生成したデータラッチ信号でラッチして中間データ信号を生成し、中間データ信号から受信データ信号を再生するように構成したので、簡単な構成で、連続して入力されるビット間のデータ間スキューを除去することが可能になる。また、上記特徴の受信装置によれば、データ間スキューを除去した中間データ信号を中間クロック信号でラッチして受信データを再生するので、クロックデータ間スキューについても簡単な構成で、良好に除去することが可能になる。
【００１７】
更に、上記特徴の受信装置によれば、内部データ信号を当該内部データ信号から生成したデータラッチ信号でラッチする構成であることから、比較的簡単な且つ簡素な構成で本発明装置を構築でき、回路規模の増大や消費電力の増大を押さえることが可能になる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明に係る受信装置（以下、適宜「本発明装置」と称する）の実施形態を図面に基づいて説明する。
【００１９】
〈第１実施形態〉
本発明装置の第１実施形態について図１〜図９を基に説明する。
【００２０】
図１は、本発明装置１Ａの概略構成例を示している。尚、本実施形態では、各チャンネル（伝送データ信号に相当）が、連続して入力される７ビットの単位データの複数（シリアルデータ）で構成されており、本発明装置１Ａが１または複数のチャンネルを受信可能に構成されている場合について説明する。尚、図１では、簡単のために、１つのチャンネルを受信する場合について説明するが、複数のチャンネルを受信する受信装置であっても良い。また、本実施形態では、伝送クロック信号ＴＲＣ及びＴＲＣＢは、単位データの遷移タイミングを規定するように構成されている。即ち、伝送クロック信号ＴＲＣ及びＴＲＣＢは、単位データの各ビットに共通である。
【００２１】
本発明装置１Ａは、図１に示すように、差動伝送方式により送信された伝送データ信号ＴＲＤＸ及びＴＲＤＢＸを受け付け、内部電圧レベルの内部データ信号ＩＮＤに変換する第１差動入力バッファ１０と、内部データ信号ＩＮＤの遷移タイミングに同期して、内部データ信号ＩＮＤのラッチタイミングを規定するデータラッチ信号ＤＣＬＫ０〜ＤＣＬＫ６を生成するデータラッチ信号生成回路１２と、データラッチ信号ＤＣＬＫ０〜ＤＣＬＫ６の遷移タイミングで内部データ信号ＩＮＤをラッチして中間データ信号ＬＤ６〜ＬＤ０を生成するデータラッチ回路１３と、差動伝送方式により送信された伝送クロック信号ＴＲＣ及びＴＲＣＢを受け付け、内部電圧レベルの内部クロック信号ＩＮＣに変換する第２差動入力バッファ２０と、内部クロック信号ＩＮＣに同期して、中間データ信号ＬＤ６〜ＬＤ０から受信データ信号ＲＸＤ［６：０］を再生するための中間クロック信号Ｓ［６：０］を生成するＤＬＬ回路２１（中間クロック信号生成回路、遅延同期ループ回路に相当）と、中間データ信号ＬＤ６〜ＬＤ０を中間クロック信号Ｓ［６：０］でラッチして受信データ信号ＲＸＤ［６：０］を再生するサンプリング回路１４（データ信号再生回路に相当）と、を備えている。
【００２２】
ここで、図２は、ＤＬＬ回路２１の概略構成例を、図４は、データラッチ信号生成回路１２の概略構成例を、図６は、データラッチ回路１３の概略構成例を、図８は、サンプリング回路１４の概略構成例を夫々示している。
【００２３】
第１差動入力バッファ１０は、図１に示すように、１対の伝送データ信号ＴＲＤＸ及びＴＲＤＢＸを受け付けるように構成されている。尚、複数チャンネルを受信する受信装置１の場合、第１差動入力バッファ１０が、各チャンネルに対応して複数設けられる。第２差動入力バッファ２０は、図１に示すように、１対の伝送クロック信号ＴＲＣ及びＴＲＣＢを受け付けるように構成されている。
【００２４】
ＤＬＬ回路２１は、図２に示すように、伝送クロック信号ＴＲＣ及びＴＲＣＢから伝送データ信号ＴＲＤＸ及びＴＲＤＢＸのビット別に複数の位相の異なる中間クロック信号Ｓ［６：０］を生成するように構成されている。ＤＬＬ回路２１は、内部クロック信号ＩＮＣを予め設定された所定の遅延時間で遅延させる第２固定遅延回路１２１と、入力クロック信号を後述する遅延時間設定信号に基づいて設定された遅延時間で遅延させる遅延ユニットＵ０〜Ｕ６と、チャージポンプ２１３からの出力信号を安定化するためのループフィルタ２１２と、後述する遅延時間設定信号を生成するチャージポンプ２１３と、２つの入力信号の位相差を検出する位相検出器２１４と、を備えて構成されている。
【００２５】
更に、本実施形態のＤＬＬ回路２１は、内部データ信号ＩＮＤの各ビットのデータ出力期間を各別に規定する選択制御信号Ｅｎ［６：０］を、ビット毎に生成する選択制御信号生成回路２１５を備えて構成されている。ＤＬＬ回路２１は、本実施形態では、中間クロック信号Ｓ［２］を再生クロック信号（受信クロック信号）ＲＸＣとして出力し、中間クロック信号Ｓ［６：０］を後述するデータラッチ回路１３及びサンプリング回路１４に、選択制御信号Ｅｎ［６：０］を、後述するデータラッチ信号生成回路１２及びデータラッチ信号ＤＣＬＫ０〜ＤＣＬＫ６に出力するように構成されている。
【００２６】
尚、本実施形態では、伝送データ信号ＴＲＤＸ及びＴＲＤＢＸが７ビットの単位データで構成されていることから、連続して入力される２つの中間クロック信号Ｓ［ｋ］（ｋ＝０〜５の整数）と中間クロック信号Ｓ［ｋ＋１］の位相差、及び、連続して入力される中間クロック信号Ｓ［６］と中間クロック信号Ｓ［１］の位相差が全てビット間単位位相差と同じになるように構成された７つの位相の異なる中間クロック信号Ｓ［６：０］を生成する。
【００２７】
より詳細には、第２固定遅延回路１２１は、後述するデータラッチ信号生成回路１２を構成する第１固定遅延回路２１１と同じ遅延時間、内部クロック信号ＩＮＣを遅延させるように構成されている。
【００２８】
遅延ユニットＵ０〜Ｕ６は、直列接続された可変遅延回路ＤＳ及びＤＨ（遅延素子に相当）と、可変遅延回路ＤＳの出力信号を駆動して信号Ｓ［ｉ］（ｉ＝０〜６の整数）を出力する駆動バッファＢＳと、可変遅延回路ＤＨの出力信号を駆動して信号Ｈ［ｉ］を出力する駆動バッファＢＨを備えて構成されている。尚、各遅延ユニットＵ０〜Ｕ６は直列接続されており、可変遅延回路ＤＳ及びＤＨの遅延量の合計値が、ビット間単位位相差の値と等しくなる。更に、本実施形態では、駆動バッファＢＳから出力される信号Ｓ［ｉ］（ｉ＝０〜６の整数）が中間クロック信号となる。
【００２９】
位相検出器２１４は、第２固定遅延回路１２１から出力される信号ＩＮＣｄと最終段の遅延ユニットＵ６を構成する駆動バッファＢＨから出力される信号Ｈ［６］を受け付け、信号ＩＮＣｄに対する信号Ｈ［６］の位相差とその方向を示す信号をチャージポンプ２１３に出力する。
【００３０】
チャージポンプ２１３は、位相検出器２１４からの信号に基づいて、遅延ユニットＵｉを構成する可変遅延回路ＤＳ及びＤＨの遅延時間の設定を行う。尚、本実施形態では、全遅延ユニットＵ０〜Ｕ６における可変遅延回路ＤＳの遅延時間の設定は全て同じである。同様に、全遅延ユニットＵ０〜Ｕ６における可変遅延回路ＢＨの遅延時間の設定は全て同じである。更に、本実施形態では、可変遅延回路ＤＳの遅延時間と可変遅延回路ＢＨの遅延時間の設定は同じである。
【００３１】
選択制御信号生成回路２１５は、選択制御信号Ｅｎ［ｉ］（ｉ＝０〜６の整数）の夫々に対応して否定論理積回路ＮＡ０〜ＮＡ６が設けられている。選択制御信号Ｅｎ［ｊ］（ｊ＝１〜６の整数）に対応する否定論理積回路ＮＡｊでは、入力端子に、対応する遅延ユニットＵｊの前段の遅延ユニットＵｋ（ｋ＝０〜５の整数）の駆動バッファＢＳから出力される信号Ｓ［ｋ］が、反転入力端子に、遅延ユニットＵｊの駆動バッファＢＳから出力される信号Ｓ［ｋ］が入力されている。また、選択制御信号Ｅｎ［０］に対応する否定論理積回路ＮＡ０では、入力端子に、遅延ユニットＵ６の駆動バッファＢＳから出力される信号Ｓ［６］が、反転入力端子に、遅延ユニットＵ０の駆動バッファＢＳから出力される信号Ｓ［０］が入力されている。
【００３２】
ここで、図３は、安定動作時におけるＤＬＬ回路２１の各端子及び各ノードの信号波形を示している。ＤＬＬ回路２１は、図３に示すように、信号ＩＮＣｄの位相と信号Ｈ［６］の位相が一致する、即ち、信号Ｈ［６］が信号ＩＮＣｄの１周期遅れとなるように制御される。このように制御することにより、ビット間単位位相差が、内部データ信号ＩＮＤのビット周期に等しくなる。
【００３３】
データラッチ信号生成回路１２は、内部データ信号ＩＮＤを遅延させる第１固定遅延回路２１１を備え、内部データ信号ＩＮＤと第１固定遅延回路２１１の出力信号の排他的否定論理和を演算した結果に基づいて、内部データ信号ＩＮＤの各ビットに対応して複数のデータラッチ信号ＤＣＬＫ０〜ＤＣＬＫ６を生成する。より具体的には、データラッチ信号生成回路１２は、図４に示すように、内部データ信号ＩＮＤと第１固定遅延回路２１１の出力信号の排他的否定論理和を演算する排他的否定論理和回路１２２と、排他的否定論理和回路１２２から出力される信号ＳＤＬと選択制御信号Ｅｎ［６：０］の各ビットとの論理和を演算する複数の論理和回路ＯＲ０〜ＯＲ６を備えて構成されている。
【００３４】
ここで、図５は、データラッチ信号生成回路１２の各端子及び各ノードの信号波形を示している。尚、内部データ信号ＩＮＤの実践部分が、内部データ信号ＩＮＤの実際の波形を示しており、波線部分が、データ間スキューが無い場合の内部データ信号ＩＮＤの各ビットの遷移タイミングを規定する波形を示している。データラッチ信号生成回路１２は、図５に示すように、内部データ信号ＩＮＤの各ビットに対応して、７つのデータラッチ信号ＤＣＬＫ０〜ＤＣＬＫ６を生成し、後述するデータラッチ回路１３に出力する。尚、上述したように、図２に示すＤＬＬ回路２１が、第１固定遅延回路２１１と同じ特性、即ち、同じ遅延時間で内部クロック信号ＩＮＣを遅延させる第２固定遅延回路１２１を備えていることから、内部データ信号ＩＮＤと内部クロック信号ＩＮＣのクロックデータ間スキューを低減することができる。
【００３５】
データラッチ回路１３は、図４に示すように、内部データ信号ＩＮＤのビット毎に、内部データ信号ＩＮＤをデータラッチ信号ＤＣＬＫｉ（ｉ＝０〜６の整数）の遷移タイミングでラッチし、ラッチ信号を出力するＤフリップフロップ回路（ＤＦＦ回路、ラッチ回路に相当）ＦＤｉと、内部データ信号ＩＮＤのビット毎に、前回の中間クロック信号Ｓ［ｉ］の遷移タイミングにおける中間データ信号ＬＤｉの値を保持するＤフリップフロップ回路（ＤＦＦ回路、データ保持回路に相当）ＦＯｉと、内部データ信号ＩＮＤのビット毎に、選択制御信号Ｅｎ［ｉ］が対応するビットの伝送期間であることを示す場合は、対応するビットのＤＦＦ回路ＦＯｉから出力される信号ＬＤｉを選択し、選択制御信号Ｅｎ［ｉ］が対応するビットの伝送期間でないことを示す場合は、対応するビットの１つ前のビットに対応するＤＦＦ回路ＦＯ（ｉ−１）（対応するビットが０ビット目の場合はＤＦＦ回路ＦＯ６）から出力される信号ＬＤｉを選択し、対応するビットのＤＦＦ回路ＦＯｉに出力するセレクタ回路Ｍｉと、を備えて構成されている。
【００３６】
より具体的には、ＤＦＦ回路ＦＤｉ（ｉ＝０〜６の整数）は、データ端子に内部データ信号ＩＮＤが、クロック端子にデータラッチ信号ＤＣＬＫｉが夫々入力されている。セレクタ回路Ｍｉは、入力端子ＢにＤＦＦ回路ＦＤｉの出力信号が、入力端子ＡにＤＦＦ回路ＦＯ（ｉ−１）の出力信号ＬＤ（ｉ−１）が夫々入力されており、選択制御端子にＨレベルの選択制御信号が入力された場合は、入力端子Ｂに入力された信号が、Ｌレベルの選択制御信号が入力された場合は、入力端子Ａに入力された信号が出力される。ＤＦＦ回路ＦＯｉは、データ端子にセレクタ回路Ｍｉの出力信号が、クロック端子に中間クロック信号Ｓ［ｐ］（ｐ＝１〜６、０）が夫々入力されている。
【００３７】
更に、本実施形態では、データラッチ回路１３は、図４に示すように、内部データ信号ＩＮＤのビット毎に、データ端子にＨレベルの信号が、クロック端子にデータラッチ信号ＤＣＬＫｉ（ｉ＝０〜６の整数）が、リセット端子にＤＬＬ回路２１で生成された選択制御信号Ｅｎ［ｉ］が夫々入力され、出力端子が、対応するセレクタ回路Ｍｉの選択制御端子Ｓに接続されているリセット端子付きＤフリップフロップ回路ＦＳｉ（ＤＦＦ回路ＦＳｉ）が設けられている。
【００３８】
ここで、図７は、データラッチ回路１３の各端子及び各ノードの信号波形を示している。データラッチ回路１３は、図７に示すように、内部データ信号ＩＮＤの各ビットに対応して、中間データ信号ＬＤｉを生成し、後述するサンプリング回路１４に出力する。
【００３９】
サンプリング回路１４は、図８に示すように、中間データ信号ＬＤ０〜ＬＤ３の夫々を中間クロック信号Ｓ［６］でラッチして信号ＬＨＤ０〜ＬＨＤ３を出力するＤＦＦ回路ＦＬ０〜ＦＬ３と、信号ＬＨＤ２及び信号ＬＨＤ３、中間データ信号ＬＤ４〜ＬＤ６の夫々を中間クロック信号Ｓ［２］でラッチして信号ＰＤ２〜ＰＤ６を出力するＤＦＦ回路ＦＰ２〜ＦＰ６と、信号ＬＨＤ０及びＬＨＤ１、信号ＰＤ２〜ＰＤ６の夫々を中間クロック信号Ｓ［２］でラッチして再生データ信号ＲＸＤ［０］〜ＲＸＤ［６］を出力するＤＦＦ回路ＦＰ２〜ＦＰ６を備えて構成されている。
【００４０】
ここで、図９は、サンプリング回路１４の各端子及び各ノードの信号波形を示している。図９に示すように、受信データ信号ＲＸＤ［６：０］は、再生クロック信号ＲＸＣ（中間クロック信号Ｓ［２］、受信クロック信号ＲＸＣ）の遷移タイミングで再生される。
【００４１】
〈第２実施形態〉
本発明装置の第２実施形態について図１０及び図１１を基に説明する。本実施形態では、上記第１実施形態とは、伝送クロック信号ＴＲＣ及びＴＲＣＢの再生に係る構成が異なる場合について説明する。より具体的には、上記第１実施形態では、受信クロック信号（再生クロック信号）ＲＸＣを再生するためにＤＬＬ回路２１を用いる場合について説明したが、本実施形態では、ＰＬＬ回路２２を用いる場合について説明する。
【００４２】
ここで、図１０は、本実施形態における本発明装置１Ｂの概略構成例を示しており、図１１は、本実施形態のＰＬＬ回路２２の概略構成例を示している。
【００４３】
本実施形態の本発明装置１Ｂは、図１０に示すように、第１差動入力バッファ１０、データラッチ信号生成回路１２、データラッチ回路１３、第２差動入力バッファ２０、内部クロック信号ＩＮＣに同期して、中間データ信号ＬＤ６〜ＬＤ０から受信データ信号ＲＸＤ［６：０］を再生するための中間クロック信号Ｓ［６：０］を生成するＰＬＬ回路２２（中間クロック信号生成回路、位相同期回路に相当）、及び、サンプリング回路１４（データ信号再生回路に相当）を備えている。尚、第１差動入力バッファ１０、データラッチ信号生成回路１２、データラッチ回路１３、第２差動入力バッファ２０、及び、サンプリング回路１４の各構成は、上記第１実施形態と同様である。
【００４４】
ＰＬＬ回路２２は、図１１に示すように、上記第１実施形態と同様に、伝送クロック信号ＴＲＣ及びＴＲＣＢから伝送データ信号ＴＲＤＸ及びＴＲＤＢＸのビット別に、連続して入力される２つの中間クロック信号Ｓ［ｋ］（ｋ＝０〜５の整数）と中間クロック信号Ｓ［ｋ＋１］の位相差、及び、連続して入力される中間クロック信号Ｓ［６］と中間クロック信号Ｓ［１］の位相差が全てビット間単位位相差と同じになるように構成された７つの中間クロック信号Ｓ［６：０］を生成する。尚、本実施形態の伝送データ信号ＴＲＤＸ及びＴＲＤＢＸは、上記第１実施形態と同様に、連続して入力される７ビットの単位データの複数で構成されている。
【００４５】
より詳細には、ＰＬＬ回路２２は、内部クロック信号ＩＮＣを予め設定された所定の遅延時間で遅延させる第２固定遅延回路１２１と、２つの入力信号の位相差を検出し、当該位相差を示す位相差検出信号を生成する位相検出器２１４と、位相差検出信号に応じた電圧レベルの発振制御信号を生成するチャージポンプ２１３と、チャージポンプ２１３から出力された発振制御信号を安定化するためのループフィルタ２１２と、ループフィルタ２１２で安定化された発振制御信号の電圧レベルに応じた周波数で発振するＶＣＯ２２１（Ｖｏｌｔａｇｅ  ｃｏｎｔｒｏｌｌｅｄ  ｏｓｃｉｌｌａｔｏｒ、電圧制御発振器）と、ＶＣＯ２２１から出力された発振信号を分周して、７つの位相の異なる中間クロック信号Ｓ［６：０］を生成する分周回路２２２を備えて構成されている。位相差検出器は、分周回路２２２の出力信号Ｈ［６］と第２固定遅延回路１２１から出力される信号ＩＮＣｄの位相を比較する。更に、本実施形態のＰＬＬ回路２２は、上記第１実施形態と同様に、選択制御信号Ｅｎ［６：０］をビット毎に生成する選択制御信号生成回路２１５を備えて構成されている。
【００４６】
〈別実施形態〉
〈１〉上記第１及び第２実施形態において、データラッチ回路１３は、初段のＤＦＦ回路ＦＤ０〜ＦＤ６のラッチタイミングに対し、後段のＤＦＦ回路ＦＯ０〜ＦＯ６のラッチタイミングが、ビット間単位位相差分だけずれている場合について説明したが、これに限るものではない。初段のＤＦＦ回路ＦＤ０〜ＦＤ６のラッチタイミングから後段のＤＦＦ回路ＦＯ０〜ＦＯ６のラッチタイミングまでの時間が、初段のＤＦＦ回路ＦＤ０〜ＦＤ６から後段のＤＦＦ回路ＦＯ０〜ＦＯ６への信号の伝搬時間に対し、十分に余裕があるように設定されていれば良い。
【００４７】
具体的には、例えば、図１２に示すように、初段のＤＦＦ回路ＦＤ０〜ＦＤ６のラッチタイミングに対する後段のＤＦＦ回路ＦＯ０〜ＦＯ６のラッチタイミングが、ビット間単位位相差の２倍の時間、ずれているように構成しても良い。
【００４８】
より具体的には、図１２に示すデータラッチ回路１３’は、ＤＦＦ回路ＦＤ０〜ＦＤ６、ＤＦＦ回路ＦＳ０〜ＦＳ６、ＤＦＦ回路ＦＯ０〜ＦＯ６、セレクタ回路ＭＡ０〜ＭＡ６及びセレクタ回路ＭＢ０〜ＭＢ６を備えて構成されている。尚、ＤＦＦ回路ＦＤ０〜ＦＤ６、ＤＦＦ回路ＦＳ０〜ＦＳ６の構成は、上記第１実施形態と同様である。
【００４９】
図１２に示すデータラッチ回路１３’は、ＤＦＦ回路ＦＯｉ（ｉ＝０〜６の整数）が、クロック信号端子に中間クロック信号Ｓ［ｑ］（ｑ＝２〜６、０、１）が入力される構成となっており、ＤＦＦ回路ＦＤｉのラッチタイミングからＤＦＦ回路ＦＯｉのラッチタイミングまでの時間が、ビット間単位位相差の２倍になっている。尚、図１２では、ＤＦＦ回路ＦＤｉのラッチタイミングからＤＦＦ回路ＦＯｉのラッチタイミングまでの時間が、ビット間単位位相差の２倍になっている場合について説明したが、本発明装置１に求められるタイミング制約によっては、ビット間単位位相差の３倍以上に設定しても良い。
【００５０】
〈２〉上記第１及び第２実施形態では、データラッチ信号生成回路１２が、排他的否定論理和を演算する場合について説明したが、これに限るものではなく、排他的論理和を演算した結果に基づいてデータラッチ信号ＤＣＬＫ０〜ＤＣＬＫ６を生成するように構成しても良い。
【００５１】
〈３〉上記第１及び第２実施形態では、単位データのビット数が７ビットである場合を想定して説明したが、単位データのビット数は任意に設定可能である。
【図面の簡単な説明】
【００５２】
【図１】本発明に係る受信装置の第１実施形態における概略構成例を示す概略ブロック図
【図２】本発明に係る受信装置を構成するＤＬＬ回路の第１実施形態における概略構成例を示す概略ブロック図
【図３】本発明に係る受信装置を構成するＤＬＬ回路の動作を示す波形図
【図４】本発明に係る受信装置を構成するデータラッチ信号生成回路の概略構成例を示す概略ブロック図
【図５】本発明に係る受信装置を構成するデータラッチ信号生成回路の動作を示す波形図
【図６】本発明に係る受信装置を構成するデータラッチ回路の第１実施形態における概略構成例を示す概略ブロック図
【図７】本発明に係る受信装置を構成するデータラッチ回路の第１実施形態における動作を示す波形図
【図８】本発明に係る受信装置を構成するサンプリング回路の概略構成例を示す概略ブロック図
【図９】本発明に係る受信装置を構成するサンプリング回路の動作を示す波形図
【図１０】本発明に係る受信装置の第２実施形態における概略構成例を示す概略ブロック図
【図１１】本発明に係る受信装置の第２実施形態におけるＰＬＬ回路の概略構成例を示す概略ブロック図
【図１２】本発明に係る受信装置を構成するデータラッチ回路の別実施形態における概略構成例を示す概略ブロック図
【図１３】従来技術に係る受信装置の概略構成例を示す概略ブロック図
【図１４】従来技術に係る受信装置の概略構成例を示す概略ブロック図
【図１５】従来技術に係る受信装置の動作例を示す波形図
【符号の説明】
【００５３】
１        本発明に係る受信装置
１Ａ      本発明に係る受信装置
１Ｂ      本発明に係る受信装置
１０      第１差動入力バッファ
１２      データラッチ信号生成回路
１３      データラッチ回路
１４      サンプリング回路（データ信号再生回路）
２０      第２差動入力バッファ
２１      ＤＬＬ回路（中間クロック信号生成回路、遅延同期ループ回路）
２２      ＰＬＬ回路（中間クロック信号生成回路、位相同期回路）
Ｕ        遅延ユニット
１２１    第２固定遅延回路
１２２    排他的否定論理和回路
２１１    第１固定遅延回路
２１２    ループフィルタ
２１３    チャージポンプ
２１４    位相検出器
２１５    選択制御信号生成回路
２２１    ＶＣＯ
２２２    分周回路
１０００  従来技術に係る受信装置
１３００  シリアルパラレル変換回路
１４００  ＤＬＬ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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