(57)【要約】【課題】ソース領域とドレイン領域との間に電圧が印加される際に、抵抗が増加するのを抑制することが可能な半導体装置を提供する。【解決手段】このパワーＭＯＳＦＥＴ（半導体装置）１００は、ドレイン領域２と、ドレインドリフト領域３と、ドレインドリフト領域３を貫通してドレイン領域２まで達するように形成された溝部９と、溝部９内に設けられたドレイン領域２のドレイン引出部１０と、ドレインドリフト領域３上に形成された拡散領域７と、拡散領域７上に形成されたソース領域８と、ソース領域８および拡散領域７と側面が隣接するように形成された溝部４と、溝部４内に、ゲート絶縁膜５を介して形成されたゲート電極６と、溝部９内に、ゲート電極６とドレイン引出部１０との間を遮断するように設けられた導電層１２とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型の第１ドレイン領域と、
前記第１ドレイン領域上に形成され、前記第１ドレイン領域の不純物濃度よりも低い不純物濃度を有する第１導電型の第２ドレイン領域と、
前記第２ドレイン領域を貫通して前記第１ドレイン領域まで達するように形成された第１溝部と、
前記第１溝部内に設けられた前記第１ドレイン領域のドレイン引き出し部と、
前記第２ドレイン領域上に形成された第２導電型の拡散領域と、
前記拡散領域上に形成された第１導電型のソース領域と、
前記ソース領域および前記拡散領域と側面が隣接するように形成された第２溝部と、
前記第２溝部内に、絶縁膜を介して形成されたゲート電極と、
前記第１溝部内に、前記ゲート電極と前記ドレイン引き出し部との間に設けられ、前記第１ドレイン領域と間を有して配置された導電層とを備えた、半導体装置。
【請求項２】
前記導電層は、前記ドレイン引き出し部よりも低い所定の電位に固定されている、請求項１に記載の半導体装置。
【請求項３】
前記ドレイン引き出し部は、前記第１ドレイン領域まで達するように形成されており、
前記導電層は、前記第１ドレイン領域に向かう方向へ伸びるように形成されている、請求項１または２に記載の半導体装置。
【請求項４】
前記導電層は、平面的に見て、前記ドレイン引き出し部を取り囲むように環状に設けられている、請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記導電層の内側面と前記ドレイン引き出し部との間に形成された第１絶縁膜をさらに備える、請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記導電層の外側面を覆うように形成された第２絶縁膜をさらに備える、請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
最外部に位置する前記第２導電型の拡散領域は、前記導電層に接触し、かつ、前記導電層の外側面を覆うように形成されている、請求項１〜５のいずれか１項に記載の半導体装置。
【請求項８】
前記導電層における前記第１ドレイン領域に向かう方向と直交する方向の長さは、前記ドレイン引き出し部における前記第１ドレイン領域に向かう方向と直交する方向の長さよりも小さい、請求項１〜７のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、溝部内に絶縁膜を介してゲート電極が形成された半導体装置に関する。
【背景技術】
【０００２】
従来、溝部内に絶縁膜を介してゲート電極が形成されたトレンチゲート型の半導体装置が知られている（たとえば、特許文献１参照）。
【０００３】
上記特許文献１に開示された従来の半導体装置では、ｎ＋型の埋込領域（第１ドレイン領域）上にｎ−型のドレインドリフト領域（第２ドレイン領域）が形成されている。ドレインドリフト領域には、複数の溝部が形成されるとともに、溝部には、絶縁膜を介してゲート電極が形成されている。複数の溝部間には、ｐ型の拡散領域が形成されるとともに、ｐ型の拡散領域上には、ｎ＋型のソース領域が形成されている。また、ドレインドリフト領域には、複数の溝部を挟むような位置に、それぞれ、シリコン酸化膜からなる絶縁膜を介してドレイン引き出し領域（ドレイン引き出し部）が形成されている。
【０００４】
【特許文献１】特開２００３−３０３９６０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記特許文献１に開示された従来の半導体装置では、ソース領域とドレイン領域との間に電圧が印加される際に、ソース領域から埋込領域（ドレイン）へ流れる電流の経路が、ドレイン引き出し領域より発生する電界に起因して、ドレイン引き出し領域側に引き寄せられる場合がある。したがって、ソース領域とドレイン領域との間に流れる電流の経路が、ドレイン引き出し領域側に引き寄せられた分長くなるので、その分、半導体装置の抵抗が増加するという問題点がある。
【０００６】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、ソース領域とドレイン領域との間に電圧が印加される際に、抵抗が増加するのを抑制することが可能な半導体装置を提供することである。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、この発明の半導体装置は、第１導電型の第１ドレイン領域と、第１ドレイン領域上に形成され、第１ドレイン領域の不純物濃度よりも低い不純物濃度を有する第１導電型の第２ドレイン領域と、第２ドレイン領域を貫通して第１ドレイン領域まで達するように形成された第１溝部と、第１溝部内に設けられた第１ドレイン領域のドレイン引き出し部と、第２ドレイン領域上に形成された第２導電型の拡散領域と、拡散領域上に形成された第１導電型のソース領域と、ソース領域および拡散領域と側面が隣接するように形成された第２溝部と、第２溝部内に、絶縁膜を介して形成されたゲート電極と、第１溝部内に、ゲート電極とドレイン引き出し部との間に設けられ、第１ドレイン領域と間を有して配置された導電層とを備える。
【発明の効果】
【０００８】
本発明では、上記のように、第１溝部内に、ゲート電極とドレイン引き出し部との間に導電層を形成することによって、ソース領域とドレイン領域との間に電圧が印加される際に、ドレイン引き出し部より発生する電界は導電層により遮蔽される。これにより、ソース領域からドレイン領域へ流れる電流の経路が、ドレイン引き出し部より発生する電界によりドレイン引き出し部側に引き寄せられるのを抑制することができるので、ソース領域とドレイン領域との間の電流経路が長くなるのを抑制することができる。その結果、ソース領域とドレイン領域との間の電流経路が長くなるのに起因して半導体装置の抵抗が増加するのを抑制することができる。また、導電層を設けることにより、ドレイン引き出し部より発生する電界により電流経路がドレイン引き出し部側に引き寄せられることが抑制されるので、電流経路がドレイン引き出し部に引き寄せられることに起因して電流分布が偏ることを抑制することができる。その結果、電流分布が偏ることに起因して半導体装置の耐圧が低下するのを抑制することができる。また、導電層を設けることにより電流経路がドレイン引き出し部側に引き寄せられることが抑制されるので、ドレイン引き出し部の位置を、よりゲート電極側に近い位置に設けることができる。これにより、半導体装置をより小型化することができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施形態を図面に基づいて説明する。
【００１０】
（第１実施形態）
図１は、本発明の第１実施形態によるトレンチゲート型のパワーＭＯＳＦＥＴ（半導体装置）１００の構造を示した断面図である。図２は、図１に示した第１実施形態によるパワーＭＯＳＦＥＴ１００の導電層１２近傍を示した拡大断面図である。図３は、図１に示した第１実施形態によるパワーＭＯＳＦＥＴ１００の概略を示した平面図である。
【００１１】
このパワーＭＯＳＦＥＴ１００では、図１に示すように、シリコン基板１の表面に、埋め込み層からなるｎ＋型のドレイン領域２が形成されている。シリコン基板１の表面上には、エピタキシャル層からなるｎ−型のドレインドリフト領域３が形成されている。なお、ドレイン領域２は、本発明の「第１ドレイン領域」の一例であり、ドレインドリフト領域３は、本発明の「第２ドレイン領域」の一例である。
【００１２】
ドレインドリフト領域３の表面には、複数（第１実施形態では、３つ）の溝部４がＸ方向に所定の間隔を隔てて、Ｙ方向（図３参照）に延びるように形成されている。この溝部４内には、ＳｉＯ２からなるゲート絶縁膜５を介してポリシリコンからなるゲート電極６が形成されている。複数の溝部４間と、最も外側の溝部４における一方側面４ａと隣接する領域（図２参照）とには、ｐ型の拡散領域７が形成されるとともに、拡散領域７上の全面にｎ＋型のソース領域８が形成されている。なお、ソース領域８は、拡散領域７上に溝部４と隣接するように形成すれば、拡散領域７上の全面に形成していなくてもよい。また、溝部４は、本発明の「第２溝部」の一例である。
【００１３】
また、Ｘ方向における複数のゲート電極６の両側方には、それぞれ、ドレインドリフト領域３を貫通してドレイン領域２まで達するように溝部９が形成されている。この溝部９の内部には、不純物を添加したポリシリコンまたは金属材料からなるドレイン領域２のドレイン引出部１０が形成されているとともに、ドレイン引出部１０の側面には、ＳｉＯ２からなる絶縁膜１１と、導電層１２が形成されている。また、矢印Ｘ方向におけるドレイン引き出し部１０の長さＬ１（図２参照）は、導電層１２の矢印Ｘ方向における長さＬ２よりも大きくなるように形成されている。また、導電層１２は、導電性材料で形成される。導電性材料としては、たとえば、タングステン（Ｗ）、チタン（Ｔｉ）、または、窒化チタン（ＴｉＮ）などが挙げられる。なお、絶縁膜１１は、本発明の「第１絶縁膜」の一例である。
【００１４】
また、図３に示すように、導電層１２は、平面的に見て、ドレイン引出部１０を取り囲むように長方形の環状に形成されているとともに、導電層１２とドレインドリフト領域３との間には、ＳｉＯ２からなる絶縁膜１３が形成されている。また、図１に示すように、導電層１２は、ドレイン引出部１０の側面に沿って形成されている一方で、ドレイン領域２には達していない。また、導電層１２は、絶縁膜１１により、ドレイン引出部１０とは電気的に絶縁されているとともに、絶縁膜１３により、ドレインドリフト領域３と電気的に絶縁されている。なお、絶縁膜１３は、本発明の「第２絶縁膜」の一例である。
【００１５】
ドレインドリフト領域３の表面上には、ＳｉＯ２からなる層間絶縁膜１４が形成されている。層間絶縁膜１４には、コンタクトホール１４ａ〜１４ｃが形成されるとともに、コンタクトホール１４ａ〜１４ｃ内には、それぞれ、プラグ１５ａ〜１５ｃが形成されている。プラグ１５ａは、ドレイン引出部１０に接続されている。プラグ１５ｂは、ソース領域８に接続されるとともに、プラグ１５ｃは、導電層１２に接続されている。
【００１６】
パワーＭＯＳＦＥＴ１００は、プラグ１５ａおよびドレイン引出部１０を介してドレイン領域２に正電圧を印加するとともに、プラグ１５ｂを介してソース領域８に接地電圧を印加するように構成されている。また、パワーＭＯＳＦＥＴ１００は、プラグ１５ｃを介して導電層１２に接地電圧を印加するように構成されている。そして、パワーＭＯＳＦＥＴ１００は、ゲート電極６にしきい値電圧以上の電圧が印加された場合に、拡散領域７に溝部４の側面に沿ってチャネルが形成されることにより、オン状態になるように構成されている。なお、パワーＭＯＳＦＥＴ１００は、ソース領域とドレイン領域との間に電圧が印加された場合、ドレインドリフト領域３と拡散領域７とのｐｎ接合部に空乏層が形成されるように構成されている。
【００１７】
第１実施形態では、上記のように、溝部９内に、ゲート電極６とドレイン引出部１０との間を遮断するように導電層１２を形成することによって、ソース領域とドレイン領域との間に電圧が印加される際に、ドレイン引出部１０より発生する電界は導電層１２により遮蔽される。これにより、ソース領域８からドレイン領域２へ流れる電流の経路が、ドレインドリフト領域３内において、ドレイン引出部１０より発生する電界によりドレイン引出部１０側に引き寄せられるのを抑制することができるので、ソース領域とドレイン領域との間の電流経路が長くなるのを抑制することができる。その結果、ソース領域とドレイン領域との間の電流経路が長くなるのに起因してパワーＭＯＳＦＥＴ１００の抵抗が増加するのを抑制することができる。また、導電層１２を設けることにより、ドレイン引出部１０より発生する電界により電流経路がドレイン引出部１０側に引き寄せられることが抑制されるので、電流経路がドレイン引出部１０に引き寄せられることに起因して電流分布が偏ることを抑制することができる。その結果、電流分布が偏ることに起因してパワーＭＯＳＦＥＴ１００の耐圧が低下するのを抑制することができる。また、導電層１２を設けることにより電流経路がドレイン引出部１０側に引き寄せられることが抑制されるので、ドレイン引出部１０の位置を、よりゲート電極６側に近い位置に設けることができる。これにより、パワーＭＯＳＦＥＴ１００をより小型化することができる。
【００１８】
また、第１実施形態では、導電層１２を、ドレイン引出部１０よりも低い電位（接地電圧）に固定することによって、ドレイン引出部１０より発生する電界を導電層１２により確実に遮蔽することができる。また、導電層１２を、ドレイン引出部１０に沿ってドレイン領域２に向かう方向（図１の矢印Ｚ方向）へ伸びるように形成することによって、導電層１２は、ドレイン引出部１０の側面を覆うように構成されるので、ドレイン引出部１０より発生する電界を導電層１２により確実に遮蔽することができる。また、導電層１２を、平面的に見て、ドレイン引出部１０を取り囲むように環状に設けることによって、ドレイン引出部１０は導電層１２に取り囲まれるように配置されるので、ドレイン引出部１０より発生する電界を確実に遮蔽することができる。したがって、これらにより電流の経路がドレイン引出部１０側に引き寄せられるのを確実に抑制することができるので、電流分布が偏るのを確実に抑制することができる。その結果、パワーＭＯＳＦＥＴ１００の耐圧が低下するのを確実に抑制することができる。
【００１９】
また、第１実施形態では、導電層１２の内側面とドレイン引出部１０との間に絶縁膜１１を形成するとともに、導電層１２の外側面を覆うように形成された絶縁膜１３を形成することによって、導電層１２は、ドレインドリフト領域３およびドレイン引出部１０に対して電気的に絶縁されるので、確実にドレイン引出部１０の電位よりも低い電位を維持することができる。
【００２０】
また、第１実施形態では、導電層１２の矢印Ｘ方向における長さ（Ｌ２）を、ドレイン引出部１０の矢印Ｘ方向における長さ（Ｌ１）よりも小さくなるように構成することによって、導電層１２のＸ方向の長さを小さくすることができるので、ドレイン引出部１０の厚みに比べても小さいので、パワーＭＯＳＦＥＴ１００を大型化することなく導電層１２を配置することができる。
【００２１】
図４〜図８は、本発明の第１実施形態によるパワーＭＯＳＦＥＴ１００の製造プロセスを説明するための断面図である。
【００２２】
まず、図４に示すように、シリコン基板１上に、回転塗布および熱拡散などを行いドレイン領域２を形成するとともに、ジクロルシランおよびホスフィンなどのガスを用いてドレインドリフト領域３をエピタキシャル成長させる。そして、フォトリソグラフィ技術およびエッチング技術を用いて、ドレインドリフト領域３の表面の所定領域に、ゲート電極６を埋め込む溝部４が形成される。その後、熱酸化法またはエッチングにより、溝部４の角部４ｂを丸める処理を施した後に、ＳｉＯ２からなるゲート絶縁膜５を形成する。そして、溝部４内に、ゲート電極６を形成する。具体的には、溝部４に不純物をドープしたポリシリコンを埋め込み、溝部４の外側にはみ出したポリシリコンをエッチングにより除去する。
【００２３】
次に、ｐ型の不純物（ボロンなど）をイオン注入することにより、拡散領域７を形成する。そして、ｎ型の不純物（砒素など）をイオン注入することにより、ソース領域８を形成する。
【００２４】
次に、図５に示すように、最外部のゲート電極６ａの両側方に、ドレイン引出部１０および導電層１２を形成するための溝部９を形成する。具体的には、フォトリソグラフィ技術およびエッチング技術を用いて、ドレインドリフト領域３の表面の所定領域に、ドレイン引出部１０を埋め込む溝部９が形成される。そして、溝部９の内面側にＳｉＯ２からなる絶縁膜１３を形成する。
【００２５】
次に、図６に示すように、溝部９の内面を含む基板全面に導電性材料からなる導電層１２を成膜する。その後、基板をエッチバックすることにより、溝部９の内側面以外に形成された導電層１２を除去する。この際、溝部９におけるゲート電極６に対向する側の内側面に形成された導電層１２の上部１２ａは除去しないようにする。なお、導電性材料としては、たとえば、不純物を添加したポリシリコン、Ｗ（タングステン）、Ｔｉ（チタン）またはＴｉＮ（窒化チタン）などがある。その後、溝部９の底面部分に、ドレイン領域２に到達するような溝９ａを形成する。
【００２６】
次に、図７に示すように、溝部９の内側面に形成された導電層１２を含む基板全面にわたり絶縁膜１１を形成した後に、基板をエッチバックすることにより、溝部９の導電層１２を覆う部分以外の絶縁膜１１を除去する。なお、この際、溝部９において、溝９ａに対応する部分に形成された絶縁膜１１は除去しないようにする。
【００２７】
次に、図８に示すように、溝部９内にドレイン引出部１０を形成する。具体的には、溝部９内に、たとえば、Ｗ（タングステン）や不純物を添加したポリシリコンを埋め込んでドレイン引き出し部１０を形成する。そして、図１に示すように、ＣＶＤ法により、ＳｉＯ２からなる層間絶縁膜１４を形成する。そして、層間絶縁膜１４にコンタクトホール１４ａ〜１４ｃを形成した後、コンタクトホール１４ａ〜１４ｃにプラグ１５ａ〜１５ｃを形成する。このようにして、第１実施形態によるパワーＭＯＳＦＥＴ１００が形成される。
【００２８】
（第２実施形態）
図９は、本発明の第２実施形態によるトレンチゲート型のパワーＭＯＳＦＥＴ２００の構造を示した断面図である。パワーＭＯＳＦＥＴ２００では、導電層１２０が絶縁膜１１０を介してドレイン引出部１０１の側面に沿って形成されている一方で、上記第１実施形態とは異なり、導電層１２０の外側面には絶縁膜１３が形成されていない。そして、最外部のゲート電極６０の外側に設けられたｐ型の拡散領域７０が、導電層１２０の外側面を覆うように形成されている。これにより、導電層１２０は、絶縁膜１１０と拡散領域７０とにより、ドレイン引出部１０１およびドレインドリフト領域３０に対して電気的に絶縁される。したがって、第１実施形態では必要な絶縁膜１３を形成する工程を行うことなく、導電層１２０によりドレイン引出部１０１より発生する電界を遮蔽することができる。
【００２９】
なお、第２実施形態におけるその他の構成および効果は、第１実施形態と同様である。
【００３０】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００３１】
たとえば、上記第１および第２実施形態では、導電層１２を接地電圧になるように構成する例を示したが、本発明はこれに限らず、ドレイン引出部１０の電位よりも低い電位であれば、いずれの大きさの電位でもよい。
【００３２】
また、上記第１および第２実施形態では、３つの溝部４を形成する例を示したが、本発明はこれに限らず、４つ以上の溝部を形成してもよい。
【００３３】
また、上記第１および第２実施形態では、ソース領域８に接地電圧を印加する例を示したが、本発明はこれに限らず、ソース領域８に接地電圧以外のその他の電圧を印加してもよい。
【図面の簡単な説明】
【００３４】
【図１】本発明の第１実施形態によるトレンチゲート型のパワーＭＯＳＦＥＴの構造を示した断面図である。
【図２】図１に示した第１実施形態によるパワーＭＯＳＦＥＴの導電層近傍を示した拡大断面図である。
【図３】図１に示した第１実施形態によるパワーＭＯＳＦＥＴの概略を示した平面図である。
【図４】本発明の第１実施形態によるパワーＭＯＳＦＥＴの製造プロセスを説明するための断面図である。
【図５】本発明の第１実施形態によるパワーＭＯＳＦＥＴの製造プロセスを説明するための断面図である。
【図６】本発明の第１実施形態によるパワーＭＯＳＦＥＴの製造プロセスを説明するための断面図である。
【図７】本発明の第１実施形態によるパワーＭＯＳＦＥＴの製造プロセスを説明するための断面図である。
【図８】本発明の第１実施形態によるパワーＭＯＳＦＥＴの製造プロセスを説明するための断面図である。
【図９】本発明の第２実施形態によるトレンチゲート型のパワーＭＯＳＦＥＴの構造を示した断面図である。
【符号の説明】
【００３５】
２      ドレイン領域（第１ドレイン領域）
３      ドレインドリフト領域（第２ドレイン領域）
４      溝部（第２溝部）
５      絶縁膜
６      ゲート電極
７      拡散領域
８      ソース領域
９      溝部（第１溝部）
１０    ドレイン引き出し部
１１    絶縁膜（第１絶縁膜）
１２    導電層
１３    絶縁膜（第２絶縁膜）
１００  パワーＭＯＳＦＥＴ（半導体装置）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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