(57)【要約】【課題】下部電極を有する相変化記憶素子及びその製造方法を提供する。【解決手段】この相変化記憶素子の形成方法は下部パターンが備えられた基板を準備する工程を含む。前記下部パターンを有する基板上に前記下部パターンとそれぞれ接触し、ｘ軸及びｙ軸の次元を有する上部面が備えられた一字状またはＬ字状の下部電極１２２’’’、２２２’’’を形成する。この場合、前記下部電極上部面の前記ｘ軸方向の幅はフォトリソグラフィ工程の限界解像度によって決まる幅よりも狭い幅を有するように形成する。また、前記一字状またはＬ字状は前記下部電極の前記ｘ軸方向の断面形状を示す。前記下部電極の前記上部面と接触し、前記下部電極上部面の前記ｘ軸及び前記ｙ軸方向の幅よりもそれぞれ広い幅を有する相変化パターンを形成する。前記相変化パターン上に上部電極を形成する。【選択図】図４
2009021602.tif 000002
【特許請求の範囲】
【請求項１】
下部パターンが備えられた基板を準備する工程と、
前記下部パターンを有する基板上に前記下部パターンとそれぞれ接触し、ｘ軸及びｙ軸の次元を有する上部面が備えられた一字状またはＬ字状の下部電極を形成し、前記下部電極上部面の前記ｘ軸方向の幅はフォトリソグラフィ工程の限界解像度によって決まる幅よりも狭い幅を有するように形成する工程と、
前記下部電極の前記上部面と接触し、前記下部電極上部面の前記ｘ軸及び前記ｙ軸方向の幅よりもそれぞれ広い幅を有する相変化パターンを形成する工程と、
前記相変化パターン上に上部電極を形成する工程と、を含み、
前記一字状またはＬ字状は前記下部電極の前記ｘ軸方向の断面形状を示すことを特徴とする相変化記憶素子の製造方法。
【請求項２】
前記下部電極上部面の前記ｙ軸方向の幅はフォトリソグラフィ工程の限界解像度によって決まる幅と同じか、さらに広い幅を有するように形成されることを特徴とする請求項１に記載の相変化記憶素子の製造方法。
【請求項３】
前記一字状の下部電極を形成する工程は、
前記下部パターンを有する基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜内にｘ軸方向に隣接する二つの前記下部パターンの一部を同時に露出させ、ｙ軸方向に延長したライン状のトレンチを形成する工程と、
前記ライン状のトレンチの側壁に下部電極スペーサを形成する工程と、
前記下部電極スペーサを有する基板に前記ライン状のトレンチを埋め込む第１絶縁パターンを形成する工程と、
前記第１絶縁パターン、前記下部電極スペーサ及び前記層間絶縁膜を有する基板上にｘ軸方向に延長したライン状のマスクパターンを形成する工程と、
前記ライン状のマスクパターンをエッチングマスクとして用いて前記第１絶縁パターン、前記下部電極スペーサ及び前記層間絶縁膜を前記下部パターンが露出するまでエッチングする工程と、
前記エッチングされた領域に第２絶縁パターンを埋め込む工程と、
を含むことを特徴とする請求項１に記載の相変化記憶素子の製造方法。
【請求項４】
前記下部電極スペーサを形成する工程は、
前記ライン状のトレンチの側壁及び底面と、前記層間絶縁膜の上部を覆う下部電極膜とを形成する工程と、
前記下部電極膜をエッチバックする工程と、
を含むことを特徴とする請求項３に記載の相変化記憶素子の製造方法。
【請求項５】
前記下部電極スペーサを有する基板に前記ライン状のトレンチを埋め込む第１絶縁パターンを形成する工程は、
前記下部電極スペーサを有する基板上に第１絶縁膜を形成する工程と、
前記第１絶縁膜を平坦化して前記下部電極スペーサの上部面を露出する工程と、
を含むことを特徴とする請求項３に記載の相変化記憶素子の製造方法。
【請求項６】
前記Ｌ字状の下部電極を形成する工程は、
前記下部パターンを有する基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜内にｘ軸方向に隣接する二つの前記下部パターンの一部を同時に露出させ、ｙ軸方向に延長したライン状のトレンチを形成する工程と、
前記ライン状のトレンチを有する基板に下部電極膜及びスペーサ膜を順に形成する工程と、
前記スペーサ膜及び前記下部電極膜を順にエッチバックしてＬ字状の下部電極パターン及びスペーサを形成する工程と、
前記Ｌ字状の下部電極パターン及び前記スペーサを有する基板に前記ライン状のトレンチを埋め込む第１絶縁パターンを形成する工程と、
前記第１絶縁パターン及び前記Ｌ字状の下部電極パターンを有する基板上にｘ軸方向に延長したライン状のマスクパターンを形成する工程と、
前記ライン状のマスクパターンをエッチングマスクとして用いて前記第１絶縁パターン、前記Ｌ字状の下部電極パターン及び前記層間絶縁膜を前記下部パターンが露出するまでエッチングする工程と、
前記エッチングされた領域に第２絶縁パターンを埋め込む工程と、
を含むことを特徴とする請求項２に記載の相変化記憶素子の製造方法。
【請求項７】
前記ｘ軸方向に延長したライン状のマスクパターンを形成する前に、
前記第１絶縁パターン、前記Ｌ字状の下部電極パターン及び前記スペーサを有する基板を平坦化して前記Ｌ字状の下部電極パターンの上部面を平らに形成する工程をさらに含むことを特徴とする請求項６に記載の相変化記憶素子の製造方法。
【請求項８】
前記Ｌ字状の下部電極を形成する工程は、
前記下部パターンを有する基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜内にｘ軸方向に隣接する二つの前記下部パターンの一部を同時に露出させ、ｙ軸方向に延長したライン状のトレンチを形成する工程と、
前記ライン状のトレンチの側壁及び底面を覆う下部電極パターンを形成する工程と、
前記下部電極パターンを有する基板上に前記ライン状のトレンチを埋め込む内部絶縁パターンを形成する工程と、
前記内部絶縁パターン及び前記下部電極パターンを有する基板上に前記内部絶縁パターンの中間領域をｙ軸方向に沿って露出させる第１開口部及び前記下部パターン間の上部領域をｘ軸方向に沿って露出させる第２開口部を有するマスクパターンを形成する工程と、
前記マスクパターンをエッチングマスクとして用いて前記内部絶縁パターン、前記下部電極パターン及び前記層間絶縁膜を前記下部パターンが露出するまでエッチングする工程と、
前記エッチングされた領域に絶縁パターンを埋め込む工程と、
を含むことを特徴とする請求項２に記載の相変化記憶素子の製造方法。
【請求項９】
前記下部電極上部面の前記ｙ軸方向の幅はフォトリソグラフィ工程の限界解像度によって決まる幅よりも狭い幅を有するように形成することを特徴とする請求項１に記載の相変化記憶素子の製造方法。
【請求項１０】
前記一字状の下部電極を形成する工程は、
前記下部パターンを有する基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜内にｘ軸方向に隣接する二つの前記下部パターンの一部を同時に露出させ、ｙ軸方向に延長したライン状のトレンチを形成する工程と、
前記ライン状のトレンチの側壁に下部電極スペーサを形成する工程と、
前記下部電極スペーサを有する基板に前記ライン状のトレンチを埋め込む第１絶縁パターンを形成する工程と、
前記第１絶縁パターン、前記下部電極スペーサ及び前記層間絶縁膜を有する基板上にｘ軸方向に延長したライン状犠牲パターンを形成する工程と、
前記ライン状犠牲パターンの側壁にマスクスペーサを形成する工程と、
前記マスクスペーサをエッチングマスクとして用いて前記ライン状犠牲パターン、前記層間絶縁膜、前記下部電極スペーサ及び前記第１絶縁パターンを前記下部パターンが露出するまでエッチングする工程と、
前記エッチングされた領域に第２絶縁パターンを埋め込む工程と、
を含むことを特徴とする請求項９に記載の相変化記憶素子の製造方法。
【請求項１１】
前記下部電極スペーサを形成する工程は、
前記ライン状のトレンチの側壁及び底面と、前記層間絶縁膜の上部を覆う下部電極膜を形成する工程と、
前記下部電極膜をエッチバックする工程と、
を含むことを特徴とする請求項１０に記載の相変化記憶素子の製造方法。
【請求項１２】
前記ライン状犠牲パターンの側壁はそれぞれ前記下部パターンの上部領域に形成されることを特徴とする請求項１０に記載の相変化記憶素子の製造方法。
【請求項１３】
前記Ｌ字状の下部電極を形成する工程は、
前記下部パターンを有する基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜内にｘ軸方向に隣接する二つの前記下部パターンの一部を同時に露出させ、ｙ軸方向に延長したライン状のトレンチを形成する工程と、
前記ライン状のトレンチを有する基板に下部電極膜及びスペーサ膜を順に形成する工程と、
前記スペーサ膜及び前記下部電極膜を順にエッチバックしてＬ字状の下部電極パターン及びスペーサを形成する工程と、
前記Ｌ字状の下部電極パターン及び前記スペーサを有する基板に前記ライン状のトレンチを埋め込む第１絶縁パターンを形成する工程と、
前記第１絶縁パターン及び前記Ｌ字状の下部電極パターンを有する基板上にｘ軸方向に延長したライン状犠牲パターンを形成する工程と、
前記ライン状犠牲パターンの側壁にマスクスペーサを形成する工程と、
前記マスクスペーサをエッチングマスクとして用いて前記ライン状犠牲パターン、前記第１絶縁パターン、前記Ｌ字状の下部電極パターン及び前記層間絶縁膜を前記下部パターンが露出するまでエッチングする工程と、
前記エッチングされた領域に第２絶縁パターンを埋め込む工程と、
を含むことを特徴とする請求項９に記載の相変化記憶素子の製造方法。
【請求項１４】
前記ライン状犠牲パターンの側壁はそれぞれ前記下部パターンの上部領域に形成されることを特徴とする請求項１３に記載の相変化記憶素子の製造方法。
【請求項１５】
前記Ｌ字状の下部電極は、断面がＬ構造または前記Ｌ構造の垂直方向の対称構造に形成されることを特徴とする請求項１に記載の相変化記憶素子の製造方法。
【請求項１６】
互いに隣接している前記Ｌ字状の下部電極は前記Ｌ構造が互いに対称になるように形成されることを特徴とする請求項１５に記載の相変化記憶素子の製造方法。
【請求項１７】
前記下部パターンはダイオードで形成されることを特徴とする請求項１に記載の相変化記憶素子の製造方法。
【請求項１８】
前記下部パターンは前記基板と接触するコンタクトプラグ及び前記コンタクトプラグ上部の導電パターンで形成されることを特徴とする請求項１に記載の相変化記憶素子の製造方法。
【請求項１９】
前記コンタクトプラグを形成する前に、
前記基板に前記下部パターンとそれぞれ電気的に接続されたトランジスタを形成することをさらに含むことを特徴とする請求項１８に記載の相変化記憶素子の製造方法。
【請求項２０】
前記相変化パターンは、前記下部電極上部面の前記ｘ軸と平行な方向に延長されるように形成されるか、又は前記下部電極上部面の前記ｙ軸と平行な方向に延長されるように形成されることを特徴とする請求項１に記載の相変化記憶素子の製造方法。
【請求項２１】
前記相変化パターン及び前記上部電極は、同時にパターニングして形成されることを特徴とする請求項１に記載の相変化記憶素子の製造方法。
【請求項２２】
下部パターンが備えられた基板を準備する工程と、
前記下部パターンを有する基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜を貫通して前記下部パターンと接触するシリンダ型下部電極を形成する工程と、
前記層間絶縁膜内に前記シリンダ型下部電極の一側及び前記層間絶縁膜を垂直方向に切断する絶縁パターンを形成する工程と、
前記一側が切断されたシリンダ型下部電極の上部と接触する相変化パターンを形成する工程と、
前記相変化パターン上に上部電極を形成する工程と、
を含むことを特徴とする相変化記憶素子の製造方法。
【請求項２３】
前記一側が切断されたシリンダ型下部電極は、平面図で見た場合、三日月状、Ｃ字状又は（形状に形成されることを特徴とする請求項２２に記載の相変化記憶素子の製造方法。
【請求項２４】
前記下部パターンは、順に積層されたダイオード及びダイオード電極で形成されることを特徴とする請求項２２に記載の相変化記憶素子の製造方法。
【請求項２５】
前記下部パターンは、前記基板と接触するコンタクトプラグ及び前記コンタクトプラグ上部の導電パターンで形成されることを特徴とする請求項２２に記載の相変化記憶素子の製造方法。
【請求項２６】
前記基板上に前記下部パターンと電気的に接続されたトランジスタを形成することをさらに含むことを特徴とする請求項２５に記載の相変化記憶素子の製造方法。
【請求項２７】
前記絶縁パターンを形成する工程は、
前記シリンダ型下部電極の一側及び前記層間絶縁膜を垂直方向に切断して前記下部パターンの上部面の一部及び前記一側が切断されたシリンダ型下部電極の前記切断した側壁を露出させるトレンチ構造を形成する工程と、
前記トレンチ構造内部に絶縁膜を形成する工程と、
を含むことを特徴とする請求項２２に記載の相変化記憶素子の製造方法。
【請求項２８】
前記絶縁パターンを形成する工程は、
前記シリンダ型下部電極の一側及び前記層間絶縁膜を垂直方向に切断して前記一側が切断されたシリンダ型下部電極の前記切断した側壁を露出させるトレンチ構造を形成する工程と、
前記トレンチ構造内部に絶縁膜を形成する工程と、
を含むことを特徴とする請求項２２に記載の相変化記憶素子の製造方法。
【請求項２９】
前記シリンダ型下部電極を形成する工程は、
前記層間絶縁膜を貫通して前記下部パターン上部を露出させる下部電極コンタクトホールを形成する工程と、
前記下部電極コンタクトホールを有する層間絶縁膜上に前記下部電極コンタクトホールの側壁及び底面を覆う下部電極膜を形成する工程と、
前記下部電極膜を有する基板上に前記下部電極コンタクトホールを埋め込む内部絶縁膜を形成する工程と、
前記層間絶縁膜の上部面が露出するまで前記内部絶縁膜及び前記下部電極膜を平坦化する工程と、
を含むことを特徴とする請求項２２に記載の相変化記憶素子の製造方法。
【請求項３０】
前記層間絶縁膜の上部面が露出するまで前記内部絶縁膜及び前記下部電極膜を平坦化した後、平坦化工程を少なくとも１回以上実施する工程をさらに含むことを特徴とする請求項２９に記載の相変化記憶素子の製造方法。
【請求項３１】
下部パターンが備えられた基板を準備する工程と、
前記下部パターンを有する基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜を貫通して前記下部パターン上部にそれぞれシリンダ型下部電極を形成する工程と、
前記層間絶縁膜内に行方向または列方向に沿って前記シリンダ型下部電極の一側及び前記層間絶縁膜を垂直方向に切断するライン状絶縁パターンを形成する工程と、
前記一側が切断されたシリンダ型下部電極の上部と接触する相変化パターンを形成する工程と、
前記相変化パターン上にそれぞれ上部電極を形成する工程と、
を含むことを特徴とする相変化記憶素子の製造方法。
【請求項３２】
前記一側が切断されたシリンダ型下部電極は、平面図で見た場合、三日月状、Ｃ字状又は（形状に形成されることを特徴とする請求項３１に記載の相変化記憶素子の製造方法。
【請求項３３】
前記一側が切断されたシリンダ型下部電極は、平面図で見た場合、同一部分が切断されて一律に配置されたＣＣＣ配列を有するように形成されることを特徴とする請求項３１に記載の相変化記憶素子の製造方法。
【請求項３４】
前記相変化パターンは、前記一側が切断されたシリンダ型下部電極の前記切断面と平行な方向または前記切断面の垂直方向に延長されるように形成されることを特徴とする請求項３１に記載の相変化記憶素子の製造方法。
【請求項３５】
前記ライン状絶縁パターンを形成する工程は、
前記シリンダ型下部電極の一側及び前記層間絶縁膜を垂直方向に切断して前記下部パターンの上部面の一部及び前記一側が切断されたシリンダ型下部電極の前記切断した側壁を露出させるライン状のトレンチ構造を形成する工程と、
前記ライン状のトレンチ構造内部に絶縁膜を形成する工程と、
を含むことを特徴とする請求項３１に記載の相変化記憶素子の製造方法。
【請求項３６】
前記ライン状絶縁パターンを形成する工程は、
前記シリンダ型下部電極の一側及び前記層間絶縁膜を垂直方向に切断して前記一側が切断されたシリンダ型下部電極の前記切断した領域の上部面及び側壁を露出させるライン状のトレンチ構造を形成する工程と、
前記ライン状のトレンチ構造内部に絶縁膜を形成する工程と、
を含むことを特徴とする請求項３１に記載の相変化記憶素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子に関し、特に、下部電極を有する相変化記憶素子の形成方法（Ｍｅｔｈｏｄｓ  ｏｆ  ｆｏｒｍｉｎｇ  ｐｈａｓｅ  ｃｈａｎｇｅ  ｍｅｍｏｒｙ  ｄｅｖｉｃｅｓ  ｈａｖｉｎｇ  ｂｏｔｔｏｍ  ｅｌｅｃｔｒｏｄｅｓ）に関する。
【背景技術】
【０００２】
半導体記憶素子は、揮発性記憶素子及び不揮発性記憶素子に分類される。不揮発性記憶素子は電源供給が断たれても保存したデータが消滅しないという長所を有する。そのため、前記不揮発性記憶素子は移動通信端末機（ｍｏｂｉｌｅ  ｃｏｍｍｕｎｉｃａｔｉｏｎ  ｓｙｓｔｅｍ）、移動式メモリ装置、各種デジタル機器の補助記憶装置などに広く用いられる。
【０００３】
不揮発性記憶特性を有し、集積度向上に効率的な構造を有する新規記憶素子を開発するために盛んに努力してきた結果得られた、代表的なものとして、相変化記憶素子がある。相変化記憶素子の単位セルはアクセス（ａｃｃｅｓｓ）素子及びこのアクセス素子に直列接続された（ｓｅｒｉａｌｌｙ  ｃｏｎｎｅｃｔｅｄ）データ保存要素（ｄａｔａ  ｓｔｏｒａｇｅ  ｅｌｅｍｅｎｔ）を含む。前記データ保存要素は前記アクセス素子に電気的に接続される下部電極及び前記下部電極に接触する相変化物質膜を備える。前記相変化物質膜は、提供される電流の大きさによって、非晶質状態（ａｍｏｒｐｈｏｕｓ  ｓｔａｔｅ）と結晶質状態（ｃｒｙｓｔａｌｌｉｎｅ  ｓｔａｔｅ）間、または前記結晶質状態下の多様な比抵抗状態間において電気的に転換（ｓｗｉｔｃｈ）される物質膜である。
【０００４】
前記下部電極を通してプログラム電流が流れる場合、前記相変化物質膜及び前記下部電極間の界面でジュール熱（ｊｏｕｌｅ  ｈｅａｔ）が生成される。このようなジュール熱は前記相変化物質膜の一部（以下、「転移領域」という）を非晶質状態または結晶質状態に変換させる。前記非晶質状態を有する前記転移領域の比抵抗は前記結晶質状態を有する前記転移領域の比抵抗よりも高い。したがって、読み出しモードで前記転移領域を介して流れる電流を感知することで、前記相変化記憶素子の前記相変化物質膜に保存された情報が論理「１」なのか論理「０」なのかを判別することができる。
【０００５】
一方、相変化記憶素子については、特許文献１に「相変化記憶素子及びその製造方法（Ｐｈａｓｅ  ｃｈａｎｇｅ  ｍｅｍｏｒｙ  ｄｅｖｉｃｅ  ａｎｄ  ｍｅｔｈｏｄ  ｏｆ  ｍａｎｕｆａｃｔｕｒｉｎｇ  ｔｈｅ  ｓａｍｅ）」という名称で開示されている。
【特許文献１】米国特許出願公開第２００６／０００６３７４号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする技術的課題は、ジュール熱を発生する相変化物質膜と下部電極との間の界面面積を縮小してリセット動作時に印加される電流を減少するのに好適な下部電極を持つ相変化記憶素子及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、相変化記憶素子の製造方法を提供する。この方法は、下部パターンが備えられた基板を準備する工程を含む。前記下部パターンを有する基板上に前記下部パターンとそれぞれ接触し、ｘ軸及びｙ軸の次元を有する上部面が備えられた一字状またはＬ字状の下部電極を形成する。この場合、前記下部電極上部面の前記ｘ軸方向の幅は、フォトリソグラフィ工程の限界解像度によって決まる幅よりも狭い幅を有するように形成する。また、前記一字状またはＬ字状は前記下部電極の前記ｘ軸方向の断面形状を示す。前記下部電極の前記上部面と接触し、前記下部電極上部面の前記ｘ軸及び前記ｙ軸方向の幅よりもそれぞれ広い幅を有する相変化パターンを形成する。前記相変化パターン上に上部電極を形成する。
【０００８】
本発明のいくつかの実施形態において、前記下部電極上部面の前記ｙ軸方向の幅は、フォトリソグラフィ工程の限界解像度によって決まる幅と同じか、さらに広い幅を有するように形成することができる。
【０００９】
他の実施形態において、前記一字状の下部電極を形成する工程は、前記下部パターンを有する基板上に層間絶縁膜を形成する工程を含むことができる。前記層間絶縁膜内にｘ軸方向に隣接する二つの前記下部パターンの一部を同時に露出させ、ｙ軸方向に延長したライン状のトレンチを形成することができる。前記ライン状のトレンチの側壁に下部電極スペーサを形成し、前記下部電極スペーサを有する基板に前記ライン状のトレンチを埋め込む第１絶縁パターンを形成することができる。前記第１絶縁パターン、前記下部電極スペーサ及び前記層間絶縁膜を有する基板上にｘ軸方向に延長したライン状のマスクパターンを形成し、前記ライン状のマスクパターンをエッチングマスクとして用いて前記第１絶縁パターン、前記下部電極スペーサ及び前記層間絶縁膜を前記下部パターンが露出するまでエッチングすることができる。続いて、前記エッチングされた領域に第２絶縁パターンを埋め込むことができる。
【００１０】
さらに他の実施形態において、前記Ｌ字状の下部電極を形成する工程は、前記下部パターンを有する基板上に層間絶縁膜を形成する工程と、前記層間絶縁膜内にｘ軸方向に隣接する二つの前記下部パターンの一部を同時に露出する工程と、ｙ軸方向に延長したライン状のトレンチを形成する工程を含むことができる。続いて、前記ライン状のトレンチを有する基板に下部電極膜及びスペーサ膜を順に形成し、前記スペーサ膜及び前記下部電極膜を順にエッチバックしてＬ字状の下部電極パターン及びスペーサを形成することができる。前記Ｌ字状の下部電極パターン及び前記スペーサを有する基板に前記ライン状のトレンチを埋め込む第１絶縁パターンを形成し、前記第１絶縁パターン及び前記Ｌ字状の下部電極パターンを有する基板上にｘ軸方向に延長したライン状のマスクパターンを形成することができる。前記ライン状のマスクパターンをエッチングマスクとして用いて前記第１絶縁パターン、前記Ｌ字状の下部電極パターン及び前記層間絶縁膜を前記下部パターンが露出するまでエッチングすることができる。続いて、前記エッチングされた領域に第２絶縁パターンを埋め込むことができる。
【００１１】
さらに他の実施形態において、前記Ｌ字状の下部電極を形成する工程は、前記下部パターンを有する基板上に層間絶縁膜を形成する工程と、前記層間絶縁膜内にｘ軸方向に隣接する二つの前記下部パターンの一部を同時に露出する工程と、ｙ軸方向に延長したライン状のトレンチを形成する工程を含むことができる。続いて、前記ライン状のトレンチの側壁及び底面に下部電極パターンを形成し、前記下部電極パターンを有する基板上に前記ライン状のトレンチを埋め込む内部絶縁パターンを形成することができる。前記内部絶縁パターン及び前記下部電極パターンを有する基板上に前記内部絶縁パターンの中間領域をｙ軸方向に沿って露出させる第１開口部及び前記下部パターン間の上部領域をｘ軸方向に沿って露出させる第２開口部を有するマスクパターンを形成することができる。前記マスクパターンをエッチングマスクとして用いて前記内部絶縁パターン、前記下部電極パターン及び前記層間絶縁膜を前記下部パターンが露出するまでエッチングすることができる。続いて、前記エッチングされた領域に絶縁パターンを埋め込むことができる。
【００１２】
さらに他の実施形態において、前記下部電極上部面の前記ｙ軸方向の幅は、フォトリソグラフィ工程の限界解像度によって決まる幅よりも狭い幅を有するように形成することができる。
【００１３】
さらに他の実施形態において、前記一字状の下部電極を形成する工程は、前記下部パターンを有する基板上に層間絶縁膜を形成する工程と、前記層間絶縁膜内にｘ軸方向に隣接する二つの前記下部パターンの一部を同時に露出する工程と、ｙ軸方向に延長したライン状のトレンチを形成する工程を含むことができる。前記ライン状のトレンチの側壁に下部電極スペーサを形成し、前記下部電極スペーサを有する基板に前記ライン状のトレンチを埋め込む第１絶縁パターンを形成することができる。前記第１絶縁パターン、前記下部電極スペーサ及び前記層間絶縁膜を有する基板上にｘ軸方向に延長したライン状犠牲パターンを形成し、前記ライン状犠牲パターンの側壁にマスクスペーサを形成することができる。前記マスクスペーサをエッチングマスクとして用いて前記ライン状犠牲パターン、前記層間絶縁膜、前記下部電極スペーサ及び前記第１絶縁パターンを前記下部パターンが露出するまでエッチングすることができる。続いて、前記エッチングされた領域に第２絶縁パターンを埋め込むことができる。この場合、前記ライン状犠牲パターンの側壁はそれぞれ前記下部パターンの上部領域で形成することができる。
【００１４】
さらに他の実施形態において、前記Ｌ字状の下部電極を形成する工程は、前記下部パターンを有する基板上に層間絶縁膜を形成する工程と、前記層間絶縁膜内にｘ軸方向に隣接する二つの前記下部パターンの一部を同時に露出する工程と、ｙ軸方向に延長したライン状のトレンチを形成する工程を含むことができる。前記ライン状のトレンチを有する基板に下部電極膜及びスペーサ膜を順に形成し、前記スペーサ膜及び前記下部電極膜を順にエッチバックしてＬ字状の下部電極パターン及びスペーサを形成することができる。前記Ｌ字状の下部電極パターン及び前記スペーサを有する基板に前記ライン状のトレンチを埋め込む第１絶縁パターンを形成し、前記第１絶縁パターン及び前記Ｌ字状の下部電極パターンを有する基板上にｘ軸方向に延長したライン状犠牲パターンを形成することができる。前記ライン状犠牲パターンの側壁にマスクスペーサを形成し、前記マスクスペーサをエッチングマスクとして用いて前記ライン状犠牲パターン、前記第１絶縁パターン、前記Ｌ字状の下部電極パターン及び前記層間絶縁膜を前記下部パターンが露出するまでエッチングすることができる。続いて、前記エッチングされた領域に第２絶縁パターンを埋め込むことができる。前記ライン状犠牲パターンの側壁はそれぞれ前記下部パターンの上部領域に形成することができる。
【００１５】
さらに他の実施形態において、前記Ｌ字状の下部電極は断面がＬ構造または前記Ｌ構造の垂直方向の対称構造に形成することができる。互いに隣接した前記Ｌ字状の下部電極は前記Ｌ構造が互いに対称になるように形成することができる。
【００１６】
さらに他の実施形態において、前記下部パターンはダイオードで形成することができる。
【００１７】
さらに他の実施形態において、前記下部パターンは前記基板と接触するコンタクトプラグ及び前記コンタクトプラグ上部の導電パターンで形成することができる。前記コンタクトプラグを形成する前に、前記基板に前記下部パターンとそれぞれ電気的に接続されたトランジスタを形成することができる。
【００１８】
さらに他の実施形態において、前記相変化パターンは前記下部電極上部面の前記ｘ軸と平行な方向に延長されるように形成するか、又は前記下部電極上部面の前記ｙ軸と平行な方向に延長されるように形成することができる。
【００１９】
さらに他の実施形態において、前記相変化パターン及び前記上部電極は同時にパターニングして形成される。
【００２０】
本発明の他の態様によれば、相変化記憶素子の製造方法を提供する。この方法は下部パターンが備えられた基板を準備する工程を含む。前記下部パターンを有する基板上に層間絶縁膜を形成する。前記層間絶縁膜を貫通して前記下部パターンと接触するシリンダ型下部電極を形成する。前記層間絶縁膜内に前記シリンダ型下部電極の一側及び前記層間絶縁膜を垂直方向に切断する絶縁パターンを形成する。前記一側が切断されたシリンダ型下部電極の上部と接触する相変化パターンを形成する。前記相変化パターン上に上部電極を形成する。
【００２１】
本発明のいくつかの実施形態において、前記一側が切断されたシリンダ型下部電極の上部面は平面図で見た場合、三日月（ｃｒｅｓｃｅｎｔ）状、Ｃ字状又は（形状で形成することができる。
【００２２】
他の実施形態において、前記下部パターンは順に積層されたダイオード及びダイオード電極を含んで形成されることができる。
【００２３】
さらに他の実施形態において、前記下部パターンは前記基板と接触するコンタクトプラグ及び前記コンタクトプラグ上部の導電パターンを含んで形成されることができる。前記基板上に前記下部パターンと電気的に接続されたトランジスタを形成することができる。
【００２４】
さらに他の実施形態において、前記絶縁パターンを形成する工程は、前記シリンダ型下部電極の一側及び前記層間絶縁膜を垂直方向に切断して前記下部パターンの上部面の一部及び前記一側が切断されたシリンダ型下部電極の前記切断した側壁を露出させるトレンチ構造を形成し、前記トレンチ構造内部に絶縁膜を形成する工程を含むことができる。
【００２５】
さらに他の実施形態において、前記絶縁パターンを形成する工程は、前記シリンダ型下部電極の一側及び前記層間絶縁膜を垂直方向に切断して前記一側が切断されたシリンダ型下部電極の前記切断した領域の上部面及び側壁を露出させるトレンチ構造を形成する工程と、前記トレンチ構造内部に絶縁膜を形成する工程とを含むことができる。
【００２６】
さらに他の実施形態において、前記シリンダ型下部電極を形成する工程は、前記層間絶縁膜を貫通して前記下部パターン上部を露出させる下部電極コンタクトホールを形成する工程を含むことができる。前記下部電極コンタクトホールを有する層間絶縁膜上に前記下部電極コンタクトホールの側壁及び底面を覆う下部電極膜を形成し、前記下部電極膜を有する基板上に前記下部電極コンタクトホールを埋め込む内部絶縁膜を形成することができる。続いて、前記層間絶縁膜の上部面が露出するまで前記内部絶縁膜及び前記下部電極膜を平坦化することができる。
【００２７】
さらに他の実施形態において、前記層間絶縁膜の上部面が露出するまで前記内部絶縁膜及び前記下部電極膜を平坦化させた後、平坦化工程を少なくとも１回以上実施することができる。
【００２８】
本発明のさらに他の態様によれば、相変化記憶素子の製造方法を提供する。この方法は下部パターンが備えられた基板を準備する工程を含む。前記下部パターンを有する基板上に層間絶縁膜を形成する。前記層間絶縁膜を貫通して前記下部パターン上部にそれぞれシリンダ型下部電極を形成する。前記層間絶縁膜内に行方向または列方向に沿って前記シリンダ型下部電極の一側及び前記層間絶縁膜を垂直方向に切断するライン状絶縁パターンを形成する。前記一側が切断されたシリンダ型下部電極の上部と接触する相変化パターンを形成する。前記相変化パターン上に上部電極を形成する。
【００２９】
本発明のいくつかの実施形態において、前記一側が切断されたシリンダ型下部電極の上部面は、平面図で見た場合、三日月状、Ｃ字状又は（形状に形成することができる。
【００３０】
他の実施形態において、前記一側が切断されたシリンダ型下部電極の上部面は、平面図で見た場合、同一部分が切断して一律に配置されたＣＣＣ配列を有するように形成することができる。
【００３１】
さらに他の実施形態において、前記相変化パターンは前記一側が切断されたシリンダ型下部電極の前記切断面と平行な方向または前記切断面の垂直方向に延長されるように形成することができる。
【００３２】
さらに他の実施形態において、前記ライン状絶縁パターンを形成する工程は、前記シリンダ型下部電極の一側及び前記層間絶縁膜を垂直方向に切断して前記下部パターンの上部面の一部及び前記一側が切断されたシリンダ型下部電極の前記切断した側壁を露出させるライン状のトレンチ構造を形成する工程と、前記ライン状のトレンチ構造内部に絶縁膜を形成する工程とを含むことができる。
【００３３】
さらに他の実施形態において、前記ライン状絶縁パターンを形成する工程は、前記シリンダ型下部電極の一側及び前記層間絶縁膜を垂直方向に切断して前記一側が切断されたシリンダ型下部電極の前記切断した領域の上部面及び側壁を露出させるライン状のトレンチ構造を形成する工程と、前記ライン状のトレンチ構造内部に絶縁膜を形成する工程を含むことができる。
【発明の効果】
【００３４】
本発明によれば、一字状またはＬ字状の下部電極は、ｘ軸及びｙ軸の次元を有する上部面を備え、前記一字状またはＬ字状の下部電極上部面の前記ｘ軸またはｙ軸方向の幅はフォトリソグラフィ工程の限界解像度によって決まる幅よりも狭い幅を有することができる。さらに他の実施形態において一字状またはＬ字状の下部電極上部面の前記ｘ軸及び前記ｙ軸方向の幅はすべてフォトリソグラフィ工程の限界解像度によって決まる幅よりも狭い幅を有することもできる。よって、前記一字状またはＬ字状の下部電極はパターニング限界を克服して従来技術よりも狭い面積を有するように形成することができる。その結果、ジュール熱が発生される相変化パターンと下部電極との間の界面面積が縮小されて、従来技術に比べてリセット動作時に印加する電流を減少させることができる。結論的に、パターニング限界を克服して高集積化に有利な相変化記憶素子を実現することができる。また、一側が切断されたシリンダ型下部電極の上部面は、平面図で見た場合、Ｃ字状、三日月状または（状を有するので、従来技術のようなシリンダ型下部電極のリング（ｒｉｎｇ）状の上部面よりも狭い面積を有することができる。
【発明を実施するための最良の形態】
【００３５】
以下、添付した図面を参照して、本発明の好適な実施形態を詳細に説明する。しかしながら、本発明は、ここで説明する実施形態に限定されるわけではなく、他の形態で具体化することができる。したがって、ここに開示される実施形態は発明の開示を完全なものとすると共に、当業者に本発明の思想を十分に伝えるために提供されるものである。
【００３６】
なお、説明の都合上、図面において、層及び領域の厚みは誇張されており、図示する形態が実際とは異なる場合がある。また、ある層が、他の層または基板（ｓｕｂｓｔｒａｔｅ）の「上」にあると記載した場合、これは他の層または基板の「直上に」直接形成される場合に限らず、それらの間に第３の層が介在する場合も含む。明細書の全体において同一の参照番号は、同一の構成要素を示す。
【００３７】
また、本発明の実施形態において記載の一字状及びＬ字状の下部電極は前記下部電極のｘ軸方向の断面形状を示し、前記Ｌ字状の下部電極は断面がＬ字状及び前記Ｌ字状の垂直方向の対称構造をすべて含む。または、これとは別に、一字状及びＬ字状の下部電極は前記下部電極のｙ軸方向の断面形状を示すこともできる。
【００３８】
図１は本発明の実施形態に係る相変化記憶素子のセルアレイ領域の一部を示す等価回路図である。
【００３９】
図１に示すように、本発明の実施形態に係る相変化記憶素子は、列方向に互いに平行に配置されたビットラインＢＬ、行方向に互いに平行に配置されたワードラインＷＬ、複数の相変化パターンＲｐ、及び複数のダイオードＤを備えることができる。
【００４０】
前記ビットラインＢＬは前記ワードラインＷＬに交差するように配置される。前記相変化パターンＲｐのそれぞれは前記ビットラインＢＬ及び前記ワードラインＷＬの交差点に配置される。前記ダイオードＤのそれぞれは前記相変化パターンＲｐのうち対応する一つに直列接続することができる。また、前記相変化パターンＲｐのそれぞれは前記ビットラインＢＬのうち対応する一つに接続することができる。前記ダイオードＤのそれぞれは前記ワードラインＷＬのうち対応する一つに接続することができる。前記ダイオードＤはアクセス素子の役割をする。しかし、前記ダイオードＤは省略することができる。一方、前記アクセス素子はＭＯＳトランジスタとすることができる。
【００４１】
次いで、図２、図３Ａないし図３Ｅを参照して本発明の実施形態に係る相変化記憶素子の製造方法を説明する。ここで、図３Ａないし図３Ｅの参照符号Ａ及びＢはそれぞれ図２の切断線Ｉ−Ｉ’及びＩＩ−ＩＩ’による断面図を示す。
【００４２】
図２及び図３Ａに示すように、基板１００の所定領域に活性領域１０２ａを画定する素子分離膜１０２を形成することができる。前記基板１００はシリコンウエハまたはＳＯＩ（ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ）ウエハのような半導体基板を用いることができる。前記基板１００は第１導電型の不純物イオンを有することができる。前記素子分離膜１０２ａは浅いトレンチ素子分離（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ；ＳＴＩ）技術を用いて形成することができる。前記素子分離膜１０２は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、またはこれらの組合膜で形成することができる。前記活性領域１０２ａはライン状に形成することができる。
【００４３】
前記活性領域１０２ａに前記第１導電型と他の第２導電型の不純物イオンを注入してワードラインＷＬ；１０５を形成することができる。以下では、簡単な説明のために前記第１及び第２導電型はそれぞれＰ型及びＮ型の場合を例にあげて説明する。しかし、前記第１及び第２導電型はそれぞれＮ型及びＰ型とすることができる。
【００４４】
前記ワードラインＷＬ；１０５及び前記素子分離膜１０２を有する前記基板１００上に第１層間絶縁膜１０７を形成することができる。前記第１層間絶縁膜１０７はシリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、またはこれらの組合膜で形成することができる。前記第１層間絶縁膜１０７をパターニングして前記ワードラインＷＬ；１０５の所定領域を露出させるコンタクトホール１０８ｈを形成することができる。
【００４５】
前記コンタクトホール１０８ｈ内に、第１及び第２半導体パターン１１０、１１２を順に積層することができる。前記第１及び第２半導体パターン１１０、１１２は、エピタキシャル成長技術または化学気相蒸着（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ；ＣＶＤ）技術を用いて形成することができる。前記第１及び第２半導体パターン１１０、１１２はダイオードＤを構成することができる。
【００４６】
前記第１半導体パターン１１０は前記ワードラインＷＬ；１０５に接触される。前記第１半導体パターン１１０は前記第２導電型の不純物イオンを有するように形成することができる。前記第２半導体パターン１１２は前記第１導電型の不純物イオンを有するように形成することができる。その反面、前記第１半導体パターン１１０は前記第１導電型の不純物イオンを有するように形成することもでき、前記第２半導体パターン１１２は前記第２導電型の不純物イオンを有するように形成することもできる。前記第２半導体パターン１１２上に金属シリサイド膜をさらに形成することができるが、簡単な説明のために省略する。
【００４７】
前記ダイオードＤ上にそれぞれダイオード電極１１５を形成することができる。前記ダイオード電極１１５は、Ｔｉ膜、ＴｉＳｉ膜、ＴｉＮ膜、ＴｉＯＮ膜、ＴｉＷ膜、ＴｉＡｌＮ膜、ＴｉＡｌＯＮ膜、ＴｉＳｉＮ膜、ＴｉＢＮ膜、Ｗ膜、ＷＮ膜、ＷＯＮ膜、ＷＳｉＮ膜、ＷＢＮ膜、ＷＣＮ膜、Ｓｉ膜、Ｔａ膜、ＴａＳｉ膜、ＴａＮ膜、ＴａＯＮ膜、ＴａＡｌＮ膜、ＴａＳｉＮ膜、ＴａＣＮ膜、Ｍｏ膜、ＭｏＮ膜、ＭｏＳｉＮ膜、ＭｏＡｌＮ膜、ＮｂＮ膜、ＺｒＳｉＮ膜、ＺｒＡｌＮ膜、Ｒｕ膜、ＣｏＳｉ膜、ＮｉＳｉ膜、導電性炭素群（ｃｏｎｄｕｃｔｉｖｅ  ｃａｒｂｏｎ  ｇｒｏｕｐ）膜、Ｃｕ膜及びこれらの組合膜からなる群から選択された一つを含んで形成される。例えば、前記ダイオード電極１１５はＴｉＮ膜及びＷ膜を順に積層して形成される。
【００４８】
前記ダイオード電極１１５は前記コンタクトホール１０８ｈ内に形成することができる。この場合、前記ダイオード電極１１５は前記ダイオードＤ上にそれぞれ自己整列される。その反面、前記ダイオード電極１１５は省略することもできる。
【００４９】
図２及び図３Ｂに示すように、前記ダイオード電極１１５を有する基板１００上に第２層間絶縁膜１１７を形成することができる。前記第２層間絶縁膜１１７をパターニングして前記第２層間絶縁膜１１７内にｘ軸方向に隣接する二つの前記ダイオード電極１１５の一部を同時に露出させ、ｙ軸方向に延長したライン状のトレンチ１２０ｔを形成することができる。前記ライン状のトレンチ１２０ｔを有する基板上に下部段差に沿って下部電極膜１２２を形成することができる。前記下部電極膜１２２は前記ライン状のトレンチ１２０ｔ内の前記露出したダイオード電極１１５及び前記露出した第１層間絶縁膜１０７を覆うことができ、前記下部電極膜１２２は前記ライン状のトレンチ１２０ｔの側壁及び前記第２層間絶縁膜１１７の上部を覆うように形成することができる。
【００５０】
前記下部電極膜１２２は、Ｔｉ膜、ＴｉＳｉ膜、ＴｉＮ膜、ＴｉＯＮ膜、ＴｉＷ膜、ＴｉＡｌＮ膜、ＴｉＡｌＯＮ膜、ＴｉＳｉＮ膜、ＴｉＢＮ膜、Ｗ膜、ＷＮ膜、ＷＯＮ膜、ＷＳｉＮ膜、ＷＢＮ膜、ＷＣＮ膜、Ｓｉ膜、Ｔａ膜、ＴａＳｉ膜、ＴａＮ膜、ＴａＯＮ膜、ＴａＡｌＮ膜、ＴａＳｉＮ膜、ＴａＣＮ膜、Ｍｏ膜、ＭｏＮ膜、ＭｏＳｉＮ膜、ＭｏＡｌＮ膜、ＮｂＮ膜、ＺｒＳｉＮ膜、ＺｒＡｌＮ膜、Ｒｕ膜、ＣｏＳｉ膜、ＮｉＳｉ膜、導電性炭素群膜、Ｃｕ膜及びこれらの組合膜からなる群から選択された一つを含んで形成される。
【００５１】
なお、下部パターンとは、本実施形態では、ダイオード電極１１５、第１層間絶縁膜１０７よりも下側（基板１００側）に形成されているパターンを言う。
【００５２】
図２及び図３Ｃに示すように、前記下部電極膜１２２を有する基板をエッチバックして前記ライン状のトレンチ１２０ｔの側壁を覆う下部電極スペーサ１２２’を形成することができる。前記下部電極スペーサ１２２’を有する基板に前記ライン状のトレンチ１２０ｔを埋め込む第１絶縁パターン１２５を形成することができる。詳しくは、前記第１絶縁パターン１２５を形成する工程は、前記下部電極スペーサ１２２’を有する基板上に第１絶縁膜を形成する工程と、前記第１絶縁膜を平坦化して前記下部電極スペーサ１２２’の上部面を露出する工程とを含むことができる。前記第１絶縁パターン１２５は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、またはこれらの組合膜のような絶縁膜で形成することができる。また、前記第１絶縁パターン１２５は前記第２層間絶縁膜１１７と同一物質膜で形成することができる。
【００５３】
さらに他の実施形態において、前記下部電極スペーサ１２２’の上部面が露出するまで前記第１絶縁膜を平坦化した後、平坦化工程を少なくとも１回以上さらに実行して前記第２層間絶縁膜１１７内の前記下部電極スペーサ１２２’の高さをさらに均一に形成することができる。
【００５４】
図２及び図３Ｄに示すように、前記第１絶縁パターン１２５、前記下部電極スペーサ１２２’及び前記第２層間絶縁膜１１７を有する基板上にｘ軸方向に延長したライン状のマスクパターン１２７を形成することができる。前記ライン状のマスクパターン１２７はｙ軸方向に隣接する前記ダイオード電極１１５間の上部領域を露出させるライン状の開口部１２７ｔを含むことができる。前記ライン状のマスクパターン１２７は、前記第２層間絶縁膜１１７、第１絶縁パターン１２５及び前記下部電極スペーサ１２２’に対してエッチング選択比のある膜で形成される。前記ライン状のマスクパターン１２７はハードマスクパターンまたはフォトレジストパターンで形成することができる。前記ハードマスクパターンは窒化膜で形成することができる。
【００５５】
続いて、前記ライン状のマスクパターン１２７をエッチングマスクとして用いて前記第２層間絶縁膜１１７、第１絶縁パターン１２５及び前記下部電極スペーサ１２２’を前記第１層間絶縁膜１０７または前記ダイオード電極１１５が露出するまでエッチングすることができる。その結果、前記ダイオード電極１１５上部に一字状の下部電極１２２’’が形成される。前記一字状の下部電極１２２’’はｘ軸及びｙ軸の次元を有する上部面を備える。前記一字状の下部電極１２２’’上部面の前記ｘ軸方向の幅は前記下部電極スペーサ１２２’の厚さと等しくなる。よって、前記一字状の下部電極１２２’’上部面の前記ｘ軸方向の幅はフォトリソグラフィ工程の限界解像度によって決まる幅よりも狭い幅を有するように形成される。前記一字状の下部電極１２２’’のｘ軸方向の断面は数字１の字型を有することができる。
【００５６】
図２及び図３Ｅに示すように、前記ライン状のマスクパターン１２７を除去することができる。続いて、前記エッチングされた領域に第２絶縁パターン１３０を埋め込むことができる。さらに詳しくは、前記エッチングされた領域を有する基板上に第２絶縁膜を形成し、前記第２絶縁膜を前記一字状の下部電極１２２’’の上部面が露出するまで平坦化することができる。その反面、前記ライン状のマスクパターン１２７を第２絶縁膜の形成前に除去せず、前記第２絶縁膜の平坦化工程において同時に平坦化して除去することもできる。
【００５７】
前記第２絶縁パターン１３０を有する基板上に前記一字状の下部電極１２２’’と接触しながら順に積層された相変化パターン１３５及び上部電極１３７を形成することができる。詳しくは、前記第２絶縁パターン１３０を有する基板上に相変化膜及び上部電極膜を順に形成することができる。続いて、前記上部電極膜及び前記相変化膜を順にパターニングして前記相変化パターン１３５及び前記上部電極１３７を形成することができる。
【００５８】
前記上部電極１３７は、ビットラインＢＬの役割をすることができる。前記相変化パターン１３５及び前記上部電極１３７；ＢＬは、図３Ｅに示すように、前記ライン状のトレンチ１２０ｔのライン方向と平行な方向に延長して形成することができる。またはこれとは別に、前記ライン状のトレンチ１２０ｔのライン方向と垂直方向に延長して形成することができる。前記上部電極１３７；ＢＬは、前記ワードライン１０５；ＷＬと垂直方向に延長して形成することができる。
【００５９】
前記相変化パターン１３５は、カルコゲナイド物質膜で形成することができる。例えば、前記相変化パターン１３５は、Ｔｅ、Ｓｅ、Ｇｅ、Ｓｂ、Ｂｉ、Ｐｂ、Ｓｎ、Ａｇ、Ａｓ、Ｓ、Ｓｉ、Ｐ、Ｏ及びＣからなる群から選択された二つ以上の化合物を含んで形成される。前記相変化パターン１３５と前記一字状の下部電極１２２’’との間に界面膜（図示せず）が介在することができる。
【００６０】
前記上部電極１３７；ＢＬは、Ｔｉ膜、ＴｉＳｉ膜、ＴｉＮ膜、ＴｉＯＮ膜、ＴｉＷ膜、ＴｉＡｌＮ膜、ＴｉＡｌＯＮ膜、ＴｉＳｉＮ膜、ＴｉＢＮ膜、Ｗ膜、ＷＮ膜、ＷＯＮ膜、ＷＳｉＮ膜、ＷＢＮ膜、ＷＣＮ膜、Ｓｉ膜、Ｔａ膜、ＴａＳｉ膜、ＴａＮ膜、ＴａＯＮ膜、ＴａＡｌＮ膜、ＴａＳｉＮ膜、ＴａＣＮ膜、Ｍｏ膜、ＭｏＮ膜、ＭｏＳｉＮ膜、ＭｏＡｌＮ膜、ＮｂＮ膜、ＺｒＳｉＮ膜、ＺｒＡｌＮ膜、Ｒｕ膜、ＣｏＳｉ膜、ＮｉＳｉ膜、導電性炭素群膜、Ｃｕ膜及びこれらの組合膜からなる群から選択された一つを含んで形成される。
【００６１】
上述のように、本発明の実施形態に係る前記一字状の下部電極１２２’’は、ｘ軸及びｙ軸の次元を有する上部面を備えることができる。前記一字状の下部電極１２２’’上部面の前記ｘ軸方向の幅は、フォトリソグラフィ工程の限界解像度によって決まる幅よりも狭い幅を有するように形成することができる。よって、前記一字状の下部電極１２２’’は、パターニング限界を克服して従来技術よりも狭い面積を有するように形成することができる。その結果、ジュール熱を発生する前記相変化パターン１３５と前記一字状の下部電極１２２’’との間の界面面積が縮小して従来技術と比べてリセット動作時に印加される電流を減少することができる。
【００６２】
図４は本発明の他の実施形態に係る相変化記憶素子の製造方法を説明するための平面図であり、図５Ａないし図５Ｃは本発明の他の実施形態に係る相変化記憶素子の製造方法を説明するための図４の切断線Ｉ−Ｉ’及びＩＩ−ＩＩ’による断面図である。図５Ａないし図５Ｃの参照符号Ａ及びＢはそれぞれ図４の切断線Ｉ−Ｉ’及びＩＩ−ＩＩ’による断面図を示す。
【００６３】
図４及び図５Ａに示すように、図３Ａないし図３Ｃにおける方法と同一工程を行ってライン状のトレンチ１２０ｔを埋め込む第１絶縁パターン１２５まで形成する。続いて、第１絶縁パターン１２５を有する基板上にｘ軸方向に延長したライン状犠牲パターン１２６を形成することができる。前記ライン状犠牲パターン１２６の側壁はそれぞれ前記ダイオード電極１１５の上部領域に形成することができる。前記ライン状犠牲パターン１２６は前記第２層間絶縁膜１１７と低いエッチング選択比を有する物質膜で形成することができる。前記ライン状犠牲パターン１２６は酸化膜で形成することができる。前記ライン状犠牲パターン１２６は前記第２層間絶縁膜１１７と同一物質膜で形成することができる。
【００６４】
続いて、前記ライン状犠牲パターン１２６の側壁にマスクスペーサ１２８を形成することができる。前記マスクスペーサ１２８は前記第２層間絶縁膜１１７、前記第１絶縁パターン１２５及び前記下部電極スペーサ１２２’に対してエッチング選択比のある膜で形成することができる。前記マスクスペーサ１２８はハードマスクパターンまたはフォトレジストパターンで形成することができる。前記ハードマスクパターンは窒化膜で形成することができる。
【００６５】
図４及び図５Ｂに示すように、前記マスクスペーサ１２８をエッチングマスクとして用いて前記ライン状犠牲パターン１２６、前記第２層間絶縁膜１１７、前記下部電極スペーサ１２２’及び前記第１絶縁パターン１２５を前記ダイオード電極１１５が露出するまでエッチングすることができる。その結果、前記ダイオード電極１１５上部に一字状の下部電極１２２’’’が形成される。
【００６６】
前記一字状の下部電極１２２’’’はｘ軸及びｙ軸の次元を有する上部面を備える。前記一字状の下部電極１２２’’’上部面の前記ｘ軸方向の幅は前記下部電極スペーサ１２２’の厚さと等しくなる。また、前記一字状の下部電極１２２’’’上部面の前記ｙ軸方向の幅は前記マスクスペーサ１２８の厚さと等しくなる。よって、前記一字状の下部電極１２２’’’上部面の前記ｘ軸及び前記ｙ軸方向の幅の両方ともフォトリソグラフィ工程の限界解像度によって決まる幅よりも狭い幅を有するように形成される。その結果、前記一字状の下部電極１２２’’’のｘ軸方向及びｙ軸方向の断面はすべて数字１の字型を有することができる。
【００６７】
図４及び図５Ｃに示すように、前記マスクスペーサ１２８を除去することができる。続いて、前記エッチングされた領域に第２絶縁パターン１３０’を埋め込むことができる。詳しくは、前記エッチングされた領域を有する基板上に第２絶縁膜を形成し、前記第２絶縁膜を前記一字状の下部電極１２２’’’の上部面が露出されるまで平坦化することができる。その反面、前記マスクスペーサ１２８を第２絶縁膜の形成前に除去せず、前記第２絶縁膜の平坦化工程において同時に平坦化して除去することもできる。
【００６８】
続いて、図３Ｅにおける方法と同一工程を行って前記第２絶縁パターン１３０’を有する基板上に前記一字状の下部電極１２２’’’と接触しながら順に積層された相変化パターン１３５及び上部電極１３７を形成することができる。前記上部電極１３７はビットラインＢＬの役割をすることができる。前記相変化パターン１３５及び前記上部電極１３７；ＢＬは図４に示すように、前記ライン状のトレンチ１２０ｔのライン方向と平行な方向に延長して形成することができる。またはこれとは別に、前記相変化パターン１３５及び前記上部電極１３７；ＢＬは、前記ライン状のトレンチ１２０ｔのライン方向と垂直方向に延長して形成することができる。前記上部電極１３７；ＢＬは、前記ワードライン１０５；ＷＬと垂直方向に延長して形成することができる。
【００６９】
上述のように、本発明の実施形態に係る前記一字状の下部電極１２２’’’は、ｘ軸及びｙ軸の次元を有する上部面を備えることができる。前記一字状の下部電極１２２’’’上部面の前記ｘ軸及び前記ｙ軸方向の幅は、フォトリソグラフィ工程の限界解像度によって決まる幅よりも狭い幅を有するように形成することができる。よって、前記一字状の下部電極１２２’’’は、パターニング限界を克服して従来技術よりも狭い面積を有するように形成することができる。その結果、ジュール熱を発生する前記相変化パターン１３５と前記一字状の下部電極１２２’’’との間の界面面積が縮小して従来技術と比べてリセット動作時に印加する電流を減少することができる。
【００７０】
図６Ａないし図６Ｃは、本発明のさらに他の実施形態に係る相変化記憶素子の製造方法を説明するための断面図である。再び図２を参照する。
【００７１】
図２及び図６Ａに示すように、図３Ａ及び図３Ｂにおける方法と同一工程を行ってライン状のトレンチ２２０ｔ及び下部電極膜２２２まで形成することができる。続いて、前記下部電極膜２２２を有する基板上に前記ライン状のトレンチ２２０ｔの段差に沿ってスペーサ膜２２４を形成することができる。前記スペーサ膜２２４の厚さは自由に変更することができる。前記スペーサ膜２２４は酸化膜で形成することができる。前記スペーサ膜２２４は前記第２層間絶縁膜１１７と同一物質膜で形成することができる。
【００７２】
図２及び図６Ｂに示すように、前記スペーサ膜２２４及び前記下部電極膜２２２を前記第１層間絶縁膜１０７が露出するまで順にエッチバックすることができる。その結果、前記ライン状のトレンチ２２０ｔの側壁を順に覆うＬ字状の下部電極パターン２２２’及びスペーサ２２４’が形成される。前記Ｌ字状の下部電極パターン２２２’は図６Ｂに示すように、前記スペーサ２２４’の側壁及び下部面を囲む構造に形成することができる。よって、前記スペーサ２２４’により前記Ｌ字状の下部電極パターン２２２’は、ｘ軸方向の断面がＬ状または前記Ｌ状の垂直方向の対称構造を有することができる。前記Ｌ字状の下部電極パターン２２２’の前記Ｌ状の下部幅は前記スペーサ２２４’の厚さによって自由に変更することができる。
【００７３】
またはこれとは別に、前記下部電極膜２２２をパターニングして前記ライン状のトレンチ２２０ｔの側壁を覆うＬ字状の下部電極パターンを形成することもできる。
【００７４】
図２及び図６Ｃに示すように、前記Ｌ字状の下部電極パターン２２２’及び前記スペーサ２２４’を有する基板に前記ライン状のトレンチ２２０ｔを埋め込む第１絶縁パターン２２５を形成することができる。前記第１絶縁パターン２２５は前記第２層間絶縁膜１１７と同一物質膜で形成することができる。前記第１絶縁パターン２２５は酸化膜で形成することができる。
【００７５】
続いて、図３Ｄにおける方法と同一工程を行って前記第１絶縁パターン２２５及び前記Ｌ字状の下部電極パターン２２２’を有する基板上にｘ軸方向に延長したライン状のマスクパターンを形成することができる。前記ライン状のマスクパターンをエッチングマスクとして用いて前記第１絶縁パターン２２５、前記スペーサ２２４’、前記Ｌ字状の下部電極パターン２２２’及び前記第２層間絶縁膜１１７を前記第１層間絶縁膜１０７または前記ダイオード電極１１５が露出するまでエッチングすることができる。その結果、前記ダイオード電極１１５上部にＬ字状の下部電極２２２’’が形成される。
【００７６】
前記Ｌ字状の下部電極２２２’’はｘ軸及びｙ軸の次元を有する上部面を備える。前記Ｌ字状の下部電極２２２’’上部面の前記ｘ軸方向の幅は前記下部電極膜２２２の厚さと等しくなる。よって、前記Ｌ字状の下部電極２２２’’上部面の前記ｘ軸方向の幅はフォトリソグラフィ工程の限界解像度によって決まる幅よりも狭い幅を有するように形成される。前記Ｌ字状の下部電極２２２’’のｘ軸方向の断面はＬ状または前記Ｌ状の垂直方向の対称構造を有することができる。
【００７７】
続いて、前記ライン状のマスクパターンを除去し、前記エッチングされた領域に第２絶縁パターン２３０を埋め込むことができる。詳しくは、前記エッチングされた領域を有する基板上に第２絶縁膜を形成し、前記第２絶縁膜を前記Ｌ字状の下部電極２２２’’の上部面が露出するまで平坦化することができる。その反面、前記ライン状のマスクパターンを第２絶縁膜の形成前に除去せず、前記第２絶縁膜の平坦化工程において同時に平坦化して除去することもできる。
【００７８】
続いて、図３Ｅにおける工程と同一方法で前記第２絶縁パターン２３０を有する基板上に前記Ｌ字状の下部電極２２２’’と接触しながら順に積層された相変化パターン２３５及び上部電極２３７を形成することができる。前記上部電極２３７はビットラインＢＬの役割をすることができる。前記相変化パターン２３５及び前記上部電極２３７；ＢＬは図６Ｃに示すように、前記ライン状のトレンチ２２０ｔのライン方向と平行な方向に延長して形成することができる。またはこれとは別に、前記相変化パターン２３５及び前記上部電極２３７；ＢＬは前記ライン状のトレンチ２２０ｔのライン方向と垂直方向に延長して形成することができる。前記上部電極１３７；ＢＬは、前記ワードライン１０５；ＷＬと垂直方向に延長して形成することができる。
【００７９】
上述のように、本発明の実施形態に係る前記Ｌ字状の下部電極２２２’’はｘ軸及びｙ軸の次元を有する上部面を備えることができる。前記Ｌ字状の下部電極２２２’’上部面の前記ｘ軸方向の幅は、フォトリソグラフィ工程の限界解像度によって決まる幅よりも狭い幅を有するように形成することができる。よって、ジュール熱を発生する前記相変化パターン２３５と前記Ｌ字状の下部電極２２２’’との間の界面面積が縮小して従来技術と比べてリセット動作時に印加する電流を減少することができる。
【００８０】
また、前記ダイオード電極１１５及び前記Ｌ字状の下部電極２２２’’の接触面積、すなわち、前記Ｌ字状の下部電極２２２’’の前記Ｌ状の下部幅は前記スペーサ２２４’の厚さにより調節できるので、前記ダイオード電極１１５及び前記Ｌ字状の下部電極２２２’’の接触面積を増加させて界面抵抗を減少することができる。よって、前記Ｌ字状の下部電極２２２’’は、パターニング限界を克服して従来技術よりも狭い上部面積を有しながらも前記ダイオード電極１１５と前記Ｌ字状の下部電極２２２’’との間の界面抵抗を減少することができる構造に形成することができる。
【００８１】
図７は本発明のさらに他の実施形態に係る相変化記憶素子の製造方法を説明するための断面図である。再び図４を参照する。
【００８２】
図４及び図７に示すように、図６Ａ及び図６Ｂにおける方法と同一工程を行ってライン状のトレンチ２２０ｔの側壁を順に覆うＬ字状の下部電極パターン２２２’及びスペーサ２２４’を形成することができる。前記Ｌ字状の下部電極パターン２２２’は図６Ｂに示すように、前記スペーサ２２４’の側壁及び下部面を囲む構造に形成することができる。よって、前記スペーサ２２４’により前記Ｌ字状の下部電極パターン２２２’はｘ軸方向の断面がＬ状または前記Ｌ状の垂直方向の対称構造を有することができる。前記Ｌ字状の下部電極パターン２２２’の前記Ｌ状の下部幅は前記スペーサ２２４’の厚さにより自由に変更することができる。
【００８３】
前記Ｌ字状の下部電極パターン２２２’及び前記スペーサ２２４’を有する基板に前記ライン状のトレンチ２２０ｔを埋め込む第１絶縁パターン２２５を形成することができる。前記第１絶縁パターン２２５は前記第２層間絶縁膜１１７と同一物質膜で形成することができる。前記第１絶縁パターン２２５は酸化膜で形成することができる。
【００８４】
続いて、図５Ａないし図５Ｃにおける方法と同一工程を行って、前記第２層間絶縁膜１１７、前記Ｌ字状の下部電極パターン２２２’、前記スペーサ２２４’及び前記第１絶縁パターン２２５を、マスクスペーサ（図５Ｂの参照番号１２８）をエッチングマスクとして用いて前記ダイオード電極１１５が露出するまでエッチングすることができる。その結果、前記ダイオード電極１１５上部にＬ字状の下部電極２２２’’’を形成することができる。前記Ｌ字状の下部電極２２２’’’はｘ軸及びｙ軸の次元を有する上部面を備えることができる。前記Ｌ字状の下部電極２２２’’’上部面の前記ｘ軸方向の幅は前記下部電極膜２２２の厚さと等しくなる。また、前記Ｌ字状の下部電極２２２’’’上部面の前記ｙ軸方向の幅は前記マスクスペーサ（図５Ｂに示す参照番号１２８）の厚さと等しくなる。よって、前記Ｌ字状の下部電極２２２’’’上部面の前記ｘ軸及び前記ｙ軸方向の幅はフォトリソグラフィ工程の限界解像度によって決まる幅よりも狭い幅を有するように形成することができる。
【００８５】
続いて、前記マスクスペーサを除去した後、前記エッチングされた領域に第２絶縁パターン２３０’を埋め込むことができる。詳しくは、前記エッチングされた領域を有する基板上に第２絶縁膜を形成し、前記第２絶縁膜を前記Ｌ字状の下部電極２２２’’’の上部面が露出するまで平坦化することができる。その反面、前記マスクスペーサを第２絶縁膜の形成前に除去せず、前記第２絶縁膜の平坦化工程において同時に平坦化して除去することもできる。
【００８６】
続いて、図３Ｅにおける方法と同一工程を行って、前記第２絶縁パターン２３０’を有する基板上に前記Ｌ字状の下部電極２２２’’’と接触しながら順に積層した相変化パターン２３５及び上部電極２３７を形成することができる。前記上部電極２３７はビットラインＢＬの役割をすることができる。前記相変化パターン２３５及び前記上部電極２３７；ＢＬは、前記ライン状のトレンチ２２０ｔのライン方向と平行な方向に延長して形成することができる。またはこれとは別に、前記相変化パターン２３５及び前記上部電極２３７；ＢＬは、前記ライン状のトレンチ２２０ｔのライン方向と垂直方向に延長して形成することができる。前記上部電極２３７；ＢＬは、前記ワードライン１０５；ＷＬと垂直方向に延長して形成することができる。
【００８７】
上述のように、本発明のさらに他の実施形態に係る前記Ｌ字状の下部電極２２２’’’はｘ軸及びｙ軸の次元を有する上部面を備えることができる。前記Ｌ字状の下部電極２２２’’’上部面の前記ｘ軸及び前記ｙ軸方向の幅はフォトリソグラフィ工程の限界解像度によって決まる幅よりも狭い幅を有するように形成することができる。よって、ジュール熱を発生する前記相変化パターン２３５と前記Ｌ字状の下部電極２２２’’’との間の界面面積が縮小して従来技術と比べてリセット動作時に印加する電流を減少することができる。
【００８８】
また、前記ダイオード電極１１５及び前記Ｌ字状の下部電極２２２’’’の接触面積、すなわち、前記Ｌ字状の下部電極２２２’’’の前記Ｌ状の下部幅は、前記スペーサ２２４’の厚さにより調節できるので、前記ダイオード電極１１５及び前記Ｌ字状の下部電極２２２’’’の接触面積を増加させて界面抵抗を減少することができる。よって、前記Ｌ字状の下部電極２２２’’’はパターニング限界を克服して従来技術よりも狭い上部面積を有しながらも前記ダイオード電極１１５と前記Ｌ字状の下部電極２２２’’’との間の界面抵抗を減少することができる構造で形成することができる。
【００８９】
図８Ａないし図８Ｃは本発明のさらに他の実施形態に係る相変化記憶素子の製造方法を説明するための断面図である。再び図２を参照する。
【００９０】
図２及び８ａに示すように、図３Ａ及び図３Ｂにおける方法と同一工程を行ってライン状のトレンチ３２０ｔ及び下部電極膜３２２まで形成することができる。続いて、前記下部電極膜３２２を有する基板上に前記ライン状のトレンチ３２０ｔを埋め込む内部絶縁膜３２５を形成することができる。前記内部絶縁膜３２５はシリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、またはこれらの組合膜のような絶縁膜で形成することができる。前記内部絶縁膜３２５は前記第２層間絶縁膜１１７と同一物質膜で形成することができる。
【００９１】
図２及び図８Ｂに示すように、前記内部絶縁膜３２５及び前記下部電極膜３２２を前記第２層間絶縁膜１１７の上部面が露出するまで平坦化することができる。その結果、前記ライン状のトレンチ３２０ｔの側壁及び底面を覆う下部電極パターン３２２’及び前記ライン状のトレンチ３２０ｔを埋め込む内部絶縁パターン３２５’を形成することができる。
【００９２】
前記内部絶縁パターン３２５’及び前記下部電極パターン３２２’を有する基板上に前記内部絶縁パターン３２５’の中間領域をｙ軸方向に沿って露出する第１開口部３２７ｔ’と前記ダイオード電極１１５との間の上部領域をｘ軸方向に沿って露出させる第２開口部３２７ｔ’’を有するマスクパターン３２７を形成することができる。前記マスクパターン３２７は、ハードマスクパターンまたはフォトレジストパターンで形成することができる。前記ハードマスクパターンは窒化膜で形成することができる。
【００９３】
図２及び図８Ｃに示すように、前記第１開口部３２７ｔ’及び前記第２開口部３２７ｔ’’を有する前記マスクパターン３２７をエッチングマスクとして用いて前記内部絶縁パターン３２５’、前記下部電極パターン３２２’及び前記第２層間絶縁膜１１７を前記第１層間絶縁膜１０７が露出するまでエッチングすることができる。その結果、前記ダイオード電極１１５上部にＬ字状の下部電極３２２’’を形成することができる。前記Ｌ字状の下部電極３２２’’はｘ軸及びｙ軸の次元を有する上部面を備えることができる。前記Ｌ字状の下部電極３２２’’上部面の前記ｘ軸幅は前記下部電極膜３２２の厚さと等しくなる。よって、前記Ｌ字状の下部電極３２２’’上部面の前記ｘ軸方向の幅はフォトリソグラフィ工程の限界解像度によって決まる幅よりも狭い幅を有するように形成することができる。前記Ｌ字状の下部電極３２２’’のｘ軸方向の断面はＬ状または前記Ｌ状の垂直方向の対称構造を有することができる。
【００９４】
続いて、前記マスクパターン３２７を除去した後、前記エッチングされた領域に絶縁パターン３３０を埋め込むことができる。詳しくは、前記エッチングされた領域を有する基板上に絶縁膜を形成し、前記絶縁膜を前記Ｌ字状の下部電極３２２’’の上部面が露出するまで平坦化することができる。その反面、前記マスクパターン３２７を前記絶縁膜の形成前に除去せず、前記絶縁膜の平坦化工程において同時に平坦化して除去することもできる。
【００９５】
続いて、図３Ｅにおける方法と同一工程を行って前記絶縁パターン３３０を有する基板上に前記Ｌ字状の下部電極３２２’’と接触しながら順に積層された相変化パターン３３５及び上部電極３３７を形成することができる。前記上部電極３３７はビットラインＢＬの役割をすることができる。前記相変化パターン３３５及び前記上部電極３３７；ＢＬは、前記ライン状のトレンチ３２０ｔのライン方向と平行な方向に延長して形成することができる。またはこれとは別に、前記相変化パターン３３５及び前記上部電極３３７；ＢＬは、前記ライン状のトレンチ３２０ｔのライン方向と垂直方向に延長して形成することができる。前記上部電極３３７；ＢＬは、前記ワードライン１０５；ＷＬと垂直方向に延長して形成することができる。
【００９６】
上述のように、本発明の実施形態に係る前記Ｌ字状の下部電極３２２’’はｘ軸及びｙ軸の次元を有する上部面を備えることができる。前記Ｌ字状の下部電極３２２’’上部面の前記ｘ軸方向の幅は、フォトリソグラフィ工程の限界解像度によって決まる幅よりも狭い幅を有するように形成することができる。よって、ジュール熱を発生する前記相変化パターン３３５と前記Ｌ字状の下部電極３２２’’との間の界面面積が縮小して従来技術と比べてリセット動作時に印加する電流を減少することができる。
【００９７】
また、前記ダイオード電極１１５及び前記Ｌ字状の下部電極３２２’’の接触面積は前記第１開口部３２７ｔ’の幅により調節できるので前記ダイオード電極１１５及び前記Ｌ字状の下部電極３２２’’の接触面積を最大限増加させて界面抵抗を最小化することができる。よって、前記Ｌ字状の下部電極３２２’’は、パターニング限界を克服して従来技術よりも狭い上部面積を有しながらも前記ダイオード電極１１５と前記Ｌ字状の下部電極３２２’’との間の界面抵抗を減少する構造に形成することができる。
【００９８】
図９は本発明のさらに他の実施形態に係る相変化記憶素子の製造方法を説明するための平面図であり、図１０は図９の切断線ＩＩＩ−ＩＩＩ’及びＩＶ−ＩＶ’による断面図である。図１０の参照符号Ｃ及びＤはそれぞれ図９の切断線ＩＩＩ−ＩＩＩ’及びＩＶ−ＩＶ’による断面図を示す。
【００９９】
図９及び図１０に示すように、図３Ａにおける方法と同一工程を行って第１層間絶縁膜１０７内にダイオード電極１１５まで形成することができる。
【０１００】
続いて、前記ダイオード電極１１５を有する基板１００上に第２層間絶縁膜１１７を形成することができる。前記第２層間絶縁膜１１７をパターニングして前記第２層間絶縁膜１１７内にｙ軸方向に隣接する二つの前記ダイオード電極１１５の一部を同時に露出させ、ｘ軸方向に延長したライン状のトレンチ４２０ｔを形成することができる。すなわち、前記ライン状のトレンチ４２０ｔは図３Ｂに示すライン状のトレンチ１２０ｔと垂直方向に形成することができる。
【０１０１】
続いて、前記ライン状のトレンチ４２０ｔの側壁に下部電極スペーサを形成することができる。前記下部電極スペーサを有する基板に前記ライン状のトレンチ４２０ｔを埋め込む第１絶縁パターン４２５を形成することができる。前記第１絶縁パターン４２５は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜またはこれらの組合膜のような絶縁膜で形成することができる。また、前記第１絶縁パターン４２５は前記第２層間絶縁膜１１７と同一物質膜で形成することができる。
【０１０２】
またはこれとは別に、前記ライン状のトレンチ４２０ｔの側壁に前記下部電極スペーサ代わりに図６Ｂに示す前記Ｌ字状の下部電極パターン２２２’と同一構造のＬ字状の下部電極パターンを形成することができる。
【０１０３】
前記第１絶縁パターン４２５、前記下部電極スペーサ及び前記第２層間絶縁膜１１７を有する基板上にｙ軸方向に延長したライン状のマスクパターンを形成することができる。前記ライン状のマスクパターンは、ｘ軸方向に隣接する前記ダイオード電極１１５間の上部領域を露出させるライン状の開口部を含むことができる。前記ライン状のマスクパターンは、前記第２層間絶縁膜１１７、第１絶縁パターン４２５及び前記下部電極スペーサに対してエッチング選択比のある膜で形成することができる。
【０１０４】
続いて、前記ライン状のマスクパターンをエッチングマスクとして用いて前記第２層間絶縁膜１１７、第１絶縁パターン４２５及び前記下部電極スペーサを前記第１層間絶縁膜１０７または前記ダイオード電極１１５が露出するまでエッチングすることができる。その結果、前記ダイオード電極１１５上部に一字状の下部電極４２２’’を形成することができる。前記一字状の下部電極４２２’’はｘ軸及びｙ軸の次元を有する上部面を備えることができる。前記一字状の下部電極４２２’’上部面の前記ｙ軸幅は前記下部電極スペーサの厚さと等しくなる。よって、前記一字状の下部電極４２２’’上部面の前記ｙ軸方向の幅は、フォトリソグラフィ工程の限界解像度によって決まる幅よりも狭い幅を有するように形成することができる。前記一字状の下部電極４２２’’のｙ軸方向の断面は数字１の字型を有することができる。
【０１０５】
またはこれとは別に、前記ライン状のトレンチ１２０ｔの側壁にＬ字状の下部電極パターンを形成した場合、前記ライン状のマスクパターンをエッチングマスクとして用いて前記第１絶縁パターン４２５、前記Ｌ字状の下部電極パターン及び前記第２層間絶縁膜１１７を前記第１層間絶縁膜１０７または前記ダイオード電極１１５が露出するまでエッチングすることができる。その結果、前記ダイオード電極１１５上部にＬ字状の下部電極を形成することができる。前記Ｌ字状の下部電極はｘ軸及びｙ軸の次元を有する上部面を備えることができる。前記Ｌ字状の下部電極上部面の前記ｙ軸方向の幅はフォトリソグラフィ工程の限界解像度によって決まる幅よりも狭い幅を有するように形成することができる。前記Ｌ字状の下部電極のｙ軸方向の断面はＬ状または前記Ｌ状の垂直方向の対称構造を有することができる。
【０１０６】
続いて、前記ライン状のマスクパターンを除去した後、前記エッチングされた領域に第２絶縁パターン４３０を埋め込むことができる。詳しくは、前記エッチングされた領域を有する基板上に第２絶縁膜を形成し、前記第２絶縁膜を前記一字状の下部電極４２２’’の上部面が露出するまで平坦化することができる。その反面、前記ライン状のマスクパターンを第２絶縁膜の形成前に除去せず、前記第２絶縁膜の平坦化工程で同時に平坦化して除去することもできる。
【０１０７】
前記第２絶縁パターン４３０を有する基板上に前記一字状の下部電極４２２’’と接触しながら順に積層された相変化パターン４３５及び上部電極４３７を形成することができる。前記上部電極４３７はビットラインＢＬの役割をすることができる。前記上部電極４３７；ＢＬは前記ワードライン１０５；ＷＬと垂直方向に形成することができる。前記相変化パターン４３５及び前記上部電極４３７；ＢＬは前記ライン状のトレンチ４２０ｔのライン方向と垂直方向に形成することができる。その結果、前記一つの相変化パターン４３５を共有する前記一字状の下部電極４２２’’との間の距離Ｌ２が図２に示す構造の前記一字状の下部電極１２２’’との間の距離Ｌ１よりもさらに広く維持することができるようになる。よって、セル間の熱的撹乱（ｄｉｓｔｕｒｂａｎｃｅ）現象を減少することができる。
【０１０８】
また、図４の平面図に示す相変化記憶素子も図９及び図１０のように前記下部電極１２２’’’、２２２’’’を平面図上において９０度回転した構造で形成することができる。
【０１０９】
図１１は本発明のさらに他の実施形態に係る相変化記憶素子のセルアレイ領域の一部を示す等価回路図であり、図１２は図１１の等価回路図に相応する本発明のさらに他の実施形態に係る相変化記憶素子の製造方法を説明するための断面図である。図１２の参照符号’’Ｅ’’及び’’Ｆ’’は図１１の等価回路図に相応する本発明のさらに他の実施形態に係る相変化記憶素子のｘ軸方向の断面図及びｙ軸方向の断面図を示す。
【０１１０】
図１１に示すように、本発明のさらに他の実施形態に係る相変化記憶素子は、列方向に互いに平行に配置されたビットラインＢＬ、行方向に互いに平行に配置されたワードラインＷＬ、複数の相変化パターンＲｐ、及び複数のトランジスタＴａを備えることができる。
【０１１１】
前記ビットラインＢＬは前記ワードラインＷＬに交差するように配置することができる。前記相変化パターンＲｐのそれぞれは前記ビットラインＢＬと前記ワードラインＷＬとの交差点に配置することができる。前記相変化パターンＲｐのそれぞれは前記トランジスタＴａのうち対応する一つのソース／ドレイン領域に直列接続することができる。また、前記相変化パターンＲｐのそれぞれは前記ビットラインＢＬのうち対応する一つに接続することができる。前記トランジスタＴａのそれぞれは前記ワードラインＷＬのうち対応する一つに接続することができる。前記トランジスタＴａはアクセス素子の役割をする。しかし、前記トランジスタＴａは省略することができる。一方、前記アクセス素子はダイオードとすることができる。
【０１１２】
図１２に示すように、基板５００上に活性領域５０２ａを画定する素子分離膜５０２を形成することができる。前記活性領域５０２ａ上にワードライン５０５；ＷＬを形成することができる。前記ワードライン５０５；ＷＬ両側に隣接した前記活性領域５０２ａ内にソース／ドレイン領域５０６を形成することができる。前記ワードライン５０５；ＷＬを有する前記基板５００上を覆う下部絶縁膜５０７を形成することができる。前記ワードライン５０５；ＷＬ、前記活性領域５０２ａ及び前記ソース／ドレイン領域５０６はトランジスタ（図１１のＴａ）を構成することができる。
【０１１３】
前記下部絶縁膜５０７内に第１プラグ５１０ａ及び第２プラグ５１０ｂを形成することができる。前記第１プラグ５１０ａ上にドレインパッド５１５ａ及び前記第２プラグ５１０ｂ上にソースライン５１５ｂを形成することができる。前記ドレインパッド５１５ａ及び前記ソースライン５１５ｂは前記下部絶縁膜５０７内に形成することができる。前記ドレインパッド５１５ａは前記下部絶縁膜５０７を貫通する前記第１プラグ２５０ａによって前記ソース／ドレイン領域５０６から選択された一つに電気的に接続することができる。前記ソースライン５１５ｂは前記下部絶縁膜５０７を貫通する前記第２プラグ５１０ｂによって前記ソース／ドレイン領域５０６から選択された他の一つに電気的に接続することができる。
【０１１４】
続いて、図３Ｂないし図３Ｅにおける方法と同一工程を行って上部電極１３７；ＢＬまで形成することができる。
【０１１５】
図２、図３Ｅ及び図６Ｃをさらに参照して本発明の実施形態に係る相変化記憶素子を説明する。
【０１１６】
図２、図３Ｅ及び図６Ｃに示すように、前記相変化記憶素子は基板１００の所定領域に活性領域１０２ａを画定する素子分離膜１０２を備えることができる。前記基板１００はシリコンウエハまたはＳＯＩウエハのような半導体基板を用いることができる。前記基板１００は第１導電型の不純物イオンを有することができる。前記素子分離膜１０２は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、またはこれらの組合膜とすることができる。前記活性領域１０２ａはライン状構造とすることができる。
【０１１７】
前記活性領域１０２ａは前記第１導電型と他の第２導電型の不純物イオンを含みワードラインＷＬ；１０５の役割をすることができる。以下では、簡単な説明のために前記第１及び第２導電型はそれぞれＰ型及びＮ型の場合として説明する。しかし、前記第１及び第２導電型はそれぞれＮ型及びＰ型とすることができる。
【０１１８】
前記ワードラインＷＬ；１０５及び前記素子分離膜１０２を有する前記基板１００上に第１層間絶縁膜１０７を配置することができる。前記第１層間絶縁膜１０７は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、またはこれらの組合膜を含むことができる。前記第１層間絶縁膜１０７を貫通して前記ワードラインＷＬ；１０５の所定領域を露出させるコンタクトホール１０８ｈを配置することができる。前記コンタクトホール１０８ｈ内に第１及び第２半導体パターン１１０、１１２を順に積層して配置することができる。前記第１及び第２半導体パターン１１０、１１２はダイオードＤを構成することができる。
【０１１９】
前記第１半導体パターン１１０は前記ワードラインＷＬ；１０５に接触することができる。前記第１半導体パターン１１０は前記第２導電型の不純物イオンを含むことができる。前記第２半導体パターン１１２は前記第１導電型の不純物イオンを含むことができる。その反面、前記第１半導体パターン１１０は前記第１導電型の不純物イオンを含むこともでき、前記第２半導体パターン１１２は前記第２導電型の不純物イオンを含むこともできる。
【０１２０】
前記ダイオードＤ上にそれぞれダイオード電極１１５を配置することができる。前記ダイオード電極１１５は、Ｔｉ膜、ＴｉＳｉ膜、ＴｉＮ膜、ＴｉＯＮ膜、ＴｉＷ膜、ＴｉＡｌＮ膜、ＴｉＡｌＯＮ膜、ＴｉＳｉＮ膜、ＴｉＢＮ膜、Ｗ膜、ＷＮ膜、ＷＯＮ膜、ＷＳｉＮ膜、ＷＢＮ膜、ＷＣＮ膜、Ｓｉ膜、Ｔａ膜、ＴａＳｉ膜、ＴａＮ膜、ＴａＯＮ膜、ＴａＡｌＮ膜、ＴａＳｉＮ膜、ＴａＣＮ膜、Ｍｏ膜、ＭｏＮ膜、ＭｏＳｉＮ膜、ＭｏＡｌＮ膜、ＮｂＮ膜、ＺｒＳｉＮ膜、ＺｒＡｌＮ膜、Ｒｕ膜、ＣｏＳｉ膜、ＮｉＳｉ膜、導電性炭素群膜、Ｃｕ膜及びこれらの組合膜からなる群から選択された一つを含むことができる。例えば、前記ダイオード電極１１５は順に積層されたＴｉＮ膜及びＷ膜を含むことができる。
【０１２１】
前記ダイオード電極１１５は前記コンタクトホール１０８ｈ内に配置されることができる。この場合、前記ダイオード電極１１５は前記ダイオードＤ上にそれぞれ自己整列されることができる。その反面、前記ダイオード電極１１５は省略することもできる。
【０１２２】
前記ダイオード電極１１５を有する基板１００上に上部層間絶縁膜１１７、１２５、１３０を配置することができる。前記上部層間絶縁膜１１７、１２５、１３０を貫通して前記ダイオード電極１１５上部に図３Ｅに示すように、一字状の下部電極１２２’’を配置することができる。またはこれとは別に、図６Ｃに示すように、上部層間絶縁膜１１７、２２５、２３０を貫通して前記ダイオード電極１１５上部にＬ字状の下部電極２２２’’を配置することができる。
【０１２３】
前記下部電極１２２’’、２２２’’はｘ軸及びｙ軸の次元を有する上部面を備えることができる。前記下部電極１２２’’、２２２’’上部面の前記ｘ軸方向の幅はフォトリソグラフィ工程の限界解像度によって決まる幅よりも狭い幅を有することができる。前記一字状の下部電極１２２’’のｘ軸方向の断面は数字１の字型を有することができる。前記Ｌ字状の下部電極２２２’’のｘ軸方向の断面はＬ状または前記Ｌ状の垂直方向の対称構造を有することができる。
【０１２４】
前記下部電極１２２’’、２２２’’を有する基板上に前記下部電極１２２’’、２２２’’と接触しながら順に積層された相変化パターン１３５、２３５及び上部電極１３７、２３７を配置することができる。前記上部電極１３７、２３７はビットラインＢＬの役割をすることができる。前記相変化パターン１３５、２３５及び前記上部電極１３７、２３７；ＢＬは、前記ライン状のトレンチ１２０ｔ、２２０ｔのライン方向と平行な方向または垂直方向に延長して配置することができる。前記上部電極１３７、２３７；ＢＬは前記ワードライン１０５；ＷＬと垂直方向に延長して配置することができる。
【０１２５】
またはこれとは別に、図９及び図１０に示すように、ライン状のトレンチ４２０ｔは、図３Ｅに示す前記ライン状のトレンチ１２０ｔの垂直方向に延長して配置することができる。前記ライン状のトレンチ４２０ｔの側壁を覆う一字状の下部電極４２２’’を配置することができる。または前記一字状の下部電極４２２’’代わりにＬ字状の下部電極を配置することができる。前記一字状の下部電極４２２’’は図２に示す下部電極１２２’’を平面図上に９０度回転した構造に配置することができる。
【０１２６】
前記相変化パターン１３５、２３５はカルコゲナイド物質膜とすることができる。例えば、前記相変化パターン１３５、２３５は、Ｔｅ、Ｓｅ、Ｇｅ、Ｓｂ、Ｂｉ、Ｐｂ、Ｓｎ、Ａｇ、Ａｓ、Ｓ、Ｓｉ、Ｐ、Ｏ及びＣからなる群から選択された二つ以上の化合物を含むことができる。前記相変化パターン１３５、２３５と前記下部電極１２２’’、２２２’’との間に界面膜（図示せず）が介在されることができる。
【０１２７】
前記上部電極１３７、２３７；ＢＬは、Ｔｉ膜、ＴｉＳｉ膜、ＴｉＮ膜、ＴｉＯＮ膜、ＴｉＷ膜、ＴｉＡｌＮ膜、ＴｉＡｌＯＮ膜、ＴｉＳｉＮ膜、ＴｉＢＮ膜、Ｗ膜、ＷＮ膜、ＷＯＮ膜、ＷＳｉＮ膜、ＷＢＮ膜、ＷＣＮ膜、Ｓｉ膜、Ｔａ膜、ＴａＳｉ膜、ＴａＮ膜、ＴａＯＮ膜、ＴａＡｌＮ膜、ＴａＳｉＮ膜、ＴａＣＮ膜、Ｍｏ膜、ＭｏＮ膜、ＭｏＳｉＮ膜、ＭｏＡｌＮ膜、ＮｂＮ膜、ＺｒＳｉＮ膜、ＺｒＡｌＮ膜、Ｒｕ膜、ＣｏＳｉ膜、ＮｉＳｉ膜、導電性炭素群膜、Ｃｕ膜及びこれらの組合膜からなる群から選択された一つを含むことができる。
【０１２８】
図４、図５Ｃ及び図７をさらに参照して本発明の他の実施形態に係る相変化記憶素子を説明する。
【０１２９】
図４、図５Ｃ及び図７に示すように、前記相変化記憶素子は基板１００の所定領域に活性領域１０２ａを画定する素子分離膜１０２を備えることができる。前記基板１００は第１導電型の不純物イオンを有することができる。前記活性領域１０２ａはライン状構造とすることができる。前記活性領域１０２ａは前記第１導電型と他の第２導電型の不純物イオンを含みワードラインＷＬ；１０５の役割をすることができる。以下では、簡単な説明のために前記第１及び第２導電型はそれぞれＰ型及びＮ型の場合として説明する。しかし、前記第１及び第２導電型はそれぞれＮ型及びＰ型とすることができる。
【０１３０】
前記ワードラインＷＬ；１０５及び前記素子分離膜１０２を有する前記基板１００上に第１層間絶縁膜１０７を配置することができる。前記第１層間絶縁膜１０７を貫通して前記ワードラインＷＬ；１０５の所定領域を露出させるコンタクトホール１０８ｈを配置することができる。前記コンタクトホール１０８ｈ内に第１及び第２半導体パターン１１０、１１２を順に積層して配置することができる。前記第１及び第２半導体パターン１１０、１１２はダイオードＤを構成することができる。前記第１半導体パターン１１０は前記ワードラインＷＬ；１０５に接触することができる。
【０１３１】
前記ダイオードＤ上にそれぞれダイオード電極１１５を配置することができる。前記ダイオード電極１１５は順に積層したＴｉＮ膜及びＷ膜を含むことができる。前記ダイオード電極１１５は前記コンタクトホール１０８ｈ内に配置することができる。この場合に、前記ダイオード電極１１５は前記ダイオードＤ上にそれぞれ自己整列されることができる。その反面、前記ダイオード電極１１５は省略することもできる。
【０１３２】
前記ダイオード電極１１５を有する基板１００上に上部層間絶縁膜１１７、１２５、１３０’を配置することができる。前記上部層間絶縁膜１１７、１２５、１３０’を貫通して前記ダイオード電極１１５上部に図５Ｃに示すように、一字状の下部電極１２２’’’を配置することができる。またはこれとは別に、図７に示すように、上部層間絶縁膜１１７、２２５、２３０’を貫通して前記ダイオード電極１１５上部にＬ字状の下部電極２２２’’’を配置することができる。
【０１３３】
前記下部電極１２２’’’、２２２’’’はｘ軸及びｙ軸の次元を有する上部面を備えることができる。前記下部電極１２２’’’、２２２’’’上部面の前記ｘ軸及び前記ｙ軸の幅の両方ともフォトリソグラフィ工程の限界解像度によって決まる幅よりも狭い幅を有することができる。前記一字状の下部電極１２２’’’のｘ軸方向及びｙ軸方向の断面はすべて数字１の字型を有することができる。前記Ｌ字状の下部電極２２２’’’のｘ軸方向の断面はＬ状または前記Ｌ状の垂直方向の対称構造を有することができる。
【０１３４】
前記下部電極１２２’’’、２２２’’’を有する基板上に前記下部電極１２２’’’、２２２’’’と接触しながら順に積層された相変化パターン１３５、２３５及び上部電極１３７、２３７を配置することができる。前記上部電極１３７、２３７はビットラインＢＬの役割をすることができる。前記相変化パターン１３５、２３５及び前記上部電極１３７、２３７；ＢＬは前記ライン状のトレンチ１２０ｔ、２２０ｔのライン方向と平行な方向または垂直方向に延長して配置することができる。前記上部電極１３７、２３７；ＢＬは前記ワードライン１０５；ＷＬと垂直方向に延長して配置することができる。
【０１３５】
図１２をさらに参照して本発明のさらに他の実施形態に係る相変化記憶素子を説明する。
【０１３６】
図１２に示すように、基板５００上に活性領域５０２ａを画定する素子分離膜５０２を配置することができる。前記活性領域５０２ａ上にワードライン５０５；ＷＬを配置することができる。前記ワードライン５０５；ＷＬ両側に隣接した前記活性領域５０２ａ内にソース／ドレイン領域５０６を配置することができる。前記ワードライン５０５；ＷＬを有する前記基板５００上を覆う下部絶縁膜５０７を配置することができる。前記ワードライン５０５；ＷＬ、前記活性領域５０２ａ及び前記ソース／ドレイン領域５０６はトランジスタ（図１１のＴａ）を構成することができる。
【０１３７】
前記下部絶縁膜５０７内に第１プラグ５１０ａ及び第２プラグ５１０ｂを配置することができる。前記第１プラグ５１０ａ上にドレインパッド５１５ａ及び前記第２プラグ５１０ｂ上にソースライン５１５ｂを配置することができる。前記ドレインパッド５１５ａ及び前記ソースライン５１５ｂは前記下部絶縁膜５０７内に配置することができる。前記ドレインパッド５１５ａは前記下部絶縁膜５０７を貫通する前記第１プラグ５１０ａにより前記ソース／ドレイン領域５０６から選択された一つに電気的に接続することができる。前記ソースライン５１５ｂは前記下部絶縁膜５０７を貫通する前記第２プラグ５１０ｂにより前記ソース／ドレイン領域５０６から選択された他の一つに電気的に接続することができる。
【０１３８】
前記ドレインパッド５１５ａ及びソースライン５１５ｂを有する基板５００上に上部層間絶縁膜１１７、１２５、１３０を配置することができる。前記上部層間絶縁膜１１７、１２５、１３０を貫通して前記ドレインパッド５１５ａと接触する一字状の下部電極１２２’’を配置することができる。またはこれとは別に、前記一字状の下部電極１２２’’代わりにＬ字状の下部電極を配置することができる。前記下部電極１２２’’はｘ軸及びｙ軸の次元を有する上部面を備えることができる。前記下部電極１２２’’上部面の前記ｘ軸方向の幅はフォトリソグラフィ工程の限界解像度によって決まる幅よりも狭い幅を有することができる。前記一字状の下部電極１２２’’のｘ軸方向の断面は数字１の字型を有することができる。前記Ｌ字状の下部電極のｘ軸方向の断面はＬ状または前記Ｌ状の垂直方向の対称構造を有することができる。
【０１３９】
前記下部電極１２２’’を有する基板上に前記下部電極１２２’’と接触しながら順に積層された相変化パターン１３５及び上部電極１３７を配置することができる。前記上部電極１３７はビットラインＢＬの役割をすることができる。前記相変化パターン１３５及び前記上部電極１３７；ＢＬは、前記ライン状のトレンチ１２０ｔのライン方向と平行な方向または垂直方向に延長して配置することができる。前記上部電極１３７；ＢＬは前記ワードライン１０５；ＷＬと垂直方向に延長して配置することができる。
【０１４０】
次いで、図１４Ａないし図１４Ｅを参照して本発明の実施形態に係る相変化記憶素子の製造方法を説明する。ここで、前記図１４ａないし図１４Ｅの参照符号Ｃ及びＤはそれぞれ図１３の切断線Ｖ−Ｖ’及びＶＩ−ＶＩ’による断面図を示す。
【０１４１】
図１３及び図１４Ａに示すように、基板１１００の所定領域に活性領域１１０２ａを画定する素子分離膜１１０２を形成することができる。前記基板１１００はシリコンウエハまたはＳＯＩウエハのような半導体基板を用いることができる。前記基板１１００は第１導電型の不純物イオンを有することができる。前記素子分離膜１１０２ａは浅いトレンチ素子分離（ＳＴＩ）技術を用いて形成することができる。前記素子分離膜１１０２は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、またはこれらの組合膜で形成することができる。前記活性領域１１０２ａはライン状で形成することができる。
【０１４２】
前記活性領域１１０２ａに前記第１導電型と他の第２導電型の不純物イオンを注入してワードラインＷＬ；１１０５を形成することができる。以下では、簡単な説明のために前記第１及び第２導電型はそれぞれＰ型及びＮ型の場合として説明する。しかし、前記第１及び第２導電型はそれぞれＮ型及びＰ型とすることができる。
【０１４３】
前記ワードラインＷＬ；１１０５及び前記素子分離膜１１０２を有する前記基板１１００上に第１層間絶縁膜１１０７を形成することができる。前記第１層間絶縁膜１１０７は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、またはこれらの組合膜で形成することができる。前記第１層間絶縁膜１１０７をパターニングして前記ワードラインＷＬ；１１０５の所定領域を露出させるコンタクトホール１１０８ｈを形成することができる。
【０１４４】
前記コンタクトホール１１０８ｈ内に第１及び第２半導体パターン１１１０、１１１２を順に積層することができる。前記第１及び第２半導体パターン１１１０、１１１２はエピタキシャル成長技術または化学気相蒸着（ＣＶＤ）技術を用いて形成することができる。前記第１及び第２半導体パターン１１１０、１１１２はダイオードＤを構成することができる。
【０１４５】
前記第１半導体パターン１１１０は前記ワードラインＷＬ；１１０５に接触することができる。前記第１半導体パターン１１１０は前記第２導電型の不純物イオンを有するように形成することができる。前記第２半導体パターン１１１２は前記第１導電型の不純物イオンを有するように形成することができる。その反面、前記第１半導体パターン１１１０は前記第１導電型の不純物イオンを有するように形成することもでき、前記第２半導体パターン１１１２は前記第２導電型の不純物イオンを有するように形成することもできる。前記第２半導体パターン１１１２上に金属シリサイド膜をさらに形成することができるが、簡単な説明のために省略する。
【０１４６】
前記ダイオードＤ上にそれぞれダイオード電極１１１５を形成することができる。前記ダイオード電極１１１５は、Ｔｉ膜、ＴｉＳｉ膜、ＴｉＮ膜、ＴｉＯＮ膜、ＴｉＷ膜、ＴｉＡｌＮ膜、ＴｉＡｌＯＮ膜、ＴｉＳｉＮ膜、ＴｉＢＮ膜、Ｗ膜、ＷＮ膜、ＷＯＮ膜、ＷＳｉＮ膜、ＷＢＮ膜、ＷＣＮ膜、Ｓｉ膜、Ｔａ膜、ＴａＳｉ膜、ＴａＮ膜、ＴａＯＮ膜、ＴａＡｌＮ膜、ＴａＳｉＮ膜、ＴａＣＮ膜、Ｍｏ膜、ＭｏＮ膜、ＭｏＳｉＮ膜、ＭｏＡｌＮ膜、ＮｂＮ膜、ＺｒＳｉＮ膜、ＺｒＡｌＮ膜、Ｒｕ膜、ＣｏＳｉ膜、ＮｉＳｉ膜、導電性炭素群膜、Ｃｕ膜及びこれらの組合膜からなる群から選択された一つで形成することができる。例えば、前記ダイオード電極１１１５はＴｉＮ膜及びＷ膜を順に積層して形成される。
【０１４７】
前記ダイオード電極１１１５は前記コンタクトホール１１０８ｈ内に形成することができる。この場合に、前記ダイオード電極１１１５は前記ダイオードＤ上にそれぞれ自己整列することができる。その反面、前記ダイオード電極１１１５は省略されることもできる。
【０１４８】
図１３及び図１４Ｂに示すように、前記ダイオード電極１１１５を有する基板１１００上に第２層間絶縁膜１１１７を形成することができる。前記第２層間絶縁膜１１１７をパターニングして前記ダイオード電極１１１５をそれぞれ露出させる下部電極コンタクトホール１１２０ｈを形成することができる。前記下部電極コンタクトホール１１２０ｈを有する基板上の表面に沿って下部電極膜１１２２を形成することができる。前記下部電極膜１１２２は前記下部電極コンタクトホール１１２０ｈ内の前記ダイオード電極１１１５を覆うことができ、前記下部電極膜１１２２は前記下部電極コンタクトホール１１２０ｈの側壁及び前記第２層間絶縁膜１１１７の上部を覆うように形成することができる。
【０１４９】
前記下部電極膜１１２２は、Ｔｉ膜、ＴｉＳｉ膜、ＴｉＮ膜、ＴｉＯＮ膜、ＴｉＷ膜、ＴｉＡｌＮ膜、ＴｉＡｌＯＮ膜、ＴｉＳｉＮ膜、ＴｉＢＮ膜、Ｗ膜、ＷＮ膜、ＷＯＮ膜、ＷＳｉＮ膜、ＷＢＮ膜、ＷＣＮ膜、Ｓｉ膜、Ｔａ膜、ＴａＳｉ膜、ＴａＮ膜、ＴａＯＮ膜、ＴａＡｌＮ膜、ＴａＳｉＮ膜、ＴａＣＮ膜、Ｍｏ膜、ＭｏＮ膜、ＭｏＳｉＮ膜、ＭｏＡｌＮ膜、ＮｂＮ膜、ＺｒＳｉＮ膜、ＺｒＡｌＮ膜、Ｒｕ膜、ＣｏＳｉ膜、ＮｉＳｉ膜、導電性炭素群膜、Ｃｕ膜及びこれらの組合膜からなる群から選択された一つで形成することができる。
【０１５０】
前記下部電極膜１１２２上に前記下部電極コンタクトホール１１２０ｈを埋め込んで前記基板１１００を覆う内部絶縁膜１１２５を形成することができる。前記内部絶縁膜１１２５は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、またはこれらの組合膜のような絶縁膜で形成することができる。また、前記内部絶縁膜１１２５は前記第２層間絶縁膜１１１７と同一物質膜で形成することができる。
【０１５１】
さらに他の実施形態において、前記内部絶縁膜１１２５は省略することができる。この場合、前記下部電極膜１１２２は前記下部電極コンタクトホール１１２０ｈを完全に埋め込むように形成することができる。
【０１５２】
図１３及び図１４Ｃに示すように、前記内部絶縁膜１１２５及び前記下部電極膜１１２２を部分的に除去し、前記ダイオード電極１１１５上の前記下部電極コンタクトホール１１２０ｈ内にシリンダ型下部電極１１２２’及び内部絶縁パターン１１２５’を形成することができる。
【０１５３】
詳しくは、前記シリンダ型下部電極１１２２’及び前記内部絶縁パターン１１２５’を形成する工程は、エッチバック工程を用いて行うことができる。また、前記シリンダ型下部電極１１２２’及び前記内部絶縁パターン１１２５’を形成する工程は化学機械的研磨（ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ；ＣＭＰ）工程及びエッチバック工程の組み合わせを用いて行うこともできる。
【０１５４】
例えば、前記第２層間絶縁膜１１１７を停止膜で採用する化学機械的研磨（ＣＭＰ）工程を用いて前記内部絶縁膜１１２５及び前記下部電極膜１１２２を平坦化することができる。その結果、前記内部絶縁膜１１２５及び前記下部電極膜１１２２は前記下部電極コンタクトホール１１２０ｈ内に残存することができる。
【０１５５】
さらに他の実施形態において、前記第２層間絶縁膜１１１７の上部面が露出するまで前記内部絶縁膜１１２５及び前記下部電極膜１１２２を平坦化させた後、平坦化工程を少なくとも１回以上さらに実行して前記第２層間絶縁膜１１１７内の前記シリンダ型下部電極１１２２’及び前記内部絶縁パターン１１２５’の均一度を高めることができる。
【０１５６】
前記シリンダ型下部電極１１２２’はそれぞれ前記内部絶縁パターン１１２５’の側壁及び底を囲むように形成することができる。前記シリンダ型下部電極１１２２’はそれぞれ前記ダイオード電極１１１５に接触することができる。前記ダイオード電極１１１５を省略した場合、前記シリンダ型下部電極１１２２’は前記ダイオードＤに直接接触することができる。前記シリンダ型下部電極１１２２’の露出表面はリング状に形成することができる。前記シリンダ型下部電極１１２２’及び前記ダイオード電極１１１５の接触面は前記ダイオード電極１１１５の上部表面よりも小さくすることができる。
【０１５７】
さらに他の実施形態において、前記内部絶縁膜１１２５を省略した場合、前記シリンダ型下部電極１１２２’はピラー（ｐｉｌｌａｒ）状に形成することができる。この場合、前記シリンダ型下部電極１１２２’の露出表面は円状に形成することができる。
【０１５８】
図１３及び図１４Ｄに示すように、前記シリンダ型下部電極１１２２’及び前記内部絶縁パターン１１２５’を有する前記基板１１００上に前記シリンダ型下部電極１１２２’の一側を露出させるライン状の開口部１１２７ｔを有するマスクパターン１１２７を形成することができる。前記ライン状の開口部１１２７ｔは行方向または列方向に沿って形成されることができる。よって、前記一つのライン状の開口部１１２７ｔに行方向または列方向に配置された複数の前記シリンダ型下部電極１１２２’の一側が同時に露出されることができる。前記マスクパターン１１２７はハードマスクパターンまたはフォトレジストパターンで形成することができる。
【０１５９】
また、前記ライン状の開口部１１２７ｔにより前記内部絶縁パターン１１２５’の一部が露出することもできる。例えば、前記ライン状の開口部１１２７ｔが前記シリンダ型下部電極１１２２’上部面を５０％露出させた場合、前記内部絶縁パターン１１２５’の上部面も５０％露出されることができる。
【０１６０】
前記マスクパターン１１２７をエッチングマスクとして用いて前記一側が露出された前記シリンダ型下部電極１１２２’及び前記第２層間絶縁膜１１１７をエッチングして前記ダイオード電極１１１５及び前記第１層間絶縁膜１１０７を露出させるライン状のトレンチ構造１１３０ｔを形成することができる。この場合、前記ライン状の開口部１１２７ｔにより前記内部絶縁パターン１１２５’の一部が露出した場合、前記内部絶縁パターン１１２５’も同時にエッチングされることができる。その結果、一側が切断されたシリンダ型下部電極１１２２’’及び一側が切断された内部絶縁パターン１１２５’’を形成することができる。
【０１６１】
前記一側が切断されたシリンダ型下部電極１１２２’’の上部面は平面図で見た場合、Ｃ字状、均一な厚さの三日月状または（状とすることができる。よって、前記一側が切断されたシリンダ型下部電極１１２２’’の上部面は前記シリンダ型下部電極１１２２’の上部面よりも狭い面積を有することができる。
【０１６２】
その反面、図１５Ａに示すように、前記マスクパターン１１２７をエッチングマスクとして用いて前記一側が露出した前記下部電極１１２２’及び前記第２層間絶縁膜１１１７をエッチングして前記エッチングした下部電極１１２２’の側壁及び上部面を露出させるライン状のトレンチ構造１１１３０ｔ’を形成することができる。この場合、前記ライン状の開口部１１２７ｔにより前記内部絶縁パターン１１２５’の一部が露出された場合、前記内部絶縁パターン１１２５’も同時にエッチングすることができる。
【０１６３】
前記ライン状のトレンチ構造１１３０ｔ、１１３０ｔ’は行方向または列方向に沿って形成される。詳しくは、図１３に示すように、前記ライン状のトレンチ構造１１３０ｔ、１１３０ｔ’のライン方向は前記ワードライン１１０５；ＷＬと垂直方向に形成することができる。
【０１６４】
その反面、図１６及び図１７に示すように、ライン状のトレンチ構造１１３０ｔ’’のライン方向は前記ワードライン１１０５；ＷＬと平行な方向に形成することができる。
【０１６５】
図１３及び図１４Ｅに示すように、前記ライン状のトレンチ構造１１３０ｔを有する基板上に前記ライン状のトレンチ構造１１３０ｔを埋め込む絶縁膜を形成することができる。前記絶縁膜を前記一側が切断されたシリンダ型下部電極１１２２’’の上部面が露出するまで平坦化して前記ライン状のトレンチ構造１１３０ｔ内にライン状絶縁パターン１１３２を形成することができる。
【０１６６】
または、図１５Ｂに示すように、前記ライン状のトレンチ構造１１３０ｔ’を有する基板上に前記ライン状のトレンチ構造１１３０ｔ’を埋め込む絶縁膜を形成することができる。前記絶縁膜を前記一側が切断されたシリンダ型下部電極１１２２’’の上部面が露出するまで平坦化して前記ライン状のトレンチ構造１１３０ｔ’内にライン状絶縁パターン１１３２’を形成することができる。
【０１６７】
前記ライン状絶縁パターン１１３２、１１３２’を有する基板上に前記一側が切断されたシリンダ型下部電極１１２２’’と接触しながら順に積層した相変化パターン１１３５及び上部電極１１３７の積層パターンを形成することができる。前記上部電極１１３７はビットラインＢＬの役割をすることができる。前記相変化パターン１１３５及び前記上部電極１１３７は前記ワードラインＷＬ；１１０５と垂直方向に形成することができる。また、前記相変化パターン１１３５及び前記上部電極１１３７；ＢＬは図１３に示すように、前記ライン状絶縁パターン１１３２のライン方向と平行な方向に形成することができる。
【０１６８】
その反面、図１６及び図１７に示すように、ライン状絶縁パターン１１３２’’のライン方向を前記ワードライン１１０５；ＷＬと平行な方向に形成した場合、前記相変化パターン１１３５及び前記上部電極１１３７；ＢＬは図１６に示すように、前記ライン状絶縁パターン１１３２’’のライン方向と垂直方向に形成することができる。その結果、前記一つの相変化パターン１１３５を共有する一側が切断されたシリンダ型下部電極１１２２’’’との間の距離Ｌ２が図１３に示す構造の前記一側が切断されたシリンダ型下部電極１１２２’’との間の距離Ｌ１よりもさらに広く維持される。よって、セルとの間の熱的撹乱現象を減少することができる。
【０１６９】
前記相変化パターン１１３５はカルコゲナイド物質膜に形成することができる。例えば、前記相変化パターン１１３５は、Ｔｅ、Ｓｅ、Ｇｅ、Ｓｂ、Ｂｉ、Ｐｂ、Ｓｎ、Ａｇ、Ａｓ、Ｓ、Ｓｉ、Ｐ、Ｏ及びＣからなる群から選択された二つ以上の化合物で形成することができる。前記相変化パターン１１３５と前記一側が切断されたシリンダ型下部電極１１２２’’との間に界面膜（図示せず）を介在することができる。
【０１７０】
前記上部電極１１３７；ＢＬは、Ｔｉ膜、ＴｉＳｉ膜、ＴｉＮ膜、ＴｉＯＮ膜、ＴｉＷ膜、ＴｉＡｌＮ膜、ＴｉＡｌＯＮ膜、ＴｉＳｉＮ膜、ＴｉＢＮ膜、Ｗ膜、ＷＮ膜、ＷＯＮ膜、ＷＳｉＮ膜、ＷＢＮ膜、ＷＣＮ膜、Ｓｉ膜、Ｔａ膜、ＴａＳｉ膜、ＴａＮ膜、ＴａＯＮ膜、ＴａＡｌＮ膜、ＴａＳｉＮ膜、ＴａＣＮ膜、Ｍｏ膜、ＭｏＮ膜、ＭｏＳｉＮ膜、ＭｏＡｌＮ膜、ＮｂＮ膜、ＺｒＳｉＮ膜、ＺｒＡｌＮ膜、Ｒｕ膜、ＣｏＳｉ膜、ＮｉＳｉ膜、導電性炭素群膜、Ｃｕ膜及びこれらの組合膜からなる群から選択された一つで形成することができる。
【０１７１】
上述のように、本発明の実施形態に係る前記一側が切断されたシリンダ型下部電極１１２２’’の上部面は、従来技術と同様な前記シリンダ型下部電極１１２２’のリング状の上部面よりも狭い面積を有することができる。その結果、ジュール熱を発生する前記相変化パターン１１３５と前記下部電極１１２２’’との間の界面面積が縮小して従来技術と比べてリセット動作時に印加する電流を減少することができる。
【０１７２】
図１８は図１４Ｃに示す前記シリンダ型下部電極１１２２’のリング形状を有する上部面を拡大した平面図であり、図１９Ａないし図１９Ｄは図１８の前記シリンダ型下部電極１１２２’の一側がライン状絶縁パターンによってそれぞれＣ１、Ｃ２、Ｃ３及びＣ４の切断線で切断された構造を示す平面図である。前記一側が切断されたシリンダ型下部電極を形成するのにおいて、前記ライン状絶縁パターンによる切断線位置を多様にできる。例えば、前記切断線Ｃ１から前記切断線Ｃ４までの範囲内で自由に変更することができる。
【０１７３】
図１８及び図１９Ａに示すように、図１９Ａは図１８の前記切断線Ｃ１を有するライン状絶縁パターン１１３２ａにより一側が切断されたシリンダ型下部電極１１２２ａを示す平面図である。前記切断線Ｃ１は前記シリンダ型下部電極１１２２’を前記シリンダ側壁の厚さＴほど切断した線を示す。その結果、前記一側が切断されたシリンダ型下部電極１１２２ａの上部面は平面図で見た場合Ｃ字状を有し、また、前記一側が切断されたシリンダ型下部電極１１２２ａの上部面は前記シリンダ型下部電極１１２２’の上部面よりも狭い面積を有することができる。
【０１７４】
図１８及び図１９Ｂに示すように、図１９Ｂは図１８の前記切断線Ｃ２を有するライン状絶縁パターン１１３２ｂにより一側が切断されたシリンダ型下部電極１１２２ｂを示す平面図である。前記切断線Ｃ２は、前記シリンダ型下部電極１１２２’を前記シリンダ直径１１２０Ｄの１／２ほど切断した線を示す。その結果、前記一側が切断されたシリンダ型下部電極１１２２ｂの上部面は平面図で見た場合、均一な厚さの三日月状を有し、また、前記一側が切断されたシリンダ型下部電極１１２２ｂの上部面は前記シリンダ型下部電極１１２２’上部面の１／２面積を有することができる。
【０１７５】
図１８及び図１９Ｃに示すように、図１９Ｃは図１８の切断線Ｃ３を有するライン状絶縁パターン１１３２ｃにより一側が切断されたシリンダ型下部電極１１２２ｃを示す平面図である。前記切断線Ｃ３は前記シリンダ型下部電極１１２２’を前記シリンダ直径１１２０Ｄの３／４ほど切断した線を示す。その結果、前記一側が切断されたシリンダ型下部電極１１２２ｃの上部面は平面図で見た場合、）状を有し、また、前記一側が切断されたシリンダ型下部電極１１２２ｃの上部面は前記シリンダ型下部電極１１２２’上部面の１／２面積よりも狭い面積を有することができる。
【０１７６】
図１８及び図１９Ｄに示すように、図１９Ｄは図１８の切断線Ｃ４を有するライン状絶縁パターン１１３２ｄにより一側が切断されたシリンダ型下部電極１１２２ｄを示す平面図である。前記切断線Ｃ４は前記シリンダ型下部電極１１２２’を前記シリンダ直径１１２０Ｄから前記シリンダ厚さＴを差し引いた分の切断線を示す。すなわち、前記一側が切断されたシリンダ型下部電極１１２２ｄは前記シリンダ厚さＴだけ残り、その外の領域は前記ライン状絶縁パターン１１３２ｄにより除去される。その結果、前記一側が切断されたシリンダ型下部電極１１２２ｄの上部面は平面図で見た場合、）状を有し、また、前記一側が切断されたシリンダ型下部電極１１２２ｄの上部面は図１９Ｃの前記一側が切断されたシリンダ型下部電極１１２２ｃの上部面よりも狭い面積を有することができる。
【０１７７】
上述のように、本発明の実施形態に係る前記一側が切断されたシリンダ型下部電極１１２２ａ、１１２２ｂ、１１２２ｃ、１１２２ｄの上部面は、従来技術と同様な前記シリンダ型下部電極１１２２’のリング状の上部面よりも狭い面積を有することができる。その結果、ジュール熱を発生する前記相変化パターン１１３５と前記下部電極１１２２ａ、１１２２ｂ、１１２２ｃ、１１２２ｄとの間の界面面積が縮小して従来技術と比べてリセット動作時に印加する電流を減少することができる。
【０１７８】
図２０は本発明の他の実施形態に係る相変化記憶素子の製造方法を説明するための断面図である。
【０１７９】
図２０に示すように、基板１２００上に活性領域１２０２ａを画定する素子分離膜１２０２を形成することができる。前記活性領域１２０２ａ上にワードライン１２０５；ＷＬを形成することができる。前記ワードライン１２０５；ＷＬ両側に隣接した前記活性領域１２０２ａ内にソース／ドレイン領域１２０６を形成することができる。前記ワードライン１２０５；ＷＬを有する前記基板１２００上を覆う下部絶縁膜１２０７を形成することができる。前記ワードライン１２０５；ＷＬ、前記活性領域１２０２ａ及び前記ソース／ドレイン領域１２０６はトランジスタ（図１１のＴａ）を構成することができる。
【０１８０】
前記下部絶縁膜１２０７内に第１プラグ１２１０ａ及び第２プラグ１２１０ｂを形成することができる。前記第１プラグ１２１０ａ上にドレインパッド１２１５ａ及び前記第２プラグ１２１０ｂ上にソースライン１２１５ｂを形成することができる。前記ドレインパッド１２１５ａは前記下部絶縁膜１２０７を貫通する前記第１プラグ１２１０ａにより前記ソース／ドレイン領域１２０６から選択された一つに電気的に接続することができる。前記ソースライン１２１５ｂは前記下部絶縁膜１２０７を貫通する前記第２プラグ１２１０ｂにより前記ソース／ドレイン領域１２０６から選択された他の一つに電気的に接続することができる。
【０１８１】
続いて、図１４Ｂないし図１４Ｅの工程と同一方法を用いて上部電極１１３７まで形成することができる。
【０１８２】
図１３及び図１４Ｅをさらに参照して本発明の実施形態に係る相変化記憶素子を説明する。
【０１８３】
図１３及び図１４Ｅに示すように、前記相変化記憶素子は基板１１００の所定領域に活性領域１１０２ａを画定する素子分離膜１１０２を備えることができる。前記基板１１００は、シリコンウエハまたはＳＯＩウエハのような半導体基板を用いることができる。前記基板１１００は第１導電型の不純物イオンを有することができる。前記素子分離膜１１０２は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、またはこれらの組合膜とすることができる。前記活性領域１１０２ａはライン状構造とすることができる。
【０１８４】
前記活性領域１１０２ａは前記第１導電型と他の第２導電型の不純物イオンを含みワードラインＷＬ；１１０５の役割をすることができる。以下では、簡単な説明のために前記第１及び第２導電型はそれぞれＰ型及びＮ型の場合として説明する。しかし、前記第１及び第２導電型はそれぞれＮ型及びＰ型とすることができる。
【０１８５】
前記ワードラインＷＬ；１１０５及び前記素子分離膜１１０２を有する前記基板１１００上に第１層間絶縁膜１１０７を配置することができる。前記第１層間絶縁膜１１０７は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜またはこれらの組合膜を含むことができる。前記第１層間絶縁膜１１０７を貫通して前記ワードラインＷＬ；１１０５の所定領域を露出させるコンタクトホール１１０８ｈを配置することができる。前記コンタクトホール１１０８ｈ内に第１及び第２半導体パターン１１１０、１１１２を順に積層して配置することができる。前記第１及び第２半導体パターン１１１０、１１１２はダイオードＤを構成することができる。
【０１８６】
前記第１半導体パターン１１１０は前記ワードラインＷＬ；１１０５に接触することができる。前記第１半導体パターン１１１０は前記第２導電型の不純物イオンを含むことができる。前記第２半導体パターン１１１２は前記第１導電型の不純物イオンを含むことができる。その反面、前記第１半導体パターン１１１０は前記第１導電型の不純物イオンを含むこともでき、前記第２半導体パターン１１１２は前記第２導電型の不純物イオンを含むこともできる。
【０１８７】
前記ダイオードＤ上にそれぞれダイオード電極１１１５を配置することができる。前記ダイオード電極１１１５は、Ｔｉ膜、ＴｉＳｉ膜、ＴｉＮ膜、ＴｉＯＮ膜、ＴｉＷ膜、ＴｉＡｌＮ膜、ＴｉＡｌＯＮ膜、ＴｉＳｉＮ膜、ＴｉＢＮ膜、Ｗ膜、ＷＮ膜、ＷＯＮ膜、ＷＳｉＮ膜、ＷＢＮ膜、ＷＣＮ膜、Ｓｉ膜、Ｔａ膜、ＴａＳｉ膜、ＴａＮ膜、ＴａＯＮ膜、ＴａＡｌＮ膜、ＴａＳｉＮ膜、ＴａＣＮ膜、Ｍｏ膜、ＭｏＮ膜、ＭｏＳｉＮ膜、ＭｏＡｌＮ膜、ＮｂＮ膜、ＺｒＳｉＮ膜、ＺｒＡｌＮ膜、Ｒｕ膜、ＣｏＳｉ膜、ＮｉＳｉ膜、導電性炭素群膜、Ｃｕ膜及びこれらの組合膜からなる群から選択された一つを含むことができる。例えば、前記ダイオード電極１１１５は順に積層されたＴｉＮ膜及びＷ膜を含むことができる。
【０１８８】
前記ダイオード電極１１１５は前記コンタクトホール１１０８ｈ内に配置することができる。この場合、前記ダイオード電極１１１５は前記ダイオードＤ上にそれぞれ自己整列することができる。その反面、前記ダイオード電極１１１５は省略することもできる。
【０１８９】
前記ダイオード電極１１１５を有する基板１１００上に第２層間絶縁膜１１１７を配置することができる。前記第２層間絶縁膜１１１７を貫通して前記ダイオード電極１１１５上部にそれぞれシリンダ型下部電極を配置することができる。前記シリンダ型下部電極内部に内部絶縁パターンを配置することができる。前記第２層間絶縁膜１１１７内に行方向または列方向に沿って前記シリンダ型下部電極の一側を垂直方向に切断するライン状絶縁パターン１１３２を配置することができる。一側が切断されたシリンダ型下部電極１１２２’’及び一側が切断された内部絶縁パターン１１２５’’の上部と接触する相変化パターン１１３５が配置される。前記相変化パターン１１３５上にそれぞれ上部電極１１３７が配置される。前記上部電極１１３７はビットラインＢＬの役割をすることができる。
【０１９０】
前記一側が切断されたシリンダ型下部電極１１２２’’の上部面は平面図で見た場合、Ｃ字状、均一な厚さの三日月状または（状とすることができる。よって、前記一側が切断されたシリンダ型下部電極１１２２’’の上部面は従来技術のシリンダ型下部電極の上部面よりも狭い面積を有することができる。また、前記一側が切断されたシリンダ型下部電極１１２２’’の上部面は平面図で見た場合、同じ部分が切断され一律に配置されたＣＣＣ配列を有することができる。
【０１９１】
前記ライン状絶縁パターン１１３２は、前記シリンダ型下部電極の一側を垂直方向に切断しながら前記第２層間絶縁膜１１１７を貫通して前記ダイオード電極１１１５の上部面の一部及び前記一側が切断されたシリンダ型下部電極１１２２’’の前記切断された側壁を露出させるライン状のトレンチ構造１１３０ｔをそれぞれ埋め込むように配置することができる。
【０１９２】
またこれとは別に、図１５Ｂに示すように、ライン状絶縁パターン１１３２’は前記シリンダ型下部電極の一側を垂直方向に切断しながら前記第２層間絶縁膜１１１７内に前記一側が切断されたシリンダ型下部電極１１２２’’の前記切断された領域の上部面及び側壁を露出させるライン状のトレンチ構造１１３０ｔ’を埋め込むように配置することができる。
【０１９３】
前記一側が切断されたシリンダ型下部電極１１２２’’は、Ｔｉ膜、ＴｉＳｉ膜、ＴｉＮ膜、ＴｉＯＮ膜、ＴｉＷ膜、ＴｉＡｌＮ膜、ＴｉＡｌＯＮ膜、ＴｉＳｉＮ膜、ＴｉＢＮ膜、Ｗ膜、ＷＮ膜、ＷＯＮ膜、ＷＳｉＮ膜、ＷＢＮ膜、ＷＣＮ膜、Ｓｉ膜、Ｔａ膜、ＴａＳｉ膜、ＴａＮ膜、ＴａＯＮ膜、ＴａＡｌＮ膜、ＴａＳｉＮ膜、ＴａＣＮ膜、Ｍｏ膜、ＭｏＮ膜、ＭｏＳｉＮ膜、ＭｏＡｌＮ膜、ＮｂＮ膜、ＺｒＳｉＮ膜、ＺｒＡｌＮ膜、Ｒｕ膜、ＣｏＳｉ膜、ＮｉＳｉ膜、導電性炭素群膜、Ｃｕ膜及びこれらの組合膜からなる群から選択された一つを含むことができる。
【０１９４】
前記一側が切断された内部絶縁パターン１１２５’’は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、またはこれらの組合膜のような絶縁膜を含むことができる。または、前記一側が切断された内部絶縁パターン１１２５’’は前記第２層間絶縁膜１１１７と同一物質膜とすることができる。
【０１９５】
さらに他の実施形態において、前記一側が切断された内部絶縁パターン１１２５’’は省略することができる。この場合、前記一側が切断されたシリンダ型下部電極１１２２’’は一側が切断されたピラー構造とすることができる。
【０１９６】
前記ライン状のトレンチ構造１１３０ｔ、１１３０ｔ’は行方向または列方向に沿って配置される。詳しくは、図１３に示すように、前記ライン状のトレンチ構造１１３０ｔ、１１３０ｔ’のライン方向は前記ワードライン１１０５；ＷＬと垂直方向に配置することができる。またこれとは別に、図１６及び図１７に示すように、ライン状のトレンチ構造１１３０ｔ’’のライン方向は前記ワードライン１１０５；ＷＬと平行な方向に配置することができる。
【０１９７】
前記相変化パターン１１３５及び前記上部電極１１３７は前記ワードラインＷＬ；１１０５と垂直方向に配置することができる。また、前記相変化パターン１１３５及び前記上部電極１１３７；ＢＬは図１３に示すように、前記ライン状絶縁パターン１１３２のライン方向と平行な方向に配置することができる。
【０１９８】
その反面、図１６及び図１７に示すように、ライン状絶縁パターン１１３２’’のライン方向が前記ワードライン１１０５；ＷＬと平行な方向に配置された場合、前記相変化パターン１１３５及び前記上部電極１１３７；ＢＬは図１６に示すように、前記ライン状絶縁パターン１１３２’’のライン方向と垂直方向に配置することができる。その結果、前記一つの相変化パターン１１３５を共有する一側が切断されたシリンダ型下部電極１１２２’’’との間の距離Ｌ２が図１３に示す構造の前記一側が切断されたシリンダ型下部電極１１２２’’との間の距離Ｌ１よりもさらに広く維持することができる。よって、セルの間の熱的撹乱現象を減少することができる。
【０１９９】
前記相変化パターン１１３５はカルコゲナイド物質膜を含むことができる。例えば、前記相変化パターン１１３５は、Ｔｅ、Ｓｅ、Ｇｅ、Ｓｂ、Ｂｉ、Ｐｂ、Ｓｎ、Ａｇ、Ａｓ、Ｓ、Ｓｉ、Ｐ、Ｏ及びＣからなる群から選択された二つ以上の化合物を含むことができる。
【０２００】
前記上部電極１１３７；ＢＬは、Ｔｉ膜、ＴｉＳｉ膜、ＴｉＮ膜、ＴｉＯＮ膜、ＴｉＷ膜、ＴｉＡｌＮ膜、ＴｉＡｌＯＮ膜、ＴｉＳｉＮ膜、ＴｉＢＮ膜、Ｗ膜、ＷＮ膜、ＷＯＮ膜、ＷＳｉＮ膜、ＷＢＮ膜、ＷＣＮ膜、Ｓｉ膜、Ｔａ膜、ＴａＳｉ膜、ＴａＮ膜、ＴａＯＮ膜、ＴａＡｌＮ膜、ＴａＳｉＮ膜、ＴａＣＮ膜、Ｍｏ膜、ＭｏＮ膜、ＭｏＳｉＮ膜、ＭｏＡｌＮ膜、ＮｂＮ膜、ＺｒＳｉＮ膜、ＺｒＡｌＮ膜、Ｒｕ膜、ＣｏＳｉ膜、ＮｉＳｉ膜、導電性炭素群膜、Ｃｕ膜及びこれらの組合膜からなる群から選択された一つを含むことができる。
【０２０１】
上述のように、本発明の実施形態に係る前記一側が切断されたシリンダ型下部電極１１２２’’の上部面は従来技術と同じシリンダ型下部電極のリング状の上部面よりも狭い面積を有することができる。その結果、ジュール熱を発生する前記相変化パターン１１３５と前記下部電極１１２２’’との間の界面面積が縮小して従来技術と比べてリセット動作時に印加する電流を減少することができる。
【０２０２】
図２０をさらに参照して本発明の他の実施形態に係る相変化記憶素子を説明する。
【０２０３】
図２０に示すように、基板１２００上に活性領域１２０２ａを画定する素子分離膜１２０２を配置することができる。前記活性領域１２０２ａ上にワードライン１２０５；ＷＬを配置することができる。前記ワードライン１２０５；ＷＬ両側に隣接した前記活性領域１２０２ａ内にソース／ドレイン領域１２０６を配置することができる。前記ワードライン１２０５；ＷＬを有する前記基板１２００上を覆う下部絶縁膜１２０７を配置することができる。前記ワードライン１２０５；ＷＬ、前記活性領域１２０２ａ及び前記ソース／ドレイン領域１２０６はトランジスタ（図１１のＴａ）を構成することができる。
【０２０４】
前記下部絶縁膜１２０７内に第１プラグ１２１０ａ及び第２プラグ１２１０ｂを配置することができる。前記第１プラグ１２１０ａ上にドレインパッド１２１５ａ及び前記第２プラグ１２１０ｂ上にソースライン１２１５ｂを配置することができる。前記ドレインパッド１２１５ａは前記下部絶縁膜１２０７を貫通する前記第１プラグ１２１０ａにより前記ソース／ドレイン領域１２０６から選択された一つに電気的に接続することができる。前記ソースライン１２１５ｂは前記下部絶縁膜１２０７を貫通する前記第２プラグ１２１０ｂにより前記ソース／ドレイン領域１２０６から選択された他の一つに電気的に接続することができる。
【０２０５】
前記ドレインパッド１２１５ａ及びソースライン１２１５ｂを有する基板１２００上に第２層間絶縁膜１１１７を配置することができる。前記第２層間絶縁膜１１１７を貫通して前記ダイオード電極１１１５上部にそれぞれシリンダ型下部電極を配置することができる。前記シリンダ型下部電極内部に内部絶縁パターンを配置することができる。前記第２層間絶縁膜１１１７内に行方向または列方向に沿って前記シリンダ型下部電極の一側を垂直方向に切断するライン状絶縁パターン１１３２を配置することができる。一側が切断されたシリンダ型下部電極１１２２’’及び一側が切断された内部絶縁パターン１１２５’’の上部と接触する相変化パターン１１３５が配置される。前記相変化パターン１１３５上にそれぞれ上部電極１１３７；ＢＬが配置される。前記上部電極１１３７はビットラインＢＬの役割をすることができる。
【０２０６】
前記一側が切断されたシリンダ型下部電極１１２２’’の上部面は平面図で見た場合、Ｃ字状、均一な厚さの三日月状または（状とすることができる。よって、前記一側が切断されたシリンダ型下部電極１１２２’’の上部面は、従来技術のシリンダ型下部電極の上部面よりも狭い面積を有することができる。また、前記一側が切断されたシリンダ型下部電極１１２２’’の上部面は平面図で見た場合、同じ部分が切断され一律に配置されたＣＣＣ配列を有することができる。
【０２０７】
前記一側が切断されたシリンダ型下部電極１１２２’’は、Ｔｉ膜、ＴｉＳｉ膜、ＴｉＮ膜、ＴｉＯＮ膜、ＴｉＷ膜、ＴｉＡｌＮ膜、ＴｉＡｌＯＮ膜、ＴｉＳｉＮ膜、ＴｉＢＮ膜、Ｗ膜、ＷＮ膜、ＷＯＮ膜、ＷＳｉＮ膜、ＷＢＮ膜、ＷＣＮ膜、Ｓｉ膜、Ｔａ膜、ＴａＳｉ膜、ＴａＮ膜、ＴａＯＮ膜、ＴａＡｌＮ膜、ＴａＳｉＮ膜、ＴａＣＮ膜、Ｍｏ膜、ＭｏＮ膜、ＭｏＳｉＮ膜、ＭｏＡｌＮ膜、ＮｂＮ膜、ＺｒＳｉＮ膜、ＺｒＡｌＮ膜、Ｒｕ膜、ＣｏＳｉ膜、ＮｉＳｉ膜、導電性炭素群膜、Ｃｕ膜及びこれらの組合膜からなる群から選択された一つを含むことができる。
【０２０８】
前記一側が切断された内部絶縁パターン１１２５’’は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜またはこれらの組合膜のような絶縁膜を含むことができる。または、前記一側が切断された内部絶縁パターン１１２５’’は前記第２層間絶縁膜１１１７と同一物質膜とすることができる。さらに他の実施形態において、前記一側が切断された内部絶縁パターン１１２５’’は省略することができる。この場合、前記一側が切断されたシリンダ型下部電極１１２２’’は一側が切断されたピラー構造とすることができる。
【０２０９】
前記相変化パターン１１３５及び前記上部電極１１３７は前記ワードラインＷＬ；１１０５と垂直方向に配置することができる。また、前記相変化パターン１１３５及び前記上部電極１１３７；ＢＬは前記ライン状絶縁パターン１１３２のライン方向と平行な方向または垂直方向に配置することができる。
【０２１０】
前記相変化パターン１１３５はカルコゲナイド物質膜を含むことができる。例えば、前記相変化パターン１１３５は、Ｔｅ、Ｓｅ、Ｇｅ、Ｓｂ、Ｂｉ、Ｐｂ、Ｓｎ、Ａｇ、Ａｓ、Ｓ、Ｓｉ、Ｐ、Ｏ及びＣからなる群から選択された二つ以上の化合物を含むことができる。前記上部電極１１３７；ＢＬは、Ｔｉ膜、ＴｉＳｉ膜、ＴｉＮ膜、ＴｉＯＮ膜、ＴｉＷ膜、ＴｉＡｌＮ膜、ＴｉＡｌＯＮ膜、ＴｉＳｉＮ膜、ＴｉＢＮ膜、Ｗ膜、ＷＮ膜、ＷＯＮ膜、ＷＳｉＮ膜、ＷＢＮ膜、ＷＣＮ膜、Ｓｉ膜、Ｔａ膜、ＴａＳｉ膜、ＴａＮ膜、ＴａＯＮ膜、ＴａＡｌＮ膜、ＴａＳｉＮ膜、ＴａＣＮ膜、Ｍｏ膜、ＭｏＮ膜、ＭｏＳｉＮ膜、ＭｏＡｌＮ膜、ＮｂＮ膜、ＺｒＳｉＮ膜、ＺｒＡｌＮ膜、Ｒｕ膜、ＣｏＳｉ膜、ＮｉＳｉ膜、導電性炭素群膜、Ｃｕ膜及びこれらの組合膜からなる群から選択された一つを含むことができる。
【産業上の利用可能性】
【０２１１】
本発明は、半導体、特に記憶素子の製造に利用することができる。
【図面の簡単な説明】
【０２１２】
【図１】本発明の実施形態に係る相変化記憶素子のセルアレイ領域の一部を示す等価回路図である。
【図２】図１の等価回路図に相応する相変化記憶素子のセルアレイ領域の平面図である。
【図３Ａ】本発明の実施形態に係る相変化記憶素子の製造方法を説明するための図２の切断線Ｉ−Ｉ’及びＩＩ−ＩＩ’による断面図である。
【図３Ｂ】本発明の実施形態に係る相変化記憶素子の製造方法を説明するための図２の切断線Ｉ−Ｉ’及びＩＩ−ＩＩ’による断面図である。
【図３Ｃ】本発明の実施形態に係る相変化記憶素子の製造方法を説明するための図２の切断線Ｉ−Ｉ’及びＩＩ−ＩＩ’による断面図である。
【図３Ｄ】本発明の実施形態に係る相変化記憶素子の製造方法を説明するための図２の切断線Ｉ−Ｉ’及びＩＩ−ＩＩ’による断面図である。
【図３Ｅ】本発明の実施形態に係る相変化記憶素子の製造方法を説明するための図２の切断線Ｉ−Ｉ’及びＩＩ−ＩＩ’による断面図である。
【図４】本発明の他の実施形態に係る相変化記憶素子の製造方法を説明するための平面図である。
【図５Ａ】本発明の他の実施形態に係る相変化記憶素子の製造方法を説明するための図４の切断線Ｉ−Ｉ’及びＩＩ−ＩＩ’による断面図である。
【図５Ｂ】本発明の他の実施形態に係る相変化記憶素子の製造方法を説明するための図４の切断線Ｉ−Ｉ’及びＩＩ−ＩＩ’による断面図である。
【図５Ｃ】本発明の他の実施形態に係る相変化記憶素子の製造方法を説明するための図４の切断線Ｉ−Ｉ’及びＩＩ−ＩＩ’による断面図である。
【図６Ａ】本発明のさらに他の実施形態に係る相変化記憶素子の製造方法を説明するための断面図である。
【図６Ｂ】本発明のさらに他の実施形態に係る相変化記憶素子の製造方法を説明するための断面図である。
【図６Ｃ】本発明のさらに他の実施形態に係る相変化記憶素子の製造方法を説明するための断面図である。
【図７】本発明のさらに他の実施形態に係る相変化記憶素子の製造方法を説明するための断面図である。
【図８Ａ】本発明のさらに他の実施形態に係る相変化記憶素子の製造方法を説明するための断面図である。
【図８Ｂ】本発明のさらに他の実施形態に係る相変化記憶素子の製造方法を説明するための断面図である。
【図８Ｃ】本発明のさらに他の実施形態に係る相変化記憶素子の製造方法を説明するための断面図である。
【図９】本発明のさらに他の実施形態に係る相変化記憶素子の製造方法を説明するための平面図である。
【図１０】本発明のさらに他の実施形態に係る相変化記憶素子の製造方法を説明するための図９の切断線ＩＩＩ−ＩＩＩ’及びＩＶ−ＩＶ’による断面図である。
【図１１】本発明のさらに他の実施形態に係る相変化記憶素子のセルアレイ領域の一部を示す等価回路図である。
【図１２】図１１の等価回路図に相応する本発明のさらに他の実施形態に係る相変化記憶素子の製造方法を説明するための断面図である。
【図１３】図１の等価回路図に相応する相変化記憶素子のセルアレイ領域の平面図である。
【図１４Ａ】本発明の実施形態に係る相変化記憶素子の製造方法を説明するための図１３の切断線Ｖ−Ｖ’及びＶＩ−ＶＩ’による断面図である。
【図１４Ｂ】本発明の実施形態に係る相変化記憶素子の製造方法を説明するための図１３の切断線Ｖ−Ｖ’及びＶＩ−ＶＩ’による断面図である。
【図１４Ｃ】本発明の実施形態に係る相変化記憶素子の製造方法を説明するための図１３の切断線Ｖ−Ｖ’及びＶＩ−ＶＩ’による断面図である。
【図１４Ｄ】本発明の実施形態に係る相変化記憶素子の製造方法を説明するための図１３の切断線Ｖ−Ｖ’及びＶＩ−ＶＩ’による断面図である。
【図１４Ｅ】本発明の実施形態に係る相変化記憶素子の製造方法を説明するための図１３の切断線Ｖ−Ｖ’及びＶＩ−ＶＩ’による断面図である。
【図１５Ａ】本発明の他の実施形態に係る相変化記憶素子の製造方法を説明するための図１３の切断線Ｖ−Ｖ’及びＶＩ−ＶＩ’による断面図である。
【図１５Ｂ】本発明の他の実施形態に係る相変化記憶素子の製造方法を説明するための図１３の切断線Ｖ−Ｖ’及びＶＩ−ＶＩ’による断面図である。
【図１６】本発明のさらに他の実施形態に係る相変化記憶素子のセルアレイ領域の平面図である。
【図１７】本発明のさらに他の実施形態に係る相変化記憶素子の製造方法を説明するための図１６の切断線Ｖ−Ｖ’及びＶＩ−ＶＩ’による断面図である。
【図１８】図１４Ｃに示す前記シリンダ型下部電極１１２２’のリング形状を有する上部面を拡大した平面図である。
【図１９Ａ】図１８の前記シリンダ型下部電極１１２２’の一側がライン状絶縁パターンにより切断線Ｃ１で切断された構造を示す平面図である。
【図１９Ｂ】図１８の前記シリンダ型下部電極１１２２’の一側がライン状絶縁パターンにより切断線Ｃ２で切断された構造を示す平面図である。
【図１９Ｃ】図１８の前記シリンダ型下部電極１１２２’の一側がライン状絶縁パターンにより切断線Ｃ３で切断された構造を示す平面図である。
【図１９Ｄ】図１８の前記シリンダ型下部電極１１２２’の一側がライン状絶縁パターンにより切断線Ｃ４で切断された構造を示す平面図である。
【図２０】本発明のさらに他の実施形態に係る相変化記憶素子の製造方法を説明するための断面図である。
【符号の説明】
【０２１３】
ＢＬ  ビットライン、
ＷＬ、１０５、５０５、１２０５  ワードライン、
Ｒｐ  相変化パターン、
Ｄ  ダイオード、
Ｔａ  トランジスタ、
１００、５００、１１００、１２００  基板、
１０２ａ、５０２ａ、１１０２ａ、１２０２ａ  活性領域、
１０２、５０２、１１０２、１２０２  素子分離膜、
１０７、１１０７  第１層間絶縁膜、
１０８ｈ、１１０８ｈ  コンタクトホール、
１１０、１１１０  第１半導体パターン、
１１２、１１１２  第２半導体パターン、
１１５、１１１５  ダイオード電極、
１１７、１２５、１３０  上部層間絶縁膜、
１２２’’、４２２’’  一字状の下部電極、
２２２’’  Ｌ字状の下部電極、
１３５、２３５、１１３５  相変化パターン、
１３７、２３７、１１３７  上部電極、
１２０ｔ、２２０ｔ、４２０ｔ、１１３０ｔ、１１３０ｔ’  ライン状のトレンチ、
５０６、１２０６  ソース／ドレイン領域、
５０７、１２０７  下部絶縁膜、
５１０ａ、１２１０ａ  第１プラグ、
５１０ｂ、１２１０ｂ  第２プラグ、
５１５ａ、１２１５ａ  ドレインパッド、
５１５ｂ、１２１５ｂ  ソースライン、
１１１７  第２層間絶縁膜、
１１３２  ライン状絶縁パターン、
１１２２’’  シリンダ型下部電極、
１１２５’’  内部絶縁パターン。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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【図１４Ｃ】
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【図１４Ｄ】
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【図１４Ｅ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６】
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【図１７】
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【図１８】
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【図１９Ａ】
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【図１９Ｂ】
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【図１９Ｃ】
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【図１９Ｄ】
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【図２０】
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