(57)【要約】【課題】チャネル領域を挟むソース／ドレイン領域にｅＳｉＧｅ層などを埋め込んだ構造において、接合リークの低減をはかる。【解決手段】ソース／ドレイン領域に半導体エピタキシャル層を埋め込んだ半導体装置であって、半導体基板１００の主表面に形成され、素子分離領域１０２で囲まれた素子形成領域上にゲート絶縁膜１０３を介して形成されたゲート電極１０４と、ゲート電極１０４下のチャネル領域を挟むソース／ドレイン領域に形成され、基板１００とは異なる材料からなる第１の半導体膜１１１，１１３でそれよりもシリサイド化反応の高い第２の半導体膜１１２を挟んだ３層構造を有する半導体エピタキシャル層１１０と、ゲート電極１０４及びエピタキシャル１１０層上に形成され、且つ基板１００とエピタキシャル層１１０との界面に沿って半導体膜１１２に延伸して形成されたシリサイド層１２６とを備えた。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板の主表面に形成され、素子分離領域で囲まれた素子形成領域と、
前記素子形成領域上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極下のチャネル領域を挟み前記素子形成領域のソース／ドレイン領域に形成され、前記半導体基板とは材料又は組成が異なる第１の半導体膜で該第１の半導体膜よりもシリサイド化反応の高い第２の半導体膜を挟んだ３層構造を有する半導体エピタキシャル層と、
前記ゲート電極上及び前記半導体エピタキシャル層上に形成され、且つ前記半導体基板と前記半導体エピタキシャル層との界面に沿って前記第２の半導体膜に延伸して形成されたシリサイド層と、
を具備したことを特徴とする半導体装置。
【請求項２】
Ｓｉ基板の主表面に形成され、素子分離領域で囲まれた素子形成領域と、
前記素子形成領域上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極下のチャネル領域を挟み前記素子形成領域のソース／ドレイン領域に形成され、ＳｉＧｅからなる第１の半導体膜で該第１の半導体膜よりもＧｅ濃度の低いＳｉＧｅ又はＳｉからなる第２の半導体膜を挟んだ３層構造を有する半導体エピタキシャル層と、
前記ゲート電極上及び前記半導体エピタキシャル層上に形成された第１のシリサイド層と、
前記Ｓｉ基板と前記半導体エピタキシャル層との界面に沿って前記第１のシリサイド層から前記第２の半導体膜に延伸するように形成された第２のシリサイド層と、
を具備したことを特徴とする半導体装置。
【請求項３】
Ｓｉ基板の主表面に形成され、素子分離領域で囲まれた素子形成領域と、
前記素子形成領域上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極下のチャネル領域を挟み前記素子形成領域のソース／ドレイン領域に形成され、ＳｉＣからなる第１の半導体膜で該第１の半導体膜よりもＣ濃度の低いＳｉＣ又はＳｉからなる第２の半導体膜を挟んだ少なくとも３層構造を有する半導体エピタキシャル層と、
前記半導体エピタキシャル層上に形成された第１のシリサイド層と、
前記Ｓｉ基板と前記半導体エピタキシャル層との界面に沿って前記第１のシリサイド層から前記第２の半導体膜に延伸するように形成された第２のシリサイド層と、
を具備したことを特徴とする半導体装置。
【請求項４】
前記第２のシリサイド層は、前記Ｓｉ基板の主面と垂直方向に延在して形成され、第２の半導体膜のシリサイド化による膨張で、前記ゲート電極下のＳｉチャネルの圧縮歪みを拡大していることを特徴とする請求項２記載の半導体装置。
【請求項５】
半導体基板の主表面に、素子形成領域を囲むように素子分離領域を形成する工程と、
前記素子形成領域上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極をマスクに前記素子形成領域を選択的にエッチングすることにより溝を形成する工程と、
前記溝内に、前記基板とは材料又は組成が異なる第１の半導体膜、該第１の半導体膜よりもシリサイド化反応の高い第２の半導体膜、及び該第１の半導体膜と同じ構成材料からなる第３の半導体膜を順に成長することにより半導体エピタキシャル層を形成する工程と、
前記ゲート電極上及び前記半導体エピタキシャル層上に第１のシリサイド層を形成すると共に、前記基板と前記半導体エピタキシャル層との界面に沿って前記第２の半導体膜に延伸する第２のシリサイド層を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チャネル領域に応力を加えるためにソース／ドレイン領域に半導体エピタキシャル層を埋め込み、このエピタキシャル層上にシリサイド層を形成した半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体プロセスノードの９０ｎｍ世代以降、チャネル領域に応力をかけることでトランジスタの性能を向上させる技術が用いられるようになっている。例えば、ストレスライナーを用いてｎＭＯＳＦＥＴの性能を向上させたのを初め、ｎ／ｐそれぞれに最適なストレスライナーを用いたＤＳＬ（Dual Stress Liner）、ＳｉＧｅをソース／ドレイン領域に埋め込んだｅＳｉＧｅ（embedded SiGe）技術が導入されている。
【０００３】
ｅＳｉＧｅ技術では、Ｓｉチャネルを挟むソース／ドレイン領域にＳｉＧｅ層を埋め込むことにより、Ｓｉチャネルに圧縮歪みを与えることができ、移動度の向上をはかることができる。さらに、ＳｉＧｅ層上にシリサイド層を形成することにより、ソース／ドレインの低抵抗化をはかることができる。
【０００４】
しかし、この種のｅＳｉＧｅ技術においては、次のような問題があった。即ち、ＳｉＧｅ層上に形成すべきシリサイドは、ＳｉＧｅ層のシリサイド化により形成するが、このシリサイド化の際にＳｉＧｅよりもシリサイド化反応の高い基板Ｓｉの方へシリサイドが異常成長してしまう。そして、この基板Ｓｉへのシリサイドの異常成長は接合リークを増大させる要因となっていた。
【特許文献１】米国特許 US 6,885,084
【非特許文献１】A 90nm High Volume Manufacturing Logic Technology Featuring Novel 45nm Gate Length Strained Silicon CMOS Transistors, T. Ghani et al,IEDM 2003
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、チャネル領域を挟むソース／ドレイン領域にｅＳｉＧｅ層などを埋め込んだ構造において、接合リークの低減をはかり得る半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の一態様に係わる半導体装置は、半導体基板の主表面に形成され、素子分離領域で囲まれた素子形成領域と、前記素子形成領域上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極下のチャネル領域を挟み前記素子形成領域のソース／ドレイン領域に形成され、前記半導体基板とは材料又は組成が異なる第１の半導体膜で該第１の半導体膜よりもシリサイド化反応の高い第２の半導体膜を挟んだ３層構造を有する半導体エピタキシャル層と、前記ゲート電極上及び前記半導体エピタキシャル層上に形成され、且つ前記半導体基板と前記半導体エピタキシャル層との界面に沿って前記第２の半導体膜に延伸して形成されたシリサイド層と、を具備したことを特徴とする。
【０００７】
また、本発明の別の一態様に係わる半導体装置は、Ｓｉ基板の主表面に形成され、素子分離領域で囲まれた素子形成領域と、前記素子形成領域上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極下のチャネル領域を挟み前記素子形成領域のソース／ドレイン領域に形成され、ＳｉＧｅからなる第１の半導体膜で該第１の半導体膜よりもＧｅ濃度の低いＳｉＧｅ又はＳｉからなる第２の半導体膜を挟んだ３層構造を有する半導体エピタキシャル層と、前記ゲート電極上及び前記半導体エピタキシャル層上に形成された第１のシリサイド層と、前記Ｓｉ基板と前記半導体エピタキシャル層との界面に沿って前記第１のシリサイド層から前記第２の半導体膜に延伸するように形成された第２のシリサイド層と、を具備したことを特徴とする。
【０００８】
また、本発明の別の一態様に係わる半導体装置は、Ｓｉ基板の主表面に形成され、素子分離領域で囲まれた素子形成領域と、前記素子形成領域上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極下のチャネル領域を挟み前記素子形成領域のソース／ドレイン領域に形成され、ＳｉＣからなる第１の半導体膜で該第１の半導体膜よりもＣ濃度の低いＳｉＣ又はＳｉからなる第２の半導体膜を挟んだ少なくとも３層構造を有する半導体エピタキシャル層と、前記半導体エピタキシャル層上に形成された第１のシリサイド層と、前記Ｓｉ基板と前記半導体エピタキシャル層との界面に沿って前記第１のシリサイド層から前記第２の半導体膜に延伸するように形成された第２のシリサイド層と、を具備したことを特徴とする。
【０００９】
また、本発明の別の一態様に係わる半導体装置の製造方法は、半導体基板の主表面に、素子形成領域を囲むように素子分離領域を形成する工程と、前記素子形成領域上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極をマスクに前記素子形成領域を選択的にエッチングすることにより溝を形成する工程と、前記溝内に、前記基板とは材料又は組成が異なる第１の半導体膜、該第１の半導体膜よりもシリサイド化反応の高い第２の半導体膜、及び該第１の半導体膜と同じ構成材料からなる第３の半導体膜を順に成長することにより半導体エピタキシャル層を形成する工程と、前記ゲート電極上及び前記半導体エピタキシャル層上に第１のシリサイド層を形成すると共に、前記基板と前記半導体エピタキシャル層との界面に沿って前記第２の半導体膜に延伸する第２のシリサイド層を形成する工程と、を含むことを特徴とする。
【発明の効果】
【００１０】
本発明によれば、シリサイド反応性の高い層をシリサイド化反応性の低い層で挟み込むことにより、シリサイドを反応性の高い層へ導くことができる。これにより、基板Ｓｉなどの他の反応性の高い層への異常な成長を抑制することで接合リークの悪化を防ぐことができる。また、シリサイドを任意の反応性の高い層へ潜り込ませることで、シリサイド化時の体積膨張を利用して、さらなる応力をチャネル領域に加えることが可能となる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の詳細を図示の実施形態によって説明する。
【００１２】
（第１の実施形態）
図１は、本発明の第１の実施形態に係わるＭＯＳ型半導体装置の概略構成を示す断面図である。この半導体装置は、ｐチャネルＭＯＳＦＥＴのソース／ドレイン領域にＳｉＧｅを埋め込むことによりチャネル領域に圧縮応力を加え、素子の駆動力を向上させたものである。
【００１３】
図中１００はｎ型Ｓｉ基板であり、この基板１００の主面に素子形成領域を囲むようにシリコン酸化膜からなる素子分離領域１０２が形成されている。Ｓｉ基板１００の素子形成領域上に、シリコン酸化膜からなるゲート絶縁膜１０３を介して多結晶Ｓｉからなるゲート電極１０４が形成されている。ゲート電極１０４の側部には、シリコン窒化膜からなる側壁絶縁膜１２１が形成されている。
【００１４】
ゲート電極１０４及びゲート側壁絶縁膜１２１からなるゲート部を挟むソース／ドレイン領域にはエッチングにより溝が形成されており、この溝内にｐ型のソース／ドレイン領域として機能する半導体エピタキシャル層１１０が形成されている。この半導体エピタキシャル層１１０は、ＳｉＧｅ層（第１の半導体膜）１１１，Ｓｉ層１１２（第２の半導体膜），ＳｉＧｅ層（第３の半導体膜）１１３を順に積層成長したものである。また、このエピタキシャル層１１０とチャネル領域との間には、ｐ型の拡散層（ソース／ドレイン・エクステンション領域）１１５が形成されている。
【００１５】
半導体エピタキシャル層１１０及びゲート電極１０４の表面部には、Ｎｉシリサイド層（第１のシリサイド層）１２５が形成されている。また、エピタキシャル層１１０において、基板１００とエピタキシャル層１１０との界面に沿って、シリサイド層１２５からＳｉ層１１２に延伸するようにシリサイド層（第２のシリサイド層）１２６が形成されている。
【００１６】
次に、本実施形態の半導体装置の製造方法を、図２及び図３を参照して説明する。
【００１７】
まず、図２（ａ）に示すように、ｎ型Ｓｉ基板１００上に、素子形成領域を囲むように、シリコン酸化膜からなる素子分離領域１０２を形成する。続いて、シリコン酸化膜（ゲート絶縁膜１０３），多結晶シリコン膜（ゲート電極）１０４，キャップ層１０５を形成した後、これらを周知のリソグラフィによりゲートパターンに加工する。その後、ゲート電極１０４の側面にシリコン窒化膜からなる側壁絶縁膜１０７を形成する。
【００１８】
次いで、図２（ｂ）に示すように、ゲート部及び側壁絶縁膜１０７をマスクに基板１００を選択エッチングすることにより、ソース／ドレイン領域形成のための溝１０８を形成する。
【００１９】
次いで、図２（ｃ）に示すように、エピタキシャル成長を用いて、ＳｉＧｅ／Ｓｉ／ＳｉＧｅの半導体エピタキシャル層１１０を形成する。具体的には、ＣＶＤ法でＧｅ濃度が２０atm％のＳｉＧｅ層１１１を成長した後、ガス種を変えてＳｉ層１１２を成長し、更にガス種を元に戻してＳｉＧｅ層１１１と同様の組成のＳｉＧｅ層１１３を成長する。このとき、半導体エピタキシャル層１１０は基板Ｓｉの露出部分のみに選択的に成長させることができる。
【００２０】
ここで、図２（ｃ）に示す構造において、エピタキシャル層１１０の基板面に垂直方向（Ｔ方向）のＧｅ濃度は、図４に示すようになる。即ち、Ｓｉ層１１２の存在により、ＳｉＧｅ層１１１，１１３のＧｅがＳｉ層１１２に拡散することにより、ＳｉＧｅ層１１１，１１３のＳｉ層１１２に近いところでＧｅ濃度が低くなる。その結果として、Ｇｅ濃度は、Ｓｉ層１１２の中央部付近で約５％と低くなり、ＳｉＧｅ層１１３のＳｉ層１１２から離れたところでは約２０％となっていた。
【００２１】
次いで、図３（ｄ）に示すように、キャップ層１０５及び側壁絶縁膜１０７を除去する。その後、ゲート電極１０４をマスクに用い、基板１００の表面部に硼素などの不純物をイオン注入することによりｐ型の拡散層（ソース／ドレイン・エクステンション領域）１１５を形成する。
【００２２】
次いで、図３（ｅ）に示すように、再度シリコン窒化膜からなる側壁絶縁膜１２１を形成する。その後、図３（ｆ）に示すように、全面にＮｉ膜１２２を堆積する。
【００２３】
次いで、熱処理を施すことにより、Ｎｉ膜１２２に接している半導体領域をシリサイド化し、Ｎｉシリサイド膜１２５を形成し、シリサイド化されずに残ったＮｉ膜１２２を除去することにより、前記図１に示す構造が得られる。
【００２４】
このシリサイド化に際して、ＳｉＧｅよりもＳｉの方がシリサイド化されやすいので、Ｓｉ層１１２では、エピタキシャル層１１０と基板１００との界面に沿ってシリサイド層１２６が延伸することになる。そして、Ｓｉ層１１２のシリサイド化によりＮｉが消費されるため、Ｓｉ基板１００側へのシリサイドの延伸が抑制されることになる。
【００２５】
ここで、比較のために従来のｅＳｉＧｅ技術における素子構造を、図１１に示す。図中の９００はｎ型Ｓｉ基板、９０２は素子分離領域、９０３はゲート絶縁膜、９０４はゲート電極、９１０はＳｉＧｅからなる半導体エピタキシャル層、９１５はソース／ドレイン・エクステンション領域、９２１は側壁絶縁膜、９２６はシリサイド層を示している。
【００２６】
図１１の構造では、シリサイド層９２５を形成する際にＳｉＧｅ層９１０よりもシリサイド化反応の高い基板Ｓｉの方へシリサイドが異常成長（９２６）してしまう。これに対し本実施形態では、半導体エピタキシャル層１１０としてＳｉＧｅ／Ｓｉ／ＳｉＧｅの３層構造を採用することにより、Ｓｉ層１１２のシリサイド化によりＮｉを消費させることができ、Ｓｉ基板１００側へのシリサイドの延伸を抑制することが可能となるのである。
【００２７】
このように本実施形態によれば、エピタキシャル成長によるｅＳｉＧｅ形成において、ＳｉＧｅ／Ｓｉ／ＳｉＧｅというように、シリサイド反応の低いＳｉＧｅ、シリサイド反応の高いＳｉ、シリサイド反応の低いＳｉＧｅを積層にした後にシリサイドを行うことにより、Ｎｉがシリサイド反応の高いＳｉ層１１２へ積極的に潜り込むことになる。即ち、Ｎｉのシリサイド反応性の違いを用いて、Ｎｉを反応しやすい層へ導くことにより、基板Ｓｉへのシリサイドの異常成長を抑制することで接合リークを低減させることができる。また、Ｓｉ層１１２へ潜り込んだシリサイドの体積膨張により、Ｓｉチャネル領域に更なる圧縮応力が加えられるため、ｐチャネルＭＯＳＦＥＴの更なる移動時の向上をはかることができる。
【００２８】
（第２の実施形態）
図５及び図６は、本発明の第２の実施形態に係わる半導体装置を説明するためのもので、図５は製造途中の断面図、図６は製造終了時の断面図である。なお、図１〜図３と同一部分には同一符号を付して、その詳しい説明は省略する。
【００２９】
本実施形態が先に説明した第１の実施形態と異なる点は、半導体エピタキシャル層の層数を増やしたことにあり、半導体エピタキシャル層２１０は、ＳｉＧｅ層（第１の半導体膜）２１１，Ｓｉ層（第２の半導体膜）２１２，ＳｉＧｅ層（第３の半導体膜）２１３，Ｓｉ層（第４の半導体膜）２１４，ＳｉＧｅ層（第５の半導体膜）２１５を順に積層成長することにより形成されている。即ち、ｅＳｉＧｅ形成において、ＳｉＧｅ／Ｓｉ／ＳｉＧｅ／Ｓｉ／ＳｉＧｅというように形成したものである。ＳｉＧｅ層２１１，２１３，２１５のＧｅ濃度は、ＳｉＧｅ層１１１，１１３と同様に約２０％である。
【００３０】
このような構成であれば、先の第１の実施形態と同様の効果が得られるのは勿論のこと、Ｓｉ層２１２のみではなくＳｉ層２１４でもシリサイドの延伸があるために、体積膨張によるＳｉチャネルへの圧縮応力増大の効果がより大きくなる。
【００３１】
（第３の実施形態）
図７は、本発明の第３の実施形態に係わる半導体装置の概略構成を示す断面図である。なお、図１〜図３と同一部分には同一符号を付して、その詳しい説明は省略する。
【００３２】
本実施形態が先に説明した第１の実施形態と異なる点は、エピタキシャル成長実施前の素子領域リセス時に、異方性の高いエッチングを行うことにより、ソース／ドレイン領域の溝の側部に素子分離領域１０２に接した基板Ｓｉ領域を残した点にある。
【００３３】
本実施形態の構成では、チャネル領域側のみではなく、素子分離領域１０２側においても溝内にエピタキシャル層３１０が基板表面まで形成されている。このため、素子分離領域１０２との界面におけるシリサイドの基板１００への延伸を抑制することができる。また、仮に基板１００側へシリサイドが延伸したとしても、素子分離領域１０２との界面において、基板１００の最上部がソース／ドレイン領域となるエピタキシャル層３１０の底部よりも上に位置するため、基板１００側へのシリサイドの延伸によりリークが発生することはない。
【００３４】
図８は、本実施形態の半導体装置の製造工程を示す断面図である。
【００３５】
基本的には、第１の実施形態と同様であり、ソース／ドレイン領域の溝を形成する工程が異なるのみである。
【００３６】
前記図２（ａ）と同様に、Ｓｉ基板１００の素子形成領域上に、ゲート絶縁膜１０３，多結晶シリコン膜１０４，キャップ層１０５からなるゲート部を形成した後、ゲート部の側面に側壁絶縁膜１０７を形成する。
【００３７】
次いで、図８（ａ）に示すように、ゲート部及び側壁絶縁膜１０７をマスクに基板１００をＲＩＥで垂直にエッチングすることにより、ソース／ドレイン領域形成のための溝３０８を形成する。このとき、素子分離領域１０２側に基板Ｓｉの薄い壁を残す。このように、基板１００を垂直にエッチングすることにより基板Ｓｉの薄い壁が残るのは、素子分離領域１０２の側面が基板１００と垂直ではなく僅かに傾いているためである。
【００３８】
これ以降は、先の第１の実施形態と同様に、図８（ｂ）に示すように、ＳｉＧｅ／Ｓｉ／ＳｉＧｅのエピタキシャル層３１０を形成する。具体的には、ＣＶＤ法でＧｅ濃度が２０atm％のＳｉＧｅ層３１１を成長した後、ガス種を変えてＳｉ層３１２を成長し、更にガス種を元に戻してＳｉＧｅ層３１１と同様の組成のＳｉＧｅ層３１３を成長する。
【００３９】
次いで、先の第１の実施形態と同様に、図８（ｃ）に示すように、キャップ層１０５及び側壁絶縁膜１０７を除去した後に、再度側壁絶縁膜１２１を形成する。次いで、Ｎｉ膜を形成した後に、熱処理してシリサイド化してシリサイド層３２５，３２６を形成することにより、前記図７に示す構造が得られる。
【００４０】
このような構成であっても、先の第１の実施形態と同様の効果が得られるのは勿論のことである。
【００４１】
（第４の実施形態）
図９及び図１０は、本発明の第４の実施形態に係わる半導体装置を説明するためのもので、図９は製造途中の断面図、図１０は製造終了時の断面図である。なお、図１〜図３と同一部分には同一符号を付して、その詳しい説明は省略する。
【００４２】
本実施形態が先に説明した第３の実施形態と異なる点は、半導体エピタキシャル層の層数を増やしたことにあり、半導体エピタキシャル層４１０は、ＳｉＧｅ層４１１，Ｓｉ層４１２，ＳｉＧｅ層４１３，Ｓｉ層４１４，ＳｉＧｅ層４１５を順に積層成長することにより形成されている。即ち、ｅＳｉＧｅ形成において、ＳｉＧｅ／Ｓｉ／ＳｉＧｅ／Ｓｉ／ＳｉＧｅというように形成したものである。ＳｉＧｅ層３１１，３１３，３１５のＧｅ濃度は、ＳｉＧｅ層１１１，１１３と同様に約２０％である。
【００４３】
このような構成であれば、先の第３の実施形態と同様の効果が得られるのは勿論のこと、体積膨張によるＳｉチャネルへの圧縮応力増大の効果がより大きくなる。
【００４４】
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。実施形態では、基板としてＳｉ、半導体エピタキシャル層としてＳｉＧｅ層（第１，第３の半導体膜）でＳｉ層（第２の半導体膜）を挟んだ構造を用いたが、第２の半導体膜の代わりに第１の半導体膜よりもＧｅ濃度の低いＳｉＧｅ層を用いても良い。また、ｎチャネルＭＯＳＦＥＴに適用する場合、Ｓｉチャネルに引っ張り応力を加えるために、半導体エピタキシャル層として、ＳｉＣからなる第１の半導体膜で該第１の半導体膜よりもＣ濃度の低いＳｉＣ又はＳｉからなる第２の半導体膜を挟んだ構造にすればよい。
【００４５】
また、基板としてＳｉ以外の半導体材料を用いることも可能である。この場合、ソース／ドレイン領域に埋め込む半導体エピタキシャル層としては、基板とは異なる材料又は組成からなる第１の半導体膜で該第１の半導体膜よりもシリサイド化反応の高い第２の半導体膜を挟んだ構造にすればよい。さらに、シリサイドを形成するための金属もＮｉに限るものではなく、Ｔｉ，Ｗ、その他の金属材料を用いることも可能である。また、製造方法は図２、図３及び図８に示す工程に何ら限定されるものではなく、仕様に応じて適宜変更可能である。
【００４６】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【図面の簡単な説明】
【００４７】
【図１】第１の実施形態に係わる半導体装置の概略構成を示す断面図。
【図２】第１の実施形態の半導体装置の製造工程を示す断面図。
【図３】第１の実施形態の半導体装置の製造工程を示す断面図。
【図４】半導体エピタキシャル層における厚さ方向のＧｅ濃度分布を示す図。
【図５】第２の実施形態に係わる半導体装置を説明するためのもので、製造途中の断面図。
【図６】第２の実施形態に係わる半導体装置を説明するためのもので、製造終了時の断面図。
【図７】第３の実施形態に係わる半導体装置の概略構成を示す断面図。
【図８】第３の実施形態の半導体装置の製造工程を示す断面図。
【図９】第４の実施形態に係わる半導体装置を説明するためのもので、製造途中の断面図。
【図１０】第４の実施形態に係わる半導体装置を説明するためのもので、製造終了時の断面図。
【図１１】ｅＳｉＧｅ技術を用いた従来の素子構造を示す断面図。
【符号の説明】
【００４８】
１００…Ｓｉ基板
１０２…素子分離領域
１０３…ゲート絶縁膜
１０４…ゲート電極
１０５…キャップ層
１０７…側壁絶縁膜
１０８…溝部
１１０，２１０，３１０，４１０…半導体エピタキシャル層
１１１，２１１，３１１，４１１…ＳｉＧｅ層（第１の半導体膜）
１１２，２１２，３１２，４１２…Ｓｉ層（第２の半導体膜）
１１３，２１３，３１３，４１３…ＳｉＧｅ層（第３の半導体膜）
２１４，４１４…Ｓｉ層（第４の半導体膜）
２１５，４１５…ＳｉＧｅ層（第５の半導体膜）
１２１…側壁絶縁膜
１２２…Ｎｉ膜
１２５，２２５，３２５，４２５…Ｎｉシリサイド層（第１のシリサイド層）
１２６，２２６，３２６，４２６…Ｎｉシリサイド層（第２のシリサイド層）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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