(57)【要約】【課題】システムＬＳＩ１から外部メモリ２へのデータ伝送時に、システムＬＳＩ１に設けた波形整形回路４により伝送データや制御信号の変化部の波形を急峻に整形し、制御信号の振幅変動やジッター等の非対称歪の発生を抑えたデータ伝送装置を提供する。【解決手段】システムＬＳＩ１と、伝送路６を通してＬＳＩ１に接続された外部メモリ２を備え、ＬＳＩ１のデータ処理時に外部メモリ２との間でデータ伝送を行なうデータ伝送装置であって、ＬＳＩ１に配置した波形整形回路４により、ＬＳＩ１からデジタル信号が出力される際に信号波形の歪を監視し、信号波形に歪が発生する可能性があれば、伝送路６に供給される信号電流値を調整することによりその信号波形に発生する歪を除去する。【選択図】図１
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【特許請求の範囲】
【請求項１】
システムＬＳＩと、前記システムＬＳＩに伝送路を通して接続された外部メモリとを備え、前記システムＬＳＩにおけるデータの処理時に前記伝送路を通して前記外部メモリとの間でデータ伝送が行われるデータ伝送装置において、前記システムＬＳＩに波形整形回路を配置し、前記波形整形回路は、前記システムＬＳＩから前記伝送路にデジタル信号が出力される際にその信号波形に発生する歪を監視し、その監視によって信号波形に歪が発生する可能性がある場合、前記伝送路に供給される信号電流値を調整することによって当該信号波形に発生する歪を除去することを特徴とするデータ伝送装置。
【請求項２】
請求項１に記載のデータ伝送装置において、前記システムＬＳＩから前記伝送路を通して前記外部メモリに供給されるデジタル信号は、デジタルデータ及びクロック信号等を含んだデジタル制御信号であることを特徴とするデータ伝送装置。
【請求項３】
請求項１に記載のデータ伝送装置において、前記波形整形回路は、前記システムＬＳＩから前記伝送路にデジタルデータが出力されるとき、電源電圧の変動を監視し、その監視によりデジタルデータ波形に歪が発生する可能性がある場合、前記伝送路に供給される信号電流値を調整することによってデジタルデータ波形に発生する歪を除去することを特徴とするデータ伝送装置。
【請求項４】
請求項１に記載のデータ伝送装置において、前記波形整形回路は、前記システムＬＳＩから前記伝送路にクロック信号が出力されるとき、電源電圧の変動を監視し、その監視によりクロック信号の振幅変動やジッターが発生する可能性がある場合、電源電圧の変動量を調整することによってクロック信号の振幅変動やジッターを除去することを特徴とするデータ伝送装置。
【請求項５】
請求項１乃至４のいずれか１項に記載のデータ伝送装置において、前記波形整形回路は、入力されたデジタル信号を増幅して伝送路に供給する駆動用トランジスタと、前記駆動用トランジスタに電源電圧を供給する電流調整用トランジスタと、前記電流調整用トランジスタの制御電極に電流調整電圧を供給する調整電圧発生回路とを有していることを特徴とするデータ伝送装置。
【請求項６】
請求項５に記載のデータ伝送装置において、前記調整電圧発生回路は、伝送路に出力されるデジタル信号波形の立上り及び立下りの鈍りを表す第１電圧を形成する第１回路と、伝送路に出力されるデジタル信号波形に跳ね返りが生じたとき及び電源電圧が変動したときに第２電圧を形成する第２回路と、前記第１電圧と前記第２電圧とを加減算及び積分して電流調整電圧を形成する第３回路とからなることを特徴とするデータ伝送装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ伝送装置に係わり、特に、基板上でシステムＬＳＩのデータ処理時に外部メモリとの間で高速、大容量のデジタルデータ伝送が行われる際に、システムＬＳＩ内に配置した波形整形回路によって伝送路に流れる電流を調整し、伝送路に出力されるデジタル信号に波形歪が発生するのを防ぐようにしたデータ伝送装置に関する。
【背景技術】
【０００２】
システムＬＳＩは、通常内部にプロセッサが配置されており、データ処理時にはプロセッサの制御によって外部メモリとの間でデータの書き込みや、データの読み出しを行っている。このとき、処理データが映像信号等の高速、大容量のデータである場合、システムＬＳＩと外部メモリとの間のデータ伝送も高速、大容量となり、高速、大容量のデータ伝送を行うことが可能な伝送システムが必要になる。
【０００３】
図７（ａ）乃至（ｃ）は、かかる高速、大容量のデータ伝送を行うことが可能な伝送システムの一例を示す構成図であって、３つの伝送系からなっている。
【０００４】
（ａ）は、その第１伝送系を示すもので、伝送路７３（１）、７３（２）で結合されたシステムＬＳＩ７１（１）及び２つのメモリ７２（１）、７２（２）からなり、（ｂ）は、その第２伝送系を示すもので、伝送路７３（３）、７３（４）で結合されたシステムＬＳＩ７１（２）及び２つのメモリ７２（３）、７２（４）からなり、（ｃ）は、その第３伝送系を示すもので、伝送路７３（５）、７３（６）で結合されたシステムＬＳＩ７１（３）及び２つのメモリ７２（５）、７２（６）からなっている。
【０００５】
この場合、第１伝送系の伝送路７３（１）を伝送されるデータは、８ビットデータで、クロック周波数１００ＭＨｚであるのに対し、第２伝送系の伝送路７３（２）を伝送されるデータは、８ビットデータであるものの、クロック周波数２００ＭＨｚで高速伝送ができるものであり、また、第３伝送系の伝送路７３（３）を伝送されるデータは、クロック周波数１００ＭＨｚであるものの、１６ビットデータでデータバス幅が拡大されている。そして、第１伝送系に対して並列状態で第２伝送系、第３伝送系が配置されているので、このような伝送システムを用いることにより、システムＬＳＩと外部メモリとの間のデータ伝送を高速、大容量で行うことができる。
【０００６】
ところで、このような伝送システムを用いてデータ伝送が行われた場合、伝送される数多くのデータ及び制御信号がそれぞれハイレベルとローレベルとの間を高速で切替えられることになり、システムＬＳＩの内部ではその切替えの影響を受け、データや制御信号のハイレベルとローレベルとが基準値に対して揺さぶられる状態になることがある。
【０００７】
図８（ａ）乃至（ｅ）は、そのような揺さぶられる状態が生じる理由を説明するための波形図であって、（ａ）は本来の正常なクロック信号、（ｂ）は外部メモリに供給されるデジタル制御信号で、例えばアドレス信号、制御信号、デジタルデータ等、（ｃ）は電圧レベルが変動した電源電圧、（ｄ）は基準電位レベル変動した接地電圧、（ｅ）はハイ及びローレベルが一時的に変動したクロック信号である。
【０００８】
システムＬＳＩの内部では、外部メモリに供給されるデジタル制御信号が形成されたとき、デジタル制御信号の形成に伴って、図８（ｃ）、（ｄ）、（ｅ）に示すように、電源電圧、接地電圧、クロック信号の各レベルがそれぞれ変動することを表している。図８に示す例では、デジタル制御信号が１つだけ形成されているが、現実には外部メモリにそれぞれ供給されるアドレス信号、制御信号、デジタルデータ等多くのデジタル制御信号が同じまたは近いタイミングでオン／オフするため、そのオン／オフの瞬間、電源電圧は、規定電圧値から若干低下し、その後に規定電圧値から過渡的に若干上昇する跳ね返り電圧が発生する。
【０００９】
また、システムＬＳＩにおいては、電源端子、接地端子を含む各種の端子が外部回路との接続のために導出され、それらの端子とＬＳＩチップとの間は、図６に示すようなインダクタンスＬａを含んだ等価回路により構成されており、それによりシステムＬＳＩは、内部の電源ライン及び接地ラインに流れる電流の強弱によって電源電圧レベルや接地電位レベルが変動する。このように、クロック系の電源電圧レベルと接地電位レベル間の電位差は、本来一定であるべきものが前述のように変動するため、形成されたクロック信号の振幅も断続的に変化し、この変動が急激な場合に上下非対称な信号波形になるため、ジッターを発生させる原因になっている。
【００１０】
図９（ａ）、（ｂ）は、デジタル制御信号、例えばＣＡＳ信号をオン／オフ変化させためにクロック信号波形が変化した状態を表した信号波形図であって、（ａ）は上段に示すＣＡＳ信号がオン／オフした時に下段に示すクロック信号の一部の振幅が小さくなっている場合であり、（ｂ）はクロック信号の一部の振幅が小さくなったことによりそのヂューティも変化している場合である。クロック信号にこのような一部の振幅の低下や一部のヂューティの変化が発生すると、データを正しく読み出すことができないという問題が生じる。
【００１１】
このような問題に対して、この種のシステムにおいては、伝送データや制御信号の立上りタイミング、立下りタイミングをずらすことにより、一度に多くの電流が流れて電源電圧降下が発生するのを防いだり、システムＬＳＩパッケージにおける電源層、接地層を強化することによりそれらの層でレベル変動が生じるのを抑えたり、ＬＳＩ端子とＬＳＩチップ間に形成される等価インダクタンスを見掛け上小さくするため、多くのＬＳＩ端子を電源端子、接地端子として使用することにより、悪影響の発生を抑える防御手段が採用されることがある。
【００１２】
また、これらの防御手段を備える伝送システムとは別に、２つのＬＳＩ間に高周波データを高速伝送する際に、伝送路の寄生インダクタンスや寄生容量によってデータ波形にリンギングが発生するのを抑え、高い信頼性をもったデータ伝送を行なうことが可能なパルス伝送手段が特開平０７−３２７０５４号によって提案されている。
【００１３】
この特開平０７−３２７０５４号によるパルス伝送手段は、２つのＬＳＩ間に高周波データを高速伝送する場合、伝送データとして、ローレベルからハイレベルに変化し、そのハイレベルが一定時間持続した後にローレベルに変化する矩形波と、その矩形波のハイレベル持続時間が若干短くなるように変形した変形矩形波とを重ね合わせて形成した階段状矩形波を用いているもので、その階段状矩形波をＬＳＩ間に伝送させることにより、矩形波のリンギングによる振動と変形矩形波のリンギングによる振動とが打ち消し合い、高い信頼性を有するパルス伝送が行われるものである。
【特許文献１】特開平０７−３２７０５４号
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、防御手段を備える伝送システムは、伝送データや制御信号の使用数が数１０にも及んでおり、かつそれらのデータや制御信号が高速伝送されるものであるため、それぞれのデータや制御信号の立上りタイミング、立下りタイミングを相互にずらすことには自ずと限界があった。また、この種の伝送システムに使用されるシステムＬＳＩは大規模なものであるため、１．２Ｖ、２．５Ｖ、３．３Ｖなどの複数の電源層とそれに対応した複数のグランド層が設けられており、それらの電源層及びグランド層を強化することにも自ずと限界があった。さらに、使用されるシステムＬＳＩが大規模なものであっても、多くの場合、システムＬＳＩから導出される端子数は限られており、それらの端子を電源端子やグランド端子にこれまで以上に振り分けて利用することは難しくなっている。
【００１５】
一方、特開平０７−３２７０５４号で提案されたパルス伝送手段は、リンギングの発生を抑えることができても、ＬＳＩ内の電源変動によって発生するデジタル信号歪、特にクロック信号に発生する非対称歪について改善することはできないものである。
【００１６】
本発明は、このような状況を鑑みてなされたもので、その目的は、システムＬＳＩから伝送路を通して外部メモリにデータ伝送させる際、システムＬＳＩ内に波形整形回路を設けて伝送データや制御信号の変化部の波形を急峻になるように整形するとともに、電源電圧や接地レベルの変動に伴う制御信号の振幅変動やジッター等の非対称歪の発生を抑えられるデータ伝送装置を提供することにある。
【課題を解決するための手段】
【００１７】
前記目的を達成するために、本発明によるデータ伝送装置は、システムＬＳＩと、システムＬＳＩに伝送路を通して接続された外部メモリとを備え、システムＬＳＩにおけるデータの処理時に伝送路を通して外部メモリとの間でデータ伝送が行われるものであって、システムＬＳＩに波形整形回路を配置し、波形整形回路は、システムＬＳＩから伝送路にデジタル信号が出力される際にその信号波形に発生する歪を監視し、その監視によって信号波形に歪が発生する可能性がある場合、伝送路に供給される信号電流値を調整することによって当該信号波形に発生する歪を除去することを特徴としている。
【００１８】
この場合、前記データ伝送装置において、システムＬＳＩから伝送路を通して外部メモリに供給されるデジタル信号は、デジタルデータ及びクロック信号等を含んだデジタル制御信号であることを特徴としている。
【００１９】
また、前記データ伝送装置において、波形整形回路は、システムＬＳＩから伝送路にデジタルデータが出力されるとき、電源電圧の変動を監視し、その監視によりデジタルデータ波形に歪が発生する可能性がある場合、伝送路に供給される信号電流値を調整することによってデジタルデータ波形に発生する歪を除去することを特徴としている。
【００２０】
さらに、前記データ伝送装置において、波形整形回路は、システムＬＳＩから伝送路にクロック信号が出力されるとき、電源電圧の変動を監視し、その監視によりクロック信号の振幅変動やジッターが発生する可能性がある場合、電源電圧の変動量を調整することによってクロック信号の振幅変動やジッターを除去することを特徴としている。
【００２１】
また、前記データ伝送装置において、波形整形回路は、入力されたデジタル信号を増幅して伝送路に供給する駆動用トランジスタと、駆動用トランジスタに電源電圧を供給する電流調整用トランジスタと、電流調整用トランジスタの制御電極に電流調整電圧を供給する調整電圧発生回路とを有することを特徴としている。
【００２２】
さらに、前記波形整形回路における調整電圧発生回路は、伝送路に出力されるデジタル信号波形の立上り及び立下りの鈍りを表す第１電圧を形成する第１回路と、伝送路に出力されるデジタル信号波形に跳ね返りが生じたとき及び電源電圧が変動したときに第２電圧を形成する第２回路と、第１電圧と第２電圧とを加減算及び積分して電流調整電圧を形成する第３回路とからなることを特徴としている。
【発明の効果】
【００２３】
本発明によれば、システムＬＳＩに波形整形回路を設け、その波形整形回路によってシステムＬＳＩと外部メモリとの間の伝送路に供給されるデジタルデータ及びデジタル制御信号が最適な状態になるように整形してその波形変化を改善させ、歪のないデータや制御信号を高速、大容量で伝送させることを可能にし、電源電圧、接地レベルの変動に伴うデジタル制御信号、特にクロック信号の振幅変動やジッター等の非対称歪の発生を抑えることができる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の実施の形態を図面を参照して説明する。
【００２５】
図１は、本発明のデータ伝送装置の一実施形態であって、その要部構成を示すブロック図である。
【００２６】
図１に示すように、このデータ伝送装置は、システムＬＳＩ１と、外部メモリ２と、システムＬＳＩ１と外部メモリ２との間を結合する伝送路６（１）、６（２）とからなっている。そして、システムＬＳＩ１は、第１バッファ回路３（１）と、第２バッファ回路３（２）と、第３バッファ回路３（３）と、第１波形整形回路４（１）と、第２波形整形回路４（２）と、第１送受信切替スイッチ５とを含んでいる。この場合、前記各構成要素の中で、第１バッファ回路３（１）、第２バッファ回路３（２）、第１波形整形回路４（１）、送受信切替スイッチ５は、デジタルデータの送受信系を構成し、第３バッファ回路３（３）、第２波形整形回路４（２）は、制御データ、アドレス信号、クロック信号等のデジタル制御信号の送信系を構成しており、デジタルデータの送受信系を構成する各構成要素、及び、制御信号、アドレス信号、クロック信号等の送信系を構成する各構成要素は、それぞれ図１に図示されるように相互接続されている。
【００２７】
また、外部メモリ２は、第２送受信切替スイッチ７と、第４バッファ回路８（１）と、第５バッファ回路８（２）と、第６バッファ回路８（３）とを含んでいる。これらの構成要素の中で、第２送受信切替スイッチ７と、第４バッファ回路８（１）と、第５バッファ回路８（２）は、デジタルデータの送受信系を構成し、第６バッファ回路８（３）は、制御データ、アドレス信号、クロック信号等の受信系を構成しており、デジタルデータの送受信系を構成する各構成要素、及び、制御データ、アドレス信号、クロック信号等の受信系を構成する構成要素は、それぞれ図１に図示されるように相互接続されている。
【００２８】
さらに、伝送路６（１）、６（２）は、システムＬＳＩパッケージに形成されるもので、伝送路６（１）については、その一端がシステムＬＳＩ１のデジタルデータ入出力端（記号なし）に接続され、その他端が外部メモリ２のデジタルデータ入出力端（記号なし）に接続されている。また、伝送路６（２）については、その一端がシステムＬＳＩ１の各種デジタル信号出力端（記号なし）に接続され、その他端が外部メモリ２の各種デジタル信号入力端（記号なし）に接続される。
【００２９】
前記構成を有するデータ伝送装置は、次のように動作する。
【００３０】
システムＬＳＩ１は、内部でデジタルデータの処理を行うために、処理中のデジタルデータを伝送路６（１）を通して外部メモリ２との間で送受信させ、当該データの外部メモリ２への書き込みや、当該データの外部メモリ２からの読み出しを行っている。
【００３１】
システムＬＳＩ１が外部メモリ２に処理中のデジタルデータの書き込みを行う場合は、当該データを第１バッファ回路３（１）から第１波形整形回路４（１）に入力し、後述するように第１波形整形回路４（１）において当該データの波形が所定の形状になるように整形した後、第１送受信切替スイッチ５に供給する。このとき第１送受信切替スイッチ５にはその制御ラインを通してライトイネーブル信号（ＷＥ）が供給され、それにより第１送受信切替スイッチ５は接点が送信側に切替られ、第１送受信切替スイッチ５に供給された当該データがプリント基板等により構成されている伝送路６（１）を通して外部メモリ２に伝送される。
【００３２】
また、システムＬＳＩ１で発生するデジタルデータ以外のデジタル制御信号、例えば、外部メモリ２の制御信号であるアドレス信号、クロック信号等を外部メモリ２に伝送する場合は、当該制御信号を第３バッファ回路３（３）から第２波形整形回路４（２）に入力し、第２波形整形回路４（２）において当該デジタル制御信号の波形が所定の形状になるように整形した後、同じくプリント基板等により構成されている伝送路６（２）を通して外部メモリ２に伝送され、外部メモリ２の制御が行われる。
【００３３】
ここで、図２は、図１に図示された第１波形整形回路４（１）の内部構成の一例を示す一部ブロック化された回路図である。
【００３４】
図２に示すように、第１波形整形回路４（１）は、駆動用トランジスタ（ドライバ用Ｔｒ）９と、電流調整用トランジスタ（電流調整用Ｔｒ）１０とを備え、その他に、第１コンパレータ１１と、第２コンパレータ１２と、第３コンパレータ１３と、第４コンパレータ１４と、第１基準電源１５と、第２基準電源１６と、第３基準電源１７と、第４基準電源１８と、排他的論理和回路（ＥＸＯＲ）１９と、加算回路２０と、加減算回路２１と、積分回路２２とからなる調整電圧発生回路（記号なし）とを備えている。
【００３５】
そして、ドライバ用Ｔｒ９は、ベースが前段にある第１バッファ回路３（１）の出力端子に、コレクタが出力ライン２３を通して後段にある第１送受信切替スイッチ５の送信側端子に、エミッタが接地接続され、電流調整用Ｔｒ１０は、ベースが調整電圧発生回路の出力に、コレクタが電源ライン２４に、エミッタが出力ライン２３に接続される。調整電圧発生回路において、第１コンパレータ１１は、非反転入力（＋）が出力ライン２３に、反転入力（−）が第１基準電源１５に、出力がＥＸＯＲ１９の一方の入力に接続される。第２コンパレータ１２は、非反転入力（＋）が出力ライン２３に、反転入力（−）が第２基準電源１６に、出力がＥＸＯＲ１９の他方の入力に接続される。第３コンパレータ１１は、非反転入力（＋）が出力ライン２３に、反転入力（−）が第３基準電源１７に、出力が加算回路２０の一方の入力に接続される。第４コンパレータ１２は、非反転入力（＋）が第４基準電源１８に、反転入力（−）が電源ライン２４に、出力が加算回路２０の他方の入力に接続される。加減算回路２１は、加算端子（＋）がＥＸＯＲ１９の出力に、減算端子（−）が加算回路２０の出力に接続される。積分回路２２は、入力が加減算回路２１の出力に接続され、出力が電流調整用Ｔｒ１０ベースに接続される。
【００３６】
なお、システムＬＳＩ１には、複数の電源が存在し、これらの基準電圧１５、１６、１７、１８を作り出す電源電圧やコンパレータ１１、１２、１３、１４、ＥＸＯＲ１９、加算回路２０、加減算回路２１、積分回路２２の電源電圧は電源電圧Ｖｃｃ２４とは別系統の高い電圧であり、電源電圧Ｖｃｃ２４の電圧変動の影響は受けない。
【００３７】
また、第２波形整形回路４（２）は、その内部構成が第１波形整形回路４（１）の内部構成と同じであって、ドライバ用Ｔｒ９のベースに第３バッファ回路３（３）の出力端子が接続され、出力ライン２３が直接伝送路６（２）に接続される点において第１波形整形回路４（１）と接続関係が異なっているだけである。そして、第１波形整形回路４（１）と第２波形整形回路４（２）とは、その内部構成が同じであるので、以下に詳しく述べる第１波形整形回路４（１）の動作と第２波形整形回路４（２）の動作とは、ほぼ同じ動作になる。
【００３８】
ここで、前記構成による第１波形整形回路４（１）の動作を、図３（ａ）乃至（ｄ）及び図４（ａ）乃至（ｄ）及び図５（ａ）乃至（ｃ）の波形図を参照して説明する。
【００３９】
前段にある第１バッファ回路３（１）から出力されたデジタルデータによりドライバＴｒ９のベースが駆動されると、そのコレクタに増幅反転されたデジタルデータが出力され、そのデジタルデータの一部が第１コンパレータ１１及び第２コンパレータ１２の各非反転入力（＋）に入力される。第１コンパレータ１１は、その反転入力（−）が電圧Ｖａを出力する第１基準電源１５に、第２コンパレータ１２は、その反転入力（−）が電圧Ｖｂを出力する第１基準電源１６にそれぞれ接続され、電圧Ｖａと電圧Ｖｂとの関係は、それらの中間電圧に対し、Ｖｂ＞中間電圧＞Ｖａに選んでいるので、ドライバＴｒ９から図３（ａ）に示すような立上り部及び立下り部が直立状態でなく傾斜した波形鈍りが生じているデジタルデータが出力されたとき、第１コンパレータ１１及び第２コンパレータ１２におけるデジタルデータの検出タイミングに違いが生じる。
【００４０】
すなわち、第１コンパレータ１１の出力は、図３（ｂ）に示すように、電圧Ｖａが中間電圧よりも低いので、デジタルデータの立上り開始部分に近いところでローレベルからハイレベルに立上り、デジタルデータの立下り終了部分に近いところでハイレベルからローレベルに立下る若干幅広の矩形波になる。これに対して、第２コンパレータ１２の出力は、図３（ｃ）に示すように、電圧Ｖｂが中間電位より高いので、デジタルデータの立上り終了部分に近いところでローレベルからハイレベルに立上り、デジタルデータの立上り開始部分に近いところでハイレベルからローレベルに立下る若干幅狭の矩形波になる。そして、第１コンパレータ１１の出力及び第２コンパレータ１２の出力は、ＥＸＯＲ１５に入力され、ＥＸＯＲ１５の出力に図３（ｄ）に示すようなデジタルデータの立上り部及び立下り部に相当する２つのパルスが発生し、加減算回路２１の加算端子（＋）に入力される。なお、ここで得られたパルスの幅は、ドライバ用Ｔｒ９から出力されるデジタルデータの立上り部及び立下り部の波形鈍りが大きいほど拡がったものになる。
【００４１】
また、第３コンパレータ１３には、その非反転入力（＋）にドライバ用Ｔｒ９から出力されるデジタルデータの一部が入力され、その反転入力（−）に電圧Ｖｃを出力する第３基準電源１７に接続されているので、図４（ｃ）に示すようにドライバ用Ｔｒ９の出力デジタルデータが電圧Ｖｃより高電圧レベルになった場合、図４（ｄ）に示すように第３コンパレータ１３の出力がハイレベルになる。すなわち、ドライバ用Ｔｒ９から出力されるデジタルデータに跳ね返りが発生している場合、その跳ね返り発生部分において第３コンパレータ１３の出力から正パルスが導出される。このように、第３コンパレータ１３は、ドライバ用Ｔｒ９から出力されるデジタルデータにおける電圧Ｖｃよりも高くなっている過渡電圧の発生を検出している。
【００４２】
第４コンパレータ１４は、電源ライン２４の電源電圧Ｖｃｃを監視するもので、その反転入力（−）に電源ライン２４の電源電圧Ｖｃｃが入力され、その非反転入力（＋）に第４基準電源１８に接続されている。そして、図５（ａ）に示すようなデジタルデータがドライバ用Ｔｒ９から出力された場合、デジタルデータの極性の切替えに伴い、図５（ｂ）に示すように電源ライン２４の電源電圧Ｖｃｃが一時的に変動する。このとき、電源ライン２４の電源電圧Ｖｃｃは、一時的であっても、電圧Ｖｄより低下することがあるので、その低下時点に第４コンパレータ１７の出力がそれまでのローレベルからハイレベルに変化し、第４コンパレータ１４の出力には図５（ｃ）に示すようなハイレベルのパルスが出力される。
【００４３】
第３コンパレータ１３の出力と第４コンパレータ１４の出力は、加算回路２０において加算され、加減算回路２１の減算端子（−）に入力される。
【００４４】
加減算回路２１から出力された加減算出力電圧は積分回路２２に供給され、そこで積分される。積分回路２２は、電源ライン２４の電源電圧Ｖｃｃが低下した場合とドライバ用Ｔｒ９から出力されたデジタルデータに跳ね返りが発生している場合にその積分出力が低下するように動作する。これに対して、ＥＸＯＲ１９の出力は加減算回路２１の加算端子（＋）に入力され、同じように積分回路２２で積分される。積分回路２２は、ドライバ用Ｔｒ９から出力されるデジタルデータの変化部の波形が鈍っている場合に、積分回路２２の積分出力電圧が高くなるように動作する。
【００４５】
積分回路２２の積分出力電圧は、電流調整用Ｔｒ１０のベースに供給される。このとき、積分回路２２の積分出力電圧が高くなれば、電流調整用Ｔｒ１０及びドライバ用Ｔｒ９の各コレクタ電流が増加し、一方、積分回路２２の積分出力電圧が低くなれば、電流調整用Ｔｒ１０及びドライバ用Ｔｒ９の各コレクタ電流が減少する。
【００４６】
したがって、ドライバ用Ｔｒ９から出力されるデジタルデータの変化部の波形が鈍った場合、電流調整用Ｔｒ１０に流れるコレクタ電流が増加し、その結果、ドライバ用Ｔｒ９から出力されるデジタルデータの波形の変化部の鈍りが解消されるようになり、逆に、デジタルデータにおける立上り部や立下り部に跳ね返りが発生したり、電源電圧Ｖｃｃの電圧降下が大きい場合、電流調整用Ｔｒ１０に流れる電流が減少してデジタルデータにおける立上り部や立下りの部の跳ね返りの発生が解消されたり、電源電圧Ｖｃｃの電圧降下を解消させる方向に働く。
【００４７】
このように、第１波形整形回路４（１）は、ドライバ用Ｔｒ９から出力されるデジタルデータの波形に対し、フィードバックループを構成しているので、常時、ドライバ用Ｔｒ９から出力されるデジタルデータは、最適な波形を保持することができる。
【００４８】
次に、電流調整用Ｔｒ１０のさらなる働きについて説明する。
【００４９】
電流調整用Ｔｒ１０は、電源ライン２４に接続され、第１波形整形回路４（１）の出力ライン２３の電流を調整するものであるが、この出力ライン２３の電流が規定値よりも不足した場合は、ドライバ用Ｔｒ９のオン／オフに対して、必要となる値の電流を供給することができず、第１波形整形回路４（１）からは図４（ｂ）に示すようにデジタルデータの立上り部及び立下り部の傾斜が鈍ったデジタルデータが出力される。これに対して、必要となる値の電流を供給することができた場合は、第１波形整形回路４（１）からは図４（ａ）に示すようになデジタルデータの立上り部及び立下り部の傾斜が急峻なデジタルデータ出力される筈であるが、実際にはシステムＬＳＩの内部は、図６に示すようにＬＳＩパッケージ内でチップとの間の配線により直流抵抗分（Ｒａ、Ｒｂ）や浮遊容量分（Ｃａ、Ｃｂ）それにインダクタンス成分（Ｌａ）を有している。そのため、この配線部に電流が流れると、過渡現象により発振が生じ、それによって図４（ｃ）に示すような跳ね返りのある波形となるが、前述のように第１波形整形回路４（１）により、かかる跳ね返りの発生を抑えることができる。
【００５０】
以上、第１波形整形回路４（１）の動作について説明したが、前述のように、第２波形整形回路４（２）の動作は、波形整形処理の対象信号がデジタルデータからデジタル制御信号に変わるだけで、殆ど同じ動作が行われる。
【００５１】
このように、本発明によるデータ伝送装置によれば、システムＬＳＩ１から伝送路６（１）、６（２）を通して外部メモリ２にデジタルデータ及びデジタル制御信号を伝送する際に、システムＬＳＩ１内に第１波形整形回路４（１）及び第２波形整形回路４（２）を配置することにより、システムＬＳＩ１から出力される伝送データや制御信号の変化部の波形を急峻になるように整形するとともに、電源電圧や接地レベルの変動に伴う制御信号の振幅変動やジッター等の非対称歪の発生を抑えることができるようになる。
【図面の簡単な説明】
【００５２】
【図１】本発明のデータ伝送装置の一実施形態であって、その要部構成を示すブロック図である。
【図２】図１に図示の第１波形整形回路の内部構成の一例を示す一部ブロック化された回路図である。
【図３】第１波形整形回路において、変化部が鈍ったデジタルデータからＥＸＯＲの出力が導出される過程を説明する各部の波形である。
【図４】第１波形整形回路において、デジタルデータに跳ね返りが生じた際に第３コンパレータから出力パルスが導出される過程を説明する各部の波形である。
【図５】第１波形整形回路において、電源電圧Ｖｃｃの変動が生じた際に第４コンパレータから出力パルスが導出される過程を説明する各部の波形である。
【図６】システムＬＳＩ内の端子とＬＳＩチップとの間の配線の等価回路を示す回路図である。
【図７】高速、大容量のデータ伝送を行うことが可能な既知の伝送システムの一例を示す構成図である。
【図８】デジタル制御信号のレベル変化時に電源電圧、接地レベルの変動に伴ってクロック信号のハイレベル及びローレベルが変化する状態を説明する波形図である。
【図９】現実に発生するクロック信号のハイレベル及びローレベルの変化の一例を表わした波形図である。
【符号の説明】
【００５３】
１  システムＬＳＩ
２  外部メモリ
３（１）  第１バッファ回路
３（２）  第２バッファ回路
３（３）  第３バッファ回路
４（１）  第１波形整形回路
４（２）  第２波形整形回路
５  第１送受信切替スイッチ
６（１）、６（２）  伝送路
７  第２送受信切替スイッチ
８（１）  第４バッファ回路
８（２）  第５バッファ回路
８（３）  第６バッファ回路
９  駆動用トランジスタ（ドライバ用Ｔｒ）
１０  電流調整用トランジスタ（電流調整用Ｔｒ）
１１  第１コンパレータ
１２  第２コンパレータ
１３  第３コンパレータ
１４  第４コンパレータ
１５  第１基準電源
１６  第２基準電源
１７  第３基準電源
１８  第４基準電源
１９  排他的論理和回路（ＥＸＯＲ）
２０  加算回路
２１  加減算回路
２２  積分回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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