(57)【要約】【課題】スペース的、電力的なロスを減らしつつ、システムの監視、クロック源の双方として機能することが可能なリアルタイムクロックを提供する。【解決手段】上記課題を解決するためのリアルタイムクロックは、発振回路１２と、前記発振回路１２から出力されたクロック信号を分周する分周部２０と、前記分周部２０により分周されたクロック信号が入力されるウォッチドッグタイマ回路２８と、前記分周部２０により１Ｈｚ１秒にまで分周されたクロック信号に基づいて時計データを生成する内部時計２４と、電源入力端子１８およびバックアップ電源を備えたことを特徴とする。【選択図】図１
2009032142.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号を出力する発振回路と、
複数の分周回路を備え、前記クロック信号を分周し互いに周期の異なる複数の分周信号を生成する分周部と、
カウンタを備えたウォッチドックタイマ回路であって、複数の前記分周信号のいずれか１つに基づいて前記カウンタのカウンタ値をカウントアップまたはカウントダウンし、前記カウンタ値がオーバーフローまたはアンダーフローした場合、割り込み信号を外部へ出力するウォッチドッグタイマ回路と、
前記複数の分周信号のいずれか１つに基づいて時計データを生成する内部時計と、
を備えたことを特徴とするリアルタイムクロック。
【請求項２】
請求項１に記載のリアルタイムクロックであって、
複数の前記分周信号のうちいずれかを選択して出力するクロック選択部を設け、
前記ウォッチドッグタイマ回路に対して前記クロック選択部の出力信号を入力する構成としたことを特徴とするリアルタイムクロック。
【請求項３】
請求項２に記載のリアルタイムクロックであって、
前記クロック選択部には、外部から入力されるクロック選択信号に基づいて当該クロック選択部により信号を取り出す分周回路を選択するための選択信号を出力するレジスタ設定部を接続したことを特徴とするリアルタイムクロック。
【請求項４】
請求項１ないし３のいずれかに記載のリアルタイムクロックであって、
メイン電源端子およびバックアップ電源をさらに備えたことを特徴とするリアルタイムクロック。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、リアルタイムクロックに係り、特にリアルタイムクロックを搭載したシステムの動作を監視する機能を有するリアルタイムクロックに関する。
【背景技術】
【０００２】
システムの動作を監視する機能を有する回路として、ウォッチドッグタイマが知られている。近年では、多くのシステムにウォッチドッグタイマが備えられるようになっている。このようなシステムにおけるウォッチドッグタイマの役割の一例としては、ＣＰＵの動作の監視である。ウォッチドッグタイマには少なくとも、監視時間の制限値を定めるタイマが備えられ、外部から入力されるクロック信号をカウントすることで前記タイマで定めるカウント値を加算、あるいは減算する。そして、内蔵されたタイマが０または所定の値になるまでの間、ＣＰＵの動作を監視し、ＣＰＵからの出力信号を検出した時点でタイマをリセットするという動作を繰り返す。そして、タイマが０または所定の値となった場合には、ＣＰＵに対して割り込み信号やリセット信号を出力し、ＣＰＵの暴走を防止する。
【０００３】
このような機能を有するウォッチドッグタイマについては、特許文献１に開示されている。
【特許文献１】特開２００２−２２９８１７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
近年、上記のようなシステムを含む電子機器に対しては、小型薄型化、高集積化が求められており、特にモバイル機器に対してはその傾向が著しい。こうした事情を考慮して上記システムを見直すと、ＣＰＵには独自の動作を制御するためのクロック源（例えばリアルタイムクロック）が接続されており、ウォッチドッグタイマにも独自にクロック源が備えられるという傾向にある。このため、１つのシステムを構成するために複数のクロック源を備えることとなり、スペース的、電力的なロスが大きい。
【０００５】
そこで本発明では、上記のようなスペース的、電力的なロスを減らしつつ、システムの監視、クロック源の双方として機能することが可能なリアルタイムクロックを提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態又は適用例として実現することができる。
【０００７】
［適用例１］クロック信号を出力する発振回路と、複数の分周回路を備え、前記クロック信号を分周し互いに周期の異なる複数の分周信号を生成する分周部と、カウンタを備えたウォッチドックタイマ回路であって、複数の前記分周信号のいずれか１つに基づいて前記カウンタのカウンタ値をカウントアップまたはカウントダウンし、前記カウンタ値がオーバーフローまたはアンダーフローした場合、割り込み信号を外部へ出力するウォッチドッグタイマ回路と、前記複数の分周信号のいずれか１つに基づいて時計データを生成する内部時計と、を備えたことを特徴とするリアルタイムクロック。
このような構成とすることにより、システムのクロック減を１つとした上で、システムの監視機能を持たせることができ、スペース的、電力的なロスを減らすことができる。
【０００８】
［適用例２］適用例１に記載のリアルタイムクロックであって、複数の前記分周信号のう
ちいずれかを選択して出力するクロック選択部を設け、前記ウォッチドッグタイマ回路に対して前記クロック選択部の出力信号を入力する構成としたことを特徴とするリアルタイムクロック。
このような構成とすることにより、複数のクロック源を持つ事なく、ウォッチドッグタイマ回路に対して周期の異なる複数種類のクロック信号を選択的に入力することが可能となる。このため、ウォッチドッグタイマ回路のタイムアウトまでの時間管理等を任意かつ高精度に定めることが可能となる。
【０００９】
［適用例３］適用例２に記載のリアルタイムクロックであって、前記クロック選択部には、外部から入力されるクロック選択信号に基づいて当該クロック選択部により信号を取り出す分周回路を選択するための選択信号を出力するレジスタ設定部を接続したことを特徴とするリアルタイムクロック。
このような構成とすることにより、ウォッチドッグタイマ回路のタイムアウトまでの時間等の設定を、リアルタイムクロックにおける外部端子への電気信号の入力のみで行うことが可能となる。
【００１０】
［適用例４］適用例１ないし３のいずれかに記載のリアルタイムクロックであって、メイン電源端子およびバックアップ電源をさらに備えたことを特徴とするリアルタイムクロック。
このような構成とすることにより、電力の供給経路が２系統となり、発振回路からの信号の取り出しを、より確実に行うことが可能となる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明のリアルタイムクロックに係る実施の形態について、図面を参照しつつ詳細に説明する。
まず、図１を参照して本発明のリアルタイムクロックに係る第１の実施形態について説明する。本実施形態に係るリアルタイムクロック１０は、発振回路１２、分周部２０、内部時計２４、およびウォッチドッグタイマ回路２８を基本として構成される。
【００１２】
前記発振回路１２には、リアルタイムクロック１０の外部端子である電源入力端子（メイン電源端子）１８が接続されている。また、当該発振回路１２は圧電振動子１４と発振回路１６から構成されている。圧電振動子１４は、発振回路１６を介して電源入力端子１８から入力される電気信号に基づいて一定周期（例えば約３２ｋＨｚ）で振動し、これを発振回路１６へと出力する。圧電振動子１４の構成は特に限定するものでは無いが、例として挙げた３２ｋＨｚの振動を励起する場合には、水晶により構成された音叉型圧電振動片を用いたものとすると良い。水晶により構成された圧電振動片を採用することにより、周波数温度特性を良好に保つことが可能となるからである。そして発振回路１６は、圧電振動子１４から出力された信号を増幅し、詳細を後述する分周部２０へ出力する。なお、発振回路１２には、図示しない二次電池等（バックアップ電源）が接続されており、電源入力端子１８からの電気信号の入力が無い場合でも発振することが可能に構成されている。
【００１３】
前記分周部２０は、前記発振回路１２の出力側に接続されており、複数の１／２分周回路２２を備えている。当該分周回路２２は、多段に接続されており、源振クロック（３２ｋＨｚ）を段階的に１／２に分周し、１Ｈｚの１秒信号を生成することができる。それぞれの分周回路２２により分周された個々の信号のそれぞれを、分周信号と呼ぶことができる。
【００１４】
分周部２０には前述した発振回路１２の他に、計時手段としての内部時計２４とウォッチドッグタイマ回路２８が接続されており、分周部２０にて生成された１秒信号は、詳細
を後述するウォッチドッグタイマ回路２８と前記内部時計２４との双方に出力される。内部時計２４では、入力された１秒信号に基づいて年、月、日、時、分、秒のカウントを行って時計データを生成し、図示しないＣＰＵを有するシステム内部のクロック源としての役割を果たす。このため、内部時計２４には、リアルタイムクロック１０の外部端子としての時計データ出力端子２６が接続されている。
【００１５】
前記ウォッチドッグタイマ回路２８は、カウンタ値を備えたカウンタ３０と、ポストスケーラ３２を有する。前記カウンタ３０は、分周部２０から出力された１秒信号をカウントし、カウンタ値を予め定められたクロック数だけカウントアップ、あるいはカウントダウンする。（以下、本実施形態ではカウントダウンする場合の例を挙げることとする）カウンタ値がアンダーフローした際（カウントアップする場合にはオーバーフロー）にシステムのＣＰＵに対してプログラムの停止やリセットを行うための割り込み信号、リセット信号を出力する。また、カウンタ３０は、カウンタ値がアンダーフローする前にＣＰＵからの動作信号が入力された場合にはカウンタ値がリセットされる。前記ポストスケーラ３２は、カウンタ３０のアンダーフロー時間を延長する際に用いる。このような構成のウォッチドッグタイマ回路２８には、カウンタ３０に対して、ＣＰＵの動作信号を入力するための動作信号入力端子３４が接続されている。また、ポストスケーラ３２に対して、リセット信号（割り込み信号）を出力するためのリセット信号出力端子３６が接続されている。
【００１６】
次に、上記のような構成のアルタイムクロック１０の動作について説明する。本実施形態に係るリアルタイムクロック１０では、電源入力端子１８からの電気信号を受けて発振回路１２が所定周波数の信号を出力する。発振回路１２から出力された信号は分周部２０に入力されて１秒信号が生成される。分周部２０により生成された１秒信号は、内部時計２４に出力されるとともに、ウォッチドッグタイマ回路２８に出力される。
【００１７】
内部時計２４に入力された１秒信号は、内部の計時レジスタ（不図示）にてカウントされ、年、月、日、時、分、秒といった時計データを構成する。内部時計２４により構成された時計データは、時計データ出力端子２６より外部に出力されることとなる。
【００１８】
一方、ウォッチドッグタイマ回路２８に入力された１秒信号は、カウンタ３０に入力される（図２：Ｓ１０）。カウンタ３０に１秒信号が入力されると、予め定められたカウンタ値のカウントダウンが開始される（Ｓ２０）。
【００１９】
ウォッチドッグタイマ回路２８では、カウンタ３０によるカウントダウンの最中、ＣＰＵからの動作信号の入力の有無を判定し、これをフィードバックすることとなる（Ｓ３０）。この時、ウォッチドッグカウンタ回路２８のカウンタ３０に対して動作信号が入力されると（Ｙｅｓの場合）、カウンタ３０のリセットがなされ、再度カウンタ３０のカウントダウンが開始される（Ｓ４０）。
【００２０】
一方、Ｓ３０において動作信号の入力が確認できない場合（Ｎｏの場合）、カウンタ値がアンダーフローしていないか、すなわちカウンタ値が「０」になっていないかを確認する（Ｓ５０）。ここで、カウンタ値がアンダーフローしていた場合（Ｙｅｓの場合）、ＣＰＵや動作プログラムが暴走していると判断し、ＣＰＵに対してリセット信号を出力する（Ｓ６０）。これに対し、Ｓ５０にてカウンタ値がアンダーフローしていない場合（Ｎｏの場合）、再度カウンタ値を減算するために、Ｓ２０の前段へと戻る。
【００２１】
このような構成のリアルタイムクロック１０によれば、リアルタイムクロック１０内にウォッチドッグタイマ回路２８を備え、時計データを生成する内部時計２４とクロック源を共有する構成としたため、従来２つ必要であった発振器を１つとすることができ、シス
テムを含む電子機器を構成する場合におけるスペース面、電力面に優位性を出すことができる。また、リアルタイムクロック１０に対してウォッチドッグタイマ回路２８を設ける構成としたため、発振回路１２の発振は図示しないバックアップ電源からの電力供給を受けることによっても行うことができる。このため、ＣＰＵを含む電子機器のシステムが待機中であったとしても、リセット信号等の出力が可能となる。
【００２２】
次に、図３を参照して本実施形態のリアルタイムクロックに係る第２の実施形態について説明する。なお、本実施形態に係るリアルタイムクロックの殆どの構成は、上述した第１の実施形態に係るリアルタイムクロック１０と同様である。したがってその機能を同一とする箇所には、図１に示す符号に１００を足した符号を付して詳細な説明は省略することとする。
【００２３】
本実施形態に係るリアルタイムクロック１１０は、分周部１２０とウォッチドッグタイマ回路１２８との間に、クロック選択回路１４０を設けた点にある。  
【００２４】
分周部１２０における各分周回路１２２ではそれぞれ、段階的な１／２分周信号が生成されている。このため、これらの周期の異なる分周信号をクロック信号としてクロック選択回路１４０に出力するようにするのである。なお当然に、クロック選択回路１４０に対して出力するクロック信号として、１秒信号を出力することも可能である。
【００２５】
前記クロック選択回路１４０は、クロック選択部１４２と内部レジスタ設定部１４４とから構成されている。クロック選択部１４２は、内部レジスタ設定部１４４から出力される切替え信号に基づいてスイッチングを行い、接続された分周回路１２２から出力されるクロック信号をウォッチドッグタイマ回路１２８へ出力する切替え接続部である。また、内部レジスタ設定部１４４には、分周部１２０に備えられた複数の分周回路１２２のそれぞれに対応したアドレスと、当該アドレスに対応した分周回路１２２への切替え信号を出力するためのクロック選択信号が記録されている。そして、リアルタイムクロック１１０の外部端子であるクロック選択信号入力端子１４６から入力されるクロック選択信号に対応した分周回路１２２への切替え信号を、クロック選択部１４２へと出力する。
【００２６】
このような構成のリアルタイムクロック１１０によれば、ウォッチドッグタイマ回路１２８のタイムアウトまでの時間管理、割り込み信号等の出力時間を任意のタイミングで高精度に調整することが可能となる。このため、複数のクロック発振源を持たずに個別なシステム、電子機器の動作状況に応じた最適な監視タイミングの設定が可能となる。
【図面の簡単な説明】
【００２７】
【図１】第１の実施形態に係るリアルタイムクロックの構成を示すブロック図である。
【図２】ウォッチドッグタイマ回路の動作を示すフロー図である。
【図３】第２の実施形態に係るリアルタイムクロックの構成を示すブロック図である。
【符号の説明】
【００２８】
１０………リアルタイムクロック、１２………発振器、１４………圧電振動子、１６………発振回路、２０………分周部、２２………分周回路、２４………内部時計、２８………ウォッチドッグタイマ回路、３０………カウンタ、３２………ポストスケーラ。
【図１】
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【図２】
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【図３】
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