(57)【要約】【課題】プリエンファシスの量を可変にするとともに、複数の出力端子の信号を合成して多重化する多重差動伝送において、合成後の伝送波形においてもプリエンファシスの効果を持続させる。【解決手段】多重差動伝送システムにおいて、信号送信機１０は差動ドライバ回路１１〜１３とプリエンファシス差動ドライバ回路１４〜１６とを備える。差動ドライバ回路１１〜１３はそれぞれ出力信号Ｓ１１ａ〜Ｓ１３ａとその位相反転信号Ｓ１１ｂ〜Ｓ１３ｂとを送信する。出力信号Ｓ１１ａ〜Ｓ１３ａのうち少なくとも１つの出力信号の振幅が他の出力信号の振幅と異なり、プリエンファシス差動ドライバ回路１４〜１６はそれぞれ各出力信号Ｓ１１ａ〜Ｓ１３ａのパルスが変化するタイミングでそれぞれ出力信号Ｓ１１ａ〜Ｓ１３ａの信号電圧に応じて決定されるプリエンファシス量を有するプリエンファシス出力信号ＳＥ１４ａ〜ＳＥ１６ａを出力する。【選択図】図１
2009077099.tif 000002
【特許請求の範囲】
【請求項１】
信号送信機と、信号受信機と、上記信号送信機と信号受信機との間を接続する第１、第２及び第３の信号線からなる信号伝送路とを備えた多重差動伝送システムのための信号送信機において、
第１のビット情報信号に応答して、第１出力信号と、上記第１出力信号の位相反転信号である反転第１出力信号とを送信する第１の差動ドライバ回路と、
第２のビット情報信号に応答して、第２出力信号と、上記第２出力信号の位相反転信号である反転第２出力信号とを送信する第２の差動ドライバ回路と、
第３のビット情報信号に応答して、第３出力信号と、上記第３出力信号の位相反転信号である反転第３出力信号とを送信する第３の差動ドライバ回路と、
前記第１のビット情報信号に基づいて発生される第１のプリエンファシス信号に応答して、前記第１出力信号の信号電圧に応じて決定されるプリエンファシス量を有する第１プリエンファシス出力信号と、上記第１プリエンファシス出力信号の位相反転信号である反転第１プリエンファシス出力信号とを送信する第１のプリエンファシス差動ドライバ回路と、
前記第２のビット情報信号に基づいて発生される第２のプリエンファシス信号に応答して、前記第２出力信号の信号電圧に応じて決定されるプリエンファシス量を有する第２プリエンファシス出力信号と、上記第２プリエンファシス出力信号の位相反転信号である反転第２プリエンファシス出力信号とを送信する第２のプリエンファシス差動ドライバ回路と、
前記第３のビット情報信号に基づいて発生される第３のプリエンファシス信号に応答して、前記第３出力信号の信号電圧に応じて決定されるプリエンファシス量を有する第３プリエンファシス出力信号と、上記第３プリエンファシス出力信号の位相反転信号である反転第３プリエンファシス出力信号とを送信する第３のプリエンファシス差動ドライバ回路とを備え、
上記第１出力信号と上記第１プリエンファシス出力信号とを合成した信号と、上記反転第３出力信号と上記反転第３プリエンファシス出力信号とを合成した信号とを合成して第１の信号線に送信し、上記第２出力信号と上記第２プリエンファシス出力信号とを合成した信号と、上記反転第１出力信号と上記反転第１プリエンファシス出力信号とを合成した信号とを合成して第２の信号線に送信し、上記第３出力信号と上記第３プリエンファシス出力信号とを合成した信号と上記反転第２出力信号と上記反転第２プリエンファシス出力信号とを合成した信号とを合成して第１の信号線に送信し、
第１出力信号、第２出力信号及び第３出力信号のうち少なくとも１つの出力信号の振幅が他の出力信号の振幅と異なり、
前記第１、第２及び第３のプリエンファシス差動ドライバ回路は、それぞれ前記第１、第２及び第３の差動ドライバ回路からの各出力信号のパルスが変化するタイミングで、当該各出力信号の信号電圧に応じてそれぞれ決定されるプリエンファシス量を有する各プリエンファシス出力信号を出力することを特徴とする信号送信機。
【請求項２】
前記第１、第２及び第３のプリエンファシス差動ドライバ回路は、それぞれ前記第１、第２及び第３の差動ドライバ回路からの各出力信号のパルスが変化する直前で、当該各出力信号の信号電圧に応じて決定されかつ当該出力信号のパルスと正負が異なるプリエンファシス量を有する各プリエンファシス出力信号を出力することを特徴とする請求項１記載の信号送信機。
【請求項３】
請求項１又は２記載の信号送信機と、信号受信機と、上記信号送信機と信号受信機との間を接続する第１、第２及び第３の信号線からなる信号伝送路とを備えた多重差動伝送システムのための信号受信機において、
上記第１の信号線と上記第２の信号線との間に接続された第１の終端抵抗に発生する終端電圧の極性を検出して、当該検出結果を第１のビット情報信号として出力する第１の差動レシーバと、
上記第２の信号線と上記第３の信号線との間に接続された第２の終端抵抗に発生する終端電圧の極性を検出して、当該検出結果を第２のビット情報信号として出力する第２の差動レシーバと、
上記第３の信号線と上記第１の信号線との間に接続された第３の終端抵抗に発生する終端電圧の極性を検出して、当該検出結果を第３のビット情報信号として出力する第３の差動レシーバとを備えたことを特徴とする信号受信機。
【請求項４】
請求項１又は２記載の信号送信機と、
請求項３記載の信号受信機とを備えたことを特徴とする多重差動伝送システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号送信機、信号受信機及び多重差動伝送システムに関し、特に、３ビットのビット情報信号を３本の信号線からなる信号伝送路を介して差動伝送する多重差動伝送システムと、当該多重差動伝送システムに用いる信号送信機及び信号受信機に関する。
【背景技術】
【０００２】
近年、液晶テレビやプラズマテレビに代表されるフラットパネルディスプレイにおいて、ＶＧＡ(Video Graphics Array)からＸＧＡ(eXtended Graphics Array)へと高画質となるに従い、画像情報を転送する信号速度は高速化が進んでいる。そこで、高速デジタル・データ伝送の方法として、低振幅の差動伝送方法が用いられるようになった。この伝送方法は、１本の平衡ケーブル又はプリント基板上に形成された２本の信号線パターンを介して、互いに逆相で振幅の等しい信号を送る伝送方法である。特徴としては、低ノイズ、外来ノイズに対する強耐性、低電圧振幅、高速データ伝送などがあり、高速伝送の手法として、特にディスプレイの分野において導入が進んでいる。
【０００３】
しかしながら、高速データ伝送においては、伝送路における高周波成分の減衰が無視できなくなり、伝送距離が長くなるにしたがって信号が劣化することが問題となっていた。それに対して、高周波成分を送信機側で予め強調して送信するプリエンファシスを行うことが一般的である。特許文献１に開示された従来例に係る波形等価回路においては、２個のブリッジ形の差動スイッチ回路の一方をメインドライバ回路に、他方をプリエンファシス用ドライバとして使用し、差動出力端子を共有したドライバ回路を構成し、出力部抵抗を可変とすることにより、インピーダンスの関係式に従ってエンファサイズの振幅差ΔＶを可変にする。
【０００４】
【特許文献１】特開２００５−２１７９９９号公報。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来例に係る波形等価回路は、インピーダンスの関係式に従ってエンファサイズの振幅差ΔＶを変化させるため、信号振幅が決まればプリエンファシスの量も一義的に決まり、プリエンファシスの量が実質的に可変にならないという問題点があった。
【０００６】
また、従来例に係る波形等価回路を複数の信号を合成して多重化する多重差動伝送に適用した場合、合成後の伝送波形において正側のプリエンファシスと負側のプリエンファシスとが加算されて相殺され、プリエンファシスの効果が持続しないという問題点があった。
【０００７】
本発明の目的は以上の問題点を解決し、プリエンファシスの量を可変にするとともに、複数の信号を合成して多重化する多重差動伝送において、合成後の伝送波形においてもプリエンファシスの効果を持続させる波形等価機能を有する多重差動伝送システムと、当該多重差動伝送システムに用いる信号送信機及び信号受信機を提供することにある。
【課題を解決するための手段】
【０００８】
第１の発明に係る信号送信機は、信号送信機と、信号受信機と、上記信号送信機と信号受信機との間を接続する第１、第２及び第３の信号線からなる信号伝送路とを備えた多重差動伝送システムのための信号送信機において、第１のビット情報信号に応答して、第１出力信号と、上記第１出力信号の位相反転信号である反転第１出力信号とを送信する第１の差動ドライバ回路と、第２のビット情報信号に応答して、第２出力信号と、上記第２出力信号の位相反転信号である反転第２出力信号とを送信する第２の差動ドライバ回路と、第３のビット情報信号に応答して、第３出力信号と、上記第３出力信号の位相反転信号である反転第３出力信号とを送信する第３の差動ドライバ回路と、前記第１のビット情報信号に基づいて発生される第１のプリエンファシス信号に応答して、前記第１出力信号の信号電圧に応じて決定されるプリエンファシス量を有する第１プリエンファシス出力信号と、上記第１プリエンファシス出力信号の位相反転信号である反転第１プリエンファシス出力信号とを送信する第１のプリエンファシス差動ドライバ回路と、前記第２のビット情報信号に基づいて発生される第２のプリエンファシス信号に応答して、前記第２出力信号の信号電圧に応じて決定されるプリエンファシス量を有する第２プリエンファシス出力信号と、上記第２プリエンファシス出力信号の位相反転信号である反転第２プリエンファシス出力信号とを送信する第２のプリエンファシス差動ドライバ回路と、前記第３のビット情報信号に基づいて発生される第３のプリエンファシス信号に応答して、前記第３出力信号の信号電圧に応じて決定されるプリエンファシス量を有する第３プリエンファシス出力信号と、上記第３プリエンファシス出力信号の位相反転信号である反転第３プリエンファシス出力信号とを送信する第３のプリエンファシス差動ドライバ回路とを備え、上記第１出力信号と上記第１プリエンファシス出力信号とを合成した信号と、上記反転第３出力信号と上記反転第３プリエンファシス出力信号とを合成した信号とを合成して第１の信号線に送信し、上記第２出力信号と上記第２プリエンファシス出力信号とを合成した信号と、上記反転第１出力信号と上記反転第１プリエンファシス出力信号とを合成した信号とを合成して第２の信号線に送信し、上記第３出力信号と上記第３プリエンファシス出力信号とを合成した信号と上記反転第２出力信号と上記反転第２プリエンファシス出力信号とを合成した信号とを合成して第１の信号線に送信し、第１出力信号、第２出力信号及び第３出力信号のうち少なくとも１つの出力信号の振幅が他の出力信号の振幅と異なり、前記第１、第２及び第３のプリエンファシス差動ドライバ回路は、それぞれ前記第１、第２及び第３の差動ドライバ回路からの各出力信号のパルスが変化するタイミングで、当該各出力信号の信号電圧に応じてそれぞれ決定されるプリエンファシス量を有する各プリエンファシス出力信号を出力することを特徴とする信号送信機。
【０００９】
上記信号送信機において、前記第１、第２及び第３のプリエンファシス差動ドライバ回路は、それぞれ前記第１、第２及び第３の差動ドライバ回路からの各出力信号のパルスが変化する直前で、当該各出力信号の信号電圧に応じて決定されかつ当該出力信号のパルスと正負が異なるプリエンファシス量を有する各プリエンファシス出力信号を出力することを特徴とする。
【００１０】
第２の発明に係る信号受信機は、上記信号送信機と、信号受信機と、上記信号送信機と信号受信機との間を接続する第１、第２及び第３の信号線からなる信号伝送路とを備えた多重差動伝送システムのための信号受信機において、上記第１の信号線と上記第２の信号線との間に接続された第１の終端抵抗に発生する終端電圧の極性を検出して、当該検出結果を第１のビット情報信号として出力する第１の差動レシーバと、上記第２の信号線と上記第３の信号線との間に接続された第２の終端抵抗に発生する終端電圧の極性を検出して、当該検出結果を第２のビット情報信号として出力する第２の差動レシーバと、上記第３の信号線と上記第１の信号線との間に接続された第３の終端抵抗に発生する終端電圧の極性を検出して、当該検出結果を第３のビット情報信号として出力する第３の差動レシーバとを備えたことを特徴とする。
【００１１】
第３の発明に係る多重差動伝送システムは、上記信号送信機と上記信号受信機とを備えたことを特徴とする。
【発明の効果】
【００１２】
本発明に係る信号送信機、信号受信機及び多重差動伝送システムによれば、各差動ドライバ回路が出力する出力信号のうち少なくとも１つの出力信号の振幅が他の出力信号の振幅と異なり、各プリエンファシス差動ドライバ回路は、それぞれ各差動ドライバ回路からの各出力信号のパルスが変化するタイミングで、当該各出力信号の信号電圧に応じて決定されるプリエンファシス量を有する各プリエンファシス出力信号を出力するので、プリエンファシスの量を可変にするとともに、複数の信号を合成して多重化する多重差動伝送において、合成後の伝送波形においてもプリエンファシスの効果を持続させることができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明に係る一実施形態について図面を参照して説明する。なお、以下の実施形態において、同様の構成要素については同一の符号を付している。
【００１４】
実施形態．
図１は本発明の一実施形態に係る多重差動伝送システムの構成を示すブロック図である。図１において、本実施形態に係る多重差動伝送システムは、信号送信機１０と信号受信機２０とが信号伝送路３０を介して接続されて構成される。
【００１５】
信号送信機１０は、
（ａ）ハイレベル又はローレベルを有するビット情報信号Ｂ１及びその反転信号／Ｂ１に応答して、第１出力信号Ｓ１１ａとその位相反転信号である反転第１出力信号Ｓ１１ｂを出力する差動ドライバ回路１１と、
（ｂ）ハイレベル又はローレベルを有するビット情報信号Ｂ２及びその反転信号／Ｂ２に応答して、第２出力信号Ｓ１２ａとその位相反転信号である反転第２出力信号Ｓ１２ｂを出力する差動ドライバ回路１２と、
（ｃ）ハイレベル又はローレベルを有するビット情報信号Ｂ３及びその反転信号／Ｂ３に応答して、第３出力信号Ｓ１３ａとその位相反転信号である反転第３出力信号Ｓ１３ｂを出力する差動ドライバ回路１３と、
（ｄ）ハイレベル又はローレベルを有するプリエンファシス信号Ｅ１及びその反転信号／Ｅ１に応答して、第１出力信号Ｓ１１ａの信号電圧に比例するプリエンファシス量を有する第１プリエンファシス出力信号ＳＥ１４ａとその位相反転信号である反転第１プリエンファシス出力信号ＳＥ１４ｂを出力するプリエンファシス差動ドライバ回路１４と、
（ｅ）ハイレベル又はローレベルを有するプリエンファシス信号Ｅ２及びその反転信号／Ｅ２に応答して、第２出力信号Ｓ１２ａの信号電圧に比例するプリエンファシス量を有する第２プリエンファシス出力信号ＳＥ１５ａとその位相反転信号である反転第２プリエンファシス出力信号ＳＥ１５ｂを出力するプリエンファシス差動ドライバ回路１５と、
（ｆ）ハイレベル又はローレベルを有するプリエンファシス信号Ｅ３及びその反転信号／Ｅ３に応答して、第３出力信号Ｓ１３ａの信号電圧に比例するプリエンファシス量を有する第３プリエンファシス出力信号ＳＥ１６ａとその位相反転信号である反転第３プリエンファシス出力信号ＳＥ１６ｂを出力するプリエンファシス差動ドライバ回路１６とを備える。
【００１６】
なお、各プリエンファシス信号Ｅ１，Ｅ２，Ｅ３は、各ビット情報信号Ｂ１，Ｂ２，Ｂ３に対して反転されかつ強調パルスの幅に対応する所定時間だけ先行して出力されるように図示しないコントローラにより制御される。具体的には、例えば、各プリエンファシス信号Ｅ１，Ｅ２，Ｅ３を強調パルスの幅に対応する所定時間だけ遅延させるための遅延回路と、遅延させた各プリエンファシス信号Ｅ１，Ｅ２，Ｅ３を反転するためのインバータとを備えることにより各ビット情報信号Ｂ１，Ｂ２，Ｂ３を生成する。
【００１７】
差動ドライバ回路１１は、電源電圧Ｖｄｄ１及び−Ｖｄｄ１の間に互いに直列に接続されたＭＯＳトランジスタ１１ａ及び１１ｂと、電源電圧Ｖｄｄ１及び−Ｖｄｄ１の間に互いに直列に接続されたＭＯＳトランジスタ１１ｃ及び１１ｄと、ＭＯＳトランジスタ１１ａ及び１１ｂの接続点と信号伝送路３０との間に接続された抵抗１１ｅと、ＭＯＳトランジスタ１１ｃ及び１１ｄの接続点と信号伝送路３０との間に接続された抵抗１１ｆとを備えて構成される。ＭＯＳトランジスタ１１ａ及び１１ｂは、ビット情報信号Ｂ１によってオンオフを制御され、ＭＯＳトランジスタ１１ｃ及び１１ｄは、ビット情報信号Ｂ１の反転信号／Ｂ１によってオンオフを制御される。なお、差動ドライバ回路１２は差動ドライバ回路１１と同様に構成され、差動ドライバ回路１３は、電源電圧Ｖｄｄ１及び−Ｖｄｄ１に代えて電源電圧Ｖｄｄ２及び−Ｖｄｄ２に接続される点を除いて、差動ドライバ回路１１と同様に構成される。また、プリエンファシス差動ドライバ回路１４，１５は、電源電圧Ｖｄｄ１及び−Ｖｄｄ１に代えて電源電圧Ｖｄｄ３及び−Ｖｄｄ３に接続される点を除いて、差動ドライバ回路１１と同様に構成される。プリエンファシス差動ドライバ回路１６は、電源電圧Ｖｄｄ１及び−Ｖｄｄ１に代えて電源電圧Ｖｄｄ２よりも大きい電源電圧Ｖｄｄ４及び−Ｖｄｄ４に接続される点を除いて、差動ドライバ回路１１と同様に構成される。電源電圧Ｖｄｄ１，Ｖｄｄ２，Ｖｄｄ３，Ｖｄｄ４の間には、次式（１）〜（３）の関係が成り立つ。
【００１８】
［数１］
｜Ｖｄｄ１｜＜｜Ｖｄｄ２｜      （１）
【００１９】
［数２］
｜Ｖｄｄ３｜＞｜Ｖｄｄ１｜      （２）
【００２０】
［数３］
｜Ｖｄｄ４｜＞｜Ｖｄｄ２｜      （３）
【００２１】
信号伝送路３０は信号線３１，３２，３３により構成される。ここで、まず、差動ドライバ回路１１からの第１出力信号Ｓ１１ａとプリエンファシス差動ドライバ回路１４からの第１プリエンファシス出力信号ＳＥ１４ａとが合成された信号（信号Ｓ２１ａ）と、差動ドライバ回路１３からの反転第３出力信号Ｓ１３ｂとプリエンファシス差動ドライバ回路１６からの反転第３プリエンファシス出力信号ＳＥ１６ｂとが合成された信号（信号Ｓ２３ｂ）とが合成された後、多重化信号Ｓ３１として信号線３１に送出される。また、差動ドライバ回路１２からの第２出力信号Ｓ１２ａとプリエンファシス差動ドライバ回路１５からの第２プリエンファシス出力信号ＳＥ１５ａとが合成された信号（信号Ｓ２２ａ）と、差動ドライバ回路１１からの反転第１出力信号Ｓ１１ｂとプリエンファシス差動ドライバ回路１４からの反転第１プリエンファシス出力信号ＳＥ１４ｂとが合成された信号（信号Ｓ２１ｂ）とが合成された後、多重化信号Ｓ３２として信号線３２に送出される。さらに、差動ドライバ回路１３からの第３出力信号Ｓ１３ａとプリエンファシス差動ドライバ回路１６からの第３プリエンファシス出力信号ＳＥ１６ａとが合成された信号（信号Ｓ２３ａ）と、差動ドライバ回路１２からの反転第２出力信号Ｓ１２ｂとプリエンファシス差動ドライバ回路１５からの反転第２プリエンファシス出力信号ＳＥ１５ｂとが合成された信号（信号Ｓ２２ｂ）とが合成された後、多重化信号Ｓ３３として信号線３３に送出される。
【００２２】
信号受信機２０は、それぞれビット情報判定器（終端電圧Ｖ１，Ｖ２，Ｖ３が負であるか否かを判断するコンパレータで構成される。）である３個の差動レシーバ２１，２２，２３と、それぞれ抵抗値Ｒ１，Ｒ２，Ｒ３を有する３個の終端抵抗４１，４２，４３とを備えて構成される。信号線３１と信号線３２の間に終端抵抗４１が接続され、当該終端抵抗４１に流れる電流の方向又は終端抵抗４１に発生する終端電圧Ｖ１の極性は差動レシーバ２１により検出される。また、信号線３２と信号線３３の間に終端抵抗４２が接続され、当該終端抵抗４２に流れる電流の方向又は終端抵抗４２に発生する終端電圧Ｖ２の極性は差動レシーバ２２により検出される。さらに、信号線３３と信号線３１の間に終端抵抗４３が接続され、当該終端抵抗４３に流れる電流の方向又は終端抵抗４３に発生する終端電圧Ｖ３の極性は差動レシーバ２３により検出される。
【００２３】
差動ドライバ回路１１，１２の各出力信号の絶対値をＶｄ１とし、差動ドライバ回路１３の出力信号の２値信号電圧の絶対値をＶｄ２とすると、本実施形態に係る設定条件（Ｖｄ２＞Ｖｄ１（例えば、Ｖｄ１＝１［Ｖ］；Ｖｄ２＝１．５［Ｖ］のとき）においては、ビット情報信号０００、１１１とその他全部のビット情報信号を区別する方法であって、以下の条件のもとで実行できる。
（１）｜Ｖｄ２｜≠｜Ｖｄ１｜：Ｖｄ２＝Ｖｄ１のとき、ビット情報信号０００，１１１を送ると各信号線間電位差が０になり判定不可となるため。
（２）｜Ｖｄ２｜≠｜３Ｖｄ１｜：Ｖｄ２＝３Ｖｄ１のとき、ビット情報信号０１０，ｌ０１１，１００，１０１を送ると各信号線間電位差に０が発生し判定不可となるため。
【００２４】
以下、ビット「０」を送るとき、差動ドライバ回路１１，１２のビット情報信号Ｂ１及びＢ２に−１Ｖ、その反転信号／Ｂ１及び／Ｂ２に＋１Ｖを印加し、差動ドライバ回路１３のビット情報信号Ｂ３には−１．５Ｖ、その反転信号／Ｂ３には＋１．５Ｖを印加し、ビット「１」を送るとき、差動ドライバ回路１１，１２のビット情報信号Ｂ１及びＢ２に＋１Ｖ、その反転信号／Ｂ１及び／Ｂ２に−１Ｖを印加し、差動ドライバ回路１３のビット情報信号Ｂ３には＋１．５Ｖ、その反転信号／Ｂ３には−１．５Ｖを印加するものとし、一度に３ビット分のデータを伝送する場合について説明する。
【００２５】
図２は、図１の多重差動伝送システムにおいて伝送されるビット情報信号Ｂ１，Ｂ２，Ｂ３のビット列の一例を示す図である。また、図３は図２のビット列を伝送するときの図１の差動ドライバ回路１１，１２，１３の各出力信号Ｓ２１ａ，Ｓ２２ａ，Ｓ２３ａを示す波形図である。図３において、横軸は時刻を示し、縦軸は信号電圧を示す。図３に示すように、各出力信号Ｓ２１ａ，Ｓ２２ａ，Ｓ２３ａは、プリエンファシス差動ドライバ回路１４，１５，１６からの各プリエンファシス出力信号ＳＥ１４ａ，ＳＥ１５ａ，ＳＥ１６ａによって、それぞれ差動ドライバ回路１１，１２，１３の各出力信号Ｓ１１ａ，Ｓ１２ａ，Ｓ１３ａの信号電圧に応じたプリエンファシス量だけ強調されている。具体的には、例えば、プリエンファシス差動ドライバ回路１４，１５，１６は、それぞれ出力信号Ｓ１１ａ，Ｓ１２ａ，Ｓ１３ａのパルスの変化の直前で、各パルスの変化方向と正負が異なりかつ各出力信号Ｓ１１ａ，Ｓ１２ａ，Ｓ１３ａの信号電圧の２０％に相当するプリエンファシス量を有する各プリエンファシス出力信号ＳＥ１４ａ，ＳＥ１５ａ，ＳＥ１６ａを出力する。各出力信号Ｓ１１ａ，Ｓ１２ａ，Ｓ１３ａの信号電圧に対する各プリエンファシス量の割合は、例えばプリエンファシス差動ドライバ回路１４，１５，１６内の抵抗１１ｅ及び１１ｆの値を変更することによって変更することができる。
【００２６】
図４は図２のビット列を伝送するときの図１の信号伝送路３０における各多重化信号Ｓ３１，Ｓ３２，Ｓ３３を示す波形図である。図４に示すように、差動ドライバ回路１１，１２，１３の各出力信号Ｓ１１ａ，Ｓ１２ａ，Ｓ１３ａの信号電圧に応じて付加されるプリエンファシス量が異なるため、合成後の伝送波形である多重化信号Ｓ３１，Ｓ３２，Ｓ３３においても追加された強調パルスが維持され、プリエンファシスの効果が持続する。従って、高速データ伝送において、伝送路での個々の出力波形の高周波成分の減衰を補償することができ、結果として良好な信号伝送を行うことができる。
【００２７】
以上説明したように、本実施形態に係る多重差動伝送システムによれば、各差動ドライバ回路１１，１２，１３が出力する出力信号Ｓ１１ａ，Ｓ１２ａ，Ｓ１３ａのうち少なくとも１つの出力信号の振幅が他の出力信号の振幅と異なり、各プリエンファシス差動ドライバ回路１４，１５，１６は、それぞれ各差動ドライバ回路１１，１２，１３からの各出力信号Ｓ１１ａ，Ｓ１２ａ，Ｓ１３ａのパルスが変化するタイミングで、当該各出力信号Ｓ１１ａ，Ｓ１２ａ，Ｓ１３ａの信号電圧に応じて決定されるプリエンファシス量を有する各プリエンファシス出力信号ＳＥ１４ａ，ＳＥ１５ａ，ＳＥ１６ａを出力するので、プリエンファシスの量を可変にするとともに、複数の信号を合成して多重化する多重差動伝送において、合成後の伝送波形においてもプリエンファシスの効果を持続させることができる。
【００２８】
なお、本実施形態において、プリエンファシス差動ドライバ回路１４，１５，１６は、各出力信号Ｓ１１ａ，Ｓ１２ａ，Ｓ１３ａのパルスの変化の直前で、各パルスの変化方向と正負が異なる各プリエンファシス出力信号ＳＥ１４ａ，ＳＥ１５ａ，ＳＥ１６ａを出力した。しかしながら、本発明はこれに限らず、プリエンファシス差動ドライバ回路１４，１５，１６は、各出力信号Ｓ１１ａ，Ｓ１２ａ，Ｓ１３ａのパルスの変化の直後で、各パルスの変化方向と正負が同一である各プリエンファシス出力信号ＳＥ１４ａ，ＳＥ１５ａ，ＳＥ１６ａを出力してもよい。その場合、各プリエンファシス信号Ｅ１，Ｅ２，Ｅ３が各ビット情報信号Ｂ１，Ｂ２，Ｂ３に対して反転しかつ強調パルスの幅に対応する所定時間だけ先行するように制御されることに代えて、各プリエンファシス信号Ｅ１，Ｅ２，Ｅ３が各ビット情報信号Ｂ１，Ｂ２，Ｂ３に対して反転せずかつ強調パルスの幅に対応する所定時間だけ遅延されるように制御される。
【００２９】
また、差動ドライバ回路１１，１２の各出力信号の絶対値をＶｄ１とし、差動ドライバ回路１３の出力信号の２値信号電圧の絶対値をＶｄ２としたが、本発明はこれに限らず、差動ドライバ回路１１，１２，１３の各出力信号の絶対値が異なるように設定されてもよい。
【産業上の利用可能性】
【００３０】
以上詳述したように、本発明に係る差動伝送装置によれば、各差動ドライバ回路が出力する出力信号のうち少なくとも１つの出力信号の振幅が他の出力信号の振幅と異なり、各プリエンファシス差動ドライバ回路は、それぞれ各差動ドライバ回路からの各出力信号のパルスが変化するタイミングで、当該各出力信号の信号電圧に応じて決定されるプリエンファシス量を有する各プリエンファシス出力信号を出力するので、プリエンファシスの量を可変にするとともに、複数の出力端子の信号を合成して多重化する多重差動伝送において、合成後の伝送波形においてもプリエンファシスの効果を持続させる。
【００３１】
本発明は、例えばフラットディスプレイパネル等において画像情報を伝送するための差動伝送装置として利用することができる。
【図面の簡単な説明】
【００３２】
【図１】本発明の実施形態に係る多重差動伝送システムの構成を示す回路図である。
【図２】図１の多重差動伝送システムにおいて伝送されるビット情報信号Ｂ１，Ｂ２，Ｂ３のビット列の一例を示す図である。
【図３】図２のビット列を伝送するときの図１の差動ドライバ回路１１，１２，１３の各出力信号Ｓ２１ａ，Ｓ２２ａ，Ｓ２３ａを示す波形図である。
【図４】図２のビット列を伝送するときの図１の信号伝送路３０における各多重化信号Ｓ３１，Ｓ３２，Ｓ３３を示す波形図である。
【符号の説明】
【００３３】
１０…信号送信機、
１１，１２，１３…差動ドライバ回路、
１４，１５，１６…プリエンファシス差動ドライバ回路、
２０…信号受信機、
２１，２２，２３…差動レシーバ、
３０…信号伝送路、
３１，３２，３３…信号線、
４１，４２，４３…終端抵抗。
【図１】
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【図２】
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【図３】
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【図４】
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