(57)【要約】【課題】フラッシュメモリのセルへのプログラム回数を減少させる方法を提供する。【解決手段】本発明によるフラッシュメモリプログラミング方法は、複数のＬＳＢパターンを決定するステップと、フラッシュメモリ内に格納された複数のＬＳＢパターンそれぞれの個数と複数のＬＳＢパターンそれぞれの個数に対応するアドレスとを格納するステップと、ホストから伝送されたデータ内に複数のＬＳＢパターンそれぞれの個数をカウントするステップと、データ内に複数のＬＳＢパターンそれぞれの個数と格納された複数のＬＳＢパターンそれぞれの個数とを比較するステップと、データ内に複数のＬＳＢパターンそれぞれの個数と格納された複数のＬＳＢパターンそれぞれの個数のうち最も類似する個数とを有するアドレスにデータをＭＳＢにプログラムするステップと、を含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数のＬＳＢパターンを決定するステップと、
入力データに含まれた前記複数のＬＳＢパターン各々の個数をカウントして、第１パターン個数を出力するステップと、
メモリに格納された複数のデータ各々に含まれた前記複数のＬＳＢパターン各々の個数である第２パターン個数のうち、前記第１パターン個数と最も類似する第２パターン個数を検索するステップと、
前記メモリの前記最も類似する第２パターン個数に対応するデータが格納された位置に前記入力データをＭＳＢにプログラムするステップと、を含むことを特徴とするフラッシュメモリプログラミング方法。
【請求項２】
前記入力データは、前記メモリが消去された場合、ＬＳＢにプログラムされることを特徴とする請求項１に記載のフラッシュメモリプログラミング方法。
【請求項３】
ＬＳＢにプログラムされたセルに格納されたデータと前記入力データとが等しい値を有する場合、ＬＳＢにプログラムされたページのフラッグセルのみをプログラムすることを特徴とする請求項１に記載のフラッシュメモリプログラミング方法。
【請求項４】
前記複数のＬＳＢパターンは、前記入力データのファイルフォーマットとデータの圧縮有無とに基づいて決定されることを特徴とする請求項１に記載のフラッシュメモリプログラミング方法。
【請求項５】
前記メモリはマルチレベルセルであることを特徴とする請求項１に記載のフラッシュメモリプログラミング方法。
【請求項６】
複数のＬＳＢパターンを決定するプロセッサと、
複数のデータ各々に含まれた前記複数のＬＳＢパターン各々の個数である第２パターン個数を格納するメモリと、を含み、
前記プロセッサは、ホストから入力されたデータに含まれた前記複数のＬＳＢパターン各々の個数をカウントして第１パターン個数を出力し、前記第１パターン個数と最も類似する第２パターン個数を検索し、前記メモリの前記最も類似する第２パターン個数に対応するデータが格納された位置に前記入力されたデータをＭＳＢにプログラムすることを特徴とするメモリ装置。
【請求項７】
前記入力データは、前記メモリが消去された場合、ＬＳＢにプログラムされることを特徴とする請求項６に記載のメモリ装置。
【請求項８】
ＬＳＢにプログラムされたセルに格納されたデータと前記入力データとが等しい値を有する場合、ＬＳＢにプログラムされたページのフラッグセルのみをプログラムすることを特徴とする請求項６に記載のメモリ装置。
【請求項９】
前記複数のＬＳＢパターンは、前記入力データのファイルフォーマットとデータの圧縮有無とに基づいて決定されることを特徴とする請求項６に記載のメモリ装置。
【請求項１０】
前記メモリはＲＡＭとフラッシュメモリとを含むことを特徴とする請求項６に記載のメモリ装置。
【請求項１１】
前記プロセッサは、電源がオフされる前に、前記ＲＡＭに格納された前記複数のＬＳＢパターンと前記第２パターンとを前記フラッシュメモリに格納することを特徴とする請求項１０に記載のメモリ装置。
【請求項１２】
前記プロセッサは、電源がオンされる場合、前記フラッシュメモリに格納された前記複数のＬＳＢパターンと前記第２パターンとを前記ＲＡＭに格納することを特徴とする請求項１０に記載のメモリ装置。
【請求項１３】
前記メモリはマルチレベルセルであることを特徴とする請求項６に記載のメモリ装置。
【請求項１４】
入力データのパターンを判別するステップと、
メモリに格納されたＬＳＢパターン情報のうち前記判別されたデータパターンと最も類似するＬＳＢパターン情報とを検索するステップと、
前記メモリの前記最も類似するＬＳＢパターン情報に対応する位置に前記入力データをＭＳＢにプログラムするステップと、を含むことを特徴とするフラッシュメモリプログラミング方法。
【請求項１５】
前記パターン判別ステップは、
複数のＬＳＢパターンを決定するステップと、
前記入力データに含まれた前記複数のＬＳＢパターン各々の個数をカウントして、第１パターン個数を出力するステップと、を含むことを特徴とする請求項１４に記載のフラッシュメモリプログラミング方法。
【請求項１６】
前記メモリに格納された前記ＬＳＢパターン情報は、前記複数のＬＳＢパターン各々の個数である第２パターン個数であることを特徴とする請求項１５に記載のフラッシュメモリプログラミング方法。
【請求項１７】
前記検索ステップは、
前記第１パターン個数と前記メモリに格納されたＬＳＢパターン情報のうち最も類似する前記第２パターン個数とを検索するステップを含むことを特徴とする請求項１４に記載のフラッシュメモリプログラミング方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ装置に係り、さらに詳細には、マルチレベルセルを有するフラッシュメモリ及びそれのプログラム方法に関する。
【背景技術】
【０００２】
フラッシュメモリは一般的にＮＡＮＤフラッシュメモリとＮＯＲフラッシュメモリとに区分される。ＮＯＲフラッシュメモリは、メモリセルがそれぞれ独立的にビットラインとワードラインとに連結される構造を有する。従って、ＮＯＲフラッシュメモリは、優れたランダムアクセス時間特性を有する。
ＮＡＮＤフラッシュメモリは、複数のメモリセルが直列に連結されて、セルストリング当り１個のコンタクトのみを必要とする。従って、ＮＡＮＤフラッシュメモリは、集積度の側面で優れた特性を有する。
【０００３】
近年、フラッシュメモリの集積度を更に向上させるために、一つのメモリセルに複数のデータを格納できる多重ビットセルについての研究が行われている。かかる方式のメモリセルを、通常、マルチレベルセル（Ｍｕｌｔｉ−Ｌｅｖｅｌ  Ｃｅｌｌ；ＭＬＣ）と称し、これと対比される単一ビットのメモリセルをシングルレベルセル（Ｓｉｎｇｌｅ−Ｌｅｖｅｌ  Ｃｅｌｌ；ＳＬＣ）と称する。
ＭＬＣは、一般的に二つ以上のしきい値（ｔｈｒｅｓｈｏｌｄ）電圧分布を有し、これに対応する二つ以上のデータ格納状態を有する。
【０００４】
例えば、２ビットのデータをプログラムできるＭＬＣは、四つのデータ格納状態、即ち、［１１］、［１０］、［０１］、［００］を有する。これらの分布はそれぞれＭＬＣのしきい値電圧分布に対応する。即ち、メモリセルのしきい値電圧分布がそれぞれ−２．７Ｖ以下、０．３Ｖ〜０．７Ｖ、１．３Ｖ〜１．７Ｖ、２．３Ｖ〜２．７Ｖと仮定すれば、［１１］は−２．７Ｖ以下、［１０］は０．３Ｖ〜０．５Ｖ、［０１］は１．３Ｖ〜１．７Ｖ、［００］は２．３Ｖ〜２．７Ｖにそれぞれ対応する。
ＭＬＣのしきい値電圧が四つのしきい値電圧分布のうちの一つに該当すれば、［１１］、［１０］、［０１］、［００］のうちそれに該当する２ビットのデータ情報がメモリセルに格納される。
【０００５】
２ビットを有するＭＬＣフラッシュメモリの場合、データはＬＳＢ（Ｌｅａｓｅ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）で格納されるかＭＳＢ（Ｍｏｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）で格納される。ＮＡＮＤフラッシュメモリ（ＮＡＮＤ  Ｆｌａｓｈ  Ｍｅｍｏｒｙ）において、ＬＳＢに対するプログラム時間（Ｐｒｏｇｒａｍ  Ｔｉｍｅ）は約２００μｓであるが、それに比べてＭＳＢに対するプログラム時間は約１．２ｍｓが所要される。従って、ＮＡＮＤフラッシュメモリのＭＬＣはＳＬＣと比べてプログラムに長い時間が所要される。
また、ＭＬＣに複数回のプログラムが行われると、メモリセルの耐久性（Ｅｎｄｕｒａｎｃｅ）はＳＬＣに比べて大分低下する。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、上述の問題点に鑑みてなされたもので、その目的は、フラッシュメモリのセルへのプログラム回数を減少させる方法を提供することにある。
本発明の他の目的は、フラッシュメモリのプログラム時間を減少させる方法を提供することにある。
本発明のまた他の目的は、フラッシュメモリのセルの耐久性を増加させる方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成すべく、本発明によるフラッシュメモリプログラミング方法は、複数のＬＳＢパターンを決定するステップと、入力データに含まれた前記複数のＬＳＢパターン各々の個数をカウントして、第１パターン個数を出力するステップと、メモリに格納された複数のデータ各々に含まれた前記複数のＬＳＢパターン各々の個数である第２パターン個数のうち、前記第１パターン個数と最も類似する第２パターン個数を検索するステップと、前記メモリの前記最も類似する第２パターン個数に対応するデータが格納された位置に前記入力データをＭＳＢにプログラムするステップと、を含む。
【０００８】
本実施の形態によると、前記入力データは、前記メモリが消去された場合、ＬＳＢにプログラムされる。
本実施の形態によると、ＬＳＢにプログラムされたセルに格納されたデータと前記入力データとが等しい値を有する場合、ＬＳＢにプログラムされたページのフラッグセルのみをプログラムする。
本実施の形態によると、前記複数のＬＳＢパターンは、前記入力データのファイルフォーマットとデータの圧縮有無とに基づいて決定される。
本実施の形態によると、前記メモリはマルチレベルセルであることを特徴とする。
【発明の効果】
【０００９】
本発明は、フラッシュメモリのセルへのプログラム回数を減少させる。従って、本発明は、フラッシュメモリのプログラム時間を減少させ、フラッシュメモリのセルの耐久性を増加させる効果を有する。
【発明を実施するための最良の形態】
【００１０】
本発明によるフラッシュメモリプログラミング方法は、複数のＬＳＢパターンを決定するステップと、フラッシュメモリ内に格納された前記複数のＬＳＢパターンそれぞれの個数と前記複数のＬＳＢパターンそれぞれの個数に対応するアドレスを格納するステップと、ホストから伝送されたデータ内に前記複数のＬＳＢパターンそれぞれの個数をカウントするステップと、前記データ内に前記複数のＬＳＢパターンそれぞれの個数と前記格納された複数のＬＳＢパターンそれぞれの個数とを比較するステップと、前記データ内に前記複数のＬＳＢパターンそれぞれの個数と前記格納された複数のＬＳＢパターンそれぞれの個数のうち最も類似する個数を有するアドレスに前記データをＭＳＢにプログラムするステップと、を含む。
【００１１】
ホストからフラッシュメモリに最初に入力されたデータが「１」であれば、最初に入力されたデータはフラッシュメモリの任意のセルにＬＳＢにプログラムされる。次に入力されたデータが「１」である場合、本発明によるマルチレベルセルに対するプログラム方法は、次に入力されたデータを「１」状態のＬＳＢにプログラムされたセルにＭＳＢにプログラムする。即ち、ＬＳＢにプログラムされた「１」とＭＳＢにプログラムされた「１１」のしきい値電圧（Ｔｈｒｅｓｈｏｌｄ  Ｖｏｌｔａｇｅ）は等しい。従って、ＬＳＢにプログラムされたセルには実際プログラム動作が発生しない。但し、本発明によるマルチレベルセルに対するプログラム方法は、ＭＳＢへのプログラム有無を確認するフラッグセル（Ｆｌａｇ  Ｃｅｌｌ）のみをプログラムする。また、本発明は、最初に入力されたデータが「０」で、次に入力されたデータが「０」である場合にも適用可能である。
【００１２】
従って、本発明は、ＬＳＢにプログラムされたセルに実際プログラム動作が行われずフラッグセルのみをプログラムすることで、フラッシュメモリのセルに対するプログラム回数を減少させる。また、本発明はメモリセルの耐久性（Ｅｎｄｕｒａｎｃｅ）を向上させ、フラッシュメモリのプログラム時間を短縮する。
【００１３】
以下、本発明の属する技術分野における通常の知識を有する者が本発明の技術的思想を容易に実施するように、本発明の実施の形態を添付の図面を参照して説明する。
【００１４】
図１は、本発明の実施の形態によるＮＡＮＤフラッシュメモリを含むシステムを示すブロック図である。図２は、本発明によるプログラム方法を示す概念図である。
図１を参照すると、フラッシュメモリシステム１０００は、メモリコントローラ１００、ＮＡＮＤフラッシュメモリ２００及びホスト３００を含む。
メモリコントローラ１００は、プロセッサ１０、ＲＡＭ２０、ＮＡＮＤインタフェース３０及びホストインタフェース４０を含む。
【００１５】
プロセッサ１０は、ホスト３００から伝送されたデータを分析する。プロセッサ１０は、分析された結果に基づいて複数のＬＳＢパターンを決定する。プロセッサ１０は、ホスト３００から伝送されたデータを所定のビットで分ける。例えば、本発明は所定のビットを８ビットと仮定する。プロセッサ１０は８ビット単位で分けたデータをＲＡＭ２０に格納する。
【００１６】
プロセッサ１０は、ＲＡＭ２０に格納された複数のデータを比較する。即ち、プロセッサ１０はＲＡＭ２０に格納された複数のデータから重複するデータがあるかを判断する。もし重複するデータがあれば、プロセッサ１０は重複するデータをＬＳＢパターンに決定する。本発明によるＬＳＢパターンについては、図４を参照して詳しく説明する。
また、ＬＳＢパターン２２はユーザによって決定される。即ち、ユーザはホストから伝送されたデータのファイルフォーマットとデータの圧縮有無とによって、複数のＬＳＢパターン２２を決定する。
【００１７】
例えば、ホストから伝送されたデータがＪＰＧ、ＡＶＩ、ＭＰ３などの圧縮されたファイルフォーマット（Ｆｏｒｍａｔ）を有する場合、データは各ファイルフォーマットの固有のヘッダ（Ｈｅａｄｅｒ）を含む。即ち、データがＪＰＧファイルフォーマットを有する場合、データはＪＰＧヘッダを含み、データがＭＰ３ファイルフォーマットを有する場合、データはＭＰ３ヘッダを含む。この場合、ＬＳＢパターンは、各ファイルフォーマットのヘッダと重複するデータである。
【００１８】
または、ホストから伝送されたデータがＷＡＶ、ＴＸＴ、ＢＭＰ、ＲＡＷなどの非圧縮されたファイルフォーマット（Ｆｏｒｍａｔ）を有する場合、データは「００００００００」、「１１１１１１１１」のパターンが主に繰り返されるパターンを含む。この場合、ＬＳＢパターンは「００００００００」及び「１１１１１１１１」である。
【００１９】
ＲＡＭ２０は、ＬＳＢパターン２２とＬＳＢパターン個数及び該当アドレス２５を含む。ＮＡＮＤインタフェース３０は、ＮＡＮＤフラッシュメモリ２００とメモリコントローラ１００とを連結する。プロセッサ１０は、ＮＡＮＤインタフェース３０を介してＮＡＮＤフラッシュメモリ２００を制御する。ホストインタフェース４０は、メモリコントローラ１００とホスト３００とを連結する。プロセッサ１０は、ホストインタフェース４０を介してホスト３００と通信する。ＮＡＮＤフラッシュメモリ２００は、ＬＳＢパターン２２０とＬＳＢパターン個数及び該当アドレス２５０を含む。
【００２０】
フラッシュメモリシステム１０００の電源がオフ（Ｏｆｆ）される前、プロセッサ１０はＲＡＭ２０に格納されたＬＳＢパターン２２とＬＳＢパターン個数及び該当アドレス２５をＮＡＮＤフラッシュメモリ２００に格納する。
フラッシュメモリシステム１０００の電源がオン（Ｏｎ）される場合、プロセッサ１０はＮＡＮＤフラッシュメモリ２００に格納されたＬＳＢパターン２２０とＬＳＢパターン個数及び該当アドレス２５０をＲＡＭ２０にローディング（Ｌｏａｄｉｎｇ）する。
【００２１】
以下、本発明によるマルチレベルセルのプログラム方法を説明する。
図１及び図２を参照すると、本発明によるプログラム方法は、ＬＳＢをプログラムして、ＬＳＢにプログラムされたセルにＭＳＢでプログラムする方法を開示する。即ち、ＮＡＮＤフラッシュメモリ２００が消去（Ｅｒａｓｅ）された後、最初に入力されたデータはＬＳＢにプログラムされる。もし、次に入力されたデータがＬＳＢにプログラムされたセルに入力されたら、次に入力されたデータはＭＳＢにプログラムされる。そうでなければ、次に入力されたデータはＬＳＢにプログラムされる。
【００２２】
例えば、最初に入力されたデータが「１」であれば、最初に入力されたデータは任意のセルにＬＳＢにプログラムされる。次の入力されたデータが「１」であれば、次の入力されたデータはＬＳＢにプログラムされたセルにＭＳＢでプログラムされる。即ち、ＬＳＢにプログラムされた「１」とＭＳＢにプログラムされた「１１」のしきい値電圧（Ｔｈｒｅｓｈｏｌｄ  Ｖｏｌｔａｇｅ）は等しい。従って、ＬＳＢにプログラムされたセルには実際プログラム動作が行われない。但し、本発明によるプログラム方法は、ＭＳＢへのプログラム有無を確認するフラッグセル（Ｆｌａｇ  Ｃｅｌｌ）のみをプログラムする。
【００２３】
または、本発明によるプログラム方法は、最初に入力されたデータが「０」で、次に入力されたデータが「０」である場合、次に入力されたデータはＬＳＢにプログラムされたセルにＭＳＢでプログラムする。即ち、ＬＳＢにプログラムされた「０」とＭＳＢにプログラムされた「００」のしきい値電圧は等しい。従って、ＬＳＢにプログラムされたセルには実際プログラム動作が行われない。但し、本発明によるプログラム方法は、ＭＳＢへのプログラム可否を確認するフラッグセル（Ｆｌａｇ  Ｃｅｌｌ）のみをプログラムする。
【００２４】
本発明は、ＬＳＢにプログラムされたセルに実際プログラム動作が実行されず、フラッグセルのみをプログラムすることで、フラッシュメモリのセルに対するプログラム回数を減少させる。従って、本発明は、メモリセルの耐久性（Ｅｎｄｕｒａｎｃｅ）を向上させ、フラッシュメモリのプログラム時間を短縮する。
【００２５】
また、本発明は同一のデータまたは類似するデータを入力し続ける場合に效果的に適用される。
しかし、最初に入力されたデータが「１」で、次に入力されたデータが「０」である場合、または最初に入力されたデータが「０」で、次に入力されたデータが「１」である場合、最初に入力されたデータは任意のセルにＬＳＢでプログラムされる。次に入力されたデータは、ＬＳＢにプログラムされたセルにＭＳＢでプログラムされる。以下のプログラム動作は、一般的にＬＳＢにプログラムされたセルにＭＳＢにプログラムする方法と同様である。
【００２６】
即ち、本発明によるプログラム方法は、「１」状態のＬＳＢにプログラムされたセルのしきい値電圧を「０１」に対応するしきい値電圧に変換するかまたは「０」状態のＬＳＢにプログラムされたセルのしきい値電圧を「１」に対応するしきい値電圧に変換するために、ＭＳＢにプログラムを行う。
【００２７】
図３は、図１に図示されたＮＡＮＤフラッシュメモリのページプログラム方法を説明するためのフローチャートである。図４は、図１に図示されたＬＳＢパターンを示すブロック図であり、図５は、図１に図示されたＮＡＮＤフラッシュメモリを示すブロック図である。
【００２８】
以下、本発明によるフラッシュメモリプログラム方法を説明する。
図１乃至図５を参照すると、プロセッサ１０はホスト３００から入力されたデータを分析して、分析された結果に基づいて複数のＬＳＢパターン２２を決定する（ステップ１）。決定された複数のＬＳＢパターン２２はプロセッサ１０の制御に応じてＲＡＭ２０に格納される。
プロセッサ１０は、ホスト３００から入力されたデータ内に含まれたＬＳＢパターンの個数とＲＡＭ２０内に格納された複数のＬＳＢパターン２２の個数のうち類似するものがあるかを比較する（ステップ２）。
例えば、本発明によるＬＳＢパターンが図４に図示されている。
【００２９】
プロセッサ１０は、複数のＬＳＢパターンとしてＡ、Ｂ、Ｃ、及びＤを決定する。Ａ ＬＳＢパターンは「００００００００」であり、Ｂ  ＬＳＢパターンは「１１１１１１１１」であり、Ｃ  ＬＳＢパターンは「００００１１１１」であり、そしてＤ  ＬＳＢパターンは「１１１１００００」である。図５には、ＮＡＮＤフラッシュメモリ２００内にＬＳＢに格納されたデータ領域そしてフラッシュメモリシステム１０００のブーティング時にローディングする複数のＬＳＢパターン２２０とデータ領域に含まれた複数のＬＳＢパターンの個数とアドレスを含む情報２５０が図示される。フラッシュメモリの００００´ｈアドレスからＯＦＦＦ´ｈアドレスまではＬＳＢにプログラムされたデータ領域を表す。データ領域内のデータは本発明によるＬＳＢパターンで表示される。図５に図示された一つのアドレスは一ページ（Ｐａｇｅ）を表す。本発明は、一ページを４Ｋｂｙｔｅと仮定する。もし、一つのページがＡ  ＬＳＢパターンだけで構成されれば、一ページ内のＡ  ＬＳＢパターンは４０９６個である。
【００３０】
ホストから入力されたデータ内にＡ  ＬＳＢパターン、Ｂ  ＬＳＢパターン、Ｃ  ＬＳＢパターン及びＤ  ＬＳＢパターンがあるかを確認する。もしデータ内にＡ  ＬＳＢパターンがあれば、プロセッサ１０はＡ  ＬＳＢパターンの個数をカウント（Ｃｏｕｎｔ）する。また、データ内にＢ  ＬＳＢパターンがあれば、プロセッサ１０はＢ  ＬＳＢパターンの個数をカウントする。
【００３１】
プロセッサ１０は、データ内に含まれたＡ  ＬＳＢパターンの個数、またはＢ  ＬＳＢパターンの個数をＲＡＭ２０内に格納された複数のＬＳＢパターンそれぞれの個数と比較する。
もしデータに含まれた複数のＬＳＢパターンのそれぞれの個数とＲＡＭ２０内に格納された複数のＬＳＢパターンそれぞれの個数とに類似するものがあったら、プロセッサ１０はデータ内に複数のＬＳＢパターンそれぞれの個数と格納された複数のＬＳＢパターンそれぞれの個数のうち最も類似する個数を有するアドレスを決定する（ステップ３）。
【００３２】
プロセッサ１０は、データを前記決定されたＮＡＮＤフラッシュメモリ２００のアドレスにＭＳＢにプログラムする（ステップ４）。
もしデータに含まれた複数のＬＳＢパターンのそれぞれの個数とＲＡＭ２０内に格納された複数のＬＳＢパターンそれぞれの個数のうち類似するものがなければ、プロセッサ１０はデータに含まれたＬＳＢパターンのそれぞれの個数とアドレスとをＲＡＭ２０に格納する（ステップ５）。
【００３３】
本発明によるマルチレベルセルのプログラム方法は、ホストから入力されたデータをフラッシュメモリにＬＳＢにプログラムされたデータと最も類似する位置にＭＳＢにプログラムする。従って、本発明は、実際プログラム動作が行われないセルを多く含むので、フラッシュメモリのセルに対するプログラム回数を減少させる。
【００３４】
プロセッサ１０は、データをＮＡＮＤフラッシュメモリ２００のアドレスにＬＳＢにプログラムする（ステップ６）。
フラッシュメモリシステム１０００の電源がオフ（Ｏｆｆ）される前に、プロセッサ１０はＲＡＭ２０に格納されたＬＳＢパターン２２とＬＳＢパターンそれぞれの個数及び該当アドレス２５とをＮＡＮＤフラッシュメモリ２００に格納する。
フラッシュメモリシステム１０００の電源がオン（Ｏｎ）される場合、プロセッサ１０はＮＡＮＤフラッシュメモリ２００に格納されたＬＳＢパターン２２０とＬＳＢパターンそれぞれの個数及び該当アドレス２５０をＲＡＭ２０にローディング（Ｌｏａｄｉｎｇ）する。
【００３５】
以上のように、図面と明細書に基づいて最良の実施の形態が開示された。ここで特定の用語が使用されたが、これはただ本発明を説明するための目的で使用されたのにすぎず、意味の限定や特許請求の範囲に記載された本発明の範囲を制限するために使用されたのではない。従って、本技術分野における通常の知識を有する者には、様々な変形及び均等な他の実施の形態が可能だということが理解できるであろう。従って、本発明の真の技術的保護範囲は添付された特許請求の範囲の技術的思想によって定まるべきである。
【図面の簡単な説明】
【００３６】
【図１】本発明によるＮＡＮＤフラッシュメモリを含むシステムを示すブロック図である。
【図２】本発明によるマルチレベルセルのプログラム動作方法を示す概念図である。
【図３】図１に図示されたＮＡＮＤフラッシュメモリのページプログラム方法を説明するためのフローチャートである。
【図４】図１に図示されたＬＳＢパターンを示すブロック図である。
【図５】図１に図示されたＮＡＮＤフラッシュメモリを示すブロック図である。
【符号の説明】
【００３７】
１０００    フラッシュメモリシステム
１００    メモリコントローラ
２００    ＮＡＮＤフラッシュメモリ
３００    ホスト
１０    プロセッサ
２０    ＲＡＭ
２５    ＬＳＢパターン個数及びアドレス
３０    ＮＡＮＤインタフェース
４０    ホストインタフェース
【図１】
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【図２】
2009032261.tif 000004
【図３】
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【図４】
2009032261.tif 000006
【図５】
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