(57)【要約】【課題】ダブルエッジトリガ型フリップフロップ回路では、クロック信号でオンオフする多数のトランジスタを設ける必要があり、クロック信号による容量の充放電電力が増大してしまう。【解決手段】ダブルエッジトリガ型フリップフロップ回路２００において、第１ラッチ回路１０は、クロック信号の立ち上がりエッジおよび立ち下がりエッジの一方で入力データをラッチする。第２ラッチ回路２０は、第１ラッチ回路１０と並列に設けられ、クロック信号の立ち上がりエッジおよび立ち下がりエッジの他方で入力データをラッチする。第１ラッチ回路１０および第２ラッチ回路２０の少なくとも一方がＳＲＡＭ（Static Random Access Memory）型で構成される。【選択図】図１０
2009077059.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号の立ち上がりエッジおよび立ち下がりエッジの一方で入力データをラッチする第１ラッチ回路と、
前記第１ラッチ回路と並列に設けられ、前記クロック信号の立ち上がりエッジおよび立ち下がりエッジの他方で前記入力データをラッチする第２ラッチ回路と、を備え、
前記第１ラッチ回路および前記第２ラッチ回路の少なくとも一方がＳＲＡＭ（Static Random Access Memory）型で構成されることを特徴とするフリップフロップ回路。
【請求項２】
前記第１ラッチ回路の出力端子に接続される第１出力スイッチと、
前記第２ラッチ回路の出力端子に接続される第２出力スイッチと、を備え、
前記第１ラッチ回路は、
前記入力データおよびその反転データが入力される第１トランジスタ対と、
導通状態において、前記第１トランジスタ対を活性化させる第１活性化トランジスタと、を含み、
前記第２ラッチ回路は、
前記入力データおよびその反転データが入力される第２トランジスタ対と、
導通状態において、前記第２トランジスタ対を活性化させる第２活性化トランジスタと、を含み、
前記第１ラッチ回路が、ラッチしたデータを保持する活性化状態、および前記第２ラッチ回路が、前記入力データに追従する非活性化状態に制御されるとき、前記クロック信号により、前記第１活性化トランジスタおよび前記第２出力スイッチがオフ、ならびに前記第２活性化トランジスタおよび前記第１出力スイッチがオンに制御され、
前記第１ラッチ回路が前記非活性化状態および前記第２ラッチ回路が前記活性化状態に制御されるとき、前記クロック信号により、前記第１活性化トランジスタおよび前記第２出力スイッチがオン、ならびに前記第２活性化トランジスタおよび前記第１出力スイッチがオフに制御されることを特徴とする請求項１に記載のフリップフロップ回路。
【請求項３】
前記第１出力スイッチおよび前記第２出力スイッチは、ＮチャンネルトランジスタとＰチャンネルトランジスタとが組み合わせられた相補スイッチでそれぞれ構成され、
前記第１活性化トランジスタおよび前記第２活性化トランジスタは、一つのトランジスタでそれぞれ構成されることを特徴とする請求項２に記載のフリップフロップ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ダブルエッジトリガ型フリップフロップ回路に関する。
【背景技術】
【０００２】
デジタルオーディオプレーヤなど、各種デジタル機器が普及してきており、デジタル信号処理を行うＬＳＩ（Large Scale Integration）の需要がますます高まっている。このようなＬＳＩには、順序回路の基本要素として多数のフリップフロップ回路が搭載される。
【０００３】
省エネ化が推進されるなか、ＬＳＩに対する消費電力の低減が求められている。また、携帯機器を代表とする電池駆動される機器に搭載されるＬＳＩに対しては、駆動時間延長の観点からも消費電力の低減が求められている。
【０００４】
ＬＳＩで消費される電力の２０％〜４５％が、クロック信号による容量の充放電電力として消費されるため、ＬＳＩの消費電力の低減には、この充放電電力の低減が効果的である。クロック信号の遷移による消費電力を低減するための手法として、ダブルエッジトリガ型フリップフロップ回路が提案されている。
【０００５】
ダブルエッジトリガ型フリップフロップ回路は、二つのラッチ回路を並列に備え、一方のラッチ回路は、クロック信号の立ち上がりエッジで入力データをラッチし、他方のラッチ回路は、クロック信号の立ち下がりエッジで入力データをラッチする。ダブルエッジトリガ型フリップフロップ回路は、シングルエッジトリガ型フリップフロップ回路と比較し、半分のクロック周波数で、同等の動作速度を実現することができる。クロック周波数を半分にすれば、クロック信号による消費電力を半分に低減することができる。
【０００６】
特許文献１は、ステートマシンを開示する。このステートマシンは、第１ラッチ手段および第２ラッチ手段を備え、第１ラッチ手段および第２ラッチ手段は、クロック信号の状態に応じて交互にイネーブル状態となる。
【特許文献１】特開平２−２７８１１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ダブルエッジトリガ型フリップフロップ回路では、クロック信号でオンオフする多数のトランジスタを設ける必要があり、クロック信号による容量の充放電電力が増大してしまう。
【０００８】
本発明はこうした状況に鑑みてなされたものであり、その目的は、ダブルエッジトリガ型フリップフロップ回路において、消費電力を低減することにある。
【課題を解決するための手段】
【０００９】
本発明のある態様のフリップフロップ回路は、クロック信号の立ち上がりエッジおよび立ち下がりエッジの一方で入力データをラッチする第１ラッチ回路と、第１ラッチ回路と並列に設けられ、クロック信号の立ち上がりエッジおよび立ち下がりエッジの他方で入力データをラッチする第２ラッチ回路と、を備え、第１ラッチ回路および第２ラッチ回路の少なくとも一方がＳＲＡＭ型で構成される。
【発明の効果】
【００１０】
本発明によれば、ダブルエッジトリガ型フリップフロップ回路において、消費電力を低減することができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００１２】
図１は、ダブルエッジトリガ型フリップフロップ回路１００の基本構成を示すブロック図である。当該フリップフロップ回路１００は、第１ラッチ回路１０、第２ラッチ回路２０、およびマルチプレクサ３０を備える。また、フリップフロップ回路１００は、入出力端子として、入力データＤが入力される入力端子４０、クロック信号ＣＬＫが入力されるクロック端子４２および出力データＱが出力される出力端子４４を備える。
【００１３】
なお以下の説明では、入力データＤの振幅は、ローレベルが低電位側固定電圧源として接地電位、ハイレベルが高電位側固定電圧源として電源電位Ｖｄｄに設計されているものとする。また、クロック信号ＣＬＫおよび反転クロック信号ＣＬＫＢの振幅も、同様に、ローレベルが低電位側固定電圧源として接地電位、ハイレベルが高電位側固定電圧源として電源電位Ｖｄｄに設計されているものとする。
【００１４】
第１ラッチ回路１０および第２ラッチ回路２０は、入力端子４０とマルチプレクサ３０との間に並列に設けられる。第１ラッチ回路１０および第２ラッチ回路２０は、活性化状態と非活性化期間とが交互に繰り返され、同一時点では、いずれか一方が活性化期間、他方が非活性化期間となるよう制御される。ここで、活性化期間とは、ラッチしたデータを入力データＤに関わりなく、保持する期間である。非活性化期間とは、入力データＤに追従する期間である。活性化期間および非活性化期間は、それぞれ活性化状態および非活性化状態と読み替えてもよい。
【００１５】
図１に示すフリップフロップ回路１００では、第１ラッチ回路１０は、反転クロック信号ＣＬＫＢの立ち上がりエッジ、すなわちクロック信号ＣＬＫの立ち下がりエッジで入力データＤをラッチする。第２ラッチ回路２０は、クロック信号ＣＬＫの立ち上がりエッジで入力データＤをラッチする。これにより、クロック信号ＣＬＫの立ち上がりエッジおよび立ち下がりエッジの両方で、入力データＤをラッチすることができる。
【００１６】
マルチプレクサ３０は、第１ラッチ回路１０の出力データと、第２ラッチ回路２０の出力データとを、クロック信号ＣＬＫに応じて選択的に出力する。
【００１７】
図２は、シングルエッジトリガ型フリップフロップ回路に供給されるクロック信号（Ｓ）と、ダブルエッジトリガ型フリップフロップ回路に供給されるクロック信号（Ｄ）とを比較した図である。図２にて、前者のクロック信号（Ｓ）では、立ち上がりエッジがラッチタイミングとなる。一方、後者のクロック信号（Ｄ）では、立ち上がりエッジおよび立ち下がりエッジの両方がラッチタイミングとなる。このように、ダブルエッジトリガ型フリップフロップ回路は、シングルエッジトリガ型と比較し、半分の周波数で、それと同等の動作速度を実現することができる。
【００１８】
図３は、一般的なダブルエッジトリガ型フリップフロップ回路１００の構成を示す回路図である。当該フリップフロップ回路１００は、第１ラッチ回路１０、第２ラッチ回路２０、第１出力スイッチＯＳ１、第２出力スイッチＯＳ２および第５インバータＩＮ５を備える。第１出力スイッチＯＳ１および第２出力スイッチＯＳ２は、図１に示したマルチプレクサ３０の機能を実現する。第１出力スイッチＯＳ１は、第１ラッチ回路１０の出力端子に接続され、第２出力スイッチＯＳ２は、第２ラッチ回路２０の出力端子に接続される。
【００１９】
第５インバータＩＮ５は、第１ラッチ回路１０および第２ラッチ回路２０に入力またはラッチされる入力データＤを同相で出力するためのものである。入力またはラッチされる入力データＤを逆相で出力する場合、設ける必要はない。なお、出力データＱとその逆相の反転出力データの両方を出力する構成であってもよい。
【００２０】
第１ラッチ回路１０は、クロック信号の立ち上がりエッジおよび立ち下がりエッジの一方で入力データＤをラッチする。第１ラッチ回路１０は、第１インバータＩＮ１、第２インバータＩＮ２、第１入力スイッチＩＳ１および第１帰還スイッチＦＳ１を含む。
【００２１】
第１入力スイッチＩＳ１は、第１インバータＩＮ１の入力端子に接続される。第１インバータＩＮ１は、入力データＤを受け、反転させて出力する。第２インバータＩＮ２は、第１インバータＩＮ１の出力データを受け、反転させて第１インバータＩＮ１の入力に帰還する。第１帰還スイッチＦＳ１は、第２インバータＩＮ２の出力端子と第１インバータＩＮ１の入力端子との間に設けられる。
【００２２】
第２ラッチ回路２０は、第１ラッチ回路１０と並列に設けられ、クロック信号の立ち上がりエッジおよび立ち下がりエッジの他方で入力データＤをラッチする。第２ラッチ回路２０は、第３インバータＩＮ３、第４インバータＩＮ４、第２入力スイッチＩＳ２および第２帰還スイッチＦＳ２を含む。
【００２３】
第２入力スイッチＩＳ２は、第３インバータＩＮ３の入力端子に接続される。第３インバータＩＮ３は、入力データＤを受け、反転させて出力する。第４インバータＩＮ４は、第３インバータＩＮ３の出力データを受け、反転させて第３インバータＩＮ３の入力に帰還する。第２帰還スイッチＦＳ２は、第４インバータＩＮ４の出力端子と第３インバータＩＮ３の入力端子との間に設けられる。
【００２４】
第１入力スイッチＩＳ１、第２入力スイッチＩＳ２、第１出力スイッチＯＳ１、第２出力スイッチＯＳ２、第１帰還スイッチＦＳ１および第２帰還スイッチＦＳ２は、相補スイッチで構成される。相補スイッチは、Ｎチャンネルトランジスタ（以下、Ｎｃｈトランジスタと表記する。）とＰチャンネルトランジスタ（以下、Ｐｃｈトランジスタと表記する。）の組み合わせで構成される。これらのトランジスタには、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が採用される。相補スイッチは、ＮｃｈトランジスタとＰｃｈトランジスタのオン抵抗の増加特性が入力電圧レベルに対し、反対の特性を持つことを利用したものである。相補スイッチを採用することにより、トランジスタの閾値電圧による制限を緩和し、出力電圧レベルの鈍りを抑制することができる。
【００２５】
図３に示すフリップフロップ回路１００にて、第１ラッチ回路１０が活性化状態および第２ラッチ回路２０が非活性化状態に制御されるとき、クロック信号ＣＬＫおよび反転クロック信号ＣＬＫＢにより、第１入力スイッチＩＳ１、第２出力スイッチＯＳ２および第２帰還スイッチＦＳ２がオフ、ならびに第２入力スイッチＩＳ２、第１出力スイッチＯＳ１および第１帰還スイッチＦＳ１がオンに制御される。
【００２６】
一方、第１ラッチ回路１０が非活性化状態および第２ラッチ回路２０が活性化状態に制御されるとき、クロック信号ＣＬＫおよび反転クロック信号ＣＬＫＢにより、第１入力スイッチＩＳ１、第２出力スイッチＯＳ２および第２帰還スイッチＦＳ２がオン、ならびに第２入力スイッチＩＳ２、第１出力スイッチＯＳ１および第１帰還スイッチＦＳ１がオフに制御される。
【００２７】
図４は、図３に示したフリップフロップ回路１００の動作例を示すタイミングチャートである。図４を参照すると、クロック信号ＣＬＫがハイレベルのとき、入力データＤが第１ラッチ回路１０にラッチされ、第２ラッチ回路２０にラッチされていたデータが出力されることが分かる。反対に、クロック信号ＣＬＫがローレベルのとき、入力データＤが第２ラッチ回路２０にラッチされ、第１ラッチ回路１０にラッチされていたデータが出力されることが分かる。
【００２８】
図５は、本発明の実施の形態１に係るダブルエッジトリガ型フリップフロップ回路１１０の構成を示す回路図である。当該フリップフロップ回路１１０は、図３に示したフリップフロップ回路１００と比較し、第１ラッチ回路１０および第２ラッチ回路２０内における帰還用のインバータが共有される構成である。すなわち、図３に示した第２インバータＩＮ２および第４インバータＩＮ４が共有され、第４インバータＩＮ４が省略された構成である。
【００２９】
実施の形態１に係るフリップフロップ回路１１０の基本構成は、図３に示したフリップフロップ回路１００の構成と同様であり、以下、相違点について説明する。第２ラッチ回路２０は、第３インバータＩＮ３、第２入力スイッチＩＳ２および第２帰還スイッチＦＳ２を含む。第２ラッチ回路２０は、活性化状態のとき、第１ラッチ回路１０に含まれる第２インバータＩＮ２を利用する。
【００３０】
第２インバータＩＮ２は、第１ラッチ回路１０が非活性化状態および第２ラッチ回路２０が活性化状態のとき、第１インバータＩＮ１と切り離されて第３インバータＩＮ３に接続し、第３インバータＩＮ３の出力データを受け、反転させて第３インバータＩＮ３の入力に帰還する。反対に、第１ラッチ回路１０が活性化状態および第２ラッチ回路２０が非活性化状態のとき、第３インバータＩＮ３と切り離されて第１インバータＩＮ１に接続し、第１インバータＩＮ１の出力データを受け、反転させて第１インバータＩＮ１の入力に帰還する。
【００３１】
第１出力スイッチＯＳ１は、第１インバータＩＮ１の出力端子と第２インバータＩＮ２の入力端子との間に設けられる。第２出力スイッチＯＳ２は、第３インバータＩＮ３の出力端子と第２インバータＩＮ２の入力端子との間に設けられる。
【００３２】
実施の形態１に係るフリップフロップ回路１１０の動作は、図３に示したフリップフロップ回路１００の動作と同様である。
【００３３】
以上説明したように実施の形態１によれば、ダブルエッジトリガ型フリップフロップ回路において、回路規模を削減することができる。すなわち、図３に示したフリップフロップ回路１００と比較し、同じ動作を実現しつつ、インバータを一つ省略することができる。また、そのインバータによる消費電力を低減することができる。
【００３４】
また、図３に示したフリップフロップ回路１００では、第１インバータＩＮ１の出力端子と第２インバータＩＮ２の入力端子との間にスイッチが設けられず、それらの間を電気的に切り離すことができない。したがって、第１ラッチ回路１０が非活性化状態のとき、図３に示したフリップフロップ回路１００では、第１インバータＩＮ１および第２インバータＩＮ２が入力データＤに同期して動作する。これに対し、実施の形態１に係るフリップフロップ回路１１０では、第１インバータＩＮ１の出力端子と第２インバータＩＮ２の入力端子との間に第１出力スイッチＯＳ１が設けられる。したがって、第１ラッチ回路１０が非活性化状態のとき、実施の形態１に係るフリップフロップ回路１１０では、第２インバータＩＮ２が第１出力スイッチＯＳ１により遮断され、第１インバータＩＮ１のみが入力データＤに同期して動作する。
【００３５】
したがって、実施の形態１によれば、第１ラッチ回路１０が非活性化状態のとき、入力データＤに同期して駆動するトランジスタの素子数を削減することができ、その分の消費電力を低減することができる。たとえば、第２インバータＩＮ２が二つのトランジスタで構成される場合、図３に示したフリップフロップ回路１００と比較し、入力データＤに同期して駆動するトランジスタの素子数を二つ削減することができる。とくに、図４における入力データＤの不定期間の遷移頻度が高い場合、それによる消費電力低減の効果はより大きくなる。なお、図４における入力データＤの斜線期間は、不定期間を表す。
【００３６】
図６は、実施の形態１の変形例１に係るダブルエッジトリガ型フリップフロップ回路１２０の構成を示す回路図である。当該フリップフロップ回路１２０は、図５に示したフリップフロップ回路１１０と比較し、第５インバータＩＮ５が省略された構成である。その代わりに、本フリップフロップ回路１２０の出力データは、第２インバータＩＮ２の出力端子から供給される。
【００３７】
以上説明したように実施の形態１の変形例１によれば、ダブルエッジトリガ型フリップフロップ回路において、回路規模を削減することができる。すなわち、図３に示したフリップフロップ回路１００と比較し、同じ動作を実現しつつ、インバータを二つ省略することができる。また、それらインバータによる消費電力を低減することができる。ただし、図５に示したフリップフロップ回路１１０と比較し、第１帰還スイッチＦＳ１、第２帰還スイッチＦＳ２および後段の素子がすべて、第２インバータＩＮ２の出力電圧により駆動されることになる。この点、図５に示したフリップフロップ回路１１０は、後段の素子を第５インバータＩＮ５の出力電圧で駆動することができるため、柔軟な設計が可能である。たとえば、後段への信号遷移の精度を向上させるため、第５インバータＩＮ５のサイズを第３インバータＩＮ３より大きく設計することも可能である。また、第１インバータＩＮ１の出力端子と第２インバータＩＮ２の入力端子との間に第１出力スイッチＯＳ１を設けたことによる効果は、図５に示したフリップフロップ回路１１０の場合と同様である。
【００３８】
図７は、実施の形態１の変形例２に係るダブルエッジトリガ型フリップフロップ回路１３０の構成を示す回路図である。当該フリップフロップ回路１３０は、図６に示したフリップフロップ回路１２０と比較し、第１ＰｃｈトランジスタＰＭ１および第２ＰｃｈトランジスタＰＭ２が追加され、第１帰還スイッチＦＳ１および第２帰還スイッチＦＳ２が相補スイッチから、第１ＮｃｈトランジスタＮＭ１および第２ＮｃｈトランジスタＮＭ２に置換された構成である。
【００３９】
実施の形態１の変形例２に係るフリップフロップ回路１３０の基本構成は、図６に示したフリップフロップ回路１２０の構成と同様であり、以下、相違点について説明する。
第１ラッチ回路１０は、第１ＰｃｈトランジスタＰＭ１をさらに含む。第１ＰｃｈトランジスタＰＭ１は、第１インバータＩＮ１の入力端子と電源電位Ｖｄｄとの間に設けられる。そのソース端子は電源電位Ｖｄｄに接続され、そのドレイン端子は第１インバータＩＮ１の入力端子に接続され、そのゲート端子は第１インバータＩＮ１の出力データを受ける。第１帰還スイッチＦＳ１は、相補スイッチではなく、第１ＮｃｈトランジスタＮＭ１で構成される。
【００４０】
第２ラッチ回路２０は、第２ＰｃｈトランジスタＰＭ２をさらに含む。第２ＰｃｈトランジスタＰＭ２は、第３インバータＩＮ３の入力端子と電源電位Ｖｄｄとの間に設けられる。そのソース端子は電源電位Ｖｄｄに接続され、そのドレイン端子は第３インバータＩＮ３の入力端子に接続され、そのゲート端子は第３インバータＩＮ３の出力データを受ける。第２帰還スイッチＦＳ２は、相補スイッチではなく、第２ＮｃｈトランジスタＮＭ２で構成される。
【００４１】
第１帰還スイッチＦＳ１および第２帰還スイッチＦＳ２を第１ＮｃｈトランジスタＮＭ１および第２ＮｃｈトランジスタＮＭ２で構成すると、第１インバータＩＮ１および第３インバータＩＮ３の出力データがハイレベルからローレベルに遷移するとき、すなわち、第２インバータＩＮ２の出力データがローレベルからハイレベルに遷移するとき、第１インバータＩＮ１および第３インバータＩＮ３の入力電圧が鈍ってしまう。
【００４２】
そこで、変形例２では、第１インバータＩＮ１および第３インバータＩＮ３の出力データがハイレベルからローレベルに遷移するとき、第１ＰｃｈトランジスタＰＭ１および第２ＰｃｈトランジスタＰＭ２を介して、第１インバータＩＮ１および第３インバータＩＮ３の出力データをその入力に帰還させる。具体的には、第１ＰｃｈトランジスタＰＭ１および第２ＰｃｈトランジスタＰＭ２は、そのゲート端子にローレベルが入力されると、導通し、第３ノードＮ３および第４ノードＮ４を充電する。一方、当該ゲート端子にハイレベルが入力されると、遮断し、第３ノードＮ３および第４ノードＮ４を充電しない。
【００４３】
すなわち、第１インバータＩＮ１および第３インバータＩＮ３の出力データがハイレベルからローレベルに遷移するとき、第１ＰｃｈトランジスタＰＭ１および第２ＰｃｈトランジスタＰＭ２を帰還系とする。一方、上記出力データがローレベルからハイレベルに遷移するとき、第１ＮｃｈトランジスタＮＭ１および第２ＮｃｈトランジスタＮＭ２を帰還系とする。
【００４４】
以上説明したように実施の形態１の変形例２によれば、実施の形態１の変形例１と同様の効果を奏する。それに加えて、以下の効果を奏する。すなわち、クロック信号ＣＬＫおよび反転クロック信号ＣＬＫＢによりゲート容量が充放電されるＭＯＳスイッチの数を減少させることができる。具体的には、相補スイッチは二つのＭＯＳスイッチで構成されるため、変形例１では１２個のＭＯＳスイッチがクロック信号ＣＬＫおよび反転クロック信号ＣＬＫＢにより制御されるが、変形例２では１０個のＭＯＳスイッチがクロック信号ＣＬＫおよび反転クロック信号ＣＬＫＢにより制御されることになる。
【００４５】
変形例２では、二個のＭＯＳスイッチ、すなわち第１ＰｃｈトランジスタＰＭ１および第２ＰｃｈトランジスタＰＭ２が追加されたが、それらのＭＯＳスイッチは第１インバータＩＮ１および第３インバータＩＮ３の出力データにより駆動される。一般に、クロック信号の遷移頻度と、データの遷移頻度では前者の方が高い。よって、ＭＯＳスイッチ全体のゲート負荷が低減し、フリップフロップ回路１３０全体の消費電力を低減することができる。
【００４６】
図８は、実施の形態１の変形例３に係るダブルエッジトリガ型フリップフロップ回路１４０の構成を示す回路図である。当該フリップフロップ回路１４０は、図７に示したフリップフロップ回路１３０と比較し、第２インバータＩＮ２が第３ＮｃｈトランジスタＮＭ３に置換され、第５インバータＩＮ５が追加された構成である。
【００４７】
実施の形態１の変形例３に係るフリップフロップ回路１４０の基本構成は、図７に示したフリップフロップ回路１３０の構成と同様であり、以下、相違点について説明する。
第１ラッチ回路１０は、第２インバータＩＮ２の代わりに第３ＮｃｈトランジスタＮＭ３を含む。
【００４８】
第３ＮｃｈトランジスタＮＭ３のソース端子はグラウンド電位に接続され、そのドレイン端子は第１ＮｃｈトランジスタＮＭ１および第２ＮｃｈトランジスタＮＭ２を介して第１インバータＩＮ１および第３インバータＩＮ３の入力端子に接続され、そのゲート端子は第１インバータＩＮ１および第３インバータＩＮ３の出力データを受ける。第３ＮｃｈトランジスタＮＭ３は、そのゲート端子にハイレベルが入力されると、導通し、第５ノードＮ５の電荷を放電する。
【００４９】
第５インバータＩＮ５は、第１出力スイッチＯＳ１および第２出力スイッチＯＳ２を介して第１インバータＩＮ１および第３インバータＩＮ３の出力端子に接続される。なお、第５インバータＩＮ５を設けず、第５ノードＮ５の出力電圧レベルを本フリップフロップ回路１４０の出力データとする構成も可能である。
【００５０】
以上説明したように実施の形態１の変形例３によれば、実施の形態１の変形例２と同様の効果を奏する。それに加えて、以下の効果を奏する。すなわち、第２インバータＩＮ２を第３ＮｃｈトランジスタＮＭ３に置換したことにより、トランジスタの数を減少させることができる。通常、インバータは二つ以上のトランジスタを組み合わせて構成する必要があるためである。よって、変形例３では回路規模および消費電力をさらに低減することができる。
【００５１】
図９は、実施の形態１の変形例４に係るダブルエッジトリガ型フリップフロップ回路１５０の構成を示す回路図である。当該フリップフロップ回路１５０は、図８に示したフリップフロップ回路１４０と比較し、第１入力スイッチＩＳ１および第２入力スイッチＩＳ２が相補スイッチから第４ＮｃｈトランジスタＮＭ４および第５ＮｃｈトランジスタＮＭ５に置換された構成である。
【００５２】
第１入力スイッチＩＳ１および第２入力スイッチＩＳ２が第４ＮｃｈトランジスタＮＭ４および第５ＮｃｈトランジスタＮＭ５で構成されると、入力データＤがローレベルからハイレベルに遷移したとき、第３ノードＮ３および第４ノードＮ４には、鈍った入力データＤが伝達される。第３ノードＮ３および第４ノードＮ４は、それぞれ、第１インバータＩＮ１と第１ＰｃｈトランジスタＰＭ１とで構成されるループ回路、および第３インバータＩＮ３と第２ＰｃｈトランジスタＰＭ２とで構成されるループ回路のノードである。したがって、第３ノードＮ３および第４ノードＮ４の電位は、それぞれ、第１インバータＩＮ１および第３インバータＩＮ３の閾値電圧を超えた時点でハイレベルに達したことになる。よって、上述した鈍りの影響は大幅に緩和される。
【００５３】
以上説明したように実施の形態１の変形例４によれば、実施の形態１の変形例３と同様の効果を奏する。それに加えて、以下の効果を奏する。すなわち、第１入力スイッチＩＳ１および第２入力スイッチＩＳ２を相補スイッチから第４ＮｃｈトランジスタＮＭ４および第５ＮｃｈトランジスタＮＭ５に置換したことにより、トランジスタの数を減少させることができる。よって、変形例４では回路規模および消費電力をさらに低減することができる。
【００５４】
図１０は、本発明の実施の形態２に係るダブルエッジトリガ型フリップフロップ回路２００の構成を示す回路図である。当該フリップフロップ回路２００は、第１ラッチ回路１０、第２ラッチ回路２０、第１出力スイッチＯＳ１、第２出力スイッチＯＳ２、第５インバータＩＮ５および第６インバータＩＮ６を備える。
【００５５】
第１出力スイッチＯＳ１は、第１ラッチ回路１０の出力端子に接続される。第２出力スイッチＯＳ２は、第２ラッチ回路の出力端子４４に接続される。第１出力スイッチＯＳ１および第２出力スイッチＯＳ２は、ＮチャンネルトランジスタとＰチャンネルトランジスタとが組み合わせられた相補スイッチでそれぞれ構成される。
【００５６】
第６インバータＩＮ６は、入力データＤを受け、反転させて、第１ラッチ回路１０および第２ラッチ回路２０の両方に出力する。第５インバータＩＮ５は、第１ラッチ回路１０および第２ラッチ回路２０の出力データを反転させて出力する。実施の形態２では、第１ラッチ回路１０および第２ラッチ回路２０の出力データは、入力データＤと同相となる。もちろん、第５インバータＩＮ５を設けない構成も可能である。
【００５７】
第１ラッチ回路１０は、クロック信号の立ち上がりエッジおよび立ち下がりエッジの一方で入力データをラッチする。第２ラッチ回路２０は、第１ラッチ回路１０と並列に設けられ、クロック信号の立ち上がりエッジおよび立ち下がりエッジの他方で入力データをラッチする。第１ラッチ回路１０および第２ラッチ回路２０の少なくとも一方がＳＲＡＭ型で構成される。以下の説明では、両方ともＳＲＡＭ型で構成される例を説明する。なお、いずれか一方を実施の形態１で説明したラッチ回路や、その他の構成のラッチ回路で構成してもよい。
【００５８】
第１ラッチ回路１０は、第１インバータＩＮ１、第２インバータＩＮ２、第１トランジスタ対ＭＰ１および第１活性化トランジスタＥＭ１を含む。第１トランジスタ対ＭＰ１は、第６ＮｃｈトランジスタＮＭ６および第７ＮｃｈトランジスタＮＭ７で構成される。第６ＮｃｈトランジスタＮＭ６のゲート端子に入力データＤが入力され、第７ＮｃｈトランジスタＮＭ７のゲート端子に第６インバータＩＮ６の出力データ、すなわち入力データＤの反転データが入力される。したがって、第６ＮｃｈトランジスタＮＭ６および第７ＮｃｈトランジスタＮＭ７は、相補的にオンオフする。
【００５９】
第６ＮｃｈトランジスタＮＭ６のドレイン端子は第１インバータＩＮ１の入力端子および第２インバータＩＮ２の出力端子に接続される。第７ＮｃｈトランジスタＮＭ７のドレイン端子は第２インバータＩＮ２の入力端子および第１インバータＩＮ１の出力端子に接続される。第６ＮｃｈトランジスタＮＭ６および第７ＮｃｈトランジスタＮＭ７のソース端子は共通接続される。
【００６０】
第１活性化トランジスタＥＭ１は、導通状態において、第１トランジスタ対ＭＰ１を活性化させる。第１活性化トランジスタＥＭ１はＮｃｈトランジスタで構成され、そのゲート端子には反転クロック信号ＣＬＫＢが入力される。そのソース端子はグラウンド電位に接続され、そのドレイン端子は第１トランジスタ対ＭＰ１の共通ソース端子に接続される。
【００６１】
第１ラッチ回路１０は、以下のように動作する。第１トランジスタ対ＭＰ１が活性化すると、第１ラッチ回路１０全体は非活性化状態となり、第１トランジスタ対ＭＰ１が非活性化すると、第１ラッチ回路１０全体は活性化状態となる。
【００６２】
より具体的には、第１活性化トランジスタＥＭ１が導通すると、第１トランジスタ対ＭＰ１が活性化する。この状態では、第１トランジスタ対ＭＰ１を構成する第６ＮｃｈトランジスタＮＭ６および第７ＮｃｈトランジスタＮＭ７のいずれか一方が導通する。導通したトランジスタのドレイン端子電圧は、ローレベルになり、そのドレイン端子に接続された、第１インバータＩＮ１または第２インバータＩＮ２の入力端子電圧がローレベルとなる。
【００６３】
さらに具体的には、入力データＤがハイレベルのとき、第６ＮｃｈトランジスタＮＭ６は導通し、第１インバータＩＮ１の入力端子がローレベルとなる。したがって、第１インバータＩＮ１は、ハイレベルを出力することになる。入力データＤがローレベルのとき、第７ＮｃｈトランジスタＮＭ７は導通し、第２インバータＩＮ２はハイレベル、第１インバータＩＮ１はローレベルを出力することになる。このように、第１ラッチ回路１０の出力は、入力データＤに同相で追従することになる。
【００６４】
一方、第１活性化トランジスタＥＭ１が遮断すると、第１トランジスタ対ＭＰ１が非活性化する。この状態では、第１インバータＩＮ１および第２インバータＩＮ２は、ループ回路を形成し、第１トランジスタ対ＭＰ１が非活性化されたときの入力データＤをラッチする。
【００６５】
第２ラッチ回路２０は、第３インバータＩＮ３、第４インバータＩＮ４、第２トランジスタ対ＭＰ２および第２活性化トランジスタＥＭ２を含む。第２トランジスタ対ＭＰ２は、第８ＮｃｈトランジスタＮＭ８および第９ＮｃｈトランジスタＮＭ９で構成される。第２活性化トランジスタＥＭ２のゲート端子に入力される信号が、クロック信号ＣＬＫである点を除き、第２ラッチ回路２０の構成および動作は第１ラッチ回路１０の構成および動作と同様であるため、説明を省略する。
【００６６】
以上の説明を踏まえ、以下、フリップフロップ回路２００全体の動作を説明する。第１ラッチ回路１０が活性化状態および第２ラッチ回路２０が非活性化状態に制御されるとき、クロック信号により、第１活性化トランジスタＥＭ１および第２出力スイッチＯＳ２がオフ、ならびに第２活性化トランジスタＥＭ２および第１出力スイッチＯＳ１がオンに制御される。一方、第１ラッチ回路１０が非活性化状態および第２ラッチ回路２０が活性化状態に制御されるとき、クロック信号により、第１活性化トランジスタＥＭ１および第２出力スイッチＯＳ２がオン、ならびに第２活性化トランジスタＥＭ２および第１出力スイッチＯＳ１がオフに制御される。具体的な動作タイミング例は、第１ラッチ回路１０および第２ラッチ回路２０の出力データが入力データＤと同相となる点を除き、図４に示したタイミングチャートがそのままあてはまる。
【００６７】
以上説明したように実施の形態２によれば、ダブルエッジトリガ型フリップフロップ回路において、消費電力を低減することができる。すなわち、図３に示したフリップフロップ回路１００と比較し、同じ動作を実現しつつ、クロック信号ＣＬＫおよび反転クロック信号ＣＬＫＢによりゲート容量が充放電されるＭＯＳスイッチの数を減少させることができる。これにより、クロック信号による容量の充放電電力を低減することができる。図３に示したフリップフロップ回路１００と比較し、六個減少させることができる。
【００６８】
実施の形態２では、四個のＭＯＳスイッチ、すなわち第６ＮｃｈトランジスタＮＭ６、第７ＮｃｈトランジスタＮＭ７、第８ＮｃｈトランジスタＮＭ８および第９ＮｃｈトランジスタＮＭ９が追加された。それらのＭＯＳスイッチは入力データＤまたはその反転データにより駆動される。一般に、クロック信号の遷移頻度と、データの遷移頻度では前者の方が高い。よって、ＭＯＳスイッチ全体のゲート負荷が低減し、フリップフロップ回路２００全体の消費電力を低減することができる。
【００６９】
つぎに実施の形態３について説明する。実施の形態３は、不使用期間が設定されたダブルエッジトリガ型フリップフロップ回路に供給すべきクロック信号を生成するクロック制御回路に関する。
【００７０】
図１１は、フリップフロップ回路に供給すべきクロック信号を制御する一般的なクロック制御回路５０およびそれを搭載した半導体集積装置３００の構成を示すブロック図である。半導体集積装置３００は、クロック制御回路５０およびフリップフロップ回路１００を備える。
【００７１】
フリップフロップ回路１００は、不使用期間が設定されたダブルエッジトリガ型フリップフロップ回路である。このフリップフロップ回路１００は、図３に示した構成に限らず、図５〜図１０に示したいずれの構成でもよい。また、上述した構成に限らず、不使用期間が設定されたダブルエッジトリガ型フリップフロップ回路であれば、どのような構成でもよい。また、図１１では便宜上、フリップフロップ回路１００を一つ描いているが、複数のフリップフロップ回路１００を含む回路ブロックが、クロック制御回路５０の出力信号により制御される単位であってもよい。
【００７２】
クロック制御回路５０は、ＡＮＤゲート５１で構成される。ＡＮＤゲート５１は、第１クロック信号ＣＬＫ１およびイネーブル信号Ｅを受け、第２クロック信号ＣＬＫ２を出力する。第２クロック信号ＣＬＫ２は、フリップフロップ回路１００に供給される。
【００７３】
第１クロック信号ＣＬＫ１は、システムクロックであってもよいし、システムクロックが逓倍されたクロックでもよい。周期性を保った信号であればよい。イネーブル信号Ｅは、上記フリップフロップ回路１００の使用状態を示す。たとえば、当該フリップフロップ回路１００が使用期間のとき有意な信号を出力し、不使用期間のとき非有意な信号を出力する。ここで、不使用期間とは、スタンバイ期間であってもよい。以下の説明では、有意な信号をハイレベル、非有意な信号をローレベルとする。もちろん、逆の設定も可能である。
【００７４】
図１２は、図１１に示したクロック制御回路５０の動作例を示すタイミングチャートである。クロック制御回路５０は、ＡＮＤゲート５１で構成されるため、イネーブル信号Ｅがハイレベルのとき、第１クロック信号ＣＬＫ１がＡＮＤゲート５１からそのまま出力され、イネーブル信号Ｅがローレベルのとき、ＡＮＤゲート５１からローレベルが出力される。これにより、フリップフロップ回路１００が不使用の期間、第２クロック信号ＣＬＫ２の遷移を停止させることができる。
【００７５】
図１２を参照すると、イネーブル信号Ｅがハイレベルからローレベルに遷移する立ち下がりエッジで、第２クロック信号ＣＬＫ２もハイレベルからローレベルに遷移する。このエッジｅ１は無駄な遷移である。すなわち、フリップフロップ回路１００が不使用期間に遷移するとき、フリップフロップ回路１００が保持しているデータを変化させる必要はない。むしろ、そのデータを不使用期間中、保持し、使用期間に復帰する際、そのデータを保持した状態から動作を再開すべきである。
【００７６】
図２に示したシングルエッジトリガ型フリップフロップ回路では、クロック信号の立ち下がりエッジをトリガとしないが、ダブルエッジトリガ型フリップフロップ回路では、クロック信号の立ち下がりエッジもトリガとする。よって、第２クロック信号ＣＬＫ２の立ち下がりエッジｅ１により、フリップフロップ回路１００が保持しているデータの内容が更新されてしまい、使用期間に復帰する際に誤動作の原因となる。
【００７７】
図１３は、実施の形態３に係る、フリップフロップ回路に供給すべきクロック信号を制御するクロック制御回路６０およびそれを搭載した半導体集積装置３１０の構成を示すブロック図である。半導体集積装置３１０は、クロック制御回路６０およびフリップフロップ回路１００を備える。クロック制御回路６０は、エッジ検出回路６１、ＡＮＤゲート６４およびＴ型フリップフロップ回路６５を含む。
【００７８】
エッジ検出回路６１は、第１クロック信号ＣＬＫ１を受け、そのエッジを検出すると、所定幅のパルス信号をＡＮＤゲート６４に出力する。ここで、検出対象とするエッジは、立ち上がりエッジおよび立ち下がりエッジの両方である。
【００７９】
たとえば、エッジ検出回路６１は、遅延回路６２およびＸＯＲゲート６３で構成される。遅延回路６２は、第１クロック信号ＣＬＫ１を所定の期間、遅延させてＸＯＲゲート６３に出力する。遅延回路６２は、偶数段のインバータを縦列接続することにより構成してもよい。この段数を調整することにより、上記パルス信号の幅を調整することができる。ＸＯＲゲート６３は、遅延回路６２の出力信号と、第１クロック信号ＣＬＫ１とを受け、演算結果をＡＮＤゲート６４に出力する。この演算結果は、第１クロック信号ＣＬＫ１のエッジが検出されるたびに、所定幅のパルス信号が発生するものである。
【００８０】
ＡＮＤゲート６４は、エッジ検出回路６１の出力信号と、イネーブル信号Ｅとを受け、イネーブル信号Ｅが有意な期間、エッジ検出回路６１の出力信号に追従する信号をＴ型フリップフロップ回路６５に出力し、イネーブル信号Ｅが非有意な期間、非有意なレベルの信号をＴ型フリップフロップ回路６５に出力する。具体的には、イネーブル信号Ｅがハイレベルの期間、エッジ検出回路６１の出力信号をそのまま出力し、イネーブル信号Ｅがローレベルの期間、ローレベルを出力する。
【００８１】
Ｔ型フリップフロップ回路６５は、ＡＮＤゲート６４の出力信号を受け、所定幅のパルス信号を検出するたびに、論理レベルが反転する信号を、ダブルエッジトリガ型フリップフロップ回路１００に出力する。
【００８２】
図１４は、実施の形態３に係るクロック制御回路５０の動作例を示すタイミングチャートである。ＸＯＲゲート６３は、二つの入力信号の論理レベルが同レベルでローレベルを出力し、異なるレベルでハイレベルを出力する。したがって、遅延回路６２による遅延期間が過ぎると、二つの入力信号の論理レベルが同レベルとなるため、ＸＯＲゲート６３は、ローレベルを出力する。よって、ＸＯＲゲート６３の出力信号は、第１クロック信号ＣＬＫ１のエッジが検出されるたびに、所定幅のパルス信号が発生するものとなる。
【００８３】
ＡＮＤゲート６４は、ＸＯＲゲート６３の出力信号を、イネーブル信号Ｅがローレベルの期間、マスクする。Ｔ型フリップフロップ回路６５は、ＡＮＤゲート６４の出力信号の立ち上がりエッジで、Ｔ型フリップフロップ回路６５自身の出力信号の論理レベルを反転し、ＡＮＤゲート６４の出力信号の立ち下がりエッジでは、自身の出力信号の論理レベルを維持する。したがって、Ｔ型フリップフロップ回路６５では、上記パルス信号が一つ検出されると、当該出力信号の論理レベルが一回反転されることになる。
【００８４】
図１４と図１２とを比較すると、図１４では無駄なエッジｅ１が発生しないことが分かる。なお、フリップフロップ回路１００が非活性化状態から活性化状態に復帰後、第２クロック信号ＣＬＫ２の位相が第１クロック信号ＣＬＫ１と逆相となっている。この点、ダブルエッジトリガ型フリップフロップ回路１００では、第１ラッチ回路１０と第２ラッチ回路２０にラッチされるデータＤが入れ替わるだけであり、フリップフロップ回路１００の出力信号は、ラッチされるタイミングが同じであれば、第１ラッチ回路１０および第２ラッチ回路２０のどちらにラッチされても同じである。
【００８５】
以上説明したように実施の形態３によれば、不使用期間が設定されたダブルエッジトリガ型フリップフロップ回路に供給すべきクロック信号を生成するとき、簡素な構成で、当該フリップフロップ回路の誤動作を抑制することができる。すなわち、イネーブル信号Ｅが有意な期間、第１クロック信号ＣＬＫ１のエッジ検出に同期して、第２クロック信号ＣＬＫ２が遷移する。一方、イネーブル信号Ｅが非有意に遷移するとき、第２クロック信号ＣＬＫ２は、その直前の論理レベルを維持する。
【００８６】
よって、イネーブル信号Ｅの論理レベルの遷移による、第２クロック信号ＣＬＫ２の無駄な論理レベルの遷移を抑制し、フリップフロップ回路１００の誤動作を防止することができる。
【００８７】
また、第２クロック信号ＣＬＫ２の供給を停止した際の当該第２クロック信号ＣＬＫ２の論理レベルと、その供給を再開する際の第１クロック信号ＣＬＫ１の論理レベルとを比較し、その結果に応じて、当該第２クロック信号ＣＬＫ２の位相を制御する手法もある。しかしながら、第２クロック信号ＣＬＫ２の供給を停止した際の当該第２クロック信号ＣＬＫ２の論理レベルを保持することが必要であり、回路面積を増大させる。
【００８８】
これに対し、実施の形態３では、当該論理レベルを記憶する必要がなく、回路構成を簡素化することができる。また、実施の形態３に係るクロック制御回路６０は、イネーブル信号Ｅが有意な期間、第１クロック信号ＣＬＫ１のエッジを検出するたびに、第２クロック信号ＣＬＫ２の論理レベルを反転させるだけという、シンプルなアルゴリズムに基づいている。したがって、クロック制御回路６０における誤動作を抑制し、信頼性の高い第２クロック信号ＣＬＫ２を生成することができる。
【００８９】
上述の実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
【００９０】
実施の形態１では、相補スイッチの代わりにＮｃｈトランジスタを用いる例を説明したが、Ｎｃｈトランジスタの代わりにＰｃｈトランジスタを用いてもよい。その場合、ゲート端子に入力される信号を、クロック信号ＣＬＫから反転クロック信号ＣＬＫＢに、反転クロック信号ＣＬＫＢからクロック信号ＣＬＫに、適宜変更すればよい。
【００９１】
また、実施の形態３にて説明した各論理ゲートは、同じ真理値表を持つ論理ゲートであれば、適宜置き換えが可能である。
【図面の簡単な説明】
【００９２】
【図１】ダブルエッジトリガ型フリップフロップ回路の基本構成を示すブロック図である。
【図２】シングルエッジトリガ型フリップフロップ回路に供給されるクロック信号（Ｓ）と、ダブルエッジトリガ型フリップフロップ回路に供給されるクロック信号（Ｄ）とを比較した図である。
【図３】一般的なダブルエッジトリガ型フリップフロップ回路の構成を示す回路図である。
【図４】図３に示したフリップフロップ回路の動作例を示すタイミングチャートである。
【図５】本発明の実施の形態１に係るダブルエッジトリガ型フリップフロップ回路の構成を示す回路図である。
【図６】実施の形態１の変形例１に係るダブルエッジトリガ型フリップフロップ回路の構成を示す回路図である。
【図７】実施の形態１の変形例２に係るダブルエッジトリガ型フリップフロップ回路の構成を示す回路図である。
【図８】実施の形態１の変形例３に係るダブルエッジトリガ型フリップフロップ回路の構成を示す回路図である。
【図９】実施の形態１の変形例４に係るダブルエッジトリガ型フリップフロップ回路の構成を示す回路図である。
【図１０】本発明の実施の形態２に係るダブルエッジトリガ型フリップフロップ回路の構成を示す回路図である。
【図１１】フリップフロップ回路に供給すべきクロック信号を制御する一般的なクロック制御回路およびそれを搭載した半導体集積装置の構成を示すブロック図である。
【図１２】図１１に示したクロック制御回路の動作例を示すタイミングチャートである。
【図１３】実施の形態３に係る、フリップフロップ回路に供給すべきクロック信号を制御するクロック制御回路およびそれを搭載した半導体集積装置の構成を示すブロック図である。
【図１４】実施の形態３に係るクロック制御回路の動作例を示すタイミングチャートである。
【符号の説明】
【００９３】
ＩＳ１  第１入力スイッチ、  ＯＳ１  第１出力スイッチ、  ＦＳ１  第１帰還スイッチ、  ＩＮ１  第１インバータ、  ＰＭ１  第１Ｐｃｈトランジスタ、  ＮＭ１  第１Ｎｃｈトランジスタ、  ＭＰ１  第１トランジスタ対、  ＥＭ１  第１活性化トランジスタ、  ＩＳ２  第２入力スイッチ、  ＯＳ２  第２出力スイッチ、  ＦＳ２  第２帰還スイッチ、  ＩＮ２  第２インバータ、  ＰＭ２  第２Ｐｃｈトランジスタ、  ＮＭ２  第２Ｎｃｈトランジスタ、  ＭＰ２  第２トランジスタ対、  ＥＭ２  第２活性化トランジスタ、  ＩＮ３  第３インバータ、  ＮＭ３  第３Ｎｃｈトランジスタ、  ＩＮ４  第４インバータ、  ＮＭ４  第４Ｎｃｈトランジスタ、  ＩＮ５  第５インバータ、  ＮＭ５  第５Ｎｃｈトランジスタ、  ＩＮ６  第６インバータ、  ＮＭ６  第６Ｎｃｈトランジスタ、  ＮＭ７  第７Ｎｃｈトランジスタ、  ＮＭ８  第８Ｎｃｈトランジスタ、  ＮＭ９  第９Ｎｃｈトランジスタ、  １０  第１ラッチ回路、  ２０  第２ラッチ回路、  ３０  マルチプレクサ、  ４０  入力端子、  ４２  クロック端子、  ４４  出力端子、  ５０  クロック制御回路、  ５１  ＡＮＤゲート、  ６０  クロック制御回路、  ６１  エッジ検出回路、  ６２  遅延回路、  ６３  ＸＯＲゲート、  ６４  ＡＮＤゲート、  ６５  Ｔ型フリップフロップ回路、  １００  フリップフロップ回路、  １１０  フリップフロップ回路、  １２０  フリップフロップ回路、  １３０  フリップフロップ回路、  １４０  フリップフロップ回路、  １５０  フリップフロップ回路、  ２００  フリップフロップ回路、  ３００  半導体集積装置、  ３１０  半導体集積装置。  
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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