(57)【要約】【課題】ゲート−ドレイン間容量の増大を抑制して高周波特性の悪化を防ぎ、ウェハ面内でのバラツキが小さく、高い耐湿性を確保し、安定して製造することができる半導体装置及びその製造方法を得る。【解決手段】半導体層１２上にＳｉＮ膜１８（第１の絶縁保護膜）が形成されている。半導体層１２上にＴ型ゲート電極２５が形成されている。Ｔ型ゲート電極２５上からＳｉＮ膜２９（第２の絶縁保護膜）が傘状に張り出している。ＳｉＮ膜１８とＳｉＮ膜２９の間に中空部３２が形成されている。この中空部３２を残した状態でＳｉＮ膜１８及びＳｉＮ膜２９がＳｉＮ膜３３（第３の絶縁保護膜）で覆われている。【選択図】図１０
2009021439.tif 000002
【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層上に形成された第１の絶縁保護膜と、
前記半導体層上に形成されたＴ型ゲート電極と、
前記Ｔ型ゲート電極上から傘状に張り出し、前記第１の絶縁保護膜との間に中空部を形成する第２の絶縁保護膜と、
前記中空部を残した状態で前記第１の絶縁保護膜及び前記第２の絶縁保護膜を覆う第３の絶縁保護膜とを有することを特徴とする半導体装置。
【請求項２】
ゲート幅方向の一部の領域において、前記Ｔ型ゲート電極の近傍に前記中空部を残した状態で前記第１の絶縁保護膜と前記第２の絶縁保護膜の端部が密着していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記Ｔ型ゲート電極の張出し部の側壁において前記第２の絶縁保護膜上に形成された補強材を更に有することを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
半導体層上に第１の絶縁保護膜を形成する工程と、
前記第１の絶縁保護膜上に犠牲膜を形成する工程と、
前記第１の絶縁保護膜及び前記犠牲膜に開口部を形成する工程と、
前記開口部を埋め込むように全面に金属膜を形成する工程と、
前記金属膜をパターニングして前記半導体層上にＴ型ゲート電極を形成する工程と、
前記Ｔ型ゲート電極を覆うように全面に第２の絶縁保護膜を形成する工程と、
前記Ｔ型ゲート電極の周辺にある第１領域の外側にある前記第２の絶縁保護膜を選択的に除去する工程と、
前記犠牲膜を選択的に除去して、前記第１の絶縁保護膜と前記第２の絶縁保護膜の間に中空部を形成する工程と、
前記中空部を残した状態で前記第１の絶縁保護膜及び前記第２の絶縁保護膜を第３の絶縁保護膜で覆う工程とを有することを特徴とする半導体装置の製造方法。
【請求項５】
前記第２の絶縁保護膜を形成する工程の前に、ゲート幅方向の一部の領域において、前記Ｔ型ゲート電極の周辺にある第２領域の外側にある前記犠牲膜を選択的に除去する工程を更に有し、
前記第２領域は前記第１領域よりも狭いことを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第２の絶縁保護膜上に補強材を塗布する工程と、
前記補強材をエッチバックして、前記Ｔ型ゲート電極の張出し部の側壁以外にある前記補強材を除去する工程を更に有することを特徴とする請求項４又は５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｔ型ゲート電極を絶縁膜で覆った半導体装置及びその製造方法に関し、特にゲート−ドレイン間容量の増大を抑制して高周波特性の悪化を防ぎ、ウェハ面内でのバラツキが小さく、高い耐湿性を確保し、安定して製造することができる半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
ＧａＡｓなどの化合物半導体を用いた高周波半導体装置の汎用化が急速に進んでおり、コスト削減が強く求められている。この要求に対応するため、これまでの完全気密のメタルパッケージに代わって、低価格なモールドパッケージが採用されるようになっている。しかし、モールドパッケージのような非気密のパッケージを用いる場合には、水分による劣化を防ぐために半導体装置の高耐湿化を図る必要がある。
【０００３】
高耐湿化を図った第１の従来例に係る半導体装置の製造方法について図面を用いて説明する。
【０００４】
まず、図３０に示すように、半絶縁性ＧａＡｓ基板１１上に、半導体層１２として、ＡｌＧａＡａ／ＧａＡｓ超格子バッファ層１３、ｎ−ＧａＡｓチャネル層１４、ＡｌＧａＡｓショットキー層１５、ＧａＡｓキャップ層１６をエピタキシャル成長法により順番に形成する。半導体層１２の所定領域にＳｉイオンを注入して不純物拡散層１７を形成し、Ｈｅイオンを注入して素子間分離層（不図示）を形成する。そして、半導体層１２上にＳｉＮ膜１８をプラズマＣＶＤ（Chemical Vapor Deposition）により形成する。
【０００５】
次に、図３１に示すように、ＳｉＮ膜１８上にフォトレジスト膜２１を塗布し、転写工程によって開口部を形成する。このフォトレジスト膜２１をマスクとしてＩＣＰ（Inductively Coupled Plasma）を用いてＳｉＮ膜１８及びＧａＡｓキャップ層１６をエッチングして開口部２２を形成する。その後、フォトレジスト膜２１を除去する。そして、図３２に示すように、開口部２２を埋め込むように全面にＷＳｉ／Ａｕ膜２３をスパッタリングにより形成する。
【０００６】
次に、図３３に示すように、ＷＳｉ／Ａｕ膜２３上にフォトレジスト膜２４を塗布し、転写工程によって開口部２２近傍以外のフォトレジスト膜２４を除去する。このフォトレジスト膜２４をマスクとしたイオンミリングによってＷＳｉ／Ａｕ膜２３をパターニングして半導体層１２上にＴ型ゲート電極２５を形成する。その後、フォトレジスト膜２４を除去する。
【０００７】
次に、図３４に示すように、全面にフォトレジスト膜２６を塗布し、転写工程によって不純物拡散層１７上のフォトレジスト膜２６を除去する。このフォトレジスト膜２６をマスクとして用いて、ＲＩＥ（Reactive Ion Etching）によってＳｉＮ膜１８をエッチングする。
【０００８】
次に、図３５に示すように、全面にＡｕＧｅ／Ｎｉ／Ａｕ膜を真空蒸着法により蒸着し、リフトオフ処理して、不純物拡散層１７にオーミックコンタクトされたソース電極２７及びドレイン電極２８を形成する。そして、図３６に示すように、Ｔ型ゲート電極２５を覆うように全面にＳｉＮ膜２９を形成する。
【０００９】
このように第１の従来例では、半導体層１２やＴ型ゲート電極２５の表面をプラズマＣＶＤ等によって形成した厚膜のＳｉＮ膜２９で覆うことで、水分による腐食から保護していた。しかし、ゲート抵抗の増大を防ぐためにＴ型ゲート電極２５を用いた場合、Ｔ型ゲート電極２５の張出し部分と半導体層１２との間に高誘電率のＳｉＮ膜１８が詰まっているために、容量成分が増大し、高周波特性が悪化するという問題があった。
【００１０】
この第１の従来例の問題を解決する第２の従来例に係る半導体装置の製造方法について図面を用いて説明する。
【００１１】
まず、図３７に示すように、実施の形態１と同様に、半絶縁性ＧａＡｓ基板１１上に半導体層１２を形成し、半導体層１２の所定領域にＳｉイオンを注入して不純物拡散層１７を形成する。そして、半導体層１２上にＳｉＯ２膜１９をプラズマＣＶＤにより形成する。
【００１２】
次に、図３８に示すように、ＳｉＯ２膜１９上にフォトレジスト膜２１を塗布し、転写工程によって開口部を形成する。このフォトレジスト膜２１をマスクとして用いて、ＩＣＰ（Inductively Coupled Plasma）によるプラズマエッチングによってＳｉＯ２膜１９及びＧａＡｓキャップ層１６をエッチングして開口部２２を形成する。その後、フォトレジスト膜２１を除去する。そして、図３９に示すように、開口部２２を埋め込むように全面にＷＳｉ／Ａｕ膜２３をスパッタリングにより形成する。
【００１３】
次に、図４０に示すように、ＷＳｉ／Ａｕ膜２３上にフォトレジスト膜２４を塗布し、転写工程によって開口部２２近傍以外のフォトレジスト膜２４を除去する。このフォトレジスト膜２４をマスクとしたイオンミリングによってＷＳｉ／Ａｕ膜２３をパターニングして半導体層１２上にＴ型ゲート電極２５を形成する。その後、フォトレジスト膜２４を除去する。
【００１４】
次に、図４１に示すように、バッファードフッ酸（ＢＨＦ）を用いてＳｉＯ２膜１９を全て除去する。
【００１５】
次に、図４２に示すように、全面に薄いＳｉＮ膜１８を形成する。そして、全面にフォトレジスト膜２６を塗布し、転写工程によって不純物拡散層１７上のフォトレジスト膜２６を除去する。このフォトレジスト膜２６をマスクとして用いて、ＲＩＥによってＳｉＮ膜１８をエッチングする。
【００１６】
次に、図４３に示すように、全面にＡｕＧｅ／Ｎｉ／Ａｕ膜を真空蒸着法により蒸着し、リフトオフ処理して、不純物拡散層１７にオーミックコンタクトされたソース電極２７及びドレイン電極２８を形成する。
【００１７】
次に、図４４に示すように、全面にＴ型ゲート電極２５以上の膜厚を有するＳｉＮ膜２９を形成する。このようにＴ型ゲート電極２５を形成した後に厚膜のＳｉＮ膜２９を形成することで、Ｔ型ゲート電極２５の張出し部分の下に中空部３２が形成される。これにより、第１の従来例で問題となるゲート−ドレイン間容量の増大を抑制することができ、高周波特性の悪化を防ぐことができる。
【００１８】
しかし、第２の従来例では、Ｔ型ゲート電極２５の張出し部分の下にもある程度はＳｉＮ膜２９が回り込むため、ウェハ面内でのゲート−ドレイン間容量のバラツキが大きくなる。また、Ｔ型ゲート電極２５の形状・寸法によっては、中空部３２が確実に形成できない場合や、ゲート−ドレイン間容量の十分な低減効果が得られない場合がある。さらに、Ｔ型ゲート電極２５の形成後にＳｉＮ膜１８を形成するため、Ｔ型ゲート電極２５の張出し部分の下にある半導体層１２の表面を覆うＳｉＮ膜１８のカバレッジ及び膜質が低下し、耐湿性が低下するという問題があった。
【００１９】
この第１の従来例及び第２の従来例の問題を解決する第３の従来例に係る半導体装置の製造方法について図面を用いて説明する（例えば、特許文献１参照）。
【００２０】
まず、図４５に示すように、フォトレジストパターンをマスクとしてＧａＡｓ基板１１の動作層までエッチングしてリセスを形成する。ＧａＡｓ基板１１上にＳｉＮ膜１８とＳｉＯ２膜１９ａを順番に形成する。フォトレジストパターンをマスクとしたドライエッチングにより、ＳｉＯ２膜１９ａ及びＳｉＮ膜１８を加工して開口部２２を形成する。この開口部２２を埋め込むように全面に金属膜を成膜した後、フォトレジストパターンをマスクとしたドライエッチングにより金属膜を加工して、Ｔ型ゲート電極２５を形成する。さらに、全面にＳｉＯ２膜１９ｂを形成してＴ型ゲート電極２５の頭部を被覆する。
【００２１】
次に、図４６に示すように、フォトレジストパターンをマスクとしてウエットエッチングにより、Ｔ型ゲート電極２５の両端に隣接した領域においてＳｉＯ２膜１９ａ，１９ｂ及びＳｉＮ膜１８を選択的に除去する。この開口した領域にソース電極２７及びドレイン電極２８を所定の方法によって形成する。その後、全面にＳｉＮ膜２９を形成する。
【００２２】
次に、図４７に示すように、フォトレジストパターンをマスクとしてドライエッチングによりＳｉＮ膜２９を選択的に除去して、Ｔ型ゲート電極２５上に開口部３７を形成する。その後、開口部３７を通してベーパーエッチングによりＴ型ゲート電極２５の周囲にあるＳｉＯ２膜１９ａ，１９ｂのみを選択的に除去する。
【００２３】
次に、図４８に示すように、第３のＳｉＮ膜３３を全面に形成して開口部３７を閉じることで、Ｔ型ゲート電極２５の周囲に中空部３２が形成される。これにより、第１の従来例で問題となるゲート−ドレイン間容量の増大を抑制して高周波特性の悪化を防ぐことができる。また、第２の従来例で問題となるウェハ面内でのバラツキが小さく、高い耐湿性を確保することができる。
【００２４】
【特許文献１】特開平１１−２７４１７５号公報
【発明の開示】
【発明が解決しようとする課題】
【００２５】
しかし、第３の従来例では、図４７の状態においてＳｉＮ膜２９の機械的強度が弱いため、製造工程途中で欠落してしまう。従って、図４８に示すような中空部３２を有する構造を安定して製造することができないという問題があった。
【００２６】
本発明は、上述のような課題を解決するためになされたもので、その目的は、ゲート−ドレイン間容量の増大を抑制して高周波特性の悪化を防ぎ、ウェハ面内でのバラツキが小さく、高い耐湿性を確保し、安定して製造することができる半導体装置及びその製造方法を得るものである。
【課題を解決するための手段】
【００２７】
本発明に係る半導体装置は、半導体層と、半導体層上に形成された第１の絶縁保護膜と、半導体層上に形成されたＴ型ゲート電極と、Ｔ型ゲート電極上から傘状に張り出し、第１の絶縁保護膜との間に中空部を形成する第２の絶縁保護膜と、中空部を残した状態で第１の絶縁保護膜及び第２の絶縁保護膜を覆う第３の絶縁保護膜とを有する。
【００２８】
本発明に係る半導体装置の製造方法は、半導体層上に第１の絶縁保護膜を形成する工程と、第１の絶縁保護膜上に犠牲膜を形成する工程と、第１の絶縁保護膜及び犠牲膜に開口部を形成する工程と、開口部を埋め込むように全面に金属膜を形成する工程と、金属膜をパターニングして半導体層上にＴ型ゲート電極を形成する工程と、Ｔ型ゲート電極を覆うように全面に第２の絶縁保護膜を形成する工程と、Ｔ型ゲート電極の周辺にある第１領域の外側にある第２の絶縁保護膜を選択的に除去する工程と、犠牲膜を選択的に除去して、第１の絶縁保護膜と第２の絶縁保護膜の間に中空部を形成する工程と、中空部を残した状態で第１の絶縁保護膜及び第２の絶縁保護膜を第３の絶縁保護膜で覆う工程とを有する。本発明のその他の特徴は以下に明らかにする。
【発明の効果】
【００２９】
本発明により、ゲート−ドレイン間容量の増大を抑制して高周波特性の悪化を防ぎ、ウェハ面内でのバラツキが小さく、高い耐湿性を確保し、安定して製造することができる。
【発明を実施するための最良の形態】
【００３０】
実施の形態１．
以下、本発明の実施の形態１に係る半導体装置の製造方法について図面を用いて説明する。
【００３１】
まず、図１に示すように、半絶縁性ＧａＡｓ基板１１上に、半導体層１２として、ＡｌＧａＡａ／ＧａＡｓ超格子バッファ層１３、ｎ−ＧａＡｓチャネル層１４、ＡｌＧａＡｓショットキー層１５、ＧａＡｓキャップ層１６をエピタキシャル成長法により順番に形成する。半導体層１２の所定領域にＳｉイオンを注入して不純物拡散層１７を形成し、Ｈｅイオンを注入して素子間分離層（不図示）を形成する。そして、半導体層１２上にＳｉＮ膜１８（第１の絶縁保護膜）をプラズマＣＶＤにより形成する。更に、ＳｉＮ膜１８上にＳｉＯ２膜１９（犠牲膜）を形成する。
【００３２】
次に、図２に示すように、ＳｉＯ２膜１９上にフォトレジスト膜２１を塗布し、転写工程によって開口部を形成する。このフォトレジスト膜２１をマスクとして用いて、ＩＣＰを用いてＳｉＯ２膜１９、ＳｉＮ膜１８及びＧａＡｓキャップ層１６をエッチングして開口部２２を形成する。その後、フォトレジスト膜２１を除去する。そして、図３に示すように、開口部２２を埋め込むように全面にＷＳｉ／Ａｕ膜２３（金属膜）をスパッタリングにより形成する。
【００３３】
次に、図４に示すように、ＷＳｉ／Ａｕ膜２３上にフォトレジスト膜２４を塗布し、転写工程によって開口部２２近傍以外のフォトレジスト膜２４を除去する。このフォトレジスト膜２４をマスクとしたイオンミリングによってＷＳｉ／Ａｕ膜２３をパターニングして半導体層１２上にＴ型ゲート電極２５を形成する。その後、フォトレジスト膜２４を除去する。
【００３４】
次に、図５に示すように、全面にフォトレジスト膜２６を塗布し、転写工程によって不純物拡散層１７上のフォトレジスト膜２６を除去する。このフォトレジスト膜２６をマスクとし、ＳＦ６／Ｈｅエッチングガスを用いたＲＩＥによってＳｉＯ２膜１９及びＳｉＮ膜１８をエッチングする。そして、バッファードフッ酸を用いてフォトレジスト膜２６の開口部から選択的にＳｉＯ２膜１９をエッチングして、不純物拡散層１７近傍のＳｉＯ２膜１９にサイドエッチを入れる。
【００３５】
次に、図６に示すように、全面にＡｕＧｅ／Ｎｉ／Ａｕ膜を真空蒸着法により蒸着し、リフトオフ処理して、不純物拡散層１７にオーミックコンタクトされたソース電極２７及びドレイン電極２８を形成する。そして、図７に示すように、Ｔ型ゲート電極２５を覆うように全面にＳｉＮ膜２９（第２の絶縁保護膜）を形成する。
【００３６】
次に、図８に示すように、ＳｉＮ膜２９上にフォトレジスト膜３１を塗布し、転写工程によって、Ｔ型ゲート電極２５の周辺にある第１領域の外側のフォトレジスト膜３１を除去する。このフォトレジスト膜３１をマスクとし、ＳＦ６／Ｈｅエッチングガスを用いたＲＩＥによってＳｉＮ膜２９をエッチングして、第１領域の外側にあるＳｉＮ膜２９を選択的に除去する。ここで、ＳＦ６／Ｈｅエッチングガスは、ＳｉＯ２に対してＳｉＮを選択的にエッチングする特性を持つために、ＳｉＯ２膜１９の表面でエッチレートが下がり、過度なエッチングを抑制できるため、制御性良く加工できる。
【００３７】
次に、図９に示すように、バッファードフッ酸を用いて全てのＳｉＯ２膜１９を選択的に除去して、ＳｉＮ膜１８とＳｉＮ膜２９の間に中空部３２を形成する。その後、フォトレジスト膜３１を除去する。
【００３８】
次に、図１０に示すように、中空部３２を残した状態でＳｉＮ膜１８及びＳｉＮ膜２９をＳｉＮ膜３３（第３の絶縁保護膜）で覆う。以上の工程により、本実施の形態に係る半導体装置が製造される。
【００３９】
本実施の形態に係る半導体装置では、半導体層１２上にＳｉＮ膜１８及びＴ型ゲート電極２５が形成されている。そして、Ｔ型ゲート電極２５上からＳｉＮ膜２９が傘状に張り出している。このＳｉＮ膜２９とＳｉＮ膜１８との間に中空部３２が形成されている。さらに、中空部３２を残した状態でＳｉＮ膜１８及びＳｉＮ膜２９がＳｉＮ膜３３で覆われている。
【００４０】
このようにＴ型ゲート電極２５の張出し部の下に絶縁膜が存在しない中空部３２が形成されているため、ゲート−ドレイン間容量の増大を抑制して高周波特性の悪化を防ぐことができる。
【００４１】
また、Ｔ型ゲート電極２５上から傘状に張り出したＳｉＮ膜２９の端部とＳｉＮ膜１８との間隔は、Ｔ型ゲート電極２５の張出し部とＳｉＮ膜１８との間隔よりも狭い。これにより、中空部３２内へのＳｉＮ膜３３の回り込みが抑制されるため、ウェハ面内でのバラツキが小さい。
【００４２】
また、Ｔ型ゲート電極２５の形成前に半導体層１２上にＳｉＮ膜１８を形成するため、Ｔ型ゲート電極２５の張出し部分の下にある半導体層１２の表面を覆うＳｉＮ膜１８のカバレッジ及び膜質が良好となり、高い耐湿性を確保することができる。
【００４３】
また、図９に示すようにＴ型ゲート電極２５上から傘状に張り出したＳｉＮ膜２９の機械的強度は強いため、製造工程途中で欠落することはない。従って、図１０に示すような中空部３２を有する構造を安定して製造することができる。
【００４４】
実施の形態２．
以下、本発明の実施の形態２に係る半導体装置の製造方法について図面を用いて説明する。
【００４５】
まず、実施の形態１と同様に図１〜６に示す工程を行う。次に、図１１の上面図及び図１２，１３の断面図に示すように、全面にフォトレジスト膜３４を塗布する。そして、ゲート幅方向に一定の間隔でフォトレジスト膜３４に開口部３５を設ける。
【００４６】
次に、図１４の上面図及び図１５，１６の断面図に示すように、ゲート幅方向の一部の領域において、フォトレジスト膜３４をマスクとしてバッファードフッ酸を用いて、Ｔ型ゲート電極２５の周辺にある第２領域の外側にあるＳｉＯ２膜１９を選択的に除去する。ここで、第２領域は第１領域よりも狭い。その後、フォトレジスト膜３４を除去する。
【００４７】
次に、図１７の上面図及び図１８，１９の断面図に示すように、Ｔ型ゲート電極２５を覆うように全面にＳｉＮ膜２９を形成する。この際、ゲート幅方向の一部の領域においてＳｉＮ膜１８とＳｉＮ膜２９が密着する。そして、ＳｉＮ膜２９上にフォトレジスト膜３１を塗布し、転写工程によって、Ｔ型ゲート電極２５の周辺にある第１領域の外側のフォトレジスト膜３１を除去する。このフォトレジスト膜３１をマスクとし、ＳＦ６／Ｈｅエッチングガスを用いたＲＩＥによってＳｉＮ膜２９をエッチングして、第１領域の外側にあるＳｉＮ膜２９を選択的に除去する。
【００４８】
次に、図２０の上面図及び図２１，２２の断面図に示すように、バッファードフッ酸を用いて全てのＳｉＯ２膜１９を選択的に除去して、ＳｉＮ膜１８とＳｉＮ膜２９の間に中空部３２を形成する。その後、フォトレジスト膜３１を除去する。
【００４９】
次に、図２３の上面図及び図２４，２５の断面図に示すように、中空部３２を残した状態でＳｉＮ膜１８及びＳｉＮ膜２９をＳｉＮ膜３３で覆う。以上の工程により、本実施の形態に係る半導体装置が製造される。
【００５０】
本実施の形態によれば、実施の形態１と同様の効果を得ることができる。また、本実施の形態に係る半導体装置は、ゲート幅方向の一部の領域において、Ｔ型ゲート電極２５の近傍に中空部３２を残した状態でＳｉＮ膜１８とＳｉＮ膜２９の端部が密着している。これにより、Ｔ型ゲート電極２５上から傘状に張り出したＳｉＮ膜２９の機械的強度を実施の形態１よりも強くすることができる。従って、製造工程途中で欠落するのを防ぎ、中空部３２を有する構造を更に安定して製造することができる。
【００５１】
実施の形態３．
以下、本発明の実施の形態３に係る半導体装置の製造方法について図面を用いて説明する。
【００５２】
まず、実施の形態１と同様に図１〜７に示す工程を行う。次に、図２６に示すように、ＳｉＮ膜２９上にＳＯＧ膜３６（補強材）をスピンコートによって塗布する。そして、熱処理を行い、イオンミリングによってＳＯＧ膜３６をエッチバックして、Ｔ型ゲート電極２５の張出し部の側壁以外にあるＳＯＧ膜３６を除去する。
【００５３】
次に、図２７に示すように、ＳｉＮ膜２９上にフォトレジスト膜３１を塗布し、転写工程によって、Ｔ型ゲート電極２５の周辺にある第１領域の外側のフォトレジスト膜３１を除去する。このフォトレジスト膜３１をマスクとし、ＳＦ６／Ｈｅエッチングガスを用いたＲＩＥによってＳｉＮ膜２９をエッチングして、第１領域の外側にあるＳｉＮ膜２９を選択的に除去する。ここで、ＳＦ６／Ｈｅエッチングガスは、ＳｉＯ２に対してＳｉＮを選択的にエッチングする特性を持つために、ＳｉＯ２膜１９の表面でエッチレートが下がり、過度なエッチングを抑制できるため、制御性良く加工できる。
【００５４】
次に、図２８に示すように、バッファードフッ酸を用いて全てのＳｉＯ２膜１９を選択的に除去して、ＳｉＮ膜１８とＳｉＮ膜２９の間に中空部３２を形成する。その後、フォトレジスト膜３１を除去する。
【００５５】
次に、図２９に示すように、中空部３２を残した状態でＳｉＮ膜１８及びＳｉＮ膜２９をＳｉＮ膜３３で覆う。以上の工程により、本実施の形態に係る半導体装置が製造される。
【００５６】
本実施の形態によれば、実施の形態１と同様の効果を得ることができる。また、本実施の形態に係る半導体装置は、Ｔ型ゲート電極２５の張出し部の側壁においてＳｉＮ膜２９上に形成されたＳＯＧ膜３６を更に有する。これにより、Ｔ型ゲート電極２５上から傘状に張り出したＳｉＮ膜２９の機械的強度を実施の形態１よりも強くすることができる。従って、製造工程途中で欠落するのを防ぎ、中空部３２を有する構造を更に安定して製造することができる。
【図面の簡単な説明】
【００５７】
【図１】本発明の実施の形態１に係る半導体装置の製造方法を説明するための断面図である。
【図２】本発明の実施の形態１に係る半導体装置の製造方法を説明するための断面図である。
【図３】本発明の実施の形態１に係る半導体装置の製造方法を説明するための断面図である。
【図４】本発明の実施の形態１に係る半導体装置の製造方法を説明するための断面図である。
【図５】本発明の実施の形態１に係る半導体装置の製造方法を説明するための断面図である。
【図６】本発明の実施の形態１に係る半導体装置の製造方法を説明するための断面図である。
【図７】本発明の実施の形態１に係る半導体装置の製造方法を説明するための断面図である。
【図８】本発明の実施の形態１に係る半導体装置の製造方法を説明するための断面図である。
【図９】本発明の実施の形態１に係る半導体装置の製造方法を説明するための断面図である。
【図１０】本発明の実施の形態１に係る半導体装置の製造方法を説明するための断面図である。
【図１１】本発明の実施の形態２に係る半導体装置の製造方法を説明するための上面図である。
【図１２】本発明の実施の形態２に係る半導体装置の製造方法を説明するための断面図である。
【図１３】本発明の実施の形態２に係る半導体装置の製造方法を説明するための断面図である。
【図１４】本発明の実施の形態２に係る半導体装置の製造方法を説明するための上面図である。
【図１５】本発明の実施の形態２に係る半導体装置の製造方法を説明するための断面図である。
【図１６】本発明の実施の形態２に係る半導体装置の製造方法を説明するための断面図である。
【図１７】本発明の実施の形態２に係る半導体装置の製造方法を説明するための上面図である。
【図１８】本発明の実施の形態２に係る半導体装置の製造方法を説明するための断面図である。
【図１９】本発明の実施の形態２に係る半導体装置の製造方法を説明するための断面図である。
【図２０】本発明の実施の形態２に係る半導体装置の製造方法を説明するための上面図である。
【図２１】本発明の実施の形態２に係る半導体装置の製造方法を説明するための断面図である。
【図２２】本発明の実施の形態２に係る半導体装置の製造方法を説明するための断面図である。
【図２３】本発明の実施の形態２に係る半導体装置の製造方法を説明するための上面図である。
【図２４】本発明の実施の形態２に係る半導体装置の製造方法を説明するための断面図である。
【図２５】本発明の実施の形態２に係る半導体装置の製造方法を説明するための断面図である。
【図２６】本発明の実施の形態３に係る半導体装置の製造方法を説明するための断面図である。
【図２７】本発明の実施の形態３に係る半導体装置の製造方法を説明するための断面図である。
【図２８】本発明の実施の形態３に係る半導体装置の製造方法を説明するための断面図である。
【図２９】本発明の実施の形態３に係る半導体装置の製造方法を説明するための断面図である。
【図３０】第１の従来例に係る半導体装置の製造方法を説明するための断面図である。
【図３１】第１の従来例に係る半導体装置の製造方法を説明するための断面図である。
【図３２】第１の従来例に係る半導体装置の製造方法を説明するための断面図である。
【図３３】第１の従来例に係る半導体装置の製造方法を説明するための断面図である。
【図３４】第１の従来例に係る半導体装置の製造方法を説明するための断面図である。
【図３５】第１の従来例に係る半導体装置の製造方法を説明するための断面図である。
【図３６】第１の従来例に係る半導体装置の製造方法を説明するための断面図である。
【図３７】第２の従来例に係る半導体装置の製造方法を説明するための断面図である。
【図３８】第２の従来例に係る半導体装置の製造方法を説明するための断面図である。
【図３９】第２の従来例に係る半導体装置の製造方法を説明するための断面図である。
【図４０】第２の従来例に係る半導体装置の製造方法を説明するための断面図である。
【図４１】第２の従来例に係る半導体装置の製造方法を説明するための断面図である。
【図４２】第２の従来例に係る半導体装置の製造方法を説明するための断面図である。
【図４３】第２の従来例に係る半導体装置の製造方法を説明するための断面図である。
【図４４】第２の従来例に係る半導体装置の製造方法を説明するための断面図である。
【図４５】第３の従来例に係る半導体装置の製造方法を説明するための断面図である。
【図４６】第３の従来例に係る半導体装置の製造方法を説明するための断面図である。
【図４７】第３の従来例に係る半導体装置の製造方法を説明するための断面図である。
【図４８】第３の従来例に係る半導体装置の製造方法を説明するための断面図である。
【符号の説明】
【００５８】
１２  半導体層
１８  ＳｉＮ膜（第１の絶縁保護膜）
１９  ＳｉＯ２膜（犠牲膜）
２２  開口部
２３  金属膜
２５  Ｔ型ゲート電極
２９  ＳｉＮ膜（第２の絶縁保護膜）
３２  中空部
３３  ＳｉＮ膜（第３の絶縁保護膜）
３６  ＳＯＧ膜（補強材）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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