(57)【要約】【課題】Ｆｉｎの高さを必要以上に高くすることなく、実質的なチャネル幅を増大し得るＦｉｎ−ＦＥＴの構造及びその製造方法を提供する。【解決手段】半導体基板１１をＦｉｎ状に加工して形成されたチャネル形成用半導体層１１ａの上面、左右両側面及び底面にゲート電極２２が形成され、ゲート電極２２により４面を囲まれるチャネル領域を有することを特徴とする。【選択図】図１７
2009021503.tif 000002
【特許請求の範囲】
【請求項１】
Ｆｉｎ構造電界効果トランジスタ（Ｆｉｎ−ＦＥＴ）を有する半導体装置であって、
前記Ｆｉｎ−ＦＥＴは、半導体基板をＦｉｎ状に加工して形成されたチャネル形成用半導体層の上面、左右両側面及び底面にゲート電極が形成され、前記ゲート電極により４面を囲まれるチャネル領域を有することを特徴とする半導体装置。
【請求項２】
前記ゲート電極に囲まれるチャネル領域が少なくとも２段に積み重ねられていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ゲート電極に囲まれるチャネル領域の底面が等方エッチ面で構成されることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記Ｆｉｎ−ＦＥＴが、ＤＲＡＭのパストランジスタに用いられてなる請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記半導体装置は、前記ゲート電極に囲まれるチャネル領域内にキャリアを閉じ込め、実質的な基板バイアスを変化させることによる閾値電圧の変化を記憶データとして読み込む１トランジスタＤＲＡＭであることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項６】
Ｆｉｎ構造電界効果トランジスタ（Ｆｉｎ−ＦＥＴ）を有する半導体装置の製造方法であって、
（Ａ）半導体基板をエッチングし、Ｆｉｎ状のチャネル形成用半導体層を形成すると共に各チャネル形成用半導体層間を分離する溝を形成する工程、
（Ｂ）前記各チャネル形成用半導体層間を分離する溝に素子分離絶縁膜を形成する工程、
（Ｃ）前記チャネル形成用半導体層に対向する２つのスリット部を形成する工程、
（Ｄ）前記チャネル形成用半導体層の上面及びスリット部内に絶縁膜を形成する工程、
（Ｅ）前記スリット部底面の絶縁膜を除去する工程、
（Ｆ）前記スリット部底面より露出した半導体層を等方的にエッチングして、スリット部下に空隙部を形成する工程、
（Ｇ）少なくとも残存するスリット部内の絶縁膜を除去した後、露出する半導体層全面にゲート絶縁膜を形成する工程、及び
（Ｈ）全面にゲート電極材料を前記スリット部及び空隙部を埋めて成膜し、ゲート電極形状に成形する工程、
を具備することを特徴とする半導体装置の製造方法。
【請求項７】
前記（Ｆ）工程において形成した空隙部内に絶縁膜を形成した後、前記スリット部を介して投射される部分の前記空隙部内の絶縁膜を除去した後、異方性エッチングにより空隙部下に第二のスリット部を形成する工程、該第二のスリット部内に絶縁膜を形成した後、該第二のスリット部底の絶縁膜を除去する工程、及び前記第二のスリット部底面より露出した半導体層を等方的にエッチングして、第二のスリット部下に第二の空隙部を形成する工程、を少なくとも１回行うことを特徴とする請求項６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、詳しくは、Ｆｉｎ構造電界効果トランジスタ（以下、Ｆｉｎ−ＦＥＴともいう）の新規な構造及びその製造方法に関する。
【背景技術】
【０００２】
半導体素子の微細化が進むにつれて、トランジスタのパンチスルー防止のためにチャネル領域の不純物濃度も増加してきている。しかし、ＤＲＡＭ（Dynamic Random Access Memory）のセルアレイに用いている選択トランジスタの場合、チャネル領域の不純物濃度を上げると、ソース・ドレイン接合部近傍の電界が強くなり、接合リーク電流が増大することによって、リフレッシュ特性が悪くなってしまうという副作用がある。従来のプレーナ型のＭＯＳトランジスタでは、Ｉｏｎに寄与するチャネル面がゲート下の１面のみであるため、Ｉｏｎを増大させる為にはゲート幅を広げる必要があり、トランジスタのレイアウト面積が増大することによるチップコストの増大の問題がある。
【０００３】
対策としてＲＣＡＴ（Ｒｅｃｅｓｓ−Ｃｈａｎｎｅｌ−Ａｒｒａｙ−Ｔｒａｎｓｉｓｔｏｒ）という基板を掘り込んでＬｇａｔｅを長くすることにより、チャネル領域の不純物濃度を下げ、リフレッシュ特性を向上させるという技術が開発されている。この方法にもチャネル抵抗増加によるオン電流（Ｉｏｎ）減少及びワード線容量の増加という問題があり、さらなる微細化にあたり、適用の困難が予想される。
【０００４】
そこで、Ｉｏｎ減少及びワード線容量の増加の問題を解決するために、Ｆｉｎ構造のセルアレイ用トランジスタの開発が進められている。Ｆｉｎトランジスタはダブルゲート構造となっており、プレーナー型トランジスタと比較して、ゲートコントロール性が良い。また、ゲート幅（Ｗ）を空乏層の幅の２倍よりも狭くすることにより、チャネル領域をほぼ完全に空乏化させることができ、優れたオフ電流（Ｉoff）を得ることができる。このためＦｉｎトランジスタは、サブスレッショールド特性の優れた完全空乏化トランジスタとして使用できることが期待される。
【０００５】
ところで、従来のＦｉｎトランジスタでは、図３３に示すように、基板上に形成したＦｉｎ構造の半導体層１０１に対して、ゲート電極１０２ａを交差するようにかぶせてコンフォーマルに形成する方法（同図（ａ））と、Ｆｉｎ構造の半導体層１０１間をゲート電極材料１０２ｂで埋めてフォーマルに形成する方法（同図（ｂ））、さらに、Ｆｉｎ構造の半導体層１０１の側面にスリットを設け、該スリットを埋めてゲート電極材料１０２ｃを絶縁膜（不図示）上に形成する方法（同図（ｃ））が知られている。なお、図３３では、ゲート絶縁膜や素子分離絶縁膜等は省略している。同図（ａ）、（ｂ）ではゲート電極が基板と接触することからＳＯＩなどの高価な基板が必要となっている。あるいは、Ｆｉｎ構造の半導体層間に素子分離絶縁膜を埋め込むことで、基板との絶縁を図る方法も知られている。一方、図３３（ｃ）ではゲート電極と基板とが直接接触しないことから、通常の半導体基板を用いて形成できる。（ｃ）に示すゲート構造は半導体層の外側側面に形成した状態を示しているが、特許文献１に開示されているように、半導体層中に溝（リセス）を形成してゲート構造を形成する方法も知られている。
【０００６】
一方、セルトランジスタは通常２つのセルトランジスタのビット線側のコンタクトを共有させるのが一般的であるが、一つのトランジスタでセルを構成する１トランジスタＤＲＡＭ（１ＴＲＤＲＡＭという）が例えば、非特許文献１に開示されている。ここでは、１ＴＲＤＲＡＭを形成するのに、ＳＯＩ基板が用いられている。
【特許文献１】特開２００７−２７６７８
【非特許文献１】IEEE  TRANSACTIONS ON ELECTRON DEVICES, VOL,52, NO.10, OCTOBER 2005 P2220-2226
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ＤＲＡＭのセル面積を縮小した場合、通常のプレーナ型トランジスタでは電流駆動能力を決めるトランジスタの幅が縮小され、セル面積縮小と共に電流駆動能力が低下するという問題が生じている。これを解決するためにＦｉｎ−ＦＥＴが用いられるが、従来のＦｉｎ−ＦＥＴでは、ゲート電極で挟まれた半導体層の両側面の２面あるいは上面を加えた３面がチャネル領域となるが、チャネル幅をさらに増大させるためにはＦｉｎの高さを高くする必要があり、限界がある。
【０００８】
又、１ＴＲＡＤＲＡＭを形成するのに、従来は高価なＳＯＩ基板が必要であり、製造コストの軽減が望まれている。
【０００９】
したがって、本発明の目的は、Ｆｉｎの高さを必要以上に高くすることなく、実質的なチャネル幅を増大し得るＦｉｎ−ＦＥＴの構造及びその製造方法を提供することにある。
【００１０】
また、本発明の目的は、高価なＳＯＩ基板を用いることなく１ＴＲＤＲＡＭを実現することにある。
【課題を解決するための手段】
【００１１】
上記課題を解決する本発明は、Ｆｉｎ構造電界効果トランジスタ（Ｆｉｎ−ＦＥＴ）を有する半導体装置であって、
前記Ｆｉｎ−ＦＥＴは、半導体基板をＦｉｎ状に加工して形成されたチャネル形成用半導体層の上面、左右両側面及び底面にゲート電極が形成され、前記ゲート電極により４面を囲まれるチャネル領域を有することを特徴とする半導体装置に関する。
【００１２】
また、本発明は、Ｆｉｎ−ＦＥＴを有する半導体装置の製造方法であって、
（Ａ）半導体基板をエッチングし、Ｆｉｎ状のチャネル形成用半導体層を形成すると共に各チャネル形成用半導体層間を分離する溝を形成する工程、
（Ｂ）前記各チャネル形成用半導体層間を分離する溝に素子分離絶縁膜を形成する工程、
（Ｃ）前記チャネル形成用半導体層に対向する２つのスリット部を形成する工程、
（Ｄ）前記チャネル形成用半導体層の上面及びスリット部内に絶縁膜を形成する工程、
（Ｅ）前記スリット部底面の絶縁膜を除去する工程、
（Ｆ）前記スリット部底面より露出した半導体層を等方的にエッチングして、スリット部下に空隙部を形成する工程、
（Ｇ）少なくとも残存するスリット部内の絶縁膜を除去した後、露出する半導体層全面にゲート絶縁膜を形成する工程、及び
（Ｈ）全面にゲート電極材料を前記スリット部及び空隙部を埋めて成膜し、ゲート電極形状に成形する工程、
を具備することを特徴とする半導体装置の製造方法に関する。
【発明の効果】
【００１３】
本発明によれば、Ｆｉｎ底面部に酸化膜をマスクとしたＳｉ等方エッチを用いることによりＦｉｎ下面にもゲート電極を形成し、当該部もチャネル領域として機能させることにより実質的なチャネル幅を増大させたことによるＩonが向上したトランジスタを形成することができる。
【００１４】
また、ゲート電極に囲まれたチャネル領域（ＢＯＸ構造）をｎ個（ｎは２以上）重ねて配置することによりｎ倍のＩonを有するトランジスタを形成することができる。
【００１５】
さらに、形成したＢＯＸ構造にホットキャリア等で形成されたキャリアを閉じ込めることにより、実質的な基板バイアスを変化させることによる閾値電圧の変化を応用した１トランジスタのＤＲＡＭが形成できる。
【発明を実施するための最良の形態】
【００１６】
従来のＦｉｎ−ＦＥＴが、ゲート電極により上面と両側面で囲まれた領域にチャネルが形成されていたのに対し、本発明では両側面に形成したスリット部からさらに下に基板シリコンを等方性エッチングにより掘り下げ、底面となる空隙部を設け、該空隙部及びスリット部を埋めてゲート電極用ポリシリコンを形成することで、上面、両側面及び底面の４面で囲まれたチャネル領域を形成したことにより、Ｆｉｎの高さを必要以上に高くすることなく、実質的なチャネル幅を増大することが可能となるものである。
【００１７】
このような構造を製造するためには、従来のＦｉｎ−ＦＥＴの製造と同様に、まず、基板シリコンをエッチングしてＦｉｎ状のチャネル形成用半導体層（以下、Ｆｉｎという）を形成し、各Ｆｉｎ間を分離するため、素子分離用絶縁膜を形成する。
【００１８】
次に、Ｆｉｎに対向する２つのスリット部を形成する。該スリット部はＦｉｎの幅にもよるが、Ｆｉｎの両側面近傍、すなわち、Ｆｉｎを画定する素子分離絶縁膜との境界に形成することが好ましい。スリット部の形成には、例えば、素子分離絶縁膜とＦｉｎ上面との段差を利用し、この段差にコンフォーマルに形成したシリコン窒化膜上にシリコン酸化膜を積層した後、シリコン窒化膜をエッチングストッパとしてシリコン窒化膜を段差内に埋込み、スリットの長さに相当するレジストパターンを形成して、これをマスクに選択的にシリコン窒化膜をパターニングすることで、シリコン窒化膜の膜厚に相当する幅のスリット開口が形成される。その後、素子分離絶縁膜及びシリコン酸化膜をマスクとしてＦｉｎのシリコン層を異方性エッチングすることでスリット部を形成することができる。このようにスリット部の幅は段差の高さとシリコン窒化膜の膜厚を調整することで調節することができる。スリット部の深さは、後工程で形成するスリット下の空隙部の形成時に、空隙部上部に十分な厚さのチャネル形成用半導体層が残るように、スリット間の間隔やスリットの形状に応じて適宜設定すればよい。
【００１９】
このように形成したスリット部内の露出したシリコン表面に絶縁膜、例えばシリコン酸化膜を熱酸化法などにより形成する。さらに、スリット部底の絶縁膜を異方性ドライエッチングなどにより除去し、スリット部底に基板シリコンを露出させる。
【００２０】
次に、スリット部を介して露出した基板シリコンを等方エッチ、例えば、エッチャントガスを用いた化学ドライエッチ（ＣＤＥ：Chemical Dry Etch）などにより等方的にエッチングして、スリット下に空隙部を形成する。対向する２つのスリット部から等方的にエッチングすると、２つの空隙部が形成され、エッチングをさらに進めることで、２つの空隙部がつながる。本発明では、２つの空隙部がつながっていなくともチャネル幅の拡大が図れるが、つながるように形成することが望ましい。このような等方エッチ面を有する空隙部で形成されるチャネル半導体層の下面は、その上面に比べて長くなり、大きくチャネル幅の増大が図れる。
【００２１】
その後、スリット部に形成した絶縁膜やハードマスク用の絶縁膜などを除去し、露出するＦｉｎのシリコン層上にゲート絶縁膜を形成し、その後、ゲート電極材料、例えば、ポリシリコンをＣＶＤ法などにより空隙部及びスリット部を埋めて成膜し、ゲート電極形状に成形する。ゲート電極は、ポリシリコン層上に金属膜を形成したポリメタル構造としても良い。
【００２２】
最後に、通常のＭＯＳＦＥＴと同様にソース及びドレイン領域を形成してＦｉｎ−ＦＥＴが得られる。
【００２３】
上記のように形成した空隙部の底面に第２のスリット部を形成し、その下にさらに第２の空隙部を設け、ゲート電極で囲まれたチャネル形成用半導体層（チャネル領域）を２段に形成することができる。さらにこの工程を繰り返して、チャネル領域を多段に形成することもできる。但し、段数を重ねるためにはその分Ｆｉｎの高さを高くする必要があり、目的に応じて適宜所望の段数とすればよい。また、ゲート電極材料のカバレッジ性等の諸因により自ずと重ねられる段数には限界があることはいうまでもない。しかしながら、将来的にこのような諸因が解決される場合はこの限りではない。
【実施例】
【００２４】
以下、実施例を参照して本発明を具体的に説明するが、本発明はこれらの実施例のみに限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々の変更が可能である。
【００２５】
実施例１
図１から図１７を参照して本発明の第１の実施例を説明する。
【００２６】
図１は本発明のＦｉｎ−ＦＥＴの平面レイアウト図である。図１において、１は活性層、２はソース用コンタクト、３はドレイン用コンタクト、４はゲート電極、５はゲート電極用コンタクトである。以下の図２〜３０において、（ａ）、（ｂ）、（ｃ）はそれぞれ、図１のＡ−Ａ’線、Ｂ−Ｂ’線、Ｃ−Ｃ’線での断面構造図を示している。
【００２７】
まず、基板シリコン１１上に熱酸化により１３ｎｍのシリコン酸化膜１２を形成する。この後にシリコン窒化膜１３を形成し、この後に通常ホトリソグラフィ技術により活性層領域をパターニングし、レジスト（不図示）をマスクとしてシリコン窒化膜１３を加工した（図２）。
【００２８】
次にシリコン窒化膜１３をマスクとしてシリコン酸化膜１２と基板シリコン１１を異方性のドライエッチングにより２００ｎｍの深さまで掘り下げる加工をし、チャネル形成用半導体層（Ｆｉｎ）１１ａを形成した（図３）。次に、ＨＤＰ（high density plasma）酸化膜を３５０ｎｍ堆積させ、ＣＭＰ（Chemical mechanical Polishing）法によりシリコン窒化膜１３上の酸化膜を除去することにより図４に示めすように素子分離用絶縁膜１４を形成した。
【００２９】
次に、熱リン酸を用いて、シリコン窒化膜１３を除去した（図５）。続いて、１５ｎｍの厚さのシリコン窒化膜１５を堆積させ（図６）、その上に２０ｎｍのシリコン酸化膜１６を堆積させ、ＣＭＰ法によりシリコン窒化膜１５をストッパ膜として平坦化加工を行った（図７）。
【００３０】
この次にチャネル形成領域がオープンとなっているレジストパターン１７を通常のリソグラフィ技術を用いて形成した（図８）。レジストパターン１７とシリコン酸化膜１６をマスクとしてシリコン窒化膜１５をドライエッチングにより異方性にエッチングした（図９）。
【００３１】
次に、レジストを除去し、シリコン酸化膜１７とシリコン窒化膜１６をマスクとして基板シリコン１１を１２０ｎｍの深さにドライエッチング技術により異方性エッチングを行い、図１０に示すようにスリット部１８を形成した。露出しているスリット内部に５ｎｍのシリコン酸化膜１９を成長させる（図１１）。
【００３２】
次に異方性のドライエッチングによりシリコン酸化膜１９をエッチングしスリット底面のＦｉｎ１１ａのシリコン層を露出させる（図１２）。次に、ＮＦ３のエッチングガスを主体としたＳｉ等方エッチ（ＣＤＥ：Chemical dry etch）を用いてＦｉｎ１１ａをエッチングして空隙部２０を形成する。このとき一方のスリット部から形成した等方エッチ面Ａと他方のスリット部から形成した等方エッチ面Ｂは接して、空隙部２０がつながった構造とすることが望ましい（図１３）。次に、ＨＦウエットエッチにより酸化膜を５ｎｍ以上除去し、さらにストッパ膜としてのシリコン窒化膜１６及びシリコン酸化膜１２も除去した（図１４）。次に６ｎｍ厚のゲート絶縁膜２１、８０ｎｍ厚のゲート用ポリシリコン２２、窒化タングステン（ＷＮ）５ｎｍおよびタングステン（Ｗ）４５ｎｍの積層からなる金属膜２３、１４０ｎｍ厚のキャップシリコン窒化膜２４を順次堆積させる（図１５）。以降は通常のＭＯＳトランジスタ製造プロセスとなる。
【００３３】
すなわち、キャップシリコン窒化膜２４上に、通常のリソグラフィ技術を用いてレジストパターン２５を形成し（図１６）、ドライエッチングにより図１５の工程で順次積層した積層構造をゲート電極形状に成形した（図１７）。
【００３４】
以降は通常のＭＯＳトランジスタ製造プロセスによりソースおよびドレイン拡散層を形成する。
【００３５】
６Ｆ２メモリセル構造に本発明を適用した場合のセルレイアウト図を図１８に示す。本発明のトランジスタをＤＲＡＭのパストランジスタとして用いることにより、平面面積を増大させることなく、チャネル幅を増大させることが可能となる。これにより、パストランジスタの電流駆動能力が増加することから、キャパシタへの書き込み時間と読み出し時間を短縮することが可能となり、高性能のＤＲＡＭを製造することができる。図１８に示すレイアウトでは、斜めレイアウトされたフィールド活性領域３１（破線で表示）にそれぞれ２つのトランジスタが形成されており、２つのトランジスタに共有されるフィールド活性領域上にビット線とのコンタクト３３が、両側にキャパシタへのコンタクト３４が形成されている。この例では、コンタクト抵抗を低減するため、選択エピタキシャルシリコン３２がコンタクト形成に先駆けて成長されている。３５はゲート電極となるワード線であり、両側面にはＬＤＤサイドウォール３６が形成された状態を示す。
【００３６】
また、実施例１で製造されたトランジスタの動作状態を図１９に示す。ゲートポリシリコン４５に囲まれた領域は、空乏層Ｄ（破線の領域）により分離されており、ドレイン４４近傍で発生したエネルギーをもったホールがゲート電極に囲まれたキャリア保持領域Ｑに保持される。これにより、トランジスタの閾値電圧が下がることになる。実質的な基板バイアスを変化させることによるこの閾値電圧の差をデータとして読み取ることにより、１トランジスタのＤＲＡＭが実現できる。これにより、ＤＲＡＭセルの面積を縮小することが可能となり、ＤＲＡＭチップの面積が縮小され、製造コストを低減させることが可能となる。図１９において、その他の符号は、４１：基板シリコン、４２：素子分離絶縁膜、４３：ソース、４６：ゲート絶縁膜、４７：ゲート金属膜、４８：キャップシリコン窒化膜、４９：シリコン窒化膜からなるＬＤＤサイドウォールである。
【００３７】
実施例２
次に、本発明の第２の実施例の製造方法を図２０〜図３２を用いて説明する。素子分離のための基板エッチングを４００ｎｍとした以外は図２〜図１１までの製造方法は上記と同様である。
【００３８】
上記と同様に、スリット５６内に５ｎｍのシリコン酸化膜５７を成長させ、この次に、異方性ドライエッチにより、スリット底面のシリコン酸化膜５７を除去して基板シリコン５１を露出させる（図２０）。次に、実施例１と同様にＮＦ３のエッチングガスを主体としたＳｉ等方エッチ（ＣＤＥ）を用いて基板シリコン５１をエッチングして第１の空隙５８を形成し、ＨＦウエットエッチにより酸化膜を５ｎｍ以上除去する（図２１）。次に、スリット５６及び第１の空隙５８の露出したシリコン上に５ｎｍのシリコン酸化膜５９を成長させる（図２２）。次に異方性のドライエッチングにより、スリット５６を介してシリコン酸化膜５９をエッチングすることにより空隙底面の基板シリコン５１を露出させる（図２３）。続いて異方性エッチングにより基板シリコン５１をエッチングして第２のスリット６０を形成する（図２４）。この第２のスリット６０内に露出する基板シリコン５１上に５ｎｍのシリコン酸化膜６１を成長させる（図２５）。前記同様に、異方性のドライエッチングによりシリコン酸化膜６１をエッチングすることにより第２のスリット６０底面の基板シリコン５１を露出させる（図２６）。前記同様に等方エッチ（ＣＤＥ）を用いて基板シリコン５１をエッチングして第２の空隙６２を形成する（図２７）。次にシリコン酸化膜を除去し、さらにストッパ膜としてのシリコン窒化膜５４及びシリコン酸化膜５２も除去する（図２８）。続いて、ゲート絶縁膜６２を形成し（図２９）、８０ｎｍのゲート用ポリシリコン６３、５ｎｍのＷＮと４５ｎｍのＷの積層からなる金属膜６４、１４０ｎｍのキャップシリコン窒化膜６５を順次堆積させる（図３０）。この次に、ゲート形成領域に通常のリソグラフィ技術を用いてレジストパターン６６を形成する（図３１）。次に、レジストパターン６６をマスクとして、キャップシリコン窒化膜６５をエッチングし、レジストを除去した後に金属膜６４、ゲート用のポリシリコン６３、ゲート絶縁膜６２をドライエッチングすることによりゲート電極が形成される。以降は通常のＭＯＳトランジスタ製造プロセスによりソースおよびドレイン拡散層を形成する。
【００３９】
以上により、ゲートポリシリコン６４で囲まれたＢＯＸ構造のチャネル領域が２段に積み重ねられたＦｉｎ−ＦＥＴが形成される。
【００４０】
また、図２３から２８の製造プロセスを複数回繰り返すことにより、さらに多数段のＢＯＸ構造を積み重ねた構造が実現できる。
【図面の簡単な説明】
【００４１】
【図１】本発明の一実施例になるＦｉｎ−ＦＥＴの平面レイアウト図である。
【図２】本発明の一実施例になるＦｉｎ−ＦＥＴの製造方法を説明する工程断面図である。
【図３】本発明の一実施例になるＦｉｎ−ＦＥＴの製造方法を説明する工程断面図である。
【図４】本発明の一実施例になるＦｉｎ−ＦＥＴの製造方法を説明する工程断面図である。
【図５】本発明の一実施例になるＦｉｎ−ＦＥＴの製造方法を説明する工程断面図である。
【図６】本発明の一実施例になるＦｉｎ−ＦＥＴの製造方法を説明する工程断面図である。
【図７】本発明の一実施例になるＦｉｎ−ＦＥＴの製造方法を説明する工程断面図である。
【図８】本発明の一実施例になるＦｉｎ−ＦＥＴの製造方法を説明する工程断面図である。
【図９】本発明の一実施例になるＦｉｎ−ＦＥＴの製造方法を説明する工程断面図である。
【図１０】本発明の一実施例になるＦｉｎ−ＦＥＴの製造方法を説明する工程断面図である。
【図１１】本発明の一実施例になるＦｉｎ−ＦＥＴの製造方法を説明する工程断面図である。
【図１２】本発明の一実施例になるＦｉｎ−ＦＥＴの製造方法を説明する工程断面図である。
【図１３】本発明の一実施例になるＦｉｎ−ＦＥＴの製造方法を説明する工程断面図である。
【図１４】本発明の一実施例になるＦｉｎ−ＦＥＴの製造方法を説明する工程断面図である。
【図１５】本発明の一実施例になるＦｉｎ−ＦＥＴの製造方法を説明する工程断面図である。
【図１６】本発明の一実施例になるＦｉｎ−ＦＥＴの製造方法を説明する工程断面図である。
【図１７】本発明の一実施例になるＦｉｎ−ＦＥＴの製造方法を説明する工程断面図である。
【図１８】本発明のＦｉｎ−ＦＥＴを用いたメモリセルアレイのレイアウト図である。
【図１９】本発明のＦｉｎ−ＦＥＴの動作状態を説明する概念図である。
【図２０】本発明の他の実施例になるＦｉｎ−ＦＥＴの製造方法を説明する工程断面図である。
【図２１】本発明の他の実施例になるＦｉｎ−ＦＥＴの製造方法を説明する工程断面図である。
【図２２】本発明の他の実施例になるＦｉｎ−ＦＥＴの製造方法を説明する工程断面図である。
【図２３】本発明の他の実施例になるＦｉｎ−ＦＥＴの製造方法を説明する工程断面図である。
【図２４】本発明の他の実施例になるＦｉｎ−ＦＥＴの製造方法を説明する工程断面図である。
【図２５】本発明の他の実施例になるＦｉｎ−ＦＥＴの製造方法を説明する工程断面図である。
【図２６】本発明の他の実施例になるＦｉｎ−ＦＥＴの製造方法を説明する工程断面図である。
【図２７】本発明の他の実施例になるＦｉｎ−ＦＥＴの製造方法を説明する工程断面図である。
【図２８】本発明の他の実施例になるＦｉｎ−ＦＥＴの製造方法を説明する工程断面図である。
【図２９】本発明の他の実施例になるＦｉｎ−ＦＥＴの製造方法を説明する工程断面図である。
【図３０】本発明の他の実施例になるＦｉｎ−ＦＥＴの製造方法を説明する工程断面図である。
【図３１】本発明の他の実施例になるＦｉｎ−ＦＥＴの製造方法を説明する工程断面図である。
【図３２】本発明の他の実施例になるＦｉｎ−ＦＥＴの製造方法を説明する工程断面図である。
【図３３】従来のＦｉｎ−ＦＥＴの構造を示す概略斜視図である。
【符号の説明】
【００４２】
１  活性層
２  ソース用コンタクト
３  ドレイン用コンタクト
４  ゲート電極
５  ゲート電極用コンタクト
１１  基板シリコン
１１ａ  チャネル形成用半導体層（Ｆｉｎ）
１２  シリコン酸化膜
１３  シリコン窒化膜
１４  素子分離絶縁膜
１５  シリコン窒化膜
１６  シリコン酸化膜
１７  レジストパターン
１８  スリット
１９  シリコン酸化膜
２０  空隙部
２１  ゲート絶縁膜
２２  ゲート電極用ポリシリコン
２３  金属膜
２４  キャップシリコン窒化膜
２５  レジストパターン
３１  フィールド活性領域
３２  選択エピタキシャルシリコン
３３  ビットコンタクト
３４  キャパシタコンタクト
３５  ワード線
３６  ＬＤＤサイドウォール
３７  ビット線
４１  基板シリコン
４２  素子分離絶縁膜
４３  ソース領域
４４  ドレイン領域
４５  ゲート電極用ポリシリコン
４６  ゲート絶縁膜
４７  金属膜
４８  キャップシリコン窒化膜
４９  ＬＤＤサイドウォール
Ｄ  空乏層
Ｑ  キャリア保持領域
５１  基板シリコン
５２  シリコン酸化膜
５３  素子分離絶縁膜
５４  シリコン窒化膜
５５  シリコン酸化膜
５６  第１のスリット
５７  絶縁膜
５８  第１の空隙部
５９  絶縁膜
６０  第２のスリット
６１  絶縁膜
６２  第２の空隙部
６３  ゲート絶縁膜
６４  ゲート電極用ポリシリコン
６５  金属膜
６６  キャップシリコン窒化膜
６７  レジストパターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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