(57)【要約】【課題】  従来、ダイオードのドリフト層となるｎ−型半導体層は、所定の耐圧を確保するため、その不純物濃度が低く、あるいは厚みが厚く設計されており、高抵抗であった。このため、順方向電圧ＶＦの低減が進まない問題があった。【解決手段】  動作領域のｎ−型半導体層表面に、第１ｐ型半導体領域を設け、第１ｐ型半導体領域を貫通してｎ−型半導体層に達するピラー状の複数の第２ｐ型半導体領域を所定の距離で離間して設ける。また動作領域の外周の終端領域にもピラー状の複数の第３ｐ型半導体領域を所定の距離で離間して設ける。動作領域および終端領域は、スーパージャンクション構造となるので、所定の耐圧を確保しつつ、ｎ−型半導体層はその厚みの低減または不純物濃度の向上による低抵抗化が実現するので、順方向電圧ＶＦの低減が実現する。【選択図】    図２
2009043924.tif 000002
【特許請求の範囲】
【請求項１】
一導電型半導体基板と、
該半導体基板上に設けられた一導電型半導体層と、
前記一導電型半導体層表面に設けられ、第１の不純物濃度を有する第１の逆導電型半導体領域と、
前記第１の逆導電型半導体領域を貫通し、前記半導体層内で互いに離間する複数のピラー状に設けられ、第２の不純物濃度を有する第２の逆導電型半導体領域と、
隣り合う前記第２の逆導電型半導体領域間に位置し、第１の不純物濃度を有する第１の一導電型半導体領域と、
前記第１の逆導電型半導体領域とコンタクトする金属層と、
前記第１の逆導電型半導体領域の外側の前記半導体層において前記第２の逆導電型半導体領域と同等の深さで互いに離間する複数のピラー状に設けられ、第３の不純物濃度を有する第３の逆導電型半導体領域と、
隣り合う前記第３の逆導電型半導体領域間に位置し、第２の不純物濃度を有する第２の一導電型半導体領域と、
を具備することを特徴とするダイオード。
【請求項２】
前記第１の一導電型半導体領域及び前記第２の逆導電型半導体領域のそれぞれの不純物濃度および幅は、前記金属層と前記半導体基板間に逆方向電圧を印加した際に前記第２の逆導電型半導体領域および前記第１の一導電型半導体領域の略全体が空乏化領域になる値であることを特徴とする請求項１に記載のダイオード。
【請求項３】
前記第２の一導電型半導体領域の不純物濃度および幅は、前記金属層と前記半導体基板間に逆方向電圧を印加した際に第２の逆導電型半導体領域と第３の逆導電型半導体領域の間の前記第２の一導電型半導体領域の略全体が空乏化領域になる値であることを特徴とする請求項２に記載のダイオード。
【請求項４】
前記第１の一導電型半導体領域と前記第２の一導電型半導体領域の不純物濃度は、前記一導電型半導体層の不純物濃度より高いことを特徴とする請求項１に記載のダイオード。
【請求項５】
前記第２の逆導電型半導体領域の前記第２の不純物濃度と前記第３の逆導電型半導体領域の前記第３の不純物濃度は同等であることを特徴とする請求項１に記載のダイオード。
【請求項６】
前記第２の逆導電型半導体領域は、前記半導体層の一主面の平面パターンにおいて正六角形状を有することを特徴とする請求項１に記載のダイオード。
【請求項７】
前記第２の逆導電型半導体領域は、前記半導体層の一主面の平面パターンにおいて、ストライプ形状を有することを特徴とする請求項１に記載のダイオード。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ダイオードに関し、特に、低い順方向電圧ＶＦを実現し、且つ逆回復時間ｔｒｒの短いダイオードに関する。
【背景技術】
【０００２】
高速整流素子として、Ｆａｓｔ  Ｒｅｃｏｖｅｒｙ  Ｄｉｏｄｅ（以下ＦＲＤと称する）と呼ばれるｐｎ接合ダイオードが知られている。
【０００３】
図７を参照して、従来のＦＲＤについて説明する。すなわち、ｎ＋型の第１の半導体層２０２上にｎ−型の第２の半導体層２０３を形成し、第２の半導体層２０３内に主電流通路となるｐ型の第３の半導体層２０４が形成される。第３の半導体層２０４表面にはアノード電極２１２がコンタクトする。また、第３の半導体層２０４の外側には、素子の設計耐圧に対応したｐ型のガードリング層２０５が形成される。
【０００４】
このように、従来のＦＲＤ２００では動作領域である第３の半導体層２０４の外側にガードリング層２０５を配置し、第２の半導体層２０３内の空乏層をガードリング層２０５の外側まで広げることにより、空乏層の端部での曲率半径を大きくできる。これにより空乏層内の電界集中を緩和して、高耐圧化を図っている。以下、この構造をプレーナ型と称する（例えば特許文献１参照。）。
【０００５】
一方、図８の如く、第３の半導体層２０４の端部に絶縁層２１０を配置したいわゆるメサ型のＦＲＤ２０１も知られている。これによれば、空乏層は第３の半導体層２０４下方の第２の半導体層２０３内において、基板表面に対して垂直方向に広がるのみである。従って空乏層端部の曲率半径を考慮することなく、エピタキシャル層２０３を制御することによって耐圧の制御が可能となる。すなわち第２の半導体層２０３の不純物濃度および厚みｄ５を最適に設計することにより、容易に高耐圧化が図れるものである。
【特許文献１】特開２００２−３３３２６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ｐｎ接合ダイオードは、一般的には逆方向降伏電圧が高いため、高耐圧用途に採用されることが多いが、ドリフト層となるｎ−型半導体層（上記の場合は第２の半導体層２０３）が高抵抗で順方向電圧ＶＦ特性も高いため消費電力が大きい問題がある。
【０００７】
また、ｐｎ接合ダイオードでは、スイッチングタイムの増加や、逆回復損失の増大によりスイッチング特性が劣化する問題もある。
【０００８】
すなわち、順方向電圧印加時にはｐ型不純物領域からｎ−型半導体層に少数キャリアであるホールが注入される。この状態で逆方向電圧を印加した場合、ｎ−型半導体層に蓄積された少数キャリアの引き抜きあるいは再結合を経た後でないと、電流が遮断できない。つまり少数キャリアの引き抜きあるいは再結合に要する時間（逆回復時間ｔｒｒ）が増大し、これがスイッチングタイムの増加や、逆回復損失の増大によるスイッチング特性の劣化の要因となる。
【０００９】
これを解決するために、いわゆるライフタイムキラーと呼ばれる重金属を半導体層にドープする方法が知られているが、重金属のドープ量が多すぎても抵抗増加による順方向電圧増大やリーク電流増大の問題があった。
【００１０】
逆回復時間ｔｒｒを短縮する方法として、ｐ型不純物領域の不純物濃度を低減し、ドリフト層となるｎ−型半導体層のホール注入量を減少させることが考えられる。
【００１１】
しかし、ｐ型不純物領域の不純物濃度を低減すると、当然ながらｎ−型半導体層でのキャリア（ホール）蓄積量が低減するため、伝導度変調効果の減少につながる。従って、定格電流付近での順方向電圧ＶＦが増大する問題がある。
【００１２】
高耐圧ダイオードを素子の終端構造によって分類すると、ガードリング層を持つプレーナー型ＦＲＤ（図７）と絶縁埋め込み層を持つメサ型ＦＲＤ（図８）とがある。
【００１３】
プレーナ型ＦＲＤ２００においてはガードリング２０５の動作のばらつきが耐圧に影響するため、第２の半導体層２０３の厚みにはガードリング２０５の動作のばらつきを考慮したマージンが必要となる。従って、プレーナ型ＦＲＤ２００とメサ型ＦＲＤ２０１において第３の半導体層２０４の深さおよび不純物濃度を同等とし、同じ耐圧を得る場合について比較すると、メサ型ＦＲＤ２０１の第２の半導体層２０３の厚みｄ５はプレーナ型ＦＲＤ２００の第２の半導体層２０３の厚みｄ４より薄くできる。すなわち、メサ型ＦＲＤ２０１の方がプレーナー型ＦＲＤ２００より順方向電圧ＶＦが低く消費電力を低減できる。
【００１４】
一方、第３の半導体層２０４であるｐ型領域は、第２の半導体層２０３との接合面積が広い方がＦＲＤのキャリア（ホール）の引き抜きに有利である。
【００１５】
つまり、例えばプレーナ型ＦＲＤ２００とメサ型ＦＲＤ２０１において第３の半導体層２０４の深さおよび不純物濃度と面積、第２の半導体層２０３の不純物濃度を同等とし、同じ耐圧を得る場合について比較すると、プレーナ型ＦＲＤ２００の方が第２の半導体層２０３との接合面積が大きく、キャリア（ホール）引き抜き時間が短縮する。キャリア引き抜き時間の短縮は、逆方向回復時間Ｔｒｒの短縮となるため、ＦＲＤの高速化に寄与できる。
【００１６】
このように従来構造においては、ＦＲＤの高速化および順方向電圧ＶＦにおいて何れも一長一短があり、高速で尚かつ順方向電圧ＶＦが低いＦＲＤの開発が強く望まれていた。
【課題を解決するための手段】
【００１７】
本発明は、かかる課題に鑑みてなされ、第１に、一導電型半導体基板と、該半導体基板上に設けられた一導電型半導体層と、前記一導電型半導体層表面に設けられ、第１の不純物濃度を有する第１の逆導電型半導体領域と、前記第１の逆導電型半導体領域を貫通し、前記半導体層内で互いに離間する複数のピラー状に設けられ、第２の不純物濃度を有する第２の逆導電型半導体領域と、隣り合う前記第２の逆導電型半導体領域間に位置し、第１の不純物濃度を有する第１の一導電型半導体領域と、前記第１の逆導電型半導体領域とコンタクトする金属層と、前記第１の逆導電型半導体領域の外側の前記半導体層において前記第２の逆導電型半導体領域と同等の深さで互いに離間する複数のピラー状に設けられ、第３の不純物濃度を有する第３の逆導電型半導体領域と、隣り合う前記第３の逆導電型半導体領域間に位置し、第２の不純物濃度を有する第２の一導電型半導体領域と、を具備することにより解決するものである。
【発明の効果】
【００１８】
本発明によれば、ドリフト層となるｎ−型半導体層の不純物濃度を高めて抵抗値を低減しても所定の耐圧を確保できるので、順方向電圧ＶＦの低減が図れる。
【００１９】
すなわち、ピラー状の第２のｐ型半導体領域を、所定の間隔で第1のｎ型半導体領域に複数設けたいわゆるスーパージャンクション構造にすることにより、逆方向電圧印加時にはｐ型半導体領域から空乏層が基板の水平方向に広がる。また、第２のｐ型半導体領域と第１のｎ型半導体層とがほぼ同時に完全に空乏化した領域となる。空乏層は第２のｐ型半導体領域の深さ方向（基板垂直方向）に沿ってほぼ均一に広がってピンチオフし、ｐ型半導体領域の深さまでは、電界強度を一定に保つことが出来る。
【００２０】
第２のｐ型半導体領域は、基板水平方向に広がる空乏層がピンチオフしさえすれば、所定の耐圧を確保できる。すなわち、半導体基板ＳＢ表面からｎ＋型半導体基板上面までの厚みを従来程度に維持した場合、第１ｎ型半導体領域の不純物濃度は、隣り合う第２のｐ型半導体領域からの空乏層がピンチオフできる程度まで高めることができるので、順方向電圧ＶＦの低減が実現できる。
【００２１】
あるいは、耐圧はドリフト層となるｎ−型半導体層の厚みのみをコントロールすればよく、その制御が容易となる。つまり、ｎ−型半導体層の不純物濃度を従来と同等とした場合に、ｎ−型半導体層の深さを従来のプレーナ型ＦＲＤより低減しても所定の耐圧を確保できる。これにより電流経路の抵抗値を低減でき、順方向電圧ＶＦ特性を改善することができる。
【００２２】
また、本実施形態では、図７の従来構造の如く、アノード電極２１２と全面でコンタクトするｐ型の半導体層（第３の半導体層２０４）を形成したダイオードと比較して、順方向電圧印加から逆方向電圧印加に転じる際の逆回復時間ｔｒｒを低減することができる。
【００２３】
本実施形態では、動作領域の第２ｐ型半導体領域が複数に分離された構成である。従って、動作領域の全面にｐ型の半導体層を形成したＦＲＤ２００、２０１（図７、図８）と比較して、動作領域におけるｐ型の半導体領域と第２のｎ型半導体領域との接触面積を拡大できる。このため順方向電圧印加時のｎ−型半導体層への少数キャリア（ホール）の注入を低減できる。すなわち、逆方向電圧印加時にホールの引き抜きや再結合の時間も短くなり逆回復時間ｔｒｒを短縮できる。
【００２４】
第２に、逆方向バイアス印加時に、動作領域外周の終端領域においても所定の耐圧を確保するとともに空乏状態を緩やかに弱めることができる。動作領域では完全空乏状態となっているため、終端領域で急激に空乏状態が弱まると耐圧が劣化する問題がある。しかし本実施形態では、終端領域においてもスーパージャンクション構造を採用することにより、アノード電極から離れるに従い、すなわちチップ端部に向かうにつれ空乏層幅を徐々に狭めることができ、緩やかに空乏状態を弱めることができる。
【００２５】
第３に、本実施形態によれば、ピラー状に多数の第２のｐ型半導体領域を設けることにより、従来構造と比較して、ｎ型半導体領域と接触するｐ型半導体領域の面積を増加させることができる。すなわち、動作領域におけるｐ型の半導体領域と第２のｎ型半導体領域との接触面積が拡大する。従って、キャリア（ホール）の引き抜きに有利となり、逆回復時間ｔｒｒを向上させることができる。
【００２６】
このように、本実施形態によれば順方向電圧ＶＦ特性を改善し、尚かつ高速化に有効なＦＲＤを提供することができる。
【発明を実施するための最良の形態】
【００２７】
本発明の実施の形態を図１から図６を用いて詳細に説明する。
【００２８】
本実施形態のダイオードは、一導電型半導体基板と、一導電型半導体層と、第１の逆導電型半導体領域と、第２の逆導電型半導体領域と、第３の逆導電型半導体領域と、第１の一導電型半導体領域と、第２の一導電型半導体領域と、金属層とから構成される。
【００２９】
図１および図２は、本実施形態のダイオードの一例を示す図である。図１は平面図であり、図２は図１のａ−ａ線の断面図である。尚図１において、基板ＳＢ表面の絶縁膜および金属層は省略している。
【００３０】
図１および図２を参照して、基板ＳＢは、高濃度の一導電型（以下ｎ＋型）シリコン半導体基板１上にｎ−型半導体層２を積層してなる。ｎ−型半導体層２は、ダイオード１００のドリフト層となり、例えばエピタキシャル層である。ｎ−型半導体層２の厚みｄ０は、耐圧により異なり、例えば４００Ｖ系で３０μｍ程度、６００Ｖ系で４０μｍ程度である。ｎ＋型シリコン半導体基板１の不純物濃度は、一例として１Ｅ１９ｃｍ−３〜１Ｅ２０ｃｍ−３であり、ｎ−型半導体層２の不純物濃度は、一例として１Ｅ１４ｃｍ−３程度である。
【００３１】
基板ＳＢの一主面となるｎ−型半導体層２表面には、第１の不純物濃度（例えば１Ｅ１６ｃｍ−３〜１Ｅ１９ｃｍ−３程度）を有する第１の逆導電型半導体領域（以下第１ｐ型半導体領域）３１を設ける。第１ｐ型半導体領域３１は、ｎ−型半導体層２の表面から例えば、１μｍ〜４μｍの深さｄ１に設けられる。
【００３２】
ｎ−型半導体層２には、第１ｐ型半導体領域３１と少なくとも一部が重畳する、複数のピラー状の第２の逆導電型半導体領域（以下第２ｐ型半導体領域３２）が設けられる。第２ｐ型半導体領域３２は、第１ｐ型半導体領域３１を貫通する深さｄ２（例えばｎ−型半導体層２表面から３０μｍ程度）に設けられ、ｎ−型半導体層２内で互いに均等な距離ｗ１で離間する。また第１ｐ型半導体領域３１のそれぞれの幅ｗ２も同等である。第２ｐ型半導体領域３２の不純物濃度は、第２の不純物濃度（例えば１Ｅ１６ｃｍ−３程度）を有する。
【００３３】
第２ｐ型半導体領域３２は、ｎ−型半導体層２に不純物を注入、拡散して設ける。しかし、均等な距離ｗ１で配置することが望ましい上、第２ｐ型半導体領域３２の深さｄ２も深いため、不純物の注入・拡散領域では正確なパターンに形成しにくい。ｎ型半導体層２にトレンチを形成しそこにｐ型シリコンをエピタキシャル成長させて形成してもよい。
【００３４】
また、本実施形態では第２ｐ型半導体領域３２は、基板ＳＢの深さ（垂直）方向に不純物濃度が略均一であるとする。つまりこの点からも、第２ｐ型半導体領域３２をトレンチ３２ａとシリコン３２ｂにて構成することが好適である。
【００３５】
後に詳述するが、互いに隣接する第２ｐ型半導体領域３２は均等な距離ｗ１で配置する必要があり、図１の如く、基板ＳＢ（ｎ−型半導体層２）の一主面の平面パターンにおいて、例えば正六角形状が望ましい。
【００３６】
隣り合う第２ｐ型不純物領域３２間に第１のｎ型半導体領域２１を配置する。第１のｎ型半導体領域２１はｎ−型半導体層２より不純物濃度が高く、基板ＳＢの深さ方向に不純物濃度が略均一である。
【００３７】
第２ｐ型不純物領域３２の周囲には、均等な距離ｗ３で互いに離間する複数のピラー状の第３の逆導電型半導体領域（以下第３ｐ型半導体領域）３３が設けられる。図示は省略するが、第３ｐ型半導体領域３３は第２ｐ型不純物領域３２を囲むように、図１において第２ｐ型不純物領域３２の上方及び下方にも配置される。
【００３８】
図２を参照して、基板ＳＢ（ｎ−型半導体層２）の一主面には絶縁膜５が設けられる。絶縁膜５は開口部ＯＰを有する例えば酸化膜である。開口部ＯＰからは第１ｐ型半導体領域３１が露出する。
【００３９】
金属層７は、絶縁膜５上に設けられ、開口部ＯＰを介して第１ｐ型半導体領域３１とコンタクトする。第１金属層７は、例えばアルミニウム（Ａｌ）層であり、第１ｐ型半導体領域３１および第２ｐ型半導体領域３２とオーミック接合を形成し、ダイオード１００のアノード（Ａ）電極となる。
【００４０】
基板ＳＢの他の主面（ｎ＋型シリコン半導体基板１表面）には、ダイオード１００のカソード（ＣＡ）電極となる他の金属層８が設けられる。
【００４１】
第１ｐ型半導体領域３１および第２ｐ型半導体領域３２は、アノード電極７と接続し、主に第２ｐ型半導体層３２間の第１ｎ型半導体領域２１がドリフト層となる。つまり、これらの領域はダイオード１００として主な動作を行う領域となる。本実施形態では、最外周に配置された第２ｐ型半導体領域３２より内側の領域を動作領域Ｅとし、動作領域Ｅを囲み、それより外側の半導体基板ＳＢ端部までの領域を、終端領域Ｔと称する。
【００４２】
終端領域Ｔのｎ−型半導体層２には、第２ｐ型半導体領域３２と同等の深さｄ３で互いに離間する複数のピラー状の第３ｐ型半導体領域３３が設けられる。第３ｐ型半導体領域３３は、第３の不純物濃度を有する。ここでは一例として、第２の不純物濃度と同等の１Ｅ１６ｃｍ−３程度とする。
【００４３】
第３ｐ型半導体領域３３は、ｎ−型半導体層２内で互いに均等な距離ｗ３（例えば５μｍ程度）で配置され、それぞれの幅ｗ４（例えば５μｍ程度）も同等である。
【００４４】
ここでは、第３ｐ型半導体領域３３も、トレンチ３３ａにｐ型不純物をドープしたシリコン３３ｂを埋設した構成とする。また、第３ｐ型半導体領域３３のｎ−型半導体層２の一主面における平面パターンも正六角形状とする。
【００４５】
また、第３ｐ型半導体領域３３は、基板ＳＢの深さ（垂直）方向に不純物濃度が略均一であるとする。
【００４６】
第２の一導電型半導体領域（以下第２ｎ型不純物領域）２２は、隣り合う第３ｐ型不純物領域３３間に位置する。第２ｎ型不純物領域２２もｎ−型半導体層２より不純物濃度が高く、基板ＳＢの深さ方向に不純物濃度が略均一である。
【００４７】
半導体基板ＳＢ（終端領域Ｔ）の外周端には、高濃度のｎ型不純物領域（アニュラー領域）９が設けられる。ｎ型不純物領域９の上にはｎ型不純物領域９に接してシールドメタル１３が設けられる。シールドメタル１３には何れの電位も印加されず、シールドメタル１３は裏面のカソード電極８のバイアスと等電位となる。これにより、動作領域Ｅから終端領域Ｔに向かって空乏層が広がった場合、シールドメタル１３の電界によって空乏層がチップ端部に到達することを防止する。
【００４８】
本実施形態のダイオードは、動作領域Ｅに均等な距離で離間したピラー状の第２ｐ型半導体領域を多数設け、第２ｐ型半導体領域３２と、これに挟まれた第１ｎ型半導体領域２１とによっていわゆるスーパージャンクション構造となっている。
【００４９】
これにより、ドリフト層となるｎ−型半導体層２の不純物濃度を高めて抵抗値を低減しても所定の耐圧を確保できるので、順方向電圧ＶＦの低減が図れる。
【００５０】
図３は、本実施形態のダイオード１００の順方向電圧印加時（図３（Ａ））と逆方向電圧印加時（図３（Ｂ））の、動作領域Ｅ付近の状態を示す概要図である。尚、図３は図１のｂ−ｂ線における断面図である。
【００５１】
まず図３（Ａ）の如く、順方向電圧印加時には、低電流時にはｎ−型半導体層２（第１ｎ型半導体領域２１）が主な電流経路となる。
【００５２】
一方図３（Ｂ）の如く、逆方向電圧印加時には第１ｎ型半導体領域２１と第２ｐ型半導体領域３２のｐｎ接合から空乏層５０が広がる。ここで、本実施形態では前述の如く第２ｐ型半導体領域３２の不純物濃度が、１Ｅ１６ｃｍ−３程度である。このため、逆方向電圧印加時には、第２ｐ型半導体領域３２の内側にも空乏層が広がり、第１ｎ型半導体領域２１及び第２ｐ型半導体領域３２は、ほぼ全体が空乏化領域となる。
【００５３】
このときの空乏層５０は、第２ｐ型半導体領域３２から基板ＳＢの水平方向に広がり、第２ｐ型半導体領域３２の深さ方向（基板ＳＢの垂直方向）に沿って、ほぼ均一な広がり方となる。
【００５４】
本実施形態では、ｐ型半導体領域３２はｎ＋型半導体基板１に達している（若干浅くてもよい）。これにより、基板１０の水平方向に空乏層５０が広がってピンチオフしさえすれば、耐圧を確保できる。
【００５５】
すなわち、第１ｎ型半導体領域２１の幅ｗ１および第２ｐ型半導体領域３２の幅ｗ２を、空乏層５０が広がる幅の２倍程度に設定することにより、逆方向電圧印加時に第１ｎ型半導体領域２１および第２ｐ型半導体領域３２は空乏層５０で埋め尽くされ、耐圧を確保できる。
【００５６】
これにより従来の如く、ドリフト層（ｎ−型半導体層２）の不純物濃度または厚みによって耐圧を決定する方法と異なり、第１ｎ型半導体領域２１の幅ｗ１と第２ｐ型半導体領域３２の幅ｗ２を、逆方向電圧印加時に空乏層５０で埋め尽くされる程度の幅に適宜選択することによって、所定の耐圧を確保できる。また耐圧は、ｎ−型半導体層２の厚みのみをコントロールすればよく、その制御が容易となる。
【００５７】
例えば、ｎ−型半導体層２の厚みを従来どおりとすることにより比抵抗ρを低減できる。一般的には、ドリフト層となるｎ−型半導体層２の比抵抗ρが低すぎると、空乏層５０の広がりが十分でなくなり、耐圧が劣化する。しかし、本実施形態では、第１ｎ型半導体領域２１の幅ｗ１と第２ｐ型半導体領域３２の幅ｗ２を適宜選択した、スーパージャンクション構造を採用することにより、比抵抗ρを低くしても十分ピンチオフさせることができる。
【００５８】
あるいは、比抵抗ρが従来どおりの場合に、ｎ−型半導体層２の厚みを低減しても所定の耐圧を確保できる。
【００５９】
図４は、本実施形態の逆方向電圧印加時の終端領域Ｔを示す概要図である。図４（Ａ）が空乏層の広がりの様子を示す図であり、図４（Ｂ）が電界の等電位線の広がりを示す図である。また、図４は図１のｃ−ｃ線断面図である。
【００６０】
第３ｐ型半導体領域３３の不純物濃度は１Ｅ１６ｃｍ−３程度である。また、第２ｎ型半導体領域２２は、第１ｎ型半導体領域２１の不純物濃度と同等でもよい。このため、逆方向電圧印加時には、終端領域Ｔにおいても、第２ｎ型半導体領域２２と第３ｐ型半導体領域３３のｐｎ接合から空乏層５０が広がる。
【００６１】
ここで、図４の如く、終端領域Ｔの第３ｐ型半導体領域３３および第２ｎ型半導体領域２２上は、絶縁膜５が設けられており、アノード電極７と直接コンタクトすることは無い。しかし、動作領域Ｅに印加されるアノード・カソード間の電圧の影響を受けて、動作領域Ｅに近い第３ｐ型半導体領域３３および第２ｎ型半導体領域２２は、スーパージャンクションに近い接合となる。
【００６２】
図４（Ａ）を参照して、逆方向電圧を高めるに従って空乏層５０が第３ｐ型半導体領域３３および第２ｎ型半導体領域２２に広がりはじめると、動作領域Ｅに近い第３ｐ型半導体領域３３および第２ｎ型半導体領域２２の電位が高くなる。そしてさらに空乏層５０が広がるので、これらの領域も完全空乏化に近い状態となる。
【００６３】
一方、チップの端部（シールドメタル１３側）に近づくほど、電圧が緩和されるため、第３ｐ型半導体領域３３および第２ｎ型半導体領域２２に広がる空乏層５０の幅は狭くなる。
【００６４】
このとき、第３ｐ型半導体領域３３を終端領域Ｔにおいて多数配置することにより、十分にアノード−カソード間電圧を小さくすることができる。
【００６５】
図４（Ｂ）を参照して、終端領域Ｔにおいては、ｐｎ接合の電界分布が徐々に変化する。つまり動作領域Ｅに近く、アノード−カソード間電圧が大きい領域（α領域）ではスーパージャンクションの空乏層５０は、基板表面に対してほぼ水平方向に広がる。一方、動作領域Ｅから離れ、アノード−カソード間電圧が小さくなるに従って（β領域）、空乏層５０の広がりは基板ＳＢ表面に対して垂直方向に立ち上がり、空乏層５０は、チップ端部に向かうほどその幅が狭くなる。従って本実施形態によれば、チップ端部に向かって緩やかに空乏状態を弱めることができる。尚、等電位線はチップ端部で若干密になるが、耐圧に影響しないよう設計される。
【００６６】
このように、本実施形態によれば、動作領域Ｅおよび終端領域Ｔにおいてスーパージャンクション構造を採用することにより、逆方向電圧印加時の耐圧制御が容易となる。従って、順方向電圧ＶＦの低減が図れる。
【００６７】
すなわち再び図３（Ａ）を参照して、順方向電圧ＶＦ印加時に電流経路となる第１ｎ型半導体領域２１（ｎ−型半導体層２）の比抵抗ρの低減、あるいは、ｎ−型半導体層２の厚み（第１ｎ型半導体領域２１の深さ）の低減を図ることができる。従って、順方向電圧ＶＦが低減できる。
【００６８】
このように本実施形態では、逆方向電圧印加時に空乏層５０が均等に広がって、第１ｎ型半導体領域２１を埋め尽くせるよう、第２ｐ型半導体領域３２は各々均等な距離ｗ１で離間して配置されることが必要である。そこで、第２ｐ型半導体領域３２の基板ＳＢの一主面における平面パターンとしては、正六角形状が好適である。
【００６９】
また、図７に示す従来のＦＲＤ２００と比較して、逆回復時間ｔｒｒを短縮することができる。
【００７０】
以下、図５を参照して説明する。図５は、図２に示す動作領域Ｅの概要を示す拡大断面図であり、図５（Ａ）が順方向電圧を印加した状態を示し、図５（Ｂ）が順方向電圧印加から逆方向電圧印加に遷移する状態を示し、図５（Ｃ）が逆方向電圧を印加した状態を示す。
【００７１】
図５（Ａ）の如く、オン状態でアノード（Ａ）電極７−カソード（ＣＡ）電極８間に順方向電圧が印加されると、第１ｐ型半導体領域３１、第２ｐ型半導体領域３２から、ｎ−型半導体層２（第１ｎ型半導体領域２１、第２ｎ型半導体領域２２）にキャリア（ホール）が注入され、ｎ−型半導体層２（ドリフト層）の伝導度が変調されるとともにダイオード１００が導通し、電流Ｉがアノード電極７−カソード電極８間に流れる。
【００７２】
ダイオード１００は伝導度変調型素子であり、第２ｐ型半導体領域３２から第１ｎ型半導体領域２１にホールが注入される。このとき例えば、図７に示す従来のＦＲＤ２００と同一チップサイズとして比較すると、本実施形態では、第２ｐ型半導体領域３２をそれぞれ分離した複数の島状に形成することにより、第２ｐ型半導体領域３２と第１ｎ型半導体領域２１との接合面積が増加するため、従来のＦＲＤ２００と比較して順方向バイアス印加時の順方向電圧ＶＦが低い。
【００７３】
その後、図５（Ｂ）の如くダイオード１００をオフ状態にするため、順方向電圧印加から逆方向電圧印加に転じると、ｎ−型半導体層２に蓄積された少数キャリアの引き抜きあるいは再結合をした後、空乏層が広がる。
【００７４】
ここで、上述したとおり本実施形態では第２ｐ型半導体領域３２と第１ｎ型半導体領域との接合面積が大きいため、少数キャリアの引き抜きが早く逆回復時間ｔｒｒを短縮することができる。
【００７５】
これにより従来のＦＲＤ２００（図７）と比較して、逆回復時間ｔｒｒを低減することができ、スイッチング時間の低減や、逆回復損失の低減によるスイッチング特性の改善に寄与できる。
【００７６】
次に、図５（Ｃ）を参照して、逆方向電圧印加により、少数キャリアは消滅し、ｎ−型半導体層２中に空乏層５０が広がり所定の耐圧を確保する。
【００７７】
このように、本実施形態では、第１ｐ型半導体領域３１と第２ｐ型半導体領域３２によって、従来構造のｐ型半導体領域と比較して、キャリアの引き抜きに寄与するｐ型の半導体領域の総体積を小さくできるので電荷量を低減できる。従って、キャリア（ホール）の引き抜きに有利となり、逆回復時間ｔｒｒを向上させることができる。
【００７８】
図６を参照し、本発明の他の実施形態を説明する。
【００７９】
図６の如く、第２ｐ型半導体領域３２と第３ｐ型半導体領域３３は、基板ＳＢの一主面における平面パターンを、ストライプ状に設けてもよい。この場合、第２ｐ型半導体領域３２は、アノード電極７の電圧が均等に印加されるよう、例えば外周で複数の第２ｐ型半導体領域３２が連結するようなパターンを採用するとよい。
【００８０】
また、終端領域Ｔにおいても、第３ｐ型半導体領域３３はストライプ状のパターンとする。各領域の幅ｗ１、ｗ２、ｗ３、ｗ４は、第１の実施形態と同様である。
【００８１】
更に、動作領域Ｅと終端領域Ｔのパターンはそれぞれ異なるパターンであってもよく、例えば、動作領域Ｅは、第１の実施形態と同様のパターンとし、終端領域Ｔはストライプ状のパターンを採用するなどしてもよい。
【図面の簡単な説明】
【００８２】
【図１】本発明のダイオードを説明するための平面図である。
【図２】本発明のダイオードを説明するための断面図である。
【図３】本発明のダイオードを説明するための断面図である。
【図４】本発明のダイオードを説明するための断面図である。
【図５】本発明のダイオードを説明するための概要図である。
【図６】本発明のダイオードを説明するための平面図である。
【図７】従来のダイオードを説明する断面図である。
【図８】従来のダイオードを説明する断面図である。
【符号の説明】
【００８３】
１    ｎ＋型半導体基板
２    ｎ−型半導体層
５    絶縁膜
７    金属層（アノード電極）
８    カソード電極
９    アニュラー領域
１３  シールドメタル
２１  第１ｎ型半導体領域
２２  第２ｎ型半導体領域
３１    第１ｐ型半導体領域
３２    第２ｐ型半導体領域
３３    第３ｐ型半導体領域
３４    第４ｐ型半導体領域
５０  空乏層
１００    ダイオード
２００    ダイオード（ＦＲＤ）
２０１    ダイオード（ＦＲＤ）
２０２    第１の半導体層
２０３    第２の半導体層
２０４    第３の半導体層
２０５    ガードリング層
２１０    絶縁層
２１２    アノード電極
２１３    シールド電極
２１９    絶縁膜
ＳＢ  基板
Ｅ    動作領域
Ｔ    終端領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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