(57)【要約】【課題】半導体記憶装置やメモリ搭載ＬＳＩを、チップ面積増加によるチップ単価の増大を防止しつつ、メモリ容量が異なる種々の品種に容易に展開できて、各品種間の特性を均質にできるようにする。【解決手段】複数のワード線と複数のビット線の各交差位置に行列状に配置された複数のメモリセル１２１を含んだメモリセルアレイ１２０が、１段以上積み上げられたメモリセルアレイブロック１１０を設ける。また、回路素子の構成がそれぞれ同じであり、前記回路素子の１つとしてＭＯＳトランジスタを含む、複数のＭＯＳトランジスタブロックを設ける。そして、前記複数のＭＯＳトランジスタブロックのうちの一部は、前記ＭＯＳトランジスタ１６１が前記複数のワード線又は前記複数のビット線の駆動に使用し、その他のＭＯＳトランジスタブロックの少なくとも一部は、前記ＭＯＳトランジスタ１６１がＭＯＳ容量素子として使用する。【選択図】図２
2009043804.tif 000002
【特許請求の範囲】
【請求項１】
複数のワード線と複数のビット線の各交差位置に行列状に配置された複数のメモリセルを含んだメモリセルアレイが、１段以上積み上げられたメモリセルアレイブロックと、
回路素子の構成がそれぞれ同じであり、前記回路素子の１つとしてＭＯＳトランジスタを含む、複数のＭＯＳトランジスタブロックと、
を備え、
前記複数のＭＯＳトランジスタブロックのうちの一部は、前記ＭＯＳトランジスタが前記複数のワード線又は前記複数のビット線の駆動に使用され、その他のＭＯＳトランジスタブロックの少なくとも一部は、前記ＭＯＳトランジスタがＭＯＳ容量素子として使用されることを特徴とする半導体記憶装置。
【請求項２】
請求項１の半導体記憶装置であって、
さらに、前記メモリセルアレイの段数に応じた数の配線容量素子を備えていることを特徴とする半導体記憶装置。
【請求項３】
請求項１の半導体記憶装置であって、
前記複数のワード線又は前記複数のビット線の駆動として使用されるＭＯＳトランジスタのウェルと、前記ＭＯＳ容量素子として使用されるＭＯＳトランジスタのウェルとの間には、ガードバンドが配置されていることを特徴とする半導体記憶装置。
【請求項４】
請求項１の半導体記憶装置であって、
ＭＯＳトランジスタを有し、外部端子と接続された入出力回路をさらに備え、
前記ＭＯＳトランジスタブロックのＭＯＳトランジスタと、前記入出力回路のＭＯＳトランジスタとは、ゲート酸化膜厚が同じであり、
前記ＭＯＳ容量素子は、前記入出力回路の電源と接続されていることを特徴とする半導体記憶装置。
【請求項５】
請求項１の半導体記憶装置であって、
前記メモリセルは、強磁性トンネル磁気抵抗を用いたメモリセルであることを特徴とする半導体記憶装置。
【請求項６】
請求項１の半導体記憶装置であって、
前記メモリセルは、抵抗変化により記憶を行う抵抗性メモリセルであることを特徴とする半導体記憶装置。
【請求項７】
請求項１の半導体記憶装置であって、
前記メモリセルは、アンチヒューズを用いたメモリセルであることを特徴とする半導体記憶装置。
【請求項８】
請求項１の半導体記憶装置であって、
前記ＭＯＳ容量素子として使用されるＭＯＳトランジスタは、配線層を介して各端子に所定の電圧が供給されていることを特徴とする半導体記憶装置。
【請求項９】
複数のワード線と複数のビット線の各交差位置に行列状に配置された複数のメモリセルを含んだメモリセルアレイが、１段以上積み上げられたメモリセルアレイブロックを有し、前記メモリセルアレイの段数に応じて容量が異なる品種に展開される半導体記憶装置の製造方法であって、
回路素子の構成がそれぞれ同じであり、前記回路素子の１つとしてＭＯＳトランジスタを含む複数のＭＯＳトランジスタブロックを、下層に形成する下層形成ステップと、
前記品種のうちの容量が最大のものを製造する場合に、前記複数のＭＯＳトランジスタブロックの全てが前記複数のワード線又は前記複数のビット線を駆動するように当該ＭＯＳトランジスタの各端子を前記配線層において配線する第１のサブステップを実行し、前記品種のうちの容量が最大のものを除く品種を製造する場合に、前記複数のＭＯＳトランジスタブロックのうちの一部において、前記ＭＯＳトランジスタが前記複数のワード線又は前記複数のビット線の駆動を駆動するように当該ＭＯＳトランジスタの各端子を前記配線層において配線するとともに、その他のＭＯＳトランジスタブロックの少なくとも一部におけるＭＯＳトランジスタが、ＭＯＳ容量素子として機能するように当該ＭＯＳトランジスタの各端子を前記配線層において配線する第２のサブステップを実行する配線層形成ステップと、
前記メモリセルアレイがさらに必要な場合に、前記メモリセルアレイを含んだ所望の数の追加配線層を、前記配線層に積み重ねるメモリセルアレイ追加ステップと、
を有することを特徴とする半導体記憶装置の製造方法。
【請求項１０】
請求項９の半導体記憶装置の製造方法であって、
前記配線層形成ステップでは、さらに、前記メモリセルアレイの段数に応じた数の配線容量素子を形成することを特徴とする半導体記憶装置の製造方法。
【請求項１１】
請求項１の半導体記憶装置と、
前記半導体記憶装置に格納されたデータに応じて動作する回路と、
を備えたことを特徴とするメモリ搭載ＬＳＩ。
【請求項１２】
請求項１の半導体記憶装置を搭載したことを特徴とするオーディオ機器。
【請求項１３】
請求項１２のオーディオ機器を搭載したことを特徴とする自動車。
【請求項１４】
複数のワード線と複数のビット線の各交差位置に行列状に配置された複数のメモリセルを含んだメモリセルアレイが、１段以上積み上げられたメモリセルアレイブロックを有し、前記メモリセルアレイの段数に応じて容量が異なる品種に展開される半導体記憶装置であって、
回路素子の構成がそれぞれ同じであり、前記回路素子の１つとしてＭＯＳトランジスタを含む、複数のＭＯＳトランジスタブロックを備え、
前記品種のうちの容量が最大のものは、前記複数のＭＯＳトランジスタブロックの全てが前記複数のワード線又は前記複数のビット線の駆動に使用され、
前記品種のうちの容量が最大のものを除く品種は、前記複数のＭＯＳトランジスタブロックのうちの一部において、前記ＭＯＳトランジスタが前記複数のワード線又は前記複数のビット線の駆動に使用され、その他のＭＯＳトランジスタブロックの少なくとも一部において、前記ＭＯＳトランジスタがＭＯＳ容量素子として使用されることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロスポイント型のメモリセルを備えた半導体記憶装置、前記半導体記憶装置と前記半導体記憶装置に格納されたデータに応じて動作する回路とを混載したメモリ搭載ＬＳＩ、及び半導体記憶装置の製造方法に関するものである。
【背景技術】
【０００２】
例えば、オーディオ機器などには、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）やＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）等とメモリとを混載したＬＳＩ（以下、メモリ搭載ＬＳＩと呼ぶ）が用いられることが多い。このような、メモリ搭載ＬＳＩでは、ＣＰＵやＤＳＰなどが使用するアプリケーション用コード等を、搭載したメモリに格納しておく。
【０００３】
このようなメモリ搭載ＬＳＩでは、機能変更や、アプリケーション用コードを縮小化してメモリ容量が小さくて安いＬＳＩ製品への置き換えを図る場合がある。そのため、これらのメモリ搭載ＬＳＩでは、メモリ容量が異なる種々の品種に展開して製品化される場合がある。
【０００４】
このようにメモリ容量が異なる種々の品種に展開するメモリ搭載ＬＳＩの一例として、ワンチップマイクロコンピュータにおいて、メモリ容量を変化させる場合に、メモリブロックの一辺はチップ上の装置を配置する領域の長さとし、他の辺だけ長さを変化させるようにしたものがある（例えば、特許文献１や特許文献２を参照）。
【特許文献１】特許２６２４３９４号公報
【特許文献２】米国特許第４４４７８８１号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、半導体記憶装置やメモリ搭載ＬＳＩを、メモリ容量が異なる種々の品種に展開しようとすると、メモリ容量に応じてそれぞれフォトマスクを設計する必要があり、これは開発効率化の妨げとなる。これに対しては、最大容量のメモリにあわせてドライバなどの回路を配置した、各メモリ容量に共通のフォトマスクを設計開発することも考えられる。しかし、これでは、メモリ容量が少ない品種のチップサイズを、メモリ容量が最大の品種にあわせることになるので、チップ単価の増大に繋がる可能性がある。つまり、設計効率化によるメリットよりも、フォトマスクの共通化によってチップ単価が上がってしまうデメリットの方が大きい可能性がある。このデメリットは、特に、ＣＰＵ等とメモリとを混載したＬＳＩにおいてより顕著になると考えられる。
【０００６】
また、半導体記憶装置やメモリ搭載ＬＳＩでは、ＡＣ特性、ＥＭＣ耐性、ラッチアップ耐性などの特性がメモリ容量の違いによって異なる場合がある。この場合は、各品種の特性に応じて半導体記憶装置やメモリ搭載ＬＳＩを搭載するボードを設計することになる。
【０００７】
本発明は上記の問題に着目してなされたものであり、半導体記憶装置やメモリ搭載ＬＳＩを、チップ面積増加によるチップ単価の増大を防止しつつ、メモリ容量が異なる種々の品種に容易に展開できて、各品種間の特性を均質にできるようにすることを目的としている。
【課題を解決するための手段】
【０００８】
上記の課題を解決するため、本発明の一態様は、
複数のワード線と複数のビット線の各交差位置に行列状に配置された複数のメモリセルを含んだメモリセルアレイが、１段以上積み上げられたメモリセルアレイブロックと、
回路素子の構成がそれぞれ同じであり、前記回路素子の１つとしてＭＯＳトランジスタを含む、複数のＭＯＳトランジスタブロックと、
を備え、
前記複数のＭＯＳトランジスタブロックのうちの一部は、前記ＭＯＳトランジスタが前記複数のワード線又は前記複数のビット線の駆動に使用され、その他のＭＯＳトランジスタブロックの少なくとも一部は、前記ＭＯＳトランジスタがＭＯＳ容量素子として使用されることを特徴とする。
【０００９】
また、本発明の一態様は、
複数のワード線と複数のビット線の各交差位置に行列状に配置された複数のメモリセルを含んだメモリセルアレイが、１段以上積み上げられたメモリセルアレイブロックを有し、前記メモリセルアレイの段数に応じて容量が異なる品種に展開される半導体記憶装置の製造方法であって、
回路素子の構成がそれぞれ同じであり、前記回路素子の１つとしてＭＯＳトランジスタを含む複数のＭＯＳトランジスタブロックを、下層に形成する下層形成ステップと、
前記品種のうちの容量が最大のものを製造する場合に、前記複数のＭＯＳトランジスタブロックの全てが前記複数のワード線又は前記複数のビット線を駆動するように当該ＭＯＳトランジスタの各端子を前記配線層において配線する第１のサブステップを実行し、前記品種のうちの容量が最大のものを除く品種を製造する場合に、前記複数のＭＯＳトランジスタブロックのうちの一部において、前記ＭＯＳトランジスタが前記複数のワード線又は前記複数のビット線の駆動を駆動するように当該ＭＯＳトランジスタの各端子を前記配線層において配線するとともに、その他のＭＯＳトランジスタブロックの少なくとも一部におけるＭＯＳトランジスタが、ＭＯＳ容量素子として機能するように当該ＭＯＳトランジスタの各端子を前記配線層において配線する第２のサブステップを実行する配線層形成ステップと、
前記メモリセルアレイがさらに必要な場合に、前記メモリセルアレイを含んだ所望の数の追加配線層を、前記配線層に積み重ねるメモリセルアレイ追加ステップと、
を有することを特徴とする。
【００１０】
また、本発明の一態様は、
複数のワード線と複数のビット線の各交差位置に行列状に配置された複数のメモリセルを含んだメモリセルアレイが、１段以上積み上げられたメモリセルアレイブロックを有し、前記メモリセルアレイの段数に応じて容量が異なる品種に展開される半導体記憶装置であって、
回路素子の構成がそれぞれ同じであり、前記回路素子の１つとしてＭＯＳトランジスタを含む、複数のＭＯＳトランジスタブロックを備え、
前記品種のうちの容量が最大のものは、前記複数のＭＯＳトランジスタブロックの全てが前記複数のワード線又は前記複数のビット線の駆動に使用され、
前記品種のうちの容量が最大のものを除く品種は、前記複数のＭＯＳトランジスタブロックのうちの一部において、前記ＭＯＳトランジスタが前記複数のワード線又は前記複数のビット線の駆動に使用され、その他のＭＯＳトランジスタブロックの少なくとも一部において、前記ＭＯＳトランジスタがＭＯＳ容量素子として使用されることを特徴とする。
【００１１】
これにより、メモリを種々の容量に展開する場合に、各メモリ容量に応じた容量のＭＯＳ容量素子が形成される。
【発明の効果】
【００１２】
本発明によれば、チップ面積増加によるチップ単価の増大を防止しつつ、メモリ容量が異なる種々の品種に容易に展開できて、各品種間の特性を均質にすることが可能になる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施形態について図面を参照しながら説明する。なお、以下の各実施形態や変形例の説明において、一度説明した構成要素と同様の機能を有する構成要素については、同一の符号を付して説明を省略する。
【００１４】
《発明の実施形態１》
図１は、本発明の実施形態１に係る半導体記憶装置１００の全体構成を示す平面図である。半導体記憶装置１００は、製品として最もメモリ容量の大きな品種（以下、最大メモリ容量品種と呼ぶ）のメモリマクロを１つ設計開発し、そのメモリマクロを利用して、最大メモリ容量品種よりも容量の小さな品種（以下、小メモリ容量品種と呼ぶ）に展開したものの１つである。このメモリマクロには、最大メモリ容量品種に必要な数のロウドライバとカラムドライバを配置してある。
【００１５】
（半導体記憶装置１００の構成）
半導体記憶装置１００は、図１に示すように、メモリセルアレイブロック１１０、ロウデコーダ１３０、ロウドライバ１４０、カラムデコーダ１５０、カラムドライバ１６０、ＭＯＳ容量ブロック・ロウ１７０、及びＭＯＳ容量ブロック・カラム１８０を備えている。
【００１６】
メモリセルアレイブロック１１０は、１段のメモリセルアレイ１２０、又は複数段積み上げられたメモリセルアレイ１２０を含んでいる。本実施形態では、メモリセルアレイ１２０が１段の例を説明する。
【００１７】
メモリセルアレイ１２０は、Ｎ本（Ｎは自然数）のワード線（ＷＬａ１・・・ＷＬａＮ）、Ｍ本（Ｍは自然数）のビット線（ＢＬａ１・・・ＢＬａＭ）、及び複数のクロスポイント型のメモリセル１２１を備えている。図１では、メモリセル１２１を可変抵抗のシンボルで表現している。
【００１８】
クロスポイント型のメモリセルの例としては、強磁性トンネル磁気抵抗（ＴＭＲ：Ｔｕｎｎｅｌｉｎｇ  Ｍａｇｎｅｔｏ−Ｒｅｓｉｓｔａｎｃｅ）を用いた磁気ランダムアクセスメモリ素子（ＭＲＡＭ：Ｍａｇｎｅｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）や、電界による巨大な抵抗変化（ＣＥＲ：Ｃｏｌｏｓｓａｌ  Ｅｌｅｃｔｒｏ−Ｒｅｓｉｓｔａｎｃｅ）を用いた抵抗性ランダムアクセスメモリ素子（ＲｅＲＡＭ：ｒｅｓｉｓｔｉｖｅ  ＲＡＭ）などが挙げられる。あるいは、書き換え回数が１回のメモリ素子（いわゆるＯＴＰ：Ｏｎｅ−Ｔｉｍｅ  ＰｒｏｇＲＡＭｍａｂｌｅ  Ｍｅｍｏｒｙ）であるダイオード・アンチヒューズを用いたメモリ素子も一例としてあげられる。ダイオード・アンチヒューズを用いたメモリは、高電圧でメモリセルの酸化物を短絡させて記憶させる原理に基づくメモリである。
【００１９】
図２は、ワード線ＷＬａ１に沿った半導体記憶装置１００の断面図である。また、図３は、ビット線ＢＬａ１に沿った半導体記憶装置１００の断面図である。
【００２０】
これらの図に示す配線段ａは、２層の配線層であり、メモリセルアレイ１２０は、この２層の配線層に形成されている。詳しくは、２層の配線層の一方にワード線ＷＬａ１・・・ＷＬａＮ、他方にビット線ＢＬａ１・・・ＢＬａＭが設けられ、これらのワード線とビット線のそれぞれの交差位置にメモリセル１２１が行列状に配置されている。メモリセルアレイ１２０の容量は、例えば、Ｎ＝２０４８、Ｍ＝２０４８であれば、その交点に形成されるメモリセル数から４Ｍビットとなる。
【００２１】
また、図２、図３に示すように、ロウデコーダ１３０、ロウドライバ１４０、カラムデコーダ１５０、カラムドライバ１６０、ＭＯＳ容量ブロック・ロウ１７０、及びＭＯＳ容量ブロック・カラム１８０等の周辺回路の回路素子は、下層に形成されている。
【００２２】
ロウデコーダ１３０は、ロウアドレスをデコードして、選択するワード線（ワード線ＷＬａ１・・・ＷＬａＮの何れか）を示すロウドライバ活性化信号Ｓ０１を生成する。
【００２３】
ロウドライバ１４０は、ロウドライバ活性化信号Ｓ０１に応じた何れかのワード線を駆動する。ロウドライバ１４０は、図２に示すように、ＭＯＳトランジスタ１４１を有している。ＭＯＳトランジスタ１４１は、ロウドライバ活性化信号線Ｌ０１（図２を参照）を介してロウドライバ活性化信号Ｓ０１がゲートに供給されており、ロウドライバ活性化信号Ｓ０１に対応したワード線を駆動する。
【００２４】
カラムデコーダ１５０は、カラムアドレスをデコードして、選択するビット線（ビット線ＢＬａ１・・・ＢＬａＭの何れか）を示すカラムドライバ活性化信号Ｓ０２を生成する。
【００２５】
カラムドライバ１６０は、カラムドライバ活性化信号Ｓ０２に応じた何れかのビット線を駆動する。カラムドライバ１６０は、図３に示すように、ＭＯＳトランジスタ１６１を有している。ＭＯＳトランジスタ１６１は、カラムドライバ活性化信号線Ｌ０２（図３を参照）を介してカラムドライバ活性化信号Ｓ０２がゲートに供給されており、カラムドライバ活性化信号Ｓ０２に対応したビット線を駆動する。
【００２６】
ＭＯＳ容量ブロック・ロウ１７０は、下層部分の回路素子の構成がロウドライバ１４０と同じである。そのため、ＭＯＳ容量ブロック・ロウ１７０もＭＯＳトランジスタ１４１を有している。半導体記憶装置１００は、最大メモリ容量品種用に開発したメモリマクロを利用して展開した半導体記憶装置なので、最大メモリ容量品種のメモリセルアレイ１２０の段数に合わせてロウドライバ及びカラムドライバが配置されている。ＭＯＳ容量ブロック・ロウ１７０は、それらのロウドライバのうちの１つである。
【００２７】
本実施形態ではメモリセルアレイ１２０が１段であり、そのメモリセルアレイ１２０用にはロウドライバ１４０が対応しているので、ＭＯＳ容量ブロック・ロウ１７０は、ロウドライバとして機能する必要がない。その代わり、ＭＯＳ容量ブロック・ロウ１７０は、容量素子として機能する。
【００２８】
具体的には、ＭＯＳ容量ブロック・ロウ１７０では、ＭＯＳトランジスタ１４１がドライブ用のＭＯＳトランジスタではなく、容量素子（ＭＯＳ容量素子１７１）として機能するようになっている。詳しくは、ＭＯＳ容量ブロック・ロウ１７０では、ＭＯＳ容量素子１７１のゲートは、ロウドライバ活性化信号Ｓ０１とは接続されず、その代わりに、配線段ａの配線層を経由して電源端子であるＶＤＤ２が接続されている。また、ＭＯＳ容量素子１７１のソースとドレインは、配線段ａの配線層で電源端子であるＶＳＳ１に接続されている。すなわち、ＭＯＳ容量素子１７１は、電源の平滑容量として使用される。なお、図２に示すように、配線段ａには、２段目のメモリセルアレイ１２０用のロウドライバ活性化信号Ｓ０３を供給するロウドライバ活性化信号線Ｌ０３が形成されているが使用されていない。
【００２９】
ＭＯＳ容量ブロック・カラム１８０は、下層部分の回路素子の構成がカラムドライバ１６０と同じである。そのため、ＭＯＳ容量ブロック・カラム１８０もＭＯＳトランジスタ１６１を有している。つまり、ＭＯＳ容量ブロック・カラム１８０は、最大メモリ容量品種のメモリセルアレイ１２０の段数に合わせて配置されたカラムドライバの１つである。
【００３０】
ＭＯＳ容量ブロック・カラム１８０でも、ＭＯＳトランジスタ１６１が容量素子（ＭＯＳ容量素子１８１）として機能する。詳しくは、ＭＯＳ容量素子１８１のゲートには、カラムドライバ活性化信号とは接続されず、その代わりに、配線段ａの配線層を経由して電源端子であるＶＤＤ４が接続されている。また、ＭＯＳ容量素子１８１のソースとドレインは、配線段ａの配線層で電源端子であるＶＳＳ３に接続されている。すなわち、ＭＯＳ容量素子１８１は、電源の平滑容量として使用される。なお、配線段ａには、図３に示すように、２段目のメモリセルアレイ１２０用のカラムドライバ活性化信号Ｓ０４を供給するカラムドライバ活性化信号線Ｌ０４が形成されているが使用されていない。
【００３１】
以下、ロウドライバ１４０、カラムドライバ１６０、ＭＯＳ容量ブロック・ロウ１７０、及びＭＯＳ容量ブロック・カラム１８０の下層部分（すなわち配線を除く回路素子の部分）をＭＯＳトランジスタブロックと呼ぶことにする。また、電源端子であるＶＳＳ１、ＶＳＳ３、ＶＤＤ２、及びＶＤＤ４の電圧は、メモリ周辺回路を含むＬＳＩ製品の内部電源と同じとする。
【００３２】
なお、本実施形態では、メモリセルアレイ１２０の下側には、回路は特に配置していないが、メモリセルアレイ１２０の段数がさらに多い品種を設ける等の場合には、メモリセルアレイ１２０の下側の領域を使用してロウドライバ１４０、カラムドライバ１６０、ＭＯＳ容量ブロック・ロウ１７０、ＭＯＳ容量ブロック・カラム１８０などを形成してもよい。
【００３３】
上記のように本実施形態では、小メモリ容量品種において、ＭＯＳトランジスタブロックの一部は、ワード線又はビット線の駆動に使用し、駆動に使用しなかったその他のＭＯＳトランジスタブロックは、内部のＭＯＳトランジスタをＭＯＳ容量素子として使用するようにした。
【００３４】
例えば、ワード線の本数Ｎ＝２０４８本、ビット線の本数Ｍ＝２０４８本の場合に確保できるＭＯＳ容量値を計算してみる。ここで、ＭＯＳトランジスタの酸化膜の比誘電率＝４．２、酸化膜の厚さ＝６ｎｍ、トランジスタ長＝０．２μｍ、総トランジスタ幅／ドライバ＝６０μｍであるとすると、ＭＯＳ容量値／ドライバ＝８．８５Ｅ−１２［Ｆ／ｍ］×４．２／６．０Ｅ−９［ｍ］×０．２Ｅ−６［ｍ］×６０×Ｅ−６［ｍ］＝約７４［Ｆｆ］から、ＭＯＳ容量値＝２×２０４８×７４［ｆＦ］＝約３００［ｐＦ］となる。
【００３５】
約３００［ｐＦ］のＭＯＳ容量値が特性に与える効果として考察する。例えば、マイコン製品等の小規模ＬＳＩ製品では、チップ面積が１０ｍｍ２以下の製品も多く、総平滑容量値が数千［ｐＦ］程度しか確保できないことがある。そのことを考えると、本実施形態で確保可能な約３００［ｐＦ］は、平滑容量として有意な値である。
【００３６】
例えば、メモリセルアレイ１２０が３段で総容量が１２Ｍビットの半導体記憶装置が最大メモリ容量品種であるとする。この場合は、これに対応する、８Ｍビットの半導体記憶装置では約３００［ｐＦ］のＭＯＳ容量値、４Ｍビットの半導体記憶装置では約６００［ｐＦ］のＭＯＳ容量値を確保でき、非常な有意な効果として期待できる。
【００３７】
なお、内部電源の平滑容量としてＭＯＳ容量素子を使用する場合に、改善効果が見込める特性としては、ＡＣ特性、ＥＭＣ耐性、ラッチアップ耐性等の特性である。
【００３８】
以上のように、本実施形態では、最大メモリ容量品種に合わせてロウドライバ、カラムドライバなどの周辺回路を配置したメモリマクロを１つ設計開発すれば、このメモリマクロを各品種に共通に使用できる。そのため、設計開発が高効率となり、メモリマクロの開発費を抑制する効果が見込める。すなわち、メモリ容量が異なる種々の品種に容易に展開することが可能になる。
【００３９】
また、共通のメモリマクロを採用することによって小メモリ容量品種では余ってしまうロウドライバやカラムドライバを容量素子として利用するので、各メモリ容量品種間で、平滑容量に係る特性を均質にすることが可能になる。
【００４０】
また、ＭＯＳトランジスタブロックをドライバとして使用するか、ＭＯＳ容量素子として使用するかを作り分けるために、ゲートスイッチを設けたり、特別に余分なフォトマスクを用意して余分な配線層を設けたりする工程を必要としない。すなわち、メモリセル用の配線層における配線の接続関係によって容易に異なる品種を作り分けることができる。
【００４１】
また、クロスポイント型のメモリセルを採用したことにより、メモリセルアレイの下側にも周辺回路を配置できるので、上記のように、最大メモリ容量品種に合わせた周辺回路の配置を行なっても、チップ単価の増加を小さくすることが可能になる。
【００４２】
なお、駆動に使用しなかったドライバの全部を容量素子として使用する必要はなく、一部のドライバだけを容量素子として使用してもよい。例えば、ロウドライバの一部とカラムドライバの一部をそれぞれ容量素子として使用してもよいし、ロウドライバ及びカラムドライバのうちの一方の側だけを容量素子として使用するようにしてもよい。
【００４３】
また、ＭＯＳ容量素子は、例えば、アナログ回路の回路定数を決めるための容量素子に使用してもよい。
【００４４】
《発明の実施形態２》
図４は、本発明の実施形態２に係る半導体記憶装置２００のワード線ＷＬａ１に沿った断面図である。また、図５は、ビット線ＢＬａ１に沿った半導体記憶装置２００の断面図である。
【００４５】
半導体記憶装置２００は、図４に示すように、ロウドライバ１４０とＭＯＳ容量ブロック・ロウ１７０との間にガードバンド２１０が配置されている。
【００４６】
ガードバンド２１０は、チャネルストッパ２１１を有しており、チャネルストッパ２１１は、ＭＯＳ容量素子１７１のチャネル（ソース又はドレインのＶＳＳ１）と接続されている。これにより、ＭＯＳトランジスタ１４１からの基板電流によるノイズの伝播を抑制する。
【００４７】
また、半導体記憶装置２００は、図５に示すように、カラムドライバ１６０とＭＯＳ容量ブロック・カラム１８０との間にガードバンド２２０が配置されている。
【００４８】
ガードバンド２２０は、チャネルストッパ２２１を有しており、チャネルストッパ２２１は、ＭＯＳ容量素子１８１のチャネル（ソース又はドレインのＶＳＳ３）と接続されている。これにより、ＭＯＳトランジスタ１６１からの基板電流によるノイズの伝播を抑制する。
【００４９】
以上のように、本実施形態では、ガードバンドにより、ドライバからのノイズの伝播を抑制することが可能になる。それゆえ、ＭＯＳ容量素子を、ノイズの影響を避けたいアナログ回路の容量素子としても用いることが可能になる。
【００５０】
なお、チャネルストッパ２１１、チャネルストッパ２２１を、それぞれロウドライバ１４０、カラムドライバ１６０内のＭＯＳトランジスタのＶＳＳ端子と接続すれば、ＭＯＳ容量素子からそれぞれのドライバへのノイズの伝播を抑制できる。すなわち、ＭＯＳ容量素子をノイズ発生源の回路の平滑容量として用いてノイズを抑制することも可能である。
【００５１】
また、ここではＮｃｈ型ＭＯＳトランジスタを想定した例として記載したが、Ｐｃｈ型ＭＯＳトランジスタの場合にもガードバンドを設けることは何ら問題無い。
【００５２】
《発明の実施形態３》
実施形態３では、半導体記憶装置とその半導体記憶装置に格納されたデータに応じて動作する回路（例えばＣＰＵやＤＳＰ）とを混載したメモリ搭載ＬＳＩの例を説明する。
【００５３】
図６は、本発明の実施形態３に係るメモリ搭載ＬＳＩ３００の全体構成を示す平面図である。メモリ搭載ＬＳＩ３００は、同図に示すように、半導体記憶装置１００、外部端子３１０、配線容量素子３２０、ＣＰＵ３３０、Ａ／Ｄ変換器３４０、及びＲＡＭ３５０を備えている。
【００５４】
図６に示すメモリ搭載ＬＳＩ３００は、半導体記憶装置１００は、メモリセルアレイ１２０を２段備えている。メモリセルアレイ１２０を２段備えているものが、本実施形態では最大メモリ容量品種であり、他にメモリセルアレイ１２０を２段備えている小メモリ容量品種にも展開される。メモリ搭載ＬＳＩ３００は、展開する品種に応じメモリアドレス数の増減が発生するので、メモリマクロのみならずメモリマクロＩ／Ｆ回路やメモリ周辺回路は、最大メモリ容量品種のメモリアドレスに合わせた回路構成にする必要がある。しかし、このような回路構成を採ることによる回路増分は、一般的には僅かであり設計も容易である。
【００５５】
最大メモリ容量品種のメモリ搭載ＬＳＩ３００は、ロウドライバ１４０とカラムドライバ１６０とがそれぞれ２つずつ設けられている。図６では、それぞれのロウドライバ、カラムドライバを識別するため、符号の末尾にアルファベットを付記してある（例えば１４０−ａ、１４０−ｂ）。末尾にａが付記されているものが配線段ａのメモリセルアレイ用であり、ｂが付記されているものが配線段ｂ（後述）のメモリセルアレイ用である。
【００５６】
外部端子３１０は、入出力回路からの信号を外部に出力したり、外部から信号を入出力回路に入力したりする端子である。
【００５７】
配線容量素子３２０は、配線層に設けられた配線容量素子である。
【００５８】
ＣＰＵ３３０は、半導体記憶装置１００に格納されているアプリケーション用コードを読み込んで動作し、Ａ／Ｄ変換器３４０の制御やＡ／Ｄ変換器３４０が出力したデータの処理などをする。
【００５９】
Ａ／Ｄ変換器３４０は、入力されたアナログ信号をディジタル信号に変換して出力する。
【００６０】
ＲＡＭ３５０は、Ａ／Ｄ変換器３４０の出力を一時的に保持したり、ＣＰＵ３３０が作業領域として使用したりするメモリである。
【００６１】
図７は、ワード線ＷＬａ１に沿ったメモリ搭載ＬＳＩ３００の断面図である。また、図８は、ビット線ＢＬａ１に沿ったメモリ搭載ＬＳＩ３００の断面図である。この例では、メモリ搭載ＬＳＩ３００は、回路素子が形成された下層の上に配線段ａ、さらにその上に配線段ｂが形成されている。
【００６２】
下層には、図７、図８に示すように、ロウドライバ１４０−ａ，ｂ、ロウデコーダ１３０、カラムデコーダ１５０、カラムドライバ１６０−ａ，ｂ、ＣＰＵ３３０、Ａ／Ｄ変換器３４０、ＲＡＭ３５０の回路素子が形成されている。つまり、メモリ搭載ＬＳＩ３００の下層は、小メモリ容量品種、最大メモリ容量品種ともに、回路素子の配置が共通化されている。
【００６３】
配線段ａには、前述のようにメモリセルアレイ１２０が形成されており、さらに、メモリセルアレイブロック１１０の周辺回路（ドライバやＣＰＵ、Ａ／Ｄ変換器等）に必要な配線が形成されている。
【００６４】
配線段ｂは、２層の配線層であり、配線段ａと同様にメモリセルアレイ１２０が形成されている。なお、図６等におけるＷＬｂ１・・・ＷＬｂＮ、ＢＬｂ１・・・ＢＬｂＭは、それぞれ配線段ｂのメモリセルアレイ１２０用の、Ｎ本（Ｎは自然数）のワード線、Ｍ本（Ｍは自然数）のビット線である。
【００６５】
また、配線段ｂでは、配線容量素子領域Ａ０１（図７、図８を参照）に配線容量素子３２０が設けられている。図７、図８には、配線容量素子３２０は模式的に２つを記載してあるが、必要な配線容量素子３２０の個数については後述する。
【００６６】
本実施形態では、配線容量素子３２０を平滑容量として使用する。そのため、配線容量素子３２０は、電源端子であるＶＳＳとＶＤＤに接続されている。なお、図７や図８では、配線容量素子３２０と、ＶＳＳ、ＶＤＤとの接続は特に記載していないが、配線段ｂ以下の配線層を用いて接続すればよい。その場合には特別に余分な配線層のフォトマスクや配線工程は必要ない。
【００６７】
例えば、最大メモリ容量品種のメモリセルアレイ１２０が２段であれば、メモリセルアレイ１２０が１段の小メモリ容量品種では１段分のドライバが余り、これをＭＯＳ容量素子として利用することができる。図９は、メモリセルアレイ１２０が１段の小メモリ容量品種における、ワード線ＷＬａ１に沿ったメモリ搭載ＬＳＩ３００の断面図である。また、図１０は、メモリセルアレイ１２０が１段の小メモリ容量品種における、ビット線ＢＬａ１に沿ったメモリ搭載ＬＳＩ３００の断面図である。
【００６８】
メモリセルアレイ１２０の段数が増えると、十分な数のＭＯＳ容量素子を確保できない場合が考えられる。そこで、メモリ搭載ＬＳＩ３００では、不足する容量（平滑容量）を補える個数の配線容量素子３２０を設けるようにする。メモリ搭載ＬＳＩ３００では、上記のように、周辺回路に必要な配線を配線段ａのみを用いて構成しているので、周辺回路領域Ａ０２（図７、図８を参照）に対応した配線段ｂの領域が空く。そのため、メモリ搭載ＬＳＩ３００では、空いた領域を配線容量素子領域Ａ０１として確保して配線容量素子３２０を配置することが可能になる。
【００６９】
例えば、配線容量素子領域Ａ０１が０．５ｍｍ２の場合に確保できる配線容量値を計算してみる。ここで、配線層の１層分では、配線間の絶縁層の比誘電率＝３．７、配線層の厚さ＝０．７μｍ、配線間の距離＝０．２μｍ、配線幅＝０．３μｍ、総配線長／ｍｍ２＝１０００ｍｍであるとする。この場合は、配線容量値／ｍｍ２＝８．８５Ｅ−１２［Ｆ／ｍ］×３．７×０．７Ｅ−６［ｍ］／０．２Ｅ−６［ｍ］×１［ｍ］＝約１１５［ｐｆ］となる。配線段ｂ内では、配線層は２層分あるので、配線容量値＝２×１１５［ｐＦ］＝約２３０［ｐＦ」となる。
【００７０】
つまり、実施形態１の例でのＭＯＳ容量値と同等の容量値を確保するためには、周辺回路領域Ａ０２に配線容量素子領域Ａ０１を０．６５ｍｍ２程度確保できればよい。これは、十分に実現可能な面積である。
【００７１】
上記のように、本実施形態では、最大メモリ容量品種に合わせてロウドライバやカラムドライバを配置し、さらに、各品種における周辺回路領域の配線層を小メモリ容量品種と同じ配線段の中で構成するとともに空いている配線層に配線容量素子を設けた。それゆえ、製品をメモリセルアレイの段数が異なる品種に展開する場合に、ＭＯＳ容量素子と配線容量素子の組み合わせにより、各品種において総平滑容量値を常にある一定量分だけ確保することが可能になる。
【００７２】
つまり、何れの容量の品種においても、ノイズ耐性等の平滑容量に依存するあらゆる特性についての改善が可能であり、メモリ容量の異なる品種間での平滑容量に依存する特性の均質性も実現できる。
【００７３】
また、各品種の下層の全ての回路素子（トランジスタ素子等）の配置を共通化することで、各品種は、増加した配線段の分のみを設計検証すればよく、開発費を抑制することが可能になる。
【００７４】
また、クロスポイント型のメモリセルを採用したことにより、メモリセルアレイの下側にも回路を配置できるので、上記のように、最大メモリ容量品種に合わせた周辺回路の配置を行なっても、チップ面積増大によるチップ単価の増加を小さくすることが可能になる。
【００７５】
なお、メモリ搭載ＬＳＩ３００では、半導体記憶装置１００の代わりに、半導体記憶装置２００を用いることもできる。
【００７６】
また、メモリのみの製品（ＣＰＵ３３０等を備えていない製品）においても、配線容量素子を設けてもよい。
【００７７】
《発明の実施形態３の変形例》
例えば、メモリ搭載ＬＳＩ３００では、ＭＯＳ容量素子を入出力回路の電源の平滑容量に使用することができる。特に、その入出力回路の最大電圧が、ワード線あるいはビット線に印加される電圧よりも高い場合には、ＭＯＳトランジスタブロックのＭＯＳトランジスタのゲート酸化膜厚と、入出力回路のＭＯＳトランジスタのゲート酸化膜厚とを同じ膜厚にするとよい。
【００７８】
これは、読み出しや書き換え動作においてワード線やビット線に印加される電圧を考慮した場合、メモリ周辺回路の電源電圧よりも高い電圧が、入出力回路に印加される方式のクロスポイント型メモリがあり得ることを想定したものである。例えば、従来メモリである、ＤＲＡＭ（Ｄｙｎａｍｉｃ  ＲＡＭ）や一部のＦＬＡＨメモリでは、ワード線にメモリ周辺のロジック回路で用いている内部電源電圧よりも高い電圧を印加することで読み出し速度を高速化している製品もある。
【００７９】
例えば、入出力回路の最大電圧が、ワード線あるいはビット線に印加される電圧よりも高い場合は、ＭＯＳ容量素子として使用されるＭＯＳトランジスタは、入出力回路を構成するＭＯＳトランジスタと電圧的に同じ耐圧特性をもつＭＯＳトランジスタで構成する。
【００８０】
具体的には、上記のように、ＭＯＳトランジスタブロックのＭＯＳトランジスタのゲート酸化膜厚と、入出力回路のＭＯＳトランジスタのゲート酸化膜厚とを同じ膜厚にする。一般的に、ＭＯＳトランジスタの酸化膜厚が同じであれば、電圧的に同じ耐圧特性を有するトランジスタを形成可能である。また、酸化膜の成膜工程を共通化できるので、製造コストを抑制できるというメリットがある。
【００８１】
一般的に端子数が多く、パッドピッチでチップ面積が制約される製品では、入出力回路用の平滑容量を十分に確保できないことがある。しかしながら、本実施形態では、入出力回路の電源の平滑容量を確保できるので、入出力回路のノイズ耐性を向上させることができる。
【００８２】
《発明の実施形態４》
実施形態４では、上記の半導体記憶装置、メモリ搭載ＬＳＩの製造方法について説明する。この製造方法は、上記の何れの実施形態、変形例にも適用できる。なお、ここで説明する例は、メモリセルアレイが２段の最大メモリ容量品種と、メモリセルアレイが１段の小メモリ容量品種との２種類の製品に展開される半導体記憶装置、メモリ搭載ＬＳＩである。
【００８３】
図１１は、本発明の実施形態に係る半導体記憶装置の製造方法を示す図である。図１１では、本発明に関連のある半導体ウェハ製造工程の一部のフローを上から下に向かって順番に記載している。
【００８４】
マスタ製造工程は、配線段ａ（例えば図２等を参照）よりも下の拡散工程を含む製造工程である。半導体記憶装置１００やメモリ搭載ＬＳＩ３００は、下層の回路素子の構成が、小メモリ容量品種、最大メモリ容量品種ともに同じである。そのため、この工程では、各品種に共通のフォトマスクを使用でき、この工程で製造された中間製造物（マスタ品種ウェハ４００と呼ぶ）は、小メモリ容量品種にも最大メモリ容量品種にも使用できる。
【００８５】
次の配線段ａの製造工程では、メモリアレイを含んだ配線層を形成する。
【００８６】
また、配線段ａの製造工程では、ＭＯＳトランジスタブロック内のＭＯＳトランジスタを駆動に使用するか、ＭＯＳ容量素子として使用するかを作り分けるための配線を行なう。具体的には、小メモリ容量品種では、ＭＯＳトランジスタブロック内のＭＯＳトランジスタをＭＯＳ容量素子として使用するように、配線段ａにおいて配線を行なって小メモリ容量品種ウェハ４０１を製造する。また、最大メモリ容量品種では、ＭＯＳトランジスタでワード線又はビット線を駆動するように、配線段ａにおいて配線を行なって最大メモリ容量品種ウェハ４０２を製造する。すなわち、小メモリ容量品種と最大メモリ容量品種とでは、この工程を含む後の工程が異なってくる。
【００８７】
次の配線段ｂの製造工程では、最大メモリ容量品種用に、最大メモリ容量品種ウェハ４０２に対して、メモリアレイを含んだ配線段ｂを形成して最大メモリ容量品種ウェハ４０３を製造する。また、この工程では、必要に応じ、配線容量素子（図７、図８を参照）を形成する。
【００８８】
次の最終の製造工程は、配線段ｂよりも上の製造工程である。この工程では、小メモリ容量品種では小メモリ容量品種ウェハ４０１に対して絶縁膜又は保護膜等を形成して小メモリ容量品種ウェハ４０４を製造する。また、最大メモリ容量品種では、最大メモリ容量品種ウェハ４０３に対して絶縁膜又は保護膜等を形成して最大メモリ容量品種ウェハ４０５を製造する。これによりウェハ製造完了となる。
【００８９】
上記のように、本実施形態によれば、下層の回路構成を最大メモリ容量品種と小メモリ容量品種とで共通にすることで、マスタ製造工程まではメモリ容量の違いに関わらず同じ工程で製造できる。
【００９０】
すなわち、マスタ品種ウェハを製造工程での在庫として蓄えておくことにより、各容量品種の生産調整が容易になる。また、出荷期間も配線段ａからの製造工程のリードアウト期間になるので、非常に短期間で出荷が可能となる。
【００９１】
なお、最大メモリ容量品種がさらに多くの段数のメモリセルアレイを含み、さらに多種の容量品種に展開する場合には、必要なメモリ容量に応じ、配線段の形成工程を追加すればよい。
【００９２】
《発明の実施形態５》
実施形態５では、上記のメモリ搭載ＬＳＩの応用例として、オーディオ機器について説明する。図１２は、メモリ搭載ＬＳＩ３００を搭載したオーディオ機器５００の構成を示すブロック図である。また、図１３は、オーディオ機器５００の自動車への搭載形態の全体図を示すものである。この自動車には、図１３示すように、オーディオ機器５００と右側スピーカ５１０と左側スピーカ５１１が搭載されている。
【００９３】
（オーディオ機器５００の構成）
オーディオ機器５００は、図１２に示すように、ＣＤ／ＤＶＤ再生装置５２０、表示パネル５３０、パネルボード５４０、及びシステムボード５５０を備えている。
【００９４】
ＣＤ／ＤＶＤ再生装置５２０は、ＣＤ（Ｃｏｍｐａｃｔ  Ｄｉｓｃ）やＤＶＤ（Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ）を再生する。
【００９５】
表示パネル５３０は、音楽情報や時刻等の画像情報を表示する。具体的には、ＬＣＤ（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ）や有機ＥＬ（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）等を搭載した表示パネルである。
【００９６】
パネルボード５４０は、表示パネル５３０のＬＣＤや有機ＥＬを駆動・制御するパネル制御用マイコン５４１を備えている。パネル制御用マイコン５４１は、本発明の半導体記憶装置（例えば半導体記憶装置１００）を搭載したメモリ搭載ＬＳＩ３００である。パネル制御用マイコン５４１内の半導体記憶装置１００には、アプリケーション用のコードが格納されている。
【００９７】
システムボード５５０は、ＣＤ／ＤＶＤ再生装置５２０の制御を含むオーディオシステム全体を制御する。システムボード５５０は、ＲＦアンプ５５１、ＣＤ／ＤＶＤ用ＤＳＰ５５２、ＡＭ／ＦＭチューナ５５３、音質・音量調整ＩＣ５５４、アンプ５５５、電源ＩＣ５５６、及びシステム制御用マイコン５５７を備えている。
【００９８】
ＲＦアンプ５５１は、ＣＤ／ＤＶＤ再生装置５２０が出力した音声信号を増幅する。
【００９９】
ＣＤ／ＤＶＤ用ＤＳＰ５５２は、電源ＩＣ５５６を介して入力されたＣＤ／ＤＶＤ再生装置５２０の音声信号を処理する。
【０１００】
ＡＭ／ＦＭチューナ５５３は、ＡＭ／ＦＭのラジオ放送を受信して、音声信号を出力する。
【０１０１】
音質・音量調整ＩＣ５５４は、ＡＭ／ＦＭチューナ５５３が出力した音声信号に対してイコライズ等の音質や音量処理する。
【０１０２】
アンプ５５５は、音質・音量調整ＩＣ５５４が出力した音声信号を増幅して右側スピーカ５１０及び左側スピーカ５１１を駆動する。
【０１０３】
電源ＩＣ５５６は、システム制御用マイコン５５７に電源を供給する。
【０１０４】
システム制御用マイコン５５７は、ＣＤ／ＤＶＤ用ＤＳＰ５５２や音質・音量調整ＩＣ５５４を制御する。システム制御用マイコン５５７は、具体的には、本発明の半導体記憶装置（例えば半導体記憶装置１００）を搭載したメモリ搭載ＬＳＩ３００である。システム制御用マイコン５５７（メモリ搭載ＬＳＩ３００）内の半導体記憶装置１００には、アプリケーション用のコードが格納されている。
【０１０５】
オーディオ機器５００では、パネル制御用マイコン５４１とシステム制御用マイコン５５７とがパネル制御のための情報を通信する連携動作のための通信を実施する。
【０１０６】
この場合、それぞれのマイコンは、それぞれに搭載された半導体記憶装置１００に書き込まれたアプリケーション用コードに基づいて高速な演算処理を実行することが求められ、その上で安定した通信を確保する必要がある。そのため、オーディオ機器５００では、プログラムのデバグなどが頻繁に行なわれる場合があり、システム制御用マイコン５５７やシステム制御用マイコン５５７に格納されているアプリケーション用コードもそれにともなって変更される場合がある。
【０１０７】
このような変更に伴って、半導体記憶装置１００のメモリ容量変更が必要になる場合があるが、一般的にこのような機器では、アプリケーションコードの開発容易性に加え、搭載するメモリ容量を変更しても安定した連係動作が求められる。そのため、仕様的にも特性的にも均質なノイズ耐性の良いメモリ搭載ＬＳＩが機器の開発時に望まれる。
【０１０８】
特に複数のＬＳＩ製品をワンチップ化する場合や、アプリケーション用コードを縮小化してメモリ容量が小さくてコストの安いＬＳＩ製品への置き換えを図る場合に、メモリ搭載ＬＳＩと他のＬＳＩ製品との相性問題が、メモリ容量の差異によって発生すると、オーディオ機器開発の大きな障害になりえる。
【０１０９】
これに対して、本実施形態では、本発明の半導体記憶装置をパネル制御用マイコン５４１やシステム制御用マイコン５５７に使用しているので、平滑容量に係る特性を均質にできる。すなわち、高いノイズ耐性を確保でき、安定した連携動作の実現が可能になり、高品質で高信頼性のオーディオ機器の実現が可能になる。
【０１１０】
とりわけ、自動車は、同じ車種でも複数のグレードが設けられることが多く、また、頻繁にコスト削減のための改良が行なわれる。そのため、車載用オーディオ機器では、メモリ容量が異なる複数種類のメモリ搭載ＬＳＩを揃えておく必要や、メモリ容量が小さくて安いＬＳＩ製品への置き換えを図る必要が多い。そのため、本実施形態に係るオーディオ機器は、このような車載用オーディオ機器として有用である。
【産業上の利用可能性】
【０１１１】
本発明に係る半導体記憶装置、メモリ搭載ＬＳＩ、及び半導体記憶装置の製造方法は、チップ面積増加によるチップ単価の増大を防止しつつ、メモリ容量が異なる種々の品種に容易に展開できて、各品種間の特性を均質にすることが可能になるという効果を有し、クロスポイント型のメモリセルを備えた半導体記憶装置、前記半導体記憶装置と前記半導体記憶装置に格納されたデータに応じて動作する回路とを混載したメモリ搭載ＬＳＩ、及び半導体記憶装置の製造方法等として有用である。
【図面の簡単な説明】
【０１１２】
【図１】実施形態１に係る半導体記憶装置１００の全体構成を示す平面図である。
【図２】ワード線ＷＬａ１に沿った半導体記憶装置１００の断面図である。
【図３】ビット線ＢＬａ１に沿った半導体記憶装置１００の断面図である。
【図４】実施形態２に係る半導体記憶装置２００のワード線ＷＬａ１に沿った断面図である。
【図５】ビット線ＢＬａ１に沿った半導体記憶装置２００の断面図である。
【図６】実施形態３に係るメモリ搭載ＬＳＩ３００の全体構成を示す平面図である。
【図７】ワード線ＷＬａ１に沿ったメモリ搭載ＬＳＩ３００の断面図である。
【図８】ビット線ＢＬａ１に沿ったメモリ搭載ＬＳＩ３００の断面図である。
【図９】メモリセルアレイ１２０が１段の小メモリ容量品種における、ワード線ＷＬａ１に沿ったメモリ搭載ＬＳＩ３００の断面図である。
【図１０】メモリセルアレイ１２０が１段の小メモリ容量品種における、ビット線ＢＬａ１に沿ったメモリ搭載ＬＳＩ３００の断面図である。
【図１１】本発明の実施形態に係る半導体記憶装置の製造方法を示す図である。
【図１２】メモリ搭載ＬＳＩ３００を搭載したオーディオ機器５００の構成を示すブロック図である。
【図１３】オーディオ機器５００の自動車への搭載形態の全体図を示すものである。
【符号の説明】
【０１１３】
１      ＶＳＳ
２      ＶＤＤ
３      ＶＳＳ
４      ＶＤＤ
１００      半導体記憶装置
１１０      メモリセルアレイブロック
１２０      メモリセルアレイ
１２１      メモリセル
１３０      ロウデコーダ
１４０      ロウドライバ
１４１      ＭＯＳトランジスタ
１５０      カラムデコーダ
１６０      カラムドライバ
１６１      ＭＯＳトランジスタ
１７０      ＭＯＳ容量ブロック・ロウ
１７１      ＭＯＳ容量素子
１８０      ＭＯＳ容量ブロック・カラム
１８１      ＭＯＳ容量素子
２００      半導体記憶装置
２１０      ガードバンド
２１１      チャネルストッパ
２２０      ガードバンド
２２１      チャネルストッパ
３００      メモリ搭載ＬＳＩ
３１０      外部端子
３２０      配線容量素子
３３０      ＣＰＵ
３４０      Ａ／Ｄ変換器
３５０      ＲＡＭ
４００      マスタ品種ウェハ
４０１      小メモリ容量品種ウェハ
４０２      最大メモリ容量品種ウェハ
４０３      最大メモリ容量品種ウェハ
４０４      小メモリ容量品種ウェハ
４０５      最大メモリ容量品種ウェハ
５００      オーディオ機器
５１０      右側スピーカ
５１１      左側スピーカ
５２０      ＣＤ／ＤＶＤ再生装置
５３０      表示パネル
５４０      パネルボード
５４１      パネル制御用マイコン
５５０      システムボード
５５１      ＲＦアンプ
５５２      ＣＤ／ＤＶＤ用ＤＳＰ
５５３      ＡＭ／ＦＭチューナ
５５４      音質・音量調整ＩＣ
５５５      アンプ
５５６      電源ＩＣ
５５７      システム制御用マイコン
ＷＬａ１・・・ＷＬａＮ、ＷＬｂ１・・・ＷＬｂＮ        ワード線
ＢＬａ１・・・ＢＬａＭ、ＢＬａ１・・・ＢＬａＭ        ビット線
Ｓ０１      ロウドライバ活性化信号
Ｓ０２      カラムドライバ活性化信号
Ｓ０３      ロウドライバ活性化信号
Ｓ０４      カラムドライバ活性化信号
Ｌ０１      ロウドライバ活性化信号線
Ｌ０２      カラムドライバ活性化信号線
Ｌ０３      ロウドライバ活性化信号線
Ｌ０４      カラムドライバ活性化信号線
Ａ０１      配線容量素子領域
Ａ０２      周辺回路領域
【図１】
2009043804.tif 000003
【図２】
2009043804.tif 000004
【図３】
2009043804.tif 000005
【図４】
2009043804.tif 000006
【図５】
2009043804.tif 000007
【図６】
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【図７】
2009043804.tif 000009
【図８】
2009043804.tif 000010
【図９】
2009043804.tif 000011
【図１０】
2009043804.tif 000012
【図１１】
2009043804.tif 000013
【図１２】
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【図１３】
2009043804.tif 000015