(57)【要約】 【課題】  ソースからのキャリアの注入率を向上することができるスピントランジスタを提供する。【解決手段】  トランジスタ１は、強磁性体からなるソース２０と、強磁性体からなるドレイン３０と、ソース２０及びドレイン３０とショットキー接触を成す接触面を有する半導体領域１０と、半導体領域１０の接触面とは反対の位置側に設けられたゲート電極４０と、を備えるスピントランジスタにおいて、ソース２０及びドレイン３０とゲート電極４０に電圧を印加することによって半導体領域１０の内に形成されるチャネル５０との間のそれぞれの最短距離が、ソース２０から注入されるキャリアがトンネル効果により通り抜ける距離以下である。【選択図】  図１
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【特許請求の範囲】
【請求項１】
強磁性体からなるソースと、  
強磁性体からなるドレインと、
前記ソース及び前記ドレインとショットキー接触を成す接触面を有する半導体領域と、
前記半導体領域の前記接触面とは反対の位置側に設けられたゲート電極と、
を備えるスピントランジスタにおいて、
前記ソース及び前記ドレインと前記ゲート電極に電圧を印加することによって前記半導体層の内に形成されるキャリア転送チャネルとの間のそれぞれの最短距離が、前記ソースから注入されるキャリアがトンネル効果により通り抜ける距離以下であることを特徴とするスピントランジスタ。
【請求項２】
前記スピントランジスタが半導体基板上に設けられており、
前記半導体領域は、前記ゲート電極から前記キャリア転送チャネルへ向かう方向が前記半導体基板の表面に平行となるように、前記半導体基板から立設していることを特徴とする請求項１に記載のスピントランジスタ。
【請求項３】
前記半導体領域が下地層上に形成されており、
前記半導体領域と前記下地層との界面と、前記半導体領域の二側面とが成す角度がそれぞれ９０度未満であって、
前記二側面の一方上に前記ソースが他方上に前記ドレインが設けられていることを特徴とする請求項１に記載のスピントランジスタ。
【請求項４】
前記強磁性体は、ハーフメタル、Fe又はCoFeを含むものであることを特徴とする請求項１に記載のスピントランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スピントランジスタに関する。
【背景技術】
【０００２】
近年、スピンエレクトロニクスに対する研究が注目されている。スピントランジスタは、新たな構造の記憶素子や、多機能の論理回路として利用することもでき、また、磁性体プロセスを用いて製造されることから、磁性素子の制御素子としての利用も考えられる。
【０００３】
このスピントランジスタの構造としては、一般的に半導体層上に強磁性体からなるソース及びドレインを設けた構造が採用されている（特許文献１参照）。
【特許文献１】特開２００４−１１１９０４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、ソースに用いる強磁性金属の仕事関数が大きいため、半導体層との接合界面に形成されるショットキー障壁が高く、スピン偏極した電子が、ソースから注入されにくい。特に、ゲート電極が半導体層の裏面上に設けられているスピントランジスタの場合はゲート電極に電圧を印加することによって形成されるチャネルの位置などによって、ソースからのキャリアの注入率は大きく変動する。
【０００５】
本発明は上記事情に鑑みてなされたものであり、ソースからのキャリアの注入率を向上することができるスピントランジスタを提供することを課題とする。
【課題を解決するための手段】
【０００６】
上述の問題を解決するため、本発明に係るトランジスタは、強磁性体からなるソースと、強磁性体からなるドレインと、ソース及びドレインとショットキー接触を成す接触面を有する半導体領域と、半導体領域の接触面とは反対の位置側に設けられたゲート電極と、を備えるスピントランジスタにおいて、ソース及びドレインとゲート電極に電圧を印加することによって半導体層の内に形成されるキャリア転送チャネルとの間のそれぞれの最短距離が、ソースから注入されるキャリアがトンネル効果により通り抜ける距離以下であることを特徴とする。
【０００７】
本発明のスピントランジスタでは、ソースとゲート電極に電圧を印加することによって半導体層の内に形成されるキャリア転送チャネルとの間の最短距離が、ソースから注入されるキャリアがトンネル効果により通り抜ける距離以下である。これにより、キャリア転送チャネルとの距離がトンネル可能なソース上の領域でキャリアがキャリア転送チャネルにトンネルしやすくなる。従って、本発明のスピントランジスタによれば、ソースからのキャリアの注入率を向上することができる。
【０００８】
また、スピントランジスタが半導体基板上に設けられており、半導体領域は、ゲート電極からキャリア転送チャネルへ向かう方向が半導体基板の表面に平行となるように、半導体基板から立設していることが好適である。これにより、半導体装置の高集積化及び小型化することができる。
【０００９】
また、半導体領域が下地層上に形成されており、半導体領域と下地層との界面と、半導体領域の二側面とが成す角度がそれぞれ９０度未満であって、二側面の一方上にソースが他方上にドレインが設けられていることが好適である。このように半導体領域の形状を制御し、半導体領域の単位体積当たりのソースの表面積を大きくすることで、注入されるキャリアのキャリア転送チャネルにトンネル可能なソース上の領域の面積が大きくなるためキャリアの注入率が高くなる。
【００１０】
また、強磁性体は、ハーフメタル、Fe又はCoFeを含むものであることが好適である。これにより、アップスピン及びダウンスピンのいずれかの状態のキャリアのみを選択的にソース側から注入して、ドレイン側から選択的に取り出すことが可能となる。
【発明の効果】
【００１１】
本発明のスピントランジスタによれば、ソースからのキャリアの注入率を向上することができる。
【発明を実施するための最良の形態】
【００１２】
以下、実施形態に係るスピントランジスタについて説明する。なお、同一要素は同一符号を用いることとし、重複する説明は省略する。
（第１実施形態）
図１は、第１実施形態のスピントランジスタ１の断面図である。また、図２は、スピントランジスタ１の回路図である。図１示すように、スピントランジスタ１は、半導体領域１０、絶縁体層１２、ソース２０、ドレイン３０、ゲート電極４０、チャネル５０及び電極パッド２２、３２、４２を備える。
【００１３】
半導体領域１０は下地層である絶縁体層１２上に設けられており、絶縁体層１２との界面と９０度未満の角度を成している側面１０ａ及び１０ｂと、上面１０ｃと、絶縁体層１２と接する界面１０ｄとを備える。半導体領域１０は、例えばｎ型半導体材料からなるものであり、絶縁体層と半導体層が順次に積層されたＳＯＩ基板１Ａを、例えば水酸化テトラメチルアンモニウム（ＴＭＡＨ）を用いたウェットエッチングして形成したものである。絶縁体層１２は、例えばＳｉＯ２からなるものである。ソース２０は、強磁性体（例えばCoFe）からなるものであり、上面１０ｃの一端から側面１０ａ上にかけて設けられ、半導体領域１０とショットキー接触されている。このソース２０は側面１０ａと接する側の絶縁体層１２上に渡って設けられており、さらに絶縁体層１２上に設けられている電極パッド２２と電気的に接触している。同様に、ドレイン３０は、強磁性体（例えばCoFe）からなるものであり、上面１０ｃの他端から側面１０ｂ上にかけて設けられ、半導体領域１０とショットキー接触されている。そのドレイン３０は側面１０ｂと接する側の絶縁体層１２上に渡って設けられており、さらに絶縁体層１２上に設けられている電極パッド３２と電気的に接触している。
【００１４】
チャネル５０は、ゲート電圧ＶＧＳの印加によって絶縁体層１２との界面付近の半導体領域１０内に形成されるキャリア転送チャネルであり、チャネル５０とソース２０との間の最短距離はソース２０から注入されるキャリアがトンネル可能な距離以下である。また、絶縁体層２０上の半導体領域１０の内に形成されるチャネル５０の長さはスピン拡散長以下である。絶縁体層１２の裏面には高濃度のｎ型半導体材料（例えばＳｉ）からなるゲート電極４０が設けられており、ゲート電極４０は、ゲート電極４０上に設けられている電極パッド４２と電気的に接触している。すなわち、スピントランジスタ１は、強磁性体からなるソース２０と、強磁性体からなるドレイン３０と、ソース２０及びドレイン３０とショットキー接触を成す接触面である側面１０ａ，１０ｂを有する半導体領域１０と、半導体領域１０の側面１０ａ，１０ｂとは反対の位置側に設けられたゲート電極４０とを備えている。
【００１５】
図２に示されるように、電極パッド２２及び３２を介してソース２０とドレイン３０との間には一定の電圧ＶＤＳを印加する。また、電極パッド２２及び電極パッド４２を介してゲート電圧ＶＧＳを印加する。ゲート電圧ＶＧＳの印加の有無はゲート電極４０とソースとの間に介在するスイッチＳＷ１によって決定される。
【００１６】
従来の半導体ＭＯＳＦＥＴ（Metal-Oxide-SemiconductorField Effect Transistor）においては、キャリアが発生する方をソースと定義しており、ゲート直下の半導体の導電型とは異なるのが通常である。本発明の実施形態のスピントランジスタにおいては、半導体領域１０の導電型に拘わらず、キャリア（電子又は正孔）がチャネル５０に流れ込む方をソースとする。また、キャリアが正孔である場合には、抜けた電子のスピンと反対の向きを有するスピンを保持しているものとする。
【００１７】
図３中のＦＳ及びＦＤはそれぞれソース２０とドレイン３０の磁化方向を表すものである。磁化方向ＦＳとＦＤとが同一に場合、ドレインに流れ込むキャリア量は大きく、逆方向の場合にはキャリア量は小さい。また、ドレイン３０の磁化方向ＦＤは、別の経路から注入されるスピンによるスピン注入磁化反転によって制御することもできる。本実施形態においては、ドレイン３０の磁化方向ＦＤはソース２０の磁化方向ＦＳと同一方向であるとする。
【００１８】
次に、上述のスピントランジスタ１の動作について説明する。
【００１９】
図３（ａ）及び（ｂ）は、図１に示したスピントランジスタ１のゲート電極４０上の半導体領域１０及びこれに隣接するソース２０及びドレイン３０のエネルギーバンド図である。図３（ａ）では、図２のスイッチＳＷ１を切断し、ゲート電極４０にゲート電圧ＶＧＳを印加していない場合を示しており、図３（ｂ）では、図２のスイッチＳＷ１を接続し、ゲート電極４０のゲート電圧ＶＧＳを印加している場合を示している。図３（ａ）及び図３（ｂ）は、スピントランジスタ１の同じ箇所のエネルギーバンド図である。なお、エネルギーバンド図においては、縦の正方向に大きいほどエネルギーが高く、縦の負方向に大きいほど電位が高い。なお、同図中のＥｃは半導体領域１０の伝導帯の下端のエネルギー準位、Ｅｖは価電子帯の上端のエネルギー準位を示している。
【００２０】
図３（ａ）に示されるように、強磁性体金属からなるソース２０から注入される電子は、ソース２０の磁化の向きＦＳと同じ方向の偏極スピンを有する。しかし、ゲート電圧ＶＧＳを印加していないため、ソース２０と半導体領域１０との間のショットキー接触によって形成されたポテンシャル障壁の厚みは、ソース２０から注入された電子がトンネル効果により通り抜ける厚みより大きく、電子はソース２０から半導体領域１０に注入されない。
【００２１】
一方、図２のスイッチＳＷ１を接触し、ゲート電極４０に正のゲート電圧ＶＧＳを印加すると、図３（ｂ）のように、この正電位に対応してソース２０とチャネル５０との間のショットキー接触によって形成されたポテンシャル障壁（空乏層）の厚みが減少すると同時に、半導体領域１０内の絶縁体層１２との界面付近にはｎ型の蓄積層のチャネル５０が形成される。このとき、チャネル５０とソース２０との間の最短距離がソース２０から注入される電子がトンネル効果により通り抜ける距離以下であるため、トンネル可能なソース２０上の領域から電子がトンネルして、チャネル５０に流れ込む。特に、ソース２０が設けられている半導体領域１０の側面が半導体領域１０と絶縁体層１２との界面と９０度未満の角度を成しているため、半導体領域１０の単位体積当たりのソース２０の表面積が大きくなる。従って、チャネル５０にトンネル可能なソース２０上の領域の面積が大きくなるためキャリアの注入率が高くなる。
【００２２】
また、チャネル５０とドレイン３０との間の最短距離もチャネル５０に流れ込んだ電子がドレイン３０へトンネル可能な距離以下であるため、チャネル５０に流れ込んだ電子はドレイン３０に流れ込む。従って、ソース２０からの電子の注入率が向上されるスピントランジスタ１によれば、ドレイン３０に流れ込むキャリア量も増加することとなる。
【００２３】
本実施形態においては、側面１０ａ上に設けられているソース２０とチャネル５０との間の最短距離が、ソース２０から注入される電子がトンネル可能な距離以下である。また、ソース２０が設けられている半導体領域１０の側面が半導体領域１０と絶縁体層１２との界面と９０度未満の角度を成しているため、チャネル５０にトンネル可能なソース２０上の領域の面積が大きくなりキャリアの注入率を向上させることができる。
【００２４】
（第２実施形態）
図４は、第２実施形態のスピントランジスタ２の断面図である。スピントランジスタ２は、スピントランジスタ１に対比して、半導体領域１０の構造が異なる点で相違する。その他の構成は、第１実施形態のスピントランジスタ１と同一又は同様であるので、ここでは説明を省略する。
【００２５】
図４に示されるように、スピントランジスタ２においては、スピントランジスタ１の半導体領域１０の側面１０ａと側面１０ｂの下端部に絶縁体層１２に沿って薄い半導体領域１０ｓが設けられている。また、半導体領域１０ｓの厚みはソース２０から注入される電子がトンネル効果によりトンネル可能な距離以下（例えば、数ｎｍ）である。
【００２６】
本実施形態においては、半導体領域１０が、下地層である絶縁体層１２との界面１０ｄとそれぞれ９０度未満の角度を成す側面１０ａと側面１０ｂとを有しており、更にソース２０から注入される電子がトンネル可能な距離以下の厚みの半導体領域１０ｓをも有している。また、側面１０ａ及び側面１０ａに接する半導体領域１０ｓを覆うようにソース２０が設けられている。そのため、電子が注入されてチャネル５０にトンネル可能なソース２０上の領域の面積はより大きくなり、ソース２０からの電子の注入率を更に向上することができる。
【００２７】
なお、スピントランジスタ２は図２に示すものと同様の回路構成を有し、その動作は、第１実施形態のスピントランジスタ１と同様であるため、ここでは説明を省略する。
【００２８】
（第３実施形態）
図５は、第３実施形態のスピントランジスタ３の断面図である。スピントランジスタ３は、スピントランジスタ１に対比して、半導体領域１０の形状が異なる点で相違する。その他の構成は、第１実施形態のスピントランジスタ１と同一または同様であるので、ここでは説明を省略する。
【００２９】
図５に示されるように、スピントランジスタ３の半導体領域１０は、薄い半導体層の形状を有している。また、その半導体領域１０の厚みは、半導体領域１０の上面１０ｃに設けられたソース２０から注入される電子がトンネル効果により通り抜けることができる距離以下である。これにより、半導体領域１０中に形成されるチャネル５０までの距離もソース２０から注入される電子がトンネルできる距離以下となる。その結果、半導体領域１０を覆っているソース２０の全領域から電子が注入され、キャリアの注入率を向上させることが可能となる。
【００３０】
なお、スピントランジスタ３は図２に示すのと同様の回路構成を有し、その動作は、第１実施形態のスピントランジスタ１と同様であるため、ここでは説明を省略する。
【００３１】
（第４実施形態）
図６は、第４実施形態のスピントランジスタ４の斜視図である。スピントランジスタ４は、スピントランジスタ３と対比して、同一に構造を有する点で共通しているが、スピントランジスタ４が半導体基板１０Ａ上に設けられており、半導体領域１０は、ゲート電極４０からチャネル５０へ向かう方向が半導体基板１０Ａの表面に平行となるように、半導体基板１０Ａから立設している点で相違する。
【００３２】
スピントランジスタ４は、絶縁体層及び絶縁体層上の半導体層からなるＳＯＩ基板１Ａの半導体層上に例えばＳｉＯ２等の絶縁体層を形成し通常のフォトリソグラフィ技術を用いてＳＯＩ基板１Ａの表面から突出している半導体領域１０を形成し、その後ＳＯＩ基板１Ａの表面の向きを変えながら蒸着などをすることでソース２０、ドレイン３０などを形成して作製する。
【００３３】
本実施形態においては、スピントランジスタ４の半導体領域１０は、ゲート電極４０からチャネル５０へ向かう方向が半導体基板１０Ａの表面に平行となるように、半導体基板１０Ａから立設している。これにより、半導体装置の高集積化及び小型化を図ることができる。なお、スピントランジスタ４は図２に示すのと同様の回路構成を有し、その動作は、第１実施形態のスピントランジスタ３と同様であるため、ここでは説明を省略する。
【００３４】
以上、本発明の好適な実施形態について説明してきたが、本実施形態は本発明の要旨を逸脱しない範囲で様々な変更が可能である。具体的には、本実施形態においては、ゲート電極４０は高濃度のｎ型半導体材料からなるものであるが、金属からなるものであってもよい。
【００３５】
また、第２実施形態の半導体領域１０ｓ及び第３実施形態の半導体領域１０の厚みはソース２０から注入される電子がトンネル可能な距離以下であるが、トンネル可能な距離以上であっても、ゲート電圧ＶＧＳを印加により形成されるチャネル５０との距離がトンネル可能な距離以下であればよい。
【００３６】
また、スピントランジスタ４の半導体領域１０においては、スピントランジスタ３の半導体領域１０と同様の形状が用いられているが、スピントランジスタ１又はスピントランジスタ２のうちいずれかの半導体領域１０の形状が用いられていてもよい。
【００３７】
また、本実施形態においては、半導体領域１０及びゲート電極４０の導電型がｎ型であるが、ｐ型であってもよい。係る場合においては、印加するＶＧＳの電圧の極性を逆にすることで、偏極した正孔を半導体領域１０に注入することができる。
【図面の簡単な説明】
【００３８】
【図１】第１実施形態に係るスピントランジスタ１の断面図である。
【図２】スピントランジスタの回路図である。
【図３】スピントランジスタのエネルギーバンド図である。
【図４】第２実施形態に係るスピントランジスタ２の断面図である。
【図５】第３実施形態に係るスピントランジスタ３の断面図である。
【図６】第４実施形態に係るスピントランジスタ４の斜視図である。
【符号の説明】
【００３９】
１〜４…スピントランジスタ、１Ａ…ＳＯＩ基板、１０…半導体領域、１０Ａ…半導体基板、１２…絶縁体層、２０…ソース、３０…ドレイン、４０…ゲート電極、５０…チャネル、２２、３２、４２…電極パッド。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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