(57)【要約】【課題】パターンデータの補正処理及び検証処理を精度よく行うことができるとともに、マスクパターンの開発期間を短縮でき、さらには、半導体装置の製造歩留まりを向上できる。【解決手段】本発明の例に関わるパターンデータ作成方法は、同一ゲート長を有する複数のＭＯＳトランジスタを含む回路の設計パターンデータに基づき、前記複数のＭＯＳトランジスタの種類を特定するステップ（ＳＴ２）と、前記複数のＭＯＳトランジスタのゲートパターンに対し、前記ＭＯＳトランジスタの種類毎にそれぞれ異なる寸法スペックを設定するステップ（ＳＴ３）と、前記ＭＯＳトランジスタを形成するためのマスクパターンデータを用いたシミュレーションにより予測した前記ＭＯＳトランジスタのゲートパターンが、前記寸法スペックを満たすように、前記マスクパターンデータの修正を行うステップ（ＳＴ５）とを備える。【選択図】図１
2009099044.tif 000002
【特許請求の範囲】
【請求項１】
同一ゲート長を有する複数のＭＯＳトランジスタを含む回路の設計パターンデータに基づき、前記複数のＭＯＳトランジスタの種類を特定するステップと、
前記複数のＭＯＳトランジスタのゲートパターンに対し、前記ＭＯＳトランジスタの種類毎にそれぞれ異なる寸法スペックを設定するステップと、
前記ＭＯＳトランジスタを形成するためのマスクパターンデータを用いたシミュレーションにより予測した前記ＭＯＳトランジスタのゲートパターンが、前記寸法スペックを満たすように、前記マスクパターンデータの修正を行うステップと、
を具備することを特徴とするパターンデータ作成方法。
【請求項２】
前記マスクパターンデータ内にはアシストパターンデータが配置され、前記マスクパターンデータを修正するステップでは前記アシストパターンデータを修正することを特徴とする請求項１記載のパターンデータ作成方法。
【請求項３】
同一ゲート長を有する複数のＭＯＳトランジスタを含む回路の設計パターンデータに基づき、前記複数のＭＯＳトランジスタの種類を特定するステップと、
前記複数のＭＯＳトランジスタのゲートパターンに対し、前記ＭＯＳトランジスタの種類毎にそれぞれ異なる寸法スペックを設定するステップと、
前記ＭＯＳトランジスタを形成するためのマスクパターンデータを用いたシミュレーションにより予測した前記ＭＯＳトランジスタのゲートパターンが、前記寸法スペックを満たすように、前記ＭＯＳトランジスタのゲートパターンの設計パターンデータを修正するステップと、
を具備することを特徴とする設計レイアウト作成方法。
【請求項４】
同一ゲート長を有する複数のＭＯＳトランジスタを含む回路の設計パターンデータに基づき、前記複数のＭＯＳトランジスタの種類を特定するステップと、
前記複数のＭＯＳトランジスタのゲートパターンに対し、前記ＭＯＳトランジスタの種類毎にそれぞれ異なる寸法スペックを設定するステップと、
前記ＭＯＳトランジスタを形成するためのマスクパターンデータを用いたシミュレーションにより予測した前記ＭＯＳトランジスタのゲートパターンが、前記寸法スペックを満たしているか否かを検証するステップと、
を具備することを特徴とするパターンデータ検証方法。
【請求項５】
前記複数のＭＯＳトランジスタの種類を特定するステップは、しきい値電圧の異なるＭＯＳトランジスタを特定することを特徴とする請求項１又は２記載のパターンデータ作成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パターンデータ作成方法、設計レイアウト作成方法及びパターンデータ検証方法に係り、特に、トランジスタのゲートパターンに対する補正・検証処理に関する。
【背景技術】
【０００２】
近年、半導体集積回路において、回路を構成する素子及び配線のパターンの微細化が推し進められている。それに伴いパターンの寸法ばらつきの低減が要求されている。特に、ＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタのゲート形成工程において、それらの寸法にばらつきが生じると、半導体集積回路全体の性能に大きな影響が及ぼされる。  
そのため、微細なパターンを精度良く形成する必要があり、光近接効果補正（ＯＰＣ：Ｏｐｔｉｃａｌ  Ｐｒｏｘｉｍｉｔｙ  Ｃｏｒｒｅｃｔ）処理技術及びその補正結果を検証するシミュレーション技術が必須となっている（例えば、特許文献１参照）。
【０００３】
ここで、検証シミュレーションとは、ＯＰＣ処理によって補正されたマスクパターンをウェハ上に転写する際に、転写されたパターンがどのような形状になるかを確認するためのものである。これによって、シミュレーションによるパターンが、所望のパターンと一致することを確認する。  
加えて、リソグラフィ工程に使用される露光装置の焦点位置や照射光の露光量等のプロセスに起因するばらつきを考慮した場合に、すべてのパターンが決められた寸法の範囲（以下、寸法スペックと呼ぶ）内に収まるか否かも確認される。
【０００４】
これまでの検証シミュレーションでは、パターンサイズやゲート・配線の違いなどに応じて寸法スペックが決められ、通常同一の寸法のゲート長には、同一の寸法スペックが適用される。しかし、設計レイアウトにおいて、寸法スペックはトランジスタの種類によらず、狭い設定範囲で使用されている。
【０００５】
一方、パターンの微細化に伴い、プロセスに起因するばらつきの余裕度は減少している。そのため、すべてのゲートパターンに共通の厳しい寸法スペックを補償することは困難な傾向にある。
【特許文献１】特開２００６−５３２４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の例は、パターンデータの補正処理及び検証処理を精度よく行うことができるとともに、マスクパターンの開発期間を短縮でき、さらには、半導体装置の製造歩留まりを向上できる技術を提案する。
【課題を解決するための手段】
【０００７】
本発明の例に関わるパターンデータ作成方法は、同一ゲート長を有する複数のＭＯＳトランジスタを含む回路の設計パターンデータに基づき、前記複数のＭＯＳトランジスタの種類を特定するステップと、前記複数のＭＯＳトランジスタのゲートパターンに対し、前記ＭＯＳトランジスタの種類毎にそれぞれ異なる寸法スペックを設定するステップと、前記ＭＯＳトランジスタを形成するためのマスクパターンデータを用いたシミュレーションにより予測した前記ＭＯＳトランジスタのゲートパターンが、前記寸法スペックを満たすように、前記マスクパターンデータの修正を行うステップとを備える。
【０００８】
本発明の例に関わる設計レイアウト作成方法は、同一ゲート長を有する複数のＭＯＳトランジスタを含む回路の設計パターンデータに基づき、前記複数のＭＯＳトランジスタの種類を特定するステップと、前記複数のＭＯＳトランジスタのゲートパターンに対し、前記ＭＯＳトランジスタの種類毎にそれぞれ異なる寸法スペックを設定するステップと、前記ＭＯＳトランジスタを形成するためのマスクパターンデータを用いたシミュレーションにより予測した前記ＭＯＳトランジスタのゲートパターンが、前記寸法スペックを満たすように、前記ＭＯＳトランジスタのゲートパターンの設計パターンデータを修正するステップとを備える。
【０００９】
本発明の例に関わるパターンデータ検証方法は、同一ゲート長を有する複数のＭＯＳトランジスタを含む回路の設計パターンデータに基づき、前記複数のＭＯＳトランジスタの種類を特定するステップと、前記複数のＭＯＳトランジスタのゲートパターンに対し、前記ＭＯＳトランジスタの種類毎にそれぞれ異なる寸法スペックを設定するステップと、
前記ＭＯＳトランジスタを形成するためのマスクパターンデータを用いたシミュレーションにより予測した前記ＭＯＳトランジスタのゲートパターンが、前記寸法スペックを満たしているか否かを検証するステップとを備える。
【発明の効果】
【００１０】
本発明の例によれば、パターンデータの補正処理及び検証処理を精度よく行うことができるとともに、マスクパターンの開発期間を短縮でき、さらには、半導体装置の製造歩留まりを向上できる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照しながら、本発明の例を実施するためいくつかの形態について詳細に説明する。
【００１２】
１．  概要  
本発明の実施形態のパターンデータ作成方法において、ＭＯＳトランジスタの種類によらず、同一のゲート寸法で設計されたＭＯＳトランジスタを形成するためのマスクパターンに対し、ＭＯＳトランジスタの種類毎にそれぞれ異なって設定された寸法範囲（以下、寸法スペックと呼ぶ）を満たすように、それぞれＯＰＣ処理が実行される。
【００１３】
それゆえ、従来では、種類の異なるＭＯＳトランジスタのゲートパターンに、同一の厳しい寸法スペックでＯＰＣ処理を施していたのに対し、本実施形態によれば、ＭＯＳトランジスタの種類毎にそれぞれ要求される動作特性を満たす範囲内で異なる寸法スペックを設定することで、ＭＯＳトランジスタの種類毎に寸法スペックに余裕度を確保して、パターンのＯＰＣ処理を実行できる。
【００１４】
又、本発明の実施形態においては、ＯＰＣ検証についても説明を行い、ＯＰＣ処理の適否が、同一のゲート寸法のＭＯＳトランジスタに対し、それらの種類毎にそれぞれ異なる寸法スペックによって、検証される。それによれば、補正の適否を、ＭＯＳトランジスタがそれぞれ種類毎に要求される動作を満たし、且つ、余裕度を確保した寸法スペックで検証することができる。
【００１５】
以上のように、本発明の実施形態によれば、各ＭＯＳトランジスタが要求される動作特性を満たす寸法スペック内で精度の良い補正処理・検証処理を行えるため、半導体集積回路全体の性能及び製造歩留まりを向上でき、それとともに、余裕度を確保した寸法スペックで補正処理・検証処理を行うことができるため、開発期間を短縮することができる。
【００１６】
さらに、本発明の実施形態においては、ＯＰＣ処理時のパターンの補正方法についても、説明する。
【００１７】
２．  実施形態  
（１）  第１の実施形態  
以下、図１乃至図４を参照して、本発明の例の第１の実施形態について、説明する。図１は、本発明の第１の実施形態のＯＰＣ処理の処理フローを示すフローチャートである。また、図２は、図１に示すＯＰＣ処理を行うための装置の基本構成を示している。  
図２に示す装置は、コンピュータ１、シミュレータ２及びデータベース３から構成される。コンピュータ１は制御部１Ａと演算部１Ｂを有している。制御部１Ａは、例えば、入力された設計データに対して、本実施形態を行うためのソフトウェアを有しており、演算部１Ｂに図１に示す処理を実行させる。シミュレータ２は、リソグラフィプロセスによるプロセスシミュレーションを実行する。また、データベース３内には、素子の種類毎の許容寸法範囲を示す複数の寸法スペックデータが格納される。
【００１８】
以下、図１に示すパターンデータ作成方法の処理フローについて説明する。尚、本発明の実施形態において、ＭＯＳトランジスタを補正の対象となる素子の例として説明する。  
はじめに、設計パターンデータが、コンピュータ１の演算部１Ｂに入力される（ＳＴ０）。設計データは、半導体集積回路の複数の製造工程にそれぞれ対応する複数の設計パターンから構成されている。即ち、半導体集積回路を構成するＭＯＳトランジスタのゲートパターンに対応する設計パターンやソース／ドレインのパターンに対応する設計パターン等に基づいて、最終的なマスクパターン及びそのマスクパターンに対応する半導体集積回路が形成される。そして、本実施形態においては、設計パターンデータ内において、半導体集積回路を構成するＭＯＳトランジスタのゲートパターンの寸法（ゲート長）は、ＭＯＳトランジスタの種類に関わらず、同一のサイズで設計されている。尚、これらの設計パターンデータは、ｘ−ｙ平面座標で示される。  
次に、入力された設計パターンデータに対して、アシストパターンの配置など、ＯＰＣ処理のための前処理が、コンピュータ１によって実行される（ＳＴ１）。これと同時に、入力された入力された設計パターンデータに基づいて、ＭＯＳトランジスタの種類が特定され、それらの座標がコンピュータ１に取得される（ＳＴ２）。図３を用いて、ＭＯＳトランジスタの種類を特定する方法について、説明する。本実施形態においては、しきい値電圧の異なるＭＯＳトランジスタを特定する場合について、説明する。
【００１９】
図３は、標準ＭＯＳトランジスタＲＴｒ及び低耐圧系ＭＯＳトランジスタＬＶＴｒを半導体基板上に配置したパターンデータ１０を示している。尚、本実施形態では、しきい値電圧が、しきい値電圧の高い高耐圧系ＭＯＳトランジスタとしきい値電圧の低い低耐圧系ＭＯＳトランジスタＬＶＴｒとの間にあるＭＯＳトランジスタのことを、標準ＭＯＳトランジスタと呼ぶ。
【００２０】
ＭＯＳトランジスタＲＴｒ，ＬＶＴｒは、ゲート電極１１，１５、ソース／ドレインとなる拡散層１２，１６を主な構成要素とし、さらにゲート電極１１，１５と拡散層１２，１６に接続されるコンタクト部Ｃを備えている。  
ここで、高速動作が要求される低耐圧系ＭＯＳトランジスタＬＶＴｒはしきい値電圧を下げるため、ウェハプロセスにおいて、そのチャネル領域１７内にイオン注入が実行される。その一方で、低耐圧系ＭＯＳトランジスタのチャネル領域に対するイオン注入の際には、標準ＭＯＳトランジスタＲＴｒのチャネル領域に対して、イオン注入は実行されない。また、高耐圧系ＭＯＳトランジスタも、標準ＭＯＳトランジスタと同様である。
【００２１】
そのため、しきい値調整のためのイオン注入工程に用いられるマスクパターンに対応する設計パターンは、低耐圧系ＭＯＳトランジスタのチャネル領域１７となる部分のみに開口部を有するパターンとなる。それゆえ、チャネル領域へのイオン注入工程に対応する設計パターンによって、低耐圧系ＭＯＳトランジスタを特定できる。これと同様に、高耐圧系ＭＯＳトランジスタ及び標準ＭＯＳトランジスタについても、設計パターンの開口部の有無によってその種類をそれぞれ特定できる。この特定結果に基づく、ＭＯＳトランジスタの位置がｘ−ｙ座標で示され、コンピュータ２に取得される。
【００２２】
尚、本実施形態においては、しきい値電圧の異なるＭＯＳトランジスタを特定するための方法として、チャネル領域へのイオン注入工程に用いられるマスクパターンに対応する設計パターンデータに基づく特定方法について述べたが、これに限定されない。例えば、低耐圧系ＭＯＳトランジスタや標準ＭＯＳトランジスタは、半導体基板内に形成されるウェル領域内に設けられるが、高耐圧系ＭＯＳトランジスタは、電圧転送能力を向上させるために、低耐圧系ＭＯＳトランジスタよりも低い不純物濃度のウェル領域内或いはウェルが形成されない領域内に配置される。そのため、低耐圧系ＭＯＳトランジスタと高耐圧系ＭＯＳトランジスタとでウェル形成工程が異なる。それゆえ、ウェル領域形成工程に用いられるマスクパターンに対応する設計パターンデータから、しきい値電圧の異なるＭＯＳトランジスタの種類を特定することもできる。
【００２３】
同様に、ＭＯＳトランジスタの種類毎にゲート絶縁膜の膜厚や材料、ゲート電極の膜厚や材料がそれぞれ異なれば、それらの形成工程もそれぞれ別々に実行されるので、それらのマスクパターンに対応する設計パターンデータによって、ＭＯＳトランジスタの種類を特定してもよい。
【００２４】
ＭＯＳトランジスタの種類が特定された後、ＭＯＳトランジスタの種類毎の寸法スペックデータがデータベース３内から読み出される。このデータがコンピュータ１に取得され、補正のための寸法スペックとして設定される（ＳＴ３）。この寸法スペックは、ＭＯＳトランジスタの種類毎にそれぞれ異なって設定され、本実施形態においては、ＭＯＳトランジスタのゲートパターンのゲート長の範囲に対応している。
【００２５】
ここで、図４を用いて、トランジスタの種類毎に設定される寸法スペックの一例について説明する。本実施形態においては、上述のように、しきい値電圧の異なるＭＯＳトランジスタに対して、異なる寸法スペックをそれぞれ設定する例について述べる。
【００２６】
図３は、しきい値電圧の異なる３種類のＭＯＳトランジスタにおいて、トランジスタのゲート長Ｌとリーク電流Ｉｌｅａｋの関係を示すグラフである。設計データ内の３種類のＭＯＳトランジスタのゲートパターンのゲート長（以下、設計ゲート長と呼ぶ）は同じ寸法で設計され、基準となる寸法スペックの範囲内（Ｌｍｉｎ＜Ｌ＜Ｌｍａｘ）で設定されている。以下では、この設計データでの寸法スペックを、設計寸法スペックと呼ぶ。また、この設計寸法スペックの範囲内で基準となる値Ｌｎｏｍｉｎａｌを公称ゲート長と呼ぶ。設計寸法スペックは、公称ゲート長を基準に下限（Ｌｍｉｎ）側と上限側（Ｌｍａｘ）側とで対称となるような設定範囲で設定されている。
【００２７】
図４において、特性線Ａは低耐圧系ＭＯＳトランジスタのＬ−Ｉｌｅａｋ特性を示し、特性線Ｂは標準ＭＯＳトランジスタのＬ−Ｉｌｅａｋ特性を示し、特性線Ｃは高耐圧系ＭＯＳトランジスタのＬ−Ｉｌｅａｋ特性を示している。
【００２８】
低耐圧系ＭＯＳトランジスタは、リーク電流については高耐圧及び標準ＭＯＳトランジスタと比較して考慮の必要性は低い。そのため、設計寸法スペック下限（Ｌｍｉｎ）よりも細いゲート長の領域４１を、許容範囲としてもよい。その一方で、低耐圧系ＭＯＳトランジスタは、高速動作が要求されるため、ゲート長が太くなると、駆動電流が低下し、回路全体の動作速度が低下してしまう。そのため、設計寸法スペック上限（Ｌｍａｘ）よりも太いゲート長の領域を含むことがないように、寸法スペック上限に関してはゲート長が厳しく管理される。
【００２９】
即ち、ＯＰＣ処理による補正処理は、低耐圧系ＭＯＳトランジスタのゲートパターンに対応するマスクパターンデータに対して実行され、ＯＰＣ処理時にそのマスクパターンに基づくシミュレーションによって予測されたゲートパターンの寸法に適用される寸法スペック（以下、補正寸法スペックと呼ぶ）はＬ１＜Ｌ＜Ｌｍａｘの範囲となる。よって、低耐圧系ＭＯＳトランジスタにおいて、そのゲート長の下限側の補正寸法スペックは設計寸法スペックの下限側よりも余裕度を確保できる。
【００３０】
以上のように、ＯＰＣ処理によるＭＯＳＯトランジスタのゲートパターンに対応するマスクパターンデータの際に、低耐圧系ＭＯＳトランジスタに要求される動作特性を補償できる寸法スペックの範囲内で、設計寸法スペックよりも広い範囲の寸法スペックを確保できる。
【００３１】
一方で、高耐圧系ＭＯＳトランジスタは、リーク電流を抑制する必要があるため、設計寸法スペックの下限（Ｌｍｉｎ）よりも狭いゲート長の領域を含むことが無いように、寸法スペックの下限側に対してはゲート長が厳しく管理される。しかし、ゲート長の上限に関し、ゲート長が設計寸法スペックの上限より太くなることには問題は少ない。そのため、高耐圧系ＭＯＳトランジスタにおいては、設計寸法スペックの上限よりも太いゲート長の領域Ａ２も、許容範囲として設定される。
【００３２】
この場合、高耐圧系トランジスタの補正寸法スペックは、Ｌｍｉｎ＜Ｌ＜Ｌ２の範囲となり、ゲートパターンに対応するパターンデータの補正の際に、設計寸法スペックよりも広い範囲の寸法スペックを確保できる。よって、高耐圧系及び標準ＭＯＳトランジスタにおいて、そのゲート長の上限側の補正寸法スペックは設計寸法スペックの上限側よりも余裕度を確保できる。
【００３３】
尚、標準ＭＯＳトランジスタにおいては、例えば、設計寸法スペックと同じ設定範囲の補正寸法スペックによって、データの修正が実行される。そのため、標準ＭＯＳトランジスタの補正寸法スペックは、補正寸法スペックと同じ、Ｌｍｉｎ＜Ｌ＜Ｌｍａｘの範囲でＯＰＣ処理される。尚、標準ＭＯＳトランジスタの補正寸法スペックは、高耐圧系ＭＯＳトランジスタの補正寸法スペックと同じでもよい。
【００３４】
このように、ＭＯＳトランジスタのゲートパターンが同一のサイズの場合、ＯＰＣ処理によるマスクパターンデータの修正の際に、高耐圧系及び標準ＭＯＳトランジスタに要求される動作特性を補償することができる範囲内で、設計寸法スペックよりも広い範囲の寸法スペックを確保できる。尚、上記の寸法スペックの一例としては、設計寸法スペックの下限値Ｌｍｉｎ＝３５ｎｍ、上限値Ｌｍａｘ＝４５ｎｍと設定された場合、補正寸法スペックは、例えば、低耐圧系ＭＯＳトランジスタにおいては、３０ｎｍ＜Ｌ＜４５ｎｍに設定される。また、標準ＭＯＳトランジスタにおいては３５ｎｍ＜Ｌ＜４５ｎｍ、高耐圧系ＭＯＳトランジスタにおいては３５ｎｍ＜Ｌ＜５５ｎｍに設定される。補正寸法スペックは、実験によってあらかじめ求め、データとしてデータベース３に記憶されてもよいし、コンピュータ２に随時入力してもよい。
【００３５】
続いて、近接効果に起因する断線や短絡などが生じる可能性がある箇所（以下、ＯＰＣ危険箇所と呼ぶ）を判定するためのエラーチェック処理（ＳＴ４）のため、例えば、リソグラフィシミュレーションを施して、マスクパターンデータによって形成されるＭＯＳトランジスタのゲートパターンが予測される。そして、ステップＳＴ２において種類が特定された各ＭＯＳトランジスタのゲートパターンに対応するマスクパターンに対して、シミュレーションによって予測されたＭＯＳトランジスタのゲートパターンが、ステップＳＴ３によって設定された補正寸法スペックを満たすように、コンピュータ２によるＯＰＣ処理が実行されて、マスクパターンデータが修正される（ＳＴ５）。
【００３６】
このＯＰＣ処理の際、低耐圧系ＭＯＳトランジスタのゲートパターンは、設計寸法スペックの公称ゲート長Ｌｎｏｍｉｎａｌを基準とすると、下限側の補正寸法スペックが上限側の補正寸法スペックよりも広い範囲で確保されている。そのため、低耐圧系ＭＯＳトランジスタのゲートパターンに対応するマスクパターンは下限側と上限側とで異なった公差によって補正される。
【００３７】
同様に、高耐圧系ＭＯＳトランジスタのゲートパターンでは、低耐圧系ＭＯＳトランジスタとは反対に上限側の補正寸法スペックが下限側の補正寸法スペックよりも広い範囲で確保されている。そのため、高耐圧系ＭＯＳトランジスタのゲートパターンに対応するマスクパターンは下限側と上限側とで異なった公差によって補正される。尚、このステップで、所定の寸法スペックの範囲内に収まるように補正処理を施すことによって、１つのゲートパターンに対応するマスクパターンに対し、要求を満たすまで繰り返し補正処理を行わなければならないことを低減できる。
【００３８】
その後、ＯＰＣ処理されたマスクパターンデータが、修正パターンデータとして出力される（ＳＴ６）。そして、修正パターンデータに対して、タイミング検証などの検証処理が実行された後、そのデータに基づいて、マスクが製造される。
【００３９】
以上のように、本実施形態のパターンデータのＯＰＣ処理においては、補正のために適用されるＭＯＳトランジスタのゲートパターンの寸法スペックが、ＭＯＳトランジスタのしきい値電圧毎にそれぞれ異なるように設定される。そして、この寸法スペックの範囲内に収まるように、ＭＯＳトランジスタのゲートパターンに対応するマスクパターンデータがＯＰＣ処理されて、パターンデータが作成される。
【００４０】
それゆえ、本発明の第１の実施形態によれば、同一の設計寸法のＭＯＳトランジスタのゲートパターンにおいて、設計レイアウト内の動作特性の異なるＭＯＳトランジスタに対して同一の厳しい寸法スペックを用いずとも、それぞれのトランジスタに要求される動作特性を満たす範囲内で余裕度を確保した補正寸法スペックを用いて、ゲートパターンに対応するマスクパターンを補正することができ、精度のよいパターンデータのＯＰＣ処理を実行できる。  
また、ＭＯＳトランジスタのゲートパターンに対応するマスクパターンを精度良く補正できることにより、半導体集積回路全体としての性能及び製造歩留まりの向上を図れ、それとともに、半導体集積回路の開発期間を短縮することもできる。
【００４１】
（２）  第２の実施形態  
第１の実施形態においては、しきい値電圧の異なるＭＯＳトランジスタのゲートパターンに対応するマスクパターンデータに対してＯＰＣ処理を実行する例について、説明した。しかし、それぞれ異なる寸法スペックによるマスクパターンデータのＯＰＣ処理は、しきい値電圧の異なるＭＯＳトランジスタに対してのみに行うことに限定されない。例えば、Ｐチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタのように、導電型の異なるＭＯＳトランジスタの種類を特定し、それぞれ異なる寸法スペックで、それらのパターンデータのＯＰＣ処理を実行しても良い。
【００４２】
Ｐチャネル型及びＮチャネル型ＭＯＳトランジスタの特定方法については、例えば、以下のように行われる。
【００４３】
図５に示すように、ＰチャネルＭＯＳトランジスタＰＴｒはｐ型の拡散層をソース／ドレイン２２とし、ＮチャネルＭＯＳトランジスタＮＴｒはｎ型の拡散層をソース／ドレイン２６とする。  
つまり、ソース／ドレイン形成工程において、ＰチャネルＭＯＳトランジスタのソース／ドレイン２２を形成する際には、Ｎチャネル型ＭＯＳトランジスタが形成される領域は、レジストマスクで覆われている。一方、ＮチャネルＭＯＳトランジスタのソース／ドレイン２６を形成する際には、ＰチャネルＭＯＳトランジスタが形成される領域は、レジストマスクで覆われている。それゆえ、それぞれのソース／ドレイン形成工程に使用されるマスクパターンデータから、ＭＯＳトランジスタの種類が特定できる。
【００４４】
また、ＰチャネルＭＯＳトランジスタＰＴｒは、半導体基板内に設けられるＮウェル領域３０内に設けられ、ＮチャネルＭＯＳトランジスタＮＴｒは、半導体基板内に設けられるＰウェル領域３１内に設けられる。それぞれのトランジスタが設けられるＰウェル領域３０及びＮウェル領域３１の形成工程において、Ｐウェル領域３０を形成する際には、Ｎウェル領域が形成される領域はレジストマスクで覆われ、それとは反対に、Ｎウェル領域３１を形成する際には、Ｐウェル領域が形成される領域はレジストマスクで覆われる。それゆえ、ウェル領域形成工程に使用されるマスクパターンデータによっても、ＭＯＳトランジスタの種類を特定できる。
【００４５】
また、ポリシリコン膜をゲート電極材に用いた場合には、ＭＯＳトランジスタの微細化に伴って、ゲートの空乏化が発生する。これを防ぐために、ＭＯＳトランジスタのゲート電極にシリサイドゲート電極やメタルゲート電極を採用した場合、Ｐチャネル型とＮチャネル型とで、異なる材料が用いる必要がある。例えば、メタルゲート電極で０．１〜０．２Ｖのしきい値電圧を設定する場合、ＮチャネルＭＯＳトランジスタには仕事関数が４．３ｅＶ以下、ＰチャネルＭＯＳトランジスタには仕事関数が４．９ｅＶ以上の電極材料がそれぞれ用いられ、同一チップ内に２種類の仕事関数のゲート電極材が用いられる、いわゆる、デュアルメタルゲート電極となる。この場合、ＰチャネルＭＯＳトランジスタのゲート電極とＮチャネルＭＯＳトランジスタのゲート電極は、それぞれ異なる工程で形成される。それゆえ、ゲート電極形成工程のマスクパターンデータによっても、ＭＯＳトランジスタの種類を特定できる。
【００４６】
尚、ＯＰＣ処理のための寸法スペックは、Ｐチャネル型及びＮチャネル型毎にそれぞれが要求される動作特性に基づいて、異なって設定される。
【００４７】
以上のように、導電型の異なるＭＯＳトランジスタの種類を特定し、第１の実施形態と同様に図１に示すフローに基づいて、導電型毎に異なる寸法スペックで、ＯＰＣ処理による補正処理が実行され、補正パターンデータが生成される。
【００４８】
したがって、本発明の第２の実施形態によれば、設計レイアウト内の動作特性の異なるＭＯＳトランジスタに対して、同一の厳しい寸法スペックを用いずとも、それぞれのトランジスタに要求される動作特性を満たす範囲内で余裕度を確保した寸法スペックを用いて、精度のよいパターンデータの補正処理を実行できる。  
また、ＭＯＳトランジスタのゲートパターンに対応するマスクパターンデータを精度良く補正できることにより、半導体集積回路全体としての性能及び製造歩留まりの向上を図れ、それとともに、開発期間を短縮することもできる。
【００４９】
（３）  第３の実施形態  
本発明の第１の実施形態においては、ＭＯＳトランジスタの種類毎にそれぞれ異なった寸法スペックの範囲内に収まるように、マスクパターンデータに修正を施すパターンデータ作成方法について述べた。しかし、それに限定されず、同一のゲート寸法のＭＯＳトランジスタに対して、ＭＯＳトランジスタの種類毎に、それぞれ異なる寸法スペックを適用することによって、設計パターンデータに補正を施して、設計レイアウトを作成してもよい。
【００５０】
例えば、第１の実施形態の図１に示すステップＳＴ１〜ＳＴ４と同様に、ＭＯＳトランジスタの種類を特定し、それらの補正寸法スペックを取得・設定する。そして、マスクパターンデータに基づくシミュレーションによって予測されたゲートパターンが、補正寸法スペックを満たすように、ＭＯＳトランジスタの種類毎に、ゲートパターンの設計パターンが修正される。
【００５１】
以上のように、本発明の第３の実施形態の設計レイアウト作成方法においても、第１の実施形態と同様の効果が得られる。
【００５２】
（４）  第４の実施形態  
第１及び第３の実施形態においては、ＭＯＳトランジスタの種類毎にそれぞれ異なった寸法スペックの範囲内に収まるように、補正処理を行って、マスクパターンデータ又は設計レイアウトデータを作成する例について述べた。しかし、それに限定されず、ＭＯＳトランジスタの種類毎にそれぞれ異なった寸法スペックを用いて、ゲートパターンの補正の適否を、検証することも可能である。
【００５３】
以下、図６を用いて、本発明の第３の実施形態におけるパターンデータ検証方法について説明する。  
はじめに、第１の実施形態と同様に、設計パターンデータが、コンピュータ２に入力され（ＳＴ１０）、前処理における、マスクパターンデータに対するアシストパターンの形成などが、コンピュータ２によって実行される（ＳＴ１１）。尚、設計パターンデータ内の本実施形態のＭＯＳトランジスタのゲートパターンの寸法は、第１の実施形態と同様に、ＭＯＳトランジスタの種類によらず、同一の寸法で設計されている。そして、前処理が施された各マスクパターンデータに対して、ＯＰＣ危険箇所のエラーチェックが実行された（ＳＴ１２）後、ＯＰＣ危険箇所が発生するマスクパターンデータに対して、ＯＰＣ処理が実行され、図７に示す補正パターンデータが生成される（ＳＴ１３）。
【００５４】
これと同時に、第１及び第２の実施形態に示した方法によって、入力されたマスクパターンデータに基づき、ＭＯＳトランジスタの種類が特定され、その位置がコンピュータ２によって認識される（ＳＴ１４）。そして、データベース３内から検証寸法スペックがコンピュータ２に取得される（ＳＴ１５）。尚、本実施形態では、検証寸法スペックは、例えば、第１の実施形態で示した補正寸法スペックと同一の設定範囲で設定される。  
そして、補正されたパターンの検証のために、ＯＰＣ処理されたマスクパターンデータに基づくリソグラフィシミュレーションが、シミュレータ２によって行われる（ＳＴ１６）。この検証工程において、シミュレーション結果、ＭＯＳトランジスタの特定された種類及び検証寸法スペックを対応させて、ＯＰＣ処理によるＭＯＳトランジスタのゲートパターンに対応するマスクパターンデータの補正の適否が判定される（ＳＴ１７）。以下、この検証工程のことをＯＰＣ検証工程と呼ぶ。
【００５５】
図７には、シミュレーションによって予測されたシミュレーションパターンＳＰ１，ＳＰ２が示され、これらは標準ＭＯＳトランジスタ及び低耐圧系ＭＯＳトランジスタのゲートパターンに対応するマスクパターンに基づいたリソグラフィシミュレーション像を示している。このシミュレーションパターンＳＰ１，ＳＰ２からシミュレーションゲート長ＳＬ１，ＳＬ２が求められる。本実施形態においては、補正パターンデータに対して求められたシミュレーションゲート長ＳＬ１，ＳＬ２が、検証寸法スペックを満たしているか否か検証される。
【００５６】
即ち、シミュレーションパターンのゲート長ＳＬ１が、標準ＭＯＳトランジスタの検証寸法スペック（Ｌ１＜Ｌ＜Ｌｍａｘ）を満たしているか否か判定される。同様に、シミュレーションパターンのゲート長ＳＬ２が低耐圧系ＭＯＳトランジスタの検証寸法スペック（Ｌｍｉｎ＜Ｌ＜Ｌ２）を満たしているか否か判定される。このように、ＭＯＳトランジスタの種類毎に異なる寸法スペックで補正の検証を行うことで、ＭＯＳトランジスタの種類毎に要求される動作特性を満たす範囲内で余裕度を確保することができ、従来のように同一の厳しい寸法スペックで検証しなくともよくなる。
【００５７】
すべてのパターンデータの補正処理に対するシミュレーション結果が検証寸法スペックを満たしている場合には、そのパターンデータが最終的な修正パターンデータとして出力され（ＳＴ１８）、それに基づいてマスクが作製される（ＳＴ１９）。一方、補正パターンデータＣＰ１，ＣＰ２が寸法スペックを満たしていない場合には、そのパターンデータが寸法スペックを満たすまで、例えば、制御部１Ａ内に格納されたソフトウェアによって、前処理（ＳＴ１１）又はＯＰＣ処理（ＳＴ１２）が繰り返し実行される。
【００５８】
以上のように、本発明の第３の実施形態においては、ＭＯＳトランジスタのしきい値電圧毎にゲートパターンの寸法スペックがそれぞれ異なって設定され、この寸法スペックの範囲内で、ＭＯＳトランジスタのゲートパターンデータが補正されているか否か検証する。
【００５９】
それゆえ、本発明の第３の実施形態によれば、設計レイアウト内の動作特性の異なるＭＯＳトランジスタに対して同一の厳しい寸法スペックを用いずとも、それぞれのトランジスタに要求される動作特性を満たす範囲内で余裕度を確保した寸法スペックを用いて、精度のよいパターンデータの補正処理及び検証処理を実行できる。  
また、ＭＯＳトランジスタのゲートパターンデータを精度良く補正できることにより、半導体集積回路全体としての性能及び製造歩留まりの向上を図れ、それとともに、開発期間を短縮することもできる。
【００６０】
尚、本実施形態においては、しきい値電圧の異なるＭＯＳトランジスタを特定し、それらのゲートパターンのＯＰＣ検証を行う例について述べたが、それに限らず、第２の実施形態のように導電型の異なるＭＯＳトランジスタを特定し、ゲートパターンのＯＰＣ検証を行うことも可能である。
【００６１】
（５）  第４の実施形態  
本発明の第４の実施形態は、特に、パターンデータのＯＰＣ処理について説明する。  
例えば、第１及び第２の実施形態と同様に、複数のマスクパターンデータが、図２に示すコンピュータ１に入力される。そして、マスクパターンデータにＯＰＣ危険箇所を判定するためのエラーチェックが実行される。そして、ＯＰＣ危険箇所に対して、ＯＰＣ処理が実行される。
【００６２】
一般に、パターンデータのＯＰＣ処理は、ゲートパターンに対応するマスクパターンの寸法を直接変化させて、パターンデータのＯＰＣ処理を行っている。ここで、近接効果は、露光時に隣接するパターン同士が互いに影響を及ぼしあうことに起因することが知られている。それゆえ、補正の対象となるパターンを直接変化せずとも、隣接するパターンの形状を変化させることで、補正対象のパターンの形状を間接的に変化させることも可能である。
【００６３】
例えば、図８に示すように、ＭＯＳトランジスタのゲートパターンに対応するマスクパターンを含むマスクパターンデータ内には、図１及び図６の前処理（ＳＴ１，ＳＴ１１）によって配置されるアシストパターンＡＰが、隣接して配置される。この場合、アシストパターンＡＰのパターンの形状・サイズを変更することで、ゲートパターンに対応するマスクパターンデータを調整して、パターンデータを補正することもできる。
【００６４】
即ち、本実施形態によれば、ゲートパターンに対応するマスクパターンのサイズを直接補正するだけでなく、アシストパターンのパターンデータを変化させることで、マスクパターンデータの調整を行い、ＭＯＳトランジスタが要求される特性を得られるような修正データを生成することができる。
【００６５】
尚、本実施形態で述べたＯＰＣ処理は、第１の実施形態におけるＭＯＳトランジスタの種類毎にそれぞれ異なって設定された寸法スペックで処理を行う際に実行してもよいし、第２の実施形態におけるＯＰＣ検証処理の前に実行されるＯＰＣ処理で実行してもよい。
【００６６】
（５）  適用例  
本発明の実施形態のパターンデータ作成方法は、フォトマスクの製造方法に適用することが可能である。即ち、マスクパターンデータが含むゲートパターンに対応するマスクパターンに対して、本発明の実施形態に示すＯＰＣ処理及びＯＰＣ検証処理を行って、最終的なパターンデータを作成する。このマスクパターンデータに基づいて、電子ビーム露光によって、ブランクス基板上にパターンを描画する。それによって、フォトマスクが製造される。  
それゆえ、ＭＯＳトランジスタに要求される動作特性を満たし、且つ、パターン寸法の精度が良いパターンデータに基づいてフォトマスクを作製することができる。
【００６７】
また、本発明の実施形態のパターンデータ作成方法は、半導体集積回路の製造方法に適用することも可能である。即ち、本発明の実施形態に示すＯＰＣ処理及びＯＰＣ検証処理によって作成された最終的なパターンデータに基づいて、フォトマスクを作製する。そのフォトマスクのパターンを、レジストが塗布された半導体基板上に露光装置によって転写する。そして、転写されたパターンに基づいて、半導体基板上に形成された導電層及び絶縁層をエッチングし、ＭＯＳトランジスタなどの素子を形成する。それによって、半導体集積回路が製造される。  
それゆえ、ＭＯＳトランジスタに要求される動作特性を満たし、且つ、パターン寸法の精度が良いマスクパターンデータに基づいて半導体集積回路を作製することができる。
【００６８】
したがって、本発明の実施形態の適用例によって、半導体集積回路全体としての性能及び製造歩留まりの向上を図ることができる。
【００６９】
３．  その他  
本発明の例によれば、パターンデータの補正処理及び検証処理を精度よく行うことができ、さらに、寸法スペックの厳しい補正・検証を避けることで、半導体集積回路全体の性能、その製造歩留まりの向上及びマスクパターンの開発期間を短縮できる。
【００７０】
本発明の例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【００７１】
【図１】第１の実施形態のパターンデータ作成方法を示すフローチャート。
【図２】第１の実施形態を実施するための装置の基本構成を示すブロック図。
【図３】第１の実施形態のパターンデータの一例を示す図。
【図４】トランジスタの寸法スペックの説明するための図。
【図５】第２の実施形態のパターンデータの一例を示す図。
【図６】第３の実施形態のパターンデータ作成方法を示すフローチャート。
【図７】トランジスタのシミュレーションパターンデータの一例を示す図。
【図８】第４の実施形態のパターンデータの一例を示す図。
【符号の説明】
【００７２】
１：コンピュータ、１Ａ：制御部、１Ｂ：演算部、２：シミュレータ、３：データベース、１０：パターンデータ、１１，１５：ゲートパターン、１２，１６：ソース／ドレインパターン、１７：チャネルパターン（イオン注入パターン）、Ｃ：コンタクトパターン、ＲＴｒ：標準ＭＯＳトランジスタ、ＬＶＴｒ：低耐圧系ＭＯＳトランジスタ、ＰＴｒ：ＰチャネルＭＯＳトランジスタ、ＮＴｒ：ＮチャネルＭＯＳトランジスタ、ＳＰ１，ＳＰ２：シミュレーションパターン、ＡＰ：アシストパターン。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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