(57)【要約】【課題】電流駆動能力が高いＭＯＳＦＥＴを備えた半導体装置を提供する。【解決手段】半導体装置１において、シリコン基板２の表面にＮＭＯＳ３を形成し、ＮＭＯＳ３のチャネル領域７の直上域に、内部に圧縮応力を有する圧縮応力膜８を設け、シリコン基板２上における少なくともチャネル領域７の直上域の周囲に、内部に引張応力を有する引張応力膜９を設ける。【選択図】図１
2009099724.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表面に形成されたＮ型ＭＯＳＦＥＴと、
前記半導体基板上における少なくとも前記Ｎ型ＭＯＳＦＥＴのチャネル領域の直上域の周囲に設けられ、内部に引張応力を有する引張応力膜と、
前記チャネル領域の直上域に設けられ、内部に圧縮応力を有する圧縮応力膜と、
を備えたことを特徴とする半導体装置。
【請求項２】
前記Ｎ型ＭＯＳＦＥＴのゲート電極はシリコンからなり、
前記圧縮応力膜は、前記ゲート電極上にエピタキシャル成長によって形成され、格子定数がシリコンの格子定数よりも大きいシリコン化合物からなることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記圧縮応力膜は、前記ゲート電極上に形成され、格子定数がシリコンの格子定数よりも大きいシリコン窒化物からなり、
前記圧縮応力膜を貫通して前記ゲート電極に接続されたコンタクトをさらに備えたことを特徴とする請求項１記載の半導体装置。
【請求項４】
半導体基板と、
前記半導体基板の表面に形成されたＰ型ＭＯＳＦＥＴと、
前記半導体基板上における少なくとも前記Ｐ型ＭＯＳＦＥＴのチャネル領域の直上域の周囲に設けられ、内部に圧縮応力を有する圧縮応力膜と、
前記チャネル領域の直上域に設けられ、内部に引張応力を有する引張応力膜と、
を備えたことを特徴とする半導体装置。
【請求項５】
前記ゲート電極の厚さは５０ナノメートル以下であることを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor：金属酸化物半導体電界効果トランジスタ）を備えた半導体装置に関する。
【背景技術】
【０００２】
従来より、半導体装置に形成されたＮ型のＭＯＳＦＥＴ（ＮＭＯＳ）の電流駆動能力を高めるために、このＮＭＯＳを内部に引張応力を有する引張応力膜で覆う技術が提案されている。また、Ｐ型のＭＯＳＦＥＴ（ＰＭＯＳ）の電流駆動能力を高めるために、このＰＭＯＳを内部に圧縮応力を有する圧縮応力膜で覆う技術が提案されている（例えば、特許文献１参照。）。ＮＭＯＳを引張応力膜で覆うことにより、ＮＭＯＳのチャネル領域に引張歪みを付加して電子の移動度を向上させることができる。また、ＰＭＯＳを圧縮応力膜で覆うことにより、ＰＭＯＳのチャネル領域に圧縮歪みを付加して正孔の移動度を向上させることができる。しかしながら、近年、ＭＯＳＦＥＴの電流駆動能力をより一層向上させることが要望されている。
【０００３】
【特許文献１】特開２００３−６００７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、電流駆動能力が高いＭＯＳＦＥＴを備えた半導体装置を提供することである。
【課題を解決するための手段】
【０００５】
本発明の一態様によれば、半導体基板と、前記半導体基板の表面に形成されたＮ型ＭＯＳＦＥＴと、前記半導体基板上における少なくとも前記Ｎ型ＭＯＳＦＥＴのチャネル領域の直上域の周囲に設けられ、内部に引張応力を有する引張応力膜と、前記チャネル領域の直上域に設けられ、内部に圧縮応力を有する圧縮応力膜と、を備えたことを特徴とする半導体装置が提供される。
【０００６】
本発明の他の一態様によれば、半導体基板と、前記半導体基板の表面に形成されたＰ型ＭＯＳＦＥＴと、前記半導体基板上における少なくとも前記Ｐ型ＭＯＳＦＥＴのチャネル領域の直上域の周囲に設けられ、内部に圧縮応力を有する圧縮応力膜と、前記チャネル領域の直上域に設けられ、内部に引張応力を有する引張応力膜と、を備えたことを特徴とする半導体装置が提供される。
【発明の効果】
【０００７】
本発明によれば、電流駆動能力が高いＭＯＳＦＥＴを備えた半導体装置を得ることができる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の実施形態について、図面を参照しながら説明する。  
先ず、本発明の第１の実施形態について説明する。  
図１は、本実施形態に係る半導体装置を例示する断面図である。  
図１に示すように、本実施形態に係る半導体装置１においては、単結晶のシリコン（Ｓｉ）からなるシリコン基板２が設けられており、このシリコン基板２の表面にはＮ型ＭＯＳＦＥＴ（ＮＭＯＳ）３が形成されている。
【０００９】
すなわち、シリコン基板２のうち、少なくとも上層部の一部はＰ型となっており、このＰ型領域の表面にはゲート酸化膜（図示せず）が形成されており、このゲート酸化膜上には、例えば導電性のポリシリコンからなるゲート電極４が設けられている。ゲート電極４の形状は、図１の紙面に対して垂直な方向に延びるストライプ状である。また、ゲート電極４の厚さは、例えば５０ナノメートル（ｎｍ）以下である。
【００１０】
ゲート電極４の両側方には、シリコン酸化物（ＳｉＯ２）又はシリコン窒化物（ＳｉＮ）などの絶縁物からなる側壁５が設けられている。また、シリコン基板２の上層部におけるゲート電極４の直下域を挟む領域には、Ｎ型のソース・ドレイン領域６が形成されている。これにより、シリコン基板２におけるゲート電極４の直下域、すなわち、ソース・ドレイン領域６間の領域は、Ｐ型のチャネル領域７となっている。チャネル領域７、ソース・ドレイン領域６、ゲート酸化膜（図示せず）、ゲート電極４及び側壁５により、ＮＭＯＳ３が形成されている。
【００１１】
そして、ゲート電極４の直上域であって側壁５の間には、圧縮応力膜８が埋め込まれている。すなわち、圧縮応力膜８はチャネル領域７の直上域に設けられている。圧縮応力膜８は、それ自体は膨張しようとしているが周囲によって拘束されており、周囲を押圧し、その反力によって内部に圧縮応力が発生している膜である。圧縮応力膜８は、例えば、格子定数がシリコンの格子定数よりも大きい材料によって形成されている。
【００１２】
後述するように、圧縮応力膜８は、例えば、ゲート電極４上にエピタキシャル成長によって形成されたシリコン化合物（Ｓｉ−Ｘ）によって形成されており、例えば、プラズマＣＶＤ法（Chemical Vapor Deposition法：化学気相成長法）によって堆積されたシリコンゲルマニウム（ＳｉＧｅ）によって形成されている。又は、圧縮応力膜８は、例えば、シリコン窒化物（ＳｉＮ）によって形成されている。このＳｉＮは、例えばプラズマＣＶＤ法によって堆積されており、水素含有量が所定の閾値よりも多くされることにより、格子定数がシリコンの格子定数よりも大きくなっており、圧縮応力が生じている。
【００１３】
また、ＮＭＯＳ３を覆うように、引張応力膜９が設けられている。引張応力膜９は、シリコン基板２上におけるゲート電極４が配置されていない領域にも設けられており、従って、チャネル領域７の直上域の周囲にも設けられている。引張応力膜９は、それ自体は収縮しようとしているが周囲によって拘束されており、周囲を引張り、その反力によって内部に引張応力が発生している膜である。引張応力膜９は、例えば、格子定数がシリコンの格子定数よりも小さい材料によって形成されている。
【００１４】
後述するように、引張応力膜９は、例えば、プラズマＣＶＤ法によって堆積されたシリコン窒化物（ＳｉＮ）によって形成されている。このＳｉＮは、水素含有量が所定の閾値よりも少なくされることにより、格子定数がシリコンの格子定数よりも小さくなっており、引張応力が生じている。
【００１５】
次に、本実施形態に係る半導体装置１の動作について説明する。  
図２（ａ）乃至（ｄ）は、本実施形態の動作の原理を説明する模式図である。なお、図２（ａ）乃至（ｄ）においては、便宜上、説明に必要な構成要素以外は図示を省略されている。  
また、図３は、本実施形態に係る半導体装置の各部に印加される力の方向を示す模式的断面図である。
【００１６】
図２（ａ）に示すように、シリコン基板２上に引張応力膜９を形成すると、引張応力膜９自体は収縮しようとするが、シリコン基板２によって拘束されるため、内部に引張応力が発生する。このとき、シリコン基板２の剛性が低ければ、シリコン基板２は、引張応力膜９が形成されている側の面が凹状になるように湾曲し、引張応力膜９内の引張応力は緩和される。
【００１７】
しかし、図２（ｂ）に示すように、シリコン基板２の剛性が十分に高ければ、シリコン基板２はあまり湾曲しない。この場合、引張応力膜９内の引張応力はあまり緩和されず、強い引張応力が残留する。このとき、引張応力膜９中の任意の点Ｔには、両側に引っ張られるような力が作用する。すなわち、仮に点Ａの位置に膜面に垂直に切込を入れれば、この切込は自然に広がろうとする。
【００１８】
従って、図２（ｃ）に示すように、シリコン基板２と引張応力膜９との間にゲート電極４を設ければ、このゲート電極４には、両側に引っ張られるような力が作用する。また、シリコン基板２にも、ゲート電極４から離隔する方向に力が印加される。この結果、シリコン基板２におけるゲート電極４の直下域には、両側に広がるような力が印加される。更に、引張応力膜９自体は収縮しようとするため、ゲート電極４はシリコン基板２に向けて押し付けられる。これに伴い、シリコン基板２からゲート電極４に向かう反力が発生する。
【００１９】
一方、図２（ｄ）に示すように、シリコン基板２上にゲート電極４を設け、その上に圧縮応力膜８を形成すると、圧縮応力膜８自体は膨張しようとするため、ゲート電極４に対して、ゲート電極４を押し広げるような力を印加する。この力がゲート電極４を介してシリコン基板２に伝達され、シリコン基板２におけるゲート電極４の直下域には、この直下域を押し広げるような力が印加される。
【００２０】
従って、図３に示すように、本実施形態に係る半導体装置１においては、引張応力膜９がシリコン基板２におけるゲート電極４の直下域（チャネル領域７）を挟む領域（ソース・ドレイン領域６）に対して、相互に離隔する方向に力を印加し、これにより、チャネル領域７を、両側のソース・ドレイン領域６側に向けて引っ張る。なお、引張応力膜９はゲート電極４の直上域にも設けられているが、ゲート電極４の幅はゲート電極４間の距離と比較して十分に小さいため、引張応力膜９のうち、ゲート電極４の直上域に配置された部分の影響は、無視することができる。また、圧縮応力膜８がゲート電極４に対してゲート電極４が両側方に広がるような力を印加し、この力がゲート電極４を介してシリコン基板２に伝達され、これにより、チャネル領域７を両側のソース・ドレイン領域６に向けて押し広げる。そして、上述の引張応力膜９によりチャネル領域７に印加される力と、圧縮応力膜８によりチャネル領域７に印加される力とは、方向が相互に一致するため、これらの力は重畳される。これにより、チャネル領域７は、ソース・ドレイン領域６の配列方向、すなわち、電流が流れる方向に沿って大きく歪み、この方向における格子定数が増加する。この結果、チャネル領域７における電子の移動度が向上し、ＮＭＯＳ３の電流駆動能力が増大する。
【００２１】
次に、本実施形態の効果について説明する。  
上述の如く、本実施形態においては、ＮＭＯＳ３に対して引張応力膜９の作用及び圧縮応力膜８の作用を重畳させることにより、従来の引張応力膜のみを設けたＮＭＯＳと比較して、電流駆動能力が高いＮＭＯＳを得ることができる。
【００２２】
特に、本実施形態においては、圧縮応力膜１８をシリコン窒化物（ＳｉＮ）又はエピタキシャル成長させたシリコン化合物（Ｓｉ−Ｘ）によって形成し、引張応力膜１９をシリコン窒化物（ＳｉＮ）によって形成することにより、大きな圧縮応力及び引張応力を得ることができる。例えば、圧縮応力を−２ＧＰａ（ギガパスカル）、引張応力を＋１．７ＧＰａとすることができる。これにより、本実施形態のＮＭＯＳにおいては、従来の引張応力膜のみを設けたＮＭＯＳと比較して、オン電流を例えば数％以上増加させることができる。
【００２３】
これに対して、例えば、ゲート電極上にシリコン膜を形成した後、このシリコン膜を熱酸化させて膨張させることにより、圧縮応力を得る方法も考えられる。しかしながら、この方法では、シリコン膜を熱酸化させるために高温・長時間の熱処理が必要となるため、製造コストが増大してしまい、また、拡散層に導入した不純物が許容範囲を超えて拡散してしまうことがある。また、このようにして形成した膜の圧縮応力は−０．３ＧＰａ程度と小さい。更に、このような方法で形成した圧縮応力膜は、膜質の制御が困難である。このため、圧縮応力膜１８は、シリコン窒化物（ＳｉＮ）又はエピタキシャル成長させたシリコン化合物（Ｓｉ−Ｘ）によって形成することが好ましい。
【００２４】
更に、本実施形態においては、ゲート電極４の厚さを５０ナノメートル以下としているため、圧縮応力膜８の圧縮応力をチャネル領域７に伝達する効率が高く、上述のＮＭＯＳの電流駆動能力を向上させる効果が大きい。
【００２５】
次に、本実施形態の効果を示す実施例について説明する。  
図４は、横軸にゲート電極の厚さをとり、縦軸にオン電流の増加率をとって、ゲート電極の厚さがＮＭＯＳのオン電流に及ぼす影響を例示するグラフ図である。  
本実施例においては、前述の第１の実施形態におけるＮＭＯＳ３（図１参照）を想定してシミュレーションを行い、オン電流の値を求めた。このとき、ゲート電極及び圧縮応力膜の合計の厚さを１５０ナノメートルとし、ゲート電極の厚さと圧縮応力膜の厚さとの比率を異ならせて、複数回のシミュレーションを行った。ゲート電極の厚さは、１０乃至９０ナノメートルの範囲で５水準に変化させ、従って、圧縮応力膜の厚さは６０乃至１４０ナノメートルの範囲で変化させた。また、圧縮応力膜として、応力が−３ＧＰａであるＳｉＧｅ膜を想定した。そして、得られたオン電流の値を、比較値、すなわち、ゲート電極上に圧縮応力膜が設けられていない比較例のＮＭＯＳを想定して求めたオン電流の値と比較した。図４の縦軸に示す「オン電流の増加率」は、シミュレーション結果の比較値に対する増加率である。このオン電流の増加率は、ゲート電極上に圧縮応力膜が設けられていないＮＭＯＳのチャネル領域の応力値を基準とし、ｘｙｚ方向の応力の差分からピエゾ抵抗係数を用いて算出した。
【００２６】
図４に示すように、本シミュレーションにおいては、ゲート電極の厚さが薄いほど、すなわち、圧縮応力膜とゲート電極との界面と、ゲート電極とゲート酸化膜との界面との間の距離が短いほど、ＮＭＯＳのオン電流は大きくなった。これは、ゲート電極の厚さが薄いほど、圧縮応力膜からチャネル領域に力が伝わりやすく、チャネル領域の格子定数を変化させて電子の移動度を向上させる効果が大きいためと考えられる。そして、本シミュレーションにおいては、ゲート電極の厚さが５０ナノメートル（ｎｍ）以下であれば、オン電流が増加する効果が明確に認められた。従って、ゲート電極の厚さは５０ナノメートル以下であることが好ましい。なお、圧縮応力膜の厚さ及び応力の大きさなどの条件を調整すれば、ゲート電極の厚さが５０ナノメートル以上であっても、オン電流を増加させる効果が得られる。
【００２７】
以下、上述の第１の実施形態を具現化する具体例について説明する。  
先ず、第１の具体例について説明する。  
図５（ａ）は、本具体例に係る半導体装置を例示する平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図である。  
本具体例は、導電性の圧縮応力膜を形成する例である。
【００２８】
図５（ａ）及び（ｂ）に示すように、本具体例に係る半導体装置１１の基本的構造は、前述の第１の実施形態に係る半導体装置１（図１参照）と同様である。すなわち、単結晶シリコンからなるシリコン基板１２が設けられており、このシリコン基板１２における少なくとも上層部の一部は、導電型がＰ型の領域となっており、このＰ型領域の表面にはゲート酸化膜（図示せず）が形成されている。また、ゲート酸化膜上には、導電性のポリシリコンからなり、ストライプ形状のゲート電極１４が設けられており、ゲート電極１４の両側面上には、例えばシリコン酸化物からなる側壁１５が形成されている。
【００２９】
一方、シリコン基板１２の上層部におけるゲート電極１４の直下域を挟む領域には、Ｎ型のソース・ドレイン領域１６が形成されており、その間の領域、すなわち、ゲート電極４の直下域は、Ｐ型のチャネル領域１７となっている。チャネル領域１７、ソース・ドレイン領域１６、ゲート酸化膜（図示せず）、ゲート電極１４及び側壁１５により、ＮＭＯＳ１３が形成されている。また、ソース・ドレイン領域１６の表面には、シリサイド膜２０が形成されている。シリサイド膜２０は、例えば、ＮｉＳｉなどのシリサイドによって形成されている。
【００３０】
更に、側壁１５間の領域であってゲート電極１４の直上域には、圧縮応力膜１８が埋め込まれている。圧縮応力膜１８は、エピタキシャル成長によって形成された導電性のシリコン化合物（Ｓｉ−Ｘ）からなり、例えば、シリコンゲルマニウム（ＳｉＧｅ）によって形成されている。従って、圧縮応力膜１８は導電性である。圧縮応力膜１８をＳｉＧｅによって形成する場合、Ｇｅの濃度は特に限定されず、ＳｉＧｅの格子定数がＳｉの格子定数よりも大きくなればよいが、一例では、ＳｉＧｅにおけるＧｅ濃度は２０原子％である。圧縮応力膜１８の表面には、ＮｉＳｉなどのシリサイドからなるシリサイド膜２１が形成されている。
【００３１】
更にまた、ＮＭＯＳ１３を覆うように、引張応力膜１９が設けられている。引張応力膜１９は、チャネル領域１７の直上域の周囲にも配置されている。引張応力膜１９は例えばシリコン窒化物（ＳｉＮ）によって形成されている。引張応力膜１９におけるゲート電極１４の直上域に位置する部分には、コンタクトホール２２が形成されている。コンタクトホール２２の内部には、例えばタングステン（Ｗ）などの金属が埋設されており、コンタクト２３を構成している。コンタクト２３はシリサイド膜２１に接続されており、シリサイド膜２１及び圧縮応力膜１８を介してゲート電極１４に接続されている。シリコン基板１２の表面に垂直な方向から見て、コンタクト２３は、ゲート電極１４が延びる方向に沿って１列に相互に離隔して配列されている。また、引張応力膜１９におけるソース・ドレイン領域６の直上域に相当する位置にも、コンタクト（図示せず）が形成されており、引張応力膜１９を貫通してシリサイド膜２０に接続されている。
【００３２】
次に、本具体例に係る半導体装置の製造方法について説明する。  
図６（ａ）及び（ｂ）、図７（ａ）及び（ｂ）並びに図８（ａ）及び（ｂ）は、本具体例に係る半導体装置の製造方法を例示する工程断面図である。
【００３３】
先ず、図６（ａ）に示すように、通常の方法により、ＮＭＯＳ１３を作製する。すなわち、シリコン基板１２上にゲート酸化膜（図示せず）を形成する。そして、ゲート酸化膜上にゲート電極１４及び側壁１５を形成すると共に、シリコン基板１２内にソース・ドレイン領域１６を形成し、ソース・ドレイン領域１６間の領域をチャネル領域１７とする。
【００３４】
次に、全面にシリコン窒化膜２６を形成し、このシリコン窒化膜２６の表面をＣＭＰ（Chemical Mechanical Polishing：化学的機械研磨）によって平坦化することにより、ゲート電極１４を露出させる。そして、このシリコン窒化膜２６をマスクとして、ゲート電極１４に対してＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）を施す。これにより、ゲート電極１４の上層部が除去され、側壁１５間に凹みが形成される。
【００３５】
次に、図６（ｂ）に示すように、通常の方法によりクリーニングを行った後、プラズマＣＶＤ法により、ゲート電極１４上に、格子定数がシリコンの格子定数よりも大きく、導電性であるシリコン化合物（Ｓｉ−Ｘ）、例えば、ＳｉＧｅをエピタキシャル成長させる。これにより、側壁１５間であってゲート電極１４上の部分に、圧縮応力膜１８が形成される。その後、シリコン窒化膜２６を除去する。
【００３６】
次に、図７（ａ）に示すように、全面にニッケル（Ｎｉ）を堆積させ、熱処理を施すことにより、シリコンの露出部分にＮｉＳｉを形成する。これにより、ソース・ドレイン領域１６の表面にシリサイド膜２０が形成されると共に、圧縮応力膜１８の表面にシリサイド膜２１が形成される。その後、未反応のニッケルを除去する。
【００３７】
次に、図７（ｂ）に示すように、ＮＨ３ガス及びＳｉＨ４ガスを原料とするプラズマＣＶＤ法により、シリコン窒化物（ＳｉＮ）を堆積させる。なお、このときのＳｉＮの成長は、エピタキシャル成長ではない。そして、このとき、ＳｉＨ４ガスの流量に対するＮＨ３ガスの流量の比（以下、「（ＮＨ３／ＳｉＨ４）流量比」という）を相対的に小さくして、ＳｉＮ膜中の水素含有量を所定の閾値よりも少なくすることにより、ＳｉＮ膜の格子定数がシリコンの格子定数よりも小さくなり、膜内に引張応力が生じる。これにより、ＮＭＯＳ１３を覆うように、ＳｉＮからなる引張応力膜１９を形成する。
【００３８】
次に、図８（ａ）に示すように、例えばシリコン酸化膜（図示せず）によって引張応力膜１９を埋め込み、フォトリソグラフィ法により、このシリコン酸化膜を介して、引張応力膜１９におけるシリサイド膜２１の直上域に相当する位置にコンタクトホール２２を形成する。同様に、シリサイド膜２０の直上域に相当する位置にも、コンタクトホール（図示せず）を形成する。
【００３９】
次に、図８（ｂ）に示すように、コンタクトホール２２内にタングステンなどの金属を埋め込み、シリサイド２１に接続されたコンタクト２３を形成する。同様に、シリサイド膜２０に接続されたコンタクト（図示せず）も形成する。これにより、図５（ａ）及び（ｂ）に示す半導体装置１１が製造される。
【００４０】
次に、本具体例の動作及び効果について説明する。  
前述の第１の実施形態において説明した原理により、本具体例に係る半導体装置１１においても、圧縮応力膜１８の作用と引張応力膜１９の作用とを重畳させることにより、ＮＭＯＳ１３の電流駆動能力を向上させることができる。例えば、Ｇｅ濃度が２０原子％であるＳｉＧｅによって圧縮応力膜１８を形成した場合、圧縮応力膜を設けていないＮＭＯＳと比較して、オン電流を数％程度向上させることができる。
【００４１】
また、本具体例においては、圧縮応力膜１８を導電性のＳｉＧｅによって形成しており、圧縮応力膜１８の表面にシリサイド膜２１を形成しているため、ゲート電極１４を圧縮応力膜１８及びシリサイド膜２１を介してコンタクト２３に接続することができる。本具体例における上記以外の動作及び効果は、前述の第１の実施形態と同様である。
【００４２】
次に、第１の実施形態の第２の具体例について説明する。  
図９（ａ）は、本具体例に係る半導体装置を例示する平面図であり、（ｂ）は（ａ）に示すＢ−Ｂ’線による断面図である。  
図９（ａ）及び（ｂ）に示すように、本具体例に係る半導体装置３１においては、前述の第１の具体例に係る半導体装置１１と比較して、圧縮応力膜１８ａが絶縁性のシリコン窒化物（ＳｉＮ）によって形成されており、コンタクト２３が引張応力膜１９及び圧縮応力膜１８ａを貫いて、ゲート電極１４に到達している。また、シリサイド膜２１は圧縮応力膜１８ａの表面ではなく、ゲート電極１４の表面におけるコンタクト２３の直下域に相当する領域、すなわち、コンタクトホール２２の底面に形成されている。これにより、コンタクト２３は、圧縮応力膜１８ａを介さずにゲート電極１４に接続されている。本具体例に係る上記以外の構成は、前述の第１の具体例と同様である。
【００４３】
次に、本具体例に係る半導体装置の製造方法について説明する。  
図１０（ａ）及び（ｂ）、図１１（ａ）及び（ｂ）並びに図１２（ａ）及び（ｂ）は、本具体例に係る半導体装置の製造方法を例示する工程断面図である。
【００４４】
先ず、図１０（ａ）に示すように、通常の方法により、シリコン基板１２上にゲート酸化膜（図示せず）、ゲート電極１４及び側壁１５を形成し、シリコン基板１２内にソース・ドレイン領域１６及びチャネル領域１７を形成する。これにより、ＮＭＯＳ１３を作製する。次に、全面にシリコン窒化膜２６を形成し、その表面をＣＭＰによって平坦化して、ゲート電極１４を露出させる。次に、シリコン窒化膜２６をマスクとして、ゲート電極１４をエッチングして、上層部を除去する。
【００４５】
次に、図１０（ｂ）に示すように、ＮＨ３ガス及びＳｉＨ４ガスを原料とするプラズマＣＶＤ法により、ゲート電極１４上にシリコン窒化物（ＳｉＮ）を堆積させる。これにより、側壁１５間であってゲート電極１４上の部分に、圧縮応力膜１８ａを形成する。なお、このときのＳｉＮの成長は、エピタキシャル成長ではない。そして、このとき、ＮＨ３／ＳｉＨ４流量比を相対的に大きくして、ＳｉＮ膜中の水素含有量を所定の閾値よりも多くすることにより、ＳｉＮ膜の格子定数がシリコンの格子定数よりも大きくなり、膜内に圧縮応力が生じる。これにより、ＳｉＮからなる圧縮応力膜１８ａが形成される。その後、シリコン窒化膜２６を除去する。
【００４６】
次に、図１１（ａ）に示すように、フォトリソグラフィ法により、圧縮応力膜１８ａにゲート電極１４まで到達するコンタクトホール３２を形成する。次に、図１１（ｂ）に示すように、全面にニッケル（Ｎｉ）を堆積させ、熱処理を施すことにより、シリコンの露出部分にＮｉＳｉを形成する。これにより、ソース・ドレイン領域１６の表面にシリサイド膜２０が形成されると共に、ゲート電極１４の表面、すなわち、コンタクトホール３２の底面に、シリサイド膜２１が形成される。その後、未反応のニッケルを除去する。
【００４７】
次に、図１２（ａ）に示すように、プラズマＣＶＤ法により、シリコン窒化物（ＳｉＮ）を堆積させる。これにより、ＮＭＯＳ１３を覆うように、引張応力膜１９を形成する。引張応力膜１９の成膜方法は、前述の第１の具体例と同様である。すなわち、ＮＨ３ガス及びＳｉＨ４ガスを原料とするプラズマＣＶＤにおいて、（ＮＨ３／ＳｉＨ４）流量比を相対的に小さくして、ＳｉＮ膜中の水素含有量を所定の閾値よりも少なくすることにより、ＳｉＮ膜の格子定数をシリコンの格子定数よりも小さくして、膜内に引張応力を発生させる。
【００４８】
このように、プラズマＣＶＤ法によりＳｉＮ膜を成膜する際に、（ＮＨ３／ＳｉＨ４）流量比を調整することにより、膜内の応力の方向及び大きさを制御することができる。すなわち、（ＮＨ３／ＳｉＨ４）流量比を小さくして膜中の水素含有量を少なくすれば、ＳｉＮの格子定数がＳｉの格子定数よりも小さくなり、引張応力が発生する。一方、（ＮＨ３／ＳｉＨ４）比を大きくして膜中の水素含有量を多くすれば、ＳｉＮの格子定数がＳｉの格子定数よりも大きくなり、圧縮応力が発生する。
【００４９】
次に、図１２（ｂ）に示すように、引張応力膜１９におけるコンタクトホール３２の直上域に、コンタクトホール２２を形成する。同様に、引張応力膜１９におけるシリサイド膜２０の直上域に相当する位置にも、コンタクトホール（図示せず）を形成する。
【００５０】
次に、図９（ａ）及び（ｂ）に示すように、コンタクトホール２２及び３２内にタングステンなどの金属を埋め込み、シリサイド２１に接続されたコンタクト２３を形成する。同様にして、シリサイド膜２０に接続されたコンタクト（図示せず）も形成する。これにより、本具体例に係る半導体装置３１が製造される。
【００５１】
本具体例においては、圧縮応力膜１８ａを絶縁性のＳｉＮによって形成しているが、ゲート電極１４の表面にシリサイド膜２１を形成し、コンタクト２３に引張応力膜１９及び圧縮応力膜１８ａを貫通させているため、コンタクト２３をゲート電極１４に接続することができる。本具体例における上記以外の動作及び効果は、前述の第１の具体例と同様である。
【００５２】
次に、第１の実施形態の第３の具体例について説明する。  
図１３は、本具体例に係る半導体装置を例示する断面図である。  
図１３に示すように、本具体例に係る半導体装置４１においては、ゲート電極１４の厚さが、圧縮応力膜１８の厚さよりも薄くなっている。ゲート電極１４の厚さは、５０ナノメートル（ｎｍ）以下である。本具体例における上記以外の構成及び製造方法は、前述の第１の具体例と同様である。
【００５３】
本具体例によれば、圧縮応力膜１８が相対的に厚く形成されているため、圧縮応力膜１８がゲート電極１４に印加する力が大きい。また、ゲート電極１４が相対的に薄く形成されているため、圧縮応力膜１８から印加された力をチャネル領域１７に伝達する効率が高い。この結果、チャネル領域１７をより大きく歪ませ、ＮＭＯＳ１３の電流駆動能力をより一層向上させることができる。本具体例における上記以外の動作及び効果は、前述の第１の具体例と同様である。
【００５４】
次に、第１の実施形態の第４の具体例について説明する。  
図１４は、本具体例に係る半導体装置を例示する断面図である。  
図１４に示すように、本具体例は、前述の第２の具体例と第３の具体例とを組み合わせた例である。すなわち、本具体例に係る半導体装置５１においては、前述の第３の具体例と同様に、ゲート電極１４の厚さが圧縮応力膜１８ａの厚さよりも薄く、且つ、前述の第２の具体例と同様に、圧縮応力膜１８ａが絶縁性の材料、例えば、シリコン窒化物（ＳｉＮ）により形成されており、コンタクト２３が圧縮応力膜１８ａを貫通してゲート電極１４に接続されている。本具体例における上記以外の構成及び製造方法は、前述の第２の具体例と同様である。また、本具体例における上記以外の動作及び効果は、前述の第２又は第３の具体例と同様である。
【００５５】
次に、第１の実施形態の第５の具体例について説明する。  
図１５は、本具体例に係る半導体装置を例示する断面図である。  
図１５に示すように、本具体例に係る半導体装置６１においては、前述の第１の具体例に係る半導体装置（図５参照）と比較して、ポリシリコンからなるゲート電極１４（図５（ｂ）参照）が設けられておらず、導電性の圧縮応力膜１８がゲート電極として機能している。すなわち、チャネル領域１７と圧縮応力膜１８との間には、ゲート酸化膜（図示せず）のみが介在している。そして、圧縮応力膜１８の表面にはシリサイド膜２１が形成されており、このシリサイド膜２１に、引張応力膜１９内に埋設されたコンタクト２３が接続されている。このような半導体装置は、例えば、前述の第１の具体例におけるゲート電極１４に対してＲＩＥを施す工程（図６（ａ）参照）において、ゲート電極１４をＲＩＥによって完全に除去することにより、製造することができる。本具体例における上記以外の構成及び製造方法は、前述の第１の具体例と同様である。
【００５６】
本具体例によれば、圧縮応力膜１８を厚く形成することができるため、チャネル領域１７に与える力を大きくすることができる。また、ゲート電極１４（図５（ｂ）参照）を介さずに、圧縮応力膜１８がチャネル領域１７に対して直接的に力を印加するため、圧縮応力膜１８の圧縮応力がチャネル領域１７に極めて効率的に伝わり、ＮＭＯＳ１３の電流駆動能力をより一層向上させることができる。本具体例における上記以外の動作及び効果は、前述の第１の具体例と同様である。
【００５７】
次に、本発明の第２の実施形態について説明する。  
図１６は、本実施形態に係る半導体装置を例示する模式的断面図である。  
なお、図１６においては、図３と同様に、半導体装置の各部に印加される力の方向も示している。
【００５８】
図１６に示すように、本実施形態に係る半導体装置８１においては、単結晶シリコンからなるシリコン基板２の表面に、Ｐ型ＭＯＳＦＥＴ（ＰＭＯＳ）８３が形成されている。ＰＭＯＳ８３の構成は、各部の導電型が逆であること以外、前述の第１の実施形態におけるＮＭＯＳ３（図１参照）と同様である。
【００５９】
そして、ゲート電極４の直上域であって側壁５の間には、引張応力膜８９が埋め込まれている。すなわち、引張応力膜８９はチャネル領域７の直上域に設けられている。引張応力膜８９は、前述の第１の実施形態における引張応力膜９と同様に、それ自体は収縮しようとしているが周囲によって拘束されており、周囲を引張り、その反力によって内部に引張応力が発生している膜である。引張応力膜８９は、例えば、シリコン炭化物（ＳｉＣ）によって形成されている。又は、プラズマＣＶＤ法によって堆積され、格子定数がシリコンの格子定数よりも小さいＳｉＮによって形成されていてもよい。
【００６０】
また、ＰＭＯＳ８３を覆うように、圧縮応力膜８８が設けられている。すなわち、圧縮応力膜８８は、チャネル領域７の直上域の周囲にも設けられている。圧縮応力膜８８は、前述の第１の実施形態における圧縮応力膜８と同様に、それ自体は膨張しようとしているが周囲によって拘束されており、周囲を押圧し、その反力によって内部に圧縮応力が発生している膜である。圧縮応力膜８８は、例えば、プラズマＣＶＤ法によって堆積され、格子定数がシリコンの格子定数よりも大きいＳｉＧｅ膜である。
【００６１】
次に、本実施形態に係る半導体装置８１の動作及び効果について説明する。  
図１６に示すように、本実施形態に係る半導体装置８１においては、各部に働く力の方向が、前述の第１の実施形態に対して逆になっている。すなわち、チャネル領域７の直上域の周囲に配置された圧縮応力膜８８が、ソース・ドレイン領域６に対して相互に近接する方向に力を印加し、これにより、チャネル領域７を、両側、すなわち、ソース・ドレイン領域６側から圧縮する。また、圧縮応力膜８８は、ゲート電極４を上方、すなわち、シリコン基板２から離隔する方向に引っ張る。一方、チャネル領域７の直上域に配置された引張応力膜８９が、ゲート電極４に対して両側から圧縮されるような力を印加し、この力がゲート電極４を介してシリコン基板２に伝達され、これにより、チャネル領域７をソース・ドレイン領域６が配列されている方向に沿って圧縮する。
【００６２】
そして、上述の圧縮応力膜８８によりチャネル領域７に印加される力と、引張応力膜８９によりチャネル領域７に印加される力とが重畳されることにより、チャネル領域７は電流が流れる方向に大きく歪み、この方向における格子定数が減少する。この結果、チャネル領域７における正孔の移動度が向上し、ＰＭＯＳ８３の電流駆動能力が増大する。
【００６３】
次に、本実施形態の効果について説明する。  
上述の如く、本実施形態においては、ＰＭＯＳ８３に対して圧縮応力膜８８の作用及び引張応力膜８９の作用を重畳させることにより、電流駆動能力が高いＰＭＯＳを得ることができる。  
本実施形態におけるＰＭＯＳ８３について、前述の第１の実施形態の実施例と同様なシミュレーションを行った結果、ゲート電極上に引張応力膜を設けた場合には、図４に示す結果と同様な結果が得られた。  
本実施形態に係る半導体装置についても、前述の第１の実施形態の第１乃至第５の具体例と同様な態様により、具現化することができる。
【００６４】
次に、本発明の第３の実施形態について説明する。  
図１７は、本実施形態に係る半導体装置を例示する模式的断面図である。  
なお、図１７においては、図３と同様に、半導体装置の各部に印加される力の方向も示している。
【００６５】
図１７に示すように、本実施形態に係る半導体装置９１においては、単結晶シリコンからなるシリコン基板２の表面に、素子分離膜９４が選択的に形成されており、この素子分離膜９４により、複数の領域が相互に絶縁されて区画されている。このように区画された領域の１つがＮＭＯＳ形成領域となっており、他の１つがＰＭＯＳ形成領域となっている。
【００６６】
ＮＭＯＳ形成領域にはＰウェル９５が形成されており、このＰウェル９５の表面に、ＮＭＯＳ９２が形成されている。ＮＭＯＳ９２の構成は、前述の第１の実施形態におけるＮＭＯＳ３と同様である。そして、ＮＭＯＳ９２のチャネル領域の直上域には圧縮応力膜８が設けられており、ＮＭＯＳ９２を覆うように引張応力膜９が設けられている。
【００６７】
一方、ＰＭＯＳ形成領域にはＮウェル９６が形成されており、このＮウェル９６の表面に、ＰＭＯＳ９３が形成されている。ＰＭＯＳ９３の構成は、前述の第２の実施形態に係るＰＭＯＳ８３と同様である。そして、ＰＭＯＳ９３のチャネル領域の直上域には引張応力膜８９が設けられており、ＰＭＯＳ９３を覆うように圧縮応力膜８８が設けられている。
【００６８】
本実施形態によれば、前述の第１の実施形態と同様な動作によりＮＭＯＳ９２における電子の移動度を向上させると共に、前述の第２の実施形態と同様な動作によりＰＭＯＳ９３における正孔の移動度を向上させることにより、ＮＭＯＳ９２及びＰＭＯＳ９３の双方の電流駆動能力を向上させることができる。  
本実施形態に係る半導体装置についても、前述の第１の実施形態の第１乃至第５の具体例と同様な態様により、具現化することができる。
【００６９】
以上、実施形態及びその具体例を参照して本発明の特徴を説明したが、本発明はこれらの実施形態及び具体例には限定されない。例えば、上述のいずれかの実施形態又は具体例に対して、当業者が適宜設計変更を加えたもの、工程の変更を加えたもの、構成要素若しくは工程の追加又は削除を行ったものも、本発明の特徴を備えている限り、本発明の範囲に含まれる。
【図面の簡単な説明】
【００７０】
【図１】本発明の第１の実施形態に係る半導体装置を例示する断面図である。
【図２】（ａ）乃至（ｄ）は、第１の実施形態の動作の原理を説明する模式図である。
【図３】第１の実施形態に係る半導体装置の各部に印加される力の方向を示す模式的断面図である。
【図４】横軸にゲート電極の厚さをとり、縦軸にオン電流の増加率をとって、ゲート電極の厚さがＮＭＯＳのオン電流に及ぼす影響を例示するグラフ図である。
【図５】（ａ）は、第１の実施形態の第１の具体例に係る半導体装置を例示する平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図である。
【図６】（ａ）及び（ｂ）は、第１の実施形態の第１の具体例に係る半導体装置の製造方法を例示する工程断面図である。
【図７】（ａ）及び（ｂ）は、第１の実施形態の第１の具体例に係る半導体装置の製造方法を例示する工程断面図である。
【図８】（ａ）及び（ｂ）は、第１の実施形態の第１の具体例に係る半導体装置の製造方法を例示する工程断面図である。
【図９】（ａ）は、第１の実施形態の第２の具体例に係る半導体装置を例示する平面図であり、（ｂ）は（ａ）に示すＢ−Ｂ’線による断面図である。
【図１０】（ａ）及び（ｂ）は、第１の実施形態の第２の具体例に係る半導体装置の製造方法を例示する工程断面図である。
【図１１】（ａ）及び（ｂ）は、第１の実施形態の第２の具体例に係る半導体装置の製造方法を例示する工程断面図である。
【図１２】（ａ）及び（ｂ）は、第１の実施形態の第２の具体例に係る半導体装置の製造方法を例示する工程断面図である。
【図１３】第１の実施形態の第３の具体例に係る半導体装置を例示する断面図である。
【図１４】第１の実施形態の第４の具体例に係る半導体装置を例示する断面図である。
【図１５】第１の実施形態の第５の具体例に係る半導体装置を例示する断面図である。
【図１６】本発明の第２の実施形態に係る半導体装置を例示する模式的断面図である。
【図１７】本発明の第３の実施形態に係る半導体装置を例示する模式的断面図である。
【符号の説明】
【００７１】
１、１１、３１、４１、５１、６１、８１、９１  半導体装置、２、１２  シリコン基板、３、１３、９２  ＮＭＯＳ、４、１４  ゲート電極、５、１５  側壁、６、１６  ソース・ドレイン領域、７、１７  チャネル領域、８、１８、１８ａ、８８  圧縮応力膜、９、１９、８９  引張応力膜、２０、２１  シリサイド膜、２２、３２  コンタクトホール、２３  コンタクト、２６シリコン窒化膜、８３、９３  ＰＭＯＳ、９４  素子分離膜、９５  Ｐウェル、９６  Ｎウェル、Ｔ  点
【図１】
2009099724.tif 000003
【図２】
2009099724.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2009099724.tif 000009
【図８】
2009099724.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
2009099724.tif 000016
【図１５】
2009099724.tif 000017
【図１６】
2009099724.tif 000018
【図１７】
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