(57)【要約】【課題】  保護対象回路を静電気放電から保護するために保護対象回路に接続されている保護素子を備えている半導体装置において、保護素子の厚みを増やすことなく保護素子の素子面積を低減でき、かつＥＳＤ信号の印加部とゲート電極の間の抵抗値を容易に調整することができる保護素子を備えている半導体装置を提供する。【解決手段】  半導体装置１００は、保護対象回路１２とパッド１０と保護素子９０を備えている。保護素子９０には、第１ドレイン電極１４とソース電極２と第２ドレイン電極６とゲート電極４と素子分離トレンチ１８が形成されている。ドレイン電極１４、６と素子分離トレンチ１８の間はアルミ配線８で接続されている。パッド１０から第１ドレイン電極１４にＥＳＤ信号が印加されると、第１ドレイン電極１４から素子分離トレンチ１８を経由して第２ドレイン電極６にＥＳＤ電流が流れる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
保護対象回路を静電気放電から保護するために保護対象回路に接続されている保護素子を備えている半導体装置であり、その保護素子が、
半導体基板内に形成されている第２導電型のウェル領域と、
そのウェル領域の表面の一部に形成されており、前記保護対象回路に接続されているとともに前記静電気放電に起因する電圧が印加される第１導電型の第１ドレイン領域と、
前記ウェル領域の表面の他の一部に形成されているとともに基準電位に接続されている第１導電型のソース領域と、
前記第１ドレイン領域と前記ソース領域の間に位置する前記ウェル領域の表面に形成されている第１導電型の第２ドレイン領域と、
前記第２ドレイン領域と前記ソース領域に亘る範囲の前記ウェル領域の表面に絶縁膜を介して対向しているとともに前記基準電位に接続されているゲート電極と、
前記ウェル領域の外周に形成されており、壁面が絶縁膜で覆われているとともに内部に導電材料が充填されている素子分離トレンチを備えており、
前記第１ドレイン領域と第２ドレイン領域が前記素子分離トレンチに充填されている導電材料を介して導通していることを特徴とする半導体装置。
【請求項２】
前記素子分離トレンチが多重に形成されており、前記第１ドレイン領域と第２ドレイン領域の間に、各々の素子分離トレンチを経由する導通路が並列に形成されていることを特徴とする請求項１の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、保護対象となる回路を静電気放電から保護するために、その保護対象回路に接続されている保護素子を備えている半導体装置に関する。
【背景技術】
【０００２】
保護対象回路を静電気放電（ＥＳＤ）から保護するためのＥＳＤ保護素子が開発されている。例えばＭＯＳＦＥＴ型の保護素子では、保護対象回路に接続されているドレイン領域にＥＳＤに起因する高電圧が印加されると、トランジスタがオンし、ＥＳＤに起因する高電圧がソース領域を介して基準電位に放電される。
【０００３】
図５に、従来の保護素子２９０の断面図の一例を示す。保護素子２９０では、ｐ型の半導体基板６０の表面の一部にｎ＋型の第１ドレイン領域８０が形成されている。第１ドレイン領域８０の表面の一部にはシリサイド６６が形成されている。第１ドレイン領域８０は、シリサイド６６を介して半導体基板６０上に形成されているドレイン電極７８と導通している。第１ドレイン電極７８は、図示はしないパッドを介して、ＥＳＤに起因する高電圧（以下、ＥＳＤ信号と記載する）が印加される可能性のある保護対象回路に接続されている。半導体基板６０の表面の他の一部にはｎ＋型のソース領域６２が形成されている。ソース領域６２の表面の一部にはシリサイド６６が形成されている。ソース領域６２は、シリサイド６６を介して半導体基板６０上に形成されているソース電極６４と導通している。ソース電極６４は、図示しない基準電位に接続されている。半導体基板６０の表面の他の一部であり、かつ第１ドレイン領域８０とソース領域６２の間にはｎ＋型の第２ドレイン領域７２が形成されている。第２ドレイン領域７２の表面の一部にはシリサイド６６が形成されている。
【０００４】
第２ドレイン領域７２とソース領域６２の間の範囲に亘っている半導体基板６０の表面にはゲート絶縁膜７０が形成されている。ゲート絶縁膜７０の表面にはゲート電極６８が形成されている。図示はしないが、ゲート電極６８も基準電位に接続されている。ゲート絶縁膜７０の下方には、不純物濃度の低いｎ−型のエクステンション領域６７ａ、６７ｂが形成されている。エクステンション領域６７ａ、６７ｂはそれぞれソース領域６２、第２ドレイン領域７２に接している。第１ドレイン領域８０と第２ドレイン領域７２の間のシリサイドブロック領域には、不純物濃度の低いｎ−型のエクステンション領域６７ｃが形成されている。
【０００５】
パッドを介して第１ドレイン電極７８にＥＳＤ信号が印加されると、ＥＳＤ信号によって生じる電流（以下、ＥＳＤ電流と記載する）が、第１ドレイン領域８０からエクステンション領域６７ｃを経由して第２ドレイン領域７８に流れる。第２ドレイン領域７２にＥＳＤ電流が到達すると、第２ドレイン領域７２の電圧が上昇し、アバランシェブレークダウンが発生する。その結果、第２ドレイン領域７２とソース領域６２の間に寄生トランジスタが形成され、第２ドレイン領域７２とソース領域６２の間に電流経路が形成される。ソース領域６２に到達したＥＳＤ電流は基準電位に放電される。ＥＳＤ電流が放電されると、第２ドレイン領域７２の電圧が下がり、寄生トランジスタが遮断される。このような保護素子２９０が特許文献１に開示されている。
【０００６】
保護素子２９０のエクステンション領域６７ｃの抵抗が低すぎる場合、第１ドレイン領域７８にＥＳＤ信号が印加されたときに第２ドレイン領域７２に瞬時にＥＳＤ電流が流れて、保護素子２９０が破壊されてしまう。保護素子２９０では、保護素子２９０のＥＳＤ耐量を確保するために、ゲート電極６４から第１ドレイン領域８０までの間を一定の距離以上に保つ必要がある。そのため、一定の素子面積が必要とされる。一方、エクステンション領域６７ｃの抵抗が高すぎる場合、寄生トランジスタがオンするよりも先に保護対象回路のゲート酸化膜の耐圧を超えてしまい、保護対象回路が破壊されてしまう。そのため、ＥＳＤ信号が印加される第１ドレイン領域８０とゲート電極６８に隣接している第２ドレイン領域７２の間を、保護対象回路と保護素子の両者を保護するための適度な抵抗値をもつように調整する必要がある。
【０００７】
ＥＳＤ保護素子のこのような課題に対して、素子面積を低減するとともにＥＳＤ信号の印加部とゲート電極の間の抵抗値を容易に調整することができる技術が提案されている。この技術によると、第１ドレイン領域と第２ドレイン領域の間の半導体基板上にバラスト抵抗を形成する。バラスト抵抗を経由して第１ドレイン領域から第２ドレイン領域へ向かう電流経路が形成される。バラスト抵抗の抵抗値を調整することによって、第１ドレイン領域と第２ドレイン領域の間の電界強度が緩和されるため、第１ドレイン領域と第２ドレイン領域の間の距離を小さくしても保護素子のＥＳＤ耐量を確保することができる。また、バラスト抵抗を用いることによって、第１ドレイン領域と第２ドレイン領域の間の抵抗値を容易に調整することもできる。このような技術が、特許文献２に開示されている。
【０００８】
【特許文献１】特開２００４−７１７９９号公報
【特許文献２】特開２００５−１９１１５１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、上記の技術によると、ＥＳＤ信号の印加部とゲート電極の間の距離を小さくすることはできるが、半導体基板上にバラスト抵抗を形成することによって保護素子の厚みが増加してしまう。
【００１０】
本発明は、上記の課題を解決する。すなわち、保護対象回路を静電気放電から保護するために保護対象回路に接続されている保護素子を備えている半導体装置において、保護素子の厚みを増やすことなく保護素子の素子面積を低減でき、かつＥＳＤ信号の印加部とゲート電極の間の抵抗値を容易に調整することができる保護素子を備えている半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明は、保護対象回路を静電気放電から保護するために保護対象回路に接続されている保護素子を備えている半導体装置に関する。保護対象回路と保護素子は、ＥＳＤ信号が印加される可能性のある配線に対して並列に接続される。
本発明の半導体装置では、保護素子が、半導体基板内に形成されている第２導電型のウェル領域を備えている。
本発明の半導体装置では、ウェル領域の表面の一部に形成されており、保護対象回路に接続されているとともに静電気放電に起因する電圧が印加される第１導電型の第１ドレイン領域を備えている。また、ウェル領域の表面の他の一部に形成されているとともに基準電位に接続されている第１導電型のソース領域を備えている。さらに、第１ドレイン領域とソース領域の間に位置するウェル領域の表面に形成されている第１導電型の第２ドレイン領域を備えている。また、第２ドレイン領域とソース領域に亘る範囲のウェル領域の表面に絶縁膜を介して対向しているとともに基準電位に接続されているゲート電極を備えている。ソース領域から基準電位に接続されている配線とゲート電極から基準電位に接続されている配線は、導通していてもよいし、導通していなくてもよい。
本発明の半導体装置では、さらに、ウェル領域の外周に形成されており、壁面が絶縁膜で覆われているとともに内部に導電材料が充填されている素子分離トレンチを備えている。素子分離トレンチは、ソース領域とゲート電極と第１ドレイン領域と第２ドレイン領域の全部を囲むようにウェル領域の外周に形成されている。素子分離トレンチの内部に充填されている導電材料は、例えば、一定の抵抗値を有する導電材料であってもよいし、不純物の濃度によって抵抗値を変える導電材料などであってもよい。
本発明の半導体装置に形成されている保護素子では、第１ドレイン領域と第２ドレイン領域が素子分離トレンチに充填されている導電材料を介して導通している。ドレイン領域と素子分離トレンチの間は、例えば金属配線などで接続されている。第１ドレイン領域と第２ドレイン領域を電気的に接続する導通路（以下、導通路と記載する）は、素子分離トレンチの内部を一定の距離だけ通過する。導通路は第１ドレイン領域上のどの位置に接続されていてもよいし、ソース領域上のどの位置に接続されていてもよい。導通路は１本に限定されない。複数本形成されていてもよい。
【００１２】
本発明の半導体装置によると、第１ドレイン領域にＥＳＤ信号が印加されたときに、第１ドレイン領域から第２ドレイン領域に向かって導通路を進む電流経路が形成される。導通路の抵抗値を調整することによって、第１ドレイン領域への電界集中が緩和されるため、第１ドレイン領域と第２ドレイン領域の間の距離を小さくしても保護素子のＥＳＤ耐量を確保することができる。保護素子の素子面積を低減することができる。ドレイン領域と素子分離トレンチの間は、薄い金属配線などで接続されるため、保護素子の厚みが増えてしまうことがない。
また、本発明の半導体装置によると、素子分離トレンチの抵抗値や、導通路の本数や、導通路に接続する配線の接続位置などを変えることによって、導通路の抵抗値を容易に調整することができる。
【００１３】
本発明の半導体装置では、保護素子の外周に複数本の素子分離トレンチが多重に形成されており、第１ドレイン領域と第２ドレイン領域の間に各々の素子分離トレンチを経由する導通路が並列に形成されていてもよい。例えば、２つの素子分離トレンチが形成されている場合、第１ドレイン領域と第２ドレイン領域の間に、２つの素子分離トレンチを経由する導通路が並列に形成されている。
【００１４】
上記の半導体装置によると、導通路として複数の素子分離トレンチを利用するため、導通路の合計抵抗値を複数の素子分離トレンチを用いて調整することができる。導通路の抵抗値の調整精度を向上させることができる。また、素子分離トレンチを経由する導通路が複数本形成されるため、素子分離トレンチ内をＥＳＤ電流が流れることによって発生する熱が分散されやすい。保護素子の熱的な耐量を向上させることもできる。
【発明の効果】
【００１５】
本発明によると、保護対象回路を静電気放電から保護するために保護対象回路に接続されている保護素子を備えている半導体装置において、保護素子の厚みを増やすことなく保護素子の素子面積を低減することができる。また、保護素子内におけるＥＳＤ信号の印加部とゲート電極の間の抵抗値を容易に調整することができる。
【発明を実施するための最良の形態】
【００１６】
下記に説明する実施例の好ましい特徴を列記する。
（第１特徴）  導通路を結ぶ配線の材料を電極金属と同じ材料にする。
【実施例】
【００１７】
（第１実施例）
図１に、本発明の第１実施例である半導体装置１００の模式的な平面図を示す。半導体装置１００は、保護対象となる保護対象回路１２と、ＥＳＤ信号が印加される可能性のあるパッド１０と、保護対象回路を保護するための保護素子９０を備えている。保護対象回路１２と保護素子９０はパッド１０に対して並列に接続されている。
保護素子９０は、図１と図２に示すように、ＳＯＩ基板３５の活性層（ｎ型シリコン層）の表面に形成されているｐ型のウェル領域４０の内部に形成されている。ウェル領域４０の表面の一部に第１ドレイン電極１４とソース電極２が形成されている。第１ドレイン電極１４とソース電極２の間には、第２ドレイン電極６が形成されている。第１ドレイン電極１４はパッド１０と保護対象回路１２に接続されており、第１ドレイン電極１４には、パッド１０からＥＳＤ信号が印加される可能性がある。第２ドレイン電極６とソース電極２の間には、ゲート電極４が形成されている。ゲート電極４とソース電極２の各々は基準電位２４に接続されている。各電極は、アルミを材料として形成されている。
【００１８】
保護素子９０の外周には、第１ドレイン電極１４と第２ドレイン電極６とソース電極２とゲート電極４を囲むようにｐ＋型のガードリング２２が形成されている。ガードリング２２は、ウェル領域４０の内部に形成されている。ガードリング２２の外周には、保護素子９０の外周を一巡する素子分離トレンチ１８が形成されている。素子分離トレンチ１８は、ウェル領域４０の外周を一巡している。第１ドレイン電極１４と素子分離トレンチ１８の間はアルミ配線８で接続されている。また、素子分離トレンチ１８と第２ドレイン電極６の間もアルミ配線８で接続されている。参照符号１６は、保護素子９０の表面に形成されている絶縁膜を示す。なお、ガードリング２２の表面から素子分離トレンチ１８の表面までの間は、実際は絶縁膜１６で覆われているが、図１では明瞭化のため、ガードリング２２と、素子分離トレンチ１８と、その間のウェル領域４０を実線で図示している。
【００１９】
図２に、図１における保護素子９０のII−II断面の断面図を示す。保護素子９０はＳＯＩ基板３５内に形成されている。ＳＯＩ基板３５は、シリコン基板３０、３４と絶縁層３２で構成されている。シリコン基板３４はｎ型であり、活性層に利用される。
保護素子９０では、ＳＯＩ基板３５内に形成されているｐ型のウェル領域４０が形成されている。ウェル領域４０の表面の一部にはｎ＋型の第１ドレイン領域５０が形成されている。第１ドレイン領域５０の表面には第１ドレイン電極１４が形成されている。ウェル領域４０の表面の他の一部にはｎ＋型のソース領域４４が形成されている。ソース領域４４の表面にはソース電極２が形成されている。第１ドレイン領域５０とソース領域４４の間に位置するウェル領域４０の表面には、ｎ＋型の第２ドレイン領域４８が形成されている。第２ドレイン領域４８の表面には第２ドレイン電極６が形成されている。第１ドレイン領域５０と第２ドレイン領域４８の間は絶縁膜１６で覆われている。
【００２０】
保護素子９０では、第２ドレイン領域４８とソース領域４４に亘る範囲のウェル領域４０の表面にゲート絶縁膜４６が形成されている。ゲート絶縁膜４６の表面にはゲート電極４が形成されている。保護素子９０の表面は、電極が形成されている範囲以外の部分が絶縁膜１６で覆われている。
ウェル領域４０の外周の内側にウェル領域４０の外周の内側を一巡するガードリング２２が形成されている。ウェル領域４０の外周には、ウェル領域４０の外周を一巡する素子分離トレンチ１８が形成されている。素子分離トレンチ１８は、トレンチの壁面を覆うトレンチ絶縁膜３６と、内部に充填されているポリシリコン３８で構成される。ポリシリコン３８にはｎ型の不純物が含まれている。注入する不純物の濃度によって、ポリシリコン３８の抵抗値を変えることができる。
【００２１】
半導体装置１００では、パッド１０にＥＳＤ信号が伝達された場合、保護素子９０の第１ドレイン電極１４にＥＳＤ信号が印加される。図３に、保護素子９０にＥＳＤ信号が印加された場合の保護素子９０のブレークダウン波形を示す。Ｉｄはドレイン電流を示す。Ｖｄはドレイン電圧を示す。Ｖ１は保護対象回路１２の動作領域との境界を示す。Ｖ２は保護対象回路１２のゲート酸化膜の耐圧を示す。第１ドレイン領域５０にＥＳＤ信号が印加されると、第１ドレイン領域５０の電圧が上昇する。第１ドレイン領域５０の電圧が上昇すると、導通路を経由して第１ドレイン領域５０から第２ドレイン領域４８へ大きなＥＳＤ電流が流れ、第２ドレイン領域４８の電位が上昇する。第１ドレイン電極１４の電位がＶｄ１を超えると、第２ドレイン領域４８とチャネル領域との間のｐｎ接合においてアバランシェブレークダウンが発生し、ドレイン電流が流れ始める（図中ａ）。するとｐ型のウェル領域４０の電位が上昇し、その電位がガードリング２２の電位に対して所定の電位差まで上昇すると、チャネル領域とソース領域４４との間のｐｎ接合が順方向にバイアスされ、スナップバック現象が生じる。大電流が流れるとともにドレイン電圧は低下する（図中ｂ）。
【００２２】
第２ドレイン領域４８に大きなＥＳＤ電流が流れると、第２ドレイン領域４８の電圧が上昇する（図中ｃ）。このとき、第１ドレイン領域５０と第２ドレイン領域４８の間の抵抗値が低すぎる場合には、第２ドレイン領域４８に瞬時にＥＳＤ電流が流れるため、保護素子９０が破壊される（図中Ａ）。第１ドレイン領域５０と第２ドレイン領域４８の間の抵抗値が高すぎる場合には、保護対象回路１２に過大なＥＳＤ電流が流れてゲート酸化膜の耐圧Ｖ２を超えてしまい、保護対象回路１２のゲート酸化膜を保護することができない（図中Ｂ）。
【００２３】
保護素子９０では、素子分離トレンチを経由する導通路が２本形成される。導通路の抵抗値を調整することによって、第１ドレイン領域５０への電界集中が緩和されるため、第１ドレイン領域５０と第２ドレイン領域４８の間の距離を小さくしてもＥＳＤ耐量を確保することができる。保護素子９０の素子面積を低減することができる。ドレイン領域と素子分離トレンチの間は、薄いアルミ配線８で接続されているため、保護素子９０の厚みが増えてしまうことがない。
【００２４】
また、保護素子９０では、素子分離トレンチ１８の不純物濃度を変えることによって第２の電流経路の抵抗値を調整することができる。また、導通路の本数を変えることによっても導通路の抵抗値を調整することができる。さらに、ドレイン領域５０、４８と素子分離トレンチ１８の間を接続しているアルミ配線８の接続位置を変えることによっても導通路の抵抗値を調整することができる。保護素子９０では、保護対象回路のゲート酸化膜の厚みに応じて導通路の抵抗値を容易に調整することができる。
【００２５】
また、保護素子９０では、素子分離トレンチ１８を経由する導通路が２本形成されているため、２本の導通路の間でＥＳＤ電流が流れることに伴う熱の発生が分散される。保護素子９０の熱的な耐量を向上させることもできる。
さらに、保護素子９０では、電極金属と同じ材料のアルミ配線８を用いて導通路を接続しているため、導通路を簡単に形成することができる。既存の製造工程で導通路を形成することができる。
【００２６】
図４に、本発明の第２実施例である半導体装置２００の模式的な平面図を示す。半導体装置２００は、半導体装置１００において保護素子９０の素子分離トレンチ１８の外周にさらに素子分離トレンチ１９が形成されている構造と同様である。素子分離トレンチ１９以外の部分は、半導体装置１００の構造と同様である。
【００２７】
本導体装置２００の保護素子１９０では、第１ドレイン領域と第２ドレイン領域の間で２つの素子分離トレンチ１８、１９を経由する２本の導通路が並列に形成されている。保護素子１９０では、２本の導通路の抵抗値を各々調整することによって、導通路の抵抗値を調整することができる。導通路の抵抗値の調整精度を高めることができる。素子分離トレンチ内の４箇所をＥＳＤ電流が流れるため、ＥＳＤ電流によって発生する熱が半導体装置１００に比べて分散されやすい。保護素子の熱的な耐量を向上させることもできる。
【００２８】
以上、本発明の実施例について詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【図面の簡単な説明】
【００２９】
【図１】第１実施例である本発明の半導体装置１００の模式的な平面図を示す。
【図２】図１のII−II断面の断面図を示す。
【図３】半導体装置１００にＥＳＤ信号が印加されたときのブレークダウン波形を示す。
【図４】第２実施例である本発明の半導体装置２００の模式的な平面図を示す。
【図５】従来の保護素子２９０の断面図を示す。
【符号の説明】
【００３０】
２、６４：ソース電極
４、６８：ゲート電極
６：第２ドレイン電極
８：アルミ配線
１０：パッド
１２：保護対象回路
１４、７８：第１ドレイン電極
１６、７４：絶縁膜
１８、１９：素子分離トレンチ
２２：ガードリング
２４：基準電位
３０、３４：シリコン基板
３２：絶縁層
３５：ＳＯＩ基板
３６：トレンチ絶縁膜
３８：ポリシリコン（導電材料）
４０：ウェル領域
６６：シリサイド
４４：ソース領域
４６、７０：ゲート絶縁膜
４８、７２：第２ドレイン領域
５０、８０：第１ドレイン領域
６０：半導体基板
６７ａ、６７ｂ、６７ｃ：エクステンション領域
９０、１９０：保護素子
１００、２００：半導体装置
２９０：従来の保護素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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