(57)【要約】【課題】微細化された半導体層と共に均一に成膜されたゲート絶縁膜を備え、これにより素子構造の微細化と共に信頼性の向上が図られた半導体装置およびその製造方法を提供すること、さらにはこの半導体装置を用いることにより高精細な表示が可能で信頼性の向上が図られた表示装置およびその製造方法を提供することを目的とする。【解決手段】基板１上に設けられたソース電極３ｓおよびドレイン電極３ｄと、ソース電極３ｓおよびドレイン電極３ｄの端部とこれらの電極３ｓ−３ｄ間に達する第１開口５ａを備えて基板１上に設けられた絶縁性の隔壁５と、隔壁５の上部から成膜された半導体層７からなり、隔壁５上における半導体層７とは分断された状態で第１開口５ａの底部に設けられたチャネル部半導体層７ａと、チャネル部半導体層７ａを含む半導体層７上から全面に成膜されたゲート絶縁膜９と、チャネル部半導体層７ａ上に重ねる状態でゲート絶縁膜９上に設けられたゲート電極１１ａとを備えた半導体装置１９-1。【選択図】図２
2009021477.tif 000002
【特許請求の範囲】
【請求項１】
基板上に設けられたソース電極およびドレイン電極と、
前記ソース電極および前記ドレイン電極間に前記基板に達する第１の開口を有し、かつ、前記ソース電極の中央部および前記ドレイン電極の中央部に前記ソース電極および前記ドレイン電極に達する第２の開口を有して前記基板上に設けられた絶縁性の隔壁と、
前記第１の開口の底部にに形成されたチャネル部半導体層と
前記チャネル部半導体層を含む前記第１の開口と前記第２の開口を覆うように前記隔壁上に形成されたゲート絶縁膜と
前記チャネル部半導体層上に重ねる状態で前記ゲート絶縁膜上に設けられたゲート電極とを備えた
ことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記隔壁上に半導体層が設けられている
ことを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記第２開口の底部の前記ゲート絶縁膜および半導体層には、前記隔壁上の半導体層に対して絶縁性を保った状態で、前記ソース電極またはドレイン電極に達する接続孔が設けられ、
前記ゲート絶縁膜上には、前記接続孔を介して前記ソース電極またはドレイン電極に接続された配線が設けられている
ことを特徴とする半導体装置。
【請求項４】
請求項２記載の半導体装置において、
上部に前記ゲート電極が形成された前記ゲート絶縁膜上には層間絶縁膜が設けられ、
前記層間絶縁膜上には、前記隔壁上の半導体層に対して絶縁性を保った状態で前記第２開口内に設けられた接続孔を介して、前記ソース電極またはドレイン電極に接続された配線が設けられている
ことを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記ゲート絶縁膜は積層膜からなる
ことを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記半導体層は有機材料からなる
ことを特徴とする半導体装置。
【請求項７】
基板上にソース電極およびドレイン電極を形成する工程と、
前記ソース電極およびドレイン電極を覆うように前記基板上に絶縁膜を形成する工程と、
前記絶縁膜に対して前記ソース電極および前記ドレイン電極間に前記基板に達する第１の開口を形成するとともに、前記ソース電極の中央部および前記ドレイン電極の中央部に前記ソース電極および前記ドレイン電極に達する第２の開口を形成することにより、当該絶縁膜からなる隔壁構造を形成する工程と、
前記隔壁上部からの半導体層の成膜により、当該隔壁上とは分断された状態で前記第１の開口の底部に当該半導体層からなるチャネル部半導体層を形成する工程と、
前記チャネル部半導体層を含む前記第１の開口および前記第２の開口を覆うように前記隔壁上にゲート絶縁膜を成膜する工程と、
前記ゲート絶縁膜上に前記チャネル部半導体層に対向するようにゲート電極を形成する工程とを行う
ことを特徴とする半導体装置の製造方法。
【請求項８】
基板上に設けられたソース電極およびドレイン電極と、
前記ソース電極および前記ドレイン電極間に前記基板に達する第１の開口を有し、かつ、前記ソース電極の中央部および前記ドレイン電極の中央部に前記ソース電極および前記ドレイン電極に達する第２の開口を有して前記基板上に設けられた絶縁性の隔壁と、
前記第１の開口底部に形成されたチャネル部半導体層と
前記チャネル部半導体層を含む前記第１の開口と前記第２の開口を覆うように前記隔壁上に形成されたゲート絶縁膜と
前記チャネル部半導体層上に重ねる状態で前記ゲート絶縁膜上に設けられたゲート電極と、
前記ゲート絶縁膜およびゲート電極を覆う層間絶縁膜とを備えると共に、
前記層間絶縁膜上には、前記隔壁上の半導体層に対して絶縁性を保った状態で前記第２開口内に設けられた接続孔を介して、前記ソース電極またはドレイン電極に接続された画素電極が設けられている
ことを特徴とする表示装置。
【請求項９】
請求項８記載の表示装置において、
前記画素電極は、反射性材料で構成されている
ことを特徴とする表示装置。
【請求項１０】
基板上にソース電極およびドレイン電極を形成する工程と、
前記ソース電極およびドレイン電極を覆うように前記基板上に絶縁膜を形成する工程と、
前記ソース電極および前記ドレイン電極間に前記基板に達する第１の開口を形成するとともに、前記ソース電極の中央部および前記ドレイン電極の中央部に前記ソース電極および前記ドレイン電極に達する第２の開口を形成する工程と、
前記隔壁上部からの半導体層の成膜により、当該隔壁上とは分断された状態で前記第１開口の底部に当該半導体層からなるチャネル部半導体層を形成する工程と、
前記チャネル部半導体層を含む前記第１の開口および前記第２の開口を覆うように前記隔壁上にゲート絶縁膜を成膜する工程と、
前記ゲート絶縁膜上に前記チャネル部半導体層に対向するようにゲート電極を形成する工程と、
前記ゲート絶縁膜およびゲート電極を覆う層間絶縁膜を成膜する工程と、
前記隔壁上の半導体層に対して絶縁性を保った状態で前記第２開口内に設けられた接続孔を介して、前記ソース電極またはドレイン電極に接続された画素電極を、前記層間絶縁膜上に形成する工程とを行う
ことを特徴とする表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、特には微細にパターニングされた薄膜の半導体層を備えた半導体装置とその製造方法、さらにはこの半導体装置を用いた表示装置およびその製造方法に関する。
【背景技術】
【０００２】
薄膜トランジスタ（thin film transistor）は、電子回路、特にはアクティブマトリックス駆動のフラット型表示装置における画素トランジスタとして広く用いられている。近年、このような薄型の半導体装置に用いる半導体層として、有機材料を用いることが注目されている。有機材料を半導体層に用いた薄膜トランジスタ、すなわち有機薄膜トランジスタ（Organic Thin Film Transistor：ＯＴＦＴ）は、無機材料を半導体層に用いた構成と比較して、半導体層を低温で成膜することが可能である。このため、大面積化に有利であると共に、プラスチック等の耐熱性のないフレキシブルな基板上への形成も可能であり、多機能化と共に低コスト化も期待されている。
【０００３】
以上のような有機薄膜トランジスタは、基板上にソース電極およびドレイン電極、半導体層を設け、これらを覆うゲート絶縁膜上にゲート電極を設けてなるトップゲート型とすることが、微細化に対して有利である。これは、下地に凹凸のない平坦な基板面上においてソース／ドレイン電極の形成が行われるため、塗布系材料を用いた印刷法を適用してソース／ドレイン電極を形成した場合であっても、ソース電極−ドレイン電極間の距離を高精度に制御することができ、トランジスタ特性の良好な薄膜トランジスタを得ることが可能であるからである。
【０００４】
このようなトップゲート型の有機薄膜トランジスタの作製においては、例えばソース／ドレイン電極を形成した基板上にソース電極−ドレイン電極間を露出する開口部を備えた絶縁性の隔壁を設ける。次に、インクジェットなどの印刷法によって、隔壁の開口部内に有機半導体層およびゲート絶縁膜を順にパターン形成し、さらにゲート絶縁膜および隔壁上にゲート電極およびゲート電極から延設されたゲート配線を形成する。また、トップゲート型の有機薄膜トランジスタを画素トランジスタとして用いた表示装置は、有機薄膜トランジスタを覆う状態で保護膜を形成し、この保護膜上に画素電極を引き出して配線する（以上、下記特許文献１参照）。
【０００５】
以上のようなトップゲート型の有機薄膜トランジスタを用いた表示装置では、薄膜トランジスタ上に重ねて配線された画素電極の電位が、有機半導体層に影響を及ぼすことがない。このため、有機薄膜トランジスタを安定して動作させることが可能である。これは、表示装置以外であっても、例えばトップゲート型の有機薄膜トランジスタ上に上層配線を積層形成してなる半導体装置において同様である。
【０００６】
【特許文献１】特開２００６−１１４８６２号公報(特に図２および関連の記載部分参照）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、全ての有機半導体材料がインクジェットで形成できるわけではなく、一般的な有機半導体材料の成膜方法として真空蒸着が用いられる場合がある。真空蒸着法を用いた場合、半導体層のパターン成膜にメタルマスクが用いられる場合があり、この場合大面積の基板上に位置精度良好にパターン形成を行うことも困難であった。さらに、有機半導体層状へレジストパターンを形成しエッチングを行う場合には、レジストそのものやレジストパターンの除去に用いるレジスト剥離液が、有機半導体層にもダメージを与えるため、有機半導体層中のリーク電流の増加や移動度の低下や閾値シフトなど、半導体特性の劣化を伴うという問題があった。
【０００８】
また、薄膜トランジスタを用いた表示装置においては、薄膜トランジスタと同一の構成要素で容量素子などの他の素子が設けられる。このため、ゲート絶縁膜は、他の素子を構成する要素として、有機半導体層および隔壁の上部を含む全面上に成膜される場合がある。また、ゲート絶縁膜は、薄膜トランジスタの部分以外においても層間絶縁膜として用いられる場合もある。このような場合、半導体層や他の絶縁膜などの様々な材料層が混在する表面上にゲート絶縁膜を成長させなければならない。ところが、有機材料からなる半導体層上へのゲート絶縁膜などの薄膜成長は、その材料の数が少ないことなどから発展途上である。したがって、このような有機材料からなる半導体層を含む様々な材料層が混在する表面上に成膜されるゲート絶縁膜は、絶縁特性が局所的に異なり、メタル間のショートなどを引き起こす可能性がある。
【０００９】
そこで本発明は、微細化された半導体層と共に均一に成膜されたゲート絶縁膜を備え、これにより素子構造の微細化と共に信頼性の向上が図られた半導体装置およびその製造方法を提供すること、さらにはこの半導体装置を用いることにより高精細な表示が可能で信頼性の向上が図られた表示装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
このような目的を達成するための本発明の半導体装置は、基板上にソース電極およびドレイン電極が設けられ、さらにソース電極およびドレイン電極間に基板に達する第１の開口を有し、かつ、ソース電極の中央部およびドレイン電極の中央部にソース電極およびドレイン電極に達する第２の開口を有する絶縁性の隔壁が設けられている。また、第１の開口底部にはチャネル部半導体層が形成されている。そして、チャネル部半導体層を含む第１の開口と第２の開口を覆うように隔壁上にはゲート絶縁膜が形成され、このチャネル部半導体層上に重ねる状態でゲート絶縁膜上にゲート電極が設けられている。また、隔壁上には半導体層が設けられている。
【００１１】
このような構成の半導体装置は、隔壁の下部にチャネル部半導体層が設けられており、さらに隔壁の上部に半導体層が設けられている。このため、これらの半導体層は、隔壁上からの成膜によって微細に分断されてパターニングされたものとして形成され、この上部に成膜されたゲート絶縁膜は、大部分においてチャネル部半導体層を含む半導体層上に設けられることになり、同一の下地上に均一な膜質で形成されたものとなる。
【００１２】
また本発明の表示装置は、上述した本発明の半導体装置の構成において、ゲート絶縁膜およびゲート電極を覆う層間絶縁膜が備えられている。そして、この層間絶縁膜上には、隔壁上の半導体層に対して絶縁性を保った状態で第２開口内に設けられた接続孔を介して、ソース電極またはドレイン電極に接続された画素電極が設けられている。
【００１３】
このような表示装置であれば、層間絶縁膜上の画素電極は、隔壁上の全面に残存する状態で設けられた半導体層に対して絶縁性を保って設けられたものとなる。しかも、画素電極を反射材料で構成することにより、この画素電極下の半導体層には影響されずに、画素電極で反射させた表示光が取り出される。
【００１４】
また本発明はこのような構成の半導体装置の製造方法および表示装置の製造方法でもあり、上述した各部材を基板上にソース電極およびドレイン電極側から順に形成する方法である。そして特に、チャネル部半導体層の形成においては、隔壁上部からの半導体層の成膜により、当該隔壁上とは分断された状態で第１の開口の底部に当該半導体層からなるチャネル部半導体層を形成する。
【発明の効果】
【００１５】
以上説明したように本発明によれば、リソグラフィー法によらずに隔壁上からの成膜により微細に分断されてパターニングされたチャネル部半導体層を備えたことにより素子構造の微細化を図ることが可能になる。しかも、均一に成膜されたゲート絶縁膜が備えられたことにより、ゲート絶縁膜の上方に形成される配線やゲート電極、またはゲート絶縁膜の上下に配置される導電層間のリークが防止され、半導体装置の信頼性の向上を図ることが可能になる。また、上述したように微細化が図られた素子に画素電極を接続させた構成により、画素の占有面積の縮小化が図られて高精細な表示が可能で、かつ信頼性の高い表示装置を実現することが可能になる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の半導体装置および表示装置の実施の形態を図面に基づいて詳細に説明する。尚、半導体装置に関する各実施の形態においては、製造工程順に従って構成を説明する。
【００１７】
＜半導体装置−１＞
先ず、図１〜図３を用いて、本発明の半導体装置に関する実施形態の第１例を説明する。
【００１８】
先ず図１（１）に示すように、絶縁性の基板１を用意する。この基板１は、特に材料が限定されることはなく、例えば、ガラスなどの硬い材料であっても良く、ポリエーテルスルフォン（ＰＥＳ）やポリエチレンナフタレート（ＰＥＮ）と言ったやわらかいプラスチック材料であっても良い。また、以降に説明する各部材の支持基板と考えれば、前述のガラス基板やプラスチック基板上に保護膜やバッファー層が設けられた構成であっても良い。例えば、ガラス基板上に窒化シリコン（ＳｉＮｘ）薄膜がガスバリアの目的でついている構成や、プラスチックのフィルム基板上に窒化シリコン（ＳｉＮｘ）薄膜や、表面保護および平坦化用のアクリル系薄膜などが設けられている構成であっても良い。
【００１９】
次に、基板１上にソース電極３ｓおよびドレイン電極３ｄを形成する。ソース電極３ｓおよびドレイン電極３ｄのパターン形成は、例えばインクジェット法、マイクロコンタクト法、またはスクリーン印刷法等の印刷法や、フォトリソグラィー法を適用して行われる。
【００２０】
例えば、より微細なソース電極３ｓおよびドレイン電極３ｄを高精度に形成するためには、リソグラフィー法を適用したパターン形成を行うことが好ましい。この場合、成膜した電極材料層をリソグラフィー法によって形成したレジストパターンをマスクに用いてパターンエッチングする。電極材料層としては、例えばアルミニウム（Ａｌ）、金（Ａｕ）、金（Ａｕ）とクロム（Ｃｒ）との積層膜、銀(Ａｇ）、パラジウム（Ｐｄ）、モリブデン（Ｍｏ）、さらにはインジウム−スズ酸化物（ＩＴＯ）など、有機物／無機物、単体／化合物等に関わらず、導電性が良好な材料が用いられる。またこれらの材料膜も積層構造であっても良い。
【００２１】
次いで、図１（２）に示すように、ソース電極３ｓ／ドレイン電極３ｄが形成された基板１上に、絶縁性の隔壁５を形成する。この隔壁５は、第１開口５ａと第２開口５ｂとを備えて形成されている。第１開口５ａは、ソース電極３ｓおよびドレイン電極３ｄの端部とこれらの電極３ｓ，３ｄ間における基板１に達する形状で設けられる。第２開口５ｂは、ソース電極３ｓまたはドレイン電極３ｄの少なくとも一方に達するように設けられる。ここでは、一例としてソース電極３ｓおよびドレイン電極３ｄに達する２つの第２開口５ｂを図示した。
【００２２】
また、この隔壁５は、次の工程で成膜する半導体層が隔壁５の上部と下部とで分断されるように構成されていることが重要である。このような隔壁５は、半導体層よりも充分に厚い膜厚を備えており、かつ第１開口５ａおよび第２開口５ｂの側壁が、垂直か、より好ましくは開口上部に向かって開口径が狭くなるように傾斜した逆テーパ形状であることとする。
【００２３】
このような隔壁５における第１開口５ａおよび第２開口５ｂの側壁形状は、図１（イ）に示すように、傾斜角度が略均一に保たれた逆テーパ形状であっても良い。また図１（ロ）および図１（ハ）に示すように、積層膜で構成された隔壁５において、下層膜ほど開口幅を広くした構成であっても良い。さらに、次に形成される半導体層が隔壁５の上部と下部とで分断されるのであれば、図１（ニ）に示すように、第１開口５ａおよび第２開口５ｂの側壁形状は、上部のみが逆テーパ形状であっても良い。
【００２４】
以上のような隔壁５の作製方法としては、例えば感光性樹脂を用い光パターニングによって作製する方法や、絶縁性薄膜の形成とエッチングとを併用して作製する方法などが挙げられる。絶縁性薄膜としては、例えばＰＭＭＡなどの樹脂、窒化シリコン（ＳｉＮｘ）や酸化シリコン（ＳｉＯｘ）などの無機絶縁膜が用いられる。
【００２５】
そして、図１（イ）のような隔壁５であれば、感光性樹脂を用いて露光条件を調整したリソグラフィーを行うことにより、側壁を逆テーパ形状とした開口５ａ，５ｂを有する隔壁５が形成される。また、図１（ハ）、（ニ）のような多層構造を持つ隔壁も同様の方法で作製できる。例えば、光感光性樹脂を用いてこれを実現する場合には、第１層目の下層膜とその上層の第２層目の膜とに感光性の違いを持たせれば良い。また、第１層目に光感光性樹脂を用い、第２層目には第１層目の感光性樹脂に対して選択的にパターニングできる材料を用いても良い。さらに、絶縁性薄膜の形成とエッチングを併用する場合には、第１層目と第２層目にエッチング選択性を持たせれば良い。
【００２６】
以上のような隔壁５を形成した後には、図１（３）に示すように、隔壁５の上方から半導体層７を成膜することにより、隔壁５上とは分断された状態で第１開口５ａの底部に、半導体層７からなるチャネル部半導体層７ａを形成する。ここでは例えば、真空蒸着法により、基板１上の全面に半導体層７を成膜する。尚これにより、第２開口５ｂの底部にも、隔壁５上の半導体層７とは分断された形状の半導体層７が設けられることになる。
【００２７】
この半導体層７は、例えばペンタセン、ゼキシチオフェンなどのチオフェンオリゴマー、ポリチオフェンなどの有機半導体からなる。尚、インクジェット法などパターニングと成膜が同時に可能な方法を用いる場合には、隔壁５における第１開口５ａの底面のみに選択的に半導体層７を形成し、これをチャネル部半導体層７ａとしても良い。
【００２８】
次に、図２（１）に示すように、半導体層７が成膜された基板１上の全面に、ゲート絶縁膜９を成膜する。ゲート絶縁膜９は、酸化シリコンや窒化シリコンなどの無機材料膜、さらにはポリパラキシリレン、ポリビニルアルコール、ポリビニルフェノール、さらにはポリメタクリル酸メチル（ＰＭＭＡ）などの有機材料膜が用いられる。
【００２９】
その後、図２（２）に示すように、ゲート絶縁膜９、および第２開口５ｂ底部の半導体層７に、ソース電極３ｓおよびドレイン電極３ｄに達する接続孔９ａを形成する。この接続孔９ａは、隔壁５における第２開口５ｂの内側において、隔壁５上の半導体層７に対して絶縁性を保った位置に形成されることが好ましい。このような接続孔９ａは、例えばレジストパターンをマスクに用いたエッチングによって形成される。
【００３０】
次に、図２（３）に示すように、ゲート絶縁膜９上に、ゲート電極１１ａおよび配線１１ｂをパターン形成する。この場合、第１開口５ａ内においてチャネル部半導体層７ａに重なる位置にゲート電極１１ａを形成する。また、第２開口５ｂの底部に設けた接続孔９ａを介してソース電極７ｓとドレイン電極７ｄとにそれぞれ接続された各配線１１ｂを形成する。これらのゲート電極１１ａおよび配線１１ｂの形成は、ソース電極３ｓおよびドレイン電極３ｄの形成と同様の材料を用いて同様に行われる。
【００３１】
以上のようにして、ソース電極３ｓおよびドレイン電極３ｄに接して設けられたチャネル部半導体層７ａ上に、ゲート絶縁膜９を介してゲート電極１１ａが積層されたトップゲート・ボトムコンタクト型の薄膜トランジスタＴｒが得られる。そして、この薄膜トランジスタＴｒのソース電極３ｓおよびドレイン電極３ｄに接続された配線１１ｂがゲート絶縁膜９上に引き出された半導体装置１９-1が得られる。
【００３２】
以上の図に示す半導体装置１９-1は、例えばインバータ回路の一部を構成するものとなる。ここで、インバータ回路は論理回路の基本回路であり、図３の回路図に示すように少なくとも２つのトランジスタＴｒ１，Ｔｒ２で構成される。このようなインバータ回路の形成には、各トランジスタのゲート電極ならびにソース電極、ドレイン電極が複雑に配線される場合がある。
【００３３】
図４（Ａ）には、以上の実施形態の手順で作製した半導体装置１９-1の構成を適用して構成されるインバータ回路の平面構成図を示す。また、図４（Ｂ）には、この平面構成図に対応するＡ−Ａ’断面図［すなわち図２（３）］を合わせて示す。
【００３４】
このように、本実施形態の半導体装置１９-1を適用することで、複雑な配線構造を含むインバータ回路を構成することも容易に可能である。
【００３５】
また、インバータ回路の構成は、図４に示した構成に限定されることはない。図５（Ａ）には、インバータ回路の平面構成図の他の例を示し、図５（Ｂ）にはこの平面構成図におけるＡ−Ａ’断面図を合わせて示す。このような図５に示す構成であっても、ほぼ同一の動作が実現でき、実施形態で説明した手順と同様にして作製することが可能である。このことからすれば、本発明が回路構成に高い汎用性を持つことを意味している。尚、図５においては、図４と同一の構成要素に同一の符号を付している。
【００３６】
以上のようにして得られた構成の半導体装置１９-1では、チャネル部半導体層７ａは、パターニングされた絶縁性の隔壁５の段差を利用して第１開口５ａの底部に分断して形成されたものである。このため、微細に形成されたものとすることができる。
【００３７】
また、チャネル部半導体層７ａを構成する半導体層７は、第１開口５ａおよび第２開口５ｂを備えた隔壁５上から成膜されたものであるため、隔壁５の段差の上下に分断された状態で全面に残存している。このため、この上部に成膜されたゲート絶縁膜９は、大部分においてチャネル部半導体層７ａを含む半導体層７上に設けられることになり、均一な膜質で形成されたものとなる。
【００３８】
以上の結果、高精細なチャネル部半導体層７ａを備えたことにより素子構造の微細化を図ることが可能で、しかも均一に成膜されたゲート絶縁膜９が備えられたことにより、ゲート絶縁膜９の上方に形成されるゲート電極１１ａ−配線１１ｂ間、またはゲート絶縁膜９の上下に配置されるゲート電極１１ａおよび配線１１ｂと半導体層７との間のリークが防止され、信頼性の高い半導体装置１９-1の実現を図ることが可能になる。
【００３９】
さらに、絶縁性の隔壁５上において配線５ａを引き回した構造となるため、配線１１ａと下層のソース電極３ｓおよびドレイン電極３ｄとの間の寄生容量を小さくすることができる。これにより半導体装置１９-1の動作のを高速化することができる。
【００４０】
尚、以上説明した各層は、上述した材料で構成されることに限定されることはない。また、各層は機能を損なわない限り、複数の材料からなる多層構造を有していても良い。これらの例としては、下地との密着性確保のため電極下部への密着層の導入や、電極上へのエッチストッパ層の導入、ガスバリア性確保や延性確保のための積層メタル構造導入などがある。
【００４１】
また、各層の形成には公知の技術を広く用いることができるものとする。例えば、真空蒸着、スパッタリングやＣＶＤといった一般的な成膜方法、スピンコートやキャップコート、スクリーン印刷、インクジェット印刷等の溶液を用いた成膜方法、フォトリソグラフィー法、電子線リソグラフィー法、マイクロプリンティング法、ナノインプリント法などのパターン転写方法、ウェットエッチング法、ドライエッチング法、リフトオフなどのエッチングおよびパターン形成技術を広く組み合わせることができるものとする。これらを組み合わせるにあたり、必要となる加熱や洗浄と言った一般的な半導体形成技術も当然用いることができる。
【００４２】
さらに、以上の実施形態で説明した手順は、以下のような他の配線構成の半導体装置を作製することも可能である。
【００４３】
例えば図６（Ａ）の構成であれば、ゲート電極１１ａおよび配線１１ｂを形成する工程において、接続孔９ａを介してソース電極３ｓに接続されるようにゲート電極１１ａを延してパターン形成すると共に、他方の接続孔９ａを介してドレイン電極３ｄに接続されるように配線１１ｂをパターン形成れば良い。
【００４４】
また、図６（Ｂ）の構成であれば、隔壁５を形成する工程において、ソース電極３ｓおよびドレイン電極３ｄの端部とこれらの電極３ｓ，３ｄ間における基板１に達する形状の第１開口５ａのみを有する隔壁５を形成する。そして、ゲート絶縁膜９上には、ゲート電極１１ａのみを形成する。この場合、ソース電極３ｓおよびドレイン電極３ｄは、隔壁５下の基板１上において配線すれば良い。
【００４５】
＜半導体装置−２＞
次に、図７を用いて半導体装置に関する実施形態の第２例として、さらに上層の配線を設けた多層構造の半導体装置を説明する。ここでは第１例と重複する構成の説明は省略する。
【００４６】
先ず、第１例において図１（１）〜図２（３）を用いて説明したと同様にして、ゲート絶縁膜９上にゲート電極１１ａおよび配線１１ｂを形成するまでを行う。
【００４７】
その後、図７（１）に示すように、ゲート電極１１ａおよび配線１１ｂを覆う状態で層間絶縁膜２１を成膜し、この層間絶縁膜２１にゲート電極１１ａおよび配線１１ｂに達する接続孔２１ａをそれぞれ形成する。
【００４８】
このような層間絶縁膜２１の成膜および接続孔２１ａの形成方法は、図１（２）を用いて説明した絶縁性の隔壁５の形成と同様に行うことができる。ただし、層間絶縁膜２１の成膜は、例えばスピンコート法などにより塗布形成を行うと、下地表面の凹凸を少なからず平滑化することが期待できる。
【００４９】
次に、図７（２）に示すように、層間絶縁膜２１上に、接続孔２１ａを介してゲート電極１１ａや配線１１ｂに接続された２層目の配線２３をパターン形成する。
【００５０】
このような２層目の配線２３の形成は、図１（１）を用いて説明したソース電極３ｓおよびドレイン電極３ｄの形成、または図２（３）を用いて説明したゲート電極１１ａおよび配線１１ｂの形成と同様に行うことができる。
【００５１】
以上の後には必要に応じて、図７（３）に示すように、さらに層間絶縁膜２５を成膜して接続孔２５ａを形成し、接続孔２５ａを介して２層目の配線２３に接続された３層目の配線２７を形成する。また必要に応じて、さらに上層の配線を形成しても良い。
【００５２】
以上のようにして得られた多層配線構造の半導体装置１９-2では、チャネル部半導体層７ａが、第１開口５ａおよび第２開口５ｂを備えた隔壁５上から成膜され、隔壁５の段差を利用して第１開口５ａの底部に分断して形成された構成であるため、第１例の半導体装置と同様の効果を得ることができる。そして特に本第２例の半導体装置１９-2では、第２開口５ｂの底部から引き出した配線１１ｂが、さらに層間絶縁膜２１上で引き回された多層配線構造となっている。したがって、高い自由度での回路設計が可能となる。
【００５３】
＜半導体装置−３＞
次に、図８を用いて半導体装置に関する実施形態の第３例として、多層構造の半導体装置の他の例を説明する。ここでは第１例および第２例と重複する構成の説明は省略する。
【００５４】
先ず、第１例において図１（１）〜図２（３）を用いて説明したと同様にして、ゲート絶縁膜９上にゲート電極１１ａおよび配線１１ｂを形成するまでを行う。
【００５５】
ただし、図８（1）に示すように、隔壁５には、第１開口５ａと共に、ドレイン電極３ｄに達する第２開口５ｂのみを設け、半導体層７を成膜した後にゲート絶縁膜９を成膜し、ドレイン電極３ｄに達する接続孔９ａのみを形成する。その後、ゲート電極１１ａと共に、ドレイン電極３ｄに接続した配線１１ｂのみを形成する。この際、ゲート電極１１ａは、ゲート絶縁膜９を介しての隔壁５上において引き回して配線する。尚、ソース電極３ｓは、隔壁５下の基板１上において引き回して配線しておく。
【００５６】
次に、図８（２）に示すように、ゲート電極１１ａおよび配線１１ｂを覆う状態で層間絶縁膜２１を成膜し、この層間絶縁膜２１に配線１１ｂに達する接続孔２１ａのみを形成する。
【００５７】
次に、図８（３）に示すように、層間絶縁膜２１上に、接続孔２１ａを介して配線１１ｂに接続された２層目の配線２３をパターン形成し、ドレイン電極３ｄに接続された２層目の配線２３を層間絶縁膜２１上において引き回す。
【００５８】
以上のようにして得られた構成の半導体装置１９-3では、チャネル部半導体層７ａが、第１開口５ａおよび第２開口５ｂを備えた隔壁５上から成膜され、隔壁５の段差を利用して第１開口５ａの底部に分断して形成された構成であるため、第１例の半導体装置と同様の効果を得ることができる。そして特に本第３例の半導体装置１９-2では、ソース電極３ｓが基板1上において配線され、ゲート電極１１ａが隔壁５上において配線され、ソース電極３ｄが層間絶縁膜２１上で配線された多層配線構造となっている。したがって、各電極および配線のレイアウト設計の自由度を、第２例よりも高めることが可能である。
【００５９】
＜半導体装置−４＞
次に、図９を用いて半導体装置に関する実施形態の第４例として、第３例の変形例を示す。ここでは第１例および第２例と重複する構成の説明は省略する。
【００６０】
先ず、第１例において図１（１）〜図２（３）を用いて説明したと同様にして、ゲート絶縁膜９上にゲート電極１１ａを形成するまでを行う。
【００６１】
ただし、図９（1）に示すように、隔壁５には、第１開口５ａと共に、ドレイン電極３ｄに達する第２開口５ｂを設け、半導体層７を成膜した後にゲート絶縁膜９を成膜する。その後、ゲート絶縁膜９上にゲート電極１１ａのみを形成する。この際、ゲート電極１１ａは、ゲート絶縁膜９を介しての隔壁５上において引き回して配線する。尚、ソース電極３ｓは、隔壁５下の基板１上において引き回して配線しておく。
【００６２】
次に、図９（２）に示すように、ゲート電極１１ａを覆う状態で層間絶縁膜２１を成膜する。
【００６３】
次いで、図９（３）に示すように、層間絶縁膜２１、ゲート絶縁膜９、および第２開口５ｂ底部の半導体層７に、ドレイン電極３ｄに達する接続孔２１ａを形成する。
【００６４】
その後、図９（４）に示すように、接続孔２１ａを介してドレイン電極３ｄに接続された配線２３を、層間絶縁膜２１上において引き回す。
【００６５】
以上のようにして得られた構成の半導体装置１９-4では、チャネル部半導体層７ａが、第１開口５ａおよび第２開口５ｂを備えた隔壁５上から成膜され、隔壁５の段差を利用して第１開口５ａの底部に分断して形成された構成であり、さらにソース電極３ｓが基板1上において配線され、ゲート電極１１ａが隔壁５上において配線され、ソース電極３ｄが層間絶縁膜２１上で配線された多層配線構造となっている。したがって、第３例と同様の効果を得ることができる。
【００６６】
＜半導体装置−５＞
次に、図１０を用いて半導体装置に関する実施形態の第５例として、ゲート絶縁膜を積層構造とした半導体装置を説明する。ここでは第１例の変形例として第５例を説明することとし、第１例と重複する構成の説明は省略する。
【００６７】
先ず、第１例において図１（１）〜図１（３）を用いて説明したと同様にして、隔壁５上からの成膜によってチャネル部半導体層７ａを含む半導体層７を形成するまでを行う。
【００６８】
その後、図１０（1）に示すように、半導体層７が成膜された基板１上の全面に、積層構造のゲート絶縁膜９’を成膜する。このようなゲート絶縁膜９’の一例として、有機材料からなる半導体層７に対して低ダメージでの成膜が可能な下層絶縁膜９-1と、ゲート絶縁膜として良好な特性を示す材料からなる上層絶縁膜９-2との２層構造が示される。
【００６９】
有機材料からなる半導体層７に対して低ダメージでの成膜が可能な下層絶縁膜９-1としては、ポリパラキシリレンとその関連物質、ポリビニルアルコールやフッ化リチウムなどが挙げられる。このような下層絶縁膜９-1の膜厚は、この上部に上層絶縁膜９-2を成膜する際の影響が下地となる半導体層７に対して及ぶことのない膜厚であれば、０．１ｎｍ程度と非常に薄くても良い。このような薄膜状の下層絶縁膜９-1としては、例えば真空中で成膜したシランカップリング剤などの自己組織化単分子膜などが例示される。
【００７０】
またゲート絶縁膜として良好な特性を示す材料からなる上層絶縁膜９-2としては、例えば誘電率が高い材料として窒化シリコン（ＳｉＮｘ）や、酸化チタン（ＴｉＯ２）および酸化ハフニウム（ＨｆＯｘ）のような金属酸化膜が挙げられる。
【００７１】
その後は、第１例と同様の手順を行う。
【００７２】
すなわち、図１０（２）に示すように、ゲート絶縁膜９’、および第２開口５ｂ底部の半導体層７に、ソース電極３ｓおよびドレイン電極３ｄに達する接続孔９ａを形成する。
【００７３】
その後、図１０（３）に示すように、ゲート絶縁膜９’上に、ゲート電極１１ａおよび配線１１ｂをパターン形成する。
【００７４】
以上のようにして、ソース電極３ｓおよびドレイン電極３ｄに接して設けられたチャネル部半導体層７ａ上に、積層構造のゲート絶縁膜９’を介してゲート電極１１ａが設けられたトップゲート・ボトムコンタクト型の薄膜トランジスタＴｒが得られる。そして、この薄膜トランジスタＴｒのソース電極３ｓおよびドレイン電極３ｄに接続された配線１１ｂがゲート絶縁膜９’上に引き出された半導体装置１９-5が得られる。
【００７５】
以上のようにして得られた構成の半導体装置１９-5では、第１例の構成の半導体装置において、ゲート絶縁膜９’を積層構造としている。そして、下地となる半導体層７に対して低ダメージで形成可能な材料からなる下層絶縁膜９-1と、ゲート絶縁膜として適する材料からなる上層絶縁膜９-2とを積層させたことにより、チャネル部半導体層７ａの膜質を劣化させることなく、所望の特性のゲート絶縁膜９’を設けることが可能になるため、トランジスタ動作の向上を図ることが可能になる。
【００７６】
ここで、有機材料からなる半導体層７上に低ダメージで直接形成可能な絶縁膜材料は、現在のところ数種類に限られており、これらを用いた場合に必ずしも良好なトランジスタ特性が得られるとは限らない。特に、これらの絶縁膜は誘電率が低い場合が多く、ゲート電圧を効率的にトランジスタ動作に反映することができない。このため、本第５例のように、有機材料かならなる半導体層７上へ直接形成可能な下層絶縁膜９-1をひとたび成膜してしまえば、その上に形成される上層絶縁膜９-2は直接、半導体層７に触れることなく成膜可能である。したがって、半導体層７に直接ダメージを与えることなく、良好な特性を備えた様々な材料からなる上層絶縁膜９-2を設けることが可能になる。これにより、ゲート絶縁膜９’として用いることが可能な絶縁膜の種類を増やし、材料選択性の自由度の向上を図ることが可能になる。
【００７７】
尚、ゲート絶縁膜９’は、２層の積層構造に限定されることはなく３層またはそれ以上の積層構造であっても良い。例えば、３層構造であれば、上述した上層絶縁膜９-2上に、さらに上部のゲート電極１１ａおよび配線１１ｂを構成する金属層との密着性を確保するための絶縁層を設けても良い。
【００７８】
また、このような積層構造のゲート絶縁膜９’を設けた構成は、第２例〜第４例で示した構成の半導体装置と組み合わせることが可能であり、同様の効果を得ることができる。
【００７９】
＜半導体装置−６＞
次に、図１１を用いて半導体装置に関する実施形態の第６例として、ダブルゲート構造の薄膜トランジスタを備えた半導体装置を説明する。ここでは第１例の変形例として第６例を説明することとし、第１例と重複する構成の説明は省略する。
【００８０】
先ず、基板１上に第１ゲート電極３１を形成する。第１ゲート電極３１の形成は、第１例で説明したソース電極３ｓおよびドレイン電極３ｄの形成と同様に、インクジェット法、マイクロコンタクト法、またはスクリーン印刷法等の印刷法や、フォトリソグラィー法を適用して行われる。
【００８１】
次に、第１ゲート電極３１を覆う状態で第１ゲート絶縁膜３３を成膜する。第１ゲート絶縁膜３３の成膜は、第１例で説明したゲート絶縁膜９の成膜と同様に無機材料膜または有機材料膜が用いられる。尚、第１ゲート絶縁膜３３は積層構造であっても良い。
【００８２】
以上の後には、第１例において図１（１）〜図２（３）を用いて説明したと同様の手順を行い、第１ゲート絶縁膜３３上に、ソース電極３ｓおよびドレイン電極３ｄを形成し、さらに隔壁５の形成、半導体層７の成膜、ゲート絶縁膜（第２ゲート絶縁膜）９の成膜、ゲート電極（第２ゲート電極）１１ａおよび配線１１ｂの形成を行う。
【００８３】
以上のようにして、ソース電極３ｓおよびドレイン電極３ｄに接して設けられたチャネル部半導体層７ａを、ゲート絶縁膜９，３３を介して２つのゲート電極１１ａ，３１で挟持してなるダブルゲート構造の薄膜トランジスタＴｒ’が得られる。そして、この薄膜トランジスタＴｒ’のソース電極３ｓおよびドレイン電極３ｄに接続された配線１１ｂがゲート絶縁膜９上に引き出された半導体装置１９-6が得られる。
【００８４】
以上のようにして得られた構成の半導体装置１９-6であっても、第１例と同様の効果を得ることが可能である。
【００８５】
尚、このようなダブルゲート構造は、第２例〜第５例で示した構成の半導体装置と組み合わせることが可能であり、同様の効果を得ることができる。
【００８６】
また、上述したダブルゲート構造のトランジスタを用いて、図１２（Ａ）の回路図に示すインバータ回路を構成する場合、図１２（Ｂ）のような断面構成が例示される。すなわち、インバータ回路を構成する少なくとも２つのｐ型のトランジスタＴｒ１’，Ｔｒ２’のうち、一方のトランジスタＴｒ１’は、ゲート電極１１ａをドレイン電極３ｄに接続させると共に、下層の第１ゲート絶縁膜３３に形成した接続孔を介して下層の第１ゲート電極３１をドレイン３ｄと接続させる。またこのトランジスタＴｒ１’のソース電極３ｓを、他方のトランンジスタＴｒ２’のドレイン電極３ｄと共有させた構成とする。
【００８７】
＜液晶表示装置−１＞
次に、図１３〜図１５を用いて本発明の表示装置に関する第１例として液晶表示装置を説明する。
【００８８】
図１３は液晶表示装置の一構成例を説明するための概略の回路構成図である。この図に示すように、液晶表示装置４０の基板１上には、表示領域１ａとその周辺領域１ｂとが設定されている。表示領域１ａには、複数の走査線４１と複数の信号線４３とが縦横に配線されており、それぞれの交差部に対応して１つの画素が設けられた画素アレイ部として構成されている。また周辺領域１ｂには、必要に応じて走査線４１を走査駆動する走査線駆動回路４５と、輝度情報に応じた映像信号（すなわち入力信号）を信号線４３に供給する信号線駆動回路４７とが配置される場合がある。また、該駆動回路は表示装置に外付けされる場合もある。
【００８９】
走査線４１と信号線４３との各交差部に設けられる画素回路は、例えば薄膜トランジスタＴｒ、保持容量Ｃｓ、および画素電極ａで構成されている。そして、走査線駆動回路４５による駆動により、薄膜トランジスタＴｒを介して信号線４３から書き込まれた映像信号が保持容量Ｃｓに保持され、保持された信号量に応じた電圧が画素電極ａに供給され、この電圧に応じて液晶層を構成する液晶分子が傾斜して表示光の透過が制御される。
【００９０】
尚、以上のような画素回路の構成は、あくまでも一例であり、必要に応じて画素回路内に容量素子を設けたり、さらに複数のトランジスタを設けて画素回路を構成しても良い。また、周辺領域１ｂには、画素回路の変更に応じて必要な駆動回路が追加される。
【００９１】
図１４には、本実施形態の液晶表示装置４０の特徴部を説明するための１画素分の断面図を示す。また図１５には、一部を切り欠いた４画素分の平面図を示す。尚、図１４の断面図は、図１５におけるＡ−Ａ’断面に相当する。
【００９２】
これらの図に示す液晶表示装置４０は、上述した本発明の半導体装置を適用して構成された駆動基板を用いたものである。ここでは一例として図８を用いて説明した第３例の半導体装置を適用している。
【００９３】
すなわち、液晶表示装置４０は、層間絶縁膜２１上に配線形成された２層目の配線２３を画素電極ａとして用いている。また、薄膜トランジスタＴｒのドレイン電極３ｄを延設した部分を下部電極とし、ゲート電極１１ａと同一層で構成した配線を上部電極１１ｃとし、これらの間にゲート絶縁膜９および半導体層７を誘電体として挟持することによって容量素子Ｃｓが構成されている。
【００９４】
そして、層間絶縁膜２１上にマトリックス状に配列された複数の画素電極ａを覆う状態で配向膜５１が設けられて駆動基板を構成している。
【００９５】
以上のような駆動基板の配向膜５１側には、対向基板５３が配置されている。この対向基板５３は、ガラス基板のような透明基板からなり、駆動基板側に向かって全画素に共通の対向電極５５および配向膜５７がこの順に配置されている。尚、このような対向基板５３側の構成材料は、一般的な液晶表示装置の構成材料を適用して良い。
【００９６】
そして、このような駆動基板と対向基板５３とに形成した配向膜５１−５７間には、ここでの図示を省略したスペーサが挟持され、さらに液晶層ＬＣが充填封止されて液晶表示装置４０が構成されている。尚、図中には明記していないが、例えば対向基板５３の外面上に反射防止膜等の外光の反射を抑制する機能を有する部位が存在してもよく、この場合は該機能を有する部位を形成した後に、配向膜５１−５７間にスペーサを狭持させて液晶層ＬＣを充填封止する組み立て工程を行えば良い。また、対向基板５３側には、必要に応じてカラーフィルタ層を設けても良い。
【００９７】
以上説明した液晶表示装置４０によれば、第３例の半導体装置を用いて画素回路が構成されている。すなわち、チャネル部半導体層７ａが、第１開口５ａおよび第２開口５ｂを備えた隔壁５上から成膜され、隔壁５の段差を利用して第１開口５ａの底部に分断して形成された構成である。このため、高信頼性を備えつつも微細化が図られた薄膜トランジスタＴｒを画素回路に用いることで画素面積の縮小化、または画素間の縮小化による画素開口率の拡大を図ることが可能になる。
【００９８】
そして、ドレイン電極３ｄに接続された画素電極ａが、層間絶縁膜２１上に引き出されているため、この画素電極ａを反射材料で構成することにより、対向基板５３側から入射した外光Ｈを液晶層ＬＣで変調させ、かつ画素電極ａで反射させて表示光ｈとして表示する際、表示光ｈが隔壁５や半導体層７に影響されて着色することが防止され、これにより液晶表示装置４０の画質の向上を図ることが可能になる。
【００９９】
尚、上述した駆動基板の構成は、液晶表示装置における駆動基板に限定されることはなく、電気泳動型表示装置における駆動基板としての適用も可能であり、同様の効果を得ることができる。
【０１００】
＜有機ＥＬ表示装置＞
次に、図１６，１７を用いて本発明の表示装置に関する第２例として有機ＥＬ表示装置を説明する。
【０１０１】
図１６は有機ＥＬ表示装置の一構成例を説明するための概略の回路構成図である。この図に示すように、有機ＥＬ表示装置６０の基板１上には、表示領域１ａとその周辺領域１ｂとが設定されている。表示領域１ａには、複数の走査線６１と複数の信号線６３とが縦横に配線されており、それぞれの交差部に対応して１つの画素が設けられた画素アレイ部として構成されている。また周辺領域１ｂには、必要に応じて走査線６１を走査駆動する走査線駆動回路６５と、輝度情報に応じた映像信号（すなわち入力信号）を信号線６３に供給する信号線駆動回路６７とが配置される場合がある。また、該駆動回路は表示装置に外付けされる場合もある。
【０１０２】
走査線６１と信号線６３との各交差部に設けられる画素回路は、例えばスイッチング用の薄膜トランジスタＴｒ１、駆動用の薄膜トランジスタＴｒ２、保持容量Ｃｓ、および有機電界発光素子ＥＬで構成されている。そして、走査線駆動回路６５による駆動により、スイッチング用の薄膜トランジスタＴｒ１を介して信号線６３から書き込まれた映像信号が保持容量Ｃｓに保持され、保持された信号量に応じた電流が駆動用の薄膜トランジスタＴｒ２から有機電界発光素子ＥＬに供給され、この電流値に応じた輝度で有機電界発光素子ＥＬが発光する。尚、駆動用の薄膜トランジスタＴｒ２と保持容量Ｃｓとは、共通の電源供給線（Ｖｃｃ）６９に接続されている。
【０１０３】
尚、以上のような画素回路の構成は、あくまでも一例であり、必要に応じて画素回路内に容量素子を設けたり、さらに複数のトランジスタを設けて画素回路を構成しても良い。また、周辺領域１ｂには、画素回路の変更に応じて必要な駆動回路が追加される。
【０１０４】
図１７には、本実施形態の有機ＥＬ表示装置６０の特徴部を説明するための１画素分の断面図を示す。この図に示す有機ＥＬ表示装置６０は、上述した本発明の表示装置を駆動基板として用いたものである。ここでは一例として図８を用いて説明した第３例の半導体装置を適用している。
【０１０５】
すなわち、有機ＥＬ表示装置６０は、基板１上に２つの薄膜トランジスタＴｒ１，Ｔｒ２が設けられており、駆動用の薄膜トランジスタＴｒ２に接続された２層目の配線２３が画素電極ａとして用いられている。
【０１０６】
これらの各画素電極ａは、絶縁分離部７１によって絶縁分離されていることとする。このような絶縁分離部７１の形成は、作製工程を簡略化でき、緩やかな順テーパ形状の側壁が得られるという観点から、感光性樹脂を使うことが望ましいが、特にこれに限定するものではなく、広く公知の絶縁材料およびその加工形成方法を用いることができるものとする。
【０１０７】
そして、層間絶縁膜２１上にマトリックス状に配列された複数の画素電極ａ上に有機ＥＬ層７３が設けられ、有機ＥＬ層７３上に対向電極７５を設ける。この対向電極７５は、全画素に共通の電極として設けられることとする。ここで、対向電極７５は、画素電極ａが陽極として用いられる場合には、陰極として形成される。一方、対向電極７５は、画素電極ａが陰極として用いられる場合には、陽極として形成される。
【０１０８】
以上説明した有機ＥＬ表示装置６０によれば、第３例の半導体装置を用いて画素回路が構成されている。すなわち、チャネル部半導体層７ａが、第１開口５ａおよび第２開口５ｂを備えた隔壁５上から成膜され、隔壁５の段差を利用して第１開口５ａの底部に分断して形成された構成である。このため、高信頼性を備えつつも微細化が図られた薄膜トランジスタＴｒを画素回路に用いることで画素面積の縮小化、または画素間の縮小化による画素開口率の拡大を図ることが可能になる。
【０１０９】
しかも、画素電極ａが半導体層７よりも上方に引き出されるため、この画素電極ａを反射材料で構成することにより、有機ＥＬ層７３で発生した発光光を画素電極ａで反射させて表示光ｈとして表示する際、表示光ｈが隔壁５や半導体層７に影響されて着色することが防止され、これにより有機ＥＬ表示装置６０の画質の向上を図ることが可能になる。
【図面の簡単な説明】
【０１１０】
【図１】半導体装置に関する実施形態の第１例を説明する断面工程図（その１）である。
【図２】半導体装置に関する実施形態の第１例を説明する断面工程図（その２）である。
【図３】インバータ回路の回路図である。
【図４】実施形態の第１例を適用したインバータ回路の構成を説明する図である。
【図５】実施形態の第１例を適用した他のインバータ回路の構成を説明する図である。
【図６】半導体装置に関する実施形態の第１例の変形例を示す断面図である。
【図７】半導体装置に関する実施形態の第２例を説明する断面工程図である。
【図８】半導体装置に関する実施形態の第３例を説明する断面工程図である。
【図９】半導体装置に関する実施形態の第４例を説明する断面工程図である。
【図１０】半導体装置に関する実施形態の第５例を説明する断面工程図である。
【図１１】半導体装置に関する実施形態の第６例を説明する断面工程図である。
【図１２】第６例の半導体装置を適用したインバータ回路の構成を説明する図である。
【図１３】実施形態で説明する液晶表示装置の回路構成を示す図である。
【図１４】本発明を適用した液晶表示装置に関する実施形態を説明する要部断面図である。
【図１５】図１４の液晶表示装置における駆動基板側の４画素分の平面図を示す。
【図１６】実施形態で説明する有機ＥＬ表示装置の回路構成を示す図である。
【図１７】本発明を適用した有機ＥＬ表示装置に関する実施形態を説明する要部断面図である。
【符号の説明】
【０１１１】
１…基板、３ｓ…ソース電極、３ｄ…ドレイン電極、５…隔壁、５ａ…第１開口、５ｂ…第２開口、７…半導体層、７ａ…チャネル部半導体層、９…ゲート絶縁膜、９ａ…接続孔、１１ａ…ゲート電極、１１ｂ…配線、１９-1，１９-2，１９-3，１９-4，１９-5，１９-6…表示装置、２１…層間絶縁膜、２３…配線、２１ａ…接続孔、４０…液晶半導体装置、６０…有機ＥＬ表示装置、ａ（２３）…画素電極
【図１】
2009021477.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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