(57)【要約】【課題】データ転送速度が向上しても、複雑な設計手法を用いることなく、信号反射による信号品質劣化を防止することができるメモリ装置、メモリシステム、及びメモリ装置の設計方法を提供する。【解決手段】メモリシステムは、メモリコントローラ１０、所定の特性インピーダンスを有する伝送線路Ｌ１〜Ｌ３を含んでなる伝送線路、及び伝送線路に接続されるメモリモジュール２１，２２，３１，３２を備えるメモリ装置１１，１２を備える。メモリ装置１１は、メモリモジュール２１，２２に関して対称的に伝送線路上に配置され、メモリモジュール２１，２２とともにローパスフィルタをなすチップインダクタ２３〜２５を備える。同様に、メモリ装置１２は、メモリモジュール３１，３２に関して対称的に伝送線路上に配置され、メモリモジュール３１，３２とともにローパスフィルタをなすチップインダクタ３３〜３５を備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
所定の特性インピーダンスを有する伝送線路に接続されるメモリを備えるメモリ装置において、
前記メモリに関して対称的に前記伝送線路上に配置され、前記メモリとともにローパスフィルタをなす誘導成分を有する集中定数回路素子を備えることを特徴とするメモリ装置。
【請求項２】
前記集中定数回路素子は、チップ型のインダクタ素子、又は、前記伝送線路の一部を前記伝送線路に沿う方向とは異なる方向にも引き回して形成される配線型のインダクタ素子であることを特徴とする請求項１記載のメモリ装置。
【請求項３】
メモリ装置に対して情報を書き込むとともにメモリ装置から情報を読み出すメモリシステムにおいて、
少なくとも１つの請求項１又は請求項２記載のメモリ装置と、
前記伝送線路に接続されて前記メモリ装置に対する情報の書き込み及び前記メモリ装置からの情報の読み出しを制御するメモリコントローラと
を備えることを特徴とするメモリシステム。
【請求項４】
前記伝送線路に接続されて、前記メモリコントローラとともにローパスフィルタをなす誘導成分を有する集中定数回路素子を備えることを特徴とする請求項３記載のメモリシステム。
【請求項５】
所定の特性インピーダンスを有する伝送線路に接続されるメモリを備えるメモリ装置の設計方法であって、
誘導成分を有する集中定数回路素子を、前記メモリに関して対称的に前記伝送線路上に配置する第１ステップと、
前記メモリと前記集中定数回路素子とからローパスフィルタが形成されるように、前記集中定数回路素子の誘導成分の大きさを決定する第２ステップと
を含むことを特徴とするメモリ装置の設計方法。
【請求項６】
前記第２ステップは、前記ローパスフィルタのカットオフ周波数を、前記伝送線路を介した信号の転送に用いられるクロックの周波数よりも高い周波数に設定するステップであることを特徴とする請求項５記載のメモリ装置の設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ装置、メモリシステム、及びメモリ装置の設計方法に関する。
【背景技術】
【０００２】
一般的に、メモリシステムは、メモリを備えるメモリ装置と、メモリ装置を制御するメモリコントローラとを備える。コンピュータや半導体試験装置等の各種装置に設けられるメモリシステムは、主としてメモリ容量の変更に柔軟に対応するために、メモリコントローラに接続されたメモリコネクタを備えており、このメモリコネクタに対して着脱可能なメモリモジュールをメモリ装置として用いるのが一般的である。
【０００３】
以下の特許文献１には、一端がメモリコントローラに接続された伝送線路に、メモリモジュール上に設けられた各メモリチップのクロック端子やデータ端子を一筆書き可能な配線経路を介して接続し、伝送線路の他端に反射を吸収する終端抵抗を接続したメモリシステムが開示されている。かかる構成にすることで、信号反射による信号波形の乱れを抑えて、信号伝送の信頼性を向上させ、メモリ動作の安定性を増大させ、アクセス時間の増大を抑制している。また、以下の非特許文献１には、負荷容量が接続される接続点近傍の伝送線路の幅を狭く（細く）形成して高インピーダンスにすることで、伝送線路を伝わる信号の周波数が高くなっても、信号波形の劣化を防止する技術が開示されている。
【０００４】
更に、以下の特許文献２には、メモリが接続された伝送線路を複数のセグメントに分割し、各セグメントの境界で積極的に反射を発生させ、反射波を重ね合わせることによって信号波形の歪みを減少させる技術が開示されている。具体的には、伝送線路を伝播する信号の波形歪みを減少させる反射波が隣接する二つのセグメント同士の境界で発生するように、遺伝的アルゴリズム等の最適化アルゴリズムを用いて各セグメントの特性インピーダンスを設計する設計手法が開示されている。
【特許文献１】特開２００１−２５６１７５号公報
【特許文献２】特開２００５−１５０６４４号公報
【非特許文献１】直野典彦、他１名，「高速デジタルシステム設計法詳説」，日経ＢＰ社，２００２年２月
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、近年においては、メモリの高速化の要求が高まっている。例えば、パーソナルコンピュータを始めとしたコンピュータのメインメモリとして、現時点ではＤＤＲ２ ＳＤＲＡＭ（Double-Data-Rate2 Synchronous Dynamic Random Access Memory）が一般的に用いられているが、今後はＤＤＲ３ ＳＤＲＡＭが予定されており、更にはその後継としてＤＤＲ４ ＳＤＲＡＭも予定されている。尚、ＤＤＲ３ ＳＤＲＡＭの理論上のデータ転送速度は、ＤＤＲ２ ＳＤＲＡＭのデータ転送速度の２倍である。
【０００６】
上記の特許文献１に開示されたメモリシステムでは、データ転送速度が向上すると伝送線路を伝播する信号に含まれる周波数成分が高くなるため、伝送線路に接続された各メモリチップから反射波が生じてしまう。すると、メモリチップからの反射波が伝送線路上で本来の信号に重畳されてしまい、信号劣化が生じてデータの書き込み及び読み出しが阻害されてしまうという問題がある。
【０００７】
図１０は、上記特許文献１に開示された従来のメモリシステムにおけるアイ開口シミュレーション結果を示す図であって、（ａ）はメモリチップに対する書き込み時におけるアイ開口シミュレーション結果であり、（ｂ）はメモリチップからの読み出し時におけるアイ開口シミュレーション結果である。尚、図１０に示すシミュレーション結果は、伝送線路に４つのメモリチップが接続されており、データ転送速度を６６６Ｍｂｐｓ（クロック周波数３３３ＭＨｚ）にしたときのものである。
【０００８】
図１０（ａ）において、符号Ｐ１０１を付したアイ開口はメモリコントローラに最も近いメモリチップに対する書き込み時に得られたものであり、符号Ｐ１０４を付したアイ開口はメモリコントローラに最も遠いメモリチップに対する書き込み時に得られたものである。符号Ｐ１０２，Ｐ１０３を付したアイ開口は、それらの間に位置するメモリチップに対する書き込み時に得られたものである。また、図１０（ｂ）において、符号Ｐ２０１を付したアイ開口はメモリコントローラに最も近いメモリチップからの読み出し時に得られたものであり、符号Ｐ２０４を付したアイ開口はメモリコントローラに最も遠いメモリチップからの読み出し時に得られたものである。これら図１０（ａ），（ｂ）を参照すると、アイ開口が劣化していることが分かる。
【０００９】
ここで、上記の特許文献１に対して上記の非特許文献１に開示された技術を適用すれば、信号波形の劣化が防止するとも考えられる。しかしながら、非特許文献１に開示された技術は基本的には局所的にインピーダンスを整合する方式のため、特許文献１に開示された技術に適用しても完全に反射を消すことが難しく、不整合点が多い場合には反射波同士が重畳して大きな信号劣化を生ずることが考えられる。
【００１０】
また、上記の特許文献２に開示された技術は、設計手法が極めて複雑であり、遺伝的アルゴリズム等の特別な最適化アルゴリズムを用いて設計を行う必要がある。このため、このような特別な最適化アルゴリズムを用いたプログラム及び回路シミュレータ（例えば、ＳＰＩＣＥ：Simulation Program with Integrated Circuit Emphasis）を用意する必要があるため、設計に時間を要するのみならず初期投資コストが掛かるという問題があった。
【００１１】
本発明は上記事情に鑑みてなされたものであり、データ転送速度が向上しても、複雑な設計手法を用いることなく、信号反射による信号品質劣化を防止することができるメモリ装置、メモリシステム、及びメモリ装置の設計方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記課題を解決するために、本発明のメモリ装置は、所定の特性インピーダンスを有する伝送線路（Ｌ１〜Ｌ３）に接続されるメモリ（２１、２２、３１，３２）を備えるメモリ装置（１１、１２）において、前記メモリに関して対称的に前記伝送線路上に配置され、前記メモリとともにローパスフィルタをなす誘導成分を有する集中定数回路素子（２３〜２５、３３〜３５）を備えることを特徴としている。
また、本発明のメモリ装置は、前記集中定数回路素子が、チップ型のインダクタ素子、又は、前記伝送線路の一部を前記伝送線路に沿う方向とは異なる方向にも引き回して形成される配線型のインダクタ素子であることを特徴としている。
ここで、本発明のメモリ装置は、前記ローパスフィルタのカットオフ周波数が、前記伝送線路を介した信号の転送に用いられるクロックの周波数よりも高い周波数に設定されることを特徴としている。
また、本発明のメモリ装置は、前記メモリが、前記伝送線路に接続される第１，第２メモリ（２１、２２、３１、３２）を備えており、前記中定数回路素子が、前記第１，第２メモリ間の前記伝送線路上に配置された第１素子（２４、３４）と、前記第１メモリに関して前記第１素子と対称的に前記伝送線路上に配置された第２素子（２３、３３）と、前記第２メモリに関して前記第１素子と対称的に前記伝送線路上に配置された第３素子（２５、２５）とを備えることを特徴としている。
また、本発明のメモリ装置は、前記ローパスフィルタが、前記第１，第２素子及び前記第１メモリからなる３次の第１フィルタ（Ｆ１、Ｆ３）と、前記第１，第３素子及び前記第２メモリからなる３次の第２フィルタ（Ｆ２、Ｆ４）とを備えることを特徴としている。
或いは、本発明のメモリ装置は、前記ローパスフィルタが、前記第１，第２，第３素子及び前記第１，第２メモリからなる５次のフィルタであることを特徴としている。
また、本発明のメモリ装置は、前記第３素子に代えて、前記伝送線路を終端する終端抵抗（３２ｃ，３２ｄ）を備えることを特徴としている。
更に、本発明のメモリ装置は、前記伝送線路を外部に接続する接続部（Ｃ２１，Ｃ２２、Ｃ３１）を備えており、前記第２，第３素子の少なくとも一方の誘導成分の大きさは、前記接続部の誘導成分の大きさを考慮して設定されていることを特徴としている。
前述した課題を解決するために、本発明のメモリシステムは、メモリ装置に対して情報を書き込むとともにメモリ装置から情報を読み出すメモリシステムにおいて、少なくとも上記の何れかに記載のメモリ装置（１１、１２）と、前記伝送線路に接続されて前記メモリ装置に対する情報の書き込み及び前記メモリ装置からの情報の読み出しを制御するメモリコントローラ（１０）とを備えることを特徴としている。
また、本発明のメモリシステムは、前記伝送線路に接続されて、前記メモリコントローラとともにローパスフィルタをなす誘導成分を有する集中定数回路素子（４０）を備えることを特徴としている。
前述した課題を解決するために、本発明のメモリ装置の設計方法は、所定の特性インピーダンスを有する伝送線路（Ｌ１〜Ｌ３）に接続されるメモリ（２１、２２、３１、３２）を備えるメモリ装置（１１、１２）の設計方法であって、誘導成分を有する集中定数回路素子（２３〜２５、３３〜３５）を、前記メモリに関して対称的に前記伝送線路上に配置する第１ステップと、前記メモリと前記集中定数回路素子とからローパスフィルタが形成されるように、前記集中定数回路素子の誘導成分の大きさを決定する第２ステップとを含むことを特徴としている。
また、本発明のメモリ装置の設計方法は、前記集中定数回路素子が、チップ型のインダクタ素子、又は、前記伝送線路の一部を前記伝送線路に沿う方向とは異なる方向にも引き回して形成される配線型のインダクタ素子であることを特徴としている。
ここで、本発明のメモリ装置の設計方法は、前記第２ステップが、前記ローパスフィルタのカットオフ周波数を、前記伝送線路を介した信号の転送に用いられるクロックの周波数よりも高い周波数に設定するステップであることを特徴としている。
また、本発明のメモリ装置の設計方法は、前記第１ステップが、前記メモリとして前記伝送線路に接続される第１，第２メモリ（２１、２２、２１，３２）を配置し、前記集中定数回路素子として、前記第１，第２メモリ間の前記伝送線路上に第１素子（２４、３５）、前記第１メモリに関して前記第１素子と対称的に前記伝送線路上に第２素子（２３、３３）、及び前記第２メモリに関して前記第１素子と対称的に前記伝送線路上に第３素子（２５、３５）を配置するステップであることを特徴としている。
また、本発明のメモリ装置の設計方法は、第２ステップが、前記第１，第２素子及び前記第１メモリから３次の第１フィルタ（Ｆ１、Ｆ３）が構成され、前記第１，第３素子及び前記第２メモリから３次の第２フィルタ（Ｆ２、Ｆ４）が構成されるよう、前記集中定数回路素子の誘導成分の大きさを決定するステップであることを特徴としている。
また、本発明のメモリ装置の設計方法は、第２ステップが、前記第１，第２，第３素子及び前記第１，第２メモリから５次のローパスフィルタが構成されるよう、前記集中定数回路素子の誘導成分の大きさを決定するステップであることを特徴としている。
また、本発明のメモリ装置の設計方法は、前記第３素子に代えて、前記伝送線路を終端する終端抵抗（３２ｃ、３２ｄ）を設けるステップを含むことを特徴としている。
更に、本発明のメモリ装置の設計方法は、前記第２ステップが、前記伝送線路を外部に接続する接続部の誘導成分の大きさを考慮して、前記第２，第３素子の少なくとも一方の誘導成分の大きさを設定するステップであることを特徴としている。
【発明の効果】
【００１３】
本発明によれば、伝送線路に接続されるメモリと、メモリに関して対称的に伝送線路上に配置された集中定数回路素子とによってローパスフィルタが構成されて伝送線路の特性インピーダンスに整合されているため、信号の不要な反射が生じない。これにより、信号反射による信号品質劣化を防止することができ、高速の書き込み及び読み出しが可能であるという効果がある。
また、メモリ装置の設計は、基本的にはローパスフィルタの設計と同様であるため、複雑な設計手法を用いることなく容易な手法で設計を行うことができるという効果がある。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照して本発明の実施形態によるメモリ装置、メモリシステム、及びメモリ装置の設計方法について詳細に説明する。
【００１５】
〔第１実施形態〕
図１は、本発明の第１実施形態によるメモリ装置及びメモリシステムの要部構成を示すブロック図である。図１に示す通り、本実施形態のメモリシステム１は、メモリコントローラ１０、伝送線路Ｌ１〜Ｌ３、メモリ装置１１，１２、及び終端抵抗１３を備える。尚、メモリコントローラ１０とメモリ装置１１との間、及びメモリ装置１１，１２間は複数の伝送線路（例えば、データを伝送するための１６本の伝送線路等）で接続されるが、図１においては図の簡略化のために、伝送線路Ｌ１〜Ｌ３を含んでなる１本の伝送線路のみを図示している。
【００１６】
メモリコントローラ１０は、メモリ装置１１，１２に対するデータの書き込み及びメモリ装置１１，１２からのデータの読み出しを制御する。伝送線路Ｌ１〜Ｌ３は、所定の特性インピーダンスＺ０（例えば、５０Ω）を有しており、メモリコントローラ１０とメモリ装置１１，１２とを接続する１本の伝送線路をなす。具体的に、伝送線路Ｌ１はメモリコントローラ１０とメモリ装置１１との間を接続し、伝送線路Ｌ２はメモリ装置１１，１２間を接続し、伝送線路Ｌ３はメモリ装置１２と終端抵抗１３との間を接続する。
【００１７】
メモリ装置１１は、メモリモジュール２１，２２（メモリ）及びチップインダクタ２３〜２５（集中定数回路素子）を備える。メモリモジュール２１，２２は、例えばＤＤＲ ＳＤＲＡＭ又はＤＤＲ２ ＳＤＲＡＭ規格のメモリチップ（図示省略）を備えるＤＩＭＭ（Dual Inline Memory Module）規格のモジュールである。メモリモジュール２１，２２が備えるメモリチップに接続された所定の端子が伝送線路Ｌ１〜Ｌ３を含んでなる伝送線路に接続される。
【００１８】
チップインダクタ２３〜２５は、伝送線路Ｌ１〜Ｌ３を含んでなる伝送線路上に、メモリモジュール２１，２２に関して対称的に配置される。具体的には、伝送線路Ｌ１と伝送線路Ｌ２との間にチップインダクタ２３〜２５が順に配置され、チップインダクタ２３，２４間にメモリモジュール２１が接続されており、チップインダクタ２４，２５間にメモリモジュール２２が接続されている。詳細は後述するが、これらチップインダクタ２３〜２５は、メモリモジュール２１，２２とともにローパスフィルタをなす。
【００１９】
メモリ装置１２は、メモリモジュール３１，３２（メモリ）及びチップインダクタ３３〜３５（集中定数回路素子）を備える。メモリモジュール３１，３２は、メモリモジュール２１，２２と同様に、例えばＤＤＲ ＳＤＲＡＭ又はＤＤＲ２ ＳＤＲＡＭ規格のメモリチップ（図示省略）を備えるＤＩＭＭ規格のモジュールであり、メモリモジュール３１，３２に設けられたメモリチップに接続された所定の端子が伝送線路Ｌ１〜Ｌ３を含んでなる伝送線路に接続される。
【００２０】
チップインダクタ３３〜３５は、伝送線路Ｌ１〜Ｌ３を含んでなる伝送線路上に、メモリモジュール３１，３２に関して対称的に配置される。具体的には、伝送線路Ｌ２と伝送線路Ｌ３との間にチップインダクタ３３〜３５が順に配置され、チップインダクタ３３，３４間にメモリモジュール３１が接続されており、チップインダクタ３４，３５間にメモリモジュール３２が接続されている。詳細は後述するが、これらチップインダクタ３３〜３５は、メモリモジュール３１，３２とともにローパスフィルタをなす。
【００２１】
終端抵抗１３は、電源線とグランドとの間に直列接続された抵抗１３ａ，１３ｂからなり、抵抗１３ａと抵抗１３ｂとの接続点に伝送線路Ｌ３が接続される。尚、これら抵抗１３ａ，１３ｂによってテブナン終端が形成されている。つまり、本実施形態のメモリシステム１は、チップインダクタ２３〜２５，３３〜３５が設けられるとともにメモリモジュール２１，２２，３１，３２が接続された伝送線路Ｌ１〜Ｌ３を含んでなる伝送線路の一端がメモリコントローラ１０に接続され、その他端が終端抵抗１３により終端されたシステムである。
【００２２】
図２は、本発明の第１実施形態によるメモリシステム１の等価回路を示す図であって、（ａ）はメモリモジュール２１，２２，３１，３２に対する書き込みを行う場合の等価回路を示す図であり、（ｂ）はメモリモジュール２１，２２，３１，３２からの読み出しを行う場合の等価回路を示す図である。図２（ａ）に示す通り、メモリモジュール２１，２２，３１，３２に対する書き込みを行う場合には、メモリコントローラ１０は信号源１０ａと内部抵抗１０ｂとからなる回路と等価である。また、メモリジュール２１，２２，３１，３２はコンデンサと等価である。
【００２３】
これに対し、図２（ｂ）に示す通り、メモリモジュール２１，２２，３１，３２からの読み出しを行う場合には、読み出しが行われないメモリモジュール２１，２２，３１は、図２（ａ）と同様にコンデンサと等価であるが、読み出しが行われるメモリモジュール３２は、信号源３２ａと整合抵抗３２ｂとからなる回路とコンデンサとが並列に接続された回路と等価である。また、メモリコントローラ１０は抵抗１０ｃ，１０ｄからなるテブナン終端抵抗と等価である。
【００２４】
ここで、本実施形態のメモリ装置の設計方法について説明する。本実施形態では、メモリモジュール２１，２２及びチップインダクタ２３〜２５からなるメモリ装置１１と、メモリモジュール３１，３２及びチップインダクタ３３〜３５からなるメモリ装置１２について、負荷がＺ０である３次のＴ型ローパスフィルタの直列接続として設計する。
【００２５】
具体的には、メモリ装置１１の設計方法を例に挙げると、まず図２（ａ），（ｂ）に示す通り、容量ＣＬのコンデンサと等価なメモリモジュール２１，２２が接続されており伝送線路Ｌ１〜Ｌ３を含んでなる伝送線路上に、メモリモジュール２１，２２に関して対称的にチップインダクタ２３〜２５を配置する（第１ステップ）。つまり、ここで、チップインダクタ２３，２５のインダクタンスをＬ１とし、チップインダクタ２４のインダクタンスをＬ２とする。
【００２６】
次に、メモリモジュール２１，２２とチップインダクタ２３〜２５とからなるメモリ装置１１について、メモリモジュール２１とチップインダクタ２３，２４とからなる３次のＴ型ローパスフィルタ（第１ローパスフィルタＦ１）と、メモリモジュール２２とチップインダクタ２４，２５とからなる３次のＴ型ローパスフィルタ（第２フィルタＦ２）とが直列接続された回路であるとみなし、かかる回路のチップインダクタ２３，２５のインダクタンスＬ１及びチップインダクタ２４のインダクタンスＬ２を決定する。尚、第１ローパスフィルタＦ１，第２ローパスフィルタＦ２はチェビシェフ型、及びバターワース型の何れであっても良い。
【００２７】
このとき、メモリモジュール２１，２２が備えるメモリチップの仕様から容量ＣＬを決定する。例えば、メモリモジュール２１，２２がＤＤＲ２ ＳＤＲＡＭ規格のメモリチップを備えているとすると、メモリモジュール２１，２２と等価なコンデンサの容量ＣＬは３［ｐＦ］程度の容量となる。また、ローパスフィルタのカットオフ周波数を、伝送線路を介した信号の転送に用いられるクロックの周波数よりも高い周波数に設定する。尚、終端抵抗１３ａ，１３ｂの抵抗値Ｒは伝送線路Ｌ１〜Ｌ３の特性インピーダンスの２倍の値（２×Ｚ０）に設定する。尚、メモリ装置１２の設計方法も同様の方法が用いられる。
【００２８】
伝送線路Ｌ１〜Ｌ３の特性インピーダンスを５０［Ω］とすると、終端抵抗１３ａ，１３ｂの抵抗値Ｒは１００［Ω］になる。また、メモリモジュール２１，２２と等価なコンデンサの容量ＣＬを３．０［ｐＦ］とし、上記のカットオフ周波数を２．１［ＧＨｚ］とし、第１ローパスフィルタＦ１及び第２フィルタＦ２が共にバターワース型のフィルタであるとすると、チップインダクタ２３，２５，３３，３５のインダクタンスＬ１は３．８［ｎＨ］になり、チップインダクタ２４，３４のインダクタンスＬ２は７．６［ｎＨ］になる。
【００２９】
尚、チップインダクタ２３〜２５，３３〜３５のインダクタンスは、メモリモジュール２１，２２と等価なコンデンサの容量ＣＬのバラツキ、トランジスタの寄生素子への対応、及びメモリコントローラ１０のメーカ毎の仕様の相違や寄生容量の補償のため、上記の手法で得られた値の１／２〜３倍程度の範囲で調整するか、又は回路シミュレーションを用いて補正した方が良い特性が得られる。これら調整や補正を行う場合には、群遅延がカットオフ周波数内で平均値から１／２〜２倍の範囲を超えないようにする必要がある。
【００３０】
また、以上の説明では、メモリモジュール２１，２２間及びメモリモジュール３１，３２間に１つのチップインダクタ２４，３４をそれぞれ配置して設計したが、これらの間に２つのチップインダクタを配置して設計を行っても良い。これは、実際のメモリ装置１１では、メモリモジュール２１，２２間及びメモリモジュール３１，３２間には数ｍｍ〜数十ｍｍの長さの伝送線路（特性インピーダンスＺ０）が配置されるからである。
【００３１】
次に、本発明の第１実施形態によるメモリ装置及びメモリシステムの動作について説明する。尚、ここでは、メモリモジュール２１，２２，３１，３２のうちのメモリモジュール３２に対する書き込み時の動作、及びメモリモジュール３２からの読み出し時の動作について順に説明する。メモリモジュール３２に対する書き込みを行う場合には、図２（ａ）に示す通り、メモリコントローラ１０から出力された信号が、伝送線路Ｌ１を介してチップインダクタ２３、メモリモジュール２１、及びチップインダクタ２４からなる第１ローパスフィルタＦ１をまず通過する。このとき、第１ローパスフィルタＦ１は、カットオフ周波数帯域内で特性インピーダンスＺ０に整合されるため、不要な反射を起こさない。
【００３２】
次に、チップインダクタ２４、メモリモジュール２２、及びチップインダクタ２５からなる第２ローパスフィルタＦ２を通過して伝送線路Ｌ２を介した後に、チップインダクタ３３、メモリモジュール３１、及びチップインダクタ３４からなる第３ローパスフィルタＦ３を通過し、メモリモジュール２２に至って書き込みが行われる。尚、チップインダクタ３４、メモリモジュール３２、及びチップインダクタ３５からなる第４ローパスフィルタＦ４を通過した信号は、伝送線路Ｌ３を介した後に終端抵抗１３で終端吸収される。ここで、上記の第２ローパスフィルタＦ２、第３ローパスフィルタＦ３、及び第４ローパスフィルタＦ４もカットオフ周波数帯域内で特性インピーダンスＺ０に整合されるため、不要な反射を起こさない。
【００３３】
次に、メモリモジュール３２からの読み出しを行う場合には、図２（ｂ）に示す通り、メモリモジュール３２から出力された信号が、整合抵抗３２ｂを介して特性インピーダンスＺ０に整合した第４ローパスフィルタＦ４の中間点に印加される。この中間点に印加された信号のうち、メモリコントローラ１０側に向かう信号は、不要反射がない状態で、第３ローパスフィルタＦ３、伝送線路Ｌ２、第２ローパスフィルタＦ２、第１ローパスフィルタＦ１、及び伝送線路Ｌ１を順に介してメモリコントローラ１０に入力され、抵抗１０ｃ，１０ｄからなるテブナン終端抵抗で吸収される。また、上記の中間点に印加された信号のうち、終端抵抗１３側に向かう信号も不要反射がない状態で伝送線路Ｌ３を介して終端抵抗１３で吸収される。ここで、整合抵抗３２ｂの値は、メモリコントローラ１０側と終端抵抗１３側とが並列に繋がるため、特性インピーダンスＺ０の半分の値が選ばれる。
【００３４】
以上説明した通り、本実施形態では、メモリモジュール２１，２２，３１，３２及びチップインダクタ２３〜２５，３３〜３５で構成される第１ローパスフィルタＦ１〜第４ローパスフィルタＦ４が、カットオフ周波数帯域内で伝送線路Ｌ１〜Ｌ３の特性インピーダンスＺ０に整合されているため不要な反射が生じない。このため、伝送系全体として不要な反射が生じず、信号反射による信号品質劣化を防止することができ、高速の書き込み及び読み出しが可能である。また、以上説明したメモリ装置１１，１２の設計は、基本的にはローパスフィルタの設計と同様であるため、複雑な設計手法を用いることなく容易な手法で設計を行うことができる。
【００３５】
図３は、本発明の第１実施形態によるメモリシステム１におけるアイ開口シミュレーション結果を示す図であって、（ａ）はメモリモジュール２１，２２，３１，３２に対する書き込み時におけるアイ開口シミュレーション結果であり、（ｂ）はメモリモジュール２１，３２からの読み出し時におけるアイ開口シミュレーション結果である。尚、図３に示すシミュレーション結果は、図１０に示すシミュレーション結果と同様に、データ転送速度を６６６Ｍｂｐｓ（クロック周波数３３３ＭＨｚ）にしたときのものである。
【００３６】
図３（ａ）において、符号Ｐ１１〜Ｐ１４を付したアイ開口は、それぞれメモリモジュール２１，２２，３１，３２に対する書き込み時に得られたものである。また、図３（ｂ）において、符号Ｐ２１を付したアイ開口はメモリモジュール２１からの読み出し時に得られたものであり、符号Ｐ２４を付したアイ開口はメモリモジュール２４からの読み出し時に得られたものである。図３と図１０とを比較すると、メモリモジュールに対する書き込み時及びメモリモジュールからの読み出し時の何れにおいても、従来より大幅にアイ開口が改善されていることがわかる。
【００３７】
〔第２実施形態〕
次に、本発明の第２実施形態について説明する。本実施形態のメモリ装置及びメモリシステムの基本的な構成は第１実施形態によるメモリ装置及びメモリシステムと同様である。但し、メモリシステムが備えるメモリ装置１１，１２が第１実施形態とは異なる設計方法を用いて設計されている点が相違する。
【００３８】
前述した第１実施形態では、メモリ装置１１について、図２に示す通り、メモリモジュール２１とチップインダクタ２３，２４とからなる３次のＴ型ローパスフィルタ（第１ローパスフィルタＦ１）と、メモリモジュール２２とチップインダクタ２４，２５とからなる３次のＴ型ローパスフィルタ（第２フィルタＦ２）とが直列接続された回路であるとみなして設計を行っていた。メモリ装置１２についても同様に、２つのローパスフィルタ（第３ローパスフィルタＦ３及び第４ローパスフィルタＦ４）が直列接続された回路であるとみなして設計を行っていた。
【００３９】
これに対し、本実施形態では、メモリ装置１１についてはメモリモジュール２１，２２とチップインダクタ２３〜２５とからなる５次のＴ型ローパスフィルタの回路とみなして設計を行い、メモリ装置１２についてはメモリモジュール３１，３２とチップインダクタ３３〜３５とからなる５次のＴ型ローパスフィルタの回路とみなして設計を行っている。具体的に、伝送線路Ｌ１〜Ｌ３の特性インピーダンスを５０［Ω］とし、メモリモジュール２１，２２と等価なコンデンサの容量ＣＬを３．０［ｐＦ］とし、カットオフ周波数を１．７２［ＧＨｚ］とし、上記の５次のＴ型ローパスフィルタが共にバターワース型のフィルタであるとすると、チップインダクタ２３，２５，３３，３５のインダクタンスＬ１は２．９［ｎＨ］になり、チップインダクタ２４，３４のインダクタンスＬ２は９．３［ｎＨ］になる。
【００４０】
尚、本実施形態においても、チップインダクタ２３〜２５，３３〜３５のインダクタンスは、メモリモジュール２１，２２と等価なコンデンサの容量ＣＬのバラツキ、トランジスタの寄生素子への対応、及びメモリコントローラ１０のメーカ毎の仕様の相違や寄生容量の補償のため、上記の手法で得られた値の１／２〜３倍程度の範囲で調整するか、又は回路シミュレーションを用いて補正した方が良い特性が得られる。これら調整や補正を行う場合には、群遅延がカットオフ周波数内で平均値から１／２〜２倍の範囲を超えないようにする必要がある。
【００４１】
本実施形態では、メモリ装置１１に設けられるメモリモジュール２１，２２及びチップインダクタ２３〜２５によって特性インピーダンスＺ０に整合した５次のローパスフィルタが構成されている。また、メモリ装置１２に設けられるメモリモジュール３１，３２及びチップインダクタ３３〜３５によって特性インピーダンスＺ０に整合した５次のローパスフィルタが構成されている。このため、伝送線路Ｌ１，Ｌ２の間、及び伝送線路Ｌ２，Ｌ３間の双方で不要な反射が生じない。
【００４２】
この結果として、本実施形態においても、伝送系全体として不要な反射が生じず、信号反射による信号品質劣化を防止することができ、高速の書き込み及び読み出しが可能である。また、以上説明したメモリ装置１１，１２の設計は、基本的にはローパスフィルタの設計と同様であるため、複雑な設計手法を用いることなく容易な手法で設計を行うことができる。尚、第１実施形態と同様に、メモリモジュール２１，２２間、及びメモリモジュール３１，３２間には、実際には数ｍｍ〜数十ｍｍの長さの伝送線路（特性インピーダンスＺ０）が配置される。このため、メモリモジュール２１，２２間及びメモリモジュール３１，３２間に２つのチップインダクタを配置して設計を行っても良い。
【００４３】
図４は、本発明の第２実施形態によるメモリシステム１におけるアイ開口シミュレーション結果を示す図であって、（ａ）はメモリモジュール２１，２２，３１，３２に対する書き込み時におけるアイ開口シミュレーション結果であり、（ｂ）はメモリモジュール２１，３２からの読み出し時におけるアイ開口シミュレーション結果である。尚、図４に示すシミュレーション結果は、図３に示すシミュレーション結果と同様に、データ転送速度を６６６Ｍｂｐｓ（クロック周波数３３３ＭＨｚ）にしたときのものである。
【００４４】
図４（ａ）において、符号Ｐ３１〜Ｐ３４を付したアイ開口は、それぞれメモリモジュール２１，２２，３１，３２に対する書き込み時に得られたものである。また、図４（ｂ）において、符号Ｐ４１を付したアイ開口はメモリモジュール２１からの読み出し時に得られたものであり、符号Ｐ４４を付したアイ開口はメモリモジュール２４からの読み出し時に得られたものである。図４と図１０とを比較すると、図３と図１０とを比較した場合と同様に、メモリモジュールに対する書き込み時及びメモリモジュールからの読み出し時の何れにおいても、従来より大幅にアイ開口が改善されていることがわかる。
【００４５】
〔第３実施形態〕
図５は、本発明の第３実施形態によるメモリ装置及びメモリシステムの等価回路を示す図である。図５に示す通り、本実施形態のメモリシステム３は、本発明の第２実施形態によるメモリシステムが備えるメモリ装置１２のチップインダクタ３５、伝送線路Ｌ３、及び終端抵抗１３を省略し、チップインダクタ３４とメモリモジュール３２との接続点を、メモリモジュール３２内に設けられた抵抗３２ｃ，３２ｄからなるテブナン終端抵抗で終端した構成である。
【００４６】
ＤＤＲ２ ＳＤＲＡＭ等においては内部に終端抵抗が設けられている（ＯＤＴ：On Die Termination ）ため、この終端抵抗をチップインダクタ３４とメモリモジュール３２との接続点を終端するために用いることができる。かかる構成にすることで、伝送線路Ｌ３及び終端抵抗１３を省略することができ、部品数の低減及びコスト削減を図ることができる。尚、図１，図５等においては１本の伝送線路のみを図示しているが、終端抵抗はメモリコントローラ１０とメモリ装置１１との間、及びメモリ装置１１，１２間を接続する複数の伝送線路の全てに設ける必要がある。終端抵抗を削減できることで部品数の低減による小面積のメリットは大きい。
【００４７】
図６は、本発明の第３実施形態によるメモリシステム３におけるアイ開口シミュレーション結果を示す図であって、（ａ）はメモリモジュール２１，２２，３１，３２に対する書き込み時におけるアイ開口シミュレーション結果であり、（ｂ）はメモリモジュール２１，３２からの読み出し時におけるアイ開口シミュレーション結果である。尚、図６に示すシミュレーション結果は、図４に示すシミュレーション結果と同様に、データ転送速度を６６６Ｍｂｐｓ（クロック周波数３３３ＭＨｚ）にしたときのものである。
【００４８】
図６（ａ）において、符号Ｐ５１〜Ｐ５４を付したアイ開口は、それぞれメモリモジュール２１，２２，３１，３２に対する書き込み時に得られたものである。また、図６（ｂ）において、符号Ｐ６１を付したアイ開口はメモリモジュール２１からの読み出し時に得られたものであり、符号Ｐ６４を付したアイ開口はメモリモジュール２４からの読み出し時に得られたものである。図６と図４とを比較すると、メモリ装置１２のチップインダクタ３５を省略したためにアイ開口が若干劣化しているのが分かる。但し、図１０のアイ開口に比べれば十分良好な結果が得られており、実用には問題ないレベルである。
【００４９】
尚、以上説明した実施形態では、第２実施形態のメモリシステムが備えるメモリ装置１２のチップインダクタ３５、伝送線路Ｌ３、及び終端抵抗１３を省略した場合について説明したが、第１実施形態のメモリシステム１が備えるメモリ装置１２のチップインダクタ３５、伝送線路Ｌ３、及び終端抵抗１３を省略して、図５に示す通りメモリモジュール３２の内部抵抗３２ｃ，３２ｅで終端することもできる。但し、チップインダクタ３５のインダクタンスは第１実施形態に比べて第２実施形態の方が小さくなるため、第２実施形態のメモリシステムが備えるメモリ装置１２のチップインダクタ３５、伝送線路Ｌ３、及び終端抵抗１３を省略する方が望ましい。
【００５０】
〔第４実施形態〕
図７は、本発明の第４実施形態によるメモリ装置及びメモリシステムの等価回路を示す図である。図７に示す通り、本実施形態のメモリシステム４は、本発明の第３実施形態によるメモリシステム３が備えるメモリコントローラ１０と伝送線路Ｌ１との間にチップインダクタ４０を備える。
【００５１】
図７に示す通り、メモリコントローラ１０には、実際にはコンパレータやパッケージ等の寄生容量１０ｅがあり、この寄生容量１０ｅが無視できない場合がある。かかる寄生容量１０ｅがあると、反射が生じて信号品質が劣化する虞が考えられる。このため、本実施形態では、メモリコントローラ１０と伝送線路Ｌ１との間にチップインダクタ４０を設け、このチップインダクタ４０とメモリコントローラ１０の寄生容量１０ｅとにより特性インピーダンスＺ０に整合した２次のローパスフィルタを形成している。
【００５２】
伝送線路Ｌ１〜Ｌ３の特性インピーダンスを５０［Ω］とし、メモリコントローラ１０の寄生容量１０ｅの大きさを５［ｐＦ］とし、カットオフ周波数を９００［ＭＨｚ］とし、バターワース型のフィルタであるとすると、チップインダクタ４０のインダクタンスは１．２５［ｎＨ］になる。尚、メモリコントローラ１０の寄生容量１０ｅの大きさのバラツキやトランジスタの寄生素子への対応補償のため、チップインダクタ４０のインダクタンスは、上記の手法で得られた値の１／２〜３倍程度の範囲で調整するか、又は回路シミュレーションを用いて補正した方が良い特性が得られる。これら調整や補正を行う場合には、群遅延がカットオフ周波数内で平均値から１／２〜２倍の範囲を超えないようにする必要がある。
【００５３】
本実施形態では、チップインダクタ４０によって特性インピーダンスＺ０に整合した２次のローパスフィルタが構成されているため、メモリコントローラ１０と伝送線路Ｌ１との間で不要な反射が生じない。この結果として、本実施形態においても、伝送系全体として不要な反射が生じず、信号反射による信号品質劣化を防止することができ、高速の書き込み及び読み出しが可能である。また、複雑な設計手法を用いることなく容易な手法で設計を行うことができる。
【００５４】
図８は、本発明の第４実施形態によるメモリシステム４におけるアイ開口シミュレーション結果を示す図であって、（ａ）はメモリモジュール２１，２２，３１，３２に対する書き込み時におけるアイ開口シミュレーション結果であり、（ｂ）はメモリモジュール２１，３２からの読み出し時におけるアイ開口シミュレーション結果である。尚、図８に示すシミュレーション結果は、図６に示すシミュレーション結果と同様に、データ転送速度を６６６Ｍｂｐｓ（クロック周波数３３３ＭＨｚ）にしたときのものである。
【００５５】
図８（ａ）において、符号Ｐ７１〜Ｐ７４を付したアイ開口は、それぞれメモリモジュール２１，２２，３１，３２に対する書き込み時に得られたものである。また、図８（ｂ）において、符号Ｐ８１を付したアイ開口はメモリモジュール２１からの読み出し時に得られたものであり、符号Ｐ８４を付したアイ開口はメモリモジュール２４からの読み出し時に得られたものである。図８と図１０とを比較すると、メモリコントローラ１０に無視できない寄生容量１０ｅが有る場合であっても、チップインダクタ４０を設けることで良好な書き込み特性及び読み出し特性が得られる。
【００５６】
尚、上記実施形態では、本発明の第３実施形態によるメモリシステム３が備えるコントローラ１０と伝送線路Ｌ１との間にチップインダクタ４０を設けた構成について説明した。しかしながら、第１，第２実施形態によるメモリシステムについても伝送線路Ｌ１との間にチップインダクタ４０を同様に設けることが可能である。
【００５７】
〔第５実施形態〕
図９は、本発明の第５実施形態によるメモリ装置及びメモリシステムの等価回路を示す図である。図９に示す通り、本実施形態のメモリシステム５は、メモリコントローラ１０を備える主基板ＳＢ１、メモリ装置１１を備える子基板ＳＢ２、及びメモリ装置１２を備える孫基板ＳＢ３を縦続接続したものである。
【００５８】
主基板ＳＢ１は、上記のメモリコントローラ１０に加えて、第４実施形態のメモリシステムに設けられていたチップインダクタ４０、伝送線路Ｌ１１、及びコネクタＣ１１を備える。尚、伝送線路Ｌ１１の特性インピーダンスはＺ０であり、チップインダクタ４０とコネクタＣ１１とを接続するために設けられる。
【００５９】
子基板ＳＢ２は、上記のメモリ装置１１に加えて、コネクタＣ２１，Ｃ２２（接続部）及び伝送線路Ｌ２１，Ｌ２２を備える。尚、伝送線路Ｌ２１，Ｌ２２の特性インピーダンスはＺ０であり、伝送線路Ｌ２１はコネクタＣ２１とチップインダクタ２３とを接続するため、伝送線路Ｌ２２はチップインダクタ２５とコネクタＣ２２とを接続するために設けられる。
【００６０】
孫基板ＳＢ３は、上記のメモリ装置１２に加えて、コネクタＣ３１（接続部）及び伝送線路Ｌ３１を備える伝送線路Ｌ３１は、コネクタＣ３１とチップインダクタ２２とを接続するために設けられる。親基板ＳＢ１のコネクタＣ１１と子基板ＳＢ２のコネクタＣ２１とが嵌合し、子基板ＳＢ２のコネクタＣ２２と孫基板ＳＢ３のコネクタＣ３１とが嵌合することで、親基板ＳＢ１、子基板ＳＢ２、及び孫基板ＳＢ３が縦続接続される。
【００６１】
本実施形態のメモリシステム５は、親基板ＳＢ１において、メモリコントローラ１０の寄生容量１０ｅとチップインダクタ４０とによって特性インピーダンスＺ０に整合した２次のローパスフィルタが構成されている。また、子基板ＳＢ２において、メモリモジュール２１，２２及びチップインダクタ２３〜２５によって特性インピーダンスＺ０に整合した３次又は５次のローパスフィルタが構成されている。更に、孫基板ＳＢ３において、メモリモジュール３１，３２及びチップインダクタ３３，３４によって特性インピーダンスＺ０にほぼ整合した３次又は５次のローパスフィルタが構成されている。このため、伝送系全体として不要な反射が生じず、信号反射による信号品質劣化を防止することができ、高速の書き込み及び読み出しが可能である。
【００６２】
ここで、コネクタＣ１１，Ｃ２１，Ｃ２２，Ｃ３１は、寄生インダクタ成分を有する場合がある。かかる場合には、上述した各ローパスフィルタを設計する際に、コネクタＣ１１，Ｃ２１，Ｃ２２，Ｃ３１の寄生インダクタンス成分を差し引いて設計を行い、伝送系全体でローパスフィルタ構成にするのが望ましい。具体的には、メモリコントローラ１０の寄生容量１０ｅとチップインダクタ４０とによって特性インピーダンスＺ０に整合した２次のローパスフィルタを設計する場合には、コネクタＣ１１の寄生インダクタンス成分をチップインダクタＣ４０から差し引いた上で設計を行う。
【００６３】
また、特性インピーダンスＺ０に整合したメモリ装置１１の設計を行う場合には、コネクタＣ２１の寄生インダクタンス成分をチップインダクタ２３から差し引くとともに、コネクタＣ２２の寄生インダクタンス成分をチップインダクタ２５から差し引いた上で設計を行う。同様に、特性インピーダンスＺ０に整合したメモリ装置１２の設計を行う場合には、コネクタＣ３１の寄生インダクタンス成分をチップインダクタ３３から差し引いた上で設計を行う。
【００６４】
以上、本発明の実施形態によるメモリ装置、メモリシステム、及びメモリ装置の設計方法について説明したが、本発明は上述した実施形態に制限されることなく、本発明の範囲内で自由に変更が可能である。例えば、上記実施形態では、集中定数回路素子としてチップインダクタ２３〜２５，３３〜３５，４０を用いた場合を例に挙げて説明したが、チップインダクタ以外に、伝送線路の一部を伝送線路に沿う方向とは異なる方向にも引き回して形成した配線型のインダクタ素子を用いることも可能である。かかるインダクタ素子としては、例えばスパイラルインダクタ等を用いることができる。
【００６５】
また、上述した実施形態では、ローパスフィルタの構成としてＴ型バターワースを用いた場合を例に挙げて説明した。しかしながら、本発明はπ型、チェビシェフＴ型、チェビシェフπ型を用いることも可能である。但し、これらはカットオフ周波数が低くなるため波形劣化が起こり易くなることが考えられるが、メモリモジュールの容量ＣＬが小さいときには十分に用いることができる。
【図面の簡単な説明】
【００６６】
【図１】本発明の第１実施形態によるメモリ装置及びメモリシステムの要部構成を示すブロック図である。
【図２】本発明の第１実施形態によるメモリシステム１の等価回路を示す図である。
【図３】本発明の第１実施形態によるメモリシステム１におけるアイ開口シミュレーション結果を示す図である。
【図４】本発明の第２実施形態によるメモリシステム１におけるアイ開口シミュレーション結果を示す図である。
【図５】本発明の第３実施形態によるメモリ装置及びメモリシステムの等価回路を示す図である。
【図６】本発明の第３実施形態によるメモリシステム３におけるアイ開口シミュレーション結果を示す図である。
【図７】本発明の第４実施形態によるメモリ装置及びメモリシステムの等価回路を示す図である。
【図８】本発明の第４実施形態によるメモリシステム４におけるアイ開口シミュレーション結果を示す図である。
【図９】本発明の第５実施形態によるメモリ装置及びメモリシステムの等価回路を示す図である。
【図１０】従来のメモリシステムにおけるアイ開口シミュレーション結果を示す図である。
【符号の説明】
【００６７】
１０              メモリコントローラ
１１，１２        メモリ装置
２１，２２        メモリモジュール
２３〜２５        チップインダクタ
３１，３２        メモリモジュール
３２ｃ，３２ｄ    抵抗
３３〜３５        チップインダクタ
４０              チップインダクタ
Ｃ２１，Ｃ２２    コネクタ
Ｃ３１            コネクタ
Ｆ１              第１ローパスフィルタ
Ｆ２              第２ローパスフィルタ
Ｆ３              第３ローパスフィルタ
Ｆ４              第４ローパスフィルタ
Ｌ１〜Ｌ３        伝送線路
【図１】
2009169907.tif 000003
【図２】
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【図３】
2009169907.tif 000005
【図４】
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【図５】
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【図６】
2009169907.tif 000008
【図７】
2009169907.tif 000009
【図８】
2009169907.tif 000010
【図９】
2009169907.tif 000011
【図１０】
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