(57)【要約】【課題】消費電流（消費電力）が増加するのを抑制するとともに、メモリセルのアクセス時間が長くなるのを抑制することが可能なメモリを提供する。【解決手段】このメモリ（ダイオードＲＯＭ）は、複数のワード線ＷＬと、複数のワード線ＷＬに交差するように配置される複数のビット線ＢＬと、複数のワード線ＷＬの各々に接続され、対応するワード線ＷＬが選択されることによりオン状態になる選択トランジスタ２と、選択トランジスタ２のソース／ドレイン領域の一方にカソードが接続されるダイオード３をそれぞれ含む複数のメモリセル４と、選択トランジスタ２のソース／ドレイン領域の他方側に接続されるソース線Ｓ０〜Ｓ３と、ソース線Ｓ０〜Ｓ３に接続され、選択されたメモリセル４から読み出されるデータを判別するためのデータ判別回路１１とを備え、ビット線ＢＬの駆動能力は、ビット線ＢＬが配置される位置によって異なるように構成されている。【選択図】図２
2009038054.tif 000002
【特許請求の範囲】
【請求項１】
複数のワード線と、
前記複数のワード線に交差するように配置される複数のビット線と、
前記複数のワード線の各々に接続され、対応する前記ワード線が選択されることによりオン状態になる第１トランジスタと、
前記第１トランジスタのソース／ドレイン領域の一方にカソードが接続されるダイオードをそれぞれ含む複数のメモリセルと、
前記第１トランジスタのソース／ドレイン領域の他方側に接続されるソース線と、
前記ソース線に接続され、選択された前記メモリセルから読み出されるデータを判別するためのデータ判別回路とを備え、
前記ビット線の駆動能力は、前記ビット線が配置される位置によって異なるように構成されている、メモリ。
【請求項２】
前記複数のビット線は、所定の間隔を隔てて隣接するように配置され、
前記ビット線の駆動能力は、前記隣接するように配置される複数のビット線の中央部に配置される前記ビット線の駆動能力よりも、端部に配置される前記ビット線の駆動能力の方が小さくなるように構成されている、請求項１に記載のメモリ。
【請求項３】
前記第１トランジスタのソース／ドレイン領域の一方に隣接するように設けられ、前記複数のメモリセルのそれぞれに含まれる前記ダイオードの共通のカソードを構成する不純物領域をさらに備え、
前記複数のビット線の端部に配置される前記ビット線下の前記ダイオードのカソードから前記第１トランジスタのソース／ドレイン領域の一方までの前記不純物領域の距離は、前記複数のビット線の中央部に配置される前記ビット線の前記ダイオードのカソードから前記第１トランジスタのソース／ドレイン領域の一方までの不純物領域の距離よりも長い、請求項２に記載のメモリ。
【請求項４】
前記ビット線の一方端に配置され、前記ビット線を駆動する第２トランジスタをさらに備え、
前記第２トランジスタのゲート幅は、前記所定の間隔を隔てて隣接するように配置される複数のビット線の中央部に配置されるビット線を駆動する前記第２トランジスタのゲート幅よりも、端部に配置される前記ビット線を駆動する前記第２トランジスタのゲート幅の方が小さくなるように構成されている、請求項２または３に記載のメモリ。
【請求項５】
前記ビット線の一方端に配置され、前記ビット線を駆動する第２トランジスタと、
前記第２トランジスタのソース／ドレイン領域の一方と、前記ビット線とを接続する金属配線とをさらに備え、
前記第２トランジスタのソース／ドレイン領域の一方と前記金属配線とを電気的に接続するコンタクト部の数は、前記所定の間隔を隔てて隣接するように配置される複数のビット線の中央部に配置されるビット線を駆動する前記第２トランジスタのソース／ドレイン領域の一方と前記金属配線とを電気的に接続するコンタクト部の数よりも、端部に配置される前記ビット線を駆動する前記第２トランジスタのソース／ドレイン領域の一方と前記金属配線とを電気的に接続するコンタクト部の数の方が少なくなるように構成されている、請求項２または３に記載のメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリに関し、特に、ダイオードを含むメモリセルを備えたメモリに関する。
【背景技術】
【０００２】
従来、メモリの一例として、ダイオードをそれぞれ含む複数のメモリセルがマトリクス状に配置されたクロスポイント型のマスクＲＯＭ（以下、ダイオードＲＯＭという）が知られている（たとえば、特許文献１参照）。
【０００３】
上記特許文献１に開示された従来のダイオードＲＯＭでは、メモリセルアレイの内部に、複数のワード線および複数のビット線が互いに交差するように配置されている。このワード線およびビット線は、それぞれ、ロウデコーダおよびカラムデコーダに接続されている。また、メモリセルアレイの外部には、アドレス入力回路と、ロウデコーダと、カラムデコーダと、データ判別回路としてのセンスアンプと、出力回路とが設けられている。また、メモリセルアレイの内部には、１つのダイオードをそれぞれ含む複数のメモリセルが設けられている。この複数のメモリセルは、複数のワード線および複数のビット線の各々に沿ってマトリクス状に配列されているとともに、各ワード線に選択トランジスタを介して所定数ずつ接続されている。なお、各ワード線に接続される所定数のメモリセルのそれぞれに含まれるダイオードのカソードは、共通の不純物領域により構成されている。
【０００４】
従来のデータの読み出し動作では、まず、ロウデコーダにより、複数のワード線の電位が、アドレス入力回路から出力されたアドレスデータに基づいて変化される。選択されたメモリセルに対応するビット線は、アドレス入力回路から出力されたアドレスデータに基づいて、カラムデコーダによりセンスアンプに電気的に接続される。これにより、センスアンプでは、選択されたビット線の電位を判別して増幅した後、出力回路は、信号を外部に出力する。
【０００５】
また、上記メモリセルの信号をビット線を介して読み出す構成と異なり、複数のワード線に交差するように設けられ、選択トランジスタを介してダイオードのカソードに電気的に接続されるソース線を備え、ソース線からダイオードを含むメモリセルの信号を読み出す構成が考えられる。このとき、センスアンプは、ソース線に接続されており、センスアンプでは、ソース線の電位を判別して増幅した後、出力回路は、信号を外部に出力する。
【０００６】
【特許文献１】特開２００５−２６８３７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来のクロスポイント型のダイオードＲＯＭでは、ソース線と、各ワード線に接続される所定数のダイオードのカソードとの間の不純物領域の距離が、ダイオード毎によって異なるので、ソース線と各ダイオードとの間の電気抵抗が異なる。このため、ダイオードに接続されるビット線からソース線に流れるセル電流の大きさが、ビット線毎に異なる。その結果、ソース線とダイオードとの間不純物領域の距離が短い場合には、セル電流は大きくなり、ソース線とダイオードとの間の不純物領域の距離が長い場合には、セル電流は小さくなる。このため、ソース線とダイオードとの間の不純物領域の距離が短い場合には、ソース線には大きな電流が流れ、ソース線の電位が上昇した状態となる。この場合には、ソース線からダイオードを含むメモリセルの信号を読み出す構成において、たとえば、次にセル電流が流れないアドレスをアクセスした場合に、センスアンプが電流の流れていないことを検知することができる電位まで、ソース線の電位を下げるのに時間がかかるという不都合がある。これにより、セル電流が大きくなる部分があるので全体として消費電流（消費電力）が増加するとともに、メモリセルのアクセス時間が長くなるという問題点がある。
【０００８】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、消費電流（消費電力）が増加するのを抑制するとともに、メモリセルのアクセス時間が長くなるのを抑制することが可能なメモリを提供することである。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、この発明のメモリは、複数のワード線と、複数のワード線に交差するように配置される複数のビット線と、複数のワード線の各々に接続され、対応するワード線が選択されることによりオン状態になる第１トランジスタと、第１トランジスタのソース／ドレイン領域の一方にカソードが接続されるダイオードをそれぞれ含む複数のメモリセルと、第１トランジスタのソース／ドレイン領域の他方側に接続されるソース線と、ソース線に接続され、選択されたメモリセルから読み出されるデータを判別するためのデータ判別回路とを備え、ビット線の駆動能力は、ビット線が配置される位置によって異なるように構成されている。
【発明の効果】
【００１０】
本発明では、上記のように、ビット線の駆動能力を、ビット線が配置される位置によって異なるように構成することによって、たとえば、ソース線とダイオードとの間の不純物領域の距離が短い場合には、ビット線の駆動能力を低くし、ソース線とダイオードとの間の不純物領域の距離が長い場合には、ビット線の駆動能力を高くすることにより、ソース線とダイオードとの間の不純物領域の距離が短い場合でも、ソース線に大きな電流が流れるのを抑制することができるので、消費電流（消費電力）が増加するのを抑制することができる。また、ソース線の電位が上昇した状態から、次にセル電流が流れないアドレスをアクセスした場合に、ソース線の電位をセンスアンプによって下げるのに時間がかかるのを抑制することができるので、メモリセルのアクセス時間が大きくなるのを抑制することができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施形態を図面に基づいて説明する。
【００１２】
（第１実施形態）
図１は、本発明の第１実施形態によるクロスポイント型のダイオードＲＯＭの構成を示した回路図である。図２は、本発明の第１実施形態によるクロスポイント型のダイオードＲＯＭの構成を示した平面レイアウト図である。図３は、図２の１００−１００線に沿った断面図である。
【００１３】
第１実施形態によるクロスポイント型のダイオードＲＯＭでは、図１に示すように、メモリセルアレイ１の内部に、複数のワード線ＷＬおよび複数のビット線ＢＬが互いに交差するように配置されている。また、１０２４本のワード線ＷＬがメモリセルアレイ１の内部に配置されており、その１０２４本のワード線ＷＬの各々に、「０」と「１」とを含むビットからなる複数桁のアドレスが割り当てられている。また、図１には、１０２４本のワード線ＷＬに対して１行目から順に通し番号（０〜１０２３）を付与し、１０２４本のワード線ＷＬのうち、０〜３、１０２０および１０２３の通し番号が付与されたワード線ＷＬのみを図示している。
【００１４】
また、１０２４本のワード線ＷＬは、２５６本のワード線ＷＬをそれぞれ含む４つのワード線グループＧ０〜Ｇ３に分けられている。具体的には、アドレスの下２桁のビットが（０、０）であるワード線ＷＬを含むワード線グループを１つ目のワード線グループＧ０とし、アドレスの下２桁のビットが（０、１）であるワード線ＷＬを含むワード線グループを２つ目のワード線グループＧ１としている。また、アドレスの下２桁のビットが（１、０）であるワード線ＷＬを含むワード線グループを３つ目のワード線グループＧ２とし、アドレスの下２桁のビットが（１、１）であるワード線ＷＬを含むワード線グループを４つ目のワード線グループＧ３としている。
【００１５】
また、各ワード線ＷＬには、所定数の選択トランジスタ２のゲート電極が互いに所定の間隔を隔てて接続されている。なお、選択トランジスタ２は、本発明の「第１トランジスタ」の一例である。この選択トランジスタ２は、一対のｎチャネルトランジスタ２ａおよび２ｂによって構成されている。
【００１６】
また、メモリセルアレイ１の内部には、１つのダイオード３をそれぞれ含む複数のメモリセル４が設けられている。この複数のメモリセル４は、複数のワード線ＷＬおよび複数のビット線ＢＬの各々に沿ってマトリクス状に配列されているとともに、各ワード線ＷＬに選択トランジスタ２を介して所定数ずつ接続されている。具体的には、選択トランジスタ２を構成するｎチャネルトランジスタ２ａおよび２ｂのドレイン領域に、所定数のダイオード３の各々のカソードが接続されている。また、複数のメモリセル４のうち、所定のメモリセル４（データ「１」が保持されたメモリセル）のダイオード３のアノードは、対応するビット線ＢＬに接続されている一方、所定のメモリセル４以外のメモリセル４（データ「０」が保持されたメモリセル）のダイオード３のアノードは、対応するビット線ＢＬに接続されていない。そして、ダイオードＲＯＭでは、ビット線ＢＬに対するダイオード３のアノードの接続の有無によって、メモリセル４に保持されるデータが「０」または「１」に区別される。
【００１７】
また、４つのソース線Ｓ０〜Ｓ３には、それぞれ、ｐチャネルトランジスタ５ａ〜５ｄが１つずつ配置されている。具体的には、ｐチャネルトランジスタ５ａは、ドレインがソース線Ｓ０に接続されているとともに、ゲートがソース線Ｓ００に接続されている。また、ｐチャネルトランジスタ５ｂは、ドレインがソース線Ｓ１に接続されているとともに、ゲートがソース線Ｓ１１に接続されている。また、ｐチャネルトランジスタ５ｃは、ドレインがソース線Ｓ２に接続されているとともに、ゲートがソース線Ｓ２２に接続されている。また、ｐチャネルトランジスタ５ｄは、ドレインがソース線Ｓ３に接続されているとともに、ゲートがソース線Ｓ３３に接続されている。また、ｐチャネルトランジスタ５ａ〜５ｄのソースには、Ｈレベルの信号が供給されている。
【００１８】
また、複数のワード線ＷＬと後述するロウデコーダ９との間に、ワード線ＷＬの電位を制御するためのワード線制御回路６が設けられている。ワード線制御回路６は、４つのソース線Ｓ００〜Ｓ３３と、４つのソース線Ｓ００〜Ｓ３３にそれぞれ対応して設けられる複数の２入力ＮＡＮＤ回路７ａ〜７ｄとにより構成されている。２入力ＮＡＮＤ回路７ａは、１つ目のソース線Ｓ００に対応する１つ目のワード線グループＧ０に含まれる（アドレスの下２桁のビットが（０、０）である）各ワード線ＷＬ毎に１つずつ配置されている。また、２入力ＮＡＮＤ回路７ｂは、２つ目のソース線Ｓ１１に対応する２つ目のワード線グループＧ１に含まれる（アドレスの下２桁のビットが（０、１）である）各ワード線ＷＬ毎に１つずつ配置されている。また、２入力ＮＡＮＤ回路７ｃは、３つ目のソース線Ｓ２２に対応する３つ目のワード線グループＧ２に含まれる（アドレスの下２桁のビットが（１、０）である）各ワード線ＷＬ毎に１つずつ配置されている。また、２入力ＮＡＮＤ回路７ｄは、４つ目のソース線Ｓ３３に対応する４つ目のワード線グループＧ３に含まれる（アドレスの下２桁のビットが（１、１）である）各ワード線ＷＬ毎に１つずつ配置されている。
【００１９】
また、１つ目のワード線グループＧ０に対応する２入力ＮＡＮＤ回路７ａの一方の入力端子は、ソース線Ｓ００に接続されているとともに、２つ目のワード線グループＧ１に対応する２入力ＮＡＮＤ回路７ｂの一方の入力端子は、ソース線Ｓ１１に接続されている。また、３つ目のワード線グループＧ２に対応する２入力ＮＡＮＤ回路７ｃの一方の入力端子は、ソース線Ｓ２２に接続されているとともに、４つ目のワード線グループＧ３に対応する２入力ＮＡＮＤ回路７ｄの一方の入力端子は、ソース線Ｓ３３に接続されている。また、２入力ＮＡＮＤ回路７ａ〜７ｄの他方の入力端子は、それぞれ、インバータ回路を介して、ロウデコーダ９の対応する出力端子に接続されている。また、２入力ＮＡＮＤ回路７ａ〜７ｄの出力端子は、それぞれ、対応するワード線ＷＬに接続されている。
【００２０】
そして、所定のワード線ＷＬが選択された場合において、ソース線Ｓ００〜Ｓ３３のうちの選択されたワード線ＷＬを含む１つのワード線グループ（本実施形態では、Ｇ０）に対応するソース線には、ロウデコーダ９からＨレベルの信号が供給される。その一方、所定のワード線ＷＬが選択された場合において、ソース線Ｓ００〜Ｓ３３のうちの選択されたワード線ＷＬを含まない３つのワード線グループ（本実施形態では、Ｇ１〜Ｇ３）に対応するソース線には、ロウデコーダ９からＬレベルの信号が供給される。なお、ソース線Ｓ００〜Ｓ３３には、それぞれ、信号Ｗ０〜Ｗ３が供給される。
【００２１】
また、メモリセルアレイ１の外部には、アドレス入力回路８と、ロウデコーダ９と、カラムデコーダ１０と、データ判別回路１１と、出力回路１２とが設けられている。アドレス入力回路８は、外部から所定のアドレスが入力されることに応答して、ロウデコーダ９およびカラムデコーダ１０にアドレスデータを供給する機能を有する。
【００２２】
また、カラムデコーダ１０は、カラムデコーダ１０に接続されたビット線ＢＬに所定の電位を有する信号を供給する機能を有する。具体的には、カラムデコーダ１０は、アドレス入力回路１８から供給されたアドレスデータに基づいて所定のビット線ＢＬを選択し、かつ、選択されたビット線ＢＬにＨレベルの信号を供給するとともに、非選択のビット線ＢＬにＬレベルの信号を供給するように構成されている。
【００２３】
また、データ判別回路１１は、選択されたメモリセル４から読み出されたデータ（信号）の電位を判別するとともに、その判別結果に応じた信号を出力回路１２に供給する機能を有する。具体的には、選択されたメモリセル４に保持されたデータがＨレベルの場合には、Ｌレベルの信号がデータ判別回路１１から出力回路１２に供給されるとともに、選択されたメモリセル４に保持されたデータがＬレベルの場合には、Ｈレベルの信号がデータ判別回路１１から出力回路１２に供給される。また、出力回路１２は、データ判別回路１１の出力信号に応じて、外部に信号を出力する機能を有する。具体的には、Ｌレベルの信号がデータ判別回路１１から出力された場合には、Ｈレベルの信号を外部に出力するとともに、Ｈレベルの信号がデータ判別回路１１から出力された場合には、Ｌレベルの信号を外部に出力する。
【００２４】
また、データ判別回路１１は、４入力ＮＡＮＤ回路１３と、センスアンプ１４ａ〜１４ｄとを含んでいる。４入力ＮＡＮＤ回路１３の入力端子は、センスアンプ１４ａ〜１４ｄの出力端子に接続されているとともに、４入力ＮＡＮＤ回路１３の出力端子は、出力回路１２に接続されている。また、センスアンプ１４ａ〜１４ｄは、一方の入力端子に、それぞれ、ソース線Ｓ００〜Ｓ３３が接続されているとともに、他方の入力端子に、それぞれ、ソース線Ｓ０〜Ｓ３が接続されている。また、センスアンプ１４ａ〜１４ｄは、一方の入力端子にＬレベルの信号が供給されている場合に、Ｈレベルの信号を４入力ＮＡＮＤ回路１３の入力端子に出力するとともに、一方の入力端子にＨレベルの信号が供給されている場合に、他方の入力端子からの信号に応じてＨまたはＬレベルの信号を４入力ＮＡＮＤ回路１３の入力端子に出力するように構成されている。
【００２５】
また、上記したメモリセルアレイ１では、図３に示すように、ｐ型のシリコン基板２１の上面に、選択トランジスタ２のソース領域およびドレイン領域としての機能を有するｎ＋型の不純物領域２１ａおよび２１ｂが形成されている。なお、不純物領域２１ｂは、ダイオード３のカソードとしての機能も有する。また、シリコン基板２１の不純物領域２１ｂの内部には、ダイオード３のアノードとしての機能を有する複数のｐ型の不純物領域２１ｃが互いに所定の間隔を隔てて形成されている。そして、上記したダイオ―ド３は、不純物領域（カソード）２１ｂと、不純物領域（アノード）２１ｃとによって構成されている。また、不純物領域２１ａと後述するプラグ２６が接する領域には、ｎ型のコンタクト領域２１ｄが形成されている。ここで、第１実施形態では、複数のビット線ＢＬの端部に配置されるビット線ＢＬ下のダイオード３のカソードから選択トランジスタ２のソース／ドレイン領域の一方までの不純物領域２１ｂの距離は、複数のビット線ＢＬの中央部に配置されるビット線ＢＬ下のダイオード３のカソードから選択トランジスタ２のソース／ドレイン領域の一方までの不純物領域２１ｂの距離よりも短くなるように構成されている。なお、ダイオード３のカソードから選択トランジスタ２のソース／ドレイン領域の一方までの不純物領域２１ｂの距離が長いほど、カソードから選択トランジスタ２のソース／ドレイン領域の一方までの電気的な抵抗が大きくなる。
【００２６】
また、シリコン基板２１上の不純物領域２１ａと不純物領域２１ｂとの間の領域には、ゲート絶縁膜２２を介して、ゲート電極２３が形成されている。また、ゲート絶縁膜２２およびゲート電極２３の側面上には、サイドウォール膜２４が形成されている。そして、選択トランジスタ２（ｎチャネルトランジスタ２ａおよび２ｂ）は、不純物領域（ソース領域）２１ａおよび不純物領域（ドレイン領域）２１ｂと、ゲート絶縁膜２２と、ゲート電極２３とによって構成されている。
【００２７】
また、シリコン基板２１上には、選択トランジスタ２を覆うように、１層目の層間絶縁膜２５が形成されている。この１層目の層間絶縁膜２５の不純物領域２１ａ（選択トランジスタ２のソース領域）および不純物領域２１ｃ（ダイオード３のアノード）に対応する領域には、コンタクトホール２５ａが形成されている。１層目の層間絶縁膜２５のコンタクトホール２５ａには、プラグ２６が埋め込まれている。そして、ソース線（Ｓ０〜Ｓ４）は、１層目の層間絶縁膜２５上の不純物領域２１ａ（選択トランジスタ２のソース領域）に対応する領域に形成されているとともに、プラグ２６を介して不純物領域２１ａに接続されている。また、１層目の層間絶縁膜２５上の不純物領域２１ｃ（ダイオード３のアノード）に対応する領域には、１層目の接続層２７が形成されている。
【００２８】
また、１層目の層間絶縁膜２５上には、接続層２７を覆うように、２層目の層間絶縁膜２８が形成されている。また、２層目の層間絶縁膜２８の接続層２７に対応する領域には、コンタクトホール２８ａが形成されているとともに、そのコンタクトホール２８ａには、プラグ２９が埋め込まれている。また、２層目の層間絶縁膜２８上のプラグ２９に対応する領域には、２層目の接続層３０が形成されている。
【００２９】
また、２層目の層間絶縁膜２８上には、接続層３０を覆うように、３層目の層間絶縁膜３１が形成されている。また、３層目の層間絶縁膜３１の所定領域には、コンタクトホール３１ａが形成されているとともに、そのコンタクトホール３１ａには、プラグ３２が埋め込まれている。そして、上記した複数のビット線ＢＬは、３層目の層間絶縁膜３１上に互いに所定の間隔を隔てて配置されている。また、複数のビット線ＢＬは、プラグ３２を介して２層目の接続層３０（ダイオード３のアノード）に接続されているビット線ＢＬと、２層目の接続層３０（ダイオード３のアノード）に接続されていないビット線ＢＬとを含んでいる。
【００３０】
ワード線ＷＬは、図２に示すように、所定の間隔を隔てて複数設けられている。また、ゲート電極２３は、ワード線ＷＬの一部が屈曲することによって形成されているとともに、平面的に見て、不純物領域２１ｂの延びる方向に対して斜め方向に延びるように配置されている。また、選択トランジスタ２ａのゲート電極２３は、選択トランジスタ２ａの形成領域における不純物領域２１ａと交差するように配置されている。また、選択トランジスタ２ｂのゲート電極２３は、選択トランジスタ２ｂの形成領域における不純物領域２１ａと交差するように配置されている。
【００３１】
また、図２に示すように、複数のビット線ＢＬのそれぞれの一方端には、金属配線４１を介してビット線ＢＬを駆動するためのトランジスタ４２が接続されている。なお、トランジスタ４２は、本発明の「第２トランジスタ」の一例である。また、ビット線ＢＬと金属配線４１とは、コンタクト部４３を介して電気的に接続されている。また、金属配線４１とトランジスタ４２のソース／ドレイン領域の一方とは、コンタクト部４４ａを介して電気的に接続されている。また、トランジスタ４２のソース／ドレイン領域の他方は、コンタクト部４４ｂを介して、電源ＶＤＤに接続されている。ここで、第１実施形態では、トランジスタ４２のゲート幅Ｗ１は、複数のビット線ＢＬの中央部に配置されるビット線ＢＬを駆動するトランジスタ４２のゲート幅Ｗ１よりも、端部に配置されるビット線ＢＬを駆動するトランジスタ４２のゲート幅Ｗ１の方が小さくなるように構成されている。これにより、ゲート幅Ｗ１が小さい分、複数のビット線ＢＬの中央部に配置されるビット線ＢＬを駆動するトランジスタ４２の駆動能力よりも、端部に配置されるビット線ＢＬを駆動するトランジスタ４２の駆動能力の方が低くなる。
【００３２】
また、トランジスタ４２のそれぞれに隣接するように、トランジスタ４２のゲート電極４５と共通のゲート電極４５を有するトランジスタ４６が設けられている。トランジスタ４６のソース／ドレイン領域の一方は、コンタクト部４７ａを介して金属配線４１に接続されているとともに、トランジスタ４６のソース／ドレイン領域の他方は、コンタクト部４７ｂを介して接地されている。
【００３３】
第１実施形態では、上記のように、ビット線ＢＬの駆動能力を、複数のビット線ＢＬの端部では、ビット線ＢＬの駆動能力を低くし、複数のビット線ＢＬの中央部では、ビット線ＢＬの駆動能力を高くすることによって、ソース線とダイオード３のカソードとの間の不純物領域２１ｂの距離が短く抵抗が小さい場合でも、ビット線ＢＬの駆動能力を低くすることにより、ソース線に大きな電流が流れるのを抑制することができる。これにより、消費電流（消費電力）が増加するのを抑制することができる。また、ソース線の電位が上昇した状態から、次にセル電流が流れないアドレスをアクセスした場合に、センスアンプ１４ａ〜１４ｄが電流の流れていないことを検知することができる電位まで、ソース線の電位を下げるのに時間がかかるのを抑制することができるので、メモリセル４のアクセス時間が長くなるのを抑制することができる。
【００３４】
また、第１実施形態では、上記のように、複数のビット線ＢＬの端部に配置されるビット線ＢＬ下のダイオード３のカソードから選択トランジスタ２のソース／ドレイン領域の一方までの不純物領域２１ｂの距離を、複数のビット線ＢＬの中央部に配置されるビット線ＢＬのダイオード３のカソードから選択トランジスタ２のソース／ドレイン領域の一方までの不純物領域２１ｂの距離よりも短くなるように構成する。これによって、不純物領域２１ｂの距離によって電気的な抵抗が変わることにより、複数のビット線ＢＬの端部に配置されるビット線ＢＬから選択トランジスタ２に流れる電流が大きくなるとともに、複数のビット線ＢＬの中央部に配置されるビット線ＢＬから選択トランジスタ２に流れる電流が小さくなる。
【００３５】
また、第１実施形態では、上記のように、トランジスタ４２のゲート幅Ｗ１を、複数のビット線ＢＬの中央部に配置されるビット線ＢＬを駆動するトランジスタ４２のゲート幅Ｗ１よりも、端部に配置されるビット線ＢＬを駆動するトランジスタ４２のゲート幅Ｗ１の方が小さくなるように構成することによって、ゲート幅Ｗ１が小さい方が電気的な抵抗が大きくなるので、容易に、複数のビット線ＢＬの中央部に配置されるビット線ＢＬを駆動するトランジスタ４２の駆動能力よりも、端部に配置されるビット線ＢＬを駆動するトランジスタ４２の駆動能力を低くすることができる。
【００３６】
（第２実施形態）
図４は、本発明の第２実施形態によるクロスポイント型のダイオードＲＯＭの構成を示した平面レイアウト図である。
【００３７】
第２実施形態によるクロスポイント型のダイオードＲＯＭでは、図４に示すように、複数のビット線ＢＬのそれぞれの一方端には、上記第１実施形態と同様に、金属配線４１を介してトランジスタ４２ａが接続されている。なお、第１実施形態と異なり、トランジスタ４２ａのゲート幅Ｗ２は、それぞれのトランジスタ４２ａにおいて同じである。また、金属配線４１とトランジスタ４２ａとはコンタクト部４３を介して接続されている。
【００３８】
ここで、第２実施形態では、トランジスタ４２ａのソース／ドレインの一方と金属配線４１とを接続するコンタクト部４４ａの数は、複数のビット線ＢＬのうち、中央部に配置されるビット線ＢＬを駆動するトランジスタ４２ａのソース／ドレインの一方と金属配線４１とを接続するコンタクト部４４ａの数よりも、端部に配置されるビット線ＢＬを駆動するトランジスタ４２ａのソース／ドレインの一方と金属配線４１とを接続するコンタクト部４４ａの数の方が小さくなるように構成されている。
【００３９】
また、トランジスタ４２ａのそれぞれに隣接するように、共通のゲート電極４５ａを有するトランジスタ４６が設けられている。
【００４０】
なお、第２実施形態のその他の構成は、上記第１実施形態と同様である。
【００４１】
第２実施形態では、上記のように、トランジスタ４２ａのソース／ドレインの一方と金属配線４１とを接続するコンタクト部４４ａの数を、複数のビット線ＢＬの中央部に配置されるビット線ＢＬを駆動するトランジスタ４２ａのソース／ドレインの一方と金属配線４１とを接続するコンタクト部４４ａの数よりも、端部に配置されるビット線ＢＬを駆動するトランジスタ４２ａのソース／ドレインの一方と金属配線４１とを接続するコンタクト部４４ａの数の方が少なくなるように構成する。これにより、コンタクト部４４ａの数が多い方が電気的な抵抗が小さくなるので、容易に、複数のビット線ＢＬの中央部に配置されるビット線ＢＬを駆動するトランジスタ４２ａの駆動能力よりも、端部に配置されるビット線ＢＬを駆動するトランジスタ４２ａの駆動能力を低くすることができる。
【００４２】
なお、第２実施形態のその他の効果は、上記第１実施形態と同様である。
【００４３】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００４４】
たとえば、上記第１および第２実施形態では、クロスポイント型のダイオードＲＯＭに本発明を適用したが、本発明はこれに限らず、クロスポイント型のダイオードＲＯＭ以外の選択トランジスタのソース／ドレイン領域の一方にカソードが接続されたダイオードを含むメモリセルを備えたメモリにも広く適用可能である。
【００４５】
また、上記第１および第２実施形態では、それぞれ、ビット線を駆動するトランジスタのゲート幅およびコンタクト部の数を変えることにより、ビット線を駆動するトランジスタの駆動能力を変える例を示したが、本発明はこれに限らず、ビット線を駆動するトランジスタのソース／ドレイン領域の不純物濃度をトランジスタ毎に変えることによって、ビット線を駆動するトランジスタの駆動能力を変えてもよい。また、ビット線を駆動するトランジスタのソース／ドレイン領域の不純物を注入する領域の大きさを変えることによって、ビット線を駆動するトランジスタの駆動能力を変えてもよい。また、ビット線を駆動するトランジスタのゲート長を変えてもよいし、ビット線を駆動するトランジスタとビット線との間に抵抗を設けてもよい。
【図面の簡単な説明】
【００４６】
【図１】本発明の第１実施形態によるクロスポイント型のダイオードＲＯＭの構成を示した回路図である。
【図２】本発明の第１実施形態によるクロスポイント型のダイオードＲＯＭの構成を示した平面レイアウト図である。
【図３】図２の１００−１００線に沿った断面図である。
【図４】本発明の第２実施形態によるクロスポイント型のダイオードＲＯＭの構成を示した平面レイアウト図である。
【符号の説明】
【００４７】
２  選択トランジスタ（第１トランジスタ）
３  ダイオード
４  メモリセル
１１  データ判別回路（データ判別回路）
２１ｂ  不純物領域
４１  金属配線
４２、４２ａ  トランジスタ（第２トランジスタ）
４４ａ  コンタクト部
ＢＬ  ビット線
Ｓ０〜Ｓ３  ソース線
ＷＬ  ワード線
【図１】
2009038054.tif 000003
【図２】
2009038054.tif 000004
【図３】
2009038054.tif 000005
【図４】
2009038054.tif 000006