(57)【要約】【課題】挿入損失が少なく、ＩＭＤや高調波歪も少ない電界効果トランジスタを提供する。【解決手段】拡散層１７上に、ソース電極２１と、ドレイン電極２２と、ソース電極２１とドレイン電極２２との間に設けられたゲート電極２０とを備える。拡散層１７は、ゲート電極２０の直下に設けられたゲート領域２４を有しており、このゲート領域２４とソース電極２１との間およびゲート領域２４とドレイン電極２２との間に一対の溝部２５が設けられている。ゲート領域２４および一対の溝部２５との対向領域を含む領域には、ソース電極２１とドレイン電極２２との間の電流路として機能するチャネル層１４が設けられており、各溝部２５は、このチャネル層１４側に向かうにつれて、断面形状がソース電極２１およびドレイン電極２２の対向方向に延伸する逆メサ形状となっている。【選択図】図２
2009021293.tif 000002
【特許請求の範囲】
【請求項１】
半導体層上に、ソース電極と、ドレイン電極と、前記ソース電極と前記ドレイン電極との間に設けられたゲート電極とを備えた電界効果トランジスタであって、
前記半導体層は、
前記ゲート電極の直下に設けられた導電型不純物を含有するゲート領域と、
前記ゲート領域と前記ソース電極との間および前記ゲート領域と前記ドレイン電極との間に設けられた一対の溝部と、
前記ゲート領域および前記一対の溝部との対向領域を含む領域に設けられ、前記ソース電極と前記ドレイン電極との間の電流路として機能するチャネル層と
を有し、
前記各溝部は、前記チャネル層側に向かうにつれて、断面形状が前記ソース電極および前記ドレイン電極の対向方向に延伸する逆メサ形状となっている
ことを特徴とする電界効果トランジスタ。
【請求項２】
前記各溝部は、底面と、前記ソース電極および前記ドレイン電極の対向方向に対向する一対の側面とを含み、
前記側面と前記底面とのなす角度がほぼ７０度となっている
ことを特徴とする請求項１に記載の電界効果トランジスタ。
【請求項３】
前記各溝部は、前記半導体層の（００１）表面上に形成されると共に、前記半導体層の［１−１０］方位とほぼ平行な方向に延在して形成されている
ことを特徴とする請求項１に記載の電界効果トランジスタ。
【請求項４】
前記各溝部は、ウエットエッチングにより形成されている
ことを特徴とする請求項１に記載の電界効果トランジスタ。
【請求項５】
入力端と、
出力端と、
グラウンド端と、
前記入力端と前記グラウンド端との間に直列挿入された１または複数の第１電界効果トランジスタと、
前記入力端と前記出力端との間に直列挿入された１または複数の第２電界効果トランジスタと
を備え、
前記第１電界効果トランジスタは、
半導体層上に、ソース電極と、ドレイン電極と、前記ソース電極と前記ドレイン電極との間に設けられたゲート電極とを有し、
前記半導体層は、
前記ゲート電極の直下に設けられた導電型不純物を含有するゲート領域と、
前記ゲート領域と前記ソース電極との間および前記ゲート領域と前記ドレイン電極との間に設けられた一対の溝部と、
前記ゲート領域および前記一対の溝部との対向領域を含む領域に設けられ、前記ソース電極と前記ドレイン電極との間の電流路として機能するチャネル層と
を有し、
前記各溝部は、前記チャネル層側に向かうにつれて、断面形状が前記ソース電極および前記ドレイン電極の対向方向に延伸する逆メサ形状となっている
ことを特徴とするスイッチ素子。
【請求項６】
一の素子と他の素子とに接続されたスイッチ素子を内蔵する電子機器であって、
前記スイッチ素子は、
入力端と、
出力端と、
グラウンド端と、
前記入力端と前記グラウンド端との間に直列挿入された１または複数の第１電界効果トランジスタと、
前記入力端と前記出力端との間に直列挿入された１または複数の第２電界効果トランジスタと
を備え、
前記第１電界効果トランジスタは、
半導体層上に、ソース電極と、ドレイン電極と、前記ソース電極と前記ドレイン電極との間に設けられたゲート電極とを有し、
前記半導体層は、
前記ゲート電極の直下に設けられた導電型不純物を含有するゲート領域と、
前記ゲート領域と前記ソース電極との間および前記ゲート領域と前記ドレイン電極との間に設けられた一対の溝部と、
前記ゲート領域および前記一対の溝部との対向領域を含む領域に設けられ、前記ソース電極と前記ドレイン電極との間の電流路として機能するチャネル層と
を有し、
前記各溝部は、前記チャネル層側に向かうにつれて、断面形状が前記ソース電極および前記ドレイン電極の対向方向に延伸する逆メサ形状となっている
ことを特徴とする電子機器。
【請求項７】
エピタキシャル結晶成長法を用いて（００１）ＧａＡｓ基板上に半導体層を形成したのち、ウエットエッチング法を用いて前記半導体層の表面に前記半導体層の［１−１０］方位とほぼ平行な方向に延在する一対の溝部を所定の間隔を空けて形成する工程と、
前記半導体層のうち前記一対の溝部で挟まれた表面から前記半導体層の内部に向けて不純物を拡散してゲート領域を形成する工程と、
前記ゲート領域上にゲート電極を形成すると共に、前記半導体層のうち前記一対の溝部を当該一対の溝部の延在方向と直交する方向から挟み込む表面上にソース電極およびドレイン電極を形成する工程と
を含むことを特徴とする電界効果トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲート電極の両側に一対の溝部を備えた電界効果トランジスタおよびその製造方法、ならびにその電界効果トランジスタを備えたスイッチ素子および電子機器に関する。
【背景技術】
【０００２】
携帯電話のＲＦフロントエンド部に使用されているスイッチＩＣは、一般的に図１２（Ａ）に示したように、入力ポートＰｏｒｔ１と出力ポートＰｏｒｔ２との間に直列挿入されたシリーズ側のＦＥＴ（Field effect transistor：電界効果トランジスタ）１と、Ｐｏｒｔ１とグラウンドとの間に直列挿入されたシャント側のＦＥＴ２とで主に構成されており、Ｐｏｒｔ１とＰｏｒｔ２との間がオンの場合、その等価回路は、図１２（Ｂ）に示したようなＣＲ回路となっている。
【０００３】
このスイッチＩＣに必要とされる特性の一つに挿入損失特性がある。スイッチＩＣの挿入損失は、ＤＣ的な抵抗損とＡＣ的な容量損との和で表される。そのため、スイッチＩＣにとって、ＤＣ的な抵抗損を抑えるためにＦＥＴ１のオン抵抗Ｒ３を低減することが重要であり、ＡＣ的な容量損を抑えるためにＦＥＴ２のオフ容量Ｃ１を低減することが重要であると言える。
【０００４】
また、第２世代から第３世代携帯電話にシステムが移り変わることによって、挿入損失特性だけでなく、歪み特性も重要になってきた。今後の携帯電話のフロントエンド部は、例えば、図１１に示したように第２世代のＧＳＭシステム（ＳＧＳＭ）と、第３世代のＷ−ＣＤＭＡシステム（ＳＷ−ＣＤＭＡ）が混在する、マルチモード且つマルチバンドシステムになるか、あるいは、図示しないが第３世代のＷ−ＣＤＭＡシステム（ＳＷ−ＣＤＭＡ）のみのマルチバンドシステムになると考えられる。
【０００５】
第３世代携帯で採用されているＳＷ−ＣＤＭＡのように、デュプレクサＤＰＸによって送受信信号を選別するシステムでは、スイッチＳＷ１として非線形性を有するものを使うと、大気中に存在する妨害波と送信波とがミキシングされて、相互変調歪み（ＩＭＤ）が発生し、受信経路Ｒｘ１内に侵入するという問題が生じる。
【０００６】
例えば、送信波(ｆＴＸ１)が１．９５ＧＨｚ、受信波（ｆＲＸ１）が２．１４ＧＨｚとする。デュプレクサＤＰＸはこの２つの周波数の信号しか通さないものとする。ここでアンテナＡＮＴから１９０ＭＨｚの妨害波(ｆｂｌｏｃｋ)が入ってきたとする。スイッチＳＷ１の非線形性によって周波数のミキシングが起こり、ｆＩＭＤ＝ｆＴＸ１＋ｆｂｌｏｃｋ＝１．９５ＧＨｚ＋１９０ＭＨｚ＝２．１４ＧＨｚの２次ＩＭＤ信号が発生する。この２次ＩＭＤ信号の周波数は、受信波（ｆＲＸ１）と同じ周波数なので、２次ＩＭＤ信号がデュプレクサＤＰＸを通過し、受信経路Ｒｘ１内にノイズとして侵入してしまう。また、スイッチＳＷ１の非線形性によって高調波が発生するが、この高調波歪みの問題は第２世代携帯電話システムの問題の一つとして挙がっている。
【０００７】
これらの歪み問題を解決するためには、ＦＥＴ２のオフ容量Ｃ１の非線形性を抑制することが有効であると考えられる。これを裏付ける例として、図１３（Ａ），（Ｂ）に示したシミュレーション結果から推測できる。なお、図１３（Ａ），（Ｂ）は、キャパシタに周波数の異なる２つの波（ｆＴＸ１，ｆｂｌｏｃｋ）を同時に入力したときの反射波のスペクトルであり、図１３（Ａ）は容量が電圧に依存しない線形のキャパシタの結果であり、図１３（Ｂ）は容量が電圧に依存する非線形のキャパシタの結果である。
【０００８】
図１３（Ａ），（Ｂ）から、線形のキャパシタに周波数の異なる２つの波を入れても入力した波と同じ周波数の反射波しか出てこないが、容量が電圧に依存する、例えば容量が電圧に比例する非線形の容量にキャパシタに周波数の異なる２つの波を入れると、ＩＭＤや高調波歪みが発生することがわかる。このことから、ＦＥＴ２のオフ容量Ｃ１の非線形性がＩＭＤや高調波を発生させる要因の一つであると言える。
【０００９】
従って、挿入損失が少なく、ＩＭＤや高調波歪みの少ない高性能なスイッチＩＣを提供するためには、以下の４点が重要である。
（１）ＦＥＴ１のオン抵抗Ｒ３の低減
（２）ＦＥＴ１のオン抵抗Ｒ３の非線形性の低減
（２）ＦＥＴ２のオフ容量Ｃ１の低減
（３）ＦＥＴ２のオフ容量Ｃ１の非線形性の低減
【００１０】
ところで、無線通信機器向けのスイッチＩＣの１つとして、ｐＨＥＭＴ（高電子移動度トランジスタ、pseudomorphic High Electron Mobility Transistor)プロセスを採用したｐｎ接合ゲート型ＦＥＴがある（特許文献１）。
【特許文献１】特許第３６７５０７８号
【００１１】
このｐｎ接合ゲート型ＦＥＴには、ゲートソース間の寄生容量Ｃｇｓ、ゲートドレイン間の寄生容量Ｃｇｄ、ドレインソース間の寄生容量Ｃｄｓが存在し、このＦＥＴのオフ容量(Ｃｏｆｆ)は、図１４から、数（１）のように表現できる。
【数１】
2009021293.tif 000003
【００１２】
数（１）から、Ｃｏｆｆを低減するためには、寄生容量Ｃｇｓ、ＣｇｄおよびＣｄｓを低減する必要があることが分かる。また、Ｃｏｆｆの非線形性を抑制するためには、寄生容量Ｃｇｓ、ＣｇｄおよびＣｄｓの非線形性を抑制することが重要であるこということも分かる。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
これまでに、ｐｎ接合ゲート型ＦＥＴにおいて、寄生容量Ｃｇｄの大きさおよび非線形性を低減する方法が報告されている。これは、ゲートドレイン間に溝部を設けるというものである。
【００１４】
具体的には、基板１１０上に、バッファ層１１１、下部ドーピング層１１２、下部スペーサ層１１３、チャネル層１１４、上部スペーサ層１１５、上部ドーピング層１１６および拡散層１１７をこの順にエピタキシャルに積層したのち、その上に絶縁膜１１８Ａを積層する（図１５（Ａ））。
【００１５】
次に、絶縁膜１１８Ａ上に、所定の位置に開口部Ｈ１００を有するレジスト層Ｒ１０１をリソグラフィ工程により形成する（図１５（Ｂ））。そして、そのレジスト層Ｒ１０１をマスクとして、反応性イオンエッチング（ＲＩＥ）法により例えばＣＦ４にＨ２またはＯ２を添加した混合ガスを用いて、絶縁膜１１８Ａのうち開口部Ｈ１０１の底面に対応する部分をエッチングしたのち（図１６（Ａ））、例えばＲＩＥ法またはウエットエッチング法により拡散層１１７のうち開口部Ｈ１０１の底面に対応する部分をエッチングし、溝部１２５を形成する（図１６（Ｂ））。
【００１６】
次に、レジスト層Ｒ１を除去したのち、溝部１２５を含む表面全体に絶縁膜１１８Ｂを形成する（図１７（Ａ））。続いて、絶縁膜１１８Ｂ上に、所定の位置に開口部Ｈ１０２を有するレジスト層Ｒ２をリソグラフィ工程により形成する（図１７（Ｂ））。
【００１７】
次に、そのレジスト層Ｒ２をマスクとして、例えばＲＩＥ法により絶縁膜１１８Ａ，１１８Ｂのうち開口部Ｈ１０２の底面に対応する部分をエッチングし、開口部Ｈ１０３を形成する（図１８（Ａ））。これにより、開口部Ｈ１０３の底部に拡散層１１７が露出する。
【００１８】
次に、レジスト層Ｒ２を除去したのち、基板１１０を拡散炉（図示せず）内に入れ、例えばジエチルジンク（ＤＥＺ）と砒素（Ａｓ）を含む雰囲気中で６００℃前後の温度に加熱することによりｐ型不純物であるＺｎを、開口部Ｈ１０３を通じて拡散層１１７中に拡散させて、ｐ型のゲート領域１２４を形成する（図１８（Ｂ））。
【００１９】
次に、開口部Ｈ１０３を通じてゲート領域１２４上にＴｉ／Ｐｔ／Ａｕ膜からなるゲート電極１０２１を形成する（図１９（Ａ））。続いて、ゲート電極１２４を含む表面全体に絶縁膜１１８Ｃを形成し、絶縁膜１１８Ａ，１１８Ｂと共に絶縁層１１８を形成する（図１９（Ｂ））。
【００２０】
次に、絶縁層１１８のうち一対の溝部１２５を挟み込む位置をエッチングして、開口部Ｈ１０４を２つ形成したのち（図２０（Ａ））、これらの開口部Ｈ１０４を通じて拡散層１１７上にＡｕＧｅ／Ｎｉ／Ａｕ膜からなるソース電極１２１およびドレイン電極１２２を形成する（図２０（Ｂ））。
【００２１】
次に、アロイすることにより、ソース電極１２１およびドレイン電極１２２と、チャネル層１１４とを互いに電気的に接続する反応領域１２３を、ソース電極１２１およびドレイン電極１２２のそれぞれの直下に形成する（図２１）。このようにして、従来のｐｎ接合ゲート型ＦＥＴは製造される。
【００２２】
このように、ｐｎ接合ゲート型ＦＥＴにおいて、ゲートドレイン間に溝部１２５を設けることにより、図２２の実線に示したように、寄生容量Ｃｇｄを低減することができ、さらに、寄生容量Ｃｇｄの電圧依存性が少なく、寄生容量Ｃｇｄがほぼ一定となる電圧範囲（図中で丸で囲んだ範囲）が存在している。従って、この範囲では、寄生容量Ｃｇｄの非線形性が抑制されていることがわかる。
【００２３】
これらのことから、挿入損失が少なく、ＩＭＤや高調波歪みも少ない高性能なスイッチＩＣを提供するためには、溝部を設けることが好ましいと言える。ここで、溝部を設けるにあたって、鍵となるポイントは、ゲート電極１２１と溝部１２５との間の距離Ｌａ（図２１参照）を短くすることにある。
【００２４】
距離Ｌａの最短距離は理論的にはゼロであるが、距離Ｌａをゼロにするためには、溝部１２５をゲート電極１２１に接して設けることが必要となる。しかし、上記したように、溝部１２５を形成するために用いるレジスト層Ｒ１０１と、ゲート電極１２１を形成するために用いるレジスト層Ｒ１０２とは共通化することができず、別個に形成することが必要となるので、個々の電界効果トランジスタにおいて距離Ｌａがばらつき易い。そのため、距離Ｌａがばらつきによって広くなった場合には、寄生容量Ｃｇｄがほぼ一定の電圧範囲が狭くなってしまい（図２２の一点鎖線参照）、挿入損失が大きくなり、かつ、ＩＭＤや高調波歪が発生してしまうという問題があった。
【００２５】
本発明はかかる問題点に鑑みてなされたものであり、その目的は、挿入損失が少なく、ＩＭＤや高調波歪も少ない電界効果トランジスタおよびその製造方法、ならびにその電界効果トランジスタを備えたスイッチ素子および電子機器を提供することにある。
【課題を解決するための手段】
【００２６】
本発明の電界効果トランジスタは、半導体層上に、ソース電極と、ドレイン電極と、ソース電極とドレイン電極との間に設けられたゲート電極とを備えたものである。ここで、上記半導体層は、ゲート電極の直下に設けられた導電型不純物を含有するゲート領域を有しており、このゲート領域とソース電極との間およびゲート領域とドレイン電極との間に一対の溝部が設けられている。また、ゲート領域および一対の溝部との対向領域を含む領域には、ソース電極とドレイン電極との間の電流路として機能するチャネル層が設けられており、各溝部は、このチャネル層側に向かうにつれて、断面形状がソース電極およびドレイン電極の対向方向に延伸する逆メサ形状となっている。
【００２７】
本発明のスイッチ素子は、入力端と、出力端と、グラウンド端と、入力端とグラウンド端との間に直列挿入された１または複数の第１電界効果トランジスタと、入力端と出力端との間に直列挿入された１または複数の第２電界効果トランジスタとを備えたものであり、第１電界効果トランジスタとして上記電界効果トランジスタを用いたものである。
【００２８】
本発明の電子機器は上記スイッチ素子を内蔵したものであり、このスイッチ素子を、一の素子と他の素子とに接続して構成されたものである。
【００２９】
本発明の電界効果トランジスタ、スイッチ素子および電子機器では、半導体層内のゲート領域の両側に設けられた一対の溝部が逆メサ形状となっている。これにより、溝部の底面の端縁とゲート領域との距離が、溝部の開口部の端縁とゲート領域との距離よりも狭くなるので、溝部の開口部の端縁とゲート領域との距離が多少広がったとしても、溝部の底面の端縁とゲート領域との距離を、ゲートドレイン間の寄生容量がほぼ一定となる電圧範囲がほとんど変動しない範囲内に納めることが可能となる。
【００３０】
本発明の電界効果トランジスタの製造方法は、以下の（１）〜（３）の各工程を含むものである。
（１）エピタキシャル結晶成長法を用いて（００１）ＧａＡｓ基板上に半導体層を形成したのち、ウエットエッチング法を用いて半導体層の表面に半導体層の［１−１０］方位とほぼ平行な方向に延在する一対の溝部を所定の間隔を空けて形成する工程
（２）半導体層のうち一対の溝部で挟まれた表面から半導体層の内部に向けて不純物を拡散してゲート領域を形成する工程
（３）ゲート領域上にゲート電極を形成すると共に、半導体層のうち一対の溝部を当該一対の溝部の延在方向と直交する方向から挟み込む表面上にソース電極およびドレイン電極を形成する工程
【００３１】
本発明の電界効果トランジスタの製造方法では、半導体層内のゲート領域の両側に、逆メサ形状の一対の溝部が形成される。これにより、溝部の底面の端縁とゲート領域との距離が、溝部の開口部の端縁とゲート領域との距離よりも狭くなるので、溝部の開口部の端縁とゲート領域との距離が多少広がったとしても、溝部の底面の端縁とゲート領域との距離を、ゲートドレイン間の寄生容量がほぼ一定となる電圧範囲がほとんど変動しない範囲内に納めることが可能となる。
【発明の効果】
【００３２】
本発明の電界効果トランジスタおよびその製造方法、スイッチ素子ならびに電子機器によれば、半導体層内のゲート領域の両側に逆メサ形状の一対の溝部を形成するようにしたので、溝部の開口部の端縁とゲート領域との距離がばらつきによって広くなった場合であっても、溝部の底面の端縁とゲート領域との距離を、ゲートドレイン間の寄生容量がほぼ一定となる電圧範囲がほとんど変動しない範囲内に納めることができる。これにより、ゲートドレイン間の寄生容量のばらつきを抑制することができるので、挿入損失を少なくすることができ、さらにＩＭＤや高調波歪みも少なくすることができる。
【発明を実施するための最良の形態】
【００３３】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
【００３４】
図１は、本発明の一実施の形態に係るスイッチ素子１の回路構成の一例を表したものである。このスイッチ素子１は、入力端Ｐｏｒｔ１とグラウンド端ＧＮＤとの間に直列挿入された１または複数のＦＥＴ１Ａ（第１電界効果トランジスタ）と、入力端Ｐｏｒｔ１と出力端Ｐｏｒｔ２との間に直列挿入された１または複数のＦＥＴ１Ａ（第２電界効果トランジスタ）とを備えたものである。なお、図１には、シャント側のＦＥＴ１およびシリーズ側のＦＥＴ１がそれぞれ４つずつ設けられている場合が例示されている。
【００３５】
また、このスイッチ素子１において、シャント側のＦＥＴ１Ａのゲート電極２０（後述）にはスイッチング信号の入力端Ｖｃ１が抵抗Ｒｇを介して接続されており、シリーズ側のＦＥＴ１Ａのゲート電極２０にはスイッチング信号の入力端Ｖｃ２が抵抗Ｒｇを介して接続されている。
【００３６】
図２は、図１のＦＥＴ１Ａの断面構成を表すものである。ＦＥＴ１Ａは、基板１０の一面側に、バッファ層１１、下部ドーピング層１２、下部スペーサ層１３、チャネル層１４、上部スペーサ層１５、上部ドーピング層１６、拡散層１７をこの順にエピタキシャルに積層して構成されている。
【００３７】
基板１０は、半絶縁性基板、例えば（００１）ＧａＡｓ基板である。バッファ層１１は、結晶成長性を良くするために基板１０の表面に形成されたものであり、例えば、ＡｌＧａＡｓとＧａＡｓとを交互に繰り返し積層して構成されており、この周期構造の最上層にはＧａＡｓが形成されている。バッファ層１１はアンドープであることが好ましいが、十分に低い濃度の不純物が添加されたものであってもよい。
【００３８】
なお、本明細書において「アンドープ」とは、対象となる半導体層を製造する際にドーパントを供給していないことを意味するものであり、対象となる半導体層に不純物が全く含まれていない場合や、他の半導体層などから拡散してきた不純物がわずかに含まれている場合も含まれる概念である。
【００３９】
下部ドーピング層１２は例えば厚さ方向の全域または一部にｎ型不純物が添加されたＡｌＧａＡｓからなる。下部ドーピング層１２の不純物濃度は、例えば３×１０１８ｃｍ−３である。なお、下部ドーピング層１２内での不純物分布は一様となっていてもよいし、厚さ方向に徐々に（または階段状に）変化していてもよい。下部スペーサ層１３は例えばアンドープＡｌＧａＡｓからなる。チャネル層１４は例えばアンドープＩｎＧａＡｓからなり、後述のソース電極２１とドレイン電極２２との間の電流路として機能する。上部スペーサ層１５は例えばアンドープＡｌＧａＡｓからなる。上部ドーピング層１６は例えば厚さ方向の全域または一部にｎ型不純物が添加されたＡｌＧａＡｓからなる。上部ドーピング層１６の不純物濃度は、例えば３×１０１８ｃｍ−３である。なお、上部ドーピング層１６内での不純物分布は一様となっていてもよいし、厚さ方向に徐々に（または階段状に）変化していてもよい。拡散層１７は、例えばｎ型ＡｌＧａＡｓからなる。拡散層１７の不純物濃度は、例えば５×１０１６ｃｍ−３である。
【００４０】
このＦＥＴ１Ａには、ゲート電極２０、ソース電極２１およびドレイン電極２２が拡散層１７上に設けられている。ゲート電極２０は、例えば拡散層１７の表面上に一の方向（例えば基板１０または拡散層１７の［１−１０］方位とほぼ平行な方向）に延在して設けられている。ソース電極２１およびドレイン電極２２は所定の間隔を空けてゲート電極２０の両側に設けられている。また、上部スペーサ層１５、上部ドーピング層１６および拡散層１７のうちソース電極２１およびドレイン電極２２と対向する領域に、反応領域２３が形成されており、ソース電極２１およびドレイン電極２２は反応領域２３を介してチャネル層１４とコンタクトをとれるようになっている。
【００４１】
ここで、ゲート電極２０はＴｉ、ＰｔおよびＡｕをこの順に積層して構成されており、ソース電極２１およびドレイン電極２２はＡｕＧｅ、ＮｉおよびＡｕをこの順に積層して構成されている。反応領域２３は後述するように拡散層１７上にソース電極２１およびドレイン電極２２を形成したのちアロイを行うことにより形成されたものである。
【００４２】
このＦＥＴ１Ａにはさらに、拡散層１７のうちゲート電極２０直下の部分にゲート領域２４が形成されており、ゲート領域２４の上部がゲート電極２０の下部と接している。このゲート領域２４は例えばｐ型ＡｌＧａＡｓからなり、後述するように拡散層１７の表面にｐ型不純物（例えばＺｎ）を導入して形成されたものである。このゲート領域２４の幅（ゲート長）Ｌ１はゲート電極２０の幅Ｌ２との関係で特に限定されないが、図２には、ゲート長Ｌ１がゲート電極２０の幅Ｌ２よりも広くなっているケースを例示した。
【００４３】
また、このゲート領域２４の両側（具体的にはゲート領域２４とソース電極２１との間、およびゲート領域２４とドレイン電極２２との間）には一対の溝部２５が形成されている。この溝部２５は、基板１０の表面とほぼ平行な底面２５Ａと、ソース電極２１およびドレイン電極２２の対向方向に対向する一対の側面２５Ｂと、ソース電極２１およびドレイン電極２２の対向方向と直交する方向に対向する一対の側面（図示せず）とを含む内壁で構成されており、拡散層１７の上面側からチャネル層１４側に向かうにつれて、断面形状がソース電極２１およびドレイン電極２２の対向方向に延伸する逆メサ形状となっている。
【００４４】
ここで、各側面２５Ｂと底面２５Ａとのなす角度はほぼ７０度となっており、拡散層１７の上面側から見て、溝部２５の底面２５Ａの端縁とゲート領域２４との幅が溝部２５の開口部の端縁とゲート領域２４との幅Ｌ４よりも狭くなっている。これにより、溝部２５のゲート領域２４側の側面２５Ｂとゲート領域２４との間隙が、側面と底面とのなす角度が９０度以上となっている場合と比べて、狭くなっている。
【００４５】
なお、幅Ｌ４は、溝部２５の底面２５Ａの端縁とゲート領域２４との幅が製造上のばらつき誤差などを考慮して所定の範囲内となるように設定されていることが好ましく、例えば０．２μｍ程度となっている。
【００４６】
なお、図２には、溝部２５の開口幅Ｌ３はゲート電極２０の幅Ｌ２よりも広くなっている場合が例示されているが、オン抵抗の低減の観点からは、幅Ｌ２と等しいか、またはそれよりも狭くなっていることが好ましい。また、図２に示したように、溝部２５の底面２５Ａがゲート領域２４の最深部（例えば拡散層１７の上面から７０ｎｍ）よりも深く（例えば拡散層１７の上面から１００ｎｍ）なっていることが好ましいが、ゲート領域２４の最深部と等しい深さになっているか、またはそれよりも深くなっていてもよい。
【００４７】
このような構成のＦＥＴ１Ａは、例えば次のようにして製造することができる。
【００４８】
上記の構成で例示した各半導体層を、分子線エピタキシー（ＭＢＥ）法や、有機金属化学気相成長（ＭＯＣＶＤ，ＭＯＶＰＥ）法により形成する。
【００４９】
まず、（００１）ＧａＡｓからなる基板１０上に、バッファ層１１、下部ドーピング層１２、下部スペーサ層１３、チャネル層１４、上部スペーサ層１５、上部ドーピング層１６および拡散層１７をこの順にエピタキシャルに積層したのち、その上にＣＶＤ法（Chemical Vapor Deposition）などによって絶縁膜１８Ａを積層する（図３（Ａ））。
【００５０】
次に、絶縁膜１８Ａ上に、基板１０または拡散層１７の[１−１０]方位とほぼ平行な方向に延在する幅Ｌ３の２つの開口部Ｈ１が所定の間隔（Ｌ１＋２×Ｌ４）で並列配置されたレジスト層Ｒ１をリソグラフィ工程により形成する（図３（Ｂ））。
【００５１】
次に、そのレジスト層Ｒ１をマスクとして、例えば反応性イオンエッチング（ＲＩＥ）法により、例えばＣＦ４にＨ２またはＯ２を添加した混合ガスを用いて、絶縁膜１８Ａのうち開口部Ｈ１の底面に対応する部分をエッチングしたのち（図４（Ａ））、例えばリン酸、過酸化水素水および水の混合液を用いたウエットエッチング法により拡散層１７のうち開口部Ｈ１の底面に対応する部分をエッチングし、拡散層１７の上面側からチャネル層１４側に向かうにつれて、断面形状が２つの開口部Ｈ１の対向方向に延伸する逆メサ形状の一対の溝部２５を形成する（図４（Ｂ））。
【００５２】
次に、レジスト層Ｒ１を除去したのち、溝部２５を含む表面全体に絶縁膜１８Ｂを形成する（図５（Ａ））。続いて、絶縁膜１８Ｂ上に、基板１０または拡散層１７の[１１０]方位とほぼ平行な方向に延在する幅Ｌ２の開口部Ｈ２が一対の溝部２５で挟まれた領域に絵形成されたレジスト層Ｒ２をリソグラフィ工程により形成する（図５（Ｂ））。
【００５３】
次に、そのレジスト層Ｒ２をマスクとして、例えばＲＩＥ法により絶縁膜１８Ａ，１８Ｂのうち開口部Ｈ２の底面に対応する部分をエッチングし、開口部Ｈ３を形成する（図６（Ａ））。これにより、開口部Ｈ３の底部に拡散層１７が露出する。
【００５４】
次に、レジスト層Ｒ２を除去したのち、基板１０を拡散炉（図示せず）内に入れ、例えばジエチルジンク（ＤＥＺ）と砒素（Ａｓ）を含む雰囲気中で６００℃前後の温度に加熱することによりｐ型不純物であるＺｎを、開口部Ｈ３を通じて拡散層１７中に拡散させて、ｐ型のゲート領域２４を形成する（図６（Ｂ））。
【００５５】
次に、開口部Ｈ３を通じてゲート領域２４上にＴｉ／Ｐｔ／Ａｕ膜からなるゲート電極２０を形成する（図７（Ａ））。続いて、ゲート電極２０を含む表面全体に絶縁膜１８Ｃを形成し、絶縁膜１８Ａ，１８Ｂと共に絶縁層１８を形成する（図７（Ｂ））。
【００５６】
次に、絶縁層１８のうち一対の溝部２５を挟み込む位置をエッチングして、開口部Ｈ４を２つ形成したのち（図８（Ａ））、これらの開口部Ｈ４を通じて拡散層１７上にＡｕＧｅ／Ｎｉ／Ａｕ膜からなるソース電極２１およびドレイン電極２２を形成する（図８（Ｂ））。
【００５７】
次に、アロイすることにより、ソース電極２１およびドレイン電極２２と、チャネル層１４とを互いに電気的に接続する反応領域２３を、ソース電極２１およびドレイン電極２２のそれぞれの直下に形成する（図２）。このようにして、本実施の形態のＦＥＴ１Ａは製造される。
【００５８】
このような構成のスイッチ素子１では、入力端Ｖｃ１にオン信号を印加すると、シャント側のＦＥＴ１Ａがオンして、入力端Ｐｏｒｔ１とグラウンド端ＧＮＤとが互いに導通し、入力端Ｖｃ１にオフ信号を印加すると、シャント側のＦＥＴ１Ａがオフして、入力端Ｐｏｒｔ１とグラウンド端ＧＮＤとが互いに分離される。また、入力端Ｖｃ２にオン信号を印加すると、シリーズ側のＦＥＴ１Ａがオンして、入力端Ｐｏｒｔ１と出力端Ｐｏｒｔ２とが互いに導通し、入力端Ｖｃ２にオフ信号を印加すると、シリーズ側のＦＥＴ１Ａがオフして、入力端Ｐｏｒｔ１と出力端Ｐｏｒｔ２とが互いに分離される。従って、入力端Ｖｃ１にオン信号を印加すると共に、入力端Ｖｃ２にオフ信号を印加すると、入力端Ｐｏｒｔ１に印加されたＲＦ信号はグラウンド端ＧＮＤに落とされ、出力端Ｐｏｒｔ２に出力されない。一方、入力端Ｖｃ１にオフ信号を印加すると共に、入力端Ｖｃ２にオン信号を印加すると、入力端Ｐｏｒｔ１に印加されたＲＦ信号はグラウンド端ＧＮＤに落とされることなく、出力端Ｐｏｒｔ２に出力される。
【００５９】
ところで、一般に、ゲート電極２０にピンチオフ以下のバイアス電圧がかかっているＦＥＴのゲートドレイン間の寄生容量Ｃｇｄは、図２２に模式的に示したように、ゲート領域１２４内のホールと、チャネル層１１４のうち溝部１２５の底面１２５Ａのゲート領域１２４側の端縁近傍（図中の破線で囲んだ領域）の電子に支配的である。ここで、チャネル層１１４内の電子は絶縁層１１８のうち溝１２５内に充填された部分と拡散層１１７のうちこの部分に接する部分との界面における界面順位に依存する。そのため、図２２に示したように、溝部１２５が拡散層１１７の上面側からチャネル層１１４側に向かうにつれて、断面積が変化しないか、または小さくなるメサ形状となっている場合には、ドレインバイアス電圧を高く（例えば３Ｖ）しない限り、図中の破線で囲んだ領域（拡散層１１７のうち溝部１２５の底面１２５Ａとゲート領域１２４との間の領域）を空乏化し、チャネル層１１４のうちその領域の直下の部分の電子を減少させることができない。なお、図２２には、従来よりも低いドレインバイアス電圧（例えば２Ｖ）を印加したときに生じる空乏層１１７Ａが模式的に表されている。
【００６０】
一方、本実施の形態では、拡散層１７内のゲート領域２４の両側に設けられた一対の溝部２５が逆メサ形状となっている。これにより、溝部２５の底面２５Ａの端縁とゲート領域２４との幅が、溝部２５の開口部の端縁とゲート領域２４との幅Ｌ４よりも狭くなるので、幅Ｌ４が製造上のばらつき誤差などにより多少広がったとしても、図９に示したように、従来よりも低いドレインバイアス電圧（例えば２Ｖ）で、図中の破線で囲んだ領域（拡散層１７のうち溝部２５の底面２５Ａとゲート領域２４との間の領域）を空乏化し、チャネル層１４のうちその領域の直下の部分の電子を減少させることができる。なお、図９には、従来よりも低いドレインバイアス電圧（例えば−Ｖ）を印加したときに生じる空乏層１７Ａが模式的に表されている。
【００６１】
ここで、本実施の形態のスイッチ素子１を従来よりも低いドレインバイアス電圧（例えば２Ｖ）に設定した場合に、製造上のばらつき誤差などにより幅Ｌ４が０以上０．２μｍ以下となっているときには、図１０の実線に示したように、ゲートドレイン間の寄生容量Ｃｇｄがほぼ一定となる電圧範囲（図中の破線で囲んだ領域）が全く変動せず、また、製造上のばらつき誤差などにより幅Ｌ４が０以上０．２５μｍ以下となっているときには、図１０の一点鎖線に示したように、ゲートドレイン間の寄生容量Ｃｇｄがほぼ一定となる電圧範囲がほとんど変動しないことがわかる。
【００６２】
これにより、図１０の実線および一点鎖線のいずれのケースにおいても、入力端Ｐｏｒｔ１から入力されるＲＦ信号の振幅を、ゲートドレイン間の寄生容量Ｃｇｄがほぼ一定となる電圧範囲とすることが可能となる。その結果、ＲＦ信号の振幅の範囲内において、ゲートドレイン間の寄生容量Ｃｇｄのばらつきを抑制することができるので、挿入損失を少なくすることができ、さらにＩＭＤや高調波歪みも少なくすることができる。
【００６３】
また、本実施の形態では、例えばリン酸、過酸化水素水および水の混合液を用いたウエットエッチング法により、基板１０または拡散層１７の[１−１０]方位とほぼ平行な方向に延在する開口部Ｈ１を通して、拡散層１７のうち開口部Ｈ１の底面に対応する部分をエッチングするようにしたので、逆メサ形状の一対の溝部２５を簡易に形成することが可能である。
【００６４】
［適用例］
次に、図１１を参照して、上記実施の形態に係るスイッチ素子１を搭載した通信装置の構成について説明する。図１１は、電子機器としての通信装置のブロック構成を表している。
【００６５】
図１１に示した通信装置は、スイッチ素子１を、第２世代のＧＳＭシステム（ＳＧＳＭ）と、第３世代のＷ−ＣＤＭＡシステム（ＳＷ−ＣＤＭＡ）とを切り替えるシステム切替器や、第２世代のＧＳＭシステム（ＳＧＳＭ）の送受信切替器として搭載したものであり、例えば、携帯電話器、情報携帯端末（ＰＤＡ）、無線ＬＡＮ機器などである。
【００６６】
この通信装置は、例えば、図１１に示したように、送受信用のアンテナＡＮＴと、２つのスイッチ素子１と、デュプレクサＤＰＸと、第２世代のＧＳＭシステム（ＳＧＳＭ）と、第３世代のＷ−ＣＤＭＡシステム（ＳＷ−ＣＤＭＡ）とを備えている。
【００６７】
ここで、一方のスイッチ１はアンテナＡＮＴと、第３世代のＷ−ＣＤＭＡシステム（ＳＷ−ＣＤＭＡ）および他方のスイッチＳＷとの間に接続されている。また、他方のスイッチ１は一方のスイッチ１と、第２世代のＧＳＭシステム（ＳＧＳＭ）の送信側配線Ｔｘ２および受信側配線Ｒｘ２との間に接続されている。
【００６８】
この通信装置では、上記実施の形態に係るスイッチ素子１を用いているので、スイッチ１において、寄生容量Ｃｇｄが小さく、また、寄生容量Ｃｇｄの電圧依存性も少ない。さらに、寄生容量Ｃｇｄが駆動電圧の範囲内においてほぼ一定となっており、この範囲では寄生容量Ｃｇｄの非線形性が小さい。その結果、スイッチ１において、挿入損失、ＩＭＤおよび高調波歪みを少なくすることができる。
【００６９】
以上、実施の形態および適用例を挙げて本発明のスイッチ素子および通信装置について説明したが、本発明は上記実施の形態等に限定されるものではなく、本発明のスイッチ素子および通信装置の構成やその製造方法に関する手順などは、上記実施の形態等と同様の効果を得ることが可能な限りにおいて自由に変形可能である。
【００７０】
例えば、上記実施の形態では、スイッチ素子１において、シャント側およびシリーズ側の双方に対してＦＥＴ１Ａを用いていたが、シリーズ側のＦＥＴについてはオン抵抗のより低い構造を有するもの（例えばＦＥＴ１Ａにおいて溝部２５をなくしたもの）を用いるようにしてもよい。
【００７１】
また、上記実施の形態では、基板１０または拡散層１７の[１−１０]方位とほぼ平行な方向に延在する開口部Ｈ１を通して、拡散層１７のうち開口部Ｈ１の底面に対応する部分をエッチングして、逆メサ形状の一対の溝部２５を形成する際に、溝部２５の底面２５Ａを拡散層１７の中途に設けるようにしていたが、この際に、拡散層１７の中途にエッチングストップ層をあらかじめ挿入しておき、このエッチングストップ層の上面までエッチングするようにしてもよい。このようにした場合には、エッチング深さを時間ではなく、エッチングストップ層の位置で制御することができるので、溝部２５の深さにばらつきが生じるのを確実に防止することができる。
【００７２】
また、上記適用例では、本発明のスイッチ素子を携帯電話機などの通信装置に代表される電子機器に適用する場合について説明したが、必ずしもこれに限られるものではなく、通信装置以外の電子機器に適用することも可能である。
【図面の簡単な説明】
【００７３】
【図１】本発明の一実施の形態に係るスイッチ素子の回路構成図である。
【図２】図１のＦＥＴの断面構成図である。
【図３】図２のＦＥＴの製造工程を説明するための断面構成図である。
【図４】図３に続く工程について説明するための断面構成図である。
【図５】図４に続く工程について説明するための断面構成図である。
【図６】図５に続く工程について説明するための断面構成図である。
【図７】図６に続く工程について説明するための断面構成図である。
【図８】図７に続く工程について説明するための断面構成図である。
【図９】図２のＦＥＴの空乏化について説明するための断面構成図である。
【図１０】図２のＦＥＴのゲートドレイン間の寄生容量の電圧依存性について説明するための特性図である。
【図１１】スイッチ素子の一適用例に係る通信装置の回路構成図である。
【図１２】従来のスイッチ素子の回路構成図および等価回路図である。
【図１３】図１２のスイッチ素子の周波数特性の一例について説明するための特性図である。
【図１４】トランジスタの等価回路図である。
【図１５】従来のＦＥＴの製造工程を説明するための断面構成図である。
【図１６】図１５に続く工程について説明するための断面構成図である。
【図１７】図１６に続く工程について説明するための断面構成図である。
【図１８】図１７に続く工程について説明するための断面構成図である。
【図１９】図１８に続く工程について説明するための断面構成図である。
【図２０】図１９に続く工程について説明するための断面構成図である。
【図２１】図２０に続く工程について説明するための断面構成図である。
【図２２】図２１のＦＥＴの空乏化について説明するための断面構成図である。
【符号の説明】
【００７４】
１…スイッチ素子、１Ａ…ＦＥＴ、１０…基板、１１…バッファ層、１２…下部ドーピング層、１３…下部スペーサ層、１４…チャネル層、１５…上部スペーサ層、１６…上部ドーピング層、１７…拡散層、１８…絶縁層、２０…ゲート電極、２１…ソース電極，２２…ドレイン電極、２３…反応領域、２４…ゲート領域、２５…溝部、２５Ａ…底面、２５Ｂ…側面。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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