(57)【要約】【課題】  大幅な工程の増加を招来することなく、同一チップ内における埋め込み用絶縁膜の表面の平坦性を担保可能な半導体装置の製造方法を提供する。【解決手段】  ＳｉＯ２膜２が堆積された半導体基板１上に、ＳｉＮ膜３、ポリシリコン膜４、ＳｉＯＮ膜５を堆積後、パターニングする。次に、ウェットエッチング処理を行い、ＳｉＯＮ膜５の基板面と平行方向に係る寸法をポリシリコン膜４よりも小さくする。次に、全面にサイドウォール形成用絶縁膜１２を堆積し、異方性エッチング処理を施す。次に、半導体基板１に対して異方性エッチング処理を施し、トレンチ１３を形成する。このとき、ＳｉＮ膜３の外周部分に突出部１２が形成される。その後、全面に埋め込み用絶縁膜を堆積した後、研磨処理を実行する。【選択図】        図１
2009032872.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、少なくとも最上層のウェットエッチング処理に係るエッチングレートがその下層のエッチングレートよりも速い材料で構成される２層以上の素子領域保護膜を堆積する第１工程と、
前記第１工程終了後、前記素子領域保護膜をパターニング処理する第２工程と、
前記第２工程終了後、ウェットエッチング処理を実行し、前記素子領域保護膜の最上層の前記半導体基板面と平行方向に係る寸法を前記最上層より下層の下層部の寸法よりも小さくする第３工程と、
前記第３工程終了後、全面に、所定のエッチングガスによる異方性エッチング処理に係るエッチングレートが前記素子領域保護膜の最上層のエッチングレートよりも遅いサイドウォール形成用絶縁膜を堆積する第４工程と、
前記第４工程終了後、前記サイドウォール形成用絶縁膜に対して異方性エッチング処理を実行して前記半導体基板を露出させるとともに、前記素子領域保護膜の最上層及び下層部の各側壁にサイドウォール絶縁膜を形成する第５工程と、
前記第５工程終了後、前記素子領域保護膜及び前記サイドウォール絶縁膜をマスクとして前記半導体基板に対して異方性エッチング処理を実行してトレンチを形成するとともに、併せて前記素子領域保護膜の外周領域の上端に突出部を形成する第６工程と、
前記第６工程終了後、全面に、残存している前記素子領域保護膜の構成材料よりも研磨レートが速い埋め込み用絶縁膜を堆積する第７工程と、
前記第７工程終了後、前記埋め込み用絶縁膜を研磨処理する第８工程と、を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記素子領域保護膜の最上層が、ＳｉＯＮ膜であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記素子領域保護膜が、前記ＳｉＯＮ膜の直下にポリシリコン膜を有し、その直下にＳｉＮ膜を有してなり、
前記埋め込み用絶縁膜が高密度プラズマＣＶＤ−ＳｉＯ２膜で構成されることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第３工程が、所望する前記素子領域保護膜の最上層の前記半導体基板面と平行方向に係る寸法と同方向に係る前記下層部の寸法の寸法差に応じて、ウェットエッチング処理に係るエッチング条件を調整することを特徴とする請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記第３工程が、ＨＦをエッチング薬液として用いるウェットエッチング処理であり、０．３〜２容量％ＨＦ水溶液でエッチングを行うことを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第５工程が、ＣＦ４をエッチングガスとして用いるドライエッチング処理であることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
前記第５工程によって、前記素子領域保護膜の最上層が除去されて当該最上層の直下層の上面が露出されることを特徴とする請求項１〜６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記第５工程の終了時点では、前記素子領域保護膜の最上層が完全には除去されることなく一部が残存しており、
前記第６工程によって、前記最上層が完全に除去されることを特徴とする請求項１〜６のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
前記第６工程が、ＨＢｒ／Ｏ２の混合ガスをエッチングガスとして用いるドライエッチング処理であることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項１０】
前記第６工程が、ＨＢｒ／Ｃｌ２／Ｏ２の混合ガスをエッチングガスとして用いるドライエッチング処理であることを特徴とする請求項７または８に記載の半導体装置の製造方法。
【請求項１１】
前記サイドウォール形成用絶縁膜が、ＨＴＯ膜で構成されることを特徴とする請求項１〜１０のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、特にＳＴＩ（Shallow Trench Isolation：素子分離溝）技術を用いて行う半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
昨今、デバイスの高速化、低消費電力化、低スタンバイ電流化への要求が厳しくなるに伴い、微細化及び加工精度向上への要求もますます厳しくなってきている。微細化に対しては、加工時のマスクとなるフォトレジストの露光処理において、ｉ線、あるいはＫｒＦ線等の波長のより短い光源を露光時に利用することによって対応してきた。また、高精度化、すなわち素子等の加工精度の制御性並びに加工精度の向上に対しては、ウェハ段階における処理において当該ウェハ面上に形成される各チップを同一サイズで同一の性能を示すようにウェハ面内での寸法の制御の精度を高めることによって対応してきた。このウェハ面内での寸法の制御の精度向上の方法としては、例えば、マスク精度の向上、ドライエッチング装置におけるプラズマ密度の均一性の向上、露光装置の位置合わせ精度の向上等が挙げられる。
【０００３】
半導体素子のさらなる微細化を追求するに際し、ｉ線よりもさらに短波長のＫｒＦ線を用いて露光処理を行うようになってきている。このとき、露光処理の際に利用されるレジスト材料も、ＫｒＦ線の波長に対応した材料を利用する必要があり、これに伴って、ターゲットとなるパターン（形状）を保障できる焦点深度が浅くなる傾向にある。このため、ＳＴＩ技術を用いたプロセスにおいては、ウェハ面内での均一性の向上に加えて、素子分離領域形成後の下地絶縁膜の局所的な均一性の向上についても重要な問題となってきている。
【０００４】
また、素子分離領域形成後、下地パターンの形状やパターン密度の相違に由来して、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）処理後に埋め込み用絶縁膜の表面に凹凸が生じる。この表面の凹凸の存在に起因して、当該埋め込み用絶縁膜表面上に形成されるパターン（フォト形状の線幅等）に与える影響が無視できなくなっている。このため、チップ内の埋め込み用絶縁膜のＣＭＰ処理後の段差バラツキ低減の重要性が増している。この局所的に発生する同一チップ内の下地パターンの密度に依存した埋め込み用絶縁膜の研磨後の膜厚バラツキはディッシング（Dishing）、エロージョン（Erosion）と呼ばれる。
【０００５】
ＣＭＰ処理後の埋め込み用絶縁膜の膜厚バラツキ要因となるディッシングやエロージョンと呼ばれる現象は、前記のように下地パターンのパターン形状やパターン密度（疎密依存）に影響されることがわかっている。そのため、微細化、高精度化が要求されるＳＴＩ技術による場合には、その影響の度合いが大きいため問題となる。
【０００６】
従来、埋め込み用絶縁膜の膜厚バラツキを低減する方法として、ダミーパターンを用いる方法が利用されている。ダミーパターンとは、実際の機能としては動作するようなものではないが、所望の特性を得るための形状を確保する補助用のパターンである。このダミーパターンを、ＣＭＰ処理に厳しい疎な部分、すなわち下地パターンが存在せず素子分離のための埋め込み用絶縁膜が形成される部分に配置し、膜厚バラツキの原因となる下地パターンの疎密の差を低減することで、研磨での下地段差バラツキを低減する手法が一般的に取り入れられている。
【０００７】
しかし、デバイス的に必要な特性を達成するためには、さらなる平坦性が求められており、新たな段差低減の方法が必要となっている。これを受けて、下記特許文献１には、埋め込み用絶縁膜とは別に、下地パターンの密領域にのみＳｉＮ膜を形成した後にＣＭＰ処理を施すことで、ＣＭＰ処理後の絶縁膜表面の高さをレイアウトパターンによらず均一にする方法が記載されている。
【０００８】
具体的には、ＳＴＩ用のトレンチを形成した後、当該トレンチを埋め込む埋め込み用絶縁膜を形成する。その後、その埋め込み用絶縁膜の上にＳｉＮ膜を成膜し、当該成膜されたＳｉＮ膜のうち、下地パターンの密度が密な部分に形成されたＳｉＮ膜のみを残して他の領域に形成されたＳｉＮ膜を除去する。その後、活性領域をマスクするレジストを形成し、ドライエッチング等によりＳｉＮ膜及び埋め込み用絶縁膜の上層部分（トレンチ内に埋め込まれていない部分）を除去し、その後にマスクとして利用したレジストを除去する。
【０００９】
かかる方法によれば、埋め込み用絶縁膜上に下地パターンが密な領域にのみＳｉＮ膜を形成した後にエッチングするため、密領域と疎領域とでエッチングした部位の埋め込み用絶縁膜の膜厚を均一にすることができる。これにより、研磨後の段階で平坦性を損なう原因となりうる成膜表面の高さの差が低減されるため、研磨後の平坦性の向上が見込まれる。
【００１０】
【特許文献１】特開２００３−２３０６６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、上記特許文献１に記載の方法の場合、埋め込み用絶縁膜をエッチングする工程の前に、密領域にのみ残存させるべくＳｉＮ膜の一部を剥離する工程を必要とする。すなわち、これに伴って追加的にフォト工程、剥離工程、及びエッチング工程を必要とするため、工程数の大幅な増加が避けられないという問題がある。
【００１２】
本発明は、上記の問題点に鑑み、大幅な工程の増加を招来することなく、同一チップ内における埋め込み用絶縁膜の表面の平坦性を担保可能な半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記目的を達成するための本発明に係る半導体装置の製造方法は、半導体基板上に、少なくとも最上層のウェットエッチング処理に係るエッチングレートがその下層のエッチングレートよりも速い材料で構成される２層以上の素子領域保護膜を堆積する第１工程と、前記第１工程終了後、前記素子領域保護膜をパターニング処理する第２工程と、前記第２工程終了後、ウェットエッチング処理を実行し、前記素子領域保護膜の最上層の前記半導体基板面と平行方向に係る寸法を前記最上層より下層の下層部の寸法よりも小さくする第３工程と、前記第３工程終了後、全面に、所定のエッチングガスによる異方性エッチング処理に係るエッチングレートが前記素子領域保護膜の最上層のエッチングレートよりも遅いサイドウォール形成用絶縁膜を堆積する第４工程と、前記第４工程終了後、前記サイドウォール形成用絶縁膜に対して異方性エッチング処理を実行して前記半導体基板を露出させるとともに、前記素子領域保護膜の最上層及び下層部の各側壁にサイドウォール絶縁膜を形成する第５工程と、前記第５工程終了後、前記素子領域保護膜及び前記サイドウォール絶縁膜をマスクとして前記半導体基板に対して異方性エッチング処理を実行してトレンチを形成するとともに、併せて前記素子領域保護膜の外周領域の上端に突出部を形成する第６工程と、前記第６工程終了後、全面に、残存している前記素子領域保護膜の構成材料よりも研磨レートが速い埋め込み用絶縁膜を堆積する第７工程と、前記第７工程終了後、前記埋め込み用絶縁膜を研磨処理する第８工程と、を有することを第１の特徴とする。
【００１４】
本発明に係る半導体装置の製造方法の上記第１の特徴によれば、第３工程に係るウェットエッチング処理によって、エッチングレートの相違により素子領域保護膜の最上層の基板面と平行方向に係る寸法がその下層よりも小さくなる。このため、第５工程においてサイドウォール形成用絶縁膜に対して異方性エッチング処理が施されると、前記素子領域保護膜の最上層及び下層部の各側壁にサイドウォール絶縁膜が形成される。この状態の下で、第６工程において素子領域保護膜及びサイドウォール絶縁膜をマスクとして半導体基板に対して異方性エッチングが施されると、素子領域保護膜の最上層の側壁、つまり下層部の外周部分の上部に形成されているサイドウォール絶縁膜よりもその内側に形成されている第１工程において堆積された膜の方がエッチングレートが速いため、外周部分が中央部分よりも突出する形状を有した状態でエッチング処理が進行することとなる。
【００１５】
そして、前記第１工程において最上層に形成されていた膜がすべてエッチング除去されると、引き続きその下層に対してエッチング処理が進行する。このとき、素子領域保護膜は依然として外周部分が中央部分より突出した形状を有しているため、以後異方性エッチング処理を進行していくと、半導体基板にトレンチが形成されるとともに、マスクとして機能していた素子領域保護膜は依然として外周部分の上端に突出部を有した状態となる。
【００１６】
背景技術の項でも上述したように、トレンチが形成された状態の下で埋め込み用絶縁膜を全面に堆積した場合、下地パターンが疎の領域の方が、下地パターンが密な領域よりも膜厚が厚くなる。本発明に係る第７工程終了後においても、同様の現象が招来する。
【００１７】
しかしながら上記の通り、第６工程において残存している素子領域保護膜はその外周部分の上端に突出部を有する。この突出部は、トレンチが多く形成されている領域ほど、言い換えれば下地パターンが密な領域ほど、密に形成されることとなる。
【００１８】
従って、このような状態の下で、第８工程に係る研磨処理を実行していくと、膜厚が相対的に薄い密の領域は、膜厚が相対的に厚い疎の領域よりも先に、研磨表面が素子領域保護膜の上面、すなわち、前記突出部の上端に達することとなる。そして、前記のとおり、かかる突出部は下地パターンが密な領域ほど密に形成されているため、下地パターンが密な領域内において研磨表面が突出部の上端に達する領域が多く存在することとなる。
【００１９】
一方、膜厚が相対的に厚膜化されていた疎の領域においては、依然として研磨表面が埋め込み用絶縁膜で構成される。埋め込み用絶縁膜は突出部を構成する素子領域保護膜の構成材料よりも研磨レートが速いため、研磨表面として前記突出部が露出された密の領域よりも疎の領域の方が研磨処理が進行する。従って、埋め込み用絶縁膜の膜厚が厚くなる疎の領域に係る研磨速度が、膜厚が薄くなる密の領域よりも相対的に速くなるので、両領域間の埋め込み用絶縁膜の膜厚差が縮小し、両領域間の表面位置の凹凸が平坦化される。
【００２０】
そして、本発明方法によれば、エッチングレートの異なる材料膜を全面に堆積することで、エッチングレートの相違によって生じたマスク形状を利用して埋め込み用絶縁膜の表面の平坦性を高めることができるため、従来方法のように、相対的に薄膜化される密の領域にのみＳｉＮ膜を残存させるべく追加的にフォト工程や剥離工程を必要としない。従って、大幅な工程数の増加を要することなく、同一チップ内における埋め込み用絶縁膜の表面の平坦性を担保することができる。
【００２１】
また、本発明に係る半導体装置の製造方法は、上記第１の特徴に加えて、前記素子領域保護膜の最上層が、ＳｉＯＮ膜であることを第２の特徴とする。
【００２２】
また、本発明に係る半導体装置の製造方法は、上記第２の特徴に加えて、前記素子領域保護膜が、前記ＳｉＯＮ膜の直下にポリシリコン膜を有し、その直下にＳｉＮ膜を有してなり、前記埋め込み用絶縁膜が高密度プラズマＣＶＤ−ＳｉＯ２膜で構成されることを第３の特徴とする。
【００２３】
本発明に係る半導体装置の上記第３の特徴によれば、ＳｉＯＮ膜がポリシリコン膜よりもウェットエッチング処理に係るエッチングレートが速いため、前記第３工程の実行によって、ＳｉＯＮ膜の前記半導体基板面と平行方向に係る寸法がポリシリコン膜よりも小さくなる。また、その下層のＳｉＮ膜は、高密度プラズマＣＶＤ−ＳｉＯ２膜よりも研磨レートが遅いため、第８工程に係る研磨ストッパとして機能する。すなわち、下地パターンが密な領域において、ＳｉＮ膜からなる突出部が密に形成されることで、下地パターンが疎な領域よりも研磨速度が低下し、これによって埋め込み用絶縁膜として堆積される高密度プラズマＳｉＯ２膜の表面の平坦性が担保される。
【００２４】
また、本発明に係る半導体装置の製造方法は、上記第１〜第３のいずれか一の特徴に加えて、前記第３工程が、所望する前記素子領域保護膜の最上層の前記半導体基板面と平行方向に係る寸法と同方向に係る前記下層部の寸法の寸法差に応じて、ウェットエッチング処理に係るエッチング条件を調整することを第４の特徴とする。
【００２５】
本発明に係る半導体装置の製造方法の上記第４の特徴によれば、第４工程に係るウェットエッチング処理のエッチング条件を調整することで、前記素子領域保護膜の最上層の前記半導体基板面と平行方向に係る寸法と同方向に係る前記下層部の寸法の寸法差の調整が図られる。当該寸法差は、第５工程において最上層の側壁に形成されるサイドウォール絶縁膜の大きさに影響し、このサイドウォール絶縁膜の大きさは、第６工程において形成される突出部の大きさに影響する。突出部が大きいほど、第８工程に係る研磨時において素子領域保護膜が露出する面積が増大するため、下地パターンが密の領域における研磨レートを遅くする効果が増大する。すなわち、第４工程に係るウェットエッチング処理のエッチング条件を調整することで、研磨処理後の埋め込み用絶縁膜の表面の平坦性を調整することができる。
【００２６】
また、本発明に係る半導体装置の製造方法は、上記第４の特徴に加えて、前記第３工程が、ＨＦをエッチング薬液として用いるウェットエッチング処理であり、０．３〜２容量％ＨＦ水溶液でエッチングを行うことを第５の特徴とする。
【００２７】
本発明に係る半導体装置の製造方法の上記第５の特徴によれば、エッチング薬液として用いるＨＦの使用量、濃度を調整することで、第８工程に係る研磨処理後の埋め込み絶縁膜の表面の平坦性を調整することができる。従って、簡易な方法により埋め込み絶縁膜の表面の平坦性の調整を図ることができる。
【００２８】
また、本発明に係る半導体装置の製造方法は、上記第１〜第５のいずれか一の特徴に加えて、前記第５工程が、ＣＦ４をエッチングガスとして用いるドライエッチング処理であることを第６の特徴とする。
【００２９】
また、本発明に係る半導体装置の製造方法は、上記第１〜第６のいずれか一の特徴に加えて、前記第５工程によって、前記素子領域保護膜の最上層が除去されて当該最上層の直下層の上面が露出されることを第７の特徴とする。
【００３０】
本発明に係る半導体装置の製造方法の上記第７の特徴によれば、第６工程に係るエッチング処理に用いられるエッチングガスが、素子領域保護膜の最上層に対して高い選択比を有する場合であっても、第６工程の開始前の段階で、すでに素子領域保護膜の最上層が除去されることで当該素子領域保護膜の外側にサイドウォール絶縁膜を残存させた状態、すなわち素子領域保護膜の外周領域の最上端に突出形状が形成される。従って、その後に第６工程を実行することで、トレンチ形成後においても前記素子領域保護膜の外周領域の上端には突出部が形成される。そして、素子領域保護膜の最上層の下層にポリシリコン膜が形成されている場合に、第６工程の実行とともにポリシリコン膜に対するエッチング処理が実行されるため、第６工程の完了時においてもポリシリコン膜が残存するという事態を招来せず、ポリシリコン膜による第８工程に係る研磨処理に対する悪影響の招来を回避することができる。
【００３１】
また、本発明に係る半導体装置の製造方法は、上記第１〜第６のいずれか一の特徴に加えて、前記第５工程の終了時点では、前記素子領域保護膜の最上層が完全には除去されることなく一部が残存しており、前記第６工程によって、前記最上層が完全に除去されることを第８の特徴とする。
【００３２】
本発明に係る半導体装置の製造方法の上記第８の特徴によれば、サイドウォール絶縁膜に対するエッチングレートが素子領域保護膜の最上層に対するエッチングレートよりも遅いエッチングガスを用いて第６工程を実行することで、トレンチ形成後においても前記素子領域保護膜の外周領域の上端には突出部が形成されることとなる。
【００３３】
また、本発明に係る半導体装置の製造方法は、上記第７の特徴に加えて、前記第６工程が、ＨＢｒ／Ｏ２の混合ガスをエッチングガスとして用いるドライエッチング処理であることを第９の特徴とする。
【００３４】
また、本発明に係る半導体装置の製造方法は、上記第７または第８の特徴に加えて、前記第６工程が、ＨＢｒ／Ｃｌ２／Ｏ２の混合ガスをエッチングガスとして用いるドライエッチング処理であることを第１０の特徴とする。
【００３５】
また、本発明に係る半導体装置の製造方法は、上記第１〜第１０のいずれか一の特徴に加えて、前記サイドウォール形成用絶縁膜が、ＨＴＯ膜で構成されることを第１１の特徴とする。
【発明の効果】
【００３６】
本発明の構成によれば、大幅な工程の増加を招来することなく、同一チップ内における埋め込み用絶縁膜の表面の平坦性が担保される。
【発明を実施するための最良の形態】
【００３７】
以下において、本発明に係る半導体装置の製造方法（以下、適宜「本発明方法」と称する）の実施形態について図１〜図５の各図を参照して説明する。
【００３８】
図１は、本発明方法に基づいて半導体装置を製造する際の各工程における概略断面構造図であり、工程毎に図１（ａ）〜（ｆ）に分けて図示している。また、図２は、本発明方法の製造工程をフローチャートにしたものであり、以下の文中の各ステップは図２に示されるフローチャートの各ステップを表すものとする。
【００３９】
なお、図１に示される概略断面構造図は、模式的に図示されたものであり、図面上の縮尺と実際の縮尺とは必ずしも一致するものではない。
【００４０】
まず、図１（ａ）に示すように、半導体基板１上にＳｉＯ２等からなる絶縁膜２を形成した後（ステップ＃１）、この絶縁膜２上にＳｉＮ膜３を膜厚９０〜１３０ｎｍ程度堆積し、この上層にポリシリコン膜４を膜厚３０〜６０ｎｍ程度堆積し、さらにその上層にＳｉＯＮ膜５を膜厚２０〜４０ｎｍ程度堆積する（ステップ＃２）。このステップ＃２で成膜されたＳｉＮ膜３、ポリシリコン膜４、及びＳｉＯＮ膜５はいずれも素子領域保護のために成膜されるものであり、以下では適宜これらの積層膜を「素子領域保護膜２０」と称する。すなわち、素子領域保護膜２０は、最上層にＳｉＯＮ膜５が形成され、その下層の下層部には、ＳｉＮ膜３及びポリシリコン膜５が形成される。
【００４１】
次に、パターニング用のレジスト膜６を形成する（ステップ＃３）。そして、図１（ｂ）に示すように、レジスト膜６をマスクとして、レジスト膜６の下層に形成された絶縁膜２、素子領域保護膜２０を異方性エッチングにより加工する（ステップ＃４）。その後、レジスト膜６を除去する（ステップ＃５）。
【００４２】
次に、図１（ｃ）に示すように、レジスト膜６のパターニング工程、並びにエッチング工程において発生した反応生成物の除去を行う（ステップ＃６）。当該反応生成物は、ステップ＃５終了後に残存している積層膜（２〜５）の側壁に付着されている可能性がある。このような反応生成物を付着させたまま後の工程を進めると、異物の存在に起因してパターン形状の欠陥やデバイス特性の劣化が起こり、この結果完成された製品が不良製品となる可能性がある。このため、本ステップ＃６において、当該反応生成物の除去を行う。このとき、積層膜２〜５の各表面に付着した反応生成物を除去するために、ウェットエッチング処理によって当該ステップ＃６を実行するものとする。本ステップにおいては、一例として０．３〜２容量％ＨＦ水溶液をウェットエッチング薬液として用いることができる。
【００４３】
ここで、素子領域保護膜２０は、前記の通りＳｉＮ膜３、ポリシリコン膜４、及びＳｉＯＮ膜５で構成される。このうち、ＳｉＯＮ膜５は、ポリシリコン膜４あるいはＳｉＮ膜３よりもウェットエッチング処理に係るエッチングレートが速い。すなわち、本ステップ＃６によって、素子領域保護膜２０の最上層に形成されているＳｉＯＮ膜５は、その下層のポリシリコン膜４並びにＳｉＮ膜３よりも多くエッチングされる。これにより、ＳｉＯＮ膜５の側面が下層のポリシリコン膜４あるいはＳｉＮ膜３の側面よりも多くエッチングされる結果、本ステップ＃６終了後において、図１（ｃ）に示されるように下層のポリシリコン膜４が最上層のＳｉＯＮ膜５よりも外側に突出した形状となる（図１（ｃ）内の領域１１参照）。言い換えれば、素子領域保護膜２０の最上層であるＳｉＯＮ膜５は、その下層に下層部を構成するポリシリコン膜４あるいはＳｉＮ膜３よりも半導体基板１の基板面と平行な平面方向の寸法が小さくなる。
【００４４】
次に、図１（ｄ）に示すように、全面にサイドウォール形成用絶縁膜１２（以下、単に「絶縁膜１２」と記載）を堆積する（ステップ＃７）。ここでは、一例としてＨＴＯ膜（High Temperature Oxide）膜を用い、１０〜３０ｎｍ程度の膜厚で堆積する。なお、ＳｉＮ膜３上面においてＳｉＯＮ膜５の外周部に堆積される絶縁膜１２（図１（ｄ）における符号１８の領域）の膜厚は、ＳｉＯＮ膜５上面に堆積される絶縁膜１２（図１（ｄ）における符号１９の領域）の膜厚よりも厚膜化する。
【００４５】
その後、図１（ｅ）に示すように、異方性エッチング処理を施すことで絶縁膜１２をエッチバックする（ステップ＃８）。これにより、積層膜（２〜４）の側壁、並びに、ポリシリコン膜４とＳｉＯＮ膜５の寸法差（絶縁膜１２の堆積膜厚差）に起因して生じるＳｉＯＮ膜５の側壁に、サイドウォール状に絶縁膜１２が形成される。なお、本ステップ＃８によって、絶縁膜２並びに素子領域保護膜２０が形成されていない領域の半導体基板１が露出される。
【００４６】
ステップ＃８に係るエッチング工程としては、一例として、２〜１０ｍＴｏｒｒ程度の圧力下で、チャンバ上部電極に印加する高周波電力を１．２７〜１．９１Ｗ／ｃｍ２程度、ウェハを載置する下部電極に印加する高周波電力を０．０９６〜０．１５９Ｗ／ｃｍ２程度とし、ＣＦ４の流量を３０〜６０ｓｃｃｍ程度でエッチング処理を行う。また、下部電極の温度を２０〜６０℃程度、チャンバ側壁の温度を４０〜７０℃程度、上部電極の温度を７０〜９０℃程度とする。
【００４７】
その後、露出された半導体基板１に対して引き続き異方性エッチングを行う（ステップ＃９）。本ステップにより、図１（ｆ）に示されるように、半導体基板１内にトレンチ１３が形成される。
【００４８】
なお、ステップ＃９に係るエッチング工程としては、一例として、高周波プラズマエッチングを用い、１５〜２５ｍＴｏｒｒ程度の圧力下で、チャンバ上部電極に印加する高周波電力を２．０〜２．７Ｗ／ｃｍ２程度、ウェハを載置する下部電極に印加する高周波電力を０．５２〜０．６２Ｗ／ｃｍ２程度とし、ＨＢｒ／Ｃｌ２／Ｏ２＝６０〜７０％／２７〜３７％／１．３〜１．８％程度の流量比の混合ガス雰囲気下でエッチング処理を行う。２００ｎｍウェハの場合、一例として、ＨＢｒ／Ｃｌ２／Ｏ２＝１００／５０／２ｓｃｃｍの流量でエッチングを行う。このとき、トータル流量を前記１５２（＝１００＋５０＋２）ｓｃｃｍに固定した場合、ＨＢｒ流量の上限は１２０ｓｃｃｍ程度（このときのＣｌ２の流量は３０ｓｃｃｍ）、下限は７０ｓｃｃｍ程度（このときのＣｌ２の流量は８０ｓｃｃｍ）とする。また、下部電極の温度を２０〜６０℃程度、チャンバ側壁の温度を４０〜７０℃程度、上部電極の温度を７０〜９０℃程度とする。
【００４９】
ステップ＃９に係るエッチング工程において、半導体基板１以外の積層膜（２〜５）に対しても、順次上層からエッチングが施される。ここで、ＳｉＯＮ膜５は、ＨＴＯ膜よりも異方性エッチング処理に係るエッチングレートが速いため、ＳｉＯＮ膜５が完全にエッチング除去された時点で、当該ＳｉＯＮ膜５の側壁にサイドウォール状に形成されていた絶縁膜１２は一部残存した状態となる。すなわち、ＳｉＯＮ膜５が完全に除去された時点において、残存する積層膜（２〜４及び１２）は、ＳｉＯＮ膜５の側壁にサイドウォール状に形成されていた絶縁膜１２の形成箇所における上端表面が、当該絶縁膜１２が形成されていない箇所の上端表面よりも高い位置に形成される状態となる。すなわち、積層膜（２〜４及び１２）は、中央部分の高さ位置が周辺部分の高さ位置よりも低くなり、逆に周辺部分において中央部分より高さの高い突出した形状を有することとなる。
【００５０】
さらにエッチングを進行させていくと、絶縁膜１２、ポリシリコン膜４、及びＳｉＮ膜３には、それぞれのエッチングレートに大きな差異が存在しないため、依然として周辺部分の高さ位置が中央部分の高さ位置よりも高く突出した形状を有したままエッチングが進行することとなる。この結果、ポリシリコン膜４がエッチング除去された時点において、図１（ｆ）に示されるように、周辺部分が中央部分よりも上方に突出する形状（突出部１５）を示す積層膜（２〜３、１２）が形成されることとなる。
【００５１】
このような形状の積層膜が形成された段階で、全面にトレンチ１３内に埋め込むための埋め込み用絶縁膜７を堆積する（ステップ＃１０）。埋め込み用絶縁膜７の材料としては、一例として高密度プラズマＣＶＤ−ＳｉＯ２膜を利用することができる。その後、積層膜（２〜３、１２）をマスクとして埋め込み用絶縁膜７の表面をＣＭＰ法により研磨処理する（ステップ＃１１）。
【００５２】
図３は、ステップ＃１０に係る埋め込み用絶縁膜７の堆積後、ステップ＃１１に係る研磨処理の実行途上に係る断面構造図である。図３（ａ）は上記条件でステップ＃１〜＃１０に係る各工程を実行した場合のＳＥＭ（Scanning Electron Microscope）写真、図３（ｂ）は図３（ａ）に示す断面構造を模式的に示した図である。
【００５３】
埋め込み用絶縁膜７は、下地パターンが疎の領域Ｒには厚く成膜される一方、下地パターンが密の領域Ｃには疎の領域Ｒよりも膜厚が薄くなる。図３（ａ）、（ｂ）においても、このことが示されている（膜厚差ｄ）。
【００５４】
このような状態の下で、ＣＭＰ法による研磨処理を進行させた場合、下地パターンが疎な領域Ｒと密な領域Ｃとで埋め込み用絶縁膜７の表面の高さ位置に差異が存在しているため、高い平坦性を得ることができない。これに対し、本発明方法は、膜厚が薄くなる密の領域Ｃにおける研磨レートを、膜厚が厚くなる疎の領域Ｒにおける研磨レートより遅くすることで、高い平坦性の実現を図るものである。このことにつき、以下説明する。
【００５５】
図３に示される状態から研磨処理を進行させていくと、埋め込み用絶縁膜７の表面位置がステップ＃９において形成された突出部１５の高さ位置に一致する。突出部１５はＳｉＮ膜３で構成されており、ＣＭＰストッパ膜として機能する。
【００５６】
下地パターンが疎の領域Ｒよりも膜厚が薄くなる密の領域Ｃは、研磨が進行すると疎の領域Ｒよりも先に表面位置が突出部１５の高さ位置に一致する（図４参照）。前記のとおり、突出部１５はＳｉＮ膜３で形成されているところ、研磨レートは埋め込み用絶縁膜７よりも遅くなる。また、下地パターンが密である領域Ｃには突出部１５も密に形成されるため、ＳｉＮ膜３が上面に露出する領域が多くなり、研磨の進行が遅延化される。
【００５７】
一方、下地パターンが密の領域Ｃよりも膜厚が厚くなる疎の領域Ｒは、密の領域Ｃにおいて突出部１５が露出された時点においても、未だ突出部１５が露出されておらず依然として埋め込み用絶縁膜７が上面に位置するため、研磨レートは変化しない。すなわち、ＳｉＮ膜３が露出されることで研磨レートが遅くなった密の領域Ｃと比較して、疎の領域Ｒに係る研磨レートは相対的に速くなる。
【００５８】
これにより、膜厚が厚くなる領域Ｒに係る研磨速度が、膜厚が薄い領域Ｃよりも相対的に速くなるので、両領域間の埋め込み用絶縁膜７の膜厚差が縮小する。従って、両領域間の表面位置の凹凸が平坦化される。
【００５９】
以上のように、本発明方法によれば、素子領域保護膜としてＳｉＮ／ポリシリコン／ＳｉＯＮの多層膜構造を採用することで、研磨時のマスクに突起形状を生じさせるとともに、かかる突起形状を研磨対象となる埋め込み用絶縁膜７の膜厚が薄くなる下地パターンが密の領域に多く形成することで平坦性を高めることができる。これにより、研磨処理後の局所的な膜厚バラツキを１０〜３０ｎｍ程度低減することができる。
【００６０】
なお、ステップ＃６に係るウェットエッチング工程において、エッチング条件（エッチング薬液量等）を適宜変更することにより、上層のＳｉＯＮ膜５とその下層のポリシリコン膜４とのエッチング量の差、すなわちＳｉＯＮ膜５とポリシリコン膜４の基板面と平行方向に係る寸法差を調整することができる。この寸法差の存在は、後のステップ＃９に係る異方性エッチング処理によって生じる突出部１５の大きさに影響する。突出部１５が大きいほど、研磨時においてＳｉＮ膜３が露出する面積が増大するため、密の領域Ｃにおける研磨レートを遅くする効果が増大する。従って、ステップ＃６に係るエッチング条件を適宜調整することで、研磨処理後の平坦性を調整することができる。
【００６１】
図５は、ステップ＃６のウェットエッチング時に用いられる薬液ＨＦの量を変化させた場合の突出部１５の形状を示すＳＥＭ写真であり、ステップ＃９に係る異方性エッチング処理後の断面構造に係るＳＥＭ写真である。図５（ａ）がＨＦ薬液が少ない場合、（ｂ）がＨＦ薬液が多い場合をそれぞれ示している。また、図５（ｃ）は比較のために、従来のようにＳｉＮ膜一層のみで素子領域保護膜を形成した場合を示している。
【００６２】
図５（ａ）及び（ｂ）と図５（ｃ）を比較すれば、本発明方法によってマスク上端に突出部１５が形成されていることが分かる。また、図５（ａ）と（ｂ）を比較すれば、ＨＦ薬液を多く用いた方が突出部１５が大きく突出して形成されていることが分かる。従って、ウェットエッチング処理の条件を適宜調整することで、突出部１５の大きさを調整することができるため、上記のとおり、研磨処理後の平坦性を調整することができる。
【００６３】
なお、上述の実施形態において、素子領域保護膜２０として、ＳｉＮ膜３、ポリシリコン膜４、ＳｉＯＮ膜５がこの順に成膜されてなるものとしたが、成膜材料は上記材料に限られるものではない。すなわち、最上層が、その下層に位置する成膜材料よりもステップ＃６に係るウェットエッチング処理におけるエッチングレートが速い成膜材料であれば良く、さらに、トレンチ１３形成後に形成される突出部１５を構成する材料が、埋め込み用絶縁膜７よりも研磨レートが遅い材料で構成されていれば良い。
【００６４】
また、ステップ＃９に係るエッチング工程において、ＨＢｒ／Ｏ２の混合ガスをエッチングガスとして用いることも可能である。ただし、ＨＢｒ／Ｏ２の混合ガスはＳｉＯＮ膜５に対する選択比が高いため、ステップ＃８に係るエッチバック工程を図１（ｅ）に示す状態で終了した場合、すなわち、ステップ＃９の開始前の段階でＳｉＯＮ膜５が最上層に残存している場合には、本ステップの実行によってトレンチ１３が形成された状態でも、ＳｉＯＮ膜５に対するエッチングレートが遅いためにその下層にあるポリシリコン膜３が完全に除去されることなく残存してしまうことがある。この場合、後の研磨処理によってもポリシリコン膜３及びＳｉＯＮ膜５が残存してしまうこととなり、その後のＳｉＮ除去工程によって露出するはずのアクティブ領域が露出しないという問題、並びにＳｉＮ除去工程時に用いられるリン酸液中に当該ポリシリコン膜３或いはＳｉＯＮ膜５を含む材料が混在し、ウェハ上に付着してパーティクルの原因になるという問題を招来する。
【００６５】
従って、ステップ＃９においてはＨＢｒ／Ｏ２の混合ガスを用いる場合には、当該ステップ開始前に、あらかじめＳｉＯＮ膜５を完全に除去しておくことが望ましい。すなわち、ステップ＃８に係るエッチバック工程（上記の例ではＣＦ４を用いる）において、サイドウォール状に絶縁膜１２が形成された後、さらにエッチング処理を進行させてＳｉＯＮ膜５を完全に除去する。その後、エッチングガスをＨＢｒ／Ｏ２の混合ガスに変更してステップ＃９に係るエッチング処理を実行する。これにより、ステップ＃９の開始時点ではＳｉＯＮ膜５が残存せず、ポリシリコン膜３が最上層に位置しているため、ステップ＃９に係るエッチング処理によってポリシリコン膜３に対するエッチング処理が実行され、トレンチ１３が形成された時点においてポリシリコン膜３が未だ残存するという事態を招来せず、ポリシリコン膜が残存することに起因する前述の悪影響を回避することができる。
【図面の簡単な説明】
【００６６】
【図１】本発明方法に基づいて半導体装置を製造する際の各工程における概略断面構造図
【図２】本発明方法の製造工程を示すフローチャート
【図３】埋め込み用絶縁膜の堆積後の断面構造図
【図４】研磨処理途上の概略断面構造図
【図５】ウェットエッチング時のエッチング条件を変化させた場合の突出部の形状を示すＳＥＭ写真
【符号の説明】
【００６７】
１：    半導体基板
２：    絶縁膜（ＳｉＯ２膜）
３：    ＳｉＮ膜
４：    ポリシリコン膜
５：    ＳｉＯＮ膜
６：    レジスト膜
７：    埋め込み用絶縁膜（ＳｉＯ２膜）
１１：    基板面に平行方向に係る寸法差が生じる領域
１２：    絶縁膜（ＨＴＯ膜）
１３：    トレンチ
１５：    突出部
１８：    絶縁膜１２の厚膜領域
１９：    絶縁膜１２の薄膜領域
２０：    素子領域保護膜
Ｃ：    密領域
Ｒ：    疎領域
【図１】
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【図２】
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【図４】
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【図３】
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【図５】
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