(57)【要約】      （修正有）【課題】回路面積を増大させずに画質向上を図ることができる表示制御回路を提供する。【解決手段】表示制御回路は、基準階調電圧生成回路１と、画素データラッチ回路２と、複数のデコーダ５と、複数の補間アンプ６と、複数のアンプ制御回路７とを備える。デコーダ５は、画素データＬＤ［９：４］の論理に応じて、連続する２レベルの階調電圧ＶＨ，ＶＬを選択する。アンプ制御回路７は、画素データＬＤ［３：０］と、フレーム番号ＦＲと、ライン番号ＬＮと、カラム番号ＣＯＬとに基づいて、６４個の魔方陣パターンの中から一つのパターンを選択し、選択したパターン内の特定の画素値に対応する制御信号ＣＴＲＬ［２：０］を生成する。制御信号の最上位ビットＣＴＲＬ［２］はデコーダ５が階調電圧ＶＨ，ＶＬを選択するために用いられ、下位側ビットＣＴＲＬ［１：０］は、階調電圧ＶＨ，ＶＬを４レベルに再分割した階調電圧から一つを選択するために用いられる。【選択図】図１
2009265584.tif 000002
【特許請求の範囲】
【請求項１】
複数ビットからなる画素データの上位側ビット列に基づいて、連続する２レベルの階調電圧を選択する階調電圧選択手段と、
それぞれが４×４画素サイズで、１６画素がすべて同じ画素値か、あるいは１６画素の画素値が最大１だけ異なっており、ライン方向の画素値の和がカラム方向の画素値の和に等しく、かつパターンがそれぞれ異なる１６個の魔方陣パターンの中から、前記画素データの下位側ビット列の値と、フレーム番号と、前記魔方陣パターンのライン番号およびカラム番号とに基づいて、いずれか一つの魔方陣パターンの中の特定画素の値を検出するパターン画素検出手段と、
前記パターン画素検出手段で選択した値に基づいて、前記階調電圧選択手段で選択した前記２レベルの階調電圧を４レベルに細分化した階調電圧のいずれかをフレームごとに選択して表示パネルに供給する電圧補間手段と、を備えることを特徴とする表示制御回路。
【請求項２】
前記階調電圧選択手段が選択する階調電圧の１レベルの１／４レベルまたはそれよりも細かいレベルの電圧精度を持つ基準階調電圧を生成する基準電圧生成手段を備え、
前記階調電圧選択手段は、前記基準階調電圧の中から前記上位側ビット列に応じた連続する２レベルの基準階調電圧を前記階調電圧として選択することを特徴とする請求項１に記載の表示制御回路。
【請求項３】
前記階調電圧選択手段は、前記画素データの上位側ビット列に前記パターン画素検出手段の出力ビット列の最上位ビットを加算して得られるビット列に基づいて、前記連続する２レベルの階調電圧を選択し、
前記パターン画素検出手段は、
前記画素データの下位側１ビット目および２ビット目の値と、前記フレーム番号と、前記魔方陣パターンのライン番号およびカラム番号とに基づいて、前記魔方陣パターンの中から候補となる画素値を表す１ビットのデータを生成する第１の信号生成手段と、
前記画素データの下位側３ビット目と４ビット目との値に基づいて、前記第１の信号生成手段で生成されたデータに０、１、２または３を加算して、前記特定画素の値を検出する第２の信号生成手段と、を有することを特徴とする請求項１または２に記載の表示制御回路。
【請求項４】
前記第１の信号生成手段は、前記魔方陣パターンの各カラムに対応して設けられる４つの信号生成部を有し、
前記４つの信号生成部はいずれも、前記魔方陣パターンの中の一つの画素の値を選択する共通構成のパターン選択部を有し、
前記４つの信号生成部の少なくとも一つは、前記フレーム番号を表すビット列と前記ライン番号を表すビット列との少なくとも一方をビット反転するビット反転器を有することを特徴とする請求項３に記載の表示制御回路。
【請求項５】
前記第１の信号生成手段は、前記表示パネル内の駆動すべき信号線の数を４で割った余りと、前記画素データの最下位ビットを含めた下位側１ビット目と２ビット目の値と、前記フレーム番号と、前記魔方陣パターンのライン番号およびカラム番号とに基づいて、前記魔方陣パターンの中から候補となる画素値を表す１ビットのデータを生成することを特徴とする請求項３または４に記載の表示制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フレームレートコントロール（ＦＲＣ）を行う表示制御回路に関する。
【背景技術】
【０００２】
大型ＴＶでは、画質向上のために、画素データのビット数を増やして階調豊かな画像表示を実現すべく、種々の開発が行われている。ところが、画素データのビットを増やすと、画素データを階調電圧に変換するためのＤ／Ａコンバータの内部構成が複雑になって、回路規模と消費電力が増大してしまう。このため、ＦＲＣを利用して、見かけ上ビット数を増やす技術や、２つの階調電圧を補間して新たな階調電圧を生成する技術が提案されている。
【０００３】
例えば、特許文献１は、７ビットのデコーダ（Ｄ／Ａコンバータ）と３ビットの補間アンプを組合わせて１０ビット階調を実現している。ところが、この特許文献１の技術には、２つの問題がある。第１の問題は、７ビットのデコーダは６ビット以下のデコーダよりもかなり回路規模が大きくなることである。一般に、１ビット増加すると、デコーダの回路面積は約２倍になる。第２の問題は、３ビットの補間アンプでは、精度を確保するのが難しいことである。補間アンプでは、製造によるばらつきを考えると、２ビットまでしか精度を保証できない。３ビットの補間アンプで精度を上げようとすると、複雑な制御が必要となり、回路面積が大きくなってしまう。
【０００４】
一方、特許文献２は、魔方陣パターンを用いてＦＲＣを行っている。より具体的には、引用文献２は、６ビット分をデコーダで生成し、２ビット分を魔方陣パターンを用いたＦＲＣにより生成しており、総計８ビット階調を実現している。引用文献２は、携帯機器用の表示制御を念頭に置いており、８ビット階調で十分であるが、大型ＴＶでは８ビット階調では不十分である。ところが、引用文献２には、８ビットを超える階調を得るための具体的な手段については何ら開示されていない。
【０００５】
また、特許文献３には、画面上の明暗の境界を検出し、グラデーションが緩やかに変化するようにフレーム制御を行う技術が開示されている。ところが、引用文献３は、グラデーション領域内の縞模様の発生を防止することを目的としており、画素データのビット数を増やすことは目的としておらず、１０ビット以上の階調を得るための具体的な手段については何ら開示されていない。
【０００６】
このように、引用文献１〜３のいずれも、回路面積を増大させずに、画質向上を図るという観点では不十分であり、仮に引用文献１〜３を組合わせても、大型ＴＶで要求される画質を、小さい回路面積で実現するのは難しい。
【特許文献１】米国特許公報７，１６１，５１７
【特許文献２】特開平２００７−１５５７８１号公報
【特許文献３】特開平２００６−３１９６３４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、回路面積を増大させずに画質向上を図ることができる表示制御回路を提供するものである。
【課題を解決するための手段】
【０００８】
本発明の一態様では、複数ビットからなる画素データの上位側ビット列に基づいて、連続する２レベルの階調電圧を選択する階調電圧選択手段と、それぞれが４×４画素サイズで、１６画素がすべて同じ画素値か、あるいは１６画素の画素値が最大１だけ異なっており、ライン方向の画素値の和がカラム方向の画素値の和に等しく、かつパターンがそれぞれ異なる１６個の魔方陣パターンの中から、前記画素データの下位側ビット列の値と、フレーム番号と、前記魔方陣パターンのライン番号およびカラム番号とに基づいて、いずれか一つの魔方陣パターンの中の特定画素の値を検出するパターン画素検出手段と、前記パターン画素検出手段で選択した値に基づいて、前記階調電圧選択手段で選択した前記２レベルの階調電圧を４レベルに細分化した階調電圧のいずれかをフレームごとに選択して表示パネルに供給する電圧補間手段と、を備えることを特徴とする表示制御回路が提供される。
【発明の効果】
【０００９】
本発明によれば、回路面積を増大させずに画質向上を図ることができる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照しながら、本発明の一態様について説明する。
【００１１】
（第１の実施形態）
図１は本発明の第１の実施形態に係る表示制御回路の内部構成を示すブロック図である。以下では、液晶パネルを駆動する表示制御回路について説明する。
【００１２】
図１の表示制御回路は、基準階調電圧生成回路（基準電圧生成手段）１と、画素データラッチ回路２と、液晶パネル３のライン方向に沿って配置される複数の加算器４と、これら加算器４に対応して設けられる複数のデコーダ（階調電圧選択手段）５と、これらデコーダ５に対応して設けられる複数の補間アンプ（電圧補間手段）６と、これら補間アンプ６に対応して設けられるアンプ制御回路（パターン画素検出手段）７と、後述する魔方陣パターンのフレーム番号ＦＮを生成するフレーム番号生成器８と、魔方陣パターンのライン番号ＬＮを生成するライン番号生成器９とを備えている。
【００１３】
画素データラッチ回路２は、１０ビットの画素データＬＤ［９：０］を出力する。本実施形態では、１０ビットの画素データの一部のビット列ＬＤ［９：４］を用いて、連続した２レベルの階調電圧を選択し、これら階調電圧を用いて補間処理とフレームレートコントロール（ＦＲＣ）を行って、１０ビット精度（電気的には１２ビット精度）の画素電圧を生成して、液晶パネル３を駆動する。
【００１４】
図２は魔方陣パターンを用いたＦＲＣの概要を説明する図である。魔方陣パターンは、４×４画素のサイズであり、パターン内の１６画素は、画素データの下位４ビットＬＤ［３：０］の値に応じた画素値を有する。各パターンは、１６画素がすべて同じ画素値か、あるいは１６画素の画素値が最大１だけ異なっており、ライン方向の４画素分の画素値の和はカラム方向の４画素分の画素値の和に等しく設定されている。
【００１５】
例えば、図２の左上端の画素を描画する場合、最初はフレーム番号ＦＲ＝０の画素値「２」に対応する階調電圧を液晶パネル３に供給し、次はＦＲ＝１の画素値「１」、次はＦＲ＝２の画素値「２」、次はＦＲ＝３の画素値「１」に対応する階調電圧を順に液晶パネル３に供給する。これにより、１画素分の描画が終了する。このように、１画素の描画を４フレームに分けて行い、各フレームでは魔方陣パターンの対応画素値に応じた階調電圧を供給するため、これら４つの階調電圧を平均化した階調が得られる。これにより、見かけの階調数を４倍に増やすことができる。
【００１６】
なお、本来の魔方陣パターンは、ライン方向の画素値の和とカラム方向の画素値の和が等しいだけでなく、対角方向の画素値の和も等しい。このようなパターンを用いてもよいが、本実施形態では、簡略化のために対角方向の画素値の和については考慮しないことにする。本実施形態が使用する個々のパターンは、ラテン方陣パターンと呼ぶ方がより適切であるが、以下ではその本質を考えて、魔方陣パターンと呼ぶことにする。より詳細には、図２のフレーム毎のパターンはラテン方陣であるが、４フレームに関する４個のラテン方陣は、１つの魔法陣より導出されているという事実から、魔法陣という用語がより技術の本質を捉えている。このことから、魔法陣と呼ぶことにする。
【００１７】
本実施形態では、「０」と「１」だけでなく、「０」〜「４」までの５レベルを持つ魔方陣パターンを利用してＦＲＣを行う。５レベルを用いる理由は、デコーダ５で生成された連続した２レベルの階調電圧を、ＦＲＣと補間アンプ６を用いて１６分割した階調電圧を生成するためである。すなわち、補間アンプ６は４階調間隔の階調電圧を生成し、さらにＦＲＣにより１階調間隔の階調電圧を生成するため、ＦＲＣでは「０」〜「４」までの５レベルを必要とする。より具体的には、ＦＲＣにより、「０」〜「４」までの５レベルを時間的および空間的に平均化して、１階調間隔の階調電圧を最終的に生成する。
【００１８】
以下、本実施形態のＦＲＣについて詳細に説明する。ここでのＦＲＣは、時間的な平均化と空間的な平均化により、中間階調を生成する技術である。一般的には、時間軸での平均化はＦＲＣという用語を用い、空間軸での平均化はディザという用語を用いる。本実施形態では、時間的平均化と空間的平均化に魔方陣パターンを用いるため、ＦＲＣとディザの両方を兼ねるが、本明細書ではＦＲＣと呼ぶことにする。
【００１９】
本実施形態では、４×４画素サイズの魔方陣パターンを用いて画素値を決定するだけでなく、時間的に４つのフレームに分けて階調平均化処理を行う。魔方陣パターンは、画素データの下位側４ビットＬＤ［３：０］に応じて１６種類が設けられ、各種類について４フレーム分の異なるパターンが設けられるため、計１６×４＝６４パターンが存在する。
【００２０】
これらの魔方陣パターンは、表示画面内のどの画素を駆動する場合にも共通して用いられるため、本実施形態によれば、魔方陣パターンを４Ｈメモリに保存したり、各フレームの平均値を計算するために４Ｈメモリを使用する必要がない。したがって、本実施形態の表示制御回路は、内蔵ＲＡＭを持たないＴＶ向けのソースドライバにも適用可能である。
【００２１】
図３〜図６は魔方陣パターンの全種類を示す図である。図３は画素データＬＤ［３：０］＝００００、０１００、１０００、１１００に対応する魔方陣パターン、図４はＬＤ［３：０］＝０００１、０１０１、１００１、１１０１に対応する魔方陣パターン、図５はＬＤ［３：０］＝００１０、０１１０、１０１０、１１１０に対応する魔方陣パターン、図６はＬＤ［３：０］＝００１１、０１１１、１０１１、１１１１に対応する魔方陣パターンを示している。
【００２２】
図３〜図６に示すように、ＬＤ［３：０］が異なると、魔方陣パターンも変化する。それぞれの魔方陣パターンは、全画素が同じ値を取るか、あるいは最大「１」だけ画素値が異なっている。また、同じ画素では、フレームが異なると、最大「１」だけ画素値が変化する。
【００２３】
例えば、図５において、ＬＤ［３：０］＝０１１０の場合、フレーム番号ＦＲ＝０のパターンの左上隅の画素値は「２」であり、同じ画素のＦＲ＝１、２、３の画素値はそれぞれ「１」、「２」、「１」である。これら４つの画素値の加算値は、２＋１＋２＋１＝６である。この加算値は、ＬＤ［３：０］＝０１１０の値と一致するようにしている。
【００２４】
このように、４フレーム分の画素値の加算値が画素データＬＤ［３：０］の値に等しくなるようにするパターンは、図３〜図６に示したパターンに限定されない。例えば、３レベルの画素値を設けて、０＋０＋２＋４＝６とすることも可能である。ところが、３レベルを設けると、視覚的にフリッカを生じる恐れがあり、画質として問題となる可能性がある。通常の明るい環境では認識できないが、映画（ホームシアター）のような暗い環境で見る場合には心配である。さらに補間アンプ６で電圧補間処理を行う際の電圧範囲が広くなり、消費電力が増大するおそれがある。そこで、本実施形態では、魔方陣パターン内の画素値の種類を最大２レベルとし、また、画素値の可変範囲を最大「１」とすることが最も望ましい。
【００２５】
後述するように、補間アンプ６は、連続する２レベルの階調電圧ＶＨ，ＶＬを４レベルに細分割した階調電圧を生成する。階調電圧ＶＨ，ＶＬは、１６階調間隔の電圧であり、ΔＶＨ−ＶＬは１６階調に相当する電圧である。したがって、補間アンプ６は、１６／４＝４階調間隔の階調電圧を生成することになる。補間アンプ６で生成された階調電圧は、フレームごとに制御されるため、時間軸方向の平均階調電圧は、フレーム数が４つあることから、１階調間隔の階調電圧が最終的に生成される。図３〜図６に示すパターンでは、各画素の４フレーム分の加算値は、最小が「０」で、最大が４＋４＋３＝１５である。すなわち、加算値のバリエーションは１６種類あり、これらの種類が各階調に対応し、各画素ごとに１６階調があることを示している。
【００２６】
図７〜図１０は図３〜図６の魔方陣パターンをカラム番号ごとに並び換えた図である。図７〜図１０はそれぞれ、カラム番号＝０、１、２、３の場合の魔方陣パターンを示している。カラム番号順に並び換えた理由は、図１の表示制御回路は、カラム方向には同じデコーダ５および補間アンプ６を用いて各画素を駆動するためである。
【００２７】
各カラムごとに、画素データＬＤ［３：０］に応じた魔方陣パターンが選択されて、フレーム番号ＦＮとライン番号ＬＮにより、選択された魔方陣パターン内の特定画素値が選択される。より具体的には、各カラムごとに別個の加算器４、デコーダ５、補間アンプ６およびアンプ制御回路７が動作して、画素データＬＤ［９：０］に対応する階調電圧を生成する。
【００２８】
上記の動作は、表示パネル３のラインごとに行われる。まず、先頭ラインの全画素について、図１に示す全カラム（カラム１〜ｎ）に対応する複数の加算器４、デコーダ５、補間アンプ６およびアンプ制御回路７を動作させて、各画素に対応した階調電圧を生成して液晶パネル３に供給し、その後、次のラインの表示制御を行う。どのラインの表示制御を行う場合も、図１に示した複数の加算器４、デコーダ５、補間アンプ６およびアンプ制御回路７が使用される。
【００２９】
図１１は、図１の一組のデコーダ５、補間アンプ６およびアンプ制御回路７を抜き出した図である。基準階調電圧生成回路１は、電源端子と接地端子間に直列接続された複数の単位抵抗（ラダー抵抗）Ｒを有し、各単位抵抗Ｒ間から階調電圧を出力する。本実施形態の基準階調電圧生成回路１は、階調電圧の最小単位の１６倍の単位で、計６５個の階調電圧Ｖ０、Ｖ１６、…、Ｖ１００８、Ｖ１０２４を出力する。
【００３０】
このように、基準階調電圧生成回路１は、６ビットの階調電圧を生成する。ただし、６ビットといっても、６４個の単位抵抗Ｒだけで構成されているわけではない。視覚的に６ビット階調を得るには、電気的には８ビット精度が必要であり、少なくとも２５６個以上の単位抵抗Ｒを直列接続する必要がある。
【００３１】
なお、各単位抵抗Ｒは同じ抵抗値であるとは限らない。ガンマ補正カーブに合わせた抵抗値を持つ単位抵抗Ｒを組合わせて構成してもよい。この場合、液晶パネル３のガンマ補正カーブにより単位抵抗Ｒの抵抗値を正確に合わせ込むことができるが、単位抵抗Ｒの抵抗値は製造ばらつきがあるため、製造段階で個別にＩＣマスクの下地から加工調整する必要がある。
【００３２】
単位抵抗Ｒを並べて製造する場合は、余分に単位抵抗Ｒを用意しておき、階調電圧を取り出す位置をアルミ配線で調整する、いわゆるマスタスライスを行うことができる。この場合は、ＩＣマスクの下地から加工調整する必要がなくなり、マスクコストを削減できる。
【００３３】
本実施形態の場合、デコーダ５の精度が６ビットであっても、電気的には８ビットを確保しており、また、ガンマ電圧のグローバルな割当てを十分に正しく行えるため、階調再現特性は良好である。
【００３４】
図１に示すように、デコーダ５、補間アンプ６およびアンプ制御回路７はいずれも、液晶パネル３のライン方向の画素数（カラム数）ｎと同じ数だけ設けられている。各カラムごとに、画素データに対応する魔方陣パターンを用いて、対応するデコーダ５、補間アンプ６およびアンプ制御回路７にて階調電圧を生成する。
【００３５】
なお、図１では省略しているが、実際には、図１と同様の回路がＲＧＢの各色ごとに設けられている。本明細書では、特定の色だけを対象として説明するが、実際には各色ごとに同様の処理を行う。また、魔方陣パターンも各色ごとに設けられる。本明細書における４×４画素とは、同じ色の隣接画素を指しており、実際には、１画素がＲＧＢの３つの色画素で構成されている。
【００３６】
図１１のデコーダ５は、基準階調電圧生成回路１から出力された６５個の階調電圧の中から、画素データＬＤ［９：４］に基づいて、連続する２レベルの階調電圧ＶＨ，ＶＬを選択する。
【００３７】
図１２はデコーダ５の内部構成の一例を示すブロック図である。図１２に示すように、デコーダ５には、加算器４の出力であるＡＬＤ［１０：４］が供給される。加算器４は、画素データＬＤ［９：４］とアンプ制御回路７の出力信号の最上位ビットＣＴＲＬ［２］とを加算して、ＡＬＤ［１０：４］を生成する。
【００３８】
図１２のデコーダ５は、レベルシフタ（ＬＳ）１１と、ラッチ回路１２と、メインデコード部１３とを有する。レベルシフタ１１はＡＬＤ［１０：４］の電圧レベルを変換する。ラッチ回路１２は、レベル変換後のデータをラッチしてＤＯＵＴ［１０：４］を生成する。メインデコード部１３は、６５個の階調電圧の中から、ラッチ回路１２の出力ＤＯＵＴ［１０：４］に対応する連続した２レベルの電圧ＶＨ，ＶＬを選択する。
【００３９】
図１３はＤＯＵＴ［１０：４］と電圧ＶＨ，ＶＬとの対応関係を示す図である。図１３では、ＤＯＵＴの最大値”１００００００”に対応する電圧ＶＨが不定になっているが、現実的な電圧設定方法としては、電圧ＶＬと同じ電圧Ｖ１０２４を選択することが考えられる。
【００４０】
図１４はアンプ制御回路７の内部構成の一例を示すブロック図である。図１４に示すように、アンプ制御回路７は、ＦＲＣ信号生成回路（第１の信号生成手段）２１と加算器（第２の信号生成手段）２２とを有する。ＦＲＣ信号生成回路２１の内部には、図３〜図６に示した魔方陣パターンを実現する回路が設けられている。ＦＲＣ信号生成回路２１は、画素データの下位側２ビットＬＤ［１：０］と、フレーム番号ＦＲと、魔方陣パターン内のライン番号ＬＮと、魔方陣パターン内のカラム番号ＣＯＬとに基づいて、いずれかの魔方陣パターン内の特定の画素値を選択する。
【００４１】
ここで、ＦＲＣ信号生成回路２１には、２ビットの画素データＬＤ［１：０］のみが入力されるため、６４個の魔方陣パターンの中から一つだけを選択することはできない。ＬＤ［１：０］により、図３〜図６のうち一つが選択される。また、フレーム番号ＦＲ、ライン番号ＬＮおよびカラム番号ＣＯＬを指定することにより、特定のフレーム番号ＦＲで、特定のライン番号ＬＮおよびカラム番号ＣＯＬの画素が選択される。これにより、４つの魔方陣パターンの４画素が選択される。例えば、ＬＤ［１：０］＝０１で、ＦＲ＝２、ＬＮ＝３、ＣＯＬ＝０の場合は、図４のＦＲ＝２の４つの魔方陣パターンにおける左下隅の画素値「０」、「１」、「２」、「３」が選択される。
【００４２】
このように、ＦＲＣ信号生成回路２１で選択される値は、０〜３のいずれかになるが、ＦＲＣ信号生成回路２１の出力信号ＦＲＣは１ビットしかない。したがって、画素データＬＤ［１：０］、フレーム番号ＦＲ、ライン番号ＬＮおよびカラム番号ＣＯＬにより選択された値が「０」と「２」の場合はＦＲＣ＝０を出力し、「１」と「３」の場合はＦＲＣ＝１を出力する。
【００４３】
このように、ＦＲＣ信号生成回路２１は、画素データＬＤ［１：０］、フレーム番号ＦＲ、ライン番号ＬＮおよびカラム番号ＣＯＬに基づいて、魔方陣パターンの中から候補となる複数の画素値を示す１ビットのＦＲＣ信号を生成する。
【００４４】
ＦＲＣ信号生成回路２１で生成されたＦＲＣ信号は加算器２２に入力される。加算器２２は、ＦＲＣを３ビットに拡張して、画素データＬＤ［３：２］と足し合わせて制御信号ＣＴＲＬ［２：０］を生成する。例えば、ＦＲＣ信号を３ビットに拡張したデータをＰ００とすると、加算器２２は、ＬＤ［３：２］＝００の場合はＰ００をそのまま出力し、ＬＤ［３：２］＝０１の場合はＰ００＋１を出力し、ＬＤ［３：２］＝１０の場合はＰ００＋２を出力し、ＬＤ［３：２］＝１１の場合はＰ００＋３を出力する。
【００４５】
以上により、アンプ制御回路７は、画素データＬＤ［３：０］、フレーム番号ＦＲ、ライン番号ＬＮおよびカラム番号ＣＯＬに基づいて、６４個の魔方陣パターンの中から選択された一つのパターンにおける特定の画素値（０〜４のいずれか）を制御信号ＣＴＲＬ［２：０］として出力する。
【００４６】
例えば、１個の表示制御回路（ソースドライバ）内に、カラム０〜ｎまでの（ｎ＋１）個分の加算器４、デコーダ５および補間アンプ６が内蔵されている場合は、カラム４ｋ番目（ｋ＝０〜（ｎ−２）／４の整数）のアンプ制御回路７は、図７に示す魔方陣パターンの中からいずれかの値をＬＤ［３：０］とフレーム番号の値に応じて選択する。同様に、カラム（４ｋ＋１）番目、カラム（４ｋ＋２）番目、カラム（４ｋ＋３）番目のアンプ制御回路７はそれぞれ、図８〜図１０に示す魔方陣パターンの中からいずれかの値をＬＤ［３：０］とフレーム番号の値に応じて選択する。
【００４７】
図１５は補間アンプ６の動作を説明する図である。図示のように、補間アンプ６は、制御信号の下位側２ビットＣＴＲＬ［１：０］に基づいて、連続する２レベル（１６階調間隔）の階調電圧ＶＨ，ＶＬを４レベルに細分割した電圧ＶＬ、（ＶＨ＋ＶＬ＊３）／４、（ＶＨ＋ＶＬ）／２、（ＶＨ＊３＋ＶＬ）／４を生成する。
【００４８】
図１５の動作を実現する具体的な回路には種々のものが考えられるため、本明細書では、補間アンプ６の具体的な構成を省略している。図１５の動作を実現できる回路であれば、どのような回路を採用してもよい。
【００４９】
補間アンプ６は、制御信号の下位側２ビットＣＴＲＬ［１：０］の論理で階調電圧を選択するため、制御信号の最上位ビットＣＴＲＬ［２］の論理には依存しない。ＣＴＲＬ［２］は図１や図１２に示す加算器２２に入力される。これにより、ＣＴＲＬ［２］が「１」であれば、補間アンプ６に入力されるＶＨ，ＶＬが１レベル上の電圧レベルになる。
【００５０】
このように、制御信号ＣＴＲＬ［２：０］の最上位ビットＣＴＲＬ［２］に基づいて補間アンプ６に供給する階調電圧ＶＨ，ＶＬを決定し、かつ下位２ビットＣＴＲＬ［１：０］に基づいて補間アンプ６で４レベルの階調電圧を生成することにより、魔方陣パターン内の画素値「０」〜「４」に対応する５レベルの階調電圧を生成することができる。
【００５１】
以下、図１の表示制御回路の動作をまとめて説明する。デコーダ５は、画素データＬＤ［９：４］の論理に応じて、連続する２レベルの階調電圧ＶＨ，ＶＬを選択する。アンプ制御回路７は、画素データＬＤ［３：０］と、フレーム番号ＦＲと、ライン番号ＬＮと、カラム番号ＣＯＬとに基づいて、６４個の魔方陣パターンの中から一つのパターンを選択し、選択したパターン内の特定の画素値に対応する制御信号ＣＴＲＬ［２：０］を生成する。制御信号の最上位ビットＣＴＲＬ［２］はデコーダ５が階調電圧ＶＨ，ＶＬを選択するために用いられ、下位側ビットＣＴＲＬ［１：０］は、補間アンプ６が階調電圧ＶＨ，ＶＬを４レベルに再分割した階調電圧の中から一つを選択するために用いられる。これにより、補間アンプ６は、５レベルの階調電圧を生成する。補間アンプ６は、４つのフレームのそれぞれごとに階調電圧を生成するため、ＦＲＣが実現できる。
【００５２】
以上の処理により、デコーダ５が６ビット精度であるにもかかわらず、補間アンプ６で２ビット分の精度向上が図れ、またＦＲＣによりさらに２ビット分の精度向上が図れて、結果として、入力画素データと同じ１０ビット精度が担保できる。なお、デコーダ５が選択する階調電圧を生成する基準階調電圧生成回路１は、電気的には８ビット精度を持っているため、電気的には、８＋２＋２＝１２ビット精度の階調電圧が得られることになる。入力された画素データＬＤ［９：０］は１０ビットであるが、デコーダ５は６ビットの階調電圧を生成すればよいため、回路規模を大幅に縮小できる。また、デコーダ５が６ビットの階調電圧を生成しても、最終的には１０ビット精度の階調電圧が得られるため、小さい回路規模で高精度の階調電圧を生成できる。本発明は、大型ＴＶなどの１０ビット以上の精度を要する表示制御回路に適用可能であり、ソースドライバを大型化することなく、画質向上が図れる。
【００５３】
（第２の実施形態）
第２の実施形態は、基本的な動作は第１の実施形態と同じであるが、回路規模を削減するためのさらなる工夫を施したものである。
【００５４】
図７〜図１０に示したように、アンプ制御回路７は、画素データＬＤ［３：０］の論理によって内部の処理が異なるため、内部構成が複雑になる。このため、何も工夫を施さないと、アンプ制御回路７の回路規模が大きくなってしまう。
【００５５】
図１６の左側は図８のパターンの一部を抜き出した図、図１６の右側は図７のパターンの一部を抜き出した図である。図１６の左側と右側を比較すればわかるように、図８のパターンは、図７のパターンの行の並び順を逆にし、かつフレーム番号の並び順も逆にしたものである。したがって、図７の処理を行うアンプ制御回路７に入力されるフレーム番号ＦＲのビット列を反転し、かつライン番号ＬＮのビット列を反転しさえすれば、図８の処理を行うことができる。
【００５６】
図１７は図８の処理を行うアンプ制御回路７内のＦＲＣ信号生成回路２１の内部構成の一例を示すブロック図である。図１７のＦＲＣ信号生成回路２１は、図７の処理を行うＦＲＣ信号生成回路２１と同じ回路構成からなる共通回路部（パターン選択部）２３と、ＦＲ変換部２４と、ＬＮ変換部２５とを有する。
【００５７】
図１８はＦＲ変換部２４とＬＮ変換部２５の内部構成の一例を示すブロック図である。図示のように、ＦＲ変換部２４とＬＮ変換部２５はともにビット反転器２６を有する。ＦＲ変換部２４におけるビット反転器２６は図１９（ａ）に示す動作を行い、ＬＮ変換部２５におけるビット反転部は図１９（ｂ）に示すビット反転動作を行う。
【００５８】
一方、図２０の左側は図９のパターンの一部を抜き出した図、図２０の右側は図７のパターンの一部を抜き出した図である。図２０の左側と右側を比較すればわかるように、図９のパターンは、図７のパターンの行の並び順を逆にしたものである。
【００５９】
図２１は図９の処理を行うアンプ制御回路７内のＦＲＣ信号生成回路２１の内部構成の一例を示すブロック図である。図２１のＦＲＣ信号生成回路２１は、共通回路部２３と、ＬＮ変換部２５とを有する。ＬＮ変換部２５は、図２２に示すようなビット反転動作を行う。
【００６０】
また、図２３の左側は図１０のパターンの一部を抜き出した図、図２３の右側は図７のパターンの一部を抜き出した図である。図２３の左側と右側を比較すればわかるように、図１０のパターンは、図７のパターンのフレームの並び順を逆にしたものである。
【００６１】
図２４は図１０の処理を行うアンプ制御回路７内のＦＲＣ信号生成回路２１の内部構成の一例を示すブロック図である。図２４のＦＲＣ信号生成回路２１は、共通回路部２３と、ＦＲ変換部２４とを有する。ＦＲ変換部２４は、図２５に示すようなビット反転動作を行う。
【００６２】
図２６はカラム番号０〜３の処理を行うアンプ制御回路７の内部構成の一例を示す図であり、上述した図１７、図２１および図２４の回路を含むものである。図２６の点線部は、上から順に、カラム番号＝０〜３をそれぞれ処理するＦＲＣ信号生成回路２１である。いずれも共通回路部２３を有し、共通回路部２３の前段にＦＲ変換部２４とＬＮ変換部２５を接続するか否かがそれぞれ異なっている。
【００６３】
このように、アンプ制御回路７を図２６のような構成にすれば、類似の回路を４組設けることになり、規則的なレイアウトが実現できて、より高密度の実装が可能となる。
【００６４】
図２６では、共通回路部２３の前段にビット反転を行うＦＲ変換部２４やＬＮ変換部２５を設けたが、ビット反転を行う代わりに、ビット反転された配線パターンを予め用意してもよい。図２７はフレーム番号ＦＮのビット反転信号パターンとライン番号ＬＮのビット反転信号パターンを有するアンプ制御回路７の内部構成の一例を示す図である。図２７のアンプ制御回路７の回路動作は図２６と同じであるが、ＦＲ変換部２４とＬＮ変換部２５が不要な分だけ、よりレイアウトが規則的になり、より高密度実装が可能となる。
【００６５】
このように、第２の実施形態では、アンプ制御回路７の内部構成がなるべく規則的になるように工夫するため、高密度実装が可能となり、コストを削減できる。
【００６６】
（第３の実施形態）
図２８は本発明の第３の実施形態に係る表示制御回路の内部構成を示すブロック図である。図２８の表示制御回路は、図１と基本的な構成および動作は同じであるが、アンプ制御回路７の接続位置が図１とは異なっている。図２８のアンプ制御回路７は、画素データラッチ回路１２２と加算器２２の間に配置される。これにより、アンプ制御回路７から出力される制御信号ＣＴＲＬ［１：０］は上下方向に長く伸びるが、画素データＬＤ［３：０］と制御信号ＣＴＲＬ［２］の配線長は図１よりもはるかに短くなり、結果として、アンプ制御回路７に接続される各種配線の全長が図１よりも短くなり、信号遅延を削減できる。
【００６７】
上述した第１〜第３実施形態の表示制御回路は、極性反転動作とは独立に表示制御を行うことができる。以下、これについて説明する。
【００６８】
一般に、液晶パネル３内の液晶セルを駆動する際には、液晶セルの寿命を延ばすために極性反転駆動方式が採用される。本実施形態における表示制御は、極性反転動作と独立して行うことができ、例えば図２９（ａ）、図２９（ｂ）または図２９（ｃ）に示すように、魔方陣パターンの各画素に対応づけてドット反転動作、ライン反転動作またはフレーム反転動作を行うことも可能である。
【００６９】
（第４の実施形態）
ＴＶなどの表示解像度の高い大型の液晶パネル３は、携帯電話用の液晶パネル３とは異なり、複数のソースドライバを用いて駆動される。この場合、一つのソースドライバが駆動する信号線の数は必ずしも４の倍数とは限らない。
【００７０】
図３０は、１つのソースドライバの信号線の駆動本数をＭとして、Ｍ  ｍｏｄ  ４＝２となる場合、すなわちＭを４で割った余りが２の場合の駆動方法を説明する図である。１つのソースドライバが図１の表示制御回路に対応するものとする。この場合、４×４画素の魔方陣パターンに基づいて駆動を行うと、左端のソースドライバとその右隣のソースドライバは、境界位置で２画素分ずつ信号線を駆動することになる。このようにすることで、境界で、魔法陣パターンの整合性を確保できる。
【００７１】
図３１はＭ  mod  ４がゼロでない場合を考慮に入れた表示制御回路の内部構成の一例を示すブロック図である。この図３１の回路は図２７の回路を一部改良したものである。アンプ制御回路７内の共通回路部２３の前段にスイッチ回路２７が設けられている。スイッチ回路２７は、Ｍ  ｍｏｄ  ４の計算結果から決まるＭＯＤ４信号の値に基づいて、フレーム番号信号ＦＲおよびその反転信号ＦＲＮのいずれかと、ライン番号信号ＬＮおよびその反転信号ＬＮＮのいずれかとを選択する。
【００７２】
なお、ＭＯＤ４信号はソースドライバ毎に与えられるので、例えばメモリをソースドライバに内蔵させておき、その値を書き換えできるようにしておき、外部からＭＯＤ４信号を供給する。スイッチ回路２７の選択結果を示す接続パターン（以下、スイッチパターンＳＷ０〜ＳＷ３と呼ぶ）に関しては、ＳＷ０、ＳＷ１、…とスイッチ接続は位置により順々に変化していくが、ＳＷ０、ＳＷ１、ＳＷ２、ＳＷ３という繰り返しの順番は変わらない。
【００７３】
スイッチ回路２７はいずれも入力信号の種類が異なっており、いずれのスイッチ回路２７も、ＦＲとＦＲＮのいずれかと、ＬＮとＬＮＮのいずれかを選択して、共通回路部２３に供給する。ここではスイッチ構成を理解しやすくするために、スイッチパターンＳＷ０〜ＳＷ３を明示してある。実際にスイッチ回路２７を実現する際は、ＭＯＤ４、ＦＲ、ＦＲＮ、ＬＮ、ＬＮＮの各信号を入力として、図３１で図示するような接続を実現する論理回路である。例えば、一番上のスイッチ回路２７は、(a)MOD4＝００でＳＷ０接続、(b)ＭＯＤ４＝０１でＳＷ１接続、(c)ＭＯＤ４＝１０でＳＷ２接続、(d)ＭＯＤ４＝１１でＳＷ３接続を実現する１個の論理回路である。
【００７４】
図３１（ａ）〜図３１（ｄ）に示すように、ＭＯＤ４の値によって、スイッチ回路２７の接続パターンＳＷ０〜ＳＷ３の構成が異なる。図３０の例では、各ソースドライバは、ＭＯＤ４＝０(００)または２(１０)を交互に繰り返す。このため、図３１（ａ）の構成のソースドライバと図３１（ｃ）の構成のソースドライバが交互に配置されることになる。
【００７５】
図３０での最初（最左）のソースドライバと次（左から２番目）のソースドライバの境界を例として説明する。最初のソースドライバはＭＯＤ４＝０で、カラムを左から右へ、ＳＷ０、ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ０、．．．、ＳＷ０、ＳＷ１と最後の２カラムはＳＷ０、ＳＷ１のカラム構成で終わる。次のソースドライバはＭＯＤ４＝２で、ＳＷ２、ＳＷ３、ＳＷ０、ＳＷ１、．．．、ＳＷ０、ＳＷ１、ＳＷ２、ＳＷ３と最後の２カラムはＳＷ２、ＳＷ３のカラム構成で終わる。したがって、その境界はＳＷ０、ＳＷ１とＳＷ２、ＳＷ３で構成されるので、期待する魔法陣パターンが境界をまたがって構成できる。
【００７６】
このように、複数のソースドライバを用いて液晶パネル３を駆動する場合で、かつ１つのソースドライバが駆動する信号線の本数が４の倍数でない場合には、アンプ制御回路７にＭ  ｍｏｄ  ４の計算結果から決まるＭＯＤ４信号を与えることで、ソースドライバの駆動位置に応じて魔方陣パターンから選択する値を任意に調整でき、境界で整合したパターンで信号線を駆動することができる。このような機能がなければ、特定のパネルにあわせて専用にソースドライバを用意して接続パターンＳＷ０〜ＳＷ３で固定的に設計し、複数種類のソースドライバを作ることになる。パネルにソースドライバを接続するときに、種類を確認しないといけないので、実装が面倒となる。本提案の場合には、１種類のプログラマブルなソースドライバを用意し、ＭＯＤ４信号によりプログラマブルに対応することができる。
【００７７】
上記では、液晶パネル３を駆動する表示制御回路について説明したが、本発明は液晶パネル３以外の薄型液晶パネル３（プラズマディスプレイパネルやＥＬパネルなど）に幅広く適用可能である。
【００７８】
魔方陣パターンは、図３〜図６に示したものに限定されない。例えばライン方向の和とカラム方向の和が等しいだけでなく、斜め方向の和が等しいパターンを選択してもよい。
【００７９】
上述した実施形態では、１０ビットの画素データＬＤ「９：０］を表示制御回路に供給する例を説明したが、画素データのビット数は１０ビット以外でもよい。また、デコーダ５のビット数も６ビットに限定されない。
【図面の簡単な説明】
【００８０】
【図１】本発明の第１の実施形態に係る表示制御回路の内部構成を示すブロック図。
【図２】魔方陣パターンを用いたＦＲＣの概要を説明する図。
【図３】魔方陣パターンの種類の一部を示す図
【図４】図３に続く図。
【図５】図４に続く図。
【図６】図５に続く図。
【図７】図３〜図６の魔方陣パターンをカラム番号ごとに並び換えた図。
【図８】図７に続く図。
【図９】図８に続く図。
【図１０】図９に続く図。
【図１１】図１の一組のデコーダ５、補間アンプ６およびアンプ制御回路７を抜き出した図。
【図１２】デコーダ５の内部構成の一例を示すブロック図。
【図１３】ＤＯＵＴ［１０：４］と電圧ＶＨ，ＶＬとの対応関係を示す図。
【図１４】アンプ制御回路７の内部構成の一例を示すブロック図。
【図１５】補間アンプ６の動作を説明する図。
【図１６】図８と図７のパターンの一部を抜き出した図。
【図１７】図８の処理を行うアンプ制御回路７内のＦＲＣ信号生成回路２１の内部構成の一例を示すブロック図。
【図１８】ＦＲ変換部２４とＬＮ変換部２５の内部構成の一例を示すブロック図。
【図１９】ＦＲ変換部２４におけるビット反転器の動作を示す図。
【図２０】図９と図７のパターンの一部を抜き出した図。
【図２１】図９の処理を行うアンプ制御回路７内のＦＲＣ信号生成回路２１の内部構成の一例を示すブロック図。
【図２２】ＬＮ変換部２５におけるビット反転器の動作を示す図。
【図２３】図１０と図７のパターンの一部を抜き出した図。
【図２４】図１０の処理を行うアンプ制御回路７内のＦＲＣ信号生成回路２１の内部構成の一例を示すブロック図。
【図２５】ＦＲ変換部２４におけるビット反転器の動作を示す図。
【図２６】カラム番号０〜３の処理を行うアンプ制御回路７の内部構成の一例を示す図。
【図２７】フレーム番号ＦＮのビット反転信号パターンとライン番号ＬＮのビット反転信号パターンを有するアンプ制御回路７の内部構成の一例を示す図。
【図２８】本発明の第３の実施形態に係る表示制御回路の内部構成を示すブロック図。
【図２９】（ａ）〜（ｃ）は魔方陣パターンの各画素に対応づけてドット反転動作、ライン反転動作またはフレーム反転動作を行う例を説明する図。
【図３０】Ｍを４で割った余りが２の場合の駆動方法を説明する図。
【図３１】（ａ）〜（ｄ）はＭ  mod  ４がゼロでない場合を考慮に入れた表示制御回路の内部構成の一例を示すブロック図。
【符号の説明】
【００８１】
１  基準階調電圧生成回路
２  画素データラッチ回路
３  液晶パネル
４  加算器
５  デコーダ
６  補間アンプ
７  アンプ制御回路
８  フレーム番号生成器
９  ライン番号生成器
１１  レベルシフタ
１２  ラッチ回路
１３  メインデコード部
２１  ＦＲＣ信号生成回路
２２  加算器
２３  共通回路部
２４  ＦＲ変換部
２５  ＬＮ変換部
２６  ビット反転器
２７  スイッチ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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