(57)【要約】【課題】高密度配線、高密度実装化が期待できるとともに、実装デバイス相互におけるバス接続インターフェイス機構のより高速化を可能にしたプリント配線板構造を提供する。【解決手段】ＢＧＡ部品２０，３０は、サブストレート２２，３２相互が一部重なり合い、直線上に並設された位置関係で、かつ、この重なり部分に配列されたはんだボール２３，３３相互が上記チップ間接続部（Ｖ０）に配列された貫通導体１１に導電接合（はんだ接合）されて、プリント配線板１０の各部品実装面に実装され、サブストレート２２，３２上で、ソースシンクロナスバス接続（２５ａ，２５ｂ，２５ｃ−３５ａ，３５ｂ，３５ｃ）、差動信号線路接続（２６ａ，２６ｂ−３６ａ，３６ｂ）される。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体チップを一方面に搭載し、複数の外部接続電極を他方面に配列したサブストレートを有する第１および第２の半導体パッケージと、
第１の部品実装面および第２の部品実装面を表裏の関係に有し、一部に、前記第１の部品実装面と前記第２の部品実装面との間を貫通する複数の貫通導体を配列したチップ間接続部を有するプリント配線板とを具備し、
前記プリント配線板を介して前記第１および第２の半導体パッケージのサブストレートの一部が相互が重なる位置関係で、かつ該重なり部分に配列された前記外部接続電極相互が前記チップ間接続部に配列された前記貫通導体に導電接合されて、前記第１の半導体パッケージが前記第１の部品実装面に実装され、前記第２の半導体パッケージが前記第２の部品実装面に実装されたことを特徴とするプリント配線板構造。
【請求項２】
前記サブストレートの前記重なり部分に配列された外部接続電極相互は、該電極各々が、はんだボールを介して前記チップ間接続部に配列された貫通導体に導電接合されていることを特徴とする請求項１に記載のプリント配線板構造。
【請求項３】
前記プリント配線板は、多層構造であり、前記チップ間接続部に配列された貫通導体は、前記第１の部品実装面と前記第２の部品実装面との間の各層を貫通する層間貫通ビアを有して構成されていることを特徴とする請求項１に記載のプリント配線板構造。
【請求項４】
前記プリント配線板は、多層構造であり、前記チップ間接続部に配列された貫通導体は、スルーホールとビアにより構成されていることを特徴とする請求項１に記載のプリント配線板構造。
【請求項５】
前記チップ間接続部は、前記第１の半導体パッケージと前記第２の半導体パッケージとのバス接続インターフェイスを構成する請求項１に記載のプリント配線板構造。
【請求項６】
前記第１の半導体パッケージと前記第２の半導体パッケージは、前記サブストレート相互が直線上に並設されていることを特徴とする請求項１に記載のプリント配線板構造。
【請求項７】
前記第１の半導体パッケージと前記第２の半導体パッケージは、鏡像ピンアサイン構造のチップセットであることを特徴とする請求項６に記載のプリント配線板構造。
【請求項８】
電子機器本体と、この電子機器本体に設けられた回路板とを具備し、
前記回路板は、
半導体チップを一方面に搭載し、複数の外部接続電極を他方面に配列したサブストレートを有する第１および第２の半導体パッケージと、
第１の部品実装面および第２の部品実装面を表裏の関係に有し、一部に、前記第１の部品実装面と前記第２の部品実装面との間を貫通する複数の貫通導体を配列したチップ間接続部を有するプリント配線板とを具備し、
前記プリント配線板を介して前記第１および第２の半導体パッケージのサブストレートの一部が相互が重なる位置関係で、かつ該重なり部分に配列された前記外部接続電極相互が前記チップ間接続部に配列された前記貫通導体に導電接合されて、前記第１の半導体パッケージが前記第１の部品実装面に実装され、前記第２の半導体パッケージが前記第２の部品実装面に実装されたことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップをサブストレートに搭載した半導体パッケージをプリント配線板の両面に実装したプリント配線板構造に関する。
【背景技術】
【０００２】
パーソナルコンピュータ等の電子機器においては、ＣＰＵや、ＣＰＵの周辺回路を構成する、チップセットと称される複数の半導体パッケージを実装した回路板が、主要な構成要素として筐体内に収容される。この種の複数の半導体パッケージを実装した回路板においては、処理の高速化並びに高機能化を図るため、高密度配線、高密度実装が要求される。さらに近年では、処理の高速化を図る技術として、近年では、例えばＰＣＩ−Ｅｘｐｒｅｓｓや、ＳＡＴＡ（Ｓｅｒｉａｌ−ＡＴＡ）など、差動信号を用いた高速バスインタフェース、ソースシンクロナス伝送によるソースシンクロナスバスインターフェイス等が多用されており、これらのインターフェイス回路において、より高速伝送を可能にした半導体デバイス相互の接続インターフェイス技術が要求されている。
【０００３】
半導体デバイス相互の接続インターフェイス技術として、従来では、半導体デバイス相互のピン配置を鏡像対象関係に置くことで、半導体デバイス相互のピン間配線構成の簡素化を図る技術が存在した。
【特許文献１】特開２００１−２４１４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記した鏡像ピンアサイン技術は、基板平面上での半導体デバイス相互の実装において適用される技術であり、複数の半導体デバイスをそれぞれ平面配置する構成であり、実装基板の小型、高密度化を図る上で問題があった。また、半導体デバイス相互の配置に一定の間隔を必要とすることから、半導体デバイス相互のピン間接続において所定配線長の配線パターンを必要とし、半導体デバイス相互のバス接続においてバスの高速化を図る上で適用性に問題があった。
【０００５】
本発明は、高密度配線、高密度実装化が期待できるとともに、実装デバイス相互におけるバス接続インターフェイス機構のより高速化を可能にしたプリント配線板構造を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明は、半導体チップを一方面に搭載し、複数の外部接続電極を他方面に配列したサブストレートを有する第１および第２の半導体パッケージと、第１の部品実装面および第２の部品実装面を表裏の関係に有し、一部に、前記第１の部品実装面と前記第２の部品実装面との間を貫通する複数の貫通導体を配列したチップ間接続部を有するプリント配線板とを具備し、前記プリント配線板を介して前記第１および第２の半導体パッケージのサブストレートの一部が相互が重なる位置関係で、かつ該重なり部分に配列された前記外部接続電極相互が前記チップ間接続部に配列された前記貫通導体に導電接合されて、前記第１の半導体パッケージが前記第１の部品実装面に実装され、前記第２の半導体パッケージが前記第２の部品実装面に実装されたプリント配線板構造を特徴とする。
【発明の効果】
【０００７】
本発明によれば、回路板のより高密度配線、高密度実装化と、バス接続インターフェイス機構のより高速化が期待できる。
【発明を実施するための最良の形態】
【０００８】
以下図面を参照して本発明の実施形態を説明する。  
本発明の第１実施形態に係る、半導体パッケージを実装したプリント配線板構造を図１乃至図６を参照して説明する。なお、この第１実施形態では半導体パッケージとしてＢＧＡ（ball grid array）部品を例に挙げて示している。
【０００９】
本発明の第１実施形態に係るプリント配線板構造は、図１および図２に示すように、表裏両面に部品実装面を有し、一部に、上記各部品実装面の間を貫通する複数の貫通導体１１を配列したチップ間接続部（Ｖ０）を有する多層構造のプリント配線板１０と、このプリント配線板１０の上記各部品実装面に、上記チップ間接続部（Ｖ０）を挟んで一部が互いに重なり合うように実装された第１の半導体パッケージ（以下ＢＧＡ部品と称す）２０、および第２の半導体パッケージ（以下ＢＧＡ部品と称す）３０とを具備して構成される。このＢＧＡ部品２０，３０は高速信号伝送路を鏡像ピンアサインしたチップセットである。
【００１０】
ＢＧＡ部品２０は、半導体チップ（ダイ）２１と、この半導体チップ２１を一方の面（表面）に搭載し、外部接続電極となる複数のはんだボール２３を他方の面（裏面）にマトリクス状に配列したサブストレート２２とにより構成される。ＢＧＡ部品３０も上記ＢＧＡ部品２０と同様に、半導体チップ（ダイ）３１と、この半導体チップ３１を表面に搭載し、外部接続電極となる複数のはんだボール３３を裏面に配列したサブストレート３２とにより構成される。
【００１１】
この各ＢＧＡ部品２０，３０は、図２に示すように、サブストレート２２，３２相互が一部重なり合い、直線上に並設された位置関係で、かつ、この重なり部分に配列されたはんだボール２３，３３相互が上記チップ間接続部（Ｖ０）に配列された貫通導体１１に導電接合（はんだ接合）されて、プリント配線板１０の上記各部品実装面に実装されている。なお、貫通導体１１は、はんだボール２３，３３にはんだ接合する部品実装パッドＰａ，Ｐｂを含んで構成されるもので、この貫通導体１１の構成例については図３乃至図６を参照して後述する。
【００１２】
上記したサブストレート２２，３２相互の重なりに関して、図１および図２に示す構成では、サブストレート２２とサブストレート３２の各裏面に配列された複数のはんだボール２３，３３のうち、サブストレート２２，３２の互いに重なり合う各一辺の縁に最も近い各１列のはんだボール２３，３３がチップ間接続部を介して互いに重なる位置関係で、ＢＧＡ部品２０とＢＧＡ部品３０がプリント配線板１０の各部品実装面に実装されている。
【００１３】
このＢＧＡ部品２０とＢＧＡ部品３０がプリント配線板１０を介して重なり合うチップ間接続部（Ｖ０）を、ＢＧＡ部品２０とＢＧＡ部品３０のバス接続インターフェイス部として、鏡像ピンアサインによる高速バス接続を行っている。
【００１４】
図２に示す例は、プリント配線板１０のチップ間接続部（Ｖ０）を介して互いに重なりをもつ各１列のはんだボール２３，３３のうち、各１列の５個のはんだボール２３，３３がチップ間接続部（Ｖ０）の対応する貫通導体１１に導電接合されている。このうち、３つの導電接合部が、サブストレート２２に設けられたソースシンクロナスバスの線路（２５ａ，２５ｂ，２５ｃ）とサブストレート３２に設けられたソースシンクロナスバスの線路（３５ａ，３５ｂ，３５ｃ）を接続するバス接続インターフェイスに用いられ、残る２つの導電接合部が、サブストレート２２に設けられた差動信号線路（２６ａ，２６ｂ）とサブストレート３２に設けられた差動信号線路（３６ａ，３６ｂ）を接続する接続インターフェイスに用いられている。
【００１５】
上記各線路（２５ａ，２５ｂ，２５ｃ、２６ａ，２６ｂ、３５ａ，３５ｂ，３５ｃ、３６ａ，３６ｂ）は、それぞれサブストレート基板上に形成された配線パターンにより形成される。サブストレート２２に設けられたソースシンクロナスバスの線路（２５ａ，２５ｂ，２５ｃ）と、差動信号線路（２６ａ，２６ｂ）は、それぞれ半導体チップ２１と、はんだボール２３との間を接続している。サブストレート３２に設けられたソースシンクロナスバスの線路（３５ａ，３５ｂ，３５ｃ）と、差動信号線路（３６ａ，３６ｂ）は、それぞれ半導体チップ３１と、はんだボール３３との間を接続している。
【００１６】
サブストレート２２に設けられたソースシンクロナスバスの線路（２５ａ，２５ｂ，２５ｃ）と、サブストレート３２に設けられたソースシンクロナスバスの線路（３５ａ，３５ｂ，３５ｃ）は、チップ間接続部（Ｖ０）に設けられた上記３つの導電接合部を構成する３つの貫通導体１１を介して相互に回路接続されている。サブストレート２２に設けられた差動信号線路（２６ａ，２６ｂ）とサブストレート３２に設けられた差動信号線路（３６ａ，３６ｂ）は、チップ間接続部（Ｖ０）に設けられた上記２つの導電接合部を構成する２つの貫通導体１１を介して相互に回路接続されている。これにより、ＢＧＡ部品２０とＢＧＡ部品３０は、サブストレートを主伝送路とした、ソースシンクロナスバス、差動信号線路等により相互に回路接続されて高速伝送を可能にしている。
【００１７】
ここで、サブストレート２２に設けられたソースシンクロナスバスの線路（２５ａ，２５ｂ，２５ｃ）とサブストレート３２に設けられたソースシンクロナスバスの線路（３５ａ，３５ｂ，３５ｃ）、およびサブストレート２２に設けられた差動信号線路（２６ａ，２６ｂ）とサブストレート３２に設けられた差動信号線路（３６ａ，３６ｂ）は、それぞれ、電気的に等価のディレイをもつ、電気的に等価の配線長である。
【００１８】
上記サブストレート２２上でソースシンクロナスバスを構成する要素（線路）は、極力ディレイ・ゼロで設計する必要があるため、サブストレート２２上のソースシンクロナスバスの電気的配線長（Ｔｄ）は等価である（Ｔｄ＝線路２５ａ＝線路２５ｂ＝線路２５ｃ）。同様に、サブストレート３２上のソースシンクロナスバスの電気的配線長も等価である（Ｔｄ＝線路３５ａ＝線路３５ｂ＝線路３５ｃ）。
【００１９】
上記サブストレート２２上に設けられた差動信号線路（２６ａ，２６ｂ）についてもコモン・ノーマルモードのノイズを除去するために電気的に等価のディレイ（Ｔｄｄｉｆｆ）をもつ（Ｔｄｄｉｆｆ＝線路２６ａ＝線路２６ｂ）。同様に、サブストレート３２上に設けられた差動信号線路（３６ａ，３２６ｂ）についても電気的に等価のディレイをもつ（Ｔｄｄｉｆｆ＝線路３６ａ＝線路３６ｂ）。
【００２０】
上記したような、サブストレートを主伝送路とした、チップ間接続構造により、プリント配線板１０に実装した部品のバス間ディレイを最小限に抑えることができ、例えばＰＣＩ−Ｅｘｐｒｅｓｓや、ＳＡＴＡ（Ｓｅｒｉａｌ−ＡＴＡ）を対象とした、高速バスを含む高速伝送路が容易に実装可能となる。
【００２１】
また、サブストレートを主伝送路とした、チップ間接続構造により、プリント配線板１０上における、高速伝送路上でのディレイ合わせのための配線並びにインピーダンスコントロールが不要となり、これによりプリント配線板１０の配線実装密度をより高めることができるとともに、プリント配線板設計を含むシステム設計の容易化、低コスト化が期待できる。
【００２２】
図３乃至図６は、それぞれ上記プリント配線板１０に設けられたチップ間接続部（Ｖ０）に配設された貫通導体１１の各種構造を示したもので、このいずれの貫通導体１１を用いても上記した第１実施形態によるサブストレートを主伝送路としたチップ間接続が可能である。
【００２３】
図３に示す貫通導体１１は、層間ビア（ＩＶＨ）の両端にマイクロビア（μｖｉａ）を設け、この各マイクロビア（μｖｉａ）上に部品実装パッドＰａ，Ｐｂを設けた構成としている。この部品実装パッドＰａ，Ｐｂに、サブストレート２２，３２のはんだボール２３，３３がはんだ接合される。
【００２４】
図４に示す貫通導体１１は、プリント配線板１０の全層に亘り、プリント配線板１０の板厚方向に直線状にマイクロビア（μｖｉａ）を積層して貫通ビアを形成し、こ積層ビア端に部品実装パッドＰａ，Ｐｂを設けた構成としている。
【００２５】
図５（ａ），（ｂ）に示す貫通導体１１は、プリント配線板１０にスルーホール（ＴＨ）とを設け、プリント配線板１０の両面のスルーホール（ＴＨ）近傍位置に部品実装パッドＰａ，Ｐｂを設けて、部品実装パッドＰａ，Ｐｂとスルーホールランド（Ｌ）を接続パターン１１ａ，１１ｂで接続した構成としている。この構成においては、チップ間接続部（Ｖ０）に設けられる全ての貫通導体１１について、スルーホール（ＴＨ）−部品実装パッドＰａ，Ｐｂ間の電気的配線長が等価である。
【００２６】
図６に示す貫通導体１１は、プリント配線板１０の全層に亘り、プリント配線板１０の板厚方向にマイクロビア（μｖｉａ）を積層して貫通ビアを形成しているが、直線状ではなく、内層で位置をずらせた積層ビア構造としている。これにより、貫通ビア端に設けられる部品実装パッドＰａ，Ｐｂは、プリント配線板１０の板厚方向に対して互いに非対称に配置されることになる。
【００２７】
上記した第１実施形態に係るプリント配線板構造の変形例を図７に示している。  
この図７に示すプリント配線板構造は、上記した図１に示す第１実施形態のプリント配線板構造に加えて、プリント配線板１０のＢＧＡ部品２０，３０が重ならない部品実装面部に、ＢＧＡ部品２０，３０の回路動作に関係する回路部品４０，５０を実装している。回路部品４０は、例えばＢＧＡ部品２０，３０のデカップリングコンデンサ、電源回路等の回路モジュールであり、回路部品５０は、例えば。メモリスロット、高速バス接続コネクタ等の入出力モジュールである。
【００２８】
上記した第１実施形態に係るプリント配線板構造の他の変形例を図８に示している。  
この図８に示すプリント配線板構造は、上記した図１に示す第１実施形態のプリント配線板構造が、ＢＧＡ部品２０とＢＧＡ部品３０の２個のチップセットであったのに対して、ここでは、半導体パッケージ６０，７０，８０の３個のチップセットであり、このチップセットの各半導体パッケージ６０，７０，８０を、サブストレート６２とサブストレート７２、サブストレート７２とサブストレート８２がプリント配線板１０を介してそれぞれ相互に一部重なり合い、直線上に並設された位置関係で、チップ間接続部（Ｖ１，Ｖ２）に配列された貫通導体１１に導電接合（はんだ接合）されて、プリント配線板１０の部品実装面に実装されている。
【００２９】
上記した図８に示すプリント配線板構造において、チップ間接続部（Ｖ１，Ｖ２）は、上記した第１実施形態におけるチップ間接続部（Ｖ０）と同様の構成であることから、ここでは、チップ間接続部（Ｖ１，Ｖ２）の構成を簡略して示している。なお、このプリント配線板１０の部品実装面における各半導体パッケージ６０，７０，８０の実装配置は、図９に示している。
【００３０】
上記した図８に示すプリント配線板構造においても、プリント配線板１０に実装された各半導体パッケージ６０，７０，８０相互の間において、サブストレートを主伝送路とした、チップ間接続構造により、プリント配線板１０に実装した半導体パッケージ６０，７０，８０のバス間ディレイを最小限に抑えることができ、例えばＰＣＩ−Ｅｘｐｒｅｓｓや、ＳＡＴＡ（Ｓｅｒｉａｌ−ＡＴＡ）を対象とした、高速バスを含む高速伝送路が容易に実装可能となる。
【００３１】
本発明の第２実施形態を図９に示す。  
この第２実施形態は、上記第１実施形態の変形例として図８に示したプリント配線板構造の回路板を用いて電子機器を構成している。図９は上記第１実施形態の変形例として図８に示したプリント配線板構造をハンディタイプのポータブルコンピュータ等の小型電子機器に適用した例を示している。
【００３２】
図９に於いて、ポータブルコンピュータ１の本体２には、表示部筐体３がヒンジ機構を介して回動自在に設けられている。本体２には、ポインティングデバイス４、キーボード５等の操作部が設けられている。表示部筐体３には例えばＬＣＤ等の表示デバイス６が設けられている。
【００３３】
また本体２には、上記ポインティングデバイス４、キーボード５等の操作部および表示デバイス６を制御する制御回路を組み込んだ回路板（マザーボード）８が設けられている。この回路板８は、上記図８に示したプリント配線板構造を用いて実現される。
【００３４】
この回路板８は、表裏両面に部品実装面を有し、一部に、上記各部品実装面の間を貫通する複数の貫通導体１１を配列したチップ間接続部（Ｖ１，Ｖ２）を有する多層構造のプリント配線板１０と、このプリント配線板１０の上記各部品実装面に、上記チップ間接続部（Ｖ１，Ｖ２）を挟んで一部が互いに重なり合うように実装された、３個のチップセットでなる半導体パッケージ６０，７０，８０とを具備して構成される。このチップセットの各半導体パッケージ６０，７０，８０を、サブストレート６２とサブストレート７２、サブストレート７２とサブストレート８２がプリント配線板１０を介してそれぞれ相互に一部重なり合い、直線上に並設された位置関係で、チップ間接続部（Ｖ１，Ｖ２）に配列された貫通導体１１に導電接合（はんだ接合）されて、プリント配線板１０の部品実装面に実装されている。なお、チップ間接続部（Ｖ１，Ｖ２）は、上記した第１実施形態におけるチップ間接続部（Ｖ０）と同様の構成である。
【００３５】
上記した図９に示す回路板８は、半導体パッケージ６０，７０，８０相互の間において、サブストレートを主伝送路とした、チップ間接続構造により、半導体パッケージ６０，７０，８０のバス間ディレイを最小限に抑えることができ、例えばＰＣＩ−Ｅｘｐｒｅｓｓや、ＳＡＴＡ（Ｓｅｒｉａｌ−ＡＴＡ）を対象とした、高速バスを含む高速伝送路が容易に実装可能となる。また、半導体パッケージ６０，７０，８０のサブストレート６２，７２，８２を主伝送路とした、チップ間接続構造であることから、回路板８上における、高速伝送路上でのディレイ合わせのための配線並びにインピーダンスコントロールが不要であり、高速バス構造のシステムが容易に、かつ低コストで実現可能である。
【００３６】
なお、上記した各実施形態では、半導体パッケージ１０として、ＢＧＡ部品を例に挙げたが、これに限らず、例えばＬＧＡ（Land grid array）、ＰＧＡ（pin grid array）等のエリア・アレイ型の半導体パッケージにおいても上記した本発明の各実施形態を実現可能である。また、サブストレート相互の重なり度合い、重なり位置等についても、図示するものに限らず、本発明の要旨を逸脱しない範囲で種々変形可能である。
【図面の簡単な説明】
【００３７】
【図１】本発明の第１実施形態に係るプリント配線板構造を示す側面図。
【図２】上記第１実施形態に係るプリント配線板構造を示す平面図。
【図３】上記第１実施形態に係るプリント配線板構造の貫通導体の構造例を示す図。
【図４】上記第１実施形態に係るプリント配線板構造の貫通導体の構造例を示す図。
【図５】上記第１実施形態に係るプリント配線板構造の貫通導体の構造例を示す図。
【図６】上記第１実施形態に係るプリント配線板構造の貫通導体の構造例を示す図。
【図７】上記第１実施形態に係るプリント配線板構造の変形例を示す側面図。
【図８】上記第１実施形態に係るプリント配線板構造の他の変形例を示す平面図。
【図９】本発明の第２実施形態に係る電子機器の構成を示す斜視図。
【符号の説明】
【００３８】
１…ポータブルコンピュータ、２…本体、３…表示部筐体、４…ポインティングデバイス、５…キーボード、６…表示デバイス、８…回路板（マザーボード）、１０…プリント配線板、１１…貫通導体、２０，３０，６０，７０，８０…半導体パッケージ（ＢＧＡ部品）、２１，３１，６１，７１，８１…半導体チップ、２２，３２，６２，７２，８２…サブストレート、２３，３３…はんだボール、２５ａ，２５ｂ，２５ｃ、３５ａ，３５ｂ，３５ｃ…ソースシンクロナスバスの線路、２６ａ，２６ｂ、３６ａ，３６ｂ…差動信号線路、Ｐａ，Ｐｂ…部品実装パッド、Ｖ０，Ｖ１，Ｖ２…チップ間接続部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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