(57)【要約】【課題】特性を低下させることなく歩留まりを向上させた半導体装置、及びその製造方法を提供する。【解決手段】半導体装置１００は、基板１０と、基板１０上に形成された第１絶縁層３３と、第１絶縁層３３を貫通して形成された株コンタクトホール３４、下部コンタクトホール３４の内部に第１絶縁層３３の表面まで形成された第１プラグ電極３５、第１プラグ電極３５上の第１領域Ａに形成されたキャパシタ層、第１プラグ電極３５上の第１領域Ａと異なる第２領域Ｂに形成された第２プラグ電極３９を備える。キャパシタ層は、順次積層された下部電極１５、強誘電体膜１６、及び上部電極１７を有する。第１プラグ電極３５は、基板１０の表面から形成されたプラグ導電層３５１、プラグ導電層３５１上から第１絶縁層３３の上面まで形成され且つ下部電極１５よりもエッチングに対する選択比が高いプラグバリア層３５２を有する。【選択図】図４
2009099644.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
当該基板上に形成された絶縁層と、
当該絶縁層を貫通して形成されたコンタクトホールと、
前記コンタクトホールの内部に前記絶縁層の表面まで形成された複数の第１プラグ電極と、
第１領域中の前記第１プラグ電極上に形成されたキャパシタ層と、
前記第１領域と異なる第２領域中の前記第１プラグ電極上に形成された第２プラグ電極と
を備え、
前記キャパシタ層は、
順次積層された下部電極、強誘電体膜、及び上部電極を有し、
前記第１プラグ電極は、
前記基板の表面から形成されたプラグ導電層と、
前記プラグ導電層上から前記絶縁層の上面まで形成され且つ前記下部電極よりもエッチングに対する選択比が高いプラグバリア層とを有する
ことを特徴とする半導体装置。
【請求項２】
前記絶縁層は、
前記第１領域にて第１厚さで形成され、前記第２領域にて前記第１厚さと異なる第２厚さで形成されている
ことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記プラグバリア層は、
前記第１領域にて第１厚さで形成され、前記第２領域にて前記第１厚さと異なる第２厚さで形成されている
ことを特徴とする請求項１又は請求項２記載の半導体装置。
【請求項４】
基板と、
当該基板上に形成された絶縁層と、
当該絶縁層を貫通して形成されたコンタクトホールと、
前記コンタクトホールの内部に前記絶縁層の表面まで形成された複数の第１プラグ電極と、
第１領域中の前記第１プラグ電極上に形成されたキャパシタ層と、
前記第１領域と異なる第２領域中の前記第１プラグ電極上に形成された第２プラグ電極と
を備え、
前記キャパシタ層は、
順次積層された下部電極、強誘電体膜、及び上部電極を有し、
前記第１プラグ電極は、
前記基板の表面から前記絶縁層の上面まで形成され且つ前記下部電極よりもエッチングに対する選択比が高いプラグバリア層を有する
ことを特徴とする半導体装置。
【請求項５】
基板上に絶縁層を堆積させる第１工程と、
前記絶縁層を貫通してコンタクトホールを形成する第２工程と、
前記コンタクトホールの内部に前記絶縁層の表面まで第１プラグ電極を形成する第３工程と、
第１領域中の前記第１プラグ電極上に下部電極、強誘電体膜、及び上部電極を積層してキャパシタ層を形成する第４工程と、
前記第１領域と異なる第２領域中の前記第１プラグ電極上に第２プラグ電極を形成する第５工程と
を備え、
前記第３工程にて、
前記基板の表面からプラグ導電層を形成し、前記プラグ導電層上から前記絶縁層の上面まで形成され且つ前記下部電極よりもエッチングに対する選択比が高いバリア層を形成し、前記プラグ導電層及び前記バリア層により前記第１プラグ電極を構成する
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体メモリ（ＦＲＡＭ）等の半導体装置、及びその製造方法に関する。
【背景技術】
【０００２】
記憶媒体として強誘電体キャパシタを用いた記憶装置（強誘電体メモリ：ＦＲＡＭ）が開発、及び実用化されている（特許文献１参照）。強誘電体メモリは不揮発性であり、電源をオフにした後も、記憶内容が失われない、膜厚が十分薄い場合には自発分極の反転速度が速いため高速の書き込み・読み出しが可能である、などの優れた特徴を有する。また、強誘電体メモリは１ビットのメモリセルを１つのトランジスタと１つの強誘電体キャパシタとで構成することが可能であるため、大容量化にも適している。
【０００３】
更に、近年、上述した強誘電体メモリにおいて、大容量化、及び微細化が進んでいる。これに伴い、ＣＯＰ（キャパシタオンプラグ）及び強誘電体キャパシタの微細化技術の開発が望まれている。現状、キャパシタを微細化するためには、キャパシタのテーパ角度を立たせるため、高温エッチング加工（〜３００℃以上）工程が不可欠となっている。しかしながら、このような工程にあっては、以下に示す問題により強誘電体メモリの歩留まりを低下させる。
【０００４】
以下、現状の問題点を説明する。強誘電体メモリの製造において、スイッチングトランジスタ及びその拡散層に接続される第１プラグ電極（タングステンプラグ）形成後、その第１プラグ電極上の一部に、バリア層（ＴｉＡｌＮ膜）及び、キャパシタ層の製膜を行う。このキャパシタ層は、例えば、下層から、下部電極（Ｉｒ）、強誘電体膜（Ｐｂ（ＺｒｘＴｉ１−ｘ）Ｏ３）、上部電極（ＩｒＯ２）にて構成される。そして、このキャパシタ層の上にハードマスク（ＳｉＯ２など）を形成した後、エッチング加工を行い、ハードマスクが形成されていない領域の下部電極、強誘電体膜、及び上部電極を除去する。この際、高温でエッチングを行う（高温エッチング加工）ため、下部電極のサイドエッチング、及びキャパシタ層近傍の第１プラグ電極上部の顕著なオーバーエッチングが生じる。この後、水素保護膜（Ａｌ２Ｏ３膜）、及び層間絶縁膜を堆積し、平坦化を行ない、上述したオーバーエッチングが生じた第１プラグ電極上へコンタクト加工を行なう。この工程においても、キャパシタ層近傍の第１プラグ電極の上部には、オーバーエッチングが生じる。
【０００５】
以上のように、現状の製造工程においては、メモリセルが形成されるメモリセル領域と、メモリセル領域以外の外部領域を同時に形成しようとする場合、外部領域の第１プラグ電極が、オーバーエッチングされることとなる。更には、外部領域の第１プラグ電極下方のゲート電極までもオーバーエッチングされる可能性がある。したがって、メモリセル領域の製造工程と、外部領域の製造工程とを別個独立に行わなければならない。
【０００６】
また、現状の製造工程においては、バリア層のサイドエッチングにより、水素保護膜のカバレッジが悪くなり、強誘電体メモリのキャパシタ特性が低下する。
【特許文献１】特開２００２−２５２４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、特性を低下させることなく歩留まりを向上させた半導体装置、及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一態様に係る半導体装置は、基板と、当該基板上に形成された絶縁層と、当該絶縁層を貫通して形成されたコンタクトホールと、前記コンタクトホールの内部に前記絶縁層の表面まで形成された複数の第１プラグ電極と、第１領域中の前記第１プラグ電極上に形成されたキャパシタ層と、前記第１領域と異なる第２領域中の前記第１プラグ電極上に形成された第２プラグ電極とを備え、前記キャパシタ層は、順次積層された下部電極、強誘電体膜、及び上部電極を有し、前記第１プラグ電極は、前記基板の表面から形成されたプラグ導電層と、前記プラグ導電層上から前記絶縁層の上面まで形成され且つ前記下部電極よりもエッチングに対する選択比が高いプラグバリア層とを有することを特徴とする。
【０００９】
また、本発明の一態様に係る半導体装置は、基板と、当該基板上に形成された絶縁層と、当該絶縁層を貫通して形成されたコンタクトホールと、前記コンタクトホールの内部に前記絶縁層の表面まで形成された複数の第１プラグ電極と、第１領域中の前記第１プラグ電極上に形成されたキャパシタ層と、前記第１領域と異なる第２領域中の前記第１プラグ電極上に形成された第２プラグ電極とを備え、前記キャパシタ層は、順次積層された下部電極、強誘電体膜、及び上部電極を有し、前記第１プラグ電極は、前記基板の表面から前記絶縁層の上面まで形成され且つ前記下部電極よりもエッチングに対する選択比が高いプラグバリア層を有することを特徴とする。
【００１０】
本発明の一態様に係る半導体装置の製造方法は、基板上に絶縁層を堆積させる第１工程と、前記絶縁層を貫通してコンタクトホールを形成する第２工程と、前記コンタクトホールの内部に前記絶縁層の表面まで第１プラグ電極を形成する第３工程と、第１領域中の前記第１プラグ電極上に下部電極、強誘電体膜、及び上部電極を積層してキャパシタ層を形成する第４工程と、前記第１領域と異なる第２領域中の前記第１プラグ電極上に第２プラグ電極を形成する第５工程とを備え、前記第３工程にて、前記基板の表面からプラグ導電層を形成し、前記プラグ導電層上から前記絶縁層の上面まで形成され且つ前記下部電極よりもエッチングに対する選択比が高いバリア層を形成し、前記プラグ導電層及び前記バリア層により前記第１プラグ電極を構成することを特徴とする。
【発明の効果】
【００１１】
本発明によれば、特性を低下させることなく歩留まりを向上させた半導体装置、及びその製造方法を提供することが可能となる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照して、本発明に係る半導体装置、及びその製造方法の一実施形態について説明する。
【００１３】
［第１実施形態］
（第１実施形態に係る半導体装置１００の回路構成）
先ず、図１を参照して、本発明の第１実施形態に係る半導体装置の回路構成を説明する。図１は、第１実施形態に係る半導体装置１００の構成を示すブロック図である。図１に示すように、半導体装置１００は、データを記憶するメモリセルアレイ１ａ，１ｂ、読み出しデータを検知増幅するセンスアンプ回路２ａ，２ｂ、プレート線駆動回路３ａ，３ｂ、サブローデコーダ回路４ａ、４ｂ、メインローデコーダ回路５から構成されている。
【００１４】
メモリセルアレイ１ａ，１ｂは、各々、強誘電体キャパシタＣとトランジスタＴｒとからなるメモリセルＭＣにより構成される。このメモリセルＭＣにおいて、強誘電体キャパシタＣとセルトランジスタＴｒとは並列接続されている。この様なメモリセルＭＣが図１に示す例では８個直列接続されて、セルブロックＭＣＢ０，ＭＣＢ１が構成される。すなわち、各セルブロックＭＣＢ０，ＭＣＢ１は、ＴＣ並列ユニット直列接続型強誘電体メモリ（ＦＲＡＭ）を構成している。図１では、一対のビット線ＢＬ、ＢＢＬに接続される二つのセルブロックＭＣＢ０，ＭＣＢ１を示している。
【００１５】
セルブロックＭＣＢ０，ＭＣＢ１の一端Ｎ１は、ブロック選択トランジスタＢＳＴ０，ＢＳＴ１を介してビット線ＢＬ，ＢＢＬに接続され、他端Ｎ２は、プレート線ＰＬ，ＢＰＬに接続されている。各セルブロックＭＣＢ０，ＭＣＢ１のセルトランジスタＴｒのゲートは、ワード線ＷＬ０〜ＷＬ７に接続されている。
【００１６】
ビット線ＢＬ，ＢＢＬには、センスアンプ回路２ａ（又は２ｂ）が接続されている。また、プレート線ＰＬ，ＢＰＬには、プレート線駆動回路３ａ（又は３ｂ）が接続され、ワード線ＷＬ０〜ＷＬ７にはサブローデコーダ回路４ａ（又は４ｂ）が接続されている。また、サブローデコーダ回路４ａ，４ｂ、及びメインローデコーダ回路５は、メインブロック選択線ＭＢＳ０，ＭＢＳ１により接続されている。
【００１７】
プレート線駆動回路３ａ（又は３ｂ）は、プレート線ＰＬ，ＢＰＬを選択的に駆動する機能を有する。サブローデコーダ回路４ａ（又は４ｂ）は、ワード線ＷＬ０〜ＷＬ７を選択的に駆動する機能を有する。メインローデコーダ回路５は、メインブロック選択線ＭＢＳ０，ＭＢＳ１を介した制御信号により、サブローデコーダ回路４ａ，４ｂを選択的に駆動する機能を有する。
【００１８】
（第１実施形態に係る半導体装置１００の動作）
次に、図２Ａ及び図２Ｂを参照し、第１実施形態に係る半導体装置１００の動作を説明する。なお、一例として、メモリセルアレイ１ａのセルブロックＭＣＢ０の動作を説明する。図２Ａは、第１実施形態に係る半導体装置１００のスタンバイ状態の概要を示す図であり、図２Ｂは、第１実施形態に係る半導体装置１００の動作状態の概要を示す図である。
【００１９】
図２Ａ（ａ）に示すように、スタンバイ状態にあっては、サブローデコーダ回路４ａは、ワード線ＷＬ０〜ＷＬ７を”Ｈ（ハイ）”状態に駆動する。この駆動により、各トランジスタＴｒは、オン状態となる。また、サブローデコーダ回路４ａは、ブロック選択線ＢＳを”Ｌ（ロー）”状態に駆動する。これにより、ブロック選択トランジスタＢＳＴ０は、オフ状態となる。また、プレート線駆動回路３ａは、プレート線ＰＬを０Ｖとする。これら動作により、メモリセルＭＣの強誘電体キャパシタＣは、短絡された状態となる。
【００２０】
ここで、メモリセルＭＣ（ＦＲＡＭ）は、読み出しのために、一つのワード線ＷＬが”Ｌ”とされて、電圧が強誘電体キャパシタに印加されたとき、データ”０”，”１”の必ず一方は、自発分極の反転を伴う。従って、読み出し後には、読み出しデータによって、反転した自発分極を再度反転させるという再書き込み動作が必要となる。図２Ａ（ｂ）に示すように、強誘電体キャパシタのヒステリシス特性の自発分極Ｐｒ１，Ｐｒ２が例えば、データ”１”，”０”の記憶状態である。
【００２１】
続いて、図２Ｂ（ａ）に示すように、動作状態にあっては、サブローデコーダ回路４ａは、ブロック選択線ＢＳを”Ｈ（ハイ）”状態に駆動する。これにより、ブロック選択トランジスタＢＳＴ０は、オン状態となる。ビット線ＢＬは、図示しないプリチャージ回路により所定電位（０Ｖ）にプリチャージされて、その後、フローティング状態とされる。続いて、プレート線駆動回路３ａは、プレート線ＰＬをＶｉｎｔまで昇圧する。そして、サブローデコーダ回路４ａは、選択されたワード線（この場合、ＷＬ５）を”Ｌ（ロー）”状態に駆動する。これにより、ワード線ＷＬ５が接続されたトランジスタＴｒのみが、オフ状態となり、並列接続された強誘電体キャパシタＣからデータが読み出される。
【００２２】
上記動作により、ビット線ＢＬに生じる電位の変化は、図２Ｂ（ｂ）に示すように、”１”のデータの残留分極量、及び”０”のデータの残留分極量に応じて異なる。センスアンプ回路２ａは、この信号量の違いを読み取る。
【００２３】
（第１実施形態に係る半導体装置１００のメモリセルアレイ１ａの構造）
次に、図３を参照して、第１実施形態に係る半導体装置１００のメモリセルアレイ１ａの構造を説明する。図３は、メモリセルアレイ１ａのセルブロックＭＣＢ０の要部概略断面図である。なお、セルブロックＭＣＢ１の構成、及びメモリセルアレイ１ｂのセルブロックＭＣＢ０，ＭＣＢ１の構成については、メモリセルアレイ１ａのセルブロックＭＣＢ０と略同様の構成であるので、その説明は省略する。
【００２４】
図３に示すように、メモリセルアレイ１ａは、半導体基板１０上の積層構造から構成されている。この半導体基板１０の上面には、メモリセルトランジスタＴｒのソース／ドレインを構成する第１ソース／ドレイン層１１ａ，１１ｃ，１１ｅ，１１ｇ，１１ｉ、第２ソース／ドレイン層１１ｂ，１１ｄ，１１ｆ，１１ｈ、及び第３ソース／ドレイン層１１ｊ〜１１ｍが形成されている。
【００２５】
互いに隣接する第１ソース／ドレイン層１１ａ，１１ｃ，１１ｅ，１１ｇ，１１ｉ、及び第２ソース／ドレイン層１１ｂ，１１ｄ，１１ｆ，１１ｈの間には、所定の絶縁層（後述するゲート絶縁膜３１）を介してゲート電極１２ａ〜１２ｉが設けられている。また、第３ソース／ドレイン層１１ｊ，１１ｋの間には、所定の絶縁層を介して２つのゲート電極１２ｊ，１２ｋが設けられ、第３ソース／ドレイン層１１ｋ〜１１ｍの間には、所定の絶縁層を介してゲート電極１２ｌ，１２ｍが設けられている。ゲート電極１２ｊ，１２ｋは、例えば、ダミーゲート電極として用いられる。
【００２６】
第１ソース／ドレイン層１１ａ，１１ｃ，１１ｅ，１１ｇ，１１ｉ上には、直上に第１の長さをもって延びる下部プラグ電極１３が形成されている。また、第２ソース／ドレイン層１１ｂ，１１ｄ，１１ｆ，１１ｈ上、及び第３ソース／ドレイン層１１ｊ〜１１ｍ上には、直上に第２の長さ（第２長さ＞第１長さ）をもって延びる配線接続プラグ電極１４が形成されている。下部プラグ電極１３上には、下部電極１５が形成されている。下部電極１５上の２箇所に、それぞれ強誘電体膜１６及び上部電極１７が積層されている。
【００２７】
各上部電極１７上には、配線接続プラグ電極１４の上面と等しい高さまで直上に延びる上部プラグ電極１８が形成されている。配線接続プラグ電極１４、及びその配線接続プラグ電極１４に隣接する２つの上部プラグ電極１８，１８上を結ぶように、半導体基板１０の表面と略平行な方向に延びるＭ１配線層１９が形成されている。
【００２８】
更に、特定のＭ１配線層１９上には、Ｍ１接続プラグ電極２０が形成されている。Ｍ１接続プラグ電極２０の上端には、複数のＭ１配線層１９を跨いで形成されたＭ２配線層２１が形成されている。Ｍ１接続プラグ電極２０の上方にあたるＭ２配線層２１上には、Ｍ２配線プラグ電極２２が形成されている。
【００２９】
更に、Ｍ２配線プラグ電極２２の上方には、Ｍ３配線層２３が形成されている。このＭ３配線層２３は、複数の配線層から構成されている。Ｍ３配線層２３は、プレート線層２３ａ，２３ｂ、ワード線層２３ｃ〜２３ｊ、選択ゲート線層２３ｋ，２３ｌ、メインブロック選択線層２３ｍ，２３ｎから構成されている。プレート線層２３ａ，２３ｂは、上述したプレート線ＢＰＬ、ＰＬとして機能する。ワード線層２３ｃ〜２３ｊは、上述したワード線ＷＬ７〜ＷＬ０として機能する。選択ゲート線層２３ｋ，２３ｌは、上述した選択ビット線ＢＳ１，ＢＳ０として機能する。メインブロック選択線層２３ｍ，２３ｎは、上述したメインブロック選択線ＭＢＳ１，ＭＢＳ０として機能する。例えば、プレート線層２３ｂは、Ｍ２配線プラグ電極２２の上面に接続されている。また、ワード線層２３ｃ〜２３ｊは、ゲート電極１２ｂ〜１２ｉに接続されている。また、選択ゲート線層２３ｌは、ゲート電極１２ｌに接続されている。なお、選択ゲート線２３ｍは、セルブロックＭＣＢ１に設けられたゲート電極に接続されている。
【００３０】
つまり、図３に示した構成において、ソース／ドレイン層１１ｂ〜１１ｊ、及びゲート電極１２ｂ〜１２ｉは、メモリセルＭＣのトランジスタＴｒとして機能する。下部電極１５、強誘電膜１６、及び上部電極１７は、メモリセルＭＣの強誘電体キャパシタＣとして機能する。換言すると、強誘電体キャパシタＣ（キャパシタ層）は、順次積層された下部電極１５、強誘電体膜１６、及び上部電極１７を有する。また、ソース／ドレイン層１１ｋ，１１ｌ、及びゲート電極１２ｌは、ブロック選択トランジスタＢＳＴ０として機能する。
【００３１】
（第１実施形態に係る半導体装置のメモリセルＭＣの詳細な構造）
次に、図４を参照して第１実施形態に係る半導体装置のメモリセルＭＣの詳細な構造について説明する。図４は、メモリセルＭＣが設けられたメモリセルＭＣ領域、及びメモリセルアレイ１ａ，１ｂの外部に設けられた外部領域を示している。ここで、外部領域とは、上述したセンスアンプ回路２ａ，２ｂ、プレート線駆動回路３ａ，３ｂ、サブローデコーダ回路４ａ，４ｂ、メインローデコーダ回路５等の外部回路が、形成される領域である。
【００３２】
先ず、メモリセルＭＣ領域について説明する。図４に示すように、上述した構成と同様に、メモリセルＭＣは、半導体基板１０上に形成されている。また、半導体基板１０の上面には、選択的に第１ソース／ドレイン層１１ｃ、及びその両側に第２ソース／ドレイン層１１ｂ、１１ｄが形成されている。第１ソース／ドレイン層１１ｃは、第１領域Ａ（図３に示すメモリセルＭＣ領域の中央部）に位置し、第２ソース／ドレイン層１１ｂ，１１ｄは、第１領域Ａと異なる第２領域Ｂ（図３に示すメモリセルＭＣ領域の両端部）に位置する。なお、図４においては、第１ソース／ドレイン領域１１ｃを中心に、第２ソース／ドレイン領域１１ｂ，１１ｄ上における構造のみを示しているが、その他の図３に示した第１ソース／ドレイン領域、第２ソース／ドレイン領域上においても、図４と同様の構造が形成されている。
【００３３】
半導体基板１０上であって第１ソース／ドレイン層１１ｃと第２ソース／ドレイン層１１ｂ，１１ｄとの間には、ゲート絶縁膜３１が形成されている。このゲート絶縁膜３１上に、上述したゲート電極１２ｂ，１２ｃが形成されている。これらゲート絶縁膜３１及びゲート電極１２ｂ，１２ｃの側壁には、側壁絶縁膜３２が形成されている。
【００３４】
半導体基板１０上には、ソース／ドレイン層１１ｂ〜１１ｄ、ゲート電極１２ｂ，１２ｃ、及び側壁絶縁膜３２を覆うように、第１絶縁層３３が形成されている。第１絶縁層３３は、第１領域Ａにて第１の厚さを有し、第２領域Ｂにて第１の厚さと異なる第２の厚さ（第２の厚さ＜第１の厚さ）を有する。
【００３５】
第１絶縁層３３には、上面から下面へと貫通して下部コンタクトホール３４が形成されている。下部コンタクトホール３４は、第１領域Ａにて第１ソース／ドレイン層１１ｃ上に設けられた第１下部コンタクトホール３４ａ、第２領域Ｂにて第２ソース／ドレイン層１１ｂ，１１ｄ上に設けられた第２下部コンタクトホール３４ｂからなる。
【００３６】
下部コンタクトホール３４内には、第１プラグ電極３５が形成されている。第１プラグ電極３５は、その基板１０の表面から所定高さまで形成されたプラグ導電層３５１と、プラグ導電層３５１上から第１絶縁層３３の上面まで形成されたプラグバリア層３５２を有する。換言すると、プラグバリア層３５２は、第１絶縁層３３の上面から所定深さまで形成されている。プラグバリア層３５２は、第１下部コンタクトホール３４ａ内（第１領域Ａ）にて第１厚さで形成され、第２下部コンタクトホール３４ｂ内（第２領域Ｂ）にて第２厚さ（第２厚さ＜第１厚さ）で形成されている。
【００３７】
プラグ導電層３５１は、例えば、Ｗ（タングステン）にて構成されている。プラグバリア層３５２は、下部電極１５よりもエッチングに対する選択比が高い材料にて構成されている。プラグバリア層３５２は、例えば、ＴｉＡｌｘＮｙ，ＷｘＮｙ，ＴｉｘＮｙにて構成されている（ｘ、ｙ＝１〜９９）。
【００３８】
第１領域Ａにおける第１プラグ電極３５の上面には、上述した下部電極１５が設けられている。また、下部電極１５における上面の２箇所には、各々、強誘電体膜１６，１６、及び上部電極１７，１７が積層されている。各強誘電体膜１６，１６、上部電極１７，１７は、断面が台形状に形成されている。一例として、下部電極１５は、Ｉｒ（１２０ｎｍ）又はＴｉ（２．５ｎｍ）／Ｉｒ（１２０ｎｍ）のいずれかにて構成されている。強誘電体膜１６は、Ｐｂ（ＺｒｘＴｉｘ）Ｏ３（１００ｎｍ）にて構成されている。上部電極１７は、ＳｒＲｕＯ３（１０ｎｍ）／ＩｒＯ２（７０ｎｍ）にて構成されている。
【００３９】
第１絶縁層３３の上面、下部電極１５の側面、強誘電体膜１６の側面、及び上部電極１７の側面及び上面には、水素保護膜３６が形成されている。水素保護膜３６は、例えば、シリコン酸化膜（ＳｉＯｘ膜（例えば、ＳｉＯ２膜））、アルミニウム酸化膜（Ａｌｘ膜（例えば、Ａｌ２Ｏ３膜）、ジルコニウム酸化膜（ＺｒＯｘ膜（例えば、ＺｒＯ２膜））、シリコン窒化膜（ＳｉｘＮｙ膜（例えば、Ｓｉ３Ｎ４膜））である。または、水素保護膜３６は、シリコン酸化膜、アルミニウム酸化膜、ジルコニウム酸化膜、シリコン窒化膜を組み合わせた積層膜としてもよい。水素保護膜３６は、例えば、１００ｎｍの厚みで形成されている。
【００４０】
水素保護膜３６の上面には、第２絶縁層３７が形成されている。第２絶縁層３７、及び水素酸化膜３６には、それらを貫通して形成された上部コンタクトホール３８が形成されている。上部コンタクトホール３８は、下部コンタクトホール３４の上方に形成されている。上部コンタクトホール３８内には、第２プラグ電極３９が形成されている。つまり、第２プラグ電極３９は、第１領域Ａにてキャパシタ層（符号１５，１６，１７）上に形成され、第２領域Ｂにて第１プラグ電極３５上に形成されている。第２プラグ電極３９は、例えば、アルミニウム（Ａｌ）にて構成されている。
【００４１】
第２プラグ電極３９上には、上述したＭ１配線層１９が形成されている。
【００４２】
なお、図４にて説明した第１領域Ａの第１プラグ電極３５は、図３にて説明した下部プラグ電極１３として機能する。また、第２領域Ｂの第１プラグ電極３５、及び第２領域Ｂの第２プラグ電極３９は、配線接続プラグ電極１４として機能する。また、第１領域Ａの第２プラグ電極３９は、上部プラグ電極１８として機能する。
【００４３】
続いて、半導体装置１００の外部領域について説明する。外部領域においては、半導体基板１０上にゲート絶縁膜４１を介して、ゲート電極４２が形成されている。また、ゲート絶縁膜４１及びゲート電極４２の側壁には、側壁絶縁膜４３が形成されている。
【００４４】
半導体基板１０上には、ゲート電極４１、及び側壁絶縁膜４３を覆うように、第１絶縁層３３が形成されている。そして、第１絶縁層３３の上面からゲート電極４２の上面に達する深さまで、第３下部コンタクトホール３４ｃが形成されている。第３下部コンタクトホール３４ｃ内には、メモリセル領域ＭＣの第２領域Ｂと同様に、第１プラグ電極３５が形成されている。更に、第１絶縁層３３及び第１プラグ電極３５の上面には、メモリセル領域ＭＣの第２領域Ｂと同様に、水素保護膜３６、及び第２絶縁層３７が積層されている。なお、水素保護膜３６、及び第２絶縁層３７には、上部コンタクトホール３８が形成されており、上部コンタクトホール３８内には、第２プラグ電極３９が形成されている。第２プラグ電極３９上には、Ｍ１配線層１９が形成されている。
【００４５】
（第１実施形態に係る半導体装置１００の第１の製造方法）
次に、図５〜図１６を参照して、第１実施形態に係る半導体装置１００の第１の製造工程を説明する。図５〜図１６は、第１実施形態に係る半導体装置１００の第１の製造工程を示す図である。図５（ａ）〜図１６（ａ）は、メモリセルＭＣ領域を示し、図５（ｂ）〜図１６（ｂ）は、外部領域を示す。
【００４６】
図５に示すように、先ず、メモリセルＭＣ領域にて、半導体基板１０上にトランジスタＴｒとして機能する層（ゲート絶縁膜３１、ゲート電極１２、側壁絶縁膜３２）を形成する。また、外部領域にて、半導体基板１０上にトランジスタとして機能する層（ゲート絶縁膜４１、ゲート電極４２、側壁絶縁膜４３）を形成する。
【００４７】
続いて、図６に示すように、図５にて説明したメモリセルＭＣ領域及び外部領域のトランジスタ上に第１絶縁層３３を堆積させる。その後、図７に示すように、第１絶縁層３３を貫通させるように、第１絶縁層３３をエッチング除去し、下部コンタクトホール３４を形成する。
【００４８】
次に、図８に示すように、下部コンタクトホール３４内に、プラグ導電層３５１を堆積させる。続いて、図９に示すように、反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）法、ケミカルドライエッチング（ＣＤＥ：Chemical Dry Etching）法、或いはＷｅｔ処理法を用いて、プラグ導電層３５１の上部をエッチバックする。例えば、エッチバックにて第１プラグ電極３５の上部の掘り込み深さは、５０ｎｍである。ここで、ＲＩＥ法、或いはＣＤＥ法の場合は、第１絶縁層３３とのエッチング選択比をだすために、塩素系ガスを用いる。また、Ｗｅｔ処理法では、酸化シリコン（ＳｉＯ２）をエッチングすることのない溶液（フッ化水素（ＨＦ）系溶液を除く溶液）を用いる。
【００４９】
次に、図１０に示すように、プラグ導電層３５１及び第１絶縁層３３上にＣＶＤ法、或いはスパッタ法を用いて、プラグバリア層３５２を堆積させる。続いて、図１１に示すように、プラグバリア層３５２の上面が、第１絶縁層３３の表面と等しい高さとなるように、化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）処理を施す。
【００５０】
次に、図１２に示すように、第１絶縁層３３の上面、及びプラグバリア層３５２の上面に、下部電極１５、強誘電体層１６、上部電極１７を積層させる。続いて、図１３に示すように、第１ソース／ドレイン層１１ｃの上方に位置する上部電極１７上に、ハードマスク５１を形成する。ハードマスク５１は、例えば、シリコン酸化膜（ＳｉＯｘ膜：例えばＳｉＯ２膜）、アルミニウム酸化膜（ＡｌｘＯｙ：例えば、Ａｌ２Ｏ３膜）、シリコンアルミニウム酸化膜（ＳｉＡｌｘＯｙ膜：例えば、ＳｉＡｌＯ膜）、ジルコニウム酸化膜（ＺｒＯｘ膜：例えば、ＺｒＯ２膜）、シリコン窒化膜（ＳｉｘＮｙ膜：例えば、Ｓｉ３Ｎ４膜）、チタニウムアルミニウム窒化膜（ＴｉＡｌｘＮｙ：例えば、ＴｉＡｌ０．５Ｎ０．５膜）、又はこれらを合わせた積層膜にて構成されている。
【００５１】
次に、図１４に示すように、ハードマスク５１上から高温ＲＩＥ法にてエッチングを施し、ハードマスク５１が形成されていない領域の下部電極１５、強誘電体層１６、上部電極１７を除去する。ここで、隣接するハードマスク５１間の領域においては、強誘電体層１６、上部電極１７が除去され、下部電極１５は、残存する。また、上記ハードマスク５１及び隣接するハードマスク５１間の領域を除く領域（第２領域Ｂ）においては、第１絶縁層３３の上面が、所定深さに亘って除去される。残存した下部電極１５、強誘電体層１６、上部電極１７は、キャパシタ層として機能する。なお、３００℃以上の高温ＲＩＥ法を用いる場合、ハードマスク５１は、ＳｉＯ２が、適している。この後、ハードマスク５１は、上部電極１７上に残存させたままでもよいが、本製造工程においては、加工後に残ったハードマスク５１を除去する。
【００５２】
上記図１４に示す工程において、プラグバリア層３５２は、下部電極１５よりもエッチングに対する選択比が高い材料にて構成されている。したがって、プラグバリア層３５２は、下部電極１５の周辺の第１プラグ電極３５の表面のオーバーエッチングを抑制する。
【００５３】
次に、図１５に示すように、表面（符号３３，３５２，１５，１６，１７）上に水素保護膜３６を堆積させる。続いて、水素保護膜３６上に第２絶縁層３７を堆積させる。そして、上部電極１７の上面が露出するように、第２絶縁層３７及び水素保護膜３６を貫通させ、上部コンタクトホール３８を形成する。なお、上部コンタクトホール３８を開口する際には、高温の塩素系ガスを用いる。
【００５４】
次に、図１６に示すように、上部電極１７上の上部コンタクトホール３８内にタングステン（Ｗ）等を堆積させ、第２プラグ電極３９を形成する。その後、第２ソース／ドレイン層１１ｂ，１１ｄ（第２領域Ｂ）の上方のプラグバリア層３５２が露出するように、第２絶縁層３７及び水素保護膜３６をエッチング除去し、上部コンタクトホール３８を形成する。
【００５５】
図１６の状態に続いて、第２ソース／ドレイン層１１ｂ，１１ｄの上方に形成された上部コンタクトホール３８内に、第２プラグ電極３９を形成する。そして、第２プラグ電極３９及び第２絶縁層３７上にＭ１配線層１９を形成することにより、上述した図４に示す状態となる。
【００５６】
（第１実施形態に係る半導体装置の第２の製造方法）
次に、図１７〜図２１を参照して、第１実施形態に係る半導体装置１００の第２の製造工程を説明する。図１７〜図２１は、第１実施形態に係る半導体装置１００の第２の製造工程を示す図である。図１７（ａ）〜図２１（ａ）は、メモリセルＭＣ領域を示し、図１７（ｂ）〜図２１（ｂ）は、外部領域を示す。
【００５７】
第２の製造工程においては、先ず、半導体基板１０上に第１絶縁層３３よりも厚みの薄い下部第１絶縁層３３ａを堆積させる。その後、第１の製造工程における図５〜図８と略同様の工程を経て、図１７に示す状態を形成する。すなわち、下部第１絶縁層３３ａを厚み方向に貫通させて、第１ホール３４１（３４１ａ，３４１ｂ，３４１ｃ）を形成する。
【００５８】
次に、図１８に示すように、下部第１絶縁層３３ａ及びプラグ導電層３５１上に、上部第１絶縁層３３ｂを堆積させる。なお、下部第１絶縁層３３ａの厚みに上部第１絶縁層３３ｂの厚みを加算した厚みが、第１絶縁層３３の厚みとなる。続いて、図１９に示すように、プラグ導電層３５１上部の上部第１絶縁層３３ｂを貫通させ、第２ホール３４２（３４２ａ，３４２ｂ，３４２ｃ）を形成する。つまり、第１ホール３４１及び第２ホール３４２をあわせて、下部コンタクトホール３４を形成する。
【００５９】
次に、図２０に示すように、ＣＶＤ法、或いはスパッタ法を用いて、プラグバリア層３５２を堆積させる。続いて、図２１に示すように、プラグバリア層３５２の上面が、上部第１絶縁層３３ｂの表面と等しい高さとなるように、ＣＭＰ処理を施す。図２１から以降の工程は、第１の製造工程における図１２〜図１６と略同様の工程を実行する。
【００６０】
以上のように、第１実施形態に係る半導体装置１００は、第１プラグ電極３５を有する。そして、この第１プラグ電極３５は、その第１プラグ電極３５の上面から所定深さまで形成され且つ下部電極１５よりもエッチングに対する選択比が高いプラグバリア層３５２を有する。つまり、プラグバリア層３５２によって、図１４に示すキャパシタ形成時に、下部電極１５の周辺の第１プラグ電極３５の表面のオーバーエッチングを抑制することができる。したがって、図１５に示す工程にて形成される水素保護膜３６のカバレッジが改善され、半導体装置１００の信頼性を向上させることが可能となる。また、上記製造工程によれば、メモリセルＭＣ領域及び外部領域を同時に形成することができる。つまり、歩留まりを向上させ、半導体装置１００を安価に製造することができる。
【００６１】
［第２実施形態］
（第２実施形態に係る半導体装置のメモリセルの詳細な構造）
次に、図２２を参照して第２実施形態に係る半導体装置のメモリセルＭＣの詳細な構造について説明する。図２２は、第２実施形態に係る半導体装置のメモリセルＭＣが設けられたメモリセルＭＣ領域、及び外部領域を示している。なお、第２実施形態において、第１実施形態と同様の構成については、同一符号を付し、その説明を省略する。
【００６２】
図２２に示すように、第２実施形態に係る半導体装置は、第１実施形態の第１プラグ電極３５の代わりに、下部コンタクトホール３４内にプラグバリア層３５２のみを堆積して形成した第１プラグ電極６５を有する。換言すると、プラグバリア層３５２は、基板１０の表面から第１絶縁層３３の上面まで形成されている。第２実施形態に係る半導体装置においては、この第１プラグ電極６５の構成が、第１実施形態の構成と異なる。
【００６３】
（第２実施形態に係る半導体装置の製造方法）
次に、図２３及び図２４を参照して、第２実施形態に係る半導体装置の製造工程を説明する。図２３及び図２４は、第２実施形態に係る半導体装置の製造工程を示す図である。図２３（ａ）及び図２４（ａ）は、メモリセルＭＣ領域を示し、図２３（ｂ）及び図２４（ｂ）は、外部領域を示す。
【００６４】
第２実施形態の半導体装置の製造工程においては、先ず、第１実施形態の第１の製造工程の図５〜図７の工程と同様の製造工程を実行する。図７の工程に続いて、図２３に示すように、下部コンタクトホール３４内にプラグバリア層３５２を堆積させる。続いて、図２４に示すように、プラグバリア層３５２の上面が、第１絶縁層３３の表面と等しい高さになるように、ＣＭＰ処理を施す。図２４に続いて、第１実施形態の第１の製造工程における図１２〜図１６と、略同様の工程を経て、上述した図２２に示す状態を形成する。
【００６５】
以上のように、第２実施形態に係る半導体装置は、第１プラグ電極６５を有する。そして、この第１プラグ電極６５は、その第１プラグ電極３５の上面から下部コンタクトホール３４の深さまで形成され且つ下部電極１５よりもエッチングに対する選択比が高いプラグバリア層３５２を有する。したがって、第２実施形態に係る半導体装置は、第１実施形態と同様の効果を奏する。
【００６６】
以上、発明の一実施形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。上述した第１及び第２実施形態に係る半導体装置は、ＴＣ並列ユニット直列接続型のＦＲＡＭであるが、この他、１Ｔ型（トランジスタ型）のＦＲＡＭ、１Ｔ１Ｃ型（キャパシタ型）のＦＲＡＭ、或いは２Ｔ２Ｃ型のＦＲＡＭの構成に用いてもよい。
【図面の簡単な説明】
【００６７】
【図１】本発明の第１実施形態に係る半導体装置１００の構成を示す回路図である。
【図２Ａ】本発明の第１実施形態に係る半導体装置１００の動作を示す図である。
【図２Ｂ】本発明の第１実施形態に係る半導体装置１００の動作を示す図である。
【図３】本発明の第１実施形態に係る半導体装置１００のメモリセルアレイ１ａのメモリセルブロックＭＣＢ０の要部概略断面図である。
【図４】本発明の第１実施形態に係る半導体装置１００のメモリセルＭＣ領域、及び外部領域の断面図である。
【図５】本発明の第１実施形態に係る半導体装置１００の第１の製造工程を示す断面図である。
【図６】本発明の第１実施形態に係る半導体装置１００の第１の製造工程を示す断面図である。
【図７】本発明の第１実施形態に係る半導体装置１００の第１の製造工程を示す断面図である。
【図８】本発明の第１実施形態に係る半導体装置１００の第１の製造工程を示す断面図である。
【図９】本発明の第１実施形態に係る半導体装置１００の第１の製造工程を示す断面図である。
【図１０】本発明の第１実施形態に係る半導体装置１００の第１の製造工程を示す断面図である。
【図１１】本発明の第１実施形態に係る半導体装置１００の第１の製造工程を示す断面図である。
【図１２】本発明の第１実施形態に係る半導体装置１００の第１の製造工程を示す断面図である。
【図１３】本発明の第１実施形態に係る半導体装置１００の第１の製造工程を示す断面図である。
【図１４】本発明の第１実施形態に係る半導体装置１００の第１の製造工程を示す断面図である。
【図１５】本発明の第１実施形態に係る半導体装置１００の第１の製造工程を示す断面図である。
【図１６】本発明の第１実施形態に係る半導体装置１００の第１の製造工程を示す断面図である。
【図１７】本発明の第１実施形態に係る半導体装置１００の第２の製造工程を示す断面図である。
【図１８】本発明の第１実施形態に係る半導体装置１００の第２の製造工程を示す断面図である。
【図１９】本発明の第１実施形態に係る半導体装置１００の第２の製造工程を示す断面図である。
【図２０】本発明の第１実施形態に係る半導体装置１００の第２の製造工程を示す断面図である。
【図２１】本発明の第１実施形態に係る半導体装置１００の第２の製造工程を示す断面図である。
【図２２】本発明の第２実施形態に係る半導体装置のメモリセルＭＣ領域、及び外部領域の断面図である。
【図２３】本発明の第２実施形態に係る半導体装置の製造工程を示す断面図である。
【図２４】本発明の第２実施形態に係る半導体装置の製造工程を示す断面図である。
【符号の説明】
【００６８】
１ａ，１ｂ・・・メモリセルアレイ、２ａ，２ｂ・・・センスアンプ回路、３ａ，３ｂ・・・プレート線駆動回路、４ａ，４ｂ・・・サブローデコーダ回路、５・・・メインローデコーダ回路、Ｃ・・・強誘電体キャパシタ、１１ａ，１１ｃ，１１ｅ，１１ｇ，１１ｉ・・・第１ソース／ドレイン層、１１ｂ，１１ｄ，１１ｆ，１１ｈ、・・・第２ソース／ドレイン層、１１ｊ〜１１ｍ・・・第３ソース／ドレイン層、１２ａ〜１２ｉ・・・ゲート電極、１５・・・下部電極、１６・・・強誘電体膜、１７・・・上部電極、１８・・・上部プラグ電極、１９・・・Ｍ１配線層、２０・・・Ｍ１接続プラグ電極、２１・・・Ｍ２配線層、２２・・・Ｍ２配線プラグ電極、２３・・・Ｍ３配線層、３１・・・ゲート絶縁膜、３２・・・側壁絶縁膜、３３・・・第１絶縁層、３４・・・下部コンタクトホール、３５，６５・・・第１プラグ電極、３５１・・・プラグ導電層、３５２・・・プラグバリア層、３６・・・水素保護膜、３７・・・第２絶縁層、３８・・・上部コンタクトホール、３９・・・第２プラグ電極、４１・・・ゲート絶縁膜、４２・・・ゲート電極、４３・・・側壁絶縁膜、５１・・・ハードマスク、３３ａ・・・下部第１絶縁層、３３ｂ・・・上部第１絶縁層、３４１・・・第１ホール、３４２・・・第２ホール、１００・・・半導体装置、Ｔｒ・・・トランジスタ、ＭＣ・・・メモリセル、ＭＣＢ０，ＭＣＢ１・・・セルブロック、ＢＳＴ０，ＢＳＴ１・・・ブロック選択トランジスタ、ＢＬ，ＢＢＬ・・・ビット線、ＰＬ，ＢＰＬ・・・プレート線、ＷＬ０〜ＷＬ７・・・ワード線、ＭＢＳ０，ＭＢＳ１・・・メインブロック選択線。
【図１】
2009099644.tif 000003
【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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