(57)【要約】【課題】チャネルに誘起された圧縮歪みを減少させるシリサイドの欠点を抑えることを目的とする。【解決手段】本発明に係る半導体装置は、シリコン基板１と、シリコン基板１上にゲート絶縁膜３を介して形成されたゲート電極４とを備える。そして、ゲート電極４を挟むシリコン基板１表面に形成された凹部に埋め込まれ、ゲート電極４下のシリコン基板１の表面に形成されるチャネルに歪みを誘起するＳｉＧｅ層８を備えたソース・ドレイン領域を備える。そして、ソース・ドレイン領域のうちＳｉＧｅ層８上に形成されたシリサイド１１とを備える。シリサイド１１の下端の位置は、チャネルの表面位置に対し、上下方向で±１０ｎｍの範囲内に存在する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極を挟む前記半導体基板表面に形成された凹部に埋め込まれ、前記ゲート電極下の半導体基板の表面に形成されるチャネルに歪みを誘起する埋め込み層を備えたソース・ドレイン領域と、
前記ソース・ドレイン領域上に形成されたシリサイドとを備え、
前記シリサイドの下端の位置は、
前記チャネルの表面位置に対し、上下方向で±１０ｎｍの範囲内に存在する、
半導体装置。
【請求項２】
前記シリサイドの下端の位置は、
前記チャネルの表面位置と上下方向で一致する、
請求項１に記載の半導体装置。
【請求項３】
前記半導体基板と前記ソース・ドレイン領域との間の接合境界と、前記シリサイドとの最短距離は、１０ｎｍ以上である、
請求項１または請求項２に記載の半導体装置。
【請求項４】
前記ソース・ドレイン領域は、前記埋め込み層の周囲に接する前記半導体基板に設けられた不純物拡散領域をさらに備える、
請求項１乃至請求項３のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）などの半導体装置に関するものである。
【背景技術】
【０００２】
近年、半導体装置では、半導体基板表面のＳｉチャネル（以下、チャネル）に歪みを与えることにより、高速化、低消費電力などの特性において高性能化を実現することが必須になってきている。歪みの誘起方法は、チャネルに近接して歪みを誘起する埋め込み層などの構造体を半導体基板に形成する方法、意図する歪みを誘起する膜をトランジスタ上に形成する方法がある。
【０００３】
性能向上をもたらすために誘起すべき歪みの方向は、トランジスタの種類によって異なる。例えば、（００１）基板上に、チャネルを＜１１０＞方向に形成されるＭＩＳＦＥＴを例に取ると、ｎＦＥＴでは、チャネル方向に引張り歪み、ｐＦＥＴでは、チャネル方向に圧縮歪みを与えると特性が向上する。このように、ｎＦＥＴとｐＦＥＴでは、誘起すべき歪みの方向が反対であるため、半導体装置全体に同一の歪み技術を適用すると、ｎＦＥＴとｐＦＥＴのいずれかにおいて性能向上しても、他方では性能が悪化するという不具合が生じる。これを防止するため、実際には、ｎＦＥＴとｐＦＥＴで作り分けを行い、性能の向上のみが生じるようにしていている。
【０００４】
ｐＦＥＴに性能向上をもたらす埋め込み層、例えば、ＳｉＧｅ−ソース／ドレイン（以降、ＳｉＧｅ−Ｓ／Ｄと略す）は、Ｓ／Ｄ層となるべきＳｉ領域を掘り下げ、その掘り下げた凹部にＳｉＧｅエピ層を選択的に成長させて埋め込んでいる。このような埋め込み層は、非特許文献１や特許文献１に記載されており、ＳｉとＳｉＧｅとの間に格子不整合が生じることにより、チャネルに圧縮歪みを誘起する。非特許文献２では、圧縮歪みとは反対に、チャネルに引張り歪みを誘起させるＳｉＣのエピ層を選択的に成長させることにより、ｎＦＥＴに性能向上をもたらしている。
【０００５】
一方で、以上のような高性能ＦＥＴでは、通常、コンタクト抵抗やＳ／Ｄ寄生抵抗の低減のため、ＮｉＳｉなどのシリサイドが、ＳｉＧｅ−Ｓ／Ｄ上に形成される。このシリサイド／Ｓｉ界面付近には、Ｓｉ基板側へ拡散したニッケル（Ｎｉ）に起因するリーク源が多く存在する。非特許文献３には、シリサイド界面をｐｎ接合の近くに設け、Ｎｉに起因するリーク源が空乏層に含まれてしまう場合には、逆バイアス印加時に接合リーク電流が増加することが記載されている。
【０００６】
【特許文献１】特開２００５−２１７３９１号公報
【非特許文献１】T. Ghani et al., IEDM 2003
【非特許文献２】K. Ang et al., IEDM 2004
【非特許文献３】M. Tsuchiaki et al., JJAP 2005
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上述のように、高性能ｐＦＥＴでは、チャネルに圧縮歪みを誘起させている。しかしながら、シリサイドとしてよく用いられるＮｉＳｉやＣｏＳｉなどの金属は、堆積後には、引張りの真性応力を有する。そのため、これらシリサイドをチャネルに近接して配置すると、引張りの真性応力により、ＳｉＧｅで誘起させた圧縮歪みを緩和してしまい、所望の性能向上が得られないという問題があった。
【０００８】
また、Ｓｉ基板へのＮｉの拡散長は、シリサイド形成時の熱処理条件によって決まり、完全に急峻なシリサイド界面を形成することは難しく、しばしばリーク電流が増加する要因となるという問題があった。
【０００９】
本発明は、上記のような問題点を解決するためになされたものであり、チャネルに誘起された圧縮歪みを減少させるシリサイドの欠点を抑えることを目的とする。
【課題を解決するための手段】
【００１０】
実施の形態に係る半導体装置は、半導体基板と、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極とを備える。そして、前記ゲート電極を挟む前記半導体基板表面に形成された凹部に埋め込まれ、前記ゲート電極下の半導体基板の表面に形成されるチャネルに歪みを誘起する埋め込み層を備えたソース・ドレイン領域を備える。そして、前記ソース・ドレイン領域上に形成されたシリサイドを備える。前記シリサイドの下端の位置は、前記チャネルの表面位置に対し、上下方向で±１０ｎｍの範囲内に存在する。
【発明の効果】
【００１１】
本発明の半導体装置によれば、チャネルに誘起された圧縮歪みを減少させるシリサイドの欠点を抑えることができる。
【発明を実施するための最良の形態】
【００１２】
＜実施の形態１＞
図７は、この発明の前提となる半導体装置の構成を示す図である。この図では、ｐＦＥＴが示されている。この図に示すように、従来の半導体装置は、シリコン基板１と、ＳＴＩ（Shallow Trench Isolation）２と、ゲート絶縁膜３と、ゲート電極４と、キャップ層５と、オフセットスペーサ６と、サイドウォールスペーサ７と、ＳｉＧｅ層８、エクステンション層１０よりなるソース・ドレイン領域と、シリサイド１１とを備える。
【００１３】
シリコン基板１は、ｎ導電型の半導体基板である。このシリコン基板１表面には、ＳＴＩ２が設けられており、これにより、隣接する素子を分離している。ゲート電極４は、ＳＴＩ２に区分された領域のシリコン基板１上にゲート絶縁膜３を介して形成される。このゲート電極４の上部には、キャップ層５が形成され、ゲート電極４の側面側には、オフセットスペーサ６と、サイドウォールスペーサ７が形成される。
【００１４】
ソース・ドレイン領域は、ＳｉＧｅ層８と、エクステンション層１０とを備える。ＳｉＧｅ層８は、ゲート電極４を挟むシリコン基板１表面に形成された凹部に埋め込まれ、ゲート電極４下のシリコン基板１の表面に形成されるチャネルに歪みを誘起する。このＳｉＧｅ層８は、図８の矢印に示すように、チャネルに圧縮歪みを誘起する。このＳｉＧｅ層８は、ｐ導電型の不純物、例えば、Ｂが含まれている。そのため、ＳｉＧｅ層８は、チャネルに圧縮歪みを誘起するだけでなく、ｐＦＥＴのソース／ドレイン領域としての役割も兼ねることになる。エクステンション層１０は、ｐ導電型の不純物が含まれる拡散領域である。図７の場合、ＳｉＧｅ層８およびエクステンション層１０それぞれは、シリコン基板１とｐｎ接合を形成する。
【００１５】
シリサイド１１は、ソース・ドレイン領域上に形成される。図７では、シリサイド１１は、ソース・ドレイン領域のうちＳｉＧｅ層８上に形成されている。このシリサイド１１は、ｐＦＥＴの寄生抵抗を下げるためのものである。ここでは、シリサイド１１は、ニッケル（Ｎｉ）シリサイドであるものとする。図９の矢印に示すように、シリサイド１１は、チャネルに引張り歪みを誘起する。そのため、ＳｉＧｅ層８によってチャネルに圧縮歪みを誘起して、ｐＦＥＴの性能を上げようとしても、シリサイド１１の引張り歪みによって緩和されるという問題があった。
【００１６】
図１０は、図７で示される従来の半導体装置において、シリサイド１１からニッケルが拡散している様子を示す図である。ここでは、ニッケルがシリコン側に拡散した領域を、ニッケル起因欠陥領域１２として示している。接合境界と、シリサイド１１との最短距離は、図の矢印に示される経路である。この経路付近では、ニッケル起因欠陥領域１２とｐｎ接合の空乏層との距離が短い。そのため、製造ばらつきなどにより、ニッケルがｐｎ接合の空乏層へ拡散してしまうと、接合リーク電流が発生しやすいという問題があった。
【００１７】
図１は、本実施の形態に係る半導体装置の構成を示す図である。本実施の形態に係る半導体装置は、シリコン基板１と、ＳＴＩ２と、ゲート絶縁膜３と、ゲート電極４と、キャップ層５と、オフセットスペーサ６と、サイドウォールスペーサ７と、ＳｉＧｅ層８、不純物拡散領域９、エクステンション層１０よりなるソース・ドレイン領域と、シリサイド１１とを備える。
【００１８】
半導体基板であるシリコン基板１は、ｎ導電型の半導体基板である。本実施の形態では、（００１）基板を用いるものとする。このシリコン基板１表面には、ＳＴＩ２が設けられており、これにより、隣接する素子を分離している。ゲート電極４は、シリコン基板１上にゲート絶縁膜３を介して形成される。このゲート電極４の上部には、キャップ層５が形成され、ゲート電極４の側面側には、オフセットスペーサ６と、サイドウォールスペーサ７が形成される。
【００１９】
本実施の形態に係る半導体装置が備えるソース・ドレイン領域は、埋め込み層と、エクステンション層１０とを備える。埋め込み層であるＳｉＧｅ層８は、ゲート電極４を挟むシリコン基板１表面に形成された凹部に埋め込まれ、ゲート電極４下のシリコン基板１の表面に形成されるチャネルに歪みを誘起する。このＳｉＧｅ層８は、ｐ導電型の不純物、例えば、Ｂが含まれている。そのため、ＳｉＧｅ層８は、上述したように、チャネルに圧縮歪みを誘起するだけでなく、ｐＦＥＴのソース／ドレイン領域としての役割も兼ねることになる。本実施の形態では、ＳｉＧｅ層８は、チャネルの方向が＜１１０＞方向となり、かつ、圧縮応力によってチャネルに圧縮歪みを誘起するように設けられているものとする。
【００２０】
エクステンション層１０は、ｐ導電型の不純物を含み、図１に示すように、ゲート電極４下のシリコン基板１表面の一部に設けられる。図１に示す半導体装置が備えるソース・ドレイン領域は、ＳｉＧｅ層８の周囲に接するシリコン基板１に設けられた不純物拡散領域９をさらに備える。この不純物拡散領域９も、ｐ導電型の不純物を含む。
【００２１】
シリサイド１１は、ソース・ドレイン領域上に形成される。本実施の形態では、図１に示すように、ソース・ドレイン領域のうちＳｉＧｅ層８上に形成されている。このシリサイド１１は、コンタクト抵抗やＳ／Ｄ寄生抵抗を低減させるために設けられる。このようなシリサイド１１には、例えば、Ｎｉシリサイド、ＣｏＳｉ2が該当する。本実施の形態では、シリサイド１１は、Ｎｉシリサイドであるものとする。
【００２２】
本実施の形態に係る半導体装置では、シリサイド１１の下端の位置は、チャネルの表面位置に対し、上下方向で±１０ｎｍの範囲内に存在する。本実施の形態に係る半導体装置では、シリサイド１１の下端は、チャネルの表面位置と上下方向で一致している。
【００２３】
また、本実施の形態に係る半導体装置では、シリコン基板１とソース・ドレイン領域との間の接合境界と、シリサイド１１との最短距離は、１０ｎｍ以上である。本実施の形態に係る半導体装置は、図１のように形成されているため、シリコン基板１とｐｎ接合を形成するソース・ドレイン領域は、ＳｉＧｅ層８と、不純物拡散領域９と、エクステンション層１０である。
【００２４】
以上の構成からなる半導体装置の効果について説明する。図２、図３は、チャネルの表面位置に対するシリサイド１１の下端の上下方向での位置と、チャネル中央の横方向の圧縮応力との関係を示した図である。縦軸は、チャネル中央の横方向の圧縮応力を表し、負の値は圧縮応力（図の上側）、正の値は引張り応力（図の下側）を表す。
【００２５】
横軸は、チャネルの表面位置に対するシリサイド１１の下端の上下方向での位置を表す。ここで、図２では、シリサイド１１の最も高い部分は、チャネルの表面位置から５０ｎｍ上方に設けられているものとする。図３では、シリサイド１１の最も高い部分は、チャネルの表面位置から１０ｎｍ上方に設けられているものとする。図２、図３において、ＮｉＳｉボトム位置が低くなるほど、シリサイド１１の領域が、最も高い部分から下方に厚くなる半導体装置を表す。すなわち、ＮｉＳｉボトム位置が低くなるほど、図７で示す距離Ｄが大きくなる半導体装置を表す。
【００２６】
具体的には、図２で、ＮｉＳｉボトム位置が＋５０ｎｍである場合には、シリサイド１１の領域は形成されていない半導体装置を表す。図２で、ＮｉＳｉボトム位置が０ｎｍである場合には、シリサイド１１の下端が、チャネルの表面位置と上下方向で一致する半導体装置を表す。ＳｉＧｅ層８は、チャネルの表面位置から５０ｎｍ下方の位置から、上述のシリサイド１１の下端の位置まで形成されているものとする。
【００２７】
図２、図３に示すように、シリサイド１１の下端の位置は、チャネルの表面位置に対し、上下方向で±１０ｎｍの範囲内に存在する場合に、チャネル中央における圧縮応力は大きくなる。本実施の形態に係る半導体装置では、シリサイド１１の下端の位置は、チャネルの表面位置に対し、上下方向で±１０ｎｍの範囲内に存在するため、チャネルに誘起された圧縮歪みを減少させるシリサイド１１の欠点を抑えることができる。本実施の形態に係る半導体装置では、特に、シリサイド１１の下端の位置は、チャネルの表面位置と上下方向で一致するように設けられているため、シリサイド１１の欠点をさらに抑えることができる。
【００２８】
図４は、チャネルの表面位置に対するシリサイド１１の下端の上下方向での位置と、チャネル中央の横方向の圧縮応力との関係を示した図である。縦軸は、チャネル中央の横方向の圧縮応力を表し、負の値は圧縮応力（図の上側）、正の値は引張り応力（図の下側）を表す。
【００２９】
横軸は、チャネルの表面位置に対するシリサイド１１の下端の上下方向での位置を表す。白抜き丸の点は、シリサイド１１の最も高い部分から２０ｎｍ下方の位置までシリサイド１１が形成されている半導体装置を表す。この図では、図２、図３とは異なり、シリサイド１１の厚さを２０ｎｍで一定に保ちつつ、ＮｉＳｉボトム位置を変えて形成される半導体装置について示している。すなわち、ＮｉＳｉボトム位置が低い場合であっても、それに合わせてシリサイド１１の最も高い部分も低くするため、図７で示す距離Ｄは一定となる。
【００３０】
図４で、ＮｉＳｉボトム位置が０ｎｍである場合、シリサイド１１の下端が、チャネルの表面位置と上下方向で一致する半導体装置を示す。ＳｉＧｅ層８は、チャネルの表面位置から５０ｎｍ下方の位置から、上述のシリサイド１１の下端まで形成されているものとする。
【００３１】
なお、図４で黒塗り四角の点は、白抜き丸の点で示した半導体装置のシリサイド１１部分をＳｉＧｅ層８に置き換えたものを示している。つまり、シリサイド１１を全く形成していない場合を示している。
【００３２】
図４においても、図２、図３と同様、シリサイド１１の下端の位置は、チャネルの表面位置に対し、上下方向で±１０ｎｍの範囲内に存在する場合に、チャネル中央における圧縮応力は大きくなる。本実施の形態に係る半導体装置では、シリサイド１１の下端の位置は、チャネルの表面位置に対し、上下方向で±１０ｎｍの範囲内に存在するため、チャネルに誘起された圧縮歪みを減少させるシリサイド１１の欠点を抑えることができる。本実施の形態に係る半導体装置では、特に、シリサイド１１の下端の位置は、チャネルの表面位置と上下方向で一致するように設けられているため、シリサイド１１の欠点をさらに抑えることができる。
【００３３】
図５は、図１で示した本実施の形態に係る半導体装置において、シリサイド１１からニッケルが拡散している様子を示す図である。図１０と同様、ニッケルがシリコン側に拡散した領域を、ニッケル起因欠陥領域１２として示している。接合境界と、シリサイド１１との最短距離は、図の矢印に示される経路である。
【００３４】
図６は、図５の矢印の方向に沿って、ホール濃度と、電子濃度を示した図である。横軸は、シリサイド１１の下端からの距離を示す。点Ｏは、シリサイド１１の下端の位置を示す。点Ａは、ｐｎ接合の位置、つまり、シリコン基板１とソース・ドレイン領域との接合境界の位置を示す。図６でのソース・ドレイン領域は、図５の矢印で示される不純物拡散領域９とエクステンション層１０とが重なる部分に相当する。
【００３５】
点Ｂは、シリサイド１１の下端からシリコン基板１側に拡散したリーク源（ニッケル）の深さを示している。ニッケルがシリサイド１１からシリコン基板１側に拡散する深さは、つまり、点Ｏから点Ｂまでの距離は、３〜５ｎｍであることが解析により分かった。なお、点Ａから点Ｂとの距離は、ｐｎ接合から欠陥（リーク源）までの距離を示す。
【００３６】
図６では、バイアスがかかってない場合のホール濃度を破線、逆バイアスがかかっている場合のホール濃度を実線で表している。このように、逆バイアスがかかると、空乏層が広がり、実線のように左側にシフトする。そして、点Ｂに近づくにつれて、リーク電流が大きくなる。
【００３７】
本実施の形態に係る半導体装置では、シリコン基板１とソース・ドレイン領域との間の接合境界と、シリサイド１１との最短距離が、１０ｎｍ以上である。つまり、図６において、点Ｏと点Ａとの距離は１０ｎｍ以上である。このように、本実施の形態に係る半導体装置では、ｐｎ接合位置Ａは、ニッケルがシリコン基板１側に拡散する深さＢから充分に離れている。そのため、逆バイアスがかかっても、リーク源が空乏層に含まれることを回避することができ、シリサイド起因のリーク電流を低減させることができる。
【００３８】
なお、本実施の形態では、ソース・ドレイン領域は、ＳｉＧｅ層８と、不純物拡散領域９と、エクステンション層１０とを備えていた。しかし、これに限ったものではなく、不純物拡散領域９は設けなくてもよい。この場合、ＳｉＧｅ層８およびエクステンション層１０それぞれが、シリコン基板１とｐｎ接合を形成するので、その接合境界と、シリサイド１１との最短距離を１０ｎｍ以上離せば、上述と同様の効果を得ることができる。
【００３９】
また、本実施の形態では、チャネルの方向を＜１１０＞方向としたが、これに限ったものではなく、＜１００＞方向であってもよい。さらには、基板の面方位についても任意の面方位であってもよい。また、図示しないが、シリサイド１１の上に、チャネルに圧縮応力を誘起するライナー窒化膜をさらに設けてもよい。
【図面の簡単な説明】
【００４０】
【図１】実施の形態１に係る半導体装置の構成を示す図である。
【図２】実施の形態１に係る半導体装置の動作を示す図である。
【図３】実施の形態１に係る半導体装置の動作を示す図である。
【図４】実施の形態１に係る半導体装置の動作を示す図である。
【図５】実施の形態１に係る半導体装置の動作を示す図である。
【図６】実施の形態１に係る半導体装置の動作を示す図である。
【図７】従来の半導体装置の構成を示す図である。
【図８】従来の半導体装置の問題点を示す図である。
【図９】従来の半導体装置の問題点を示す図である。
【図１０】従来の半導体装置の問題点を示す図である。
【符号の説明】
【００４１】
１  シリコン基板、２  ＳＴＩ、３  ゲート絶縁膜、４  ゲート電極、５  キャップ層、６  オフセットスペーサ、７  サイドウォールスペーサ、８  ＳｉＧｅ層、９  不純物拡散領域、１０  エクステンション層、１１  シリサイド、１２  ニッケル起因欠陥領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2009043941.tif 000009
【図８】
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【図９】
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【図１０】
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