(57)【要約】【課題】回路面積の増加を抑制しつつ昇圧効率を向上出来る半導体装置を提供すること。【解決手段】素子領域ＡＡと、前記素子領域ＡＡ上に形成された複数のＭＯＳトランジスタＴＲ及び容量素子Ｃと、複数の前記ＭＯＳトランジスタＴＲが直列接続され、且つ前記ＭＯＳトランジスタＴＲに前記容量素子Ｃが接続された電圧発生回路４と、前記ＭＯＳトランジスタＴＲのソース及びドレインの少なくともいずれかの領域３２上に形成されたコンタクトプラグＣＰ４、ＣＰ５と、データを保持するメモリセルＭＴとを具備し、各々の前記素子領域ＡＡにおいて、ゲート３４と前記コンタクトプラグＣＰ４、ＣＰ５との間の距離ａは、前記直列接続において後段に位置する前記ＭＯＳトランジスタＴＲほど大きくされる。【選択図】図３
2009141218.tif 000002
【特許請求の範囲】
【請求項１】
素子分離領域に周囲を取り囲まれた複数の素子領域と、
いずれかの複数の前記素子領域上にそれぞれ形成され、ソース、ドレイン、及びゲートをそれぞれ有するＭＯＳトランジスタと、
いずれかの複数の前記素子領域上にそれぞれ形成された複数の容量素子と、
複数の前記ＭＯＳトランジスタの電流経路が直列接続され、且つ前記ＭＯＳトランジスタの前記ソース及びドレインのいずれかに前記容量素子が接続され、前記直列接続の最終段における前記ＭＯＳトランジスタから電圧を発生する電圧発生回路と、
前記ソース及びドレインの少なくともいずれかの領域上に形成され、前記ＭＯＳトランジスタ同士の接続、または前記ＭＯＳトランジスタと前記容量素子との接続に用いられるコンタクトプラグと、
前記電圧発生回路から発生される電圧が印加され、データを保持するメモリセルと
を具備し、各々の前記素子領域において、前記ゲートと前記コンタクトプラグとの間の距離は、前記直列接続において後段に位置する前記ＭＯＳトランジスタほど大きくされる
ことを特徴とする半導体装置。
【請求項２】
素子分離領域に周囲を取り囲まれた複数の素子領域と、
いずれかの複数の前記素子領域上にそれぞれ形成され、ソース、ドレイン、及びゲートをそれぞれ有するＭＯＳトランジスタと、
いずれかの複数の前記素子領域上にそれぞれ形成された複数の容量素子と、
複数の前記ＭＯＳトランジスタの電流経路が直列接続され、且つ前記ＭＯＳトランジスタの前記ソース及びドレインのいずれかに前記容量素子が接続され、前記直列接続の最終段における前記ＭＯＳトランジスタから電圧を発生する電圧発生回路と、
前記ソース及びドレインの少なくともいずれかの領域上に形成され、前記ＭＯＳトランジスタ同士の接続、または前記ＭＯＳトランジスタと前記容量素子との接続に用いられるコンタクトプラグと、
前記電圧発生回路から発生される電圧が印加され、データを保持するメモリセルと
を具備し、各々の前記素子領域において、前記ゲートのゲート幅方向に沿った前記コンタクトプラグと前記素子分離領域との間の距離は、前記直列接続において後段に位置する前記ＭＯＳトランジスタほど大きくされる
ことを特徴とする半導体装置。
【請求項３】
前記容量素子の各々は、前記素子領域の表面領域内に形成され且つ一方電極として機能するウェル領域と、
前記ウェル領域上に形成された絶縁膜と、
前記絶縁膜上に形成され、他方電極として機能するゲートと
を備えることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記素子領域は、表面から１μｍまでの深さの領域において、１０１４ｃｍ−３〜５×１０１６ｃｍ−３の濃度で添加されたｐ型不純物を含有する
ことを特徴とする請求項１または２記載の半導体装置。
【請求項５】
前記素子分離領域直下に設けられ、含有するｐ型不純物のピーク濃度が１０１６ｃｍ−３〜１０１８ｃｍ−３である不純物領域を更に備え、
前記素子領域と前記不純物領域との間の間隔は、０．２μｍ〜１．６μｍである
ことを特徴とする請求項１または２記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に関する。例えば、ＮＡＮＤ型フラッシュメモリを備えた半導体装置の構成に関する。
【背景技術】
【０００２】
従来、不揮発性半導体メモリとしてＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が知られている。ＥＥＰＲＯＭのメモリセルは通常、半導体基板に電荷蓄積層と制御ゲートとが積層された積層ゲートを備えたＭＩＳＦＥＴ構造を有する。このメモリセルは、電荷蓄積層に電荷を注入した状態と、その電荷を放出した状態との閾値電圧の差により、データを不揮発に記憶する。
【０００３】
ＮＡＮＤ型ＥＥＰＲＯＭにおいては、電荷蓄積層への電子の注入（データ書き込み）、及び電荷蓄積層からの電子の放出（データ消去）は、電荷蓄積層と半導体基板との間に設けられたトンネル絶縁膜を介したトンネル電流によって行われる。ＮＯＲ型ＥＥＰＲＯＭにおいても、データ消去時における短チャネル効果の影響を受けにくくするために、電荷蓄積層からの電子の放出はトンネル電流によって行われる。
【０００４】
上記データの消去は、単位時間あたりに消去されるメモリセル数を増やすために、複数のメモリセルについて同時行われる。この際、メモリセルが形成されているウェル領域に１０Ｖ以上、例えば２０Ｖの正電圧が印加される。他方、データの書き込み時には、ウェル領域を０Ｖに保ち、ソース及びドレインに１０Ｖ以上の正電圧が印加される。これにより、ウェル領域の充放電に要する電力を削減し、動作速度を向上出来る。
【０００５】
上記の１０Ｖ以上の高電圧を発生するため、ＥＥＰＲＯＭではチャージポンプ回路が用いられる（例えば特許文献１〜４参照）。チャージポンプ回路は、複数の整流素子が直列接続された構成を有しており、個々の整流素子はドレインとゲートとを接続したｎ型ＭＯＳトランジスタを用いて形成される。
【０００６】
上記構成のチャージポンプ回路であると、ある整流素子となるＭＯＳトランジスタの閾値電圧は、それより前段の整流素子となるＭＯＳトランジスタよりも高くなる。その結果、整流素子の直列接続のうち、後段になる程（出力端に近いほど）、昇圧能力が低下する。そのため、十分な昇圧電圧を確保するためには、整流素子の段数が増加し、回路面積が増大するという問題があった。
【特許文献１】特開２００１−２３１２４８号公報
【特許文献２】特開２００３−３３００８号公報
【特許文献３】特開２００３−５１５５０号公報
【特許文献４】特開２００３−１０２１６６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
この発明は、回路面積の増加を抑制しつつ昇圧効率を向上出来る半導体装置を提供する。
【課題を解決するための手段】
【０００８】
この発明の一態様に係る半導体装置は、素子分離領域に周囲を取り囲まれた複数の素子領域と、いずれかの複数の前記素子領域上にそれぞれ形成され、ソース、ドレイン、及びゲートをそれぞれ有するＭＯＳトランジスタと、いずれかの複数の前記素子領域上にそれぞれ形成された複数の容量素子と、複数の前記ＭＯＳトランジスタの電流経路が直列接続され、且つ前記ＭＯＳトランジスタの前記ソース及びドレインのいずれかに前記容量素子が接続され、前記直列接続の最終段における前記ＭＯＳトランジスタから電圧を発生する電圧発生回路と、前記ソース及びドレインの少なくともいずれかの領域上に形成され、前記ＭＯＳトランジスタ同士の接続、または前記ＭＯＳトランジスタと前記容量素子との接続に用いられるコンタクトプラグと、前記電圧発生回路から発生される電圧が印加され、データを保持するメモリセルとを具備し、各々の前記素子領域において、前記ゲートと前記コンタクトプラグとの間の距離は、前記直列接続において後段に位置する前記ＭＯＳトランジスタほど大きくされる。
【発明の効果】
【０００９】
本発明によれば、回路面積の増加を抑制しつつ昇圧効率を向上出来る半導体装置を提供出来る。
【発明を実施するための最良の形態】
【００１０】
以下、この発明の実施形態を、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１１】
［第１の実施形態］  
この発明の第１の実施形態に係る半導体装置について説明する。図１は、本実施形態に係るＮＡＮＤ型フラッシュメモリの構成の一部を示すブロック図である。
【００１２】
＜ＮＡＮＤ型フラッシュメモリの全体構成＞  
図示するようにＮＡＮＤ型フラッシュメモリ１は、メモリセルアレイ２、ロウデコーダ３、電圧発生回路４、及び制御回路５を備えている。
【００１３】
メモリセルアレイ２は、各々がデータ保持可能な複数のメモリセルトランジスタＭＴを備えている。メモリセルトランジスタＭＴの各々は、電荷を保持可能な電荷蓄積層と、電荷蓄積層上に形成された制御ゲートとを含む積層ゲートを備えている。そして、各々のメモリセルトランジスタＭＴの制御ゲートはワード線ＷＬに接続され、ドレインはビット線ＢＬに電気的に接続され、ソースはソース線ＳＬに電気的に接続されている。
【００１４】
ロウデコーダ３は、外部から与えられるアドレスに応じて、メモリセルアレイ２のロウ方向を選択する。データの書き込み時には、いずれかのワード線ＷＬを選択し、選択したワード線にプログラム電圧ＶＰＧＭ（例えば２０Ｖ）を印加し、非選択のワード線に中間電圧ＶＰＡＳＳ等を印加する。またデータの読み出し時には、いずれかのワード線ＷＬを印加し、選択したワード線に読み出し電圧ＶＣＧＲを印加し、非選択のワード線に電圧ＶＲＥＡＤを印加する。電圧ＶＰＡＳＳ、ＶＲＥＡＤは、共にメモリセルトランジスタＭＴをオン状態とする電圧である。更にデータの消去時には、全ワード線ＷＬに０Ｖを印加し、メモリセルアレイ２が形成されているウェル領域に高電圧（例えば２０Ｖ）を印加する。
【００１５】
電圧発生回路４は、ロウデコーダ３に対して必要な電圧を供給する。すなわち電圧発生回路４は、複数のチャージポンプ回路６を備えている。そして、チャージポンプ回路６で発生された電圧を、上記の電圧ＶＰＧＭや電圧ＶＰＡＳＳとしてロウデコーダ３へ供給する。
【００１６】
制御回路５は、外部からアドレス及びコマンドを受け取る。そして、受け取ったコマンドやアドレスに応じて電圧制御回路４を制御し、電圧制御回路４に対して必要な電圧を発生するよう命令する。
【００１７】
＜メモリセルアレイの構成＞  
次に、メモリセルアレイ２の構成の詳細について説明する。  
＜＜回路構成＞＞  
まずメモリセルアレイ２の回路構成について説明する。図１に示すようにメモリセルアレイ２は、複数のＮＡＮＤセルを有している。図１では１行のＮＡＮＤセルのみを示している。ＮＡＮＤセルの各々は、３２個のメモリセルトランジスタＭＴ０〜ＭＴ３１と、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。以下では、説明の簡潔化のために、メモリセルトランジスタＭＴ０〜ＭＴ３１を単にメモリセルトランジスタＭＴと呼ぶことがある。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（例えば浮遊ゲート）と、浮遊ゲート上にゲート間絶縁膜を介在して形成された制御ゲート電極とを有する積層ゲート構造を備えている。なお、メモリセルトランジスタＭＴの個数は３２個に限られず、８個や１６個、６４個、１２８個、２５６個等であってもよく、その数は限定されるものではない。メモリセルトランジスタＭＴは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。直列接続されたメモリセルトランジスタＭＴの一端側のドレイン領域は選択トランジスタＳＴ１のソース領域に接続され、他端側のソース領域は選択トランジスタＳＴ２のドレイン領域に接続されている。
【００１８】
同一行にあるメモリセルトランジスタＭＴの制御ゲート電極はワード線ＷＬ０〜ＷＬ３１のいずれかに共通接続され、同一行にあるメモリセルの選択トランジスタＳＴ１、ＳＴ２のゲートは、それぞれセレクトゲート線ＳＧＤ、ＳＧＳに共通接続されている。また、メモリセルアレイにおいて同一列にある選択トランジスタＳＴ１のドレインはビット線ＢＬ０〜ＢＬｎ（ｎは自然数）のいずれかに共通接続される。なお説明の簡単化のため、以下ではワード線ＷＬ０〜ＷＬ３１及びビット線ＢＬ０〜ＢＬｎを、それぞれ単にワード線ＷＬ及びビット線ＢＬと呼ぶことがある。選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続される。なお、選択トランジスタＳＴ１、ＳＴ２は必ずしも両方必要ではなく、ＮＡＮＤセルを選択出来るのであればいずれか一方のみが設けられていても良い。
【００１９】
図１では、１行のＮＡＮＤセルのみ図示しているが、メモリセルアレイ２内には複数行のＮＡＮＤセルが配置され、同一列にあるＮＡＮＤセルは同一のビット線ＢＬに接続される。また、同一のワード線ＷＬに接続されたメモリセルトランジスタＭＴには一括してデータが書き込まれ、この単位は１ページと呼ばれる。更に複数のＮＡＮＤセルは一括してデータが消去され、この単位はブロックと呼ばれる。
【００２０】
＜＜断面構成＞＞  
次に上記ＮＡＮＤセルの断面構成について図２を用いて説明する。図２は、ＮＡＮＤセルのビット線方向に沿った断面図である。図示するように、ｐ型半導体基板１０の表面領域内にはｎ型ウェル領域１１が形成され、ウェル領域１１の表面領域内にはｐ型ウェル領域１２が形成されている。ウェル領域１２上には、ゲート絶縁膜１３が形成されている。ゲート絶縁膜１３は、膜厚４ｎｍから１２ｎｍの範囲のシリコン酸化膜、またはシリコンオキシナイトライド膜を用いて形成され、トンネル（tunnel）酸化膜として機能する。そしてゲート絶縁膜１３上に、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極が形成されている。
【００２１】
メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極は、ゲート絶縁膜１３上に形成された多結晶シリコン層１４、多結晶シリコン層１４上に形成されたゲート間絶縁膜１５、ゲート間絶縁膜１５上に形成された多結晶シリコン層１６を備えている。多結晶シリコン層１４は、例えばリンまたは砒素が１０１８ｃｍ−３から１０２１ｃｍ−３の範囲の濃度で添加された導電性膜である。そしてその膜厚は、例えば、１０ｎｍから５００ｎｍである。ゲート間絶縁膜１５は、例えばシリコン酸化膜、オキシナイトライド膜、またはシリコン酸化膜とシリコン窒化膜との積層構造であるＯＮ膜、ＮＯ膜、またはＯＮＯ膜、またはそれらを含む積層構造、またはＡｌ２Ｏ３、ＨｆＳｉｘ、ＡｌＳｉｘ、ＨｆＯｘ、ＴｉＯｘ単層膜、またはＡｌ２Ｏ３、ＨｆＳｉｘ、ＡｌＳｉｘ、ＨｆＯｘ、ＴｉＯｘの少なくともいずれかとシリコン酸化膜、リコン窒化膜、シリコン酸窒化膜を含む高誘電体膜との積層膜で形成される。そしてゲート間絶縁膜１５の膜厚は、例えば５ｎｍ〜３０ｎｍである。多結晶シリコン層１６は、例えばリン、砒素、又はボロンが１０１７〜１０２１ｃｍ−３の濃度で添加された導電性膜である。なお、多結晶シリコン層１６はシリサイド層と置き換えられても良い。この場合、シリサイド層としては、ＷＳｉ（タングステンシリサイド）、ＮｉＳｉ、ＭｏＳｉ、ＴｉＳｉ、及びＣｏＳｉを用いることが出来る。また多結晶シリコン層は、多結晶シリコン層と上記シリサイド層との積層膜であっても良い。シリサイド層の膜厚は、例えば１０ｎｍ〜５００ｎｍである。更に、多結晶シリコン層１６上にはシリコン酸化膜やシリコン窒化膜等が形成されても良い。
【００２２】
メモリセルトランジスタＭＴにおいては、多結晶シリコン層１４は浮遊ゲート（ＦＧ）として機能する。他方、多結晶シリコン層１６は、ビット線に直交する方向で隣接するもの同士で共通接続されており、制御ゲート電極（ワード線ＷＬ）として機能する。選択トランジスタＳＴ１、ＳＴ２においては、多結晶シリコン層１４、１６はワード線方向で隣接するもの同士で共通接続されている。そして、多結晶シリコン層１４、１６が、セレクトゲート線ＳＧＳ、ＳＧＤとして機能する。なお、多結晶シリコン層１４のみがセレクトゲート線として機能しても良い。この場合、選択トランジスタＳＴ１、ＳＴ２の多結晶シリコン層１６の電位は、一定の電位、またはフローティングの状態とされる。
【００２３】
ゲート電極間に位置する半導体基板１０表面内には、ｎ型不純物拡散層１７が形成されている。不純物拡散層１７は隣接するトランジスタ同士で共用されており、ソース（Ｓ）またはドレイン（Ｄ）として機能する。不純物拡散層１７は、例えばリン、砒素、又はアンチモンを含み、その表面濃度は１０１７ｃｍ−３〜１０２０ｃｍ−３であり、またその接合深さは例えば１０ｎｍ〜３００ｎｍである。また、隣接するソースとドレインとの間の領域は、電子の移動領域となるチャネル領域として機能する。
【００２４】
以上のゲート電極、不純物拡散層１７、及びチャネル領域によって、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２となるＭＯＳトランジスタが形成されている。
【００２５】
上記ゲート電極の側壁には、側壁絶縁膜１８が形成されている。側壁絶縁膜１８は、隣接するメモリセルトランジスタＭＴのゲート電極間、及び隣接するメモリセルトランジスタＭＴと選択トランジスタＳＴ１、ＳＴ２のゲート電極間を埋め込んでいる。そして半導体基板１０上には、上記メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２を被覆するようにして、層間絶縁膜１９が形成されている。層間絶縁膜１９は、例えばシリコン酸化膜、シリコン窒化膜、またはＢＰＳＧ（Boron Phosphorous Silicate glass）、ＢＳＧ、及びＰＳＧ等のシリケートガラス、またはＨＳＱ（Hydrogen Silses Quioxane）、ＭＳＱ（Methyl Silses Quioxane）、ＳｉＬＫ（登録商標）等を用いて形成される。すなわち、これらの材料を用いて半導体基板上に絶縁膜が例えば１００ｎｍ以上１μｍ以下の膜厚で堆積された後、ＣＭＰ法によって平坦化されることで層間絶縁膜１９が完成する。
【００２６】
層間絶縁膜１９中には、ソース側の選択トランジスタＳＴ２の不純物拡散層（ソース）１７に達するコンタクトプラグＣＰ１が形成されている。そして層間絶縁膜１９の表面内には、コンタクトプラグＣＰ１に接続される金属配線層２０が形成されている。金属配線層２０はソース線ＳＬとして機能する。また層間絶縁膜１９中には、ドレイン側の選択トランジスタＳＴ１の不純物拡散層（ドレイン）１７に達するコンタクトプラグＣＰ２が形成されている。そして層間絶縁膜１９の表面内に、コンタクトプラグＣＰ２に接続される金属配線層２１が形成されている。
【００２７】
層間絶縁膜１９上には、金属配線層２１を被覆するようにして、層間絶縁膜２２が形成されている。そして層間絶縁膜２２中に、金属配線層２１に達するコンタクトプラグＣＰ３が形成されている。そして、層間絶縁膜２２上には、複数のコンタクトプラグＣＰ３に共通に接続された金属配線層２３が形成されている。金属配線層１３はビット線ＢＬとして機能するものである。
【００２８】
＜電圧発生回路内のチャージポンプ回路の構成＞  
次に、電圧発生回路４の備えるチャージポンプ回路６の詳細について説明する。  
＜＜回路構成＞＞  
まず、図３を用いて電圧発生回路４の備えるチャージポンプ回路６の回路構成について説明する。図３は、チャージポンプ回路６の回路図である。図示するようにチャージポンプ回路６は、９個のｎチャネルＭＯＳトランジスタＴＲ１〜ＴＲ９と、８個の容量素子Ｃ１〜Ｃ８を備えている。なお、ＭＯＳトランジスタ及び容量素子の個数は本例に限定されるものでは無く、容量素子が３個以上あれば良い。また以下では、ＭＯＳトランジスタＴＲ１〜ＴＲ９及び容量素子Ｃ１〜Ｃ８を区別しない場合には、単にＭＯＳトランジスタＴＲ及び容量素子Ｃと呼ぶことがある。
【００２９】
ＭＯＳトランジスタＴＲ１は、ソース及びドレインのいずれか一方がゲートに接続され、更に電源電位ＶＤＤに接続されている。ＭＯＳトランジスタＴＲ２は、ソース及びドレインのいずれか一方がゲートに接続され（この接続ノードを以下ノードＮ１と呼ぶ）、更にＭＯＳトランジスタＴＲ１のソース及びドレインのいずれか他方に接続されている。ＭＯＳトランジスタＴＲ３は、ソース及びドレインのいずれか一方がゲートに接続され（この接続ノードを以下ノードＮ２と呼ぶ）、更にＭＯＳトランジスタＴＲ２のソース及びドレインのいずれか他方に接続されている。ＭＯＳトランジスタＴＲ４は、ソース及びドレインのいずれか一方がゲートに接続され（この接続ノードを以下ノードＮ４と呼ぶ）、更にＭＯＳトランジスタＴＲ３のソース及びドレインのいずれか他方に接続されている。ＭＯＳトランジスタＴＲ５は、ソース及びドレインのいずれか一方がゲートに接続され（この接続ノードを以下ノードＮ５と呼ぶ）、更にＭＯＳトランジスタＴＲ４のソース及びドレインのいずれか他方に接続されている。ＭＯＳトランジスタＴＲ６は、ソース及びドレインのいずれか一方がゲートに接続され（この接続ノードを以下ノードＮ６と呼ぶ）、更にＭＯＳトランジスタＴＲ５のソース及びドレインのいずれか他方に接続されている。ＭＯＳトランジスタＴＲ７は、ソース及びドレインのいずれか一方がゲートに接続され（この接続ノードを以下ノードＮ７と呼ぶ）、更にＭＯＳトランジスタＴＲ６のソース及びドレインのいずれか他方に接続されている。ＭＯＳトランジスタＴＲ８は、ソース及びドレインのいずれか一方がゲートに接続され（この接続ノードを以下ノードＮ８と呼ぶ）、更にＭＯＳトランジスタＴＲ７のソース及びドレインのいずれか他方に接続されている。ＭＯＳトランジスタＴＲ９は、ソース及びドレインのいずれか一方がゲートに接続され（この接続ノードを以下ノードＮ８と呼ぶ）、更にＭＯＳトランジスタＴＲ８のソース及びドレインのいずれか他方に接続されている。そして、ＭＯＳトランジスタＴＲ９のソース及びドレインのいずれか他方のノード（この接続ノードを以下ノードＮ９と呼ぶ）が、出力電圧Ｖoutの出力ノードとなる。すなわち、ＭＯＳトランジスタＴＲは、ソース及びドレインのいずれか一方がアノードとして機能し、いずれか他方がカソードとして機能する整流素子として動作する。
【００３０】
容量素子Ｃ１、Ｃ３、Ｃ５、Ｃ７の一方電極はノードＮ１、Ｎ３、Ｎ５、Ｎ７に接続され、他方電極にはクロックφ２が入力される。容量素子Ｃ２、Ｃ４、Ｃ６、Ｃ８の一方電極はノードＮ２、Ｎ４、Ｎ６、Ｎ８に接続され、他方電極にはクロック／φ２が入力される。クロック／φ２は、クロックφ２の反転信号である。
【００３１】
すなわち、チャージポンプ回路６は、直列接続された複数の整流素子を備え、偶数段の整流素子（ＭＯＳトランジスタＴＲ２、ＴＲ４、ＴＲ６、…）の入力ノードには、容量素子Ｃｊ（ｊ＝１、３、５、…）を介してクロックφ２が入力される。他方、３段目以降の奇数段の整流素子（ＭＯＳトランジスタＴＲ３、ＴＲ５、…）の入力ノードには、容量素子Ｃ（ｊ＋１）を介してクロック／φ２が入力される。
【００３２】
＜＜ＭＯＳトランジスタＴＲの平面構成＞＞  
次に、上記チャージポンプ回路６に含まれるＭＯＳトランジスタＴＲの平面構成について、図４乃至図７を用いて説明する。図４乃至図７はそれぞれ、ＭＯＳトランジスタＴＲ１、ＴＲ２、ＴＲ４、及びＴＲ９の平面図である。
【００３３】
ＭＯＳトランジスタＴＲ１〜ＴＲ９は、メモリセルアレイ２が形成された半導体基板１０上に形成される。ＭＯＳトランジスタＴＲ１〜ＴＲ９の構成は基本的に同じであるので、以下では一括して説明することにする。
【００３４】
図示するように、ＭＯＳトランジスタＴＲの各々は、半導体基板１０中に設けられた素子領域ＡＡの各々上に形成される。各素子領域ＡＡの周囲は素子分離領域ＳＴＩによって取り囲まれており、素子領域ＡＡ間は電気的に分離されている。各素子領域ＡＡ内には、３つのｎ型不純物拡散層３１が形成されている。３つの拡散層３１は、互いに離隔しつつ、半導体基板面内における第１方向に沿って配置されている。これらの拡散層３１は、ＭＯＳトランジスタＴＲのソースまたはドレイン領域についてのＬＤＤ（Lightly Doped Drain）領域として機能するものである。本例であると、第１方向に沿って２つの拡散層３１に挟まれた拡散層３１が、ソース及びドレインのいずれか一方（ＭＯＳトランジスタＴＲｉ（ｉは１〜９の自然数）においてＶddノードまたは容量素子Ｃ（ｉ−１）に接続される側）として機能し、残りの２つの拡散層３１が、いずれか他方（ＭＯＳトランジスタＴＲｉにおいて、容量素子Ｃｉまたは出力ノードに接続される側）として機能する。以下、区別が必要な場合には、ソース及びドレインのいずれか一方として機能する拡散層３１を拡散層３１−１と呼び、いずれか他方として機能する拡散層３１を拡散層３１−２と呼ぶことがある。
【００３５】
各々の拡散層３１内には、拡散層３１よりも不純物濃度の高いｎ型不純物拡散層３２が形成されている。以下、区別が必要な場合には、拡散層３１−１、３１−２内にそれぞれ形成された拡散層３２を、拡散層３２−１、３２−２と呼ぶことがある。
【００３６】
各々の拡散層３２−１、３２−２上には、それぞれコンタクトプラグＣＰ４、ＣＰ５が形成されている。すなわち拡散層３２は、ＭＯＳトランジスタＴＲにおけるソース及びドレインと、コンタクトプラグＣＰ４、ＣＰ５とのコンタクト抵抗を低減するために設けられている。そして、コンタクトプラグＣＰ５上には、金属配線層３３が形成されている。金属配線層３３により、２つの拡散層３２−２は電気的に接続される。つまり、この金属配線層３３が、ＭＯＳトランジスタＴＲｉにおけるノードＮｉとなる。
【００３７】
また、第１方向で隣接する拡散層３１−２と拡散層３１−１との間には、第１方向に直交する第２方向に沿ったストライプ形状のゲート電極３４が形成されている。本例の場合、拡散層３１が３個あるので、ゲート電極３４も２本、設けられる。そして、この２本のゲート電極３４は素子分離領域ＳＴＩ上まで引き出され、素子分離領域ＳＴＩ上において共通接続される。
【００３８】
素子分離領域ＳＴＩ上において、ゲート電極３４上にはコンタクトプラグＣＰ６が形成されている。そして、金属配線層３５によって、コンタクトプラグＣＰ６とＣＰ４とが接続されている。すなわち、金属配線層３５及びコンタクトプラグＣＰ４、ＣＰ６により、拡散層３１−１とゲート電極３４とが電気的に接続される。つまり、金属配線層３５が、ＭＯＳトランジスタＴＲｉにおけるノードＮ（ｉ−１）となる（ＭＯＳトランジスタＴＲ１の場合にはＶddノードとなる）。
【００３９】
素子領域ＡＡを取り囲む素子分離領域ＳＴＩの直下の領域には、ｐ型ウェル領域３６が形成されている。また、素子分離領域ＳＴＩ直下の領域であって、ウェル領域３６の側面には、ｐ型領域（ｐ型不純物拡散層）３７が形成されている。従って、図４乃至図７に示すように、ＭＯＳトランジスタＴＲを上面から見ると、素子領域ＡＡの周囲を素子分離領域ＳＴＩが取り囲み、更にその周囲をｐ型領域３７が取り囲み、更にその周囲をウェル領域３６が取り囲むような形状となっている。
【００４０】
以下では、拡散層３２と、それに近接するゲート電極３４との第１方向（ゲート長方向：ソース、チャネル、及びドレインが順次並ぶ方向）に沿った距離を、距離ａと呼ぶ。また、拡散層３２と素子分離領域ＳＴＩとの間の距離を、距離ｂと呼ぶ。距離ｂについては、第１方向に沿った距離と第２方向（ゲート幅方向）に沿った距離とを区別する場合には、ゲート長方向に沿った距離ｂを、距離ｂ’と呼ぶことにする。更に、拡散層３１と、素子分離領域ＳＴＩ直下のｐ型領域３７との間の距離を、距離ｃと呼ぶ。更に、拡散層３１と、素子分離領域ＳＴＩ直下のウェル領域３６との間の距離を、距離ｄと呼ぶ。また、ゲート電極３４の第１方向に沿った幅（ゲート長）を、ゲート長ｇと呼ぶ。そして、ＭＯＳトランジスタＴＲｉについての距離ａ〜ｄ及びゲート長ｇを区別する場合には、それぞれ距離ａｉ〜ｄｉ及びゲート長ｇｉと呼ぶことにする。
【００４１】
ＭＯＳトランジスタＴＲ１〜ＴＲ９は、その構成は同様であるが、上記距離ａ〜ｄ及びゲート長ｇの寸法が一部異なっている。これらの寸法については後述する。
【００４２】
＜＜ＭＯＳトランジスタＴＲの断面構成＞＞  
次に、上記チャージポンプ回路６に含まれるＭＯＳトランジスタＴＲの断面構成について、図８乃至図１０を用いて説明する。図８乃至図１０はそれぞれ、図７におけるＸ１−Ｘ１’線、Ｘ２−Ｘ２’線、及びＹ１−Ｙ１’線に沿った断面図である。断面構成についても、ＭＯＳトランジスタＴＲ１〜ＴＲ９は基本的に同じであるので、以下ではＭＯＳトランジスタＴＲ９の場合を例に説明する。
【００４３】
図８乃至図１０に示すように、半導体基板（例えばシリコン基板）１０の表面領域内には、素子分離領域ＳＴＩが形成されている。素子分離領域ＳＴＩは、半導体基板１０中に形成された溝４０と、その溝４０を埋め込む絶縁膜（例えばシリコン酸化膜）４１とを有する。溝４０の深さは、半導体基板１０の表面から例えば０．１μｍ〜０．３μｍ程度である。そして半導体基板１０中には、素子分離領域ＳＴＩに周囲を取り囲まれ、第１方向に沿ったストライプ形状の素子領域ＡＡが形成されている。
【００４４】
なお、半導体基板１０には例えばボロン等のｐ型不純物がドープされており、表面から１μｍまでの深さにおけるｐ型不純物濃度は、１０１４ｃｍ−３以上且つ５×１０１６ｃｍ−３以下である。これにより、バックバイアスが−１．５Ｖ〜−５Ｖとされた際のＭＯＳトランジスタＴＲの閾値電圧を０Ｖ以上且つ２Ｖ以下に設定出来る。
【００４５】
素子領域ＡＡ上には、ゲート絶縁膜４２を介在してゲート電極３４が形成されている。ゲート絶縁膜４２は、例えば膜厚が１３ｎｍ〜４０ｎｍの範囲であるシリコン酸化膜、またはシリコンオキシナイトライド膜を材料に用いて形成される。ゲート絶縁膜４２の膜厚を１３ｎｍ以上とすることで、ゲート電極３４と素子領域ＡＡとの間に１５Ｖ以上の電圧が印加されても、トンネルリークの発生を抑制し、ＭＯＳトランジスタＴＲの信頼性劣化を抑えることが出来る。
【００４６】
ゲート電極３４は、メモリセルトランジスタＭＴの積層ゲートと同時に形成される積層構造を備えている。すなわちゲート電極３４は、ゲート絶縁膜４２上に形成された第１導電層４３と、導電層４３上に形成されたブロック絶縁膜４４と、ブロック絶縁膜４４上に形成された第２導電層４５とを有している。
【００４７】
第１導電層４３は、メモリセルトランジスタＭＴの浮遊ゲートと同時に同一材料を用いて形成される。すなわち、例えばリン又は砒素が、１０１８ｃｍ−３から１０２１ｃｍ−３の範囲の濃度で添加された、導電性の多結晶シリコンを材料に用いて形成される。そしてその膜厚は、例えば１０ｎｍ〜５００ｎｍである。
【００４８】
浮遊ゲートと同様に第１導電層４３は、素子分離領域ＳＴＩにより区画された素子領域に形成され、ゲート幅方向に沿った両端部は、素子分離領域ＳＴＩの絶縁膜４１に接している。本構成は、例えば次のようにして形成出来る。
【００４９】
すなわち、まず半導体基板１０の表面内にｎ型ウェル領域１１を例えばイオン注入によって形成し、次にイオン注入によってｐ型ウェル領域１２を形成する。その後、全面に、メモリセルトランジスタＭＴのゲート絶縁膜１３、ＭＯＳトランジスタＴＲのゲート絶縁膜４２、及び浮遊ゲートとなる膜（多結晶シリコン層１４、４３）を堆積する。そして、ゲート絶縁膜１３、４３、及び多結晶シリコン層１４、４３をパターニングし、更に半導体基板１０を例えば０．１μｍ〜０．３μｍの深さにエッチングしてトレンチを形成する。その後、トレンチ内を絶縁物、例えばシリコン酸化膜で埋め込むことで、素子分離領域ＳＴＩを形成する。本手法によれば、段差の無い平面上に、浮遊ゲート及び第１導電層４３を形成することが可能となる。
【００５０】
ブロック絶縁膜４４は、例えばメモリセルトランジスタＭＴのゲート間絶縁膜１５と同一材料により同一工程で形成される。すなわちブロック絶縁膜４４の材料例は、膜厚が５ｎｍ〜３０ｎｍのシリコン酸化膜、オキシナイトライド膜、又はシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層膜である。または、Ａｌ２Ｏ３、ＨｆＳｉｘ、ＡｌＳｉｘ、ＨｆＡｌＯｘ、ＨｆＯｘ、及びＴｉＯｘのいずれかである単層膜、または、これらの少なくともいずれかと、シリコン酸化膜、シリコン窒化膜、及びシリコン酸窒化膜等の高誘電体膜との積層膜である。
【００５１】
第２導電層４５は、例えばメモリセルトランジスタＭＴの制御ゲート１６と同一材料により同一工程で形成される。第２導電層４５の材料例は、例えばリン、砒素、又はボロンが１０１７〜１０２１ｃｍ−３の濃度で添加された導電性の多結晶シリコン層、又はＷＳｉ（タングステンシリサイド）と多結晶シリコン層とのスタック構造膜、又はＷ、ＷＮ、ＮｉＳｉ、ＭｏＳｉ、ＴｉＳｉ、ＣｏＳｉと多結晶シリコン層とのスタック構造膜、または、ＮｉＳｉ、ＭｏＳｉ、ＴｉＳｉ、ＣｏＳｉ膜である。その厚さの例は、１０ｎｍから５００ｎｍである。なお、制御ゲート１６と同様に、第２導電層４５上にシリコン酸化膜、又はシリコン窒化膜１４が形成されても良い。また、ブロック絶縁膜４４はその一部が除去され、除去された領域において第１導電層４３と第２導電層４５とが接続されている。第２導電層４５は、第２方向に沿った方向において、素子領域ＡＡをまたいで素子分離領域ＳＴＩ上にまで形成されている。そして、素子分離領域ＳＴＩ上に形成された第２導電層４５を介して（図８参照）、２本のゲート電極３４が共通に接続されている。
【００５２】
素子領域ＡＡの表面領域内には、ＭＯＳトランジスタＴＲのソース及びドレインのＬＤＤ領域として機能するｎ型不純物拡散層３１が設けられている。拡散層３１は、メモリセルトランジスタＭＴのソース及びドレイン領域１７と同様に、例えばリン、砒素、又はアンチモンを、表面濃度が１０１７ｃｍ−３〜１０２０ｃｍ−３となるように含み、その接合深さの例は、１０ｎｍ〜３００ｎｍである。拡散層３１は、ゲート電極３４に対して自己整合的に形成される。
【００５３】
更に、拡散層３１の中央部付近において（図１０参照）、拡散層３１の表面から拡散層３１を貫通するｎ型不純物拡散層３２が形成されている。拡散層３２は、拡散層３１よりも高い濃度で不純物を含有する。すなわち拡散層３２は、例えばリン、砒素、又はアンチモンを、その表面濃度が１０１８ｃｍ−３〜１０２２ｃｍ−３となるように含み、その接合深さの例は４０ｎｍ〜５００ｎｍであり、拡散層３１よりも深く且つ低抵抗となるように形成される。前述の通り拡散層３２は、ソース及びドレインに対するコンタクト抵抗を低減するために必要であり、不純物濃度のピーク濃度が１０２０ｃｍ−３以上且つ１０２２ｃｍ−３である点が、１０１７ｃｍ−３以上且つ１０１９ｃｍ−３以下であるＬＤＤ領域３１と異なっている。
【００５４】
素子分離領域ＳＴＩ直下の半導体基板１０中には、ｐ型ウェル領域３６が形成されている。ｐ型ウェル領域３６は、直上に位置する素子分離領域によって分離される素子領域ＡＡ間のパンチスルーを防止するために設けられる。そのため、半導体基板１０よりも十分に低抵抗とする必要がある。ウェル領域３６の深さは、例えば半導体基板１０の表面から０．５μｍ〜１．６μｍの深さであり、含まれる不純物のピーク濃度は１０１６ｃｍ−３〜１０１８ｃｍ−３である。深さのピークの一例は、１μｍ程度である。ウェル領域３６の端部は、素子分離領域ＳＴＩの端部から離隔されており、その距離が距離ｄである。より具体的には、半導体基板１０の表面における素子分離領域ＳＴＩと素子領域ＡＡとの境界部分と、ウェル領域３６との、半導体基板１０の平面方向における最近接距離が距離ｄである。
【００５５】
また、素子分離領域ＳＴＩ直下の半導体基板１０中には、ウェル領域３６に隣接してｐ型ウェル領域３７が形成されている。ｐ型ウェル領域３７は、素子分離領域ＳＴＩの底部近傍においてパンチスルーリーク電流が流れることを防止するために設けられる。ウェル領域３７の素子分離領域ＳＴＩ底面からのピーク深さの例は、０μｍ〜０．５μｍであり、含まれる不純物のピーク濃度は１０１６ｃｍ−３〜１０１８ｃｍ−３である。深さのピークの一例は、０．１μｍ程度である。ウェル領域３７は、ウェル領域３６よりも素子領域ＡＡに近接して設けられる。ウェル領域３７の端部は、素子分離領域ＳＴＩの端部から離隔されており、その距離が距離ｃである。より具体的には、半導体基板１０の表面における素子分離領域ＳＴＩと素子領域ＡＡとの境界部分と、ウェル領域３７との、半導体基板１０の平面方向における最近接距離が距離ｃである。
【００５６】
以上の拡散層３１、３２、及びゲート電極３４を含んで、ＭＯＳトランジスタＴＲが形成されている。そして半導体基板１０上に、ＭＯＳトランジスタＴＲを被覆する層間絶縁膜１９が形成されている。
【００５７】
層間絶縁膜１９中には、拡散層３２−１、３２−２にそれぞれ達するコンタクトプラグＣＰ４、ＣＰ５、及び第２導電層４５に達するコンタクトプラグＣＰ６が形成されている。コンタクトプラグＣＰ４〜ＣＰ６は、層間絶縁膜１９の表面からそれぞれ拡散層３２−１、３２−２、及び第２導電層４５に達するコンタクトホールを、導電物で埋め込むことにより形成される。コンタクトホールのサイズは、例えば直径が２０ｎｍ以上且つ２００ｎｍ以下である。またコンタクトホールを埋め込む導電物は、例えばリンや砒素を添加した多結晶シリコンである。または、Ｔｉ及びＴｉＮまたはＴａＮのバリアメタル層と、ＷやＣｕ等の金属層とである。
【００５８】
更に層間絶縁膜１９の表面内には、金属配線層３３、３５が形成されている。金属配線層３３はコンタクトプラグＣＰ５に接続され、金属配線層３５はコンタクトプラグＣＰ４、ＣＰ６に接続される。金属配線層３３、３５は、例えば次のような方法により形成される。すなわち、まず層間絶縁膜１９の表面内に、例えば５０ｎｍ以上且つ５００ｎｍ以下の溝を形成する。次に、溝内に例えばＴｉ及びＴｉＮまたはＴａＮのバリアメタル層を形成し、次にＷやＣｕにより溝を埋め込むことで、金属配線層３３、３５が完成する。または、層間絶縁膜１９上に例えばＷやＣｕを全面に堆積後、ＲＩＥにより所望のパターンにエッチングすることにより形成しても良い。
【００５９】
＜＜ＭＯＳトランジスタＴＲの各種寸法について＞＞  
次に、上記構成のＭＯＳトランジスタＴＲに関する距離ａ〜ｄ及びゲート長ｇについて、図１１を用いて説明する。図１１は、ＭＯＳトランジスタＴＲ１〜ＴＲ９と、距離ａ〜ｄ及びゲート長ｇとの対応を示すグラフである。
【００６０】
距離ａ〜ｄは、ＭＯＳトランジスタＴＲの直列接続において、出力端に近づくほど、すなわち後段のＭＯＳトランジスタＴＲほど大きくされる。他方、ゲート長ｇは、後段のＭＯＳトランジスタＴＲほど小さくされる。
【００６１】
まず距離ａについて説明する。ＭＯＳトランジスタＴＲ１〜ＴＲ３の距離ａは等しくされている。すなわち、ａ１＝ａ２＝ａ３である。また、ＭＯＳトランジスタＴＲ４〜ＴＲ７の距離ａは等しくされ、且つＭＯＳトランジスタＴＲ１〜ＴＲ３よりも大きくされる。すなわち、ａ４＝ａ５＝ａ６＝ａ７＞ａ１〜ａ３である。更に、ＭＯＳトランジスタＴＲ８、ＴＲ９の距離ａは、ＭＯＳトランジスタＴＲ１〜ＴＲ７よりも大きくされる。
【００６２】
距離ａ４〜ａ７は、例えば０．５μｍ〜１．２μｍである。また距離ａ１〜ａ３は、距離ａ４〜ａ７よりも０．１μｍ〜０．４μｍだけ小さく、距離ａ８、ａ９は距離ａ４〜ａ７よりも０．２μｍ〜０．８μｍだけ大きい。
【００６３】
次に距離ｂ〜ｄについて説明する。ＭＯＳトランジスタＴＲ１〜ＴＲ３の距離ｂ〜ｄは等しくされている。すなわち、ｂ１＝ｂ２＝ｂ３、ｃ１＝ｃ２＝ｃ３、及びｄ１＝ｄ２＝ｄ３である。また、ＭＯＳトランジスタＴＲ４〜ＴＲ９の距離ｂ〜ｄは等しくされ、且つＭＯＳトランジスタＴＲ１〜ＴＲ３よりも大きくされる。すなわち、ｂ４＝ｂ５＝ｂ６＝ｂ７＝ｂ８＝ｂ９＞ｂ１〜ｂ３、ｃ４＝ｃ５＝ｃ６＝ｃ７＝ｃ８＝ｃ９＞ｃ１〜ｃ３、及びｄ４＝ｄ５＝ｄ６＝ｄ７＝ｄ８＝ｄ９＞ｄ１〜ｄ３である。
【００６４】
距離ｂ１〜ｂ３は、例えば０μｍ〜１．０μｍであり、距離ｂ４〜ｂ９は、距離ｂ１〜ｂ３よりも０．１μｍ〜０．４μｍだけ大きい。なお、距離ｂ１’、ｂ２’は距離ｂ１〜ｂ３と同じ値とされる。他方、距離ｂ３’〜ｂ９’は、距離ｂ１〜ｂ３と同じ値であって良いが、耐圧によっては大きくしても良く、距離０μｍ以上且つｂ４〜ｂ９以下の値とされる。
【００６５】
距離ｃ１〜ｃ３は、例えば０．２μｍ〜１．０μｍであり、距離ｃ４〜ｃ９は、距離ｂ１〜ｂ３よりも０．１μｍ〜０．６μｍだけ大きい。
【００６６】
距離ｄ１〜ｄ３は、例えば０．６μｍ〜１．６μｍであり、距離ｄ４〜ｄ９は、距離ｄ１〜ｄ３よりも０．１μｍ〜０．６μｍだけ大きい。
【００６７】
次に、ゲート長ｇについて説明する。ＭＯＳトランジスタＴＲ２〜ＴＲ９のゲート長ｇは等しく、且つＭＯＳトランジスタＴＲ１のゲート長ｇよりも小さくされている。すなわち、ｇ２＝ｇ３＝ｇ４＝ｇ５＝ｇ６＝ｇ７＝ｇ８＝ｇ９＜ｇ１である。
【００６８】
ゲート長ｇ２〜ｇ９は、例えば１．５μｍ〜３．５μｍであり、例えば２．４μｍとされる。ゲート長ｇ１は、ゲート長ｇ２〜ｇ９よりも例えば０．４μｍ〜１．０μｍだけ大きく、例えば３．０μｍとされる。
【００６９】
＜＜チャージポンプ回路の動作＞＞  
次に、上記構成のチャージポンプ回路６の動作について、図１２を用いて説明する。図１２は、図３に示すチャージポンプ回路における、クロックφ２、／φ２、及びノードＮ１、Ｎ２、Ｎ８、Ｎ９における電位変化を示すタイミングチャートである。
【００７０】
図示するように、φ２と／φ２とは、共に電圧ＶccとＧＮＤを取り得るクロック信号であり、互いに発生タイミングが重ならないようにＶccが発生されるいわゆる２相クロックである。これは、直列接続されたＭＯＳトランジスタＴＲ１〜ＴＲ９において、隣接するＭＯＳトランジスタＴＲ間の導通状態を遮断する時間を設けるためである。これにより、ノードＮ９からノードＮ１へ向かって電荷が逆流することを防止出来る。そして、Ｖccとして３Ｖ〜１０Ｖの電圧を使用することにより、出力電圧Ｖoutとして１０Ｖ以上の高電圧が得られる。この出力電圧Ｖoutが、例えば電圧ＶＰＧＭやＶＰＡＳＳとして用いられる。なお図４において、Ｖth１、Ｖth２、…Ｖthｉ（ｉは１〜９の整数）は、それぞれＭＯＳトランジスタＴＲｉの閾値電圧である。また電源電圧Ｖddは例えば１Ｖ〜４Ｖであり、本ＮＡＮＤ型フラッシュメモリ１における電源電圧と一致させることが望ましい。なぜなら、一致させることで、電源インピーダンスを低減し、出力電圧の変動を抑制出来るからである。
【００７１】
以下、チャージポンプ回路６の動作について、図１２を参照しつつ説明する。まず、φ２の電位がＧＮＤで、ＭＯＳトランジスタＴＲ２が非導通状態の場合を考える。この場合、ＭＯＳトランジスタＴＲ１が導通状態となり、ノードＮ１は、ＶddからＭＯＳトランジスタＴＲ１の閾値電圧Ｖth１の低下分、すなわち（Ｖdd−Ｖth１）まで充電される。
【００７２】
引き続き、φ２がＶccまで上昇すると、容量素子Ｃ１の容量結合により、ノードＮ１の電位はαＶccだけ上昇する。その結果、ノードＮ１の電位は最大で（Ｖdd−Ｖth１＋αＶcc）まで上昇する。例えば、ノードＮ１における電圧振幅は、容量素子Ｃ１とＭＯＳトランジスタＴＲ１、ＴＲ２との容量分配によって、αＶccに低下する。なお、αはブートストラップ比に相当する値であり、１より僅かに小さく、通常、０．７〜１の値である。
【００７３】
次に、φ２がＶccである期間にＭＯＳトランジスタＴＲ２が導通状態となる。これにより、ノードＮ２の電位が｛（ノードＮ１の電位）−Ｖth２｝に上昇するまで、ノードＮ１の電圧がノードＮ２へ転送される。これにより、ノードＮ２の電位は、ほぼ｛（Ｖdd−Ｖth１＋αＶcc）−Ｖth２｝まで上昇する。
【００７４】
次に、φ２が０Ｖとなり、ＭＯＳトランジスタＴＲ２が非導通状態となる。さらに、／φ２がＧＮＤ（０Ｖ）からＶccに上昇することにより、容量素子Ｃ２の容量結合によって、ノードＮ２の電位がαVccだけ上昇する。その結果、ノードＮ２の電位は、ほぼ｛（Ｖdd−Ｖth１＋αＶcc）−Ｖth２｝＋αＶccまで上昇する。本実施形態では、ＭＯＳトランジスタＴＲ２の単位幅あたりの順方向電流駆動能力を向上出来るため、より小さいサイズ（占有面積）のＭＯＳトランジスタで高い昇圧能力が実現出来る。ＭＯＳトランジスタＴＲ３も同様である。この点については、後に詳細に説明する。
【００７５】
引き続き、／φ２がＶccである期間にＭＯＳトランジスタＴＲ３が導通状態となる。これにより、ノードＮ３の電位が｛（ノードＮ２の電位）−Ｖth３｝に上昇するまで、ノードＮ２の電圧がノードＮ３へ転送される。
【００７６】
以上の電荷転送を交互繰り返すことにより、ノードＮ９まで昇圧が行われる。すなわち、/φ２がＶccである期間にＭＯＳトランジスタＴＲ１、ＴＲ３、ＴＲ５、ＴＲ７、ＴＲ９が導通状態となり、ＭＯＳトランジスタＴＲ２、ＴＲ４、ＴＲ６、ＴＲ８が非導通状態となる。これにより、ＶddノードからノードＮ１へ、ノードＮ２からノードＮ３へ、ノードＮ４からノードＮ５へ、ノードＮ６からノードＮ７へ、ノードＮ８からノードＮ９へ、それぞれ電流が流れて電荷が転送される。また、φ２がＶccである期間にＭＯＳトランジスタＴＲ２、ＴＲ４、ＴＲ６、ＴＲ８が導通状態となり、ＭＯＳトランジスタＴＲ１、ＴＲ３、ＴＲ５、ＴＲ７、ＴＲ９が非導通状態となる。これにより、ノードＮ１からノードＮ２へ、ノードＮ３からノードＮ４へ、ノードＮ５からノードＮ６へ、ノードＮ７からノードＮ８へ、それぞれ電流が流れて電荷が転送される。この際、ＭＯＳトランジスタＴＲ４〜ＴＲ９は、バックバイアス印加時の閾値上昇分が小さく、トランジスタ単位幅あたりの順方向電流駆動能力が上昇している。そのため、より高い昇圧電圧が実現でき、より小さいサイズ（占有面積）のＭＯＳトランジスタで高い昇圧能力が実現できる。また、特にＭＯＳトランジスタＴＲ９は、接合耐圧及び表面接合耐圧が向上されているため、より高い電圧まで昇圧出来る。この点についても、後に詳細に説明する。なお、ノードＮ９に、例えばワード線等の容量性負荷が電気的に接続されている場合には、その容量によって、図１２に示すように出力電圧が平滑化される。
【００７７】
図１３は、図３に示すチャージポンプ回路６において、出力電圧Ｖoutを（Ｖdd＋８α・Ｖcc−（Ｖth１＋Ｖth２＋Ｖth３＋Ｖth４＋Ｖth５＋Ｖth６＋Ｖth７＋Ｖth８＋Ｖth９）まで昇圧した後、クロックφ２、／φ２を停止した際の様子を示しており、図３に示すチャージポンプ回路におけるクロックφ２、／φ２、及びノードＮ１、Ｎ２、Ｎ８、Ｎ９における電位変化を示すタイミングチャートである。
【００７８】
例えばｐ型ウェル領域１２等、大きな容量負荷を昇圧後に電源が急に遮断された場合、  チャージポンプ回路６に含まれる半導体素子には、非常に大きな電圧が印加される場合がある。チャージポンプ回路６は、このような場合であっても半導体素子が破壊されず、また多大なリーク電流が発生しないように設計する必要がある。
【００７９】
本例の場合、ＭＯＳトランジスタＴＲ９がＯＦＦするまでノードＮ９とノードＮ８との間に電流が流れる、すなわちノードＮ８における電位が（Ｖout−ΔＶ：ＴＲ９）以上となった場合に電流は停止する。なお、ここで、ΔＶは、半導体基板１０に０Ｖを印加し、ドレイン電極にＶoutを印加し、ソース電極とゲート電極の電圧を等しくた状態から、電圧Ｖoutを低下させた場合における、ＭＯＳトランジスタＴＲ９のソース・ドレイン電極間に、例えばしきい値電流となる電流Ｉthが流れるときのソース電極とゲート電極の電圧を（Ｖout−ΔＶ）と置いた時のΔＶに相当する電圧である。
【００８０】
なお、しきい値電流Ｉthは、トランジスタのゲート長をＬ、チャネル幅をＷとした際に、例えば（４０ｎＡ×（Ｗ／Ｌ））なる電流とする。更に、ＭＯＳトランジスタＴＲ９よりも前段のＭＯＳトランジスタＴＲ２〜ＴＲ８においても同様に、各トランジスタがＯＦＦするまで電極が流れ、ノードＮ１〜Ｎ７の電位は低下する。この場合、これらＭＯＳトランジスタの閾値の効果により、ノードＮ９の電圧が低下しつつノードＮ１方向に転送される。そのため、例えば、ノードＮ７は（Ｖout−ΔＶ：ＴＲ９）−ΔＶ：ＴＲ８となり、ノードＮ６は（Ｖout−ΔＶ：ＴＲ９）−ΔＶ：ＴＲ８−ΔＶ：ＴＲ７となる。なお、ここで、例えば、ΔＶ：ＴＲ８とは、図１３にて、ＭＯＳトランジスタＴＲ８での電流が停止する条件を満たすノードＮ７のノードＮ８に対する電圧降下量である。なお、ＭＯＳトランジスタＴＲｉの電流が停止される条件を満たすノードＮ（ｉ−１）のノードＮｉに対する電圧降下量を、それぞれ（ΔＶ：ＴＲｉ）と表記する。従って、ノードＮ１、Ｎ２に接続されたＭＯＳトランジスタには、ノードＮ９に接続されるＭＯＳトランジスタよりも低耐圧のトランジスタを用いることができる。
【００８１】
＜メモリセルアレイとチャージポンプ回路との断面関係及び動作＞  
次に、上記メモリセルアレイ２とチャージポンプ回路６の断面関係と動作について、図１４を用いて説明する。図１４は、ＮＡＮＤ型フラッシュメモリ１の断面図であり、特にメモリセルアレイ２の一部領域とチャージポンプ回路６の一部領域とを含む領域を示している。
【００８２】
また図１４では、メモリセルアレイ２とチャージポンプ回路６の他に、メモリセルトランジスタＭＴよりも高耐圧のＭＯＳトランジスタＱ１も示している。ＭＯＳトランジスタＱ１は、メモリセルアレイ２以外の、例えばロウデコーダ３や電圧発生回路４等に含まれるＭＯＳトランジスタである。また、図１４では全てのＭＯＳトランジスタ及び容量素子Ｃにつき、ゲート長方向に沿った断面を示している。しかし、必ずしも全ての素子が図１４の断面を得られるように配置される必要は無い。図中において、ＭＯＳトランジスタＱ２は上述したメモリセルトランジスタＭＴまたは選択トランジスタＳＴに対応し、ＭＯＳトランジスタＱ３は上述したＭＯＳトランジスタＴＲ１〜ＴＲ９に対応する。
【００８３】
ＥＥＰＲＯＭ、例えばフラッシュメモリは、低電圧から高電圧を発生する高電圧発生回路（図１における電圧発生回路４）が必要である。高電圧発生回路は、例えば、半導体基板１０に対して、例えば１０Ｖから１５Ｖ以上の電位差を発生する。このため、高電圧発生回路は昇圧回路を有する。昇圧回路の一例はチャージポンプ回路である（図１におけるチャージポンプ回路６）。
【００８４】
チャージポンプ回路は、電荷を蓄積するための複数のキャパシタ（図３では容量素子Ｃ１〜Ｃ９として図示）、及び電荷の蓄積を制御する複数のトランジスタ（図３ではＭＯＳトランジスタＴＲ１〜ＴＲ９として図示）を含む。本例では、トランジスタの例として、図１４においてＭＯＳトランジスタＱ１を示す。ＭＯＳトランジスタＱ１は、高耐圧用トランジスタである。高耐圧用トランジスタは、例えば、基板１の電位に対して、１５Ｖ以上の電位差に耐えられるように、メモリセルトランジスタＱ２よりも、厚いゲート絶縁膜４２を有する。
【００８５】
キャパシタＣの各々は、半導体基板１０中に設けられた素子領域ＡＡの各々上に形成される。各素子領域ＡＡの周囲は素子分離領域ＳＴＩによって取り囲まれており、素子領域ＡＡ間は電気的に分離されている。キャパシタＣはＭＯＳトランジスタＱ３と同様に、ゲート絶縁膜４２、ゲート電極３４及びｎ型不純物拡散層３１、３２を備えている。ゲート電極３４は、半導体基板１０（素子領域ＡＡ）の表面内に形成されたｎ型ウェル領域５１上に形成される。そしてＭＯＳトランジスタＴＲのゲート電極３４と同様に、ゲート絶縁膜４２上に形成された第１導電層４３と、導電層４３上に形成されたブロック絶縁膜４４と、ブロック絶縁膜４４上に形成された第２導電層４５とを有している。拡散層３１、３２もウェル領域５１内に形成されている。そして、ウェル領域５１及び拡散層３１、３２がキャパシタＣの一方電極として機能し、導電層４３、４５が他方電極として機能し、ゲート絶縁膜４２がキャパシタ絶縁膜として機能する。キャパシタＣのゲート絶縁膜４２は、ウェル領域５１の電位に対して１５Ｖ以上の電位差に耐えられるように、セルトランジスタＱ２よりも大きい膜厚を有する。キャパシタＣとＭＯＳトランジスタＱ３とで、同一のゲート絶縁膜を使用することで、製造工程を増加させることなく、チャージポンプ回路６を実現出来る。
【００８６】
また、フラッシュメモリでは、データの消去または書き込み時に、ウェル領域１２または制御ゲート１８に対して、通常、１５Ｖ以上の正の電圧を印加する。この観点からも、トランジスタＱ３には膜厚の大きいゲート絶縁膜を有する高耐圧用トランジスタを要する。ＭＯＳトランジスタＱ３のゲート絶縁膜４２の膜厚は、例えば１６ｎｍ以上且つ５０ｎｍ以下であって良く、その材料はシリコン酸化膜またはオキシナイトライド膜等である。この高耐圧用トランジスタＱ３のドレインと半導体基板１０との間には、１５Ｖ以上の電圧が印加される。このため、耐圧を確保するため、例えば、１０１４ｃｍ−３〜５×１０１６ｃｍ−３以下の不純物濃度を持つチャネル領域が必要となる。この領域として、本例では、ｐ型半導体基板１０を利用する。
【００８７】
図１４に示すように、半導体基板１０の表面領域内にはｐ型ウェル領域１２が形成されている。ウェル領域１２の側面領域には、ウェル領域１２に接するようにしてｎ型ウェル領域５０が形成され、ウェル領域の下部領域には、ウェル領域１２、５０に接するようにしてｎ型ウェル領域１１が形成されている。これにより、ｐ型ウェル領域１２の周囲はｎ型ウェル領域１１、５０によって囲まれることになり、ウェル領域１２は半導体基板１０から電気的に分離される。ウェル領域１２が半導体基板１０から電気的に分離されることによって、ウェル領域１２の電圧を動作に応じて、半導体基板１０から独立して変化させることが可能となる。このような二重ウェル構造を用いることで、チャージポンプ回路６の負荷を低減し、消費電力を削減出来る。
【００８８】
メモリセルトランジスタＭＴとなるＭＯＳトランジスタＱ２は、ウェル領域１２上に形成される。これらのメモリセルトランジスタＭＴは、ワード線に沿った方向において、素子分離領域ＳＴＩによって分離される。素子分離領域ＳＴＩの深さは、例えば０．１μｍ〜０．５μｍ程度である。前述の通り素子分離領域ＳＴＩは、半導体基板１０中に０．１μｍ〜０．５μｍ程度の深さに形成されたトレンチに、絶縁物、例えばシリコン酸化膜等を埋め込むことにより形成される。
【００８９】
ウェル領域１２の電位は、複数のメモリセルトランジスタＱ２で均一な消去を実現するために、均一にする必要がある。このため、ウェル領域１２の深さ、つまりウェル領域１２とウェル領域１１との境界は、素子分離領域ＳＴＩの底面よりも十分に深い深さとされる。その深さは、半導体基板１０表面から例えば０．４μｍ以上且つ０．９μｍ以下であり、その一例は０．５μｍである。また、ウェル領域１２には例えばボロンがドープされ、その不純物濃度は、例えば１０１４ｃｍ−３〜１０１９ｃｍ−３の間に設定される。更に、ウェル領域１１の深さ、つまりウェル領域１１と半導体基板１０との境界は、半導体基板１０の表面から１．２μｍ〜４μｍの範囲の深さに形成される。
【００９０】
メモリセルトランジスタＱ２の積層ゲートのゲート長（ソース、チャネル、ドレインが順次並ぶ方向における、積層ゲートの幅）は、０．０１μｍ以上且つ０．５μｍ以下である。
【００９１】
ＮＡＮＤ型ＥＥＰＲＯＭでは、データの消去、即ち浮遊ゲート１４に対する電荷の注入、又は浮遊ゲート１４からの電荷の放出に、トンネル絶縁膜１３を介したトンネル電流を利用する。ＮＯＲ型フラッシュメモリにおいても、データの消去時に、短チャネル効果の影響を受けにくくするために、上記トンネル電流を利用することがある。
【００９２】
データの消去は、例えば、単位時間当たりに消去されるメモリセルの数を増やすために、複数のメモリセルトランジスタで同時に行う。つまり、メモリセルトランジスタは、データを一括して消去することを可能とする。このために、消去の際にはウェル領域１２に半導体基板１０に対して１５Ｖ以上の正の電圧を印加する。これにより、浮遊ゲート１４から電荷がウェル領域１２に引き抜かれる。
【００９３】
一方、データの読み出し及び書き込みにおいては、ウェル領域１２の電圧を０Ｖに保ち、拡散層１７に印加する電圧を低下させる。これにより、ウェル領域１２を充放電するための電力を削減し、動作速度を高速化することができる。さらに、本実施形態に係るＮＡＮＤ型フラッシュメモリでは、メモリセルトランジスタＱ２のウェル領域１２または制御ゲート１６（ワード線ＷＬ）に、チャージポンプ回路６のノードＮ９を選択的に接続することで、データの消去及び書き込みが行われる。
【００９４】
図１４に示す各ＭＯＳトランジスタは、同一の不純物濃度を有するｐ型半導体基板１０上に形成され、それぞれのウェル端子は電気的に接続されているものとする。これにより、トランジスタの種類を減らすことが出来、またそれぞれのトランジスタにおいてチャネル濃度を変更するための工程増加を防ぐことが出来、更に各トランジスタに対するウェル抵抗を削減できる。
【００９５】
ＭＯＳトランジスタＱ１は、ＭＯＳトランジスタＱ３と同様の構造を有する高耐圧トランジスタである。ＭＯＳトランジスタＱ１、Ｑ３は、メモリセルトランジスタＱ３と耐圧が異なる他は、ほぼ同一の構造を有している。両者が構造的に異なる点は、ＭＯＳトランジスタＱ１、Ｑ３においては、第１導電膜４３と第２導電膜４５とが、ブロック絶縁膜１２に形成された開口を介して接続されていることである。これにより、メモリセルトランジスタＱ３と同様の積層ゲート構造を備えつつも、第１、第２導電膜４３、４５を一つのゲート電極として使用出来る。この点は、チャージポンプ回路６の容量素子Ｃとして使用されるキャパシタＣについても同様である。
【００９６】
メモリセルアレイ２、ＭＯＳトランジスタＱ１、ＭＯＳトランジスタＱ３、及びキャパシタＣがそれぞれ形成される領域の境界部分には、素子分離領域ＳＴＩが形成されている。そして、素子分離領域ＳＴＩの直下には、半導体基板１０と同伝導型の、前述のｐ型ウェル領域３６が形成されている。また一部領域では、ウェル領域３６は半導体基板１０の表面に達するように形成される（図１４においてｎＭＯＳ形成領域として示す）。これは、ｎチャネルＭＯＳトランジスタの形成領域として使用される。勿論、ウェル領域３６は前述の通りパンチスルー防止の役割も果たす。なお、ウェル領域３６と、素子分離領域ＳＴＩと素子領域ＡＡとの境界との距離ｄを近づけることで、素子面積は縮小されるが、素子分離耐圧は劣化する。
【００９７】
更に、素子分離領域ＳＴＩ底部におけるパンチスルーリーク電流を防止するために、前述のｐ型領域３７が形成される。なお、ｐ型領域３７と、素子分離領域ＳＴＩと素子領域ＡＡとの境界との間の距離ｃを近づけることで、素子面積を縮小できるが、ソースおよびドレインの接合耐圧は劣化する。
【００９８】
＜効果＞  
以上のように、この発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリであると、回路面積の増加を抑制しつつ昇圧効率を向上出来る。本効果につき、従来構成と比較しつつ、以下説明する。
【００９９】
＜＜従来構成＞＞  
整流素子と容量素子とを用いたチャージポンプ回路の構成としては、整流素子としてｐｎ接合ダイオードを用いた構成が、従来より知られていた。しかし、ｐｎ接合ダイオードを使用する場合には、次のような問題があった。
【０１００】
例えば、ｐ型半導体基板上にＭＯＳプロセスを用いて２端子の通常のダイオードを作る場合、半導体基板中にｎ型ウェル領域を形成し、次にそれよりもアクセプタ濃度の高いｐ＋接合をｎ型ウェル領域内に作成する。これにより、半導体基板とダイオードとを電気的に分離する。このｎ型ウェル領域は、ＭＯＳプロセスを用いた場合には、デザインルールの緩いリソグラフィによって形成する必要がある。従って、必然的に素子デザインは大きくなる。例えば、粗いリソグラフィで実現できるｎ型ウェル領域の幅は、０．６μｍ〜５μｍ程度となる。その結果、ｎ型ウェル領域とｐ型半導体基板との対向面積が大きくなるため、接合リークが大きくなるという問題がある。
【０１０１】
また、上記ダイオードをｐ＋接合とｎ型ウェル領域とで作成した場合に、ｐｎ接合に順バイアスを印加した場合を考える。この場合、ｐｎ接合を通じて伝導電子がｐ型領域に流れ込み、正孔がｎ型領域に流れ込み、それら少数キャリアが蓄積される。ついで、この接合に逆バイアスが印加された場合、前記ｐｎ接合近傍に蓄積された少数キャリアが完全に引き抜きされる時間、いわゆる逆方向回復時間だけ、ダイオードのスイッチング時間が遅延する。その遅延時間は、例えば５０ｎｓ〜５００ｎｓである。このため、ダイオードの高速なスイッチングが困難であり、電荷転送する周波数の上限がスイッチング時間の逆数で制限されるという問題もあった。
【０１０２】
上記の問題点に鑑みて、チャージポンプ回路の整流素子としては、ＭＯＳトランジスタを用いることが多い。つまり、ＭＯＳトランジスタのドレインとゲートを接続し、ドレイン電圧が閾値より高い場合にドレイン電流をソースに流し、低い場合に流さないようにすることで、整流素子を実現出来る。この場合、主として、ソースとドレインとの間の多数キャリアの走行時間、及びゲート容量とゲート抵抗の時定数によって、整流素子のスイッチング時間が決まる。このため、ｐｎ接合ダイオードよりも高速なスイッチングが可能となり、その時間は、例えば４０ｎｓ〜１００ｎｓ程度である。従って、ほぼ容量素子とトランジスタの抵抗で決まる充放電時間まで、電荷転送の周波数の上限を向上させることができる。また、ＭＯＳトランジスタを用いた整流素子であると、その閾値を、バックバイアス電圧として−Ｖdd〜−Ｖoutが印加された場合に０Ｖより高くすることで、整流素子が実現出来る。その結果、バックバイアスが印加された場合の閾値を、ｐｎ接合の作りつけ電圧、例えば０．６Ｖよりも低くすることにより、より昇圧効率の高いチャージポンプ回路を実現することができる。
【０１０３】
しかしながら、ＭＯＳトランジスタを整流素子として使用したチャージポンプ回路であっても、従来は次のような問題があった。以下、本実施形態に係る図３と同様に、整流素子となるｋ個（ｋは自然数）のＭＯＳトランジスタＴＲｉ（ｉ＝１〜ｋ）が直列接続されている構成を考える。
【０１０４】
ＭＯＳトランジスタＴＲｉは、昇圧動作によって、ＭＯＳトランジスタＴＲ（ｉ−１）よりも高い電圧がソース及びドレインに印加される。従って、ＭＯＳトランジスタＴＲｉが共通のｐ型半導体基板上に形成されている場合には、ＭＯＳトランジスタＴＲのチャネル空乏層におけるアクセプタ電荷量が増え、しきい値が上昇する。これが、いわゆるバックバイアス効果である。バックバイアス効果により、導通状態として動作するＭＯＳトランジスタＴＲｉの閾値電圧Ｖthｉは、導通状態として動作するＭＯＳトランジスタＴＲ（ｉ−１）の閾値電圧Ｖth（ｉ−１）よりも高くなる。
【０１０５】
ノードＮｉの最大電圧は、Ｎ（ｉ−１）ノードの最大電圧よりも、（αＶcc−Ｖthｉ）だけ高い。つまり、ｉが大きくなるほど、１段当たりで昇圧できる電圧は、Ｖthｉが高くなる分だけ低下する。従って、最終段におけるＭＯＳトランジスタＴＲｋ（ｉ＝ｋ）では、昇圧効率の低下が最も顕著となる。
【０１０６】
このため、高電圧を発生させるためにはＭＯＳトランジスタＴＲと容量素子の段数を増加させる必要があり、昇圧能力の低下と回路面積の増加という問題が生じる。また、ＭＯＳトランジスタＴＲ２〜ＴＲｋが同一のサイズとされた構造や、また初段近傍のＭＯＳトランジスタＴＲ１においては、ソース及びドレインの直列抵抗が大きい。その結果、電流駆動能力を十分に確保できない問題がある。更に、最終段のＭＯＳトランジスタＴＲｋでは高耐圧を維持する必要がある。しかし、ＭＯＳトランジスタＴＲ２〜ＴＲｋが同じサイズとされた場合、上記耐圧の維持と、上記電流駆動能力の確保とを両立することが困難であった。
【０１０７】
以上のように、ＭＯＳトランジスタを用いた整流素子を直列接続したチャージポンプ回路であると、次のような問題があった。すなわち、  
（Ａ）後段のＭＯＳトランジスタほど、バックバイアス効果によって閾値電圧が上昇する。従って、高電圧を発生させるためには、ＭＯＳトランジスタと容量素子の段数を増加させる必要があった。その結果、昇圧能力が低下し、回路面積が増加する。  
（Ｂ）１段目や２段目のＭＯＳトランジスタが最終段のＭＯＳトランジスタと同一のサイズであると、ソース及びドレインの直列抵抗が大きい。その結果、電流駆動能力が十分確保することが困難であった。  
（Ｃ）上記電流駆動能力を確保しようとすると、後段のＭＯＳトランジスタにおいて耐圧を維持が困難であった。
【０１０８】
図１５は、例えば図３に示すチャージポンプ回路において、ＭＯＳトランジスタＴＲ１〜ＴＲ９の距離ａ〜ｄ及びゲート長ｇを同一とした際の、クロックφ２、／φ２、及びノードＮ１、Ｎ２、Ｎ８、Ｎ９の電圧のタイミングチャートである。一例として、距離ｂ〜ｄ及びゲート長ｇを、本実施形態におけるＭＯＳトランジスタＴＲ２と同一とし、距離ａをＭＯＳトランジスタＴＲ４と同一とした場合について示す。なお、図中における破線は、本実施形態に係るチャージポンプ回路の波形である。図示するように、後段のＭＯＳトランジスタＴＲほど出力電圧は低下し、最終段のＭＯＳトランジスタＴＲ９（ノード９）の出力電圧は、本実施形態に係る構成に比べて大幅に低下していることが分かる。
【０１０９】
＜＜本実施形態＞＞  
本実施形態に係る構成であると、上記問題を解決出来る。本効果につき、図１６乃至図３２を用いて説明する。図１６乃至図３２は、ＭＯＳトランジスタＴＲのレイアウト寸法に応じた静特性を示すグラフであり、単位幅あたりの順方向電流の変化を定量的に議論出来るデータとなっている。なお図１６乃至図３２における×印が実際の値であり、丸印、三角印、及び四角印は×印の中央値であり、グラフ中の実線は中央値を結んだものである。また、以下における「表面接合耐圧」とは、ＭＯＳトランジスタＴＲのゲート電圧を０Ｖ、半導体基板１０の電圧を０Ｖとしたままの状態において、ドレイン電圧を上昇した場合の接合耐圧のことである。この場合、通常の接合耐圧よりも、ゲート電極３４の電圧によって半導体チャネル表面が蓄積状態に近いポテンシャルになる分、耐圧が劣化する。
【０１１０】
図１６乃至図２０は、距離ａを変動させた場合の各種特性を示すグラフであり、図１６は半導体基板１０の電圧Ｖsubが０Ｖから−２８Ｖに変化した際のＭＯＳトランジスタＴＲの閾値電圧の増加量ΔＶth、図１７及び図１８はドレイン及びゲートに対してソースよりも２．４Ｖだけ高い電圧を印加した際のＭＯＳトランジスタＴＲの順方向電流Ｉon、図１９及び図２０はｐｎ接合耐圧ＤＳＶpn及び表面接合耐圧ＤＳＶsurfを示す。なおａ−Ｉon特性については、電圧Ｖsubが０Ｖ、−２０Ｖ、−２５Ｖ、及び−２８Ｖの場合についてそれぞれ示している。
【０１１１】
図２１及び図２２は、距離ｂを変動させた場合の各種特性を示すグラフであり、それぞれｐｎ接合耐圧ＤＳＶpn及び表面接合耐圧ＤＳＶsurfを示す。
【０１１２】
図２３乃至図２７は、距離ｃを変動させた場合の各種特性を示すグラフであり、図２３は閾値電圧の増加量ΔＶth、図２４及び図２５は順方向電流Ｉon、図２６及び図２７はｐｎ接合耐圧ＤＳＶpn及び表面接合耐圧ＤＳＶsurfを示す。なおｃ−Ｉon特性については、電圧Ｖsubが０Ｖ、−２５Ｖ、及び−２８Ｖの場合についてそれぞれ示している。
【０１１３】
図２８乃至図３２は、距離ｄを変動させた場合の各種特性を示すグラフであり、図２８は閾値電圧の増加量ΔＶth、図２９及び図３０は順方向電流Ｉon、図３１及び図３２はｐｎ接合耐圧ＤＳＶpn及び表面接合耐圧ＤＳＶsurfを示す。なおｄ−Ｉon特性については、電圧Ｖsubが０Ｖ、−２５Ｖ、及び−２８Ｖの場合についてそれぞれ示している。
【０１１４】
（１）ＭＯＳトランジスタＴＲ２、ＴＲ３について  
本実施形態に係るＭＯＳトランジスタＴＲ２、ＴＲ３の距離ａ２、ａ３は、ＭＯＳトランジスタＴＲ４〜ＴＲ８の距離ａ４〜ａ８よりも小さくされている。より具体的にはａ４〜ａ７を０．５μｍ〜１．２μｍの間の一定とし、ａ２、ａ３をそれよりも０．１μｍ〜０．４μｍだけ短い長さとしている。すると、図１７及び図１８に示すように、バックバイアス（Ｖsub）が０Ｖ〜２０Ｖの範囲内であると、距離ａが小さいＭＯＳトランジスタＴＲ２、ＴＲ３の順方向電流を、後段の距離ａが大きいＭＯＳトランジスタＴＲ４〜ＴＲ９よりも増加させることが出来る。後述するが、順方向電流Ｉonの距離ａに対する依存性が、バックバイアス＝−２０〜−２５Ｖの間を境に逆転することを、本発明者は初めて発見した。
【０１１５】
なお、距離ａを小さくすると、図２０に示すように耐圧、特に表面接合耐圧ＤＳＶsurfが劣化する。しかし、距離ａ２、ａ３と距離ａ４〜ａ７との差を０．４μｍ以下に制限することで、距離ａ４〜ａ７の場合と比べた耐圧ＤＳＶsurfの劣化を５Ｖ以下に抑えることが出来る。
【０１１６】
例えば図１３に示したように、チャージポンプ回路がＶoutに昇圧時に停止した場合、ＭＯＳトランジスタＴＲ２、ＴＲ３のドレインには、出力ノードからＭＯＳトランジスタＴＲ４〜ＴＲ９を介した逆流により、ノードＮ２にＶoutが印加される場合が考えられうる。このような状況は、例えば、本ＮＡＮＤ型フラッシュメモリの外部電源が、停電等により急激に低下した場合に起こりうるが、このような場合でも耐圧破壊が生じないように製品回路設計を行う必要がある。特に、高電圧側（後段側）のＭＯＳトランジスタＴＲでは、バックバイアス効果によりしきい値が例えば０．５Ｖ以上且つ２Ｖ以下に上昇するため、後段側の電圧ノードよりも前段側の電圧ノードで、前記しきい値分電圧降下が生じる。よって、ノードＮ２の電位が上昇する問題を効果的に抑制することが出来る。よって、本実施形態のように、後段側のＭＯＳトランジスタＴＲ９等のノードＮ９よりも表面耐圧や接合耐圧が低いＭＯＳトランジスタを、前段側の例えばＭＯＳトランジスタＴＲ２、ＴＲ３に用いても、絶縁破壊が起きることを防止出来る。
【０１１７】
また、図１６に示すように、ＭＯＳトランジスタＴＲ２、ＴＲ３の距離ａ２、ａ３を小さくすることで、バックバイアスが０Ｖから−２８Ｖとなった際の閾値電圧の増加は大きくなる。しかし、ＭＯＳトランジスタＴＲ２、ＴＲ３は、前段側のＭＯＳトランジスタであるので、閾値電圧の上昇よりも、順方向電流が増加する効果の方がはるかに大きく、整流素子に流れる単位幅あたりの電流を増大する効果がある。
【０１１８】
（２）ＭＯＳトランジスタＴＲ１について  
本実施形態に係る構成であると、ＭＯＳトランジスタＴＲ１は、距離ａ２、ａ３と等しい距離ａ１を有する。またそのゲート長ｇ１は、ＭＯＳトランジスタＴＲ２〜ＴＲ９のゲート長ｇ２〜ｇ９よりも大きくされる。すなわち、ｇ２〜ｇ９は例えば１．５μｍ〜３．５μｍであり、例えば２．４μｍである。他方、ｇ１はｇ２〜ｇ９よりも０．４μｍ〜１．０μｍの範囲で小さくされ、例えば３．０μｍである。
【０１１９】
このような寸法とすることで、図１３に示すような状況において、電流がＶddノードへ逆流することを防止出来る。この点について以下説明する。ＭＯＳトランジスタＴＲ１は、ＭＯＳトランジスタＴＲ２よりも電流端子の最大電位が低く、電流を転送する場合のバックバイアスによる閾値電圧の上昇の程度が小さい。そのため、ＭＯＳトランジスタＴＲ１をＭＯＳトランジスタＴＲ２〜ＴＲ９と同じ寸法で形成すると、ＭＯＳトランジスタＴＲ９における電荷転送の要求を満たすために、ＭＯＳトランジスタＴＲ１の閾値電圧もより低下することになる。すると、図１３の状況では、ノードＮ１からＶddノードに向かってリーク電流が流れやすくなる。しかし、本実施形態に係る構成であると、ｇ１＞ｇ２〜ｇ９とされている。従って、ＭＯＳトランジスタＴＲ１におけるショートチャネル効果を抑制することで、閾値電圧を上昇させることが出来る。また、ソース及びドレイン３２間の距離を大きく出来、ソースとドレインとの間のリーク電流を防止することができる。これにより、Ｖddノードにおける電圧変動を防止し、ノードＮ１からＶddノードに電流が逆流することを抑制できる。
【０１２０】
（３）ＭＯＳトランジスタＴＲ４〜ＴＲ９について  
（３−１）距離ｂについて  
更に本実施形態では、ＭＯＳトランジスタＴＲ４〜ＴＲ９につき、ゲート幅方向における距離ｂを、ＭＯＳトランジスタＴＲ１〜ＴＲ３よりも大きくしている。距離ｂ１〜ｂ３は、例えば０μｍ〜１．０μｍの一定値であり、距離ｂ４〜ｂ９は、ｂ１〜ｂ３よりも０．１μｍ〜０．４μｍの範囲で大きくされる。
【０１２１】
図２１及び図２２に示すように、距離ｂを増加させることで、耐圧の向上が図れる。この際、図６に示すように、拡散層３２のゲート幅方向に沿った幅を、ＭＯＳトランジスタＴＲ２に比べて小さくすることで、素子領域のサイズを増大させることなく、距離ｂを小さくすることが出来る。なお、ゲート長方向に沿った距離ｂは、接合耐圧に問題がなければＭＯＳトランジスタＴＲ１〜ＴＲ３と同じであっても良い。ゲート長方向に沿った距離ｂ４〜ｂ９は、例えば０μｍ以上且つゲート幅方向に沿ったｂ４〜ｂ９以下とされる。
【０１２２】
なお、図４、図６、及び図７に示すように、拡散層３２の端部から、当該拡散層３２上に形成されたコンタクトプラグＣＰ４、ＣＰ５までの距離は、通常、一定とされる。従って、コンタクトプラグＣＰ４、ＣＰ５から、それに近接する素子分離領域ＳＴＩ端部との距離も、ＭＯＳトランジスタＴＲ１〜ＴＲ３がＭＯＳトランジスタＴＲ４〜ＴＲ９よりも小さくなる。つまり、距離ｂは、「コンタクトプラグＣＰ４、ＣＰ５から、素子分離領域ＳＴＩ（つまり素子領域ＡＡと素子分離領域ＳＴＩとの境界）までの、ゲート幅方向に沿った距離」、と言うことも出来る。
【０１２３】
（３−２）距離ｃについて  
また本実施形態では、ＭＯＳトランジスタＴＲ４〜ＴＲ９につき、距離ｃを、ＭＯＳトランジスタＴＲ１〜ＴＲ３よりも大きくしている。距離ｃ１〜ｃ３は、例えば０．２μｍ〜１．０μｍの間の一定値であり、ｃ４〜ｃ９はｃ１〜ｃ３よりも０．１μｍ〜０．６μｍの範囲で長くされる。
【０１２４】
すると、図２３に示すように、距離ｃを大きくすることで、バックバイアスが０Ｖから−２８Ｖに変化した際の閾値電圧の増加量を削減出来る。従って、ＭＯＳトランジスタＴＲ４〜ＴＲ９は、前段のＭＯＳトランジスタＴＲ１〜ＴＲ３に比べて、より高い昇圧電圧の転送が可能になる。
【０１２５】
更に図２４及び図２５に示すように、バックバイアスが０Ｖ〜−２８Ｖの間のいずれの条件であっても、距離ｃを増加させることで順方向電流を増加させることが出来る。これにより、ＭＯＳトランジスタＴＲ１〜ＴＲ３に比べて、より大きな昇圧電流を流すことが出来る。
【０１２６】
これは、バックバイアスが印加されると半導体基板１０中に空乏層が広がるが、領域３７の存在により空乏層端が固定されるため、閾値電圧の上昇が緩和されるためと考えられる。このため、よりバックバイアスが印加される条件の方が、距離ｃの増大による順方向電流の増加割合が大きく、より効果がある。よって、本実施形態のように、バックバイアスがあまり印加されない昇圧初段近傍のＭＯＳトランジスタＴＲ１〜ＴＲ３よりも、より大きなバックバイアスが印加されるＭＯＳトランジスタＴＲ４〜ＴＲ９において、距離ｃを増大させることが好ましい。これにより、チャージポンプ回路の、回路面積に対する昇圧能力を向上出来る。
【０１２７】
また図２７及び図２８に示すように、距離ｃを大きくすることで、接合耐圧、特に表面接合耐圧ＤＳＶsurfも向上させることができる。これは、ソース及びドレイン３２と領域３７との距離が大きくなることで、ｐｎ接合の電界がより緩和されるためと考えられる。
【０１２８】
（３−３）距離ｄについて  
更に本実施形態では、ＭＯＳトランジスタＴＲ４〜ＴＲ９につき、距離ｄをＭＯＳトランジスタＴＲ１〜ＴＲ３よりも大きくしている。距離ｄ１〜ｄ３は、例えば０．６μｍ〜１．６μｍの間の一定値とされ、距離ｄ４〜ｄ９は、距離ｄ１〜ｄ３よりも０．１μｍ〜０．６μｍの範囲で大きくされる。
【０１２９】
すると、図２８に示すように、距離ｄを大きくすることで、バックバイアスが０Ｖから−２８Ｖに変化した際の閾値電圧の増加量を削減出来る。従って、ＭＯＳトランジスタＴＲ４〜ＴＲ９は、前段のＭＯＳトランジスタＴＲ１〜ＴＲ３に比べて、より高い昇圧電圧の転送が可能になる。
【０１３０】
更に図２９及び図３０に示すように、バックバイアスが０Ｖ〜−２８Ｖの間のいずれの条件であっても、距離ｄを増加させることで順方向電流を増加させることが出来る。これにより、ＭＯＳトランジスタＴＲ１〜ＴＲ３に比べて、より大きな昇圧電流を流すことが出来る。このことは、距離ｃにつき図２４及び図２５を用いてした説明と同様である。
【０１３１】
また図３１及び図３２に示すように、距離ｄを大きくすることで、接合耐圧、特に表面接合耐圧ＤＳＶsurfも向上させることができる。これは、ソース及びドレイン３２と領域３６との距離が大きくなることで、ｐｎ接合の電界がより緩和されるためと考えられる。
【０１３２】
（４）ＭＯＳトランジスタＴＲ８、ＴＲ９について  
ＭＯＳトランジスタＴＲ８、ＴＲ９については、上記（３）に加えて、距離ａをＭＯＳトランジスタＴＲ１〜ＴＲ７よりも大きくしている。距離ａ４〜ａ７は前述の通り０．５μｍ〜１．２μｍの間の一定値とされ、距離ａ８、ａ９はａ４〜ａ９よりも０．２μｍ〜０．８μｍの範囲で大きくされる。
【０１３３】
前述の通り、距離ａに対する順方向電流Ｉonの依存性は、バックバイアスの絶対値が２０Ｖより小さい場合と２５Ｖより大きい場合とで逆転することを、本願発明者は発見した。図１７及び図１８に示すように、バックバイアスの絶対値が２０Ｖよりも小さい場合には、距離ａの増加に対して順方向電流Ｉonは低下する。逆にバックバイアスの絶対値が２５Ｖよりも大きい場合には、距離ａの増加に対して順方向電流Ｉonは増加する。
【０１３４】
すると、前段に比べて後段のＭＯＳトランジスタＴＲはバックバイアスが大きく、特に最終段のＭＯＳトランジスタＴＲ９及びその直前のＭＯＳトランジスタＴＲ８では非常に大きくなる。従って、ＭＯＳトランジスタＴＲ８、ＴＲ９ではバックバイアスの絶対値が２５Ｖ以上となることが考えられ、その場合には、距離ａを増加させたことにより、順方向電流を増加させることが出来る。その結果、ＭＯＳトランジスタＴＲ８、ＴＲ９の駆動力を向上出来る。また、図２０に示すように、表面接合耐圧ＤＳＶsurfも向上する。従って、図１３のようなケースであっても、ＭＯＳトランジスタＴＲ８、ＴＲ９の耐圧を維持出来る。このことは、バックバイアスの絶対値が２５Ｖ程度に大きい場合には、閾値電圧の上昇が抑制し、ゲート電圧と閾値電圧の差を十分に確保することが、電流をより多く流せることを示している。従って、このような構造を採用することで、より昇圧電流を増加出来る。
【０１３５】
更に距離ａを大きくすることで、ソース及びドレイン３１のゲート長方向に沿った長さ、いわゆるＬＤＤ長を大きく出来る。これにより、ＭＯＳトランジスタＴＲ８、ＴＲ９において、高電圧バイアス時に、ドレインからゲートにかけての電界を緩和でき、ＭＯＳトランジスタＴＲ８、ＴＲ９の信頼性を向上出来る。
【０１３６】
なお、図４、図６、及び図７に示すように、拡散層３２の端部から、当該拡散層３２上に形成されたコンタクトプラグＣＰ４、ＣＰ５までの距離は、通常、一定とされる。従って、コンタクトプラグＣＰ４、ＣＰ５から、それに近接するゲート電極３４までの距離も、ＭＯＳトランジスタＴＲ８、ＴＲ９が最も大きく、次にＭＯＳトランジスタＴＲ３〜ＴＲ７が大きく、ＭＯＳトランジスタＴＲ１〜３が最も小さくなる。つまり、距離ａは、「コンタクトプラグＣＰ４、ＣＰ５からゲート電極までの距離」、と言うことも出来る。
【０１３７】
（５）まとめ  
以上のように、ＭＯＳトランジスタＴＲ１〜ＴＲ９を上記レイアウト寸法とすることにより、より効率の高い、信頼性に優れたチャージポンプ回路が得られる。ＭＯＳトランジスタＴＲ２〜ＴＲ９は、従来に比べて順方向電流が向上されているため、その分、占有面積を従来よりも削減出来る。更に、ＭＯＳトランジスタＴＲ４〜ＴＲ９では、バックバイアス印加時の閾値電圧の上昇が抑制されるため、より少ない昇圧段数で高い電圧が得られる。
【０１３８】
より具体的には、前段のＭＯＳトランジスタＴＲ２、ＴＲ３では、距離ａを小さくすることで、電流駆動力を確保出来る。これより、上記した（Ｂ）の問題点が解決される。この際、距離ａを小さくすることで表面接合耐圧ＤＳＶsurfが低下するが、距離ａについてのＭＯＳトランジスタＴＲ４〜ＴＲ８との差を制限することで、その劣化の程度は５Ｖ以下に抑えることが出来る。また閾値電圧が上昇することについては、ＭＯＳトランジスタＴＲ２、ＴＲ３はチャージポンプ回路内の前段に位置するので、実使用上、問題となることは無い。
【０１３９】
次に後段のＭＯＳトランジスタＴＲ４〜ＴＲ９では、距離ｂ、ｃ、ｄを大きくすることで、耐圧を向上出来る。これにより、上記（Ｂ）の問題が解決される。更に、距離ｃ、ｄを大きくすることで、電流駆動力を向上出来、また閾値電圧の上昇も抑制出来る。これにより、上記（Ａ）、（Ｃ）の問題点が解決される。
【０１４０】
更にＭＯＳトランジスタＴＲ８、ＴＲ９では、距離ａを大きくしている。その結果、電流駆動力を向上出来、また耐圧も向上される。このことによっても、上記（Ａ）、（Ｃ）の問題が解決される。
【０１４１】
勿論、距離ａ〜ｄ及びゲート長ｇの寸法の全てを、上記のように設定する必要は無く、少なくともいずれかのみを上記条件で設計することでも、従来に比べてチャージポンプ回路の特性を向上でき、効果が得られる。
【０１４２】
［第２の実施形態］  
次に、この発明の第２の実施形態に係る半導体装置について説明する。本実施形態は、上記第１の実施形態で説明した構成において、３相クロックを使用したものである。以下では、上記第１の実施形態と異なる点についてのみ説明する。
【０１４３】
図３３は、本実施形態に係るチャージポンプ回路６の回路図である。図中における破線は、その内部にあるＭＯＳトランジスタＴＲが同一寸法であることを示す。図示するように、本実施形態に係るチャージポンプ回路６は、下記の点で上記第１の実施形態で説明した図３の構成と異なる。すなわち、ノードＮｊ（ｊ＝１、４、７）に接続された容量素子Ｃｊの他方電極にはクロックφ３＿１が入力される。また、ノードＮ（ｊ＋１）に接続された容量素子Ｃ（ｊ＋１）の他方電極にはクロックφ３＿２が入力される。更に、ノードＮ（ｊ＋２）に接続された容量素子Ｃ（ｊ＋２）の他方電極にはクロックφ３＿３が入力される。そして、クロックφ３＿１〜φ３−３は、互いに位相がずれた波形を有しており、例えば１２０度ずつ位相がずれている。また、クロックφ３＿１〜φ３−３は、立ち上がりエッジにおける傾き（スルーレート）が、立ち下がりエッジにおける傾きよりも小さくされている。つまり、クロックの立ち上がりは立ち下がりよりも遅くされている。その他の構成は、第１の実施形態と同様である。
【０１４４】
本実施形態のように、３相クロックを用いたチャージポンプ回路６に対しても、上記第１の実施形態を適用することが出来、第１の実施形態と同様の効果が得られる。また、図３４に示す３相クロックを使用することで、整流素子として逆方向電流の大きいＭＯＳトランジスタを用いた場合であっても、電荷を効率的に転送出来る。なぜなら、図３４に示すように、例えばクロックφ３＿２がＧＮＤからＶccに上昇するタイミングでは、クロックφ３＿１はＶccまで上昇しているため、接合の逆方向に電流が流れにくくなっている。更に、上記タイミングにおいてクロックφ３＿３は速やかにＧＮＤに立ち下がるため、例えば容量素子Ｃ２からＣ３方向に選択的に電流が流れやすいためである。更に、上記説明した逆方向回復時間を、電圧が上昇する側のスルーレートが遅いランプ部分で確保することが出来る。従って、昇圧電位側から低電位側への逆流がより小さいチャージポンプ回路が実現できる。
【０１４５】
［第３の実施形態］  
次に、この発明の第３の実施形態に係る半導体装置について説明する。本実施形態は、上記第１の実施形態で説明した構成において、４相クロックを使用したものである。以下では、上記第１の実施形態と異なる点についてのみ説明する。
【０１４６】
図３５は、本実施形態に係るチャージポンプ回路６の回路図である。図中における破線は、その内部にあるＭＯＳトランジスタＴＲが同一寸法であることを示す。図示するように、本実施形態に係るチャージポンプ回路６は、下記の点で上記第１の実施形態で説明した図３の構成と異なる。すなわち、ノードＮｊ（ｊ＝１、５）に接続された容量素子Ｃｊの他方電極にはクロックφ４＿１が入力される。また、ノードＮ（ｊ＋１）に接続された容量素子Ｃ（ｊ＋１）の他方電極にはクロックφ４＿２が入力される。更に、ノードＮ（ｊ＋２）に接続された容量素子Ｃ（ｊ＋２）の他方電極にはクロックφ４＿３が入力される。更に、ノードＮ（ｊ＋３）に接続された容量素子Ｃ（ｊ＋３）の他方電極にはクロックφ４＿４が入力される。そして、クロックφ４＿１〜φ４−４は、互いに位相がずれた波形を有しており、例えば９０度ずつ位相がずれている。なお第３の実施形態と異なり、クロックφ４＿１〜φ４−４は、立ち上がりエッジにおける傾きと立ち下がりエッジにおける傾きとは同様とされて良い。その他の構成は、第１の実施形態と同様である。
【０１４７】
本実施形態のように、４相クロックを用いたチャージポンプ回路６に対しても、上記第１の実施形態を適用することが出来、第１の実施形態と同様の効果が得られる。また、図３６に示す４相クロックを使用することで、第３の実施形態と同様に、電荷を効率的に転送出来る。なぜなら、図３６に示すように、例えばクロックφ４＿２がＧＮＤからＶccに上昇するタイミングでは、クロックφ４＿１はＶccまで上昇しているため、接合の逆方向に電流が流れにくくなっている。更に、上記タイミングにおいてクロックφ４＿３はＧＮＤとなっているため、例えば容量素子Ｃ２からＣ３方向に選択的に電流が流れやすいためである。更に、第３の実施形態と同様に、逆方向回復時間をクロックの立ち上がりのランプ部分で確保することが出来る。従って、昇圧電位側から低電位側への逆流がより小さいチャージポンプ回路が実現できる。
【０１４８】
以上のように、この発明の第１乃至第３の実施形態で説明した半導体装置であると、回路面積の増加を抑制しつつ昇圧効率を向上出来るチャージポンプ回路を実現出来る。すなわち、チャージポンプ回路６内において直列接続された整流素子ＴＲにおける寸法（距離ａ〜ｄ及び幅ｇ）を、直列接続の前段から後段に向かって系統的に変化させている。
【０１４９】
例えば、整流素子ＴＲにおけるソース及びドレイン３２とそれに近接するゲート電極との距離をｘとすると、チャージポンプ回路６における高電圧印加部分では、ｘを大きくする。これにより、整流素子ＴＲにおけるバックバイアス効果を低減し、単位幅当たりの電流を十分に確保出来る。他方、低電圧印加部分ではｘを小さくする。これにより、低電圧印加部分においても、整流素子ＴＲの単位幅当たりの電流を十分に確保出来る。その結果、回路面積を縮小しつつ、より高効率なチャージポンプ回路５を実現出来る。
【０１５０】
また、上記実施形態では、ＭＯＳトランジスタＴＲ２、ＴＲ３が同一寸法であり、ＭＯＳトランジスタＴＲ４〜ＴＲ８が同一寸法であり、ＭＯＳトランジスタＴＲ８、ＴＲ９が同一寸法である場合を例に説明した。しかし、いずれのＭＯＳトランジスタＴＲ同士を同一寸法とするかについては、この限りでは無く、必要とされる耐圧や電流駆動力を満たすよう、適宜選択出来る。つまり、距離ａ〜ｄは、印加される電圧の絶対値が大きいＭＯＳトランジスタＴＲ（すなわち、後段側のＭＯＳトランジスタ）ほど大きくされれば良い。このことは、正電圧を発生するチャージポンプ回路のみならず、負電圧を印加するチャージポンプ回路であっても同様である。すなわち、上記実施形態では正電圧を発生するチャージポンプ回路の場合を例に説明したが、負電圧を発生するチャージポンプ回路にも適用可能である。
【０１５１】
従って、距離ａ〜ｄは、図１１の場合に限らず、例えば図３７に示すように、距離ａ〜ｄの全てを、全てのＭＯＳトランジスタＴＲにつき、変化させた場合であっても良い。勿論、図３７の場合に限定されるものでも無く、ＭＯＳトランジスタＴＲの接続順について距離ａ〜ｄ及び幅ｇの大小関係を維持していれば、各寸法はそれぞれ独立して設定されて良い。
【０１５２】
この点につき、図３８を用いて説明する。図３８は、チャージポンプ回路６内における整流素子（ＭＯＳトランジスタＴＲ）の位置と、その位置に応じた各ＭＯＳトランジスタＴＲの発生電圧の絶対値、距離ａ〜ｄ、及びゲート長ｇの関係を示すグラフである。なお図３８では、整流素子をダイオードとして記載している。
【０１５３】
図示するように、ＭＯＳトランジスタＴＲｉ〜ＴＲ（ｉ＋ｈ）が直列接続されており（ｈは１以上の自然数）、ＭＯＳトランジスタＴＲ（ｉ＋ｈ）はＭＯＳトランジスタＴＲｉよりも出力ノードＮout側に位置している。ＭＯＳトランジスタＴＲｉの前段に更にＭＯＳトランジスタＴＲが存在しても良いし、ＭＯＳトランジスタ（ｉ＋ｈ）の後段に更にＭＯＳトランジスタＴＲが存在しても良いし、またはＭＯＳトランジスタＴＲｉとＭＯＳトランジスタＴＲ（ｉ＋ｈ）との間にＭＯＳトランジスタＴＲが更に存在していても良い。そして、ＭＯＳトランジスタ（ｉ＋ｈ）の発生電圧は、それより前段のＭＯＳトランジスタＴＲｉの発生電圧よりも大きい。
【０１５４】
上記のような直列接続構造において、ＭＯＳトランジスタ（ｉ＋ｈ）における距離ａ〜ｄは、ＭＯＳトランジスタＴＲｉにおける距離ａ〜ｄよりもそれぞれ大きくされる。またＭＯＳトランジスタＴＲｉにおけるゲート長ｇは、ＭＯＳトランジスタＴＲ（ｉ＋ｈ）のゲート長ｇよりも大きくされる。
【０１５５】
そして、ＭＯＳトランジスタＴＲｉとＭＯＳトランジスタＴＲ（ｉ＋ｈ）の間に更にＭＯＳトランジスタＴＲが存在する場合には、その距離ａ〜ｄは、ＭＯＳトランジスタＴＲｉと同一かそれよりも大きくされ、またＭＯＳトランジスタ（ｉ＋ｈ）と同一かそれよりも小さくされる。またそのゲート長ｇは、ＭＯＳトランジスタＴＲｉと同一かそれよりも小さくされ、またＭＯＳトランジスタ（ｉ＋ｈ）と同一かそれよりも大きくされる。
【０１５６】
また、上記実施形態では、半導体基板１０として、表面のアクセプタ濃度が１０１４ｃｍ−３以上且つ５×１０１６ｃｍ−３以下であるｐ型半導体基板を用いる場合について説明した。しかし、ＭＯＳトランジスタＴＲの閾値電圧を調整するために、例えば表面から０．５μｍの深さの範囲において、１０１４ｃｍ−３以上且つ５×１０１６ｃｍ−３以下のアクセプタ濃度のピークを有するように、ボロンやインジウム等をイオン注入しても良い。
【０１５７】
なお、この発明の実施形態は上記に限定されるものでは無い。例えば、素子分離用の絶縁膜や絶縁膜形成法は、シリコンをシリコン酸化膜やシリコン窒化膜に変換する以外の方法を用いても良い。例えば、酸素イオンを堆積したシリコンに注入する方法や、堆積したシリコンを酸化する方法を用いてもかまわない。また、ゲート間絶縁膜１５及びブロック絶縁膜４４は、Ｔｉ０２やＨｆＯ、Ａｌ２０３、ＨｆＡｌＯ、ＨｆＳｉＯ、タンタル酸化膜、チタン酸ストロンチウムやチタン酸バリウム、チタン酸ジルコニウム鉛、シリコン酸窒化膜、シリコン酸化膜、シリコン窒化膜、或いはこれらのそれら積層膜を用いてもよい。
【０１５８】
また上記実施形態では、半導体基板１０としてｐ型シリコン基板を用いる例について説明した。しかし、ｐ型シリコン基板の代わりにＳｉＧｅ混晶、ＳｉＧｅＣ混晶など、シリコンを含む他の単結晶半導体基板でもよい。さらに、ゲート電極の一部となる導電層１４、４３は、ＳｉＧｅ混晶、ＳｉＧｅＣ混晶、ＴｉＳｉ、ＮｉＳｉ、ＣｏＳｉ、ＴａＳｉ、ＷＳｉ、ＭｏＳｉなどのシリサイドやポリサイド、Ｔｉ、Ａｌ、Ｃｕ、ＴｉＮ、Ｗなどの金属を用いることができ、多結晶であってもよいし、これらの積層権造にしてもよい。また、導電層１４、１６、４３、４５としては、アモルファスシリコン、アモルフアスＳｉＧｅ、アモルファスＳｉＧｅＣを用いることができ、これらの積層構造にしてもよい。
【０１５９】
また、上記実施態様ではＮＡＮＤ型フラッシュメモリの場合を例に挙げて説明した。しかし、例えばＮＡＮＤ型フラッシュメモリにおいてメモリセルトランジスタ数を１個にした３Ｔｒ−ＮＡＮＤ型フラッシュメモリや、ＮＯＲ型フラッシュメモリにも適用出来る。また、３Ｔｒ−ＮＡＮＤ型フラッシュメモリにおいてドレイン側の選択トランジスタＳＴ１を排除した２Ｔｒ型フラッシュメモリにも適用出来、積層ゲート構造を備えた不揮発性半導体メモリ全般に広く適用可能である。
【０１６０】
更に上記実施態様では、多結晶シリコン膜３を浮遊ゲートとして用いたＮＡＮＤ型メモリセルについて詳述したが、勿論、例えば、シリコン窒化膜、シリコン酸窒化膜、ＨｆＳｉＯ膜、ＨｆＡｌＯ膜、ＡｌＯｘ膜、ＨｆＯ膜、ＴｉＯ膜、ＴａＯ膜または、それらの積層構造を電荷蓄積層に用いた、いわゆるＭＯＮＯＳ構造のＮＡＮＤ型メモリについても適用できることは明らかである。また、金属シリサイド層を制御ゲート電極１として適用した場合には、絶縁膜１２に接するまで形成されていても良い。
【０１６１】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【図面の簡単な説明】
【０１６２】
【図１】この発明の第１の実施形態に係るフラッシュメモリのブロック図。
【図２】この発明の第１の実施形態に係るメモリセルアレイの断面図。
【図３】この発明の第１の実施形態に係るチャージポンプ回路の回路図。
【図４】この発明の第１の実施形態に係るＭＯＳトランジスタＴＲ１の平面図。
【図５】この発明の第１の実施形態に係るＭＯＳトランジスタＴＲ２の平面図。
【図６】この発明の第１の実施形態に係るＭＯＳトランジスタＴＲ４の平面図。
【図７】この発明の第１の実施形態に係るＭＯＳトランジスタＴＲ９の平面図。
【図８】図７におけるＸ１−Ｘ１’線に沿った断面図。
【図９】図７におけるＸ２−Ｘ２’線に沿った断面図。
【図１０】図７におけるＹ１−Ｙ１’線に沿った断面図。
【図１１】この発明の第１の実施形態に係るＭＯＳトランジスタＴＲ１〜ＴＲ９における距離ａ〜ｄ及びゲート長ｇを示すグラフ。
【図１２】この発明の第１の実施形態に係るチャージポンプ回路の各ノードにおける電圧を示すタイミングチャート。
【図１３】この発明の第１の実施形態に係るチャージポンプ回路の各ノードにおける電圧を示すタイミングチャート。
【図１４】この発明の第１の実施形態に係るフラッシュメモリの断面図。
【図１５】チャージポンプ回路の各ノードにおける電圧を示すタイミングチャート。
【図１６】距離ａと閾値電圧の増加量との関係を示すグラフ。
【図１７】距離ａと順方向電流との関係を示すグラフ。
【図１８】距離ａと順方向電流との関係を示すグラフ。
【図１９】距離ａとｐｎ接合耐圧との関係を示すグラフ。
【図２０】距離ａと表面接合耐圧との関係を示すグラフ。
【図２１】距離ｂとｐｎ接合耐圧との関係を示すグラフ。
【図２２】距離ｂと表面接合耐圧との関係を示すグラフ。
【図２３】距離ｃと閾値電圧の増加量との関係を示すグラフ。
【図２４】距離ｃと順方向電流との関係を示すグラフ。
【図２５】距離ｃと順方向電流との関係を示すグラフ。
【図２６】距離ｃとｐｎ接合耐圧との関係を示すグラフ。
【図２７】距離ｃと表面接合耐圧との関係を示すグラフ。
【図２８】距離ｄと閾値電圧の増加量との関係を示すグラフ。
【図２９】距離ｄと順方向電流との関係を示すグラフ。
【図３０】距離ｄと順方向電流との関係を示すグラフ。
【図３１】距離ｄとｐｎ接合耐圧との関係を示すグラフ。
【図３２】距離ｄと表面接合耐圧との関係を示すグラフ。
【図３３】この発明の第２の実施形態に係るチャージポンプ回路の回路図。
【図３４】この発明の第２の実施形態に係るチャージポンプ回路の各ノードにおける電圧を示すタイミングチャート。
【図３５】この発明の第３の実施形態に係るチャージポンプ回路の回路図。
【図３６】この発明の第３の実施形態に係るチャージポンプ回路の各ノードにおける電圧を示すタイミングチャート。
【図３７】この発明の第１乃至第３の実施形態に係るＭＯＳトランジスタＴＲ１〜ＴＲ９における距離ａ〜ｄを示すグラフ。
【図３８】この発明の第１乃至第３の実施形態に係るＭＯＳトランジスタＴＲｉ、ＴＲ（ｉ＋ｈ）における、発生電圧、距離ａ〜ｄ、及びゲート長ｇを示すグラフ。
【符号の説明】
【０１６３】
１…ＮＡＮＤ型フラッシュメモリ、２…メモリセルアレイ、３…ロウデコーダ、４…電圧発生回路、５…制御回路、６…チャージポンプ回路、１０…半導体基板、１１、１２、３６…ウェル領域、１３、４２…ゲート絶縁膜、１４、１６、４３、４５…導電層、１５…ゲート間絶縁膜、１７、３１−１、３１−２、３２−１、３２−２、３７…不純物拡散層、１８、１９、２２、４１…絶縁膜、２１、２３、３３、３５…金属配線層、４０…溝、４４…ブロック絶縁膜、３４…ゲート電極
【図１】
2009141218.tif 000003
【図２】
2009141218.tif 000004
【図３】
2009141218.tif 000005
【図４】
2009141218.tif 000006
【図５】
2009141218.tif 000007
【図６】
2009141218.tif 000008
【図７】
2009141218.tif 000009
【図８】
2009141218.tif 000010
【図９】
2009141218.tif 000011
【図１０】
2009141218.tif 000012
【図１１】
2009141218.tif 000013
【図１２】
2009141218.tif 000014
【図１３】
2009141218.tif 000015
【図１４】
2009141218.tif 000016
【図１５】
2009141218.tif 000017
【図１６】
2009141218.tif 000018
【図１７】
2009141218.tif 000019
【図１８】
2009141218.tif 000020
【図１９】
2009141218.tif 000021
【図２０】
2009141218.tif 000022
【図２１】
2009141218.tif 000023
【図２２】
2009141218.tif 000024
【図２３】
2009141218.tif 000025
【図２４】
2009141218.tif 000026
【図２５】
2009141218.tif 000027
【図２６】
2009141218.tif 000028
【図２７】
2009141218.tif 000029
【図２８】
2009141218.tif 000030
【図２９】
2009141218.tif 000031
【図３０】
2009141218.tif 000032
【図３１】
2009141218.tif 000033
【図３２】
2009141218.tif 000034
【図３３】
2009141218.tif 000035
【図３４】
2009141218.tif 000036
【図３５】
2009141218.tif 000037
【図３６】
2009141218.tif 000038
【図３７】
2009141218.tif 000039
【図３８】
2009141218.tif 000040