(57)【要約】【課題】クロック信号とデータ信号を多重し、容易にクロック再生でき且つＡＣ結合伝送においてもエンコード無しでＤＣバランスのよい信号伝送を実現する。【解決手段】正負二つの差動信号（ＶＯ＋、ＶＯ−）によって論理データを送信し受信する差動信号伝送方式であって、正負二つの差動信号は、その振幅として大小の２値を有し（ＶｒｅｆＵとＶｒｅｆＤを超える振幅値）、クロック信号ＣＫとデータ信号Ｄａｔａとを多重して１つの信号線ペアで伝送する構成である。また、前記差動信号伝送方式において、前記クロック信号ＣＫは前記差動信号の極性で制御され、前記データ信号Ｄａｔａは前記差動信号の振幅の大小で制御される構成である。【選択図】図２
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【特許請求の範囲】
【請求項１】
正負二つの差動信号によって論理データを送信し受信する差動信号伝送方式であって、
前記正負二つの差動信号は、その振幅として大小の２値を有し、クロック信号とデータ信号とを多重して１つの信号線ペアで伝送する
ことを特徴とする差動信号伝送方式。
【請求項２】
請求項１において、
前記クロック信号は前記差動信号の極性で制御され、前記データ信号は前記差動信号の振幅の大小で制御されることを特徴とする差動信号伝送方式。
【請求項３】
請求項１または２において、
前記クロック信号の伝送レートを前記データ信号のそれの整数分の１とすることを特徴とする差動信号伝送方式。
【請求項４】
請求項１において、
前記データ信号は前記差動信号の極性で制御され、前記クロック信号は前記差動信号の振幅の大小で制御され、さらに、前記データ信号はＮ個のデータ毎に１個のクロックパルスを挿入する
ことを特徴とする差動信号伝送方式。
【請求項５】
請求項２または３において、
前記差動信号を送信する送信回路は、前記差動信号の極性を制御する第１のスイッチ部と、前記差動信号の振幅の大小を制御する第２のスイッチ部と、を有し、
前記第１のスイッチ部に前記クロック信号を入力し、前記第２のスイッチ部に前記データ信号を入力する構成である
ことを特徴とする差動信号伝送方式。
【請求項６】
請求項２または３において、
前記差動信号を受信する受信回路は、前記差動信号の振幅の大小に関係なく極性を判別して前記クロック信号を出力する差動アンプと、前記差動信号の振幅が所定値より大きいか否かを判定して前記データ信号を再生する再生回路と、を有する
ことを特徴とする差動信号伝送方式。
【請求項７】
請求項２または３において、
前記差動信号の送信と受信間は、ＡＣ結合で伝送することを特徴とする差動信号伝送方式。
【請求項８】
請求項４において、
前記差動信号の送信と受信間は、ＡＣ結合とＤＣバランスのとれたデータエンコードで伝送することを特徴とする差動信号伝送方式。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は差動信号の伝送方式に係わり、特に、クロック信号とデータ信号を多重した振幅差動信号の伝送方式に関する。
【背景技術】
【０００２】
液晶表示パネル等の表示装置を駆動するドライバ部とドライバ部にデータを送信するタイミング制御部との間の伝送において、ＲＳＤＳ（Ｒｅｄｕｃｅｄ  Ｓｗｉｎｇ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｎａｌｉｎｇ）などの差動駆動方式が用いられている。
【０００３】
ここで云う差動駆動方式は、ひとつの信号に対して極性が反対となる一対の差動信号を二つの信号線で伝送する方式である。受信部においては一対の差動信号のレベル差で信号を認識するので、個々の信号線の振幅の倍の振幅の信号として認識できる。このため、個々の信号線の振幅を小さくすることができる。このように信号線の振幅を小さくすることができ、信号線から発生する電磁波エネルギーが小さく、また、差動信号が対になっているので互いに打ち消しあい、ＥＭＩ（Ｅｌｅｃｔｒｏ  Ｍａｇｎｅｔｉｃ  Ｉｎｔｅｒｆｅｒｅｎｃｅ：電磁波干渉）が削減される。また、信号は差動信号の電位差で認識するため、ある程度ノイズにも強い。
【０００４】
図１１は、上述した従来の差動信号伝送におけるクロックとデータの信号形態を示す図である。図１１に示すように少なくともクロックとデータの二つの差動信号伝送線が必要となる。また、送信部と受信部のインターフェースレベルが異なる場合、ＧＮＤレベルが異なる場合、における接続に関しては、コンデンサを介してＡＣ結合で接続されることが多く存在する。ＡＣ結合はコンデンサを介して接続されているためＤＣ成分は伝達されない。ＡＣ結合で正しく信号を伝達するには、ＤＣ的にバランスした信号（０と１が等しい個数）の信号にする必要がある、このため、一般には８Ｂ１０Ｂ等のエンコードを用いる必要が生じる。
【０００５】
また、差動信号伝送方式において、信号伝送を多重化する技術については、例えば特許文献１で既に提案されている。特許文献１で提案された方式を使えば信号の伝送レートは２倍になるが、ＡＣ結合等を実現するにはデータのエンコードが必要となる。また、特許文献１にはクロック信号の伝送方式については特に記載がされていない。
【特許文献１】特開２００５−３３８７６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上述したように、図１１に示すような従来の差動信号伝送方式においては、少なくともデータ信号とクロックＣＫの２対の信号線が必要であった。しかしながら、近年のシステムにおいてはより多量のデータを伝送する要があり、従来の差動信号伝送方式においては信号線の数が非常に多くなってしまうという課題が生じる。
【０００７】
また、上記の特許文献１に示す多重方式では、基本的にはＣＫ伝送を必要とするシステムであるが、クロック信号の多重方式については特に記載されていない。また、ＡＣ結合の接続をする場合には、ＤＣバランスを保つようなエンコード（８Ｂ１０Ｂ等）が必要となるものであり、回路構成が複雑化するという課題が生じる。
【０００８】
本発明の目的は、クロック信号とデータ信号を多重し、容易にクロック再生でき且つＡＣ結合伝送においてもエンコード無しでＤＣバランスのよい信号伝送を実現する伝送方式を提供することにある。
【課題を解決するための手段】
【０００９】
前記課題を解決するために、本発明は主として次のような構成を採用する。  
正負二つの差動信号によって論理データを送信し受信する差動信号伝送方式であって、前記正負二つの差動信号は、その振幅として大小の２値を有し、クロック信号とデータ信号とを多重して１つの信号線ペアで伝送する構成である。また、前記差動信号伝送方式において、前記クロック信号は前記差動信号の極性で制御され、前記データ信号は前記差動信号の振幅の大小で制御される構成である。さらに、前記差動信号伝送方式において、前記クロック信号の伝送レートを前記データ信号のそれの整数分の１とする構成である。さらに、前記差動信号伝送方式において、前記データ信号は前記差動信号の極性で制御され、前記クロック信号は前記差動信号の振幅の大小で制御され、さらに、前記データ信号はＮ個のデータ毎に１個のクロックパルスを挿入する構成である。
【００１０】
また、前記差動信号伝送方式において、前記差動信号を送信する送信回路は、前記差動信号の極性を制御する第１のスイッチ部と、前記差動信号の振幅の大小を制御する第２のスイッチ部と、を有し、前記第１のスイッチ部に前記クロック信号を入力し、前記第２のスイッチ部に前記データ信号を入力する構成である。さらに、前記差動信号伝送方式において、前記差動信号を受信する受信回路は、前記差動信号の振幅の大小に関係なく極性を判別して前記クロック信号を出力する差動アンプと、前記差動信号の振幅が所定値より大きいか否かを判定して前記データ信号を再生する再生回路と、を有する構成である。さらに、前記差動信号伝送方式において、前記差動信号の送信と受信間は、ＡＣ結合で伝送する構成である。
【発明の効果】
【００１１】
本発明によれば、差動信号伝送方式において、容易にクロック信号とデータ信号を多重でき、信号線の数を削減できる。また、多重されたクロック信号とデータ信号は簡単な回路で再生できる。また、本発明による信号伝送の多重方式ではＤＣバランス（送信データの０と１のバランス）が５０％なので、ＡＣ結合で接続したときにも特別なエンコードは必要なく伝送できるので、冗長なデータを送る必要がなく効率的である。
【発明を実施するための最良の形態】
【００１２】
本発明の第１の実施形態に係る差動信号伝送方式について、図１〜図４を参照しながら以下詳細に説明する。図１は本発明の第１の実施形態に係る差動信号伝送方式を説明する波形図である。図２は第１の実施形態に係る差動信号伝送方式における伝送信号からデータ信号とクロック信号を再生する再生回路を示すブロック図である。図３は第１の実施形態に関する伝送信号におけるデータ信号とクロック信号の再生タイミングを説明する波形図である。図４は第１の実施形態に係る差動信号伝送方式におけるデータ信号とクロック信号を送信する送信回路を示すブロック図である。
【００１３】
図面に示す多重方式は伝送クロックＣＫと伝送データＤａｔａを多重する方式の構成例である。クロック信号ＣＫは差動信号の方向（極性）で制御され、データ信号Ｄａｔａは振幅の大小で示されている。このように信号を多重すると、差動信号は常に１，０の反転を繰り返しており、ＡＣ結合等の場合に問題となるＤＣバランス（０と１の個数）は５０％となり、送信信号のエンコードを行わなくても実現できている。
【００１４】
一般に、ＤＣバランスを取るようなエンコードは、例えば８Ｂ１０Ｂの場合、８ｂｉｔのデータを１０ｂｉｔで現し、０と１のバランスが取れるようにエンコードするためデータ量はエンコードしない場合に比べて増加している。しかしながら、第１の実施形態に係る伝送方式によれば、データ量を増加するようなエンコードを行わなくても、クロックとデータを同時に１対の差動伝送線で送信できる。
【００１５】
図１にクロック信号ＣＫとデータ信号Ｄａｔａとから多重差動信号ＶＯ＋，ＶＯ−を生成する波形を表している。図２に第１の実施形態に係る伝送方式における伝送信号（受信信号）からデータ信号とクロック信号を再生する再生回路例を示す。また、図３に受信信号の再生のタイミングチャートを示す。図１〜図３を参照すると、差動信号ＶＯ＋，ＶＯ−は差動アンプ１１に入力される。差動アンプ１１からの出力は差動信号の振幅には関係なく信号方向による極性反転の信号が出力される。すなわち、図３に示す再生ＣＫが出力される。この再生された信号を第１の実施形態ではＰＬＬ１４で２倍にし、データのサンプリングクロックを生成する（図３に示すＳａｍｐｌｉｎｇ  ＣＫ）。また、ＶＯ＋の信号は比較器１０に入力され、比較器１０の他方の入力は大振幅の判定しきい値ＶｒｅｆＵが接続されている。比較器１０は入力信号を比較し、ＶＯ＋がＶｒｅｆＵより大きい時Ｈを出力する。
【００１６】
他方、ＶＯ−は比較器１２に入力され、比較器１２の他方の入力は大振幅の判定しきい値ＶｒｅｆＤが接続されている。比較器１２は入力信号を比較し、ＶＯ−がＶｒｅｆＤより小さい時Ｈを出力する。比較器１０と１２の出力はＡＮＤゲート１３に入力される。ＡＮＤゲート１３は差動信号の入力振幅が大きいとき、すなわちＶＯ＋がＶｒｅｆＵより大きく、ＶＯ−がＶｒｅｆＤより小さいときＨを出力し、振幅が小さいとき、すなわちＶＯ＋がＶｒｅｆＵより小さく、ＶＯ−がＶｒｅｆＤより大きいときＬを出力する。この出力信号をＤＦＦ１５でＰＬＬ１４の出力のサンプリングクロックでサンプリングすることでデータ信号（図２に示すＤａｔａ）を再生できる。
【００１７】
このようにして、差動信号の極性はクロック信号で反転しており、クロック信号は容易に抽出でき、また、データ信号は振幅になっているので振幅が基準値より大きいか小さいかで判定、抽出可能である。データ信号は基本的にクロック信号の振幅で表されているのでタイミングは常に、クロックに同期しており、データのサンプリングポイントはクロック信号より容易に設定できる。
【００１８】
第１の実施形態ではＰＬＬを用いてサンプリングクロックを生成しているが、ＤＦＦ１５のデータラッチがクロックの立ち上がり、立下り両エッジでサンプリングする回路構成とすればＰＬＬ１４は必要なくなる。
【００１９】
図４に第１の実施形態に関する多重差動信号を送信する送信回路例を示す。図４において、ＱＮ１からＱＮ８はＭＯＳトランジスタ、ＲＴは差動信号の終端抵抗である。図示する送信回路は端子１と端子２から入力された信号によって終端抵抗ＲＴに流れる電流の方向を制御している。差動信号の振幅はこの終端抵抗ＲＴの値とそこに流す電流値によって決まる。ＲＴに流れる電流はトランジスタＱＮ７，ＱＮ８と端子４から入力されるＢｉａｓ電圧値によって決定される。また、差動信号の中心電圧（コモン電圧）はＱＮ５と端子５から入力されるＢｉａｓ電圧によって決定される。通常、この電圧は差動出力電圧をモニタしてフィードバック制御することにより一定の決められたコモン電圧となるように制御されている。この制御については第１の実施形態の特徴部分ではないので詳細は記載していない。
【００２０】
図４に示す送信回路において、入力端子１にクロック信号ＣＫ、入力端子２に該クロックの反転信号ＣＫＢを入力する。ＣＫがＨでＣＫＢがＬのときＱＮ１からＱＮ４で構成されるトランジスタによるスイッチは次のように動作する。ＱＮ２及びＱＮ３がＯＮとなり、ＱＮ１とＱＮ４がＯＦＦとなる。このとき終端抵抗ＲＴに流れる電流は端子６から端子７の方向へ流れる。また逆にＣＫがＬでＣＫＢがＨとなるとＱＮ２，ＱＮ３がＯＦＦとなりＱＮ１とＱＮ４がＯＮとなりＲＴに流れる電流は端子７から端子６へ流れる。このようにしてクロック信号により差動信号の方向を制御し、図１に示すようなクロック信号ＣＫにより信号の方向が変わる差動出力信号を実現している。
【００２１】
差動信号の振幅に関しては、上述したようにＱＮ７，ＱＮ８によって決定される。データ信号を端子３からＱＮ６のゲートに入力している。ＱＮ６はスイッチとして動作し、ＲＴに流れる電流値を制御している。基本的には端子４のＢｉａｓとＱＮ７から決まる電流値ＩＤが終端抵抗ＲＴに流れる。Ｄａｔａ信号が０のとき、ＱＮ６はＯＦＦしておりＲＴに流れる電流は上記の電流値ＩＤとなる。
【００２２】
データ信号が１のときは、ＱＮ６がＯＮとなりＲＴに流れる電流は、上記電流値ＩＤに加えて、端子４のＢｉａｓ電流とＱＮ８から決まる電流値ＩＤ２とを加算した電流が流れる。ＲＴの両端の電位差は（ＩＤ＋ＩＤ２）×ＲＴとなるのでＩＤ２の分だけ振幅が増えることになる。以上説明したような回路構成と原理によって、図１に示す第１の実施形態に関する差動信号を作成することができる。
【００２３】
次に、本発明の第２の実施形態に係る差動信号伝送方式について、図５と図６を参照しながら以下説明する。図５は本発明の第２の実施形態に係る差動信号伝送方式を説明する波形図である。図６は第２の実施形態に関する伝送信号におけるデータ信号とクロック信号の再生タイミングを説明する波形図である。
【００２４】
第２の実施形態は、送信するクロック信号ＣＫの伝送レートがデータ信号Ｄａｔａの伝送レートの１／Ｎ（Ｎ：整数）の場合である。この場合、クロック信号がデータ信号のレートよりも低い。再生されたクロック信号からＰＬＬもしくはＤＬＬを用いてＮ倍のクロックを生成することが可能であり、データとクロックは同期しているので、再生したクロックを用いてデータをサンプリングするのは容易である。
【００２５】
データ受信再生回路は図２に示す回路と同様である。この第２の実施形態ではデータがクロックの４倍で伝送されているので、図２のＰＬＬ１４は入力クロックの４倍の周波数のサンプリングクロックを生成する。以降は上述した第１の実施形態と同様に動作しデータを再生できる。タイミングチャートを図６に示す（第１の実施形態におけるタイミングチャートを示す図３の説明を参照）。
【００２６】
本実施形態の場合、伝送するクロック信号の伝送レートはデータ信号のレートの１／Ｎになっている。クロック信号は電流の方向を制御するスイッチＱＮ１からＱＮ４に入力されるが（図４を参照）、このＱＮ１からＱＮ４は出力電流を考慮してある程度大きなトランジスタサイズとなっており、これを駆動する回路のドライブ能力も要求される。したがって、このスイッチを駆動する回路の消費電流はある程度大きくなり、クロック速度が速いほど大きくなる。第２の実施形態の場合、クロックの速度が１／Ｎに削減されており当該部分の消費電力削減に効果がある。
【００２７】
ここで、本実施形態に関する伝送信号をＡＣ接続にしようとする場合を考える。図５に示すように差動信号の０と１の比率は５０％でＤＣバランスはとれているため、ＡＣ結合してもＤＣバランスを確保するための特別な符号化は必要なく、したがって転送データ量の増加もない。
【００２８】
次に、本発明の第３の実施形態に係る差動信号伝送方式について、図７〜図１０を参照しながら以下説明する。図７は本発明の第３の実施形態に係る差動信号伝送方式を説明する波形図である。図８は第３の実施形態に係る差動信号伝送方式におけるデータ信号とクロック信号を送信する送信回路を示すブロック図である。図９は第３の実施形態に係る差動信号伝送方式における伝送信号からデータ信号とクロック信号を再生する再生回路を示すブロック図である。図１０は第３の実施形態に関する伝送信号におけるデータ信号とクロック信号の再生タイミングを説明する波形図である。
【００２９】
第３の実施形態はデータ３個に１個クロックパルスを挿入している例である。図に示すようにクロック信号ＣＫのパルスが３データ毎に存在する。この第３の実施形態ではＣＫ挿入箇所のデータはＨとしているが、ＣＫ挿入時データはＬでも構わない（どちらか一方で確定）。本実施形態においては、送信差動信号の極性（方向）をデータにより制御し、ＣＫ挿入箇所は振幅が大きくなっている。
【００３０】
図８に示す送信回路例において、ＱＮ１からＱＮ８はＭＯＳトランジスタ、ＲＴは差動信号の終端抵抗である。この送信回路は端子１と端子２から入力された信号によって終端抵抗ＲＴに流れる電流の方向を制御している。差動信号の振幅はこの終端抵抗ＲＴの値とそこに流す電流値によって決まる。ＲＴに流れる電流はトランジスタＱＮ７，ＱＮ８と端子４から入力されるＢｉａｓ電圧値によって決定される。また、差動信号の中心電圧（コモン電圧）はＱＮ５と端子５から入力されるＢｉａｓ電圧によって決定される。通常、この電圧は差動出力電圧をモニタしてフィードバック制御することにより一定の決められたコモン電圧となるように制御されている。
【００３１】
図８に示す送信回路において、入力端子１にデータ信号Ｄａｔａ、入力端子２に該データの反転信号ＤａｔａＢを入力する。ＤａｔａがＨでＤａｔａＢがＬのときＱＮ１からＱＮ４で構成されるトランジスタによるスイッチは次のように動作する。ＱＮ２及びＱＮ３がＯＮとなり、ＱＮ１とＱＮ４がＯＦＦとなる。このとき終端抵抗ＲＴに流れる電流は端子６から端子７の方向へ流れる。また逆に、ＤａｔａがＬでＤａｔａＢがＨとなると、ＱＮ２，ＱＮ３がＯＦＦとなりＱＮ１とＱＮ４がＯＮとなり、ＲＴに流れる電流は端子７から端子６へ流れる。このようにして、データ信号により差動信号の方向を制御し、図７に示すようなＤａｔａ信号により信号の方向が変わる差動出力信号を実現している。
【００３２】
差動信号の振幅に関しては、上述したようにＱＮ７，ＱＮ８によって決定される。クロック信号ＣＫを端子３からＱＮ６のゲートに入力している。ＱＮ６はスイッチとして動作し、ＲＴに流れる電流値を制御している。基本的には端子４のＢｉａｓとＱＮ７から決まる電流値ＩＤが終端抵抗ＲＴに流れる。ＣＫ信号が０のとき、ＱＮ６はＯＦＦしており、ＲＴに流れる電流は電流値ＩＤとなる。
【００３３】
端子３のクロック信号ＣＫがＨのとき、ＱＮ６がＯＮとなりＲＴに流れる電流は、上記の電流値ＩＤに加えて、端子４のＢｉａｓ電流とＱＮ８から決まる電流値ＩＤ２とを加算した電流が流れる。ＲＴの両端の電位差は（ＩＤ＋ＩＤ２）×ＲＴとなるのでＩＤ２の分だけ振幅が増えることになる。以上説明したような回路構成と原理によって、図７に示すような第３の実施形態の差動信号を作成することができる。
【００３４】
図９に第３の実施形態に関する再生回路の例を、図１０に第３の実施形態に関する再生回路のタイミングチャートを示す。ＶＯ＋の信号は比較器１６に入力され、比較器１６の他方の入力は大振幅の判定しきい値ＶｒｅｆＵが接続されている。比較器１６は入力信号を比較し、ＶＯ＋がＶｒｅｆＵより大きい時Ｈを出力する。他方、ＶＯ−は比較器１８に入力され、比較器１８の他方の入力は大振幅の判定しきい値ＶｒｅｆＤが接続されている。比較器１８は入力信号を比較し、ＶＯ−がＶｒｅｆＵより小さい時Ｈを出力する。
【００３５】
比較器１６と比較器１８の出力はＡＮＤゲート１９に入力される。ＡＮＤゲート１９は差動信号の入力振幅が大きいとき、すなわちＶＯ＋がＶｒｅｆＵより大きく、ＶＯ−がＶｒｅｆＤより小さいときＨを出力し、振幅が小さいとき、すなわちＶＯ＋がＶｒｅｆＵより小さく、ＶＯ−がＶｒｅｆＤより大きいときＬを出力する。よって、ＡＮＤゲート１９の出力は送信ＣＫ信号を再現している。この再現した送信クロックをＰＬＬ２０で本実施形態の場合は４倍とすることでサンプリングクロックを生成する（図１０を参照）。
【００３６】
差動信号ＶＯ＋，ＶＯ−は差動アンプ１７に入力される。差動アンプ１７からの出力は差動信号の振幅には関係なく信号方向による極性反転の信号が出力される。この出力された信号を、本実施形態ではＰＬＬ２０で４倍にしたサンプリングクロック（図１０のＳａｍｐｌｉｎｇ  ＣＫを参照）によりＤＦＦ２１でサンプリングする。サンプリングしたデータは送信データと同様にデータ３つに１クロックパルスとして出力される。この出力からクロックパルスを取り除くことで送信データが再生できる。
【００３７】
第３の実施形態のようにしてクロック信号とデータ信号を多重してひとつの差動信号線で伝送を実現でき、その再生も簡易な回路で実現できる。本実施形態の場合には、前述した第１と第２の実施形態のように送信データのＤＣバランスは必ずしも５０％ではないので、ＡＣ接続する場合は８Ｂ１０Ｂに代表されるようなＤＣバランスのとれたデータエンコードが必要になる。しかしながら、クロックとデータは１対の差動信号線で実現でき、信号線路は削減でき、ＣＫの再生も容易に実現できる。
【００３８】
以上説明したように、本発明の実施形態に係る差動信号伝送方式の適用例としてデバイス間のデータ転送が挙げられる。特に、液晶パネルを駆動するドライバと該ドライバに信号を送るタイミングコントローラ間の信号伝送に有益な効果をもたらす。液晶パネルは近年大型化且つ高精細化しており、信号伝送の本数増大等が非常に大きな解決課題となってきている。これは消費電力にも関連する問題である。また、パネルの額縁は狭くデザインされる傾向にあり、配線数が削減できることは狭額縁化に繋がる効果をもたらすこととなる。
【図面の簡単な説明】
【００３９】
【図１】本発明の第１の実施形態に係る差動信号伝送方式を説明する波形図である。
【図２】第１の実施形態に係る差動信号伝送方式における伝送信号からデータ信号とクロック信号を再生する再生回路を示すブロック図である。
【図３】第１の実施形態に関する伝送信号におけるデータ信号とクロック信号の再生タイミングを説明する波形図である。
【図４】第１の実施形態に係る差動信号伝送方式におけるデータ信号とクロック信号を送信する送信回路を示すブロック図である。
【図５】本発明の第２の実施形態に係る差動信号伝送方式を説明する波形図である。
【図６】第２の実施形態に関する伝送信号におけるデータ信号とクロック信号の再生タイミングを説明する波形図である。
【図７】本発明の第３の実施形態に係る差動信号伝送方式を説明する波形図である。
【図８】第３の実施形態に係る差動信号伝送方式におけるデータ信号とクロック信号を送信する送信回路を示すブロック図である。
【図９】第３の実施形態に係る差動信号伝送方式における伝送信号からデータ信号とクロック信号を再生する再生回路を示すブロック図である。
【図１０】第３の実施形態に関する伝送信号におけるデータ信号とクロック信号の再生タイミングを説明する波形図である。
【図１１】従来技術における差動信号伝送方式のクロックとデータの信号形態を示す図である。
【符号の説明】
【００４０】
１〜５  信号入力端子
６〜９  送信回路内部ノード
ＱＮ１〜ＱＮ８  ＭＯＳトランジスタ
ＲＴ  終端抵抗
ＩＤ  出力電流
ＩＤ２  出力電流
１０，１２  比較器
１１  差動増幅回路
１３  ＡＮＤゲート
１４  ＰＬＬ
１５  ＤＦＦ（Ｄフリップフロップ）
１６，１８  比較器
１７  差動増幅回路
１９  ＡＮＤゲート
２０  ＰＬＬ
２１  ＤＦＦ
【図１】
2009077151.tif 000003
【図２】
2009077151.tif 000004
【図３】
2009077151.tif 000005
【図４】
2009077151.tif 000006
【図５】
2009077151.tif 000007
【図６】
2009077151.tif 000008
【図７】
2009077151.tif 000009
【図８】
2009077151.tif 000010
【図９】
2009077151.tif 000011
【図１０】
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【図１１】
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