(57)【要約】【課題】シェーディングを抑制し、画品位の向上を実現することができるＣＭＯＳイメージセンサを提供する。【解決手段】画素１がマトリクス状に配列された画素アレイ部２と、画素の出力段のトランジスタとソースフォロワ構造で接続される垂直信号線１６と、垂直信号線と接続されて定電流を供給する定電流源１７と、垂直信号線と接続され、画素から電気信号の読み出しを行なうカラム信号処理部４とを備えるＣＭＯＳイメージセンサであって、垂直信号線の一方側が定電流源と接続され、同垂直信号線の他方側が信号処理回路と接続されている。【選択図】図１
2009077098.tif 000002
【特許請求の範囲】
【請求項１】
光電変換素子を有する画素がマトリクス状に配列された画素アレイ部と、
該画素アレイ部の画素列毎に配線されると共に、画素の出力段のトランジスタとソースフォロワ構造で接続される垂直信号線と、
該垂直信号線に定電流を供給する定電流源と、
前記画素から電気信号の読み出しを行なう信号処理回路とを備える固体撮像素子において、
前記垂直信号線の一方側が前記定電流源と接続され、同垂直信号線の他方側が前記信号処理回路と接続されている
ことを特徴とする固体撮像素子。
【請求項２】
奇数番目の垂直信号線に接続された前記信号処理回路は、偶数番目の垂直信号線に接続された前記信号処理回路とは逆側に配置されている
ことを特徴とする請求項１に記載の固体撮像素子。
【請求項３】
光電変換素子を有する画素がマトリクス状に配列された画素アレイ部と、
該画素アレイ部の画素列毎に配線されると共に、画素の出力段のトランジスタとソースフォロワ構造で接続される垂直信号線と、
該垂直信号線と接続され、同垂直信号線に定電流を供給する定電流源と、
前記垂直信号線と接続され、前記画素から電気信号の読み出しを行なう信号処理回路とを備える固体撮像素子の駆動方法において、
前記定電流源で前記信号処理回路とは反対向きに電流を流して、前記画素に蓄積された電気信号を前記信号処理回路に読み出す工程を備える
ことを特徴とする固体撮像素子の駆動方法。
【請求項４】
奇数番目の垂直信号線に流れる電流の向きと、偶数番目の垂直信号線に流れる電流の向きが逆向きである
ことを特徴とする請求項３に記載の固体撮像素子の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は固体撮像素子及びその駆動方法に関する。詳しくは、定電流源を利用して画素から電気信号の読み出しを行なう固体撮像素子及びその駆動方法に係るものである。
【背景技術】
【０００２】
従来、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサ（例えば、特許文献１参照。）は、図５で示す様に、光電変換素子を有する多数の画素１０１がマトリクス状に配列された画素アレイ部１０２と、画素アレイ部の各画素を１行ずつ選択して各画素のシャッタ動作や読み出し動作を制御する垂直走査回路１０３と、画素アレイ部からの信号を１行分ずつ読み出して、列毎に所定の信号処理（例えば、ＣＤＳ処理（画素トランジスタの閾値のバラツキに起因する固定パターンノイズを除去する処理）、ＡＧＣ（オートゲインコントロール）処理、アナログデジタル変換処理等）を行なうカラム信号処理部１０４と、カラム信号処理部の信号を１つずつ選択して水平信号線１０５に導く水平走査回路１０６と、水平信号線からの信号を意図した出力形態にデータ変換を行なうデータ信号処理部１０７と、基準クロックに基づいて各部の動作に必要な各種パルス信号を供給するタイミングジェネレータ１０８を有する。
【０００３】
ここで、画素アレイ部の各画素は、図６で示す様に、光電変換によって生成された電子を蓄積するフォトダイオード（ＰＤ）１１０と、ＰＤに蓄積した電子をフローティングディフュージョン（ＦＤ）１１１に転送するための転送トランジスタ（転送Ｔｒ）１１２と、ゲートがＦＤと接続されてＦＤの電位変動を電気信号に変換するための増幅トランジスタ（増幅Ｔｒ）１１３と、信号を読み出す画素を行単位で選択するための選択トランジスタ（選択Ｔｒ）１１４と、ＦＤの電位を電源電位（Ｖｄｄ）にリセットするためのリセットトランジスタ（リセットＴｒ）１１５を有している。また、選択Ｔｒは、画素列毎に配線された垂直信号線１１６とソースフォロア構造で接続されており、垂直信号線は同垂直信号線に定電流を供給する定電流源１１７と接続されると共に、カラム信号処理部とも接続されている。
【０００４】
なお、従来の固体撮像素子では、定電流源とカラム信号処理部とは垂直信号線の一方側（同方向側）に接続されており、画素からカラム信号処理部へ向けて定電流が流れる様に構成されている。
【０００５】
上記の様に構成された従来の固体撮像素子では、画素の選択Ｔｒをオンの状態とすることで、ＦＤの電圧に連動する電圧を垂直信号線に出力し、定電流源の負荷によって垂直信号線に出力された電圧をカラム信号処理部に伝送している。
【０００６】
【特許文献１】特開平１０−１２６６９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、同一の垂直信号線を介して読み出される画素であったとしても、画素が配された位置によって画素からカラム信号処理部までの距離が異なるために、画素毎に垂直信号線の配線抵抗に違いが生じることとなる。
即ち、各垂直信号線にｎ個の画素が接続され、第ｉ行目の画素が接続されている垂直信号線の箇所から第（ｉ＋１）行目の画素が接続されている垂直信号線の箇所までの間の垂直信号線の配線抵抗をＲｉとすると、第１行目の画素は[Ｒ１＋Ｒ２＋・・・＋Ｒ（ｎ−１）]の抵抗を経てカラム信号処理部に電圧が伝送され、第２行目の画素は[Ｒ２＋Ｒ３＋・・・＋Ｒ（ｎ−１）]の抵抗を経てカラム信号処理部に電圧が転送され、・・・、第ｎ行目の画素はＲ（ｎ−１）の抵抗を経てカラム信号処理部に電圧が転送されるといった具合に、画素毎（画素が配置されている行毎）に垂直信号線の配線抵抗に違いが生じることとなる。
【０００８】
そして、画素毎に垂直信号線の配線抵抗に違いが生じることとなると、画素毎に電圧降下の違いが生じることとなる。
即ち、定電流源が垂直信号線にＩの電流を流すとすると、第１行目の画素は[Ｒ１＋Ｒ２＋・・・＋Ｒ（ｎ−１）]×Ｉの電圧降下が生じ、第２行目の画素は[Ｒ２＋・・・Ｒ（ｎ−１）]×Ｉの電圧降下が生じ、・・・、第ｎ行目の画素はＲ（ｎ−１）×Ｉの電圧降下が生じるといった具合に、画素毎（画素が配置されている行毎）に電圧降下の違いが生じることとなる（図７参照。）。なお、画素毎（画素が配置されている行毎）に電圧降下の違いが生じると、映像の縦方向にシェーディングが生じてしまうこととなる。
【０００９】
以下、タイミングチャートを参照して、上記した電圧降下について説明を行なう。
ここで、図８は各パルスのタイミングチャート及びカラム信号処理部への入力電圧を説明するための模式図であり、符合ΦＴは転送Ｔｒを制御するパルスであり、符号ΦＲはリセットＴｒを制御するパルスであり、符号ΦＳは選択Ｔｒを制御するパルスであり、符号Ｖはカラム信号処理部への入力電圧を示している。
【００１０】
画素の電気信号をカラム信号処理部に転送する場合には、１行目の選択パルスであるΦＳ１をハイレベル（Ｈレベル）とした上で、図中符合ｔ１で示すタイミングで１行目の画素のリセットパルスであるΦＲ１をＨレベルとし、それに伴って、カラム信号処理部への入力電圧Ｖに画素のリセットレベルが出力されることとなる。続いて、ΦＲ１をローレベル（Ｌレベルとした上で、図中符合ｔ２で示すタイミングでΦＴ１をＨレベルとすることで選択Ｔｒをオンの状態とし、第１行目の画素と垂直信号線とを接続し、それに伴って、カラム信号処理部への入力電圧Ｖに第１行目の画素に蓄積された電荷を反映させる。その後、図中符合ｔ３で示すタイミングでΦＴ１をＬレベルとすることで選択Ｔｒをオフの状態とし、第１行目の画素と垂直信号線との接続を切り離す。
なお、リセットパルスを入力した際のカラム信号処理部への入力電圧値（図中の"Ｐ＿ｐｈａｓｅ"を参照。）と画素の電荷の転送を行なった際のカラム信号処理部への入力電圧値（図中の"Ｄ＿ｐｈａｓｅ"）との差分に基づいて画素に蓄積された電荷の読み出しを行なうこととなる。
【００１１】
次に、２行目の選択パルスであるΦＳ２をＨレベルとした上で、図中符合ｔ４で示すタイミングで２行目の画素のリセットパルスであるΦＲ２をＨレベルとし、それに伴って、カラム信号処理部への入力電圧Ｖに画素のリセットレベルが出力されることとなる。続いて、ΦＲ２をＬレベルとした上で、図中符合ｔ５で示すタイミングでΦＴ２をＨレベルとすることで選択Ｔｒをオンの状態とし、第２行目の画素と垂直信号線とを接続し、それに伴って、カラム信号処理部への入力電圧Ｖに第２行目の画素に蓄積された電荷を反映させる。その後、図中符合ｔ６で示すタイミングでΦＴ２をＬレベルとすることで選択Ｔｒをオフの状態とし、第２行目の画素と垂直信号線との接続を切り離す。
【００１２】
第３行目以降の画素も同様にして画素に蓄積された電荷の読み出しを行なうのであるが、図８で示す様に、電圧降下の影響によってリセットパルスを印加している状態におけるカラム信号処理部への入力電圧が行毎に違いを生じてしまうこととなる。
【００１３】
ところで、デジタルカメラ等に搭載される固体撮像素子は、その解像度の向上を目的として多画素化及び狭ピッチ化が急速に進み、各画素の開口面積の低下が感度低下につながって大きな課題となっている。固体撮像素子の中でも特にＣＭＯＳイメージセンサでは、画素内にメタル配線をレイアウトして信号転送を実現しているのであるが、解像度の向上を図るためにはメタル配線の幅をできるだけ狭めることで開口面積を確保することが求められており、メタル配線の幅を狭めた場合には配線抵抗の増大を招くこととなり、上記したシェーディングが顕著になってしまう。
【００１４】
本発明は以上の点に鑑みて創案されたものであって、シェーディングを抑制し、画品位の向上を実現することができる固体撮像素子及びその駆動方法を提供することを目的とするものである。
【課題を解決するための手段】
【００１５】
上記の目的を達成するために、本発明に係る固体撮像素子では、光電変換素子を有する画素がマトリクス状に配列された画素アレイ部と、該画素アレイ部の画素列毎に配線されると共に、画素の出力段のトランジスタとソースフォロワ構造で接続される垂直信号線と、該垂直信号線に定電流を供給する定電流源と、前記画素から電気信号の読み出しを行なう信号処理回路とを備える固体撮像素子において、前記垂直信号線の一方側が前記定電流源と接続され、同垂直信号線の他方側が前記信号処理回路と接続されている。
【００１６】
ここで、垂直信号線の一方側が定電流源と接続され、同垂直信号線の他方側が信号処理回路と接続されていることによって、定電流源で信号処理回路とは反対向きに電流を流すこととなり、信号処理回路が読み出しを行なう画素の電気信号への電圧降下の影響を低減することができる。
【００１７】
また、上記の目的を達成するために、本発明に係る固体撮像素子の駆動方法では、光電変換素子を有する画素がマトリクス状に配列された画素アレイ部と、該画素アレイ部の画素列毎に配線されると共に、画素の出力段のトランジスタとソースフォロワ構造で接続される垂直信号線と、該垂直信号線と接続され、同垂直信号線に定電流を供給する定電流源と、前記垂直信号線と接続され、前記画素から電気信号の読み出しを行なう信号処理回路とを備える固体撮像素子の駆動方法において、前記定電流源で前記信号処理回路とは反対向きに電流を流して、前記画素に蓄積された電気信号を前記信号処理回路に読み出す工程を備える。
【００１８】
ここで、定電流源で信号処理回路とは反対向きに電流を流して、画素に蓄積された電気信号を信号処理回路に読み出すことによって、信号処理回路が読み出しを行なう画素の電気信号への電圧降下の影響を低減することができる。
【発明の効果】
【００１９】
本発明の固体撮像素子及びその駆動方法では、信号処理回路が読み出しを行なう画素の電気信号への電圧降下の影響を低減することができるために、シェーディングを抑制することができ、画品位の向上が期待できる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施の形態について図面を参照しながら説明し、本発明の理解に供する。
図１（ａ）は本発明を適用した固体撮像素子の一例であるＣＭＯＳイメージセンサを説明するための模式図であり、ここで示すＣＭＯＳイメージセンサは、従来のＣＭＯＳイメージセンサと同様に、光電変換素子を有する多数の画素１がマトリクス状に配列された画素アレイ部２と、画素アレイ部の各画素を１行ずつ選択して各画素のシャッタ動作や読み出し動作を制御する垂直走査回路３と、画素アレイ部からの信号を１行分ずつ読み出して、列毎に所定の信号処理（例えば、ＣＤＳ処理、ＡＧＣ処理、アナログデジタル変換処理等）を行なうカラム信号処理部４と、カラム信号処理部の信号を１つずつ選択して水平信号線５に導く水平走査回路６と、水平信号線からの信号を意図した出力形態にデータ変換を行なうデータ信号処理部７と、基準クロックに基づいて各部の動作に必要な各種パルス信号を供給するタイミングジェネレータ８を有する。
【００２１】
ここで、画素アレイ部の各画素は、図２で示す様に、光電変換によって生成された電子を蓄積するＰＤ１０と、ＰＤに蓄積した電子をＦＤ１１に転送するための転送Ｔｒ１２と、ゲートがＦＤと接続されてＦＤの電位変動を電気信号に変換するための増幅Ｔｒ１３と、信号を読み出す画素を行単位で選択するための選択Ｔｒ１４と、ＦＤの電位を電源電位（Ｖｄｄ）にリセットするためのリセットＴｒ１５を有している。また、選択Ｔｒは、画素列毎に配線された垂直信号線１６とソースフォロア構造で接続されており、垂直信号線は同垂直信号線に定電流を供給する定電流源１７と接続されると共に、カラム信号処理部とも接続されている。
【００２２】
ここで、本実施例では、定電流源は垂直信号線の一方側に接続され、カラム信号処理部は垂直信号線の他方側に接続されており、即ち、定電流源とカラム信号処理部は垂直信号線の逆方向側に接続されており、画素からカラム信号処理部とは反対側へ向けて定電流が流れる様に構成されている。
【００２３】
上記の様に構成されたＣＭＯＳイメージセンサでは、画素の選択Ｔｒをオンの状態とすることで、ＦＤの電圧に連動する電圧を垂直信号線に出力し、定電流源の負荷によって垂直信号線に出力された電圧をカラム信号処理部に伝送することができるのであるが、カラム信号処理部側に電流が流れないために、カラム信号処理部が読み出しを行なう画素の電気信号への電圧降下の影響を低減することができ（図３参照。）、シェーディングを抑制することができる。
【００２４】
また、レイアウト配置を変更するのみでシェーディングの抑制を行なうことができ、パルスタイミング等の駆動方式については従前と同様で実現が可能であるために、ＣＭＯＳイメージセンサの設計が非常に容易である。
【００２５】
図１（ｂ）は本発明を適用した固体撮像素子の他の一例であるＣＭＯＳイメージセンサを説明するための模式図であり、ここで示すＣＭＯＳイメージセンサは、上記した本発明を適用した固体撮像素子の一例であるＣＭＯＳイメージセンサと同様に、画素アレイ部２と、垂直走査回路３と、カラム信号処理部４と、水平走査回路６と、データ信号処理部７と、タイミングジェネレータ８を有する。
【００２６】
また、画素アレイ部の各画素についても、上記した本発明を適用した固体撮像素子の一例であるＣＭＯＳイメージセンサと同様に、ＰＤ１０と、転送Ｔｒ１２と、増幅Ｔｒ１３と、選択Ｔｒ１４と、リセットＴｒ１５を有している。更に、選択Ｔｒは垂直信号線１６とソースフォロア構造で接続されており、垂直信号線は同垂直信号線に定電流を供給する定電流源１７と接続されると共に、カラム信号処理部とも接続されている（図４参照。）。
【００２７】
ここで、本実施例では、定電流源とカラム信号処理部は垂直信号線の逆方向側に接続されると共に、奇数番目の垂直信号線に接続されたカラム信号処理部は、偶数番目の垂直信号線に接続されたカラム信号処理部とは逆側に配置されている。具体的には、[１]奇数番目の垂直信号線の図面上側に定電流源が接続され、図面下側にカラム信号処理部が接続された場合には、偶数番目の垂直信号線の図面上側にカラム信号処理部が接続され、図面下側に定電流源が接続されることとなり、[２]奇数番目の垂直信号線の図面上側にカラム信号処理部が接続され、図面下側に定電流源が接続された場合には、偶数番目の垂直信号線の図面上側に定電流源が接続され、図面下側にカラム信号処理部が接続されることとなる。
【００２８】
上記の様に構成されたＣＭＯＳイメージセンサでは、画素の選択Ｔｒをオンの状態とすることで、ＦＤの電圧に連動する電圧を垂直信号線に出力し、定電流源の負荷によって垂直信号線に出力された電圧をカラム信号処理部に伝送することができるのであるが、カラム信号処理側に電流が流れないために、カラム信号処理部が読み出しを行なう画素の電気信号への電圧降下の影響を低減することができ（図３参照。）、シェーディングを抑制することができる。
【００２９】
また、レイアウト配置を変更するのみでシェーディングの抑制を行なうことができ、パルスタイミング等の駆動方式については従前と同様で実現が可能であるために、ＣＭＯＳイメージセンサの設計が非常に容易である。
【００３０】
更に、定電流源とカラム信号処理部は垂直信号線の逆方向側に接続されると共に、奇数番目の垂直信号線に接続されたカラム信号処理部が偶数番目の垂直信号線に接続されたカラム信号処理部とは逆側に配置されているために、カラム信号処理部のレイアウト領域を充分に確保することが可能となる。
即ち、近年の狭ピッチ化によって、１列に対応するカラム信号処理部を単位画素のピッチ内にレイアウトすることが非常に困難な状況にあるものの、定電流源とカラム信号処理部は垂直信号線の逆方向側に接続されると共に、奇数番目の垂直信号線に接続されたカラム信号処理部が偶数番目の垂直信号線に接続されたカラム信号処理部とは逆側に配置されているために、１列に対応するカラム信号処理部を２倍のピッチでレイアウトすることができ、カラム信号処理部のレイアウト領域を充分に確保することができるのである。
【図面の簡単な説明】
【００３１】
【図１】本発明を適用したＣＭＯＳイメージセンサを説明するための模式図である。
【図２】画素アレイ部を構成する画素を説明するための模式図（１）である。
【図３】画素からの読み出しを説明するための模式図である。
【図４】画素アレイ部を構成する画素を説明するための模式図（２）である。
【図５】従来のＣＭＯＳイメージセンサを説明するための模式図である。
【図６】従来の画素アレイ部を説明するための模式図である。
【図７】従来のＣＭＯＳイメージセンサにおける画素からの読み出しを説明するための模式図である。
【図８】各パルスのタイミングチャート及びカラム信号処理部への入力電圧を説明するための模式図である。
【符号の説明】
【００３２】
１    画素
２    画素アレイ部
３    垂直走査回路
４    カラム信号処理部
５    水平信号線
６    水平走査回路
７    出力処理部
８    タイミングジェネレータ
１０    ＰＤ
１１    ＦＤ
１２    転送Ｔｒ
１３    増幅Ｔｒ
１４    選択Ｔｒ
１５    リセットＴｒ
１６    垂直信号線
１７    定電流源
【図１】
2009077098.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2009077098.tif 000009
【図８】
2009077098.tif 000010