(57)【要約】【課題】コントローラゲート形成のためのフォト工程において、反射膜の間引き現象を防止して、工程マージンを確保できる半導体素子及びその製造方法を提供することを課題とする。【解決手段】半導体基板のセル領域に形成されたフローティングゲートパターンと、前記セル領域周辺の前記インターフェース領域に形成されて、前記フローティングゲートパターンから延長されたダミーフローティングゲートパターン及び前記半導体基板のセル領域で、前記フローティングゲートパターンと交差するコントロールゲートパターンを含めることを特徴とする。【選択図】図１
2009141360.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板のセル領域に形成されたフローティングゲートパターンと、
前記フローティングゲートパターンから延長されて、前記セル領域周辺のインターフェース領域に形成されたダミーフローティングゲートパターンと、
前記半導体基板のセル領域で、前記フローティングゲートパターンと交差するコントロールゲートパターンを含めることを特徴とする半導体素子。
【請求項２】
前記ダミーフローティングゲートパターンは、前記セル領域境界から0.13〜1.56μｍまで形成されたことを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記セル領域及びインターフェース領域に、素子分離膜パターンが形成されたことを特徴とする請求項１に記載の半導体素子。
【請求項４】
前記ダミーフローティングゲートパターンは、前記素子分離膜パターン上に形成されたことを特徴とする請求項３に記載の半導体素子。
【請求項５】
前記フローティングゲートパターン及び前記ダミーフローティングゲートパターン上に、誘電体膜が更に形成されたことを特徴とする請求項１に記載の半導体素子。
【請求項６】
前記フローティングゲートパターン及び前記ダミーフローティングゲートパターンは、一体に形成されたことを特徴とする請求項１に記載の半導体素子。
【請求項７】
半導体基板のセル領域に配置されたフローティングゲートパターンと、
前記フローティングゲートパターンから、前記セル領域のインターフェース領域に延長されたダミーフローティングゲートパターンを形成する段階と、
前記半導体基板のセル領域に、前記フローティングゲートパターンと交差するコントロールゲートパターンを形成する段階を含めることを特徴とする半導体素子の製造方法。
【請求項８】
前記コントロールゲートパターンを形成する段階において、
前記フローティングゲートパターン及び前記ダミーフローティングゲートパターンが形成された前記半導体基板の全面に、ポリーシリコン膜と反射防止膜及びフォトレジスト膜を順次に形成する段階と、
前記フォトレジスト膜を、選択的に露光した後現像してフォトレジストパターンを形成して、前記反射防止膜及び前記ポリーシリコン膜をパターニングして、前記セル領域に前記フローティングゲートパターンと交差するコントロールゲートパターンを形成する段階を含めることを特徴とする請求項７に記載の半導体素子の製造方法。
【請求項９】
前記反射防止膜は、スピンコーティング法で形成することを特徴とする請求項７に記載の半導体素子の製造方法。
【請求項１０】
前記セル領域及びインターフェース領域で、前記半導体基板に所定の深さでトレンチを形成して、前記トレンチ内に素子分離膜パターンを形成する段階を更に含むことを特徴とする請求項７に記載の半導体素子の製造方法。
【請求項１１】
前記ダミーフローティングゲートパターンは、前記フローティングゲートパターンと一体に形成されて、前記セル領域境界から0.13〜1.56μｍをより延長されて形成されたことを特徴とする請求項７に記載の半導体素子の製造方法。
【請求項１２】
前記ダミーフローティングゲートパターン及び前記フローティングゲートパターンを形成する段階において、前記ダミーフローティングゲートパターン及び前記フローティングゲートパターン上に、誘電体膜が更に形成されることを特徴とする請求項７に記載の半導体素子の製造方法。
【請求項１３】
前記ダミーフローティングゲートパターンの短軸の幅は、0.13〜1.56μｍであることを特徴とする請求項７に記載の半導体素子の製造方法。
【請求項１４】
半導体基板のセル領域に、第１方向へと長く形成された諸フローティングゲートパターンと、
前記半導体基板のセル領域で、前記諸フローティングゲートパターンと交差して前記第1方向と垂直な第２方向に形成されたコントロールゲートパターンと、
前記セル領域周辺の前記インターフェース領域に形成されて、前記諸フローティングゲートパターンの一先端と離隔して、第２方向へと形成されたダミーフローティングゲートパターンを含めることを特徴とする半導体素子。
【請求項１５】
前記ダミーフローティングゲートパターンの長さと前記コントロールゲートパターンの長さが同一であることを特徴とする請求項１４に記載の半導体素子。
【請求項１６】
前記フローティングゲートパターンと前記ダミーフローティングゲートパターン間の離隔距離は、0.13〜1.56μｍであることを特徴とする請求項１４に記載の半導体素子。
【請求項１７】
前記ダミーフローティングゲートパターンの短軸の線幅は、0.13〜1.56μｍであることを特徴とする請求項１４に記載の半導体素子。
【請求項１８】
半導体基板のセル領域に配置された諸フローティングゲートパターンと前記セル領域周辺のインターフェース領域に、前記諸フローティングゲートパターンの長さ方向と垂直方向へと離隔して配置された、ダミーフローティングゲートパターンを形成する段階と、
前記半導体基板のセル領域に、前記フローティングゲートパターンと交差するコントロールゲートパターンを形成する段階を含めることを特徴とする半導体素子の製造方法。
【請求項１９】
前記コントロールゲートパターンを形成する段階において、
前記フローティングゲートパターン及び前記ダミーフローティングゲートパターンが形成された前記半導体基板全面に、ポリーシリコン膜と反射防止膜及びフォトレジスト膜を順次に形成する段階と、
前記フォトレジスト膜を、選択的に露光した後現像してフォトレジストパターンを形成して、前記反射防止膜及び前記ポリーシリコン膜をパターニングして、前記セル領域に前記フローティングゲートパターンと交差するコントロールゲートパターンを形成する段階を含めることを特徴とする請求項１８に記載の半導体素子の製造方法。
【請求項２０】
前記セル領域及びインターフェース領域で、前記半導体基板に所定の深さでトレンチを形成して、前記トレンチ内に素子分離膜パターンを形成する段階を更に含むことを特徴とする請求項１８に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及びその製造方法に関するものである。
【背景技術】
【０００２】
一般的にフラッシュメモリーは、従来イーピーロム(EPROM：Erasable Programmable Read Only Memory)とイーイーピーロム(EEPROM：Electrically Erasable PROM)の長所を同時に具現しようとすることから出発したもので、電気的に、データのプログラミングと消去が可能ながらも、且つ簡単な製造工程及び小型化されたチップサイズ等の面で、低い製造単価を志向する。
【０００３】
また、フラッシュメモリーは、電源が切られてもデータが消滅しない非揮発性半導体メモリーであるが、情報のプログラミングと消去がシステム内で電気的に容易に行われるという点において、ラム(RAM：Random Access Memory)の性格を持つことから、メモリーカードやポータブルオフィスオートメーション器機のハードディスクを取り替える記憶装置などに利用されている。
【０００４】
このようなフラッシュメモリーでデータのプログラミングは、ホットエレクトロン(hot electron)の注入によって行われる。即ち、ソースとドレーンの間にかかるポテンシャル差によってチャンネル内でホットエレクトロンが発生されれば、その中、ゲートを成す多結晶シリコーン酸化膜の間のポテンシャル障壁である3.1eV以上のエネルギーを得た一部エレクトロンが、コントロールゲートにかかる高い電場によってフローティングゲートに移動して保存される。
【０００５】
したがって、一般的なＭＯＳ素子では、ホットエレクトロンが素子の劣化原因になるから、可能な限り抑制させる方向に素子設計が行われるが、フラッシュメモリーでは、このようなホットエレクトロンを生成させる方向に素子設計が行われる。
【０００６】
このようなフラッシュメモリーでゲートパターン形成の時に、ゲート臨界寸法(ＣＤ：critical dimension)は素子特性を決める重要な因子である。
【０００７】
一般的に、前記ゲートパターンを形成するために、基板上にポリーシリコン膜を形成して、前記ポリーシリコン膜上に反射防止膜及びフォトレジストパターンを形成して、前記フォトレジストパターンをマスクで前記反射防止膜及びポリーシリコン膜をパターニングする。
【０００８】
図１は、実施例による半導体素子の製造工程の一部を表している断面図である。
【０００９】
半導体基板１０は、諸素子が形成されるセル領域(Cell Area：CA)と、セル領域(CA)周辺の周辺領域(Peripheral Area：PA)と、前記セル領域(CA)と前記周辺領域(PA)の間のインターフェース領域(Interface Area：IA)が形成されている。
【００１０】
前記半導体基板１０は、諸素子が形成されるアクティブ領域を定義する素子分離膜パターン１１が形成されている。
【００１１】
前記セル領域(CA)上には、諸フラッシュメモリー素子が形成されるが、前記半導体基板１０上にフローティングゲート１３が形成されて、前記フローティングゲート１３上にコントロールゲート形成用ポリーシリコン膜１５が形成されている。
【００１２】
前記ポリーシリコン膜１５をパターニングして、コントロールゲートを形成するために、前記ポリーシリコン膜１５上に、ハードマスク膜１７と反射防止膜１９及びフォトレジストパターン２０が順次に形成されている。
【００１３】
ところが、前記フローティングゲート１３は、前記セル領域(CA)のみに形成されているので、これによって生じた段差によって、前記反射防止膜１９はセル領域(CA)で、中央から角に行くほど厚さが薄くなる間引き(thinning)現象が発生される。
【００１４】
このような間引き現象が発生された反射防止膜１９は、コーティングされるセル領域(CA)の端からフォト工程でコントロールゲートパターニングを遂行する時、前記反射防止膜１９の厚さ変化に従って光反射率が変動されて、フォトレジストパターン２０の臨界寸法が小さくなる等の問題を起こす。
【００１５】
前記フォトレジストパターン２０の臨界寸法が小さくなる等の問題が発生されれば、フォトレジストパターン２０が崩れて不良が発生されるとか、コントロールゲート臨界寸法(CD)を一定するように調節することが難しくて、ウエハーの収率低下に直接的で致命的な影響を及ぼして素子の信頼性を低下させる問題点を発生される。
【発明の開示】
【発明が解決しようとする課題】
【００１６】
実施例は、コントローラゲート形成のためのフォト工程において、反射膜の間引き(thinning)現象を防止して、工程マージンを確保できる半導体素子及びその製造方法を提供することを課題とする。
【課題を解決するための手段】
【００１７】
実施例による半導体素子は、半導体基板のセル領域に形成されたフローティングゲートパターンと、前記フローティングゲートパターンから延長されて、前記セル領域周辺の前記インターフェース領域に形成されたダミーフローティングゲートパターンと、及び前記半導体基板のセル領域で、前記フローティングゲートパターンと交差するコントロールゲートパターンを含めることを特徴とする。
【００１８】
また、実施例による半導体素子は、半導体基板のセル領域に、第１方向へと長く形成された諸フローティングゲートパターンと、前記半導体基板のセル領域で、前記諸フローティングゲートパターンと交差して前記第1方向と垂直な第２方向に形成されたコントロールゲートパターンと、及び前記セル領域周辺の前記インターフェース領域に形成されて、前記諸フローティングゲートパターンの一先端と離隔して、第２方向へと形成されたダミーフローティングゲートパターンを含めることを特徴とする。
【００１９】
そして、実施例による半導体素子の製造方法は、半導体基板のセル領域に配置されたフローティングゲートパターンと、前記フローティングゲートパターンから、前記セル周辺領域のインターフェース領域に延長されたダミーフローティングゲートパターンを形成する段階と、及び前記半導体基板のセル領域に、前記フローティングゲートパターンと交差するコントロールゲートパターンを形成する段階を含めることを特徴とする。
【００２０】
また、実施例による半導体素子の製造方法は、半導体基板のセル領域に配置された諸フローティングゲートパターンと前記セル領域周辺のインターフェース領域に、前記諸フローティングゲートパターンの長さ方向と垂直方向へと離隔して配置された、ダミーフローティングゲートパターンを形成する段階と、及び前記半導体基板のセル領域に、前記フローティングゲートパターンと交差するコントロールゲートパターンを形成する段階を含めることを特徴とする。
【発明の効果】
【００２１】
実施例によれば、半導体素子製造工程において、コントロールゲート形成のためのフォト工程で、下部のフローティングゲートをインターフェース領域まで延長するとかダミーパターンを形成して、上部の反射防止膜の間引き現象を防止して、露光時工程マージンを確保することで、収率を増大させて不良率を低下させる効果がある。
【００２２】
また、実施例によれば、半導体素子製造工程において、コントロールゲート臨界寸法を均一に形成することができるので、素子の性能を向上させることができる効果がある。
【発明を実施するための最良の形態】
【００２３】
以下、添付された図面を参照にして、実施例による半導体素子及びその製造方法を具体的に説明する。以下、各部材は選択的又は交換的に使われることもある。また、添付した図面の各構成要素の寸法は、発明への理解をし易くするために拡大して図示したものであり、図示された各構成要素の寸法の割合は実際寸法の割合と違う場合もある。また、図面に図示された全ての構成要素が、必ずしも本発明に含まれなければならないとか、限定されるのではなく、本発明の核心的な特徴を除いた構成要素たちは、付加又は削除されることもある。本発明による実施例の説明において、各層(膜)、領域、パターンまたは構造物等が、基板、各層(膜)、領域、パッドまたはパターン等の[上(on/above/over/upper)]にまたは [下(down/below/under/lower)]に形成されることに記載される場合において、その意味は各層(膜)、領域、パッド、パターンまたは構造物等が、直接基板、各層(膜)、領域、パッドまたはパターン等に接触されて形成される場合に解釈されることもでき、違う層(膜)、違う領域、違うパッド、違うパターンまたは違う構造物等が、その間に追加的に形成される場合に解釈されることもできる。従って、その意味は、発明の技術的思想に基づいて判断されなければならない。
【００２４】
実施例を説明するに当たって、関連された公示、構成または機能においての具体的な説明が、本発明の要旨を乱す可能性があると判断される場合は、その詳しい説明は省略する。
【００２５】
実施例は、フラッシュメモリー素子に適用されうる。
【００２６】
前記フラッシュメモリー素子は、フローティングゲート及びコントロールゲートを含んでもよい。
【００２７】
図２は、実施例による半導体素子の一部を表している平面図であり、図３は図２のＩ-Ｉ’線に沿った断面図である。
【００２８】
図２及び図３に図示したように、諸素子が形成されるセル領域(Cell Area：CA)と、前記セル領域(CA)の周辺に形成される周辺領域(Peripheral Area：PA)と、前記セル領域(CA)と前記周辺領域(PA)の間に形成されたインターフェース領域(Interface Area：IA)が半導体基板１００上に定められている。
【００２９】
前記半導体基板１００には、前記セル領域(CA)の諸素子を電気的に隔離させ、前記諸素子下部にアクティブ領域を定義するために素子分離膜パターン１０１が形成されている。
【００３０】
前記素子分離膜パターン１０１は、インターフェース領域(IA)に形成されてもよい。
【００３１】
前記セル領域(CA)は、フローティングゲートパターン１１０とコントロールゲートパターン１２０が、互いに交差して諸単位セル(unit cell)を形成し、前記フローティングゲートパターン１１０と前記コントロールゲートパターン１２０との間には、誘電体膜(図示していない)が介在している。
【００３２】
前記誘電体膜は、ＯＮＯ(oxide-nitride-oxide)膜であってもよい。
【００３３】
前記セル領域(CA)に形成された前記フローティングゲートパターン１１０は、前記インターフェース領域(IA)へと延長されて、ダミーフローティングゲートパターン１１０ａを形成する。
【００３４】
前記ダミーフローティングゲートパターン１１０ａは、前記セル領域(CA)より0.13〜1.56μｍ延長されて形成されうる。
【００３５】
前記ダミーフローティングゲートパターン１１０ａが、前記インターフェース領域(IA)まで延長し、前記コントロールゲートパターン１２０形成工程時に、段差が低減するので、前記コントロールゲートパターン１２０の臨界寸法が均一に形成される。
【００３６】
図４は、図３の半導体素子を製造するための工程の中、コントロールゲートパターン形成工程を表している断面図である。
【００３７】
図４に図示しているように、セル領域(CA)に形成されたフローティングゲートパターン１１０と、前記フローティングゲートパターン１１０からインターフェース領域(IA)に延長されたダミーフローティングゲートパターン１１０ａが半導体基板１００上に形成されている。
【００３８】
前記フローティングゲートパターン１１０及び前記ダミーフローティングゲートパターン１１０aの厚さは、約５００Å〜２５００Åの厚さに形成されうる。
【００３９】
前記フローティングゲートパターン１１０及び前記ダミーフローティングゲートパターン１１０a上には、誘電体膜が形成されている。
【００４０】
前記フローティングゲートパターン１１０及び前記ダミーフローティングゲートパターン１１０aが形成された前記半導体基板１００全面には、コントロールゲートパターン形成用のポリーシリコン膜１２０ａが形成される。
【００４１】
前記ポリーシリコン膜１２０ａを、ＬＰ−ＣＶＤ(low pressure chemical vapor deposition)を利用して前記半導体基板１００上に蒸着する。
【００４２】
前記ポリーシリコン膜１２０ａは、５００〜２５００Åの厚さに形成されうる。
【００４３】
前記ポリーシリコン膜１２０ａ上には、酸化膜等で構成されたハードマスク膜１８１が形成される。
【００４４】
前記ハードマスク膜１８１は、前記コントロールゲートパターン１２０のフォト工程で、エッチングマージンを確保して、微細な線幅でコントロールゲートパターン１２０を形成するようにするために用いられる。
【００４５】
前記ハードマスク膜１８１は、シリコン窒化膜(SiOx)とシリコン酸化膜(SiNx)及びシリコン酸窒化膜(SiON)中、少なくとも一つを含んでもよい。
【００４６】
前記ハードマスク膜１８１は、５００Å〜２０００Åの厚さに形成する。
【００４７】
前記ハードマスク膜１８１上に反射防止膜１８３を形成する。
【００４８】
前記反射防止膜１８３は、上部のフォトレジスト膜の露光時に、表面反射を小さくして、光の強度を大きくすることと同時に、反射光による散乱光の除去に使われる。このため、前記反射防止膜１８３は、フォトレジストパターン１８５の臨界寸法及びプロファイルに影響を及ぼす。
【００４９】
前記反射防止膜１８３は、２００Å〜１０００Åの厚さに形成されうる。
【００５０】
前記反射防止膜１８３は、有機膜又は無機膜で構成されるうる。
【００５１】
前記反射防止膜１８３は、セル領域(CA)の端でも均一な厚さを持って形成される。なぜなら、前記ダミーフローティングゲートパターン１１０aがインターフェース領域(IA)まで延長されて形成され、前記セル領域(CA)の端で段差によるコーティング不良を防止することができるからである。前記インターフェース領域(IA)で間引き現象が発生するとしても、前記セル領域(CA)上の反射防止膜１８３に影響を与えないので、前記セル領域(CA)に良質な諸素子を形成することができる。
【００５２】
前記反射防止膜１８３上にフォトレジスト膜を形成して、選択的に露光した後現像して、フォトレジストパターン１８５を形成する。
【００５３】
前記フォトレジストパターン１８５は、前記セル領域(CA)上に形成されるが、前記反射防止膜１８３の厚さがセル領域(CA)内で均一に形成されるので、フォトレジストパターン１８５の臨界寸法(CD)が均一に形成されうる。
【００５４】
したがって、マスクとして前記フォトレジストパターン１８５を用いて、前記反射防止膜１８３とハードマスク膜１８１及びポリーシリコン膜をエッチングする際に、コントロールゲートパターン１２０の臨界寸法が均一になり、素子の性能を向上させて信頼性を確保することができる。さらに、ウエハーの収率が向上する。
【００５５】
図５は、実施例による半導体素子の一部を表している平面図であり、図６は、図５のＩＩ‐ＩＩ’線に沿った断面図である。
【００５６】
図５及び図６に図示したように、諸素子が形成されるセル領域(CA)と、前記セル領域(CA)の周辺に形成される周辺領域(PA)と、前記セル領域(CA)と前記周辺領域(PA)の間に形成されたインターフェース領域(IA)が半導体基板２００上に定められている。
【００５７】
前記半導体基板２００には、前記セル領域(CA)の諸素子を電気的に隔離させ、前記諸素子下部にアクティブ領域を定義するために素子分離膜パターン２０１が形成されている。
【００５８】
前記素子分離膜パターン２０１は、インターフェース領域(IA)に形成されてもよい。
【００５９】
前記セル領域(CA)は、フローティングゲートパターン２１０とコントロールゲートパターン２２０が、互いに交差して諸単位セルを形成し、前記フローティングゲートパターン２１０と前記コントロールゲートパターン２２０との間には、誘電体膜(図示していない)が介在している。
【００６０】
前記誘電体膜は、ＯＮＯ(oxide-nitride-oxide)膜であってもよい。
【００６１】
前記セル領域(CA)に形成された前記フローティングゲートパターン２１０の長さ方向と垂直方向に、前記インターフェース領域(IA)にダミーフローティングゲートパターン２１０ａを形成する。
【００６２】
前記ダミーフローティングゲートパターン２１０ａは、前記コントロールゲートパターン２２０と同一な方向に形成されうる。
【００６３】
前記ダミーフローティングゲートパターン２１０ａの長さと前記コントロールゲートパターン２２０の長さが同一であってもよい。
【００６４】
前記ダミーフローティングゲートパターン２１０ａと前記セル領域(CA)の諸フローティングゲートパターン２１０は互いに離隔し、その離隔空間は前記セル領域(CA)境界より0.13〜1.56μｍの間の線幅を持ちうる。
【００６５】
前記ダミーフローティングゲートパターン２１０ａの幅は、0.13〜1.56μｍであってもよい。
【００６６】
前記ダミーフローティングゲートパターン２１０ａが、前記インターフェース領域(IA)から前記フローティングゲートパターン２１０と所定間隔離隔して配置されるので、前記コントロールゲートパターン２２０形成時、反射防止膜が均一な厚さに形成される。これにより、前記コントロールゲートパターン２２０の臨界寸法が均一に形成される。
【００６７】
図７は、図３の半導体素子を製造するための工程の中、コントロールゲートパターン形成工程を示す断面図である。
【００６８】
図７に図示しているように、半導体基板２００上のセル領域(CA)に、諸フローティングゲートパターン２１０が並んで配置されている。
【００６９】
前記諸フローティングゲートパターン２１０の長さ方向と垂直な方向に、ダミーフローティングゲートパターン２１０ａがインターフェース領域(IA)に形成されている。
【００７０】
前記ダミーフローティングゲートパターン２１０ａは、前記諸フローティングゲートパターン２１０の角と所定間隔だけ離隔して配置される。
【００７１】
前記ダミーフローティングゲートパターン２１０ａと前記諸フローティングゲートパターン２１０の端との間の離隔距離は0.13〜1.56μｍであってもよい。
【００７２】
前記ダミーフローティングゲートパターン２１０ａの短軸の幅は0.13〜1.56μｍであってもよい。
【００７３】
前記フローティングゲートパターン２１０及び前記ダミーフローティングゲートパターン２１０aの厚さは、約５００Å〜２５００Åの厚さに形成されうる。
【００７４】
前記フローティングゲートパターン２１０及び前記ダミーフローティングゲートパターン２１０a上には、誘電体膜が形成されている。
【００７５】
前記フローティングゲートパターン２１０及び前記ダミーフローティングゲートパターン２１０aが形成された前記半導体基板２００全面には、コントロールゲートパターン形成用のポリーシリコン膜２２０ａが形成される。
【００７６】
前記ポリーシリコン膜２２０ａを、ＬＰ−ＣＶＤ(low pressure chemical vapor deposition)を利用して前記半導体基板２００上に蒸着する。
【００７７】
前記ポリーシリコン膜２２０ａは、５００〜２５００Åの厚さに形成されうる。
【００７８】
前記ポリーシリコン膜２２０ａは、前記フローティングゲートパターン２１０と前記ダミーフローティングゲートパターン２１０a間の離隔空間２１１によって発生された段差を沿って、上部面に屈曲を持つ。
【００７９】
前記ポリーシリコン膜２２０ａ上には、酸化膜等で構成されたハードマスク膜２８１が形成される。
【００８０】
前記ハードマスク膜２８１は、前記コントロールゲートパターン２２０のフォト工程で、エッチングマージンを確保して、微細な線幅でコントロールゲートパターン２２０を形成するようにするために用いられる。
【００８１】
前記ハードマスク膜２８１は、前記フローティングゲートパターン２１０と前記ダミーフローティングゲートパターン２１０a間で屈曲を持つ前記ポリーシリコン膜２２０ａを沿って、屈曲を持ってもよい。
【００８２】
前記ハードマスク膜２８１は、シリコン窒化膜(SiOx)とシリコン酸化膜(SiNx)及びシリコン酸窒化膜(SiON)中、少なくとも一つを含みうる。
【００８３】
前記ハードマスク膜２８１は、５００Å〜２０００Åの厚さに形成する。
【００８４】
前記ハードマスク膜２８１上に反射防止膜２８３を形成する。
【００８５】
前記反射防止膜２８３は、前記フォトレジスト膜の露光時に、表面反射を小さくして、光の強度を大きくすることと同時に、反射光による散乱光の除去に使われる。これにより、前記フォトレジスト膜の露光及び現像によって形成されたフォトレジストパターン２８５のプロファイルが向上する。
【００８６】
前記反射防止膜２８３は、２００Å〜１０００Åの厚さに形成されうる。
【００８７】
前記反射防止膜２８３は、有機膜又は無機膜で構成されうる。
【００８８】
前記反射防止膜２８３が有機膜である場合、スピンコーティングなどで前記ハードマスク膜上に塗布してもよい。
【００８９】
前記フローティングゲートパターン２１０と前記ダミーフローティングゲートパターン２１０aの間の離隔空間２１１によって発生された段差により、諸上部層に屈曲が形成される。これにより、前記反射防止膜２８３の物質が、コーティングの時に前記屈曲等に流れ込み、前記セル領域(CA)の端で前記反射防止膜２８３の厚さが変動されることを防止するダンパ(damper)の役割を果たす。
【００９０】
前記のような構造によって、前記反射防止膜２８３は、セル領域(CA)の端でも均一な厚さに形成される。
【００９１】
従って、前記セル領域(CA)に良質な諸素子を形成することができる。
【００９２】
前記反射防止膜２８３上にフォトレジスト膜を形成して、選択的に露光した後現像して、フォトレジストパターン２８５を形成する。
【００９３】
前記フォトレジストパターン２８５は、前記セル領域(CA)上に形成されるが、前記反射防止膜２８３の厚さがセル領域(CA)内で均一に形成されるので、フォトレジストパターン２８５の臨界寸法(CD)が均一に形成されうる。
【００９４】
したがって、前記フォトレジストパターン２８５をマスクで、前記反射防止膜２８３とハードマスク膜２８１及びポリーシリコン膜２２０ａをエッチング時に、コントロールゲートパターン２２０の臨界寸法が均一になり、素子の性能を向上させて信頼性を確保することができる。さらに、ウエハーの収率が向上する。
【００９５】
以上で、実施例を中心に説明したが、これは、単なる例であり、本発明を限定するものではなく、本発明が属する分野の通常の知識を持った者であれば、本発明の本質的特性を離脱しない範囲で、以上で例示されていない様々な変形と応用が、可能であることを分かるだろう。例えば、本発明の実施例に具体的に現された各構成要素は変形して実施することができるのである。そして、このような変形と応用に係る諸差異点は、添付された請求範囲で規定する本発明の範囲に、含まれることと解釈されなければならない。
【図面の簡単な説明】
【００９６】
【図１】実施例による半導体素子の製造工程の一部を表している断面図である。
【図２】実施例による半導体素子の一部を表している平面図である。
【図３】図２のＩ-Ｉ’線を沿って切断して表している断面図である。
【図４】図３の半導体素子を製造するための工程の中、コントロールゲートパターン形成工程を表している断面図である。
【図５】実施例による半導体素子の一部を表している平面図である。
【図６】図５のＩＩ‐ＩＩ’線を沿って切断して表している断面図である。
【図７】図６の半導体素子を製造するための工程の中、コントロールゲートパターン形成工程を表している断面図である。
【符号の説明】
【００９７】
１０      半導体基板
１１      素子分離膜パターン
１３      フローティングゲート
１５      ポリーシリコン膜
１７      ハードマスク膜
１９      反射防止膜
２０      フォトレジストパターン
１００    半導体基板
１０１    素子分離膜パターン
１１０    フローティングゲートパターン
１２０    コントロールゲートパターン
１８１    ハードマスク膜
１８３    反射防止膜
１８５    フォトレジストパターン
２００    半導体基板
２０１    素子分離膜パターン
２１０    フローティングゲートパターン
２１１    離隔空間
２２０    コントロールゲートパターン
２８１    ハードマスク膜
２８３    反射防止膜
２８５    フォトレジストパターン
１１０ａ  ダミーフローティングゲートパターン
１２０ａ  ポリーシリコン膜
２１０ａ  ダミーフローティングゲートパターン
２２０ａ  ポリーシリコン膜
ＰＡ      周辺領域
ＩＡ      インターフェース領域
ＣＡ      セル領域    
【図１】
2009141360.tif 000003
【図２】
2009141360.tif 000004
【図３】
2009141360.tif 000005
【図４】
2009141360.tif 000006
【図５】
2009141360.tif 000007
【図６】
2009141360.tif 000008
【図７】
2009141360.tif 000009