(57)【要約】【課題】  深さの異なる複数のコンタクトホールを有する構造であって、簡易な製造工程の下、基板に対するエッチングダメージを招来せず製造することが可能な半導体装置及びその製造方法を提供する。【解決手段】  半導体基板１上の一部領域にフィールド酸化膜２を形成し、その後にフィールド酸化膜２の一部領域をエッチング処理して凹部構造３２を形成し、その後に、少なくとも凹部構造３２の底面を覆うように、フィールド酸化膜２の上層に下部電極７、酸化膜８、上部電極９を形成し、ソース・ドレイン拡散領域６を形成し、その後に全面に層間絶縁膜１０を堆積する。そして、拡散領域６の上面が露出するように拡散領域６の上方領域に係る層間絶縁膜１０をエッチングして第１コンタクトホール１１ａを形成すると共に、上部電極９の上面が露出するように凹部構造３２の上方領域に係る層間絶縁膜１０をエッチングすることで第２コンタクトホール１１ｃを形成する。【選択図】        図１
2009141272.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上の一部領域に、凹部構造を有して形成されたフィールド酸化膜と、
前記フィールド酸化膜が形成されていない活性領域の一部表面に形成された導電性の第１導電領域と、
前記フィールド酸化膜の上層に、少なくとも前記凹部構造内の底面を覆うように形成された、少なくとも最上層が導電性の第１材料膜で構成された１層又は多層構造のフィールド領域膜と、
前記半導体基板の上層に、前記第１導電領域及び前記フィールド領域膜を覆うように形成された層間絶縁膜と、
前記層間絶縁膜を貫通して前記第１導電領域に電気的に接続する第１コンタクトプラグと、
前記層間絶縁膜を貫通して前記凹部構造の上方領域において前記第１材料膜に電気的に接続する第２コンタクトプラグと、を有してなることを特徴とする半導体装置。
【請求項２】
前記フィールド領域膜が、前記第１材料膜と、前記第１材料膜の下層に形成された絶縁性の第２材料膜と、前記第２材料膜の下層に形成された導電性の第３材料膜と、を有してなるキャパシタを構成することを特徴とする請求項１に記載の半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置の製造方法であって、
前記半導体基板上の一部領域に前記フィールド酸化膜を形成する第１工程と、
前記第１工程終了後、前記フィールド酸化膜の一部領域をエッチング処理して前記凹部構造を形成する第２工程と、
前記第２工程終了後、少なくとも前記凹部構造の底面を覆うように、少なくとも最上層が前記第１材料膜からなる一層又は多層構造の前記フィールド領域膜を前記フィールド酸化膜の上層に堆積する第３工程と、
前記第２工程終了後であって、前記第３工程の開始前又は第３工程の終了後に、前記半導体基板上に前記第１導電領域を形成する第４工程と、
前記第３及び第４工程の両工程が終了後、全面に前記層間絶縁膜を堆積する第５工程と、
前記第５工程終了後、前記第１導電領域の上面が露出するように前記第１導電領域上方に係る前記層間絶縁膜をエッチングすることで第１コンタクトホールを形成すると共に、前記凹部構造の上方領域において前記第１材料膜の上面が露出するように前記第１材料膜上方に係る前記層間絶縁膜をエッチングすることで第２コンタクトホールを形成する第６工程と、
前記第６工程終了後、前記第１及び第２コンタクトホール内に導電性のコンタクト材料膜を充填することで前記第１及び第２コンタクトプラグを形成する第７工程と、を有することを特徴とする半導体装置の製造方法。
【請求項４】
前記第１工程において、前記フィールド酸化膜と共に第１ゲート酸化膜を形成し、
前記第２工程において、一部領域に係る前記フィールド酸化膜と共に、所定の厚膜形成予定領域以外の領域内に形成された前記第１ゲート酸化膜を除去し、
前記第２工程終了後であって、前記第３及び第４工程の両工程の開始前に、前記半導体基板面に熱酸化処理を施すことで、前記活性領域内の、前記厚膜形成予定領域以外に第２ゲート酸化膜を、前記厚膜形成予定領域内に前記第２ゲート酸化膜よりも厚膜化された第３ゲート酸化膜を形成する工程を有することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第４工程開始前にゲート電極を形成し、
前記第４工程において、前記ゲート電極をマスクとしてイオン注入を行うことで前記第１導電領域であるソース・ドレイン領域を形成する工程であることを特徴とする請求項３又は４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、コンタクト構造を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置の製造において、活性領域や電極との電気的接続を形成するために層間絶縁膜内にコンタクトを形成する手法は一般的に用いられている。
【０００３】
ここで、コンタクトを形成する工程の前には、前記の層間絶縁膜を成膜する工程が行われる。このとき、下地に段差が形成されているときには、この段差に応じて層間絶縁膜の表面にも凹凸が形成されるため、かかる凹凸を平坦化すべく、成膜後に化学機械研磨法(Chemical  Mechanical  Polishing法：ＣＭＰ法)を用いて層間絶縁膜の平坦化処理を行うのが通常である。平坦化処理を実行した後には、下地の段差上面（段差部の凸側の面）の上方においては層間絶縁膜の膜厚は薄くなり、段差底面（段差部の凹側の面）の上方においては層間絶縁膜の膜厚は厚くなる。
【０００４】
図５は、上記のような下地に段差を有する状態の下で成膜された層間絶縁膜に対してコンタクトを形成する際の工程を示す概略断面構造図であり、工程順に図５（ａ）〜（ｃ）に示している。
【０００５】
図５（ａ）に示されるように、半導体基板１に形成されたフィールド酸化膜１０１に囲まれた領域に形成されたＰ型又はＮ型のソース・ドレイン拡散領域６、ゲート酸化膜４、ポリシリコンで構成されたゲート電極５からなるＭＯＳトランジスタ３６が段差底面４０（以下、「第１表面４０」と記載）上に形成されている。各膜厚値としては、例えば、フィールド酸化膜１０１は６００ｎｍ程度、ゲート酸化膜４は１０ｎｍ程度、ゲート電極５は２００ｎｍ程度とする。
【０００６】
又、前記フィールド酸化膜１０１上にポリシリコンからなる下部電極７及び上部電極９、並びに両電極によって上下方向に挟まれて形成された酸化膜８からなるポリシリコン容量素子（キャパシタ素子）が段差上面４１（以下、「第２表面４１」と記載）に形成されており、更に半導体基板１の表面は層間絶縁膜１０で覆われている。各膜厚値としては、例えば、下部電極７は２００ｎｍ程度、酸化膜８は５０ｎｍ程度、上部電極９は２００ｎｍ程度とし、層間絶縁膜１０は１５００ｎｍ程度（成膜時）とする。
【０００７】
図５（ａ）は、層間絶縁膜１０を成膜後、成膜表面をＣＭＰ法により平坦化した状態における断面構造図を示したものである。平坦化処理が施されることにより、第１表面４０の上方における層間絶縁膜１０の膜厚Ｔ１は１５００ｎｍ程度と厚く、第２表面４１の上方における層間絶縁膜１０の膜厚Ｔ２は、７５０ｎｍ程度でＴ１よりも薄く構成されている。
【０００８】
層間絶縁膜１０に対する平坦化処理を実行後、図５（ｂ）に示されるように第１表面４０上のソース・ドレイン拡散領域６、及び第２表面４１上の上部電極９に対して夫々コンタクト接続を形成するために、コンタクトホール１１ａ、１１ｃを形成する。このとき、前記のように、第１表面４０上よりも第２表面４１上の領域の方が、層間絶縁膜１０が薄い膜厚で形成されているため、図５（ｂ）に示されるように、エッチングが進行して上部電極９の上面が初めて露出した時点では、ソース・ドレイン拡散領域６の上面は未だ露出していない。
【０００９】
かかる状態の下で、ソース・ドレイン拡散領域６の上面が露出するまでエッチングを更に進行させると、上部電極９に対してもエッチングが進行してしまう。ソース・ドレイン拡散領域６の上面が露出させるためには、深い位置における層間絶縁膜１０をエッチング除去する必要があるが、層間絶縁膜１０に対するエッチング速度は深さ方向に進むほど低下する。このため、ソース・ドレイン拡散領域６の上面を露出させるためには、上部電極９が露出された後においても、更に一定のエッチング時間が必要となり、その時間が長くなればなるほど上部電極９に対する膜減りが大きくなる。
【００１０】
例えば、上部電極９に対する層間絶縁膜１０のエッチング選択比が５程度であるとすれば、第１表面４０上方に係る層間絶縁膜１０を膜厚７５０ｎｍ程度エッチングする間に、第２表面４１上方に形成された上部電極９は１５０ｎｍ程度膜減りしてしまう。このため、半導体基板１内での膜厚ばらつきやエッチング速度ばらつきなどを考慮すると、場合によっては図５（ｃ）に示されるようにコンタクトホール１１ｃが上部電極９を貫通して、その下層の酸化膜８に達してしまう恐れがある。その結果、安定した素子特性及び信頼性が得られないという問題があった。
【００１１】
この問題を解決するために、エッチング深さが異なる２つのコンタクトホール間でエッチング速度を調整するコンタクトホール形成方法が、下記特許文献１に開示されている。
【００１２】
特許文献１によれば、層間絶縁膜の膜厚が薄い領域において、露出したい導電性材料の上層に予めＳｉＮ膜を形成しておく。図６（ａ）は、図５（ａ）と同様の下地構造を有する半導体装置に対し、ＳｉＮ膜１１６を上部電極９の上層に形成した後に層間絶縁膜１０を成膜後平坦化処理を実行した状態の概略断面構造図である。
【００１３】
図６（ａ）の状態の後、エッチング処理を実行すると、層間絶縁膜１０の膜厚が薄くなっている第２表面４１上に形成されたＳｉＮ膜１１６の上面が露出される（図６（ｂ））。ここで、ＳｉＮ膜１１６は層間絶縁膜１０と比べてエッチング速度が遅いため、その後エッチングを進行させた場合、第１表面４０上方に係る層間絶縁膜１０の膜減りに比べて、第２表面４１上方に係るＳｉＮ膜１１６の膜減りが遅い。従って、ソース・ドレイン拡散領域６が露出するまでに要する時間と、上部電極９が露出するまでに要する時間との時間差を短くすることができ、これによって、上部電極９に対して進行するエッチング量を軽減させることができる（図６（ｃ））。
【００１４】
【特許文献１】特開平９−１７８６２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかしながら、上記特許文献１に記載の方法による場合、第２表面４１の上方領域にのみＳｉＮ膜１１６を形成する必要がある。このためには、新たなフォトリソ工程及びエッチング工程を必要とするため、製造工程が増加するという問題が生じる。
【００１６】
又、具体的には、ＳｉＮ膜１１６を基板全面に堆積した後、第２表面４１上方以外の領域に形成されたＳｉＮ膜１１６を除去するエッチングを行う必要がある。前記のようにＳｉＮ膜１１６はエッチング速度が遅いことから、ＳｉＮ膜１１６を除去するに際しては、ＳｉＮ膜１１６に対してエッチングが進行するようある程度大きなエッチング出力の下でその処理が行われる。この結果、第２表面４１上方以外に形成されたＳｉＮ膜１１６を完全に除去すると、そのＳｉＮ膜１１６下層部分に対しても前記のような大きなエッチング出力条件下の環境に曝される。このため、例えば図６のように第１表面４０上にトランジスタ３６を形成する場合に、ソース・ドレイン拡散領域６がＳｉＮ膜１１６のエッチング工程に係る環境下に曝されることとなり、この結果当該領域６に対してエッチングダメージが加えられ、トランジスタ特性及び信頼性に悪影響を及ぼす場合がある。従って、前記特許文献１に記載された技術を半導体基板上に形成されたトランジスタにおけるコンタクト形成に応用することは困難である。
【００１７】
本発明は、上記の問題点に鑑み、深さの異なる複数のコンタクトホールを有する構造であって、工程数を大幅に増加することなく製造することが可能な半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１８】
上記目的を達成するための本発明に係る半導体装置は、半導体基板上の一部領域に、凹部構造を有して形成されたフィールド酸化膜と、前記フィールド酸化膜が形成されていない活性領域の一部表面に形成された導電性の第１導電領域と、前記フィールド酸化膜の上層に、少なくとも前記凹部構造内の底面を覆うように形成された、少なくとも最上層が導電性の第１材料膜で構成された１層又は多層構造のフィールド領域膜と、前記半導体基板の上層に、前記第１導電領域及び前記フィールド領域膜を覆うように形成された層間絶縁膜と、前記層間絶縁膜を貫通して前記第１導電領域に電気的に接続する第１コンタクトプラグと、前記層間絶縁膜を貫通して前記凹部構造の上方領域において前記第１材料膜に電気的に接続する第２コンタクトプラグと、を有してなることを第１の特徴とする。
【００１９】
本発明に係る半導体装置の上記第１の特徴構成によれば、フィールド領域膜が、フィールド酸化膜上において、当該フィールド酸化膜上に形成された凹部構造の底面を覆うように形成されている。このため、凹部構造を有しない従来のフィールド酸化膜の上層にフィールド領域膜が形成された場合と比較して、当該フィールド領域膜の最上層を形成する第１材料膜の高さ位置が低くなる。従って、活性領域上方に形成された層間絶縁膜の膜厚と、第１材料膜の上方に形成された層間絶縁膜の膜厚との膜厚差を縮めることができる。これにより、製造に際し、両コンタクトプラグを形成するために開口するコンタクトホールの深さの差を縮めることができるため、コンタクトホール形成時に第１材料膜に対して行われるエッチング量を抑制でき、電気的特性の低下が防止される。
【００２０】
又、かかる構成を実現するためには、フィールド酸化膜形成後に当該フィールド酸化膜の一部領域に対してエッチングを施して凹部構造を形成するのみで良く、従来のように新たに他の材料膜を選択的に形成する必要がない。このため、複雑な工程を新たに追加することなく半導体装置の実現が可能である。
【００２１】
又、本発明に係る半導体装置は、上記第１の特徴構成に加えて、前記フィールド領域膜が、前記第１材料膜と、前記第１材料膜の下層に形成された絶縁性の第２材料膜と、前記第２材料膜の下層に形成された導電性の第３材料膜と、を有してなるキャパシタを構成することを第２の特徴とする。
【００２２】
本発明に係る半導体装置の上記第２の特徴構成によれば、コンタクトプラグ形成のためにコンタクトホールを開口するに際し、第１材料膜に対して行われるオーバーエッチングを抑制することができるため、良好な電気的特性を有するキャパシタを備えた半導体装置が実現できる。
【００２３】
このとき、凹部構造の底面及び内側壁、並びに凹部構造の外側に係るフィールド酸化膜の表面を覆うようにフィールド材料膜を形成することで、第１材料膜と第３材料膜との対向面積が確保され、大きな静電容量を有するキャパシタが実現できる。かかる場合においても、第１コンタクトプラグによって凹部構造の底面上方に係る第１材料膜とコンタクトを取ることで、第１及び第２コンタクトプラグ形成のために開口すべきコンタクトホールの深さの差を縮めることができるため、第１の特徴構成と同様、第１材料膜に対するオーバーエッチングを抑制することができる。
【００２４】
又、本発明に係る半導体装置の製造方法は、上記第１又は第２の特徴構成を有する半導体装置の製造方法であって、前記半導体基板上の一部領域に前記フィールド酸化膜を形成する第１工程と、前記第１工程終了後、前記フィールド酸化膜の一部領域をエッチング処理して前記凹部構造を形成する第２工程と、前記第２工程終了後、少なくとも前記凹部構造の底面を覆うように、少なくとも最上層が前記第１材料膜からなる一層又は多層構造の前記フィールド領域膜を前記フィールド酸化膜の上層に堆積する第３工程と、前記第２工程終了後であって、前記第３工程の開始前又は第３工程の終了後に、前記半導体基板上に前記第１導電領域を形成する第４工程と、前記第３及び第４工程の両工程が終了後、全面に前記層間絶縁膜を堆積する第５工程と、前記第５工程終了後、前記第１導電領域の上面が露出するように前記第１導電領域上方に係る前記層間絶縁膜をエッチングすることで第１コンタクトホールを形成すると共に、前記凹部構造の上方領域において前記第１材料膜の上面が露出するように前記第１材料膜上方に係る前記層間絶縁膜をエッチングすることで第２コンタクトホールを形成する第６工程と、前記第６工程終了後、前記第１及び第２コンタクトホール内に導電性のコンタクト材料膜を充填することで前記第１及び第２コンタクトプラグを形成する第７工程と、を有することを第１の特徴とする。
【００２５】
本発明に係る半導体装置の製造方法の上記第１の特徴によれば、フィールド酸化膜に対して形成された凹部構造の底面を覆うようにフィールド領域膜が形成される。そして、第６工程において、フィールド領域膜の最上層である第１材料膜の上面が露出するようにエッチングを実行してコンタクトホールを開口する。
【００２６】
このように、凹部構造の底面上方にコンタクトホールを開口することにより、凹部構造を形成せずフィールド酸化膜上方にコンタクトホールを開口する従来の場合と比較して、層間絶縁膜を開口する深さが深くなる。このため、フィールド酸化膜の外側の活性領域上方において層間絶縁膜を開口すべき深さとの差分が縮まり、第１材料膜に対するオーバーエッチングを抑制することができる。
【００２７】
又、新たにＳｉＮ膜等のエッチングレートの異なる材料膜を成膜する必要がなく、単に第２工程においてフィールド酸化膜に対してエッチング処理を施して凹部構造を形成するのみで良いため、追加的に複雑な工程を要することなくオーバーエッチングの抑制が可能である。
【００２８】
又、本発明に係る半導体装置の製造方法は、上記第１の特徴に加えて、前記第１工程において、前記フィールド酸化膜と共に第１ゲート酸化膜を形成し、前記第２工程において、一部領域に係る前記フィールド酸化膜と共に、所定の厚膜形成予定領域以外の領域内に形成された前記第１ゲート酸化膜を除去し、前記第２工程終了後であって、前記第３及び第４工程の両工程の開始前に、前記半導体基板面に熱酸化処理を施すことで、前記活性領域内の、前記厚膜形成予定領域以外に第２ゲート酸化膜を、前記厚膜形成予定領域内に前記第２ゲート酸化膜よりも厚膜化された第３ゲート酸化膜を形成する工程を有することを第２の特徴とする。
【００２９】
本発明に係る半導体装置の製造方法の上記第２の特徴によれば、工程を新たに追加することなく、第１材料膜に対するオーバーエッチングの抑制と同時に、膜厚の異なる複数のゲート酸化膜を形成することができる。従って、フィールド酸化膜上に第１材料膜を有すると共に、活性領域上に耐圧の異なる複数のゲート電極を備える半導体装置を、複雑な工程を追加することなく実現することができる。
【００３０】
又、本発明に係る半導体装置の製造方法は、上記第１又は第２の特徴に加えて、前記第４工程開始前にゲート電極を形成し、前記第４工程において、前記ゲート電極をマスクとしてイオン注入を行うことで前記第１導電領域であるソース・ドレイン領域を形成する工程であることを第３の特徴とする。
【発明の効果】
【００３１】
本発明の構成によれば、簡易な製造工程の下、基板に対するエッチングダメージを招来することなく、深さの異なる複数のコンタクトホールを有する半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００３２】
以下において、本発明に係る半導体装置（以下、適宜「本発明装置」と称する）、及びその製造方法（以下、適宜「本発明方法」と称する）の各実施形態について図面を参照して説明する。
【００３３】
［第１実施形態］
本発明装置及び本発明方法の第１実施形態（以下、適宜「本実施形態」と称する）につき、図１及び図２を参照して説明する。
【００３４】
図１は、本実施形態に係る本発明方法を用いて半導体装置を製造する際の各工程における概略断面構造図を模式的に示したものであり、工程毎に図１（ａ）〜（ｆ）に分けて図示している。又、図２は、本実施形態に係る本発明方法の製造工程をフローチャートにしたものであり、以下の文中の各ステップは図２に示されるフローチャートの各ステップを表すものとする。
【００３５】
尚、各断面構造図は、模式的に図示されたものであり、図面上の寸法比と実際の寸法比とは必ずしも一致するものではない。第２実施形態においても同様とする。又、図面上において、図５及び図６と同一の構成要素については同一の符号を付している。
【００３６】
まず、図１（ａ）に示されるように、半導体基板１上に公知のＬＯＣＯＳ（LOCal Oxidation of Silicon）法により、フィールド酸化膜２を例えば膜厚６００ｎｍ程度形成する（ステップ＃１）。尚、図１（ａ）では、フィールド酸化を行う前に先に形成したパッド酸化膜３１を除去する前の状態における断面構造を示している。
【００３７】
次に、図１（ｂ）に示されるように、形成された酸化膜の内、除去しない領域に係る酸化膜上にレジスト膜３を形成した後、エッチングを施して酸化膜の除去を行う（ステップ＃２）。このとき、図１（ｂ）のように、フィールド酸化膜２の一部をレジスト膜３で覆わないことにより、ステップ＃２に係るエッチング工程終了後、フィールド酸化膜２内に凹部構造３２が形成される。又、本ステップ＃２によって、併せてパッド酸化膜３１の除去が行われ、活性領域が露出される。
【００３８】
尚、ステップ＃２に係るエッチング工程としては、例えばフッ酸溶液を用いたウェットエッチング処理を行うことで、レジスト膜３によって覆われていない領域に係るフィールド酸化膜２を膜厚３００ｎｍ程度除去して凹部構造３２を形成する。これにより、フィールド酸化膜２は、凹部構造３２の底面と凹部構造３２の外側に係るフィールド酸化膜２の表面との間で段差が形成される。
【００３９】
即ち、本ステップ＃２終了時点において、フィールド酸化膜２が形成されていない第１表面４０、第１表面４０より高さ位置が高く凹部構造３２の外側領域に係るフィールド酸化膜２の表面である第２表面４１、第２表面４１よりも高さ位置の低い凹部構造３２の底面である第３表面４２の各表面が形成されることとなる。
【００４０】
次に、レジスト膜３を除去した後、図１（ｃ）に示されるように、フィールド酸化膜２上に下部電極７、酸化膜８、上部電極９からなるキャパシタ素子３５、並びに、半導体基板上にゲート酸化膜４、ゲート電極５、ソース・ドレイン拡散領域６からなるトランジスタ素子３６を夫々形成する（ステップ＃３）。
【００４１】
具体的には、例えば、第２表面４１及び第３表面４２にまたがるように、即ち凹部構造３２の底面及び内側壁を覆い、更に凹部構造３２外側のフィールド酸化膜２の一部表面を覆うようにポリシリコン膜を膜厚２００ｎｍ程度堆積し、その直上層にＳｉＯ２膜を膜厚５０ｎｍ程度堆積し、更にその直上層にポリシリコン膜を膜厚２００ｎｍ程度堆積した後、これら３層からなる構造体を同時にパターニングすることで、下部電極７、酸化膜８、上部電極９を形成する。これにより、これら３層（７〜９）からなるキャパシタ素子３５が、第２表面４１及び第３表面４２にまたがるように形成される。
【００４２】
又、第１表面４０上において、ＳｉＯ２膜を膜厚１０ｎｍ程度堆積した後、その直上層にポリシリコン膜を膜厚２００ｍ程度堆積し、これら２層からなる構造体を同時にパターニングすることで、第１表面４０上（半導体基板１上）に、ゲート酸化膜４及びゲート電極５が形成される。その後、ゲート電極５をマスクとして半導体基板１に対してイオン注入を行うことでソース・ドレイン拡散領域６が形成され、これによってトランジスタ素子３６が形成される。
【００４３】
次に、図１（ｄ）に示すように、全面に層間絶縁膜１０を成膜後、平坦化処理を行う（ステップ＃４）。具体的には、例えばＳｉＯ２膜を膜厚１５００ｎｍ程度成膜した後、ＣＭＰ法により平坦化処理を行う。これにより、第１表面４０上方に形成されているソース・ドレイン拡散領域６の上層の層間絶縁膜１０の膜厚Ｔ１と、第２表面４１上方に形成されている上部電極９の上層の層間絶縁膜１０の膜厚Ｔ２との間には膜厚差ｄ１２が生じることとなる。一方、第３表面４２上方に形成されている上部電極９の上層の層間絶縁膜の膜厚Ｔ３は、凹部構造３２（図１（ｂ）参照）が形成されることで第３表面４２の深さ位置が第２表面４１よりも深くなっているために膜厚Ｔ２よりは厚くなり、この結果、膜厚Ｔ３と膜厚Ｔ１との膜厚差ｄ１３は、前記膜厚差ｄ１２より小さくなる。
【００４４】
次に、図１（ｅ）に示すように、ソース・ドレイン拡散領域６の上方及び上部電極９の上方に係る層間絶縁膜１０をエッチングして、コンタクトホール１１ａ及び１１ｃを形成する（ステップ＃５）。
【００４５】
コンタクトホール１１ａを形成するに際しては、第１表面４０上に係る層間絶縁膜１０に対し、ソース・ドレイン拡散領域６の上面が露出されるまでエッチングを進行させる必要があるため、前記膜厚Ｔ１分のエッチングが必要となる。
【００４６】
又、コンタクトホール１１ｃを形成するに際し、上部電極９の上方領域の内、第３表面４２の上方（即ち凹部電極４２の底面の上方）位置に係る層間絶縁膜１０に対して、上部電極９の上面が露出されるまでエッチングを進行させる。前記のように、第３表面４２の上方には、上部電極９の上層に膜厚Ｔ２より厚い膜厚Ｔ３の層間絶縁膜１０が形成されているため、上部電極９の上面を露出させるためには、膜厚Ｔ３分の層間絶縁膜１０をエッチングにより除去する必要がある。
【００４７】
従来であれば、層間絶縁膜１０に対するエッチングが膜厚Ｔ２分進行した時点で上部電極９が露出され（図５（ｂ）参照）、これによってコンタクトホール１１ｃが形成される一方で、ソース・ドレイン拡散領域６は未だ露出されていないため、コンタクトプラグ形成のために必要なコンタクトホール１１ａを作成するには、Ｔ１−Ｔ２相当の膜厚分だけ層間絶縁膜１０に対して更にエッチングを進行させる必要があり、その結果、上部電極９に対するオーバーエッチングが行われてしまうという問題があった。
【００４８】
しかし、本実施形態のように、コンタクトホール１１ｃを第３表面４２上方に形成することにより、層間絶縁膜１０に対するエッチングが膜厚Ｔ２分進行した時点では、ソース・ドレイン拡散領域６はもとより上部電極９の上面も未だ露出されていない状態であり、この上部電極９の上面は、更に膜厚Ｔ３−Ｔ２分だけエッチングを進行させた時点で初めて露出される。このため、仮に、膜厚Ｔ３分のエッチングが進行し、上部電極９の上面が露出した時点において、未だソース・ドレイン拡散領域６の上面が露出していなかったとしても、その後高々膜厚Ｔ３−Ｔ１相当分のエッチングを進行させることでソース・ドレイン拡散領域６の上面が露出されるため、従来と比較して上部電極９に対するオーバーエッチングの影響を抑制することができる。
【００４９】
例えば、上記数値例を用いた場合には、膜厚Ｔ１が約１５００ｎｍ程度、膜厚Ｔ２が約７５０ｎｍ程度、膜厚Ｔ３が約１０５０ｎｍ程度である。このため、従来の方法では、層間絶縁膜１０を膜厚Ｔ１−Ｔ２（＝７５０ｎｍ）程度エッチングするのに要する時間だけ上部電極９に対してもエッチング処理が施されてしまうため、上部電極９が大幅にエッチングされてしまう危険があったが、本実施形態の方法によれば、層間絶縁膜１０を膜厚Ｔ１−Ｔ３（＝４５０ｎｍ）程度エッチングするのに要する時間については上部電極９に対してもエッチング処理が施されるものの、従来と比較すれば上部電極９に対して行われるエッチング量を大幅に削減することができる。
【００５０】
上述した本実施形態に係る本発明方法は、あくまでパッド酸化膜３１を除去する工程において、併せてフィールド酸化膜２の一部を除去することで実現でき、その他の特別な工程を必要としない。このため、上記特許文献１のように、上部電極９の上層に新たにＳｉＮ膜１１６を成膜する必要がないため、ＳｉＮ膜１１６成膜のためのフォトリソ工程やエッチング工程が不要となり、簡易な製造工程で実現することができる。特に、ステップ＃２において凹部構造３２を形成するためにフィールド酸化膜２を除去する膜厚を適宜調整することで、前記Ｔ１−Ｔ３の膜厚を調整することができるため、キャパシタ特性に影響が生じない範囲内の値でフィールド酸化膜２を除去することにより、大幅な工程数の増加を伴うことなく、深さの異なる複数の領域に対してコンタクトホールを形成することができる。
【００５１】
更には、上記特許文献１と異なりＳｉＮ膜１１６に対するエッチング工程が不要であるため、基板面に対するエッチングダメージを招来することがない。
【００５２】
ステップ＃５の後は、図１（ｆ）に示すように、Ｗ等のプラグ材料膜で各コンタクトホール内を充填してコンタクトプラグ１２ａ、１２ｂを形成した後、配線層１３を形成する（ステップ＃６）。
【００５３】
［第２実施形態］
本発明装置及び本発明方法の第２実施形態（以下、適宜「本実施形態」と称する）につき、図３及び図４を参照して説明する。
【００５４】
図３は、本実施形態に係る本発明方法を用いて半導体装置を製造する際の各工程における概略断面構造図を模式的に示したものであり、工程毎に図３（ａ）〜（ｇ）に分けて図示している。又、図４は、本実施形態に係る本発明方法の製造工程をフローチャートにしたものであり、以下の文中の各ステップは図４に示されるフローチャートの各ステップを表すものとする。尚、第１実施形態と同一の構成要素については同一の符号を付し、又、同一のステップについては同一のステップ番号を付すことで、その説明を簡略化する。
【００５５】
本実施形態は、第１実施形態と比較して、膜厚の異なるゲート酸化膜を有してなる複数のトランジスタ素子を有する半導体装置を製造する点が異なる。尚、以下の説明においては、厚膜のゲート酸化膜を有するトランジスタ素子３６ｂと、それよりも薄膜のゲート酸化膜を有するトランジスタ素子３６ａ（第１実施形態におけるトランジスタ素子３６に相当）の両者を備える半導体装置を製造する場合について説明する。
【００５６】
まず、第１実施形態と同様、図３（ａ）に示されるように、半導体基板１上に公知のＬＯＣＯＳ法により、フィールド酸化膜２を例えば膜厚６００ｎｍ程度形成する（ステップ＃１）。尚、図３（ａ）では、フィールド酸化を行う前に先に形成したパッド酸化膜３１を除去する前の状態における断面構造を示している。尚、このパッド酸化膜３１は、膜厚１０ｎｍ程度形成するものとする。
【００５７】
次に、図３（ｂ）に示されるように、形成された酸化膜の内、除去しない領域に係る酸化膜上にレジスト膜３を形成した後、エッチングを施して酸化膜の除去を行う（ステップ＃２ａ）。このとき、第１実施形態と同様、本ステップ終了後にフィールド酸化膜２の一部に凹部構造３２を形成すべく、フィールド酸化膜２上においては、凹部構造３２の形成予定領域以外を覆うようにレジスト膜３を形成する。そして、例えばフッ酸溶液を用いたウェットエッチング処理を行うことで、レジスト膜３によって覆われていない領域に係るフィールド酸化膜２を膜厚３００ｎｍ程度除去して凹部構造３２を形成する。
【００５８】
尚、本実施形態では、ステップ＃２と異なり、トランジスタ素子の形成予定領域内において、厚膜のゲート酸化膜が形成される予定の領域上方を覆うようにレジスト膜３を形成するものとする。これにより、ステップ＃２ａの終了後においても、当該領域内に形成されていたパッド酸化膜３１が依然として残存する。以下では、ステップ＃２終了時点で残存した酸化膜を「第１ゲート酸化膜４ｃ」と称する。前記のとおり、第１ゲート酸化膜４ｃは、膜厚１０ｎｍ程度形成される。
【００５９】
本ステップ＃２ａによって、第１実施形態のステップ＃２と同様、フィールド酸化膜２が形成されていない第１表面４０、第１表面４０より高さ位置が高く、凹部構造３２の外側領域に係るフィールド酸化膜２の表面である第２表面４１、第２表面４１よりも高さ位置の低い凹部構造３２の底面である第３表面４２の各表面が形成される。
【００６０】
次に、レジスト膜３を除去した後、全面に熱酸化処理を施す（ステップ＃１１）。これにより、ステップ＃２ａ終了時点で半導体基板１が露出されていた面上に酸化膜が形成されると共に、第１ゲート酸化膜４ｃの膜厚も上昇される。即ち、本ステップ＃１１終了時点で、図３（ｃ）に示されるように、薄膜の酸化膜４ａ（以下、「第２ゲート酸化膜４ａ」と記載）と、厚膜の酸化膜４ｂ（以下、「第３ゲート酸化膜４ｂ」と記載）が形成されることとなる。具体的には、第２ゲート酸化膜４ａが膜厚１０ｎｍ程度形成され、第３ゲート酸化膜４ｂが膜厚２０ｎｍ程度形成される。
【００６１】
次に、図３（ｄ）に示すように、第１実施形態のステップ＃３と略同様のプロセスによって、フィールド酸化膜２上に下部電極７、酸化膜８、上部電極９からなるキャパシタ素子３５、並びに、半導体基板１上に第２ゲート酸化膜４ａ、ゲート電極５ａ、ソース・ドレイン拡散領域６ａからなる第１トランジスタ素子３６ａ、及び第３ゲート酸化膜４ｂ、ゲート電極５ｂ、ソース・ドレイン拡散領域６ｂからなる第２トランジスタ素子３６ｂを夫々形成する（ステップ＃３ａ）。
【００６２】
本実施形態では、トランジスタ素子が複数形成されるが、本ステップで行われる工程は、第１実施形態のステップ＃３とほぼ同一の工程である。即ち、第２表面４１及び第３表面４２にまたがるようにポリシリコン膜を膜厚２００ｎｍ程度堆積し、その直上層にＳｉＯ２膜を膜厚５０ｎｍ程度堆積し、更にその直上層にポリシリコン膜を膜厚２００ｎｍ程度堆積した後、これら３層からなる構造体を同時にパターニングすることで、下部電極７、酸化膜８、上部電極９からなるキャパシタ素子３５を形成する。又、両ゲート酸化膜４ａ及び４ｂの上層にポリシリコン膜を膜厚２００ｍ程度堆積し、各ゲート酸化膜の形成領域においてこれら２層からなる構造体を夫々同時にパターニングした後、両ゲート電極をマスクとしてイオン注入を行うことで、第１表面４０上（半導体基板１上）に、薄膜のゲート酸化膜４ａを有する第１トランジスタ素子３６ａ、及びそれよりも厚膜のゲート酸化膜４ｂを有する第２トランジスタ素子３６ｂが形成される。
【００６３】
その後、第１実施形態と同様、図３（ｅ）に示すように、全面に層間絶縁膜１０を成膜後、平坦化処理を行う（ステップ＃４）。そして、図３（ｆ）に示すように、第１実施形態のステップ＃５と同様に、両トランジスタ素子のソース・ドレイン拡散領域６ａ、６ｂの上方、並びに上部電極９の上方に係る層間絶縁膜１０をエッチングして、コンタクトホール１１ａ、１１ｂ、１１ｃを形成する（ステップ＃５ａ）。その後、図３（ｆ）に示すように、ステップ＃６と同様、各コンタクトホール内をプラグ材料膜で充填してコンタクトプラグ１２ａ、１２ｂ、１２ｃを形成した後、配線層１３を形成する（ステップ＃６ａ）。
【００６４】
本実施形態においても、上部電極９の上方に成膜されている層間絶縁膜１０の膜厚はＴ２より厚いＴ３であり、両拡散領域６ａ及び６ｂの上方に形成されている層間絶縁膜１０の膜厚はＴ１であるため、図５（ｂ）の場合と比較して、上部電極９に対するオーバーエッチングの影響を抑制することができる。更に、図６に示される特許文献１に記載の方法を利用した場合と比較してＳｉＮ膜１１６の成膜が不要であるため、工程数を大幅に増加させることなく上部電極９に対するオーバーエッチングの影響を抑制させることができる。
【００６５】
又、本実施形態の場合、第１実施形態と比較して工程数を増加させることなく、ゲート酸化膜の膜厚の異なる２種類のトランジスタ素子を併せて製造することができるという効果を有する。
【００６６】
［別実施形態］
以下に、別実施形態につき説明する。
【００６７】
〈１〉  上述の各実施形態では、下部電極７、酸化膜８、及び上部電極９が、フィールド酸化膜２の表面の内の第２表面４１及び第３表面４２にまたがって形成されるものとして説明をしたが、上部電極９に対するオーバーエッチングの影響を抑制するという目的の下では、少なくとも第３表面４２上（即ち凹部構造３２の底面）上に各膜７〜９が形成されていれば良く、必ずしも第２表面４１上に形成される必要はない。しかし、上述した実施形態のような構造とすることで、パターニング処理時に凹部構造３２の内側壁にサイドウォール状に各膜（７〜９）が残存するのを防止することができ、更には、下部電極７と上部電極９の対向面積を大きくすることができキャパシタ素子３５の静電容量を大きくすることができるという効果を有する点では、各膜（７〜９）が第２表面４１及び第３表面４２にまたがるように形成する方が好ましい。
【００６８】
〈２〉  上述の各実施形態では、ＬＯＣＯＳ法によって素子分離領域を形成する場合について説明をしたが、トレンチ構造を形成して素子分離を行うＳＴＩ（Shallow Trench Isolation）法を用いる場合においても同様に利用することが可能である。
【００６９】
〈３〉  上述の各実施形態では、フィールド酸化膜上にキャパシタ素子が形成され、フィールド酸化膜の形成外領域（活性領域）上にトランジスタ素子が形成される場合について説明をしたが、かかる場合に限られるものではなく、本発明方法は、段差のある下地上に成膜された層間絶縁膜内において、深さの異なる複数のコンタクトプラグを形成する場合に一般的に用いることができるものである。
【図面の簡単な説明】
【００７０】
【図１】本発明に係る半導体装置の製造方法の第１実施形態の各工程における概略断面構造図
【図２】本発明に係る半導体装置の製造方法の第１実施形態の工程順を示すフローチャート
【図３】本発明に係る半導体装置の製造方法の第２実施形態の各工程における概略断面構造図
【図４】本発明に係る半導体装置の製造方法の第２実施形態の工程順を示すフローチャート
【図５】下地に段差を有する状態の下で成膜された層間絶縁膜に対してコンタクトホールを形成する際の従来の工程を説明するための概略断面構造図（１）
【図６】下地に段差を有する状態の下で成膜された層間絶縁膜に対してコンタクトホールを形成する際の従来の工程を説明するための概略断面構造図（２）
【符号の説明】
【００７１】
１：    半導体基板
２：    フィールド酸化膜
３：    レジスト膜
４、４ａ、４ｂ、４ｃ：    ゲート酸化膜
５：    ゲート電極
６：    ソース・ドレイン拡散領域
７：    下部電極
８：    酸化膜
９：    上部電極
１０：    層間絶縁膜
１１ａ、１１ｂ、１１ｃ：    コンタクトホール
１２ａ、１２ｂ、１２ｃ：    コンタクトプラグ
１３：    配線層
３１：    パッド酸化膜
３２：    凹部構造
３５：    キャパシタ素子
３６、３６ａ、３６ｂ：    トランジスタ素子
４０：    第１表面
４１：    第２表面
４２：    第３表面
１０１：    フィールド酸化膜
１１６：    ＳｉＮ膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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