(57)【要約】【課題】ダミーキャパシタの占有面積を小さくし、且つ参照電位の変動幅を大きくする。【解決手段】半導体記憶装置は、ビット線接続回路４と、隣接する各々のセルブロックＭＣＢ，／ＭＣＢの一端が接続された箇所よりもセンスアンプ回路２側のビット線対ＢＬ，／ＢＬ上に設けられた一対のビット線接続トランジスタ（以下、トランジスタ）ＢＣＴ，／ＢＣＴと、トランジスタＢＣＴ，／ＢＣＴが接続された箇所よりもセンスアンプ回路２側のビット線対ＢＬ，／ＢＬの少なくともいずれか一方に設けられたダミーキャパシタＣＡ，／ＣＡとを備える。ビット線接続回路４は、読み出し動作が開始されてから所定期間経過後、トランジスタＢＣＴ，／ＢＣＴをオンからオフに切り替える動作を実行可能に構成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
セルトランジスタと強誘電体とを含むメモリセルを配列してなるメモリセルアレイと、
前記強誘電体キャパシタからビット線対を介して読み出される信号を検知増幅するセンスアンプ回路と、
前記ビット線対上に設けられ前記ビット線を遮断するデカップリングトランジスタと、
前記デカップリングトランジスタのゲートに前記デカップリングトランジスタの導通を制御する制御信号を出力する制御回路と、
前記デカップリングトランジスタと前記センスアンプ回路との間の前記ビット線対の少なくともいずれか一方に設けられたダミーキャパシタと
を備え、
前記制御回路は、
読み出し動作が開始されてから所定期間経過後、前記デカップリングトランジスタをオンからオフに切り替える動作を実行可能に構成された
ことを特徴とする半導体記憶装置。
【請求項２】
前記制御回路は、
第１のモードにおいては、読み出し動作の間、前記デカップリングトランジスタをオンに維持する動作を行う一方、第２のモードにおいては、読み出し動作が開始されてから所定期間経過後、前記デカップリングトランジスタをオンからオフに切り替える動作を実行可能に構成された
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記ダミーキャパシタは、前記ビット線対のそれぞれに一対設けられている
ことを特徴とする請求項１又は請求項２記載の半導体記憶装置。
【請求項４】
前記ダミーキャパシタの一端は、前記ビット線対の両方に接続されている
ことを特徴とする請求項１又は請求項２記載の半導体記憶装置。
【請求項５】
前記ダミーキャパシタと前記ビット線対との間に設けられ、当該ビット線対と前記ダミーキャパシタとの間の接続、非接続を切り替える接続トランジスタ
を備えることを特徴とする請求項１乃至請求項４記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及に関するものであり、特に、強誘電体キャパシタを用いた半導体記憶装置に関するものである。
【背景技術】
【０００２】
記憶媒体として強誘電体キャパシタを用いた記憶装置（強誘電体メモリ）が開発、及び実用化されている（例えば、特許文献１参照）。強誘電体メモリセルは、熱ストレスなどにより、その信号量が初期状態から変化する場合がある。その他、強誘電体メモリセルの中には、初期特性が良くても劣化が早いセル、また、熱ストレス等の影響により、一端信号量特性が良くなり、ある時点から劣化するセル等がある。このため、各々異なる強誘電体メモリセルの挙動を把握する為、正確なセル信号量を把握する必要がある。そこで、強誘電体メモリセルの特性を把握するテストモードの実行が必要不可欠となっている。
【０００３】
従来、テストモードにおけるセルの信号量測定は、直線ビット線に外部から電圧を印加し、全ビット線を充電してから測定を行う方法、参照電位にダミーセルを用いる方法により行われている。ビット線に外部から直接電圧を印加してビット線を充電する方法では、参照電位の大きさに関し制限が特に無い利点が有る。ところが、参照するビット線が所望の電圧に充電されるための時間を必要とするので、その時間だけテスト時間が長く必要となり、テスト時間の問題で、大容量の強誘電体メモリには適さない。
【０００４】
参照電位にダミーセルを用いる方法は、ダミーセルが通常動作においても用いられ、テスト用の特別な構成を必要とせず大容量の強誘電体メモリにも適している。ここで、従来のダミーセルを用いた半導体記憶装置の構成について説明する。従来のダミーセルを用いた半導体記憶装置は、強誘電体メモリセルの一端が接続された一対のビット線対、各ビット線対に一端を接続したダミーキャパシタ、ダミーキャパシタの他端に一端を接続したダミープレート線を有する。そして、従来のダミーセルを用いた半導体記憶装置は、参照側のダミープレート線の電位を昇圧した後、ビット線対の電位をセンスアンプにて比較して、出力信号の「Ｈｉｇｈ」又は「Ｌｏｗ」を決定する。
【０００５】
このような従来のダミーセルを用いた半導体記憶装置においては、強誘電体メモリセルの容量が大きいので、ダミーキャパシタの容量も大きくしなければ、十分大きな参照電位を得ることはできない。また、ビット線対の間で強誘電体メモリセルの容量の差が大きい場合、それら容量のアンバランスを解消するために、ダミーキャパシタの容量を大きくしなければならない。
【０００６】
したがって、以上のような理由によりダミーキャパシタの容量が大きくなるので、ダミーキャパシタの占有面積が大きくなるという問題がある。また、参照電位を与える電源に供給可能な電位の制限があれば、読み出し電位と比較する参照電位を大きく変動させることは困難となるといった問題がある。
【特許文献１】特開２００１−２５０３７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、ダミーキャパシタの占有面積を小さくし、且つ参照電位の変動幅を大きくすることが可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００８】
この発明の一態様に係る半導体記憶装置は、セルトランジスタと強誘電体とを含むメモリセルを配列してなるメモリセルアレイと、前記強誘電体キャパシタからビット線対を介して読み出される信号を検知増幅するセンスアンプ回路と、前記ビット線対上に設けられ前記ビット線を遮断するデカップリングトランジスタと、前記デカップリングトランジスタのゲートに前記デカップリングトランジスタの導通を制御する制御信号を出力する制御回路と、前記デカップリングトランジスタと前記センスアンプ回路との間の前記ビット線対の少なくともいずれか一方に設けられたダミーキャパシタとを備え、前記制御回路は、読み出し動作が開始されてから所定期間経過後、前記デカップリングトランジスタをオンからオフに切り替える動作を実行可能に構成されたことを特徴とする。
【発明の効果】
【０００９】
この発明によれば、ダミーキャパシタの占有面積を小さくし、且つ参照電位の変動幅を大きくすることが可能な半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００１０】
次に、本発明の実施形態を、図面を参照して詳細に説明する。
【００１１】
［第１実施形態］
（第１実施形態の半導体記憶装置の構成）
図１は、本発明の第１実施形態に係る半導体記憶装置（ＦｅＲＡＭ）の構成図である。本発明の第１実施形態に係る半導体記憶装置は、メモリセルアレイ１、センスアンプ回路２、プレート線駆動回路３、ビット線接続回路４、及び参照電位制御回路５を有する。なお、これらセンスアンプ回路２、プレート線駆動回路３、ビット線接続回路４、及び参照電位制御回路５は、メモリセルアレイ１に接続された信号線の電位を「Ｈｉｇｈ」及び「Ｌｏｗ」に制御する機能を有する。
【００１２】
メモリセルアレイ１は、強誘電体キャパシタＣとトランジスタＴｒとからなるメモリセルＭＣを有する。このメモリセルＭＣにおいて、強誘電体キャパシタＣとセルトランジスタＴｒとは並列接続されている。この様なメモリセルＭＣが図の例では８個直列接続されて、セルブロックＭＣＢが構成される。すなわち、各セルブロックＭＣＢは、ＴＣ並列ユニット直列接続型強誘電体メモリを構成している。図では、メモリセルアレイ１は、一対のビット線ＢＬ、／ＢＬを有し、ビット線ＢＬ、／ＢＬに接続されるセルブロックＭＣＢ，／ＭＣＢを示している。一対のビット線ＢＬ、／ＢＬの一端は、センスアンプ回路２に接続されている。
【００１３】
セルブロックＭＣＢの一端であるノードＮ１は、ブロック選択トランジスタＢＳＴ，／ＢＳＴを介してノードＮ３においてビット線ＢＬに接続され、他端であるノードＮ２は、プレート線ＰＬ，／ＰＬに接続されている。なお、プレート線ＰＬ，／ＰＬには、プレート線駆動回路３が接続されている。
【００１４】
ノードＮ３と、センスアンプ回路２との間のビット線ＢＬには、ビット線接続トランジスタＢＣＴ（デカップリングトランジスタ）が設けられている。同様に、ビット線／ＢＬには、センスアンプ回路２からビット線接続トランジスタＢＣＴと同程度の距離をおいて、ビット線接続トランジスタ／ＢＣＴ（デカップリングトランジスタ）が設けられている。各々のビット線接続トランジスタＢＣＴ，／ＢＣＴのゲートには、ビット線接続線ＳＬが接続されている。ビット線接続線ＳＬは、ビット線接続回路４に接続されている。ビット線接続回路４は、ビット線接続線ＳＬを介してビット線接続トランジスタＢＣＴ，／ＢＣＴを導通状態、或いは非導通状態とする。
【００１５】
ビット線接続トランジスタＢＬＳ，／ＢＬＳとセンスアンプ回路２との間には、ダミーキャパシタＣＡ，／ＣＡの一端が接続されている。ダミーキャパシタＣＡ，／ＣＡの他端は、ダミープレート線ＤＰＬ，／ＤＰＬを介して参照電位制御回路５に接続されている。参照電位制御回路５は、ダミープレート線ＤＰＬ，／ＤＰＬを介してダミーキャパシタＣＡ，／ＣＡに電位を与える。
【００１６】
（第１実施形態の半導体記憶装置の動作）
次に、図１及び図２を参照して、第１実施形態に係る半導体記憶装置のメモリセルＭＣ５の信号電位を読み出す動作について説明する。図２は、第１実施形態に係る半導体記憶装置においてメモリセルを読み出す時の動作波形図である。図２には、ワード線ＷＬ５、プレート線ＰＬ、ビット線ＢＬ、／ＢＬ、ビット線接続線ＳＬ、ダミープレート線／ＤＰＬ、ＤＰＬの電位が示されている。
【００１７】
ここで、以下の説明に用いるビット線ＢＬ，ＢＢＬの一部分の名称を定義する。ビット線接続トランジスタＢＬＳからセンスアンプ回路２までの一部分のビット線ＢＬを部分ビット線ＢＬＳＡとし、ビット線接続トランジスタ／ＢＬＳからセンスアンプ回路２までの一部分のビット線／ＢＬを部分ビット線／ＢＬＳＡとする。
【００１８】
図２に示すように、読み出し動作が開始される前の状態においては、ビット線接続線ＳＬの電位のみが「Ｈｉｇｈ」となっており、他の信号線（ＷＬ５、ＰＬ、ＢＬ、／ＢＬ、／ＤＰＬ、ＤＰＬ）の電位は、「Ｌｏｗ」に制御されている。つまり、ビット線接続トランジスタＢＣＴ，／ＢＣＴは、「ＯＮ」状態となっている。
【００１９】
先ず、メモリセルＭＣ５の信号電位を読み出す動作において、ワード線ＷＬ５の信号を「Ｈｉｇｈ」に昇圧する（時刻ｔ１１）。次に、プレート線駆動回路３は、メモリセルＭＣ５に接続されたプレート線ＰＬの電位を「Ｈｉｇｈ」に昇圧する（時刻ｔ１２）。これにより、ビット線ＢＬからメモリセルＭＣ５の保持データに対応する電位が生じる。この時刻ｔ１２においても、参照電位制御回路５は、ダミープレート線／ＤＰＬの電位を「Ｌｏｗ」に保持する。
【００２０】
続いて、ビット線接続回路４は、ビット線接続線ＳＬの電位を「Ｌｏｗ」にする（時刻ｔ１３）。つまり、ビット線接続トランジスタＢＣＴ，／ＢＣＴは、「ＯＦＦ」状態となる。次に、参照電位制御回路５は、ダミープレート線／ＤＰＬの電位を「Ｈｉｇｈ」に昇圧する（時刻ｔ１４）。
【００２１】
時刻ｔ１４の参照電位制御回路５の動作により、部分ビット線／ＢＬＳＡに参照電位が設定される。そして、センスアンプ回路２は、その参照電位と部分ビット線ＢＬＳＡに生じた読み出し電位とを比較して、「Ｈｉｇｈ」又は「Ｌｏｗ」の出力信号を生成し、出力する。
【００２２】
以上のように、第１実施形態に係る半導体記憶装置によれば、ビット線接続トランジスタＢＬＳ、／ＢＬＳを非導通状態（「ＯＦＦ」状態）とすることにより、ビット線ＢＬ，／ＢＬよりも配線長が短い、部分ビット線接続ＢＬＳＡ、／ＢＬＳＡにセンスアンプ回路２を接続させることが可能である。したがって、センスアンプ回路２は、メモリセルＭＣの容量がカットされ、容量が小さい部分ビット線ＢＬＳＡ、／ＢＬＳＡにのみ接続される。つまり、ダミーキャパシタＣＡ，／ＣＡの容量は、従来の半導体記憶装置に含まれるダミーキャパシタよりも小さく設計すればよく、これによりダミーキャパシタＣＡ，／ＣＡの占有面積は、従来よりも小さくなる。
【００２３】
［第２実施形態］
（第２実施形態の半導体記憶装置の構成）
次に、図３を参照して、本発明の第２実施形態に係る半導体記憶装置について説明する。図３は、本発明の第２実施形態に係る半導体記憶装置（ＦｅＲＡＭ）の構成図である。なお、第２実施形態において、第１実施形態と同様の構成については、同一符号を付し、その説明を省略する。
【００２４】
上述した第１実施形態に係る半導体記憶装置は、ダミーキャパシタＣＡ，／ＣＡの占有面積を小さくするものであるが、一方そのビット線ＢＬ，／ＢＬの容量は小さいため（部分ビット線ＢＬＳＡ，／ＢＬＳＡのみとなるため）、α線による誤書き込みが生じるおそれがある。第２実施形態に係る半導体記憶装置は、このような第１実施形態における問題点をさらに解消したものである。
【００２５】
第２実施形態に係る半導体記憶装置は、第１実施形態の構成に加え、ダミーワード線駆動回路６を有する。
【００２６】
さらに、ダミーキャパシタＣＡ、／ＣＡとビット線ＢＬ、／ＢＬの間にダミーキャパシタ選択トランジスタＤＳＴ、／ＤＳＴが設けられている。これらダミーキャパシタ選択トランジスタＤＳＴ、／ＤＳＴのゲートは、各々ダミーワード線ＤＷＬ、／ＤＷＬを介してダミーワード線駆動回路６に接続されている。ダミーワード線駆動回路６は、ダミーワード線ＤＷＬ、／ＤＷＬの信号電位の「Ｈｉｇｈ」、「Ｌｏｗ」を制御する。つまり、ワード線駆動回路６は、ダミーワード線ＤＷＬ、／ＤＷＬを介してダミーキャパシタ選択トランジスタＤＳＴ、／ＤＳＴを導通状態或いは非導通状態とする。
【００２７】
（第２実施形態の半導体記憶装置の動作）
次に、図３〜図５を参照して、第２実施形態に係る半導体記憶装置のメモリセルＭＣ５の信号電位を読み出す動作について説明する。第２実施形態に係る半導体記憶装置のメモリセルＭＣ５の信号電位を読み出す動作は、２つのモードを有する。第１のモードは、小さい幅で参照電位を変動可能なノーマルモードであり、第２のモードは、大きい幅で参照電位を変動可能なテストモードである。図４は、第２実施形態に係る半導体記憶装置においてメモリセルＭＣ５をノーマルモードで読み出す時の動作波形図であり、図５は、第２実施形態に係る半導体記憶装置においてメモリセルＭＣ５をテストモードで読み出す時の動作波形図である。
【００２８】
先ず、図３及び図４を参照してノーマルモードの読み出し動作について説明する。ノーマルモードの読み出し動作においては、その動作中、ビット線接続回路４は、ビット線接続線ＳＬの信号電位を「Ｈｉｇｈ」の状態に保持する。つまり、ビット線接続トランジスタＢＬＳ、／ＢＬＳは、「ＯＮ」状態のまま保持される。なお、図示は省略するが、ブロック選択トランジスタＢＳＴ，／ＢＳＴは、「ＯＮ」状態とする。
【００２９】
先ず、時刻ｔ２１にて、ワード線ＷＬ５の信号電位を「Ｈｉｇｈ」に昇圧させる。続いて、時刻ｔ２２にて、プレート線駆動回路３は、プレート線ＰＬの信号電位を「Ｈｉｇｈ」に昇圧する。同様に、時刻ｔ２２にて、ダミーワード線駆動回路６は、ダミーワード線／ＤＷＬの電位を「Ｈｉｇｈ」に昇圧し、参照電位制御回路５は、ダミープレート線／ＤＰＬの信号電位を「Ｈｉｇｈ」に昇圧する。そして、センスアンプ回路２は、その参照電位と部分ビット線ＢＬＳＡに生じた読み出し電位とを比較して、「Ｈｉｇｈ」又は「Ｌｏｗ」の出力信号を生成し、出力する。
【００３０】
次に、図３及び図５を参照して、テストモードによる読み出し動作を説明する。図５に示すように、読み出し動作が開始される前の状態においては、ビット線接続線ＳＬの電位のみが「Ｈｉｇｈ」となっており、他の信号線（ＷＬ５、ＰＬ、ＢＬ、／ＢＬ、／ＤＰＬ、ＤＰＬ）の電位は、「Ｌｏｗ」に制御されている。つまり、ビット線接続トランジスタＢＣＴ，／ＢＣＴは、「ＯＮ」状態となっている。
【００３１】
先ず、メモリセルＭＣ５の信号電位を読み出す動作において、ワード線ＷＬ５の信号を「Ｈｉｇｈ」に昇圧する（時刻ｔ３１）。次に、プレート線駆動回路３は、メモリセルＭＣ５に接続されたプレート線ＰＬの電位を「Ｈｉｇｈ」に昇圧する（時刻ｔ３２）。また、時刻ｔ３２と同時に、ダミーワード線駆動回路６は、ダミーワード線ＤＷＬ，／ＤＷＬの電位を「Ｈｉｇｈ」に昇圧する。これら時刻ｔ３２の動作により、ビット線ＢＬにおいてメモリセルＭＣ５の保持データに対応する電位が生じる。この時刻ｔ３２においても、参照電位制御回路５は、ダミープレート線／ＤＰＬの電位を「Ｌｏｗ」に保持する。以上の動作を経て、メモリセルＭＣ５の信号電位は読み出される。
【００３２】
続いて、ビット線接続回路４は、ビット線接続線ＳＬの電位を「Ｌｏｗ」にする（時刻ｔ３３）。つまり、ビット線接続トランジスタＢＣＴ，／ＢＣＴは、「ＯＦＦ」状態となる。次に、参照電位制御回路５は、ダミープレート線／ＤＰＬの電位を「Ｈｉｇｈ」に昇圧する（時刻ｔ３４）。
【００３３】
時刻ｔ３４の参照電位制御回路５の動作により、部分ビット線／ＢＬＳＡに基づき参照電位が設定される。そして、センスアンプ回路２は、その参照電位と部分ビット線ＢＬＳＡに基づく読み出し電位とを比較して、「Ｈｉｇｈ」又は「Ｌｏｗ」の出力信号を生成し、出力する。
【００３４】
ここで、図６に示すように、第２実施形態の半導体記憶装置において、電位に対して、”０”信号量分布、及び”１”信号量分布が、所定電位差のギャップＧを挟んで分布しているとする。この場合、読み出し電位が「Ｌｏｗ」であるか、「Ｈｉｇｈ」であるかを決定する参照電位は、ギャップＧに位置することが望まれる。しかしながら、上記”０”信号量分布、及び”１”信号量分布が未知の場合、参照電位を上記”０”信号量分布の低電位側から、”１”信号量分布の高電位側まで変化させて、センスアンプ回路２からの出力に基づき”０”信号量分布、及び”１”信号量分布を測定する必要がある。
【００３５】
第２実施形態によれば、テストモードの読み出し動作を行う。このテストモード読み出し動作において、大容量のメモリセルＭＣから電気的に切断された部分ビット線ＢＬＳＡ、／ＢＬＳＡによって、参照電位は、”０”信号量分布よりも低い電位から”１”信号量分布よりも高い電位まで広範囲に亘って変動可能である（図６参照）。つまり、本発明の第２実施形態によれば、テストモードの読み出し動作により、幅広く参照電位を変動させ、”０”信号量分布及び”１”信号量分布を測定できる。この点、第２実施形態は、第１実施形態と同様である。
【００３６】
更に、第２実施形態によれば、ノーマルモードの読み出し動作において、部分ビット線ＢＬＳＡ、／ＢＬＳＡは切断されず、図６に示すように、参照電位を設定可能な電位幅は、テストモードよりも小さくなる（例えば、”０”信号量分布の低エネルギー側の裾から”１”信号量分布の低エネルギー側の裾までの電位幅）。しかしながら、ビット線ＢＬ，／ＢＬは、部分ビット線ＢＬＳＡ、／ＢＬＳＡと切断されず大きな寄生容量を有しているので、α線による誤書き込みの発生を抑制することができる。
【００３７】
したがって、第２実施形態によれば、テストモードにより参照電位を決定した後、ノーマルモードにより、α線による誤書き込みを抑制した状態で信号を読み出すことが可能である。
【００３８】
また、上記構成により、第２実施形態に係る半導体記憶装置は、第１実施形態と同様の効果を奏する。また、ダミーキャパシタ選択トランジスタＤＳＴ，／ＤＳＴによりダミーキャパシタＣＡ，／ＣＡをビット線ＢＬ，／ＢＬに選択的に接続或いは非接続にできるので、第１実施形態よりも、ノーマルモード時にビット線ＢＬ，／ＢＬの寄生容量に合わせて、その容量のアンバランスを解消することができる。
【００３９】
［第３実施形態］
（第３実施形態の半導体記憶装置の構成）
次に、図７を参照して、本発明の第３実施形態に係る半導体記憶装置について説明する。図７は、本発明の第３実施形態に係る半導体記憶装置（ＦｅＲＡＭ）の構成図である。なお、第３実施形態において、第２実施形態と同様の構成については、同一符号を付し、その説明を省略する。
【００４０】
第３実施形態に係る半導体記憶装置において、参照電位制御回路５は、インバータＩを介して、ダミーキャパシタＣＡ’の一端に接続されている。ダミーキャパシタＣＡ’の他端には、ダミープレート線ＰＬ，／ＰＬが接続されている。各ダミープレート線ＰＬ，／ＰＬは、ダミーキャパシタ選択トランジスタＤＳＴ，／ＤＳＴを介してビット線ＢＬ，／ＢＬに接続されている。ダミーキャパシタ選択トランジスタＤＳＴ，／ＤＳＴのゲートは、ダミーワード線ＤＷＬ、／ＤＷＬを介して第２実施形態と同様に、ダミーワード線駆動回路６に接続されている。
【００４１】
第３実施形態に係る半導体記憶装置の動作は、第２実施形態の動作と同様であるので、その説明を省略する。
【００４２】
上記構成を有する第３実施形態に係る半導体記憶装置は、第１及び第２実施形態と同様の効果を奏する。また、１つのダミーキャパシタＣＡ’のみを有する構造であるので、第１及び第２実施形態と比較して半導体記憶装置全体（チップ全体）の専有面積を抑えて設計することが可能である。なお、第３実施形態に係る半導体記憶装置は、ビット線ＢＬ，／ＢＬの容量の間のアンバランスが小さい場合に、その効果を発揮する。
【００４３】
以上、本発明の第１乃至第３実施形態を説明したが、この発明は、上記実施形態に限定されるものではない。例えば、上記実施形態において、ビット線ＢＬを読み出し電位、ビット線／ＢＬを参照電位とする例を説明したが、ビット線ＢＬを参照電位、ビット線／ＢＬを読み出し電位としても良い。
【図面の簡単な説明】
【００４４】
【図１】本発明の第１実施形態に係る半導体記憶装置を示す。
【図２】本発明の第１実施形態に係る半導体記憶装置のメモリセルＭＣ５の電位読み出し時の動作波形図である。
【図３】本発明の第２実施形態に係る半導体記憶装置を示す。
【図４】本発明の第３実施形態に係る半導体記憶装置のメモリセルＭＣ５の電位をノーマルモードで読み出し時の動作波形図である。
【図５】本発明の第２実施形態に係る半導体記憶装置のメモリセルＭＣ５の電位をテストモードで読み出し時の動作波形図である。
【図６】本発明の第１実施形態に係る半導体記憶装置の”０”信号量分布、及び”１”信号量分布と、ノーマルモード及びテストモードによる参照電位の設定可能範囲を示した図である。
【図７】本発明の第３実施形態に係る半導体記憶装置を示す。
【符号の説明】
【００４５】
１…メモリセルアレイ、ＢＬ，／ＢＬ…ビット線、ＢＬＳＡ，／ＢＬＳＡ…部分ビット線、ＰＬ，／ＰＬ…プレート線、ＷＬ０〜ＷＬ７…ワード線、ＢＳ，／ＢＳ…ブロック選択線、ＳＬ…ビット線接続線、ＤＷＬ，／ＤＷＬ…ダミーワード線、ＤＰＬ，／ＤＰＬ，ＤＰＬ’ …ダミープレート線、ＭＣＢ，／ＭＣＢ…メモリセルブロック、ＭＣ，ＭＣ５…メモリセル、Ｔｒ…トランジスタ、Ｃ…キャパシタ、ＢＳＴ，／ＢＳＴ…ブロック選択トランジスタ、ＢＣＴ，／ＢＣＴ…ビット線接続トランジスタ、ＤＳＴ，／ＤＳＴ…ダミーキャパシタ選択トランジスタ、ＣＡ，／ＣＡ，ＣＡ’ …ダミーキャパシタ、Ｉ…インバータ、２…センスアンプ回路、３…プレート線駆動回路、４…ビット線接続回路、５…参照電位制御回路、６…ダミーワード線駆動回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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