(57)【要約】【課題】回路板のより高密度配線、高密度実装化が期待できる半導体パッケージを提供すること。【解決手段】ＢＧＡ部品１０は、差動信号を扱う半導体チップ１１を表面に搭載し、外部接続電極となる、例えば複数のはんだボール１８，１８，…，１８を裏面に配列したサブストレート１２と、このサブストレート１２の表面に設けられ、上記半導体チップ１１と予め定められたはんだボール１８のペアとの間を回路接続する、差動線路１４のペアおよび差動線路１５のペアと、差動線路１４，１５間に介挿されたカップリングコンデンサ１３のペアとを具備して構成される。【選択図】図１
2009038111.tif 000002
【特許請求の範囲】
【請求項１】
半導体チップを一方面に搭載し、複数の外部接続電極を他方面に配列したサブストレートと、
前記サブストレートの前記半導体チップが搭載された面に設けられ、前記半導体チップと前記外部接続電極に含まれる予め定められた電極対との間を回路接続する、差動線路対および該差動線路に介挿されたカップリングコンデンサ対と、
を具備したことを特徴とする半導体パッケージ。
【請求項２】
前記差動線路対およびカップリングコンデンサ対は、前記サブストレートの前記半導体チップが搭載された面に、複数組設けられていることを特徴とする請求項１に記載の半導体パッケージ。
【請求項３】
前記サブストレートの前記半導体チップが搭載された面に、前記カップリングコンデンサ対に対応して前記カップリングコンデンサに回路接続した終端抵抗素子がさらに設けられていることを特徴とする請求項１に記載の半導体パッケージ。
【請求項４】
前記差動線路対およびカップリングコンデンサ対は、差動伝送方式のシリアル伝送路を形成していることを特徴とする請求項２に記載の半導体パッケージ。
【請求項５】
前記差動線路対およびカップリングコンデンサ対は、高速シリアルバスを形成していることを特徴とする請求項４に記載の半導体パッケージ。
【請求項６】
前記カップリングコンデンサ対を接続した前記差動線路対は、前記サブストレート上において、一定の誤差範囲内で等長配線されていることを特徴とする請求項５に記載の半導体パッケージ。
【請求項７】
半導体チップを一方面に搭載し、複数の外部接続電極を他方面に配列したサブストレートを有し、前記サブストレートの前記半導体チップが搭載された面に、前記半導体チップと前記外部接続電極に含まれる予め定められた電極対との間を回路接続する差動線路対および該差動線路に介挿されたカップリングコンデンサ対を設けた半導体パッケージと、
前記半導体パッケージが実装される実装面を有し、該面に、前記電極対に接合される、差動配線パターン対を設けたプリント配線板とを具備し、
前記プリント配線板の前記実装面に前記半導体パッケージが実装され、前記差動配線パターン対に前記電極対がはんだ接合されて、前記差動配線パターン対が前記カップリングコンデンサ対を介して前記半導体チップに回路接続されたことを特徴とするプリント配線板構造。
【請求項８】
電子機器本体と、この電子機器本体に設けられた回路板とを具備し、
前記回路板は、
半導体チップを一方面に搭載し、複数の外部接続電極を他方面に配列したサブストレートを有し、前記サブストレートの前記半導体チップが搭載された面に、前記半導体チップと前記外部接続電極に含まれる予め定められた電極対との間を回路接続する差動線路対および該差動線路に介挿されたカップリングコンデンサ対を設けた半導体パッケージと、
前記半導体パッケージが実装される実装面を有し、該面に、前記電極対に接合される、差動配線パターン対を設けたプリント配線板とを具備し、
前記プリント配線板の前記実装面に前記半導体パッケージが実装され、前記差動配線パターン対に前記電極対がはんだ接合されて、前記差動配線パターン対が前記カップリングコンデンサ対を介して前記半導体チップに回路接続されていることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動信号を扱う半導体パッケージ、および該半導体パッケージを実装した電子機器に関する。
【背景技術】
【０００２】
パーソナルコンピュータ等の電子機器においては、ＣＰＵや、ＣＰＵの周辺回路を構成する、チップセットと称される半導体デバイスを実装した回路板が、主要な構成要素として筐体内に収容される。
【０００３】
この種、半導体デバイスを実装した回路板においては、処理の高速化並びに高機能化を図るため、高密度配線、高密度実装が要求される。この要求に応える技術として、例えば多層積層板の一主面に集積回路を実装し、他の主面にＢＧＡ部品を実装した高密度実装技術が存在する。
【特許文献１】特開２００３−１０１４３２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
一方、処理の高速化を図るための技術として、差動信号を用いた高速バスインタフェース回路が適用されている。この差動信号を扱う高速バスインタフェース回路においては、差動信号を送出する出力側の回路素子電圧と、この差動信号を受ける入力側の回路素子電圧との電位差に伴うジッタの影響を低減するため、上記出力側の回路素子と入力側の回路素子との間を接続する差動信号の伝送路上に、直流成分をカットするカップリングコンデンサが介挿される。従来では、上記出力側の回路素子と入力側の回路素子とを実装した回路板上の差動信号伝送路（対）に上記カップリングコンデンサ（対）が介挿されていた。実際の高速バスインタフェース回路においては、上記差動信号伝送路（対）が回路板上に多数本配列され、この各差動信号伝送路（対）に、カップリングコンデンサ（対）が設けられることから、回路板上に占める差動信号回路の実装面積が高密度配線、高密度実装の要求に対して一阻害要因となっていた。とくに、この種、差動信号を用いた高速バスインタフェース回路においては、伝送遅延に伴うジッタを回避するため、等長配線技術が要求されることから、厳しい制約条件の中で差動信号配線を行わなければならず、上記要求に対する問題がより顕著なものとなっていた。さらに、この種、差動信号を用いた高速バスインタフェース回路においては、複数レーン（送受）構成を採り、かつレーン若しくはペア毎に、等長配線技術が要求されることから、差動信号のインターフェイス構成が著しく煩雑になり、プリント配線板のパターン設計にかかる作業負担が大きく、かつプリント配線板の高密度並びに小型化を図る上でも問題があった。
【０００５】
本発明は、回路板のより高密度配線、高密度実装化が期待できる半導体パッケージを提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明は、半導体チップを一方面に搭載し、複数の外部接続電極を他方面に配列したサブストレートと、前記サブストレートの前記半導体チップが搭載された面に設けられ、前記半導体チップと前記外部接続電極に含まれる予め定められた電極対との間を回路接続する、差動線路対および該差動線路に介挿されたカップリングコンデンサ対と、を具備した半導体パッケージを特徴とする。
【発明の効果】
【０００７】
本発明によれば、回路板のより高密度配線、高密度実装化が期待できる。
【発明を実施するための最良の形態】
【０００８】
以下図面を参照して本発明の実施形態を説明する。
【０００９】
本発明の第１実施形態に係る半導体パッケージの構成を図１乃至図３に示す。図１は半導体パッケージの平面、図２は同側面、図３は接合部を拡大した側面を示している。この図１乃至図３に示す実施形態では半導体パッケージとしてＢＧＡ（ball grid array）部品を例に挙げて示している。
【００１０】
本発明の第１実施形態に係る半導体パッケージ（以下ＢＧＡ部品と称す）１０は、差動信号を扱う半導体チップ（ダイ）１１を一方の面（表面）に搭載し、外部接続電極となる、例えば複数のはんだボール１８，１８，…，１８を他方の面（裏面）に配列したサブストレート１２と、このサブストレート１２の表面に設けられ、上記半導体チップ１１と予め定められたはんだボール１８のペアとの間を回路接続する、差動線路１４のペアおよび差動線路１５のペアと、差動線路１４，１５間に介挿されたカップリングコンデンサ１３のペアとを具備して構成される。
【００１１】
サブストレート１２は、図１および図２に示すように矩形の板状体基板により構成され、表面のほぼ中央部分に、ダイと称される半導体チップ１１が搭載されている。この半導体チップ１１は、サブストレート１２上で差動線路に接続される複数組の差動回路を内蔵している。
【００１２】
このサブストレート１２の半導体チップ１１が搭載された面（表面）には、半導体チップ１１に内蔵された差動回路の回路接続端をサブストレート１２の下面に設けられた外部接続電極となるはんだボール１８に回路接続するための配線パターンが設けられている。この配線パターンは、半導体チップ１１の差動回路端とカップリングコンデンサ１３の一端との間を接続する差動線路１４と、はんだボール１８とカップリングコンデンサ１３の他端との間を接続する差動線路１５とにより構成される。
【００１３】
この差動線路１４，１５とカップリングコンデンサ１３とにより構成される差動信号の伝送路は、２伝送路を１ペアとして設けられる。この対を為す２本の伝送路は、高速クロックに同期した信号線であることから、伝送遅延によるジッタの低減化を図るため、一定の誤差範囲の中で、線長が規定される。すなわち、対を為す２本の伝送路は、一定の誤差範囲の中で、長さ合わせが行われ、等長配線されている。
【００１４】
サブストレート１２の半導体チップ１１が搭載された面（表面）部において、半導体チップ１１の周囲に、上記カップリングコンデンサ１３が上記した線長規定の中で１ペアを単位に、複数配列して設けられる。図１では、サブストレート１２の一辺に揃えて複数ペアのカップリングコンデンサ１３，１３，…が並置された例を示している。因みに、このカップリングコンデンサ１３の実装面積を例示すると、１個当たり、１mm×０，５mm、または０．６mm×０，３mm、または０．４mm×０，２mm程度であり、差動信号を用いた高速バス構成では、１６レーン構成の場合、上記カップリングコンデンサ１３がサブストレート１２上に６４個配置されることになる。
【００１５】
カップリングコンデンサ１３を一端に接続した差動線路１５の他端は、図３に示すように、パッドを含む層間貫通ビア１６を介して、はんだボール１８を実装した接合部１７に回路接続されている。
【００１６】
上記した構成のＢＧＡ部品１０をプリント配線板上に実装した場合の差動回路（ドライバ−レシーバ間）の構成例を図４に示している。上記した構成のＢＧＡ部品１０をプリント配線板２０上に実装して回路配線した場合、プリント配線板２０に設けた差動配線パターン２１のペア上には、直流成分をカットするカップリングコンデンサを設ける必要がなく、従って比較的容易に差動配線パターン２１の等長配線が可能になる。なお、図中の符号１１ａは半導体チップ１１に内蔵された差動回路のドライバ素子である。
【００１７】
上記したように、本発明の第１実施形態に係るＢＧＡ部品１０は、サブストレート１２上に、差動回路（ドライバ−レシーバ）間の電位差に伴うジッタを回避するための、直流成分をカットするカップリングコンデンサ１３を設け、さらに、このカップリングコンデンサ１３を介在したサブストレート１２上の差動線路１４，１５のペアを等長配線にしている。これにより上記ＢＧＡ部品１０を実装するプリント配線板（または回路板）において、差動配線パターン上にカップリングコンデンサを介挿する配線構造が不要となることから、プリント配線板のパターン設計を容易化でき、かつプリント配線板のより高密度配線、高密度実装化、小型化を図ることが可能となる。とくに、この種、差動信号を用いた高速バスインタフェース回路においては、上述したように、複数レーン（送受）構成を採り、かつレーン若しくはペア毎に、等長配線技術が要求されることから、差動信号のインターフェイス構成が著しく煩雑なるという問題があったが、この問題を解決でき、プリント配線板のパターン設計の容易化、プリント配線板の高密度、小型化を容易化できる。例えばＰＣＩ−Ｅｘｐｒｅｓｓや、ＳＡＴＡ（Ｓｅｒｉａｌ−ＡＴＡ）などの高速バスインターフェイスにおいて、１６レーン構成の高速バスインターフェイスを構築しようとすると、６４個のカップリングコンデンサ１３と、６４本の差動配線（等長配線）を必要とすることから、インターフェイス構成が著しく煩雑化し、この緩和に大きく寄与することができる。
【００１８】
上記した本発明の第１実施形態に係るＢＧＡ部品１０の他の構成例を図５に示す。この図５に示すＢＧＡ部品１０は、サブストレート１２上に、カップリングコンデンサ１３に加えて、差動伝送端に伝送終端抵抗１９をさらに設けた点である。このような構成とすることにより、ＢＧＡ部品１０を実装するプリント配線板（回路板）のさらなる高密度配線、高密度実装化が可能となる。
【００１９】
本発明の第２実施形態に係るプリント配線板構造を図６に示す。  
この図６に示す本発明の第２実施形態に係るプリント配線板構造は、ＢＧＡ部品を実装対象とするプリント配線板２０と、このプリント配線板２０の部品実装面に実装されたＢＧＡ部品１０とを具備して構成される。
【００２０】
ＢＧＡ部品１０は、差動信号を扱う半導体チップ（ダイ）１１を表面に搭載し、外部接続電極となる、例えば複数のはんだボール１８，１８，…，１８を裏面に配列したサブストレート１２と、このサブストレート１２の表面に設けられ、上記半導体チップ１１と予め定められたはんだボール１８のペアとの間を回路接続する、差動線路１４のペアおよび差動線路１５のペアと、差動線路１４，１５間に介挿されたカップリングコンデンサ１３のペアとを具備して構成される。カップリングコンデンサ１３を一端に接続した差動線路１５の他端は、パッドを含む層間貫通ビア１６を介して、はんだボール１８を実装した接合部１７に回路接続されている。
【００２１】
プリント配線板２０には、差動回路部品となる、例えば差動信号を扱うコネクタ２３と、一端が上記ＢＧＡ部品１０の上記はんだボール１８のペアにはんだ接合され、他端が上記コネクタ２３の端子に回路接続された差動配線パターン２２のペアとが設けられている。
【００２２】
上記プリント配線板２０の部品実装面にＢＧＡ部品１０が実装され、差動配線パターン２２の一端にＢＧＡ部品１０のはんだボール１８がはんだ接合されて、ＢＧＡ部品１０の半導体チップ１１に内蔵された差動回路と差動信号を扱うコネクタ２３が、サブストレート１２に設けられた差動線路１４、カップリングコンデンサ１３、差動線路１５、層間貫通ビア１６、接合部１７、はんだボール１８、および差動配線パターン２２を介し回路接続されている。
【００２３】
このような図６に示す構成のプリント配線板構造においては、プリント配線板２０に設けた差動配線パターン２２のペア上に、直流成分をカットするカップリングコンデンサを設ける必要がなく、従って比較的容易に差動配線パターン２１の等長配線が可能になる。また、プリント配線板２０にカップリングコンデンサを設ける必要がないことから、プリント配線板のより高密度配線、高密度実装化、小型化を図ることが可能となる。なお、上記した図５に示す構成では、ＢＧＡ部品１０に回路接続される差動回路部品として、差動信号を扱うコネクタ２３を例に示したが、例えば、ＢＧＡ部品１０とチップセットを組むＢＧＡ部品等、他の差動回路部品であってよい。
【００２４】
本発明の第３実施形態に係る電子機器の構成を図７に示す。  
この上記図７に示す電子機器は、電子機器筐体１と、この電子機器筐体１に収容された回路板２により構成されている。電子機器筐体１に収容された回路板２は、上記図６に示したプリント配線板構造により実現されるもので、ＢＧＡ部品１０と、このＢＧＡ部品１０を実装したプリント配線板２０とにより構成される。上記ＢＧＡ部品１０は、上記した第１実施形態に示したものと同様の構成であり、差動信号を扱う半導体チップ１１を表面に搭載し、外部接続電極となるはんだボール１８，１８，…，１８を裏面に配列したサブストレート１２と、このサブストレート１２の表面に設けられ、上記半導体チップ１１と予め定められたはんだボール１８のペアとの間を回路接続する、差動線路１４のペアおよび差動線路１５のペアと、差動線路１４，１５間に介挿されたカップリングコンデンサ１３のペアとを具備して構成される。また、ＢＧＡ部品１０を構成するプリント配線板２０は上記した第２実施形態と同様の構成であり、部品実装面にＢＧＡ部品１０が実装され、差動配線パターン２２の一端にＢＧＡ部品１０のはんだボール１８がはんだ接合されて、ＢＧＡ部品１０の半導体チップ１１に内蔵された差動回路と差動信号を扱うコネクタ２３が、サブストレート１２に設けられた差動線路１４、カップリングコンデンサ１３、差動線路１５、層間貫通ビア１６、接合部１７、はんだボール１８、および差動配線パターン２２を介し回路接続されている。
【００２５】
上記したプリント配線板２０を用いて構成された回路板２は、該回路板２に、差動信号伝送路上のカップリングコンデンサを不要とすることから、経済的に有利な構成で、より高密度で小型化を図ったる電子機器１が提供できる。
【００２６】
なお、上記した各実施形態では、半導体パッケージ１０として、ＢＧＡ部品を例に挙げたが、これに限らず、例えばＬＧＡ（Land grid array）、ＰＧＡ（pin grid array）等のエリア・アレイ型の半導体パッケージにおいても上記した本発明の各実施形態を実現可能である。
【図面の簡単な説明】
【００２７】
【図１】本発明の第１実施形態に係る半導体パッケージの構成を示す平面図。
【図２】上記第１実施形態に係る半導体パッケージの構成を示す側面図。
【図３】上記第１実施形態に係る半導体パッケージの一部を拡大して示す側面図。
【図４】上記第１実施形態に係る半導体パッケージの回路接続例を示す回路図。
【図５】上記第１実施形態に係る半導体パッケージの他の構成例を示す平面図。
【図６】本発明の第２実施形態に係るプリント配線板構造を示す平面図。
【図７】本発明の第３実施形態に係る電子機器の構成を示す側面図。
【符号の説明】
【００２８】
１…電子機器筐体、１０…半導体パッケージ（ＢＧＡ部品）、１１…半導体チップ（ダイ）、１２…サブストレート、１３…カップリングコンデンサ、１４，１５…差動線路、１６…層間貫通ビア、１７…接合部、１８…はんだボール、２０…プリント配線板、２１，２２…差動配線パターン、２３…差動回路部品（差動信号を扱うコネクタ）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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