(57)【要約】【課題】同じセトリング時間と同じ分解能とを維持しつつＤＡＣ構成素子数を削減する。【解決手段】６ビット入力のＤＡＣに、１７個の基準電圧を生成する基準電圧生成回路１００と、上位４ビットに従って互いに隣接する２つの基準電圧を選択するように各々ＭＯＳトランジスタで構成された１９個のスイッチ対を持つ第１のスイッチ回路２００と、選択された２つの基準電圧の差を合成オン抵抗で４分割して３個の中間電圧を得るようにＭＯＳトランジスタの直列回路で構成された第２のスイッチ回路３００と、選択された２つの基準電圧のうちの低い方の電圧又は３個の中間電圧のうちの１つを下位２ビットに従って選択的に出力する第３のスイッチ回路４００とを設ける。第１モードに比してＭＯＳトランジスタのオン抵抗が小さくなる階調が選択される第２モードでは、第１及び第２のスイッチ回路２００，３００にて分圧に用いられるＭＯＳトランジスタ数を増加する。【選択図】図２
2009171298.tif 000002
【特許請求の範囲】
【請求項１】
互いに異なる複数の基準電圧を用いてＮ（Ｎは３以上の整数）ビットのデジタル信号をアナログ信号に変換するコンバータであって、
各々スイッチとして機能する複数のＭＯＳトランジスタを有し、ｍを１以上の整数とし、２ｍから２ｍ−１＋１までの整数のうちのいずれかをＭとするとき、前記デジタル信号のうちの上位（Ｎ−ｍ）ビットに従って前記複数のＭＯＳトランジスタのうち各々互いに同数のＭＯＳトランジスタを通じて前記複数の基準電圧のうちの２つの基準電圧を選択し、かつ（Ｍ−１）個の中間電圧を得るように、前記選択された２つの基準電圧の差を、前記複数のＭＯＳトランジスタのうち互いに直列接続されたＭ個のＭＯＳトランジスタ群の各々の合成オン抵抗でＭ分割する選択分圧回路と、
前記選択分圧回路の前記Ｍ個のＭＯＳトランジスタ群の各々の合成オン抵抗の大きさを判別し、当該合成オン抵抗が大きい場合には第１モードを、当該合成オン抵抗が小さい場合には第２モードをそれぞれ選択し、かつ前記選択分圧回路の前記Ｍ個のＭＯＳトランジスタ群の各々に含まれるＭＯＳトランジスタの個数が前記第１モードよりも前記第２モードの方が多くなるように制御するモード選択回路と、
前記デジタル信号のうちの下位ｍビットに従って、前記選択された２つの基準電圧のうちの１つ又は前記（Ｍ−１）個の中間電圧のうちの１つを前記アナログ信号として選択的に出力する出力回路とを備えたことを特徴とするコンバータ。
【請求項２】
請求項１記載のコンバータにおいて、
前記複数の基準電圧を生成する基準電圧生成回路を更に備え、
前記基準電圧生成回路は、互いに直列接続された２Ｎ−ｍ個の抵抗素子を有し、当該抵抗素子の各端子から互いに異なる（２Ｎ−ｍ＋１）個の基準電圧を前記選択分圧回路へ供給することを特徴とするコンバータ。
【請求項３】
請求項１記載のコンバータにおいて、
前記選択分圧回路は、前記複数の基準電圧のうち互いに隣接する２つの基準電圧を選択するスイッチ回路を有することを特徴とするコンバータ。
【請求項４】
請求項３記載のコンバータにおいて、
前記スイッチ回路は、各々前記デジタル信号の上位（Ｎ−ｍ）ビットのうちの対応ビットに従って２入力のうち一方を選択する複数のスイッチ対を有し、
前記デジタル信号の上位（Ｎ−ｍ）ビットのうち最下位ビットから数えてｎ番目のビットに対応するスイッチ対の数ａｎは、
ａ１＝２、ａｎ＝ａｎ−１＋２ｎ−２（２≦ｎ≦Ｎ−ｍ）
にて与えられ、
前記複数のスイッチ対を構成するＭＯＳトランジスタのうち各々（Ｎ−ｍ）個のＭＯＳトランジスタを通じて、前記互いに隣接する２つの基準電圧が選択されることを特徴とするコンバータ。
【請求項５】
請求項４記載のコンバータにおいて、
前記選択分圧回路の前記Ｍ個のＭＯＳトランジスタ群の各々は、互いに直列接続された（Ｎ−ｍ＋１）個以上のＭＯＳトランジスタを有し、
前記Ｍ個のＭＯＳトランジスタ群のうちの２つは、前記互いに直列接続された（Ｎ−ｍ＋１）個以上のＭＯＳトランジスタの中に、前記互いに隣接する２つの基準電圧を選択するための（Ｎ−ｍ）個のＭＯＳトランジスタを含むことを特徴とするコンバータ。
【請求項６】
請求項３記載のコンバータにおいて、
前記選択分圧回路は、Ｐを２以上かつ（Ｎ−ｍ）以下の整数とするとき、前記デジタル信号の上位（Ｎ−ｍ）ビットのうちの下位Ｐビットを、いずれか１個が有効にされる２Ｐ個の選択信号にデコードするデコード回路を更に有し、
前記スイッチ回路は、
各々前記２Ｐ個の選択信号のうちの対応する選択信号に従って２入力を２出力へ選択的に伝達する２Ｐ個のスイッチ対と、
各々前記デジタル信号の上位（Ｎ−ｍ−Ｐ）ビットのうちの対応ビットに従って２入力のうち一方を選択する複数の他のスイッチ対とを有し、
前記全てのスイッチ対を構成するＭＯＳトランジスタのうち各々（Ｎ−ｍ−Ｐ＋１）個のＭＯＳトランジスタを通じて、前記互いに隣接する２つの基準電圧が選択されることを特徴とするコンバータ。
【請求項７】
請求項６記載のコンバータにおいて、
前記選択分圧回路の前記Ｍ個のＭＯＳトランジスタ群の各々は、互いに直列接続された（Ｎ−ｍ−Ｐ＋２）個以上のＭＯＳトランジスタを有し、
前記Ｍ個のＭＯＳトランジスタ群のうちの２つは、前記互いに直列接続された（Ｎ−ｍ−Ｐ＋２）個以上のＭＯＳトランジスタの中に、前記互いに隣接する２つの基準電圧を選択するための（Ｎ−ｍ−Ｐ＋１）個のＭＯＳトランジスタを含むことを特徴とするコンバータ。
【請求項８】
請求項１記載のコンバータにおいて、
前記選択分圧回路の前記Ｍ個のＭＯＳトランジスタ群の各々に含まれるＭＯＳトランジスタの個数は、当該Ｍ個のＭＯＳトランジスタ群の各々の合成オン抵抗が互いに等しくなるように設定されたことを特徴とするコンバータ。
【請求項９】
請求項１記載のコンバータにおいて、
前記選択分圧回路の前記Ｍ個のＭＯＳトランジスタ群の各々に含まれるＭＯＳトランジスタのサイズは、当該Ｍ個のＭＯＳトランジスタ群の各々の合成オン抵抗が互いに等しくなるように設定されたことを特徴とするコンバータ。
【請求項１０】
複数の画素を有するディスプレイパネルと、画像の階調を表すデジタル信号に従って前記複数の画素を駆動する駆動回路とを備えた画像表示装置であって、
前記駆動回路は、
互いに異なる複数の基準電圧を生成する基準電圧生成回路と、
前記複数の基準電圧を用いて前記画像の階調を表すデジタル信号を画素列毎のアナログ信号に変換する複数のデジタル・アナログコンバータとを備え、
前記複数のデジタル・アナログコンバータの各々は、請求項１記載のコンバータであることを特徴とする画像表示装置。
【請求項１１】
請求項１０記載の画像表示装置において、
前記基準電圧生成回路は、各々前記画素列毎のコンバータの一部への基準電圧の供給を分担する複数の抵抗分圧回路を有することを特徴とする画像表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル・アナログコンバータ（digital-to-analog converter：ＤＡＣ）に関し、特に液晶ディスプレイ等の画像表示装置に好適に用いられるＤＡＣに関するものである。
【背景技術】
【０００２】
従来の液晶ディスプレイ用ＤＡＣの１つとして、基準電圧生成回路と、複数のスイッチ対を有する選択回路と、ボルテージフォロアとを持つＤＡＣが知られている。具体的には、当該ＤＡＣが６ビットのデジタル信号を入力コードとして受け取る場合、基準電圧生成回路は、３２個の抵抗素子を直列接続してなり、当該抵抗素子の各端子から互いに異なる３３個の基準電圧を選択回路へ供給する。選択回路は、各々入力コードの対応ビットに従って２入力のうち一方を選択する３７個のスイッチ対からなり、入力コードが奇数ならば３３個の基準電圧のうち互いに隣接する２つの基準電圧を選択し、入力コードが偶数ならば３３個の基準電圧のうちの１つの基準電圧を重複選択して、これらの電圧をボルテージフォロアへ供給する。ボルテージフォロアは、供給された２つの電圧の平均値をアナログ信号として出力する。つまり、入力コードが奇数の場合には、隣接する２つの基準電圧の中間電圧をボルテージフォロアで生成し、これを階調電圧とするのである（特許文献１参照）。
【０００３】
このＤＡＣでは、入力ビット数（分解能）が６から８、１０と増えるに従い、生成すべき基準電圧の数が３３から１２９、５１３のように急激に増え、選択回路に必要なスイッチ対の数が３７から１３５、５２１のように急激に増える。したがって、液晶ディスプレイの高精細化及び多階調化が進んでいる現状に鑑みて、ＤＡＣのチップサイズを大きくせざるを得なくなってしまう。
【０００４】
そこで、互いに隣接する２つの基準電圧を選択し、ＭＯＳ（metal-oxide-semiconductor）トランジスタのオン抵抗を利用して当該２基準電圧の差を分割することにより所望の中間階調電圧を得るようにしたＤＡＣが開発された（特許文献２参照）。
【特許文献１】特開２０００−１８３７４７号公報
【特許文献２】米国特許出願公開第２００７／０１７６８１３号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記ＭＯＳトランジスタのオン抵抗を利用したＤＡＣを液晶ディスプレイに採用する場合、抵抗ストリングからなる基準電圧生成回路を多数のＤＡＣが共有することとなる。そのため、複数のＤＡＣが同じ２基準電圧の組を選択して分圧動作を実行する場合、基準電圧生成回路中の特定の抵抗素子に対して複数のＤＡＣのＭＯＳトランジスタ（オン状態）がそれぞれ並列につながり、ここに電流の分流が生じるため、基準電圧生成回路にて生成した基準電圧そのものがずれてしまう。
【０００６】
この電圧ずれを抑えるには、分圧に利用されるＭＯＳトランジスタ群の合成オン抵抗を大きくすればよい。例えばＭＯＳトランジスタ数を増やす、各ＭＯＳトランジスタのゲート長を伸ばすなどである。しかし、合成オン抵抗を大きくするとＤＡＣのセトリング時間が長くなり、その結果所定の時間内に所望の階調電圧を出力できなくなってしまうという課題がある。
【０００７】
本発明の目的は、同じセトリング時間と同じ分解能とを維持しつつＤＡＣの構成素子数を削減することにある。
【課題を解決するための手段】
【０００８】
本発明では、分圧対象となる２基準電圧の大きさに応じてＭＯＳトランジスタのオン抵抗が異なる点に着目した。具体的には、ＰチャネルＭＯＳトランジスタの場合は電源電圧付近の電圧を分圧対象とするときにオン抵抗が小さくなり、ＮチャネルＭＯＳトランジスタの場合は接地電圧付近の電圧を分圧対象とするときにオン抵抗が小さくなる。いずれの場合もゲート・ソース間電圧Ｖｇｓが大きくなるからである。
【０００９】
よって、本発明によれば、オン抵抗が大きい階調ではＭＯＳトランジスタ数を少なくし、オン抵抗が小さい階調ではＭＯＳトランジスタ数を多くするように切り替えできる回路構成を採用する。こうすることにより、セトリング時間を悪化させずに、電圧ずれを抑えられる。
【００１０】
具体的に説明すると、本発明は、互いに異なる複数の基準電圧を用いてＮ（Ｎは３以上の整数）ビットのデジタル信号をアナログ信号に変換するコンバータを、次のような選択分圧回路とモード選択回路と出力回路とで構成することとした。すなわち、選択分圧回路は、各々スイッチとして機能する複数のＭＯＳトランジスタを有し、ｍを１以上の整数とし、２ｍから２ｍ−１＋１までの整数のうちのいずれかをＭとするとき、前記デジタル信号のうちの上位（Ｎ−ｍ）ビットに従って前記複数のＭＯＳトランジスタのうち各々互いに同数のＭＯＳトランジスタを通じて前記複数の基準電圧のうちの２つの基準電圧を選択し、かつ（Ｍ−１）個の中間電圧を得るように、前記選択された２つの基準電圧の差を、前記複数のＭＯＳトランジスタのうち互いに直列接続されたＭ個のＭＯＳトランジスタ群の各々の合成オン抵抗でＭ分割する。モード選択回路は、前記選択分圧回路の前記Ｍ個のＭＯＳトランジスタ群の各々の合成オン抵抗の大きさを判別し、当該合成オン抵抗が大きい場合には第１モードを、当該合成オン抵抗が小さい場合には第２モードをそれぞれ選択し、かつ前記選択分圧回路の前記Ｍ個のＭＯＳトランジスタ群の各々に含まれるＭＯＳトランジスタの個数が前記第１モードよりも前記第２モードの方が多くなるように制御する。出力回路は、前記デジタル信号のうちの下位ｍビットに従って、前記選択された２つの基準電圧のうちの１つ又は前記（Ｍ−１）個の中間電圧のうちの１つを前記アナログ信号として選択的に出力する。
【００１１】
この場合の基準電圧生成回路は、互いに直列接続された２Ｎ−ｍ個の抵抗素子を有し、当該抵抗素子の各端子から互いに異なる（２Ｎ−ｍ＋１）個の基準電圧を前記選択分圧回路へ供給する。
【００１２】
前記選択分圧回路が前記複数の基準電圧のうち互いに隣接する２つの基準電圧を選択するスイッチ回路を有する場合、当該スイッチ回路は、例えば、各々前記デジタル信号の上位（Ｎ−ｍ）ビットのうちの対応ビットに従って２入力のうち一方を選択する複数のスイッチ対を有し、前記デジタル信号の上位（Ｎ−ｍ）ビットのうち最下位ビットから数えてｎ番目のビットに対応するスイッチ対の数ａｎは、
ａ１＝２、ａｎ＝ａｎ−１＋２ｎ−２（２≦ｎ≦Ｎ−ｍ）
にて与えられる。そして、前記複数のスイッチ対を構成するＭＯＳトランジスタのうち各々（Ｎ−ｍ）個のＭＯＳトランジスタを通じて、前記互いに隣接する２つの基準電圧が選択される。この場合の前記選択分圧回路の前記Ｍ個のＭＯＳトランジスタ群の各々は、例えば、互いに直列接続された（Ｎ−ｍ＋１）個以上のＭＯＳトランジスタで構成される。前記Ｍ個のＭＯＳトランジスタ群のうちの２つは、前記互いに直列接続された（Ｎ−ｍ＋１）個以上のＭＯＳトランジスタの中に、前記互いに隣接する２つの基準電圧を選択するための（Ｎ−ｍ）個のＭＯＳトランジスタを含む。
【００１３】
また、前記選択分圧回路が前記複数の基準電圧のうち互いに隣接する２つの基準電圧を選択するスイッチ回路を有する場合、前記選択分圧回路は、Ｐを２以上かつ（Ｎ−ｍ）以下の整数とするとき、前記デジタル信号の上位（Ｎ−ｍ）ビットのうちの下位Ｐビットを、いずれか１個が有効にされる２Ｐ個の選択信号にデコードするデコード回路を更に有し、前記スイッチ回路は、例えば、各々前記２Ｐ個の選択信号のうちの対応する選択信号に従って２入力を２出力へ選択的に伝達する２Ｐ個のスイッチ対と、各々前記デジタル信号の上位（Ｎ−ｍ−Ｐ）ビットのうちの対応ビットに従って２入力のうち一方を選択する複数の他のスイッチ対とで構成される。そして、前記全てのスイッチ対を構成するＭＯＳトランジスタのうち各々（Ｎ−ｍ−Ｐ＋１）個のＭＯＳトランジスタを通じて、前記互いに隣接する２つの基準電圧が選択される。この場合の前記選択分圧回路の前記Ｍ個のＭＯＳトランジスタ群の各々は、例えば、互いに直列接続された（Ｎ−ｍ−Ｐ＋２）個以上のＭＯＳトランジスタで構成される。前記Ｍ個のＭＯＳトランジスタ群のうちの２つは、前記互いに直列接続された（Ｎ−ｍ−Ｐ＋２）個以上のＭＯＳトランジスタの中に、前記互いに隣接する２つの基準電圧を選択するための（Ｎ−ｍ−Ｐ＋１）個のＭＯＳトランジスタを含む。
【発明の効果】
【００１４】
本発明によれば、ＤＡＣのセトリング時間を悪化させずに、同じ分解能を維持しつつＤＡＣの構成素子数を削減することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明を実施するための最良の形態について、図面を用いながら説明する。
【００１６】
図１は、本発明に係るＤＡＣを用いた画像表示装置の概略平面図である。図１に示した画像表示装置１は液晶ディスプレイであって、マトリックス状に配置された複数の画素を有する液晶ディスプレイパネル１０と、複数のゲートドライバ２０と、複数のソースドライバ２５と、これらのゲートドライバ２０及びソースドライバ２５を制御するコントローラ３０とを備えている。液晶ディスプレイパネル１０の各画素は、ＴＦＴ（thin film transistor）１１と、そのドレインに接続された画素容量１２とを持つ。同じ行に属する画素のＴＦＴ１２のゲートは、共通のゲートドライバ２０により駆動される。また、同じ列に属する画素のＴＦＴ１２のソースは、共通のソースドライバ２５により駆動される。全てのソースドライバ２５は、コントローラ３０から送られた画像の階調を表すデジタル信号に従って複数の画素を駆動する液晶駆動回路を構成し、デジタル信号を画素列毎のアナログ信号に変換するＤＡＣをそれぞれ内蔵している。つまり、画像表示装置１は、画素列と同数のＤＡＣを備えている。
【００１７】
図２は、本発明に係るＤＡＣの構成例を示している。図２のＤＡＣは、ｂｉｔ５からｂｉｔ０までの６ビットで表されるデジタル信号をアナログ信号Ｖｏｕｔに変換するコンバータであって、基準電圧生成回路１００と、第１のスイッチ回路（ＳＷ１）２００と、第２のスイッチ回路（ＳＷ２）３００と、第３のスイッチ回路（ＳＷ３）４００と、ボルテージフォロア５００と、論理回路６００とで構成される。
【００１８】
基準電圧生成回路１００は、互いに直列接続された１６（＝２６−２）個の抵抗素子からなる抵抗分圧回路であって、当該抵抗素子の各端子から互いに異なる１７個の基準電圧Ｖ０，Ｖ４，Ｖ８，…，Ｖ６４を第１のスイッチ回路２００へ供給する。
【００１９】
第１のスイッチ回路２００は、１７個の基準電圧Ｖ０〜Ｖ６４のうち互いに隣接する２つの基準電圧（以下、低い方をＶｉｎ１とし、高い方をＶｉｎ２とする。）を選択する回路であって、６ビットデジタル信号のうちｂｉｔ５からｂｉｔ２までの上位４ビットを制御信号として受け取る。図中の２０１は、ｂｉｔ２によりオン／オフ制御される２個のスイッチ対である。２０２は、ｂｉｔ３によりオン／オフ制御される３（＝２＋２２−２）個のスイッチ対である。２０３は、ｂｉｔ４によりオン／オフ制御される５（＝３＋２３−２）個のスイッチ対である。２０４は、ｂｉｔ５によりオン／オフ制御される９（＝５＋２４−２）個のスイッチ対である。以上のとおり、第１のスイッチ回路２００は、各々ｂｉｔ５〜ｂｉｔ２のうちの対応ビットに従って２入力のうち一方を選択する１９個の２入力・１出力スイッチ対で構成されている。各スイッチ対は、対応ビットが０ならば下側入力を、対応ビットが１ならば上側入力をそれぞれ選択する。
【００２０】
なお、第１のスイッチ回路２００の各スイッチ対を構成する２個のスイッチは、それぞれＮチャネルＭＯＳトランジスタ又はＰチャネルＭＯＳトランジスタ又はこれらを結合してなるトランスファゲートである。ただし、以下の説明では各スイッチがＰチャネルＭＯＳトランジスタ（以下、単にＭＯＳトランジスタという。）であるものとする。
【００２１】
例えば、ｂｉｔ５からｂｉｔ２までの４ビットが“００００”ならば、最も低い基準電圧Ｖ０が４（＝６−２）個のＭＯＳトランジスタを通じて第２のスイッチ回路３００に接続され、次に低い基準電圧Ｖ４が他の４（＝６−２）個のＭＯＳトランジスタを通じて第２のスイッチ回路３００に接続される。この場合にはＶｉｎ１＝Ｖ０、Ｖｉｎ２＝Ｖ４である。また、ｂｉｔ５からｂｉｔ２までの４ビットが“０００１”ならば、基準電圧Ｖ４が４個のＭＯＳトランジスタを通じて第２のスイッチ回路３００に接続され、次に高い基準電圧Ｖ８が他の４個のＭＯＳトランジスタを通じて第２のスイッチ回路３００に接続される。この場合にはＶｉｎ１＝Ｖ４、Ｖｉｎ２＝Ｖ８である。ｂｉｔ５からｂｉｔ２までの４ビットが“１１１１”ならば、基準電圧Ｖ６０が４個のＭＯＳトランジスタを通じて第２のスイッチ回路３００に接続され、最も高い基準電圧Ｖ６４が他の４個のＭＯＳトランジスタを通じて第２のスイッチ回路３００に接続される。この場合にはＶｉｎ１＝Ｖ６０、Ｖｉｎ２＝Ｖ６４である。
【００２２】
第２のスイッチ回路３００及び第３のスイッチ回路４００中に示した４０個の丸印は、それぞれスイッチとして機能するＮチャネルＭＯＳトランジスタ又はＰチャネルＭＯＳトランジスタ又はこれらを結合してなるトランスファゲートである。ただし、以下の説明では各スイッチがＰチャネルＭＯＳトランジスタ（以下、単にＭＯＳトランジスタという。）であるものとする。
【００２３】
第２のスイッチ回路３００は、ノードｎ００とノードｎ０１との間に接続された１個のＭＯＳトランジスタＭ００と、ノードｎ０１とノードｎ０２との間に直列接続された５（＝６−２＋１）個のＭＯＳトランジスタＭ０１と、ノードｎ０２とノードｎ０３との間に直列接続された５（＝６−２＋１）個のＭＯＳトランジスタＭ０２と、ノードｎ０３とノードｎ０４との間に接続された１個のＭＯＳトランジスタＭ０３とを有する。また、第１のスイッチ回路２００により選択された２つの基準電圧のうち低い方の電圧Ｖｉｎ１がノードｎ００に、高い方の電圧Ｖｉｎ２がノードｎ０４にそれぞれ接続される。したがって、例えばｂｉｔ５からｂｉｔ２までの４ビットが“００００”であり、かつＭ００、Ｍ０１、Ｍ０２及びＭ０３の全てがオンしているとき、基準電圧Ｖ０とノードｎ０１との間、ノードｎ０１とノードｎ０２との間、ノードｎ０２とノードｎ０３との間、ノードｎ０３と基準電圧Ｖ４との間に、それぞれオン状態の５個のＭＯＳトランジスタからなるＭＯＳトランジスタ群が介在することになり、これら４個の互いに直列接続されたＭＯＳトランジスタ群の各々の合成オン抵抗によりＶ０とＶ４との差が４分割されて、３個の中間電圧が得られる。なお、基準電圧Ｖ０とノードｎ０１との間のＭＯＳトランジスタ群は第１のスイッチ回路２００中の４個のＭＯＳトランジスタを、ノードｎ０３と基準電圧Ｖ４との間のＭＯＳトランジスタ群は第１のスイッチ回路２００中の他の４個のＭＯＳトランジスタをそれぞれ含む。
【００２４】
しかも、上記４個のＭＯＳトランジスタ群を構成する２０個のＭＯＳトランジスタのサイズが全て等しいとき、４個のＭＯＳトランジスタ群の各々の合成オン抵抗が互いに等しくなるので、ノードｎ０１に中間電圧Ｖ０＋（Ｖ４−Ｖ０）／４が、ノードｎ０２に中間電圧Ｖ０＋（Ｖ４−Ｖ０）／２が、ノードｎ０３に中間電圧Ｖ０＋３（Ｖ４−Ｖ０）／４がそれぞれ得られる。なお、ノードｎ００の電圧を基準電圧Ｖ０にするためには、互いに直列接続された４個のＭＯＳトランジスタ群に流れる電流を止めるように、Ｍ００、Ｍ０１、Ｍ０２、Ｍ０３のうち少なくとも１つをオフにする。
【００２５】
第２のスイッチ回路３００は更に、ノードｎ００とノードｎ００’との間に接続された６（＝６−２＋２）個のＭＯＳトランジスタＭ００’と、ノードｎ００’とノードｎ０１との間に接続された５（＝６−２＋１）個のＭＯＳトランジスタＭ０１’と、ノードｎ０３とノードｎ０３’との間に接続された５（＝６−２＋１）個のＭＯＳトランジスタＭ０２’と、ノードｎ０３’とノードｎ０４との間に接続された６（＝６−２＋２）個のＭＯＳトランジスタＭ０３’とを有する。したがって、例えばｂｉｔ５からｂｉｔ２までの４ビットが“１１１１”であり、かつＭ００’、Ｍ０１’、Ｍ０１、Ｍ０２、Ｍ０２’及びＭ０３’の全てがオンし、かつＭ００及びＭ０３がオフしているとき、基準電圧Ｖ６０とノードｎ００’との間、ノードｎ００’とノードｎ０２との間、ノードｎ０２とノードｎ０３’との間、ノードｎ０３’と基準電圧Ｖ６４との間に、それぞれオン状態の１０個のＭＯＳトランジスタからなるＭＯＳトランジスタ群が介在することになり、これら４個の互いに直列接続されたＭＯＳトランジスタ群の各々の合成オン抵抗によりＶ６０とＶ６４との差が４分割されて、３個の中間電圧が得られる。なお、基準電圧Ｖ６０とノードｎ００’との間のＭＯＳトランジスタ群は第１のスイッチ回路２００中の４個のＭＯＳトランジスタを、ノードｎ０３’と基準電圧Ｖ６４との間のＭＯＳトランジスタ群は第１のスイッチ回路２００中の他の４個のＭＯＳトランジスタをそれぞれ含む。
【００２６】
しかも、上記４個のＭＯＳトランジスタ群を構成する４０個のＭＯＳトランジスタのサイズが全て等しいとき、４個のＭＯＳトランジスタ群の各々の合成オン抵抗が互いに等しくなるので、ノードｎ００’に中間電圧Ｖ６０＋（Ｖ６４−Ｖ６０）／４が、ノードｎ０２に中間電圧Ｖ６０＋（Ｖ６４−Ｖ６０）／２が、ノードｎ０３’に中間電圧Ｖ６０＋３（Ｖ６４−Ｖ６０）／４がそれぞれ得られる。なお、ノードｎ００の電圧を基準電圧Ｖ６０にするためには、互いに直列接続された４個のＭＯＳトランジスタ群に流れる電流を止めるように、Ｍ００、Ｍ０１、Ｍ０２、Ｍ０３のうち少なくとも１つをオフ、かつＭ００’、Ｍ０１’、Ｍ０２’、Ｍ０３’のうち少なくとも１つをオフにする。
【００２７】
第３のスイッチ回路４００は、ノードｎ００とボルテージフォロア５００の入力ノードとの間に接続された１個のＭＯＳトランジスタＭ０４と、ノードｎ０１とボルテージフォロア５００の入力ノードとの間に接続された１個のＭＯＳトランジスタＭ０５と、ノードｎ０２とボルテージフォロア５００の入力ノードとの間に接続された１個のＭＯＳトランジスタＭ０６と、ノードｎ０３とボルテージフォロア５００の入力ノードとの間に接続された１個のＭＯＳトランジスタＭ０７と、ノードｎ００’とボルテージフォロア５００の入力ノードとの間に接続された１個のＭＯＳトランジスタＭ０４’と、ノードｎ０３’とボルテージフォロア５００の入力ノードとの間に接続された１個のＭＯＳトランジスタＭ０７’とで構成される。
【００２８】
論理回路６００は、６ビットデジタル信号のうちｂｉｔ１及びｂｉｔ０からなる下位２ビット及び最上位ビット（ｂｉｔ５）に従って、第２及び第３のスイッチ回路３００，４００を制御するための信号Ｓ０〜Ｓ７，Ｓ０’〜Ｓ７’を生成する。この結果、第３のスイッチ回路４００は、ｂｉｔ１、ｂｉｔ０及びｂｉｔ５に従って、６個のノードｎ００，ｎ０１，ｎ０２，ｎ０３，ｎ００’，ｎ０３’のうちいずれか１個のノードの電圧を選択して、これをボルテージフォロア５００へ供給する。このようにして第３のスイッチ回路４００により選択された電圧が、アナログ信号Ｖｏｕｔとしてボルテージフォロア５００から出力される。
【００２９】
図３及び図４は図２中の第２及び第３のスイッチ回路３００，４００の動作を、図５は図２のＤＡＣの全体動作をそれぞれ示している。論理回路６００により、ｂｉｔ５＝０の場合には図３の第１モード動作が、ｂｉｔ５＝１の場合には図４の第２モード動作がそれぞれ選択される。図３中のＶｎ００，Ｖｎ０１，Ｖｎ０２，Ｖｎ０３は、それぞれノードｎ００，ｎ０１，ｎ０２，ｎ０３の電圧であり、図４中のＶｎ００’，Ｖｎ０１’，Ｖｎ０２’，Ｖｎ０３’は、それぞれノードｎ００，ｎ００’，ｎ０２，ｎ０３’の電圧である。第２のスイッチ回路３００では、ｂｉｔ５が０のとき、例えばＭ０１、Ｍ０２及びＭ０３を常にオンさせ、Ｍ００のみのオン／オフをｂｉｔ１及びｂｉｔ０からなる２ビットに応じた信号で制御すればよい。Ｍ０５とＭ０７とのサイズが等しいとき、Ｖｎ０２をＭ０６にて選択する代わりに、Ｖｎ０１とＶｎ０３との差をＭ０５とＭ０７とのオン抵抗で２分割することにより、Ｖｎ０１とＶｎ０３との中間電圧（Ｖｎ０２に相当する。）を生成することも可能である。図５中のＶ１、Ｖ２、Ｖ３、Ｖ５、Ｖ６、Ｖ７等は、第１及び第２のスイッチ回路２００，３００により生成された中間電圧である。
【００３０】
図６は、図２中の第２のスイッチ回路３００の変形例を示している。ここで、ＭＯＳトランジスタのゲート幅Ｗとゲート長Ｌとの比を用いて、当該ＭＯＳトランジスタのサイズを「Ｗ／Ｌ」で表す。例えば、図２中のＭ０１を構成する５個のＭＯＳトランジスタの各々がサイズＷ／Ｌを有するとき、これら５個のＭＯＳトランジスタの直列回路を１個のＭＯＳトランジスタに置換することができる。ただし、後者のＭＯＳトランジスタはサイズＷ／（５Ｌ）を有し、５個のＭＯＳトランジスタの直列回路の合成オン抵抗と等しいオン抵抗を持つ。図２中のＭ０２を構成する５個のＭＯＳトランジスタ等についても同様の置換が可能である。
【００３１】
以上のとおり、図２のＤＡＣによれば、第１及び第２のスイッチ回路２００，３００が前述の選択分圧回路として動作するので、入力ビット数が６である場合、生成すべき基準電圧の数が１７であり、選択回路として動作する第１のスイッチ回路２００に必要なスイッチ対の数が１９である。したがって、第２及び第３のスイッチ回路３００，４００並びに論理回路６００に必要な構成素子の数を考慮しても、前述した従来のＤＡＣと比べて、同じ分解能を維持しつつＤＡＣ全体の構成素子数を削減することができる。この効果は入力ビット数（分解能）が６から８、１０、１２と増えるに従い、更に顕著になる。
【００３２】
しかも、論理回路６００が６ビットデジタル信号のうちの最上位ビット（ｂｉｔ５）をもとに４個のＭＯＳトランジスタ群の各々の合成オン抵抗の大きさを判別し、ｂｉｔ５＝０であって当該合成オン抵抗が大きい場合には図３の第１モード動作を、ｂｉｔ５＝１であって当該合成オン抵抗が小さい場合には図４の第２モード動作をそれぞれ選択することとしたので、セトリング時間を悪化させずに、電圧ずれを抑えられる。
【００３３】
なお、図２中に示した各スイッチがＮチャネルＭＯＳトランジスタで構成される場合には、ｂｉｔ５＝１ならば図３の第１モード動作が、ｂｉｔ５＝０ならば図４の第２モード動作がそれぞれ選択されるようにすればよい。
【００３４】
また、分圧に利用されるＭＯＳトランジスタの個数を３段階以上に変えてもよい。出力すべき階調電圧に応じて分割数を変えることも可能である。例えば、ＭＯＳトランジスタのオン抵抗が小さい階調では２分割とし、ＭＯＳトランジスタのオン抵抗が大きい階調では４分割とする。
【００３５】
図７は、本発明に係るＤＡＣの更に他の構成例を示している。図７のＤＡＣは、ｂｉｔ５からｂｉｔ０までの６ビットで表されるデジタル信号をアナログ信号Ｖｏｕｔに変換するコンバータであって、基準電圧生成回路１００と、第１のスイッチ回路（ＳＷ１）２１０と、第２のスイッチ回路（ＳＷ２）３２０と、第３のスイッチ回路（ＳＷ３）４００と、ボルテージフォロア５００と、論理回路６００と、デコード回路６２０とで構成される。このＤＡＣの特徴は、第１のスイッチ回路２１０の構成にある。
【００３６】
基準電圧生成回路１００は、図２にて説明したものと同じ構成であり、互いに異なる１７個の基準電圧Ｖ０，Ｖ４，Ｖ８，…，Ｖ６４を第１のスイッチ回路２１０へ供給する。
【００３７】
デコード回路６２０は、６ビットデジタル信号の上位４ビットのうちの下位２ビット（ｂｉｔ３及びｂｉｔ２）を、いずれか１個が有効（論理値１）にされる４（＝２２）個の選択信号Ｔ３，Ｔ２，Ｔ１，Ｔ０にデコードする。図８は、このデコード回路６２０の動作を示している。
【００３８】
第１のスイッチ回路２１０は、１７個の基準電圧Ｖ０〜Ｖ６４のうち互いに隣接する２つの基準電圧（以下、低い方をＶｉｎ１とし、高い方をＶｉｎ２とする。）を選択する回路であって、６ビットデジタル信号のうちの上位２ビット（ｂｉｔ５及びｂｉｔ４）と、デコード回路６２０からの選択信号Ｔ３，Ｔ２，Ｔ１，Ｔ０とを、制御信号として受け取る。
【００３９】
２１１は、Ｔ０によりオン／オフ制御されて、Ｔ０＝１の場合に２入力（ノードｎ０及びｎ１の電圧）を２出力へ伝達する１個のスイッチ対である。２１２は、Ｔ１によりオン／オフ制御されて、Ｔ１＝１の場合に２入力（ノードｎ１及びｎ２の電圧）を２出力へ伝達する１個のスイッチ対である。２１３は、Ｔ２によりオン／オフ制御されて、Ｔ２＝１の場合に２入力（ノードｎ２及びｎ３の電圧）を２出力へ伝達する１個のスイッチ対である。２１４は、Ｔ３によりオン／オフ制御されて、Ｔ３＝１の場合に２入力（ノードｎ３及びｎ４の電圧）を２出力へ伝達する１個のスイッチ対である。これら４（＝２２）個のスイッチ対２１１〜２１４は、各々デコード回路６２０からの４個の選択信号Ｔ３，Ｔ２，Ｔ１，Ｔ０のうちの対応する選択信号に従って２入力を２出力へ選択的に伝達するものであって、各々の上側出力が１共通出力に、各々の下側出力が他の１共通出力にそれぞれ接続されている。そして、これら２共通出力が第２のスイッチ回路３２０の２入力となる。
【００４０】
２１５は、ｂｉｔ４によりオン／オフ制御される５（＝２２＋１）個の２入力・１出力スイッチ対である。これら５個のスイッチ対２１５の出力は、ノードｎ０，ｎ１，ｎ２，ｎ３，ｎ４の電圧である。２１６は、ｂｉｔ５によりオン／オフ制御される１０（＝５×２）個の２入力・１出力スイッチ対であって、基準電圧生成回路１００から受け取った１７個の基準電圧Ｖ０，Ｖ４，Ｖ８，…，Ｖ６４のうちの１０個の基準電圧をスイッチ対２１５へ与える。これら１５個のスイッチ対２１５，２１６は、各々６ビットデジタル信号の上位２ビット（ｂｉｔ５及びｂｉｔ４）のうちの対応ビットに従って２入力のうち一方を選択するものであって、対応ビットが０ならば下側入力を、対応ビットが１ならば上側入力をそれぞれ選択する。
【００４１】
以上のとおり、第１のスイッチ回路２１０は、１９個のスイッチ対２１１〜２１６で構成されている。
【００４２】
例えば、ｂｉｔ５からｂｉｔ２までの４ビットが“００００”ならば、第１のスイッチ回路２１０中の５個のノードｎ０，ｎ１，ｎ２，ｎ３，ｎ４にそれぞれ基準電圧Ｖ０，Ｖ４，Ｖ８，Ｖ１２，Ｖ１６が現れる。このうち、基準電圧生成回路１００の最も低い基準電圧Ｖ０が３（＝６−２−２＋１）個のＭＯＳトランジスタを通じて第２のスイッチ回路３２０に接続され、次に低い基準電圧Ｖ４が他の３個のＭＯＳトランジスタを通じて第２のスイッチ回路３２０に接続される。この場合にはＶｉｎ１＝Ｖ０、Ｖｉｎ２＝Ｖ４である。
【００４３】
ｂｉｔ５からｂｉｔ２までの４ビットが“０００１”ならば、第１のスイッチ回路２１０中の５個のノードｎ０，ｎ１，ｎ２，ｎ３，ｎ４にそれぞれ基準電圧Ｖ０，Ｖ４，Ｖ８，Ｖ１２，Ｖ１６が現れる。このうち、基準電圧Ｖ４が３個のＭＯＳトランジスタを通じて第２のスイッチ回路３２０に接続され、次に高い基準電圧Ｖ８が他の３個のＭＯＳトランジスタを通じて第２のスイッチ回路３２０に接続される。この場合にはＶｉｎ１＝Ｖ４、Ｖｉｎ２＝Ｖ８である。
【００４４】
ｂｉｔ５からｂｉｔ２までの４ビットが“１１１１”ならば、第１のスイッチ回路２１０中の５個のノードｎ０，ｎ１，ｎ２，ｎ３，ｎ４にそれぞれ基準電圧Ｖ４８，Ｖ５２，Ｖ５６，Ｖ６０，Ｖ６４が現れる。このうち、基準電圧Ｖ６０が３個のＭＯＳトランジスタを通じて第２のスイッチ回路３２０に接続され、最も高い基準電圧Ｖ６４が他の３個のＭＯＳトランジスタを通じて第２のスイッチ回路３２０に接続される。この場合にはＶｉｎ１＝Ｖ６０、Ｖｉｎ２＝Ｖ６４である。
【００４５】
第２のスイッチ回路３２０は、図２中の第２のスイッチ回路３００と同様の構成である。ただし、図７では、ノードｎ０１とノードｎ０２との間に直列接続されたＭＯＳトランジスタＭ０１の数と、ノードｎ０２とノードｎ０３との間に直列接続されたＭＯＳトランジスタＭ０２の数とがそれぞれ４（＝６−２−２＋２）である。例えばｂｉｔ５からｂｉｔ２までの４ビットが“００００”であり、かつＭ００、Ｍ０１、Ｍ０２及びＭ０３の全てがオンしているとき、基準電圧Ｖ０とノードｎ０１との間、ノードｎ０１とノードｎ０２との間、ノードｎ０２とノードｎ０３との間、ノードｎ０３と基準電圧Ｖ４との間に、それぞれオン状態の４個のＭＯＳトランジスタからなるＭＯＳトランジスタ群が介在することになり、これら４個の互いに直列接続されたＭＯＳトランジスタ群の各々の合成オン抵抗によりＶ０とＶ４との差が４分割されて、３個の中間電圧が得られる。なお、基準電圧Ｖ０とノードｎ０１との間のＭＯＳトランジスタ群は第１のスイッチ回路２１０中の３個のＭＯＳトランジスタを、ノードｎ０３と基準電圧Ｖ４との間のＭＯＳトランジスタ群は第１のスイッチ回路２１０中の他の３個のＭＯＳトランジスタをそれぞれ含む。
【００４６】
また、図７では、ノードｎ００とノードｎ００’との間に直列接続されたＭＯＳトランジスタＭ００’の数と、ノードｎ０３’とノードｎ０４との間に直列接続されたＭＯＳトランジスタＭ０３’の数とがそれぞれ５（＝６−２−２＋３）であり、ノードｎ００’とノードｎ０１との間に直列接続されたＭＯＳトランジスタＭ０１’の数と、ノードｎ０３とノードｎ０３’との間に接続されたＭＯＳトランジスタＭ０２’の数とがそれぞれ４（＝６−２−２＋２）である。例えばｂｉｔ５からｂｉｔ２までの４ビットが“１１１１”であり、かつＭ００’、Ｍ０１’、Ｍ０１、Ｍ０２、Ｍ０２’及びＭ０３’の全てがオンし、かつＭ００及びＭ０３がオフしているとき、基準電圧Ｖ６０とノードｎ００’との間、ノードｎ００’とノードｎ０２との間、ノードｎ０２とノードｎ０３’との間、ノードｎ０３’と基準電圧Ｖ６４との間に、それぞれオン状態の８個のＭＯＳトランジスタからなるＭＯＳトランジスタ群が介在することになり、これら４個の互いに直列接続されたＭＯＳトランジスタ群の各々の合成オン抵抗によりＶ６０とＶ６４との差が４分割されて、３個の中間電圧が得られる。なお、基準電圧Ｖ６０とノードｎ００’との間のＭＯＳトランジスタ群は第１のスイッチ回路２１０中の３個のＭＯＳトランジスタを、ノードｎ０３’と基準電圧Ｖ６４との間のＭＯＳトランジスタ群は第１のスイッチ回路２１０中の他の３個のＭＯＳトランジスタをそれぞれ含む。
【００４７】
第３のスイッチ回路４００、ボルテージフォロア５００及び論理回路６００は、いずれも図２で説明したものと同じ構成である。したがって、第２及び第３のスイッチ回路３２０，４００の動作は図３及び図４と同様であり、図７のＤＡＣの全体動作は図５と同様である。
【００４８】
なお、６ビットデジタル信号の上位４ビットのうちの下位３ビット（ｂｉｔ４、ｂｉｔ３及びｂｉｔ２）をデコード回路６２０にてデコードする場合には、８（＝２３）個の選択信号が得られるので、これらの選択信号をそれぞれ受け取る８個の２入力・２出力スイッチ対と、ｂｉｔ５によりオン／オフ制御される９（＝２３＋１）個の２入力・１出力スイッチ対とを第１のスイッチ回路２１０に設ける。これに伴って、第２のスイッチ回路３２０では、ノードｎ０１とノードｎ０２との間のＭＯＳトランジスタＭ０１の数と、ノードｎ０２とノードｎ０３との間のＭＯＳトランジスタＭ０２の数とをそれぞれ３（＝６−２−３＋２）とする。また、ノードｎ００とノードｎ００’との間のＭＯＳトランジスタＭ００’の数と、ノードｎ０３’とノードｎ０４との間のＭＯＳトランジスタＭ０３’の数とをそれぞれ４（＝６−２−３＋３）とし、ノードｎ００’とノードｎ０１との間のＭＯＳトランジスタＭ０１’の数と、ノードｎ０３とノードｎ０３’との間のＭＯＳトランジスタＭ０２’の数とをそれぞれ３（＝６−２−３＋２）とする。
【００４９】
また、６ビットデジタル信号の上位４ビット（ｂｉｔ５、ｂｉｔ４、ｂｉｔ３及びｂｉｔ２）の全てをデコード回路６２０にてデコードする場合には、１６（＝２４）個の選択信号が得られるので、これらの選択信号をそれぞれ受け取る１６個の２入力・２出力スイッチ対を第１のスイッチ回路２１０に設ける。これに伴って、第２のスイッチ回路３２０では、ノードｎ０１とノードｎ０２との間のＭＯＳトランジスタＭ０１の数と、ノードｎ０２とノードｎ０３との間のＭＯＳトランジスタＭ０２の数とをそれぞれ２（＝６−２−４＋２）とする。また、ノードｎ００とノードｎ００’との間のＭＯＳトランジスタＭ００’の数と、ノードｎ０３’とノードｎ０４との間のＭＯＳトランジスタＭ０３’の数とをそれぞれ３（＝６−２−４＋３）とし、ノードｎ００’とノードｎ０１との間のＭＯＳトランジスタＭ０１’の数と、ノードｎ０３とノードｎ０３’との間のＭＯＳトランジスタＭ０２’の数とをそれぞれ２（＝６−２−４＋２）とする。
【００５０】
図９は、図１の画像表示装置１における基準電圧生成回路の構成例を示している。図９に示した基準電圧生成回路１３０は、２個の抵抗分圧回路を有する。一方の抵抗分圧回路は全ＤＡＣのうち半分のＤＡＣ１１００への基準電圧の供給を分担し、他方の抵抗分圧回路は他の半分のＤＡＣ１１１０への基準電圧の供給を分担する。このように各抵抗分圧回路の負担を軽減することにより、基準電圧の変動を抑制することができる。ＤＡＣ１１００，１１１０の各々は、前述のＤＡＣのうちのいずれかである。特に、多数のＤＡＣが同じ２基準電圧の組（前述のＶｉｎ１及びＶｉｎ２）を選択する場合に効果がある。
【産業上の利用可能性】
【００５１】
以上説明してきたとおり、本発明に係るＤＡＣは、同じセトリング時間と同じ分解能とを維持しつつ構成素子数を削減することができ、液晶ディスプレイに限らず、有機ＥＬディスプレイ等の画像表示装置用のＤＡＣとして有用である。
【図面の簡単な説明】
【００５２】
【図１】本発明に係るＤＡＣを用いた画像表示装置の概略平面図である。
【図２】本発明に係るＤＡＣの構成例を示す回路図である。
【図３】図２中の第２及び第３のスイッチ回路の第１モード動作を示す図である。
【図４】図２中の第２及び第３のスイッチ回路の第２モード動作を示す図である。
【図５】図２のＤＡＣの全体動作を示す図である。
【図６】図２中の第２のスイッチ回路の変形例を示す概念図である。
【図７】本発明に係るＤＡＣの更に他の構成例を示す回路図である。
【図８】図７中のデコード回路の動作を示す図である。
【図９】図１の画像表示装置における基準電圧生成回路の構成例を示すブロック図である。
【符号の説明】
【００５３】
１    画像表示装置
１０  液晶ディスプレイパネル
１１  ＴＦＴ
１２  画素容量
２０  ゲートドライバ
２５  ソースドライバ
３０  コントローラ
１００，１３０  基準電圧生成回路
２００，２１０  第１のスイッチ回路（ＳＷ１）
３００，３２０  第２のスイッチ回路（ＳＷ２）
４００  第３のスイッチ回路（ＳＷ３）
５００  ボルテージフォロア
６００  論理回路
６２０  デコード回路
１１００，１１１０  ＤＡＣ
Ｍ００〜Ｍ０７，Ｍ００’〜Ｍ０７’  ＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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