(57)【要約】【課題】分割領域対応の複数の信号を出力する撮像部を有する撮像装置においてデータを低い伝送周波数で外部出力可能とした構成を実現する。【解決手段】マルチプレクサが撮像部の分割領域対応データを格納した複数のラインメモリからデータを選択的に読み出してフレーム画像構成画素の配列順に出力する。マルチプレクサは左画像格納ラインメモリのデータを、先入れ先出し方式（ＦＩＦＯ）によって左画素から右画素の順にデータを入力し、右画像格納ラインメモリのデータを、先入れ後出し方式（ＬＩＦＯ）により右画素から左画素の順にデータ入力して出力する。出力制御部はフレーム画像構成画素の配列に従って選択した複数画素の画素値データを伝送ケーブルに並列出力する。【選択図】図５
2009077195.tif 000002
【特許請求の範囲】
【請求項１】
撮像素子の分割領域各々に対応する複数の出力信号を出力する撮像部と、
前記撮像部からの出力信号に対する信号処理を実行し前記分割領域各々に対応するデジタル画像データを生成する信号処理部と、
前記信号処理部の生成データを入力して外部出力する出力信号を生成する出力信号生成部を有し、
前記出力信号生成部は、
前記信号処理部が生成する撮像素子の分割領域各々に対応するデジタル画像データを個別に格納する複数のラインメモリと、
前記複数のラインメモリに格納された分割領域対応データを選択的に読み出してフレーム画像構成画素の配列順に出力するマルチプレクサと、
前記マルチプレクサの出力データを入力し、フレーム画像構成画素の配列に従って選択した複数画素の画素値データを伝送ケーブルに並列出力する出力制御部を有することを特徴とする撮像装置。
【請求項２】
前記撮像部は、
左画像と右画像に２分割された撮像素子を有し、左画像と右画像各々に対応する複数の出力信号を出力し、
前記複数のラインメモリは、
左画像と右画像各々に対応するデジタル画像データを個別に格納する２つのラインメモリによって構成され、
前記マルチプレクサは、
前記２つのラインメモリに格納された左画像と右画像各々に対応するデータを選択的に読み出してフレーム画像の構成画素順に出力する構成であることを特徴とする請求項１に記載の撮像装置。
【請求項３】
前記２つのラインメモリ中、
左画像データを格納する左画像格納ラインメモリは、左画像の各ラインの画素値データを左画素から右画素の順に格納し、
右画像データを格納する右画像格納ラインメモリは、右画像の各ラインの画素値データを右画素から左画素の順に格納する構成であり、
前記マルチプレクサは、
左画像格納ラインメモリの格納データを、先入れ先出し方式（ＦＩＦＯ）によって左画素から右画素の順に画素値データを入力した後、右画像格納ラインメモリの格納データを、先入れ後出し方式（ＬＩＦＯ）によって、右画素から左画素の順に画素値データを入力して出力する処理を実行する構成であることを特徴とする請求項２に記載の撮像装置。
【請求項４】
前記マルチプレクサは、
前記複数のラインメモリからのデータ入力処理を、前記複数のラインメモリに対するデータ書き込み処理のクロックサイクルより高速のクロックサイクルで実行する構成であることを特徴とする請求項１に記載の撮像装置。
【請求項５】
前記出力制御部は、
フレーム画像構成画素の配列に従った連続する２画素の画素値データを１組の並列出力データとして順次選択して、伝送ケーブルに出力する処理を行う構成であることを特徴とする請求項１に記載の撮像装置。
【請求項６】
前記撮像装置は、さらに、
高い伝送周波数に従った１画素単位のデータ出力と、低い伝送周波数に従った２画素単位のデータ出力の異なる伝送態様でのデータ出力を切り替え可能な構成を有することを特徴とする請求項１に記載の撮像装置。
【請求項７】
前記出力信号生成部は、さらに、
前記マルチプレクサの出力データを入力して画像補正を実行する画像補正処理部を有し、
前記出力制御部は、前記画像補正処理部の出力データを入力して、フレーム画像構成画素の配列に従って選択した複数画素の画素値データを伝送ケーブルに並列出力する処理を実行する構成であることを特徴とする請求項１に記載の撮像装置。
【請求項８】
撮像装置において取得した画像データの出力処理を実行する出力信号制御方法であり、
信号処理部が、撮像素子の分割領域各々に対応する複数の出力信号を出力する撮像部からの出力信号に対する信号処理を実行し前記分割領域各々に対応するデジタル画像データを生成する信号処理ステップと、
出力信号生成部が、前記信号処理部の生成データを入力して外部出力する出力信号を生成する出力信号生成ステップを有し、
前記出力信号生成ステップは、
ラインメモリに前記信号処理部が生成する撮像素子の分割領域各々に対応するデジタル画像データを個別に格納するステップと、
マルチプレクサが、前記複数のラインメモリに格納された分割領域対応データを選択的に読み出してフレーム画像構成画素の配列順に出力するデータ合成ステップと、
出力制御部が、前記マルチプレクサの出力データを入力し、フレーム画像構成画素の配列に従って選択した複数画素の画素値データを伝送ケーブルに並列出力するデータ出力ステップを有することを特徴とする出力信号制御方法。
【請求項９】
撮像装置において取得した画像データの出力制御を実行させるコンピュータ・プログラムであり、
信号処理部に、撮像素子の分割領域各々に対応する複数の出力信号を出力する撮像部からの出力信号に対する信号処理を実行させて前記分割領域各々に対応するデジタル画像データを生成させる信号処理ステップと、
出力信号生成部に、前記信号処理部の生成データを入力して外部出力する出力信号を生成させる出力信号生成ステップを有し、
前記出力信号生成ステップは、
ラインメモリに前記信号処理部が生成する撮像素子の分割領域各々に対応するデジタル画像データを個別に格納するステップと、
マルチプレクサが、前記複数のラインメモリに格納された分割領域対応データを選択的に読み出してフレーム画像構成画素の配列順に出力するデータ合成ステップと、
出力制御部が、前記マルチプレクサの出力データを入力し、フレーム画像構成画素の配列に従って選択した複数画素の画素値データを伝送ケーブルに並列出力するデータ出力ステップを有することを特徴とするコンピュータ・プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像装置、および出力信号制御方法、並びにコンピュータ・プログラムに関する。さらに、詳細には、撮像装置から表示処理などを実行する外部装置に出力するための外部出力用の画像信号を生成する撮像装置、および出力信号制御方法、並びにコンピュータ・プログラムに関する。
【背景技術】
【０００２】
例えばビデオカメラやスチルカメラなどにおける撮像素子としてＣＣＤ（Charge Coupled Device）やＣＭＯＳ（Complementary Metal Oxide Semiconductor）が広く用いられている。例えば従来の一般的なＣＣＤは、１画面分の撮影情報を多数のフォトディテクタ（ＰＤ：Photo Detector）によって受光し、光電変換によって得られる電荷信号を垂直レジスタと水平レジスタとによって読み出してデータストリームに変換して１つの出力チャンネルから出力していた。このような１チャンネル出力型のＣＣＤおよび信号処理構成について図１を参照して説明する。
【０００３】
図１に示すＣＣＤ１０は、ＣＣＤを構成する撮像素子としてのフォトディテクタ（ＰＤ）に蓄積された電荷を垂直方向に転送する垂直レジスタ１１と、垂直レジスタ１１により転送された電荷を水平方向に１ラインずつ転送する１つの水平レジスタ１２と水平レジスタ１２の電荷を電圧に変換する出力アンプ１３を有し、出力アンプ１３の出力を信号処理部２１に入力する構成である。
【０００４】
信号処理部２１は、入力信号中のノイズ除去を実行するＣＤＳ回路、ゲイン調整を行うＡＧＣ回路、ＡＤ変換を行なうＡＤ変換部等によって構成される。信号処理部１２において信号処理のなされたデジタル信号は、ラインメモリ２２に蓄積された後、出力部２３を介して出力され、例えば図に示す出力画像３０が得られる。
【０００５】
近年、信号処理の高速化の要請やＣＣＤの構成画素数の増大に伴い、ＣＣＤの出力を複数に分割し、それぞれの出力の並列処理を行い合成して出力する構成が提案されている。
【０００６】
２チャンネル出力対応のＣＣＤおよび信号処理構成について図２を参照して説明する。図２には、画像撮影を行うカメラモジュール４０と、カメラモジュール４０からの出力信号を受信してモニタ８２に表示する処理を行う表示モジュール８０と、カメラモジュール４０からの信号を伝送する伝送ケーブル７０を示している。
【０００７】
図２に示すカメラモジュール４０内のＣＣＤ５０は、ＣＣＤを構成するフォトディテクタ（ＰＤ）に蓄積された電荷を垂直方向に転送する垂直レジスタ５１と、垂直レジスタ５１により転送された電荷を水平方向に１ラインずつ転送する２つの水平レジスタ５２，５３を有する。第１水平レジスタ５２はＣＣＤを構成するフォトディテクタの左半分の出力、第２水平レジスタ５３は右半分の出力を入力する。
【０００８】
第１水平レジスタ５２の蓄積データは、出力アンプ５４によって電荷が電圧に変換されて信号処理部６１に入力される。また、第２水平レジスタ５３の蓄積データは、出力アンプ５５によって電荷が電圧に変換されて信号処理部６２に入力される。２つの信号処理部６１，６２は、それぞれＣＣＤの構成画素の半分の出力データを並列に処理する。この処理によって高速な処理が実現される。
【０００９】
信号処理のなされたデータは、それぞれラインメモリ６３，６４に入力され、マルチプレクサ６５で合成され、画像補正処理部６６において左右画像バランスの調整などを行い、出力部６７を介して出力される。例えば各画素１２ビットのデジダルデータとして出力される。なお、伝送ケーブルを介した画像信号の伝送処理例については、例えば特許文献１（特開２００７−１１６７３４号公報）に記載されている。
【００１０】
カメラモジュール４０からの出力信号は、伝送ケーブル７０を介して表示モジュール８０の表示制御部８１に入力される。表示制御部８１は例えばＰＣなどによって構成され、伝送ケーブル７０を介して入力する信号に基づいてモニタ８２に表示する画像を生成する。表示制御部８１は、伝送ケーブル７０を介して入力する左領域画像のデータと、右領域画像のデータの合成処理を実行して、１つの画面の表示画像を生成する処理を行うことになる。
【００１１】
カメラモジュール４０からの伝送ケーブル７０を介する信号の伝送形態としては様々な形態があるが、例えば、ファクトリーオートメーション（ＦＡ）用途向けのカメラモジュールの場合、撮像した映像を圧縮することなく伝送ケーブル７０に出力し、その場合、撮像領域ごとに伝送ブロックを分けて伝送する構成となっている。
【００１２】
図３に伝送ケーブル７０の例を示す。図３に示すように伝送ケーブルは、各々が１ビットデータを伝送する２４本のラインを有し、それぞれが以下のポートに接続されている。
ポートＡ０〜Ａ７、
ポートＢ０〜Ｂ７、
ポートＣ０〜Ｃ７、
これらのポートを介して、画像を構成する画素の画素値レベルを示すデータが伝送される。
【００１３】
図３に示す伝送ケーブル７０は、ポートＡ０〜Ａ７で８ビットデータの伝送が可能であり、ポートＢ０〜Ｂ７で８ビット、ポートＣ０〜Ｃ７で８ビット、計２４ビットデータの並列伝送が可能である。撮像領域ごとに伝送ブロックを分けて伝送する場合のデータ伝送例について図４を参照して説明する。図４は、図２に示すＣＣＤ５０において撮影され、出力部６７から出力される左画像データと右画像データを説明する図である。各画素は１２ビットデータに設定され、この１２ビットデータを、順次伝送ケーブル７０を介して伝送する。
【００１４】
図４に示すように、
（１）左画像の画素値データの伝送にポートＡ０〜Ａ７とＢ０〜Ｂ３、
（２）右画像の画素値データの伝送にポートＢ４〜Ａ７とＣ０〜Ｃ７、
このようにそれぞれ左画像、右画像各々について、１画素単位の画素値を示す１２ビットデータが並列に伝送可能な構成となっている。このように、左画像と右画像の画素値データが、伝送ケーブル７０を介して表示モジュール８０の表示制御部８１に入力される。
【００１５】
表示モジュール８０の表示制御部８１は、画像領域ごとの画素値データを取得し、領域に分断された画像を一つの画像に合成して表示データを生成しモニタ８２に表示する、また生成画像はシステム解析などに適用される。
【００１６】
しかし、このようなデータ伝送構成では、表示モジュール８０の表示制御部８１は、複数領域を一つに合成する処理を行うことが必要であり、表示制御部８１の処理負荷が大きくなるという問題がある。特にファクトリーオートメーション（ＦＡ）用途では、表示制御部８１として用いられるＰＣはファクトリーオートメーション（ＦＡ）システム全体の制御を実行するホストコンピュータとして利用されている場合が多く、表示データの生成にコンピュータリソースが使用されることで、表示制御以外のシステム制御処理に遅延が発生するといった問題を引き起こす場合がある。
【００１７】
表示モジュール８０の表示制御部８１の処理負荷を低減させるため、複数領域で撮像された分断された画像をカメラモジュール４０側において、一つの領域の画像に合成する処理を実行して伝送するという方法も可能であるが、このような方式とすると、画像フレームの構成画素の配列に従って、１画素分の画素値データを順次シーケンシャルに送信することになり、２画素分のデータを並列に伝送する場合に比較して伝送周波数を上昇させなければならなくなる。その結果、カメラモジュール４０から表示モジュール８０への伝送ケーブル７０を介するデータ伝送における信号の表皮効果に起因する伝送ロスの発生可能性が高まるという問題が発生する。例えば具体的には伝送距離を伸ばせないといった問題が発生する。
【００１８】
また、高い伝送周波数でデータ伝送を行う場合は、表示モジュール８０側の表示制御部８１においても高速信号を受信し処理を行うためのモジュールを備えることが必要となりコストアップの問題も発生する。
【特許文献１】特開２００７−１１６７３４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１９】
本発明は、このような問題点に鑑みてなされたものであり、複数の分割出力を持つＣＣＤやＣＭＯＳなどの撮像素子からの出力信号を、伝送ケーブルを介して例えば表示制御を行う外部装置に出力する撮像装置において、出力データを受信して表示制御などを行う外部装置の負荷を低減し、かつ伝送ロスといったデータ伝送上の問題も軽減し高品質なデータ伝送を実現する撮像装置、および出力信号制御方法、並びにコンピュータ・プログラムを提供することを目的とする。
【課題を解決するための手段】
【００２０】
本発明の第１の側面は、
撮像素子の分割領域各々に対応する複数の出力信号を出力する撮像部と、
前記撮像部からの出力信号に対する信号処理を実行し前記分割領域各々に対応するデジタル画像データを生成する信号処理部と、
前記信号処理部の生成データを入力して外部出力する出力信号を生成する出力信号生成部を有し、
前記出力信号生成部は、
前記信号処理部が生成する撮像素子の分割領域各々に対応するデジタル画像データを個別に格納する複数のラインメモリと、
前記複数のラインメモリに格納された分割領域対応データを選択的に読み出してフレーム画像構成画素の配列順に出力するマルチプレクサと、
前記マルチプレクサの出力データを入力し、フレーム画像構成画素の配列に従って選択した複数画素の画素値データを伝送ケーブルに並列出力する出力制御部を有することを特徴とする撮像装置にある。
【００２１】
さらに、本発明の撮像装置の一実施態様において、前記撮像部は、左画像と右画像に２分割された撮像素子を有し、左画像と右画像各々に対応する複数の出力信号を出力し、前記複数のラインメモリは、左画像と右画像各々に対応するデジタル画像データを個別に格納する２つのラインメモリによって構成され、前記マルチプレクサは、前記２つのラインメモリに格納された左画像と右画像各々に対応するデータを選択的に読み出してフレーム画像の構成画素順に出力する構成であることを特徴とする。
【００２２】
さらに、本発明の撮像装置の一実施態様において、前記２つのラインメモリ中、左画像データを格納する左画像格納ラインメモリは、左画像の各ラインの画素値データを左画素から右画素の順に格納し、右画像データを格納する右画像格納ラインメモリは、右画像の各ラインの画素値データを右画素から左画素の順に格納する構成であり、前記マルチプレクサは、左画像格納ラインメモリの格納データを、先入れ先出し方式（ＦＩＦＯ）によって左画素から右画素の順に画素値データを入力した後、右画像格納ラインメモリの格納データを、先入れ後出し方式（ＬＩＦＯ）によって、右画素から左画素の順に画素値データを入力して出力する処理を実行する構成であることを特徴とする。
【００２３】
さらに、本発明の撮像装置の一実施態様において、前記マルチプレクサは、前記複数のラインメモリからのデータ入力処理を、前記複数のラインメモリに対するデータ書き込み処理のクロックサイクルより高速のクロックサイクルで実行する構成であることを特徴とする。
【００２４】
さらに、本発明の撮像装置の一実施態様において、前記出力制御部は、フレーム画像構成画素の配列に従った連続する２画素の画素値データを１組の並列出力データとして順次選択して、伝送ケーブルに出力する処理を行う構成であることを特徴とする。
【００２５】
さらに、本発明の撮像装置の一実施態様において、前記撮像装置は、さらに、高い伝送周波数に従った１画素単位のデータ出力と、低い伝送周波数に従った２画素単位のデータ出力の異なる伝送態様でのデータ出力を切り替え可能な構成を有することを特徴とする。
【００２６】
さらに、本発明の撮像装置の一実施態様において、前記出力信号生成部は、さらに、前記マルチプレクサの出力データを入力して画像補正を実行する画像補正処理部を有し、前記出力制御部は、前記画像補正処理部の出力データを入力して、フレーム画像構成画素の配列に従って選択した複数画素の画素値データを伝送ケーブルに並列出力する処理を実行する構成であることを特徴とする。
【００２７】
さらに、本発明の第２の側面は、
撮像装置において取得した画像データの出力処理を実行する出力信号制御方法であり、
信号処理部が、撮像素子の分割領域各々に対応する複数の出力信号を出力する撮像部からの出力信号に対する信号処理を実行し前記分割領域各々に対応するデジタル画像データを生成する信号処理ステップと、
出力信号生成部が、前記信号処理部の生成データを入力して外部出力する出力信号を生成する出力信号生成ステップを有し、
前記出力信号生成ステップは、
ラインメモリに前記信号処理部が生成する撮像素子の分割領域各々に対応するデジタル画像データを個別に格納するステップと、
マルチプレクサが、前記複数のラインメモリに格納された分割領域対応データを選択的に読み出してフレーム画像構成画素の配列順に出力するデータ合成ステップと、
出力制御部が、前記マルチプレクサの出力データを入力し、フレーム画像構成画素の配列に従って選択した複数画素の画素値データを伝送ケーブルに並列出力するデータ出力ステップを有することを特徴とする出力信号制御方法にある。
【００２８】
さらに、本発明の第３の側面は、
撮像装置において取得した画像データの出力制御を実行させるコンピュータ・プログラムであり、
信号処理部に、撮像素子の分割領域各々に対応する複数の出力信号を出力する撮像部からの出力信号に対する信号処理を実行させて前記分割領域各々に対応するデジタル画像データを生成させる信号処理ステップと、
出力信号生成部に、前記信号処理部の生成データを入力して外部出力する出力信号を生成させる出力信号生成ステップを有し、
前記出力信号生成ステップは、
ラインメモリに前記信号処理部が生成する撮像素子の分割領域各々に対応するデジタル画像データを個別に格納するステップと、
マルチプレクサが、前記複数のラインメモリに格納された分割領域対応データを選択的に読み出してフレーム画像構成画素の配列順に出力するデータ合成ステップと、
出力制御部が、前記マルチプレクサの出力データを入力し、フレーム画像構成画素の配列に従って選択した複数画素の画素値データを伝送ケーブルに並列出力するデータ出力ステップを有することを特徴とするコンピュータ・プログラムにある。
【００２９】
なお、本発明のコンピュータ・プログラムは、例えば、様々なプログラム・コードを実行可能な汎用コンピュータ・システムに対して、コンピュータ可読な形式で提供する記憶媒体、通信媒体によって提供可能なコンピュータ・プログラムである。このようなプログラムをコンピュータ可読な形式で提供することにより、コンピュータ・システム上でプログラムに応じた処理が実現される。
【００３０】
本発明のさらに他の目的、特徴や利点は、後述する本発明の実施例や添付する図面に基づくより詳細な説明によって明らかになるであろう。なお、本明細書においてシステムとは、複数の装置の論理的集合構成であり、各構成の装置が同一筐体内にあるものには限らない。
【発明の効果】
【００３１】
本発明の一実施例の構成によれば、撮像素子の分割領域、例えば左右の分割領域各々に対応する出力信号を入力して外部出力する構成において、分割領域各々に対応するデジタル画像データを個別に複数のラインメモリに格納し、マルチプレクサがラインメモリに格納した分割領域対応データを選択的に読み出してフレーム画像構成画素の配列順に出力する構成とした。マルチプレクサは左画像格納ラインメモリの格納データを、先入れ先出し方式（ＦＩＦＯ）によって左画素から右画素の順に画素値データを入力した後、右画像格納ラインメモリの格納データを、先入れ後出し方式（ＬＩＦＯ）によって、右画素から左画素の順に画素値データを入力して出力する。出力制御部は、この出力データを入力してフレーム画像構成画素の配列に従って選択した複数画素の画素値データを伝送ケーブルに並列出力する。本構成により、伝送ケーブルを介するデータ伝送を例えば２画素単位のデータ伝送とすることが可能となり、伝送周波数を上昇させる必要がなく表皮効果などに起因する伝送ロスの発生が抑制され、例えば長い伝送線路においても安定したデータ伝送が実現される。また、データ受信側においても高い周波数での処理が要求されず、受信側装置のコストも低下させることが可能となる。
【発明を実施するための最良の形態】
【００３２】
以下、図面を参照しながら本発明の撮像装置、および出力信号制御方法、並びにコンピュータ・プログラムの詳細について説明する。まず、図５を参照して、本発明の一実施例に係る撮像装置の構成例について説明する。
【００３３】
図５には、画像撮影を行う撮像装置（カメラモジュール）１００と、撮像装置１００からの出力信号を受信してモニタ２０２に画像の表示処理を行う表示モジュール２００と、撮像装置１００からの信号を伝送する伝送ケーブル１８０を示している。
【００３４】
図５に示す撮像装置１００内のＣＣＤ１１０は、先に図２を参照して説明したＣＣＤの構成と同様、複数に分割され、分割領域毎の出力構成を有する。ＣＣＤ１１０の詳細構成について、図６を参照して説明する。なお、以下の実施例では、撮像素子としてＣＣＤを用いた構成例について説明するが、本発明はＣＣＤに限らずＣＭＯＳを撮像素子として用いた場合も適用可能である。
【００３５】
図６に示すように、ＣＣＤ１１０は、光電変換素子であるフォトディテクタ（ＰＤ）１１８を多数有し、これらのフォトディテクタ（ＰＤ）１１８に蓄積された電荷に基づく電圧信号を出力する構成となっている。ＣＣＤ１１０は、１画面分の撮像領域を水平方向の中心で２分割して、それぞれ異なるチャンネルから画素情報を出力する。ＣＣＤ１１０は、垂直レジスタ１１１と、１ライン分の水平レジスタ１１２，１１３を有する。垂直レジスタ１１１は、フォトディテクタ（ＰＤ）１１８に蓄積された電荷を１ライン単位で垂直方向に転送するレジスタである。
【００３６】
水平レジスタ１１２，１１３は、垂直レジスタ１１１から転送されてきた１ライン分の電荷を水平方向に１画素単位で転送して、電荷情報を電圧に変換して増幅する出力アンプ１１４，１１５に入力する。出力アンプ１１４，１１５は、それぞれの分割画像に対応する電荷情報を電圧信号として出力する。このようにＣＣＤ１１０のフォトディテクタ（ＰＤ）１１８の生成した画像情報は、２つの出力アンプ１１４，１１５を介した２つの出力チャンネルから出力される。
【００３７】
すなわち、第１水平レジスタ１１２は、左画像の領域に含まれるフォトディテクタ（ＰＤ）１１８から出力される電荷情報に基づく信号を第１出力アンプ１１４を介して出力し、第２水平レジスタ１１３は、右画像の領域に含まれるフォトディテクタ（ＰＤ）１１８から出力される電荷情報に基づく信号を第２出力アンプ１１５を介して出力する。
【００３８】
図５に戻り、これらの出力アンプ１１４，１１５の出力信号の処理について説明する。ＣＣＤ１１０の左側画像に対応する画像信号情報である第１出力アンプ１１４の出力は信号処理部１２１に入力される。信号処理部１２１は、入力信号中のノイズ除去を実行するＣＤＳ回路、ゲイン調整を行うＡＧＣ回路、ＡＤ変換を行なうＡＤ変換部等によって構成され、これらの各回路によって信号処理がなされ、アナログ信号から例えば１２ビットのデジタル信号（０（ｍｉｎ）〜４０９５（ｍａｘ））が生成されてＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）１３０内のラインメモリ１３２に蓄積される。
【００３９】
一方、ＣＣＤ１１０の右側画像に対応する画像信号情報である第２出力アンプ１１５の出力は信号処理部１２３に入力される。信号処理部１２３も、入力信号中のノイズ除去を実行するＣＤＳ回路、ゲイン調整を行うＡＧＣ回路、ＡＤ変換を行なうＡＤ変換部等によって構成され、これらの各回路によって信号処理がなされ、例えば１２ビットのデジタル信号（０（ｍｉｎ）〜４０９５（ｍａｘ））が生成されてＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）１３０内のラインメモリ１３４に蓄積される。
【００４０】
ＤＳＰ１３０は、信号処理部１２１，信号処理部１２３の生成するデジタル信号を入力して外部出力する出力デジタル信号を生成して伝送ケーブル１８０を介して表示モジュール２００に出力する。このように、ＤＳＰ１３０は外部出力する信号を生成する出力信号生成部として機能する。制御部（ＭＰＵ）１４０は、ＤＳＰ１３０におけるデータ転送タイミングやシーケンス制御を実行し、さらに表示モジュール２００の表示制御部２０１からのフィードバック制御信号を受信し、受信制御信号に応じてＤＳＰ１３０に対する各種の処理制御を行う。
【００４１】
ラインメモリ１３２に蓄積されるデータは、ＣＣＤ１１０の左半分の画像データ、ラインメモリ１３４に蓄積されるデータは、ＣＣＤ１１０の右半分の画像データに対応する。ラインメモリ１３２，１３４に格納された１ライン分の画像のうち、ラインメモリ１３２に格納された左側画像は先入れ先出し方式（ＦＩＦＯ）によって内部同期信号に従ってマルチプレクサ（ＭＵＸ）１３５に出力する。一方、ラインメモリ１３４に格納された右側画像は先入れ後出し方式（ＬＩＦＯ）によって転送開始位置と転送終了位置を入れ替え、右側画像領域の転送開始位置が左側画像領域の転送終了位置の次に来るようにマルチプレクサ（ＭＵＸ）１３５に出力する。
【００４２】
本発明の撮像装置では、マルチプレクサ（ＭＵＸ）１３５からの出力時点で、左画像と右画像が接続された１つの画像として出力される設定としている。マルチプレクサ（ＭＵＸ）１３５における信号の入出力の詳細については図７以下を参照して後段で説明する。
【００４３】
マルチプレクサ（ＭＵＸ）１３５の出力は画像補正処理部１３６に入力され、画素値補正が実行される。この補正は、例えば、左右画像のバランス調整処理、さらに、ノイズなどに起因する欠陥画素に対する補間処理、例えばフィルタを用いた周囲画素値に基づく画素値の決定処理などの処理である。
【００４４】
画像補正処理部１３６で補正された画像データは、出力制御部１３７に出力され補正された画像データが伝送ケーブル１８０を介して、表示モジュール２００の表示制御部（例えばＰＣ）２０１に出力される。
【００４５】
なお、出力制御部１３７からの出力データは、非圧縮のまま伝送ケーブル１８０を介して表示モジュール２００の表示制御部（例えばＰＣ）２０１に出力される。本発明の撮像装置では、前述したようにマルチプレクサ（ＭＵＸ）１３５からの出力時点で、左画像と右画像が接続された１つの画像として出力される設定であり、出力制御部１３７からの出力データは、左画像と右画像を個別に出力する構成ではなく、表示処理の際の走査方向に従って、例えば２画素を１組として、１２ビットの画素値×２＝２４ビットデータを、伝送ケーブル１８０を介して、表示モジュール２００の表示制御部（例えばＰＣ）２０１に出力する。出力信号の詳細については後述する。
【００４６】
なお、出力制御部１３７から出力する伝送データは２４ビットの映像信号と、水平期間の有効映像を示す信号（ＬＶＡＬ）、垂直期間の有効映像を示す信号（ＦＶＡＬ）、有効映像期間を示す信号（ＤＶＡＬ）、および画素クロック信号（ＳＴＲＯＢＥ）の各４ビットの制御信号を合わせた２８ビットの信号を７倍にシリアライズした４ビットのデータ（ＬＶＤＳ（低電圧小振幅差動信号））および１ビットのクロック（ＬＶＤＳ信号）となる。
【００４７】
撮像装置（カメラモジュール）１００からの出力信号は、伝送ケーブル１８０を介して表示モジュール２００の表示制御部２０１に入力される。表示制御部２０１は例えばＰＣによって構成される。表示制御部２０１は伝送ケーブル１８０を介して入力する信号に基づいてモニタ２０２に表示する画像を生成する。また画像補正やデータ伝送用のフィードバック制御情報を生成して撮像装置１００のＭＰＵ１４０に出力する。
【００４８】
なお、前述したように、本発明の撮像装置１００は、左右の画像の構成画素データを個別に出力するものではないため、表示制御部２０１は、左領域画像のデータと、右領域画像のデータの合成処理を実行する必要はなく処理負荷が軽減される。
【００４９】
本発明の撮像装置１００の出力制御部１３７は、左画像と右画像を区分したデータではなく、１つのフレーム画像の構成画素を予め設定したシーケンスで出力する。すなわち、フレーム画像構成画素の配列に従って選択した複数画素の画素値データを伝送ケーブルに並列出力する。例えばフレーム画像構成画素の配列に従って連続する２画素を１組として、１２ビットの画素値×２＝２４ビットデータが伝送ケーブル１８０を介して出力される。以下、この処理の詳細について、図７以下を参照して説明する。
【００５０】
先に説明したように、撮像装置１００のＤＳＰ１３０は、外部出力する信号を生成する出力信号生成部として機能する。出力信号生成部としてのＤＳＰ１３０は、信号処理部１２１，１２３が生成する撮像素子の分割領域各々に対応するデジタル画像データを個別に格納する複数のラインメモリ１３２，１３４と、複数のラインメモリ１３２，１３４に格納された分割領域対応のデータを選択的に読み出して１つのフレーム画像の構成画素配列順に出力するマルチプレクサ１３５と、マルチプレクサ１３５の出力データを入力して画像補正を行う画像補正処理部１３６と、画像補正処理部１３６の出力を入力して、１つのフレーム画像の構成画素の配列に従って選択した複数画素の画素値データを伝送ケーブル１８０に並列出力する出力制御部１３７を有する。
【００５１】
まず、図７を参照して、ＤＳＰ１３０のラインメモリ１３２，１３４に対するデータ入力シーケンスについて説明する。図５に示すＣＣＤ１１０の左側画像に対応する画像信号情報である第１出力アンプ１１４の出力は信号処理部１２１を介して例えば１２ビットのデジタル信号としてＤＳＰ１３０内のラインメモリ１３２に蓄積される。
【００５２】
一方、ＣＣＤ１１０の右側画像に対応する画像信号情報である第２出力アンプ１１５の出力は信号処理部１２３を介して例えば１２ビットのデジタル信号としてＤＳＰ１３０内のラインメモリ１３４に蓄積される。
【００５３】
図７に示すように、左画像の画素値データを入力するラインメモリ１３２は、左画像の構成画素の画素データ（例えば１２ビット画素値）を左から右に上段ラインから順次入力する。６０ＭＨｚクロック信号に従って、１画素毎の１２ビットデータが順次、ラインメモリ１３２に蓄積される。
【００５４】
一方、右画像の画素値データを入力するラインメモリ１３４は、右画像の構成画素の画素データ（例えば１２ビット画素値）を右から左に上段ラインから順次入力する。６０ＭＨｚクロック信号に従って、１画素毎の１２ビットデータが順次、ラインメモリ１３４に蓄積される。このようにして、左右それぞれ水平Ｎ画素の画像データはそれぞれのラインメモリ１３２，１３４にいったん蓄えられる。
【００５５】
次に、図８を参照して、ラインメモリ１３２，１３４からマルチプレクサ（ＭＵＸ）１３５に対するデータ入力シーケンスについて説明する。図８（２）は、図８（１）に示す構成の各信号伝送ライン（Ａ），（Ｂ），（Ｃ）の伝送信号を示している。すなわち、
（Ａ）左画像データを格納するラインメモリ１３２に対する入力信号、
（Ｂ）右画像データを格納するラインメモリ１３４に対する入力信号、
（Ｃ）ラインメモリ１３２，１３４からマルチプレクサ（ＭＵＸ）に対する入力信号、
これらの入力信号である。
【００５６】
先に図７を参照して説明したように、左画像の画素値データを入力するラインメモリ１３２は、左画像の構成画素の画素データ（例えば１２ビット画素値）を左から右に上段ラインから順次入力する。６０ＭＨｚクロック信号に従って、１画素毎の１２ビットデータが順次、ラインメモリ１３２に蓄積される。図８（２）の信号（Ａ）のＬｓ〜Ｌｅは、左画像の１つのライン（例えば図７の左画像の画素１〜Ｎ）の画素値データのラインメモリ１３２に対する入力開始タイミング（Ｌｓ）と入力終了タイミング（Ｌｅ）を示している。
【００５７】
一方、右画像の画素値データを入力するラインメモリ１３４は、右画像の構成画素の画素データ（例えば１２ビット画素値）を右から左に上段ラインから順次入力する。６０ＭＨｚクロック信号に従って、１画素毎の１２ビットデータが順次、ラインメモリ１３４に蓄積される。図８（２）の信号（Ｂ）のＲｓ〜Ｒｅは、右画像の１つのライン（例えば図７の右画像の画素１〜Ｎ）の画素値データのラインメモリ１３４に対する入力開始タイミング（Ｒｓ）と入力終了タイミング（Ｒｅ）を示している。
【００５８】
図８（２）（Ｃ）の信号は、ラインメモリ１３２，１３４からマルチプレクサ（ＭＵＸ）１３５に対する入力信号を示している。
【００５９】
ラインメモリ１３２に格納された左側画像は先入れ先出し方式（ＦＩＦＯ）によって内部同期信号（８０ＭＨｚ）に従ってマルチプレクサ（ＭＵＸ）１３５に出力される。先入れ先出し方式（ＦＩＦＯ）によってＬｓ〜Ｌｅの入力順、すなわち、図７に示す左画像の画素１〜Ｎの画素値データが順次、マルチプレクサ（ＭＵＸ）１３５に入力される。
【００６０】
一方、ラインメモリ１３４に格納された右側画像は先入れ後出し方式（ＬＩＦＯ）によって転送開始位置と転送終了位置を入れ替え、右側画像領域の転送開始位置が左側画像領域の転送終了位置の次に来るようにマルチプレクサ（ＭＵＸ）１３５に出力される。先入れ後出し方式（ＬＩＦＯ）によって、入力順（Ｒｓ〜Ｒｅ）が入れ替えられてＲｅ〜Ｒｓの順、すなわち、図７に示す右画像の画素１〜Ｎの画素値データがＮ→１の順番で順次、マルチプレクサ（ＭＵＸ）１３５に入力される。
【００６１】
なお、ラインメモリ１３４に格納された右側画像は右側画像領域の転送開始位置（図８（２）（Ｃ）に示すＲｅの位置）が左側画像領域の転送終了位置（図８（２）（Ｃ）に示すＬｅの位置）の次に来るようにマルチプレクサ（ＭＵＸ）１３５に出力される。
【００６２】
左画像のあるラインの画素がＬｓで始まり、Ｌｅで終了し、右画像の同じラインの画素がＲｓで始まりＲｅで終了する。ラインメモリ１３２，１３４に対するデータ格納は、６０ＭＨｚクロックに従って実行される。ラインメモリ１３２，１３４からのデータ読み出しは、８０ＭＨｚクロックに従って実行される。
【００６３】
図８（２）の（Ａ）〜（Ｃ）は、左から右に時間（ｔ）が経過し、時間経過に伴うデータ転送タイミングを示している。図８（２）の（Ａ）〜（Ｃ）に示すタイミングチャートから理解されるように、左画像のラインメモリ１３２に対する１ラインの書き込みが完了する前（（Ａ）のＬｅ以前）に、ラインメモリ１３２からの読み出しを開始し（（Ｃ）のＬｓ）、ラインメモリ１３２からの読み出しの終了（（Ｃ）のＬｅ）直後に、右画像の格納メモリであるラインメモリ１３４から、左画像に連続する画素データ（Ｒｅ）を読み出す。このときの読み出しクロックは８０ＭＨｚである。
【００６４】
ラインメモリ１３２からの読み出し終了時点（（Ｃ）のＬｅ）時点では、右画像のラインメモリ１３４に対する１ライン全部（Ｒｓ〜Ｒｅ）の書き込みが完了しており、このタイミングで、右画像のＲｅ、すなわち、左画像に連続する画素データ（Ｒｅ）をラインメモリ１３４から読み出してマルチプレクサ（ＭＵＸ）１３５に入力することができる。以降、右側画像は先入れ後出し方式（ＬＩＦＯ）によって転送開始位置と転送終了位置を入れ替え、右側画像領域の転送開始位置が左側画像領域の転送終了位置の次に来るようにマルチプレクサ（ＭＵＸ）１３５に入力する設定とすることで、全画像を一つのラインとして連続して構成することができる。
【００６５】
マルチプレクサ（ＭＵＸ）１３５に対する入力画像のシーケンスは、図９に示すような設定となる。図９は、水平２Ｎ画素、垂直Ｓ画素の画像フレームのマルチプレクサ（ＭＵＸ）１３５に対する入力シーケンスである。
【００６６】
まずライン１の左画像に対応する画素１〜Ｎの画素値データが、ラインメモリ１３２から読み出されてマルチプレクサ（ＭＵＸ）１３５に入力され、その直後に、ライン１の右画像に対応する画素Ｎ＋１〜２Ｎの画素値データが、ラインメモリ１３４から読み出されてマルチプレクサ（ＭＵＸ）１３５に入力される。次にライン２の左画像に対応する画素１〜Ｎの画素値データが、ラインメモリ１３２から読み出されてマルチプレクサ（ＭＵＸ）１３５に入力され、その直後に、ライン２の右画像に対応する画素Ｎ＋１〜２Ｎの画素値データが、ラインメモリ１３４から読み出されてマルチプレクサ（ＭＵＸ）１３５に入力される。以下同様の処理が繰り返される。
【００６７】
このように、ラインメモリ１３２，１３４にそれぞれ個別に格納された右画像、左画像は、ラインメモリ１３２，１３４からマルチプレクサ（ＭＵＸ）１３５に対する入力タイミングにおいて、左右画像が連続した１つのフレーム画像としてマルチプレクサ（ＭＵＸ）１３５に入力される。マルチプレクサ（ＭＵＸ）１３５からの出力は、マルチプレクサ（ＭＵＸ）１３５に対する入力シーケンスと同様のシーケンスで内部同期信号（８０ＭＨｚ）に従って出力される。これらのデータ入出力制御は、制御部（ＭＰＵ）１４０によって制御される。
【００６８】
マルチプレクサ（ＭＵＸ）１３５で全画像領域が連続した画像データは、画像補正処理部１３８に出力され、各画素値の補正処理などが行われ、出力制御部１３７を経由して非圧縮のまま伝送ケーブル１８０に出力され、伝送ケーブル１８０を介して表示モジュール２００のＰＣなどによって構成される表示制御部２０１に入力される。
【００６９】
伝送ケーブル１８０を介する伝送データとしての電気信号は、出力制御部１３７において、低電圧小振幅差動信号（ＬＶＤＳ）に変換され出力される。なお、出力制御部１３７から出力する伝送データは前述したように２４ビットの映像信号と、水平期間の有効映像を示す信号（ＬＶＡＬ）、垂直期間の有効映像を示す信号（ＦＶＡＬ）、有効映像期間を示す信号（ＤＶＡＬ）、および画素クロック信号（ＳＴＲＯＢＥ）の各４ビットの制御信号を合わせた２８ビットの信号を７倍にシリアライズした４ビットのデータ（ＬＶＤＳ信号）および１ビットのクロック（ＬＶＤＳ信号）となる。これらの信号が表示制御部２０１に入力される。
【００７０】
図８を参照して説明したように、ラインメモリ１３２，１３４からマルチプレクサ（ＭＵＸ）１３５に入力されるデータは、左右画像が連続した１つのフレーム画像となり、マルチプレクサ（ＭＵＸ）１３５からの出力以降は、１つのフレーム画像としてデータ転送が実行され、出力制御部１３７からの出力も、左右画像の区別なく１つのフレーム画像として出力がなされる。
【００７１】
本発明の撮像装置における出力制御部１３７から伝送ケーブル１８０に対する画像データの出力例について図１０を参照して説明する。画像データのデータ出力は予め定められた規格、例えばカメラリンクのＢａｓｅ  Ｃｏｎｆｉｇｒａｔｉｏｎ規格に従った処理として実行される。
【００７２】
カメラリンクのＢａｓｅ  Ｃｏｎｆｉｇｒａｔｉｏｎ規格によると一つのコネクタを用いて、２４ビットの画像信号を伝送することができる。すなわち、
（１）ポートＡ０〜Ａ７までの８ビットのポートＡ、
（２）ポートＢ０〜Ｂ７までの８ビットのポートＢ、
（３）ポートＣ０〜Ｃ７までの８ビットのポートＣ、
これらの合計２４ビットの並列データ転送が可能となっている。
【００７３】
これは１画素が８ビットデータの画像の場合、最大３系統、１０ビット画像の場合、最大２系統、１２ビット画像の場合、最大２系統、１４ビット画像の場合、１系統、１６ビット画像の場合、１系統、２４ビット画像、例えばＲＧＢ各８ビット画像の場合、１系統の並列伝送が可能であることを意味している。
【００７４】
例えば、先に図４を参照して説明したように、たとえば左右２つの領域によって分断された２系統の１２ビットの画像を伝送する場合は、ポートＡ０からポートＡ７、およびボートＢ０からポートＢ３までの合計１２ビットを使用したチャンネルＡと、ポートＢ４からポートＢ７、およびポートＣ０からポートＣ７までの合計１２ビットを使用したチャンネルＢを使用して、左画像をチャンネルＡに使用したときは右画像をチャンネルＢに、左画像をチャンネルＢに使用したときは右画像をチャンネルＡに割り当てればよい。      
【００７５】
しかし、このようなデータ伝送処理を行うと表示モジュール側のＰＣなどの表示制御部において複数領域を一つに合成する処理を行うことが必要となり、処理負荷が大きくなるという問題がある。
【００７６】
本発明の撮像装置では、このような分割領域単位での画像データ伝送を行わず、図９を参照して説明したように、マルチプレクサ（ＭＵＸ）１３５に入力される段階で、一つのフレーム画像に変換してマルチプレクサ（ＭＵＸ）１３５以降の処理は、すべて、一つのフレーム画像としてデータ転送を行う構成としている。従って、出力制御部１３７から伝送ケーブル１８０に対する画像データの出力も、左右画像を個別に行う構成とすることなく、図９に示す矢印に従って、各ラインについて左から右に画素値データを、伝送ケーブル１８０を介して出力する。
【００７７】
例えば各画素が１２ビットデータの場合、各ラインについて左から右に２つの画素を１組として、全２４ビットの画素値データを伝送ケーブル１８０を介して伝送することができる。具体例を図１０に示す。
【００７８】
図１０（２）は伝送ケーブル１８０における画像データの伝送ラインを示している。前述したように、カメラリンクのＢａｓｅ  Ｃｏｎｆｉｇｒａｔｉｏｎ規格によると一つのコネクタを用いて、２４ビットの画像信号を伝送することができる。すなわち、
（１）ポートＡ０〜Ａ７までの８ビットのポートＡ、
（２）ポートＢ０〜Ｂ７までの８ビットのポートＢ、
（３）ポートＣ０〜Ｃ７までの８ビットのポートＣ、
これらの合計２４ビットの並列データ転送が可能となっている。
【００７９】
本発明の撮像装置１００は、各画素が１２ビットデータの場合、各ラインについて左から右に２つの画素を１組として、全２４ビットの画素値データを伝送ケーブル１８０を介して伝送する。すなわち、
チャンネルＡ（ポートＡ０〜Ａ７およびポートＢ０〜Ｂ３）を利用して奇数番目の画素（１，３，５，７・・・）の１２ビットデータを伝送し、
チャンネルＢ（ポートＢ４〜Ａ７およびポートＣ０〜Ｃ７）を利用して偶数番目の画素（２，４，６，８・・・）の１２ビットデータを伝送する。
【００８０】
ｎ＝１，２，３・・の自然数としたとき、図１０（２）に示すように、
チャンネルＡ（ポートＡ０〜Ａ７およびポートＢ０〜Ｂ３）を利用して奇数番目の画素、すなわち画素２ｎ−１の１２ビットデータを、順次伝送し、
チャンネルＢ（ポートＢ４〜Ａ７およびポートＣ０〜Ｃ７）を利用して偶数番目の画素、すなわち画素２ｎの１２ビットデータを、順次伝送する。
【００８１】
図１１に示すように、
チャンネルＡ（ポートＡ０〜Ａ７およびポートＢ０〜Ｂ３）は、画素１，３，５，７・・・の画素値データの伝送に利用され、
チャンネルＢ（ポートＢ４〜Ａ７およびポートＣ０〜Ｃ７）は、画素２，４，６，８・・・の画素値データの伝送に利用される。
【００８２】
まず、画素１，２がそれぞれチャンネルＡ，Ｂを利用して並列に伝送され、その後、画素３，４、次に画素５，６という順番で、２つの画素の画素値データ（各々１２ビット）が並列に伝送される。
【００８３】
１フレームの画像データの全体のチャンネル振り分けは図１２に示すように設定される。各ラインにおいて、奇数番目の画素値データは、チャンネルＡ（ポートＡ０〜Ａ７およびポートＢ０〜Ｂ３）を利用して伝送され、偶数番目の画素値データは、チャンネルＢ（ポートＢ４〜Ａ７およびポートＣ０〜Ｃ７）を利用して伝送する。
【００８４】
このような２画素単位のデータ伝送を行うことで、１画素単位のシリアルデータの伝送と異なり、伝送周波数を上昇させる必要がない。例えば、４０ＭＨｚの２画素単位の並列伝送によって、８０ＭＨｚの１画素単位のデータ伝送と同じ伝送効率が達成される。その結果、カメラモジュールから表示モジュールへの伝送ケーブルを介するデータ伝送における信号の表皮効果に起因する伝送ロスの発生可能性が低減される。具体的には伝送距離を伸ばすことができるというメリットが発生する。また、表示モジュール２００側の表示制御部２０１も、データ受信や受信データの処理速度を高める必要がなく、廉価なシステムを構築することができる。
【００８５】
なお、上述の実施例では、２画素の画素値データを１組として伝送ケーブルを介して伝送する処理例を説明したが、図５に示す撮像装置１００の入力部を介して伝送形態の設定を可能として、高い伝送周波数（例えば８０Ｈｚ）に従った１画素単位のデータ伝送と、低い伝送周波数（例えば４０Ｈｚ）に従った２画素単位のデータ伝送とを選択可能な構成としてもよい。このように、１チャンネル伝送方式と２チャンネル伝送方式を選択可能な構成とすれば、表示モジュール２００側のコンピュータ（祖表示制御部２０１）の制約が広がり、既存の設定や、制御用コンピュータ、ソフトウェア資産が有効に活用できる。
【００８６】
また、本発明の構成では、マルチプレクサ（ＭＵＸ）１３５に入力される段階で、一つのフレーム画像に変換してマルチプレクサ（ＭＵＸ）１３５以降の処理は、すべて、一つのフレーム画像としてデータ転送を行う構成としているので、画素値補正などを実行する画像補正処理部１３６における画像補正が、１つの連続画像に基づいて実行することができるというメリットが発生する。
【００８７】
画像補正処理部１３６における画像補正としては例えばノイズなどに起因して画素値が得られない欠陥画素の画素値を周囲画素から算出して設定する補間処理を行う場合があるが、このような処理においては、例えば３×３の画像フィルタを適用して欠陥画素の周囲画素の画素値の取得を行うことが必要となる。画像領域が分割されている場合、境界付近の画素の補間を行おうとすると、それぞれの画像領域からの画素値読み出しを行うことになり、読み出し処理が複雑になり時間を要するが、本発明の構成では、画像補正処理部１３６に入力する画像は、分割画像ではなく１つの全体画像が入力され、補間処理に際しても効率的な画素値取得が可能となる。
【００８８】
また、本発明の構成では、伝送ケーブル１８０を介するデータ伝送を２画素単位のデータ伝送とすることが可能であり、前述したように伝送周波数を上昇させる必要がなく、帯域を無駄なく有効活用することができ伝送クロックが従来の２分の１（８０ＭＨｚ→４０ＭＨｚ）で済み伝送ロスの発生確率が減ることである。これにより、従来の伝送方法に対してより長い伝送線路を実現することを可能にする。
【００８９】
なお、本発明の撮像装置は、白黒カメラでも、カラーカメラのいずれでもよい。カラー画像の場合、例えば撮像装置は、伝送ケーブル１８０を介してＲＡＷデータを出力し、表示制御部２０１において、ＲＡＷデータを合成してＲＧＢ２４ビットに変換し、モニタ２０１に表示する。
【００９０】
以上、特定の実施例を参照しながら、本発明について詳解してきた。しかしながら、本発明の要旨を逸脱しない範囲で当業者が実施例の修正や代用を成し得ることは自明である。すなわち、例示という形態で本発明を開示してきたのであり、限定的に解釈されるべきではない。本発明の要旨を判断するためには、特許請求の範囲の欄を参酌すべきである。
【００９１】
また、明細書中において説明した一連の処理はハードウェア、またはソフトウェア、あるいは両者の複合構成によって実行することが可能である。ソフトウェアによる処理を実行する場合は、処理シーケンスを記録したプログラムを、専用のハードウェアに組み込まれたコンピュータ内のメモリにインストールして実行させるか、あるいは、各種処理が実行可能な汎用コンピュータにプログラムをインストールして実行させることが可能である。例えば、プログラムは記録媒体に予め記録しておくことができる。記録媒体からコンピュータにインストールする他、ＬＡＮ（Ｌｏｃａｌ  Ａｒｅａ  Ｎｅｔｗｏｒｋ）、インターネットといったネットワークを介してプログラムを受信し、内蔵するハードディスク等の記録媒体にインストールすることができる。
【００９２】
なお、明細書に記載された各種の処理は、記載に従って時系列に実行されるのみならず、処理を実行する装置の処理能力あるいは必要に応じて並列的にあるいは個別に実行されてもよい。また、本明細書においてシステムとは、複数の装置の論理的集合構成であり、各構成の装置が同一筐体内にあるものには限らない。
【産業上の利用可能性】
【００９３】
以上、説明したように、本発明の一実施例の構成によれば、撮像素子の分割領域、例えば左右の分割領域各々に対応する出力信号を入力して外部出力する構成において、分割領域各々に対応するデジタル画像データを個別に複数のラインメモリに格納し、マルチプレクサがラインメモリに格納した分割領域対応データを選択的に読み出してフレーム画像構成画素の配列順に出力する構成とした。マルチプレクサは左画像格納ラインメモリの格納データを、先入れ先出し方式（ＦＩＦＯ）によって左画素から右画素の順に画素値データを入力した後、右画像格納ラインメモリの格納データを、先入れ後出し方式（ＬＩＦＯ）によって、右画素から左画素の順に画素値データを入力して出力する。出力制御部は、この出力データを入力してフレーム画像構成画素の配列に従って選択した複数画素の画素値データを伝送ケーブルに並列出力する。本構成により、伝送ケーブルを介するデータ伝送を例えば２画素単位のデータ伝送とすることが可能となり、伝送周波数を上昇させる必要がなく表皮効果などに起因する伝送ロスの発生が抑制され、例えば長い伝送線路においても安定したデータ伝送が実現される。また、データ受信側においても高い周波数での処理が要求されず、受信側装置のコストも低下させることが可能となる。
【図面の簡単な説明】
【００９４】
【図１】１チャンネル出力型の撮像素子および信号処理構成について説明する図である。
【図２】２チャンネル出力型の撮像素子および信号処理構成について説明する図である。
【図３】２チャンネル出力型の撮像素子を利用した撮像装置からのデータ出力例について説明する図である。
【図４】２チャンネル出力型の撮像素子を利用した撮像装置からのデータ出力例について説明する図である。
【図５】本発明の一実施例に係る撮像装置の構成例について説明する図である。
【図６】ＣＣＤの詳細構成について説明する図である。
【図７】本発明の一実施例に係る撮像装置内部の各構成部間の画像データの転送処理シーケンスについて説明する図である。
【図８】本発明の一実施例に係る撮像装置内部の各構成部間の画像データの転送処理シーケンスについて説明する図である。
【図９】本発明の一実施例に係る撮像装置内部の各構成部間の画像データの転送処理シーケンスについて説明する図である。
【図１０】本発明の一実施例に係る撮像装置における伝送ケーブルを介したデータ伝送処理の具体的処理例について説明する図である。
【図１１】本発明の一実施例に係る撮像装置における伝送ケーブルを介したデータ伝送処理の具体的処理例について説明する図である。
【図１２】本発明の一実施例に係る撮像装置における伝送ケーブルを介したデータ伝送処理の具体的処理例について説明する図である。
【符号の説明】
【００９５】
１０  ＣＣＤ
１１  垂直レジスタ
１２  水平レジスタ
１３  出力アンプ
２１  信号処理部
２２  ラインメモリ
２３  出力部
３０  出力画像
４０  カメラモジュール
５０  ＣＣＤ
５１  垂直レジスタ
５２，５３  水平レジスタ
５４，５５  出力アンプ
６１，６２  信号処理部
６３，６４  ラインメモリ
６５  マルチプレクサ
６６  画像補正処理部
６７  出力部
７０  伝送ケーブル
８０  表示モジュール
８１  表示制御部
８２  モニタ
１００  撮像装置（カメラモジュール）
１１０  ＣＣＤ
１１１  垂直レジスタ
１１２，１１３  水平レジスタ
１１４，１１５  出力アンプ
１１８  フォトディテクタ（ＰＤ）
１２１，１２３  信号処理部
１３０  ＤＳＰ
１３２，１３４  ラインメモリ
１３５  マルチプレクサ
１３６  画像補正処理部
１３７  出力制御部
１４０  制御部（ＭＰＵ）
１８０  伝送ケーブル
２００  表示モジュール
２０１  表示制御部
２０２  モニタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図６】
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【図１１】
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【図１２】
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