(57)【要約】【課題】抵抗値の設定精度を向上させる。【解決手段】抵抗体チップ１Ａは、抵抗体２Ａと、その両端に電気的に接続された引き出し用電極パッド３Ａ，３Ｂとを有している。抵抗体２Ａは、抵抗値を設定する抵抗本体であり、半導体基板５上の絶縁膜に形成された抵抗形成溝４ａ内に埋め込まれている。引き出し用電極パッド３Ａ，３Ｂは、半導体基板５上の絶縁膜に形成されたパッド溝４ｂ内に埋め込まれている。上記抵抗体２Ａを半導体プロセス（リソグラフィ、エッチングおよび化学的機械的研磨等）を用いて形成することで、抵抗体２Ａの幅および膜厚の加工寸法誤差を低減できる。このため、抵抗体チップ１Ａの抵抗値の設定精度を向上させることができる。また、抵抗体チップ１Ａの微細化を図ることができるので、高集積化もできる。さらに、半導体装置の製造工程で用いられている製法を用いるので、抵抗体チップ１Ａの信頼性をも向上させることができる。【選択図】図２
2009038281.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主面上に形成された絶縁膜と、
前記絶縁膜に互いに離れて形成された第１開口部および第２開口部と、
前記第１開口部および前記第２開口部の各々の内部に埋め込まれた金属により形成される第１電極および第２電極と、
前記絶縁膜において前記第１開口部および前記第２開口部の間に各々の開口部を繋ぐように配置され、前記第１開口部および前記第２開口部よりも浅く形成された第３開口部と、
前記第３開口部内に埋め込まれた金属により形成される抵抗体とを有することを特徴とする半導体装置。
【請求項２】
半導体基板の主面上に形成された絶縁膜と、
前記絶縁膜に互いに離れて形成された第１開口部および第２開口部と、
前記第１開口部および前記第２開口部の各々の内部に埋め込まれた金属により形成される第１電極および第２電極と、
前記絶縁膜において前記第１開口部および前記第２開口部の間に各々の開口部を繋ぐように配置され、前記第１開口部および前記第２開口部よりも浅く形成された第３開口部と、
前記第３開口部内に埋め込まれた金属により形成される抵抗体とを有し、
前記第１電極および前記第２電極は、第１金属と、その上に接触した状態で形成された第２金属との積層体により形成されており、
前記抵抗体は、前記第１金属により形成されていることを特徴とする半導体装置。
【請求項３】
請求項１または２記載の半導体装置において、
前記第１電極および前記第２電極は、第１方向に沿って複数並んで配置されており、
前記抵抗体は、前記第１方向に交差する第２方向に向かい合う前記第１電極および前記第２電極を接続する第１抵抗部分と、前記第１方向に隣接する前記第１抵抗部分同士を接続する第２抵抗部分とを有していることを特徴とする半導体装置。
【請求項４】
半導体基板の主面に絶縁膜を堆積する工程と、
前記絶縁膜に第１開口部および第２開口部を互いに離れた状態で形成する工程と、
前記第１開口部および前記第２開口部の内部に金属を埋め込み第１電極および第２電極を形成する工程と、
前記第１開口部および前記第２開口部の間に各々の開口部を繋ぐように前記第１開口部および前記第２開口部よりも浅い第３開口部を形成する工程と、
前記第３開口部の内部に金属を埋め込み、前記第１電極および前記第２電極に電気的に接続される抵抗体を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板の主面に絶縁膜を堆積する工程と、
前記絶縁膜に第１開口部および第２開口部を互いに離れた状態で形成するとともに、前記第１開口部および前記第２開口部の間に各々の開口部を繋ぐように前記第１開口部および前記第２開口部よりも浅い第３開口部を形成する工程と、
前記第１開口部、前記第２開口部および前記第３開口部の内部に金属を埋め込み、前記第１開口部および前記第２開口部の内部にそれぞれ第１電極および第２電極を形成するとともに、前記第３開口部の内部に、前記第１電極および前記第２電極に電気的に接続される抵抗体を形成する工程とを有し、
前記第１電極および前記第２電極は、第１金属と、その上に接触した状態で形成された第２金属との積層体により形成されており、
前記抵抗体は、前記第１金属により形成されていることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、抵抗素子を有する半導体装置およびその製造技術に適用して有効な技術に関するものである。
【背景技術】
【０００２】
抵抗素子については、例えば科学技術振興機構報  第１７３号「小型・高抵抗で温度特性に優れた超精密チップ抵抗器の開発に成功」  独立行政法人  科学技術振興機構  アルファ・エレクトロニクス（株）（非特許文献１）に記載がある。この非特許文献１には、ニクロム系合金をスパッタリング法により成膜した後、イオンミリング法で加工して抵抗器を形成する技術が開示されている。
【０００３】
また、例えば抵抗器基礎知識  http：www.koanet.co.jp/product/basic-3.htm  参考文献：２００１電子部品年鑑（株式会社中日社）  経済産業省統計資料（非特許文献２）に記載がある。この非特許文献２には、抵抗器の分類と特徴が解説されている。また、チップサイズによる用途等に関しても解説されている。
【０００４】
また、例えば北陸電気工業（株）ホームページ（http：www.hdk.co.jp/）  角板形チップ抵抗器、チップ超高抵抗器、小型サーメット皮膜セラミック半固定可変抵抗器（非特許文献３）に記載がある。この非特許文献３には抵抗器の種類と性能および製品の紹介がなされている。
【０００５】
また、例えば特開平８−２０４０６３号（特許文献１）には、半導体プロセスで不良となったウエハを用いて半導体プロセスにより抵抗体および電極を形成する技術が開示されている。
【０００６】
また、例えば特開平５−１６６６０６号公報（特許文献２）には、抵抗体チップの電極構成について開示されている。
【０００７】
また、例えば特開平５−２９１０２号公報（特許文献３）には、セラミックを基板とする抵抗体の電極構成および製法が開示されている。
【０００８】
また、例えば特許第１５９３２７２号公報（特許文献４）には、窒素ガス雰囲気中においてＣｒとＳｉとを反応性スパッタリングを用いて堆積することにより、ＣｒＳｉＮ膜からなる抵抗体薄膜を形成する技術が開示されている。
【０００９】
また、例えば特開２００６−１８６０３８号公報（特許文献５）には、シリコン基板上に層間絶縁膜を介して積層された複数層の薄膜抵抗体群を、層間絶縁膜の厚さ方向に穿孔された開口内に埋め込まれたプラグを通じて、最上層の層間絶縁膜の表面に引き出した構成を有する抵抗体チップが開示されている。
【特許文献１】特開平８−２０４０６３号公報
【特許文献２】特開平５−１６６６０６号公報
【特許文献３】特開平５−２９１０２号公報
【特許文献４】特許第１５９３２７２号公報
【特許文献５】特開２００６−１８６０３８号公報
【非特許文献１】科学技術振興機構報  第１７３号「小型・高抵抗で温度特性に優れた超精密チップ抵抗器の開発に成功」  独立行政法人  科学技術振興機構  アルファ・エレクトロニクス（株）
【非特許文献２】抵抗器基礎知識  http：www.koanet.co.jp/product/basic-3.htm  参考文献：２００１電子部品年鑑（株式会社中日社）  経済産業省統計資料
【非特許文献３】北陸電気工業（株）ホームページ（http：www.hdk.co.jp/）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ところが、上記抵抗体においては以下の課題があることを本発明者は見出した。
【００１１】
例えば上記非特許文献１の技術では、イオンミリング法による加工のため微細加工の観点から充分でない。また、露光時のレジストマスクと下地との加工選択比が充分に得られない。したがって、抵抗値の設定精度の向上が阻害される。
【００１２】
また、上記特許文献１の技術では、不良の半導体ウエハを用いるため、抵抗体を形成する際に下地パターンに凹凸があり、平滑な抵抗体膜を形成することが難しく、抵抗値の設定精度の向上が阻害される。また、下地膜が不定のため、抵抗体との接着性を充分に確保できず、信頼性に問題がある。
【００１３】
また、上記特許文献２，３の技術では、高密度実装ができない。また、電極と抵抗体との接着性によっては外部応力に弱い場合がある。
【００１４】
また、上記特許文献４では、Ｃｒ、Ｓｉ、窒素の３成分の組成を制御する必要があり、その制御が困難である。したがって、抵抗値の設定精度の向上が阻害される。
【００１５】
また、上記特許文献５の技術では、抵抗体チップの作成工程数が多く、多大な時間とコストとがかかる。また、抵抗体とパッドとを接続するプラグ（開口）のアスペクト比が大きい場合には断線する可能性が高い。さらに、プラグでの導通を確実にするためにはプラグ用の開口の径を大きくする必要があり、微細化および高密度化が困難である。
【００１６】
本発明の目的は、抵抗値の設定精度を向上させることのできる技術を提供することにある。
【００１７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１８】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１９】
すなわち、半導体基板の主面上の絶縁膜に互いに離れて形成された第１開口部および第２開口部の各々の内部に埋め込まれた金属により形成される第１電極および第２電極と、前記絶縁膜において前記第１開口部および前記第２開口部の間に各々の開口部を繋ぐように各々の開口部よりも浅く形成された第３開口部の内部に埋め込まれた金属により形成される抵抗体とを有するものである。
【発明の効果】
【００２０】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２１】
すなわち、半導体基板の主面上の絶縁膜に互いに離れて形成された第１開口部および第２開口部と、その各々の内部に埋め込まれた金属により形成される第１電極および第２電極と、前記絶縁膜において前記第１開口部および前記第２開口部の間に各々の開口部を繋ぐように各々の開口部よりも浅く形成された第３開口部と、前記第３開口部の内部に埋め込まれた金属により形成される抵抗体とを有することにより、抵抗値の設定精度を向上させることができる。
【発明を実施するための最良の形態】
【００２２】
以下の実施の形態においては便宜上その必要があるときは、複数の実施の形態に分割して説明するが、特に明示した場合を除いて、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。また、本願の明細書中の切欠部や刳り貫き部は、切り欠く工程や刳り貫く工程に限定される用語ではなく、形状を表現する用語を総称したものである。また、図中の符号Ｘは第１方向、符号Ｙは第１方向Ｘに直交する第２方向を示している。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２３】
（実施の形態１）
本実施の形態１の抵抗体チップを図１および図２により説明する。図１は本実施の形態１の抵抗体チップ（半導体装置）１Ａの平面図、図２は図１のＡ−Ａ’線の断面図をそれぞれ示している。
【００２４】
抵抗体チップ１Ａは、抵抗体２Ａと、その両端に電気的に接続された引き出し用電極パッド（第１電極、第２電極）３Ａ，３Ｂとを有している。
【００２５】
抵抗体２Ａは、抵抗値を設定する抵抗本体である。本実施の形態１では、抵抗体２Ａが、抵抗形成溝（第３開口部）４ａ内に埋め込まれた状態で形成されている。すなわち、抵抗体２Ａは、埋込導体によって形成されている。
【００２６】
抵抗体２Ａは、例えばタングステン（Ｗ）、チタン（Ｔｉ）またはタンタル（Ｔａ）のような高融点金属膜により形成されている。また、抵抗体２Ａの材料として、例えば窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）または窒化タンタル（ＴａＮ）等、上記高融点金属膜に窒素を導入（添加）することで形成される高融点金属窒化膜でも良い。また、抵抗体２Ａの材料として、例えば酸化タングステン（ＷＯ）、酸化チタン（ＴｉＯ）または酸化タンタル（ＴａＯ）等、上記高融点金属膜に酸素を導入（添加）することで形成される高融点金属酸化膜でも良い。あるいは上記高融点金属膜に窒素および酸素を導入（添加）することにより形成される高融点金属酸窒化膜でも良い。さらには、抵抗体２Ａの材料として、例えば銅（Ｃｕ）を用いても良い。
【００２７】
抵抗体２Ａの平面形状は、例えば一方の引き出し用電極パッド３Ａから他方の引き出し用電極パッド３Ｂに向かって直線状に延在する帯状パターンとされている。
【００２８】
抵抗体２Ａの抵抗値Ｒは、材料の比抵抗ρ、長さＬ、幅Ｗ、膜厚ｄによって決まり、Ｒ＝ρ・Ｌ／（Ｗ・ｄ）で表される。このため、高抵抗（高抵抗体）を得るためには、材料の比抵抗ρを高くして長さＬを長くし、抵抗体２Ａの断面積（Ｗ・ｄ）を小さくすることが必要となる。
【００２９】
本実施の形態１においては、後述のように抵抗体２Ａを半導体プロセス（フォトリソグラフィ技術、エッチング技術および化学的機械的研磨（Chemical Mechanical Polishing：ＣＭＰ）技術等）を用いて形成するので、上記の幅Ｗおよび膜厚ｄの加工寸法誤差を数十ｎｍレベルで制御することができる（すなわち、加工寸法誤差を小さくすることができる）。したがって、抵抗体チップ１Ａの抵抗値の設定精度および再現性を向上させることができる。また、抵抗体チップ１Ａの微細化を図ることができるので、高集積化もできる。さらに、半導体装置の製造工程で用いられている半導体プロセスを用いるので、抵抗体チップ１Ａの信頼性も向上させることができる。
【００３０】
引き出し用電極パッド３Ａ，３Ｂは、パッド溝（第１、第２開口部）４ｂ内に埋め込まれた状態で形成されている。すなわち、引き出し用電極パッド３Ａ，３Ｂは、いわゆるプラグによって形成されている。引き出し用電極３Ａ，３Ｂの平面形状は、例えば正方形状である。
【００３１】
引き出し用電極パッド３Ａ，３Ｂの材料は、例えば上記抵抗体２Ａの材料と同じである。ただし、パッド溝４ｂの深さは抵抗形成溝４ａよりも深く形成されており、引き出し用電極パッド３Ａ，３Ｂの断面積は上記抵抗体２Ａの断面積よりも大きく形成されているので、引き出し用電極３Ａ，３Ｂの抵抗値は、抵抗体２Ａの抵抗値よりも低くなっている。
【００３２】
引き出し用電極３Ａ，３Ｂの側面の一部は、上記抵抗体２Ａの長手方向端部の側面と接触しており、これにより、引き出し用電極３Ａ，３Ｂと抵抗体２Ａとが電気的に接続されている。
【００３３】
抵抗体チップ１Ａの支持部材である半導体基板５は、例えばシリコン（Ｓｉ）単結晶により形成されている。この半導体基板５の主面上には、絶縁膜６ａ、絶縁膜７ａ、絶縁膜６ｂおよび絶縁膜７ｂが下層から順に積み重ねられている。
【００３４】
最下層および下から３層目の絶縁膜６ａ，６ｂは、例えば窒化シリコン（ＳｉｘＮｙ，Ｓｉ３Ｎ４等）により形成されている。下から２層目および４層目の絶縁膜７ａ，７ｂは、例えば酸化シリコン（ＳｉＯ、ＳｉＯ２等）により形成されている。絶縁膜７ａ，７ｂは、絶縁膜６ａ，６ｂよりも厚く形成されている。
【００３５】
上記の抵抗形成溝４ａは、絶縁膜７ｂに形成されている。抵抗形成溝４ａの底面の絶縁膜６ｂは、抵抗形成溝４ａをエッチング処理により形成する際のエッチングストッパの機能を有している。これにより、抵抗形成溝４ａの深さの形成精度を向上させることができるので、抵抗体２Ａの膜厚ｄの形成精度を向上させることができ、抵抗体２Ａの抵抗値の設定精度を向上させることができる。
【００３６】
上記パッド溝４ｂは、絶縁膜７ｂ，６ｂ，７ａに形成されている。パッド溝４ｂの平面形状は、例えば正方形状である。パッド溝４ｂの底面の絶縁膜６ａは、パッド溝４ｂをエッチング処理により形成する際のエッチングストッパの機能を有している。上記抵抗形成溝４ａは、その左右のパッド溝４ｂと繋がっている。
【００３７】
上記絶縁膜７ｂ上には、表面保護膜８が堆積されている。表面保護膜８は、例えば酸化シリコン膜の単体膜または酸化シリコン膜上に窒化シリコン膜が堆積された積み重ね膜により形成されている。上記抵抗体２Ａの上面は、その全体が表面保護膜８に覆われているが、引き出し用電極パッド３Ａ，３Ｂの上面は、その一部が表面保護膜８に形成された開口部８ａを通じて露出されている。この引き出し用電極パッド３Ａ，３Ｂの露出表面には、下地用の導体膜９ａが形成されている。下地用の導体膜９ａは、例えばニッケル（Ｎｉ）下地の金（Ａｕ）メッキにより形成されている。
【００３８】
図３および図４は、抵抗体チップ１Ａの実装例の断面図を示している。図３はワイヤ実装の場合、図４はフリップチップ実装の場合をそれぞれ示している。
【００３９】
ワイヤ実装の場合は、図３に示すように、抵抗体チップ１Ａの引き出し用電極パッド３Ａ，３Ｂが、ボンディングワイヤＢＷを通じて実装基板ＭＢの配線と電気的に接続されている。
【００４０】
フリップチップ実装の場合は、図４に示すように、抵抗体チップ１Ａの引き出し用電極パッド３Ａ，３Ｂが、バンプ電極ＢＥを通じて実装基板ＭＢの配線と電気的に接続されている。この場合、引き出し用電極パッド３Ａ，３Ｂとバンプ電極ＢＥとの間には下地用の導体膜９ｂが介在されている。
【００４１】
次に、本実施の形態１の抵抗体チップ１Ａの製造方法を図５〜図１４により説明する。本実施の形態１では、抵抗体チップ１Ａをダマシン法により製造する。なお、図５〜図１４は、本実施の形態１の抵抗体チップ１Ａの製造工程中における半導体基板５の1個の抵抗体チップ部分の断面図を示している。
【００４２】
まず、図５に示すように、半導体基板５（この段階では半導体ウエハと称する平面略円形状の半導体薄板）を用意する。半導体基板５は、例えばシリコン単結晶からなり、厚さ方向に沿って互いに反対側に位置する主面（第１主面）および裏面（第２主面）を有している。
【００４３】
続いて、半導体基板５の主面上に、絶縁膜６ａ、絶縁膜７ａ、絶縁膜６ｂおよび絶縁膜７ｂをＣＶＤ（Chemical Vapor Deposition）法等により下層から順に堆積する。
【００４４】
次いで、絶縁膜７ｂ上に、フォトレジスト（以下、単にレジストという）膜を塗布した後、そのレジスト膜に対して露光および現像処理（フォトリソグラフィ処理）を施すことにより、図６に示すように、絶縁膜７ｂ上に、引き出し用電極パッド形成用のレジストパターン１０ａを形成する。レジストパターン１０ａは、引き出し用電極パッドの形成領域が露出され、それ以外が覆われるようなパターンである。
【００４５】
続いて、レジストパターン１０ａをエッチングマスクとして、絶縁膜７ｂ，６ｂ，７ａに対してドライエッチング処理を施すことにより、図７に示すように、レジストパターン１０ａから露出する絶縁膜７ｂ，６ｂ，７ａを順にエッチング除去する。これにより、パッド溝４ｂを形成する。パッド溝４ｂの平面形状は、例えば正方形状とされている。
【００４６】
ここで、絶縁膜７ａをエッチングする際、酸化シリコンと窒化シリコンとのエッチング選択比が大きくなるような条件でエッチングする（酸化シリコンのエッチング速度の方が窒化シリコンのエッチング速度よりも速くなるようにする）ことにより、絶縁膜６ａをエッチングストッパとして機能させる。これにより、パッド溝４ｂの深さの精度を向上させることができる。
【００４７】
その後、レジストパターン１０ａを図８に示すように除去した後、図９に示すように、半導体基板５の主面上に、上記引き出し用電極パッド３Ａ，３Ｂを形成するための金属膜３Ｍを堆積する。金属膜３Ｍの材料は、導電性金属膜であれば低抵抗材料でも構わない。ここでは、金属膜３Ｍとして、例えば上記高融点金属膜、高融点金属窒化膜、高融点金属酸化膜または高融点金属酸窒化膜あるいは銅が用いられている。銅を用いる場合は、銅の堆積の前に、例えばタンタルや窒化チタン等のようなバリア膜を銅の拡散または抑制用として銅よりも薄く堆積する。
【００４８】
その後、パッド溝４ｂ内のみに金属膜３Ｍが残されるように金属膜３ＭをＣＭＰ法により研磨（除去）することにより、図１０に示すように、パッド溝４ｂ内に引き出し用電極パッド３Ａ，３Ｂを形成する。
【００４９】
次いで、絶縁膜７ｂおよび引き出し用電極パッド３Ａ，３Ｂ上に、レジスト膜を塗布した後、そのレジスト膜に対して露光および現像処理を施すことにより、図１１に示すように、絶縁膜７ｂおよび引き出し用電極パッド３Ａ，３Ｂ上に、抵抗形成溝形成用のレジストパターン１０ｂを形成する。レジストパターン１０ｂは、抵抗形成溝の形成領域が露出され、それ以外が覆われるようなパターンである。
【００５０】
続いて、レジストパターン１０ｂをエッチングマスクとして、絶縁膜７ｂに対してドライエッチング処理を施すことにより、図１２に示すように、レジストパターン１０ｂから露出する絶縁膜７ｂをエッチング除去する。これにより、抵抗形成溝４ａを形成する。
【００５１】
ここで、絶縁膜７ｂをエッチングする際、酸化シリコンと窒化シリコンとのエッチング選択比が大きくなるような条件でエッチングする（酸化シリコンのエッチング速度の方が窒化シリコンのエッチング速度よりも速くなるようにする）ことにより、絶縁膜６ｂをエッチングストッパとして機能させる。これにより、抵抗形成溝４ａの深さの精度を向上させることができる。
【００５２】
その後、レジストパターン１０ｂを図１３に示すように除去した後、半導体基板５の主面上に、上記抵抗体２Ａを形成するための金属膜２Ｍを堆積する。この際、抵抗形成溝４ａ内における金属膜２Ｍの上面が、引き出し用電極パッド３Ａ，３Ｂの上面よりも高くなるように、金属膜２Ｍの厚さを設定する。このような金属膜２Ｍは、例えば上記高融点金属膜、高融点金属窒化膜、高融点金属酸化膜または高融点金属酸窒化膜あるいは銅が用いられている。銅を用いる場合は、銅の堆積の前に、例えばタンタルや窒化チタン等のようなバリア膜を銅の拡散または抑制用として銅よりも薄く堆積する。
【００５３】
その後、抵抗形成溝４ａ内のみに金属膜２Ｍが残されるように金属膜２ＭをＣＭＰ法により研磨（除去）することにより、図１４に示すように、抵抗形成溝４ａ内に抵抗体２Ａを形成する。
【００５４】
次いで、図２に示したように、半導体基板５の主面上に表面保護膜８を堆積した後、その一部に開口部８ａを形成し、さらに、露出した引き出し用電極パッド３Ａ，３Ｂの表面に下地用の導体膜９ａをメッキ法等により選択的に形成する。
【００５５】
その後、半導体基板５に対してダイシング処理を施すことにより、半導体基板５から個々の抵抗体チップ１Ａを切り出す。
【００５６】
（実施の形態２）
本実施の形態２では、抵抗体チップ１Ａをデュアルダマシン法により製造する場合を図１５〜図２４により説明する。なお、図１５〜図２４は、本実施の形態２の抵抗体チップ１Ａの製造工程中における半導体基板５の1個の抵抗体チップ部分の断面図を示している。また、本実施の形態２の抵抗体チップの平面図は図１と同じなので図示を省略する。
【００５７】
まず、前記実施の形態１と同様に、図１５に示すように、半導体基板５（この段階では半導体ウエハと称する平面略円形状の半導体薄板）を用意した後、その主面上に、絶縁膜６ａ、絶縁膜７ａ、絶縁膜６ｂ、絶縁膜７ｂおよびハードマスク膜１１ａをＣＶＤ法等により下層から順に堆積する。ハードマスク膜１１ａは、例えば窒化シリコンのような窒化膜（絶縁膜）により形成されている。
【００５８】
続いて、ハードマスク膜１１ａ上に、レジスト膜を塗布した後、そのレジスト膜に対して露光および現像処理（フォトリソグラフィ処理）を施すことにより、図１６に示すように、ハードマスク膜１１ａ上に、引き出し用電極パッド形成用のレジストパターン１０ｂを形成する。レジストパターン１０ｂは、引き出し用電極パッドの形成領域が露出され、それ以外が覆われるようなパターンである。
【００５９】
その後、レジストパターン１０ｂをエッチングマスクとして、ハードマスク膜１１ａ、絶縁膜７ｂ，６ｂに対してドライエッチング処理を施すことにより、図１７に示すように、レジストパターン１０ｂから露出するハードマスク膜１１ａ、絶縁膜７ｂ，６ｂを順にエッチング除去する。これにより、パッド溝４ｂ１を形成する。パッド溝４ｂ１の平面形状は、例えば正方形状とされている。
【００６０】
ここで、絶縁膜６ｂをエッチングする際、酸化シリコンと窒化シリコンとのエッチング選択比が大きくなるような条件でエッチングする（窒化シリコンのエッチング速度の方が酸化シリコンのエッチング速度よりも速くなるようにする）ことにより、絶縁膜７ａをエッチングストッパとして機能させる。これにより、パッド溝４ｂ１の深さの精度を向上させることができる。
【００６１】
次いで、レジストパターン１０ｂを図１８に示すように除去した後、半導体基板５の主面上に、レジスト膜を塗布し、そのレジスト膜に対して露光および現像処理を施すことにより、レジストパターン１０ｃを形成する。レジストパターン１０ｃは、抵抗体チップの抵抗形成溝の形成領域のハードマスク膜１１ａが露出され、それ以外のハードマスク膜１１ａが覆われるようなパターンパターンである。
【００６２】
続いて、レジストパターン１０ｃをエッチングマスクとして、レジストパターン１０ｃから露出するハードマスク膜１１ａを図１９に示すようにドライエッチング法により選択的にエッチング除去する。
【００６３】
その後、レジストパターン１０ｃを図２０に示すように除去した後、残されているハードマスク膜１１ａおよび絶縁膜６ｂをエッチングマスクとして、絶縁膜７ａ，７ｂを、図２１に示すように、ドライエッチング法により選択的にエッチング除去する。これにより、抵抗形成溝４ａおよびパッド溝４ｂ２を同時に形成する。パッド溝４ｂ１，４ｂ２は平面的に同じ位置に同じ平面寸法で形成され、両方でパッド溝４ｂを形成している。
【００６４】
ここで、絶縁膜７ａ，７ｂをエッチングする際、酸化シリコンと窒化シリコンとのエッチング選択比が大きくなるような条件でエッチングする（酸化シリコンのエッチング速度の方が窒化シリコンのエッチング速度よりも速くなるようにする）ことにより、ハードマスク膜１１ａおよび絶縁膜６ａ，６ｂをエッチングストッパとして機能させる。これにより、抵抗形成溝４ａおよびパッド溝４ｂの深さの精度を向上させることができる。
【００６５】
次いで、図２２に示すように、半導体基板５の主面上に、上記抵抗体２Ａを形成するための金属膜（第１金属）２Ｍｂを堆積する。この際、抵抗形成溝４ａ内における金属膜２Ｍｂの上面が、ハードマスク膜１１ａの上面と一致またはそれよりも高くなるように、また、パッド溝４ｂ内における金属膜２Ｍｂの上面が絶縁膜７ａの上面よりも低くなるように、金属膜２Ｍｂの厚さを設定する。
【００６６】
このような金属膜２Ｍｂは、例えばタングステン（Ｗ）、チタン（Ｔｉ）またはタンタル（Ｔａ）のような高融点金属膜により形成されている。また、金属膜２Ｍｂの材料として、例えば窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）または窒化タンタル（ＴａＮ）等、上記高融点金属膜に窒素を導入（添加）することで形成される高融点金属窒化膜でも良い。また、金属膜２Ｍｂの材料として、例えば酸化タングステン（ＷＯ）、酸化チタン（ＴｉＯ）または酸化タンタル（ＴａＯ）等、上記高融点金属膜に酸素を導入（添加）することで形成される高融点金属酸化膜でも良い。あるいは上記高融点金属膜に窒素および酸素を導入（添加）することにより形成される高融点金属酸窒化膜でも良い。
【００６７】
続いて、図２３に示すように、上記半導体基板５の主面上に、金属膜２Ｍｂを覆うように、上記引き出し用電極パッド３Ａ，３Ｂを形成するための金属膜（第２金属）３Ｍｂを堆積する。金属膜３Ｍｂの材料は、導電性金属膜であれば低抵抗材料でも構わない。ここでは、金属膜３Ｍｂとして、例えば銅が用いられている。
【００６８】
その後、金属膜３Ｍｂ，２ＭｂをＣＭＰ法により研磨（除去）することにより、図２４に示すように、抵抗形成溝４ａ内に金属膜２Ｍｂのみで形成される抵抗体２Ａを形成し、パッド溝４ｂ内に金属膜２Ｍｂ，３Ｍｂの積み重ね膜により形成される引き出し用電極パッド３Ａ，３Ｂを形成する。
【００６９】
この後は、前記実施の形態１と同様にして抵抗体チップ１Ａを製造する。
【００７０】
本実施の形態２によれば、前記実施の形態１で得られる効果の他に、以下の効果を得ることができる。
【００７１】
すなわち、ＣＭＰ処理が１回で済むので、抵抗体チップ１Ａの製造時間を短縮できる。また、抵抗体チップ１Ａの製造コストを低減できる。さらに、抵抗体チップ１Ａの信頼性を向上させることができる。
【００７２】
なお、金属膜２Ｍｂと金属膜３Ｍｂとを別々に研磨しても良い。
【００７３】
（実施の形態３）
本実施の形態３では、前記実施の形態２の変形例を説明する。なお、本実施の形態３の抵抗体チップの平面図は図１と同じなので図示を省略する。
【００７４】
本実施の形態３では、前記実施の形態２と同様に、図１５〜図２１の工程を経た後、抵抗形成溝４ａおよびパッド溝４ｂから露出するハードマスク膜１１ａ部分を、図２５に示すようにドライエッチング法により選択的に除去する。その後、前記実施の形態２の図２２〜図２４で説明したのと同様にして図２６に示すように抵抗体２Ａおよび引き出し用電極パッド３Ａ，３Ｂを形成し、抵抗体チップ１Ａを製造する。
【００７５】
本実施の形態３によれば、前記実施の形態１，２と同様の効果を得ることができる。
【００７６】
（実施の形態４）
図２７は本実施の形態４の抵抗体チップ（半導体装置）１Ｂの平面図を示している。なお、図２７のＢ−Ｂ’線の断面図は図２、図２４または図２６と同じである。
【００７７】
抵抗体チップ１Ｂの主面には、複数の引き出し用電極パッド３Ａ，３Ｂが配置されている。引き出し用電極パッド３Ａは、抵抗体チップ１Ｂの一方の長辺近傍にその長辺に沿って所望の間隔毎に配置されている。また、引き出し用電極パッド３Ｂは、抵抗体チップ１Ｂの他方の長辺近傍にその長辺に沿って所望の間隔毎に配置されている。引き出し用電極パッド３Ａ，３Ｂは、その間に所望の間隔を隔てて左右対称になるように配置されている。
【００７８】
この引き出し用電極パッド３Ａ，３Ｂ間には抵抗体２Ｂが形成されている。抵抗体２Ｂは、抵抗体チップ１Ｂの長手方向に沿って蛇行した状態で形成され、全ての引き出し用電極パッド３Ａ，３Ｂに電気的に接続されている。すなわち、抵抗体２Ｂは、互いに対向する引き出し用電極パッド３Ａ，３Ｂ間を接続するほぼ直線状に延びる第１部分２Ｂ１と、抵抗体チップ１Ｂの長手方向に離れて配置された複数の第１部分２Ｂ１同士を電気的に接続するように蛇行形状に形成された第２部分２Ｂ２とを一体的に有している。第２部分２Ｂ２の平面形状は、Ｌ字やＩ字状のような単純な形状にすることもできる。第１部分２Ｂ１および第２部分２Ｂ２のパターン形状は、どの形成位置でも同じにしても良いし、形成位置によって変えても良い。第１部分２Ｂ１および第２部分２Ｂ２のパターン形状を、どの形成位置でも同じにすることで抵抗値の設定を容易にすることができる。
【００７９】
なお、抵抗体２Ｂの材料や断面構成は前記実施の形態１の抵抗体２Ａと同じである。また、引き出し用電極パッド３Ａ，３Ｂの材料や断面構成も前記実施の形態１，２と同じである。
【００８０】
引き出し用電極パッド３Ａ，３Ｂ間の距離を、ｄ１＋２×ｄ２とし、折り返し配線長をｄ３とすると、例えば引き出し用電極パッド３Ａ１，３Ｂ１間の抵抗体２Ｂの長さは、ｄ１＋２×ｄ２＋ｄ３、引き出し用電極パッド３Ａ１，３Ａ２間の抵抗体２Ｂの長さは、４×ｄ１＋２×ｄ２＋４×ｄ３、引き出し用電極パッド３Ａ１，３Ｂ２間の抵抗体２Ｂの長さは、５×ｄ１＋２×ｄ２＋５×ｄ３となる。
【００８１】
本実施の形態４においては、抵抗体２Ｂの長さに応じて、抵抗体チップ１Ｂの抵抗値を任意の値に設定することができる。
【００８２】
例えば引き出し用電極パッド３Ａ，３Ｂの数が合計で１６パッドの場合、約１．３×１０１２通りの抵抗値が得られる。したがって、ユーザは１個の抵抗体チップ１Ｂにおいて任意の抵抗値を選択することができる。また、引き出し用電極パッド３Ａ，３Ｂ同士を接続することも考慮すると、抵抗値の選択肢は無限大となる。このように、本実施の形態４においては、1個の抵抗体チップ１Ｂによって全種類の抵抗体に対応できる。
【００８３】
また、引き出し用電極パッド３Ａ，３Ｂを複数選択することによって、１個の抵抗体チップ１Ｂから複数の抵抗値を得ることができるので、高密度実装に優れた抵抗体チップ１Ｂを提供できる。
【００８４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【００８５】
本発明は、抵抗素子を有する半導体装置の製造業に適用できる。
【図面の簡単な説明】
【００８６】
【図１】本発明の一実施の形態（実施の形態１）である抵抗体チップの平面図である。
【図２】図１のＡ−Ａ’線の断面図である。
【図３】図１の抵抗体チップの実装例を示す断面図である。
【図４】図１の抵抗体チップの他の実装例を示す断面図である。
【図５】図１の抵抗体チップの製造工程中の要部断面図である。
【図６】図５に続く抵抗体チップの製造工程中の要部断面図である。
【図７】図６に続く抵抗体チップの製造工程中の要部断面図である。
【図８】図７に続く抵抗体チップの製造工程中の要部断面図である。
【図９】図８に続く抵抗体チップの製造工程中の要部断面図である。
【図１０】図９に続く抵抗体チップの製造工程中の要部断面図である。
【図１１】図１０に続く抵抗体チップの製造工程中の要部断面図である。
【図１２】図１１に続く抵抗体チップの製造工程中の要部断面図である。
【図１３】図１２に続く抵抗体チップの製造工程中の要部断面図である。
【図１４】図１３に続く抵抗体チップの製造工程中の要部断面図である。
【図１５】本発明の他の実施の形態（実施の形態２）である抵抗体チップの製造工程中の要部断面図である。
【図１６】図１５に続く抵抗体チップの製造工程中の要部断面図である。
【図１７】図１６に続く抵抗体チップの製造工程中の要部断面図である。
【図１８】図１７に続く抵抗体チップの製造工程中の要部断面図である。
【図１９】図１８に続く抵抗体チップの製造工程中の要部断面図である。
【図２０】図１９に続く抵抗体チップの製造工程中の要部断面図である。
【図２１】図２０に続く抵抗体チップの製造工程中の要部断面図である。
【図２２】図２１に続く抵抗体チップの製造工程中の要部断面図である。
【図２３】図２２に続く抵抗体チップの製造工程中の要部断面図である。
【図２４】図２３に続く抵抗体チップの製造工程中の要部断面図である。
【図２５】本発明の他の実施の形態（実施の形態３）である抵抗体チップの製造工程中の要部断面図である。
【図２６】図２５に続く抵抗体チップの製造工程中の要部断面図である。
【図２７】本発明の他の実施の形態（実施の形態４）である抵抗体チップの平面図である。
【符号の説明】
【００８７】
１Ａ  抵抗体チップ（半導体装置）
１Ｂ  抵抗体チップ（半導体装置）
２Ａ  抵抗体
２Ｂ  抵抗体
２Ｂ１  第１部分
２Ｂ２  第２部分
２Ｍ  金属膜
２Ｍｂ  金属膜
３Ａ  引き出し用電極パッド（第１電極）
３Ｂ  引き出し用電極パッド（第２電極）
３Ｍ  金属膜
３Ｍｂ  金属膜
４ａ  抵抗形成溝（第３開口部）
４ｂ，４ｂ１，４ｂ２  パッド溝（第１開口部、第２開口部）
５  半導体基板
６ａ，６ｂ  絶縁膜
７ａ，７ｂ  絶縁膜
８  表面保護膜
８ａ  開口部
９ａ，９ｂ  導体膜
１０ａ，１０ｂ，１０ｃ  フォトレジストパターン
１１ａ  ハードマスク膜
ＢＷ  ボンディングワイヤ
ＭＢ  実装基板
ＢＥ  バンプ電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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