(57)【要約】【課題】  簡便な方法で{１１１}結晶面にトランジスタを形成することが可能な半導体装置を提供する。【解決手段】  表面が｛１００｝結晶面で構成されたシリコンを有する基板(20)に、活性領域を画定する素子分離絶縁膜(21)が形成されている。この基板に、少なくとも側面の一部が、｛１１１｝結晶面が表れた第１の斜面で構成された凹部(36)が形成されている。第１の斜面上に、第１のトランジスタ(TL1)が形成されている。第１のトランジスタは、第１のゲート電極(41b)、第１のソース、及び第１のドレインを有する。【選択図】  図１２
2009099667.tif 000002
【特許請求の範囲】
【請求項１】
表面が｛１００｝結晶面で構成されたシリコンを有する基板と、
前記基板に形成された第１の素子分離絶縁膜と、
前記基板に形成され、少なくとも側面の一部が、｛１１１｝結晶面が表れた第１の斜面で構成され、底面に、前記第１の素子分離絶縁膜が表れている凹部と、
前記第１の斜面上に形成された第１のゲート電極、第１のソース、及び第１のドレインを含む第１のトランジスタと
を有する半導体装置。
【請求項２】
前記第１の素子分離絶縁膜は、第１の活性領域と第２の活性領域とに挟まれており、該第１の活性領域は、前記第１の斜面を内包し、該凹部の、該第１の斜面に対向する側面が、該第２の活性領域内に位置する{１１１}結晶面が表れた第２の斜面で構成されており、
さらに、
前記第２の斜面上に形成された、第２のゲート電極、第２のソース、及び第２のドレインを含む第２のトランジスタを有する請求項１に記載の半導体装置。
【請求項３】
さらに、
前記第１の斜面の高い方の縁に接する第２の素子分離絶縁膜を挟んで、前記第１の活性領域とは反対側に位置し、{１００}結晶面が現れた第３の活性領域と、
前記第３の活性領域上に形成された、第３のゲート電極、第３のソース、及び第３のドレインを含む第３のトランジスタと
を含み、
前記第１のゲート電極は、前記第２の素子分離絶縁膜上、及び該第３の活性領域まで延在し、
前記第１のトランジスタはｐチャネル型トランジスタであり、前記第３のトランジスタはｎチャネル型トランジスタである請求項１または２に記載の半導体装置。
【請求項４】
（ａ）表面に{１００}結晶面が表れたシリコンを有する基板に第１の素子分離絶縁膜、及び第２の素子分離絶縁膜を形成することにより、第１の活性領域を画定する工程と、
（ｂ）前記第２の素子分離絶縁膜を覆い、前記第１の素子分離絶縁膜を露出させるマスクを用いて、前記第１の素子分離絶縁膜の少なくとも一部を除去する工程と、
（ｃ）次いで、前記第１の活性領域を異方性エッチングすることにより、前記第１の活性領域に、{１１１}結晶面からなる第１の斜面を形成する工程と、
（ｄ）前記第１の斜面に、第１のゲート電極、第１のソース、及び第１のドレインを形成する工程と
を有する半導体装置の製造方法。
【請求項５】
前記工程（ａ）において、前記第１の素子分離絶縁膜を挟んで前記第１の活性領域と隣り合う第２の活性領域を画定し、
前記工程（ｃ）において、前記第２の活性領域内に、前記第１の斜面と対向し、{１１１}結晶面が表れた第２の斜面を形成し、
前記工程（ｄ）が、前記第２の斜面上に第２のゲート電極、第２のソース、及び第２のドレインを形成する工程を含む請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特にシリコンの{１１１}結晶面に形成されたトランジスタを含む半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
シリコンの{１１０}結晶面上のチャネル内の正孔の移動度は、{１００}結晶面上のチャネル内の移動度よりも大きい（下記の非特許文献１参照）。このため、ＰＭＯＳトランジスタは、チャネル移動度の観点から{１１０}結晶面上に形成することが好ましい。ところが、シリコンの{１１０}結晶面を露出させることは困難である。
【０００３】
{１１１}結晶面上のチャネル内の正孔の移動度は、{１１０}結晶面上のチャネル内の正孔の移動度ほど大きくはないが、{１００}結晶面上のチャネル内の正孔の移動度よりも大きい。また、{１１１}結晶面は、{１１０}結晶面に比べて、容易に露出させることができる。このため、シリコンの{１１１}結晶面上にＰＭＯＳトランジスタを形成する種々の技術が提案されている（例えば、特許文献１、２）。
【０００４】
{ｘｙｚ}結晶面は、（ｘｙｚ）結晶面、及びこれに等価な結晶面を含む。例えば、{１１１}結晶面は、（１１１）面、（−１１１）面、（１−１１）面、（１１−１）面、（−１−１１）面、（−１１−１）面、（１−１−１）面、及び（−１−１−１）面の等価な８個の面を含む。ここで、「−１」は、ミラー指数表記法における「１のバー」を意味する。
【０００５】
【特許文献１】特開昭５９−６１１６５号公報
【特許文献２】特開平７−１５３８６１号公報
【非特許文献１】H. Irie et al., “In-Plane Mobility Anisotropy and Universality Under Uni-axial Strains in n- and p-MOS Inversion Layers on (100), (110), and (111) Si”, IEDM Tech. Dig., pp.225-228, 2004
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、簡便な方法で{１１１}結晶面にトランジスタを形成することが可能な半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００７】
課題を解決するための半導体装置は、
表面が｛１００｝結晶面で構成されたシリコンを有する基板と、
前記基板に形成された第１の素子分離絶縁膜と、
前記基板に形成され、少なくとも側面の一部が、｛１１１｝結晶面が表れた第１の斜面で構成され、底面に、前記第１の素子分離絶縁膜が表れている凹部と、
前記第１の斜面上に形成された第１のゲート電極、第１のソース、及び第１のドレインを含む第１のトランジスタと
を有する。
【０００８】
課題を解決するための半導体装置の製造方法は、
（ａ）表面に{１００}結晶面が表れたシリコンを有する基板に第１の素子分離絶縁膜、及び第２の素子分離絶縁膜を形成することにより、第１の活性領域を画定する工程と、
（ｂ）前記第２の素子分離絶縁膜を覆い、前記第１の素子分離絶縁膜を露出させるマスクを用いて、前記第１の素子分離絶縁膜の少なくとも一部を除去する工程と、
（ｃ）次いで、前記第１の活性領域を異方性エッチングすることにより、前記第１の活性領域に、{１１１}結晶面からなる第１の斜面を形成する工程と、
（ｄ）前記第１の斜面に、第１のゲート電極、第１のソース、及び第１のドレインを形成する工程と
を有する。
【０００９】
「第１の素子分離絶縁膜」と「第２の素子分離絶縁膜」とは、相互に分離された２枚の膜であってもよいし、連続した１枚の膜の相互に異なる部分であってもよい。
【発明の効果】
【００１０】
｛１１１｝結晶面に平行なチャネル内の正孔の移動度は、｛１００｝結晶面に平行なチャネル内の正孔の移動度よりも大きい。このため、第１のトランジスタをｐチャネルとすると、｛１００｝面上に形成する場合に比べて、チャネル移動度を大きくすることができる。また、斜面上に第１のトランジスタが形成されるため、第１のトランジスタの、基板の平坦な表面への垂直投影像が、実際のトランジスタの大きさよりも小さくなる。これにより、集積度を高めることが可能になる。
【００１１】
通常の工程に比べて、凹部の形成と異方性エッチングの工程とが追加されるのみであり、簡便に、斜面上にトランジスタを形成することができる。
【発明を実施するための最良の形態】
【００１２】
図１Ａ〜図１２Ｃを参照して、第１の実施例による半導体装置の製造方法について説明する。
【００１３】
図１Ａは、製造途中段階における基板の平面図を示し、図１Ｂは、図１Ａの一点鎖線１Ｂ−１Ｂにおける断面図を示す。図２Ａ、図３Ａ、・・・、及び図１２Ａは、図１Ａと同様に基板の平面図を示す。図２Ｂ、図３Ｂ、・・・、及び図１２Ｂは、それぞれ図２Ａ、図３Ａ、・・・、及び図１２Ａの、一点鎖線２Ｂ−２Ｂ、３Ｂ−３Ｂ、・・・、及び１２Ｂ−１２Ｂにおける断面図を示す。図４Ｃ、図８Ｃ、図９Ｃ、・・・、及び図１２Ｃは、それぞれ図４Ａ、図８Ａ、図９Ａ、・・・、及び図１２Ａの一点鎖線４Ｃ−４Ｃ、８Ｃ−８Ｃ、９Ｃ−９Ｃ、・・・、及び１２Ｃ−１２Ｃにおける断面図を示す。
【００１４】
{１００}結晶面が表出したシリコン単結晶からなる半導体基板２０の表層部に、例えばシャロートレンチアイソレーション（ＳＴＩ）による素子分離絶縁膜２１を形成する。素子分離絶縁膜２１は、例えば酸化シリコンで形成される。素子分離絶縁膜２１により、活性領域２２Ａ〜２２Ｄが画定される。図１Ａ及び図１Ｂでは、素子分離絶縁膜２１の３つの部分が示されているが、これら３つの部分は、図面に示されていない領域で相互に連続しており、１枚の素子分離絶縁膜２１を構成する。
【００１５】
活性領域２２Ａ〜２２Ｄの各々は、［０１−１］方向（図１Ａにおいて縦方向）に平行な一対の縁を有し、［０１−１］方向に延在する。活性領域２２Ａ〜２２Ｄは、［０１１］方向に、この順番に配列する。活性領域２２Ａと２２Ｄとの、［０１１］方向の幅は相互に等しく、活性領域２２Ｂと２２Ｃとの、［０１１］方向の幅も相互に等しい。
【００１６】
図２Ａ及び図２Ｂに示すように、活性領域２２Ａ及び２２Ｄの表層部にｐ型不純物を注入することにより、ｐ型ウェル２５を形成する。さらに、活性領域２２Ｂ及び２２Ｃにｎ型不純物を注入することにより、ｎ型ウェル２６を形成する。
【００１７】
図３Ａ及び図３Ｂに示すように、半導体基板２０の表面上に、開口３０ａが設けられたレジストパターン３０を形成する。開口３０ａは、活性領域２２Ｂと２２Ｃとの間の素子分離絶縁膜２１の表面の一部を露出させ、一方の活性領域２２Ｂの縁から、他方の活性領域２２Ｃの縁まで達する。レジストパターン３０をエッチングマスクとして、開口３０ａの底面に露出している素子分離絶縁膜２１をエッチングすることにより、凹部３１を形成する。凹部３１の、活性領域２２Ｂに接する側面及び活性領域２２Ｃに接する側面に、シリコンの{０１１}結晶面が露出する。凹部３１を形成した後、レジストパターン３０を除去する。
【００１８】
図４Ａ〜図４Ｃに示すように、基板２０の上に、凹部３１を内包する開口３５ａが設けられたレジストパターン３５を形成する。［０１１］方向に関しては、開口３５ａは、凹部３１の両側に位置する２つの活性領域２２Ｂ及び２２Ｃの、外側の縁まで達する。［０１−１］方向に関しては、凹部３１の縁から、活性領域２２Ｂ及び２２Ｃの幅とほぼ等しい距離だけ外側に伸びている。
【００１９】
レジストパターン３５をエッチングマスクとして、開口３５ａの底面に露出している半導体基板２０を異方性エッチングする。エッチャントとして水酸化テトラメチルアンモニウム（ＴＭＡＨ）水溶液を用いる。ＴＭＡＨ水溶液は、エッチングレートの異方性が強く、シリコンの{１１１}結晶面が露出した表面をほとんどエッチングしない。このため、凹部３１が側方に広がり、側面にシリコンの{１１１}面及びそれに等価な面が露出した凹部３６が形成される。この側面の傾斜角は５４．７°である。開口３５ａ内に露出していた素子分離絶縁膜２１はほとんどエッチングされず、そのまま残る。ＴＭＡＨ水溶液に代えて、他の異方性エッチャントを用いてもよい。
【００２０】
活性領域２２Ｂ及び２２Ｃの幅、及び凹部３６の側面の傾斜角に基づいて、基板表面から、斜面の深い方の縁までの深さを計算により求めることができる。図３Ｂに示した凹部３１は、斜面の深い方の縁までの深さと等しい深さになるように形成されている。これにより、斜面の深い方の縁が、凹部３６の底面に露出している素子分離絶縁膜２１の上面の縁と一致する。凹部３６を形成した後、レジストパターン３５を除去する。
【００２１】
図４Ｄに、レジストパターン３５を除去した後の基板の斜視図を示す。図４Ｂの断面内に現れた相互に対向する一対の斜面に隣り合う側面にも、{１１１}結晶面と等価な面からなる斜面が現れる。活性領域２２Ｂと２２Ｃとの間の素子分離絶縁膜２１はほとんどエッチングされないため、凹部３６の開口部は、アルファベットの「Ｈ」状になる。
【００２２】
図５Ａ及び図５Ｂに示すように、半導体基板２０の表面上に、酸化シリコン等からなるゲート絶縁膜４０を、化学気相成長（ＣＶＤ）により堆積させる。凹部３６の斜面及び底面上にも、ゲート絶縁膜４０が堆積する。なお、ＣＶＤに代えて、熱酸化によりゲート絶縁膜４０を形成してもよい。
【００２３】
ゲート絶縁膜４０の上に、多結晶シリコンからなるゲート電極膜４１をＣＶＤにより堆積させ、化学機械研磨（ＣＭＰ）等によって表面の平坦化を行う。凹部３６が形成されていない平坦面上において、ゲート電極膜４１の厚さが約８０ｎｍになるようにする。活性領域２２Ａ〜２２Ｄの各々の幅が３３ｎｍのとき、凹部３６の深さは４６ｎｍになる。このため、凹部３６の底面上に堆積しているゲート電極膜４１の厚さは、１２６ｎｍになる。なお、ＣＶＤによる堆積によって平坦な表面が得られる場合には、ＣＶＤ後に、ＣＭＰ等による平坦化処理を行う必要はない。
【００２４】
図６Ａ及び図６Ｂに示すように、ゲート電極膜４１及びゲート絶縁膜４０を、公知のリソグラフィ技術を用いてパターニングすることにより、ゲート電極４１ａ〜４１ｄを形成する。ゲート電極４１ａは、活性領域２２Ａを［０１１］方向に横切る。ゲート電極４１ｂは、活性領域２２Ｃ内に位置する凹部３６の斜面を、その低い方の縁から高い方の縁まで横切る。さらに、活性領域２２Ｃと２２Ｄとの間の素子分離絶縁膜２１上を経由し、活性領域２２Ｄまで延在して活性領域２２Ｄを横切る。
【００２５】
ゲート電極４１ｃは、活性領域２２Ｂ内に位置する凹部３６の斜面を、その低い方の縁から高い方の縁まで横切る。さらに、活性領域２２Ａと２２Ｂとの間の素子分離絶縁膜２１上を経由し、活性領域２２Ａまで延在して活性領域２２Ａを横切る。ゲート電極４１ｃとゲート電極４１ａとは、異なる位置において活性領域２２Ａを横切る。ゲート電極４１ｄは、ゲート電極４１ｂとは異なる位置において、活性領域２２Ｄを［０１１］方向に横切る。活性領域２２Ａ及び２２Ｄの表面には、シリコンの{１００}結晶面が現れている。
【００２６】
ゲート電極４１ａと４１ｂとは、［０１−１］方向に関して同じ位置に配置され、ゲート電極４１ｃと４１ｄとは、［０１−１］方向に関して同じ位置に配置されている。
【００２７】
図７Ａ及び図７Ｂに示すように、活性領域２２Ａ及び２２Ｄを、レジストパターン４５で覆う。活性領域２２Ｂ及び２２Ｃの表層部に、ｐ型不純物４６、例えばＢまたはＡｓを注入する。これにより、ゲート電極４１ｂ及び４１ｃの各々の両側の斜面の表層部に、ｐ型のエクステンション部４７Ｐが形成される。エクステンション部４７Ｐへの不純物の注入後、レジストパターン４５を除去する。
【００２８】
図８Ａ〜図８Ｃに示すように、活性領域２２Ｂ及び２２Ｃをレジストパターン５０で覆う。活性領域２２Ａ及び２２Ｄの表層部に、ｎ型不純物５１、例えばＰを注入する。これにより、ゲート電極４１ａ〜４１ｄの各々の両側の、活性領域２２Ａ及び２２Ｄの表層部に、ｎ型のエクステンション部４７Ｎが形成される。エクステンション部４７Ｎへの不純物注入後、レジストパターン５０を除去する。
【００２９】
図９Ａ〜図９Ｃに示すように、ゲート電極４１ａ〜４１ｄの側面上に、酸化シリコン等からなるサイドウォールスペーサ５５を形成する。サイドウォールスペーサ５５は、ＣＶＤ等による酸化シリコン膜の成膜と、異方性の高い反応性イオンエッチング（ＲＩＥ）により形成される。なお、この場合の「異方性」は、イオンの進行方向に優先的にエッチングが進むことを意味しており、図４Ａ及び図４Ｂに示したシリコン基板をエッチングするときの結晶面方位に依存する「異方性」とは意味が異なる。
【００３０】
図１０Ａ〜図１０Ｃに示すように、ソース及びドレイン形成のためのイオン注入を行う。以下、イオン注入方法について、簡単に説明する。
【００３１】
活性領域２２Ａ及び２２Ｄをレジストパターンで覆い、活性領域２２Ｂ及び２２Ｃの表層部に、ｐ型不純物、例えばＢまたはＡｓを注入する。これにより、ゲート電極４１ｂの両側の活性領域２２Ｃの表層部、及びゲート電極４１ｃの両側の活性領域２２Ｂの表層部に、ｐ型のソース及びドレイン６０Ｐが形成される。次に、活性領域２２Ｂ及び２２Ｃをレジストパターンで覆い、活性領域２２Ａ及び２２Ｄの表層部に、ｎ型不純物、例えばＰを注入する。これにより、ゲート電極４１ａ〜４１ｄの各々の両側の、活性領域２２Ａ及び２２Ｄの表層部に、ｎ型のソース及びドレイン６０Ｎが形成される。
【００３２】
ソース及びドレイン形成のためのイオン注入と同時に、ゲート電極にも不純物が注入され、導電性が付与される。ゲート電極４１ｂ及び４１ｃは、凹部３６の斜面の最も深い位置において高さが１２６ｎｍになり、最も浅い位置において高さが８０ｎｍになる。このため、深い位置の不純物濃度が低下することが懸念されるが、シミュレーションにより、高さ方向に関する不純物濃度分布をほぼ一様にできることが確認された。
【００３３】
例えば、Ｂを、加速エネルギ８ｋｅＶ、ドーズ量１×１０１５ｃｍ−２、入射角０°（垂直入射）の条件で注入し、温度１０００℃で１０秒間の活性化アニールを行うと、基板表面の平坦部を基準として、高さ８０ｎｍの位置から、深さ４６ｎｍの位置まで、Ｂ濃度がほぼ１×１０２０ｃｍ−３になることが確認された。このため、ゲート電極の高さの違いによるゲート空乏化の影響は小さいと考えられる。また、ゲート絶縁膜を介して基板のチャネル領域まで突き抜けるＢも認められなかった。このため、斜面上のゲート電極に不純物を注入する工程は、従来の多結晶シリコンからなるゲート電極の形成プロセスとの整合性がよい。
【００３４】
図１１Ａ〜図１１Ｃに示すように、露出したシリコン表面に、すなわち、ゲート電極４１ａ〜４１ｄの上面、ソース及びドレインの上面に、Ｎｉ、Ｔｉ、Ｃｏ等の金属のシリサイド膜６５を形成する。金属シリサイド膜６５は、基板全面に、Ｎｉ、Ｔｉ、Ｃｏ等の金属膜を堆積させた後、熱処理を行うことにより形成することができる。熱処理後に、未反応の金属膜を除去する。
【００３５】
図１２Ａ〜図１２Ｃに示すように、基板の上に、酸化シリコン等からなる層間絶縁膜７０を形成する。層間絶縁膜７０にビアホールを形成し、このビアホール内を、タングステン等からなる導電性プラグ７１で埋め込む。
【００３６】
活性領域２２Ａとゲート電極４１ａとの交差箇所、及び活性領域２２Ａとゲート電極４１ｃとの交差箇所に、それぞれｎチャネルの転送トランジスタＴＴ１及び駆動トランジスタＴＤ１が形成される。活性領域２２Ｂとゲート電極４１ｃとの交差箇所に、ｐチャネルの負荷トランジスタＴＬ１が形成される。同様に、活性領域２２Ｄとゲート電極４１ｄとの交差箇所、及び活性領域２２Ｄとゲート電極４１ｂとの交差箇所に、それぞれｎチャネルの転送トランジスタＴＴ２及び駆動トランジスタＴＤ２が形成される。活性領域２２Ｃとゲート電極４１ｂとの交差箇所に、ｐチャネルの負荷トランジスタＴＬ２が形成される。
【００３７】
導電性プラグ７１は、各トランジスタのソース及びドレインに接続される。負荷トランジスタＴＬ２のソース及びドレインは、凹部３６の開口部よりも外側の活性領域２２Ｃの平坦な表層部まで延びている。負荷トランジスタＴＬ２のソース及びドレインに接続される導電性プラグ７１は、この平坦な領域に配置することが好ましい。もう１つの負荷トランジスタＴＬ１についても同様である。これにより、負荷トランジスタＴＬ１及びＴＬ２のソース及びドレインに接続される導電性プラグ７１を、他のトランジスタのソース及びドレインに接続する導電性プラグ７１と同一の条件で形成することができる。
【００３８】
層間絶縁膜７０よりも上方に、多層配線層が形成される。この多層配線層内に、ＳＲＡＭを構成するための配線が配置される。
【００３９】
図１３に、ＳＲＡＭの等価回路図を示す。負荷トランジスタＴＬ１と駆動トランジスタＴＤ１とのドレイン同士、及びゲート同士を接続することにより第１のインバータＩＮＶ１が構成される。同様に、負荷トランジスタＴＬ２と駆動トランジスタＴＤ２とにより第２のインバータＩＮＶ２が構成される。負荷トランジスタＴＬ１及びＴＬ２のソースは、電源線Ｖｃｃに接続され、駆動トランジスタＴＤ１及びＴＤ２のソースは、接地線Ｖｓｓに接続される。
【００４０】
第１のインバータＩＮＶ１の入力端子が第２のインバータＩＮＶ２の出力端子に接続され、第２のインバータＩＮＶ２の入力端子が第１のインバータＩＮＶ１の出力端子に接続される。
【００４１】
第１のインバータＩＮＶ１の出力端子が、転送トランジスタＴＴ１を介してビット線ＢＬに接続される。第２のインバータＩＮＶ２の出力端子が転送トランジスタＴＴ２を介して反転ビット線ＢＬＸに接続される。転送トランジスタＴＴ１及びＴＴ２のゲートは、ワード線ＷＬに接続される。
【００４２】
第１の実施例による半導体装置においては、ｐチャネルトランジスタである負荷トランジスタＴＬ１及びＴＬ２のチャネルが、｛１１１｝結晶面に平行な面上に形成される。このチャネル内の正孔の移動度は、｛１００｝結晶面に平行な面上に形成されるチャネル内の正孔の移動度よりも大きい。また、活性領域２２Ｃ内に形成される斜面の最も低い縁から最も高い縁までの間隔は、活性領域２２Ｃの［０１１］方向の幅の約１．７倍になる。このように、基板面内を占有する面積を大きくすることなく、チャネル幅を広くすることができる。
【００４３】
移動度が高くなり、かつチャネル幅が広くなることにより、負荷トランジスタＴＬ１及びＴＬ２のオン電流が大きくなる。これにより、プルアップ比（転送トランジスタのオン電流に対する負荷トランジスタのオン電流の比）が大きくなり、ＳＲＡＭの書き込みマージンを大きくすることができる。
【００４４】
また、第１の実施例では、負荷トランジスタＴＬ１及びＴＬ２のチャネル幅は、活性領域２２Ｃ及び２２Ｂの幅、及び凹部３６の斜面の傾斜角によって決定される。斜面の傾斜角は、半導体基板２０の｛１００｝結晶面を基準とした｛１１１｝結晶面の傾斜角により厳密に決定される。活性領域２２Ｃ及び２２Ｂは、フォトリソグラフィ技術を用いて形成されるため、その幅の精度も極めて高い。このため、負荷トランジスタＴＬ１及びＴＬ２のチャネル幅の作り込み誤差を小さくすることができる。
【００４５】
次に、図１４Ａ〜図１７Ｂを参照して、第２の実施例による半導体装置の製造方法について説明する。図１４Ａ、図１５Ａ、図１６Ａ、及び図１７Ａは、製造途中段階における基板の平面図であり、図１４Ｂ、図１５Ｂ、図１６Ｂ、及び図１７Ｂは、それぞれ図１４Ａ、図１５Ａ、図１６Ａ、及び図１７Ａの一点鎖線１４Ｂ−１４Ｂ、１５Ｂ−１５Ｂ、１６Ｂ−１６Ｂ、及び１７Ｂ−１７Ｂにおける断面図である。第１の実施例による半導体装置の製造方法の図１Ａから図２Ｂに示した工程は、第２の実施例による製造方法の工程と共通である。以下、第１の実施例と異なる点に着目して説明する。
【００４６】
図１４Ａ及び図１４Ｂに示すように、基板上に、開口１００ａ及び１００ｂが設けられたレジストパターン１００を形成する。開口１００ａ及び１００ｂは、活性領域２２Ｂと２２Ｃとの間の素子分離絶縁膜２１上に配置されている。一方の開口１００ａは、一方の活性領域２２Ｃに接し、他方の活性領域２２Ｂから間隔を隔てて配置され、他方の開口１００ｂは、他方の活性領域２２Ｂに接し、他方の活性領域２２Ｃから間隔を隔てて配置される。レジストパターン１００をエッチングマスクとして、素子分離絶縁膜２１をエッチングし、凹部１０１及び１０２を形成する。凹部１０１及び１０２を形成した後、レジストパターン１００を除去する。
【００４７】
図１５Ａ及び図１５Ｂに示すように、基板上に、開口１０５ａ及び１０５ｂが設けられたレジストパターン１０５を形成する。開口１０５ａは、凹部１０１を含み、活性領域２２Ｃの一方の縁から反対側の縁まで達する。開口１０５ｂは、凹部１０２を含み、活性領域２２Ｂの一方の縁から反対側の縁まで達する。また、［０１−１］方向に関して、開口１０５ａは、凹部１０１の縁よりも、活性領域２２Ｃの幅に相当する距離だけ外側に広がっている。開口１０５ｂも同様である。
【００４８】
レジストパターン１０５をエッチングマスクとして、活性領域２２Ｂ及び２２Ｃの表層部を異方性エッチングする。活性領域２２Ｃ内に凹部１０６が形成され、活性領域２２Ｂ内に凹部１０７が形成される。凹部１０６及び１０７の側面には、｛１１１｝結晶面が現れる。凹部１０６及び１０７の形成後、レジストパターン１０５を除去する。
【００４９】
図１６Ａ及び図１６Ｂに示すように、ゲート絶縁膜４０及びゲート電極４１ａ〜４１ｄを形成する。ゲート電極４１ｂが、凹部１０６の斜面を、低い方の縁から高い方向の縁まで横切り、ゲート電極４１ｃが、凹部１０７の斜面を、低い方の縁から高い方向の縁まで横切る。その後の工程は、第１の実施例の図７Ａ及び図７Ｂ以降の工程と同一である。
【００５０】
図１７Ａ及び図１７Ｂに示すように、活性領域２２Ａ内に、転送トランジスタＴＴ１及び駆動トランジスタＴＤ１が形成され、活性領域２２Ｂ内に、負荷トランジスタＴＬ１が形成される。活性領域２２Ｃ内に、負荷トランジスタＴＬ２が形成され、活性領域２２Ｄ内に、転送トランジスタＴＴ１及び駆動トランジスタＴＤ２が形成される。
【００５１】
第２の実施例における半導体装置においても、第１の実施例と同様の効果が得られる。第１の実施例では、１つの凹部３６の相互に対向する一対の斜面に、それぞれＰＭＯＳトランジスタＴＬ１及びＴＬ２を配置した。これに対し、第２の実施例では、１つの凹部の斜面に１つのＰＭＯＳトランジスタが配置される。
【００５２】
ＳＲＡＭのように、２つのＰＭＯＳトランジスタを相互に近接して配置する場合には、製造プロセス、及び集積度の点で、第１の実施例の方が有利である。逆に、２つのＰＭＯＳトランジスタを近接して配置させない場合には、集積度の点で第２の実施例の方が有利な場合もある。
【００５３】
上記第１及び第２の実施例では、図３Ｂに示した凹部３１の深さ、及び図１４Ｂに示した凹部１０１の深さが、｛１１１｝結晶面で構成された斜面の低い方の縁までの深さとほぼ等しくなるように、凹部３１及び１０１を形成した。これにより、凹部３６及び１０６の斜面と底面とが連続する。
【００５４】
凹部３１の深さが、計算により求められた最適な深さよりもやや浅い場合には、斜面と底面との境界に、断面がＶ字型の溝が発生する。Ｖ字型の溝の両側の側面には、｛１１１｝結晶面が現れる。この場合には、Ｖ字型の溝の一方の斜面と、他方の斜面とをチャネル表面とするＰＭＯＳトランジスタが形成される。このような構造では、Ｖ字型の溝の一対の斜面の交線の位置に、電界が集中しやすくなる。電界の集中を防止するために、凹部３６の底面と斜面との境界に、Ｖ字型の溝が発生しないようにすることが好ましい。
【００５５】
凹部３１の深さが、計算により求められた最適な深さよりもやや深い場合には、Ｖ字型の溝は発生しない。プロセスマージンを考慮して、凹部３１の深さを、計算により求められた最適な深さの１００％〜１０５％の範囲内とすることが好ましい。
【００５６】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【図面の簡単な説明】
【００５７】
【図１】第１の実施例による半導体装置の製造方法の途中段階における基板の平面図及び断面図（その１）である。
【図２】第１の実施例による半導体装置の製造方法の途中段階における基板の平面図及び断面図（その２）である。
【図３】第１の実施例による半導体装置の製造方法の途中段階における基板の平面図及び断面図（その３）である。
【図４】第１の実施例による半導体装置の製造方法の途中段階における基板の平面図、断面図、及び斜視図（その４）である。
【図５】第１の実施例による半導体装置の製造方法の途中段階における基板の平面図及び断面図（その５）である。
【図６】第１の実施例による半導体装置の製造方法の途中段階における基板の平面図及び断面図（その６）である。
【図７】第１の実施例による半導体装置の製造方法の途中段階における基板の平面図及び断面図（その７）である。
【図８】第１の実施例による半導体装置の製造方法の途中段階における基板の平面図及び断面図（その８）である。
【図９】第１の実施例による半導体装置の製造方法の途中段階における基板の平面図及び断面図（その９）である。
【図１０】第１の実施例による半導体装置の製造方法の途中段階における基板の平面図及び断面図（その１０）である。
【図１１】第１の実施例による半導体装置の製造方法の途中段階における基板の平面図及び断面図（その１１）である。
【図１２】第１の実施例による半導体装置の製造方法の途中段階における基板の平面図及び断面図（その１２）である。
【図１３】ＳＲＡＭの等価回路図である。
【図１４】第２の実施例による半導体装置の製造方法の途中段階における基板の平面図及び断面図（その１）である。
【図１５】第２の実施例による半導体装置の製造方法の途中段階における基板の平面図及び断面図（その２）である。
【図１６】第２の実施例による半導体装置の製造方法の途中段階における基板の平面図及び断面図（その３）である。
【図１７】第２の実施例による半導体装置の製造方法の途中段階における基板の平面図及び断面図（その４）である。
【符号の説明】
【００５８】
２０  半導体基板
２１  素子分離絶縁膜
２２Ａ〜２２Ｄ  活性領域
２５  ｐ型ウェル
２６  ｎ型ウェル
３０  レジストパターン
３０ａ  開口
３１  凹部
３５  レジストパターン
３５ａ  開口
３６  凹部
４０  ゲート絶縁膜
４１  ゲート電極膜
４１ａ〜４１ｄ  ゲート電極
４５  レジストパターン
４６  ｐ型不純物
４７Ｐ  ｐ型エクステンション部
４７Ｎ  ｎ型エクステンション部
５０  レジストパターン
５１  ｎ型不純物
５５  サイドウォールスペーサ
６０Ｐ  ｐ型ソース及びドレイン
６０Ｎ  ｎ型ソース及びドレイン
６５  金属シリサイド膜
７０  層間絶縁膜
７１  導電性プラグ
１００  レジストパターン
１００ａ  開口
１０１、１０２  凹部
１０５  レジストパターン
１０５ａ、１０５ｂ  開口
１０６、１０７  凹部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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