(57)【要約】【課題】リーク電流の削減を行うことができるデータ書き込み回路及びそれを用いる半導体記憶装置を提供する。【解決手段】データ書き込み回路には、直列接続された第１出力トランジスタと第２出力トランジスタとを有し、メモリセルにデータを書き込むための書き込み信号を出力するバッファ回路と、このバッファ回路を制御する制御回路とが設けられている。そして、この制御回路は、メモリセルへのデータ書き込み時には、書き込むデータに応じてバッファ回路のトランジスタの一方をオン状態に、他方をオフ状態に制御し、メモリセルへデータ書き込みをしていない時には、バッファ回路のトランジスタの双方をオフ状態に制御する。【選択図】図２
2009043302.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルにデータの書き込みを行うデータ書き込み回路において、
前記データ書き込み回路は、
直列接続された第１出力トランジスタと第２出力トランジスタとを有し、前記メモリセルに前記データを書き込むための書き込み信号を出力するバッファ回路と、
前記メモリセルへのデータ書き込み時には、書き込むデータに応じて前記第１出力トランジスタ及び前記第２出力トランジスタの一方をオン状態に、他方をオフ状態に制御し、前記メモリセルへのデータ書き込みをしていない時には、前記第１出力トランジスタ及び前記第２出力トランジスタを共にオフ状態に制御する制御回路と、を有することを特徴とするデータ書き込み回路。
【請求項２】
前記データ書き込み回路は、
前記メモリセルと前記バッファ回路との間に設けられ、動作状態のときに前記メモリセルと前記バッファ回路とを接続状態とし、非動作状態のときに前記メモリセルと前記バッファ回路とを非接続状態とするセレクト回路を有し、
前記メモリセルへのデータの書き込み時には前記セレクト回路を動作状態とし、前記メモリセルへデータを書き込まない時には前記セレクト回路を非動作状態とすることを特徴とする請求項１に記載のデータ書き込み回路。
【請求項３】
前記第１出力トランジスタ及び前記第２出力トランジスタはそれぞれＰＭＯＳトランジスタ及びＮＭＯＳトランジスタであり、
前記制御回路は、
データ書き込み時に、書き込むデータに応じた信号とその反転信号とをそれぞれ生成し、一方の信号を第１出力トランジスタへ入力し、他方の信号を第２出力トランジスタへ出力することを特徴とする請求項１又は請求項２に記載のデータ書き込み回路。
【請求項４】
２つのビット線からなる複数のビット線対と、
前記ビット線対に接続された複数のメモリセルと、
前記メモリセルに前記ビット線対を介してデータの書き込みを行う複数のデータ書き込み回路とを有する半導体記憶装置において、
前記データ書き込み回路は、
直列接続された第１出力トランジスタと第２出力トランジスタとを有するドライバ回路を１対有し、前記データを前記メモリセルに書き込むための書き込み信号を前記ビット線対に出力するバッファ回路と、
前記メモリセルへのデータ書き込み時には、書き込むデータに応じて各前記ドライバ回路の第１出力トランジスタ及び前記第２出力トランジスタの一方をオン状態に、他方をオフ状態に制御し、前記メモリセルへのデータ書き込みをしていない時には、各前記ドライバ回路の第１出力トランジスタ及び前記第２出力トランジスタを共にオフ状態に制御する制御回路と、を有することを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ書き込み回路及びそれを用いた半導体記憶装置に係り、特に、リーク電流の削減を図ることができるデータ書き込み回路を用いた半導体記憶装置に関する。
【背景技術】
【０００２】
近年の半導体製造技術の進歩に伴い、半導体デバイスの微細化が進んでおり、半導体デバイスの高性能化が図られているが、このような半導体デバイスの微細化に伴って、リーク電流の増大が問題となってきている。
【０００３】
このことは、ＳＲＡＭなどの半導体記憶装置の分野においても同様であり、低速で動作する回路については高閾値（Ｖｔｈ）のトランジスタを用いることでリーク電流を削減することができるが、毎サイクル高速で動作する回路についてはその速度を下げることなくリーク電流を削減することは困難であった。
【０００４】
とりわけ、メモリセルにデータを書き込むためのデータ書き込み回路において、複数のメモリセルが接続されるビット線（グローバルビット線）をドライブするライトバッファ回路は、内部のトランジスタの能力を大きくする必要があるため、Ｗ長（チャネル幅）サイズを大きくしなければならず、そこに流れるリーク電流が大きく低消費電力化への大きな課題となっていた。
【０００５】
ここで、従来のデータ書き込み回路について、図４及び図５を参照して説明する。図４は従来のデータ書き込み回路の構成図、図５は従来のデータ書き込み回路の動作波形を示す図である。
【０００６】
図４に示すように、従来のデータ書き込み回路１００は、メモリセルＭＣへのデータの書き込みに先立ち、ビット線対（ビット線ＢＬ及び反転ビット線ＢＬＸ）をプリチャージするプリチャージ回路１０１と、カラムセレクト信号ＣＳ［０：ｎ］に基づいて、ビット線ＢＬとローカルライトデータ線ＷＬＤとの間、反転ビット線ＢＬＸと反転ローカルライトデータ線ＷＬＤＸとの間の接続を制御するカラムセレクト回路１０２と、ローカルライトデータ線ＷＬＤ及び反転ローカルライトデータ線ＷＬＤＸの電圧をＨレベル（高位電圧レベル）又はＬレベル（低位電圧レベル）にするライトバッファ回路１０３と、このライトバッファ回路１０３を制御するライト制御回路１０４とを有している。
【０００７】
このように構成されるデータ書き込み回路１００において、ライトサイクル時の処理、すなわちメモリセルＭＣへのデータ書き込み処理は以下のように行われる。なお、ここでのデータ書き込み回路１００はカラムセレクト信号ＣＳ［０］に対応するものとする。
【０００８】
まず、図５に示すように、外部クロックＣＫが立ち上がる前に、時刻ｔ１１で外部入力データＤａｔａが入力される。その後、外部クロックＣＫの立ち上がりに同期して、時刻ｔ１２でカラムセレクト信号ＣＳ［ｎ］が立ち下がり、カラムセレクト信号ＣＳ［０］が立ち上がる。このようにカラムセレクト信号ＣＳ［０］が立ち上がると、カラムセレクト回路１０２が動作状態となり、ビット線ＢＬとローカルライトデータ線ＷＬＤとが接続状態となり、反転ビット線ＢＬＸと反転ローカルライトデータ線ＷＬＤＸとが接続状態になる。
【０００９】
その後、時刻ｔ１３でプリチャージ信号ＰＲが立ち上がり、それまで動作状態であったプリチャージ回路１０１が非動作状態となる。すなわち、プリチャージ回路１０１によるビット線ＢＬ及び反転ビット線ＢＬＸへのプリチャージが停止する。
【００１０】
時刻ｔ１４でライトイネーブル信号ＷＲＥが立ち上がると、ライトバッファ回路１０３が動作状態となり、ローカルライトデータ線ＷＬＤ及び反転ローカルライトデータ線ＷＬＤＸの電圧が外部入力データＤａｔａに応じて、Ｈレベル及びＬレベル、又はＬレベル及びＨレベルとなる書き込み信号がライトバッファ回路１０３から出力される。ローカルライトデータ線ＷＬＤ及び反転ローカルライトデータ線ＷＬＤＸはビット線ＢＬ及び反転ビット線ＢＬＸにそれぞれ接続されていることから、ライトバッファ回路１０３から出力される書き込み信号によってメモリセルＭＣへのデータの書き込みが行われることになる。
【００１１】
例えば、外部入力データＤａｔａがＨレベルの電圧であるとき、ライト制御回路１０４のインバータ回路１４４からＨレベルの電圧が、インバータ回路１４５からＬレベルの電圧がそれぞれ出力される。インバータ回路１４４からＨレベルの電圧が出力されるとライトバッファ回路１０３のＰＭＯＳトランジスタ１３１がオフ状態、ＮＭＯＳトランジスタ１３２がオン状態となり、Ｌレベルの電圧がローカルライトデータ線ＷＬＤを介してビット線ＢＬに出力される。また、インバータ回路１４５からＬレベルの電圧が出力されるとライトバッファ回路１０３のＰＭＯＳトランジスタ１３３がオン状態、ＮＭＯＳトランジスタ１３４がオフ状態となり、Ｈレベルの電圧が反転ローカルライトデータ線ＷＬＤＸを介して反転ビット線ＢＬＸに出力される。このようにビット線ＢＬ及び反転ビット線ＢＬＸがそれぞれＬレベル及びＨレベルの電圧となる書き込み信号がライトバッファ回路から出力され、この書き込み信号によってメモリセルＭＣにデータが書き込まれる。
【００１２】
このようにメモリセルＭＣのデータの書き込み終了した後、時刻ｔ１５でライトイネーブル信号ＷＲＥが立ち下がってライトバッファ回路１０３が非動作状態となり、次に、プリチャージ信号ＰＲが立ち下がって、プリチャージ回路１０１が動作状態となる。
【００１３】
このとき、ライト制御回路１０４のインバータ回路１４４，１４５の出力は共にＬレベルの電圧となり、ライトバッファ回路１０３のＮＭＯＳトランジスタ１３２，１３４はオフ状態、ＰＭＯＳトランジスタ１３１，１３３はオン状態となる。そのため、ＰＭＯＳトランジスタ１３１からＮＭＯＳトランジスタ１３２へ、またＰＭＯＳトランジスタ１３３からＮＭＯＳトランジスタ１３４へリーク電流が流れ続けてしまい、半導体記憶装置における低消費電力化の課題となっていた。
【００１４】
このリーク電流の問題を回避するために、図６に示すように、電源とＰＭＯＳトランジスタ１３１,１３３との間にトランジスタのスイッチＳＷ１５０を挿入し、このスイッチＳＷ１５０を制御する技術が提案されている（特許文献１の「従来技術の欄」参照）。すなわち、半導体記憶装置を低リーク状態にしたいとき、Ｈレベルの電圧のスタンバイ制御信号ＳＴＢｐが入力され、スイッチＳＷ１５０をオフ状態として、ＰＭＯＳトランジスタ１３１からＮＭＯＳトランジスタ１３２へ、またＰＭＯＳトランジスタ１３３からＮＭＯＳトランジスタ１３４へリーク電流が流れるのを抑制している。
【００１５】
しかし、ライトバッファ回路１０３はデータの書き込み時に大きな電流を流す必要があることから、スイッチＳＷ１５０として用いるトランジスタのサイズを大きくしなければならず、実装面積が増大し、更に電流削減効果も低減してしまう。一方で、スイッチＳＷ１５０として用いるトランジスタのサイズを小さくすると、実装面積の増大は抑制することができるものの、電流駆動力が低下し、回路速度が低下してしまうことになる。
【００１６】
そこで、本出願人は、ライト制御回路を、図７に示すように構成することにより、ライトバッファ回路のリーク電流を削減することができるデータ書き込み回路を提案している（特許文献１参照）。
【００１７】
このデータ書き込み回路のライト制御回路２０４は、ＡＮＤ回路２４１，２４２の出力をそれぞれＮＭＯＳトランジスタ１３２，１３４のゲートに入力するとともに、ＯＲ回路２４４,２４５の一方の端子に入力しており、さらに、ＯＲ回路２４４,２４５の出力をそれぞれＰＭＯＳトランジスタ１３１，１３３のゲートに入力している。そして、ＯＲ回路２４４,２４５の他方の入力にスタンバイ制御信号ＳＴＢｐを入力して、リーク電流の削減を図っている。
【００１８】
すなわち、ライトイネーブル信号ＷＲＥの電圧がＬレベルの状態のとき、ライト制御回路２０４における各ＡＮＤ回路２４１，２４２の出力はＬレベルの電圧となり、ＮＭＯＳトランジスタ１３２，１３４はオフ状態となる。また、スタンバイ制御信号ＳＴＢｐをＨレベルの電圧とすることで、ＯＲ回路２４４，２４５の出力はＨレベルの電圧となり、ＰＭＯＳトランジスタ１３１，１３３はオフ状態となる。このように、半導体記憶装置を低リーク状態にしたいとき、スタンバイ制御信号ＳＴＢｐをＨレベルの電圧とすることで、ライトバッファ回路１０３の全てのトランジスタをオフ状態としてリーク電流を削減している。
【特許文献１】特開２００６−９２６９６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１９】
上述したように、本出願人が提案している回路は、実装面積の増大を抑え、回路の動作速度に影響を与えることなく大きなリーク電流の削減を行うことができる点で優れている。
【００２０】
しかし、スタンバイ制御信号ＳＴＢｐによりライトバッファ回路を制御する場合、そのスタンバイ制御信号ＳＴＢｐを生成するための回路やその回路からライト制御回路への配線などが必要となる。しかも、ライトサイクル時において、スタンバイ制御信号ＳＴＢｐが出力されていないことから、ライトサイクルの一部の期間においてリーク電流が発生してしまう。
【００２１】
本発明はかかる事情に鑑みてなされたものであり、その目的は、更なるリーク電流の削減を行うことができるデータ書き込み回路及びそれを用いる半導体記憶装置を提供することにある。
【課題を解決するための手段】
【００２２】
上記目的を達成するために、請求項１に記載の発明は、メモリセルにデータの書き込みを行うデータ書き込み回路において、前記データ書き込み回路は、直列接続された第１出力トランジスタと第２出力トランジスタとを有し、前記メモリセルへのデータ書き込み時には、書き込むデータに応じて前記第１出力トランジスタ及び前記第２出力トランジスタの一方をオン状態に、他方をオフ状態に制御し、前記メモリセルへのデータ書き込みをしていない時には、前記第１出力トランジスタ及び前記第２出力トランジスタを共にオフ状態に制御する制御回路とを有することを特徴とする。
【００２３】
また、請求項２に記載の発明は、請求項１に記載の発明において、前記データ書き込み回路は、前記メモリセルと前記バッファ回路との間に設けられ、動作状態のときに前記メモリセルと前記バッファ回路とを接続状態とし、非動作状態のときに前記メモリセルと前記バッファ回路とを非接続状態とするセレクト回路を有し、前記メモリセルへのデータの書き込み時には前記セレクト回路を動作状態とし、前記メモリセルへデータを書き込まない時には前記セレクト回路を非動作状態とすることを特徴とする。
【００２４】
また、請求項３に記載の発明は、前記第１出力トランジスタ及び前記第２出力トランジスタはそれぞれＰＭＯＳトランジスタ及びＮＭＯＳトランジスタであり、前記制御回路は、データ書き込み時に、書き込むデータに応じた信号とその反転信号とをそれぞれ生成し、一方の信号を第１出力トランジスタへ入力し、他方の信号を第２出力トランジスタへ出力することを特徴とする。
【００２５】
また、請求項４に記載の発明は、２つのビット線からなる複数のビット線対と、前記ビット線対に接続された複数のメモリセルと、前記メモリセルに前記ビット線対を介してデータの書き込みを行う複数のデータ書き込み回路とを有する半導体記憶装置において、前記データ書き込み回路は、直列接続された第１出力トランジスタと第２出力トランジスタとを有するドライバ回路を１対有し、前記データを前記メモリセルに書き込むための書き込み信号を前記ビット線対に出力するバッファ回路と、前記メモリセルへのデータ書き込み時には、書き込むデータに応じて各前記ドライバ回路の第１出力トランジスタ及び前記第２出力トランジスタの一方をオン状態に、他方をオフ状態に制御し、前記メモリセルへのデータ書き込みをしていない時には、各前記ドライバ回路の第１出力トランジスタ及び前記第２出力トランジスタを共にオフ状態に制御する制御回路とを有することを特徴とする。
【発明の効果】
【００２６】
請求項１，４に記載の発明によれば、ライトサイクル時において、データ書き込み時以外のときにはバッファ回路の全てのトランジスタをオフ状態とすることができるので、スタンバイ動作時やリードサイクル時だけでなく、ライトサイクル時においても書き込み動作時以外の期間のリーク電流を削減できる。
【００２７】
また、請求項２に記載の発明によれば、ライトサイクル時において、データ書き込み時以外のときには、メモリセルとバッファ回路とを切り離すことができるので、メモリセルへのプリチャージを行うプリチャージ回路からバッファ回路のトランジスタへリーク電流が流れることを抑制することができる。
【００２８】
また、請求項３に記載の発明によれば、バッファ回路を、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとを直列接続したＣＭＯＳ型とすることができる。
【発明を実施するための最良の形態】
【００２９】
本発明における実施形態における半導体記憶装置は、メモリセルにデータの書き込みを行うデータ書き込み回路を有しており、このデータ書き込み回路は、直列接続された第１出力トランジスタと第２出力トランジスタとを有し、メモリセルにデータを書き込むための書き込み信号を出力するバッファ回路と、このバッファ回路を制御する制御回路とを有している。ここで、第１出力トランジスタは、ＰＭＯＳトランジスタであり、第２出力トランジスタはＮＭＯＳトランジスタである。
【００３０】
しかも、この制御回路は、メモリセルへのデータ書き込み時には、書き込むデータに応じて第１出力トランジスタ及び第２出力トランジスタの一方をオン状態に、他方をオフ状態に制御し、メモリセルへのデータ書き込みをしていない時には、第１出力トランジスタ及び第２出力トランジスタを共にオフ状態に制御するようにしている。
【００３１】
したがって、ライトサイクル時において、データ書き込み時以外のときにはバッファ回路の全てのトランジスタをオフ状態とすることができるので、スタンバイ動作時やリードサイクル時だけでなく、ライトサイクル時においても書き込み動作時以外の期間のリーク電流を削減できる。
【００３２】
しかも、上記従来のデータ書き込み回路と比較して回路素子数の増加がないことから実装面積の増加も抑制することができる。
【００３３】
また、このデータ書き込み回路は、メモリセルとバッファ回路との間に設けられ、動作状態のときにメモリセルとバッファ回路とを接続状態とし、非動作状態のときにメモリセルとバッファ回路とを非接続状態とするセレクト回路を有しており、メモリセルへのデータの書き込み時にはセレクト回路を動作状態とし、メモリセルへデータを書き込まない時にはセレクト回路を非動作状態とするようにしている。
【００３４】
したがって、ライトサイクル時において、データ書き込み時以外のときには、メモリセルとバッファ回路とを切り離すことができるので、メモリセルへのプリチャージを行うプリチャージ回路からバッファ回路のトランジスタへリーク電流が流れることを抑制することができる。
【００３５】
以下、本発明の実施形態について図面を参照しながら述べる。図１は本実施形態における半導体記憶装置の概略構成を示す図であり、ＳＲＡＭ（Static Random Access Memory）を１例に挙げて説明する。
【００３６】
図１に示す半導体記憶装置１は、複数のワード線ドライバ（Word Driver）回路２、デコーダ（Decode）／コントロール（Control）回路３、複数のメモリセル部４、ライトバッファ（Write Buffer）／センスアンプ（Sense Amp）５などで構成されている。
【００３７】
ここでは説明の簡略化のため、ワード線ドライバ（ＮＡＮＤ回路とインバータ回路で構成）とメモリブロックＢＫＬ１を各１つしか図示していないが、実際は所定数のワード線（ＷＬ０，ＷＬ１，・・・）を単位として配置されたメモリブロック（ＢＫＬ１,・・・,ＢＫＬｎ）が所定数存在する。各ワード線に対してメモリセルＭＣ（ＭＣ−０１，ＭＣ−０２，・・・）が接続される。
【００３８】
デコーダ／コントロール回路３は、プリデコーダ、内部タイミング制御回路などで構成され、入力されるアドレスデータをデコードし、また外部クロックＥＣＫを基準に内部クロック信号、制御信号などを発生する。
【００３９】
デコーダにはローアドレスデコーダの他にカラムアドレスデコーダもあり、このカラムアドレスデコーダは入力されたアドレスデータに基づいてカラム（列方向）のアドレスを選択する。
【００４０】
また、コントロール回路は、外部制御信号と外部クロックＥＣＫが供給されると、例えば、ライトイネーブル信号ＷＲＥをデコードしてプリデコーダ及びワード線ドライバ回路２に供給してアドレス信号をデコードさせ、ワード線を活性化又は不活性化させる。また、クロックＣＫを発生し、ライトバッファ／センスアンプ５にライトイネーブル信号ＷＲＥを出力し、書き込みタイミングを制御する。また、ビット線対ＢＬ，ＢＬＸ（ＢＬの反転）上のデータを増幅するセンスアンプ回路にセンスアンプイネーブル信号を出力する。さらに、カラムデコーダから出力するカラムアドレスを制御するタイミング信号を出力する。
【００４１】
ワード線ドライバ回路２はプリデコーダで１個選択され、この選択された特定のワード線ドライバ回路２に、デコーダ／コントロール回路３から出力されたＣＫとＤＡＴＡが供給される。この選択されたワード線ドライバ回路２のブロックでは、例えばデコーダの単位が３ビットの場合、８本のワード線から１本のワード線にＨレベルの電圧を供給してアクティブ（活性化）し、同時に他のワード線にはＬレベルの電圧を供給し、非活性化する。
【００４２】
メモリセル部４は、例えばＳＲＡＭセルやＲＯＭセルなどの複数のメモリセルＭＣ−００〜ＭＣ−ｎｍがマトリックス状に配列され、一般にＭＣ−００〜ＭＣ−０ｍが同一のワード線に接続され、ＭＣ−００〜ＭＣ−ｎ０が同一のビット線対ＢＬ，ＢＬＸに接続される。
【００４３】
ライトバッファ／センスアンプ５には、データ書き込み時において、ライトイネーブル信号ＷＲＥ、カラムセレクト信号ＣＳ［０：ｎ］、及び入力データＤａｔａなどが供給される。カラムセレクト信号ＣＳ［０：ｎ］でビット線対ＢＬ，ＢＬＸが選択されると、ライトバッファ回路を介してメモリセルＭＣにデータが書き込まれる。また、ライトバッファ／センスアンプ５は、データ読み込み時、選択されたメモリセルＭＣからビット線対ＢＬ，ＢＬＸ上に出力されているデータを増幅し、ライトバッファ／センスアンプ５の出力バッファを介してデータを出力する。
【００４４】
次に、本実施形態における半導体記憶装置１のデータ書き込み回路について図面を参照して説明する。図２は本発明の実施形態における半導体記憶装置１のデータ書き込み回路の構成概要を示す図であり、図３は図２に示すデータ書き込み回路の各部位の波形を示す図である。なお、本実施形態における半導体記憶装置１のライトバッファ／センスアンプ５には、各ビット対ＢＬ，ＢＬＸ毎にデータ書き込み回路を有している。
【００４５】
本実施形態における半導体記憶装置１のデータ書き込み回路ＷＣは、図２に示すように、メモリセルＭＣへデータを書き込みために、メモリセルＭＣへのデータの書き込みに先立ち、ビット線ＢＬ及び反転ビット線ＢＬＸをプリチャージするプリチャージ回路１０と、カラムセレクト信号ＣＳ［０：ｎ］に基づいて、ビット線ＢＬとローカルライトデータ線ＷＬＤとの間、反転ビット線ＢＬＸと反転ローカルライトデータ線ＷＬＤＸとの間の接続を制御するカラムセレクト回路２０（セレクト回路の一例に相当）と、ローカルライトデータ線ＷＬＤ及び反転ローカルライトデータ線ＷＬＤＸの電圧をＨレベル又はＬレベルにするライトバッファ回路３０（バッファ回路の一例に相当）と、このライトバッファ回路３０を制御するライト制御回路４０（制御回路の一例に相当）とを有している。
【００４６】
プリチャージ回路１０は、電源線にソースが接続され、ビット線ＢＬにドレインが接続されたＰＭＯＳトランジスタ１１と、電源線にソースが接続され、反転ビット線ＢＬＸにドレインが接続されたＰＭＯＳトランジスタ１２と、ビット線ＢＬ及び反転ビット線ＢＬＸにそれぞれドレイン及びソースが接続されたＰＭＯＳトランジスタ１３とを備え、各ＰＭＯＳトランジスタ１１〜１３のゲートには、プリチャージ信号ＰＲが入力され、オン／オフ状態が制御される。
【００４７】
すなわち、Ｌレベルの電圧のプリチャージ信号ＰＲが各ＰＭＯＳトランジスタ１１〜１３のゲートに入力されると、各ＰＭＯＳトランジスタ１１〜１３がオン状態となり、ビット線ＢＬ及び反転ビット線ＢＬＸに電源線から電圧が供給されて、ビット線ＢＬ及び反転ビット線ＢＬＸが所定電圧にプリチャージされる。一方、Ｈレベルの電圧のプリチャージ信号ＰＲが各ＰＭＯＳトランジスタ１１〜１３のゲートに入力されると、各ＰＭＯＳトランジスタ１１〜１３がオフ状態となり、ビット線ＢＬ及び反転ビット線ＢＬＸへのプリチャージは行われない。
【００４８】
カラムセレクト回路２０は、ビット線ＢＬとローカルライトデータ線ＷＬＤとの間に設けられたトランジスタ対２１と、反転ビット線ＢＬＸ及び反転ローカルライトデータ線ＷＬＤＸとの間に設けられたトランジスタ対２２とを有している。
【００４９】
トランジスタ対２１は、ＮＭＯＳトランジスタ２３とＰＭＯＳトランジスタ２４とから構成されており、ＮＭＯＳトランジスタ２３のドレイン及びＰＭＯＳトランジスタ２４のソースがそれぞれビット線ＢＬに接続され、ＮＭＯＳトランジスタ２３のソース及びＰＭＯＳトランジスタ２４のドレインがそれぞれローカルライトデータ線ＷＬＤに接続される。また、トランジスタ対２２は、ＰＭＯＳトランジスタ２５とＮＭＯＳトランジスタ２６とから構成されており、ＰＭＯＳトランジスタ２５のソース及びＮＭＯＳトランジスタ２６のドレインがそれぞれ反転ビット線ＢＬＸに接続され、ＰＭＯＳトランジスタ２５のドレイン及びＮＭＯＳトランジスタ２６のソースが、それぞれ反転ローカルライトデータ線ＷＬＤＸに接続される。
【００５０】
そして、ＮＭＯＳトランジスタ２３，２６のゲートにカラムセレクト信号ＣＳ［０：ｎ］が入力され、ＰＭＯＳトランジスタ２４，２５のゲートにインバータ回路２７を介して、カラムセレクト信号ＣＳ［０：ｎ］の反転信号が入力される。したがって、カラムセレクト信号ＣＳ［０：ｎ］の電圧がＬレベルのときには、各トランジスタ２３〜２６はオフ状態となり、ビット線ＢＬ及び反転ビット線ＢＬＸは、ローカルライトデータ線ＷＬＤ及び反転ローカルライトデータ線ＷＬＤＸから切り離された状態となる。一方、カラムセレクト信号ＣＳ［０：ｎ］の電圧がＨレベルのときには、各トランジスタ２３〜２６はオン状態となり、ビット線ＢＬはローカルライトデータ線ＷＬＤと、反転ビット線ＢＬＸは反転ローカルライトデータ線ＷＬＤＸとそれぞれ接続された状態となる。
【００５１】
ライトバッファ回路３０は、電源線と接地線との間に直列接続されたＰＭＯＳトランジスタ３３（第１出力トランジスタに相当）とＮＭＯＳトランジスタ３４（第２出力トランジスタに相当）とからなる第１ドライバ回路３１と、同じく電源線と接地線との間に直列接続されたＰＭＯＳトランジスタ３５（第１出力トランジスタに相当）とＮＭＯＳトランジスタ３６（第２出力トランジスタに相当）とからなる第２ドライバ回路３２とを備え、ライト制御回路４０から出力される制御信号に基づいて、ローカルライトデータ線ＷＬＤと反転ローカルライトデータ線ＷＬＤＸとに書き込み信号を出力する。
【００５２】
第１ドライバ回路３１において、ＰＭＯＳトランジスタ３３のソースは電源線に接続され、ＮＭＯＳトランジスタ３４のソースは接地線に接続される。そして、ＰＭＯＳトランジスタ３３及びＮＭＯＳトランジスタ３４のドレインがローカルライトデータ線ＷＬＤに接続される。また、第２ドライバ回路３２においても同様に、ＰＭＯＳトランジスタ３５のソースは電源線に接続され、ＮＭＯＳトランジスタ３６のソースは接地線に接続される。そして、ＰＭＯＳトランジスタ３５及びＮＭＯＳトランジスタ３６のドレインが反転ローカルライトデータ線ＷＬＤＸに接続される。
【００５３】
ライト制御回路４０は、ＮＡＮＤ回路４１，４２と、インバータ回路４３〜４５とを有しており、入力されるライトイネーブル信号ＷＲＥ及び外部入力データＤａｔａに応じて、各インバータ回路４４，４５からライトバッファ回路３０に対して制御信号を出力する。
【００５４】
特に、このライト制御回路４０は、ライトサイクルにおけるデータ書き込み時にのみライトバッファ回路３０の各ドライバ回路３１，３２のトランジスタの一方をオン状態に、他方のトランジスタをオフ状態に制御し、メモリセルＭＣへのデータの書き込みを可能とする一方、データ書き込み時以外は、ライトバッファ回路３０の各トランジスタ３３〜３６をオフ状態として、ＮＭＯＳトランジスタ３４，３６におけるリーク電流を抑制している。以下にこのライト制御回路４０の構成について具体的に説明する。
【００５５】
ライトイネーブル信号ＷＲＥは、ＮＡＮＤ回路４１，４２の一方のデータ入力ノードに入力される。また、ＮＡＮＤ回路４１の他方のデータ入力ノードには外部入力データＤａｔａが入力され、ＮＡＮＤ回路４２の他方のデータ入力ノードにはインバータ回路４３によって反転された外部入力データＤａｔａが入力される。したがって、ライトイネーブル信号ＷＲＥが立ち上がったとき、外部入力データＤａｔａに応じた信号とその反転信号がＮＡＮＤ回路４１，４２から出力される。
【００５６】
ＮＡＮＤ回路４１，４２のデータ出力ノードは、それぞれインバータ回路４４，４５の入力ノードに接続される。そして、インバータ回路４４のデータ出力ノードがＮＭＯＳトランジスタ３４のゲートに接続され、インバータ回路４５のデータ出力ノードがＮＭＯＳトランジスタ３６のゲートに接続される。また、ＮＡＮＤ回路４１のデータ出力ノードがＰＭＯＳトランジスタ３５のゲートに接続され、ＮＡＮＤ回路４２のデータ出力ノードがＰＭＯＳトランジスタ３３のゲートに接続される。
【００５７】
このように構成されるデータ書き込み回路ＷＣにおいて、メモリセルＭＣへのデータ書き込み処理は以下のように行われる。なお、ここでのデータ書き込み回路ＷＣはカラムセレクト信号ＣＳ［０］に対応するものとする。
【００５８】
まず、図３に示すように、クロックＣＫが立ち上がる前に、時刻ｔ１で外部入力データＤａｔａが入力される。その後、時刻ｔ２でプリチャージ信号ＰＲが立ち上がり、それまでオン状態であったプリチャージ回路１０がオフ状態となる。すなわち、プリチャージ回路１０によるビット線ＢＬや反転ビット線ＢＬＸへのプリチャージが停止する。
【００５９】
その後、時刻ｔ３でカラムセレクト信号ＣＳ［０］とライトイネーブル信号ＷＲＥが立ち上がる。カラムセレクト信号ＣＳ［０］が立ち上がると、カラムセレクト回路２０が動作状態となり、ビット線ＢＬとローカルライトデータ線ＷＬＤとが接続状態となり、反転ビット線ＢＬＸと反転ローカルライトデータ線ＷＬＤＸとが接続状態になる。
【００６０】
また、ライトイネーブル信号ＷＲＥが立ち上がると、ライトバッファ回路３０が動作状態となり、ローカルライトデータ線ＷＬＤ及び反転ローカルライトデータ線ＷＬＤＸが外部入力データＤａｔａに応じて、Ｈレベル及びＬレベルの電圧、又はＬレベル及びＨレベルの電圧となる書き込み信号がライトバッファ回路１０３から出力される。ローカルライトデータ線ＷＬＤ及び反転ローカルライトデータ線ＷＬＤＸは、ビット線ＢＬ及び反転ビット線ＢＬＸにそれぞれ接続されていることから、ライトバッファ回路３０から出力される書き込み信号によってメモリセルＭＣへの書き込みが行われることになる。
【００６１】
例えば、外部入力データＤａｔａの電圧がＨレベルであるとき、ライト制御回路４０のＮＡＮＤ回路４２及びインバータ回路４４からそれぞれＨレベルの電圧が、ＮＡＮＤ回路４１及びインバータ回路４５からそれぞれＬレベルの電圧がそれぞれ出力される。ＮＡＮＤ回路４２及びインバータ回路４４からＨレベルの電圧が出力されると、ライトバッファ回路３０のＰＭＯＳトランジスタ３３がオフ状態、ＮＭＯＳトランジスタ３４がオン状態となり、第１ドライバ回路３１からＬレベルの電圧がローカルライトデータ線ＷＬＤを介してビット線ＢＬに出力される。一方、ＮＡＮＤ回路４１及びインバータ回路４５からＬレベルの電圧が出力されると、ライトバッファ回路３０のＰＭＯＳトランジスタ３５がオン状態、ＮＭＯＳトランジスタ３６がオフ状態となり、第２ドライバ回路３２からＨレベルの電圧が反転ローカルライトデータ線ＷＬＤＸを介して反転ビット線ＢＬＸに出力される。このようにビット線ＢＬ及び反転ビット線ＢＬＸの電圧がそれぞれＬレベル及びＨレベルとなる書き込み信号がライトバッファ回路から出力され、この書き込み信号によってメモリセルＭＣにデータが書き込まれる。
【００６２】
また、外部入力データＤａｔａの電圧がＬレベルであるとき、ライト制御回路４０のＮＡＮＤ回路４２及びインバータ回路４４からそれぞれＬレベルの電圧が、ＮＡＮＤ回路４１及びインバータ回路４５からそれぞれＨレベルの電圧がそれぞれ出力される。ＮＡＮＤ回路４２及びインバータ回路４４からＬレベルの電圧が出力されると、ライトバッファ回路３０のＰＭＯＳトランジスタ３３がオン状態、ＮＭＯＳトランジスタ３４がオフ状態となり、第１ドライバ回路３１からＨレベルの電圧がローカルライトデータ線ＷＬＤを介してビット線ＢＬに出力される。一方、ＮＡＮＤ回路４１及びインバータ回路４５からＨレベルの電圧が出力されると、ライトバッファ回路３０のＰＭＯＳトランジスタ３５がオフ状態、ＮＭＯＳトランジスタ３６がオン状態となり、第２ドライバ回路３２からＬレベルの電圧が反転ローカルライトデータ線ＷＬＤＸを介して反転ビット線ＢＬＸに出力される。このようにビット線ＢＬ及び反転ビット線ＢＬＸの電圧がそれぞれＨレベル及びＬレベルとなる書き込み信号がライトバッファ回路から出力され、この書き込み信号によってメモリセルＭＣにデータが書き込まれる。
【００６３】
このようにメモリセルＭＣのデータの書き込み終了した後、時刻ｔ４でライトイネーブル信号ＷＲＥが立ち下がってライトバッファ回路１０３が非動作状態となり、また、カラムセレクト信号ＣＳ［０］が立ち下がって、カラムセレクト回路２０が非動作状態となる。カラムセレクト回路２０が非動作状態となると、ビット線ＢＬとローカルライトデータ線ＷＬＤとが非接続状態となり、反転ビット線ＢＬＸと反転ローカルライトデータ線ＷＬＤＸとが非接続状態になる。次に、時刻ｔ５でプリチャージ信号ＰＲが立ち下がって、プリチャージ回路１０１が動作状態となる。
【００６４】
ここで、ライトイネーブル信号ＷＲＥの電圧が立ち下がってＬレベルになると、ＮＡＮＤ回路４１，４２の出力は共にＨレベルの電圧となり、インバータ回路４４，４５の出力は共にＬレベルの電圧となる。したがって、ＰＭＯＳトランジスタ３３、３５のゲートの電圧は共にＨレベルとなって、ＰＭＯＳトランジスタ３３、３５がオフ状態となり、ＮＭＯＳトランジスタ３４、３６のゲートの電圧は共にＬレベルとなって、ＮＭＯＳトランジスタ３４、３６がオフ状態となる。すなわち、ライトバッファ回路３０の全てのトランジスタ３３〜３６がオフ状態となる。
【００６５】
したがって、ライトイネーブル信号ＷＲＥの電圧が立ち下がってＬレベルとなった後は、ＰＭＯＳトランジスタ３３からＮＭＯＳトランジスタ３４へのリーク電流や、ＰＭＯＳトランジスタ３５からＮＭＯＳトランジスタ３６へのリーク電流は流れない。
【００６６】
このように本実施形態におけるデータ書き込み回路ＷＣでは、ライトサイクルにおける書き込み動作時以外はライトバッファ回路３０のトランジスタ３３〜３６がオフ状態としており、これによりリーク電流の発生を可及的に抑制することしている。
【００６７】
また、上述のように、ライトイネーブル信号ＷＲＥの立ち下がり時にカラムセレクト信号ＣＳ［０：ｎ］も立ち下がるようにしており、これによりカラムセレクト回路２０をオフ状態とし、ビット線ＢＬ及び反転ビット線ＢＬＸを、ローカルライトデータ線ＷＬＤ及び反転ローカルライトデータ線ＷＬＤＸから切り離した状態としている。
【００６８】
従来のデータ書き込み回路１００（図４参照）では、カラムセレクト信号ＣＳ［０］の電圧がＨレベルからＬレベルに切り替えるときに、次のカラムセレクト信号ＣＳ［ｎ］の電圧をＬレベルからＨレベルに切り替えるようにしていた（図５参照）。したがって、複数のカラムセレクト回路のうちいずれか１つのカラムセレクト回路は動作状態となっていた。そのため、時刻ｔ１５（図５参照）の後、プリチャージ信号ＰＲが立ち下がり、プリチャージ回路は動作状態となるが、カラムセレクト回路が動作状態になっているため、プリチャージ回路からライトバッファ回路のＮＭＯＳトランジスタへのリーク電流が流れており、低消費電力化の妨げとなっていた。
【００６９】
しかし、本実施形態におけるデータ書き込み回路ＷＣでは、上述のようにカラムセレクト信号ＣＳ［０：ｎ］をパルス化し、ライトサイクルのデータ書き込み動作時毎に立ち下げてデータ書き込み動作が終了後、カラムセレクト回路２０を非動作状態にしている。
【００７０】
したがって、時刻ｔ５でプリチャージ信号ＰＲが立ち下がり、プリチャージ回路１０は動作状態となるが、カラムセレクト回路２０がプリチャージ回路１０とライトバッファ回路３０とを非接続の状態にするため、プリチャージ回路１０からライトバッファ回路３０のＮＭＯＳトランジスタへのリーク電流が流れ込まず、電力消費を低減することができる。
【００７１】
このように本実施形態におけるデータ書き込み回路ＷＣでは、従来から問題となっていた、Ｗ長（チャネル幅）の非常に大きいＮＭＯＳトランジスタ３４，３６へ流れ込んでいたリーク電流の経路を全て切断しており、これによりリーク電流を削減している。しかも、スタンバイ時だけでなく、ライトサイクルにおいて書き込み動作時以外の動作時（図３の期間Ｔａ）のリーク電流を削減することができるものである。なお、ビット線対ＢＬ，ＢＬＸはライトサイクル毎にプリチャージするので、ライト動作時やリード動作時のマージン低下（歩留り低下）と速度低下はなく、また、回路素子数も従来回路と同じであるため、実装面積の増加も生じない。
【００７２】
ここで、ライト制御回路４０は、データ書き込み時に第１ドライバ回路３１及び第２ドライバ回路３２それぞれの一方のトランジスタをオン状態、他方のトランジスタをオフ状態とし、データを書き込まない時に各ドライバ回路３１，３２のいずれのトランジスタもオフ状態とするように制御するものであれば、図２に示す回路である必要はない。ただし、図２の回路構成は回路素子の増加を伴わないことから、最も好ましい回路構成の１つである。
【００７３】
また、カラムセレクト回路２０は、図２に示すように、ＰＭＯＳトランジスタとＮＭＯＳトランジスタを直列に接続したＣＭＯＳ型が好ましいが、２つのＮＭＯＳトランジスタを直列に接続したＮＭＯＳ型に変えても本発明の効果を得ることは可能である。
【００７４】
また、上述のようにカラムセレクト信号ＣＳ［０：ｎ］をパルス化してライトサイクル毎にカラムセレクト回路２０を非動作状態にするのではなく、例えばチップイネーブル信号によりスタンバイ状態のときのみカラムセレクト信号ＣＳ［０：ｎ］の電圧をＬレベルにするようにしてもよい。この場合、リーク電流の削減効果は減少する（ライトサイクル時のリーク電流は削減できない）ものの、スタンバイ時のリーク電流は削減できる。
【００７５】
以上、本発明の実施の形態のいくつかを図面に基づいて詳細に説明したが、これらは例示であり、当業者の知識に基づいて種々の変形、改良を施した他の形態で本発明を実施することが可能である。
【図面の簡単な説明】
【００７６】
【図１】本発明の一実施形態における半導体記憶装置の概略構成を示す図である。
【図２】本発明の一実施形態における半導体記憶装置のデータ書き込み回路の構成概要を示す図である。
【図３】図２に示すデータ書き込み回路の各部位の波形を示す図である。
【図４】従来のデータ書き込み回路の構成図である。
【図５】従来のデータ書き込み回路の動作波形を示す図である。
【図６】従来の別のデータ書き込み回路の一部の構成を示す図である。
【図７】従来のさらに別のデータ書き込み回路の一部の構成を示す図である。
【符号の説明】
【００７７】
１  半導体記憶装置
２  ワード線ドライバ回路
３  デコーダ／コントロール回路
４  メモリセル部
５  ライトバッファ／センスアンプ
１０  プリチャージ回路
２０  ワード線ドライバ回路
３０  ライトバッファ回路
３１  第１ドライバ回路
３２  第２ドライバ回路
３３，３５  ＰＭＯＳトランジスタ
３４，３６  ＮＭＯＳトランジスタ
４０  ライト制御回路
ＭＣ  メモリセル
ＷＣ  ライトバッファ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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