(57)【要約】【課題】ソース配線とソース電極の接続配置を最適にすることにより、各トランジスタのオン／オフタイミングのバラツキを抑制する半導体装置を提供する。【解決手段】ゲート配線は、ソース電極を囲むように配置する第１のゲート配線とともに、ソース電極を分割する第５ゲート配線を配置し、第１〜４のゲート配線の外周に配置されたソース配線と、第５のゲート配線により分割されたソース電極とを接続し、第１、第２のゲート配線と第５ゲート配線の一方は、第３ゲート配線に設けられる電圧を供給するゲート端子に接続され、第４ゲート配線に延びる第５ゲート配線の他方は、第４ゲート配線と金属配線をしないで第１の間隔（第１の低抵抗部を設ける）を設け、第４ゲート配線の両端付近に第１と第２ゲート配線と金属配線をしない第２、第３の間隔（第２、第３の低抵抗部を設ける）を形成する半導体装置である。【選択図】      図１
2009141007.tif 000002
【特許請求の範囲】
【請求項１】
ストライプ状のゲート電極を有するトランジスタセルを複数備えた半導体装置であって、
前記トランジスタセル上にそれぞれ配置されるソース電極と、
前記ゲート電極と略平行に設けられる第１および第２の辺と前記第１および第２の辺の端部と両端が接続される第３および第４の辺とからなり、前記複数のトランジスタセルの外周に配置されるとともに前記ゲート電極と電気的に接続される第１ゲート引き出し配線と、
前記トランジスタセル間に配置され、一端が前記第１の辺と接続されるとともに他端が前記第２の辺と接続される第２ゲート引き出し配線と、
前記第１の辺上に配置される第１ゲート配線と、
前記第２の辺上に配置される第２ゲート配線と、
前記第３の辺上に配置され、一端が前記第１ゲート配線の一端と接続される第３ゲート配線と、
前記第４の辺上に配置され、一端が前記第１ゲート配線の他端と接続される第４ゲート配線と、からなるゲート配線と、
前記第１ゲート配線に設けられるゲート端子と、
前記第２ゲート引き出し配線上に配置され、一端が前記第１ゲート配線もしくは前記ゲート端子に接続され、他端が前記第２ゲート配線における前記第２ゲート配線の両端より内側に向かって延びる第５ゲート配線と、
前記第１ゲート引き出し配線の外周に前記第１ゲート引き出し配線とは電気的に絶縁されて配置されるソース配線とを有し、
前記第５ゲート配線の前記他端と前記第２ゲート配線との間には第１の間隔が設けられ、
前記第２ゲート配線の一端と前記第３ゲート配線の他端との間には第２の間隔が設けられ、
前記第２ゲート配線の他端と前記第４ゲート配線の他端との間には第３の間隔が設けられ、
前記第１の間隔には、前記第２ゲート引き出し配線上に前記第２ゲート引き出し配線、前記第２ゲート配線および前記第５ゲート配線とは電気的に絶縁されて配置される第１の低抵抗部が設けられ、
前記第２の間隔には、前記第１ゲート引き出し配線上に前記第１ゲート引き出し配線、前記第２ゲート配線および前記第３ゲート配線とは電気的に絶縁されて配置される第２の低抵抗部が設けられ、
前記第３の間隔には、前記第１ゲート引き出し配線上に前記第１ゲート引き出し配線、前記第２ゲート配線および前記第４ゲート配線とは電気的に絶縁されて配置される第３の低抵抗部が設けられ、
前記ソース電極は前記第１の低抵抗部を介して互いに接続され、
前記複数のソース電極と前記ソース配線とは第２の低抵抗部もしくは第３の低抵抗部を介して接続されることを特徴とする半導体装置。
【請求項２】
前記第１から第３の低抵抗部は、
金属であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１ゲート引き出し配線と第２ゲート引き出し配線とゲート電極とは一体形成されていることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記ソース配線と前記ソース電極と前記第１から第３の低抵抗部とは一体形成されていることを特徴とする請求項１から請求項３のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に設けられたソース配線とゲート配線の配線によりその半導体装置を安定して駆動させる技術に関する。
【背景技術】
【０００２】
従来、ＭＯＳ（Metal-Oxide-Semiconductor）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などの半導体装置は、０Ｖになるソース（またはエミッタ）配線を複数のトランジスタの外周とトランジスタセル間に配置することが知られている。
図４（Ａ）は従来のトレンチ型ｎチャネルＭＯＳＦＥＴの半導体装置の上面図である。
【０００３】
半導体装置４１は、ストライプ状のトレンチ構造のゲート電極（以下、トレンチゲート電極）を有するトランジスタセルを複数備えており、ＥＱＲ電極４２、ソース配線４３ａ、ソース電極４３ｂ、ゲート引き出し配線４１１、ゲート配線４４を備えている。ソース電極４３ｂは、トランジスタセル上に形成されている。ゲート引き出し配線４１１は、複数のトランジスタセルの外周に配置されるとともに後述するトレンチゲート電極５７と電気的に接続される第１ゲート引き出し配線４１１ａと、トランジスタセル間に配置されるとともに後述するトレンチゲート電極５７と電気的に接続される第２ゲート引き出し配線４１１ｂとからなる。
【０００４】
第１ゲート引き出し配線４１１ａは、後述するトレンチゲート電極５７と略平行に配置される第１の辺、第２の辺と、第１の辺および第２の辺の端部と両端が接続される第３の辺および第４の辺とかなり、略四角形に形成される。
【０００５】
第２ゲート引き出し配線４１１ｂは、トランジスタセル間に配置され、一端が第１の辺に接続されるとともに他端が第２の辺に接続される。
ゲート配線４４（金属配線）は、ゲート引き出し配線４１１の上に配置されており、後述するトレンチゲート電極５７と電気的に接続される。
【０００６】
ゲート配線は、第１ゲート引き出し配線４１１ａ上に設けられる外周ゲート配線と、第２ゲート引き出し配線４１１ｂ上に設けられる第５ゲート配線とからなる。
外周ゲート配線は、第１の辺上に配置されるとともにゲート端子４７が設けられる第１ゲート配線４４ａと、第２の辺上に配置される第２ゲート配線４４ｂと、第３の辺上に配置され、一端が第１ゲート配線４４ａの一端と接続されるとともに他端が第２ゲート配線４４ｂの一端と接続される第３ゲート配線４４ｃと、第４の辺上に配置され、一端が第１ゲート配線４４ｂの他端と接続されるとともに他端が第２ゲート配線４４ｂの他端と接続される第４ゲート配線４４ｄとからなり、略四角形に形成される。
【０００７】
第５ゲート配線４ｅは、一端が第１ゲート配線４４ａもしくはゲート端子４７に接続され、他端が第２ゲート配線４４ｂにおける第２ゲート配線４４ｂの両端より内側に接続されている。
【０００８】
ソース配線４３ａは、第１ゲート引き出し配線４１１ａの外周に第１ゲート引き出し配線４１１ａとは電気的に絶縁されて配置される。
ＥＱＲ電極４２は、半導体装置４１の外周に設けられている。図４（Ｂ）は、図４（Ａ）のＡ―Ａ線（破線範囲）断面を示す模式図である。なお、図４（Ｂ）ではソース電極を省略している。
【０００９】
ｎ＋型シリコン基板５１上に、ｎ−型エピタキシャル層５２が形成され、これをＥＲＱ領域とする。ｎ−型エピタキシャル層５２の上方にｐ−型領域５３が、イオン注入などにて形成される。ｐ−型領域５３を貫通し、ｎ−型エピタキシャル層５２の途中まで到達するようにトレンチ溝が設けられ、熱処理などによって酸化膜５６が形成され、この酸化膜５６の上にポリシリコン層が堆積されて、トレンチゲート電極５７が形成される。
【００１０】
このとき、トレンチゲート電極５７およびｐ−型領域５３の上に、ゲート引き出し配線４１１も同時に形成される。ゲート引き出し配線４１１とｐ−型領域５３の間には、酸化膜５６が形成され、ゲート引き出し配線４１１とｐ−型領域５３は電気的に絶縁される。
【００１１】
ゲート引き出し配線４１１およびトレンチゲート電極５７は、ポリシリコン層に対して、高濃度のｎ型またはｐ型不純物を拡散させることによって、金属的な性質を持たせている。トレンチゲート電極５７の上には、絶縁層５８が形成される。
【００１２】
隣接するトレンチゲート電極５７の間には、ソース領域となるｎ＋領域５４およびボディ領域となるｐ＋型領域５５が形成される。ｎ＋領域５４およびｐ＋型領域５５の組み合わせによりトランジスタセルが形成され、トランジスタセルが複数個集積されたものが、実動作領域となる。
【００１３】
以上のように構成された半導体装置４１によれば、第５ゲート配線４４ｅを設けない構成にくらべ、ゲート抵抗を低減することができる。
ところが、上記のようにソース電極４３ｂが第５ゲート配線４４ｅにより分断された構成の場合、ソース配線４３ａとソース電極４３ｂはＰ型拡散領域でのみ接続されるため、ソース配線４３ａとソース電極４３ｂ間の抵抗値が高く、回路全体の電位バランスが悪くなるという問題がある。
【００１４】
そこで、図４（Ｃ）に示すようにソース配線４３ａとソース電極４３ｂを直接接続することにより回路全体の電位を均一にする提案がされている。つまり、外周ゲート配線４４ａ〜４４ｄおよび第５ゲート配線４４ｅの一部（図４（Ｃ）に示す破線範囲６１〜６３）を取り去り、そのゲート配線が取り去られた部分にソース電極およびソース配線と同じ材料（例えば、アルミニウム）の部材を設けることにより、ソース配線４３ａと複数のソース電極４３ｂを直接接続する。
【００１５】
しかし、破線範囲６１〜６３では、ゲート引き出し配線４１１のみにより分断されたゲート配線間が接続されることになるため、図４（Ｄ）に示すように分断されたゲート配線間に抵抗が挿入されたのと同じようにみえる。これは、ポリシリコンの抵抗値は、アルミ配線の抵抗値（抵抗値が略０Ｖ）に比べ高いためである。
【００１６】
したがって、図４（Ｃ）に示すような半導体装置では、図４（Ｅ）に示す等価回路のように、ゲート配線４４中に抵抗Ｒ６〜Ｒ１０（破線範囲６１〜６３）が挿入された構成にみえる。
【００１７】
その結果、抵抗値の高いポイント（破線範囲７０）ができるため、電流が集中しやすい部分とそうでない部分が形成され、各トランジスタＴＲ６〜ＴＲ１０のオン／オフタイミングにバラツキが発生してしまうという問題がある。
【００１８】
一方、特許文献１には、図５（Ａ）に示すように、第１ゲート配線４４ａと第３ゲート配線４４ｃとの間（破線範囲６９）と、第１ゲート配線４４ａと第４ゲート配線４４ｄとの間（破線範囲６５）を取り除くとともに第１ゲート配線４４ａおよびゲート端子４７と第５ゲート配線４４ｅとの間（破線範囲６６〜６８）を取り除く構成が開示されている。
【００１９】
図５（Ｂ）に第１ゲート配線４４ａと第５ゲート配線４４ｅとの間（破線範囲６６）の拡大図を示す。
図４（Ｃ）と同様に第１ゲート配線４４ａと第５ゲート配線４４ｅとの間はゲート引き出し配線４１１のみにより接続されることになり、図５（Ｂ）に示すように抵抗が挿入されたのと同じようにみえる。
【００２０】
つまり、図５（Ａ）のゲート配線４４の等価回路は、図５（Ｃ）に示すようにゲート端子４７（ゲート端子）からみて抵抗Ｒ１１〜Ｒ１５は並列に接続された構成となる。
さらに、特許文献１ではゲート引き出し配線４１１の配線長や寄生容量などによりトランジスタのオン／オフタイミングにバラツキが生じないように抵抗Ｒ１１〜Ｒ１５の値をゲート引き出し配線４１１の配線長や寄生容量などによる信号遅延や電圧レベル差が無視できるくらい大きな値としている。
【００２１】
図６の（１）は図４（Ａ）のようなゲート配線中に抵抗がない場合のトランジスタＴＲ１１〜ＴＲ１５のゲートに入力される駆動信号の波形を示している。図６の（２）は、ゲート配線中に図５（Ａ）のような大きな抵抗が設けられている場合のトランジスタＴＲ１１〜ＴＲ１５のゲートに入力される駆動信号の波形を示している。縦軸に電圧レベル、横軸に時間を示している。
【００２２】
なお、破線ａは、トランジスタＴＲ１１〜ＴＲ１５がオン／オフする閾値電圧である。
図６の（１）に示すようにゲート配線中に抵抗がない場合は、配線長や寄生容量などにより各トランジスタのゲートに入力される各駆動信号の立ち上がりと立ち下がり時間にバラツキが発生し、各トランジスタがオン／オフするタイミングに時間差が生じてしまう。その結果、全てのトランジスタに電流が均等に流れず、特定のトランジスタに電流が集中して流れてしまう。
【００２３】
一方、図６の（２）に示すようにゲート配線中に図５（Ａ）のような大きな抵抗が設けられている場合は、抵抗を回路に挿入して駆動信号の立ち上がり／立下りの傾きをなだらかにしているため、各トランジスタがオン／オフするタイミングにあまり時間差が生じない。したがって、特定のトランジスタに偏って電流が集中することがない。
【００２４】
しかしながら、特許文献１の構成ではトランジスタＴＲ１〜ＴＲ５ごとのオン／オフタイミングを均一にするために、駆動信号の立ち上がり／立下りの傾きをなだらかにしているため、駆動信号の立ち上がりおよび立ち下がりに時間がかかってしまうという問題がある。
【特許文献１】特開２００７−１１５８８８号公報
【発明の開示】
【発明が解決しようとする課題】
【００２５】
本発明は上記のような実情に鑑みてなされたものであり、ソース配線とソース電極の接続配置とゲート配線を最適にすることにより、各トランジスタのオン／オフタイミングのバラツキを抑制するとともに、駆動信号の立ち上がりおよび立ち下がりに時間がかからない半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００２６】
本発明の態様のひとつは、ストライプ状のゲート電極を有するトランジスタセルを複数備えた半導体装置において、トランジスタセル上にそれぞれ配置されるソース電極と、ゲート電極と略平行に設けられる直接接続される第１および第２の辺と第１および第２の辺の端部と両端が接続される第３および第４の辺とからなり、複数のトランジスタセルの外周に配置されるとともにゲート電極と電気的に接続される第１ゲート引き出し配線と、トランジスタセル間に配置され、一端が第１の辺ゲート引き出し配線と電気的に接続されるとともに他端が第２の辺と接続される第２ゲート引き出し配線と、第１の辺上に配置される第１ゲート配線と、第２の辺上に配置される第２ゲート配線と、第３の辺上に配置され、一端が第１ゲート配線の一端と接続される第３ゲート配線と、第４の辺上に配置され、一端が第１ゲート配線の他端と接続される第４ゲート配線と、からなるゲート配線と、第１ゲート配線に設けられるゲート端子と、第２ゲート引き出し配線上に配置され、一端が第１ゲート配線もしくはゲート端子に接続され、他端が第２ゲート配線における第２ゲート配線の両端より内側に向かって延びる第５ゲート配線と、第１ゲート引き出し配線の外周に第１ゲート引き出し配線とは電気的に絶縁されて配置されるソース配線とを有し、第５ゲート配線の他端と第２ゲート配線との間には第１の間隔が設けられ、第２ゲート配線の一端と第３ゲート配線の他端との間には第２の間隔が設けられ、第２ゲート配線の他端と第４ゲート配線の他端との間には第３の間隔が設けられ、第１の間隔には、第２ゲート引き出し配線上に第２ゲート引き出し配線、第２ゲート配線および第５ゲート配線とは電気的に絶縁されて配置される第１の低抵抗部が設けられ、第２の間隔には、第１ゲート引き出し配線上に第１ゲート引き出し配線、第２ゲート配線および第３ゲート配線とは電気的に絶縁されて配置される第２の低抵抗部が設けられ、第３の間隔には、第１ゲート引き出し配線上に第１ゲート引き出し配線、第２ゲート配線および第４ゲート配線とは電気的に絶縁されて配置される第３の低抵抗部が設けられ、ソース電極は第１の低抵抗部を介して互いに接続され、複数のソース電極とソース配線とは第２の低抵抗部もしくは第３の低抵抗部を介して接続されている。
【００２７】
上記構成により、ソース配線とソース電極を接続するとともに第１〜第３の間隔を最適に配置することにより各トランジスタのオン／オフタイミングのバラツキを抑制できるとともに、駆動信号の立ち上がりおよび立ち下がりに時間がかからなくすることができる。
【００２８】
また、第１から第３の低抵抗部は、金属であってもよい。
また、第１ゲート引き出し配線と第２ゲート引き出し配線とゲート電極とは一体形成されていてもよい。
【００２９】
また、ソース配線とソース電極と第１から第３の低抵抗部とは一体形成されていてもよい。
【発明の効果】
【００３０】
本発明によれば、ソース配線とソース電極を接続するとともにゲート配線を最適にすることにより各トランジスタのオン／オフタイミングのバラツキを抑制するとともに、駆動信号の立ち上がりおよび立ち下がりに時間がかからなくすることができる。
【発明を実施するための最良の形態】
【００３１】
（実施例１）
以下図面に基づいて、本発明の実施形態について詳細を説明する。図１（Ａ）は、トレンチ型ｎチャネルＭＯＳＦＥＴの半導体装置１の上面図である。
【００３２】
半導体装置１は、ストライプ状のトレンチ構造のゲート電極（以下、トレンチゲート電極）を有するトランジスタセルを複数備えており、ＥＱＲ電極２、ソース配線３ａ、ソース電極３ｂ、ゲート引き出し配線１１、ゲート配線４ａ〜４ｅ、ゲート端子７とを備えている。
【００３３】
ソース電極３ｂは、トランジスタセル上に形成されている。
ゲート引き出し配線１１は、複数のトランジスタセルの外周に配置されるとともに後述するトレンチゲート電極２７と電気的に接続される第１ゲート引き出し配線１１ａと、トランジスタセル間に配置されるとともに後述するトレンチゲート電極と電気的に接続される第２ゲート引き出し配線１１ｂとからなる。
【００３４】
第１ゲート引き出し配線１１ａは、後述するトレンチゲート電極２７と略平行に配置される第１の辺および第２の辺と、第１の辺および第２の辺の端部と両端が接続される第３の辺および第４の辺とかなり、略四角形に形成される。
【００３５】
第２ゲート引き出し配線１１ｂは、一端が第１の辺と接続されるとともに他端が第２の辺と接続される。
ゲート配線４ａ〜４ｅ（金属配線）は、ゲート引き出し配線１１の上に配置されており、後述するトレンチゲート電極２７と電気的に接続される。
【００３６】
ゲート配線４ａ〜４ｅは、第１ゲート引き出し配線１１ａ上に設けられる外周ゲート配線４ａ〜４ｄと、第２ゲート引き出し配線１１ｂ上に設けられる第５ゲート配線４ｅとからなる。
【００３７】
外周ゲート配線４ａ〜４ｄは、第１の辺上に配置されるとともにゲート端子７が設けられる第１ゲート配線４ａと、第２の辺上に配置される第２ゲート配線４ｂと、第３の辺上に配置され、一端が第１ゲート配線４ａの一端と接続される第３ゲート配線４ｃと、第４の辺上に配置され、一端が第１ゲート配線４ａの他端と接続される第４ゲート配線４ｄとからなる。
【００３８】
第５ゲート配線４ｅは、一端が第１ゲート配線４ａもしくはゲート端子７に接続され、他端が第２ゲート配線４ｂにおける第２ゲート配線４ｂの両端より内側に向って延びるように形成されている。
【００３９】
なお、ゲート配線４ａ〜４ｅ、ゲート端子７は、アルミ配線（Ａｌ）や銅配線（Ｃｕ）を用いて形成されている。また、ゲート端子７は第３ゲート配線４ｃの第１ゲート配線４ａ側もしくは、第４ゲート配線４ｄの第１ゲート配線４ａ側に設けられてもよい。
【００４０】
ソース配線３ａは、第１ゲート引き出し配線１１ａの外周に第１ゲート引き出し配線１１ａとは電気的に絶縁されて配置される。なお、ソース配線３ａとソース電極３ｂは、アルミ配線（Ａｌ）や銅配線（Ｃｕ）を用いて形成されている。
【００４１】
ＥＱＲ電極２は、半導体装置１の外周に設けられている。
以上のように構成された半導体装置１の第５ゲート配線４ｅの他端と第２ゲート配線４ｂとの間、第２ゲート配線４ｂの一端と第３ゲート配線４ｃの他端との間、および第２ゲート配線４ｂの他端と第４ゲート配線４ｄの他端との間には、ゲート配線を配設せず、代わりに低抵抗部９ａ〜９ｃが設けられている。
【００４２】
つまり、第５ゲート配線４ｅの他端と第２ゲート配線４ｂとの間には第１の間隔８ａが設けられ、第１の間隔８ａには、第２ゲート引き出し配線１１ｂ上に第２ゲート引き出し配線１１ｂ、第２ゲート配線４ｂおよび第５ゲート配線４ｅとは電気的に絶縁されて配置される第１の低抵抗部９ａが設けられ、この第１の抵抗部９ａにより複数のソース電極３ｂが互いに接続される。
【００４３】
また、第２ゲート配線４ｂの一端と前記第３ゲート配線４ｃの他端との間には第２の間隔８ｂが設けられ、第２の間隔８ｂには、第１ゲート引き出し配線１１ａ上に第１ゲート引き出し配線１１ａ、第２ゲート配線４ｂおよび第３ゲート配線４ｃとは電気的に絶縁されて配置される第２の低抵抗部９ｂが設けられる。
【００４４】
また、第２ゲート配線４ｂの他端と前記第４ゲート配線４ｄの他端との間には第３の間隔８ｃが設けられており、第３の間隔８ｃには、第１ゲート引き出し配線１１ａ上に第１ゲート引き出し配線１１ａ、第２ゲート配線４ｂおよび第４ゲート配線４ｄとは電気的に絶縁されて配置される第３の低抵抗部９ｃが設けられる。
【００４５】
この第２の低抵抗部９ｂおよび第３の低抵抗部９ｃにより複数のソース電極３ｂとソース配線３ａが電気的に接続される。
図１（Ｂ）は、図１（Ａ）のＡ―Ａ線（破線範囲）断面を示す模式図である。なお、図１（Ｂ）ではソース電極を省略している。
【００４６】
ｎ＋型シリコン基板２１上に、ｎ−型エピタキシャル層２２が形成され、これをＥＲＱ領域とする。ｎ−型エピタキシャル層２２の上方にｐ−型領域２３が、イオン注入などにて形成される。ｐ−型領域２３を貫通し、ｎ−型エピタキシャル層２２の途中まで到達するようにトレンチ溝が設けられ、熱処理などによって酸化膜２６が形成され、この酸化膜２６の上にポリシリコン層が堆積されて、トレンチゲート電極２７が形成される。
【００４７】
このとき、トレンチゲート電極２７およびｐ−型領域２３の上に、ゲート引き出し配線１１ｂも同時に形成される。ゲート引き出し配線１１ｂとｐ−型領域２３の間には、酸化膜２６が形成され、ゲート引き出し配線１１ｂとｐ−型領域２３は電気的に絶縁される。
【００４８】
ゲート引き出し配線１１ｂおよびトレンチゲート電極２７は、ポリシリコン層に対して、高濃度のｎ型またはｐ型不純物を拡散させることによって、金属的な性質を持たせている。トレンチゲート電極２７の上には、絶縁層２８が形成される。隣接するトレンチゲート電極２７の間には、ソース領域となるｎ＋領域２４およびボディ領域となるｐ＋型領域２５が形成される。ｎ＋領域２４およびｐ＋型領域２５の組み合わせによりトランジスタセルが形成され、トランジスタセルが複数個集積されたものが、実動作領域となる。
【００４９】
図１（Ｃ）は、破線範囲２１２を拡大した図である。破線範囲２１０〜２１２では、分断されたゲート配線間がゲート引き出し配線１１のみにより接続されることになる。このゲート引き出し配線１１は、ポリシリコンによって形成されており、ポリシリコンの抵抗値は、アルミ配線の抵抗値（抵抗値が略０Ｖ）に比べ高いため、図１（Ｃ）に示すように分断されたゲート配線間に抵抗が挿入されたのと同じようにみえる。
【００５０】
図１（Ｄ）は、図１（Ａ）のゲート配線４の等価回路である。
トランジスタＴＲ１〜ＴＲ５は、図１（Ａ）に示した短冊状に分けられた実動作領域のトランジスタが複数接続されていることを示している。
【００５１】
トランジスタＴＲ１〜ＴＲ５のゲートはゲート端子７と接続され、抵抗Ｒ１〜Ｒ５の端子０が接続され、抵抗Ｒ１〜Ｒ５の各端子１が接続されている。
抵抗Ｒ１〜Ｒ５は、ゲート引き出し配線１１の配線長や寄生容量、ゲート配線４、ソース電極３ｂなどの電気特性などの半導体装置１の特性に基づいてゲート引き出し配線１１のサイズを調整して抵抗値をきめる。つまり、第１〜第３の低抵抗９ａ〜９ｃの抵抗Ｒ１〜Ｒ５の抵抗値を調整することによりトランジスタＴＲ１〜ＴＲ５ごとのオン／オフタイミングを均一にしている。
【００５２】
以上のように構成された半導体装置１は、ソース配線とソース電極の接続配置とゲート配線を最適にすることにより各トランジスタのオン／オフタイミングのバラツキを抑制するとともに、ゲート配線中に図５（Ａ）のような大きな抵抗が設けられている場合に比べ駆動信号の立ち上がりおよび立ち下がりを早くすることができる。
【００５３】
図２はトランジスタの駆動信号の波形を示した図である。信号波形はトランジスタＴＲ１〜ＴＲ５のゲートに入力される駆動信号の波形を示している。縦軸に電圧レベル、横軸に時間を示している。
【００５４】
本発明では、等価回路に示すようにトランジスタＴＲ１〜ＴＲ５にそれぞれ抵抗Ｒ１〜Ｒ５が接続され、ゲート端子から供給される駆動信号が抵抗値の小さい抵抗を介してトランジスタに供給されるため、ゲート配線中に図５（Ａ）のような大きな抵抗が設けられている場合に比べ早い時間でトランジスタをオン／オフすることができる。
（実施例２）
図３（Ａ）に実施例１の変形例を示す。実施例２の半導体装置３０は、図１（Ａ）の第２の間隔８ｂ、第３の間隔８ｃを図３（Ａ）に示すようにそれぞれ２つに分割した構成（破線範囲３１、３２）である。つまり、実施例１とは、実施例１の第２の間隔８ｂに第２ゲート配線４ｂおよび第３ゲート配線４ｃと一定間隔離されたゲート配線を設け、第３の間隔８ｃに第２ゲート配線４ｂおよび第４ゲート配線４ｄと一定間隔離されたゲート配線を設ける点で異なる。
【００５５】
上記構成により実施例１と同等の効果を得ることができる。
なお、本発明は、上記実施の形態に限定されるものでなく、本発明の要旨を逸脱しない範囲内で種々の改良、変更が可能である。
【００５６】
実施例２では、第２の間隔８ｂ、第３の間隔８ｃをそれぞれ２つに分割した構成であるが、第２の間隔８ｂと第３の間隔８ｃをそれぞれ２つ以上に分割してもよく、実施例１の第１の間隔８ａをそれぞれ２つ以上に分割してもよい。
【００５７】
図３（Ｂ）に示す半導体装置４０のように外周ゲート配線４ａ〜４ｄのコーナ（破線範囲３３、３４（Ｒ部））に第２の間隔８ｂまたは／および第３の間隔８ｃを形成してもよい。
【００５８】
実施例のトランジスタセルが有するゲート電極は、ストライプ状のトレンチ構造であるが、ストライプ状のゲート電極であればよく、プレーナ構造であってもよい。
実施例の半導体装置は、ソース領域となるｎ＋領域とボディ領域となるｐ＋型領域とがゲート電極と略垂直になるように設けられているが、これに限られず、略平行になるように設けられていてもよい。
【図面の簡単な説明】
【００５９】
【図１】（Ａ）本発明の実施例１の半導体装置の上面図である。（Ｂ）図１（Ａ）のＡ―Ａ線断面を示す模式図。（Ｃ）図１（Ａ）の破線範囲２１２の拡大図に便宜的に抵抗を示した図である。（Ｄ）図１（Ａ）のゲート配線４ａ〜４ｅの等価回路を示す図である。
【図２】本発明の実施例１の半導体装置のゲート駆動信号の信号波形である。
【図３】（Ａ）本発明の実施例２の半導体装置の上面図である。（Ｂ）本発明の変形例の半導体装置の上面図である。
【図４】（Ａ）従来の半導体装置の上面図である。（Ｂ）図４（Ａ）のＡ−Ａ線断面を示す模式図である。（Ｃ）従来の半導体装置の上面図である。（Ｄ）図４（Ｃ）の破線範囲６１、６２、６３の拡大図に便宜的に抵抗を示した図である。（Ｅ）図４（Ｃ）のゲート配線４４ａ〜４４ｅの等価回路を示す図である。
【図５】（Ａ）従来の半導体装置の上面図である。（Ｂ）図５（Ａ）の破線範囲６６の拡大図に便宜的に抵抗を示した図である。（Ｃ）図５（Ａ）のゲート配線４４ａ〜４４ｅの等価回路にトランジスタを設けた図である。
【図６】ゲート駆動信号の信号波形を示す図である。
【符号の説明】
【００６０】
１  半導体装置、２  ＥＱＲ電極、
３ａ  ソース配線、３ｂ  ソース電極、
４ａ  第１ゲート配線、４ｂ  第２ゲート配線、
４ｃ  第３ゲート配線、４ｄ  第４ゲート配線、
４ｅ  第５ゲート配線、７  ゲート端子、
８ａ  第１の間隔、８ｂ  第２の間隔、８ｃ  第３の間隔、
９ａ  第１の低抵抗部、９ｂ  第２の低抵抗部、９ｃ  第３の低抵抗部、
１１ａ  第１ゲート引き出し配線、１１ｂ  第２ゲート引き出し配線、
２１  ｎ＋型シリコン基板、２２  ｎ−型エピタキシャル層、
２３  ｐ−型領域、２４  ｎ＋領域、２５  ｐ＋型領域、２６  酸化膜、
２７  トレンチゲート電極、２８  絶縁層、
【図２】
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【図１】
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【図３】
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【図４】
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【図５】
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【図６】
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