(57)【要約】【課題】薄膜トランジスタの光リーク電流を低減させる装置及び方法を提供する。【解決手段】薄膜トランジスタアレイパネルの製造方法であって、下記のステップを含む。即ち、（i）基板上に、ゲートライン及び遮蔽パターンを含むパターン化された第１導電層を形成するステップと、（ii）前記パターン化された第１導電層及び基板上に、ゲート絶縁層を形成するステップと、（iiｉ）前記ゲート絶縁層上に、パターン化された半導体層を形成するステップと、（iv）前記パターン化された半導体層上に、ソース及びドレインを有するパターン化された第２導電層を形成し、且つ、データラインがソースに電気的接続されるステップと、（v）前記パターン化された第２導電層及び基板上に、パターン化された保護層を形成するステップと（vi）前記パターン化された保護層上に、パターン化された透明導電層を形成するステップとを含む方法。【選択図】図２
2009099977.tif 000002
【特許請求の範囲】
【請求項１】
薄膜トランジスタアレイパネルの形成方法であって、
（i）基板上に、ゲートライン及び遮蔽パターンを有するパターン化された第１導電層を形成するステップと、
（ii）前記パターン化された第１導電層及び基板上に、ゲート絶縁層を形成するステップと、
（iii）前記ゲート絶縁層上にパターン化された半導体層を形成するステップと、
（iv）前記パターン化された半導体層上に位置されるソースとドレインと、前記ソースに電気的接続されるデータラインとを有するパターン化された第２導電層を形成するステップと、
（v）前記パターン化された第２導電層及び基板上に、パターン化された保護層を形成するステップと、
（vi）前記パターン化された保護層上に、パターン化された透明導電層を形成するステップと
を含むことを特徴とする薄膜トランジスタアレイパネルの形成方法。
【請求項２】
前記パターン化された第１導電層を形成するステップは、更に前記ゲートラインと前記遮蔽パターンとの間に間隙を形成することを含むことを特徴とする請求項１に記載の方法。
【請求項３】
前記間隙の幅が６μｍより小さいことを特徴とする請求項２に記載の方法。
【請求項４】
前記パターン化された第１導電層を形成するステップは、
（i）前記基板上に第１導電層を形成することと、
（ii）前記第１導電層上に第１フォトレジストパターンを形成することと、
（iii）前記第１フォトレジストパターンをマスクとして前記第１導電層をエッチングして、前記基板上に前記ゲートライン及び該ゲートラインに隣接する前記遮蔽パターンを形成することと、
（iv）前記第１フォトレジストパターンを除去することと、
を含むことを特徴とする請求項１に記載の方法。
【請求項５】
前記パターン化された半導体層を形成するステップは、
（i）前記ゲート絶縁層上に真性半導体層を形成することと、
（ii）前記真性半導体層上にドープ半導体層を形成することと、
（iii）前記ドープ半導体層上に第２フォトレジストパターンを形成することと、
（iv）前記第２フォトレジストパターンをマスクとして前記真性半導体層及びドープ半導体層をエッチングして、前記パターン化された半導体層を形成することと、
（v）前記第２フォトレジストパターンを除去することと、
を含むことを特徴とする請求項１に記載の方法。
【請求項６】
前記パターン化された第２導電層を形成するステップは、
（i）前記ドープ半導体層及びゲート絶縁層上に第２導電層を形成することと、
（ii）前記第２導電層上に第３フォトレジストパターンを形成することと、
（iii）前記第３フォトレジストパターンをマスクとして前記第２導電層をエッチングして、前記ドープ半導体層上には、前記ソース及びドレインを形成し、前記ゲート絶縁層上には、前記データラインを形成することと、
（iv）前記第３フォトレジストパターンを除去することと、
を含むことを特徴とする請求項１に記載の方法。
【請求項７】
前記パターン化された保護層を形成するステップは、
（i）前記パターン化された第２導電層及び基板上に保護層を形成することと、
（ii）前記保護層上に第４フォトレジストパターンを形成することと、
（iii）前記第４フォトレジストパターンをマスクとして前記保護層をエッチングして接触孔を形成し、前記ドレインの少なくとも一部を露出させることと、
（iv）前記第４フォトレジストパターンを除去することと、
を含むことを特徴とする請求項１に記載の方法。
【請求項８】
前記パターン化された透明導電層を形成するステップは、
（i）前記パターン化された保護層上に透明導電層を形成することと、
（ii）前記透明導電層上に第５フォトレジストパターンを形成することと、
（iii）前記第５フォトレジストパターンをマスクとして前記透明導電層をエッチングして、前記パターン化された透明導電層を形成し、該パターン化された透明導電層は、前記接触孔を通じて前記ドレインと電気的接続されることと、
（iv）前記第５フォトレジストパターンを除去することと、
を含むことを特徴とする請求項７に記載の方法。
【請求項９】
前記パターン化された第１導電層を形成するステップは、更に前記データラインの下方に設置される遮蔽ラインを形成することを含むことを特徴とする請求項１に記載の方法。
【請求項１０】
前記パターン化された半導体層とパターン化された第２導電層を形成するステップは、ハーフトーンマスクプロセスまたはグレートーンマスクプロセスによって完成されることを特徴とする請求項９に記載の方法。
【請求項１１】
前記パターン化された半導体層及びパターン化された第２導電層を形成するステップは、
（i）前記ゲート絶縁層上に真性半導体層を形成することと、
（ii）前記真性半導体層上にドープ半導体層を形成することと、
（iii）前記ドープ半導体層上に第２導電層を形成することと、
（iv）ハーフトーンマスクまたはグレートーンマスクによって、前記第２導電層上に第６フォトレジストパターンを形成することと、
（v）前記第６フォトレジストパターンをマスクとして前記第２導電層、ドープ半導体層及び真性半導体層をエッチングして、前記パターン化された半導体層及び該パターン化された半導体層上のパターン化された第２導電層を形成することと、
（vi）前記第６フォトレジストパターンを除去することと、
を含むことを特徴とする請求項９に記載の方法。
【請求項１２】
前記ゲートラインと前記パターン化された透明導電層との間に蓄積コンデンサを更に形成するステップを含むことを特徴とする請求項１に記載の方法。
【請求項１３】
前記遮蔽パターンの幅は、少なくとも前記ソースの幅と等しいことを特徴とする請求項１に記載の方法。
【請求項１４】
請求項１に記載の方法によって製造される薄膜トランジスタアレイパネル。
【請求項１５】
薄膜トランジスタアレイパネルであって、
（i）基板と、
（ii）ゲートライン、ゲート及び前記ゲートラインに隣接する遮蔽パターンを有し、且つ、全てが前記基板上に形成されるパターン化された第１導電層と、
（iii）前記パターン化された第１導電層上に形成されるゲート絶縁層と、
（iv）前記ゲート絶縁層上に形成され、且つ、少なくとも一部が前記ゲート及び遮蔽パターン上に設置されるパターン化された半導体層と、
（v）前記パターン化された半導体層上に設置されるソースとドレイン、及び前記ソースに電気的接続されるデータラインとを含む第２導電層と、
（vi）前記ソース、ドレイン及びデータライン上に形成され、前記ドレインの少なくとも一部を露出させるパターン化された保護層と、
（vii）前記パターン化された保護層上に形成され、画素電極を有し、且つ前記ドレインと電気的接続される透明導電層と、
を含むことを特徴とする薄膜トランジスタアレイパネル。
【請求項１６】
前記遮蔽パターンは長方形であることを特徴とする請求項１５に記載の薄膜トランジスタアレイパネル。
【請求項１７】
前記ゲートラインと遮蔽パターンは、同じ層に形成されることを特徴とする請求項１５に記載の薄膜トランジスタアレイパネル。
【請求項１８】
前記データラインは、前記パターン化された半導体層上に設置されることを特徴とする請求項１５に記載の薄膜トランジスタアレイパネル。
【請求項１９】
前記画素電極は、前記ゲートラインの少なくとも一部と重なって、蓄積コンデンサを形成することを特徴とする請求項１５に記載の薄膜トランジスタアレイパネル。
【請求項２０】
前記ゲートと遮蔽パターンは、間隙で隔てられることを特徴とする請求項１５に記載の薄膜トランジスタアレイパネル。
【請求項２１】
前記間隙の幅は６μｍより小さいことを特徴とする請求項２０に記載の薄膜トランジスタアレイパネル。
【請求項２２】
前記基板上に設置され、且つ前記データラインの下方に位置される遮蔽ラインを更に含むことを特徴とする請求項１５に記載の薄膜トランジスタアレイパネル。
【請求項２３】
前記遮蔽パターンの幅は、少なくとも前記ソースの幅と等しいことを特徴とする請求項１５に記載の薄膜トランジスタアレイパネル。
【請求項２４】
前記パターン化された半導体層は、真性半導体層とドープ半導体層を含むことを特徴とする請求項１５に記載の薄膜トランジスタアレイパネル。
【請求項２５】
前記ドレインは、第１端及び第１端と対向する第２端を有する延長された導電バーであり、前記ソースは、前記パターン化された半導体層上に形成されるＵ形の導電層であって、該ソースは、前記ドレインの第１端を実質的に囲み、Ｕ形チャネル領域を形成することを特徴とする請求項１５に記載の薄膜トランジスタアレイパネル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶ディスプレイ内の薄膜トランジスタの光リーク電流を低減させる装置及びその方法に関する。
【背景技術】
【０００２】
電子マトリクスアレイは、通常、液晶ディスプレイ（ＬＣＤ）等に用いられる装置である。このような装置は、行と列のアドレスラインで配列され、これらのラインは、水平と垂直方向に沿って隔てられ、ある角度で互いに交差し、複数の交差点を形成する。各交差点は、１つのアドレス指定可能な表示素子に対応し、この表示素子は、画像アレイの画素、または液晶ディスプレイの画素であっても良い。スイッチングまたは絶縁素子の例えば薄膜トランジスタは、各表示素子と接続されて、液晶ディスプレイ内の一部画素のアドレスを指定する。
【０００３】
構造上、これらの薄膜トランジスタは、通常ソース、ドレイン、ゲートとを含み、半導体材料を有する薄膜（例えばアモルファスシリコン、ａ−Ｓｉ）がソースとドレインとの間に堆積される。ゲートは、半導体と隣接されているが、ゲート絶縁層で電気的絶縁される。薄膜トランジスタのソースとドレインとの間を流れる電流は、ゲートに供給される電圧によって制御される。正電圧（例えば＋１０ボルト）を薄膜トランジスタのゲートに供給すると、導電チャネルが形成され、薄膜トランジスタのソースとドレインとの間に電流が流れる。
【０００４】
薄膜トランジスタのドレインは、通常画素電極と電気的接続されるので、薄膜トランジスタのソースは、よく画素信号入力（ｉｍａｇｅ  ｓｉｇｎａｌ  ｉｎｐｕｔ）と電気的接続される。例えば、液晶ディスプレイの応用において、ゲートに電圧（例えば＋１０ボルト）を提供する同時に画像信号入力を通じて薄膜トランジスタのソースにビデオ電圧を提供すると、半導体層内に導電チャネルが形成され、電流がドレインからソースに流れ、対応する液晶ディスプレイの画素電極を充電させ、画素をオン状態にさせる。液晶ディスプレイの応用において、ドレインが達する電圧は、通常オン状態での画像信号入力によってソースに提供された電圧と近い。画像信号入力によってソースに提供される電圧の大きさにより、特定画素内の液晶材料に提供する電圧の大きさが決められ、従って、ディスプレイのグレースケールを制御することができる。ゲートに電圧が提供されなくなると、画素は充電を止めるが、次のフレームでは依然としてオン状態を保持する。
【０００５】
図５−１、５−２と、５−３に示すように、従来の薄膜トランジスタは、島状の凸出（ｉｓｌａｎｄ  ｏｕｔ）構造２００をなしている。このような構造は、バックライト源の影響を直接受けて、薄膜トランジスタに光リーク電流を生じさせ、薄膜トランジスタ液晶ディスプレイ（ＴＦＴ  ＬＣＤ）の性能を低下させる。図５−１は、薄膜トランジスタの島状に凸出した構造２００の俯瞰図を表しており、図５−２は、断面図を示す。図５−２に示すように、ゲート金属部分２１０は、基板２０５上に形成され、ゲート絶縁層２１２は、ゲート金属部分２１０上に形成されており、また、真性半導体層２１４とドープ半導体層２１６はゲート絶縁層２１２上に形成されている。また、ソース２０２とドレイン２０４としての導電層２１８は、真性半導体層２１４及びドープ半導体層２１６を覆う。図５−３は、薄膜トランジスタの島状の凸出構造２００の図５−１のＢ−Ｂ’断面図を示している。保護層２２０と透明導電層２２２（例えばインジウムスズ酸化物）は、図５−２に示した薄膜トランジスタ構造の頂部に形成される。
【０００６】
当業者（とうぎょうしゃ）にはよく知られているように、島状に凸出した薄膜トランジスタ構造を持つ半導体のアモルファスシリコンの特性の一つは、正常な光線、または強い光の下でアモルファスシリコンが光電流（即ち、画素がオン状態にある時、リーク電流がソースから半導体層を通過してドレインへと流れる）を発生することである。従って、薄膜トランジスタのリーク電流は、液晶ディスプレイの全体的な品質を決める重要な要素である。薄膜トランジスタの高いリーク電流は、液晶ディスプレイのディスプレイ性能を低下させる。マイナスの影響として、一貫性のない、不均一な（ｉｎｃｏｎｓｉｓｔｅｎｔ／ｎｏｎ−ｕｎｉｆｏｒｍ）グレースケールと、クロストーク（ｃｒｏｓｓｔａｌｋ）と、遮光（ｓｈａｄｉｎｇ）と、明滅（ｆｌｉｃｋｅｒ）と、または残像（ｉｍａｇｅ  ｓｔｉｃｋｉｎｇ）などがある。リーク電流は、従来の薄膜トランジスタが生じる欠点である。従来の薄膜トランジスタは、例えば、アモルファスシリコンの半導体材料で製造され、且つ島状に凸出した薄膜トランジスタ構造を持っている。
【０００７】
現在、薄膜トランジスタのリーク電流を低減させるための多くの方法が既に存在する。例えば、結晶シリコンと多結晶シリコンの薄膜トランジスタに、軽くドープしたドレイン（ｌｉｇｈｔｌｙ  ｄｏｐｅｄ  ｄｒａｉｎ）構造またはオフセットドレイン（ｄｒａｉｎ  ｏｆｆｓｅｔ）構造を形成する方法がある。しかし、この方法では、他に製造ステップ（即ち、フォト、イオン注入など）が必要とする。もう１つの方法は、図６−１、６−２に示すように、薄膜トランジスタの島状に凹入した（ｉｓｌａｎｄ  ｉｎ）構造３００を用いている。図６−１は、薄膜トランジスタの島状に凹入した構造３００の俯瞰図を示しており、図６−２は、その断面図である。ゲート金属部分３１０は、基板３０５上に形成され、ゲート絶縁層３１２は、ゲート金属部分３１０上に形成されており、真性半導体層３１４とドープ半導体層３１６は、ゲート絶縁層３１２上に形成されている。図５−２の島状に凸出した薄膜トランジスタの構造と比べ、図６−２の真性半導体層３１４とドープ半導体層３１６は、やや狭い。ソース３０２とドレイン３０４としての導電層３１８は、真性半導体層３１４とドープ半導体層３１６を覆う。真性半導体層（アモルファスシリコン）のサイズが減少されることによって、露光されるアモルファスシリコンも著しく減少され、従って、光リーク電流が減少される。
【０００８】
島状に凹入した薄膜トランジスタの構造は、光リーク電流を減少させられるが、他に、追加マスク（ａｄｄｉｔｉｏｎａｌ  ｍａｓｋ）、フォトリソグラフィー（ｐｈｏｔｏｌｉｔｈｏｇｒａｐｈｉｃ）と、エッチング（ｅｔｃｈｉｎｇ）プロセスが必要であるため、大量生産には不利である。大量生産の製造ステップを統一させるために、通常、真性アモルファスシリコン、ソースとドレイン金属を、ゲート絶縁層上に同時に堆積させる。このプロセスにより、薄膜トランジスタは、必ず島状に凸出した構造を用いなければならない。
【０００９】
以上で分るように、業界では、薄膜トランジスタのリーク電流を低減させ、且つ、他に製造ステップを必要としない、新しい薄膜トランジスタ構造と製造方法が求められている。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
液晶ディスプレイの薄膜トランジスタの光リーク電流を低減させる装置及びその方法を提供する。
【課題を解決するための手段】
【００１１】
本発明は、薄膜トランジスタアレイパネルとその製造方法に関する。１つの実施例の製造方法には、下記のステップが含まれている。即ち、（i）ゲートライン及び遮蔽パターンを含むパターン化された第１導電層を基板上に形成されるステップと、（ii）前記パターン化された第１導電層と前記基板上にゲート絶縁層を形成するステップと、（iii）前記ゲート絶縁層上にパターン化された半導体層を形成するステップと、（iv）前記パターン化された半導体層上に設置されるソース、ドレイン、及び前記ソースに電気的接続されるデータラインが含まれるパターン化された第２導電層を形成するステップと（v）前記パターン化された第２導電層及び前記基板上にパターン化された保護層を形成するステップと（vi）前記パターン化された保護層上にパターン化された透明導電層を形成するステップとが含まれている。１つの実施例において、前記パターン化された第１導電層を形成するステップには、更に前記ゲートラインと前記遮蔽パターンとの間に間隙を形成するステップを含み、前記間隙の幅は、６μｍより小さい。もう１つの実施例では、前記パターン化された第１導電層を形成するステップには、更に、遮蔽ラインを前記データラインの下方に形成するステップを含む。
【００１２】
１つの実施例において、前記パターン化された第１導電層を形成するステップは下記のようである。即ち、（i）前記基板上に第１導電層を形成するステップと、（ii）前記第１導電層上に第１フォトレジストパターンを形成するステップと、（iii）第１フォトレジストパターンをマスクとして前記第１導電層をエッチング（ｅｔｃｈｉｎｇ）して、前記基板上に前記ゲートライン及び前記ゲートラインに隣接する前記遮蔽パターンを形成させるステップと、（iv）前記第１フォトレジストパターンを除去するステップとが含まれている。
【００１３】
１つの実施例において、前記パターン化された半導体層を形成するステップは下記のようである。即ち、（i）前記ゲート絶縁層上に真性半導体層を形成するステップと、（ii）前記真性半導体層上にドープ半導体層を形成するステップと、（iii）前記ドープ半導体層上に第２フォトレジストパターンを形成するステップと、（iv）前記第２フォトレジストパターンをマスクとして前記真性半導体層及び前記ドープ半導体層をエッチングして、パターン化される半導体層を形成するステップと、（v）前記第２フォトレジストパターンを除去するステップとを含む。
【００１４】
１つの実施例において、前記パターン化された第２導電層を形成するステップは下記のようである。即ち、（i）前記ドープ半導体層上に第２導電層を形成するステップと、（ii）前記第２導電層上に第３フォトレジストパターンを形成するステップと、（iii）前記第３フォトレジストパターンをマスクとして前記第２導電層をエッチングして、前記ドープ半導体層上に前記ソースと前記ドレインを形成させ、且つ、前記ゲート絶縁層上に前記データラインを形成させるステップと、（iv）前記第３フォトレジストパターンを除去するステップとを含む。
【００１５】
１つの実施例において、前記パターン化された保護層を形成するステップは下記のようである。即ち、（i）前記パターン化された第２導電層上及び前記基板上に保護層を形成するステップと、（ii）前記保護層上に第４フォトレジストパターンを形成するステップと、（iii）第４フォトレジストパターンをマスクとして前記保護層をエッチングして接触孔を形成させ、前記ドレインの少なくとも一部を露出させるステップと、（iv）前記第４フォトレジストパターンを除去するステップとを含む。
【００１６】
１つの実施例において、前記パターン化された透明導電層を形成するステップは下記のようである。即ち、（i）前記パターン化された保護層上に透明導電層を形成するステップと、（ii）前記透明導電層上に第５フォトレジストパターンを形成するステップと、（iii）前記第５フォトレジストパターンをマスクとして前記透明導電層をエッチングして、前記パターン化された透明導電層を形成させ、且つ前記接触孔によって前記ドレインと電気的接続されるステップと、（iv）前記第５フォトレジストパターンを除去するステップとを含む。
【００１７】
１つの実施例において、前記パターン化された半導体層と前記パターン化された第２導電層を形成するステップは、ハーフトーンマスク（ｈａｌｆ−ｔｏｎｅ  ｍａｓｋ）またはグレートーンマスク（ｇｒａｙ−ｔｏｎｅ  ｍａｓｋ）によって完成される。
【００１８】
１つの実施例において、前記パターン化された半導体層と前記パターン化された第２導電層を形成するステップは下記のようである。即ち、（i）前記ゲート絶縁層上に真性半導体層を形成するステップと、（ii）前記真性半導体層上にドープ半導体層を形成するステップと、（iii）前記ドープ半導体層上に第２導電層を形成するステップと、（iv）ハーフトーンマスクまたはグレートーンマスクで、前記第２導電層上に第６フォトレジストパターンを形成するステップと、（v）前記第６フォトレジストパターンをマスクとして、前記第２導電層、前記ドープ半導体層及び前記真性半導体層とをエッチングして、前記パターン化された半導体層及び前記パターン化された半導体層上の前記パターン化された第２導電層を形成するステップと、（vi）前記第６フォトレジストパターンを除去するステップとを含む。
【００１９】
１つの実施例において、本発明の製造方法は、更に前記ゲートラインと前記パターン化された透明導電層との間に蓄積コンデンサを形成するステップを含む。もう１つの実施例では、前記遮蔽パターンの幅は、少なくとも前記ソースの幅と等しい。
【００２０】
本発明のもう一つの態様は、液晶ディスプレイ装置の薄膜トランジスタアレイパネルを提供する。１つの実施例において、薄膜トランジスタアレイパネルは、（i）基板と、（ii）ゲートライン、ゲート及び前記ゲートラインに隣接する遮蔽パターンを有し、前記基板上に全てが形成されているパターン化された第１導電層と、（iii）前記パターン化された第１導電層上に形成されるゲート絶縁層と、（iv）前記ゲートと前記遮蔽パターンとの上方のゲート絶縁層上に形成されるパターン化された半導体層と、（v）前記パターン化された半導体層上に設置されるソース、ドレイン、及び（vi）前記ソースに電気的接続されるデータラインを有する第２導電層と、（vii）前記ソース、ドレイン、データライン上に形成され、前記ドレインの少なくとも一部を露出させるパターン化された保護層と、（viii）前記パターン化された保護層上に形成される画素電極を有し、接触孔を通じて前記ドレインと電気的接続される透明導電層とを含む。
【００２１】
１つの実施例において、前記遮蔽パターンは長方形である。もう１つの実施例において、前記薄膜トランジスタアレイパネルは、前記基板上に設置され、且つ前記データラインの下方に位置されている遮蔽ラインを更に含む。前記ゲートライン、前記遮蔽パターンと、前記遮蔽ラインは、同じ層に形成されている。前記データラインは、前記パターン化された半導体層上に設置される。
【００２２】
１つの実施例において、前記パターン化された半導体層、前記ソース、ドレイン及びデータラインは、ハーフトーンマスクまたはグレートーンマスクによって形成される。もう１つの実施例において、前記画素電極は、少なくとも前記ゲートラインの一部と重なって、蓄積コンデンサを形成する。前記ゲートと前記遮蔽パターンとは、幅が６μｍより小さい間隙（ｇａｐ）で隔てられている。前記遮蔽パターンの幅は、少なくとも前記ソースの幅と等しい。
【００２３】
１つの実施例において、前記パターン化された半導体層は、真性半導体層を有し、その上にドープ半導体層が形成されている。前記ドレインは、第１端と第1端に対向する第２端とを有する延長された導電バー（ｂａｒ）であり、前記ソースは、前記パターン化された半導体層上に形成されたＵ形の導電層である。前記ソースは、実質的に前記ドレインの第１端を囲み、Ｕ形チャネル領域を形成する。
【発明の効果】
【００２４】
本発明の実施例による薄膜トランジスタの暗電流（曲線６２２）は、他の２種類の薄膜トランジスタの構造と比べ、やや大きく、光電流曲線６０４、６１４と、６２４のいずれよりも著しく小さい。しかし、本発明の実施例の薄膜トランジスタの光電流６２４は、従来の島状に凸出した構造の薄膜トランジスタの光電流６１４より明らかに小さく、且つ従来の島状に凹入した構造の薄膜トランジスタの光電流６０４とほぼ等しい。従って、本発明は、簡易化した製造プロセスで光リーク電流を減少させる方法を提供する。
【発明を実施するための最良の形態】
【００２５】
本発明の目的、特徴、長所がより明確に判るよう、以下に実施例を挙げ、図面を参照にしながら、詳細に説明する。
【実施例】
【００２６】
以下、本発明の各実施例を詳述する。
【００２７】
本発明の各実施例は、図１〜図７の図面を参照しながら説明をする。本発明の目的は、液晶ディスプレイ内の薄膜トランジスタの光リーク電流を低減させる方法に関する。
【００２８】
図１は、本発明の実施例の光リーク電流を低減させる薄膜トランジスタの俯瞰図を示している。図２は、図１の薄膜トランジスタ１００のＡ−Ａ’断面図を示している。
【００２９】
液晶ディスプレイ装置は、複数の薄膜トランジスタ１００を用いて薄膜トランジスタアレイパネルを形成する。液晶ディスプレイ装置の薄膜トランジスタアレイパネルは、マトリクス方式で配列される複数の薄膜トランジスタの画素構造を有して、対応する液晶ディスプレイの複数の画素表示領域を形成し、より大きな表示領域を構成する。
【００３０】
薄膜トランジスタアレイパネルの各薄膜トランジスタは、基板５とパターン化された第１導電層１０を含み、パターン化された第１導電層１０は、ゲートライン１１と、ゲート１０６と、ゲートライン１１に隣接する遮蔽パターン３０とを有し、全て基板５上に形成されている。各薄膜トランジスタは、パターン化された第１導電層１０上に形成されるゲート絶縁層１２と、ゲート１０６及び遮蔽パターン３０の上方のゲート絶縁層１２上に形成されるパターン化された半導体層１４と、パターン化された半導体層１４上に位置され、且つ、ソース１０２とドレイン１０４とを有するパターン化された第２導電層１８と、ソース１０２と電気的接続されるデータライン１３と（図４−２に図示）を更に含んでいる。パターン化された保護層２０は、ソース１０２と、ドレイン１０４と、データライン１３上に形成され、ドレイン１０４の少なくとも一部を露出させる。画素電極３２を有するパターン化された透明導電層２２は、パターン化された保護層２０上に形成され、且つパターン化された保護層２０によって定義される接触孔１１０によりドレイン１０４と電気的接続される。
【００３１】
図１の俯瞰図に示すように、薄膜トランジスタの基板上に形成される遮蔽パターン３０は、実質的に長方形である。ゲートライン１１と遮蔽パターン３０は、パターン化された第１導電層１０の一部である。
【００３２】
図３−３に示すように、１つの実施例において、ゲートライン１１と、ゲート１０６と、遮蔽パターン３０とを含むパターン化された第１導電層１０は、基板５上に形成されている。真性半導体層１５とドープ半導体層１６とを含むパターン化された半導体層１４は、ゲート１０６と遮蔽パターン３０の上方のゲート絶縁層１２上に形成されている。データライン１３は、ゲート絶縁層１２上に設置されている。
【００３３】
図２と図４−１に示すように、もう１つの実施例において、ゲートライン１１と、ゲート１０６と、遮蔽パターン３０と遮蔽ライン４５とを有するパターン化された第１導電層１０は、基板５上に形成されている。図４−２に示すように、パターン化された半導体層１４は、真性半導体層１５とドープ半導体層１６とを含む。ドープ半導体層１６は、真性半導体層１５がイオン注入された後に、形成されでも良い。データライン１３は、パターン化された半導体層１４上に設置されている。遮蔽ライン３５は、データライン１３の下に位置されている。パターン化された半導体層１４とデータライン１３は、ハーフトーンマスクまたはグレートーンマスクで形成される。
【００３４】
図３−５に示すように、画素電極３２は、パターン化された透明導電層２２の一部であり、且つ、ゲートライン１１の少なくとも一部と重なり、画素電極３２とゲートライン１１の重なる部分にゲート絶縁層１２が画素電極３２とケーとラインとの間に介在されて蓄積コンデンサを形成する。ゲート１０６と遮蔽パターン３０は、幅が６μｍより小さい間隙（ｇａｐ）１４０で隔てられており、遮蔽パターン３０の幅は、少なくとも図１のソース１０２の幅Ｗと等しい。
【００３５】
図１に示すように、ドレイン１０４は、延長された導電バー（ｂａｒ）であって、第１端１０４ａと、対向する第２端１０４ｂとを有する。ソース１０２は、Ｕ形の導電層であって、パターン化された半導体層１４上に形成されている。ソース１０２は、ドレイン１０４の第１端１０４ａを囲み、Ｕ形チャネル領域１１２を形成している。
【００３６】
図２に示すように、ドレイン１０４の少なくとも一部は、パターン化された透明導電層２２の少なくとも一部と重なる。重なる領域に、接触孔１１０が形成されて、パターン化された第２導電層１８をパターン化された透明導電層２２に電気的接続させる。ドレイン１０４は、パターン化された第２導電層１８の一部である。パターン化された透明導電層２２は、画素表示領域を形成する。画素表示領域は、パターン化された第１導電層１０の少なくとも一部と重なる。透明導電層２２は、インジウムスズ酸化物（ＩＴＯ）層、インジウム亜鉛酸化物（ＩＺＯ）層、または上述の材料の組み合わせであっても良い。
【００３７】
本発明のもう一つの実施例は、光リーク電流を低減させる薄膜トランジスタアレイパネルの製造方法に関する。１つの実施例において、前記方法は次のステップが含まれている。即ち、
（i）基板５上に、ゲートライン１１と、ゲート１０６と、遮蔽パターン３０とを有するパターン化された第１導電層１０を形成するステップと；
（ii）パターン化された第１導電層１０と基板５上に、ゲート絶縁層１２を形成するステップと；
（iii）ゲート絶縁層１２上に、パターン化された半導体層１４を形成するステップと；
（iv）パターン化された半導体層１４上に、ソース１０２及びドレイン１０４を含むパターン化された第２導電層１８を形成し、且つ、ソース１０２に電気的接続されるデータライン１３を形成するステップと；
（v）パターン化された第２導電層１８上と基板５上に、パターン化された保護層２０を形成するステップと；
（vi）パターン化された保護層２０上に、パターン化された透明導電層２２を形成するステップとが含まれている。
【００３８】
これらのステップは、本発明の実施例の上述のステップ通りに順次に行っても、当業者によく知られるその他の順番で行っても良い。
【００３９】
図３−１〜３−５は、本発明の実施例の光リーク電流を低減させる薄膜トランジスタの製造ステップを示している。ここでは、１つの薄膜トランジスタの製造プロセスについて説明しているが、一つまたは複数の薄膜トランジスタも類似のプロセスで製造することができる。
【００４０】
図３−１に示すように、第１フォトレジストパターンによってパターン化された第１導電層１０を形成している。パターン化された第１導電層１０は、ゲートライン１１と、ゲート１０６と、遮蔽パターン３０とを含む。第１フォトレジストパターンでゲートライン１１と、ゲート１０６と、遮蔽パターン３０とを形成するステップは下記のようである。即ち、
（i）物理気相堆積法（ＰＶＤ）で、基板５上に第１導電層を堆積するステップと；
（ii）第１導電層上に、第１フォトレジストパターンを堆積するステップと；
（iii）第１フォトレジストパターンをマスクとして第１導電層をエッチングし、基板５上にゲートライン１１、ゲート１０６、遮蔽パターン３０をそれぞれ形成するステップと、
（iv）ゲートライン１１、ゲート１０６、遮蔽パターン３０上の第１フォトレジストパターンを除去するステップとが含まれている。
【００４１】
同様に、これらのステップは、上述のステップ通り、順次に行なっても、または、その他の一つまたは複数のステップを取り替えて行なっても良い。
【００４２】
エッチングプロセスは、ドライエッチングプロセス、ウエットエッチングプロセス、または両者の組み合わせであっても良い。第１導電層の材料は、金属、金属酸化物、または両者の組み合わせであっても良い。ゲート１０６と遮蔽パターン３０との間は、間隙１４０を有する。１つの実施例において、遮蔽パターン３０の幅は、少なくともＵ形ソース１０２（図１に図示）の幅と等しい。
【００４３】
図３−２に示すように。第２フォトレジストパターンによってパターン化された第１導電層１４を形成するステップは、下記のようである。即ち、
（i）第１プラズマ化学気相堆積法で、ゲートライン１１、ゲート１０６及び遮蔽パターン３０上にゲート絶縁層１２を形成するステップと；
（ii）第２プラズマ化学気相堆積法プロセスで、ゲート絶縁層１２上に真性半導体層１５を堆積するステップと；
（iii）第３プラズマ化学気相堆積法プロセスで、真性半導体層１５上にドープ半導体層１６を堆積するステップと；
（iv）ドープ半導体層１６上に第２フォトレジストパターンを堆積するステップと；
（v）第２フォトレジストパターンをマスクとしてドープ半導体層１６と真性半導体層１５をドライエッチングして、パターン化された半導体層１４を形成するステップと；
（vi）ドープ半導体層１６上の第２フォトレジストパターンを除去するステップとが含まれている。
【００４４】
同様に、これらのステップは、上述のステップ通り、順次に行っても、またはその他の一つまたは複数のステップを取り替えて行っても良い。
【００４５】
図３−３に示すように、第３フォトレジストパターンによってパターン化された第２導電層１８を形成する。パターン化された第２導電層１８は、データライン１３と、ソース１０２と、ドレイン１０４とを含む。第３フォトレジストパターンでデータライン１３と、ソース１０２と、ドレイン１０４とを形成するステップは下記のようである。即ち、
（i）物理気相堆積法プロセスで、ドープ半導体層１６及びゲート絶縁層１２上に第２導電層を堆積するステップと；
（ii）第２導電層上に第３フォトレジストパターンを堆積するステップと；
（iii）第３フォトレジストパターンをマスクとして第２導電層をエッチングして、データライン１３、ソース１０２、ドレイン１０４を形成するステップと；
（iv）データライン１３、ソース１０２、ドレイン１０４上の第３フォトレジストパターンを除去するステップとが含まれている。
【００４６】
同様に、これらのステップは、上述のステップ通り、順次に行っても、またはその他の一つまたは複数のステップを取り替えて行っても良い。
【００４７】
エッチングプロセスは、ドライエッチングプロセス、ウエットエッチングプロセス、または両者の組み合わせであっても良い。第２導電層の材料は、金属、金属酸化物、または両者の組み合わせであっても良い。
【００４８】
図３−４に示すように、第４フォトレジストパターンによってパターン化された保護層２０を形成するステップは下記のようである。即ち、
（i）プラズマ化学気相堆積法プロセスで、データライン１３、ソース１０２、ドレイン１０４上に保護層を堆積するステップと；
（ii）保護層上に第４フォトレジストパターンを堆積するステップと；
（iii）第４フォトレジストパターンをマスクとして保護層をエッチングして接触孔１１０を形成し、この接触孔１１０を透明導電層２２とドレイン１０４との間の接点（ｃｏｎｔａｃｔ）とするステップと；
（iv）第４フォトレジストパターンを除去するステップとが含まれている。
【００４９】
同様に、これらのステップは、上述のステップ通り順次に行っても、またはその他の一つまたは複数のステップを取り替えて行っても良い。
【００５０】
エッチングプロセスは、ドライエッチングプロセス、ウエットエッチングプロセス、または両者の組み合わせであっても良い。
【００５１】
図３−５に示すように、第５フォトレジストパターンによって画素電極３２を有するパターン化された透明導電層２２を形成する。第５フォトレジストパターンは、ゲートライン１１の少なくとも一部と重なるように設置される。第５フォトレジストパターンによって画素電極３２を有するパターン化された透明導電層２２を形成するステップは下記のようである。即ち、
（i）物理気相堆積法プロセスで、保護層２０上に透明導電層を堆積するステップと；
（ii）透明導電層上に第５フォトレジストパターンを堆積するステップと；
（iii）第５フォトレジストパターンをマスクとして透明導電層をエッチングして画素電極３２を形成するステップと；
（iv）画素電極３２上の第５フォトレジストパターンを除去するステップとが含まれている。
【００５２】
エッチングプロセスは、ドライエッチングプロセス、ウエットエッチングプロセス、または両者の組み合わせであっても良い。１つの実施例において、透明導電層は、インジウムスズ酸化物（ＩＴＯ）層であって、もう１つの実施例において、透明導電層は、インジウム亜鉛酸化物（ＩＺＯ）層である。他のもう１つの実施例において、透明導電層は、インジウムスズ酸化物層とインジウム亜鉛酸化物層との組み合わせである。
【００５３】
図４−１〜４−４は、本発明のもう一つの実施例による光リーク電流を低減させる薄膜トランジスタの製造ステップを示している。ここでは、１つの薄膜トランジスタの製造プロセスについて説明したが、一つまたは複数の薄膜トランジスタでも類似のプロセスで製造することができる。
【００５４】
図４−１に示すように、第１遮蔽パターンによって、ゲートライン１１と、ゲート１０６と、遮蔽パターン３０と、遮蔽ライン３５とを有するパターン化された第１導電層１０を形成する。製造ステップは、前述のように行われても良い。
【００５５】
図４−２に示すように、ゲート絶縁層１２は、パターン化された第１導電層１０上に形成される。パターン化された半導体層１４とパターン化された第２導電層１８は、ハーフトーンマスクプロセスまたはグレートーンマスクプロセスにより完成される。
【００５６】
パターン化された半導体層１４とパターン化された第２導電層１８を形成するステップはは下記のようである。即ち、
（i）ゲート絶縁層１２上に真性半導体層１５を堆積するステップと；
（ii）真性半導体層１５上にドープ半導体層１６を堆積するステップと；
（iii）ドープ半導体層１６上に第２導電層を堆積するステップと；
（iv）ハーフトーンマスクまたはグレートーンマスクによって、第２導電層上に第６フォトレジストパターンを形成するステップと；
（v）第６フォトレジストパターンをマスクとして第２導電層と、ドープ半導体層１６と、真性半導体層１５とをエッチングし、次に、一部の第６フォトレジストパターンを灰化処理した後、露出された第２導電層とドープ半導体層１６をエッチングして、パターン化された半導体層１４及びパターン化された半導体層１４上に位置されるデータライン１３と、ソース１０２と、ドレイン１０４とを形成するステップと；
（vi）第６フォトレジストパターンを除去するステップとが含まれている。
【００５７】
遮蔽ライン３５は、データライン１３の下方に設置される。
【００５８】
次に、図４−３と図４−４に示すように、パターン化された保護層２０と画素電極３２を有するパターン化された透明導電層２２とを形成する。形成ステップは、前述のようである。
【００５９】
従来の薄膜トランジスタ構造と比べ、本発明の実施例が提供する薄膜トランジスタの構造は、新しく、且つ重大な進歩性を持っている。図７は、本発明の実施例で製造した薄膜トランジスタと、従来の島状に凸出した構造の薄膜トランジスタと、従来の島状に凹入した構造の薄膜トランジスタとの電圧−光電流関係の曲線、電圧−暗電流関係の曲線を示しており、薄膜トランジスタのゲートとドレインに、類似の電圧をかけることで、本発明の実施例の薄膜トランジスタが光リーク電流を低減させることを証明している。
【００６０】
暗電流は、光が不足している環境で、ドレイン電極とソース電極を流れる電流であって、光電流は、光が正常または強い環境で、ドレイン電極とソース電極を流れる電流である。本例において、ドレイン電極とソース電極間の電圧は、ＶＤＳ＝１０Ｖに設定されている。
【００６１】
曲線６０２は、従来の島状に凹入した構造の薄膜トランジスタの暗電流を示している。曲線６１２は、従来の島状に凸出した構造の薄膜トランジスタの暗電流を示している。曲線６２２は、本発明の実施例による薄膜トランジスタの暗電流を示している。曲線６０４は、従来の島状に凹入した構造の薄膜トランジスタの光電流を示している。曲線６１４は、従来の島状に凸出した構造の薄膜トランジスタの光電流を示している。曲線６２４は、本発明の実施例による薄膜トランジスタの光電流を示している。図７で分るように、本発明の実施例による薄膜トランジスタの暗電流（曲線６２２）は、他の２種類の薄膜トランジスタの構造と比べやや大きく、光電流曲線６０４、６１４と、６２４のいずれよりも著しく小さい。しかし、本発明の実施例の薄膜トランジスタの光電流６２４は、従来の島状に凸出した構造の薄膜トランジスタの光電流６１４より明らかに小さく、且つ従来の島状に凹入した構造の薄膜トランジスタの光電流６０４とほぼ等しい。これらの３種類の形式の薄膜トランジスタの光電流を比べると分るように、本発明は、簡易化した製造プロセスで光リーク電流が減少された方法を提供する。
【００６２】
以上、本発明の好適な実施例を例示したが、これは本発明を限定するものではなく、本発明の精神及び範囲を逸脱しない限り、当業者であれば行い得る少々の変更や修飾を付加することは可能である。従って、本発明が保護を請求する範囲は、特許請求の範囲を基準とする。
【図面の簡単な説明】
【００６３】
【図１】本発明の実施例の光リーク電流を低減させる薄膜トランジスタの俯瞰図を示している。
【図２】光リーク電流を低減させる液晶ディスプレイの画素構造の図１Ａ−Ａ’断面図である。
【図３−１】本発明の光リーク電流を低減させる薄膜トランジスタの実施例による製造ステップを示している。
【図３−２】本発明の光リーク電流を低減させる薄膜トランジスタの実施例による製造ステップを示している。
【図３−３】本発明の光リーク電流を低減させる薄膜トランジスタの実施例による製造ステップを示している。
【図３−４】本発明の光リーク電流を低減させる薄膜トランジスタの実施例による製造ステップを示している。
【図３−５】本発明の光リーク電流を低減させる薄膜トランジスタの実施例による製造ステップを示している。
【図４−１】本発明の光リーク電流を低減させる薄膜トランジスタのもう一つの実施例による製造ステップを示している。
【図４−２】本発明の光リーク電流を低減させる薄膜トランジスタのもう一つの実施例による製造ステップを示している。
【図４−３】本発明の光リーク電流を低減させる薄膜トランジスタのもう一つの実施例による製造ステップを示している。
【図４−４】本発明の光リーク電流を低減させる薄膜トランジスタのもう一つの実施例による製造ステップを示している。
【図５−１】従来の島状に凸出した構造の薄膜トランジスタの俯瞰図を示している
【図５−２】従来の島状に凸出した構造の薄膜トランジスタの断面図を示している。
【図５−３】従来の島状に凸出した構造の薄膜トランジスタの図５−１のＢ−Ｂ’断面図を示している。
【図６−１】従来の島状に凹入した構造の薄膜トランジスタの俯瞰図を示している。
【図６−２】従来の島状に凹入した構造の薄膜トランジスタの断面図を示している。
【図７】本発明の実施例で製造した薄膜トランジスタと、従来の島状に凸出した構造の薄膜トランジスタと、従来の島状に凹入した構造の薄膜トランジスタとの電圧−光電流関係の曲線、電圧−暗電流関係の曲線を示しており、薄膜トランジスタのゲートとドレインに、類似の電圧をかけることで、本発明の実施例の薄膜トランジスタが光リーク電流を低減させることを示している。
【符号の説明】
【００６４】
５、２０５、３０５  基板
１０  パターン化された第１導電層
１１  ゲートライン
１２  ゲート絶縁層
１３  データライン
１４  パターン化された半導体層
１５  真性半導体層
１６  ドープ半導体層
１８  パターン化された第２導電層
２０  パターン化された保護層
２２  パターン化された透明導電層
３０  遮蔽パターン
３２  画素電極
３５  遮蔽ライン
１００  薄膜トランジスタ
１０２、２０２、３０２  ソース
１０４、２０４、３０４  ドレイン
１０６  ゲート
１１０  接触孔
１１２  Ｕ形チャネル領域
１４０  間隙
２００  従来の薄膜トランジスタの島状に凸出した（ｉｓｌａｎｄ ｏｕｔ）構造
２１０、３１０  ゲート金属部分
２１２、３１２  ゲート絶縁層
２１４、３１４  真性半導体層
２１６、３１６  ドープ半導体層
２１８、３１８  導電層
２２０  保護層
２２２  透明導電層
３００  従来の薄膜トランジスタの島状に凹入した（ｉｓｌａｎｄ ｉｎ）構造
【図１】
2009099977.tif 000003
【図２】
2009099977.tif 000004
【図３−１】
2009099977.tif 000005
【図３−２】
2009099977.tif 000006
【図３−３】
2009099977.tif 000007
【図３−４】
2009099977.tif 000008
【図３−５】
2009099977.tif 000009
【図４−１】
2009099977.tif 000010
【図４−２】
2009099977.tif 000011
【図４−３】
2009099977.tif 000012
【図４−４】
2009099977.tif 000013
【図５−１】
2009099977.tif 000014
【図５−２】
2009099977.tif 000015
【図５−３】
2009099977.tif 000016
【図６−１】
2009099977.tif 000017
【図６−２】
2009099977.tif 000018
【図７】
2009099977.tif 000019