(57)【要約】【課題】入力整合特性と低雑音特性とを満たすことができるＭＯＳＦＥＴによる低雑音増幅回路を提供する。【解決手段】低雑音増幅回路は，信号源に接続された入力端子と，入力端子の入力信号を増幅する増幅ユニットと，入力端子と増幅ユニットとの間に設けられ信号源のインピーダンスと整合する入力インピーダンスをもつ終端回路とを有する。この終端回路は，ドレインに負荷インピーダンス回路が接続されソースに入力端子が接続されたゲート接地トランジスタを有し，ゲート接地トランジスタのソースとドレインとがそれぞれ第１，第２の容量素子を介して増幅ユニットの入力に結合されている。ゲート接地トランジスタに熱雑音が発生したとき，ソースに電圧変動が発生すると共に，ドレインにそのソース電圧変動にゲート接地トランジスタのゲインを乗じた電圧変動が逆相で発生する。よって，ソースの電圧変動とドレインの逆相の電圧変動とを第１，第２の容量素子で増幅ユニットに結合することで，ゲート接地トランジスタの熱雑音の影響を抑制または除去することができる。【選択図】図３
2009077142.tif 000002
【特許請求の範囲】
【請求項１】
信号源に接続された入力端子と，前記入力端子の入力信号を増幅する増幅ユニットと，前記入力端子と前記増幅ユニットとの間に設けられ前記信号源のインピーダンスと整合する入力インピーダンスをもつ終端回路とを有する低雑音増幅回路において，
前記終端回路は，ドレインに負荷インピーダンス回路が接続されソースに前記入力端子が接続されたゲート接地トランジスタと，前記ソースとドレインとをそれぞれ前記増幅ユニットの入力に結合する第１，第２の容量素子を有する結合回路とを有する低雑音増幅回路。
【請求項２】
請求項１において，
前記結合回路の第１の容量素子が第２の容量素子よりも大きい容量を有することを特徴とする低雑音増幅回路。
【請求項３】
請求項１において，
前記結合回路の第１の容量素子と第２の容量素子は，前記ゲート接地トランジスタの電圧ゲイン対１の容量比を有することを特徴とする低雑音増幅回路。
【請求項４】
請求項１において，
前記ゲート接地トランジスタは，カスコード接続された第１及び第２のゲート接地トランジスタを有し，前記第１のゲート接地トランジスタのドレインと前記第２のゲート接地トランジスタのソースとが接続され，前記第１のゲート接地トランジスタのソースに前記入力端子が接続され，前記第２のゲート接地トランジスタのドレインに前記負荷インピーダンス回路が接続され，前記第１のゲート接地トランジスタのソースと前記第２のゲート接地トランジスタのドレインとが前記第１，第２の容量素子を介して前記増幅ユニットの入力に結合されることを特徴とする低雑音増幅回路。
【請求項５】
請求項１において，
前記増幅ユニットは，ソース接地トランジスタを有することを特徴とする低雑音増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，低雑音増幅回路に関し，特に，ＭＯＳＦＥＴからなり熱雑音を低減した低雑音増幅回路に関する。
【背景技術】
【０００２】
携帯無線機器の小型化，省電力化に伴って，無線受信装置の入力部に設けられる低雑音増幅回路（ＬＮＡ）を従来のバイポーラトランジスタではなくＭＯＳＦＥＴで構成することが望まれている。しかし，ＭＯＳＦＥＴはそれ自体が熱雑音を発生するので，この熱雑音を抑制することが必要になる。
【０００３】
低雑音増幅回路は，入力整合特性と低雑音特性とが要求される。低雑音増幅回路は無線受信装置の入力部に設けられるので，低雑音増幅回路の入力インピーダンスを低雑音増幅回路の入力側に設けられる同軸ケーブルやフィルタなどのインピーダンスと整合させることで，アンテナから入力される微少信号を反射することなく効率的に入力することができる。そして，低雑音化することでより微少な入力信号を雑音に埋もれさせることなく受信することができる。
【０００４】
低雑音増幅回路については，例えば以下の特許文献１，２，３，非特許文献１に記載されている。
【特許文献１】特開平１１―３１９３１号公報
【特許文献２】特開２００５−６４７４７号公報
【特許文献３】特開２００２−２７１１４７号公報
【非特許文献１】F.Bruccoleri, B.Nauta 他, “Wide-Band CMOS Low-Noise Amplifier Exploiting Thermal Noise Canceling,” IEEE Journal of Solid-State Circuits, Vol. 39, pp.275-282, Feb. 2004
【発明の開示】
【発明が解決しようとする課題】
【０００５】
低雑音特性を実現するためには，ＭＯＳＦＥＴの入力換算雑音を低減させることが必要になる。特に，近年の高集積化による短チャネル化によりＭＯＳＦＥＴ自体が雑音源になっている。ＭＯＳＦＥＴの入力換算雑音は，ＭＯＳＦＥＴの相互コンダクタンスｇｍを大きくすることで低減できることが分かっている。
【０００６】
しかしながら，相互コンダクタンスｇｍを大きくすることと，入力整合特性とを両立させることが困難になる。例えば，ゲート接地増幅回路の場合，その入力インピーダンスＺin＝１／ｇｍを入力側の信号源インピーダンスＲｓと同等にすれば広帯域で良好な入力整合特性を実現できる。しかし，前述のとおりＭＯＳＦＥＴの熱雑音低減化のためには相互インダクタンスｇｍをできるだけ大きくするという制約があり，入力整合特性との両立は容易でない。
【０００７】
さらに，ソース接地増幅回路の場合は，入力がＭＯＳＦＥＴのゲートに接続されるため，入力インピーダンスが容量性（インピーダンス無限大の開放端子）になり，広帯域で良好な入力整合特性を持つ終端回路をゲートの入力段に設けることが必要になる。ただし，この終端回路を抵抗やＭＯＳＦＥＴで構成すると，それらの熱雑音が加算され増幅回路の雑音指標（ＮＦ）が１より遙かに大きくなってしまう。つまり，ソース接地増幅回路と終端回路とを組み合わせた構成でも，良好な入力整合特性は得られても，低雑音化が困難である。
【０００８】
そこで，本発明の目的は，入力整合特性と低雑音特性とを満たすことができるＭＯＳＦＥＴによる低雑音増幅回路を提供することにある。
【０００９】
また，本発明の別の目的は，低雑音特性で且つ入力整合特性を持つ終端回路を有する低雑音増幅回路を提供することにある。
【課題を解決するための手段】
【００１０】
上記の目的を達成するために，本発明の第１の側面によれば，低雑音増幅回路は，信号源に接続された入力端子と，入力端子の入力信号を増幅する増幅ユニットと，入力端子と増幅ユニットとの間に設けられ信号源のインピーダンスと整合する入力インピーダンスをもつ終端回路とを有する。この終端回路は，ドレインに負荷インピーダンス回路が接続されソースに前記入力端子が接続されたゲート接地トランジスタを有し，ゲート接地トランジスタのソースとドレインとがそれぞれ第１，第２の容量素子を介して増幅ユニットの入力に結合されている。ゲート接地トランジスタに熱雑音が発生したとき，ソースに電圧変動が発生すると共に，ドレインにそのソース電圧変動にゲート接地トランジスタのゲインを乗じた電圧変動が逆相で発生する。よって，ソースの電圧変動とドレインの逆相の電圧変動とを第１，第２の容量素子で増幅ユニットに結合することで，ゲート接地トランジスタの熱雑音の影響を抑制または除去することができる。
【発明の効果】
【００１１】
本発明によれば，入力整合特性と低雑音特性とを満たすことができるＭＯＳＦＥＴによる低雑音増幅回路が得られる。また，低雑音特性で且つ入力整合特性を持つ終端回路を有する低雑音増幅回路を提供することができる。
【発明を実施するための最良の形態】
【００１２】
以下，図面にしたがって本発明の実施の形態について説明する。但し，本発明の技術的範囲はこれらの実施の形態に限定されず，特許請求の範囲に記載された事項とその均等物まで及ぶものである。
【００１３】
近年のＣＭＯＳプロセスにより生成される微細化されたＭＯＳＦＥＴは，短チャネル化されており，それ自体がノイズ源になる。ＭＯＳＦＥＴの入力換算雑音νnは，以下の式（１）に示されるとおりである。ここで，ｋBはボルツマン定数，Ｔは温度，γはＭＯＳＦＥＴの雑音係数，ｇｍはＭＯＳＦＥＴの相互コンダクタンスである。
【００１４】
【数１】
2009077142.tif 000003
上記（１）式によれば，相互コンダクタンスｇｍをできるだけ大きくすることで，入力換算雑音を低減することができる。
【００１５】
ところで，低雑音増幅回路をゲート接地トランジスタで構成した場合，入力信号がゲート接地トランジスタのソースに入力され，増幅された信号がドレインから出力される。その場合のゲート接地トランジスタの入力インピーダンスＺinは，Ｚin＝１／ｇｍである。よって，この入力インピーダンスＺinを信号源インピーダンスＲｓと同等にすれば，広帯域で良好な入力整合特性を実現できる。しかし，前述のとおり，ＭＯＳＦＥＴの熱雑音低減のためには相互コンダクタンスｇｍをできるだけ大きくすることが必要であり，熱雑音低減と入力整合特性とを両立させることは困難である。
【００１６】
一方，低雑音増幅回路をソース接地トランジスタで構成した場合，入力信号がソース接地トランジスタのゲートに入力され，増幅された信号がドレインから出力される。この場合も相互コンダクタンスｇｍをできるだけ大きくすればＭＯＳＦＥＴの熱雑音を低減することができる。しかし，ゲートはゲート酸化膜による容量性の端子であるので，信号源インピーダンスＲｓとインピーダンス整合するためには，入力端子に広帯域で良好な入力整合特性を有する終端回路を設ける必要がある。
【００１７】
図１は，ソース接地増幅回路の一例を示す図である。図１には，信号源インピーダンスＲｓを有する信号源Ｖｓが入力端子ＩＮに接続され，入力端子ＩＮの入力信号を増幅して出力端子ＯＵＴから出力する低雑音増幅回路ＬＮＡが示されている。低雑音増幅回路ＬＮＡは，ソースがグランドＶｓｓに接続され，ドレインが負荷インピーダンスＲＬに接続され，ゲートに入力信号が入力されるソース接地トランジスタＱ１と，入力端子ＩＮとゲートとの間に設けられた抵抗素子ＲＭからなる終端回路ＴＣとで構成される。
【００１８】
入力端子ＩＮには，図示しないアンテナで受信した微少入力信号が同軸ケーブルやフィルタを介して入力する。これらの同軸ケーブルやフィルタのインピーダンスが信号源インピーダンスＲｓに対応する。そして，終端回路ＴＣの抵抗素子ＲＭの抵抗値ＲＭが信号源インピーダンスＲｓと等しくなれば（ＲＭ＝ＲＳ），良好な入力整合特性が得られ，入力信号がトランジスタＱ１のゲートで反射することはない。
【００１９】
しかしながら，この回路の雑音指標ＮＦは，以下の式（２）に示されるとおり，信号源インピーダンスＲｓのノイズ４ｋBＴＲＳと，終端回路の抵抗素子ＲＭのノイズ４ｋBＴＲＭと，ソース接地トランジスタＱ１のノイズ４ｋBＴγ／ｇｍとの和を，信号源インピーダンスＲｓのノイズ４ｋBＴＲＳで除算して求められる。
【００２０】
【数２】
2009077142.tif 000004
上記（２）式では，インピーダンス整合の条件ＲＭ＝ＲＳに基づいて簡略化されている。
【００２１】
（２）式によれば，相互コンダクタンスｇｍをどんなに大きくしても，雑音指標ＮＦは２を上回ってしまうことがわかる。雑音指標は，全体の雑音を信号源の雑音で正規化して求められ，信号源の雑音以外に雑音が発生しない時にＮＦ＝１の理想的な状態になる。つまり，（２）式は，信号源の雑音と同程度以上の雑音が低雑音増幅回路ＬＮＡで発生していることを意味する。
【００２２】
図２は，ソース接地増幅回路の別の例を示す図である。この例では，終端回路ＴＣがゲート接地のＭＯＳＦＥＴＱ２で構成されている。それ以外は，図１と同じである。終端回路ＴＣのゲート接地トランジスタＱ２は，ゲートに定電圧Ｖ２が印加され，ドレインが電源Ｖｄｄに接続され，ソースが入力端子ＩＮに接続される。そして，ソースのノードｎ２は容量素子Ｃ０を介してソース接地トランジスタＱ１のゲートに接続される。
【００２３】
ゲート接地トランジスタＱ２のソース端子からみた入力インピーダンスは１／ｇｍＭである（ｇｍＭはＱ２の相互コンダクタンス）。よって，入力整合特性を得るためには，信号源インピーダンスＲｓとトランジスタＱ２の入力インピーダンス１／ｇｍＭとを等しくすることが必要になる（Ｒｓ＝１／ｇｍＭ）。
【００２４】
しかしながら，この回路の雑音指標ＮＦは，以下の式（３）に示されるとおり，信号源インピーダンスＲｓのノイズ４ｋBＴＲＳと，終端回路のゲート接地トランジスタＱ２のノイズ４ｋBＴγ／ｇｍＭと，ソース接地トランジスタＱ１のノイズ４ｋBＴγ／ｇｍとの和を，信号源インピーダンスＲｓのノイズ４ｋBＴＲＳで除算して求められる。
【００２５】
【数３】
2009077142.tif 000005
上記（３）式では，インピーダンス整合の条件Ｒｓ＝１／ｇｍＭに基づいて簡略化されている。（３）式によれば，相互コンダクタンスｇｍをどんなに大きくしても，雑音指標ＮＦは１＋γを上回ってしまうことがわかる。しかも，古い世代の微細化されていないＭＯＳＦＥＴの場合はＭＯＳＦＥＴの雑音係数γは２／３程度であったが，近年の微細化されたＭＯＳＦＥＴでは雑音係数γは２〜３と高くなっている。よって，上記の雑音指標ＮＦの相互コンダクタンスｇｍを大きくしても３〜４を上回ることになる。
【００２６】
以上の通り，図１，図２の増幅回路では良好な入力整合特性は得られても低雑音化することは困難である。
【００２７】
図３は，本実施の形態における低雑音増幅回路の基本構成を示す図である。図３の低雑音増幅回路ＬＮＡは，入力端子ＩＮに信号源インピーダンスＲｓを有する信号源Ｖｓが接続されている。また，入力端子ＩＮにはインダクタンス素子Ｌｉが接続される。さらに，低雑音増幅回路ＬＮＡは，ソースが接地され，ドレインが負荷インピーダンスＲＬを介して電源Ｖｄｄに接続され，ゲートに入力端子ＩＮの入力信号が入力されるソース接地トランジスタＱ１を有する。これによりソース接地増幅回路が構成される。さらに，入力端子ＩＮとトランジスタＱ１のゲートとの間に設けられた終端回路ＴＣは，ソースｎ２が入力端子ＩＮに接続され，ドレインｎ３が負荷インピーダンス回路ＲＭを介して電源Ｖｄｄに接続され，ゲートが定電圧Ｖ３に接続されたゲート接地トランジスタＱ３を有する。つまり，ゲート接地トランジスタＱ３に負荷インピーダンス回路ＲＭを接続することで，電圧ゲインＡＭ＝ＲＭ・ｇｍＭのゲート接地増幅回路が構成される。そして，終端回路ＴＣは，トランジスタＱ３のソース端子ｎ２とドレイン端子ｎ３とを終端回路の出力端子ｎ４に結合する第１，第２の容量素子Ｃ１，Ｃ２を有する。上記のソース接地トランジスタＱ１とゲート接地トランジスタＱ３とは，Ｎチャネル型ＭＯＳＦＥＴである。ただし，これらをＰチャネル型ＭＯＳＦＥＴで構成することも可能である。
【００２８】
図４は，図３の低雑音増幅回路の機能構成を示す図である。図４中の低雑音増幅回路ＬＮＡは図３と同じ構成である。すなわち，信号源１０が，ゲート接地トランジスタＱ３からなるマッチング増幅段１２に接続され，マッチング増幅段１２の入力インピーダンスが信号源インピーダンスＲｓと等しく設定されている。この場合，マッチング増幅段１２のゲート接地トランジスタＱ３自体から発生するノイズは，ソース端子ｎ２に電圧変動をもたらす。しかし，ゲート接地トランジスタＱ３の増幅機能により，上記電圧変動にトランジスタＱ３の電圧ゲインを乗じた逆相の電圧変動がドレイン端子ｎ３に生じる。そこで，ソース端子ｎ２とドレイン端子ｎ３とを第１，第２の容量素子Ｃ１，Ｃ２からなる結合回路１４でノードｎ４に結合すれば，トランジスタＱ３の熱雑音により発生したソース端子ｎ２の電圧変動を，ドレイン端子ｎ３の逆相の電圧変動で相殺することが可能になる。そして，ソース接地トランジスタＱ１については，その相互コンダクタンスｇｍをできるだけ大きくすることで，そのトランジスタＱ１による熱雑音は低減できる。その結果，低雑音増幅回路ＬＮＡの雑音指標ＮＦをできるだけ１に近づけることができる。
【００２９】
なお，ゲート接地トランジスタＱ３のドレイン端子ｎ３には，ソース端子ｎ２の電圧変動をゲイン倍した逆相電圧変動が生じるので，結合回路の第１，第２の容量素子Ｃ１，Ｃ２の容量比Ｃ１：Ｃ２を，電圧ゲインＡＭ：１にできるだけ近くすることでトランジスタＱ３による熱雑音を除去することができる。ただし，電圧ゲインＡはプロセスばらつきの影響を受けるので，かならずしもＣ１：Ｃ２＝ＡＭ：１を正確に生成することは容易ではないが，少なくともＣ１＞Ｃ２にすることで，熱雑音の低減が可能になる。
【００３０】
上記の原理をより詳述すると以下の通りである。まず，受信信号の周波数帯域では容量素子Ｃ１，Ｃ２のインピーダンスが信号源インピーダンスＲｓよりも大きいとする。この場合，終端回路ＴＣの入力インピーダンスＺinはＺin＝１／ｇｍＭであり，良好な入力整合特性を得るためにはＺin＝ＲＳであるから，ｇｍＭ＝１／ＲＳを満たすことが前提になる。よって，ゲート接地回路の電圧ゲインＡＭは，ＡＭ＝ｇｍＭ・ＲＭであるから，ＡＭ＝ＲＭ／ＲＳになる。
【００３１】
そこで，トランジスタＱ３の熱雑音として，ドレイン端からソース端に向かってノイズ電流ｉｎが発生したと仮定する。このノイズ電流ｉｎによりソース端子ｎ３とドレイン端子ｎ２とにノイズ電圧が発生する。
【００３２】
ソース端子ｎ３に対して信号源インピーダンスＲｓとトランジスタＱ３（インピーダンスが１／ｇｍＭ）とが並列に接続されているので，ソース端子ｎ３に発生するノイズ電圧は，ノイズ電流ｉｎに並列抵抗の抵抗値を乗算した（４）式のとおりになる。（４）式では，ｇｍＭ＝１／ＲＳに基づいて整理されている。
【００３３】
【数４】
2009077142.tif 000006
一方，ドレイン端子ｎ２には，ソース側と同じノイズ電流−ｉｎが発生すると共に，トランジスタＱ３の増幅作用により，（４）式のソース端子のノイズ電圧ＲＳ・ｉｎ／２に相互コンダクタンスｇｍＭを乗じた電流ＲＳ・ｉｎ・ｇｍＭ／２が発生する。ノイズ電流−ｉｎではドレイン端子ｎ３に負のノイズ電圧が発生し，電流ＲＳ・ｉｎ・ｇｍＭ／２ではドレイン端子ｎ３に正のノイズ電圧が発生する。その結果，ドレイン端子ｎ２でのノイズ電圧は，前述の２つの電流に負荷インピーダンスＲＭを乗じて（５）式の通りになる。（５）式では，ｇｍＭ＝１／ＲＳに基づいて整理されている。
【００３４】
【数５】
2009077142.tif 000007
つまり，（５）式のドレインノイズ電圧は，（４）式のソースノイズ電圧の電圧ゲイン倍になっていて，逆相である。したがって，このドレインに生じるノイズ電圧を利用することで，ソースに生じるノイズ電圧を抑制または望ましくは相殺して除去することができる。すなわち，ソース端子ｎ２とドレイン端子ｎ３とを容量素子Ｃ１，Ｃ２を介して結合することで，終端回路ＴＣの出力端子ｎ４でのゲート接地トランジスタＱ３に起因するノイズ電圧は，（６）式のとおりである。（６）式のノイズ電圧は，（４）（５）式のノイズ電圧が容量比Ｃ１：Ｃ２に基づいて結合されている。
【００３５】
【数６】
2009077142.tif 000008
この（６）式の出力端子ｎ４でのノイズ電圧を０にするためには，（７）式が満たされる必要がある。その結果，（８）式のとおり，容量比Ｃ１／Ｃ２はトランジスタＱ３の電圧ゲインＡＭと等しくなる。
【００３６】
【数７】
2009077142.tif 000009
【００３７】
【数８】
2009077142.tif 000010
以上の通り，図３の終端回路ＴＣのゲート接地増幅回路と結合容量Ｃ１，Ｃ２とにより，終端回路内のトランジスタＱ３に起因するノイズ電圧を抑制または望ましくは除去することができる。
【００３８】
ここで，終端回路ＴＣの入力端子ＩＮから出力端子ｎ４までの電圧ゲインについて説明する。入力端子ＩＮでの信号振幅をＶinとすると，ゲート接地回路Ｑ３のドレイン端子ｎ３での信号振幅は，入力信号振幅Ｖinに電圧ゲインＡＭ＝ｇｍＭ・ＲＭを乗じたＡＭ・Ｖinとなる。したがって，入力信号振幅Ｖinとドレイン端子ｎ３での信号振幅ＡＭ・Ｖinとが容量Ｃ１，Ｃ２で結合されるので，出力端子ｎ４での信号振幅は（９）式の通りになる。
【００３９】
【数９】
2009077142.tif 000011
この（９）式から終端回路ＴＣの入力ＩＮから出力ｎ４までの電圧ゲインは，（１０）式の通りになる。そして，前述の（８）式のトランジスタＱ３に起因するノイズが終端回路の出力端子ｎ４に現れない条件の場合は，（１０）式の電圧ゲインは，（１１）式のとおりになる。
【００４０】
【数１０】
2009077142.tif 000012
【００４１】
【数１１】
2009077142.tif 000013
（１１）式でゲート接地トランジスタＱ３の電圧ゲインＡＭをＡＭ＞１にすれば，（１１）式の電圧ゲインは１以上にすることができ，さらに，電圧ゲインＡＭを大きくすれば（１１）式の電圧ゲインは２に近づくことになる。よって，結合容量Ｃ１，Ｃ２を設けたとしても，終端回路ＴＣによる入力信号振幅Ｖinが減衰することはない。本実施の形態では，終端回路ＴＣを利用することで，入力信号を減衰することなく終端回路内のゲート接地トランジスタＱ３に起因するノイズを抑制または除去することができる。
【００４２】
図５は，本実施の形態における低雑音増幅回路の具体的回路構成を示す図である。この回路構成では，終端回路ＴＣは，ゲート接地トランジスタＱ３に加えて，ゲート接地トランジスタＱ４を設けてカスコード接続にしている。そして，トランジスタＱ４のドレイン端子ｎ５を容量素子Ｃ２を介して出力端子ｎ４に結合している。トランジスタＱ３，Ｑ４のゲートには，それぞれ固定電位Ｖ３，Ｖ４が接続されている。
【００４３】
一般に，図３の終端回路ＴＣ内のゲート接地トランジスタＱ３と負荷インピーダンスＲＭとによる増幅回路の場合，理想的には，飽和領域ではあるゲート電圧Ｖｇに対し，ドレイン・ソース間電圧ＶＤに対してドレイン電流ＩＤは一定になる。しかし，実際のデバイスでは，ドレイン・ソース間電圧ＶＤに対してドレイン電流ＩＤは正の傾きを有する。そのため，トランジスタ増幅動作によりドレイン・ソース間電圧ＶＤが変化するとドレイン電流ＩＤも変化し，増幅回路の実効的な電圧ゲインが抑えられ，相互インダクタンスｇｍＭを大きくしても実効的な電圧ゲインは１０ｄＢ程度しかなりえない。
【００４４】
そこで，ゲート接地トランジスタＱ４を加えることで，トランジスタＱ３のドレイン端子ｎ３の電位を固定電圧Ｖ４からトランジスタＱ４の閾値電圧低い電位に保つことができ，トランジスタＱ３のドレイン電圧ＶＤを一定にすることができる。その結果，実効的な電圧ゲインを相互コンダクタンスｇｍＭに対応した大きな値，例えば３０〜４０ｄＢ，にすることができる。
【００４５】
よって，カスコード接続にすることで，前述の（１１）式の電圧ゲインＡＭを大きくすることができ，終端回路ＴＣによる電圧ゲインを大きくすることができる。
【００４６】
図５の回路例では，ソース接地トランジスタＱ１もカスコード接続にしている。つまり，ソース接地のトランジスタＱ１ａのドレイン端子と負荷インピーダンスＲＬとの間に，ゲートに固定電位Ｖ１ｂが印加されたトランジスタＱ１ｂを設けている。これにより，ゲート接地トランジスタＱ３，Ｑ４と同じ理由で，ソース接地トランジスタＱ１ａのドレイン電圧が一定に保たれ，ソース接地トランジスタＱ１の実効的な電圧ゲインを高くすることできる。なお，ソース接地トランジスタＱ１ａのゲートには，抵抗Ｒ１ａと低電圧Ｖ１ａからなるバイアス回路が接続されている。
【００４７】
図６は，本実施の形態における低雑音増幅回路の変型例を示す図である。この例では，終端回路ＴＣの負荷抵抗ＲＭに並列にカスコード接続された２つのＰチャネルＭＯＳＦＥＴＱ５，Ｑ６を設けている。これらのトランジスタＱ５，Ｑ６のゲートには固定電位Ｖ５，Ｖ６が印加されている。つまり，トランジスタＱ５，Ｑ６はカスコード接続された定電流源である。図５において，電源電圧Ｖｄｄが十分に高くない場合は，負荷抵抗ＲＭだけでは十分なバイアス電流を供給できない。それに対して，図６の場合は，負荷抵抗ＲＭに並列に定電流源トランジスタＱ５，Ｑ６を設けているので，電源電圧Ｖｄｄが十分に高くなくても必要なバイアス電流を供給することができる。
【００４８】
図７は，本実施の形態における低雑音増幅回路の別の変型例を示す図である。この例では，終端回路ＴＣの負荷抵抗ＲＭと電源Ｖｄｄとの間に容量素子Ｃ３を設けている。それにより，バイアス電流はトランジスタＱ５，Ｑ６の定電流源のみから供給され，負荷抵抗ＲＭからは供給されない。したがって，一定のバイアス電流源にすることできる。ただし，負荷抵抗ＲＭは高周波信号に対しては負荷インピーダンスとして作用する。
【００４９】
図８は，本実施の形態における低雑音増幅回路の別の変型例を示す図である。図８の回路は，図５のＮチャネルＭＯＳＦＥＴＱ１ａ，Ｑ１ｂ，Ｑ３，Ｑ４を，ＰチャネルＭＯＳＦＥＴで実現した例である。終端回路ＴＣは，ＰチャネルトランジスタＱ３，Ｑ４で構成したカスケード接続のゲート接地トランジスタと，結合容量Ｃ１，Ｃ２とで構成される。さらに，ソース接地の増幅用のＰチャネルトランジスタＱ１ａ，Ｑ１ｂもカスケード接続されている。
【００５０】
なお，図８の回路の終端回路ＴＣの負荷インピーダンス回路を，図６，７のように変形させることも可能である。その場合，バイアス電流源を供給するトランジスタＱ５，Ｑ６は，共にＮチャネルトランジスタで構成される。
【００５１】
以上の実施の形態をまとめると，次の付記のとおりである。
【００５２】
（付記１）信号源に接続された入力端子と，前記入力端子の入力信号を増幅する増幅ユニットと，前記入力端子と前記増幅ユニットとの間に設けられ前記信号源のインピーダンスと整合する入力インピーダンスをもつ終端回路とを有する低雑音増幅回路において，
前記終端回路は，ドレインに負荷インピーダンス回路が接続されソースに前記入力端子が接続されたゲート接地トランジスタと，前記ソースとドレインとをそれぞれ前記増幅ユニットの入力に結合する第１，第２の容量素子を有する結合回路とを有する低雑音増幅回路。
【００５３】
（付記２）付記１において，
前記結合回路の第１の容量素子が第２の容量素子よりも大きい容量を有することを特徴とする低雑音増幅回路。
【００５４】
（付記３）付記１において，
前記結合回路の第１の容量素子と第２の容量素子は，前記ゲート接地トランジスタの電圧ゲイン対１の容量比を有することを特徴とする低雑音増幅回路。
【００５５】
（付記４）付記１において，
前記ゲート接地トランジスタは，カスコード接続された第１及び第２のゲート接地トランジスタを有し，前記第１のゲート接地トランジスタのドレインと前記第２のゲート接地トランジスタのソースとが接続され，前記第１のゲート接地トランジスタのソースに前記入力端子が接続され，前記第２のゲート接地トランジスタのドレインに前記負荷インピーダンス回路が接続され，前記第１のゲート接地トランジスタのソースと前記第２のゲート接地トランジスタのドレインとが前記第１，第２の容量素子を介して前記増幅ユニットの入力に結合されることを特徴とする低雑音増幅回路。
【００５６】
（付記５）付記１において，
前記負荷インピーダンス回路は，抵抗素子とゲート接地された負荷トランジスタとが並列に接続された回路であることを特徴とする低雑音増幅回路。
【００５７】
（付記６）付記５において，
前記負荷インピーダンス回路の負荷トランジスタは，カスコード接続された第３，第４のゲート接地トランジスタを有することを特徴とする低雑音増幅回路。
【００５８】
（付記７）付記５において，
前記負荷インピーダンス回路の抵抗素子は，電源に第３の容量素子を介して接続されていることを特徴とする低雑音増幅回路。
【００５９】
（付記８）付記１において，
前記増幅ユニットは，ソース接地トランジスタを有することを特徴とする低雑音増幅回路。
【００６０】
（付記９）付記１において，
前記ゲート接地トランジスタ及びソース接地トランジスタは，Ｎチャネル型ＭＯＳＦＥＴまたはＰチャネル型ＭＯＳＦＥＴのいずれかであることを特徴とする低雑音増幅回路。
【図面の簡単な説明】
【００６１】
【図１】ソース接地増幅回路の一例を示す図である。
【図２】ソース接地増幅回路の別の例を示す図である。
【図３】本実施の形態における低雑音増幅回路の基本構成を示す図である。
【図４】図３の低雑音増幅回路の機能構成を示す図である。
【図５】本実施の形態における低雑音増幅回路の具体的回路構成を示す図である。
【図６】本実施の形態における低雑音増幅回路の変型例を示す図である。
【図７】本実施の形態における低雑音増幅回路の別の変型例を示す図である。
【図８】本実施の形態における低雑音増幅回路の別の変型例を示す図である。
【符号の説明】
【００６２】
ＬＮＡ：低雑音増幅回路            Ｑ１：ソース接地トランジスタ
ＲＬ：負荷インピーダンス
Ｑ３：ゲート接地トランジスタ    ＲＭ：負荷インピーダンス回路
Ｖｓ：信号源                      Ｒｓ：信号源インピーダンス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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