(57)【要約】【課題】浮遊拡散層のレイアウトパターン幅が小さくなり、かつその周囲にポリシリコンパターンが浮遊拡散層に沿って配置された場合でも、接合リーク電流の発生を抑制することができる固体撮像装置およびその製造方法を提供する。【解決手段】浮遊拡散層６０を構成する第１の不純物領域２２をイオン注入により形成する。また、周辺回路に属するＭＯＳトランジスタのソース領域あるいはドレイン領域を構成する第２の不純物領域７２をイオン注入により形成する。第１の不純物領域２２を形成するイオン注入は、第１の不純物領域２２の不純物種をリンにする、あるいは、第１の不純物領域２２の不純物種を砒素とし、２Ｅ１９／ｃｍ3を越える不純物濃度を有する部分が半導体層表面から６０ｎｍ以下の深さにすることにより、シリコン基板内部に発生する引張応力を抑制した条件で実施する。【選択図】図３
2009038207.tif 000002
【特許請求の範囲】
【請求項１】
所定の間隔をおいて対向して形成された素子分離に両端が接する帯状部を有する浮遊拡散層と、前記帯状部を画定する素子分離の少なくとも一方上に前記浮遊拡散層に沿って配置された配線パターンとを含み、光電変換により生成された信号電荷を前記浮遊拡散層に転送して、前記浮遊拡散層の電位に応じた信号を出力する複数の画素と、前記浮遊拡散層と同一導電型の不純物拡散層を有するゲート絶縁型電界効果トランジスタを含む周辺回路と、を半導体層上に備える固体撮像装置の製造方法であって、
最小幅が０．３μｍ以下の有限値である前記帯状部を画定する素子分離を形成する工程と、
前記配線パターンを形成する工程と、
前記浮遊拡散層を構成する第１の不純物領域を、活性化アニール後の第１の不純物領域内に発生する圧縮応力を抑制する条件でイオン注入することにより形成する工程と、
前記周辺回路に属するゲート絶縁型電界効果トランジスタのソース領域またはドレイン領域を構成する第２の不純物領域を形成する工程と、
前記第１および前記第２の不純物領域の表面に、前記半導体層の構成元素と高融点金属元素との化合物層を形成する工程と、
を有することを特徴とする固体撮像装置の製造方法。
【請求項２】
所定の間隔をおいて対向して形成された素子分離に両端が接する帯状部を有する浮遊拡散層と、前記帯状部を画定する素子分離の少なくとも一方上に前記浮遊拡散層に沿って配置された配線パターンとを含み、光電変換により生成された信号電荷を前記浮遊拡散層に転送して、前記浮遊拡散層の電位に応じた信号を出力する複数の画素と、前記浮遊拡散層と同一導電型の不純物拡散層を有する絶縁ゲート型電界効果トランジスタを含む周辺回路と、を半導体層上に備える固体撮像装置の製造方法であって、
最小幅が０．３μｍ以下の有限値である前記帯状部を画定する素子分離を形成する工程と、
前記配線パターンを形成する工程と、
前記浮遊拡散層を構成する第１の不純物領域を、前記半導体層にリンをイオン注入することにより形成する工程と、
前記周辺回路に属する絶縁ゲート型電界効果トランジスタのソース領域またはドレイン領域を構成する第２の不純物領域を形成する工程と、
前記第１および前記第２の不純物領域の表面に、前記半導体層の構成元素と高融点金属元素との化合物層を形成する工程と、
を有することを特徴とする固体撮像装置の製造方法。
【請求項３】
所定の間隔をおいて対向して形成された素子分離に両端が接する帯状部を有する浮遊拡散層と、前記帯状部を画定する素子分離の少なくとも一方上に前記浮遊拡散層に沿って配置された配線パターンとを含み、光電変換により生成された信号電荷を前記浮遊拡散層に転送して、前記浮遊拡散層の電位に応じた信号を出力する複数の画素と、前記浮遊拡散層と同一導電型の不純物拡散層を有する絶縁ゲート型電界効果トランジスタを含む周辺回路と、を半導体層上に備える固体撮像装置の製造方法であって、
最小幅が０．３μｍ以下の有限値である前記帯状部を画定する素子分離を形成する工程と、
前記配線パターンを形成する工程と、
前記浮遊拡散層を構成する第１の不純物領域を、２Ｅ１９／ｃｍ3を越える不純物濃度を有する部分が前記半導体層表面から６０ｎｍ以下の深さになる状態で前記半導体層に砒素をイオン注入することにより形成する工程と、
前記周辺回路に属する絶縁ゲート型電界効果トランジスタのソース領域またはドレイン領域を構成する第２の不純物領域を形成する工程と、
前記第１および前記第２の不純物領域の表面に、前記半導体層の構成元素と高融点金属元素との化合物層を形成する工程と、
を有することを特徴とする固体撮像装置の製造方法。
【請求項４】
前記第１の不純物領域の接合深さが、１００ｎｍ以上かつ１５０ｎｍ以下の範囲にある請求項１から３のいずれか１項に記載の固体撮像装置の製造方法。
【請求項５】
前記第１の不純物領域の不純物濃度は、前記第２の不純物領域よりも低濃度である請求項１から４のいずれか１項に記載の固体撮像装置の製造方法。
【請求項６】
前記第１および第２の不純物領域は、低濃度不純物領域と高濃度不純物領域とを有し、前記化合物層が、前記高濃度不純物領域の表面にのみ形成された請求項１から５のいずれか１項に記載の固体撮像装置の製造方法。
【請求項７】
前記画素が、ＳＴＩ（Shallow Trench Isolation）構造の素子分離に区分された前記半導体層上の領域に形成される請求項１から６のいずれか１項に記載の固体撮像装置。
【請求項８】
所定の間隔をおいて対向して形成された素子分離に両端が接する帯状部を有する浮遊拡散層を含み、光電変換により生成された信号電荷を前記浮遊拡散層に転送して、前記浮遊拡散層の電位に応じた信号を出力する複数の画素と、前記浮遊拡散層と同一導電型の不純物拡散層を有する絶縁ゲート型電界効果トランジスタを含む周辺回路と、を半導体層上に備える固体撮像装置であって、
前記浮遊拡散層を構成する第１の不純物領域と、
前記帯状部を画定する素子分離の少なくとも一方上に前記浮遊拡散層に沿って配置された、配線パターンと、
前記周辺回路に属する絶縁ゲート型電界効果トランジスタのソース領域またはドレイン領域を構成する第２の不純物領域と、
前記第１および前記第２の不純物領域の表面に形成された、前記半導体層の構成元素と高融点金属元素との化合物層と、
を備え、
前記帯状部の最小幅が０．３μｍ以下の有限値であるとともに、前記第１の不純物領域の不純物種がリンであることを特徴とする固体撮像装置。
【請求項９】
前記画素が、ＳＴＩ（Shallow Trench Isolation）構造の素子分離に区分された前記半導体層上の領域に形成された請求項８に記載の固体撮像装置。
【請求項１０】
前記第１の不純物領域の不純物濃度が、前記第２の不純物領域よりも低濃度である請求項８または９に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ディジタルカメラ等に使用される固体撮像装置に関する。
【背景技術】
【０００２】
ＭＯＳ（Metal Oxide Semiconductor）型固体撮像装置は、フォトダイオードにより検出された信号を増幅するＭＯＳトランジスタを各画素に備えているため、ＣＣＤ（Charge Coupled Device）型固体撮像装置に比べて高感度であるという特徴を有している。
【０００３】
図７（ａ）は、ＭＯＳ型固体撮像装置の構成を模式的に示す回路図である。また、図７（ｂ）は、図７（ａ）の単位画素部分を拡大して示す回路図である。図７（ａ）に示すように、ＭＯＳ型固体撮像装置の感光領域２００は、２次元状に配列された複数の単位画素２０１により構成されている。また、感光領域２００の周囲には、列方向に画素を選択する垂直シフトレジスタ２１０、行方向に画素を選択する水平シフトレジスタ２２０、および垂直シフトレジスタと水平シフトレジスタとにタイミングパルスを供給するパルス発生回路２３０等の周辺回路が配置されている。また、図７（ｂ）に示すように、単位画素２０１は、フォトダイオード１１０、転送トランジスタ１２０、リセットトランジスタ１３０、増幅トランジスタ１４０、および列選択トランジスタ１５０により構成されている。
【０００４】
ＭＯＳ型固体撮像装置の一種であるＣＭＯＳ（Complementary-MOS）イメージセンサでは、周辺回路はＮ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタとを組み合わせたＣＭＯＳ論理回路により構成されている。一方、単位画素２０１を構成する転送トランジスタ１２０、リセットトランジスタ１３０、増幅トランジスタ１４０、および列選択トランジスタ１５０は、全てＮ型ＭＯＳトランジスタにより構成されている。また、周辺回路がＮ型ＭＯＳトランジスタのみで構成されたＭＯＳ型固体撮像装置も存在する。周辺回路をＮ型ＭＯＳトランジスタのみで構成した場合、ＭＯＳ型固体撮像装置は全てＮ型ＭＯＳトランジスタで構成されるため、製造工程が簡潔になる。
【０００５】
図８は、単位画素およびＮ型ＭＯＳトランジスタの構造を模式的に示す断面図である。図８では、単位画素として、フォトダイオードと転送トランジスタとを示している。また図中のＮ型ＭＯＳトランジスタは、半導体基板上に形成された転送トランジスタ以外のＮ型ＭＯＳトランジスタ、すなわち、増幅トランジスタ、列選択トランジスタ、あるいは周辺回路が含むＮ型ＭＯＳトランジスタを代表している。なお、図８では、図７に示した素子に同一の符号を付している。
【０００６】
図８に示すように、単位画素２０１とＮ型ＭＯＳトランジスタ１７０は、Ｐ型のウェル領域１０２（以下、Ｐウェル１０２という。）が形成された半導体基板１０３表面部の素子分離１０１により区分された領域にそれぞれ形成されている。フォトダイオード１１０は、基板表面から順に、フォトダイオードを構成するＰ型不純物領域１１５、Ｎ型不純物領域１１４を備える。そのＮ型不純物領域１１４をソース領域として、転送トランジスタ１２０が構成されている。転送トランジスタ１２０のドレイン領域は、浮遊拡散層（フローティングディフュージョン）１６０を構成している。浮遊拡散層１６０は、転送トランジスタ１２０のゲート電極１２３に隣接した低濃度不純物領域１２１と、当該低濃度不純物領域１２１と電気的に接続された高濃度不純物領域１２２とにより構成されている。本構成の単位画素２０１は、フォトダイオード１１０において光電変換によって生成され、ＰＮ接合に蓄積された信号電荷（電子）を、転送トランジスタ１２０を導通状態にすることにより浮遊拡散層１６０に転送する。その浮遊拡散層１６０の電位を、増幅トランジスタを介して読み出すことで画素信号が出力される（図７参照）。なお、浮遊拡散層１６０の電位を読み出すためのコンタクトは、浮遊拡散層１６０の高濃度不純物領域１２２上に形成される。
【０００７】
また、Ｎ型ＭＯＳトランジスタ１７０のソース領域およびドレイン領域は、短チャネル効果を抑制するため、ゲート電極１７３の側から低濃度不純物領域１７１と高濃度不純物領域１７２とが順に設けられたＬＤＤ（Lightly Doped Drain）構造を有している。Ｎ型ＭＯＳトランジスタ１７０のソース領域およびドレイン領域と導通を取るためのコンタクトは、各領域の高濃度不純物領域１７２上に形成される。
【０００８】
以上のようなＭＯＳ型固体撮像装置の製造工程では、ＭＯＳトランジスタとフォトダイオードの両方を形成する必要がある。そのため、一般にＭＯＳロジック製造プロセスにフォトダイオード形成工程を追加する手法が用いられる。この場合、浮遊拡散層１６０の高濃度不純物領域１２２およびＮ型ＭＯＳトランジスタの高濃度不純物領域１７２は、同一工程で同時に形成される。また、ＭＯＳロジック製造プロセスでは、ソース領域とのコンタクトやドレイン領域とのコンタクトの寄生抵抗を低減するために、高濃度不純物領域１７２上に金属シリサイド層１７４が形成される。このため、フォトダイオード形成工程を単純に追加したＭＯＳロジック製造プロセスでは、浮遊拡散層１６０の高濃度不純物領域１２２上にも金属シリサイド層１２４が形成される。
【０００９】
高濃度不純物領域１２２を、砒素を用いて形成する場合、高濃度不純物領域１２２に積層欠陥（面状の格子欠陥）が生じやすくなり、積層欠陥に起因する接合リーク電流が増加することが知られている。例えば、コバルト（Ｃｏ）を用いて金属シリサイド層１２４を形成する場合、積層欠陥が発生していると、その積層欠陥の周囲の格子歪みによりＣｏの拡散が促進される。同時に、Ｃｏは、積層欠陥中の過剰な格子間原子と反応し、結晶面に沿った方向にＣｏの析出を伴う積層欠陥（Ｃｏ析出）を形成する。このような、積層欠陥が高濃度不純物領域１２２とＰウェル１０２との接合の空乏層内に存在すると、バンド間トンネリングによる接合リークが発生し、接合リーク電流が増大する。当該接合リーク電流は、浮遊拡散層１６０の電位を変動させ、画素信号にノイズを重畳させる。このようなＭＯＳ型固体撮像装置では、接合リーク電流により変動した浮遊拡散層１６０の電位が増幅され、いわゆる白キズ等の固定パターンノイズが発生する。
【００１０】
この対策として、イオン注入で形成された不純物導入領域の活性化アニールを低温長時間と高温短時間で行い、不純物を十分に活性化しながら結晶欠陥の回復を行う手法が提案されている（例えば、特許文献１等参照）。また、ＭＯＳ型固体撮像装置の微細化が進んだ場合でも画素セル間の特性差をなくすため、画素のレイアウトを均一にすることが可能なレイアウトが提案されている（例えば、特許文献２等参照）。そのレイアウトでは、ゲート電極を構成するポリシリコンパターンが、浮遊拡散層に隣接する素子分離上に、浮遊拡散層に沿って配置されている。
【特許文献１】特開平１０−１７２９２２号公報
【特許文献２】特開２００６−１０８４９７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、近年の画素が微細化された固体撮像装置では、限られたレイアウトスペースの中で、フォトダイオードの表面積を大きくしつつ、単位画素の占有面積を小さくする必要がある。このため、浮遊拡散層を構成する不純物領域の一部の水平方向幅が小さくなっている。また、その水平方向幅が小さくなった箇所では、浮遊拡散層の幅方向を画定する素子分離上に、例えば、転送トランジスタまたはリセットトランジスタのゲート配線が浮遊拡散層に沿って配置されることがある。このように、浮遊拡散層の幅方向を画定する素子分離上にゲート配線が浮遊拡散層に沿って配置されていると、浮遊拡散層に積層欠陥だけでなく転位欠陥（線状の格子欠陥）が発生する。
【００１２】
図９は、浮遊拡散層の幅方向を画定する素子分離上にゲート配線が浮遊拡散層に沿って配置された場合に、転位欠陥が発生する箇所を模式的に示す構造図である。図９（ａ）は、平面図である。また、図９（ｂ）は、図９（ａ）に示すＡ−Ａ線における断面図である。図９（ｃ）は、図９（ａ）に示すＢ−Ｂ線における断面図である。図９では、半導体基板７０５（Ｐウェル）を構成するシリコンの表面部に、所定の間隔をおいて対向して形成された素子分離７０１が形成され、当該素子分離７０１の間に、帯状の不純物領域７０２（浮遊拡散層）が形成されている。ここでは、半導体基板７０５上の素子分離７０１をＳＴＩ（Shallow Trench Isolation）構造としている。なお、現実の固体撮像装置では、浮遊拡散層は、図７に示すように、転送トランジスタのドレイン領域およびリセットトランジスタのソース領域となるが、図９では、便宜上、不純物領域７０２を矩形状の孤立したパターンとして示している。また、図９において、不純物領域７０３の幅方向は、短手方向を意味する。
【００１３】
帯状の不純物領域７０２のパターン幅が小さい場合、図９（ａ）に示すように、一方の素子分離７０１上にポリシリコンパターンが不純物領域７０２の長手方向に沿って配置されると、素子分離間のシリコン部分に転位欠陥７０４が発生する。当該転位欠陥７０４は、ポリシリコンパターン７０３が配置されていない素子分離７０１、すなわち、ポリシリコンパターン７０３が配置された素子分離と対向する素子分離７０１の底部近傍のシリコン領域に発生する。
【００１４】
図９（ｂ）の断面図に示すように、不純物領域７０２の長手方向の中央部では、ポリシリコンパターン７０３が配置されていない素子分離の底部近傍のシリコン領域に、不純物領域７０２の長手方向に沿った転位線７０４（刃状転位）が発生する。また、不純物領域７０２の長手方向の終端部では、図９（ｃ）の断面図に示すように、転位線７０４を起点として、転位線７０４周りの格子面が、らせん状にずれて塑性変形するらせん転位７０６が発生する。このような転位欠陥（刃状転位、らせん転位）が浮遊拡散層とＰウェルとの接合の空乏層内に存在すると、積層欠陥と同様の現象が発生し、接合リーク電流が増大する。また、転位欠陥は、帯状の不純物領域７０２の幅が小さくなるにつれて顕著に発生するようになる。
【００１５】
上述のように、固体撮像装置では、接合リーク電流に起因して変動した浮遊拡散層の電位が増幅されて画素信号となる。このため、例えば、通常のロジック回路のＮ型ＭＯＳトランジスタとしての動作では問題が発生しない程度のわずかな接合リーク電流であっても、当該接合リーク電流が浮遊拡散層で発生すると、固体撮像装置の感度が低下してしまう。また、ＭＯＳ型固体撮像装置では、再生画面上で出力の大きい白い点状欠陥（白キズ）が生じてしまう。
【００１６】
本発明は、上記従来の事情を鑑みて提案されたものであって、浮遊拡散層のパターン幅が小さくなり、かつその周囲にポリシリコンパターンが浮遊拡散層に沿って配置された場合でも、接合リーク電流の発生を抑制することができる固体撮像装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１７】
上記課題を解決するために、本発明は以下の技術的手段を採用している。まず、本発明は、所定の間隔をおいて対向して形成された素子分離に両端が接する帯状部を有する浮遊拡散層と、前記帯状部を画定する素子分離の少なくとも一方上に前記浮遊拡散層に沿って配置された配線パターンとを含み、光電変換により生成された信号電荷を前記浮遊拡散層に転送して、前記浮遊拡散層の電位に応じた信号を出力する複数の画素と、前記浮遊拡散層と同一導電型の不純物拡散層を有する絶縁ゲート型電界効果トランジスタを含む周辺回路とを半導体層上に備えた固体撮像装置の製造方法を前提としている。そして、本発明に係る固体撮像装置の製造方法では、まず、最小幅が０．３μｍ以下の有限値となる上記帯状部を画定する素子分離が形成される。次いで、上記配線パターンが形成される。上記浮遊拡散層を構成する第１の不純物領域は、活性化アニール後の第１の不純物領域内に発生する圧縮応力を抑制する条件でイオン注入することにより形成される。また、上記周辺回路に属するゲート絶縁型電界効果トランジスタのソース領域またはドレイン領域を構成する第２の不純物領域が形成される。そして、上記第１および上記第２の不純物領域の表面には、上記半導体層の構成元素と高融点金属元素との化合物層が形成される。ここで、周辺回路に属するゲート絶縁型電界効果トランジスタとは、上記半導体層上に形成された、光電変換により生成された信号電荷を浮遊拡散層に転送する転送トランジスタ以外のトランジスタを指す。また、上記半導体層は、例えば、上記浮遊拡散層と逆導電型の不純物が導入された単結晶シリコンとすることができる。また、ゲート絶縁型電界効果トランジスタには、ＭＯＳ型トランジスタに代表されるＭＩＳ（Metal Insulator Semiconductor）型トランジスタが含まれる。
【００１８】
本構成によれば、コンタクト抵抗低減のため、浮遊拡散層および周辺回路に属するゲート絶縁型電界効果トランジスタのソース領域やドレイン領域の表面に形成される金属シリサイド層等の化合物層を形成する場合に、浮遊拡散層の帯状部幅の減少に伴って増大する浮遊拡散層の接合リーク電流を抑制することができる。この結果、固体撮像装置を製造歩留まりよく、安定して製造することが可能となる。
【００１９】
また、本発明に係る他の固体撮像装置の製造方法では、まず、最小幅が０．３μｍ以下の有限値となる上記帯状部を画定する素子分離が形成される。次いで、上記配線パターンが形成される。上記浮遊拡散層を構成する第１の不純物領域は、上記半導体層にリンをイオン注入することにより形成される。また、上記周辺回路に属する絶縁ゲート型電界効果トランジスタのソース領域またはドレイン領域を構成する第２の不純物領域が形成される。そして、上記第１および上記第２の不純物領域の表面には、上記半導体層の構成元素と高融点金属元素との化合物層が形成される。
【００２０】
本構成によれば、コンタクト抵抗低減のため、浮遊拡散層および周辺回路に属するゲート絶縁型電界効果トランジスタのソース領域やドレイン領域の表面に形成される金属シリサイド層等の化合物層を形成する場合に、浮遊拡散層の帯状部幅の減少に伴って増大する浮遊拡散層の接合リーク電流を抑制することができる。この結果、固体撮像装置を製造歩留まりよく、安定して製造することが可能となる。
【００２１】
また、本発明に係るさらに他の固体撮像装置の製造方法では、まず、最小幅が０．３μｍ以下の有限値となる上記帯状部を画定する素子分離が形成される。次いで、上記配線パターンが形成される。上記浮遊拡散層を構成する第１の不純物領域は、２Ｅ１９／ｃｍ3を越える不純物濃度を有する部分が上記半導体層表面から６０ｎｍ以下の深さになる状態で前記半導体層に砒素をイオン注入することにより形成される。また、周辺回路に属する絶縁ゲート型電界効果トランジスタのソース領域またはドレイン領域を構成する第２の不純物領域が形成される。そして、上記第１および上記第２の不純物領域の表面には、上記半導体層の構成元素と高融点金属元素との化合物層が形成される。
【００２２】
本構成によれば、例えば、半導体層が単結晶シリコンであり、上記第１の不純物領域を、砒素を用いて形成する場合であっても、上記化合物層を形成した場合に、浮遊拡散層の帯状部幅の減少に伴って増大する浮遊拡散層の接合リーク電流を抑制することができる。
【００２３】
以上の構成は、上記画素が、ＳＴＩ（Shallow Trench Isolation）構造の素子分離に区分された半導体層上の領域に形成され、当該素子分離上に配線パターンが配置されている場合に特に好適である。また、上記第１の不純物領域の接合深さは、１００ｎｍ以上かつ１５０ｎｍ以下の範囲にすることが好ましい。さらに、上記第１の不純物領域の不純物濃度は、上記第２の不純物領域よりも低濃度にすることができる。加えて、上記第１および第２の不純物領域は、低濃度不純物領域と高濃度不純物領域とを有し、上記化合物層が、上記高濃度不純物領域の表面にのみ形成される構成を採用することもできる。
【００２４】
一方、他の観点では、本発明は、所定の間隔をおいて対向して形成された素子分離に両端が接する帯状部を有する浮遊拡散層を含み、光電変換により生成された信号電荷を前記浮遊拡散層に転送して、前記浮遊拡散層の電位に応じた信号を出力する複数の画素と、前記浮遊拡散層と同一導電型の不純物拡散層を有する絶縁ゲート型電界効果トランジスタを含む周辺回路とを備える固体撮像装置を提供することができる。すなわち、本発明に係る固体撮像装置は、上記浮遊拡散層を構成する第１の不純物領域と、上記周辺回路に属する絶縁ゲート型電界効果トランジスタのソース領域またはドレイン領域を構成する第２の不純物領域を備える。第１および第２の不純物領域の表面には、上記半導体層の構成元素と高融点金属元素との化合物層が形成されている。また、上記帯状部を画定する素子分離の少なくとも一方上には、上記帯状部に沿って配線パターンが配置されている。そして、上記帯状部の最小幅が０．３μｍ以下の有限値であるとともに、上記第１の不純物領域の不純物種がリンである。
【発明の効果】
【００２５】
本発明によれば、浮遊拡散層幅が小さくなり、かつ浮遊拡散層の幅を画定する素子分離上に、ゲート電極であるポリシリコンのパターンが形成された状況下であっても、浮遊拡散層における転位欠陥の発生を抑制することができる。この結果、接合リーク電流の発生を抑制することができ、固体撮像装置のセル面積が小さくなった場合でも白キズ等の発生を抑制することができる。したがって、高感度の固体撮像装置を、高い製造歩留まりで安定して製造することができる。
【発明を実施するための最良の形態】
【００２６】
以下、添付図面を参照して本発明の実施形態について説明する。以下の実施形態では、フォトダイオードとＮ型ＭＯＳトランジスタで構成される固体撮像装置、すなわち、信号電荷が電子である固体撮像装置として本発明を具体化している。
【００２７】
（第１の実施形態）
図１は、本発明の第１の実施形態における固体撮像装置が有する単位画素要部のパターンレイアウトを示す平面図である。なお、図１では、説明のため、素子分離１、転送トランジスタのゲート電極２３（以下、転送ゲート２３という。）、リセットトランジスタのゲート電極３３（以下、リセットゲート３３という。）のみを図示している。
【００２８】
図１に示すように、本実施形態の単位画素は、フォトダイオード１１において光電変換によって生成され、フォトダイオード１１のＰＮ接合に蓄積された信号電荷（電子）を、転送トランジスタを導通状態にすることにより浮遊拡散層６０に転送する。その浮遊拡散層６０の電位を、増幅トランジスタ（図７参照）を介して読み出すことで画素信号が出力される。なお、浮遊拡散層６０は、浮遊拡散層６０の電位を初期状態に戻すためのリセットトランジスタのソース領域を兼ねている。すなわち、リセットトランジスタを導通状態にすることにより、浮遊拡散層６０の電位が初期状態になる。また、本実施形態では、浮遊拡散層６０は、転送トランジスタのゲート長方向（図１では、上下方向）のパターン幅が小さくなった部分６１（以下、帯状部６１という）を有している。
【００２９】
転送ゲート２３は、フォトダイオード１１と浮遊拡散層６０との接続部の半導体基板表面に配置されている。ここでは、転送ゲート２３は隣接する複数個の単位画素にわたって共通化されている。このため、転送ゲート２３は素子分離１上にも配置されている。また、リセットゲート３３は、帯状部６１に沿って配置されている。ここでは、転送ゲート２３とリセットゲート３３とは互いに平行に配置されており、リセットゲート３３は、帯状部６１の長手方向に平行に配置されている。リセットゲート３３は、転送ゲート２３と同様に、隣接する複数個の単位画素にわたって共通化されている。このため、リセットゲート３３は素子分離１上にも配置されている。なお、本実施形態では、帯状部６１の短手方向の幅ｄ１が０．３μｍ程度である。また、リセットゲート３３の浮遊拡散層６０側の端部と、リセットゲート３３が配置された素子分離１の浮遊拡散層６０側端部との間の距離ｄ２は、５０ｎｍ程度である。また、転送ゲート２３およびリセットゲート３３は、ポリシリコンからなるパターンにより構成されている。
【００３０】
また、図２および図３は、本実施形態における固体撮像装置の製造過程を示す工程断面図である。図２および図３では、単位画素とＮ型トランジスタとを半導体基板の表面部に並べて図示している。ここでは、単位画素として、フォトダイオードと転送トランジスタとを示している。また、Ｎ型トランジスタは、転送トランジスタ以外の半導体基板上のＮ型トランジスタを代表する。すなわち、単位画素内のリセットトランジスタや増幅トランジスタ、あるいは周辺回路のトランジスタ等である。
【００３１】
図２および図３では、図中左側から順に、フォトダイオード形成領域１０、転送トランジスタ形成領域２０、Ｎ型トランジスタ形成領域７０を配置している。上述のように、フォトダイオードのＮ型不純物領域は転送トランジスタのソース領域と共通であるため、ここでは、転送トランジスタのゲート電極とドレイン領域（浮遊拡散層６０、図３（ｄ）参照）とを転送トランジスタ形成領域２０として示している。
【００３２】
本実施形態の固体撮像装置の製造工程では、図２（ａ）に示すように、まず、Ｎ型のシリコン基板からなる半導体基板３の表面部に公知の手法により素子分離１が形成される。ここでは、素子分離１は深さ３００ｎｍのＳＴＩ構造を有している。素子分離１が形成された後、フォトダイオード形成領域１０、転送トランジスタ形成領域２０、およびＮ型トランジスタ形成領域７０にＰウェル２が形成される。その後、半導体基板３の表面にゲート絶縁膜（図示せず）が形成される。本実施形態では、ゲート絶縁膜として、膜厚が５ｎｍ〜１０ｎｍ程度のシリコン酸化膜を熱酸化法により形成している。当該ゲート絶縁膜上に減圧ＣＶＤ（Chemical Vapor Deposition）法等により、膜厚が１８０ｎｍ〜２００ｎｍ程度の導電性ポリシリコン膜が形成される。そのポリシリコン膜に対して公知のフォトリソグラフィ技術およびエッチング技術を適用することにより、転送ゲート２３およびＮ型トランジスタのゲート電極７３が形成される。なお、フォトダイオードを構成するＮ型不純物領域１４は、Ｐウェル２が形成されてからポリシリコン膜が堆積されるまでの間に、フォトダイオード形成領域１０に開口を有するマスクを通じたイオン注入法により形成される。あるいは、ゲート電極２３、７３を形成した後、フォトダイオード形成領域１０に開口を有するマスクを通じたイオン注入法によりＮ型不純物領域１４を形成することもできる。
【００３３】
次に、図２（ｂ）に示すように、転送ゲート２３のソース側端部から所定の間隔おいた位置よりフォトダイオード形成領域１０（転送トランジスタのソース領域）の端部を規定する素子分離１にわたって開口が設けられたレジストパターン８１が形成される。レジストマスク８１は公知のフォトリソグラフィ技術により形成される。そのレジストパターン８１を通じたイオン注入によりＮ型不純物領域１４内にＰ型不純物領域１５が形成される。
【００３４】
続いて、図２（ｃ）に示すように、転送トランジスタのドレイン領域である高濃度不純物領域となるべき領域に開口を有するレジストパターン８２が形成される。ここでは、レジストパターン８２の開口端を、転送ゲート２３上と、転送トランジスタのドレイン領域端を規定する素子分離１上に配置している。そのレジストパターン８２を通じたイオン注入により、転送トランジスタのドレイン領域（浮遊拡散層６０）の一部を構成するＮ型の低濃度不純物領域２１が形成される。ここでは、注入エネルギーが３０ｋｅＶ、ドーズ量が２Ｅ１３／ｃｍ2の注入条件でリン（Ｐ）をイオン注入している。
【００３５】
その後、図２（ｄ）に示すように、Ｎ型トランジスタのソース領域およびドレイン領域に開口を有するレジストパターン８３がフォトリソグラフィ技術を用いて形成される。そのレジストパターン８３をマスクとして、半導体基板３にＮ型の不純物が導入され、Ｎ型トランジスタのソース領域およびドレイン領域の一部を構成する低濃度不純物領域７１が形成される。ここでは、注入エネルギーが５０ｋｅＶ、ドーズ量が４Ｅ１３／ｃｍ2の注入条件でリンをイオン注入している。
【００３６】
イオン注入が完了すると、半導体基板３上の全面にシリコン酸化膜、次いでシリコン窒化膜等からなる絶縁膜がＣＶＤ法等により順次堆積される。次いで、図３（ａ）に示すようにフォトダイオード形成領域１０を被覆するレジストパターン８４がフォトリソグラフィ等により形成され、そのレジストパターン８４をマスクとして、絶縁膜に対してＲＩＥ（Reactive Ion Etching）によるエッチバックが行われる。これにより、転送ゲート２３のドレイン側の側面にサイドウォール２５が形成され、ゲート電極７３の両側にサイドウォール７５が形成される。同時に、フォトダイオード形成領域１０を被覆する被覆膜１６が形成される。なお、被覆膜１６上のレジストパターン８４は、サイドウォール２５、７５の形成が完了した後、アッシング等により除去される。
【００３７】
この後、図３（ｂ）に示すように、Ｎ型トランジスタ形成領域７０に開口を有するレジストパターン８５がフォトリソグラフィ等により形成される。当該状態で半導体基板３に砒素（Ａｓ）がイオン注入等により導入され、Ｎ型トランジスタのソース領域の一部およびドレイン領域の一部を構成するＮ型の高濃度不純物領域７２が形成される。当該イオン注入により、ＬＤＤ構造を有するＮ型トランジスタのソース領域およびドレイン領域が完成する。なお、砒素のイオン注入は、注入エネルギーが５０ｋｅＶ、ドーズ量が２Ｅ１５／ｃｍ2の注入条件で行われる。これにより、接合深さが１２０ｎｍ程度で、最大濃度が６．２Ｅ２０／ｃｍ3程度の高濃度不純物領域７２が形成される。
【００３８】
レジストパターン８５が除去された後、半導体基板３上に、Ｎ型トランジスタ形成領域７０を被覆するレジストパターン８６が形成される。当該状態で、イオン注入により半導体基板３にリンが導入され、図３（ｃ）に示すように、転送トランジスタのドレイン領域（浮遊拡散層６０）を構成する高濃度不純物領域２２が形成される。当該イオン注入により、ＬＤＤ構造を有する転送トランジスタのドレイン領域（浮遊拡散層６０）が完成する。
【００３９】
高濃度不純物領域２２上には、以降の工程で、コンタクトホール６２（図１参照）が形成され、その形成されたコンタクトホール６２を介して増幅トランジスタに接続される。そのため、高濃度不純物領域２２は、コンタクト抵抗を低減させると同時に接合リーク電流の増加を抑制することができる状態に不純物濃度が最適化された条件で形成する必要がある。なお、リンのイオン注入は、注入エネルギーが５０ｋｅＶ、ドーズ量が８Ｅ１３／ｃｍ2の注入条件で行われる。これにより、接合深さが１５０ｎｍ程度で、最大濃度が９．０Ｅ１８／ｃｍ3程度の高濃度不純物領域２２が形成される。リンのイオン注入後には、レジストパターン８６をアッシング等により除去した後、８５０℃で４５分間の活性化アニール処理が行われる。
【００４０】
活性化アニール処理が完了すると、コバルトからなる高融点金属材料が半導体基板３上に堆積され、ランプアニールが行われる。これにより、図３（ｄ）に示すように、コバルトが直接接触するシリコン基板やポリシリコン（ゲート電極）に金属シリサイド層が形成される。本実施形態では、高濃度不純物領域２２、７２の表面にコバルトシリサイドからなる金属シリサイド層２４、７４が形成される。また、ゲート電極２３、７３の上面にもコバルトシリサイド層が形成される。なお、コバルトシリサイドは２段階アニール法を用いて形成される。本実施形態では、１ｓｔアニールが４９０℃で６０秒間、２ｎｄアニールが８４０℃で１０秒間である。また、シリコン基板やポリシリコンと未反応の、素子分離１上およびサイドウォール２５、７５上の高融点金属材料は、１ｓｔアニール後に、ウェットエッチング等により選択的に除去される。以降、半導体基板３の全面に層間絶縁膜が堆積された後、金属シリサイド層２４、７４上にコンタクトホール６２、３２（図１参照）が形成される。さらに、上層配線の形成を行うことでＭＯＳ型固体撮像装置が完成する。
【００４１】
以上説明したように、本実施形態では、浮遊拡散層６０を形成するイオン種としてリンを使用している。このように、リンを用いることで、浮遊拡散層６０での転位欠陥の発生を抑制することができる。これは、転位欠陥の発生がシリコンの非晶質化により増長すると考えられるためである。シリコン基板中の転位は、イオン注入後の活性化アニール等のような高温熱処理中に、シリコン基板中の応力が降伏応力を超えた場合に発生する。図４は、本実施形態により、転位欠陥の発生が抑制されるメカニズムを模式的に示す図である。なお、図４は、図１に示す帯状部６１（浮遊拡散層６０）を、転送ゲート２３およびリセットゲート３３に垂直な面で切断した断面図である。
【００４２】
例えば、不純物濃度が２Ｅ１９／ｃｍ3を超えるように砒素注入を行ったシリコン基板表面には、注入直後に非晶質層が形成される。この非晶質層は高温熱処理時に再結晶化される。非晶質層は原子半径がシリコンよりも大きい砒素を含むため、再結晶化した領域の格子定数はシリコンの格子定数よりも大きくなる。その結果、砒素注入により浮遊拡散層６０を形成した場合には、図４に示すように、浮遊拡散層６０内に格子定数差による横方向の圧縮応力が発生する。また、浮遊拡散層６０の下方近傍のシリコン領域には、横方向の引張応力が発生する。
【００４３】
また、注入領域に隣接する素子分離上にポリシリコンパターンが配置されていると、高温熱処理時に、シリコン基板の単結晶シリコンや、素子分離を構成するシリコン酸化膜等の絶縁膜がポリシリコンパターンで力学的に抑えられる。その結果、単結晶シリコンや絶縁膜が熱膨張できなくなり、ポリシリコンパターンが配置された素子分離近傍のシリコン領域では、特に強い横方向の圧縮応力が発生する。この圧縮応力は、ポリシリコンパターン端と、ポリシリコンパターンが配置された素子分離の端部との距離が小さくなるにつれて次第に大きくなる。例えば、図４では、リセットゲート３３の帯状部６１側端部と、リセットゲート３３が配置された素子分離１の帯状部６１側端部との間の距離ｄ３の方が、転送ゲート２３の帯状部６１側端部と、転送ゲート２３が配置された素子分離１の帯状部６１側端部との間の距離ｄ４よりも小さい。したがって、帯状部６１では、リセットゲート３３が配置された素子分離１の上端部近傍で、強い圧縮応力が発生することになる。また、上述のようにシリコン領域の表面部に砒素注入が行われている場合は、上述の格子定数差に起因する圧縮応力が重畳され、ポリシリコンパターンが形成された素子分離１の上端部近傍のシリコン領域での圧縮応力がより高まることになる。なお、図４では、応力の強度を矢印の太さで模式的に示している。
【００４４】
ポリシリコンパターンが配置された素子分離の上端部近傍のシリコン領域では、例えば、帯状部６１の幅が１μｍ以上と十分大きい場合は、当該上端部近傍での応力が降伏応力を超えると転位欠陥が生じる。しかしながら、帯状部６１の幅が０．３μｍ以下程度に小さくなった場合、ポリシリコンパターンが配置された素子分離の上端部近傍の応力が降伏応力よりも小さい応力であっても、当該上端部近傍と異なるシリコン領域で転位欠陥が発生するようになる。そのメカニズムを以下で説明する。
【００４５】
素子分離上にポリシリコンパターンが配置されていない場合、単結晶シリコンとシリコン酸化膜は比較的自由に熱膨張する。このとき、単結晶シリコンとシリコン酸化膜との熱膨張係数差により、シリコン領域には横方向に引張応力が作用する。こうした引張応力は、素子分離の底部端(コーナー部)に集中する。このとき、シリコン表面に砒素注入が行われ、かつ対向する素子分離１上にポリシリコンパターンが配置されていると、上述のポリシリコンパターンが配置された素子分離の上端部近傍に発生する圧縮応力が、当該引張応力がさらに高める方向に作用する。この引張応力を高める作用は、素子分離領域に挟まれたシリコン領域の幅（帯状部の幅）が小さくなるにつれて、対向する素子分離が接近するため、次第に大きくなる。また、シリコンは引張応力耐性が弱いことが知られている。そのため、シリコン領域の幅が０．３μｍ程度の細線になると、ポリシリコンパターンが配置されていない素子分離の底部端近傍を起点とした転位欠陥が発生するようになる。
【００４６】
このような転位欠陥は、対向する素子分離の双方にポリシリコンパターンが配置された状況下でも発生する。例えば、図４では、対向する素子分離１上のポリシリコンパターンは、帯状部６１に対して非対称に配置されている。すなわち、距離ｄ４の方が距離ｄ３よりも大きくなっている。この場合、ポリシリコンパターンが、熱膨張を力学的に抑える効果は、転送ゲート２３が配置された素子分離１側の方が小さい。このため、転送ゲート２３が配置された素子分離１側では、単結晶シリコンとシリコン酸化膜の熱膨張が発生し、素子分離１の底部端に引張応力が集中する。そして、帯状部６１の幅が０．３μｍ以下程度に小さい場合には、リセットゲート３３が配置された素子分離１の上端部近傍の圧縮応力が当該引張応力に作用し、転送ゲート２３が配置された素子分離１の底部端近傍（図４に示す矢指部Ｐ）で転位欠陥が発生する。
【００４７】
これに対し、本実施形態では、格子定数がシリコンとほぼ同等であるリンをイオン注入することにより浮遊拡散層６０を形成している。このため、帯状部６１の幅が０．３μｍ以下（ゼロより大きい）のように小さくなり、かつ帯状部６１の幅を画定する素子分離１上にポリシリコンからなる配線パターンが配置された状況下であっても、上述したような高温熱処理時に、シリコン基板内部の引張応力が高められることがない。したがって、転位欠陥の発生を抑制することができる。また、このとき、浮遊拡散層６０を構成する低濃度不純物領域２１（図３参照）のリンのイオン注入ドーズ量は、接合リーク電流を低減する目的で、２Ｅ１３／ｃｍ2〜８Ｅ１３／ｃｍ2のドーズ量とすることが好ましい。また、浮遊拡散層６０を高濃度不純物領域２２（図３参照）のリンのイオン注入ドーズ量は８Ｅ１３／ｃｍ2以上のドーズ量であることが好ましい。
【００４８】
また、本実施形態では、Ｎ型トランジスタのソース領域およびドレイン領域を構成する低濃度不純物領域７１および高濃度不純物領域７２を、転送トランジスタのドレイン領域である浮遊拡散層６０と異なるイオン種をイオン注入することにより形成できる。このため、浮遊拡散層６０の不純物プロファイルと、Ｎ型トランジスタのソース領域あるいはドレイン領域の不純物プロファイルを異ならせることができる。すなわち、Ｎ型トランジスタの電気特性を低下させることなく、浮遊拡散層６０における接合リーク電流の発生を抑制することができる。
【００４９】
以上説明したように、本実施形態によれば、高感度な固体撮像装置を高い製造歩留まりで形成することができる。
【００５０】
なお、上記実施形態では、Ｎ型トランジスタのソース領域およびドレイン領域と浮遊拡散層とを異なる注入条件で形成したが、Ｎ型トランジスタのソース領域およびドレイン領域を、上述の浮遊拡散層の形成条件と同条件で形成することもできる。
【００５１】
（第２の実施形態）
上記第１の実施形態では、転位欠陥の発生を抑制するため、浮遊拡散層の高濃度不純物領域を、リンをイオン注入することで形成した。しかしながら、砒素等の他のイオン種をイオン注入することにより浮遊拡散層を形成した場合であっても、特定の条件下であれば、その表面に金属シリサイド層を形成することに起因する接合リーク電流の発生を抑制することができる。そこで、第２の実施形態では、浮遊拡散層の高濃度不純物領域を、砒素をイオン注入することにより形成する事例について説明する。
【００５２】
図５は、本実施形態の固体撮像装置の製造過程を示す工程断面図である。なお、本実施形態における固体撮像装置の画素主要部のレイアウトパターンは、図１で説明したレイアウトパターンであるとする。上述のように、本実施形態は、浮遊拡散層の高濃度不純物領域を形成するイオン注入のイオン種に砒素を用いる点が第１の実施形態と異なる。このため、図５において、第１の実施形態と同一の構造を有する部位に同一の符号を付し、以下での詳細な説明を省略する。なお、図２および図３と同様に、図５に示すＮ型トランジスタは、半導体基板上の転送トランジスタ以外のＮ型トランジスタを代表する。また、図５では、図２および図３と同様、図中左側から順に、フォトダイオード形成領域１０、転送トランジスタ形成領域２０、Ｎ型トランジスタ形成領域７０を配置している。
【００５３】
本実施形態の固体撮像装置の製造工程では、第１の実施形態において図２（ａ）〜図２（ｄ）および図３（ａ）を用いて説明した工程を経て、半導体基板３上に、Ｎ型トランジスタの高濃度不純物領域７２が形成される。図５（ａ）に示すように、以上の工程において、フォトダイオード形成領域１０には、Ｎ型不純物領域１４、Ｐ型不純物領域１５、および被覆膜１６が形成されている。また、転送トランジスタ形成領域２０には、ゲート電極２３、サイドウォール２５、および低濃度不純物領域２１が形成されている。この低濃度不純物領域２１の形成は、後に述べるように砒素注入でも可能である。さらに、Ｎ型トランジスタ形成領域７０には、ゲート電極７３、サイドウォール７５、低濃度不純物領域７１、および高濃度不純物領域７２が形成されている。
【００５４】
この後、半導体基板３上に、Ｎ型トランジスタ形成領域７０を被覆するレジストパターン８６が形成される。当該状態で、イオン注入により半導体基板３に砒素が導入され、図５（ｂ）に示すように、転送トランジスタのドレイン領域（浮遊拡散層６０）を構成する高濃度不純物領域２２ａが形成される。当該イオン注入により、ＬＤＤ構造を有する転送トランジスタのドレイン領域（浮遊拡散層６０）が完成する。ここでは、砒素のイオン注入は、注入エネルギーが５０ｋｅＶ、ドーズ量が５Ｅ１４／ｃｍ2の注入条件で行われる。これにより、接合深さが１００ｎｍ程度、最大濃度が２．０Ｅ２０／ｃｍ3程度の高濃度不純物領域２２ａが形成される。なお、イオン注入後の活性化アニール条件は、８５０℃で４５分間である。
【００５５】
浮遊拡散層６０を構成する高濃度不純物領域２２ａの接合深さは、１００ｎｍから１５０ｎｍの範囲内であることが好ましい。これは、デバイスとしては、不純物領域の抵抗を低減させる必要があるためなるべく深くまで不純物領域を形成する必要があるが、深い接合を形成すると不純物領域が横方向に広ってゲート電極直下まで到達し、ＧＩＤＬ（gate induced drain leakage）電流が増大してしまうからである。サイドウォール長（横方向への厚さ）が概ね７０〜８０ｎｍで形成される場合、横方向広がりをサイドウォール長以下に抑制しようとすると、接合深さは１００ｎｍから１５０ｎｍとなる。
【００５６】
この後、上記各不純物領域中の注入イオンの活性化アニール処理が完了すると、コバルトからなるシリサイド材料を半導体基板３上に堆積してランプアニールを行うことにより、コバルトが直接接触するシリコン基板や、ゲート電極を構成するポリシリコンに金属シリサイド層２４、７４が形成される。本実施形態では、図５（ｃ）に示すように、高濃度不純物領域２２ａ、７２の表面にコバルトシリサイドからなる金属シリサイド層２４、７４が形成される。また、ゲート電極２３およびゲート電極７３の上面にも金属シリサイド層が形成される。なお、コバルトシリサイドは２段階アニール法を用いて形成される。本実施形態では、１ｓｔアニールが４９０℃で６０秒間、２ｎｄアニールが８４０℃で１０秒間である。また、１ｓｔアニール後に、ウェットエッチング等によりシリコン基板やポリシリコンと未反応の高融点金属が選択的に除去される。
【００５７】
上述したように、単結晶シリコン基板へのイオン注入のイオン種が砒素である場合、２Ｅ１９／ｃｍ3を超える不純物濃度を有する不純物領域に非晶質層が発生する。この場合、ドーズ量が大きくなりイオン注入領域にシリコンの非晶質層がより厚く形成されるようになると、高温熱処理時にシリコン基板内部の引張応力が高まり転位欠陥が発生する。
【００５８】
図６は、浮遊拡散層６０（高濃度不純物領域２２ａ）を砒素のイオン注入により形成した場合の注入ドーズ量と接合リーク電流不良率との関係を示す図である。イオン注入後の活性化アニールは８５０℃で４５分間実施している。注入エネルギーは５０ｋｅＶである。なお、当該データを取得したパターンの平面構造は図１に示した平面構造と同一であり、断面構造は図５に示した断面構造と同一である。
【００５９】
図６に示すように、注入ドーズ量が６Ｅ１４／ｃｍ2以上になると不良が発生し始める。注入ドーズ量が６Ｅ１４／ｃｍ2の場合、イオン注入直後の非晶質層の厚さは６０ｎｍである。すなわち、図９で説明した転位欠陥の発生は、非晶質層の厚さが６０ｎｍを超えると、その厚さに依存して次第に増大することになる。なお、図９で説明した転位欠陥を抑制し、かつ、コンタクトの寄生抵抗を低くする観点では、浮遊拡散層６０の最大濃度が、１Ｅ２０／ｃｍ3から５Ｅ２０／ｃｍ3の範囲であることが好ましい。また、この範囲であっても、非晶質層の厚さは６０ｎｍ以下である。
【００６０】
上述したように、転位欠陥は砒素をイオン注入することにより生じるシリコン基板内部での引張応力の発生が主な原因である。そこで高濃度不純物領域２２ａの注入エネルギーを例えば４０ｋｅＶに低下させ、非晶質層が６０ｎｍ以下となる条件下で注入ドーズ量を増大させることも可能である。したがって、砒素のイオン注入は、浮遊拡散層内に発生する転位欠陥を抑制可能な注入条件、すなわち、高濃度不純物領域２２ａの濃度が２Ｅ１９／ｃｍ3以下にまで減少する深さが６０ｎｍ以下となる注入条件の範囲内で実施することができる。なお、金属シリサイド層２４、７４が形成された半導体基板３の全面には、層間絶縁膜が堆積された後、金属シリサイド層２４、７４上にコンタクトホール６２、３２（図１参照）が形成され、上層配線の形成を行うことでＭＯＳ型固体撮像装置が完成する。
【００６１】
以上のように、本実施形態によれば、微細化につれて浮遊拡散層幅が短くなり、かつ、その周囲の素子分離領域上にポリシリコンからなるゲート電極が浮遊拡散層に沿って配置されている場合であっても、その不純物ドーズ量や注入エネルギーを、転位欠陥の発生を抑制可能な条件に設定するため、浮遊拡散層において接合リークが発生することを抑制できる。
【００６２】
なお、本実施形態では、Ｎ型トランジスタのソース領域およびドレイン領域と浮遊拡散層とを異なる注入条件で形成したが、Ｎ型トランジスタのソース領域およびドレイン領域を、上述の浮遊拡散層の形成条件（濃度が２Ｅ１９／ｃｍ3を超える部分の深さが６０ｎｍ以下となる注入条件）で形成することもできる。
【００６３】
また、上述の接合リーク電流の増大は、固体撮像装置の周辺回路あるいは一般のロジックＬＳＩにおけるＮ型トランジスタのソース領域、あるいはドレイン領域においても発生し得る。すなわち、Ｎ型トランジスタのゲート幅方向のソース領域幅（あるいはドレイン領域幅）が小さくなり、かつ、ゲート幅方向のソース領域幅（あるいはドレイン領域幅）を画定する素子分離上に、ポリシリコンからなる配線パターンがソース領域（あるいはドレイン領域）に沿って近接して配置された場合、ソース領域（あるいはドレイン領域）の接合リーク電流が増大する。この場合、Ｎ型トランジスタに、本発明の技術思想を適用することにより、このようなＮ型トランジスタの接合リーク電流の増大も抑制することができる。
【００６４】
以上説明したように、本発明によれば、素子分離領域で囲まれた浮遊拡散層のような不純物領域において、接合リーク電流の発生を抑制することができる。その結果、高感度の固体撮像装置を安定して製造することができる。
【００６５】
なお、本発明は、以上で説明した実施形態に限定されるものではなく、本発明の効果を奏する範囲において、種々の変形および応用が可能である。本発明の特徴は、浮遊拡散層を形成するイオン注入が、非晶質化により生じる応力を増大させることのない条件で行われることである。したがって、その技術的思想を逸脱しない範囲において、上述の各工程で使用したプロセスを他の等価なプロセスに置換することが可能である。また、工程順を入れ替えることも、材料種を変更することも可能である。例えば、上記では、転送ゲートおよびリセットゲートをポリシリコンで構成したが、ポリメタルや金属等の他の材料により構成した場合でも同様の効果を得ることができる。また、ゲート絶縁膜も酸化膜に限らず、窒化膜等の他の絶縁膜を採用することができる。さらに、本発明は、ＭＯＳ型固体撮像装置の製造に特に好適であるが、浮遊拡散層を備える全ての固体撮像装置に適用することができる。その浮遊拡散層の構造を上記浮遊拡散層と同じにすることで、高感度の固体撮像装置を実現することができる。
【産業上の利用可能性】
【００６６】
本発明は、高感度の固体撮像装置を安定して製造できるという効果を有し、固体撮像装置およびその製造方法として有用である。
【図面の簡単な説明】
【００６７】
【図１】本発明の実施形態における固体撮像装置が有する単位画素要部のパターンレイアウトを示す平面図
【図２】本発明の第１の実施形態における固体撮像装置の製造過程を示す工程断面図
【図３】本発明の第１の実施形態における固体撮像装置の製造過程を示す工程断面図
【図４】転位欠陥の発生メカニズムを示す模式図
【図５】本発明の第２の実施形態における固体撮像装置の製造過程を示す工程断面図
【図６】砒素のイオン注入ドーズ量とリーク電流不良率の関係を示す図
【図７】ＭＯＳ型固体撮像装置の一例を示す回路図
【図８】従来の固体撮像装置の一例を示す断面図
【図９】転位欠陥の発生箇所を示す模式図
【符号の説明】
【００６８】
１、１０１  素子分離
２、１０２  Ｐウェル
３、１０３  Ｎ型半導体基板
１０  フォトダイオード形成領域
１４、１１４  Ｎ型不純物領域
１５、１１５  Ｐ型不純物領域
１６  被覆膜
２０、  転送トランジスタ形成領域
２１、１２１  低濃度不純物領域
２２、２２ａ、１２２  高濃度不純物領域
２３、１２３  転送ゲート電極
２４、１２４  金属シリサイド層（コバルトシリサイド）
２５  サイドウォール
６０、１６０  浮遊拡散層
７０  Ｎ型トランジスタ形成領域
７１、１７１  低濃度不純物領域
７２、１７２  高濃度不純物領域
７３、１７３  ゲート電極
７４、１７４  金属シリサイド層（コバルトシリサイド）
７５  サイドウォール
１１０  フォトダイオード
１２０  転送トランジスタ
１７０  Ｎ型トランジスタ
【図１】
2009038207.tif 000003
【図２】
2009038207.tif 000004
【図３】
2009038207.tif 000005
【図４】
2009038207.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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