(57)【要約】【課題】  デザインルールの制約によらず、精度良くチップ割れを検出することができる回路をより確実に実現可能な半導体装置を提供する。【解決手段】  第１及び第２接続端子を備え、半導体基板と電気的に分離して形成された半導体配線パターンＰＷの複数と、１つの半導体配線パターンＰＷの第１接続端子Ｃａとオーミック接続し、他の１つの半導体配線パターンＰＷの第２接続端子Ｃｂとオーミック接続して、２つの半導体配線パターンＰＷを電気的に接続する電極パターンＰＥの複数と、半導体配線パターンＰＷの第１接続端子または第２接続端子と接続可能に構成され、互いに近接配置された１対の検査用パッドＰＤと、を備え、１対の検査用パッドＰＤを始点及び終点として半導体配線パターンＰＷ及び電極パターンＰＥを交互に接続して構成された一連の検査用パターン群ＧＰが、１対の検査用パッドＰＤの間を除く半導体基板の外縁部に沿って配置されている。【選択図】        図１
2009043907.tif 000002
【特許請求の範囲】
【請求項１】
第１接続端子及び第２接続端子を備え、半導体基板内に前記半導体基板と電気的に分離して形成された半導体配線パターンの複数と、
１つの前記半導体配線パターンの前記第１接続端子とオーミック接続し、他の１つの前記半導体配線パターンの前記第２接続端子とオーミック接続して、２つの前記半導体配線パターンを電気的に接続する電極パターンの複数と、
前記半導体配線パターンの前記第１接続端子または前記第２接続端子と接続可能に構成され、互いに近接配置された１対の検査用パッドと、を備え、
前記１対の検査用パッドを始点及び終点として前記半導体配線パターン及び前記電極パターンを交互に接続して構成された一連の検査用パターン群が、前記１対の検査用パッドの間を除く前記半導体基板の外縁部に沿って配置されていることを特徴とする半導体装置。
【請求項２】
前記複数の半導体配線パターンの少なくとも一部が、略長方形状に形成され、その長辺が、近接する前記半導体基板の前記外縁部の端辺に平行となるように配置されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記電極パターンを介して接続される２つの略長方形状に形成された前記半導体配線パターンの長手方向軸が、近接する前記半導体基板の前記外縁部の端辺に平行な２本の直線上に配置されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記複数の半導体配線パターンの少なくとも一部において、前記第１接続端子が前記半導体基板と電気的に分離された前記半導体配線パターンとは異なる導電型の半導体材料で構成され、前記第１接続端子と前記半導体配線パターン間でＰＮ接合を形成し、
前記ＰＮ接合の電気的特性に基づいて設定される所定の検査用電圧が前記１対の検査用パッド間に印加された場合に、前記検査用パターン群が電気的に導通可能な状態となるように構成されていることを特徴とする請求項１〜３の何れか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、特に、半導体装置の製造工程（例えば、チップ化工程やパッケージング工程等）において発生した半導体チップ割れを検知する機能を備えた半導体装置に関する。
【背景技術】
【０００２】
半導体装置は、通常、例えば、ＳｉやＧａＡｓ等の半導体材料で形成された半導体基板に、複数の半導体素子及び各半導体素子を電気的に接続する配線（半導体パターン、金属配線を含む）等からなる半導体回路部やテスト回路部等を形成してなる半導体チップを、所定のパッケージに実装して構成されている。
【０００３】
以下、従来の半導体装置において、化合物半導体材料であるＧａＡｓ材料を用いて形成された半導体基板（ＧａＡｓ基板）に、半導体素子として、ＨＢＴ（Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）を形成する場合について、図６を用いて説明する。ここで、図６は、ＧａＡｓ基板１１に形成されたＨＢＴの概略構成例を示している。図６（ａ）は、図６（ｂ）のＺＺ’における端面図であり、図６（ｂ）はＨＢＴの上面視図である。尚、ＨＢＴは、一般的に、図６（ａ）に示すように、半絶縁性のＧａＡｓ基板１１上に、コレクタ層１４、ベース層１５、エミッタ層１６をこの順に積層して、縦型のＮＰＮ型バイポーラトランジスタとして構成されている。
【０００４】
ＨＢＴの形成は、図６（ａ）に示すように、先ず、半絶縁性のＧａＡｓ基板１１に、エピタキシャル成長等により、上方に形成される各層の品質の安定化を図るための下地として、ＧａＡｓ材料で形成された高抵抗のバッファ層１２を形成する。
【０００５】
続いて、エピタキシャル成長により高濃度Ｎ型のＧａＡｓ材料を積層させて、低接触抵抗のサブコレクタ層１３を形成する。更に、高濃度のＮ型ＧａＡｓ材料上に、コレクタ層１４を形成するための低濃度のＮ型ＧａＡｓ材料、ベース層１５を形成するための高濃度のＰ型ＧａＡｓ材料、及び、エミッタ層１６を形成するためのＮ型のワイドバンドギャップ材料（例えば、一般的には、ＡｌＧａＡｓやＩｎＧａＡｓ等の半導体材料）を、この順に、順次積層する。更に、積層したＮ型のワイドバンドギャップ材料、Ｐ型ＧａＡｓ材料、低濃度のＮ型ＧａＡｓ材料、及び、高濃度のＮ型ＧａＡｓ材料を、ウエットエッチング法或いはドライエッチング法により所定の領域を残してエッチング成形するメサエッチング工程を実行することにより、エミッタ領域１６ａ（エミッタ層１６）、ベース領域１５ａ（ベース層１５及びコレクタ層１４）を形成する。尚、各コレクタ領域１３ａ（サブコレクタ層１３）は、分離層３０によって、他のコレクタ領域と分離される。分離層３０は、ここでは、サブコレクタ領域を、水素、酸素、ホウ素等のイオンを注入して不活性化し、高抵抗化して形成している。
【０００６】
引き続き、図６（ａ）及び図６（ｂ）に示すように、サブコレクタ層１３（コレクタ領域１３ａ）上に、コレクタ層１４を他の半導体素子等と電気的に接続するためのコレクタオーミック電極２４を形成する。同様に、ベース層１５（ベース領域１５ａ）上に、ベース層１５を他の半導体素子等と電気的に接続するためのベースオーミック電極２５を、エミッタ層１６（エミッタ領域１６ａ）上に、エミッタ層１６を他の半導体素子等と電気的に接続するためのエミッタオーミック電極２６を、夫々形成する。このようにして形成されたＨＢＴは、表面を保護するため、及び、表面を電気的に絶縁するため等に、ＳｉＮ膜、ＳｉＯ２膜またはポリイミド膜等の絶縁膜４０によって被覆される。コレクタオーミック電極２４、ベースオーミック電極２５、エミッタオーミック電極２６は、絶縁膜４０に形成されたコンタクトホールを介して金属配線５０等と接続される。また、図６（ａ）及び図６（ｂ）に示すように、ＨＢＴの周囲のＧａＡｓ基板１１には、水素、酸素、ホウ素等をイオン注入して高抵抗化された素子分離層３０（素子分離領域３０ａ）が形成されている。
【０００７】
ところで、近年、携帯機器等の半導体装置を搭載した機器の小型化や薄型化が進み、これに伴って、半導体装置の小型化及び薄型化が要望されるようになってきている。しかし、半導体装置の薄型化が進むと、半導体チップの薄型化も進み、これによって、半導体装置の製造工程、例えば、半導体チップの複数が形成された半導体ウェハから各半導体チップを個別に分離するチップ化工程や、各半導体チップをパッケージに実装するパッケージング工程において、チップ割れが発生する確率が高くなってきている。このため、製造工程中におけるチップ割れに対する対策が重要となってきている。
【０００８】
尚、特に、ＧａＡｓをはじめとする化合物半導体材料は、一般的に、Ｓｉよりも割れ易いため、化合物半導体材料を用いて形成された半導体基板（化合物半導体基板）を備える半導体装置は、Ｓｉを半導体材料として用いて形成された半導体基板（Ｓｉ基板）を備える半導体装置よりも、チップ割れが発生しやすい。
【０００９】
また、化合物半導体基板を備える半導体装置は、一般的に、Ｓｉ基板を備える半導体装置より集積度が低いため、チップ割れが発生した場合でも、その程度によっては、半導体基板に形成された半導体回路部まで到達しない場合がある。このような場合には、半導体回路部が正常に動作するため、従来の製造工程中の検査工程（例えば、電気的特性の検査工程等）では良品と判定され、潜在的欠陥を持つ半導体装置がそのまま出荷される可能性がある。しかし、このような潜在的欠陥を持つ半導体装置は、例えば、その後の半導体装置の所定製品への組み込み工程での欠陥の拡大により動作不良が発生する可能性がある。また、潜在的欠陥を持つ半導体装置を組み込んだ製品の場合、その使用環境等によっては、チップ割れの拡大による動作不良の発生により、良品の半導体装置に比べて、製品寿命が短くなる可能性が高い。
【００１０】
このような半導体装置におけるチップ割れを検知する技術として、例えば、１対の検査用パッドを始点及び終点とする一様な帯状の配線パターンが、１対の検査用パッド間を除く半導体基板の外縁部に沿って形成されている半導体装置がある（例えば、特許文献１または特許文献２参照）。
【００１１】
上記特許文献１または特許文献２に記載の半導体装置は、１対の検査用パッドに検査用電圧を印加してその電気的特性を観測し、チップ割れによる配線パターンの断線によって生じる検査パッド間の電流変化等を判定することにより、チップ割れを精度良く検出するものである。配線パターンは、半導体装置の外縁部に沿って略全周囲に形成されているため、従来の通常の検査工程では発見できないチップ割れについても、より確実に検出することが可能になる。
【００１２】
【特許文献１】特開平６−２４４２５４号公報
【特許文献２】特開２００５−３５３８１５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、通常、製造プロセス上のデザインルールの制約から、配線パターンについては、配線長の上限が設定されている。
【００１４】
具体的には、例えば、上述した化合物半導体材料を用いた代表的な半導体素子であるＨＢＴにおいて、帯状の半導体配線パターンを、Ｎ型半導体材料で形成されたコレクタ層またはＰ型半導体材料で形成されたベース層をメサエッチングして形成した場合、エッチングマスクとなるレジストの密着性をコントロールするため、配線長の上限が、例えば、典型的には、５００μｍに設定されている。
【００１５】
また、例えば、化合物半導体基板を備える半導体装置の製造プロセスでは、Ｎ型半導体材料により形成された半導体配線パターンとオーミック接続する電極パターンを形成するための電極材料（半導体材料）として、ＡｕＧｅ合金を用いる。このＡｕＧｅ合金を熱処理によって半導体配線パターンを形成するＮ型半導体材料と反応させることにより、低抵抗なコンタクトを実現している。しかし、熱処理によってオーミック接続を実現するため、電極パターンの配線長が長い程、熱膨張による体積変化によって電極パターンにクラックが発生する可能性が高くなる。このため、電極パターンに、配線長の上限が設定されている。
【００１６】
上記特許文献１または特許文献２の半導体装置では、一様な帯状の配線パターンを半導体基板の外縁部に沿って形成する構成であるため、通常、配線パターンの配線長が、数ミリメートル以上となる。そうすると、デザインルールの配線長の制約に抵触することとなり、チップ割れを検出するための帯状の配線パターンを形成できない、或いは、帯状の配線パターンを形成することが困難な場合が生じるという問題があった。
【００１７】
本発明は上記の問題に鑑みてなされたものであり、その目的は、デザインルールの制約によらず、精度良くチップ割れを検出することができる回路をより確実に実現可能な半導体装置を提供する点にある。
【課題を解決するための手段】
【００１８】
上記目的を達成するための本発明に係る半導体装置は、第１接続端子及び第２接続端子を備え、半導体基板内に前記半導体基板と電気的に分離して形成された半導体配線パターンの複数と、１つの前記半導体配線パターンの前記第１接続端子とオーミック接続し、他の１つの前記半導体配線パターンの前記第２接続端子とオーミック接続して、２つの前記半導体配線パターンを電気的に接続する電極パターンの複数と、前記半導体配線パターンの前記第１接続端子または前記第２接続端子と接続可能に構成され、互いに近接配置された１対の検査用パッドと、を備え、前記１対の検査用パッドを始点及び終点として前記半導体配線パターン及び前記電極パターンを交互に接続して構成された一連の検査用パターン群が、前記１対の検査用パッドの間を除く前記半導体基板の外縁部に沿って配置されていることを第１の特徴とする。
【００１９】
上記特徴の本発明に係る半導体装置は、前記複数の半導体配線パターンの少なくとも一部が、略長方形状に形成され、その長辺が、近接する前記半導体基板の前記外縁部の端辺に平行となるように配置されていることを第２の特徴とする。
【００２０】
上記特徴の本発明に係る半導体装置は、前記電極パターンを介して接続される２つの略長方形状に形成された前記半導体配線パターンの長手方向軸が、近接する前記半導体基板の前記外縁部の端辺に平行な２本の直線上に配置されていることを第３の特徴とする。
【００２１】
上記何れかの特徴の本発明に係る半導体装置は、前記複数の半導体配線パターンの少なくとも一部において、前記第１接続端子が前記半導体基板と電気的に分離された前記半導体配線パターンとは異なる導電型の半導体材料で構成され、前記第１接続端子と前記半導体配線パターン間でＰＮ接合を形成し、前記ＰＮ接合の電気的特性に基づいて設定される所定の検査用電圧が前記１対の検査用パッド間に印加された場合に、前記検査用パターン群が電気的に導通可能な状態となるように構成されていることを第４の特徴とする。
【発明の効果】
【００２２】
上記特徴の半導体装置によれば、１対の検査用パッドを始点及び終点として半導体配線パターン及び電極パターンを交互に接続して構成された一連の検査用パターン群を、半導体基板の外縁部に沿って配置したので、半導体配線パターンや電極パターンの配線長を、デザインルールの制約を満たすように設定することが可能になる。これにより、チップ割れを検知可能な半導体装置をより確実に得ることが可能になる。
【００２３】
また、上記第２の特徴の半導体装置によれば、半導体配線パターンを略長方形状に形成するので、検査用パターン群の構成を簡素化でき、デザインルールの制約を満たす寸法の設定等が容易になる。これにより、様々なプロセスや製造装置の更新等に対して、より少ない変更量で、より柔軟に対応することが可能になる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明に係る半導体装置（以下、適宜「本発明装置」と称する）の実施形態を図面に基づいて説明する。
【００２５】
〈第１実施形態〉
本発明装置の第１実施形態について、図１〜図３を基に説明する。
【００２６】
先ず、本実施形態の本発明装置の構成について、図１〜図３を基に説明する。ここで、図１は、本実施形態の本発明装置１Ａの概略構成例を示しており、図２は、検査用パターン群ＧＰの一部分を拡大して示しており、図３は、図２に示す検査用パターン群ＧＰの波線領域ＹにおけるＸ−Ｘ’平面の断面図である。
【００２７】
本発明装置１Ａは、半導体材料である半絶縁性のＧａＡｓを用いて形成された半導体基板１１（ＧａＡｓ基板１１）に、半導体素子の一例としてのＨＢＴ、各素子を電気的に接続するための配線パターン及び電極パターン、電源パッド及びＩ／Ｏパッド等を含むボンディングパッドＰａｄ１〜Ｐａｄｘ等が形成された半導体回路部１０を備えて構成されている。
【００２８】
更に、本実施形態の本発明装置１Ａは、半導体回路部１０の周囲に、ＨＢＴを形成するための製造工程で形成されるコレクタ層やベース層を利用して、チップ割れを検出するためのテスト回路部、即ち、後述する検査用パターン群ＧＰが形成されている。
【００２９】
より具体的には、本実施形態の本発明装置１Ａは、図１〜図３に示すように、第１接続端子Ｃａ及び第２接続端子Ｃｂを備え、半絶縁性の半導体基板１１内に半導体基板１１と電気的に分離して形成されたＮ型の半導体配線パターンＰＷの複数と、１つの半導体配線パターンＰＷの第１接続端子Ｃａとオーミック接続し、他の１つの半導体配線パターンＰＷの第２接続端子Ｃｂとオーミック接続して、２つの半導体配線パターンＰＷを電気的に接続する電極パターンＰＥの複数と、半導体配線パターンＰＷの第１接続端子Ｃａまたは第２接続端子Ｃｂと接続可能に構成され、互いに近接配置された１対の検査用パッドＰＤと、を備え、１対の検査用パッドＰＤを始点及び終点として半導体配線パターンＰＷ及び電極パターンＰＥを交互に接続して構成された一連の検査用パターン群ＧＰが、１対の検査用パッドＰＤの間を除く半導体基板１１の外縁部に沿って配置されている。
【００３０】
検査用パターン群ＧＰを構成する半導体配線パターンＰＷｉ（ｉ＝１〜ｎ、ｎは半導体配線パターンＰＷの総数）は、夫々、本実施形態では、略長方形状に形成され、その長辺が、近接する半導体基板１１の外縁部の端辺６０に平行となるように配置されている。
【００３１】
更に、本実施形態の半導体配線パターンＰＷは、サブコレクタ層１３で構成されており、図６に示すＨＢＴのサブコレクタ領域１３ａの形成工程の際に、ＨＢＴのサブコレクタ領域１３ａと共に形成される。より具体的には、半導体配線パターンＰＷのサブコレクタ領域１３ａの形成は、先ず、ＨＢＴのサブコレクタ領域１３ａの形成工程において、ＨＢＴや半導体配線パターンＰＷを含む所定の領域に、同時に、エピタキシャル成長により高濃度Ｎ型のＧａＡｓ材料を積層させる。続いて、ＨＢＴや半導体配線パターンＰＷの領域を除く領域を、イオン注入により不活性化・高抵抗化して、分離層３０を形成する。これにより、ＨＢＴのサブコレクタ領域１３ａと共に、半導体配線パターンＰＷのサブコレクタ領域１３ａを形成することができる。更に、サブコレクタ領域１３ａ上に、エピタキシャル成長により低濃度のＮ型ＧａＡｓ材料を積層させてコレクタ層１４を形成する。
尚、ここでは、実用の観点から、エピタキシャル成長により材料を積層させてサブコレクタ領域１３ａを形成したが、ＧａＡｓ基板１１のドーピングやメサエッチング法等、他の方法を用いて形成しても良い。
【００３２】
半導体配線パターンＰＷの第１接続端子Ｃａ及び第２接続端子Ｃｂは、本実施形態では、図３に示すように、後述する電極パターンＰＥとＧａＡｓ基板１１の間に、電極パターンＰＥの下面全体に亘って形成される反応層２３で構成されている。この反応層２３は、電極パターンＰＥを構成するオーミック接続材料と、半導体基板１１を構成するＧａＡｓ材料が合金反応することによって形成される。オーミック接続材料としては、例えば、ＡｕＧｅ合金、より具体的には、ＡｕＧｅ／Ｎｉ／Ａｕが利用される。このＡｕＧｅ／Ｎｉ／Ａｕは、後述する電極パターンＰＥの形成後に熱処理を行うことで、半導体配線パターンＰＷを構成するＧａＡｓ材料と反応し、良好なオーミック接続が形成される。
【００３３】
検査用パターン群ＧＰを構成する電極パターンＰＥｊ（ｊ＝１〜ｎ−１）は、夫々、本実施形態では、略長方形状に形成され、その長辺が、近接する半導体基板１１の外縁部の端辺６０に平行となるように配置されている。
【００３４】
また、電極パターンＰＥは、本実施形態では、ＨＢＴのコレクタオーミック電極２４の電極材料を用い、ＨＢＴのコレクタオーミック電極２４の形成工程で、コレクタオーミック電極２４と共に形成される。
【００３５】
検査用パターン群ＧＰを構成する検査用パッドＰＤは、本実施形態では、図２に示すように、半導体配線パターンＰＷと、半導体配線パターンＰＷ上に形成されたオーミック電極と絶縁膜を貫通するコンタクトホールＣＨを介して電気的に接続されている。コンタクトホールＣＨの内部には、導電材料が充填されている。より具体的には、図１及び図２に示すように、検査用パッドＰＤ１及びＰＤ０が検査用パターン群ＧＰの始点及び終点となっており、検査用パッドＰＤ１は、半導体配線パターンＰＷ１とオーミック電極及びコンタクトホールＣＨを介して接続され、検査用パッドＰＤ０は、半導体配線パターンＰＷｎとオーミック電極及びコンタクトホールＣＨを介して接続されている。
【００３６】
次に、本実施形態の本発明装置１Ａにおけるチップ割れ検査の概要について、図１〜図３を基に簡単に説明する。
【００３７】
チップ割れの検査工程では、本発明装置１Ａの１対の検査用パッドＰＤ１及びＰＤ０に、所定の検査用電圧を印加する。チップ割れが生じ、検査用パターン群ＧＰを横切ると、リーク電流や断線等が生じる。従って、本発明装置１Ａの１対の検査用パッドＰＤに、所定の検査用電圧を印加した状態で、１対の検査用パッドＰＤ間の電気的特性、例えば、抵抗値を求め、チップ割れが生じていない正常時の値と比較することで、チップ割れを検出できる。
【００３８】
尚、本実施形態では、半導体配線パターンＰＷを、サブコレクタ層を利用して形成しており、サブコレクタ層は半導体基板１１内に形成されることから、半導体回路部１０に到達しない小さなチップ割れが生じた場合であっても、半導体配線パターンＰＷはより高い確率で損傷する。更に、また、本実施形態では、電極パターンＰＥを、コレクタオーミック電極２４の電極材料を用いて形成するため、反応層２３によって半導体配線パターンＰＷ及び半導体基板１１と強固に密着することとなり、チップ割れにより、より高確率で損傷する。従って、本実施形態の本発明装置１Ａは、より精度良くチップ割れを検出可能である。更に、本実施形態では、上述したように、本発明装置１Ａの半導体配線パターンＰＷ及び電極パターンＰＥを、半導体回路部１０を形成するＨＢＴの形成工程を利用して、ＨＢＴと共に形成できるので、検査用パターン群ＧＰの形成のために、特別に新たな製造工程を追加する必要がない。
【００３９】
〈第２実施形態〉
本発明装置の第２実施形態について、図４を基に説明する。尚、本実施形態では、上記第１実施形態とは、半導体配線パターンＰＷと電極パターンＰＥの配置態様が異なる場合について説明する。
【００４０】
本実施形態の本発明装置の構成について、図４を基に説明する。ここで、図４は、本実施形態の本発明装置１Ｂにおける検査用パターン群ＧＰの一部分を拡大して示している。尚、本発明装置１Ｂの半導体回路部１０の構成は、上記第１実施形態と同じである。また、上記第１実施形態と同様に、半導体配線パターンＰＷはサブコレクタ層を利用して、電極パターンＰＥはコレクタオーミック電極２４を利用して形成されている。尚、本実施形態では、半導体パターンＰＷをメサエッチング法を用いて形成する場合を想定して説明する。
【００４１】
本実施形態の本発明装置１Ｂは、電極パターンＰＥを介して接続される２つの略長方形状に形成された半導体配線パターンＰＷの長手方向軸が、近接する半導体基板１１の外縁部の端辺６０に平行な２本の直線上に配置されている。
【００４２】
より具体的には、図４に示すように、半導体配線パターンＰＷｈ（ｈはｎ以下の奇数）については、その長手方向軸が、端辺６０に平行な直線Ｘ１上に配置されている。同様に、半導体配線パターンＰＷｋ（ｋはｎ以下の偶数）については、その長手方向軸が、端辺６０に平行な直線Ｘ２上に配置されている。また、本実施形態では、半導体配線パターンＰＷｈと半導体配線パターンＰＷｋが、端辺６０に垂直な方向に、一部が重複するように配置されている。ここでは、第１接続端子Ｃａまたは第２接続端子Ｃｂの幅の分、重複するように配置されている。
【００４３】
更に、本実施形態では、半導体配線パターンＰＷを構成するサブコレクタ層１３と、電極パターンＰＥを構成するコレクタオーミック電極２４の間は、絶縁膜４０で絶縁されており、半導体配線パターンＰＷは、電極パターンＰＥとコンタクトホールＣＨを介して接続されている。更に具体的には、本実施形態では、半導体パターンＰＷをメサエッチング法を用いて形成する場合を想定しているため、半導体配線パターンＰＷは、オーミック電極、コンタクトホールＣＨ、及び、絶縁層上に形成される配線を介して、他の半導体配線パターンＰＷと接続する構成となっている。
【００４４】
検査用パターン群ＧＰを構成する検査用パッドＰＤは、上記第１実施形態と同様に、半導体配線パターンＰＷとコンタクトホールＣＨを介して接続されている。
【００４５】
尚、本実施形態では、略長方形状に形成された半導体配線パターンＰＷの長手方向軸が、近接する半導体基板１１の外縁部の端辺６０に平行な直線Ｘ１またはＸ２の上に配置される場合について説明したが、これに限るものではない。更に複数の端辺６０に平行な直線を設定し、設定した直線の何れか１つの上に配置するように構成しても良い。
【００４６】
また、本実施形態では、電極パターンＰＥを介して接続される２つの略長方形状に形成された半導体配線パターンＰＷの長手方向軸が、直線Ｘ１及びＸ２の何れかの上に配置されるように構成されるため、半導体配線パターンＰＷが、検査用パッドＰＤ間を除いて、本発明装置１Ｂの全周に亘って配置されることとなる。通常、半導体配線パターンＰＷを構成するサブコレクタ層１３は、金属材料で形成された金属配線パターン等より、チップ割れによる影響を受けやすい。このため、サブコレクタ層１３を利用して形成された半導体配線パターンＰＷを本発明装置１Ｂの全周に亘って配置することにより、より高精度に且つより確実にチップ割れを検出することが可能になる。
【００４７】
更に、本実施形態では、半導体配線パターンＰＷを本発明装置１Ｂの全周に亘って配置するため、図４に示すように、電極パターンＰＥを介して接続される２つの半導体配線パターンＰＷを、端辺６０に平行な方向において、電極パターンＰＥの幅の分、オーバーラップするように配置しているが、これに限るものではない。電極パターンＰＥを介して接続される２つの半導体配線パターンＰＷの端辺６０に平行な方向における重複距離または離間距離は、自在に設定可能である。尚、仮に、電極パターンＰＥによって接続される２つの半導体配線パターンＰＷが、端辺６０に平行な方向にある程度離間している場合であっても、少なくとも上記第１実施形態の場合より高いチップ割れの検出精度を得られると考えられる。
【００４８】
また、図４では、電極パターンＰＥの長手方向軸が、端辺６０に略垂直な直線上に配置している場合について示しているが、これに限るものではなく、電極パターンＰＥの形状及び配置は、接続する２つの半導体配線パターンＰＷの配置関係に基づいて設定する。
【００４９】
〈第３実施形態〉
本発明装置の第３実施形態について、図５を基に説明する。尚、本実施形態では、上記第１及び第２実施形態とは、半導体配線パターンＰＷの第１接続端子Ｃａの構成が異なる場合について説明する。
【００５０】
本実施形態の本発明装置の構成について、図５を基に説明する。ここで、図５は、本実施形態の本発明装置１Ｃにおける検査用パターン群ＧＰの一部分の断面を示している。尚、本発明装置１Ｃの半導体回路部１０の構成は、上記第１及び第２実施形態と同じである。
【００５１】
本実施形態の本発明装置１Ｃは、図５に示すように、複数の半導体配線パターンＰＷの少なくとも一部において、第１接続端子Ｃａが半導体基板１１と電気的に分離されたＰ型の半導体材料で構成され、Ｐ型の第１接続端子ＣａとＮ型の半導体配線パターンＰＷ間でＰＮ接合を形成し、ＰＮ接合の電気的特性に基づいて設定される所定の検査用電圧が１対の検査用パッドＰＤ間に印加された場合に、検査用パターン群ＧＰが電気的に導通可能な状態となるように構成されている。
【００５２】
より具体的には、本実施形態の半導体配線パターンＰＷは、図６に示すサブコレクタ層１３及びコレクタ層１４、ベース層１５を用いて形成され、第１接続端子Ｃａがベース層１５を用いて形成されている。上述したように、コレクタ領域１４はＮ型半導体材料で、ベース領域１５はＰ型半導体材料で形成されており、Ｎ型の半導体配線パターンＰＷとＰ型の第１接続端子Ｃａ間でＰＮ接合を形成している。
【００５３】
また、第１接続端子Ｃａを形成するベース層１５とベース層１５上に形成されたベースオーミック電極２５が、オーミック接続を形成している。半導体配線パターンＰＷを形成するサブコレクタ層１３上にはコレクタオーミック電極２４が形成され、半導体配線パターンＰＷを形成するサブコレクタ層１３とオーミック接続を形成している。
【００５４】
更に、半導体配線パターンＰＷ上には、絶縁性のプラズマＳｉＮ膜が形成され、このプラズマＳｉＮ膜上に電極パターンＰＥが形成される。電極パターンＰＥ（ｉ−１）は、プラズマＳｉＮ膜に形成されたコンタクトホールＣＨ及びベースオーミック電極２５を介して、半導体配線パターンＰＷ（ｉ−１）の第１接続端子Ｃａ（ｉ−１）と電気的に接続している。同様にして、電極パターンＰＥ（ｉ−１）は、プラズマＳｉＮ膜に形成されたコンタクトホールＣＨ及びコレクタオーミック電極２４を介して、半導体配線パターンＰＷｉの第２接続端子Ｃｂｉと電気的に接続している。
【００５５】
以下、本実施形態の本発明装置１Ｃにおけるチップ割れ検査の概要について、図５を基に簡単に説明する。
【００５６】
本実施形態の本発明装置１Ｃでは、Ｎ型の半導体配線パターンＰＷとＰ型の第１接続端子Ｃａ間でＰＮ接合を形成していることから、検査用パターン群ＧＰの始点及び終点となる検査用パッドＰＤ間の電気的特性（ここでは、電圧特性）は、ＰＮ接合によって構成されるダイオードの特性に応じたものとなる。より詳細には、形成されるダイオード（ＰＮ接合）の数をｍ、ダイオードの順方向の降下電圧をＶｆとすると、検査用パターン群ＧＰ全体の順方向の降下電圧は、Ｖｆ×ｍとなる。即ち、検査用パッドＰＤ間に、Ｖｆ×ｍ以上の電圧を印加した場合に、検査用パターン群ＧＰに電流が流れ、チップ割れの検査が可能になる。
【００５７】
従って、本実施形態の本発明装置１Ｃに対するチップ割れの検査工程は、半導体回路部１０を停止させた状態で、Ｖｆ×ｍ以上の適切な値に設定された検査用電圧を検査用パッドＰＤ１と検査用パッドＰＤ０の間に印加して行う。
【００５８】
具体的には、例えば、形成されるダイオードの数が６、１つのダイオードの順方向の降下電圧が１．２Ｖの場合、検査用パターン群ＧＰ全体で順方向の降下電圧が７．２Ｖとなるので、検査用電圧を７．２Ｖ以上の適切な値に設定する。
【００５９】
ところで、例えば、本発明装置１Ｃの半導体回路部１０が、３．３Ｖの電源電圧（半導体回路部１０の動作電圧）で動作する場合、検査用パッドＰＤ間に３．３Ｖの電圧を印加しても検査用パターン群ＧＰに電流は流れない。つまり、検査用パターン群ＧＰ全体の順方向の降下電圧Ｖｆ×ｍが、通常動作時の電源電圧より十分に大きい場合には、通常動作時に、検査用パターン群ＧＰに電流は流れないため（電気的に絶縁されている状態となるため）、検査用パッドＰＤを他のボンディングパッドＰａｄ、例えば、電源パッドやグランド（接地）パッドと兼用することが可能になる。これにより、検査用パターン群ＧＰを構成することによるチップ面積の増加を抑えることができる。
【００６０】
尚、本実施形態において、形成するＰＮ結合の数は任意であり、本発明装置１Ｃで用いる電源電圧の値やＰＮ接合の電気的特性、例えば、降下電圧の値に応じて設定する。また、本実施形態の構成は、第１実施形態及び第２実施形態の何れにも適用可能である。
【００６１】
また、図５に示す半導体配線パターンＰＷは、上述したように、サブコレクタ層１３、コレクタ層１４及びベース層１５を用いて構成され、コレクタオーミック電極２４またはベースオーミック電極２５を介して電極パターンＰＥに接続される。コレクタオーミック電極２４とベースオーミック電極２５の間には段差があるため、電極パターンＰＥは、通常の状態で断線することが無いように、Ａｕを含む金属材料を用いて比較的厚く、例えば、１〜２μｍの厚さに形成される。このような場合には、電極パターンＰＥが半導体配線パターンＰＷよりチップ割れの影響を受けにくいことから、上記第２実施形態に本実施形態の構成を適用することで、より精度良くより確実にチップ割れの検出が可能になる。
【００６２】
〈別実施形態〉
〈１〉上記第１〜第３実施形態では、本発明装置１が、ＧａＡｓ材料を用いて形成された化合物半導体基板１１に、半導体素子としてＨＢＴを形成して構成される場合を想定して説明したが、これに限られるものではない。例えば、Ｓｉ基板等を用いても良い。
【００６３】
また、上記第１〜第３実施形態では、半導体基板１１がＰ型、半導体配線パターンＰＷがＮ型、第１接続端子ＣａがＰ型である場合を想定して説明したが、これに限るものではない。例えば、Ｐ型の材料を用いて半導体配線パターンＰＷを形成し、Ｎ型の材料を用いて第１接続端子Ｃａを形成し、各層の導電型をこれらに応じて設定しても良い
【００６４】
〈２〉上記第１〜第３実施形態では、検査用パッドＰＤと半導体配線パターンＰＷを、オーミック電極とコンタクトホールＣＨを介して電気的に接続する場合を想定して説明したが、これに限るものではない。例えば、検査用パッドＰＤと半導体配線パターンＰＷを、コンタクトホールＣＨ内に充填された導電材料により直接接続するように構成しても良い。
【００６５】
〈３〉上記第１〜第３実施形態では、半導体配線パターンＰＷが略長方形状に形成されている場合について説明したが、これに限るものではない。例えば、半導体配線パターンＰＷの一部が略長方形状以外の形状、例えば、略Ｌ字型等の形状であっても良い。
【００６６】
同様に、電極パターンＰＥの上面視による形状は、略長方形状であっても良いし、略Ｌ字型等の他の形状の電極パターンＰＥを一部に使用する構成であっても良い。
【００６７】
〈４〉上記第１または第２実施形態において、第１接続端子Ｃａと第２接続端子Ｃｂの位置関係は、図２及び図４に限られるものではなく、逆に配置されていても良い。
【００６８】
〈５〉上記第１及び第２実施形態では、サブコレクタ層１３を利用して半導体配線パターンＰＷを形成し、上記第３実施形態では、サブコレクタ層１３に加えコレクタ層１４及びベース層１５を用いて半導体配線パターンＰＷを形成したが、これに限るものではない。例えば、第１及び第２実施形態において、半導体配線パターンＰＷを、ベース層１５やエミッタ層１６を利用して形成しても良い。
【００６９】
〈６〉上記第１実施形態では、半導体配線パターンＰＷの長手方向軸が同じ直線上にある場合について、上記第２実施形態では、半導体配線パターンＰＷの長手方向軸が２以上の平行な直線上の何れかにある場合について説明したが、半導体回路部１０やボンディングパッドＰａｄの配置等に応じて、これらを組み合わせて検査用パターン群ＧＰを構成しても良い。この場合において、第３実施形態に示すように、第１接続端子Ｃａの一部または全部についてＰＮ接合を形成するように構成しても良い。
【図面の簡単な説明】
【００７０】
【図１】本発明に係る半導体装置の第１実施形態における概略構成例を示す概略ブロック図
【図２】本発明に係る半導体装置の第１実施形態における検査用パターン群の一部分を拡大した概略部分ブロック図
【図３】本発明に係る半導体装置の第１実施形態における検査用パターン群の一部分の断面を示す概略部分断面図
【図４】本発明に係る半導体装置の第２実施形態における検査用パターン群の一部分を拡大した概略部分ブロック図
【図５】本発明に係る半導体装置の第３実施形態における検査用パターン群の一部分を拡大した概略部分断面図
【図６】従来技術に係る半導体装置で用いられるＨＢＴの概略構成例を示す概略ブロック図
【符号の説明】
【００７１】
１        本発明に係る半導体装置
１Ａ      本発明に係る半導体装置
１Ｂ      本発明に係る半導体装置
１Ｃ      本発明に係る半導体装置
１０      半導体回路部
１１      ＧａＡｓ基板（半導体基板）
１２      バッファ層
１３      サブコレクタ層
１３ａ    コレクタ領域
１４      コレクタ層
１５      ベース層
１５ａ    ベース領域
１６      エミッタ層
１６ａ    エミッタ領域
２３      反応層
２４      コレクタオーミック電極
２５      ベースオーミック電極
２６      エミッタオーミック電極
３０      素子分離層
３０ａ    素子分離領域
４０      絶縁膜
５０      金属配線
６０      端辺
ＧＰ      検査用パターン群
ＰＷ      半導体配線パターン
ＰＥ      電極パターン
ＰＤ      検査用パッド
Ｐａｄ    ボンディングパッド
ＣＨ      コンタクトホール
Ｃａ      第１接続端子
Ｃｂ      第２接続端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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