(57)【要約】【課題】  読出し動作と書換え動作との間での干渉を防止することができ、メモリブロック間で読出し動作と書換え動作とを同時に行う場合に、誤動作を防止することが可能な不揮発性記憶装置を提供する。【解決手段】  不揮発性記憶装置１は複数のバンクを備え、第１電源線ＶＣＣ１及び第１接地線ＶＳＳ１が接続され、バンクｉに対する書換え動作を制御する書換え制御部２と、第２電源線ＶＣＣ２及び第２接地線ＶＳＳ２が接続され、バンクｊに対する読出し動作を制御する読出し制御部５とを備え、書換え制御部２と読出し制御部５とは、互いに離間して配置される。【選択図】図１
2009032324.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリブロックを備える不揮発性記憶装置であって、
第１電源線又は／及び第１接地線が接続され、前記メモリブロックに対する書換え動作を制御する書換え制御部と、
第２電源線又は／及び第２接地線が接続され、前記メモリブロックに対する読出し動作を制御する読出し制御部とを備え、
前記書換え制御部と前記読出し制御部とは、互いに離間して配置されることを特徴とする不揮発性記憶装置。
【請求項２】
前記書換え動作の際に必要とされるバイアス電圧を生成する第１電圧生成部と、
前記読出し動作の際に必要とされるバイアス電圧を生成する第２電圧生成部とを備え、
前記第１電圧生成部は、前記書換え制御部に近接して配置され、
前記第２電圧生成部は、前記読出し制御部に近接して配置されることを特徴とする請求項１に記載の不揮発性記憶装置。
【請求項３】
前記第１電圧生成部は、前記第１電源線又は／及び前記第１接地線が接続され、
前記第２電圧生成部は、前記第２電源線又は／及び前記第２接地線が接続されていることを特徴とする請求項２に記載の不揮発性記憶装置。
【請求項４】
前記書換え制御部は、前記第１電圧生成部にて生成されるバイアス電圧を前記メモリブロックに給電制御する第１スイッチ部を備え、
前記読出し制御部は、前記第２電圧生成部にて生成されるバイアス電圧を前記メモリブロックに給電制御する第２スイッチ部を備えることを特徴とする請求項２又は３に記載の不揮発性記憶装置。
【請求項５】
コマンドデコーダと、
前記メモリブロックを識別するブロックアドレスデコーダとを備え、
前記第１スイッチ部及び前記第２スイッチ部は、前記コマンドデコーダと前記ブロックアドレスデコーダとのデコード結果に応じて選択されることを特徴とする請求項４に記載の不揮発性記憶装置。
【請求項６】
前記第１スイッチ部は、前記書換え動作が指令される前記メモリブロックに対して選択され、
前記第２スイッチ部は、前記書換え動作が指令された前記メモリブロック以外の前記メモリブロックに対して選択されることを特徴とする請求項４又は５に記載の不揮発性記憶装置。
【請求項７】
前記書換え制御部と前記読出し制御部とは、メモリセルブロックを挟んで対向して配置されることを特徴とする請求項１乃至６の少なくとも何れか１項に記載の不揮発性記憶装置。
【請求項８】
前記第１電源線及び前記第２電源線、又は／及び前記第１接地線及び前記第２接地線は、各々固有の端子に接続されていることを特徴とする請求項１乃至７の少なくとも何れか１項に記載の不揮発性記憶装置。
【請求項９】
複数のメモリブロックを備える不揮発性記憶装置であって、
第１電源線又は／及び第１接地線が接続され、書換え動作の際に必要とされるバイアス電圧を生成する第１電圧生成部と、
第２電源線又は／及び第２接地線が接続され、読出し動作の際にメモリセルデータをセンシングするセンスアンプと、
前記第１電圧生成部のバイアス電圧が与えられる書換えメモリブロックと、
前記センスアンプが接続される読出しメモリブロックとを備えることを特徴とする不揮発性記憶装置。
【請求項１０】
前記書換えメモリブロック内のメモリセルのソース端子、ドレイン端子、ゲート端子及びバックゲート端子は、前記第１電源線、前記第１接地線または前記第１電圧生成部の出力線のいずれかに接続され、
前記読出しメモリブロック内のメモリセルのソース端子、ドレイン端子、ゲート端子及びバックゲート端子は、前記第２電源線、前記第２接地線またはそれらから生成された読出しのための内部電源線のいずれかに接続されることを特徴とする請求項９に記載の不揮発性記憶装置。
【請求項１１】
前記第１電圧生成部と前記センスアンプとは、前記メモリブロックを挟んで対向して配置されることを特徴とする請求項９に記載の不揮発性記憶装置。
【請求項１２】
前記第１電圧生成部と前記センスアンプとは、同時に動作することを特徴とする請求項９乃至請求項１１のうち少なくとも１項に記載の不揮発性記憶装置。
【請求項１３】
それぞれの一端が前記メモリブロック内のメモリセルのドレイン端子に接続されるビット線に接続され、前記メモリブロックを挟んで対向して配置される第1スイッチ部と第２スイッチ部とを備え、
前記第１スイッチ部は、他端が前記第１電源線、前記第１接地線または前記第１電圧生成部の出力線のいずれかに接続され、
前記第２スイッチ部は、他端が前記第２電源線、前記第２接地線またはそれらから生成された読出しのための内部電源線のいずれかに接続されることを特徴とする請求項９に記載の不揮発性記憶装置。
【請求項１４】
それぞれの一端が前記メモリブロック内のメモリセルのソース端子に接続されるソース線またはバーチャルグラウンドであるビット線に接続され、前記メモリブロックを挟んで対向して配置される第３スイッチ部と第４スイッチ部とを備え、
前記第３スイッチ部は、他端が前記第１電源線、前記第１接地線または前記第１電圧生成部の出力線のいずれかに接続され、
前記第４スイッチ部は、他端が前記第２電源線、前記第２接地線またはそれらから生成された読出しのための内部電源のいずれかに接続されることを特徴とする請求項９に記載の不揮発性記憶装置。
【請求項１５】
それぞれの一端が前記メモリブロック内のメモリセルのバックゲート端子に接続されるウェル線に接続され、前記メモリブロックを挟んで対向して配置される第５スイッチ部と第６スイッチ部とを備え、
前記第５スイッチ部は、他端が前記第１電源線、前記第１接地線または前記第１電圧生成部の出力線のいずれかに接続され、
前記第６スイッチ部は、他端が前記第２電源線、前記第２接地線またはそれらから生成された読出しのための内部電源線のいずれかに接続されることを特徴とする請求項９に記載の不揮発性記憶装置。
【請求項１６】
それぞれの一端が前記メモリブロック内のメモリセルのゲート端子に接続されるワード線に接続され、前記メモリブロックを挟んで対向して配置される第７スイッチ部と第８スイッチ部とを備え、
前記第７スイッチ部は、他端が前記第１電源線、前記第１接地線または前記第１電圧生成部の出力線のいずれかに接続され、
前記第８スイッチ部は、他端が前記第２電源線、前記第２接地線またはそれらから生成された読出しのための内部電源線のいずれかに接続されることを特徴とする請求項９に記載の不揮発性記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のメモリブロックを備える不揮発性記憶装置に関するものであり、特に、メモリブロックごとに、互いに印加電圧の異なる読み出しアクセス動作と書き換えアクセス動作とが、非同期に行われる不揮発性記憶装置に関するものである。
【背景技術】
【０００２】
特許文献１に記載の不揮発性半導体記憶装置では、図６、７に示すように、各バンクのメモリセルアレイＭＡの列方向の両側に、対向して外部読出用ＹゲートＹＧＥと内部動作用ＹゲートＹＧＩが配置される。外部読出用ＹゲートＹＧＥは、外部読出用カラムデコーダＥＸＣＤからの列選択信号に従って、メモリセルアレイＭＡの選択列を、内部データ伝達線４００を介して外部読出用センスアンプ１５０へ結合する。内部動作用ＹゲートＹＧＩは、内部動作用カラムデコーダＩＮＣＤからの列選択信号に従ってメモリセルアレイＭＡの選択列を、内部データ伝達線４２０を介して書込回路及び内部ベリファイセンスアンプ２５０に結合する。これにより、書込回路及び内部ベリファイセンスアンプ２５０及び外部読出用センスアンプ１５０の配置の自由度が高くなる。
【０００３】
このような不揮発性記憶装置の関連技術について、特許文献２及び特許文献３に開示されている。
【特許文献１】特開２００１−３４４９８６号公報
【特許文献２】特開平１０−２４２４３３号公報
【特許文献３】特開２００１−６７８６８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記背景技術では、１つのメモリブロックにおいて消去／書込を行う内部動作が行われているときに、他メモリブロックへアクセスしてデータの読出を行う機能を実現する際、所定数のバンクに共通に書込回路及びセンスアンプを設けると共に列選択系回路の配置を容易として、チップ面積の低減を図るものである。
【０００５】
しかしながら、内部動作として消去／書込を行う書換え動作を行う回路と、外部へのデータの読出し動作を行う回路とに関して、電源電圧を供給する電源線又は／及び接地線についての記載はなく、電源線又は／及び接地線の構成についての開示はない。
【０００６】
複数のメモリブロックを備える不揮発性記憶装置では、メモリブロック間で、読出し動作と書換え動作が非同期に行われる。このため、読出し動作と書換え動作とが同時に行われる場合も考えられる。微少信号をセンスアンプで増幅しなければならない読出し動作と、昇圧電圧又は／及び負電圧を生成してメモリセルに書換えの高電圧ストレスを印加しなければならない書換え動作とが同時に行なわれる場合、書換え動作に起因する電圧変動が読み出し動作に対するノイズ源となってしまうおそれがあり問題である。例えば、不揮発性固有の前記昇圧電圧又は／及び負電圧は９Ｖ／−９Ｖであり、これらが充電／放電される場合、読み出し時に使用する外部電源１．８Ｖやセンスアンプ動作初期時の感度に対して非常に大きな電源ノイズとなる。
【０００７】
さらに、上記背景技術では、書換え動作に関する回路と読出し動作に関する回路との位置関係については、何ら開示はない。チップ面積の減少を目的として図７の様に書き込み回路２５０とセンスアンプ１５０が互いに近接して配置される場合、書き込み系の回路の電圧変動をノイズ源とする読み出し系回路の誤動作のおそれがあり問題である。
【課題を解決するための手段】
【０００８】
本発明は前記背景技術に鑑みなされたものであり、読出し動作と書換え動作とをチップレイアウト上で離間して配置すると共に、両回路への電源線又は／及び接地線を個別に備えることにより、読出し動作と書換え動作との間で干渉がなく誤動作を誘発することのない不揮発性記憶装置を提供することを目的とする。
【０００９】
前記目的を達成するためになされた本発明に係る不揮発性記憶装置は、複数のメモリブロックを備える不揮発性記憶装置であって、第１電源線又は／及び第１接地線が接続され、メモリブロックに対する書換え動作を制御する書換え制御部と、第２電源線又は／及び第２接地線が接続され、メモリブロックに対する読出し動作を制御する読出し制御部とを備え、書換え制御部と読出し制御部とは、互いに離間して配置されることを特徴とする。
【００１０】
本発明に係る複数のメモリブロックを備える不揮発性記憶装置では、書換え制御部と読出し制御部とが、互いに離間して配置されている。書換え制御部には第１電源線又は／及び第１接地線が接続され、メモリブロックに対する書換え動作を制御する。読出し制御部には第２電源線又は／及び第２接地線が接続され、メモリブロックに対する読出し動作を制御する。
【００１１】
これにより、昇圧電圧又は／及び負電圧を生成するための充放電動作が行われる書換え動作を制御する書換え制御部と、微少信号を増幅しなければならない読出し動作を制御する読出し制御部とが、互いに離間して配置される。更に、書換え制御部には第１電源線又は／及び第１接地線が接続され、読出し制御部には第２電源線又は／及び第２接地線が接続され、書換え制御部と読出し制御部には各々異なる電源電圧又は／及び接地電圧が給電される。このため、書換え制御部の制御により行われる昇圧電圧や負電圧の充放電に伴う電圧値の変動が、読出し制御部に影響を及ぼすことを防止することができる。メモリブロック間で書換え動作と読出し動作とが同時に行なわれる場合にも、読出し動作を確実に行うことができる。
【００１２】
また、本発明に係る不揮発性記憶装置は、複数のメモリブロックを備える不揮発性記憶装置であって、第１電源線又は／及び第１接地線が接続され、書換え動作の際に必要とされるバイアス電圧を生成する第１電圧生成部と、第２電源線又は／及び第２接地線が接続され、読出し動作の際にメモリセルデータをセンシングするセンスアンプと、前記第１電圧生成部のバイアス電圧が与えられる書換えメモリブロックと、前記センスアンプが接続される読出しメモリブロックとを備えることを特徴とする。
【００１３】
本発明に係る不揮発性記憶装置では、第１電源線又は／及び第１接地線が接続される第１電圧生成部を備え、この第１電圧生成部が生成するバイアス電圧が与えられる書換えメモリブロックを備えている。また、この不揮発性記憶装置は、第２電源線又は／及び第２接地線が接続されるセンスアンプを備え、このセンスアンプが接続される読出しメモリブロックを備えている。
【００１４】
本発明に係る不揮発性記憶装置では、第１電圧生成部及び書換えメモリブロックと、センスアンプ及び読出しメモリブロックとの電源には各々異なる電源電圧又は／及び接地電圧が給電される。このため、第１電圧生成部及び書換えブロックの制御に行われる昇圧電圧や負電圧の充放電に伴う電圧値の変動が、センスアンプ及び読出しメモリブロックに影響を及ぼすことを防止することができる。メモリブロック間で書換え動作と読出し動作とが同時に行われる場合にも、読出し動作を確実に行なうことができる。
【発明の効果】
【００１５】
本発明によれば、読出し動作と書換え動作とをチップレイアウト上で離間して配置すると共に、両回路への電源線又は／及び接地線を個別に備えることにより、読出し動作と書換え動作との間での干渉を防止することができ、メモリブロック間で読出し動作と書換え動作とを同時に行う場合に、誤動作を防止することが可能な不揮発性記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の不揮発性記憶装置について具体化した実施形態を、図１乃至図５に基づき図面を参照しつつ詳細に説明する。
【００１７】
図１は、実施形態にかかる不揮発性記憶装置１のレイアウトを示す構成図である。不揮発性記憶装置１は、メモリアレイにバンク０〜３を有し、所定のバンクを書換えている間に、所定のバンク以外のバンクの読出しができる、いわゆるＳＯ（Ｓｉｍｕｌｔａｎｅｏｕｓ  Ｏｐｅｒａｔｉｏｎ）が可能な装置である。
【００１８】
不揮発性記憶装置１では、メモリアレイの上辺に書換え制御部２が配置され、メモリアレイの下辺に読出し制御部５が配置されている。
【００１９】
書換え制御部２のさらに上部には、第１電圧生成部３と、カスコード及びベリファイセンスアンプ４とが配置される。書換え制御部２、第１電圧生成部３ならびに、カスコード及びベリファイセンスアンプ４の電源線及び接地線は書換え動作用電源パッドからの第１電源線ＶＣＣ１及び第１接地線ＶＳＳ１に接続されている。
【００２０】
読出し制御部５のさらに下部には、第２電圧生成部６と、カスコード及びセンスアンプ７とが配置される。読出し制御部５、第２電圧生成部６ならびに、カスコード及びセンスアンプ７の電源線及び接地線は読出し動作用電源パッドからの第２電源線ＶＣＣ２及び第２接地線ＶＳＳ２に接続されている。
【００２１】
本実施形態にかかる不揮発性記憶装置１では、書換え制御部２と読出し制御部５とが、互いに離間して配置されている。書換え制御部２には第１電源線ＶＣＣ１及び第１接地線ＶＳＳ１が接続され、メモリアレイに対する書換え動作を制御する。読出し制御部５には第２電源線ＶＣＣ２及び第２接地線ＶＳＳ２が接続され、メモリアレイに対する読出し動作を制御する。
【００２２】
これにより、昇圧電圧及び負電圧を生成するための充放電動作が行なわれる書換え動作を制御する書換え制御部２と、微小信号を増幅しなければならない読出し動作を制御する読出し制御部５とが、互いに離間して配置される。更に、書換え制御部２には第１電源線ＶＣＣ１及び第１接地線ＶＳＳ１が接続され、読出し制御部５には各々異なる電源電圧及び接地電圧が給電される。このため、書換え制御部２の制御により行われる昇圧電圧や負電圧の充放電に伴う電圧値の変動が、読出し制御部５に影響を及ぼすことを防止することができる。メモリアレイ間で書換え動作と読出し動作とが同時に行なわれる場合にも、読出し動作を確実に行うことができる。
【００２３】
また、本実施形態にかかる不揮発性記憶装置１では、書換え動作の際に必要とされるバイアス電圧を生成する第１電圧生成部３が備えられ、この第１電圧生成部３は書換え制御部２に近接して配置されている。さらに、読出し動作の際に必要とされるバイアス電圧を生成する第２電圧生成部６が備えられ、この第２電圧生成部６は読出し制御部５に近接して配置されている。
【００２４】
これにより、第１電圧生成部３及び書換え制御部２の間の配線の引き回しが少なくなり、第２電圧生成部６及び読出し制御部５の間の配線の引き回しが少なくなる。このため、第１電圧生成部３及び書換え制御部２の間の配線と、第２電圧生成部６及び読出し制御部５の間の配線との間の容量結合などにより発生する、書換え制御部２の制御により行われる昇圧電圧や負電圧の充放電に伴う電圧値の変動が、読出し制御部５に影響を及ぼすことを防止することができる。
【００２５】
また、本実施形態にかかる不揮発性記憶装置１では、第１電圧生成部３は第１電源線ＶＣＣ１及び第１接地線ＶＳＳ１に接続され、第２電圧生成部６は第２電源線ＶＣＣ２及び第２接地線ＶＳＳ２に接続されている。
【００２６】
これにより、第１電圧生成部３及び第２電圧生成部６には各々異なる電源電圧及び接地電圧が給電される。このため、第１電圧生成部３の制御により行われる昇圧電圧や負電圧の充放電に伴う電圧値の変動が、第２電圧生成部６に影響を及ぼすことを防止することができる。
【００２７】
また、本実施形態にかかる不揮発性記憶装置１では、第１電源線ＶＣＣ１及び第２電源線ＶＣＣ２、ならびに、第１接地線ＶＳＳ１及び第２接地線ＶＳＳ２は、各々固有の電源パッドに接続されている。
【００２８】
これにより、第１電圧生成部３及び書換え制御部２と、第２電圧生成部６及び読出し制御部５とは、半導体装置上で各々の電源線及び接地線が完全に分離される。このため、書換え制御部２の制御により行われる第１電圧生成部３の昇圧電圧や負電圧の充放電に伴う電圧値の変動が、第２電圧生成部６に影響を及ぼすことを防止することができる。
【００２９】
本実施形態にかかる不揮発性記憶装置１では、書換え制御部２と読出し制御部５とが、互いにメモリアレイを介して対峙的に配置されている。書換え制御部２と読出し制御部５間のインピーダンスは、メモリアレイの大きさ（距離）に比例する基板抵抗によって関係付けられる。
【００３０】
これにより、第１電源線ＶＣＣ１及び第１接地線ＶＳＳ１が接続される書換え制御部２、第１電圧生成部３などが発生するノイズが、メモリアレイの距離に比例する基板抵抗によって弱められ、読出し制御部５、カスコード及びセンスアンプ７の読出し動作を確実に行うことができる。
【００３１】
本実施形態にかかる不揮発性記憶装置１では、書き込み対象のバンク内のメモリセルの４端子（ゲート、ドレイン、ソース、バックゲート）とそれらに与えられる各電圧は、すべて第１電源線ＶＣＣ１、第１接地線ＶＳＳ１及びそれらから生成された第１電圧生成部３の書き込み内部電源線に接続される。同様に、読出し対象のバンク内のメモリセルの４端子とそれらに与えられる各電圧は、すべて第２電源線ＶＣＣ２、第２接地線ＶＳＳ２及びそれらから生成された第２電圧生成部６の読出し内部電源線に接続される。
【００３２】
これにより、寄生容量が大きな書き込み対象のバンク内のメモリセルの４端子の充放電によるノイズが、読出し対象のバンク内のメモリセルの４端子へ干渉しないので読出し動作を確実に行うことができる。
【００３３】
次いで、本実施形態にかかる不揮発性記憶装置１の回路構成について説明する。図２は、実施形態にかかる不揮発性記憶装置１の回路構成を示すブロック図である。
【００３４】
不揮発性記憶装置１は、前述した書換え制御部２、第１電圧生成部３、読出し制御部５、第２電圧生成部６及びメモリアレイの他、書換えデコーダ８、読出しデコーダ９、ブロックアドレスデコーダ１０及びコマンドデコーダ１１を備えている。
【００３５】
書換え制御部２は、第１電圧生成部３にて生成されるバイアス電圧をメモリアレイに給電制御する第１スイッチ部を備えている。また、読出し制御部５は、第２電圧生成部６にて生成されるバイアス電圧をメモリアレイに給電制御する第２スイッチ部を備えている。
【００３６】
書換えデコーダ８は第１電源線ＶＣＣ１（１．８Ｖ）及び第１接地線ＶＳＳ１（０Ｖ）に接続され、読出しデコーダ９は第２電源線ＶＣＣ２（１．８Ｖ）及び第２接地線ＶＳＳ２（０Ｖ）に接続される。ブロックアドレスデコーダ１０及びコマンドデコーダ１１は、第２電源線ＶＣＣ２及び第２接地線ＶＳＳ２に接続されることが望ましい。後述するように、高電圧を充放電する第１電源線ＶＣＣ１及び第１接地線ＶＳＳ１よりも第２電源線ＶＣＣ２及び第２接地線ＶＳＳ２の方が、ノイズが少ないからである。
また、書換えデコーダ８と読出しデコーダ９は、図１で示される書換え制御部２と読出し制御部５の配置のように、メモリアレイを挟んで対向して配置される。
書換えデコーダ８のノイズ耐性が低ければ、書換えデコーダ８は第２電源線ＶＣＣ２及び第２接地線ＶＳＳ２に接続し、読出し制御部５側に配置しても良い。但し、書換えデコーダ８の出力信号であるライトデコード信号ＤＥＣＷＲは、第１電源線ＶＣＣ１及び第１接地線ＶＳＳ１に接続された（図示しない）レベルシフト回路によって、第１スイッチ部へ入力することが望ましい。
【００３７】
ブロックアドレスデコーダ１０では、アドレスＡＤが入力され、メモリアレイのバンクに応じた、メモリバンクアドレスＢＫが出力される。
【００３８】
コマンドデコーダ１１では、コマンド信号ＣＭＤが入力され、コマンド信号ＣＭＤが書換え命令、消去命令又はベリファイ命令の時は、ライト信号ＷＲを活性化し、コマンド信号ＣＭＤが読出し命令の時は、リード信号ＲＤを活性化する。
【００３９】
書換えデコーダ８では、メモリバンクアドレスＢＫ及びライト信号ＷＲが入力され、ライト信号ＷＲが活性状態である場合には、コマンド信号ＣＭＤに応じて、対応するバンク（本例ではバンクｊ）の第１スイッチ部のスイッチを導通にするライトデコード信号ＤＥＣＷＲが出力される。これにより、書換え制御部２の第１スイッチ部のうちバンクｊに接続されているスイッチが導通となり、バンクｊに第１電圧生成部３からのバイアス電圧が給電される。
【００４０】
読出しデコーダ９では、メモリバンクアドレスＢＫ及びリード信号ＲＤが入力され、リード信号ＲＤが活性状態である場合には、対応するバンク（本例ではバンクｉ）の第２スイッチ部のスイッチを導通にするリードデコード信号ＤＥＣＲＤが出力される。これにより、読出し制御部５の第２スイッチ部のうちバンクｉに接続されているスイッチが導通となり、バンクｉに第２電圧生成部６からのバイアス電圧が給電される。
【００４１】
本実施形態にかかる不揮発性記憶装置１では、書換え制御部２は、第１電圧生成部３にて生成されるバイアス電圧を、メモリの書換えを行なうバンクｊに給電制御する第１スイッチ部を備えている。また、読出し制御部５は、第２電圧生成部６にて生成されるバイアス電圧を、メモリの読出しを行なうバンクｉに給電制御する第２スイッチ部を備えている。
【００４２】
また、本実施形態にかかる不揮発性記憶装置１は、コマンドデコーダ１１と、メモリアレイを識別するブロックアドレスデコーダ１０とを備えている。そして、第１スイッチ部及び第２スイッチ部は、コマンドデコーダ１１とブロックアドレスデコーダ１０とのデコード結果に応じて選択されている。
【００４３】
さらに、本実施形態にかかる不揮発性記憶装置１では、第１スイッチ部は、書換え動作が指令されるバンクｊに対して選択され、第２スイッチ部は書き換え動作が指令されたバンクｊ以外のバンク（本例ではバンクｉ）に対して選択される。
【００４４】
これにより、バンクｊのメモリの書換えの為に行われる昇圧電圧や負電圧の充放電に伴う電圧値の変動が、バンクｉのメモリの読出しに影響を及ぼすことを防止することができる。そのため、バンク間で書換え動作と読出し動作とが同時に行われる場合にも、読出し動作を確実に行なうことができる。
【００４５】
次いで、読出し動作と書換え動作とが同時に行われる場合の詳細について説明する。図３は読出し動作と書換え動作とが同時に行われる場合の回路図である。ここで、メモリセル５３は、読出し動作が行なわれるメモリセルであり、メモリセル５５は書換え動作が行なわれるメモリセルである。
【００４６】
メモリセル５３のゲート端子には、インバータ５２の出力端子に接続されたワードラインＷＬｉｍが接続されている。インバータ５２の入力には不図示のアドレスデコーダからのデコード信号ＸＷＬｉｍが接続されている。また、インバータ５２の電源端子には書換え制御部２のスイッチ２６，２７と、読出し制御部５のスイッチ３４とが接続されている。さらに、インバータ５２の接地端子には書換え制御部２のスイッチ２４，２５と、制御部５のスイッチ３３とが接続されている。
【００４７】
メモリセル５３のドレイン端子には、ビットラインＢＬｘが接続されている。ビットラインＢＬｘには、書換え制御部２のスイッチ２８，２９と、読出し制御部５のスイッチ３５とが接続されている。
【００４８】
メモリセル５３のソース端子には、接地線ＶＳＬｘが接続されている。接地線ＶＳＬｘには、書換え制御部２のスイッチ３０と、読出し制御部５のスイッチ３６とが接続されている。
【００４９】
メモリセル５３のバックゲート端子には、ウェル線ＷＥＬｘが接続されている。ウェル線ＷＥＬｘには、書換え制御部２のスイッチ３１，３２と、読出し制御部５のスイッチ３７とが接続されている。
【００５０】
メモリセル５５のゲート端子には、インバータ５４の出力端子に接続されたワードラインＷＬｊｎが接続されている。インバータ５４の入力には不図示のアドレスデコーダからのデコード信号ＸＷＬｊｎが接続されている。また、インバータ５４の電源端子には書換え制御部２のスイッチ４０，４１と、読出し制御部５のスイッチ４８とが接続されている。さらに、インバータ５４の接地端子には書換え制御部２のスイッチ３８，３９と、読出し制御部５のスイッチ４７とが接続されている。
【００５１】
メモリセル５５のドレイン端子には、ビットラインＢＬｙが接続されている。ビットラインＢＬｙには、書換え制御部２のスイッチ４２，４３と、読出し制御部５のスイッチ４９とが接続されている。
【００５２】
メモリセル５５のソース端子には、接地線ＶＳＬｙが接続されている。接地線ＶＳＬｙには、書換え制御部２のスイッチ４４と、読出し制御部５のスイッチ５０とが接続されている。
【００５３】
メモリセル５５のバックゲート端子には、ウェル線ＷＥＬｙが接続されている。ウェル線ＷＥＬｙには、書換え制御部２のスイッチ４５，４６と、読出し制御部５のスイッチ５１とが接続されている。
【００５４】
第１電圧生成部３は、第１電圧生成回路１２と、第２電圧生成回路１３と、第４電圧生成回路１５と、第５電圧生成回路１６と、第６電圧生成回路１７と、スイッチ１８〜２３と、第１電源線ＶＣＣ１と、第１接地線ＶＳＳ１とを備えている。
【００５５】
第１電圧生成回路１２は、書換え動作の際、各ビットラインに書換えバイアス電圧（本例では５Ｖ）を供給するための回路である。そして、その出力電圧は、本例では、書換え制御部２のスイッチ２８，４２に接続されている。また、第１電圧生成回路１２の出力端子に接続されているスイッチ２１は、第１電圧生成回路１２から供給される電圧を書換え動作後に第１電源線ＶＣＣ１に放電するスイッチである。スイッチ２１は、一端が第１電源線ＶＣＣ１に接続されている。そして、書換え動作完了後に、第１電圧生成回路１２の出力端子と書換えされたメモリセルのビットラインとを接続するスイッチを導通した状態で、スイッチ２１が導通され、書換えバイアス電圧（本例では５Ｖ）から第１電源線ＶＣＣ１へ放電する。さらに、スイッチ２０は、第１電源線ＶＣＣ１の電位まで下げられた電位を第１接地線ＶＳＳ１に放電するスイッチであり、スイッチ２１を非導通にした状態で導通される。これにより、第１電圧生成回路１２の出力電圧とビットラインとが第１接地線ＶＳＳ１に放電される。
【００５６】
第２電圧生成回路１３は、メモリセルの消去動作の際、ウェルに消去バイアス電圧（本例では９Ｖ）を供給するための回路である。そして、その出力電圧は、本例では、書換え制御部２のスイッチ３２，４６に接続されている。また、第２電圧生成回路１３の出力端子に接続されているスイッチ２２は、消去動作後、第２電圧生成回路１３から供給される電圧とウェル線ＷＥＬｙ電圧とを、第１接地線ＶＳＳ１に放電するスイッチである。スイッチ２２は、一端が第１接地線ＶＳＳ１に接続され、消去動作完了後に導通される。これにより、第２電圧生成回路１３の出力電圧とウェル線ＷＥＬｙ電圧が第１接地線ＶＳＳ１に放電される。
尚、一端が第１電源線ＶＣＣ１に接続された前述のスイッチ２１同様の素子を付加して、消去バイアス電圧（本例では９Ｖ）から第１電源線ＶＣＣ１へ放電しても良い。
【００５７】
第４電圧生成回路１５は、メモリセルの書換え動作の際、インバータを介して、ワードラインに書換えバイアス電圧（本例では９Ｖ）を供給するための回路である。そして、その出力電圧は、本例では、書換え制御部２のスイッチ２６，４０に接続されている。また、第４電圧生成回路１５の出力端子に接続されているスイッチ１９は、第４電圧生成回路１５から供給される電圧とインバータの電源端子電圧を、書換え動作後、ＶＳＳ１に放電するスイッチである。スイッチ１９は、一端が第１接地線ＶＳＳ１に接続され、書換え動作後に導通される。これにより、第４電圧生成回路１５の出力電圧とインバータの電源端子電圧が第１接地線ＶＳＳ１に放電される。
尚、一端が第１電源線ＶＣＣ１に接続された前述のスイッチ２１同様の素子を付加して、書換えバイアス電圧（本例では９Ｖ）から第１電源線ＶＣＣ１へ放電しても良い。
【００５８】
第５電圧生成回路１６は、メモリセルの消去動作の際、インバータを介して、ワードラインに消去バイアス負電圧（本例では−９Ｖ）を供給するための回路である。そして、その出力端子は、本例では、書換え制御部２のスイッチ２４，３８に接続されている。また、第５電圧生成回路１６の出力端子に接続されているスイッチ１８は、第５電圧生成回路１６から供給される負電圧を、消去動作後、ＶＳＳ１に放電するスイッチである。スイッチ１８は、一端が第１接地線ＶＳＳ１に接続され、消去動作後に導通される。これにより、第５電圧生成回路１６の出力電圧が第１接地線ＶＳＳ１に放電される。
【００５９】
第６電圧生成回路１７は、メモリセルのベリファイ動作の際、インバータを介して、ワードラインにベリファイバイアス電圧（本例では４Ｖ）を供給するための回路である。そして、その出力端子は、本例では、書換え制御部２のスイッチ２７，４１に接続されている。また、第６電圧生成回路１７の出力端子に接続されているスイッチ２３は、第６電圧生成回路１７から供給される電圧を、ベリファイ動作後、第１接地線ＶＳＳ１に放電するスイッチである。スイッチ２３は、一端が第１接地線ＶＳＳ１に接続され、ベリファイ動作後に導通される。これにより、第６電圧生成回路１７の出力電圧が第１接地線ＶＳＳ１に放電される。
尚、一端が第１電源線ＶＣＣ１に接続された前述のスイッチ２１同様の素子を付加して、ベリファイバイアス電圧（本例では４Ｖ）から第１電源線ＶＣＣ１へ放電しても良い。
【００６０】
第１接地線ＶＳＳ１は、ベリファイ動作の際、非選択のワードラインに対し０Ｖを供給するために、スイッチ２５，３９に接続されている。また、第１接地線ＶＳＳ１は、書換え動作の際、メモリセルのバックゲート端子とソース端子とに対し０Ｖを供給するためにスイッチ３０，３１，４４，４５に接続されている。
【００６１】
カスコード及びベリファイセンスアンプ４は、ベリファイ動作の対象となるビットラインに電流を流し、電流−電圧変換を行い、その結果の電圧値を検知することでメモリセルのベリファイ動作を行なう回路である。本例では、カスコード及びベリファイセンスアンプ４の端子は、書換え制御部２のスイッチ２９，４３に接続されている。
【００６２】
第２電圧生成部６は、第３電圧生成回路１４と、第２接地線ＶＳＳ２と、第２電源線ＶＣＣ２とを備えている。
【００６３】
第３電圧生成回路１４は、メモリセルの読出し動作の際、選択されるワードラインに対して、インバータを介し、読出しバイアス電圧（本例では４Ｖ）を供給する回路である。そして、その出力端子は、読出し制御部５のスイッチ３４，４８に接続されている。
【００６４】
第２接地線ＶＳＳ２は、書換え動作する以外のメモリセルのバックゲート端子及びソース端子に０Ｖを供給する。本例では、第２接地線ＶＳＳ２は、読出し制御部５のスイッチ３６，３７，５０，５１に接続されている。
【００６５】
カスコード及びセンスアンプ７は、不揮発性記憶装置外部への読出し動作の対象となるビットラインに電流を流し、電流−電圧変換を行い、その結果の電圧値を検知することでメモリセルの読出し動作を行なう回路である。本例では、カスコード及びセンスアンプ７の端子は、読出し制御部５のスイッチ３５，４９に接続されている。
【００６６】
メモリセル５５に対し書換え動作するため、書換え制御部２のスイッチ３８，４１，４３，４６は非導通にされ、スイッチ３９，４０，４２，４４，４５は導通にされる。また、読出し制御部５の４７〜５１は全て非導通にされる。これにより、ワードラインＷＬｊｎには９Ｖが印加され、メモリセル５５のバックゲート端子及びソース端子には０Ｖが印加されるため、メモリセルに書換え動作がなされる。
【００６７】
書換え動作がなされた後、第１電圧生成回路１２を停止し、書換え制御部２のスイッチ４２を導通した状態で、第１電圧生成部３のスイッチ２１が導通され、書換えバイアス電圧（本例では５Ｖ）から第１電源線ＶＣＣ１へ放電する。そして、その後、スイッチ２１が非導通にされ、スイッチ２０が導通にされて第１電圧生成回路１２の出力電圧とビットラインに充電された電圧とが第１接地線ＶＳＳ１に放電される。
【００６８】
一方、書換え動作がなされた後、第４電圧生成回路１５を停止し、スイッチ４０を導通した状態で、第１電圧生成部３のスイッチ１９が導通にされて第４電圧生成回路１５の出力電圧とインバータの電源端子電圧が第１接地線ＶＳＳ１に放電される。
【００６９】
これらの電圧生成回路の充放電により、第１接地線ＶＳＳ１は電圧変動し、ノイズ源となる。しかしながら、本実施形態にかかる不揮発性記憶装置１では、第１接地線ＶＳＳ１及び第１電源線ＶＣＣ１が、読出し動作を行なう電源である第２接地線ＶＳＳ２及び第２電源線ＶＣＣ２とは分離されている。このため、書換え制御部２の制御により行われる第１電圧生成部３の昇圧電圧の充放電に伴う電圧値の変動が、カスコード及びセンスアンプ７に影響を及ぼすことを防止することができる。ひいては、メモリセル５３の読出し動作を確実に行なうことができる。
【００７０】
次いで、読出し動作と消去動作とが同時に行われる場合の詳細について説明する。図４は読出し動作と消去動作とが同時に行われる場合の回路図である。ここで、メモリセル５３は、読出し動作が行なわれるメモリセルであり、メモリセル５５は消去動作が行なわれるメモリセルである。回路の詳細については図３で説明したので省略する。
【００７１】
メモリセル５３に対し読出し動作するため、書換え制御部２のスイッチ２４〜３２は全て非導通にされ、読出し制御部５のスイッチ３３〜３７は全て導通にされる。これにより、ワードラインＷＬｉｍには、４Ｖが印加され、メモリセル５３のバックゲート端子及びソース端子には０Ｖが印加される。カスコード及びセンスアンプ７はビットラインＢＬｘに電流を流し、電流−電圧変換を行いその電圧を検知する。
【００７２】
メモリセル５５に対し消去動作するため、書換え制御部２のスイッチ３９〜４５は非導通にされ、スイッチ３８，４６は導通にされる。また、読出し制御部５のスイッチ４７〜５１は非導通にされる。これにより、選択されるワードラインは−９Ｖとなり、メモリセル５５のバックゲート端子は９Ｖとなり、メモリセル５５のドレイン端子及びソース端子はフローティングとなる。このため、メモリセル５５の消去動作がなされる。
【００７３】
消去動作がなされた後、スイッチ３８，４６を導通した状態で、第１電圧生成部３のスイッチ１８，２２が導通となる。これにより、第５電圧生成回路１６の出力電圧とインバータの接地端子電圧及び第２電圧生成回路１３とウェル線ＷＥＬｙ電圧の出力電圧が第１接地線ＶＳＳ１に放電される。
【００７４】
これらの電圧生成回路の充放電により、第１接地線ＶＳＳ１は電圧変動し、ノイズ源となる。しかしながら、本実施形態にかかる不揮発性記憶装置１では、第１接地線ＶＳＳ１及び第１電源線ＶＣＣ１が、読出し動作を行なう電源である第２接地線ＶＳＳ２及び第２電源線ＶＣＣ２とは分離されている。このため、書換え制御部２の制御により行われる第１電圧生成部３の昇圧電圧や負電圧の充放電に伴う電圧値の変動が、カスコード及びセンスアンプ７に影響を及ぼすことを防止することができる。ひいては、メモリセル５３の読出し動作を確実に行なうことができる。
【００７５】
次いで、読出し動作とベリファイ動作とが同時に行われる場合の詳細について説明する。図５は読出し動作とベリファイ動作とが同時に行われる場合の回路図である。ここで、メモリセル５３は、読出し動作が行なわれるメモリセルであり、メモリセル５５はベリファイ動作が行なわれるメモリセルである。回路の詳細については図３で説明したので省略する。
【００７６】
メモリセル５３に対し読出し動作するため、書換え制御部２のスイッチ２４〜３２は全て非導通にされ、読出し制御部５のスイッチ３３〜３７は全て導通にされる。これにより、ワードラインＷＬｉｍには、４Ｖが印加され、メモリセル５３のバックゲート端子及びソース端子には０Ｖが印加される。カスコード及びセンスアンプ７はビットラインＢＬｘに電流を流し、電流−電圧変換を行いその電圧を検知する。
【００７７】
メモリセル５５に対しベリファイ動作するため、書換え制御部２のスイッチ３８，４０，４２，４６は非導通にされ、書換え制御部２のスイッチ３９，４１，４３，４４，４５は導通にされる。これにより、選択されるワードラインＷＬｊｎには、４Ｖが印加され、メモリセル５５のバックゲート端子及びソース端子には０Ｖが印加される。カスコード及びベリファイセンスアンプ４はビットラインＢＬｙに電流を流し、電流−電圧変換を行い、その電圧を検知する。
【００７８】
ベリファイ動作がなされた後、第６電圧生成回路１７を停止し、スイッチ４１を導通した状態で、第１電圧生成部３のスイッチ２３が導通にされて第６電圧生成回路１７の出力電圧とインバータの電源端子電圧が第１接地線ＶＳＳ１に放電される。
【００７９】
これらの電圧生成回路の充放電により、第１接地線ＶＳＳ１は電圧変動し、ノイズ源となる。しかしながら、本実施形態にかかる不揮発性記憶装置１では、第１接地線ＶＳＳ１及び第１電源線ＶＣＣ１が、読出し動作を行なう電源である第２接地線ＶＳＳ２及び第２電源線ＶＣＣ２とは分離されている。このため、書換え制御部２の制御により行われる第１電圧生成部３の昇圧電圧の充放電に伴う電圧値の変動が、カスコード及びセンスアンプ７に影響を及ぼすことを防止することができる。ひいては、メモリセル５３の読出し動作を確実に行なうことができる。
【００８０】
なお、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
【００８１】
例えば、本実施形態では第１電圧生成部３、カスコード及びベリファイセンスアンプ４，第２電圧生成部６，カスコード及びセンスアンプ７が全体のバンクに対してひとつずつ配置される例を示したが、これらが、各バンクに対して１つずつ配置される場合も本発明を適用することができる。
また、バーチャルグランド方式のメモリアレイにも適用できる。接地線ＶＳＬｘ、ＶＳＬｙがビットラインＢＬｘ、ＢＬｙへ変更される。
また、ＮＡＮＤ型のメモリアレイにも適用できる。この場合、プログラムはＦＮ-トンネリングであるので、書換え制御部２のスイッチで制御することにより前述の消去動作と逆の電圧関係がメモリセルで実現できる。
【００８２】
更に、ベリファイ動作用のカスコード及びベリファイセンスアンプ４の電源は、第２電源線ＶＣＣ２及び第２接地線ＶＳＳ２に接続することもできる。
【００８３】
バンク０〜３はメモリブロックの一例、スイッチ２８，２９，４２，４３は請求項１３における第１スイッチ部の一例、スイッチ３５，４９は請求項１３における第２スイッチ部の一例、スイッチ３０，４４は第３スイッチ部の一例、スイッチ３６，５０は第４スイッチ部の一例、スイッチ３１，３２，４５，４６は第５スイッチ部の一例、スイッチ３７，５１は第６スイッチ部の一例、スイッチ２４〜２７，３８〜４１は第７スイッチ部の一例、スイッチ３３，３４，４７，４８は第８スイッチ部の一例である。
【図面の簡単な説明】
【００８４】
【図１】実施形態にかかる不揮発性記憶装置のレイアウトを示す構成図である。
【図２】実施形態にかかる不揮発性記憶装置の回路構成を示すブロック図である。
【図３】読出し動作と書換え動作とが同時に行われる場合の回路図である。
【図４】読出し動作と消去動作とが同時に行われる場合の回路図である。
【図５】読出し動作とベリファイ動作とが同時に行われる場合の回路図である。
【図６】従来技術の不揮発性記憶装置のレイアウトを示す構成図である。
【図７】従来技術の不揮発性記憶装置の回路構成を示すブロック図である。
【符号の説明】
【００８５】
１  不揮発性記憶装置
２  書換え制御部
３  第１電圧生成部
４  カスコード及びベリファイセンスアンプ
５  読出し制御部
６  第２電圧生成部
７  カスコード及びセンスアンプ
ＶＣＣ１  第１電源線
ＶＣＣ２  第２電源線
ＶＳＳ１  第１接地線
ＶＳＳ２  第２接地線
【図１】
2009032324.tif 000003
【図２】
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【図３】
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【図４】
2009032324.tif 000006
【図５】
2009032324.tif 000007
【図６】
2009032324.tif 000008
【図７】
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