(57)【要約】【課題】出力信号の欠落や重複が発生するまでの時間を遅らせる位相制御装置、位相制御方法及び位相制御プログラムを提供する。【解決手段】第１のクロックに同期した第１の信号を第２のクロックに同期させて出力する位相制御装置において、第１のクロックの周波数である第１の周波数と第２のクロックの周波数である第２の周波数との周波数差を検出する周波数差検出手段と、検出した周波数差に基づき、第１の信号の位相を制御する位相制御手段と、位相を制御された第１の信号を、第２のクロックに同期させて出力する出力手段とを備える。【選択図】      図１
2009171513.tif 000002
【特許請求の範囲】
【請求項１】
第１のクロックの周波数である第１の周波数と第２のクロックの周波数である第２の周波数との周波数差を検出する周波数差検出手段と、
前記周波数差に基づき、前記第１のクロックに同期した第１の信号の位相を制御する位相制御手段と、
前記位相を制御された第１の信号を、前記第２のクロックに同期させて出力する出力手段と
を備えることを特徴とする位相制御装置。
【請求項２】
前記位相制御手段は、
前記第１の周波数が前記第２の周波数よりも高いときは、前記位相を所定の遅延量だけ遅延させ、前記位相を前記第２のクロックの所定のエッジで規定される第２のクロック・タイミングよりも所定の第１の時間だけ早いタイミングに同期させ、
前記第１の周波数が前記第２の周波数よりも低いときは、前記位相を所定の遅延量だけ遅延させ、前記位相を前記第２のクロック・タイミングよりも所定の第２の時間だけ遅いタイミングに同期させる
ことを特徴とする請求項１記載の位相制御装置。
【請求項３】
前記位相制御手段は、
前記第１の周波数が前記第２の周波数よりも高いときは、前記第１の信号の変化タイミングを前記第２のクロック・タイミングよりも所定の第１の時間だけ早いタイミングまで遅延させる前記遅延量だけ遅延させ、
前記第１の周波数が前記第２の周波数よりも低いときは、前記変化タイミングを前記第２のクロック・タイミングよりも所定の第２の時間だけ遅いタイミングまで遅延させる前記遅延量だけ遅延させる
ことを特徴とする請求項２記載の位相制御装置。
【請求項４】
前記位相制御手段は、
前記第１の周波数が前記第２の周波数よりも高いときは、前記変化タイミングを前記遅延量だけ遅延させた後に、前記変化タイミングを前記第１のクロックの所定のエッジで規定される第１のクロック・タイミングに同期させ、
前記第１の周波数が前記第２の周波数よりも低いときは、前記変化タイミングを前記遅延量だけ遅延させた後に、前記変化タイミングを前記第１のクロック・タイミングに同期させる
ことを特徴とする請求項３記載の位相制御装置。
【請求項５】
前記位相制御手段は、前記周波数差に基づき、前記遅延量を算出する遅延量算出部を備える
ことを特徴とする請求項２乃至４のいずれかに記載の位相制御装置。
【請求項６】
前記遅延量算出部は、前記周波数差、及び前記第１の信号と前記第２の信号との位相差に基づき、前記遅延量を算出する
ことを特徴とする請求項５記載の位相制御装置。
【請求項７】
前記第１の信号に含まれる、前記第１の信号の位相を示すタイミング情報を抽出するタイミング情報抽出部と、
前記第２の信号に同期させて所定の時刻情報を出力する時刻情報出力部を備え、
前記遅延量算出部は、前記周波数差、並びに前記タイミング情報及び前記時刻情報に基づいて求めた前記位相差に基づき、前記遅延量を算出する
ことを特徴とする請求項６記載の位相制御装置。
【請求項８】
第２の信号に対して、前記第１のクロックに同期して所定の処理を行い、前記第１の信号を生成する処理手段を備える
ことを特徴とする請求項１乃至７のいずれかに記載の位相制御装置。
【請求項９】
前記第２の信号は、画像データに所定の圧縮処理を行った圧縮情報を含み、
前記処理は、前記圧縮情報に対して行う所定の伸張処理である
ことを特徴とする請求項８記載の位相制御装置。
【請求項１０】
請求項９記載の位相制御装置を備えることを特徴とする画像再生装置。
【請求項１１】
第１のクロックの周波数である第１の周波数と第２のクロックの周波数である第２の周波数との周波数差を検出する工程と、
前記周波数差に基づき、前記第１のクロックに同期した第１の信号の位相を制御する工程と、
前記位相を制御された第１の信号を、前記第２のクロックに同期させて出力する工程と
を備えることを特徴とする位相制御方法。
【請求項１２】
第１のクロックの周波数である第１の周波数と第２のクロックの周波数である第２の周波数との差を検出する周波数差検出手段と、前記第１のクロックに同期した第１の信号の位相を制御する位相制御手段とを備えた位相制御装置のコンピュータを、
前記周波数差検出手段を用いて、前記周波数差に基づき前記位相を制御する手段
として機能させるための位相制御プログラム。
【請求項１３】
第１のクロックの周波数である第１の周波数と第２のクロックの周波数である第２の周波数を測定する周波数測定手段と、前記第１のクロックに同期した第１の信号の位相を制御する位相制御手段とを備えた位相制御装置のコンピュータを、
前記周波数測定手段を用いて、前記第１の周波数と前記第２の周波数との周波数差を検出する手段と、
前記位相制御手段を用いて、前記周波数差に基づき前記位相を制御する手段
として機能させるための位相制御プログラム。
【請求項１４】
請求項１２又は１３のいずれかに記載の位相制御プログラムを記憶したコンピュータ読み取り可能な記憶媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号の位相を制御する位相制御装置、位相制御方法及び位相制御プログラムに関し、特に、入力された信号が同期しているクロックと出力する信号が同期するクロックとの周波数の差に基づいて位相を制御する位相制御装置、位相制御方法、及び位相制御プログラムに関する。
【背景技術】
【０００２】
従来、あるクロックに同期した信号を外部から入力し、処理し装置内のクロックに同期して出力するような装置がある。例えば、入力された圧縮映像情報を装置内のクロックに同期して伸張処理し出力するような放送局設備や、送信機が送信した信号を装置内のクロックを用いて受信し処理するような受信機がこれに該当する。このような装置では、装置内のクロックの周波数（第２の周波数）には、入力される信号が同期しているクロックの周波数に等しい周波数（第１の周波数）を選択することが多い。
【０００３】
しかし、第１の周波数と第２の周波数の周波数は、厳密には同じではない。なぜなら、各周波数は必ず誤差を持っており、さらに温度依存性や経年変化特性も持っている可能性があるからである。
【０００４】
このような装置では、周波数の誤差に起因して、以下のような問題が発生する。例えば、第１の周波数が第２の周波数よりも高い場合、入力信号によって単位時間当たりに装置に入力される情報量は、装置が処理する情報量よりも多い。そのため、入力された情報の処理が追いつかないという問題が発生する。このとき、入力された情報の一部は、処理されることなく廃棄されることになる。この問題の発生頻度は、２つの周波数の差に依存する。逆に、第１の周波数が第２の周波数よりも低い場合、入力信号によって単位時間当たりに装置に入力される情報量は、装置が処理する情報量よりも少ない。そのため、処理すべき次の情報が未入力のため、処理を停止せざるを得ないという問題が発生する。このとき、次段の装置へ出力する信号は途絶えることになる。この問題の発生頻度も周波数の誤差に依存する。
【０００５】
上記のような、周波数の誤差に起因する問題は、第１の周波数と第２の周波数が同じ周波数に設定されている場合にのみ起こる問題ではない。第１の周波数と第２の周波数が、整数倍、整数分の１倍のような関係にあり、２つのクロックが同期関係を満足するように設定されている場合も、本質的には同じである。このような場合にも、周波数が等しい場合と同じ問題が発生しうる。
【０００６】
周波数の誤差に起因する問題が発生する装置の具体例として、上述した放送局設備の場合について説明する。放送局では、局内の各系統の映像信号は局内の基準同期信号に同期している。そのため、圧縮された映像情報を伸張するためのＭＰＥＧ２（Ｍｏｖｉｎｇ  Ｐｉｃｔｕｒｅ  Ｅｘｐｅｒｔ  Ｇｒｏｕｐ−２）デコーダの出力映像信号も、基準同期信号に同期させて出力している。ＭＰＥＧ２デコーダでは、フレーム同期器（Ｆｒａｍｅ  Ｓｙｎｃｒｏｎｉｚｅｒ。以降、「ＦＳ」という。）を内蔵している。そして、基準同期信号に同期した垂直同期信号（以降、「Ｖｓｙｎｃ」という。）で規定される所定の位相（以降、「Ｖ位相」という。）で、映像信号を出力する。
【０００７】
ここで、ＭＰＥＧ２のデコーダ部の基準クロック（以降、「デコーダ・クロック」という。）と基準同期信号の基本クロック（以降、「ＲＥＦクロック」という。）の周波数は、基本的には等しく、一般的には２７ＭＨｚである。ところが、この２つの周波数は、厳密には異なる。理由は上述した通りである。
【０００８】
そのため、ＭＰＥＧ２デコーダが映像信号を出力する際に、デコーダ・クロックの周波数をｆＤと、ＲＥＦクロックの周波数ｆＲの差に起因して問題が発生する。この問題が発生するメカニズムを、図１２のタイミングチャートを用いて説明する。デコーダ出力は、ＶｓｙｎｃでＦＳに取り込まれ、ＦＳ出力となり出力される。デコーダ出力とＦＳ出力に付加した数字は、フレームの対応関係を示す番号である。
【０００９】
ｆＤ＞ｆＲのとき（図１２の（ａ）のケース）では、タイミングｔ１４ａでフレーム４の映像信号の出力が完了し、次のフレームの出力タイミングになったときには、既にフレーム５の圧縮映像情報の出力は終了している。ｔ１４ａでは、既にフレーム６の圧縮映像情報のデコードが完了し、デコード出力として出力されている。そのため、フレーム５の映像情報はＦＳに取り込まれることがない。従って、ＦＳ出力は、フレーム４の次はフレーム６の映像情報となる。このように、ｆＤ＞ｆＲのときは、スキップが発生することがわかる。
【００１０】
逆に、ｆＤ＜ｆＲのとき（図１２の（ｂ）のケース）では、タイミングｔ１４ｂでフレーム４の映像信号の出力が完了し、次のフレームの出力タイミングになったときには、まだフレーム４の圧縮映像情報が出力されている。これは、ｔ１４ｂでは、フレーム５の圧縮映像情報のデコードがまだ完了していないためである。そのため、再びフレーム４の映像信号がＦＳに取り込まれ、ＦＳ出力として出力される。このように、ｆＤ＜ｆＲのときは、リピートが発生することがわかる。
【００１１】
このような問題に対処するために、従来、各種の技術が用いられている。そのような技術の一つに、「リピート」、「スキップ」という処理を行うものがある（例えば、特許文献１参照。）。「リピート」とは、デコーダによる次のフレームの映像出力信号の生成が完了していないときに、前のフレームの映像出力信号を重複して出力する処理をいう。「スキップ」とは、前のフレームの映像出力信号の出力が未完了のときに、次のフレームの映像出力信号を出力せず、フレームを間引いて出力する処理をいう。「リピート」や「スキップ」を行うことにより、デコーダからの映像出力信号の出力を、連続して行うことができる。
【００１２】
スキップやリピートの発生を防止するための各種の技術も公開されている（例えば、特許文献２参照。）。特許文献２には、ＭＰＥＧデコーダの出力を他のＭＰＥＧエンコーダに入力する記録再生装置が記載されている。この装置は、画像信号に含まれる基準時刻情報（ＰＣＲ情報。「ＰＣＲ情報」については、第２の実施形態において説明する。）に同期したクロックを発生させる第１のクロック発生手段と、Ｖｓｙｎｃに同期したクロックを発生する第２のクロック発生手段を備える。そして、第１のクロック発生手段からのクロックで処理された信号を、第２のクロック発生手段からのクロックで処理される信号に変換する。これによって、スキップやリピートの発生を防止している。
【００１３】
【特許文献１】特開２００３−２９８８７３号公報  （第７−８頁、図１０）
【特許文献２】特開２００４−３４３５１６号公報  （第４−６頁、図２）
【発明の開示】
【発明が解決しようとする課題】
【００１４】
上記の各公知技術にはそれぞれ問題がある。
【００１５】
特許文献１のように、リピートやスキップを行う方法では、デコーダからの映像出力信号の出力を、連続して行うことができる。しかし、リピートやスキップを行うということは、それらが行われたときのフレームの情報が、重複して出力されたり、あるいは欠落したりすることを意味する。そのため、リピートやスキップを行ったときには、映像及び音声が一時的に乱れる。従って、リピートやスキップを行う頻度は低い方が望ましい。
【００１６】
ところで、リピートやスキップが行われる頻度は、デコード部で用いられているクロックの周波数と映像出力信号の出力に用いられている基準同期信号の周波数の差に依存する。ところが、放送局設備の使用者には、この周波数の差を制御することはできない。そのため、設備の使用者には、リピートやスキップの発生頻度を低下させることができない。また、必要な期間についてはリピートやスキップが発生しないように、これらの発生を遅延させるといった対策を採ることも不可能である。
【００１７】
また、リピートやスキップが発生する時刻は、２つの信号の周波数の差や位相関係に依存する。しかし、設備の使用者には、この周波数の差及び位相関係は知り得ない。そのため、使用者は、次にスキップ又はリピートが発生する時刻を知ることはできない。従って、スキップやリピートの発生に対応するための何らかの対策を採ることはできない。もし、次にこれらが発生する時刻を知ることができれば、例えば、静止画、無音声部の挿入など、画像、音声の乱れが影響しないような対策を採ることも可能なケースもありえる。
【００１８】
以上のように、特許文献１のリピートやスキップを発生させる方法では、設備の使用者には、リピートやスキップの発生時間間隔の制御や発生時刻の把握ができない。そのため、発生頻度そのものを低下させることも、発生タイミングを知ることによる何らかの対策を採ることもできないという課題がある。
【００１９】
特許文献２記載の技術は、ＦＩＦＯ（Ｆｉｒｓｔ−Ｉｎ  Ｆｉｒｓｔ−Ｏｕｔ）を用いて２つのクロックの周波数差を吸収している。そのため、ＦＩＦＯを構成するための２ポートメモリやリード／ライト制御回路など、大きなハードウェアが必要になるという課題がある。
【００２０】
このように、従来の技術には、出力信号の欠落や重複が発生することによって出力信号の連続性に乱れが生じるという課題、あるいは、そのような出力信号の欠落や重複の発生を防止するために大きなハードウェアを要するという課題がある。
（発明の目的）
本発明は上記のような技術的課題に鑑みて行われたもので、出力信号の欠落や重複が発生するまでの時間を遅らせる位相制御装置、位相制御方法及び位相制御プログラムを提供することを目的とする。
【課題を解決するための手段】
【００２１】
本発明の位相制御装置は、第１のクロックの周波数である第１の周波数と第２のクロックの周波数である第２の周波数との周波数差を検出する周波数差検出手段と、周波数差に基づき、第１のクロックに同期した第１の信号の位相を制御する位相制御手段と、位相を制御された第１の信号を、第２のクロックに同期させて出力する出力手段とを備えることを特徴とする。
【００２２】
本発明の位相制御方法は、第１のクロックの周波数である第１の周波数と第２のクロックの周波数である第２の周波数との周波数差を検出する工程と、周波数差に基づき、第１のクロックに同期した第１の信号の位相を制御する工程と、位相を制御された第１の信号を、第２のクロックに同期させて出力する工程とを備えることを特徴とする。
【００２３】
本発明の位相制御プログラムは、第１のクロックの周波数である第１の周波数と第２のクロックの周波数である第２の周波数との差を検出する周波数差検出手段と、第１のクロックに同期した第１の信号の位相を制御する位相制御手段とを備えた位相制御装置のコンピュータを、周波数差検出手段を用いて、周波数差に基づき位相を制御する手段として機能させる。あるいは、本発明の位相制御プログラムは、第１のクロックの周波数である第１の周波数と第２のクロックの周波数である第２の周波数を測定する周波数測定手段と、第１のクロックに同期した第１の信号の位相を制御する位相制御手段とを備えた位相制御装置のコンピュータを、周波数測定手段を用いて、第１の周波数と第２の周波数との周波数差を検出する手段と、位相制御手段を用いて、周波数差に基づき位相を制御する手段として機能させる。
【発明の効果】
【００２４】
本発明の位相制御装置、位相制御方法及び位相制御プログラムは、２つのクロックの周波数差を検出し、その周波数差に基づき、入力された信号の位相を制御する。そのため、出力信号の欠落や重複が発生するまでの時間を遅らせることができるという効果がある。
【発明を実施するための最良の形態】
【００２５】
次に本発明の実施の形態について図面を参照して詳細に説明する。図１は本発明を実施するための最良の形態（以降、「最良の実施形態」という。」）の位相制御装置の構成を示すブロック図である。図２、図３、図４、図５、図６は最良の実施形態の動作を示すタイミングチャートである。
【００２６】
図１を用いて、最良の実施形態の位相制御装置の構成について説明する。最良の実施形態の位相制御装置は、位相制御手段１、出力手段２、周波数差検出手段３を備える。
【００２７】
周波数差検出手段３は、第１のクロック１１、第２のクロック１２の周波数差を検出して周波数差信号１３を生成し、位相制御手段１に入力する。
【００２８】
周波数差信号１３は、３つの状態を表示する。ここで、「周波数差」を第１のクロック１１の周波数（以降、「第１の周波数」という。）から第２のクロック１２の周波数（以降、「第２の周波数」という。）を引いた値と定義する。このとき、第１の状態は、周波数差がゼロ、すなわち第１の周波数と第２の周波数とが誤差がなく完全に等しい状態である。第２の状態は、周波数差が正、すなわち第１の周波数が第２の周波数よりも高い状態である。第３の状態は、周波数差が負、すなわち第１の周波数が第２の周波数よりも低い状態である。
【００２９】
なお、周波数差検出手段３による、周波数差信号１３の具体的な生成手段は特に限定されない。例えば、第１の周波数及び第２の周波数をそれぞれ求め、それらから周波数差を求め、その極性に従い、周波数差信号１３を生成してもよい。あるいは、次のような方法もある。まず、第１のクロック１１をｎ個（ｎは自然数）カウントすることにより、ある一定の時間を計測する。そして、その時間内に発生する第２のクロック１２の個数ｍ個（ｍは自然数）をカウントする。そして、ｎ−ｍを求め、周波数差の極性を判別してもよい。
【００３０】
位相制御手段１には、第１のクロック１１に同期した入力信号１０が入力される。位相制御手段１は、入力信号１０を、周波数差信号１３に基づいて制御した遅延時間だけ遅延させ、遅延入力信号１４として出力手段２へ入力する。なお、入力信号１０として入力される信号が保有する情報の種類、内容は任意である。
【００３１】
位相制御手段１における、具体的な位相調整手段は各種の方法がある。例えば、第１のクロック１１及び第２のクロック１２よりも十分に高速なクロックを用いて、段階的に位相を調整する方法ある。あるいは、遅延時間の異なる遅延素子を複数個備え、遅延させる時間幅に応じてそれらの遅延素子の中から、使用する素子を選択する方法でもよい。
【００３２】
位相制御手段１による位相制御においては、位相制御の有無、制御を行うタイミング、位相制御のために第１の信号が遅延される遅延時間のすべてが、周波数差に依存する。位相制御の詳細内容については、本実施形態の動作として後述する。
【００３３】
出力手段２は、遅延入力信号１４を取り込み、第２のクロック１２に同期させて、出力信号２０として出力する。
（最良の実施形態の動作）
次に、本実施形態の動作について、タイミングチャート図２、図３、図４、図５、図６を用いて説明する。本実施の形態では、入力信号１０は第１のクロック１１の立ち上がりに同期して変化する。遅延入力信号１４は、必要に応じて、入力信号１０の一部分又は全体を所定の時間だけ遅延させた信号である。出力信号２０は、遅延入力信号１４を第２のクロック１２の立ち上がりに同期させた信号である。図２、図３、図４、図５、図６において、入力信号１０、出力信号２０、遅延入力信号１４に付した１から始まる数字は、これらの信号間のデータの対応関係を示す番号である。また、入力信号１０、出力信号２０、遅延入力信号１４は多ビットの信号として表示しているが、１ビットの信号であってもよい。本実施形態ではこれらの信号のビット数は特に限定されない。
【００３４】
まず、第１の周波数と第２の周波数が等しい場合の、本実施形態の位相制御装置の動作について説明する。図２は、第１の周波数と第２の周波数が等しい場合における、本位相制御装置の動作を示すタイミングチャートである。
【００３５】
始めに、位相制御手段１は、周波数差信号１３によって、第１の周波数と第２の周波数が等しいことを検知する。このとき、位相制御手段１は、入力信号１０を遅延させることなく、遅延入力信号１４として出力手段２へ出力する。
【００３６】
出力手段２は、遅延入力信号１４を第２のクロック１２に同期させて、出力信号３０として出力する。第１の周波数と第２の周波数が等しいので、出力信号３０は、入力信号１０の位相を変化させただけの信号となる。
【００３７】
次に、第１の周波数が第２の周波数よりも高い場合における、本実施形態の位相制御装置の動作について説明する。始めに、図３に、位相制御手段１による位相制御を行わなかった場合の動作を示すタイミングチャートを示す。入力信号１０と遅延入力信号１４の位相は完全に一致している。出力信号２０において、データの番号に丸印を付した箇所が、スキップの発生タイミングを示す。本実施形態における「スキップ」とは、本来は信号が、正しい順序で連続して出力されるべきところが、一部の信号が欠落し、連続性を失っている状態をいう。本実施形態では、第２のクロック１２の４クロックに１回、スキップが発生する。
【００３８】
スキップが発生する原因は、次の通りである。遅延入力信号１４をサンプリングする第２のクロック１２の立ち上がりタイミングは、第１のクロック１１と第２のクロック１２の周波数差のために徐々に相対的に後退する。そして、遂には、第２のクロック１２の立ち上がりタイミングが、第１のクロック１１の立ち上がりに同期した次の遅延入力信号１４の変化タイミングよりも後に達する。このとき、遅延入力信号１４の１個のデータが、第２のクロック１２の立ち上がりではサンプリングされないことになる。以上がスキップが発生する原因である。
【００３９】
スキップが発生する可能性があるタイミングは、第１のクロック１１の立ち下がりに、第２のクロック１２のレベルがハイであるときである。その理由を以下に説明する。すなわち、第１のクロック１１の立ち下がり時（ｔ３１）から半クロック前の立ち上がり時（ｔ３２）には、第２のクロック１２は既に立ち上っている可能性がある。そして、第１のクロック１１の立ち下がり時（ｔ３１）から半クロック後の立ち上がり時（ｔ３３）には、第２のクロック１２がまだ立ち上っていない可能性がある。第１のクロック１１と第２のクロック１２がこのような位相関係にあるときは、第１のクロック１１の立ち上がりに同期して変化する遅延入力信号１４が、第２のクロック１２の立ち上がりでサンプリングされない可能性がある。図３の場合には、データ”２”がサンプリングされず、スキップが発生している。
【００４０】
図４は、第１の周波数が第２の周波数よりも高いときに、位相制御手段１による位相制御を行ったときの動作を示すタイミングチャートである。このとき、位相差検出手段３は、第１の周波数が第２の周波数よりも高いことを示す周波数差信号１３を出力する。位相制御手段１は、周波数差信号１３によって、第１の周波数が第２の周波数よりも高いことを検知する。そして、位相制御手段１は、入力信号１０を遅延させ、遅延入力信号１４として出力手段２へ出力する。
【００４１】
本実施の形態では、スキップが発生する直前（ｔ４１）に、位相制御手段１による位相制御を行う。なぜなら、位相制御によるスキップ発生の遅延の効果が最も大きいためである。タイミングｔ４１は、第１のクロック１１の立ち下がり時に第２のクロック１２のレベルがハイであるタイミングである。このとき、位相制御手段１は、次のデータ”８”を出力する本来のタイミング（ｔ４２）を、ｔ４３まで遅延させる。タイミングｔ４３とは、ｔ４２から２回目の第２のクロックの立ち上がりタイミング（ｔ４４）から、所定時間だけ前のタイミングである。ここでの「所定時間」とは、例えば、第２のクロックの立ち上がりタイミングに対する、遅延入力信号１４のセットアップ時間とすればよい。
【００４２】
位相制御手段１による位相制御を行うと判断するタイミングは、上記のタイミング（ｔ４１）のみには限定されない。第１の周波数が第２の周波数よりも高いときにスキップが生じる原因は、上述のように、第２のクロック１２による遅延入力信号１４のサンプリングタイミングが、周波数の差に起因して徐々に相対的に後退することにある。そのため、入力信号１０を遅延させることにより、第２のクロック１２が遅延入力信号１４をサンプリングするタイミングを前に移動させればよい。従って、スキップが発生する直前でなくても、入力信号１０を遅延させることにより、スキップ発生の遅延効果は得られる。
【００４３】
入力信号１０を遅延させる量に関しても、少ない量の遅延であっても、第２のクロック１２による入力信号１０のサンプリングタイミングが相対的に前に移動するので、やはりスキップ発生の遅延効果は得られる。
【００４４】
出力手段２は、遅延入力信号１４を第２のクロック１２に同期させて、出力信号３０として出力する。図４の場合は、出力信号３０に発生するスキップが遅延されることにより、第２のクロック１２の８クロックに１回のスキップ発生に収まる。
【００４５】
位相制御手段１による位相制御を行わなかった場合には、図３のように、第２のクロック１２の４クロックに１回、スキップが発生する。従って、位相制御手段１の位相制御によって、スキップの発生時刻を、第２のクロック１２の４クロック分だけ遅らせることができることがわかる。
【００４６】
次に、第１の周波数が第２の周波数よりも低い場合における、本実施形態の位相制御装置の動作について説明する。始めに、図５に、位相制御手段１による位相制御を行わなかった場合の動作を示すタイミングチャートを示す。入力信号１０と遅延入力信号１４の位相は完全に一致している。出力信号２０において、データの番号に丸印を付した箇所が、リピートの発生タイミングを示す。本実施形態における「リピート」とは、本来は信号が、正しい順序で連続して出力されるべきところが、一部の信号が重複し、連続性が乱れている状態をいう。本実施形態では、第２のクロック１２の５クロックに１回、リピートが発生する。
【００４７】
リピートが発生する原因は、次の通りである。遅延入力信号１４をサンプリングする第２のクロック１２の立ち上がりタイミングは、第１のクロック１１と第２のクロック１２の周波数差のために徐々に相対的に前進する。そして、遂には、第２のクロック１２の立ち上がりタイミングが、第１のクロック１１の立ち上がりに同期した次の遅延入力信号１４の変化タイミングよりも前に達する。このとき、遅延入力信号１４の１個のデータが、第２のクロック１２の立ち上がりで２回サンプリングされることになる。以上がリピートが発生する原因である。
【００４８】
リピートが発生する可能性があるタイミングは、第２のクロック１２の立ち下がりに、第１のクロック１１のレベルがロウであるときである。その理由を以下に説明する。すなわち、第２のクロック１２の立ち下がり時（ｔ５１）から半クロック前の立ち上がり時（ｔ５２）には、第１のクロック１１は既に立ち上っている可能性がある。そして、第２のクロック１２の立ち下がり時（ｔ５１）から半クロック後の立ち上がり時（ｔ５３）に対する第１のクロック１１の立ち上がりが遅れている可能性がある。このようなときは、第１のクロック１１の立ち上がりに同期して変化する遅延入力信号１４のデータの切り替わりも遅れる。第１のクロック１１と第２のクロック１２がこのような位相関係にあるときには、第２のクロック１２の立ち上がりで、同じ遅延入力信号１４が２回サンプリングされる可能性がある。図５の場合には、データ”３”が２回サンプリングされ、リピートが発生している。
【００４９】
図６は、第１の周波数が第２の周波数よりも低いときに、位相制御手段１による位相制御を行ったときの動作を示すタイミングチャートである。このとき、位相差検出手段３は、第１の周波数が第２の周波数よりも低いことを示す周波数差信号１３を出力する。位相制御手段１は、周波数差信号１３によって、第１の周波数が第２の周波数よりも低いことを検知する。そして、位相制御手段１は、入力信号１０を遅延させ、遅延入力信号１４として出力手段２へ出力する。
【００５０】
本実施の形態では、リピートが発生する直前（ｔ６１）に、位相制御手段１による位相制御を行う。なぜなら、位相制御によるリピート発生の遅延の効果が最も大きいためである。タイミングｔ６１は、第２のクロック１２の立ち下がり時に第１のクロック１１のレベルがロウであるタイミングである。このとき、位相制御手段１は、次のデータ”４”を出力する本来のタイミング（ｔ６２）を、ｔ６３まで遅延させる。タイミングｔ６３とは、ｔ６２から２回目の第２のクロックの立ち上がりタイミング（ｔ６４）から、所定時間だけ後のタイミングである。ここでの「所定時間」とは、例えば、第２のクロックの立ち上がりタイミングに対する、遅延入力信号１４のホールド時間とすればよい。
【００５１】
位相制御手段１による位相制御を行うと判断するタイミングは、上記のタイミング（ｔ６１）のみには限定されない。第１の周波数が第２の周波数よりも高いときにリピートが生じる原因は、上述のように、第２のクロック１２による遅延入力信号１４のサンプリングタイミングが、周波数の差に起因して徐々に相対的に前進することにある。そのため、入力信号１０を遅延させることにより、第２のクロック１２が遅延入力信号１４をサンプリングするタイミングを、何クロックか後の第１のクロック１１に対して、前になるように移動させればよい。入力信号１０は第１のクロック１１に同期して入力される信号であり、入力信号１０の位相を第１のクロック１１よりも早めることはできない。そのため、入力信号１０の位相を遅らせることにより、何クロックか後の第１のクロックに対する、遅延入力信号１４の見かけ上の位相を早めるのである。これにより、次にリピートが発生するタイミングを遅らせることができる。従って、リピートが発生する直前でなくても、入力信号１０を遅延させることにより、リピート発生の遅延効果は得られる。
【００５２】
入力信号１０を遅延させる量に関しても、少ない量の遅延であっても、第２のクロック１２による入力信号１０のサンプリングタイミングが相対的に後に移動するので、やはりリピート発生の遅延効果は得られる。
【００５３】
出力手段２は、遅延入力信号１４を第２のクロック１２に同期させて、出力信号３０として出力する。図６の場合は、出力信号３０に発生するリピートが遅延されることにより、第２のクロック１２の１１クロックに１回のリピート発生に収まる。
【００５４】
位相制御手段１による位相制御を行わなかった場合には、図５のように、第２のクロック１２の５クロックに１回、リピートが発生する。従って、位相制御手段１の位相制御によって、リピートの発生時刻を、第２のクロック１２の６クロック分だけ遅らせることができることがわかる。
（最良の実施形態の効果）
以上のように、本発明の位相制御装置は、第１のクロック１１と第２のクロック１２の周波数差に基づいて、第１のクロック１１に同期した入力信号を遅延させる。そして、出力部が遅延させた入力信号を第２のクロック１２でサンプリングし、第２のクロック１２に同期して出力する。このように、第２のクロック１２が入力信号をサンプリングするタイミングを周波数差に応じて変化させることにより、スキップ、あるいはリピートの発生を遅延させることができるという効果がある。
（第２の実施形態）
最良の実施形態の位相制御装置では、位相制御手段１は、入力信号１０を遅延させ、位相を制御するのみである。従って、その動作は、入力信号１０が持つ情報自体には何ら依存しない。本発明の第２の実施形態の位相制御装置は、入力した信号に第１のクロック１１に同期した所定の処理を行って第１の信号を生成し、その後、位相制御手段１による位相制御を行う。図７は、本発明の第２の実施形態の位相制御装置の構成を示すブロック図である。
【００５５】
本実施形態の位相制御装置は、図７のように、図１の最良の実施形態の構成に加え、第１のクロックに同期した処理を行う処理手段４を備える。処理手段４は、外部から外部信号１５を取り込み、第１のクロック１１に同期して所定の処理を行った後、処理後の信号を入力信号１０として位相制御手段１に入力する。
【００５６】
位相制御手段１は、第１のクロックと第２のクロックの周波数差に基づき、入力信号１０を遅延させて遅延入力信号１４とし、出力部２に入力する。位相制御手段１による処理の内容は、図１に示した最良の実施形態の場合とまったく同じであるので、説明は省略する。
【００５７】
そして、出力部２が、遅延入力信号１４を、第２のクロックに同期させて出力信号２０として出力する。
【００５８】
処理手段４が行う処理の例には、画像伸張処理などがある。すなわち、処理手段４は、画像の圧縮情報を含む外部信号１５から圧縮情報を抽出し、第１のクロック１１に同期して伸張処理を行う。そして、得られた画像信号を入力信号１０として、位相制御手段１に入力する。このとき、入力信号１０は第１のクロック１１に同期している。位相制御手段１の処理内容は、処理手段４における伸張処理の内容には依存しない。画像の伸張処理を行う場合の実施形態については、第４の実施形態として、さらに具体的に説明する。
【００５９】
このように、第２の実施形態の位相制御装置は、入力した信号に第１のクロック１１に同期した処理を行った後、位相制御を行い、第２のクロック１２に同期させて出力する。そのため、信号に対する処理を行うためのクロックと、出力時に同期させるべきクロックが異なる場合において、スキップ、あるいはリピートの発生を遅延させることができるという効果がある。
（第３の実施形態）
最良の実施形態及び第２の実施形態では、周波数差検出手段３を用いて、第１の周波数と第２の周波数の周波数差を検出した。第３の実施形態では、ＣＰＵを用いて周波数差を算出し、位相制御を行う。図８は、本発明の第３の実施形態の位相制御装置の構成を示すブロック図である。
【００６０】
本実施形態の位相制御装置は、図８のように、周波数差を算出し、位相制御を行うＣＰＵ６を備える。また、図１の最良の実施形態の構成における周波数差検出手段３に代わり、第１の周波数及び第２の周波数を個別に測定する周波数測定手段５を備える。
【００６１】
周波数測定手段５は、第１のクロック１１の周波数及び第２のクロック１２の周波数を測定し、周波数情報１７をＣＰＵに入力する。
【００６２】
ＣＰＵ６は、周波数情報１７から第１のクロック１１と第２のクロック１２の周波数差を算出する。そして、周波数差に応じて遅延量を求め、遅延量情報１６として位相制御手段７に設定する。ＣＰＵ６が遅延量情報１６を位相制御手段７に設定するタイミングは、最良の実施形態と同様に、特定のタイミングには限定されないが、最も大きな効果が得られるのは、スキップ又はリピートが発生するタイミングの直前に位相制御を行った場合である。
【００６３】
最良の実施形態の動作において説明したように、スキップ又はリピートが発生するタイミングは、第１のクロック１１と第２のクロック１２の、立ち上がりエッジ又は立ち下がりエッジとクロックのレベルの関係で検出できる。従って、例えば、周波数測定手段５にスキップ又はリピートが発生するタイミングの検出手段を追加し、ＣＰＵ６に通知すればよい。ＣＰＵ６は、周波数測定手段５からの通知に基づき、遅延量情報１６を位相制御手段７に設定することができる。
【００６４】
位相制御手段７は、ＣＰＵ６から設定された遅延量だけ、入力信号１０を遅延させて遅延入力信号１４とし、出力部２に入力する。位相制御手段７は、最良の実施形態及び第２の実施形態の位相制御手段１とは異なり、周波数差に基づく遅延時間制御は行わない。
【００６５】
出力部２は、遅延入力信号１４を、第２のクロックに同期させて出力信号２０として出力する。
【００６６】
このように、第３の実施形態では、第１のクロック１１の周波数及び第２のクロック１２の周波数の測定をハードウェアを用いて行い、他の処理はＣＰＵ６を用いてプログラム制御する。位相制御のためには、単純に、設定された遅延量だけ信号を遅延させる位相制御手段を備えればよい。従って、特に他の制御用にＣＰＵ６を備える場合にはＣＰＵを位相測定用にも兼用することによって、少ないハードウェア追加により、スキップ、あるいはリピートの発生を遅延させることができるという効果がある。
（第４の実施形態）
次に、本発明を具体的なシステムに適用した実施形態の例を示す。第４の実施形態は、ＭＰＥＧ−２システムで定義されているストリームを用いた映像情報のデコード・システムに本発明を適用した場合の実施形態である。
【００６７】
本実施形態の説明に入る前に、ＭＰＥＧ−２システムについて簡単に説明する。  ＭＰＥＧ−２システムでは、映像、音声情報を多重化し、伝送するためのストリームとして、２種類の形式を定義している。一つはプログラムストリーム（Ｐｒｏｇｒａｍ  Ｓｔｒｅａｍ。以降、「ＰＳ」という。）であり、他の一つはトランスポート・ストリーム（Ｔｒａｎｓｐｏｒｔ  Ｓｔｒｅａｍ。以降、「ＴＳ」という。）である。本実施形態では、ＴＳを用いて多重化された映像情報のデコード・システムを対象とするので、始めにＴＳについて説明する。
【００６８】
ＴＳには、複数の映像のプログラムが、時分割で多重化されている。さらに、映像以外の付加情報を含む複数種類のパケットも多重化されている。付加情報のパケットには、プログラム・クロック・リファレンス（Ｐｒｏｇｒａｍ  Ｃｌｏｃｋ  Ｒｅｆｅｒｅｎｃｅ。以降、「ＰＣＲ」という。）・パケット及びビデオ・パケッタイズド・エレメンタリー・ストリーム（Ｐａｃｋｅｔｉｚｅｄ  Ｅｌｅｍｅｎｔａｒｙ  Ｓｔｒｅａｍ。以降、「ＰＥＳ」という。）・パケットがある。その他に、オーディオのＰＥＳパケット、システム・データを送るためのトランスポート・パケットなどがある。
【００６９】
ＰＣＲパケットに含まれるＰＣＲは、デコーダへの出力タイミングを示す情報である。より詳細には、ＰＣＲは、ＭＰＥＧ方式のデコーダにおける時刻基準となる同期信号情報を、エンコーダ側で意図した値にセット、校正するための情報である。このデコーダにおける同期信号情報は、システム・タイム・クロツク（Ｓｙｓｔｅｍ  Ｔｉｍｅ  Ｃｌｏｃｋ。以降、「ＳＴＣ」という。）と呼ばれる。
【００７０】
ビデオＰＥＳパケットには、プレゼンテーション・タイム・スタンプ（Ｐｒｅｓｅｎｔａｔｉｏｎ  Ｔｉｍｅ  Ｓｔａｍｐ。以降、「ＰＴＳ」という。）及びデコード・タイム・スタンプ（Ｄｅｃｏｄｅ  Ｔｉｍｅ  Ｓｔａｍｐ。以降、「ＤＴＳ」という。）が含まれる。ＰＴＳは、デコードされたデータの出力タイミングを表す時間情報である。ＤＴＳは、画像データのデコード・タイミングを表す時間情報である。すなわち、デコーダは、ＤＴＳが示す時刻で画像データを復号し、ＰＴＳが示す時刻で復号された画像を出力する。
【００７１】
ＭＰＥＧ−２デコーダでは、ＰＣＲ、ＳＴＣ、ＰＴＳ、ＤＴＳ等の付加情報を参照して、多重化ストリームのデコード・タイミング及び出力タイミングを制御する。以上が、ＴＳの概要である。
【００７２】
ＰＳは、単一のプログラムを想定したストリームである。ＰＳには、ストリーム・クロック・リファレンス（Ｓｔｒｅａｍ  Ｃｌｏｃｋ  Ｒｅｆｅｒｅｎｃｅ。以降、「ＳＣＲ」という。」）という基準時間情報が付加されている。以降説明するように、本実施形態のＭＰＥＧ−２デコーダは、ＴＳを用いているが、本発明はＴＳに限られず、ストリームがＰＳである場合にも適用することができる。ＰＳの場合、ＭＰＥＧ−２デコーダは、ＰＣＲに代えてＳＣＲを参照し、制御を行う。
（第４の実施形態の構成）
図９は、本発明の第４の実施形態の、ＭＰＥＧ−２デコーダの全体構成を示すブロック図である。本実施形態のＭＰＥＧ２デコーダは、信号分離部９１、映像デコーダ９２、ＳＴＣカウンタ９３、ＰＴＳ抽出部９４、ＳＴＣ＿ＰＬＬ９５、Ｖｓｙｎｃ検出部９６、Ｖｓｙｎｃ−ＳＴＣ変換部９７、ＲＥＦ＿ＰＬＬ９８、映像遅延時間算出部９９、周波数比較部１００、映像信号遅延部１０１、映像ＦＳ１０２を備える。
【００７３】
信号分離部９１は、ＴＳ形式の映像入力信号１１０から、映像ＰＥＳパケット１１２信号とＰＣＲパケット信号１１４を分離する。
【００７４】
映像デコーダ９２は、映像ＰＥＳパケット信号１１２中の、圧縮画像情報を伸張し、デコーダ出力信号１１３を生成する。
【００７５】
ＳＴＣカウンタ９３は、ＰＣＲパケット信号１１４中に含まれるＳＴＣを検出し、その個数を継続してカウントする。ＳＴＣは映像入力信号１１０の送信側の２７ＭＨｚのクロック（送信側クロック）に同期して送信される情報なので、ＳＴＣカウンタ９３のカウントアップは送信側クロックに同期する。
【００７６】
ＳＴＣ＿ＰＬＬ９５は、２７ＭＨｚのクロック（ＳＴＣクロック）１２１を生成する。その際、ＳＴＣ＿ＰＬＬ９５は、ＳＴＣカウンタ９３のカウント値であるＳＴＣカウント値１１５を参照する。ＳＴＣカウンタ９３のカウントアップは送信側クロックに同期している。そのため、ＳＴＣクロック１２１の周波数は、映像信号の送信側クロックの周波数に等しくなる。
【００７７】
ＰＴＳ抽出部９４は、映像ＰＥＳパケット信号１１２から映像のＰＴＳ値１１６を抽出する。
【００７８】
Ｖｓｙｎｃ検出部９６は、基準同期信号１１１からＶｓｙｎｃタイミング信号１１７を検出する。基準同期信号１１１とは、本ＭＰＥＧ−２デコーダ内で使用する所定のタイミングを規定するための同期用信号である。
【００７９】
Ｖｓｙｎｃ−ＳＴＣ変換部９７は、Ｖｓｙｎｃタイミング信号１１７にその時点でのＳＴＣカウント値を対応付け、ＳＴＣ値信号１１８として出力する。ＳＴＣ値信号１１８は、映像デコーダ９２の動作タイミングに対応した情報なので、デコーダ出力信号１１３の映像のフレームにも対応している。従って、Ｖｓｙｎｃタイミング信号１１７に同期して映像ＦＳ１０２から出力されるフレームに、デコーダ出力信号１１３のフレームが対応付けられる。つまり、デコードの結果、生成された映像信号フレームの映像信号と、再生される映像信号のフレームとが対応付けられる。
【００８０】
ＲＥＦ＿ＰＬＬ９８は、Ｖｓｙｎｃタイミング信号１１７に同期した２７ＭＨｚのクロック（ＲＥＦクロック）１２２を生成する。ＲＥＦクロック１２２の周波数も２７ＭＨｚであるが、ＲＥＦクロック１２２は映像信号を元に生成されたクロックではない。そのため、ＲＥＦクロック１２２の周波数は、ＳＴＣクロック１２１の周波数とは厳密には異なる。
【００８１】
クロック周波数比較部１００は、ＳＴＣクロック１２１とＲＥＦクロック１２２の、周波数差を求め、周波数差信号１２３を生成する。
【００８２】
映像遅延時間算出部９９は、周波数差信号１２３、ＳＴＣ値信号１１８、及び映像ＰＴＳ信号１１６に基づいて、デコーダ出力信号１１３を遅延させるための遅延時間を算出する。
【００８３】
映像遅延時間算出部９９における遅延時間の算出方法の例を以下に説明する。映像デコーダ９２からのデコーダ出力信号１１３は、映像ＰＴＳ信号１１６に同期している。従って、映像ＰＴＳ信号１１６は、その時点で出力されているデコーダ出力信号１１３の映像のフレームに対応している。一方、ＳＴＣ値信号１１８は、Ｖｓｙｎｃタイミング信号１１７に同期している。
【００８４】
そこでまず、映像遅延時間算出部９９は、同じフレームを示す、映像ＰＴＳ信号１１６とＳＴＣ値信号１１８との位相差を測定する。これにより、デコーダ出力信号１１３のフレームの位相と、ＳＴＣ値信号１１８が示すフレームの位相のずれを検知することができる。位相のずれの測定には、ＳＴＣクロック１２１あるいはＲＥＦクロック１２２を使用すればよい。
【００８５】
次に、映像遅延時間算出部９９は、求めた位相のずれと周波数差信号１２３に基づき、遅延時間を算出する。位相のずれと周波数差信号１２３とから遅延時間を算出する方法の詳細については、動作の説明と併せて後述する。映像遅延時間算出部９９は、遅延制御信号１２０によって、求めた遅延時間を映像信号遅延部１０１に設定する。
【００８６】
映像信号遅延部１０１は、デコーダ出力信号１１３を、設定された遅延時間だけ遅延させて、遅延映像信号１１９として出力する。
【００８７】
映像ＦＳ１０２は、遅延映像信号１１９を、Ｖｓｙｎｃタイミング信号１１７に同期させて、映像出力信号１２４として出力する。
（第４の実施形態の動作）
次に、第４の実施形態のＭＰＥＧ２デコーダの動作について説明する。
【００８８】
図１０は、ＳＴＣクロックの周波数がＲＥＦクロックの周波数よりも高い場合の動作を示すタイミングチャートである。この場合は、デコーダ出力信号１１３に対する遅延処理を行わなければ、映像ＦＳ１０２においてスキップが発生する。
【００８９】
そこで、本実施形態では、クロック周波数比較部１００を用いて、ＳＴＣクロックの周波数とＲＥＦクロックの周波数を比較し、映像ＦＳ１０２がスキップを発生する可能性があることを検知する。それにより、Ｖｓｙｎｃに対応付けて換算したＳＴＣ値（ＳＴＣ１）と映像ＰＴＳ１から、映像遅延部への遅延時間ｔＤをＳＴＣ１−ＰＴＳ１−αと設定する。「ＳＴＣ１−ＰＴＳ１」は前述の映像ＰＴＳ信号１１６とＳＴＣ値信号１１８との位相差に相当する。αを減算する理由は、映像ＦＳ１０２におけるセットアップ時間を確保するためである。
【００９０】
ｔＤを映像信号遅延部１０１に設定することにより、映像ＦＳ１０２への遅延映像信号１１９の入力タイミングはＶｓｙｎｃタイミングの直前になる。従って、映像ＦＳ１０２は、変化直後の遅延映像信号１１９をＶｓｙｎｃタイミングで取り込み、ＳＴＣ１の時刻に映像出力信号１２４が出力される。
【００９１】
なお、ＳＴＣクロックの周波数はＲＥＦクロックの周波数よりも高いので、映像ＦＳ１０２への遅延映像信号１１９の入力タイミングは徐々に前へ移動し、最終的には映像のスキップが発生する。
【００９２】
しかし、本実施形態のＭＰＥＧ２デコーダでは、映像ＦＳ１０２への遅延映像信号１１９の入力タイミングをＶｓｙｎｃの直前に設定することにより、映像スキップが発生するまでの時間を最大限遅らせている。
【００９３】
次に、図１１は、ＳＴＣクロックの周波数がＲＥＦクロックの周波数よりも低い場合の動作を示すタイミングチャートである。この場合は、デコーダ出力信号１１３に対する遅延処理を行わなければ、映像ＦＳ１０２においてリピートが発生する。
【００９４】
そこで、本実施形態では、クロック周波数比較部１００を用いて、ＳＴＣクロックの周波数とＲＥＦクロックの周波数を比較し、映像ＦＳ１０２がリピートを発生する可能性があることを検知する。それにより、Ｖｓｙｎｃに対応付けて換算したＳＴＣ値（ＳＴＣ１）と映像ＰＴＳ１から、映像遅延部への遅延時間ｔＤをＳＴＣ１−ＰＴＳ１＋αと設定する。上記のように、「ＳＴＣ１−ＰＴＳ１」は映像ＰＴＳ信号１１６とＳＴＣ値信号１１８との位相差に相当する。αを加算する理由は、映像ＦＳ１０２におけるホールド時間を確保するためである。
【００９５】
ｔＤを映像信号遅延部１０１に設定することにより、映像ＦＳ１０２への遅延映像信号１１９の入力タイミングはＶｓｙｎｃタイミングの直後になる。従って、映像ＦＳ１０２は、変化直前の遅延映像信号１１９をＶｓｙｎｃタイミングで取り込み、ＳＴＣ１の時刻に映像出力信号１２４が出力される。
【００９６】
なお、ＳＴＣクロックの周波数はＲＥＦクロックの周波数よりも低いので、映像ＦＳ１０２への遅延映像信号１１９の入力タイミングは徐々に後に移動し、最終的には映像のリピートが発生する。
【００９７】
しかし、本実施形態のＭＰＥＧ２デコーダでは、映像ＦＳ１０２への遅延映像信号１１９の入力タイミングをＶｓｙｎｃの直後に設定することにより、映像リピートが発生するまでの時間を最大限遅らせている。
【００９８】
本実施形態の目的について、補足説明する。本実施形態では、ＳＴＣクロック１２１の周波数とＲＥＦクロック１２２の周波数とは等しくないことを前提とした。両者の周波数が等しい場合は、そもそも本実施形態のような制御は不要である。ＳＴＣクロック１２１の周波数とＲＥＦクロック１２２の周波数が等しくない場合は、映像ＦＳ１０２への遅延映像信号１１９の入力タイミングが、徐々に前、又は後に移動する。そのため、最終的には映像のリピート又はスキップが発生する。このように、本発明ではスキップの発生自体を防止する効果を得るのではなく、スキップの発生を遅らせることを目的としている。すなわち、本実施形態のＭＰＥＧ２デコーダでは、映像ＦＳ１０２への映像信号の入力タイミングとＶｓｙｎｃのタイミングの相対関係を変化させることにより、リピートやスキップが発生するまでの時間を最大限遅らせることを目的としている。
（第４の実施形態の効果）
以上のように、本実施形態のＭＰＥＧ−２デコーダは、ＳＴＣクロック１２１とＲＥＦクロック１２２のクロックの周波数の差の有無を検出し、出力映像におけるスキップあるいはリピートの発生の有無を判断する。そして、判断結果に従って、映像ＦＳ１０２への映像信号の入力タイミングを遅延させる。
【００９９】
従って、スキップやリピートが発生するまでの時間を遅延させることができるという効果がある。
【０１００】
また、第４の実施形態のＭＰＥＧ−２デコーダでは、映像信号の入力タイミングの遅延量を算出する際に、映像ＰＴＳ信号１１６とＳＴＣ値信号１１８を使用し、ＳＴＣクロック１２１とＲＥＦクロック１２２の位相差を求める。そのため、映像信号遅延部１０１においてデコーダ出力信号１１３を遅延させるときの、効果的な遅延量を算出することができるという効果もある。
【０１０１】
なお、以上の実施形態は、各々他の実施形態と組み合わせることができる。例えば、第２の実施形態と第３の実施形態を組み合わせ、処理手段とＣＰＵを備え、プログラム制御による位相制御装置を実現することもできる。あるいは、第４の実施形態に第３の実施形態を組み合わせ、プログラム制御による位相制御を行うＭＰＥＧ−２デコーダを実現することもできる。
【図面の簡単な説明】
【０１０２】
【図１】本発明の最良の実施形態の位相制御装置の構成を示すブロック図である。
【図２】第1のクロックと第２のクロックの周波数が等しい場合の、本発明の最良の実施形態の動作を示すタイミングチャートである。
【図３】第1のクロックの周波数が第２のクロックの周波数よりも高い場合に、位相制御を行わなかったときの、タイミングチャートである。
【図４】第1のクロックの周波数が第２のクロックの周波数よりも高い場合の、本発明の最良の実施形態の動作を示すタイミングチャートである。
【図５】第1のクロックの周波数が第２のクロックの周波数よりも低い場合に、位相制御を行わなかったときの、タイミングチャートである。
【図６】第1のクロックの周波数が第２のクロックの周波数よりも低い場合の、本発明の最良の実施形態の動作を示すタイミングチャートである。
【図７】本発明の第２の実施形態の位相制御装置の構成を示すブロック図である。
【図８】本発明の第３の実施形態の位相制御装置の構成を示すブロック図である。
【図９】本発明の第４の実施形態の、ＭＰＥＧ−２デコーダの構成を示すブロック図である。
【図１０】ＳＴＣクロックの周波数がＲＥＦクロックの周波数よりも高い場合の、本発明の第４の実施形態の動作を示すタイミングチャートである。
【図１１】ＳＴＣクロックの周波数がＲＥＦクロックの周波数よりも低い場合の、本発明の第４の実施形態の動作を示すタイミングチャートである。
【図１２】従来のＭＰＥＧ−２デコーダの動作を示すタイミングチャートである。
【符号の説明】
【０１０３】
１０    入力信号
１１    第１のクロック
１２    第２のクロック
１３    周波数差信号
１４    遅延入力信号
１５    外部信号
１６    周波数情報
１７    遅延制御信号
２０    出力信号
１１０    映像入力信号
１１１    基準同期信号
１１２    映像ＰＥＳパケット信号
１１３    デコーダ出力信号
１１４    ＰＣＲパケット信号
１１５    ＳＴＣカウント値
１１６    映像ＰＴＳ信号
１１７    Ｖｓｙｎｃタイミング信号
１１８    ＳＴＣ値信号
１１９    遅延映像信号
１２０    遅延制御信号
１２１    ＳＴＣクロック
１２２    ＲＥＦクロック
１２３    周波数差信号
１２４    映像出力信号
【図１】
2009171513.tif 000003
【図２】
2009171513.tif 000004
【図３】
2009171513.tif 000005
【図４】
2009171513.tif 000006
【図５】
2009171513.tif 000007
【図６】
2009171513.tif 000008
【図７】
2009171513.tif 000009
【図８】
2009171513.tif 000010
【図９】
2009171513.tif 000011
【図１０】
2009171513.tif 000012
【図１１】
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【図１２】
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