(57)【要約】【課題】ＥＳＤ耐性を向上させることが可能な半導体装置を提供する。【解決手段】この半導体装置２０は、ＮＭＯＳトランジスタ３１を含む内部回路１と、ｐ型ウェル拡散領域１１と、そのｐ型ウェル拡散領域１１内において互いに所定の間隔を隔てて対向する一対のｎ型領域１２ａおよび１２ｂとを有する保護素子４１を含む静電気保護回路２とを備えている。そして、静電気保護回路２に含まれる保護素子４１のｐ型ウェル拡散領域１１が、内部回路１に含まれるＮＭＯＳトランジスタ３１のｐ型ウェル拡散領域４よりもｐ型不純物濃度が高くなるように構成されている。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板に形成され、ＮＭＯＳトランジスタを少なくとも含む内部回路と、
前記半導体基板に形成され、前記内部回路を静電気から保護する機能を有しているとともに、ｐ型ウェル拡散領域と、前記ｐ型ウェル拡散領域内において互いに所定の間隔を隔てて対向する第１ｎ型領域および第２ｎ型領域とを有する保護素子を少なくとも含む静電気保護回路とを備え、
前記静電気保護回路に含まれる保護素子のｐ型ウェル拡散領域の少なくとも一部が、前記内部回路に含まれるＮＭＯＳトランジスタのｐ型ウェル拡散領域よりもｐ型不純物濃度が高くなるように構成されていることを特徴とする半導体装置。
【請求項２】
前記保護素子は、ｎ型ウェル拡散領域をさらに有しており、
前記保護素子の第２ｎ型領域の第１ｎ型領域と対向する端部とは反対側の端部が、前記ｎ型ウェル拡散領域内に配置されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記保護素子のｐ型ウェル拡散領域の第２ｎ型領域と接する部分のみが、前記内部回路に含まれるＮＭＯＳトランジスタのｐ型ウェル拡散領域よりもｐ型不純物濃度が高いことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記保護素子のｐ型ウェル拡散領域、第１ｎ型領域および第２ｎ型領域によってＮＰＮトランジスタが構成されており、
前記保護素子のＮＰＮトランジスタの電流増幅率は、２以下に設定されていることを特徴とする請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
前記保護素子のｐ型ウェル拡散領域と第２ｎ型領域との間の接合耐圧は、１０Ｖ以下に設定されていることを特徴とする請求項１〜４のいずれかに記載の半導体装置。
【請求項６】
前記保護素子のｐ型ウェル拡散領域は、ｐ型不純物が７×１０13ｉｏｎｓ／ｃｍ2以上の注入量でイオン注入された前記半導体基板の所定領域からなることを特徴とする請求項１〜５のいずれかに記載の半導体装置。
【請求項７】
前記保護素子は、前記ｐ型ウェル拡散領域、前記第１ｎ型領域および前記第２ｎ型領域を有する素子部を複数含んでおり、
前記保護素子の複数の素子部は、互いに並列に配置されているとともに、前記保護素子の複数の素子部の各々の直列抵抗成分は、１８０Ω以上に設定されていることを特徴とする請求項１〜６のいずれかに記載の半導体装置。
【請求項８】
前記保護素子は、前記第１ｎ型領域と前記第２ｎ型領域との間の領域上に形成されたゲート電極をさらに有しており、
前記保護素子の第１ｎ型領域およびゲート電極は、互いに同電位となるように短絡されていることを特徴とする請求項１〜７のいずれかに記載の半導体装置。
【請求項９】
前記保護素子の第１ｎ型領域と第２ｎ型領域との間の領域上には、ゲート電極が形成されていないことを特徴とする請求項１〜７のいずれかに記載の半導体装置。
【請求項１０】
前記静電気保護回路は、ＮＰＮトランジスタまたはダイオードをさらに含み、
前記保護素子は、低電位側のグランド端子と保護すべき所定端子との間に接続されており、
前記ＮＰＮトランジスタまたは前記ダイオードは、高電位側の電源電圧端子と前記保護すべき所定端子との間に接続されていることを特徴とする請求項１〜９のいずれかに記載の半導体装置。
【請求項１１】
前記電源電圧端子と前記保護すべき所定端子との間に接続された前記ＮＰＮトランジスタまたは前記ダイオードは、前記グランド端子と前記保護すべき所定端子との間に接続された前記保護素子よりも接合耐圧が高くなるように構成されていることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記保護素子は、グランド端子と保護すべき所定端子との間、および、前記グランド端子と電源電圧端子との間に接続されており、
前記グランド端子と前記電源電圧端子との間に接続された前記保護素子は、前記グランド端子と前記保護すべき所定端子との間に接続された前記保護素子よりも電流通路が大きくなるように構成されていることを特徴とする請求項１〜１１のいずれかに記載の半導体装置。
【請求項１３】
半導体基板に形成され、ＭＯＳトランジスタを少なくとも含む内部回路と、
前記半導体基板に形成され、前記内部回路を静電気から保護する機能を有しているとともに、ＭＯＳトランジスタからなる保護素子を少なくとも含む静電気保護回路とを備え、
前記静電気保護回路に含まれるＭＯＳトランジスタは、ゲートの電位がドレイン側の電位と同一になるように接続され、
前記静電気保護回路に含まれるＭＯＳトランジスタの閾値電圧は、通常動作時に印加される所定の電圧以上で、かつ、前記内部回路に含まれるＭＯＳトランジスタのソース・ドレイン間耐圧以下に設定されており、
静電気が印加された場合に、前記静電気保護回路に含まれるＭＯＳトランジスタをオンさせて前記静電気保護回路に静電気を流入させることにより、前記内部回路に静電気が流入するのを抑制するように構成されていることを特徴とする半導体装置。
【請求項１４】
前記静電気保護回路に含まれるＭＯＳトランジスタのゲートは、保護抵抗を介してドレイン側の電位と接続されていることを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
グランド端子に対応する第１電極パッドおよび電源電圧端子に対応する第２電極パッドをさらに備え、
前記第１電極パッドおよび前記第２電極パッドは、互いに近接して配置されていることを特徴とする請求項１〜１４のいずれかに記載の半導体装置。
【請求項１６】
グランド端子に対応する第１電極パッド、電源電圧端子に対応する第２電極パッドおよび保護すべき所定端子に対応する第３電極パッドをさらに備え、
前記第１電極パッド、前記第２電極パッドおよび前記第３電極パッドは、互いに近接して配置されていることを特徴とする請求項１〜１５のいずれかに記載の半導体装置。
【請求項１７】
請求項１〜１６のいずれかに記載の半導体装置を備えていることを特徴とする電圧供給システム。
【請求項１８】
半導体基板に、ＮＭＯＳトランジスタを少なくとも含む内部回路を形成する工程と、
前記半導体基板に、前記内部回路を静電気から保護する機能を有しているとともに、ｐ型ウェル拡散領域と、前記ｐ型ウェル拡散領域内において互いに所定の間隔を隔てて対向する第１ｎ型領域および第２ｎ型領域とを有する保護素子を少なくとも含む静電気保護回路を形成する工程とを備え、
前記内部回路を形成する工程は、前記内部回路に含まれるＮＭＯＳトランジスタのｐ型ウェル拡散領域を形成する領域にのみｐ型不純物をイオン注入する工程を含み、
前記静電気保護回路を形成する工程は、前記静電気保護回路に含まれる保護素子のｐ型ウェル拡散領域の少なくとも一部が前記内部回路に含まれるＮＭＯＳトランジスタのｐ型ウェル拡散領域よりもｐ型不純物濃度が高くなるように、前記静電気保護回路に含まれる保護素子のｐ型ウェル拡散領域を形成する領域にのみｐ型不純物をイオン注入する工程を含んでいることを特徴とする半導体装置の製造方法。
【請求項１９】
半導体基板に、ＮＭＯＳトランジスタを少なくとも含む内部回路を形成する工程と、
前記半導体基板に、前記内部回路を静電気から保護する機能を有しているとともに、ｐ型ウェル拡散領域と、前記ｐ型ウェル拡散領域内において互いに所定の間隔を隔てて対向する第１ｎ型領域および第２ｎ型領域とを有する保護素子を少なくとも含む静電気保護回路を形成する工程とを備え、
前記内部回路を形成する工程は、前記内部回路に含まれるＮＭＯＳトランジスタのｐ型ウェル拡散領域を形成する領域と、前記静電気保護回路に含まれる保護素子のｐ型ウェル拡散領域を形成する領域との両方にｐ型不純物をイオン注入する工程を含み、
前記静電気保護回路を形成する工程は、前記静電気保護回路に含まれる保護素子のｐ型ウェル拡散領域の少なくとも一部が前記内部回路に含まれるＮＭＯＳトランジスタのｐ型ウェル拡散領域よりもｐ型不純物濃度が高くなるように、前記静電気保護回路に含まれる保護素子のｐ型ウェル拡散領域を形成する領域にのみｐ型不純物を再びイオン注入する工程を含んでいることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置、電圧供給システムおよび半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、ＥＳＤ（静電気放電）保護回路を含むＩ／Ｏ回路を備えた半導体装置が知られている（たとえば、特許文献１参照）。
【０００３】
上記特許文献１に開示された従来の半導体装置のＩ／Ｏ回路は、ＭＯＳトランジスタを含む入出力回路と、その入出力回路のＭＯＳトランジスタよりもドレイン耐圧が低い低耐圧ＭＯＳトランジスタからなるＥＳＤ保護素子とを少なくとも備えている。そして、従来の半導体装置のＩ／Ｏ回路は、Ｉ／Ｏ回路にＥＳＤサージが印加された場合に、ＥＳＤ保護素子（低耐圧ＭＯＳトランジスタ）の寄生バイポーラトランジスタがオンすることにより、ＥＳＤ保護素子を介してＥＳＤ電流が流出するように構成されている。
【０００４】
【特許文献１】特開２００５−５３３３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記特許文献１には、ＥＳＤ保護素子としての低耐圧ＭＯＳトランジスタを得る方法として、以下の２つの方法が挙げられている。一つは、ＥＳＤ保護素子としての低耐圧ＭＯＳトランジスタのドレイン拡散層の不純物濃度を、入出力回路のＭＯＳトランジスタのドレイン拡散層の不純物濃度よりも高めに設定するという方法である。もう一つは、ＥＳＤ保護素子としての低耐圧ＭＯＳトランジスタのゲート長を、入出力回路のＭＯＳトランジスタのゲート長よりも短くするという方法である。
【０００６】
しかしながら、Ｉ／Ｏ回路のＭＯＳトランジスタは、そのオン抵抗を十分に小さくするために、ドレイン拡散層が過飽和なイオン注入で形成されている。したがって、ＥＳＤ保護素子としての低耐圧ＭＯＳトランジスタのドレイン拡散層の不純物濃度を、入出力回路のＭＯＳトランジスタのドレイン拡散層の不純物濃度よりも高くするのは困難であるという不都合がある。
【０００７】
さらに、Ｉ／Ｏ回路のＭＯＳトランジスタは、そのゲート長がプロセスによって許容されている最小寸法（たとえば、約０．１８μｍ）に設定されている。したがって、ＥＳＤ保護素子としての低耐圧ＭＯＳトランジスタのゲート長を、入出力回路のＭＯＳトランジスタのゲート長よりも短くするのも困難である。
【０００８】
その結果、従来では、ＥＳＤ保護素子としての低耐圧ＭＯＳトランジスタを形成するのが困難であるので、ＥＳＤ耐性が高い半導体装置を得るのが困難であるという問題点がある。
【０００９】
この発明は、上記のような課題を解決するためになされたものであり、この発明の目的は、ＥＳＤ耐性を向上させることが可能な半導体装置、電圧供給システムおよび半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、この発明の第１の局面による半導体装置は、半導体基板に形成され、ＮＭＯＳトランジスタを少なくとも含む内部回路と、半導体基板に形成され、内部回路を静電気から保護する機能を有しているとともに、ｐ型ウェル拡散領域と、ｐ型ウェル拡散領域内において互いに所定の間隔を隔てて対向する第１ｎ型領域および第２ｎ型領域とを有する保護素子を少なくとも含む静電気保護回路とを備えている。そして、静電気保護回路に含まれる保護素子のｐ型ウェル拡散領域の少なくとも一部が、内部回路に含まれるＮＭＯＳトランジスタのｐ型ウェル拡散領域よりもｐ型不純物濃度が高くなるように構成されている。
【００１１】
この第１の局面による半導体装置では、上記のように、静電気保護回路に含まれる保護素子のｐ型ウェル拡散領域の少なくとも一部が、内部回路に含まれるＮＭＯＳトランジスタのｐ型ウェル拡散領域よりもｐ型不純物濃度が高くなるように構成することによって、静電気保護回路に含まれる保護素子の接合耐圧を、内部回路に含まれるＮＭＯＳトランジスタの接合耐圧よりも低くすることができる。この場合、半導体装置にＥＳＤ（静電気放電）サージが印加されたとしても、静電気保護回路の接合耐圧が低い保護素子を介してＥＳＤ電流が流出するので、ＥＳＤ電流が内部回路に流入するのを抑制することができる。その結果、半導体装置にＥＳＤサージが印加されることに起因する内部回路の破損を抑制することができる。すなわち、半導体装置のＥＳＤ耐性を向上させることができる。
【００１２】
この発明の第２の局面による半導体装置は、半導体基板に形成され、ＭＯＳトランジスタを少なくとも含む内部回路と、半導体基板に形成され、内部回路を静電気から保護する機能を有しているとともに、ＭＯＳトランジスタからなる保護素子を少なくとも含む静電気保護回路とを備えている。そして、静電気保護回路に含まれるＭＯＳトランジスタは、ゲートの電位がドレイン側の電位と同一になるように接続され、静電気保護回路に含まれるＭＯＳトランジスタの閾値電圧は、通常動作時に印加される所定の電圧以上で、かつ、内部回路に含まれるＭＯＳトランジスタのソース・ドレイン間耐圧以下に設定されており、静電気が印加された場合に、静電気保護回路に含まれるＭＯＳトランジスタをオンさせて静電気保護回路に静電気を流入させることにより、内部回路に静電気が流入するのを抑制するように構成されている。
【００１３】
この第２の局面による半導体装置では、上記のように構成することによって、半導体装置にＥＳＤサージが印加されたとしても、静電気保護回路のオンしたＭＯＳトランジスタを介してＥＳＤ電流が流出するので、ＥＳＤ電流が内部回路に流入するのを抑制することができる。その結果、半導体装置にＥＳＤサージが印加されることに起因する内部回路の破損を抑制することができる。すなわち、半導体装置のＥＳＤ耐性を向上させることができる。
【００１４】
この発明の第３の局面による電圧供給システムは、請求項１〜１６のいずれかに記載の半導体装置を備えている。このように構成すれば、ＥＳＤ耐性が高い半導体装置を備えた電圧供給システムを容易に得ることができる。
【００１５】
この発明の第４の局面による半導体装置の製造方法は、半導体基板に、ＮＭＯＳトランジスタを少なくとも含む内部回路を形成する工程と、半導体基板に、内部回路を静電気から保護する機能を有しているとともに、ｐ型ウェル拡散領域と、ｐ型ウェル拡散領域内において互いに所定の間隔を隔てて対向する第１ｎ型領域および第２ｎ型領域とを有する保護素子を少なくとも含む静電気保護回路を形成する工程とを備えている。そして、内部回路を形成する工程は、内部回路に含まれるＮＭＯＳトランジスタのｐ型ウェル拡散領域を形成する領域にのみｐ型不純物をイオン注入する工程を含み、静電気保護回路を形成する工程は、静電気保護回路に含まれる保護素子のｐ型ウェル拡散領域の少なくとも一部が内部回路に含まれるＮＭＯＳトランジスタのｐ型ウェル拡散領域よりもｐ型不純物濃度が高くなるように、静電気保護回路に含まれる保護素子のｐ型ウェル拡散領域を形成する領域にのみｐ型不純物をイオン注入する工程を含んでいる。
【００１６】
この第４の局面による半導体装置の製造方法では、上記のように構成することによって、容易に、静電気保護回路に含まれる保護素子のｐ型ウェル拡散領域の少なくとも一部のｐ型不純物濃度を、内部回路に含まれるＮＭＯＳトランジスタのｐ型ウェル拡散領域のｐ型不純物濃度よりも高くすることができる。すなわち、容易に、静電気保護回路に含まれる保護素子の接合耐圧を、内部回路に含まれるＮＭＯＳトランジスタの接合耐圧よりも低くすることができる。この場合、半導体装置にＥＳＤサージが印加されたとしても、静電気保護回路の接合耐圧が低い保護素子を介してＥＳＤ電流が流出するので、ＥＳＤ電流が内部回路に流入するのを容易に抑制することができる。その結果、半導体装置にＥＳＤサージが印加されることに起因する内部回路の破損が抑制されるので、半導体装置のＥＳＤ耐性を容易に向上させることができる。
【００１７】
この発明の第５の局面による半導体装置は、半導体基板に、ＮＭＯＳトランジスタを少なくとも含む内部回路を形成する工程と、半導体基板に、内部回路を静電気から保護する機能を有しているとともに、ｐ型ウェル拡散領域と、ｐ型ウェル拡散領域内において互いに所定の間隔を隔てて対向する第１ｎ型領域および第２ｎ型領域とを有する保護素子を少なくとも含む静電気保護回路を形成する工程とを備えている。そして、内部回路を形成する工程は、内部回路に含まれるＮＭＯＳトランジスタのｐ型ウェル拡散領域を形成する領域と、静電気保護回路に含まれる保護素子のｐ型ウェル拡散領域を形成する領域との両方にｐ型不純物をイオン注入する工程を含み、静電気保護回路を形成する工程は、静電気保護回路に含まれる保護素子のｐ型ウェル拡散領域の少なくとも一部が内部回路に含まれるＮＭＯＳトランジスタのｐ型ウェル拡散領域よりもｐ型不純物濃度が高くなるように、静電気保護回路に含まれる保護素子のｐ型ウェル拡散領域を形成する領域にのみｐ型不純物を再びイオン注入する工程を含んでいる。
【００１８】
この第５の局面による半導体装置の製造方法では、上記のように構成することによって、容易に、静電気保護回路に含まれる保護素子のｐ型ウェル拡散領域の少なくとも一部のｐ型不純物濃度を、内部回路に含まれるＮＭＯＳトランジスタのｐ型ウェル拡散領域のｐ型不純物濃度よりも高くすることができる。すなわち、容易に、静電気保護回路に含まれる保護素子の接合耐圧を、内部回路に含まれるＮＭＯＳトランジスタの接合耐圧よりも低くすることができる。この場合、半導体装置にＥＳＤサージが印加されたとしても、静電気保護回路の接合耐圧が低い保護素子を介してＥＳＤ電流が流出するので、ＥＳＤ電流が内部回路に流入するのを容易に抑制することができる。その結果、半導体装置にＥＳＤサージが印加されることに起因する内部回路の破損が抑制されるので、半導体装置のＥＳＤ耐性を容易に向上させることができる。
【発明の効果】
【００１９】
以上のように、本発明によれば、ＥＳＤ耐性を向上させることが可能な半導体装置、電圧供給システムおよび半導体装置の製造方法を容易に得ることができる。
【発明を実施するための最良の形態】
【００２０】
（第１実施形態）
図１は、本発明の第１実施形態による半導体装置の回路図である。図２は、図１に示した第１実施形態による半導体装置の断面図である。図３は、図１に示した第１実施形態による半導体装置の内部回路の回路図である。図４は、図１に示した第１実施形態による半導体装置の静電気保護回路に含まれる保護素子の平面図である。図５は、図１に示した第１実施形態による半導体装置に設けられた各電極パッドの配置位置を説明するための図である。まず、図１〜図５を参照して、第１実施形態による半導体装置の構造について説明する。なお、第１実施形態による半導体装置は、電圧供給システムなどに使用される。
【００２１】
第１実施形態による半導体装置２０は、図１および図２に示すように、内部回路１と、その内部回路１を静電気から保護するための静電気保護回路２とが同一のｐ型半導体基板３に形成された構造を有している。なお、第１実施形態の内部回路１は、図３に示すようなＣＭＯＳ回路であり、ＮＭＯＳトランジスタ３１とＰＭＯＳトランジスタ３２とを含んでいる。このＮＭＯＳトランジスタ３１およびＰＭＯＳトランジスタ３２のＢＶｄｓｓ耐圧（ソース・ドレイン間耐圧）は、たとえば、約１５Ｖに設定されている。
【００２２】
具体的な構造としては、図２に示すように、ｐ型半導体基板３は、少なくとも２種類の領域３ａおよび３ｂを有している。そして、内部回路１は、ｐ型半導体基板３の領域３ａに配置されているとともに、静電気保護回路２は、ｐ型半導体基板３の領域３ｂに配置されている。
【００２３】
ｐ型半導体基板３の領域３ａには、約４μｍの拡散深さを有するｐ型ウェル拡散領域４と、約４μｍの拡散深さを有するｎ型ウェル拡散領域５とが形成されている。ｐ型ウェル拡散領域４は、ｐ型半導体基板３に対してボロンなどのｐ型不純物が約６．０×１０12ｉｏｎｓ／ｃｍ2の注入量でイオン注入された領域であり、ＮＭＯＳトランジスタ３１のＶｔｈ（閾値電圧）に適したｐ型不純物濃度を有している。また、ｎ型ウェル拡散領域５は、ｐ型半導体基板３に対してリンなどのｎ型不純物がイオン注入された領域である。
【００２４】
また、ｐ型ウェル拡散領域４の内部には、互いに所定の間隔を隔てて対向する一対のｎ型領域６ａおよび６ｂが形成されているとともに、ｎ型ウェル拡散領域５の内部には、互いに所定の間隔を隔てて対向する一対のｐ型領域７ａおよび７ｂが形成されている。さらに、ｐ型半導体基板３のｎ型領域６ａとｎ型領域６ｂとの間の領域上には、約１５ｎｍの厚みを有する熱酸化膜８（８ａ）を介して、ポリシリコン膜９（９ａ）が形成されている。また、ｐ型半導体基板３のｐ型領域７ａとｐ型領域７ｂとの間の領域上には、約１５ｎｍの厚みを有する熱酸化膜８（８ｂ）を介して、ポリシリコン膜９（９ｂ）が形成されている。
【００２５】
そして、内部回路１に含まれるＮＭＯＳトランジスタ３１は、ｐ型ウェル拡散領域４と、一対のｎ型領域（ソース／ドレイン領域）６ａおよび６ｂと、熱酸化膜（ゲート絶縁膜）８ａと、ポリシリコン膜（ゲート電極）９ａとによって構成されている。また、内部回路１に含まれるＰＭＯＳトランジスタ３２は、ｎ型ウェル拡散領域５と、一対のｐ型領域（ソース／ドレイン領域）７ａおよび７ｂと、熱酸化膜（ゲート絶縁膜）８ｂと、ポリシリコン膜（ゲート電極）９ｂとによって構成されている。また、ＮＭＯＳトランジスタ３１およびＰＭＯＳトランジスタ３２は、ロコス酸化膜１０（１０ａ）によって互いに素子分離されている。
【００２６】
また、図１〜図３に示すように、ＮＭＯＳトランジスタ３１のｎ型領域（ソース領域）６ａは、低電位側のＧＮＤ端子（グランド端子）に接続されているとともに、ＰＭＯＳトランジスタ３２のｐ型領域（ソース領域）７ａは、高電位側のＶｃｃ端子（電源電圧端子）に接続されている。また、ＮＭＯＳトランジスタ３１のポリシリコン膜（ゲート電極）９ａおよびＰＭＯＳトランジスタ３２のポリシリコン膜（ゲート電極）９ｂは、Ｖｉｎ端子（入力端子）に接続されているとともに、ＮＭＯＳトランジスタ３１のｎ型領域（ドレイン領域）６ｂおよびＰＭＯＳトランジスタ３２のｐ型領域（ドレイン領域）７ｂは、Ｖｏｕｔ端子（出力端子）に接続されている。また、ＮＭＯＳトランジスタ３１のｐ型ウェル拡散領域４は、ＧＮＤ端子に接続されているとともに、ＰＭＯＳトランジスタ３２のｎ型ウェル拡散領域５は、Ｖｃｃ端子に接続されている。なお、Ｖｉｎ端子は、本発明の「保護すべき所定端子」の一例である。
【００２７】
また、図１に示すように、静電気保護回路２は、複数の保護素子４１〜４５を含んでいる。この複数の保護素子４１〜４５は、ＮＭＯＳトランジスタからゲート電極を省略した構造体と実質的に同じ構造を有する保護素子４１〜４３と、ＰＭＯＳトランジスタからゲート電極を省略した構造体と実質的に同じ構造を有する保護素子４４および４５との２種類に分類される。なお、図１には、便宜上、保護素子４１〜４５をＭＯＳトランジスタの回路記号で表している。
【００２８】
静電気保護回路２に含まれる保護素子４１は、図２に示すように、ｐ型半導体基板３の領域３ｂに拡散深さが約４μｍとなるように形成されたｐ型ウェル拡散領域１１と、そのｐ型ウェル拡散領域１１の内部において互いに所定の間隔を隔てて対向するように形成された一対のｎ型領域１２ａおよび１２ｂとを少なくとも有している。このｎ型領域１２ａおよび１２ｂは、ロコス酸化膜１０（１０ｂ）によって互いに分離されている。なお、ｎ型領域１２ａおよび１２ｂは、それぞれ、本発明の「第１ｎ型領域」および「第２ｎ型領域」の一例である。
【００２９】
ここで、第１実施形態では、ｐ型ウェル拡散領域１１は、ｐ型半導体基板３に対してボロンなどのｐ型不純物が約７×１０13ｉｏｎｓ／ｃｍ2以上（たとえば、約１．０×１０14ｉｏｎｓ／ｃｍ2）の注入量でイオン注入された領域によって構成されている。すなわち、静電気保護回路２に含まれる保護素子４１のｐ型ウェル拡散領域１１のｐ型不純物濃度は、内部回路１に含まれるＮＭＯＳトランジスタ３１のｐ型ウェル拡散領域４のｐ型不純物濃度よりも高くなっている。なお、第１実施形態では、保護素子４１のｐ型ウェル拡散領域１１とｎ型領域１２ｂとの間の接合耐圧は約１０Ｖであり、内部回路１に含まれるＮＭＯＳトランジスタ３１およびＰＭＯＳトランジスタ３２のＢＶｄｓｓ耐圧（約１５Ｖ）よりも低くなっている。さらに、保護素子４１の寄生バイポーラトランジスタ（ｐ型ウェル拡散領域１１と一対のｎ型領域１２ａおよび１２ｂとによって構成されるＮＰＮトランジスタ）の電流増幅率は約２である。
【００３０】
また、第１実施形態では、保護素子４１は、ｐ型半導体基板３の領域３ｂに形成されたｎ型ウェル拡散領域１３をさらに有している。そして、ｎ型領域１２ｂのｎ型領域１２ａと対向する端部とは反対側の端部は、ｎ型ウェル拡散領域１３の内部に配置されている。すなわち、ｎ型領域１２ｂのｎ型領域１２ａと対向する端部とは反対側の端部は、ｎ型ウェル拡散領域１３によって保護されている。なお、図２の符号１４で示される領域は、ｐ型領域である。また、ｐ型半導体基板３の領域３ｂ上には、約１５ｎｍの厚みを有する熱酸化膜８（８ｃ）が形成されている。
【００３１】
また、図１および図２に示すように、保護素子４１は、ＧＮＤ端子とＶｉｎ端子との間に接続されている。具体的には、保護素子４１のｎ型領域１２ａがＧＮＤ端子に接続されているとともに、保護素子４１のｎ型領域１２ｂがＶｉｎ端子に接続されている。また、保護素子４１のｐ型ウェル拡散領域１１（ｐ型領域１４）は、ＧＮＤ端子に接続されている。
【００３２】
さらに、図４に示すように、保護素子４１は、ｐ型ウェル拡散領域１１と、一対のｎ型領域１２ａおよび１２ｂとを少なくとも有する素子部４１ａを複数含んでいる。この保護素子４１の複数の素子部４１ａは、平面的に見て互いに並列に配置されている。そして、保護素子４１の複数の素子部４１ａの各々のｎ型領域１２ａがＧＮＤ端子に接続されているとともに、保護素子４１の複数の素子部４１ａの各々のｎ型領域１２ｂがＶｉｎ端子に接続されている。また、保護素子４１の複数の素子部４１ａの各々の直列抵抗成分は、約１８０Ωに設定されている。
【００３３】
また、図１に示した保護素子４２および４３は、上記した保護素子４１と同様の構造を有している。そして、保護素子４２は、ＧＮＤ端子とＶｏｕｔ端子との間に接続されているとともに、保護素子４３は、ＧＮＤ端子とＶｃｃ端子との間に接続されている。
【００３４】
また、図１に示した保護素子４４および４５は、図示しないが、ｎ型ウェル拡散領域と、そのｎ型ウェル拡散領域の内部において互いに所定の間隔を隔てて対向する一対のｐ型領域とを少なくとも有している。そして、保護素子４４は、Ｖｃｃ端子とＶｉｎ端子との間に接続されているとともに、保護素子４５は、Ｖｃｃ端子とＶｏｕｔ端子との間に接続されている。なお、保護素子４４および４５は、バックゲートがＧＮＤとなる保護素子４１と同様の構造にすることはできない。
【００３５】
ところで、図５に示すように、ＧＮＤ端子に対応する電極パッド２１、Ｖｃｃ端子に対応する電極パッド２２、Ｖｉｎ端子に対応する電極パッド２３およびＶｏｕｔ端子に対応する電極パッド２４は、ワイヤボンディング工程における作業性を考慮して配置されている。具体的には、各電極パッド２１〜２４は、それぞれ、半導体装置（チップ）２０の４隅に配置されている。なお、電極パッド２１、２２および２３は、それぞれ、本発明の「第１電極パッド」、「第２電極パッド」および「第３電極パッド」の一例である。
【００３６】
図６および図７は、本発明の第１実施形態による半導体装置の動作を説明するための図である。次に、図６および図７を参照して、第１実施形態による半導体装置の動作について説明する。なお、図６および図７の破線は、ＥＳＤ（静電気放電）電流の経路を表している。
【００３７】
まず、図６に示すように、ＧＮＤ端子に対してＶｉｎ端子に約＋４００ＶのＥＳＤサージが印加された場合には、Ｖｉｎ端子の電圧が約１０Ｖ付近まで上昇する。このとき、保護素子４１のｐ型ウェル拡散領域１１（図２参照）とｎ型領域１２ｂ（図２参照）との間でアバランシェ降伏が発生するので、Ｖｉｎ端子の電圧が約１０Ｖでクランプされる。したがって、ＥＳＤ電流は、ＢＶｄｓｓ耐圧が約１５Ｖの内部回路１に流入することなく、保護素子４１を経由してＶｉｎ端子とＧＮＤ端子とを結ぶ経路Ｒ２を介して流出される。この際、保護素子４３も保護素子４１と同様に動作するため、保護素子４３および４４を経由してＶｉｎ端子とＧＮＤ端子とを結ぶ経路Ｒ１を介して流出されるＥＳＤ電流も存在する。
【００３８】
また、ＧＮＤ端子に対してＶｉｎ端子に約−４００ＶのＥＳＤサージが印加された場合には、保護素子４１のｐ型ウェル拡散領域１１（図２参照）とｎ型領域１２ｂ（図２参照）とによって構成されるダイオードに順方向バイアスが印加されることになる。したがって、ＥＳＤ電流は、内部回路１に流入することなく、保護素子４１を経由してＶｉｎ端子とＧＮＤ端子とを結ぶ経路Ｒ２を介して流出される。
【００３９】
次に、図７に示すように、Ｖｃｃ端子に対してＶｉｎ端子に約＋４００ＶのＥＳＤサージが印加された場合には、保護素子４４のｎ型ウェル拡散領域とｐ型領域とによって構成されるダイオードに順方向バイアスが印加されることになる。このため、ＥＳＤ電流は、内部回路１に流入することなく、保護素子４４を経由してＶｉｎ端子とＶｃｃ端子とを結ぶ経路Ｒ３を介して流出される。
【００４０】
また、Ｖｃｃ端子に対してＶｉｎ端子に約−４００ＶのＥＳＤサージが印加された場合には、保護素子４４においてスナップバックが起きれば、保護素子４４を経由してＶｉｎ端子とＶｃｃ端子とを結ぶ経路Ｒ３を介してＥＳＤ電流が流出される。ただし、保護素子４４は、正孔（ホール）が移動することにより電流が生じる構造のため、スナップバックが起こりにくい。したがって、この場合には、保護素子４１および４３を経由してＶｉｎ端子とＶｃｃ端子とを結ぶ経路Ｒ４を介してＥＳＤ電流が流出される。
【００４１】
図８〜図１２は、本発明の第１実施形態による半導体装置の製造方法を説明するための断面図である。次に、図２および図８〜図１２を参照して、第１実施形態による半導体装置の製造方法について説明する。
【００４２】
まず、図８に示すように、ｐ型半導体基板３の領域３ａの所定領域（内部回路１に含まれるＰＭＯＳトランジスタ３２のｎ型ウェル拡散領域５を形成する領域）と、ｐ型半導体基板３の領域３ｂの所定領域（静電気保護回路２に含まれる保護素子４１のｎ型ウェル拡散領域１３を形成する領域）とに、リンなどのｎ型不純物をイオン注入する。
【００４３】
続いて、ｐ型半導体基板３の領域３ａの所定領域（内部回路１に含まれるＮＭＯＳトランジスタ３１のｐ型ウェル拡散領域４を形成する領域）にのみ、ボロンなどのｐ型不純物をイオン注入する。この際、ｐ型不純物の注入量は、約６．０×１０12ｉｏｎｓ／ｃｍ2に設定する。
【００４４】
次に、図９に示すように、ｐ型半導体基板３の領域３ｂの所定領域（静電気保護回路２に含まれる保護素子４１のｐ型ウェル拡散領域１１を形成する領域）にのみ、ボロンなどのｐ型不純物をイオン注入する。この際、ｐ型不純物の注入量は、約７×１０13ｉｏｎｓ／ｃｍ2以上（たとえば、約１．０×１０14ｉｏｎｓ／ｃｍ2）に設定する。すなわち、静電気保護回路２に含まれる保護素子４１のｐ型ウェル拡散領域１１を形成する際のイオン注入工程では、内部回路１に含まれるＮＭＯＳトランジスタ３１のｐ型ウェル拡散領域４を形成する際のイオン注入工程よりもｐ型不純物の注入量を多くする。
【００４５】
第１実施形態では、上記のように、内部回路１に含まれるＮＭＯＳトランジスタ３１のｐ型ウェル拡散領域４を形成する際のイオン注入および静電気保護回路２に含まれる保護素子４１のｐ型ウェル拡散領域１１を形成する際のイオン注入を、互いに別の工程で行うことによって、容易に、静電気保護回路２に含まれる保護素子４１のｐ型ウェル拡散領域１１のｐ型不純物濃度を、内部回路１に含まれるＮＭＯＳトランジスタ３１のｐ型ウェル拡散領域４のｐ型不純物濃度よりも高くすることができる。
【００４６】
この後、ｐ型半導体基板３に対して熱処理を施す。これにより、内部回路１に含まれるＮＭＯＳトランジスタ３１のｐ型ウェル拡散領域４およびＰＭＯＳトランジスタ３２のｎ型ウェル拡散領域５と、静電気保護回路２に含まれる保護素子４１のｐ型ウェル拡散領域１１およびｎ型ウェル拡散領域１３とが形成される。
【００４７】
次に、図１０に示すように、ｐ型半導体基板３の上面の全面を熱酸化することによって、ｐ型半導体基板３の上面上に約１５ｎｍの厚みを有する熱酸化膜１５を形成する。そして、ＣＶＤ（化学気相成長）法およびドライエッチング技術を用いて、熱酸化膜１５の上面上の所定部分（活性領域に対応する部分）にＳｉＮ膜１６を形成する。
【００４８】
次に、図１１に示すように、ＬＯＣＯＳ（ロコス）法を用いて、ロコス酸化膜（熱酸化膜）１０を形成する。この後、ＳｉＮ膜１６を除去する。
【００４９】
次に、図１２に示すように、ｐ型半導体基板３の上面を再び熱酸化することによって、ｐ型半導体基板３の上面上にゲート絶縁膜などになる熱酸化膜８を約１５ｎｍの厚みで形成する。続いて、ＣＶＤ法およびドライエッチング技術を用いて、熱酸化膜８の上面上の所定部分に、ゲート電極となるポリシリコン膜９を形成する。そして、ポリシリコン膜９、ロコス酸化膜１０およびレジスト（図示せず）をマスクとして、ｐ型半導体基板３にｎ型不純物およびｐ型不純物をイオン注入する。この後、ｐ型半導体基板３に対して熱処理を施すことによって、図２に示したような構造体が形成される。
【００５０】
なお、静電気保護回路２に含まれる保護素子４２および４３は、上記した保護素子４１の製造方法と同様の製造方法を用いて形成される。また、静電気保護回路２に含まれる保護素子４４および４５は、図示しないが、公知の製造方法を用いて形成される。
【００５１】
また、内部回路１に含まれるＮＭＯＳトランジスタ３１のｐ型ウェル拡散領域４を形成する際のイオン注入および静電気保護回路２に含まれる保護素子４１のｐ型ウェル拡散領域１１を形成する際のイオン注入は、以下のような手順で行ってもよい。
【００５２】
すなわち、内部回路１に含まれるＮＭＯＳトランジスタ３１のｐ型ウェル拡散領域４を形成する領域と、静電気保護回路２に含まれる保護素子４１のｐ型ウェル拡散領域１１を形成する領域との両方にｐ型不純物をイオン注入した後、静電気保護回路２に含まれる保護素子４１のｐ型ウェル拡散領域１１を形成する領域にのみｐ型不純物を再びイオン注入してもよい。このようにしても、容易に、静電気保護回路２に含まれる保護素子４１のｐ型ウェル拡散領域１１のｐ型不純物濃度を、内部回路１に含まれるＮＭＯＳトランジスタ３１のｐ型ウェル拡散領域４のｐ型不純物濃度よりも高くすることができる。
【００５３】
第１実施形態では、上記のように、静電気保護回路２に含まれる保護素子４１（４２、４３）のｐ型ウェル拡散領域１１のｐ型不純物濃度を、内部回路１に含まれるＮＭＯＳトランジスタ３１のｐ型ウェル拡散領域４のｐ型不純物濃度よりも高くすることによって、静電気保護回路２に含まれる保護素子４１（４２、４３）の接合耐圧を、内部回路１に含まれるＮＭＯＳトランジスタ３１の接合耐圧よりも低くすることができる。この場合、半導体装置２０にＥＳＤサージが印加されたとしても、静電気保護回路２の接合耐圧が低い保護素子４１（４２、４３）を介してＥＳＤ電流が流出するので、ＥＳＤ電流が内部回路１に流入するのを抑制することができる。その結果、半導体装置２０にＥＳＤサージが印加されることに起因する内部回路１の破損を抑制することができる。すなわち、半導体装置２０のＥＳＤ耐性を向上させることができる。
【００５４】
また、第１実施形態では、上記のように、保護素子４１のｎ型領域１２ｂのｎ型領域１２ａと対向する端部とは反対側の端部を、ｎ型ウェル拡散領域１３の内部に配置することによって、ｎ型領域１２ｂのｎ型領域１２ａと対向する端部とは反対側の端部を、ｎ型ウェル拡散領域１３により保護することができる。これにより、半導体装置２０にＥＳＤサージが印加された場合に、保護素子４１のｐ型ウェル拡散領域１１とｎ型領域１２ｂとの間で発生するアバランシェ降伏が異常な箇所（ｎ型領域１２ｂのｎ型領域１２ａと対向する端部とは反対側の端部の近傍）で発生してしまうのを抑制することができる。
【００５５】
また、第１実施形態では、上記のように、保護素子４１の複数の素子部４１ａの各々の直列抵抗成分を、約１８０Ωに設定することによって、半導体装置２０のＥＳＤ耐性をより向上させることができる。ここで、保護素子４１の複数の素子部４１ａの各々の直列抵抗成分が小さい場合には、以下のような不都合が生じる。すなわち、保護素子４１のｎ型領域１２ｂの抵抗値が小さい場合には、保護素子４１の時定数が小さくなって高速動作するため、急峻な時定数のＥＳＤサージが印加されたときに、スナップバック特性で流れ出すＥＳＤ電流の流れ方に均一性が保てなくなり、保護素子４１の全ての素子部４１ａにＥＳＤ電流が均一に流れなくなる。したがって、保護素子４１の複数の素子部４１ａのうち、特定の素子部（端に配置された素子部）４１ａにＥＳＤ電流が集中してＥＳＤ耐性が低下する。
【００５６】
また、第１実施形態では、上記のように、保護素子４１のｐ型ウェル拡散領域１１とｎ型領域１２ｂとの間の接合耐圧が約１０Ｖとなり、かつ、保護素子４１の寄生バイポーラトランジスタ（ｐ型ウェル拡散領域１１と一対のｎ型領域１２ａおよび１２ｂとにより構成されるＮＰＮトランジスタ）の電流増幅率が約２となるように構成することによって、保護素子４１自体が劣化してしまうという不都合が発生するのを抑制することができる。
【００５７】
なお、上記した第１実施形態の構成において、静電気保護回路２に含まれる保護素子４１のｐ型ウェル拡散領域１１のｎ型領域１２ｂと接する部分のｐ型不純物濃度のみを、内部回路１に含まれるＮＭＯＳトランジスタ３１のｐ型ウェル拡散領域４のｐ型不純物濃度よりも高くするようにしてもよい。このように構成すれば、保護素子４１のｐ型ウェル拡散領域１１の全ての部分のｐ型不純物濃度を高くする場合に比べて寄生容量を軽減することができるので、高速な信号を扱う場合において有利になる。
【００５８】
また、上記した第１実施形態の構成において、Ｖｉｎ端子に接続される高電位側（Ｖｃｃ端子側）の保護素子４４の構造を、ＮＰＮトランジスタ構造にしてもよいし、ダイオード構造にしてもよい。このように構成すれば、保護素子４４の占有面積を小さくすることができる。なお、第１実施形態では、保護素子４４が順方向ダイオードとしての機能を有していればよいので、保護素子４４の構造をＮＰＮトランジスタ構造やダイオード構造にしたとしても問題はない。
【００５９】
また、保護素子４４の占有面積を小さくする場合には、保護素子４４の接合耐圧を保護素子４１の接合耐圧よりも高くすることが好ましい。このように構成すれば、保護素子４１よりも先に小面積に設計された保護素子４４にＥＳＤ電流が集中するのを抑制することができる。このため、保護素子４４の占有面積を小さくしたとしても、保護素子４４が劣化するのを抑制することができる。なお、小面積に設計された保護素子４４の接合耐圧を保護素子４１の接合耐圧よりも低くすると、保護素子４１よりも先に小面積に設計された保護素子４４にＥＳＤ電流が集中してしまう。その場合、許容電流が小さい保護素子４４は、ＥＳＤ電流が流れることにより加わるダメージに耐え切れなくなって劣化してしまう恐れがある。
【００６０】
また、上記した第１実施形態の構成において、ＧＮＤ端子とＶｃｃ端子との間に接続される保護素子４３を、他の保護素子よりも電流通路が大きくなるように構成してもよい。このように構成すれば、以下のような効果を得ることができる。すなわち、保護すべき端子が多い場合、その保護すべき各端子に接続される保護素子の電流通路を大きくすればＥＳＤ耐性を向上させることができるが、そのようにするとチップ面積が肥大化してコストアップの要因となってしまう。その一方、保護すべき端子が多い場合において、ＧＮＤ端子とＶｃｃ端子との間に接続される保護素子４３の電流通路を大きくすれば、保護すべき各端子に接続される保護素子の電流通路を大きくしなかったとしても、ＥＳＤ耐性を向上させることが可能となる。
【００６１】
図１３は、静電気保護回路に含まれる保護素子のｐ型ウェル拡散領域におけるイオン注入量と接合耐圧との関係を示したグラフであり、図１４は、静電気保護回路に含まれる保護素子のｐ型ウェル拡散領域におけるイオン注入量と電流増幅率との関係を示したグラフである。次に、図１３および図１４を参照して、上記した第１実施形態の効果を確認した結果について説明する。
【００６２】
なお、以下の説明において、イオン注入量とは、図２に示した静電気保護回路２に含まれる保護素子４１のｐ型ウェル拡散領域１１を形成する際のｐ型不純物のイオン注入量である。また、接合耐圧とは、図２に示した静電気保護回路２に含まれる保護素子４１のｐ型ウェル拡散領域１１とｎ型領域１２ｂとの間の接合耐圧である。
【００６３】
まず、図１３に示すように、接合耐圧は、イオン注入量を多くしていくのに伴って低下していくことが分かる。そして、接合耐圧が約１５Ｖ（内部回路１に含まれるＮＭＯＳトランジスタ３１のＢＶｄｓｓ耐圧）と同程度以上になるようにイオン注入量を設定した場合には、半導体装置２０に約４００ＶのＥＳＤサージが印加されると、内部回路１に含まれるＮＭＯＳトランジスタ３１にダメージが加わってリーク電流が発生するという不都合が生じた（図１３の□印参照）。その一方、接合耐圧が約１５Ｖを下回るようにイオン注入量を多くした場合には、上記したような不都合が生じるのを抑制することができた（図１３の△印および○印参照）。
【００６４】
ところで、接合耐圧が約１５Ｖを下回るようにイオン注入量を設定した場合において、接合耐圧が約１０Ｖを上回っていれば、保護素子４１自体が劣化してリーク電流が発生するという不都合が生じた（図１３の△印参照）。その一方、接合耐圧が約１０Ｖ以下になるようにイオン注入量を設定した場合には、保護素子４１自体の劣化も抑制することができた（図１３の○印参照）。
【００６５】
上記のように、内部回路１を保護するだけでよければ、接合耐圧を約１５Ｖ（内部回路１に含まれるＮＭＯＳトランジスタ３１のＢＶｄｓｓ耐圧）よりも少しだけ小さくすればよい（たとえば、接合耐圧を約１４Ｖに設定すればよい）が、その場合には、保護素子４１に集中するＥＳＤ電流によって保護素子４１自体が劣化してしまう。保護素子４１の劣化箇所について調査した結果、保護素子４１の劣化は、保護素子４１のｎ型領域１２ｂのｎ型領域１２ａと対向する端部で起こることが判明した。これは、保護素子４１のｐ型ウェル拡散領域１１とｎ型領域１２ｂとの間でアバランシェ降伏が発生すると、寄生バイポーラトランジスタ（ｐ型ウェル拡散領域１１と一対のｎ型領域１２ａおよび１２ｂとによって構成されるＮＰＮトランジスタ）がオンしてｎ型領域１２ｂからｎ型領域１２ａに大きな電流が流れることにより、ｎ型領域１２ｂのｎ型領域１２ａと対向する端部に電流が集中するためであると考えられる。
【００６６】
ここで、図１４に示すように、保護素子４１の寄生バイポーラトランジスタ（ｐ型ウェル拡散領域１１と一対のｎ型領域１２ａおよび１２ｂとによって構成されるＮＰＮトランジスタ）の電流増幅率は、イオン注入量を多くしていくのに伴って低下していくことが分かる。このため、イオン注入量を多くすれば、保護素子４１内における急激な電流集中が抑制されるので、保護素子４１自体の強度を高くすることができると考えられる。なお、保護素子４１の寄生バイポーラトランジスタ（ｐ型ウェル拡散領域１１と一対のｎ型領域１２ａおよび１２ｂとによって構成されるＮＰＮトランジスタ）の電流増幅率は、約２以下に設定するのが好ましいと考えられる。
【００６７】
図１５は、第１実施形態の第１変形例による半導体装置に設けられた各電極パッドの配置位置を説明するための図である。図１５を参照して、この第１実施形態の第１変形例では、上記した第１実施形態の構成において、ＧＮＤ端子に対応する電極パッド２１が、Ｖｃｃ端子に対応する電極パッド２２に近接して配置されている。なお、第１実施形態の第１変形例のその他の構成は、上記第１実施形態と同様である。
【００６８】
第１実施形態の第１変形例では、上記のように構成することによって、内部回路１の破損をより抑制することができる。
【００６９】
ここで、各電極パッドが互いに近接しないように配置されている場合の不都合について述べる。すなわち、保護素子はメタル配線を介して各電極パッドに接続されているため、各電極パッドを遠くに配置すると、配線抵抗とＥＳＤ電流とによる電圧上昇によって内部回路にダメージが加わる。たとえば、ＥＳＤ電流が約６Ａで、配線抵抗が約１Ωと小さな値であったとしても、保護素子のアバランシェ降伏電圧が約１０Ｖであればトータルで約１６Ｖとなる。この場合には、ＢＶｄｓｓ耐圧が約１５Ｖの内部回路に電圧が印加されるので、内部回路にダメージが加わってしまう。
【００７０】
図１６は、第１実施形態の第２変形例による半導体装置に設けられた各電極パッドの配置位置を説明するための図である。図１６を参照して、この第１実施形態の第２変形例では、上記した第１実施形態の構成において、ＧＮＤ端子に対応する電極パッド２１がＶｃｃ端子に対応する電極パッド２２に近接して配置されており、かつ、保護すべき端子であるＶｉｎ端子に対応する電極パッド２３が電極パッド２１および２２に近接して配置されている。なお、第１実施形態の第２変形例のその他の構成は、上記第１実施形態と同様である。
【００７１】
上記のように、保護すべき端子であるＶｉｎ端子に対応する電極パッド２３は、ＧＮＤ端子に対応する電極パッド２１およびＶｃｃ端子に対応する電極パッド２２に近接して配置されていることがより好ましい。
【００７２】
（第２実施形態）
図１７は、本発明の第２実施形態による半導体装置の断面図である。次に、図１７を参照して、第２実施形態による半導体装置の構造について説明する。
【００７３】
この第２実施形態では、図１７に示すように、静電気保護回路２に含まれる保護素子４１の構造が、内部回路１に含まれるＮＭＯＳトランジスタ３１の構造と実質的に同じになっている。具体的には、第２実施形態では、保護素子４１のｎ型領域１２ａおよび１２ｂが、ロコス酸化膜によって互いに分離されていない。そして、ｎ型領域１２ａとｎ型領域１２ｂとの間の領域上には、熱酸化膜８（８ｃ）を介して、ゲート電極となるポリシリコン膜９（９ｃ）が形成されている。また、保護素子４１のｎ型領域１２ａおよびポリシリコン膜（ゲート電極）９ｃは、互いに同電位となるように短絡されている。なお、第２実施形態のその他の構成は、上記第１実施形態と同様である。
【００７４】
第２実施形態では、上記のように構成することによって、製造プロセスのバラツキの影響を同じように受けるため、量産性に優れた半導体装置を容易に得ることができる。
【００７５】
（第３実施形態）
図１８は、本発明の第３実施形態による半導体装置の断面図である。次に、図１８を参照して、第３実施形態による半導体装置の構造について説明する。
【００７６】
この第３実施形態では、図１８に示すように、静電気保護回路２に含まれる保護素子４１の構造が、上記した第２実施形態の保護素子４１からポリシリコン膜９（９ｃ）を省略した構造と実質的に同じになっている。なお、第３実施形態のその他の構成は、上記第１実施形態と同様である。
【００７７】
第３実施形態では、上記のように構成することによって、保護素子４１のｎ型領域１２ａおよび１２ｂを互いに分離するロコス酸化膜を形成する必要がないので、ロコス酸化膜を形成する際に生じる熱応力に起因する接合リークの発生を抑制することができる。さらに、ゲート電極となるポリシリコン膜を形成していないので、半導体装置にＥＳＤサージが印加されたときのアバランシェ降伏によって発生するホットキャリアがゲートに注入されることがない。
【００７８】
（第４実施形態）
図１９および図２０は、本発明の第４実施形態による半導体装置の回路図である。次に、図１９および図２０を参照して、第４実施形態による半導体装置の構造について説明する。
【００７９】
この第４実施形態による半導体装置５０は、図１９に示すように、内部回路５１と、その内部回路１を静電気から保護するための静電気保護回路５２とを備えている。内部回路５１は、図３に示した第１実施形態の内部回路１と同様のＣＭＯＳ回路であり、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとを含んでいる。そして、内部回路５１に含まれるＮＭＯＳトランジスタおよびＰＭＯＳトランジスタの各々のＢＶｄｓｓ耐圧は、たとえば、約１５Ｖに設定されている。さらに、内部回路５１に含まれるＮＭＯＳトランジスタおよびＰＭＯＳトランジスタの各々のＶｔｈ（閾値電圧）は、たとえば、約０．７Ｖに設定されている。
【００８０】
また、静電気保護回路５２は、ＮＭＯＳトランジスタからなる保護素子６１〜６３と、ＰＭＯＳトランジスタからなる保護素子６４および６５とを含んでいる。この保護素子６１〜６５の各々のゲートは、その電位がドレイン側の電位と同一になるように接続されている。そして、保護素子６１は、ＧＮＤ端子とＶｉｎ端子との間に接続されているとともに、保護素子６２は、ＧＮＤ端子とＶｏｕｔ端子との間に接続されている。また、保護素子６３は、ＧＮＤ端子とＶｃｃ端子との間に接続されている。また、保護素子６４は、Ｖｃｃ端子とＶｉｎ端子との間に接続されているとともに、保護素子６５は、Ｖｃｃ端子とＶｏｕｔ端子との間に接続されている。
【００８１】
ここで、第４実施形態では、保護素子（ＭＯＳトランジスタ）６１〜６５の各々のＶｔｈは、通常動作時に内部回路５１に印加される所定の電圧以上で、かつ、内部回路５１に含まれるＭＯＳトランジスタのＢＶｄｓｓ耐圧以下に設定される。たとえば、通常動作時にＶｉｎ端子に印加される最大の電圧が約７Ｖであるとすると、保護素子（ＭＯＳトランジスタ）６１〜６５の各々のＶｔｈは、約７Ｖ〜約１５Ｖの範囲内（たとえば、約１０Ｖ）に設定すればよい。これにより、半導体装置５０にＥＳＤサージが印加されると、静電気保護回路２に含まれる保護素子（ＭＯＳトランジスタ）６１〜６５がオンして静電気保護回路２にＥＳＤ電流が流入するので、内部回路１にＥＳＤ電流が流入するのが抑制されることになる。
【００８２】
ところで、内部回路５１に含まれるＭＯＳトランジスタのＶｔｈは、通常で約０．７Ｖ程度に設定される。このため、静電気保護回路５２に含まれる保護素子（ＭＯＳトランジスタ）６１〜６５は、通常の製造方法では形成できない。したがって、保護素子（ＭＯＳトランジスタ）６１〜６５を形成する際には、チャネルドープを高濃度で行ったり、ゲート絶縁膜の厚膜化を行ったりする。
【００８３】
なお、第４実施形態の半導体装置５０の動作としては、ＧＮＤ端子に対してＶｉｎ端子にＥＳＤサージが印加されると、図１９に示すように、経路Ｒ５や経路Ｒ６を介してＥＳＤ電流が流出される。また、Ｖｃｃ端子に対してＶｉｎ端子にＥＳＤサージが印加されると、図２０に示すように、経路Ｒ７や経路Ｒ８を介してＥＳＤ電流が流出される。
【００８４】
第４実施形態では、上記のように構成することによって、半導体装置５０の正常動作に影響を与えることなく、ＥＳＤサージに対する耐性を大きくすることができる。
【００８５】
図２１は、第４実施形態の変形例による半導体装置の回路図である。図２１を参照して、この第４実施形態の変形例では、上記第４実施形態の構成において、静電気保護回路５２に含まれる保護素子（ＭＯＳトランジスタ）６１〜６５の各々のゲートが、ポリシリコンなどからなる保護抵抗６６を介してドレイン側の電位に接続されている。なお、第４実施形態の変形例のその他の構成は、上記第４実施形態と同様である。
【００８６】
第４実施形態の変形例では、上記のように構成することによって、半導体装置５０に急峻な時定数のＥＳＤサージが印加されたとしても、保護素子（ＭＯＳトランジスタ）６１〜６５のゲート絶縁膜を保護することができる。
【００８７】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００８８】
たとえば、上記実施形態では、内部回路をＣＭＯＳ回路としたが、本発明はこれに限らず、内部回路がＣＭＯＳ回路以外の回路であってもよい。
【００８９】
また、上記実施形態では、内部回路に含まれるＭＯＳトランジスタのＢＶｄｓｓ耐圧を約１５Ｖに設定したが、本発明はこれに限らず、内部回路に含まれるＭＯＳトランジスタのＢＶｄｓｓ耐圧が約１５Ｖ以外の値であってもよい。
【図面の簡単な説明】
【００９０】
【図１】本発明の第１実施形態による半導体装置の回路図である。
【図２】図１に示した第１実施形態による半導体装置の断面図である。
【図３】図１に示した第１実施形態による半導体装置の内部回路の回路図である。
【図４】図１に示した第１実施形態による半導体装置の静電気保護回路に含まれる保護素子の平面図である。
【図５】図１に示した第１実施形態による半導体装置に設けられた各電極パッドの配置位置を説明するための図である。
【図６】本発明の第１実施形態による半導体装置の動作を説明するための図である。
【図７】本発明の第１実施形態による半導体装置の動作を説明するための図である。
【図８】本発明の第１実施形態による半導体装置の製造方法を説明するための断面図である。
【図９】本発明の第１実施形態による半導体装置の製造方法を説明するための断面図である。
【図１０】本発明の第１実施形態による半導体装置の製造方法を説明するための断面図である。
【図１１】本発明の第１実施形態による半導体装置の製造方法を説明するための断面図である。
【図１２】本発明の第１実施形態による半導体装置の製造方法を説明するための断面図である。
【図１３】静電気保護回路に含まれる保護素子のｐ型ウェル拡散領域におけるイオン注入量と接合耐圧との関係を示したグラフである。
【図１４】静電気保護回路に含まれる保護素子のｐ型ウェル拡散領域におけるイオン注入量と電流増幅率との関係を示したグラフである。
【図１５】第１実施形態の第１変形例による半導体装置に設けられた各電極パッドの配置位置を説明するための図である。
【図１６】第１実施形態の第２変形例による半導体装置に設けられた各電極パッドの配置位置を説明するための図である。
【図１７】本発明の第２実施形態による半導体装置の断面図である。
【図１８】本発明の第３実施形態による半導体装置の断面図である。
【図１９】本発明の第４実施形態による半導体装置の回路図である。
【図２０】本発明の第４実施形態による半導体装置の回路図である。
【図２１】第４実施形態の変形例による半導体装置の回路図である。
【符号の説明】
【００９１】
１、５１  内部回路
２、５２  静電気保護回路
３  ｐ型半導体基板（半導体基板）
４、１１  ｐ型ウェル拡散領域
９ｃ  ポリシリコン膜（ゲート電極）
１２ａ  ｎ型領域（第１ｎ型領域）
１２ｂ  ｎ型領域（第２ｎ型領域）
１３  ｎ型ウェル拡散領域
２０、５０  半導体装置
３１  ＮＭＯＳトランジスタ
３２  ＰＭＯＳトランジスタ
４１、４２、４３、６１、６２、６３、６４、６５  保護素子
４１ａ  素子部
６６  保護抵抗
【図１】
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【図２】
2009038189.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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