(57)【要約】【課題】ゲートアレイを用いて実現する場合に、消費電力およびＥＭＩの低減化を図るとともに、配線リソースを確保して配線の容易化を図ること。【解決手段】マスタラッチ１は、インバータ１１、イネーブル付きクロックドインバータ１２、１３と、ラッチ回路１４とからなる。スレーブラッチ１は、伝送ゲート２１と、ラッチ回路２２とを含んでいる。このようなラッチ１、２を構成する各要素は、ゲートアレイを構成する基本セルを用いて構成した。そのゲートアレイの基本セルは、Ｎ型の３連のＭＯＳトランジスタと、これに対応するＰ型の３連のＭＯＳトランジスタとからなる。Ｎ型の３連のＭＯＳトランジスタは、２連の通常サイズの主トランジスタと、通常サイズよりも小さなサイズの１つの補助トランジスタとからなる。Ｎ型の３連のＭＯＳトランジスタも同様に構成する。【選択図】図１
2009021650.tif 000002
【特許請求の範囲】
【請求項１】
マスタラッチとスレーブラッチからなるマスタスレーブ型フリップフロップ回路であって、
前記マスタラッチは、
通常動作時にデータを入力する第１イネーブル付きクロックドインバータと、
テスト動作時にスキャンデータを入力する第２イネーブル付きクロックドインバータと、
スキャンイネーブル信号に基づき、前記第１イネーブル付きクロックドインバータの動作と、前記第２イネーブル付きクロックドインバータの動作とを選択的に制御する第１インバータと、
第２インバータおよび第１クロックドＮＡＮＤゲートにより閉回路を構成し、前記第２インバータに前記第１または第２イネーブル付きクロックドインバータからの出力の論理が入力され、かつ、前記第１クロックドＮＡＮＤゲートにリセット信号が入力される第１ラッチ回路と、を備え、
前記スレーブラッチは、
前記第１ラッチ回路からの出力が入力される伝送ゲートと、
第１ＮＡＮＤゲートおよび第１クロックドインバータにより閉回路を構成し、前記第１ＮＡＮＤゲートに前記伝送ゲートの出力およびリセット信号が入力される第２ラッチ回路と、を備え、
前記マスタラッチおよび前記スレーブラッチを構成する各要素はゲートアレイを構成するＳｅａ  Ｏｆ  Ｇａｔｅ（以下、ＳＯＧ）を用いて構成され、
前記ＳＯＧの基本セルは、３連のＮ型トランジスタと、これに対応する３連のＰ型トランジスタとからなり、
前記３連のＮ型トランジスタは、２連の通常サイズの主トランジスタと、通常サイズよりも小さなサイズの１つの補助トランジスタとからなり、
前記３連のＰ型トランジスタは、２連の通常サイズの主トランジスタと、通常サイズよりも小さなサイズの１つの補助トランジスタとからなることを特徴とするマスタスレーブ型フリップフロップ回路。
【請求項２】
前記マスタラッチおよびスレーブラッチに、クロックをそれぞれ供給するクロック供給回路をさらに備え、
前記クロック供給回路は、
入力されたクロック信号の論理を反転する第３インバータと、
前記第３インバータの出力の論理を反転する第４インバータとからなり、
前記第３および第４インバータは、前記基本セルを用いて構成されることを特徴とする請求項１に記載のマスタスレーブ型フリップフロップ回路。
【請求項３】
前記第１および第２イネーブル付きクロックドインバータは、それぞれ、第１ＣＭＯＳインバータと、この第１ＣＭＯＳインバータの出力の論理をオンオフ制御する２つの第１スイッチと、スキャンイネーブル信号に基づいて前記第１相補インバータと電源およびグランドとの間の接続をオンオフ制御する２つの第２スイッチと、からなり、
前記第１ＣＭＯＳインバータは、前記基本セルを構成するＰ型およびＮ型の主トランジスタで構成し、前記２つの第１スイッチは、その同じ基本セルを構成するＰ型およびＮ型の補助トランジスタで構成し、前記２つの第２スイッチは、その同じ基本セルを構成するＰ型およびＮ型の主トランジスタで構成し、
前記第１クロックドＮＡＮＤゲートは、ＮＡＮＤゲートと、このＮＡＮＤゲートの電源およびグランドとの接続をオンオフ制御する第３スイッチとからなり、
前記ＮＡＮＤゲートは、前記基本セルを構成するＰ型およびＮ型の４つの主トランジスタで構成し、前記２つの第３スイッチは、その同じ基本セルの残りのＰ型およびＮ型の２つの補助トランジスタで構成し、
前記第１クロックドインバータは、第２ＣＭＯＳインバータと、この第２ＣＭＯＳインバータと電源およびグランドとの接続をオンオフ制御する２つの第２スイッチとからなり、
前記第２ＣＭＯＳインバータは、前記基本セルを構成するＰ型およびＮ型の主トランジスタで構成し、前記２つの第２スイッチは、その同じ基本セルを構成するＰ型およびＮ型の補助トランジスタで構成し、
前記第１インバータは、前記基本セルを構成するＰ型およびＮ型の補助トランジスタで構成し、
前記第２インバータおよび前記伝送ゲートは、それぞれ、前記基本セルを構成するＰ型およびＮ型の主トランジスタで構成し、
前記第１ＮＡＮＤゲートは、前記基本セルを構成するＰ型およびＮ型の主トランジスタおよび補助トランジスタで構成したことを特徴とする請求項１または請求項２に記載のフリップフロップ回路。
【請求項４】
前記第３インバータはＣＭＯＳインバータからなり、そのＣＭＯＳインバータは、前記基本セルを構成するＰ型およびＮ型の補助トランジスタで構成し、
前記第４インバータはＣＭＯＳインバータからなり、そのＣＭＯＳインバータは、その同じ基本セルを構成するＰ型の２つの主トランジスタおよびＮ型の２つの主トランジスタをカスケード接続して構成したことを特徴とする請求項２または請求項３に記載のマスタスレーブ型フリップフロップ回路。
【請求項５】
マスタラッチとスレーブラッチからなるマスタスレーブ型フリップフロップ回路であって、
前記マスタラッチは、
通常動作時にデータを入力する第１イネーブル付きクロックドインバータと、
テスト動作時にスキャンデータを入力する第２イネーブル付きクロックドインバータと、
スキャンイネーブル信号に基づき、前記第１イネーブル付きクロックドインバータの動作と、前記第２イネーブル付きクロックドインバータの動作とを選択的に制御する第１インバータと、
第１ＮＡＮＤゲートおよび第１クロックドインバータにより閉回路を構成し、前記第１ＮＡＮＤゲートに前記第１または第２イネーブル付きクロックドインバータからの出力の論理、およびセット信号がそれぞれ入力される第１ラッチ回路と、を備え、
前記スレーブラッチは、
前記第１ラッチ回路からの出力が入力される伝送ゲートと、
第２インバータおよび第１クロックドＮＡＮＤゲートにより閉回路を構成し、前記第２インバータに前記伝送ゲートの出力が入力され、かつ、前記第１クロックドＮＡＮＤゲートにリセット信号が入力される第２ラッチ回路と、を備え、
前記マスタラッチおよび前記スレーブラッチを構成する各要素はゲートアレイを構成するＳＯＧを用いて構成され、
前記ＳＯＧの基本セルは、３連のＮ型トランジスタと、これに対応する３連のＰ型トランジスタとからなり、
前記３連のＮ型トランジスタは、２連の通常サイズの主トランジスタと、通常サイズよりも小さなサイズの１つの補助トランジスタとからなり、
前記３連のＰ型トランジスタは、２連の通常サイズの主トランジスタと、通常サイズよりも小さなサイズの１つの補助トランジスタとからなることを特徴とするマスタスレーブ型フリップフロップ回路。
【請求項６】
前記マスタラッチおよびスレーブラッチに、クロックをそれぞれ供給するクロック供給回路をさらに備え、
前記クロック供給回路は、
クロックを受け取って反転する第３インバータと、
第３インバータの出力を反転する第４インバータとからなり、
前記第３および第４インバータは、前記ゲートアレイを用いて構成されることを特徴とする請求項５に記載のマスタスレーブ型フリップフロップ回路。
【請求項７】
前記第１および第２イネーブル付きクロックドインバータは、それぞれ、第１ＣＭＯＳインバータと、この第１ＣＭＯＳインバータの出力の論理をオンオフ制御する２つの第１スイッチと、スキャンイネーブル信号に基づいて前記第１相補インバータと電源およびグランドとの間の接続をオンオフ制御する２つの第２スイッチと、からなり、
前記第１ＣＭＯＳインバータは、前記基本セルを構成するＰ型およびＮ型の主トランジスタで構成し、前記２つの第１スイッチは、その同じ基本セルを構成するＰ型およびＮ型の補助トランジスタで構成し、前記２つの第２スイッチは、その同じ基本セルを構成するＰ型およびＮ型の主トランジスタで構成し、
前記第１クロックドインバータは、第１ＣＭＯＳインバータと、この第１ＣＭＯＳインバータの出力をオンオフ制御する２つの第３スイッチとからなり、
前記第１ＣＭＯＳインバータは、前記基本セルを構成するＰ型およびＮ型の主トランジスタで構成し、前記２つの第３スイッチは、その同じ基本セルを構成するＰ型およびＮ型の補助トランジスタで構成し、
前記第１クロックドＮＡＮＤゲートは、ＮＡＮＤゲートと、このＮＡＮＤゲートの電源およびグランドとの接続をオンオフ制御する第４スイッチとからなり、
前記ＮＡＮＤゲートは、前記基本セルを構成するＰ型およびＮ型の４つの主トランジスタで構成し、前記２つの第４スイッチは、その同じ基本セルの残りのＰ型およびＮ型の２つの補助トランジスタで構成し、
前記第１インバータは、前記基本セルを構成するＰ型およびＮ型の補助トランジスタで構成し、
前記第１ＮＡＮＤゲート、前記伝送ゲート、および前記第２インバータは、それぞれ、前記基本セルを構成するＰ型およびＮ型の主トランジスタで構成したことを特徴とする請求項５または請求項６に記載のマスタスレーブ型フリップフロップ回路。
【請求項８】
前記第３インバータはＣＭＯＳインバータからなり、そのＣＭＯＳインバータは、前記基本セルを構成するＰ型およびＮ型の補助トランジスタで構成し、
前記第４インバータはＣＭＯＳインバータからなり、そのＣＭＯＳインバータは、その同じ基本セルを構成するＰ型の２つの主トランジスタおよびＮ型の２つの主トランジスタをカスケード接続して構成したことを特徴とする請求項６または請求項７に記載のマスタスレーブ型フリップフロップ回路。
【請求項９】
マスタラッチとスレーブラッチからなるマスタスレーブ型フリップフロップ回路であって、
前記マスタラッチは、
通常動作時にデータを入力する第１イネーブル付きクロックドインバータと、
テスト動作時にスキャンデータを入力する第２イネーブル付きクロックドインバータと、
スキャンイネーブル信号に基づき、前記第１イネーブル付きクロックドインバータの動作と、前記第２イネーブル付きクロックドインバータの動作とを選択的に制御する第１インバータと、
第１ＮＡＮＤゲートおよび第１クロックドＮＡＮＤゲートにより閉回路を構成し、前記第１ＮＡＮＤゲートに前記第１または第２イネーブル付きクロックドインバータからの出力の論理、およびセット信号がそれぞれ入力され、かつ、前記第１クロックドＮＡＮＤゲートにリセット信号が入力される第１ラッチ回路と、を備え、
前記スレーブラッチは、
前記第１ラッチ回路からの出力が入力される伝送ゲートと、
第２ＮＡＮＤゲートおよび第２クロックドＮＡＮＤゲートにより閉回路を構成し、前記第２ＮＡＮＤゲートにリセット信号が入力され、かつ、前記第２クロックドＮＡＮＤゲートにセット信号が入力される第２ラッチ回路と、を備え、
前記マスタラッチおよび前記スレーブラッチを構成する各要素はゲートアレイを構成するＳＯＧを用いて構成され、
前記ＳＯＧの基本セルは、３連のＮ型トランジスタと、これに対応する３連のＰ型トランジスタとからなり、
前記３連のＮ型トランジスタは、２連の通常サイズの主トランジスタと、通常サイズよりも小さなサイズの１つの補助トランジスタとからなり、
前記３連のＰ型トランジスタは、２連の通常サイズの主トランジスタと、通常サイズよりも小さなサイズの１つの補助トランジスタとからなることを特徴とするマスタスレーブ型フリップフロップ回路。
【請求項１０】
前記マスタラッチおよびスレーブラッチに、クロックをそれぞれ供給するクロック供給回路をさらに備え、
前記クロック供給回路は、
クロックを受け取って反転する第３インバータと、
第３インバータの出力を反転する第４インバータとからなり、
前記第３および第４インバータは、前記ゲートアレイを用いて構成されることを特徴とする請求項９に記載のマスタスレーブ型フリップフロップ回路。
【請求項１１】
前記第１および第２イネーブル付きクロックドインバータは、それぞれ、第１ＣＭＯＳインバータと、この第１ＣＭＯＳインバータの出力の論理をオンオフ制御する２つの第１スイッチと、スキャンイネーブル信号に基づいて前記第１相補インバータと電源およびグランドとの間の接続をオンオフ制御する２つの第２スイッチと、からなり、
前記第１ＣＭＯＳインバータは、前記基本セルを構成するＰ型およびＮ型の主トランジスタで構成し、前記２つの第１スイッチは、その同じ基本セルを構成するＰ型およびＮ型の補助トランジスタで構成し、前記２つの第２スイッチは、その同じ基本セルを構成するＰ型およびＮ型の主トランジスタで構成し、
前記第１クロックドＮＡＮＤゲートおよび前記第２クロックドＮＡＮＤゲートは、それぞれ、ＮＡＮＤゲートと、このＮＡＮＤゲートの電源およびグランドとの接続をオンオフ制御する第３スイッチとからなり、
前記ＮＡＮＤゲートは、基本セルを構成するＰ型およびＮ型の４つの主トランジスタで構成し、前記第３スイッチは、その同じ基本セルの残りのＰ型およびＮ型の２つの補助トランジスタで構成し、
前記前記第１インバータは、前記基本セルを構成するＰ型およびＮ型の補助トランジスタで構成し、
前記第１ＮＡＮＤゲート、前記伝送ゲート、および前記第２ＮＡＮＤゲートは、それぞれ、前記基本セルを構成するＰ型およびＮ型の主トランジスタで構成したことを特徴とする請求項９または請求項１０に記載のマスタスレーブ型フリップフロップ回路。
【請求項１２】
前記第３インバータはＣＭＯＳインバータからなり、そのＣＭＯＳインバータは、前記基本セルを構成するＰ型およびＮ型の補助トランジスタで構成し、
前記第４インバータはＣＭＯＳインバータからなり、そのＣＭＯＳインバータは、その同じ基本セルを構成するＰ型の２つの主トランジスタおよびＮ型の２つの主トランジスタをカスケード接続して構成したことを特徴とする請求項１１または請求項１２に記載のマスタスレーブ型フリップフロップ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マスタラッチとスレーブラッチからなり、集積回路のテスト容易化設計の１つであるスキャン設計に適用されるマスタスレーブ型フリップフロップ回路に関するものである。
【背景技術】
【０００２】
従来、この種のマスタスレーブ型フリップフロップ回路としては、例えば図１９に示すように、マスタラッチ１００とスレーブラッチ２００とを備えたものが知られている。
マスタラッチ１００は、インバータ１０１、１０３、１０５と、伝送ゲート１０２、１０４、１０６と、ラッチ回路１０７とを備えている。ラッチ回路１０７は、インバータ１０８、１０９および伝送ゲート１１０からなる。スレーブラッチ２００は、伝送ゲート２０１と、ラッチ回路２０２と、インバータ２０３とを備えている。ラッチ回路２０２は、インバータ２０４、２０５および伝送ゲート２０６からなる。
【０００３】
このような構成のフリップフロップ回路では、伝送ゲート１０６、１１０、２０１、２０６はクロックによって動作する。また、伝送ゲート１０２、１０４は、スキャンイネーブル信号によって動作する。
このため、テスト動作時には、インバータ１０３に入力されるスキャンデータは、ラッチ回路１０７に取り込まれて記憶され、さらにそのデータはラッチ回路２０２に記憶されたのちインバータ２０３を経て出力される。一方、通常動作時には、インバータ１０１に入力されるデータは、ラッチ回路１０７に取り込まれて記憶され、さらにそのデータはラッチ回路２０２に記憶されたのちインバータ２０３を経て出力される。
【０００４】
また、このようなマスタスレーブ型フリップフロップ回路は、ＭＯＳトランジスタによるＭＯＳ集積回路によって集積回路化するのに適し、この場合に、インバータはＣＭＯＳインバータが基本となる。
ＣＭＯＳインバータは、Ｐ型とＮ型のＭＯＳトランジスタを組み合わせて構成される。そして、Ｐ型のＭＯＳトランジスタがオンするときには負荷を充電し、Ｎ型のＭＯＳトランジスタがオンするときには負荷の電荷を放電させ、充放電電流が流れる。一方、Ｐ型とＮ型のＭＯＳトランジスタが同時にオンするときには、両ＭＯＳトランジスタに貫通電流が流れる。
【０００５】
このような動作のＣＭＯＳインバータでは、充放電電流は動作速度に影響するものの、貫通電流は動作速度に何ら影響せず、単に電流消費となるだけである。このため、貫通電流が大きく、かつその電流変化量が大きい場合には、ＥＭＩ（電磁気妨害）によるノイズ量が大きくなるという不具合がある。また、貫通電流が大きく、かつ単位時間当たりの電流変化量（ｄＩ／ｄｔ）が大きな場合には、ＥＭＩノイズ量が増大するという不具合がある。
このような不具合を解消するために、ＣＭＯＳインバータにＰ型とＮ型のＭＯＳトランジスタを付加したクロックドインバータが知られている。また、クロックドインバータを含むフリップフロップ回路が知られている（例えば特許文献１参照）。
【特許文献１】特開平５−７５４０１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
クロックドインバータを含むフリップフロップ回路によれば、ＣＭＯＳインバータにおける充放電電流の影響を避けつつ、貫通電流の発生を防止することで、消費電力およびＥＭＩの低減化を図ることができる。
ところで、クロックドインバータを含むフリップフロップ回路を、ゲートアレイで実現する場合には、クロックドインバータの他に、インバータや伝送ゲートなどの各種の論理回路を含み、これらを基本セルで形成することになる。
【０００７】
この場合に、ゲートアレイの基本セルは、クロックドインバータ、インバータ、伝送ゲートなどの各種の論理回路を形成することになる。従って、基本セルは、その各種の論理回路を形成する場合に、各論理回路の形成に効果的に活用できる上に、配線リソース（配線領域）を確保できるものが望まれる。
さらに、そのような基本セルからなるゲートアレイによって構成されるフリップフロップ回路は、消費電力およびＥＭＩの低減化を実現することが望まれる。
【０００８】
そこで、本発明の目的は、上記の点に鑑み、ゲートアレイを用いて実現する場合に、消費電力およびＥＭＩの低減化を図るようにしたマスタスレーブ型フリップフロップ回路を提供することにある。
本発明の他の目的は、ゲートアレイを用いて実現する場合に、基本セルを効果的に活用できるようにしたマスタスレーブ型フリップフロップ回路を提供することにある。
【課題を解決するための手段】
【０００９】
上記の課題を解決し本発明の目的を達成するために、各発明は、以下のような構成からなる。
第１の発明は、マスタラッチとスレーブラッチからなるマスタスレーブ型フリップフロップ回路であって、前記マスタラッチは、通常動作時にデータを入力する第１イネーブル付きクロックドインバータと、テスト動作時にスキャンデータを入力する第２イネーブル付きクロックドインバータと、スキャンイネーブル信号に基づき、前記第１イネーブル付きクロックドインバータの動作と、前記第２イネーブル付きクロックドインバータの動作とを選択的に制御する第１インバータと、第２インバータおよび第１クロックドＮＡＮＤゲートにより閉回路を構成し、前記第２インバータに前記第１または第２イネーブル付きクロックドインバータからの出力の論理が入力され、かつ、前記第１クロックドＮＡＮＤゲートにリセット信号が入力される第１ラッチ回路と、を備え、前記スレーブラッチは、前記第１ラッチ回路からの出力が入力される伝送ゲートと、第１ＮＡＮＤゲートおよび第１クロックドインバータにより閉回路を構成し、前記第１ＮＡＮＤゲートに前記伝送ゲートの出力およびリセット信号が入力される第２ラッチ回路と、を備え、前記マスタラッチおよび前記スレーブラッチを構成する各要素はゲートアレイを構成するＳｅａ  Ｏｆ  Ｇａｔｅ（以下、ＳＯＧ）を用いて構成され、前記ＳＯＧの基本セルは、３連のＮ型トランジスタと、これに対応する３連のＰ型トランジスタとからなり、前記３連のＮ型トランジスタは、２連の通常サイズの主トランジスタと、通常サイズよりも小さなサイズの１つの補助トランジスタとからなり、前記３連のＰ型トランジスタは、２連の通常サイズの主トランジスタと、通常サイズよりも小さなサイズの１つの補助トランジスタとからなる。
【００１０】
第２の発明は、第１の発明において、前記マスタラッチおよびスレーブラッチに、クロックをそれぞれ供給するクロック供給回路をさらに備え、前記クロック供給回路は、入力されたクロック信号の論理を反転する第３インバータと、前記第３インバータの出力の論理を反転する第４インバータとからなり、前記第３および第４インバータは、前記基本セルを用いて構成される。
【００１１】
第３の発明は、第１または第２の発明において、前記第１および第２イネーブル付きクロックドインバータは、それぞれ、第１ＣＭＯＳインバータと、この第１ＣＭＯＳインバータの出力の論理をオンオフ制御する２つの第１スイッチと、スキャンイネーブル信号に基づいて前記第１相補インバータと電源およびグランドとの間の接続をオンオフ制御する２つの第２スイッチと、からなり、前記第１ＣＭＯＳインバータは、前記基本セルを構成するＰ型およびＮ型の主トランジスタで構成し、前記２つの第１スイッチは、その同じ基本セルを構成するＰ型およびＮ型の補助トランジスタで構成し、前記２つの第２スイッチは、その同じ基本セルを構成するＰ型およびＮ型の主トランジスタで構成し、前記第１クロックドＮＡＮＤゲートは、ＮＡＮＤゲートと、このＮＡＮＤゲートの電源およびグランドとの接続をオンオフ制御する第３スイッチとからなり、前記ＮＡＮＤゲートは、前記基本セルを構成するＰ型およびＮ型の４つの主トランジスタで構成し、前記２つの第３スイッチは、その同じ基本セルの残りのＰ型およびＮ型の２つの補助トランジスタで構成し、前記第１クロックドインバータは、第２ＣＭＯＳインバータと、この第２ＣＭＯＳインバータと電源およびグランドとの接続をオンオフ制御する２つの第２スイッチとからなり、前記第２ＣＭＯＳインバータは、前記基本セルを構成するＰ型およびＮ型の主トランジスタで構成し、前記２つの第２スイッチは、その同じ基本セルを構成するＰ型およびＮ型の補助トランジスタで構成し、前記第１インバータは、前記基本セルを構成するＰ型およびＮ型の補助トランジスタで構成し、前記第２インバータおよび前記伝送ゲートは、それぞれ、前記基本セルを構成するＰ型およびＮ型の主トランジスタで構成し、前記第１ＮＡＮＤゲートは、前記基本セルを構成するＰ型およびＮ型の主トランジスタおよび補助トランジスタで構成した。
【００１２】
第４の発明は、第２または第３の発明において、前記第３インバータはＣＭＯＳインバータからなり、そのＣＭＯＳインバータは、前記基本セルを構成するＰ型およびＮ型の補助トランジスタで構成し、前記第４インバータはＣＭＯＳインバータからなり、そのＣＭＯＳインバータは、その同じ基本セルを構成するＰ型の２つの主トランジスタおよびＮ型の２つの主トランジスタをカスケード接続して構成した。
【００１３】
第５の発明は、マスタラッチとスレーブラッチからなるマスタスレーブ型フリップフロップ回路であって、前記マスタラッチは、通常動作時にデータを入力する第１イネーブル付きクロックドインバータと、テスト動作時にスキャンデータを入力する第２イネーブル付きクロックドインバータと、スキャンイネーブル信号に基づき、前記第１イネーブル付きクロックドインバータの動作と、前記第２イネーブル付きクロックドインバータの動作とを選択的に制御する第１インバータと、第１ＮＡＮＤゲートおよび第１クロックドインバータにより閉回路を構成し、前記第１ＮＡＮＤゲートに前記第１または第２イネーブル付きクロックドインバータからの出力の論理、およびセット信号がそれぞれ入力される第１ラッチ回路と、を備え、前記スレーブラッチは、前記第１ラッチ回路からの出力が入力される伝送ゲートと、第２インバータおよび第１クロックドＮＡＮＤゲートにより閉回路を構成し、前記第２インバータに前記伝送ゲートの出力が入力され、かつ、前記第１クロックドＮＡＮＤゲートにリセット信号が入力される第２ラッチ回路と、を備え、前記マスタラッチおよび前記スレーブラッチを構成する各要素はゲートアレイを構成するＳＯＧを用いて構成され、前記ＳＯＧの基本セルは、３連のＮ型トランジスタと、これに対応する３連のＰ型トランジスタとからなり、前記３連のＮ型トランジスタは、２連の通常サイズの主トランジスタと、通常サイズよりも小さなサイズの１つの補助トランジスタとからなり、前記３連のＰ型トランジスタは、２連の通常サイズの主トランジスタと、通常サイズよりも小さなサイズの１つの補助トランジスタとからなる。
【００１４】
第６の発明は、第５の発明において、前記マスタラッチおよびスレーブラッチに、クロックをそれぞれ供給するクロック供給回路をさらに備え、前記クロック供給回路は、クロックを受け取って反転する第３インバータと、第３インバータの出力を反転する第４インバータとからなり、前記第３および第４インバータは、前記ゲートアレイを用いて構成される。
【００１５】
第７の発明は、第５または第６の発明において、前記第１および第２イネーブル付きクロックドインバータは、それぞれ、第１ＣＭＯＳインバータと、この第１ＣＭＯＳインバータの出力の論理をオンオフ制御する２つの第１スイッチと、スキャンイネーブル信号に基づいて前記第１相補インバータと電源およびグランドとの間の接続をオンオフ制御する２つの第２スイッチと、からなり、前記第１ＣＭＯＳインバータは、前記基本セルを構成するＰ型およびＮ型の主トランジスタで構成し、前記２つの第１スイッチは、その同じ基本セルを構成するＰ型およびＮ型の補助トランジスタで構成し、前記２つの第２スイッチは、その同じ基本セルを構成するＰ型およびＮ型の主トランジスタで構成し、前記第１クロックドインバータは、第１ＣＭＯＳインバータと、この第１ＣＭＯＳインバータの出力をオンオフ制御する２つの第３スイッチとからなり、前記第１ＣＭＯＳインバータは、前記基本セルを構成するＰ型およびＮ型の主トランジスタで構成し、前記２つの第３スイッチは、その同じ基本セルを構成するＰ型およびＮ型の補助トランジスタで構成し、前記第１クロックドＮＡＮＤゲートは、ＮＡＮＤゲートと、このＮＡＮＤゲートの電源およびグランドとの接続をオンオフ制御する第４スイッチとからなり、前記ＮＡＮＤゲートは、前記基本セルを構成するＰ型およびＮ型の４つの主トランジスタで構成し、前記２つの第４スイッチは、その同じ基本セルの残りのＰ型およびＮ型の２つの補助トランジスタで構成し、前記第１インバータは、前記基本セルを構成するＰ型およびＮ型の補助トランジスタで構成し、前記第１ＮＡＮＤゲート、前記伝送ゲート、および前記第２インバータは、それぞれ、前記基本セルを構成するＰ型およびＮ型の主トランジスタで構成した。
【００１６】
第８の発明は、第６または第７の発明において、前記第３インバータはＣＭＯＳインバータからなり、そのＣＭＯＳインバータは、前記基本セルを構成するＰ型およびＮ型の補助トランジスタで構成し、前記第４インバータはＣＭＯＳインバータからなり、そのＣＭＯＳインバータは、その同じ基本セルを構成するＰ型の２つの主トランジスタおよびＮ型の２つの主トランジスタをカスケード接続して構成した。
【００１７】
第９の発明は、マスタラッチとスレーブラッチからなるマスタスレーブ型フリップフロップ回路であって、前記マスタラッチは、通常動作時にデータを入力する第１イネーブル付きクロックドインバータと、テスト動作時にスキャンデータを入力する第２イネーブル付きクロックドインバータと、スキャンイネーブル信号に基づき、前記第１イネーブル付きクロックドインバータの動作と、前記第２イネーブル付きクロックドインバータの動作とを選択的に制御する第１インバータと、第１ＮＡＮＤゲートおよび第１クロックドＮＡＮＤゲートにより閉回路を構成し、前記第１ＮＡＮＤゲートに前記第１または第２イネーブル付きクロックドインバータからの出力の論理、およびセット信号がそれぞれ入力され、かつ、前記第１クロックドＮＡＮＤゲートにリセット信号が入力される第１ラッチ回路と、を備え、前記スレーブラッチは、前記第１ラッチ回路からの出力が入力される伝送ゲートと、第２ＮＡＮＤゲートおよび第２クロックドＮＡＮＤゲートにより閉回路を構成し、前記第２ＮＡＮＤゲートにリセット信号が入力され、かつ、前記第２クロックドＮＡＮＤゲートにセット信号が入力される第２ラッチ回路と、を備え、前記マスタラッチおよび前記スレーブラッチを構成する各要素はゲートアレイを構成するＳＯＧを用いて構成され、前記ＳＯＧの基本セルは、３連のＮ型トランジスタと、これに対応する３連のＰ型トランジスタとからなり、前記３連のＮ型トランジスタは、２連の通常サイズの主トランジスタと、通常サイズよりも小さなサイズの１つの補助トランジスタとからなり、前記３連のＰ型トランジスタは、２連の通常サイズの主トランジスタと、通常サイズよりも小さなサイズの１つの補助トランジスタとからなる。
【００１８】
第１０の発明は、第９の発明において、前記マスタラッチおよびスレーブラッチに、クロックをそれぞれ供給するクロック供給回路をさらに備え、前記クロック供給回路は、クロックを受け取って反転する第３インバータと、第３インバータの出力を反転する第４インバータとからなり、前記第３および第４インバータは、前記ゲートアレイを用いて構成される。
【００１９】
第１１の発明は、第９または第１０の発明において、前記第１および第２イネーブル付きクロックドインバータは、それぞれ、第１ＣＭＯＳインバータと、この第１ＣＭＯＳインバータの出力の論理をオンオフ制御する２つの第１スイッチと、スキャンイネーブル信号に基づいて前記第１相補インバータと電源およびグランドとの間の接続をオンオフ制御する２つの第２スイッチと、からなり、前記第１ＣＭＯＳインバータは、前記基本セルを構成するＰ型およびＮ型の主トランジスタで構成し、前記２つの第１スイッチは、その同じ基本セルを構成するＰ型およびＮ型の補助トランジスタで構成し、前記２つの第２スイッチは、その同じ基本セルを構成するＰ型およびＮ型の主トランジスタで構成し、前記第１クロックドＮＡＮＤゲートおよび前記第２クロックドＮＡＮＤゲートは、それぞれ、ＮＡＮＤゲートと、このＮＡＮＤゲートの電源およびグランドとの接続をオンオフ制御する第３スイッチとからなり、前記ＮＡＮＤゲートは、基本セルを構成するＰ型およびＮ型の４つの主トランジスタで構成し、前記第３スイッチは、その同じ基本セルの残りのＰ型およびＮ型の２つの補助トランジスタで構成し、前記前記第１インバータは、前記基本セルを構成するＰ型およびＮ型の補助トランジスタで構成し、前記第１ＮＡＮＤゲート、前記伝送ゲート、および前記第２ＮＡＮＤゲートは、それぞれ、前記基本セルを構成するＰ型およびＮ型の主トランジスタで構成した。
【００２０】
第１２の発明は、第１０または第１１の発明において、前記第３インバータはＣＭＯＳインバータからなり、そのＣＭＯＳインバータは、前記基本セルを構成するＰ型およびＮ型の補助トランジスタで構成し、前記第４インバータはＣＭＯＳインバータからなり、そのＣＭＯＳインバータは、その同じ基本セルを構成するＰ型の２つの主トランジスタおよびＮ型の２つの主トランジスタをカスケード接続して構成した。
【００２１】
このような構成からなる本発明によれば、ゲートアレイを用いて実現する場合に、消費電力およびＥＭＩの低減化を図ることができる。
また、本発明によれば、ゲートアレイを用いて実現する場合に、各種の論理回路の形成に際して基本セルを効果的に活用できる上に、配線リソースを確保して配線の容易化を図ることができる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施形態について、図面を参照して説明する。
〔第１実施形態〕
本発明のマスタスレーブ型フリップフロップ回路に係る第１実施形態は、図１に示すように、マスタラッチ１と、スレーブラッチ２と、これらにクロックを供給するクロック供給回路３とを備え、クロックの立ち上がりで動作するとともに、リセット（クリア）機能を有する。
【００２３】
また、第１実施形態は、集積回路のテスト容易化設計の１つであるスキャン設計に適用でき、テスト動作時にスキャンデータを取り込んで保持でき、通常動作時にデータを取り込んで保持できようになっている。
さらに、第１実施形態は、マスタラッチ１、スレーブラッチ２、およびクロック供給回路３を構成する各要素を基本セルを用いて構成し、その基本セルは、図２に示すような６つのＭＯＳトランジスタからなることを特徴とする。その基本セルの構成については後述する。
【００２４】
マスタラッチ１は、通常動作時には入力端子４ａに供給されるデータＤを入力し、テスト動作時には入力端子４ｂに供給されるスキャンデータＳＩを入力し、入力データを、クロック端子５に入力されるクロックＣの論理に応じて取り込んだり、保持したりする。また、クロック端子５に入力されるクロックＣの論理によらず、リセット端子８に入力されるリセット信号Ｒで、マスタラッチ１内の状態をリセットする。このため、マスタラッチ１は、インバータ１１と、イネーブル付きクロックドインバータ１２、１３と、ラッチ回路１４とからなる。
【００２５】
イネーブル付きクロックドインバータ１２、１３は、スキャンイネーブル信号入力端子１０に入力されるスキャンイネーブル信号ＳＥとこのスキャンイネーブル信号ＳＥをインバータ１１で論理反転した信号によって、入力端子４ａに入力されるデータＤと、入力端子４ｂに入力されるスキャンデータＳＩとを、選択的に入力する。
ラッチ回路１４は、インバータ１５および２入力のクロックドＮＡＮＤゲート１６により閉回路を構成し、データの取り込み、保持ができるようになっている。また、マスタラッチ１内の状態をリセットするために、クロックドＮＡＮＤゲート１６の入力端子には、リセット信号Ｒが入力される。
【００２６】
スレーブラッチ２は、マスタラッチ１からのデータを、クロック端子５に入力されるクロックＣの論理に応じて取り込んだり、保持したりするとともに出力端子６に出力する。また、スレーブラッチ２は、クロック端子５に入力されるクロックＣの論理によらず、リセット信号Ｒによってスレーブラッチ内の状態をリセットする。このため、スレーブラッチ２は、伝送ゲート２１と、ラッチ回路２２と、インバータ２５とからなる。
【００２７】
ラッチ回路２２は、２入力のＮＡＮＤゲート２３およびクロックドインバータ２４により閉回路を構成し、マスタラッチ１からのデータを取り込んだり、保持したりできるようになっている。また、スレーブラッチ２内の状態をリセットするために、ＮＡＮＤゲート２３の入力端子には、リセット信号Ｒが入力される。ラッチ回路２２で保持されるデータは、インバータ２５を介して出力端子６から出力される。
【００２８】
クロック供給回路３は、クロック端子５に入力されるクロックＣを受け取って反転するインバータ３１と、インバータ３１の出力を反転してクロックＣを得るインバータ３２とからなる。インバータ３１で反転された反転クロック／Ｃは、イネーブル付きクロックドインバータ１２、１３、クロックドＮＡＮＤゲート１６、伝送ゲート２１、およびクロックドインバータ２４にそれぞれ供給される。同様に、インバータ３２から出力されるクロックＣは、イネーブル付きクロックドインバータ１２、１３、クロックドＮＡＮＤゲート１６、伝送ゲート２１、およびクロックドインバータ２４にそれぞれ供給される。
【００２９】
従って、クロックドＮＡＮＤゲート１６、伝送ゲート２１、およびクロックドインバータ２４は、それぞれクロックで動作するスイッチとして機能する。また、イネーブル付きクロックドインバータ１２、１３は、それぞれクロックとスキャンイネーブル信号ＳＥで動作するスイッチとして機能する。
このため、例えば、イネーブル付きクロックドインバータ１２およびクロックドインバータ２４がオンのときには、クロックドＮＡＮＤゲート１６および伝送ゲート２１がオフになる。逆に、イネーブル付きクロックドインバータ１２およびクロックドインバータ２４がオフのときには、クロックドＮＡＮＤゲート１６および伝送ゲート２１がオンになる。
【００３０】
（基本セルの構成）
次に、第１実施形態が適用されるゲートアレイを構成するＳＯＧ（Ｓｅａ  Ｏｆ  Ｇａｔｅ）の基本セルの構成（レイアウト）について、図２を参照して説明する。
基本セル７は、図２に示すように、半導体基板（図示せず）上にＮＭＯＳ素子領域７１とＰＭＯＳ素子領域７５が設けられ、ＮＭＯＳ素子領域７１に形成されるＮ型の３つのＭＯＳトランジスタ７２〜７４と、ＰＭＯＳ素子領域７５に形成されるＰ型の３つのＭＯＳトランジスタ７６〜７８とからなる。
【００３１】
ＭＯＳトランジスタ７２〜７４とＭＯＳトランジスタ７６〜７８とは、図示のように、所定間隔をおいて対向して配置されている。ＭＯＳトランジスタ７２〜７４は、これらが３つ連なって形成され、ゲート電極７２１、７３１、７４１をそれぞれ備えている。ＭＯＳトランジスタ７６〜７８は、これらが３つ連なって形成され、ゲート電極７６１、７７１、７８１をそれぞれ備えている。
【００３２】
３連のＮ型のＭＯＳトランジスタ７２〜７４は、図２のように、２連の通常サイズの主ＭＯＳトランジスタ７２、７３と、通常サイズよりも小さなサイズの補助ＭＯＳトランジスタ７４とからなる。同様に、３連のＰ型のＭＯＳトランジスタ７６〜７８は、２連の通常サイズの主ＭＯＳトランジスタ７６、７７と、通常サイズよりも小さなサイズの補助トランジスタ７８とからなる。
ここで、補助トランジスタ７４のサイズ（チャネル幅Ｗとチャネル長Ｌの比（Ｗ／Ｌ））は、主ＭＯＳトランジスタ７２、７３よりも相対的に小さければ良く、例えば主ＭＯＳトランジスタのサイズの１／３〜２／３のサイズであれば良い。補助ＭＯＳトランジスタ７８のサイズについても同様である。
【００３３】
（各部の具体的な構成）
第１実施形態では、マスタラッチ１、スレーブラッチ２、およびクロック供給回路３を構成する各要素を、図２に示す基本セル７のＭＯＳトランジスタを用いて実現するので、その構成例を図３〜図１０を参照して説明する。
図１のマスタラッチ１の構成要素として、イネーブル付きクロックドインバータ１２、１３を採用するようにしたが、その理由は以下の通りである。
【００３４】
すなわち、イネーブル付きクロックドインバータを、ＣＭＯＳからなる論理回路（インバータなど）と伝送ゲートで構成すると、入力端子４ａに入力されるデータＤがハイ・インピーダンスになった場合に、インバータで貫通電流が生じて、素子の破壊が起こる可能性がある。また、基本セル７を用いて伝送ゲートを構成するには、レイアウトの制約上、一対となるＰ型とＮ型のＭＯＳトランジスタのソース電極同士、およびドレイン電極同士を接続する必要が生ずる。
【００３５】
また、入力端子４ａからのデータＤの初段に論理回路を使用せず、伝送ゲートの２段のみとする構成が可能である。この場合には、伝送ゲートを構成するＭＯＳトランジスタのオン抵抗により、電源電圧が低い場合には、データＤを次段に伝送できなくなるおそれがある。
そこで、第１実施形態では、マスタラッチ１の構成要素としてイネーブル付きクロックドインバータを使用することで、上記の不具合を解消するようにした。
【００３６】
イネーブル付きクロックドインバータは、図３（Ａ）に示す第１のタイプと、同図（Ｂ）に示す第２のタイプとが考えられる。
第１のタイプは、Ｎ型とＰ型のＭＯＳトランジスタＰ２、Ｎ２からなるＣＭＯＳインバータと、Ｎ型とＰ型のＭＯＳトランジスタＰ１、Ｎ１からなる２つのスイッチ素子と、Ｎ型とＰ型のＭＯＳトランジスタＰ３、Ｎ３からなる２つのスイッチ素子とからなる。
【００３７】
第２のタイプは、Ｎ型とＰ型のＭＯＳトランジスタＰ１、Ｎ１からなるＣＭＯＳインバータと、Ｎ型とＰ型のＭＯＳトランジスタＰ２、Ｎ２からなる２つのスイッチ素子と、Ｎ型とＰ型のＭＯＳトランジスタＰ３、Ｎ３からなる２つのスイッチ素子とからなる。
第１のタイプでは、クロックでオフとなっているＭＯＳトランジスタＰ１がオンになって電源が供給されるときには、そのオンしたＭＯＳトランジスタＰ１は、ＭＯＳトランジスタＰ２のオン抵抗または寄生容量を充電してからでないと、負荷を駆動して出力が変化できない。
【００３８】
一方、第２のタイプでは、クロックでオフとなっているＭＯＳトランジスタＰ２がオンになるとき、ＭＯＳトランジスタＰ１には電源電圧ＶＤＤが印加されているのでＭＯＳトランジスタＰ１の電位は確定している。このため、ＭＯＳトランジスタＰ２は負荷を駆動するだけで良く、第２のタイプの方が遅延時間が少ない。
そこで、図１のマスタラッチ１を構成するイネーブル付きクロックドインバータ１２、１３は、図３（Ｂ）の第２のタイプの回路を採用した。
【００３９】
すなわち、図１のイネーブル付きクロックドインバータ１２、１３は、図３（Ｂ）に示すように、Ｐ型とＮ型のＭＯＳトランジスタＰ１、Ｎ１で構成するＣＭＯＳインバータと、このＣＭＯＳインバータの出力の論理をオンオフ制御するスイッチ素子であるＰ型とＮ型のＭＯＳトランジスタＰ２、Ｎ２と、ＣＭＯＳインバータと電源およびグランドとの接続を行うＰ型とＮ型のＭＯＳトランジスタＰ２、Ｎ２とからなる。ＭＯＳトランジスタＰ１、Ｎ１はゲート電極が共通接続され、共通接続部に入力信号ＩＮが供給される。ＭＯＳトランジスタＰ２、Ｎ２のゲート電極には、クロックＣ、／Ｃがそれぞれ供給される。ＭＯＳトランジスタＰ３、Ｎ３のゲート電極には、イネーブル信号ＥＮ、／ＥＮがそれぞれ供給される。
【００４０】
上記のＣＭＯＳインバータを構成するＰ型とＮ型のＭＯＳトランジスタＰ１、Ｎ１と、スイッチ素子を構成するＰ型とＮ型のＭＯＳトランジスタＰ３、Ｎ３は、図２の基本セル７の主ＭＯＳトランジスタ７２、７３、７６、７７の２組を使用して形成する。また、スイッチ素子を構成するＰ型とＮ型のＭＯＳトランジスタＰ２、Ｎ２は、その同じ基本セル７の補助ＭＯＳトランジスタ７４、７８を使用して形成する。
【００４１】
図１のインバータ１１は、図４に示すように、Ｐ型のＭＯＳトランジスタＰ４とＮ型のＭＯＳトランジスタＮ４で構成するＣＭＯＳインバータからなる。そのＰ型とＮ型のＭＯＳトランジスタＰ４、Ｎ４は、図２の基本セル７の補助ＭＯＳトランジスタ７４、７８を使用して形成する。
このように、基本セル７の補助ＭＯＳトランジスタ７４、７８を使用してインバータ１１を形成するようにしたのは、以下の理由による。すなわち、インバータ１１のゲート容量は、チップレベルでのレイアウトの際に、スキャンデータのラインとしてバッファリングされるため、トランジスタサイズが小さいほうが好ましいためである。
【００４２】
図１のラッチ回路１４を構成するインバータ１５は、図５に示すように、Ｐ型のＭＯＳトランジスタＰ５とＮ型のＭＯＳトランジスタＮ５で構成するＣＭＯＳインバータからなる。そのＣＭＯＳインバータを構成するＰ型とＮ型のＭＯＳトランジスタＰ５、Ｎ５は、図２の基本セル７の主ＭＯＳトランジスタ７２、７３、７６、７７のうちの一組を使用して形成する。主ＭＯＳトランジスタを使用するのは、インバータ１５は、図１に示すように、入力端子４ａ、４ｂから出力端子６に至るデータの伝搬経路上にあるからである。
【００４３】
図１のラッチ回路１４を構成するクロックドＮＡＮＤゲート１６は、図６に示すように、並列結合されるＰ型のＭＯＳトランジスタＰ７、Ｐ８と、直列結合されるＮ型のＭＯＳトランジスタＮ６、Ｎ７とからなるＮＡＮＤゲートを備えている。さらに、そのＮＡＮＤゲートと電源電圧ＶＤＤ、接地電圧ＶＳＳとのオンオフ制御を行う、スイッチ素子であるＰ型のＭＯＳトランジスタＰ６およびＮ型のＭＯＳトランジスタＮ８を備えている。
【００４４】
ＮＡＮＤゲートを構成するＭＯＳトランジスタＰ８、Ｎ６のゲート電極には入力信号ＩＮ１が入力され、ＭＯＳトランジスタＰ７、Ｎ７の各ゲート電極には入力信号ＩＮ２が入力される。ＭＯＳトランジスタＰ６、Ｎ８のゲート電極には、クロックＣ、／Ｃがそれぞれ供給される。
クロックドＮＡＮＤゲート１６が、図６に示すように、ＭＯＳトランジスタＰ６、Ｎ８を電源側に設ける回路を採用するのは、以下の理由による。すなわち、クロックドＮＡＮＤゲート１６は、イネーブル付きクロックドインバータ１２、１３とワイヤドオア（Ｗｉｒｅｄ  ＯＲ）の論理を構成している。このため、クロックドＮＡＮＤゲート１６は、イネーブル付きクロックドインバータ１２、１３とは逆に遅延が大きくなる図６の回路を採用した。
【００４５】
クロックドＮＡＮＤゲート１６は、ＮＡＮＤゲートを構成するＰ型のＭＯＳトランジスタＰ７、Ｐ８とＮ型のＭＯＳトランジスタＮ６、Ｎ７を、図２の基本セル７の主ＭＯＳトランジスタ７２、７３、７６、７７を使用して形成する。また、スイッチ素子を構成するＰ型とＮ型のＭＯＳトランジスタＰ６、Ｎ８は、その同じ基本セル７の補助ＭＯＳトランジスタ７４、７８を使用して形成する。従って、図６のクロックドＮＡＮＤゲート１６は、図２の基本セル７のみで構成できる。
【００４６】
図１の伝送ゲート２１は、図７に示すように、Ｐ型のＭＯＳトランジスタＰ９とＮ型のＭＯＳトランジスタＮ９からなり、これらが並列に接続されている。ＭＯＳトランジスタＰ９、Ｎ９のゲート電極には、クロックＣ、／Ｃがそれぞれ供給される。伝送ゲート２１を構成するＰ型とＮ型のＭＯＳトランジスタＰ９、Ｎ９は、図２の基本セル７の主ＭＯＳトランジスタ７２、７３、７６、７７のうちの一組を使用して形成する。このように、主ＭＯＳトランジスタを使用するのは、伝送ゲート２１は、図１に示すように、入力端子４ａ、４ｂから出力端子６に至るデータの伝搬経路上にあるからである。
【００４７】
図１のラッチ回路２２を構成するＮＡＮＤゲート２３は、図８に示すように、並列結合されるＰ型のＭＯＳトランジスタＰ１０、Ｐ１１と、直列結合されるＮ型のＭＯＳトランジスタＮ１０、Ｎ１１とからなる。ＭＯＳトランジスタＰ１１、Ｎ１１の各ゲート電極には、入力信号ＩＮ１としてリセット信号Ｒが入力される。ＭＯＳトランジスタＰ１０、Ｎ１０の各ゲート電極には、入力信号ＩＮ２としてデータが入力される。
【００４８】
また、ＮＡＮＤゲート２３は、図８に示すように、入力端子４ａ、４ｂから出力端子６に至るデータの伝搬経路上にあり、データが入力される。このため、データの入力されるＭＯＳトランジスタＰ１０、Ｎ１０は、図２の基本セル７の主ＭＯＳトランジスタ７２、７３、７６、７７のうちの一組を使用して形成するようにした。また、ＮＡＮＤゲート２３には、リセット信号Ｒが入力され、そのリセット信号ラインはバッファリングされるので、小さいＭＯＳトランジスタの方が好ましい。このため、リセット信号Ｒが入力されるＭＯＳトランジスタＰ１１、Ｎ１１は、その同じ基本セル７の補助ＭＯＳトランジスタ７４、７８を使用して形成した。
【００４９】
図１のラッチ回路２２を構成するクロックドインバータ２４は、図９に示すように、Ｐ型のＭＯＳトランジスタＰ１２とＮ型のＭＯＳトランジスタＮ１２で構成するＣＭＯＳインバータと、このＣＭＯＳインバータと電源電圧ＶＤＤ、接地電圧ＶＳＳとのオンオフ制御を行うスイッチ素子であるＰ型ＭＯＳトランジスタＰ１３およびＮＭＯＳトランジスタＮ１３とからなる。ＭＯＳトランジスタＰ１２、Ｎ１２はゲート電極が共通接続され、共通接続部に入力信号ＩＮが供給される。ＭＯＳトランジスタＰ１３、Ｎ１３のゲート電極には、クロックＣ、／Ｃがそれぞれ供給される。
【００５０】
クロックドインバータ２４が図９のような回路を採用するのは、クロックドインバータ２４は、伝送ゲート２１とワイヤドオアの論理を構成している。このため、クロックドインバータ２４は、伝送ゲート２１とは逆に遅延が大きくなる図９に示す回路を採用した。
上記のＣＭＯＳインバータを構成するＰ型とＮ型のＭＯＳトランジスタＰ１２、Ｎ１２は、図２の基本セル７の主ＭＯＳトランジスタ７２、７３、７６、７７のうちの一組を使用して形成する。また、スイッチ素子を構成するＰ型とＮ型のＭＯＳトランジスタＰ１３、Ｎ１３は、その同じ基本セル７の補助ＭＯＳトランジスタ７４、７８を使用して形成する。
【００５１】
図１のインバータ２５は、図１および図５に示すインバータ１５と同様に構成する。その理由は、インバータ２５は、インバータ１５と同様に、入力端子４ａ、４ｂから出力端子６に至るデータの伝搬経路上にあるからである（図１参照）。
図１のインバータ３１は、図４に示すように、Ｐ型のＭＯＳトランジスタＰ４とＮ型のＭＯＳトランジスタＮ４で構成するＣＭＯＳインバータからなる。そのＰ型とＮ型のＭＯＳトランジスタＰ４、Ｎ４は、図２の基本セル７の補助ＭＯＳトランジスタ７４、７８を使用して形成する。
【００５２】
このように、基本セル７の補助ＭＯＳトランジスタ７４、７８を使用してインバータ３１を形成するようにしたのは、以下の理由による。すなわち、インバータ３１のゲート容量は、チップレベルでのレイアウトの際に、クロックラインとしてバッファリングされるため、トランジスタサイズが小さいほうが好ましいためである。
図１のインバータ３２は、図１０に示すように、Ｐ型のＭＯＳトランジスタＰ１４、Ｐ１５およびＮ型のＭＯＳトランジスタＮ１４、Ｎ１５をカスケード接続し、ＣＭＯＳインバータを構成する。そのＣＭＯＳインバータを構成するＭＯＳトランジスタＰ１４、Ｐ１５、Ｎ１４、Ｎ１５は、図２の基本セル７の主ＭＯＳトランジスタ７２、７３、７６、７７を使用して形成する。
【００５３】
このようにインバータ３２を形成したのは、以下の理由による。すなわち、インバータ３２は、回路構成上で必要な論理回路であるが、ファンアウト（Ｆａｎ  Ｏｕｔ）並びに貫通電流量を考慮すると、サイズの小さなＭＯＳトランジスタで十分であるが、インバータ３１を形成した基本セル７の補助ＭＯＳトランジスタ７４、７８を使用できない。
そこで、インバータ３２を、基本セル７の主ＭＯＳトランジスタ７２、７３、７６、７７をカスケード接続してＣＭＯＳインバータを構成し、補助ＭＯＳトランジスタ７４、７８によるＣＭＯＳインバータと等価の回路を得るようにした。これにより、インバータ３１、３２は、同一の基本セル７によって形成することができ、基本セル７を有効に活用することができる。
【００５４】
（ゲートアレイによる具体的な構成）
第１実施形態は、図２の基本セル７を有するゲートアレイで構成されるので、その構成例について図１１〜図１３を参照して説明する。
図１１は、この第１実施形態が適用されるゲートアレイのレイアウト例を示し、このゲートアレイは図示のように、半導体基板上（図示せず）に図２の基本セル７と同じ多数の基本セル７ａ、７ｂ・・・が規則的に配置されている。この例では、２つの基本セル７ａ、７ｂが配置されている。基本セル７ａ、７ｂの左右には、基本セル同士を電気的に分離するためのストッパ７９ａ、７９ｂが、図示のようにそれぞれ配置されている。
【００５５】
図１２は、図１１の構成の上に絶縁物を介して形成される第１層の配線例を示す平面図である。この第１層の各配線パターンは、四角形の黒印で表記されるコンタクト・ホールを介して、図１１に示す各部と電気的に接続されている。また、図１２の第１層の所定の配線パターンは、×印を含む四角形で表記されるコンタクト・ホールを介して、図１３の第２層の配線パターンと電気的に接続されている。
【００５６】
図１２の第１層には、例えば図示のように、電源電圧ＶＤＤが供給される配線パターン７９１と、接地電圧ＶＳＳが供給される配線パターン７９２とが配置されている。配線パターン７９１は、コンタクト・ホールを介して、図１１のストッパ７９ｂなどに電気的に接続されている。また、配線パターン７９２は、コンタクト・ホールを介して、図１１のストッパ７９ａなどに電気的に接続されている。
【００５７】
図１３は、図１２の第２層の上に絶縁物を介して形成される第２層の配線例を示す平面図である。この第２層には、図示のような縦方向の配線パターンが配置され、その各配線パターンは×印を含む四角形で表記されるコンタクト・ホールを介して、図１２の第１層の所定の配線パターンに電気的に接続されている。
以上説明したように、第１実施形態では、マスタスレーブ型のフリップフロップをゲートアレイを用いて構成するようにし、そのゲートアレイの基本セルは、図２に示すように、４つの主ＭＯＳトランジスタと２つの補助ＭＯＳトランジスタからなるものを使用するようにした。さらに、フリップフロップを構成する各部の論理回路は、その用途と機能に応じて最適になるように、その６つのＭＯＳトランジスタを組み合わせて構成するようにした。
【００５８】
このため、第１実施形態によれば、消費電力の低減化、およびＥＭＩの低減化を図ることができる。また、第１実施形態によれば、各種の論理回路の形成に際して基本セルを効果的に活用できる上に、配線リソースを確保して配線の容易化を図ることができる。
次に、第１実施形態のＥＭＩの低減化の具体的な効果を確認するために、第１実施形態と図１９に示す従来のフリップフロップ（従来回路）について、電源電流に含まれるノイズの周波数成分の測定をそれぞれ行ったので、その測定結果を図１４に示す。
【００５９】
図１４（Ａ）はその測定結果を示し、曲線ａは第１実施形態の電源電流のノイズであり、曲線ｂは従来回路の電源電流のノイズである。同図（Ｂ）は、その両者の差をとったものである。
図１４によれば、従来回路に比べて第１実施形態では、周波数が３００〔ＭＨｚ〕以上の領域において、電源電流のノイズが減少していることがわかる。また、図１４（Ｂ）によれば、周波数が９００〔ＭＨｚ〕付近において、最大の効果が得られている。
【００６０】
〔第２実施形態〕
本発明のマスタスレーブ型フリップフロップ回路に係る第２実施形態は、図１５に示すように、マスタラッチ１ａと、スレーブラッチ２ａと、これらにクロックを供給するクロック供給回路３とを備え、クロックの立ち上がりで動作するとともに、セット機能を有する。
【００６１】
また、第２実施形態は、集積回路のテスト容易化設計の１つであるスキャン設計に適用でき、テスト動作時にスキャンデータを取り込んで保持でき、通常動作時にデータを取り込んで保持できようになっている。
すなわち、第２実施形態は、図１に示す第１実施形態の構成を基本にし、図１のマスタラッチ１とスレーブラッチ２を、マスタラッチ１ａとスレーブラッチ２ａに置き換えたものである。
なお、第２実施形態は、第１実施形態の構成を基本とするので、同一構成要素には同一符号を付してその説明はできるだけ省略する。
【００６２】
マスタラッチ１ａは、通常動作時には入力端子４ａに供給されるデータＤを入力し、テスト動作時には入力端子４ｂに供給されるスキャンデータＳＩを入力し、入力データを、クロック端子５に入力されるクロックＣの論理に応じて取り込んだり、保持したりする。また、クロック端子５に入力されるクロックＣの論理によらず、セット端子９に入力されるセット信号Ｓでマスタラッチ１ａ内の状態をセットできる。このため、マスタラッチ１ａは、インバータ１１と、イネーブル付きクロックドインバータ１２、１３と、ラッチ回路１４ａとからなる。
【００６３】
ラッチ回路１４ａは、２入力のＮＡＮＤゲート１５ａおよびクロックドインバータ１６ａにより閉回路を構成し、データの取り込み、保持ができるようになっている。また、マスタラッチ１ａ内の状態をセットするために、ＮＡＮＤゲート１５ａの入力端子には、セット信号Ｓが入力される。
スレーブラッチ２ａは、マスタラッチ１ａからのデータを、クロック端子５に入力されるクロックＣの論理に応じて取り込んだり、保持したりするとともに出力端子６に出力する。また、スレーブラッチ２ａは、クロック端子５に入力されるクロックＣの論理によらず、セット信号Ｓによってスレーブラッチ内の状態をリセットする。このため、スレーブラッチ２ａは、伝送ゲート２１と、ラッチ回路２２ａと、インバータ２５とからなる。
【００６４】
ラッチ回路２２ａは、インバータ２３ａおよび２入力のクロックドＮＡＮＤゲート２４ａにより閉回路を構成し、データを保持できるようになっている。また、データをセットするために、クロックドＮＡＮＤゲート２４ａの入力端子には、セット信号Ｓが入力される。ラッチ回路２２ａで保持されるデータは、インバータ２５を介して出力端子６から出力される。
インバータ３１で反転された反転クロック／Ｃおよびインバータ３２から出力されるクロックＣは、イネーブル付きイネーブルクロックド１２、１３、クロックドインバータ１６ａ、伝送ゲート２１、およびクロックドＮＡＮＤゲート２４ａにそれぞれ供給される。
【００６５】
次に、第２実施形態では、マスタラッチ１ａ、スレーブラッチ２ａ、およびクロック供給回路３を構成する各要素を、図２に示す基本セル７のＭＯＳトランジスタを用いて実現するので、その構成例を説明する。
第２実施形態の構成を図１の第１実施形態の構成と比較すると、ラッチ回路１４ａおよびラッチ回路２２ａの構成が異なり、他の部分の構成は、第１実施形態の構成と同一であるので、その説明は省略する。
【００６６】
ラッチ回路１４ａを構成するＮＡＮＤゲート１５ａは、図１６に示すように、並列結合されるＰ型のＭＯＳトランジスタＰ１６、Ｐ１７と、直列結合されるＮ型のＭＯＳトランジスタＮ１６、Ｎ１７とからなる。ＭＯＳトランジスタＰ１６、Ｎ１６の各ゲート電極には、入力信号ＩＮ１としてデータが入力される。ＭＯＳトランジスタＰ１７、Ｎ１７の各ゲート電極には、入力信号ＩＮ２としてセット信号Ｓが入力される。
【００６７】
また、ＮＡＮＤゲート１５ａは、図１５に示すように、入力端子４ａ、４ｂから出力端子６に至るデータの伝搬経路上にあり、データが入力される。このため、データの入力されるＭＯＳトランジスタＰ１６、Ｎ１６は、図２の基本セル７の主ＭＯＳトランジスタ７２、７３、７６、７７のうちの一組を使用して形成するようにした。また、ＮＡＮＤゲート１５ａには、セット信号Ｓが入力され、そのセット信号ラインはバッファリングされるので、小さいＭＯＳトランジスタの方が好ましい。このため、セット信号Ｓが入力されるＭＯＳトランジスタＰ１７、Ｎ１７は、その同じ基本セル７の補助ＭＯＳトランジスタ７４、７８を使用して形成するようにした。
【００６８】
ラッチ回路１４ａを構成するクロックドインバータ１６ａは、図１および図９に示すクロックドインバータ２４と同様に構成される。クロックドインバータ１６ａが図９のような回路を採用するのは、クロックドインバータ１６ａは、イネーブル付きクロックドインバータ１２、１３とワイヤドオアの論理を構成している。このため、クロックドインバータ１６ａは、イネーブル付きクロックドインバータ１２、１３とは逆に遅延が大きくなる図９に示す回路を採用した。
【００６９】
上記のＣＭＯＳインバータを構成するＰ型とＮ型のＭＯＳトランジスタＰ１２、Ｎ１２は、図２の基本セル７の主ＭＯＳトランジスタ７２、７３、７６、７７のうちの一組を使用して形成する。また、スイッチ素子を構成するＰ型とＮ型のＭＯＳトランジスタＰ１３、Ｎ１３は、その同じ基本セル７の補助ＭＯＳトランジスタ７４、７８を使用して形成する。
【００７０】
ラッチ回路２２ａを構成するインバータ２３ａは、図１および図５に示すインバータ１５と同様に構成される。その理由は、インバータ２３ａは、インバータ１５と同様に、入力端子４ａ、４ｂから出力端子６に至るデータの伝搬経路上にあるからである（図１５参照）。
ラッチ回路２２ａを構成するクロックドＮＡＮＤゲート２４ａは、図１および図６に示すクロックドＮＡＮＤゲート１６と同様に構成される。
【００７１】
クロックドＮＡＮＤゲート２４ａが、図６に示すように、ＭＯＳトランジスタＰ６、Ｎ８を電源側に設ける回路を採用するのは、以下の理由による。すなわち、クロックドＮＡＮＤゲート２４ａは、伝送ゲート２１とワイヤドオアの論理を構成している。このため、クロックドＮＡＮＤゲート２４ａは、伝送ゲート２１とは逆に遅延が大きくなる図６の回路を採用した。
以上説明した第２実施形態によれば、リセット信号によってデータをリセットすることができる上に、第１実施形態と同様の効果を実現できる。
【００７２】
〔第３実施形態〕
本発明のマスタスレーブ型フリップフロップ回路に係る第３実施形態は、図１７に示すように、マスタラッチ１ｂと、スレーブラッチ２ｂと、これらにクロックを供給するクロック供給回路３とを備え、クロックの立ち上がりで動作するとともに、セットおよびリセット機能を有する。
【００７３】
また、第３実施形態は、集積回路のテスト容易化設計の１つであるスキャン設計に適用でき、テスト動作モード時にスキャンデータを取り込んで保持でき、通常動作モード時にデータを取り込んで保持できようになっている。
すなわち、第３実施形態は、図１に示す第１実施形態の構成を基本にし、図１のマスタラッチ１とスレーブラッチ２を、マスタラッチ１ｂとスレーブラッチ２ｂに置き換えたものである。
なお、第３実施形態は、第１実施形態の構成を基本とするので、同一構成要素には同一符号を付してその説明はできるだけ省略する。
【００７４】
マスタラッチ１ｂは、通常動作時には入力端子４ａに供給されるデータＤを入力し、テスト動作時には入力端子４ｂに供給されるスキャンデータＳＩを入力し、入力データを、クロック端子５に入力されるクロックＣの論理に応じて取り込んだり、保持したりする。また、クロック端子５に入力されるクロックＣの論理によらず、セット端子９に入力されるセット信号Ｓでマスタラッチ１ｂ内の状態をセットでき、クロック端子５に入力されるクロックＣの論理に応じてリセット端子８に入力されるリセット信号Ｒによってマスタラッチ１ｂの内部状態をリセットできる。
【００７５】
このため、マスタラッチ１ｂは、インバータ１１と、イネーブル付きクロックドインバータ１２、１３と、ラッチ回路１４ｂとからなる。ラッチ回路１４ｂは、２入力のＮＡＮＤゲート１５ｂおよび２入力のクロックドＮＡＮＤゲート１６ｂにより閉回路を構成し、データを保持できるようになっている。また、データをセットするために、ＮＡＮＤゲート１５ｂの入力端子には、セット信号Ｓが入力される。さらに、データをリセットするために、クロックドＮＡＮＤゲート１６ｂの入力端子には、リセット信号Ｒが入力される。
【００７６】
スレーブラッチ２ｂは、マスタラッチ１ｂからのデータを、クロック端子５に入力されるクロックＣの論理に応じて取り込んだり、保持したりするとともに出力端子６に出力する。また、スレーブラッチ２ｂは、クロック端子５に入力されるクロックＣの論理によらずセット信号Ｓによってスレーブラッチの内部状態をセットできるとともに、クロック端子５に入力されるクロックＣの論理によらずリセット信号Ｒによってスレーブラッチの内部状態をリセットできるようになっている。
【００７７】
このため、スレーブラッチ２ｂは、伝送ゲート２１と、ラッチ回路２２ｂと、インバータ２５とからなる。ラッチ回路２２ｂは、２入力のＮＡＮＤゲート２３ｂおよび２入力のクロックドＮＡＮＤゲート２４ｂにより閉回路を構成し、データを保持できるようになっている。また、データをセットするために、クロックドＮＡＮＤゲート２４ｂの入力端子には、セット信号Ｓが入力される。さらに、データをリセットするために、ＮＡＮＤゲート２３ｂの入力端子には、リセット信号Ｒが入力される。
【００７８】
インバータ３１で反転された反転クロック／Ｃおよびインバータ３２から出力されるクロックＣは、イネーブル付きクロックドインバータ１２、１３、クッロクドＮＡＮＤゲート１６ｂ、２４ｂ、および伝送ゲート２１にそれぞれ供給される。
次に、第３実施形態では、マスタラッチ１ｂ、スレーブラッチ２ｂ、およびクロック供給回路３を構成する各要素を、図２に示す基本セル７のＭＯＳトランジスタを用いて実現するので、その構成例を説明する。
【００７９】
第３実施形態の構成を図１の第１実施形態の構成と比較すると、ラッチ回路１４ｂおよびラッチ回路２２ｂの構成が異なり、他の部分の構成は、第１実施形態の構成と同一であるので、その説明は省略する。
ラッチ回路１４ｂを構成するＮＡＮＤゲート１５ｂは、図１５および図１６のＮＡＮＤゲート１５ａと同様に構成する。ラッチ回路１４ｂを構成するクロックドＮＡＮＤゲート１６ｂは、図１および図６のクロックドＮＡＮＤゲート１６と同様に構成する。
【００８０】
ラッチ回路２２ｂを構成するＮＡＮＤゲート２３ｂは、図１および図８のＮＡＮＤゲート２３と同様に構成する。ラッチ回路２２ｂを構成するクロックドＮＡＮＤゲート２４ｂは、図１５および図６のクロックドＮＡＮＤゲート１６と同様に構成する。
以上説明した第３実施形態によれば、セット信号でデータがセットできる上に、リセット信号によってデータをリセットすることができ、かつ、第１実施形態と同様の効果を実現できる。
【００８１】
〔第４実施形態〕
本発明のマスタスレーブ型フリップフロップ回路に係る第４実施形態は、図１８に示すように、マスタラッチ１と、スレーブラッチ２と、これらにクロックを供給するクロック供給回路３とを備え、クロックの立ち下がりで動作するようにした。
すなわち、第４実施形態は、図１に示す第１実施形態の構成を基本にし、マスタラッチ１とスレーブラッチ２がクロックの立ち下がりで動作するように、クロック供給回路３から出力されるクロックの供給先を、図１から図１８のように変更したものである。
なお、上述の第２、第３の各実施形態は、クロックの立ち上がりで動作するようにしたが、クロックの立ち下がりで動作させるようにしても良い。この場合には、クロック供給回路３から出力されるクロックの供給先を、第４実施形態と同様に変更すれば良い。
【図面の簡単な説明】
【００８２】
【図１】本発明の第１実施形態の構成を示す回路図である。
【図２】第１実施形態が適用されるゲートアレイの基本セルのレイアウトを示す平面図である。
【図３】図１のイネーブル付きクロックドインバータの具体的な構成を示す回路図である。
【図４】図１のインバータの具体的な構成を示す回路図である。
【図５】図１の他のインバータの具体的な構成を示す回路図である。
【図６】図１のクロックドＮＡＮＤゲートの具体的な構成を示す回路図である。
【図７】図１の伝送ゲートの具体的な構成を示す回路図である。
【図８】図１のＮＡＮＤゲートの具体的な構成を示す回路図である。
【図９】図１のクロックドインバータの具体的な構成を示す回路図である。
【図１０】図１の他のインバータの具体的な構成を示す回路図である。
【図１１】第１実施形態をゲートアレイで構成した場合のゲートアレイのレイアウトの一部を示す平面図である。
【図１２】そのゲートアレイの第１層の配線例を示す平面図である。
【図１３】そのゲートアレイの第２層の配線例を示す平面図である。
【図１４】電源電流に含まれるノイズの周波数成分の測定結果を示す図である。
【図１５】本発明の第２実施形態の構成を示す回路図である。
【図１６】図１５のＮＡＮＤゲートの具体的な構成を示す回路図である。
【図１７】本発明の第３実施形態の構成を示す回路図である。
【図１８】本発明の第４実施形態の構成を示す回路図である。
【図１９】従来回路の構成例を示す回路図である。
【符号の説明】
【００８３】
１、１ａ、１ｂ・・・マスタラッチ、２、２ａ、２ｂ・・・スレーブラッチ、３・・・クロック供給回路、７・・・基本セル、１１・・・インバータ、１２、１３・・・イネーブル付きクロックドインバータ、１４、１４ａ、１４ｂ・・・ラッチ回路、１５・・・インバータ、１５ａ、１５ｂ・・・ＮＡＮＤゲート、１６、１６ｂ・・・クロックドＮＡＮＤゲート、１６ａ・・・クロックドインバータ、２１・・・伝送ゲート、２２、２２ａ、２２ｂ・・・ラッチ回路、２３、２３ｂ・・・ＮＡＮＤゲート、２３ａ・・・インバータ、２４・・・クロックドインバータ、２４ａ、２４ｂ・・・クロックドＮＡＮＤゲート、２５・・・インバータ、３１、３２・・・インバータ、７１・・・ＮＭＯＳ素子領域、７５・・・ＰＭＯＳ素子領域、７２、７３、７６、７７・・・主ＭＯＳトランジスタ、７４、７８・・・補助ＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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