(57)【要約】【課題】オンラインデータ解析処理の効率を向上することが可能な半導体試験装置を提供する。【解決手段】メモリテスタ１０１は、試験終了後にＤＵＴのサイズを解析サーバ１０４に通知し（ステップＳ３０１）、フェイルメモリに記憶されたフェイルビットデータのバッファリング及びフェイル情報の抽出を行う（ステップＳ３０２）。解析サーバ１０４は、並行してローカルメモリ上でＤＵＴと同じサイズの記憶領域を確保し、そのアドレス全てに正常ビットを予測的に書き込む（ステップＳ３０３）。メモリテスタ１０１は、抽出したフェイル情報のみを解析サーバ１０４に転送する（ステップＳ３０４）。解析サーバ１０４は、受信したフェイル情報に基づいてローカルメモリ上にフェイルビットを追加して書き込み（ステップＳ３０５）、データ解析を開始する（ステップＳ３０６）。【選択図】図２
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【特許請求の範囲】
【請求項１】
被試験対象の有する複数の記憶領域ごとに試験を行い、パス又はフェイルを表す判定結果を出力する判定部と、
前記判定部から出力された判定結果を記憶するフェイルメモリと、
前記判定部による試験の終了後、被試験対象の有する記憶容量を所定の解析部に対して通知する通知部と、
前記解析部にて、前記通知部により通知された記憶容量に相当する大きさ分の空白データが予め書き込まれる解析用メモリと、
前記フェイルメモリに記憶された判定結果の中からフェイルを表すフェイル情報を抽出し、この抽出したフェイル情報を前記解析部に転送するデータ処理部と、
前記解析用メモリに対し、前記データ処理部により転送されたフェイル情報に基づいてフェイルデータを追加する解析制御部と
を備えたことを特徴とする半導体試験装置。
【請求項２】
請求項１に記載の半導体試験装置において、
前記データ処理部により抽出されるフェイル情報には、フェイルと判定された記憶領域のアドレスの範囲を示す座標情報が含まれていることを特徴とする半導体試験装置。
【請求項３】
請求項１又は２に記載の半導体試験装置において、
前記フェイルメモリに記憶された判定結果のうち、被試験対象の有する記憶容量を複数に区分けしたページ毎のフェイル数をカウントするフェイルカウント部をさらに備え、
前記通知部は、
前記複数に区分けした１ページ分の記憶容量及び前記フェイルカウント部によりカウントされたページ毎のフェイル数を前記解析部に対して通知し、
前記解析メモリは、
前記通知部により通知されたページ毎のフェイル数が１ページ分の記憶容量の半数未満である場合は１ページ分の記憶容量に相当する大きさ分の空白データが予め書き込まれる一方、前記通知部により通知されたページ毎のフェイル数が１ページ分の記憶容量の半数以上である場合は１ページ分の記憶容量に相当する大きさ分の予測フェイルデータが予め書き込まれ、
前記解析制御部は、
前記解析用メモリの予め空白データが書き込まれたページに対し、前記データ処理部により転送されたフェイル情報に基づいてフェイルデータを追加する一方、予測フェイルデータが書き込まれたページに対しては、前記データ処理部により転送されたフェイル情報に基づいてパスデータを追加することを特徴とする半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリデバイス等の被試験対象に対して試験信号を出力し、被試験対象から出力される信号と期待値とを比較してパス又はフェイルを判定する半導体試験装置に関わり、特に試験結果としてのフェイルデータを収集してフェイル解析を行う際のデータ処理に関する。
【背景技術】
【０００２】
この種の半導体試験装置は従来、例えば半導体メモリデバイス等の製造ラインにおいて、被試験対象（以下、ＤＵＴと称する。）の不良を判定するテストシステムとして利用されている。以下の特許文献１に記載されたＩＣテストシステムは、テスタサーバ及びＩＣテスタを備えており、テスタサーバには複数台のＩＣテスタが通信経路を介して接続されている。各ＩＣテスタは所定のテストプログラムに従い、製造ライン上のＩＣデバイスを試験し、ＤＵＴの良否を判定する。ＩＣテスタで試験を実施すると、その試験結果としてのフェイルデータをテスタサーバに収集し、そこで解析を行う。
【０００３】
また従来、フェイルデータをサーバに収集して解析を行う場合、以下の手法が取られている。図５は、従来の半導体試験装置の一例として、メモリテストシステムの構成を示した概略図である。このメモリテストシステムは、メモリデバイスの製造ラインに複数のメモリテスタ２０１を配置し、ライン上で製造されたデバイスをＤＵＴとして、各メモリテスタ２０１によりＤＵＴに対して複数回の試験を実行するものである。各メモリテスタ２０１は、ネットワーク２０３を介して解析サーバ２０４に接続されている。また解析サーバ２０４は、解析用のローカルメモリ２０６を備えるほか、周辺機器として例えばハードディスク２０５等の大容量記憶装置を備えている。
【０００４】
各メモリテスタ２０１はフェイルメモリ２０２を備えており、このフェイルメモリ２０２には、ＤＵＴのアドレス毎にパス又はフェイルの判定結果を表すフェイルビットデータが書き込まれる。また、メモリテスタ２０１で試験が実施されると、図５中に「（１）フェイルビットデータ転送」と示されているように、各メモリテスタ２０１からフェイルメモリ２０２に記憶されたフェイルビットデータが解析サーバ２０４に転送される。次に図５中に「（２）データ解析」と示されているように、解析サーバ２０４は、転送されてきたフェイルビットデータをローカルメモリ２０６に書き込み、その解析を実行する。また解析サーバ２０４は、収集したフェイルデータや解析結果を適宜ハードディスク２０５に保存する。
【０００５】
図６は、従来の各メモリテスタ２０１と解析サーバ２０４との間の処理を示すシーケンス図である。以下に従来の処理シーケンスについて説明する。
【０００６】
ステップＳ１：メモリテスタ２０１は、試験後にフェイルメモリ２０２に書き込んだフェイルビットデータをバッファリングし、データ転送効率を上げるためフェイルビットデータを圧縮する。データの圧縮には、一般的に固定長パターンのランレングス圧縮やハフマン符号化等の手法が用いられている。
【０００７】
ステップＳ２：データの圧縮が終わると、メモリテスタ２０１は圧縮データを解析サーバ２０４に転送する。
【０００８】
ステップＳ３：解析サーバ２０４は、受信した圧縮データを解凍し、ローカルメモリ２０６上に書き込む。
【０００９】
ステップＳ４：そして解析サーバ２０４は、ローカルメモリ２０６上のデータ解析を実行する。
【００１０】
以上のステップＳ１〜ステップＳ４を通して、各メモリテスタ２０１と解析サーバ２０４との間で一連のオンラインデータ解析処理が行われる。
【特許文献１】特開平１１−２４３１２５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、上述した従来の処理シーケンスには次の問題がある。すなわち、解析サーバ２０４は、メモリテスタ２０１から転送されてきた圧縮データを解凍しながらローカルメモリ２０６上にデータを書き込む処理（図６中のステップＳ３）に長い時間を要し、それによってオンラインデータ解析処理の効率が悪化してしまうという問題がある。
【００１２】
そこで本発明は、圧縮データの解凍効率を向上し、一連のオンラインデータ解析処理の改善を図ることを課題とする。
【課題を解決するための手段】
【００１３】
以上のような課題を達成するために、本発明に係る半導体試験装置は、被試験対象の有する複数の記憶領域ごとに試験を行い、パス又はフェイルを表す判定結果を出力する判定部と、前記判定部から出力された判定結果を記憶するフェイルメモリと、前記判定部による試験の終了後、被試験対象の有する記憶容量を所定の解析部に対して通知する通知部と、前記解析部にて、前記通知部により通知された記憶容量に相当する大きさ分の空白データが予め書き込まれる解析用メモリと、前記フェイルメモリに記憶された判定結果の中からフェイルを表すフェイル情報を抽出し、この抽出したフェイル情報を前記解析部に転送するデータ処理部と、前記解析用メモリに対し、前記データ処理部により転送されたフェイル情報に基づいてフェイルデータを追加する解析制御部とを備えたことを特徴とする。
【００１４】
通常、メモリデバイス等の被試験対象に対する試験では、フェイルよりもパスと判定される場合の方が多い。この点に着目すると、被試験対象が有する複数の記憶領域について、その大部分の判定結果が「パス」になることは経験的に予測可能である。そこで本発明では、試験終了後に被試験対象の記憶容量を解析部に通知し、これを受けて解析部では、その記憶容量に相当する分の空白データ（＝０）を先に解析用メモリに書き込んでおく。そして、これと並行してフェイルメモリからフェイル情報を抽出し、この抽出したフェイル情報を解析部に通知すれば、後から解析用メモリの空白データ（全てが０）にフェイルビットデータ（＝１）だけを追加するだけでよい（空白データを１に書き換える）。
【００１５】
これにより、解析部（解析サーバ側）でデータを解凍する手間がなくなり、それだけオンラインデータ解析処理の効率を改善することができる。また、フェイル判定結果の大多数を占める「パス」を表すデータについて、これらを（１）バッファリング及び圧縮した上で解析部に転送し、（２）さらに解析部で解凍して復元する、といった手順を踏まなくてよいため、その分の処理時間を短縮することができる。
【００１６】
また、本発明において、前記データ処理部により抽出されるフェイル情報には、フェイルと判定された記憶領域のアドレスの範囲を示す座標情報が含まれていることが好ましい。
【００１７】
あるいは本発明において、前記フェイルメモリに記憶された判定結果のうち、被試験対象の有する記憶容量を複数に区分けしたページ毎のフェイル数をカウントするフェイルカウント部をさらに備え、前記通知部は、前記複数に区分けした１ページ分の記憶容量及び前記フェイルカウント部によりカウントされたページ毎のフェイル数を前記解析部に対して通知し、前記解析メモリは、前記通知部により通知されたページ毎のフェイル数が１ページ分の記憶容量の半数未満である場合は１ページ分の記憶容量に相当する大きさ分の空白データが予め書き込まれる一方、前記通知部により通知されたページ毎のフェイル数が１ページ分の記憶容量の半数以上である場合は１ページ分の記憶容量に相当する大きさ分の予測フェイルデータが予め書き込まれ、前記解析制御部は、前記解析用メモリの予め空白データが書き込まれたページに対し、前記データ処理部により転送されたフェイル情報に基づいてフェイルデータを追加する一方、予測フェイルデータが書き込まれたページに対しては、前記データ処理部により転送されたフェイル情報に基づいてパスデータを追加することが好ましい。
【発明の効果】
【００１８】
本発明に係る半導体試験装置によれば、従来行っていた圧縮データの解凍時間を省略することで、オンラインデータ解析処理の効率を大幅に向上することができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の一実施形態について図面を用いて詳細に説明する。
【００２０】
〔第１実施形態〕
図１は、半導体試験装置の第１実施形態として、メモリテストシステムの構成（一部）を示す概略図である。なお、メモリテストシステムの全体的な構成は従来技術（図５参照）で説明したものと同様であり、ここでは重複した説明を省略する。したがって、図１には１つのメモリテスタ１０１だけが示されているが、解析サーバ１０４には複数のメモリテスタ１０１が接続されているものとする。なお、従来技術と実施形態との混同を防止するため、図中の参照符号については適宜変更しているが、共通の構成には同じ名称を使用するものとする。
【００２１】
第１実施形態において、ＤＵＴ１００は例えば半導体メモリデバイスであり、このＤＵＴ１００は製造ライン上で個別にパッケージされた状態、もしくはウェハ上に形成された状態にある。ＤＵＴ１００には、図示しないパターン発生部から試験信号が入力され、その結果、ＤＵＴ１００からの出力がメモリテスタ１０１内の判定部１０６に入力される。
【００２２】
判定部１０６は、ＤＵＴ１００からの出力信号と期待値パターンとを比較し、ＤＵＴ１００のアドレスごとに良否（パス又はフェイル）を判定する。フェイルメモリ１０７は、毎回の試験で判定部１０６から出力される判定結果（以下、「フェイルビットデータ」と称する。）を記憶する。フェイルビットデータは、パス又はフェイルを「０」又は「１」で表したものである。フェイルメモリ１０７は、ＤＵＴ１００と同じ（又はそれ以上の）記憶容量（以下、単に「サイズ」と称する。）を有しており、このフェイルメモリ１０７は、ＤＵＴ１００について判定されたパス又はフェイルの情報をＤＵＴ１００と同じアドレスに記憶する。
【００２３】
またメモリテスタ１０１は、フェイルメモリ１０７とは別にバッファメモリ１０８を備えている。このバッファメモリ１０８には、フェイルメモリ１０７に記憶されたフェイルビットデータがコピー（バッファリング）される。
【００２４】
メモリテスタ１０１はデータ処理部１０９を備えており、このデータ処理部１０９は、メモリテスタ１０１内で行われるデータの書き込みやコピー等の動作を制御する機能を有する。例えば、判定部１０６からフェイルメモリ１０７へのフェイルビットデータの書き込み命令をはじめとして、フェイルメモリ１０７からバッファメモリ１０８へのデータのコピー命令等は、データ処理部１０９の制御の下で実行されている。またデータ処理部１０９は、図示しない演算回路にてバッファメモリ１０８にコピーされたフェイルビットデータからフェイル情報を抽出したり、さらに抽出したフェイル情報を解析サーバ１０４に転送したりする機能を有している。
【００２５】
またメモリテスタ１０１は通知部１１０を備えており、この通知部１１０は、ＤＵＴ１００のサイズを検出して解析サーバ１０４に通知する機能を有する。ここでは通知部１１０として１つの構成を挙げているが、通知部１１０の機能を上記のデータ処理部１０９に統合してもよい。
【００２６】
この他に、メモリテスタ１０１にはテストプログラムを実行する制御部（図示されていない）が設けられており、この制御部は、ＤＵＴ１００に対して実行されるファンクションテスト等の試験の進行を制御する。
【００２７】
解析サーバ１０４は、解析制御部１１２及びローカルメモリ１１４（解析用メモリ）を備えている。このうちローカルメモリ１１４には、メモリテスタ１０１から転送されたフェイルビットデータが復元された状態で書き込まれる。また解析制御部１１２は、ローカルメモリ１１４に書き込まれたフェイルビットデータに基づいて所定の解析処理を実行する。
【００２８】
続いて、第１実施形態のメモリテストシステムの動作について説明する。図２は、各メモリテスタ１０１と解析サーバ１０４との間の処理のシーケンス図である。以下、処理の流れに沿って説明する。
【００２９】
先ずメモリテストシステムでは、各メモリテスタ１０１においてＤＵＴ１００のファンクションテストが実行される。このときフェイルメモリ１０７には、判定部１０６から出力されたフェイルビットデータがＤＵＴ１００と同じアドレスに書き込まれる。
【００３０】
ステップＳ３０１：メモリテスタ１０１において試験が終了すると、通知部１１０は、ＤＵＴ１００のサイズを検出して解析サーバ１０４に通知する。
【００３１】
ステップＳ３０２：データ処理部１０９は、フェイルメモリ１０７に記憶されたフェイルビットデータをバッファメモリ１０８にコピー（バッファリング）し、このコピーしたフェイルビットデータの中からフェイル情報のみを抽出する。ここで抽出するフェイル情報は、例えばフェイルビット（＝１）の開始アドレスと終了アドレスの座標一覧である。
【００３２】
ステップＳ３０３：これに並行して解析サーバ１０４は、通知されたＤＵＴ１００のサイズに基づいて、ローカルメモリ１１４上にＤＵＴ１００と同一のサイズ（アドレス）を有する記憶領域を確保し、この確保した記憶領域のアドレス全てに空白データ、つまり正常ビット（＝０）を書き込む。これにより、全ての記憶領域には予測的に「パス」を表す正常ビットデータが書き込まれることになる。
【００３３】
ステップＳ３０４：またデータ処理部１０９は、抽出したフェイル情報を解析サーバ１０４に転送する。
【００３４】
ステップＳ３０５：次に解析サーバ１０４は、転送されたフェイル情報に基づいて、例えばフェイル開始アドレスから終了アドレスまでの間にフェイルビット（＝１）を追加する。
【００３５】
ステップＳ３０６：そして解析サーバ１０４は、解析制御部１１２によりローカルメモリ１１４上のデータ解析を開始する。
【００３６】
以上のように、第１実施形態のメモリテストシステムでは、解析サーバ１０４でローカルメモリ１１４上に予めオール０データを書き込んでおくことにより（ステップＳ３０３）、フェイル情報を受信した後はフェイルビットの追加処理を行うだけでよい。このため、従来の処理シーケンスで行っていた圧縮データの解凍（図６中のステップＳ３）に要する時間を短縮することができ、それだけオンラインデータ解析処理の効率を高めることができる。
【００３７】
また、メモリテスタ１０１から転送されるフェイルビットデータは、その大半がパス、つまり正常ビット（＝０）で占められると考えられるため、例えばフェイルビット（＝１）が全体の１０％であった場合には、従来技術と比較して解凍時間を９０％程度に短縮することができる。
【００３８】
〔第２実施形態〕
次に、第２実施形態について説明する。図３は、第２実施形態のメモリテストシステムの構成（一部）を示す概略図である。なお、以下では第１実施形態と共通する事項には同一の符号を付し、その重複した説明を省略するものとする。
【００３９】
上述した第１実施形態では、予めＤＵＴ１００の全サイズを検出して解析サーバ１０４に通知していたが、ＤＵＴ１００の記憶領域が複数のページから構成されている場合は第２実施形態が好適である。
【００４０】
第２実施形態では、メモリテスタ１０１に追加の構成としてフェイルカウント部１１６を設けている。このフェイルカウント部１１６は、フェイルメモリ１０７に書き込まれたフェイルビット（＝１）の数をカウントし、このフェイルビット数を解析サーバ１０４に通知する機能を有する。なおフェイルビット数のカウントは、ＤＵＴ１００のページ毎に行う。したがって解析サーバ１０４には、ＤＵＴ１００のページ毎のフェイルビット数が通知されることになる。
【００４１】
また第２実施形態では、通知部１１０がＤＵＴ１００の１ページあたりのサイズを検出し、これを解析サーバ１０４に通知する。これを受けて解析サーバ１０４は、ローカルメモリ１１４上にページ毎の記憶領域を確保し、上記のように予測的なデータを書き込んでおく処理を行う。このとき解析サーバ１０４は、ページ毎のフェイルビット数が半数以上である場合と、半数未満である場合とで予測的なデータのビット（０又は１）を切り換えるものとしている。以下、これについて具体的に説明する。
【００４２】
図４は、第２実施形態のメモリテストシステムに係るメモリテスタ１０１と解析サーバ１０４との間の処理のシーケンス図である。メモリテスタ１０１による試験の実行中、上記のフェイルカウント部１１６は、フェイルメモリ１０７に書き込まれたページ毎のフェイルビット数をカウントしておく。また通知部１１０は、ＤＵＴ１００の１ページあたりのサイズを検出する。
【００４３】
ステップＳ４０１：メモリテスタ１０１において試験が終了すると、フェイルカウント部１１６はページ毎のフェイルビット数を通知部１１０に渡す。これを受けて通知部１１０は、１ページあたりのサイズとともにページ毎のフェイルビット数を解析サーバ１０４に通知する。
【００４４】
ステップＳ４０２：データ処理部１０９は、フェイルメモリ１０７のフェイルビットデータをバッファメモリ１０８にコピー（バッファリング）し、フェイル情報のみを抽出する。
【００４５】
ステップＳ４０３：並行して解析サーバ１０４の解析制御部１１２は、ローカルメモリ１１４上でＤＵＴ１００と同じページ数分の記憶領域を確保する。そして、受信したページ毎のフェイルビット数が１ページの半数未満である場合、そのページには全て正常ビット（オール０）を書き込む。一方、受信したページ毎のフェイルビット数が１ページの半数以上である場合、そのページには全てフェイルビット（オール１）を書き込む。
【００４６】
ステップＳ４０４：メモリテスタ１０１のデータ処理部１０９は、抽出したフェイル情報のみを解析サーバ１０４に転送する。
【００４７】
ステップＳ４０５：解析サーバ１０４の解析制御部１１２は、受信したフェイル情報に基づいて、ローカルメモリ１１４上で全て正常ビット（オール０）が書き込まれたページに対しては、このページ内のフェイルビット（＝１）だけを追加して書き込む。一方、全てフェイルビットが書き込まれたページに対しては、このページ内の正常ビット（＝０）だけを追加して書き込む。
【００４８】
ステップＳ４０６：そして解析制御部１１２は、ローカルメモリ１１４上のデータ解析を開始する。
【００４９】
上述した第２実施形態では、ＤＵＴ１００をページ区切りにしてフェイルビット数をカウントし、その半数以上又は半数未満を境界にして予測的にデータ（オール０又はオール１）をローカルメモリ１１４に書き込むので、それだけ予測精度を高めることができる。
【図面の簡単な説明】
【００５０】
【図１】第１実施形態のメモリテストシステムの構成を示す概略図である。
【図２】第１実施形態に適用されるメモリテスタと解析サーバとの間の処理を示すシーケンス図である。
【図３】第２実施形態のメモリテストシステムの構成を示す概略図である。
【図４】第２実施形態に適用されるメモリテスタと解析サーバとの間の処理を示すシーケンス図である。
【図５】従来技術におけるメモリテストシステムの構成を示す概略図である。
【図６】従来技術におけるメモリテスタと解析サーバとの間の処理を示すシーケンス図である。
【符号の説明】
【００５１】
１００    ＤＵＴ
１０１，２０１    メモリテスタ
２０３    ネットワーク
１０４，２０４    解析サーバ
１０６    判定部
１０７，２０２    フェイルメモリ
１０８    バッファメモリ
１０９    データ処理部
１１０    通知部
１１２    解析制御部
１１４    ローカルメモリ
１１６    フェイルカウント部
【図１】
2009043299.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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