(57)【要約】【課題】ＰＬＬの位相雑音を低減すること。【解決手段】電圧制御発振器と、該電圧制御発振器の出力信号と基準信号との位相比較を行い、該位相差に基づいて前記電圧制御発振器に与える電圧を制御する位相比較器とを備える位相同期発振器に、電圧制御発振器の出力信号に対して可変の遅延時間を与える遅延制御手段と、位相比較器で検出した位相差に応じて遅延制御部が出力信号に与える遅延時間を制御する遅延時間制御手段とを有する。【選択図】図２
2009171140.tif 000002
【特許請求の範囲】
【請求項１】
電圧制御発振器と、該電圧制御発振器の出力信号と基準信号との位相比較を行い、該位相差に基づいて前記電圧制御発振器に与える電圧を制御する位相比較器とを備える位相同期発振器であって、
前記電圧制御発振器の出力信号に対して可変の遅延時間を与える遅延制御手段と、
前記位相比較器で検出した前記位相差に応じて前記遅延制御部が前記出力信号に与える遅延時間を制御する遅延時間制御手段と
を有することを特徴とする位相同期発振器。
【請求項２】
請求項１に記載の位相同期発振器において、
前記位相比較器は、位相比較の結果を電圧信号として発生し、
前記電圧信号を平滑化するフィルタ
を有し、
前記フィルタは、前記電圧制御発振器の発振周波数と同様の時定数で平滑化処理を行うことを特徴とする位相同期発振器。
【請求項３】
請求項１に記載の位相同期発振器において、
前記遅延時間制御手段は、遅延時間を、位相差が０のとき、前記電圧制御発振器の発振周波数の一周期分とし、該遅延時間の変動は該一周期以下とすることを特徴とする位相同期発振器。
【請求項４】
請求項１に記載の位相同期発振器において、
前記電圧制御発振器の出力と、前記遅延時間の制御タイミングとを一致させる遅延手段
を有することを特徴とする位相同期発振器。
【請求項５】
請求項１に記載の位相同期発振器において、
前記電圧制御発振器は、ＤＬＬ（Delay  Locked  Loop)を有することを特徴とする位相同期発振器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、無線通信機器に用いられる局部発振器、いわゆる周波数シンセサイザに関する。
【背景技術】
【０００２】
無線通信の周波数利用効率の上昇に伴い、無線通信機器に用いられる発振器の周波数には高い精度が求められる。例えば、直交波周波数分割多重(OFDM:  Orthogonal  Frequency  Division  Multiplexing)方式などのディジタル変調方式に適用される発振器には、変復調誤差を抑制するために位相誤差を１°以下とすることが要求されている。
【０００３】
周波数シンセサイザには、位相同期回路(PLL:  phase  locked  loop)が通常用いられる。ＰＬＬの基本構成を図１に示す。ＰＬＬ１０は、位相比較器２と、ループフィルタ４と、電圧制御発振器(VCO:  voltage  controlled  oscillator)６と、分周器８とを有する。
【０００４】
位相比較器２には、VCO６から出力され、分周器８により分周された信号と、例えば、水晶発振器などの発振器により発生する基準周波数ｆｒｅｆの基準信号が入力される。位相比較器２は、VCO６から出力され、分周器８により分周された信号の位相と、基準信号の位相とを比較する。位相比較器２は、両者の位相が異なる場合に、該位相に応じた電圧を発生する。該電圧は、ループフィルタ４により、高周波成分が除去され、VCO６に入力される。例えば、ループフィルタ４はローパスフィルタにより構成される。例えば、ループフィルタ４の出力信号は、VCO６の制御電圧端子に入力される。VCO６は、入力された電圧に基づいて、出力パルスの発振周波数を制御する。ＰＬＬ１０では、フィードバック動作により制御電圧が一定となるとVCO６からの出力信号と基準信号とは周波数が等しく、位相差は一定のロック状態なる。VCO６からの出力を分周器８で１／Ｎ（Ｎは、Ｎ＞０の整数）の周波数に落として位相比較器２に入力することにより、VCO６を基準周波数ｆｒｅｆのＮ倍でロックさせることができる。
【０００５】
ところで、ＰＬＬ１０から出力される信号には、位相雑音が含まれる。該位相雑音には、入力される基準信号の基準周波数による雑音、VCO６の位相雑音、位相比較器２及びループフィルタ４で発生する雑音が含まれる。入力される基準信号の基準周波数による雑音、位相比較器２で発生する雑音は、ループフィルタ４により減衰させることができる。一方、VCO６の位相雑音は、フィルタの帯域を広くすることにより低減させることができる。従って、VCO６の位相雑音を低減するためには、フィルタ特性の最適化が必要である。また、各回路の雑音を抑制するとともに電源の安定化、外部回路からの雑音の混入防止などの対策も必要である。
【０００６】
例えば、ＰＬＬ回路の電流を最適化するキャリブレーション回路により、プロセス変動を電流量の調整で打ち消すことができるＰＬＬ回路が開示されている（例えば、特許文献１参照）。
【特許文献１】特開２０００−４９５９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、上述した背景技術には以下に示すような問題点がある。
【０００８】
VCOの位相雑音と、入力される基準信号の基準周波数による雑音との両方をループフィルタ４により除去することはできない。このため、各回路の雑音を発生しないよう注意深く設計を行う必要がある。しかし、このように設計したとしても、雑音を完全に抑えることはできない。また、該ＰＬＬが搭載される実際の機器では外部回路からの雑音や、電源電圧の変動が避けられない。その結果、ＰＬＬの周波数が変動し、結果として変復調精度が劣化する。
【０００９】
そこで、本発明は上述した問題点の少なくとも１つを解決するためになされたものであり、ＰＬＬの位相雑音を低減することができる位相同期発振器を提供することにある。
【課題を解決するための手段】
【００１０】
上記課題を解決するため、この位相同期発振器は、
電圧制御発振器と、該電圧制御発振器の出力信号と基準信号との位相比較を行い、該位相差に基づいて前記電圧制御発振器に与える電圧を制御する位相比較器とを備える位相同期発振器であって、
前記電圧制御発振器の出力信号に対して可変の遅延時間を与える遅延制御手段と、
前記位相比較器で検出した前記位相差に応じて前記遅延制御部が前記出力信号に与える遅延時間を制御する遅延時間制御手段と
を有することを要件とする。
【発明の効果】
【００１１】
開示の位相同期発振器によれば、ＰＬＬの位相雑音を低減することができる効果を奏する。
【発明を実施するための最良の形態】
【００１２】
次に、本発明を実施するための最良の形態を、以下の実施例に基づき図面を参照しつつ説明する。
【００１３】
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を用い、繰り返しの説明は省略する。
（第１の実施例）
本発明に係る位相同期発振器について、図２を参照して説明する。
【００１４】
本実施例に係る位相同期発振器１００は、例えば、無線通信装置に備えられる。言い換えれば、無線通信装置は、位相同期発振器１００を有する。
【００１５】
位相同期発振器１００は、位相比較器１０２を有する。位相比較器１０２には、後述する電圧制御発振器(VCO:  voltage  controlled  oscillator)（以下、ＶＣＯと呼ぶ）１０６から出力され、後述する分周器１０８により分周された信号と、基準周波数ｆｒｅｆ（基準角周波数ωｒｅｆ）の基準信号が入力される。基準信号は、例えば、水晶発振器などの発振器により発生させる。位相比較器１０２は、ＶＣＯ１０６から出力され、分周器１０８により分周された信号の位相と、基準信号の位相とを比較する。そして、位相比較器１０２は、両者の位相が異なる場合に、該位相に応じた電圧及び電流を発生する。位相比較器１０２により発生した電圧パルス信号は、後述するフィルタ／電圧変換部１１０に入力される。また、位相比較器１０２により発生した電流信号は、後述するループフィルタ１０４に入力される。
【００１６】
例えば、位相比較器１０２には、式（１）により示される基準周波数を有する基準信号Ｖｒｅｆ（ｔ）が入力される。
【００１７】
Ｖｒｅｆ=ｓｉｎωｒｅｆｔ      （１）
また、位相比較器１０２には、ＶＣＯ１０６から出力された式（２）により示される信号Ｖｖｃｏ（ｔ）が入力される。式（２）において、ωｖｃｏは、ＶＣＯ１０６からの出力信号の角周波数である。
【００１８】
Ｖｖｃｏ（ｔ）＝ｓｉｎ（∫ｔωｖｃｏｄｔ）      （２）
位相比較器１０２は、基準信号とＶＣＯ１０６から出力される信号との位相差を検出する。位相差をΔφとすると、該Δφは式（３）により示される。
【００１９】
Δφ（ｔ）＝（１／Ｎ）∫ｔωｖｃｏｄｔ−ωｒｅｆｔ      （３）
また、本実施例に係る位相同期発振器１００は、ループフィルタ１０４を有する。ループフィルタ１０４は、例えばローパスフィルタにより構成され、位相比較器１０２により入力された電流信号の時間積分を行い、ＶＣＯ１０６の制御電圧を発生する。ループフィルタ１０４は、制御電圧を、ＶＣＯ１０６に入力する。
【００２０】
また、本実施例に係る位相同期発振器１００は、電圧制御発振器(VCO:  voltage  controlled  oscillator)１０６を有する。ＶＣＯ１０６は、ループフィルタ１０４により入力された制御電圧に基づいて、出力パルスの発振周波数を制御する。発信周波数が制御された電圧パルス信号は後述する遅延回路１１２及び分周器１０８に入力される。
【００２１】
また、本実施例に係る位相同期発振器１００は、分周器１０８を有する。分周器１０８は、ＶＣＯ１０６からの出力電圧を１／Ｎ（Ｎは、Ｎ＞０の整数）の周波数に落として位相比較器１０２に入力する。
【００２２】
また、本実施例に係る位相同期発振器１００は、フィルタ／電圧変換部１１０を有する。フィルタ／電圧変換部１１０は、位相比較器１０２により入力された電圧パルス信号をフィルタにより平滑化し、必要に応じて電圧シフトして、遅延回路１１２に入力する。
【００２３】
例えば、上述した式（３）において、式（４）を使用して、位相差を遅延時間Δｔに変換する。
【００２４】
Δｔ＝Δφ（ｔ）／ωｒｅｆ      （４）
式（４）は、例えば、図３に示される。式（４）において、位相差が負の場合に遅延量Δは負の値をとれない。Δｔ＞０とする観点からは、遅延時間にオフセットを与えるのが好ましい。例えば、Δｔに一周期（＝２π／ωｒｅｆ）だけオフセットを与える。Δｔに２π／ωｒｅｆだけオフセットを与えた場合におけるΔφとΔｔとの関係を図４に示す。
【００２５】
また、本実施例に係る位相同期発振器１００は、遅延制御手段及び遅延時間制御手段としての遅延回路１１２を有する。遅延回路１１２は、例えば、電圧制御インバータにより構成され、ＶＣＯ１０６により出力された信号における瞬時の位相ずれを補正する。図５に電圧制御インバータの一例を示す。
【００２６】
例えば、ＶＣＯ１０６により出力される信号に対して遅延処理が行われ、Δｔ後に出力される。すなわち、遅延回路１１２から出力される信号Ｖｏｕｔは式（５）により示される。
【００２７】
Ｖｏｕｔ（ｔ＋Δｔ）＝Ｖｖｃｏ（ｔ）＝ｓｉｎ（∫ｔωｖｃｏｄｔ）
＝ｓｉｎＮ{ωｒｅｆｔ＋Δφ（ｔ）}
＝ｓｉｎＮωｒｅｆ（ｔ＋Δｔ）      （５）
ここで、ｔ＋Δｔ→ｔと置き換えることにより、式（６）が得られる。
【００２８】
Ｖｏｕｔ（ｔ）＝ｓｉｎＮωｒｅｆ（ｔ）      （６）
式（６）によれば、周波数が一定となる出力が得られるのがわかる。
【００２９】
図６には、分周比Ｎ＝１の場合における、位相変動量と遅延量の補正量との関係が示される。図６によれば、位相変動量（位相差）Δφの値が大きい場合には遅延量Δｔが小さくなるように制御される。また、位相変動量Δφの値が小さい場合には遅延量Δｔが大きくなるように制御される。
【００３０】
本実施例に係る位相同期発振器１００では、ＶＣＯ１０６の発振出力を、ＰＬＬの外部に設けた遅延回路１１２を通して出力する。言い換えれば、本実施例に係る位相同期発振器１００は、ＰＬＬと、遅延回路１１２を有する。遅延回路１１２では、ＰＬＬに含まれる位相比較器１０２により検出されるＶＣＯ１０６の出力と基準信号の基準周波数との位相差信号に基づいて、遅延量が調整される。その結果、ＶＣＯ１０６の出力の位相が補正され、ＰＬＬの位相雑音が抑制される。
【００３１】
ＰＬＬでは、ＰＬＬ自体が発生する雑音及び／又はＰＬＬの外部により発生する雑音により、ＶＣＯ１０６の出力する電圧パルス信号の周波数が瞬時に揺らぐ。この周波数の揺らぎは、位相比較器１０２により位相差として検出される。位相比較器１０２は、該位相差を電圧パルス信号として出力し、ＶＣＯ１０６により、基準周波数のＮ倍（Ｎは、Ｎ＞０の整数）に戻される。
【００３２】
本実施例に係る位相同期発振器１００では、位相比較器１０２により検出された瞬時の位相差の情報は、遅延回路１１２に入力される。遅延回路１１２では、入力された瞬時の位相差の情報に基づいて、遅延量を制御する。このようにすることにより、VCO１０６により出力される電圧信号の瞬時の位相ずれが補正される。例えば、図７に示すように、時間０において基準信号とVCO１０６の出力との間で位相差が生じ、ＰＬＬ自体の動作により該位相差が０に収束していく段階で、位相比較器１０２により出力される位相差信号の減少に従って遅延量が減少する。図７において、ＶＣＯ位相差とは、ＶＣＯ１０６により出力される電圧信号の基準信号に対する位相ずれ、例えば瞬時の位相ずれを示す。また、出力位相差とは、遅延回路１１２により出力される電圧信号の基準信号に対する位相ずれを示す。その結果、出力の位相を一定に保つことができる。図７によれば、位相差の減少に従って、遅延量が減少する。
【００３３】
本実施例によれば、ＰＬＬの発振動作には影響を与えずに、ＰＬＬの位相雑音を基準周波数のレベルに抑制することができる。
【００３４】
次に、基準信号の基準周波数ｆｒｅｆを１０ＭＨｚ、分周比Ｎを１とした場合のシミュレーション結果を示す。このシミュレーションは、図８に示すように、図２を参照して説明した位相同期発振器１００に、チャージポンプ１１４を備える条件で行った。この位相比較器１０２は、位相差に応じた電圧パルス信号及び位相差を、それぞれフィルタ１１０及びチャージポンプ１１４に出力する。例えば、位相比較器１０２は、位相差に比例した電圧を出力する。図９には、位相差に対する位相比較器１０２の電圧出力の一例が示される。位相比較器１０２の電圧出力は位相差が大きい程高くなる。チャージポンプ１１４は、ループフィルタ１０４に位相差に比例した電流を出力する。ループフィルタ１０４は、チャージポンプ１１４により出力された電流を時間積分し、該積分値を制御電圧としてＶＣＯ１０６に入力する。ＶＣＯ１０６は、入力された制御電圧により制御された１０ＭＨｚを中心周波数とする周波数で発振する。例えば、ＶＣＯ１０６は、入力された制御電圧に比例した発振周波数で発振する。図１０には、入力電圧（制御電圧）に対するＶＣＯ１０６の発振周波数の一例が示される。遅延回路１１２では、入力電圧に対して、遅延時間が単調減少するように出力遅延が行われる。遅延回路１１２に入力される電圧は積分ではなく、位相比較器１０２が位相差に応じて発生する電圧である。図１１には、入力電圧に対する  遅延回路１１２の出力遅延が示される。
【００３５】
位相比較器１０２の電圧出力は位相差が大きいほど高くなる。例えば、位相差が、−２π、０、２πと増加するに従って、電圧出力は、０Ｖ、０．６Ｖ、１．２Ｖと増加する。遅延回路１１２における遅延量は、位相比較器１０２の電圧出力の増加に伴い、減少する。例えば、電圧出力が、０Ｖ、０．６Ｖ、１．２Ｖと増加するに従って、遅延量は、２００ｎｍ、１００ｎｍ、０ｎｍと減少する。遅延回路前段のフィルタ１１０は、所定の時定数により、平滑化処理を行う。瞬時の位相ずれに対応させる観点からは、その時定数はＶＣＯ１０６の発振周波数程度とするのが好ましい。該時定数の値が大きいと瞬時の位相ずれに対して補正が追いつかなくなるためである。
【００３６】
図１２には、ＶＣＯ１０６の発振開始から、１０ＭＨｚにロックするまでの動作のシミュレーション結果が示される。具体的には、ＶＣＯ１０６及び遅延回路１１２の出力信号の周波数変化が示される。
【００３７】
ＶＣＯ１０６への入力電圧は徐々に増加する。そして、ＶＣＯ１０６の発振周波数も、入力電圧の増加に伴い、１０ＭＨｚ近辺まで上昇する。遅延回路１１２に入力される電圧は、位相差が大きいほど高くなる。例えば、遅延回路１１２に入力される電圧は、図９を参照して説明したように、位相差が、−２π、０、２πと増加するに従って、０Ｖ、０．６Ｖ、１．２Ｖと増加する。また、遅延回路１１２により制御される遅延量は、入力される電圧が大きいほど、小さくなる。例えば、遅延回路１１２により制御される遅延量は、図１１を参照して説明したように、電圧が０Ｖ、０．６Ｖ、１．２Ｖと増加するに従って、２００ｎｓ、１００ｎｓ、０ｎｓと減少する。
【００３８】
制御開始時点では、ＶＣＯ１０６の発振周波数が低いために、位相遅れは時間とともに増加する。該位相遅れの増加に伴い、位相比較器１０２からの出力電圧も増加する。言い換えれば、遅延回路１１２への入力電圧が増加する。該入力電圧の増加に伴い、遅延回路１１２における遅延量は減少する。すなわち、遅延回路１１２の出力は遅延量が時間とともに小さくなることにより１０ＭＨｚに近づこうとするが、該遅延量は、位相差が２πを超える毎に−２πの点に戻る。この場合遅延量は、２００ｎｓを超えるたびに０ｎｓとなる。言い換えれば、基準周波数との位相差が２πを越えると遅延量も０にリセットされる。このため、一時的に周波数が低下する。但し、この周波数の変化はＰＬＬの動作には影響を与えない。ＶＣＯと基準周波数との位相差が徐々に縮小し、２π以内に収束した時点で、周波数の跳びはなくなり、遅延回路１１２の出力の位相は、ＶＣＯ１０６の位相より先に収束する。
【００３９】
図１３には、基準信号の基準周波数を１０ＭＨｚとし、分周比を１０とした位相同期発振器１００に、外部雑音が入力された場合の出力特性が示される。本実施例では、一例として、ＶＣＯ１０６に２００ｋＨｚの外部雑音が入力された場合を示す。しかし、他の要素に外部雑音が入力された場合でも同様である。図１３によれば、遅延回路１１２の出力信号の周波数変動は、ＶＣＯ１０６の出力信号の周波数変動よりも小さいことがわかる。言い換えれば、遅延回路１１２を有することにより、ＶＣＯ１０６の周波数変動が緩和され、１０ＭＨｚの安定した出力が得られる。
【００４０】
本実施例に係る位相同期発振器１００の動作について、図１４を参照して説明する。
【００４１】
位相比較器１０２は、基準周波数に対して位相が進んでいる場合（ステップＳ１４０２：ＹＥＳ）、負の電流パルスを生成する（ステップＳ１４０４）とともに、出力電圧を上昇させる（ステップＳ１４０６）。
【００４２】
負の電流パルスは、ループフィルタ１０４により時間積分され、制御電圧として、ＶＣＯ１０６に入力される（ステップＳ１４０８）。ＶＣＯ１０６は周波数を低下させる制御を行い（ステップＳ１４１０）、出力する（ステップＳ１４１２）。ＶＣＯ１０６により出力された信号は、分周器１０８によりＮ分周される（ステップＳ１４１４）。そして、位相比較器１０２に入力され、ステップＳ１４０２に戻り、同様の処理が行われる。
【００４３】
一方、遅延回路１１２は、出力電圧の上昇に伴い、遅延量を減少させる処理を行う（ステップＳ１４１６）。遅延回路１１２は、ステップＳ１４１２におけるＶＣＯ１０６の出力を該遅延量に基づいて遅延して出力する（ステップＳ１４１８）。その結果、位相同期発振器１００からＶｖｃｏが出力される（ステップＳ１４２０）。
【００４４】
一方、位相比較器１０２は、基準周波数に対して位相が進んでいない場合（ステップＳ１４０２：ＮＯ）、正の電流パルスを生成する（ステップＳ１４２２）とともに、出力電圧を低下させる（ステップＳ１４２８）。
【００４５】
正の電流パルスは、ループフィルタ１０４により時間積分され、制御電圧として、ＶＣＯ１０６に入力される（ステップＳ１４２４）。ＶＣＯ１０６は周波数を上昇させる制御を行い（ステップＳ１４２６）、出力する（ステップＳ１４１２）。ＶＣＯ１０６により出力された信号は、分周器１０８によりＮ分周される（ステップＳ１４１４）。そして、位相比較器１０２に入力され、ステップＳ１４０２に戻り、同様の処理が行われる。
【００４６】
一方、遅延回路１１２は、出力電圧の低下に伴い、遅延量を増加させる処理を行う（ステップＳ１４３０）。遅延回路１１２は、ステップＳ１４１２におけるＶＣＯ１０６の出力を該遅延量に基づいて遅延して出力する（ステップＳ１４１８）。その結果、位相同期発振器１００からＶｖｃｏが出力される（ステップＳ１４２０）。
【００４７】
本実施例によれば、位相比較器により検出されるＶＣＯ出力と基準周波数との位相差信号を用いて、ＶＣＯ出力の位相を補正することにより、相対的に位相雑音の小さい基準周波数のレベルにまでＰＬＬの位相雑音を抑制することができる。
【００４８】
また、局部発振器の出力部に遅延回路を設け、発振器内部の位相比較器で検出した基準周波数との位相差に応じて遅延量を制御して位相を補正することにより、位相の安定した発振出力を得ることができる。
（第２の実施例）
本発明に係る位相同期発振器について、図１５を参照して説明する。
【００４９】
本実施例に係る位相同期発振器１００は、図２を参照して説明した位相同期発振器において、遅延回路１１６を有するようにしたものである。遅延回路１１６には、ＶＣＯ１０６の出力信号が入力され、遅延回路１１６の出力信号は遅延回路１１２に入力される。
【００５０】
上述した第１の実施例に係る位相同期発振器では、ＶＣＯ１０６の出力は分周器１０８、位相比較器１０２、ループフィルタ１０４を通して遅延回路１１２に入力される。このため、一連の動作による位相の補正はＶＣＯ１０６からの出力に位相ずれが生じた瞬間から１周期以上遅くなる。そのため、位相が基準周波数よりも速い間隔で変動する場合には誤差を生じる。
【００５１】
本実施例に係る位相同期発振器１００では、遅延回路１１２の前段に一定の遅延を持つ遅延回路１１２を挿入し、ＶＣＯ１０６からの出力を、遅延制御のタイミングに合わせる。このように構成することにより、位相が基準周波数よりも速い間隔で変動する場合の誤差を低減することができる。
（第３の実施例）
本発明に係る位相同期発振器について、図１６を参照して説明する。
【００５２】
本実施例係る位相同期発振器１００は、図２を参照して説明した位相同期発振器において、ＶＣＯをＤＬＬ(Delay  Locked  Loop)により構成したものである。
【００５３】
ＤＬＬでは、遅延ループを形成するインバータ列のバイアス電圧により、スイッチング時間を制御することにより、発振周波数を選択することができる。ＰＬＬの場合と同様に、位相比較器１０２による位相比較の結果に基づいて、遅延ループの遅延量調整により、周波数制御が行われる。そして、該遅延ループの外部の遅延回路１１２により、瞬時の位相補正が行われる。ＶＣＯをＤＬＬにより構成したことにより、位相比較の結果を内部回路の遅延量調整による周波数制御と、ＤＬＬ外部の位相補正とに、位相比較の結果を利用する構成となり、同様に位相雑音を基準周波数のレベルに抑制することができる。その結果、安定した周波数出力を得ることができる。
【００５４】
本発明の実施例によれば、ＰＬＬの位相雑音を簡便な方法で抑制することができ、無線通信機器の高性能化及び／又は低コスト化を図ることができる。
【００５５】
（付記１）
電圧制御発振器と、該電圧制御発振器の出力信号と基準信号との位相比較を行い、該位相差に基づいて前記電圧制御発振器に与える電圧を制御する位相比較器とを備える位相同期発振器であって、
前記電圧制御発振器の出力信号に対して可変の遅延時間を与える遅延制御手段と、
前記位相比較器で検出した前記位相差に応じて前記遅延制御部が前記出力信号に与える前記遅延時間を制御する遅延時間制御手段と
を有することを特徴とする位相同期発振器。
（付記２）
付記１に記載の位相同期発振器において、
前記位相比較器は、位相比較の結果を電圧信号として発生し、
前記電圧信号を平滑化するフィルタ
を有し、
前記フィルタは、発振周波数と同様の時定数で平滑化処理を行うことを特徴とする位相同期発振器。
（付記３）
付記１又は２に記載の位相同期発振器において、
前記遅延時間制御手段は、遅延時間を、位相差が０のとき、前記電圧制御発振器の発振周波数の一周期分とし、遅延量の変動を該一周期以下となるように制御することを特徴とする位相同期発振器。
（付記４）
付記１ないし３のいずれか１項に記載の位相同期発振器において、
前記遅延時間制御手段は、前記位相差に応じて前記位相比較器により出力された電圧信号に基づいて、前記遅延時間を制御することを特徴とする位相同期発振器。
（付記５）
付記４に記載の位相同期発振器において、
前記位相比較器は、前記基準信号の周波数に対して位相が進んでいる場合には、前記電圧信号の出力電圧を上昇させ、
前記遅延時間制御手段は、該電圧信号の出力電圧の上昇に従って、前記遅延時間を減少させることを特徴とする位相同期発振器。
（付記６）
付記１ないし５のいずれか１項に記載の位相同期発振器において、
前記電圧制御発振器の出力タイミングと、前記遅延時間の制御タイミングとを一致させる遅延手段
を有することを特徴とする位相同期発振器。
（付記７）
付記１に記載の位相同期発振器において、
前記電圧制御発振器は、ＤＬＬ（Delay  Locked  Loop)を有することを特徴とする位相同期発振器。
（付記８）
付記１ないし７のいずれか１項に記載の位相同期発振器を有することを特徴とする無線通信装置。
【図面の簡単な説明】
【００５６】
【図１】ＰＬＬを示すブロック図である。
【図２】本発明の一実施例に係る位相同期発振器を示すブロック図である。
【図３】位相差と遅延時間との関係を示す説明図である。
【図４】位相差と遅延時間との関係を示す説明図である。
【図５】本発明の一実施例に係る位相同期発振器における遅延回路の一例を示す説明図である。
【図６】本発明の一実施例に係る位相同期発振器における位相変動の補正を示す説明図である。
【図７】本発明の一実施例に係る位相同期発振器の動作を示す説明図である。
【図８】本発明の一実施例に係る位相同期発振器を示すブロック図である。
【図９】本発明の一実施例に係る位相同期発振器における位相差に対する位相比較器の電圧出力を示す説明図である。
【図１０】本発明の一実施例に係る位相同期発振器における入力電圧に対するＶＣＯの発振周波数を示す説明図である。
【図１１】本発明の一実施例に係る位相同期発振器における入力電圧に対する遅延回路の出力遅延を示す説明図である。
【図１２】本発明の一実施例に係る位相同期発振器の動作の一例を示す説明図である。
【図１３】本発明の一実施例に係る位相同期発振器の動作の一例を示す説明図である。
【図１４】本発明の一実施例に係る位相同期発振器の動作の一例を示すフロー図である。
【図１５】本発明の一実施例に係る位相同期発振器を示すブロック図である。
【図１６】本発明の一実施例に係る位相同期発振器を示すブロック図である。
【符号の説明】
【００５７】
２  位相比較器
４  ループフィルタ
６  電圧制御発振器(VCO:  voltage  controlled  oscillator)
８  分周器
１０  位相同期発振器(PLL:  phase  locked  loop)
１００  位相同期発振器(PLL:  phase  locked  loop)
１０２  位相比較器
１０４  ループフィルタ
１０６  電圧制御発振器(VCO:  voltage  controlled  oscillator)
１０８  分周器
１１０  フィルタ／電圧変換部
１１２  遅延回路
１１４  チャージポンプ
１１６  遅延回路
１１８  電圧制御発振器(VCO:  voltage  controlled  oscillator)
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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