(57)【要約】【課題】  ベース層と埋込絶縁層と活性層が順に積層されている積層基板を利用して形成されている半導体装置において、活性層を厚膜化することなく埋込絶縁層と活性層の境界に多結晶半導体領域を形成することができる技術を提供する。【解決手段】  埋込絶縁層３０と活性層２０の境界３２の一部に、空隙を形成する空隙形成工程と、活性層２０の表面２０ａから活性層２０の深さ方向にトレンチを形成するトレンチ形成工程と、トレンチ形成工程で形成されたトレンチを介して空隙形成工程で形成された空隙にポリシリコン（多結晶半導体）を充填する工程を備えている。空隙形成工程とトレンチ形成工程は、空隙とトレンチが連通することを条件として、実施する前後関係が制約されない。【選択図】  図１
2009099610.tif 000002
【特許請求の範囲】
【請求項１】
ベース層と埋込絶縁層と活性層が順に積層されている積層基板の埋込絶縁層と活性層の境界の一部に、多結晶半導体領域を形成する方法であり、
前記埋込絶縁層と前記活性層の境界の一部に、空隙を形成する空隙形成工程と、
前記活性層の表面から前記活性層の深さ方向にトレンチを形成するトレンチ形成工程と、
前記トレンチ形成工程で形成されたトレンチを介して前記空隙形成工程で形成された空隙に多結晶半導体を充填する工程を備えており、
前記空隙形成工程と前記トレンチ形成工程は、前記空隙と前記トレンチが連通することを条件として、実施する前後関係が制約されないことを特徴とする多結晶半導体領域の形成方法。
【請求項２】
前記空隙形成工程は、
前記空隙を形成する領域の上方で開口しているマスクを形成する工程と、
前記マスクの開口から前記空隙を形成する領域に、少なくとも水素イオンを含むイオンを注入する工程と、
前記積層基板を加熱する工程を備えていることを特徴とする請求項１に記載の多結晶半導体領域の形成方法。
【請求項３】
ベース層と埋込絶縁層と活性層が順に積層されている積層基板を利用して形成されている半導体装置であり、
前記埋込絶縁層と前記活性層との境界の一部に形成されているとともに、前記埋込絶縁層と前記活性層とに挟まれている多結晶半導体領域を備えていることを特徴とする半導体装置。
【請求項４】
前記活性層の表面から前記活性層の深さ方向に伸びているとともに、前記多結晶半導体領域と連通している多結晶半導体の連通領域を備えていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記連通領域が、絶縁膜を介して前記活性層と対向していることを特徴とする請求項４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ベース層と埋込絶縁層と活性層が順に積層されている積層基板を利用して形成されており、埋込絶縁層と活性層の境界の一部に多結晶半導体領域を備えている半導体装置と、その多結晶半導体領域の形成方法に関する。
【背景技術】
【０００２】
ベース層と埋込絶縁層と活性層が順に積層されている積層基板（例えば、ＳＯＩ基板）を利用して形成されている半導体装置が知られている。
一般的に、積層基板の活性層には、半導体装置を製造する工程等で重金属が含まれてしまう。その重金属は、活性層に形成する半導体素子の性能にとって好ましいものではない。活性層に隣接する範囲に多結晶半導体領域を形成すると、活性層中の重金属が多結晶半導体によって捕捉（ゲッタリング）される。これにより、活性層中の重金属の濃度を低下させることができることが知られている。
特許文献１に開示されている半導体装置は、本明細書に添付した図１７に示すように、積層基板１０２を利用して形成されている。積層基板１０２には、ベース層１４０と埋込絶縁層１３０と多結晶半導体領域１５０と活性層１２０が順に積層されている。多結晶半導体領域１５０は、活性層１２０中の重金属をゲッタリングする。
積層基板１０２の形成方法について、以下に説明する。積層基板１０２を形成するために、活性層１２０を備えている第１基板Ｊ１１と、ベース層１４０を備えている第２基板Ｊ１２を準備する。第１基板Ｊ１１の裏面（図１７に示す下側の面）に多結晶半導体領域１５０を形成する。また、第２基板Ｊ１２の表面（図１７に示す上側の面）に酸化膜を形成する。第１基板Ｊ１１の多結晶半導体領域１５０の裏面と、第２基板Ｊ１２の酸化膜の表面を重ね合わせて接着する。第２基板Ｊ１２の酸化膜が埋込絶縁層１３０となり、ベース層１４０と埋込絶縁層１３０と多結晶半導体領域１５０と活性層１２０が順に積層している積層基板１０２が形成される。
【０００３】
【特許文献１】特開平２−５８８７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来の構成では、本明細書に添付した図１７に示すように、第１基板Ｊ１１に形成した多結晶半導体領域１５０の裏面と、第２基板Ｊ１２に形成した酸化膜の表面を重ね合わせて積層基板１０２を形成している。多結晶半導体領域１５０が第１基板Ｊ１１の裏面の全面に形成されている。
積層基板１０２を形成した後に、積層基板１０２の活性層１２０に半導体素子を形成する。その半導体素子のpn接合と多結晶半導体領域１５０が近接していると、その半導体素子のリーク電流が増大することがある。活性層１２０に形成する半導体素子と多結晶半導体領域１５０とは相応の距離をもって形成する必要がある。このため、従来のように多結晶半導体領域１５０が活性層１２０の裏面の全面に形成されていると、多結晶半導体領域１５０が形成されていない場合と比較して活性層１２０を厚膜化する必要があった。
【０００５】
本発明は、上記の課題を解決するために創案された。すなわち、ベース層と埋込絶縁層と活性層が順に積層されている積層基板を利用して形成されている半導体装置において、活性層を厚膜化することなく埋込絶縁層と活性層の境界に多結晶半導体領域を形成することができる技術を提供する。
【課題を解決するための手段】
【０００６】
本発明は、ベース層と埋込絶縁層と活性層が順に積層されている積層基板の埋込絶縁層と活性層の境界の一部に、多結晶半導体領域を形成する方法を提供する。本方法は、埋込絶縁層と活性層の境界の一部に、空隙を形成する空隙形成工程と、活性層の表面から活性層の深さ方向にトレンチを形成するトレンチ形成工程と、トレンチを介して空隙に多結晶半導体を充填する工程を備えている。なお、空隙形成工程とトレンチ形成工程は、空隙とトレンチが連通すればよく、実施する前後関係は制約されない。
【０００７】
従来は、積層基板を形成する前に、２つの基板のうち一方の基板の裏面の全面に多結晶半導体領域を形成していた。他方の基板の表面に絶縁層（双方の基板を接着すると埋込絶縁層となる）を形成していた。その後に、一方の基板の多結晶半導体領域と、他方の基板の絶縁層とを重ね合わせて接着していた。すなわち、埋込絶縁層と活性層の境界の全部に多結晶半導体領域が形成されていた。
本発明の多結晶半導体領域の形成方法によると、積層基板を形成した後に、埋込絶縁層と活性層の境界の一部に選択的に多結晶半導体領域を形成する。多結晶半導体領域を形成する領域を選択することができる。本方法によると、活性層に形成する半導体素子の特性に悪影響を及ぼす位置を避けて多結晶半導体領域を形成することができる。半導体素子の特性を維持するために活性層を厚膜化する必要がない。多結晶半導体領域との間に相応の距離を保ちながら、活性層中に半導体素子を形成することができる。適切な領域を選択して、活性層の重金属をゲッタリングする多結晶半導体領域を形成することができる。
また、従来は、積層基板を形成する２つの基板を確実に接着するために、一方の基板に形成する多結晶半導体領域の裏面（２つの基板の接着面）を研磨する等の平滑化処理が必要となる。本方法では、積層基板を形成した後に、多結晶半導体領域を形成する。したがって、多結晶半導体領域の裏面を平滑化して２つの基板の接着面の密着性を向上させる工程を省略することができる。
【０００８】
上記した空隙形成工程は、空隙を形成する領域の上方で開口しているマスクを形成する工程と、マスクの開口から空隙を形成する領域に、少なくとも水素イオンを含むイオンを注入する工程と、積層基板を加熱する工程を備えていることが好ましい。
なお、上記したマスクを形成する工程の前に、活性層の表面に薄い酸化膜（犠牲酸化膜等）を形成してもよい。マスクの開口からイオンを注入する工程では、この酸化膜越しにイオンを注入してもよい。
上記した空隙形成工程を採用することにより、埋込絶縁層と活性層の境界のうちから選択した局所的範囲に空隙を形成することができる。
【０００９】
また、本発明は、半導体装置に具現化することもできる。
本発明の半導体装置は、ベース層と埋込絶縁層と活性層が順に積層されている積層基板を利用して形成されている。この半導体装置は、埋込絶縁層と活性層の境界の一部に形成されているとともに、埋込絶縁層と活性層に挟まれている多結晶半導体領域を備えている。
【００１０】
上記した半導体装置には、埋込絶縁層と活性層の境界の一部に多結晶半導体領域が形成されている。多結晶半導体領域を形成する領域を選択することができる。活性層に形成する半導体素子の特性に悪影響を及ぼす位置に多結晶半導体領域が形成されることを回避することができる。活性層を厚膜化しなくても、多結晶半導体領域との間に相応の距離を保ちながら、活性層中に半導体素子を形成することができる。適切な領域を選択して活性層の重金属をゲッタリングする多結晶半導体領域を形成することができる。
【００１１】
活性層の表面から活性層の深さ方向に伸びているとともに、多結晶半導体領域と連通している多結晶半導体の連通領域を備えていてもよい。
上記した半導体装置によると、積層基板を形成した後に、連通領域を形成するためのトレンチを介して空隙に多結晶半導体を充填することができる。また、その連通領域も多結晶半導体で充填されているので、連通領域によっても活性層に含まれる重金属をゲッタリングすることができる。
【００１２】
連通領域が、絶縁膜を介して活性層と対向していてもよい。
この半導体装置では、絶縁膜を介して活性層と対向している連通領域が、活性層の表面から埋込絶縁層あるいは多結晶半導体領域に至るまで伸びている。この構成の場合には、連通領域では活性層に含まれる重金属をゲッタリングすることはできない。しかしながら、この絶縁膜及び連通領域により、活性層内の他の区画から絶縁分離されている区画を形成することができる。活性層内に、相互に絶縁分離されている複数の区画を形成する絶縁体と連通領域と、活性層と接していることで活性層の重金属をゲッタリングすることができる領域の双方を、それぞれ適切な位置に形成することができる。
【発明の効果】
【００１３】
本発明によると、ベース層と埋込絶縁層と活性層が順に積層されている積層基板を利用して形成されている半導体装置において、活性層を厚膜化することなく、埋込絶縁層と活性層の境界に多結晶半導体領域を形成することができる。
【発明を実施するための最良の形態】
【００１４】
以下に説明する実施例の主要な特徴を列記しておく。
（第１特徴）多結晶半導体領域に含まれている多結晶半導体がポリシリコン８０である。
（第２特徴）ポリシリコン連通領域５２の側壁に絶縁膜９２が形成されており、そのポリシリコン連通領域５２と絶縁膜９２が、活性層２０を区画する区画帯９０，９４を形成している（図１０）。
【実施例】
【００１５】
（第１実施例）
本発明を具現化した半導体装置と、半導体装置が備えている多結晶半導体領域の形成方法の第１実施例を、図１から図９を参照して説明する。本実施例の半導体装置は、ベース層と埋込絶縁層と活性層が順に積層されている積層基板を利用して形成されている。本実施例の半導体装置は、埋込絶縁層と活性層の境界の一部に多結晶半導体領域を備えている。本実施例の多結晶半導体領域の形成方法の特徴は、積層基板を形成した後に、多結晶半導体領域を形成することである。
図１は、半導体装置１０の要部断面図である。図２から図９は、半導体装置１０が備えている埋込ポリシリコン領域５４（多結晶半導体領域）の形成方法を説明する図である。
【００１６】
図１の要部断面図を参照して半導体装置１０の構成を説明する。
半導体装置１０は、ベース層４０と埋込絶縁層３０と活性層２０が順に積層されている積層基板１２を利用して形成されている。
半導体装置１０は、埋込ポリシリコン領域５４を備えている。埋込ポリシリコン領域５４は、活性層２０と埋込絶縁層３０の境界３２の一部に形成されている。埋込ポリシリコン領域５４は、活性層２０と埋込絶縁層３０の境界３２に沿って伸びている。埋込ポリシリコン領域５４は、活性層２０と埋込絶縁層３０に挟まれている。
また、半導体装置１０は、ポリシリコン連通領域５２（連通領域）を備えている。ポリシリコン連通領域５２は、活性層２０の表面から活性層２０の深さ方向に伸びている。ポリシリコン連通領域５２は、埋込ポリシリコン領域５４と連通している。本明細書では、埋込ポリシリコン領域５４とポリシリコン連通領域５２を合わせてポリシリコン領域５０という。
【００１７】
活性層２０には、ＭＯＳＦＥＴとして機能する半導体素子Ｓ１が形成されている。半導体素子Ｓ１は、n+型のソース領域２４とn+型のドレイン領域２２を備えている。ソース領域２４とドレイン領域２２は、各々が活性層２０の表面２０ａの一部に臨んで形成されている。ソース領域２４とドレイン領域２２は、互いに離間して形成されている。また、半導体素子Ｓ１は、p-型のボディ領域２６を備えている。ボディ領域２６は、ソース領域２４とドレイン領域２２を取り囲んで形成されている。ボディ領域２６は、ソース領域２４とドレイン領域２２の間で、活性層２０の表面２０ａに臨んでいる。そのボディ領域２６が臨んでいる表面２０ａ上には、ゲート絶縁膜６２が形成されている。
半導体素子Ｓ１は、ゲート電極Ｇとソース電極Ｓとドレイン電極Ｄを備えている。ゲート電極Ｇはゲート絶縁膜６２に接している。ソース電極Ｓはソース領域２４と接続されている。ドレイン電極Ｄはドレイン領域２２と接続されている。活性層２０のうち、ソース領域２４とドレイン領域２２とボディ領域２６のいずれも形成されていない半導体領域は、n-型の半導体領域２８となっている。半導体素子Ｓ１は、公知のＭＯＳＦＥＴであるので、詳細な説明は省略する。
【００１８】
次に、図２から図９を参照し、半導体装置１０が備えているポリシリコン領域５０の形成方法を説明する。
図２に示すように、まず、n-型の活性層２０を形成する第１基板Ｊ１と、ベース層４０を備えている第２基板Ｊ２を準備する。第２基板Ｊ２の表面に絶縁膜を形成する。第１基板Ｊ１の活性層２０の裏面２０ｂと、第２基板Ｊ２の表面に形成された絶縁膜の表面３０ａを重ね合わせて接着する。第２基板Ｊ２の表面に形成された絶縁膜が埋込絶縁層３０となる。ベース層４０と埋込絶縁層３０とn-型の活性層２０が順に積層されている積層基板１２が形成される。
【００１９】
次に、図３に示すように、活性層２０の表面２０ａに犠牲酸化膜２１を形成する。犠牲酸化膜２１の上にフォトレジストＰ１を形成する。フォトレジストＰ１には、開口Ａ１を形成する。開口Ａ１は、後の工程で形成する埋込ポリシリコン領域５４（図１参照）の上方に形成する。
開口Ａ１から犠牲酸化膜２１越しに、積層基板１２に水素イオン５１を注入する。この際、水素イオンの注入条件を、水素イオン５１の濃度のピークが活性層２０と埋込絶縁層３０の境界３２付近となるように設定する。水素イオン５１の注入量は、１Ｅ１６ａｔｏｍｓ／ｃｍ２以上とする。図３では、注入された水素イオン５１を模式的にバツ印で示している。
なお、犠牲酸化膜２１は、不要であれば形成しなくてもよい。また、注入するイオンは少なくとも水素イオンを含んでいればよく、例えば、Ｈｅ等が含まれていても良い。
【００２０】
次に、フォトレジストＰ１と犠牲酸化膜２１を除去した後に、積層基板１２を５００℃以上に加熱する。これにより、図４に示すように、活性層２０と埋込絶縁層３０の境界３２のうち、水素イオン５１を注入した領域に、空隙５３が形成される。また、活性層２０の表面２０ａに、ＣＶＤ法によってＣＶＤ酸化膜７０を堆積させる。
【００２１】
次に、図５に示すように、ＣＶＤ酸化膜７０の上にフォトレジストＰ２を形成する。フォトレジストＰ２には、開口Ａ２を形成する。開口Ａ２は、後の工程で形成するポリシリコン連通領域５２（図１参照）の上方に形成する。
次に、図６に示すように、開口Ａ２からＣＶＤ酸化膜７０と活性層２０をエッチングし、空隙５３に連通するトレンチ５５を形成する。なお、図６では、空隙５３の左側の端部５３ａでトレンチ５５が空隙５３と連通するようにトレンチ５５を形成している。トレンチ５５は、空隙５３に連通していればよく、空隙５３の端部５３ａと連通している構成に限定するものではない。
【００２２】
次に、フォトレジストＰ２を除去する。そして、図７に示すように、減圧下でのＣＶＤ法（ＬＰＣＶＤ法）により、ポリシリコン８０を空隙５３（図６参照）とトレンチ５５（図６参照）に充填する。ポリシリコン８０が充填された空隙５３によって埋込ポリシリコン領域５４が形成される。ポリシリコン８０が充填されたトレンチ５５によってポリシリコン連通領域５２が形成される。埋込ポリシリコン領域５４とポリシリコン連通領域５２から構成されるポリシリコン領域５０が形成される。なお、この工程では、ポリシリコン８０がＣＶＤ酸化膜７０上にも堆積する。
【００２３】
次に、図８に示すように、ＣＶＤ酸化膜７０上に堆積しているポリシリコン８０をエッチバックする。さらに、ポリシリコン８０の上端面８０ａが表面２０ａと同一平面に存在するようになるまでポリシリコン８０をエッチバックする。
そして、図９に示すように、フッ酸等によってＣＶＤ酸化膜７０を除去する。活性層２０と埋込絶縁層３０の境界３２の一部に形成されているとともに、活性層２０と埋込絶縁層３０で挟まれている埋込ポリシリコン領域５４を形成することができる。また、活性層２０の表面２０ａから活性層２０の深さ方向に伸びているとともに、埋込ポリシリコン領域５４と連通しているポリシリコン連通領域５２を形成することができる。
【００２４】
次に、マスクの形成とイオン注入を繰り返す公知の方法により、活性層２０にボディ領域２６とソース領域２４とドレイン領域２２を形成する（図１参照）。さらに、公知の方法により、ゲート絶縁膜６２とゲート電極Ｇとソース電極Ｓとドレイン電極Ｄを形成し、半導体素子Ｓ１を形成する。
なお、ポリシリコン連通領域５２は、不要であれば後で除去してもよい。
【００２５】
本実施例では、積層基板１２を形成した後に、埋込絶縁層３０と活性層２０の境界３２の一部に選択的に埋込ポリシリコン領域５４を形成している。埋込ポリシリコン領域５４を形成する領域を選択することができる。活性層２０には、半導体素子Ｓ１が形成されている。本実施例では、活性層２０に形成する半導体素子Ｓ１の特性に悪影響を及ぼす位置を避けて埋込ポリシリコン領域５４を形成することができる。半導体素子Ｓ１の特性を維持するために活性層２０を厚膜化する必要がない。活性層２０を厚膜化しなくても、埋込ポリシリコン領域５４との間に相応の距離を保ちながら、活性層２０中に半導体素子Ｓ１を形成することができる。適切な領域を選択して活性層２０の重金属をゲッタリングする埋込ポリシリコン領域５４を形成することができる。
また、本実施例では、積層基板１２を形成した後に埋込ポリシリコン領域５４を形成している。積層基板１２を形成するために埋込ポリシリコン領域５４の裏面を研磨する工程を省略することができる。
また、本実施例では、空隙５３を形成する領域に水素イオン５１を注入し、積層基板１２を加熱して空隙５３を形成している。活性層２０埋込絶縁層３０の境界３２のうちから選択した局所的範囲に、簡単に空隙５３を形成することができる。したがって、選択した局所的範囲に、埋込ポリシリコン領域５４を形成することができる。
【００２６】
（第２実施例）
本発明を具現化した半導体装置と、半導体装置が備えている多結晶半導体領域の形成方法の第２実施例を、図１０から図１６を参照して説明する。本実施例の半導体装置の特徴は、活性層を区画する区画帯に多結晶半導体領域の連通層が形成されていることである。本実施例の半導体装置が、第１実施例の半導体装置１０と相違している構成を主に説明する。
図１０は、本実施例の半導体装置１１の要部断面図である。図１１から図１６は、半導体装置１１が備えている区画帯９０，９４，９６の形成方法を説明する図である。
【００２７】
図１０の要部断面図を参照して半導体装置１１の構成を説明する。
半導体装置１１は、ベース層４０と埋込絶縁層３０と活性層２０が順に積層されている積層基板１２を利用して形成されている。活性層２０が、区画帯９０，９４，９６によって区画されている。活性層２１０には、区画帯９０と区画帯９４によって区画されている第１区画領域１１ａが形成されている。活性層２０には、区画帯９４と区画帯９６によって区画されている第２区画領域１１ｂが形成されている。第１区画領域１１ａ内には、nチャネルのＭＯＳＦＥＴである半導体素子Ｓ２とpチャネルのＭＯＳＦＥＴである半導体素子Ｓ４が形成されている。第２区画領域１１ｂ内には、nチャネルのＭＯＳＦＥＴである半導体素子Ｓ５とpチャネルのＭＯＳＦＥＴである半導体素子Ｓ６が形成されている。各半導体素子Ｓ２、Ｓ４、Ｓ５，Ｓ６は、公知の構成であるので説明を省略する。
【００２８】
区画帯９０，９４，９６は、各々が、埋込ポリシリコン領域５４とポリシリコン連通領域５２を備えている。埋込ポリシリコン領域５４は、活性層２０と埋込絶縁層３０の境界３２の一部に形成されている。埋込ポリシリコン領域５４は、活性層２０と埋込絶縁層３０の境界３２に沿って伸びている。埋込ポリシリコン領域５４は、活性層２０と埋込絶縁層３０に挟まれている。ポリシリコン連通領域５２は、活性層２０の表面から活性層２０の深さ方向に伸びている。ポリシリコン連通領域５２は、埋込ポリシリコン領域５４と連通している。埋込ポリシリコン領域５４とポリシリコン連通領域５２を合わせてポリシリコン領域５０という。
【００２９】
区画帯９０では、埋込ポリシリコン領域５４の左端部（埋込ポリシリコン領域５４が境界３２に沿って伸びる方向について、図１０に示す左側の端部）と、ポリシリコン連通領域５２が連通している。そのポリシリコン連通領域５２の双方の側壁には、絶縁膜９２が形成されている。図１０に示す左側の側壁に形成されている絶縁膜９２は、活性層２０の表面２０ａから埋込絶縁層３０に至るまで伸びている。図１０に示す右側の側壁に形成されている絶縁膜９２は、活性層２０の表面２０ａから埋込ポリシリコン領域５４に至るまで伸びている。ポリシリコン連通領域５２は、図１０に示すポリシリコン連通領域５２の右側の絶縁膜９２を介して活性層２０の第１区画領域１１ａと対向している。
区画帯９４では、埋込ポリシリコン領域５４の中央寄り（埋込ポリシリコン領域５４が境界３２に沿って伸びる方向について中央寄り）と、ポリシリコン連通領域５２が連通している。そのポリシリコン連通領域５２の双方の側壁には、絶縁膜９２が形成されている。双方の側壁に形成されている絶縁膜９２は、活性層２０の表面２０ａから埋込ポリシリコン領域５４に至るまで伸びている。ポリシリコン連通領域５２は、図１０に示すポリシリコン連通領域５２の左側の絶縁膜９２を介して活性層２０の第１区画領域１１ａと対向している。また、ポリシリコン連通領域５２は、図１０に示すポリシリコン連通領域５２の右側の絶縁膜９２を介して活性層２０の第２区画領域１１ｂと対向している。
区画帯９６では、埋込ポリシリコン領域５４の右端部（埋込ポリシリコン領域５４が境界３２に沿って伸びる方向について、図１０に示す右側の端部）と、ポリシリコン連通領域５２が連通している。
各々の区画帯９０，９４，９６には、活性層２０の表面２０ａにフィールド酸化膜Ｌ１，Ｌ２，Ｌ３が形成されている。フィールド酸化膜Ｌ１，Ｌ２，Ｌ３は表面２０ａから突出している。フィールド酸化膜Ｌ１，Ｌ２，Ｌ３が表面２０ａから突出している部分についても、その内部にポリシリコン連通領域５２が形成されている。
【００３０】
次に、図１１から図１６を参照し、半導体装置１１が備えている区画帯９０，９４，９６の形成方法を説明する。なお、以下の各工程の説明では、活性層２０の表面２０ａに形成するマスクやフォトレジストの説明は省略する。
図１１に示すように、ベース層４０と埋込絶縁層３０と活性層２０が順に積層されている積層基板１２を形成する。そして、表面２０ａから埋込絶縁層３０に至るトレンチＴ１とトレンチＴ２を形成する。トレンチＴ１，Ｔ２は、後の工程で区画帯９０，９４のポリシリコン連通領域５２（図１０参照）を形成する領域に形成する。
【００３１】
次に、図１２に示すように、積層基板１２を加熱してフィールド酸化膜Ｌ１，Ｌ２，Ｌ３を形成する。フィールド酸化膜Ｌ１はトレンチＴ１が形成されている領域の表面２０ａに形成する。フィールド酸化膜Ｌ２はトレンチＴ２が形成されている領域の表面２０ａに形成する。フィールド酸化膜Ｌ３は、区画帯９６のポリシリコン連通領域５２（図１０参照）を形成する領域に形成する。この時に、トレンチＴ１，Ｔ２の内面も酸化される。トレンチＴ１，Ｔ２が熱酸化膜で充填される。
【００３２】
次に、図１３に示すように、第１実施例と同様の方法で、埋込絶縁層３０と活性層２０の境界３２付近に水素イオン５１を注入する。水素イオン５１は、後の工程で埋込ポリシリコン領域５４を形成する領域（図１０参照）に注入する。
次に、積層基板１２を５００℃以上に加熱する。これにより、図１４に示すように、活性層２０と埋込絶縁層３０の境界３２のうち、水素イオン５１を注入した領域に、空隙５３が形成される。
次に、図１５に示すように、フィールド酸化膜Ｌ１の表面からトレンチ内を充填している熱酸化膜をエッチングする。図１５に示す左方の空隙５３の端部５３ａと連通するトレンチＴ２１を形成する。また、フィールド酸化膜Ｌ２の表面からトレンチ内を充填している熱酸化膜をエッチングする。図１５に示す中央の空隙５３の中央寄りと連通するトレンチＴ２２を形成する。また、フィールド酸化膜Ｌ３の表面から活性層２０をエッチングする。図１５に示す右方の空隙５３の端部５３ｂと連通するトレンチＴ２３を形成する。
上記した説明では、トレンチＴ１，Ｔ２を形成する工程を実施し（図１１参照）、フィールド酸化膜Ｌ１，Ｌ２，Ｌ３を形成する工程を実施した後に（図１２参照）、水素イオン５１を注入する工程を実施する（図１３参照）場合について説明した。しかしながら、これらの３工程は、上記説明の順序で実施されることに限定されるものではない。例えば、水素イオン５１を注入する工程を実施した後に、トレンチＴ１，Ｔ２を形成する工程を実施し、フィールド酸化膜Ｌ１，Ｌ２，Ｌ３を形成する工程を実施してもよい。この順序で各工程を実施する場合には、フィールド酸化膜Ｌ１，Ｌ２，Ｌ３を形成するために積層基板１２を加熱することにより、同時に、図１４に示す水素イオン５１を注入した領域に空隙５３を形成することができる。その後に、図１５に示すように、トレンチＴ２１，Ｔ２２，Ｔ２３を形成する。
【００３３】
次に、図１６に示すように、減圧下でのＣＶＤ法（ＬＰＣＶＤ法）により、空隙５３（図１５参照）とトレンチＴ２１，Ｔ２２，Ｔ２３にポリシリコン８０を充填する。ポリシリコン８０が充填された空隙５３によって埋込ポリシリコン領域５４が形成される。ポリシリコン８０が充填されたトレンチＴ２１，Ｔ２２，Ｔ２３によってポリシリコン連通領域５２が形成される。埋込ポリシリコン領域５４とポリシリコン連通領域５２から構成されるポリシリコン領域５０が形成される。ポリシリコン８０をフィールド酸化膜Ｌ１，Ｌ２，Ｌ３の表面までエッチバックする。これにより、区画帯９０と区画帯９４と区画帯９６が形成される。区画帯９０と区画帯９４により、活性層２０が区画されて第１区画領域１１ａが形成される。区画帯９４と区画帯９６により、活性層２０が区画されて第２区画領域１１ｂが形成される。
【００３４】
次に、マスクの形成とイオン注入を繰り返す公知の方法で、第１区画領域１１ａに半導体素子Ｓ１と半導体素子Ｓ４を形成する（図１０参照）。第２区画領域１１ｂの半導体素子Ｓ５と半導体素子Ｓ６を形成する。さらに、公知の方法で、表面２０ａに層間絶縁膜を形成する。また、各々の半導体素子Ｓ２，Ｓ４，Ｓ５，Ｓ６のゲート電極とソース電極とドレイン電極を形成する。
【００３５】
本実施例の区画帯９０と区画帯９４では、ポリシリコン連通領域５２が、絶縁膜９２を介して活性層２０と対向している。区画帯がこのような構成の場合には、隣接する区画を絶縁分離することができる。例えば、本実施例の第１区画領域１１ａは、区画帯９０と区画帯９４によって、他の区画から絶縁分離されている。
一方、区画帯９６では、ポリシリコン連通領域５２の側壁が活性層２０と接している。そのポリシリコン連通領域５２によっても活性層２０に含まれている重金属をゲッタリングすることができる。
隣接する区画を絶縁分離することができる区画帯（本実施例では、区画帯９０，９４）と、活性層２０と接していることで活性層２０の重金属をゲッタリングすることができる区画帯（本実施例では、区画帯９６）の双方を、それぞれ適切な位置に形成することができる。
【００３６】
第１実施例と第２実施例では、ベース層４０と埋込絶縁層３０と活性層２０が順に積層されている積層基板１２を形成した後に、ポリシリコン領域５０を形成した。しかしながら、例えば、積層基板１２を形成する前に、少なくともポリシリコン８０を充填する空隙５３を形成しておいてもよい。この方法を簡単に説明する。活性層２０を備えている第１基板を準備する。ベース層４０と埋込絶縁層３０が順に積層されている第２基板を準備する。第２基板の埋込絶縁層３０の表面と第１基板の裏面のうち少なくとも一方において、埋込ポリシリコン領域５４を形成する領域に、窪みを形成しておく。第１基板と第２基板を重ね合わせて接着すると、窪みを形成した位置に空隙５３が形成される。そして、空隙５３に連通するトレンチを形成した後に、トレンチと空隙５３をポリシリコンで充填する。
また、例えば、第２基板の埋込絶縁層３０の表面と第１基板の裏面のうちいずれか一方において、埋込ポリシリコン領域５４を形成する領域に窪みを形成する。そして、その窪みをポリシリコン８０で埋めておく。これにより、第１基板と第２基板を重ね合わせて接着すると、予めポリシリコンで埋められている窪みによって埋込ポリシリコン領域５４が形成される。この場合には、埋込ポリシリコン領域５４にポリシリコン８０を充填するためのポリシリコン連通領域５２は形成しなくてもよい。
上記した方法によっても、埋込絶縁層３０と活性層２０の境界３２の一部に埋込ポリシリコン領域５４を形成することができる。
また、本発明の多結晶半導体領域の形成方法は、半導体層内の所望の深さに埋込ポリシリコン領域を形成することに応用することもできる。半導体層に含まれる重金属をゲッタリングすることができるポリシリコン領域を、半導体層の表面や裏面にではなくとも簡単に形成することができる。
【００３７】
以上、本発明の実施例について詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時の請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【図面の簡単な説明】
【００３８】
【図１】第１実施例の半導体装置１０の要部断面図を示す。
【図２】半導体装置１０の製造工程を示す。
【図３】半導体装置１０の製造工程を示す。
【図４】半導体装置１０の製造工程を示す。
【図５】半導体装置１０の製造工程を示す。
【図６】半導体装置１０の製造工程を示す。
【図７】半導体装置１０の製造工程を示す。
【図８】半導体装置１０の製造工程を示す。
【図９】半導体装置１０の製造工程を示す。
【図１０】第２実施例の半導体装置１１の要部断面図を示す。
【図１１】半導体装置１１の製造工程を示す。
【図１２】半導体装置１１の製造工程を示す。
【図１３】半導体装置１１の製造工程を示す。
【図１４】半導体装置１１の製造工程を示す。
【図１５】半導体装置１１の製造工程を示す。
【図１６】半導体装置１１の製造工程を示す。
【図１７】従来の半導体装置が利用している積層基板１０２を示す。
【符号の説明】
【００３９】
１０，１１：半導体装置
１１ａ，１１ｂ：区画領域
１２：積層基板
２０：活性層
２０ａ：表面
２０ｂ：裏面
２１：犠牲酸化膜
２２：ドレイン領域
２４：ソース領域
２６：ボディ領域
２８：半導体領域
３０：埋込絶縁層
３０ａ：表面
３２：境界
４０：ベース層
５０：ポリシリコン領域
５１：水素イオン
５２：ポリシリコン連通領域
５３：空隙
５３ａ：端部
５３ｂ：端部
５４：埋込ポリシリコン領域
５５：トレンチ
６２：ゲート絶縁膜
７０：ＣＶＤ酸化膜
８０：ポリシリコン
８０ａ：端面
９０，９４，９６：区画帯
９２：絶縁膜
Ｊ１，Ｊ２：基板
Ｌ１，Ｌ２，Ｌ３：フィールド酸化膜
Ｐ１，Ｐ２：フォトレジスト
Ａ１，Ａ２：開口
Ｓ１，Ｓ２，Ｓ４，Ｓ５，Ｓ６：半導体素子
Ｔ１，Ｔ２，Ｔ２１，Ｔ２２，Ｔ２３：トレンチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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