(57)【要約】【課題】浸漬法による導電ペーストの濡れ上がりを所定位置で止めることができ、寸法精度よく外部電極を形成することのできるセラミック電子部品を得る。【解決手段】コイルＬを内蔵したセラミック積層体１０の両端部に導電ペーストを用いて形成された外部電極３１を設けたセラミック電子部品。セラミック積層体１０は主要部１１と端部１２，１２とからなり、端部１２は空孔率が１０ｖｏｌ％以下であり、主要部１１は空孔率が３０〜８０ｖｏｌ％とされて導電ペーストの濡れ性が低い。端部１２，１２を導電ペーストに浸漬した際、導電ペーストは主要部１１との境界部分で濡れ上がりを阻止され、外部電極３１が寸法精度よく形成される。【選択図】図１
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【特許請求の範囲】
【請求項１】
電子素子を内蔵したセラミック積層体の両端部に導電ペーストを用いて形成された外部電極を設けたセラミック電子部品であって、
前記セラミック積層体は、主要部と前記外部電極を設けた端部とからなり、
前記主要部の表面状態は前記端部の表面状態よりも導電ペーストの濡れ性が低く、
前記外部電極は前記端部の表面に前記主要部との境界部分まで形成されていること、
を特徴とするセラミック電子部品。
【請求項２】
前記主要部は３０〜８０ｖｏｌ％の空孔率を有するセラミック積層体からなり、前記端部は１０ｖｏｌ％以下の空孔率を有するセラミック積層体からなることを特徴とする請求項１に記載のセラミック電子部品。
【請求項３】
前記セラミック積層体に形成された空孔に樹脂が充填されていることを特徴とする請求項２に記載のセラミック電子部品。
【請求項４】
前記主要部の表面粗さは前記端部の表面粗さよりも粗いことを特徴とする請求項１に記載のセラミック電子部品。
【請求項５】
電子素子を内蔵したセラミック積層体の両端部に導電ペーストを用いて形成された外部電極を設けたセラミック電子部品であって、
前記セラミック積層体は、主要部と前記外部電極を設けた端部と該主要部及び端部の間に位置する中間部とからなり、
前記中間部の表面状態は前記端部の表面状態よりも導電ペーストの濡れ性が低く、
前記外部電極は前記端部の表面に前記中間部との境界部分まで形成されていること、
を特徴とするセラミック電子部品。
【請求項６】
前記中間部は３０〜８０ｖｏｌ％の空孔率を有するセラミック積層体からなり、前記端部は１０ｖｏｌ％以下の空孔率を有するセラミック積層体からなることを特徴とする請求項５に記載のセラミック電子部品。
【請求項７】
前記セラミック積層体に形成された空孔に樹脂が充填されていることを特徴とする請求項６に記載のセラミック電子部品。
【請求項８】
前記中間部の表面粗さは前記端部の表面粗さよりも粗いことを特徴とする請求項５に記載のセラミック電子部品。
【請求項９】
電子素子を内蔵したセラミック積層体の両端部に導電ペーストを用いて形成された外部電極を設けたセラミック電子部品であって、
前記セラミック積層体は、主要部と前記外部電極を設けた端部とからなり、
前記主要部及び前記端部の配列方向から平面視で、前記端部は前記主要部の外形周囲よりも内側に形成され、
前記外部電極は前記端部の表面に主要部との境界部分まで形成されていること、
を特徴とするセラミック電子部品。
【請求項１０】
電子素子を内蔵したセラミック積層体の両端部に導電ペーストを用いて形成された外部電極を設けたセラミック電子部品であって、
前記セラミック積層体は、主要部と前記外部電極を設けた端部と該主要部及び端部の間に位置する中間部とからなり、
前記中間部は前記主要部と前記端部との間に凹状に設けられ、
前記外部電極は前記端部の表面に前記中間部又は前記主要部との境界部分まで形成されていること、
を特徴とするセラミック電子部品。
【請求項１１】
電子素子を内蔵したセラミック積層体の両端部に導電ペーストを用いて形成された外部電極を設けたセラミック電子部品であって、
前記セラミック積層体は、主要部と前記外部電極を設けた端部と該主要部及び端部の間に位置する中間部とからなり、
前記中間部は前記主要部と前記端部との間に凸状に設けられ、
前記外部電極は前記端部の表面に前記中間部との境界部分まで形成されていること、
を特徴とするセラミック電子部品。
【請求項１２】
電子素子を内蔵したセラミック積層体の両端部に導電ペーストを用いて形成された外部電極を設けたセラミック電子部品の製造方法であって、
セラミックシートを積層して、導電ペーストの濡れ性が比較的低い表面状態を有する主要部と、導電ペーストの濡れ性が比較的高い表面状態を有する端部とからなる積層体を形成する工程と、
前記端部の表面に導電ペーストを塗布して外部電極を前記主要部との境界部分まで形成する工程と、
を備えたことを特徴とするセラミック電子部品の製造方法。
【請求項１３】
電子素子を内蔵したセラミック積層体の両端部に導電ペーストを用いて形成された外部電極を設けたセラミック電子部品の製造方法であって、
セラミックシートを積層して、主要部と、導電ペーストの濡れ性が比較的高い表面状態を有する端部と、導電ペーストの濡れ性が比較的低い表面状態を有して前記主要部と前記端部の間に位置する中間部と、からなる積層体を形成する工程と、
前記端部の表面に導電ペーストを塗布して外部電極を前記中間部との境界部分まで形成する工程と、
を備えたことを特徴とするセラミック電子部品の製造方法。
【請求項１４】
導電ペーストの濡れ性が比較的低い表面状態を有する前記主要部又は前記中間部は、焼失材を含むセラミック原料からセラミックグリーンシートを作製し、該シートを積層することにより形成することを特徴とする請求項１２又は請求項１３に記載のセラミック電子部品の製造方法。
【請求項１５】
電子素子を内蔵したセラミック積層体の両端部に導電ペーストを用いて形成された外部電極を設けたセラミック電子部品の製造方法であって、
セラミックシートを積層して、主要部と該主要部の両端部に位置する端部とからなり、主要部及び端部の配列方向から平面視で、端部が主要部の外形周囲よりも内側に配置されている積層体を形成する工程と、
前記端部の表面に導電ペーストを塗布して外部電極を前記主要部との境界部分まで形成する工程と、
を備えたことを特徴とするセラミック電子部品の製造方法。
【請求項１６】
電子素子を内蔵したセラミック積層体の両端部に導電ペーストを用いて形成された外部電極を設けたセラミック電子部品の製造方法であって、
セラミックシートを積層して、主要部と端部と主要部及び端部の間に位置する中間部とからなり、前記中間部の表面形状が前記主要部及び前記端部の表面形状とは異なるように積層体を形成する工程と、
前記端部の表面に導電ペーストを塗布して外部電極を前記中間部又は前記主要部との境界部分まで形成する工程と、
を備えたことを特徴とするセラミック電子部品の製造方法。
【請求項１７】
前記中間部の表面形状を前記主要部及び前記端部に対して凹状又は凸状に形成することを特徴とする請求項１６に記載のセラミック電子部品の製造方法。
【請求項１８】
前記外部電極は、前記積層体の端部を導電ペーストに浸漬して形成することを特徴とする請求項１２ないし請求項１７のいずれかに記載のセラミック電子部品の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、セラミック電子部品、特に、セラミック積層体にコイルなどの電子素子を内蔵したチップインダクタなどのセラミック電子部品及びその製造方法に関する。
【背景技術】
【０００２】
一般に、チップインダクタなどのセラミック電子部品は、フェライトからなるシートとコイル導体とを積層し、該積層体の両端部に導電ペーストを塗布して外部電極を形成したものが種々提供されている。外部電極は、積層体の端部を薄いペースト層に浸漬したり、印刷したりして形成されている。印刷法は、手間がかかり作業が複雑であり、コスト的に実用的ではない。一方、浸漬法は、量産向きではあるが、導電ペーストの過度の濡れ上がりを防止することが困難で、形成された外部電極の積層体側面への折返し部分の寸法精度が悪いという問題点を有していた。
【０００３】
導電ペーストの濡れ性は積層体の表面状態（空孔率や粗さ）あるいは表面形状（凹部や凸部の存在）によって異なる。特許文献１には、図１１に示すように、３０〜８０ｖｏｌ％の空孔率を有し、コイルＬを内蔵した内層部１１５と１０ｖｏｌ％以下の空孔率を有する外層部１１６ａ，１１６ｂとからなるセラミック積層体１２０を備えたセラミック電子部品が開示されている。しかし、特許文献１では、積層体１２０の両端部に設けた外部電極１２１が内層部１１５にまで深く形成されており、内層部１１５と外層部１１６ａ，１１６ｂとの濡れ性の差を外部電極１２１の形成にどのように利用するかについては何ら示唆していない。
【特許文献１】特開２００５−３８９０４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
そこで、本発明の目的は、浸漬法による導電ペーストの濡れ上がりを所定位置で止めることができ、寸法精度よく外部電極を形成することのできるセラミック電子部品及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
前記目的を達成するため、第１の発明は、電子素子を内蔵したセラミック積層体の両端部に導電ペーストを用いて形成された外部電極を設けたセラミック電子部品であって、前記セラミック積層体は、主要部と前記外部電極を設けた端部とからなり、前記主要部の表面状態は前記端部の表面状態よりも導電ペーストの濡れ性が低く、前記外部電極は前記端部の表面に前記主要部との境界部分まで形成されていること、を特徴とする。
【０００６】
第１の発明に係るセラミック電子部品にあっては、積層体の端部に導電ペーストを塗布する際、導電ペーストは濡れ性の低い主要部との境界部分で濡れ上がりが阻止され、外部電極が寸法的に精度よく形成される。
【０００７】
第１の発明に係るセラミック電子部品において、主要部は３０〜８０ｖｏｌ％の空孔率を有するセラミック積層体からなり、端部は１０ｖｏｌ％以下の空孔率を有するセラミック積層体からなることが好ましい。空孔には樹脂が充填されていてもよい。また、主要部の表面粗さを端部の表面粗さよりも粗くしても、導電ペーストの濡れ上がりを主要部との境界部分で止めることができる。
【０００８】
第２の発明は、電子素子を内蔵したセラミック積層体の両端部に導電ペーストを用いて形成された外部電極を設けたセラミック電子部品であって、前記セラミック積層体は、主要部と前記外部電極を設けた端部と該主要部及び端部の間に位置する中間部とからなり、前記中間部の表面状態は前記端部の表面状態よりも導電ペーストの濡れ性が低く、前記外部電極は前記端部の表面に前記中間部との境界部分まで形成されていること、を特徴とする。
【０００９】
第２の発明に係るセラミック電子部品にあっては、積層体の端部に導電ペーストを塗布する際、導電ペーストは濡れ性の低い中間部との境界部分で濡れ上がりが阻止され、外部電極が寸法的に精度よく形成される。
【００１０】
第２の発明に係るセラミック電子部品において、中間部は３０〜８０ｖｏｌ％の空孔率を有するセラミック積層体からなり、端部は１０ｖｏｌ％以下の空孔率を有するセラミック積層体からなることが好ましい。空孔には樹脂が充填されていてもよい。また、中間部の表面粗さを端部の表面粗さよりも粗くしても、導電ペーストの濡れ上がりを中間部との境界部分で止めることができる。
【００１１】
第３の発明は、電子素子を内蔵したセラミック積層体の両端部に導電ペーストを用いて形成された外部電極を設けたセラミック電子部品であって、前記セラミック積層体は、主要部と前記外部電極を設けた端部とからなり、前記主要部及び前記端部の配列方向から平面視で、前記端部は前記主要部の外形周囲よりも内側に形成され、前記外部電極は前記端部の表面に主要部との境界部分まで形成されていること、を特徴とする。
【００１２】
第３の発明に係るセラミック電子部品にあっては、積層体の端部に導電ペーストを塗布する際、導電ペーストは段差が存在する主要部との境界部分で濡れ上がりが阻止され、外部電極が寸法的に精度よく形成される。
【００１３】
第４の発明は、電子素子を内蔵したセラミック積層体の両端部に導電ペーストを用いて形成された外部電極を設けたセラミック電子部品であって、前記セラミック積層体は、主要部と前記外部電極を設けた端部と該主要部及び端部の間に位置する中間部とからなり、前記中間部は前記主要部と前記端部との間に凹状に設けられ、前記外部電極は前記端部の表面に前記中間部又は前記主要部との境界部分まで形成されていること、を特徴とする。
【００１４】
第４の発明に係るセラミック電子部品にあっては、積層体の端部に導電ペーストを塗布する際、導電ペーストは凹状となっている中間部で濡れ上がりが阻止され、外部電極が寸法的に精度よく形成される。
【００１５】
第５の発明は、電子素子を内蔵したセラミック積層体の両端部に導電ペーストを用いて形成された外部電極を設けたセラミック電子部品であって、前記セラミック積層体は、主要部と前記外部電極を設けた端部と該主要部及び端部の間に位置する中間部とからなり、前記中間部は前記主要部と前記端部との間に凸状に設けられ、前記外部電極は前記端部の表面に前記中間部との境界部分まで形成されていること、を特徴とする。
【００１６】
第５の発明に係るセラミック電子部品にあっては、積層体の端部に導電ペーストを塗布する際、導電ペーストは段差が存在する中間部との境界部分で濡れ上がりが阻止され、外部電極が寸法的に精度よく形成される。
【００１７】
第６の発明は、電子素子を内蔵したセラミック積層体の両端部に導電ペーストを用いて形成された外部電極を設けたセラミック電子部品の製造方法であって、セラミックシートを積層して、導電ペーストの濡れ性が比較的低い表面状態を有する主要部と、導電ペーストの濡れ性が比較的高い表面状態を有する端部とからなる積層体を形成する工程と、前記端部の表面に導電ペーストを塗布して外部電極を前記主要部との境界部分まで形成する工程と、を備えたことを特徴とする。
【００１８】
第６の発明に係るセラミック電子部品の製造方法にあっては、積層体の端部に導電ペーストを塗布する際、導電ペーストは濡れ性の低い主要部との境界部分で濡れ上がりが阻止され、外部電極が寸法的に精度よく形成される。
【００１９】
第７の発明は、電子素子を内蔵したセラミック積層体の両端部に導電ペーストを用いて形成された外部電極を設けたセラミック電子部品の製造方法であって、セラミックシートを積層して、主要部と、導電ペーストの濡れ性が比較的高い表面状態を有する端部と、導電ペーストの濡れ性が比較的低い表面状態を有して前記主要部と前記端部の間に位置する中間部と、からなる積層体を形成する工程と、前記端部の表面に導電ペーストを塗布して外部電極を前記中間部との境界部分まで形成する工程と、を備えたことを特徴とする。
【００２０】
第７の発明に係るセラミック電子部品の製造方法にあっては、積層体の端部に導電ペーストを塗布する際、導電ペーストは濡れ性の低い中間部との境界部分で濡れ上がりが阻止され、外部電極が寸法的に精度よく形成される。
【００２１】
第６及び第７の発明に係るセラミック電子部品の製造方法において、導電ペーストの濡れ性が比較的低い表面状態を有する前記主要部又は前記中間部は、焼失材を含むセラミック原料からセラミックグリーンシートを作製し、該シートを積層することにより形成することが好ましい。
【００２２】
第８の発明は、電子素子を内蔵したセラミック積層体の両端部に導電ペーストを用いて形成された外部電極を設けたセラミック電子部品の製造方法であって、セラミックシートを積層して、主要部と該主要部の両端部に位置する端部とからなり、主要部及び端部の配列方向から平面視で、端部が主要部の外形周囲よりも内側に配置されている積層体を形成する工程と、前記端部の表面に導電ペーストを塗布して外部電極を前記主要部との境界部分まで形成する工程と、を備えたことを特徴とする。
【００２３】
第８の発明に係るセラミック電子部品の製造方法にあっては、積層体の端部に導電ペーストを塗布する際、導電ペーストは段差が存在する主要部との境界部分で濡れ上がりが阻止され、外部電極が寸法的に精度よく形成される。
【００２４】
第９の発明は、電子素子を内蔵したセラミック積層体の両端部に導電ペーストを用いて形成された外部電極を設けたセラミック電子部品の製造方法であって、セラミックシートを積層して、主要部と端部と主要部及び端部の間に位置する中間部とからなり、前記中間部の表面形状が前記主要部及び前記端部の表面形状とは異なるように積層体を形成する工程と、前記端部の表面に導電ペーストを塗布して外部電極を前記中間部又は前記主要部との境界部分まで形成する工程と、を備えたことを特徴とする。例えば、中間部の表面形状を主要部及び端部に対して凹状又は凸状に形成して異なる形状とすることができる。
【００２５】
第９の発明に係るセラミック電子部品の製造方法にあっては、積層体の端部に導電ペーストを塗布する際、導電ペーストは形状が異なる中間部との境界部分で濡れ上がりが阻止され、外部電極が寸法的に精度よく形成される。
【００２６】
第６ないし第９の発明に係るセラミック電子部品の製造方法において、外部電極は、積層体の端部を導電ペーストに浸漬して形成することが好ましい。寸法精度の良好な外部電極を備えたセラミック電子部品を安価に量産することができる。
【００２７】
なお、本発明において、外部電極をセラミック積層体の両端部に導電ペーストを用いて形成することは、セラミック積層体の両端部に塗布した導電ペーストを焼き付けたり、導電性樹脂材であれば塗布後に硬化させて形成することを意味する。
【発明の効果】
【００２８】
本発明によれば、積層体の端部に外部電極を形成する際に導電ペーストの濡れ上がりが、端部と主要部又は中間部との境界部分で阻止され、外部電極の積層体側面への折返し部分の寸法を精度よく形成することができる。
【発明を実施するための最良の形態】
【００２９】
以下、本発明に係るセラミック電子部品及びその製造方法の実施例について添付図面を参照して説明する。
【００３０】
（第１実施例、図１〜図３参照）
本発明の第１実施例であるセラミック電子部品１Ａは、図１に示すように、積層体１０にコイルＬを内蔵し、積層体１０の両端部にコイルＬと導通した外部電極３１，３１を形成したチップインダクタとして構成したものである。
【００３１】
この積層体１０は、図２に示すように、所定パターンのコイル導体２１を形成した複数枚のセラミックシート１５とビアホール導体２５を形成した複数枚のセラミックシート１６を積層し、焼成して形成されている。各コイル導体２１は一端部に形成したビアホール導体２２を介して螺旋状のコイルＬを形成し、該コイルＬの両端部はビアホール導体２５にて外部電極３１，３１に電気的に接続されている。
【００３２】
ここで、セラミックシート１５の積層部分を積層体１０の主要部１１、セラミックシート１６の積層部分を端部１２，１２と称する。そして、主要部１１は３０〜８０ｖｏｌ％の空孔率を有し、端部１２，１２は１０ｖｏｌ％以下の空孔率を有している。空孔は、空孔率が１０ｖｏｌ％以下であれば、スラリー状のセラミック材料を作製する際に抱き込んだ気泡や結合剤及び分散剤の揮発性成分によって生じる。それ以上の空孔率は、セラミック材料に焼失材を適量添加し、焼成することにより得ることができる。また、これらの空孔にはエポキシ系樹脂を充填してもよい。焼失材としては、架橋ポリスチレンからなるものなどが知られている。図３に、積層体１０内に空孔３５が形成され、樹脂３６が充填されている状態を示す。なお、空孔３５には、開空孔及び閉空孔を含む。
【００３３】
積層体１０に空孔３５を形成することで、誘電率が低下して浮遊容量が小さくなるため、所望のインピーダンス特性を得ることができる。この場合、空孔率は３０ｖｏｌ％以上が好ましく、８０ｖｏｌ％を超えると積層体１０の機械的強度が低下する。一方、端部１２，１２の空孔率を１０ｖｏｌ％以下にすることで、外部電極３１，３１として塗布される導電ペーストが積層体１０の内部に拡散しにくくなる。また、透磁率が高くなるので、コイルＬの磁束の漏れが少なくなる。空孔３５に樹脂３６を充填することは、インピーダンスの低下を抑制する効果を有する。
【００３４】
ここで、空孔率（Ｖｏｌ％）は以下の式によって求められる。
空孔率＝｛１−（Ｗ／Ｖ）／Ｇ｝×１００（％）
Ｗ：セラミック焼結体の重量
Ｖ：セラミック焼結体の体積
Ｇ：セラミック焼結体の理論密度
【００３５】
ところで、前記外部電極３１，３１は、積層体１０の端部１２，１２の表面に浸漬法にて導電ペーストを塗布することにより形成される。即ち、図１０に示すように、平板状のステンレス槽５０に導電ペーストＰを所定の厚さに充填し、治具５１の裏面に保持された複数個の積層体１０を該治具５１を下降させることにより、積層体１０の端面がステンレス槽５０の底面に接するまで導電ペーストＰに浸漬し、引き上げた後乾燥させることにより形成する。
【００３６】
一般に、積層体に対する導電ペーストの濡れ性は、積層体の表面状態によって変化する。積層体の空孔率が小さいと濡れ性は比較的大きく、空孔率が大きいと濡れ性は比較的小さい。本第１実施例においては、主要部１１は３０〜８０ｖｏｌ％の空孔率で形成され、端部は１０ｖｏｌ％以下の空孔率で形成されているため、積層体１０の端部１２を導電ペーストＰに浸漬した際、導電ペーストＰは濡れ性の低い主要部１１との境界部分で表面張力による濡れ上がりが阻止される。それゆえ、外部電極３１が寸法的に精度よく形成されることになる。なお、本第１実施例における外部電極３１の寸法精度については本発明者らによる実験結果として比較例とともに以下に説明する。
【００３７】
ここで、セラミック電子部品の製造方法について説明する。製造方法は２種類に大別される。第１の方法は、貫通孔を形成したセラミックグリーンシート上に導電ペーストによりスクリーン印刷などの印刷法で所望のパターンを形成し、該シートを螺旋状のコイルが形成されるように積層、圧着、裁断、焼成することでセラミック電子部品を得る。第２の方法は、セラミック材料と導体材料とをスクリーン印刷などの印刷法で交互に印刷して螺旋状のコイルを形成し、圧着、裁断、焼成することでセラミック電子部品を得る。
【００３８】
具体的には、以下の工程によってセラミック電子部品１Ａを製造した。まず、ニッケル、亜鉛、銅及び鉄の酸化物原料を混合して８００℃で１時間仮焼した。その後、ボールミルにより原料を粉砕し、乾燥することにより、平均粒径が約２μｍのＮｉ−Ｚｎ−Ｃｕ系フェライト原料を得た。次に、このフェライト原料に、溶媒、結合剤及び分散剤を加えて混練し、スラリーとした。
【００３９】
端部１２，１２を構成するシート１６は、前記スラリー状のフェライト原料を用いてドクターブレード法などで厚さ４０μｍのセラミックグリーンシートとした。主要部１１を構成するシート１５は、前記フェライト原料に溶媒、結合剤、分散剤に加えて、市販の球状ポリマー、例えば、平均粒径が８μｍの架橋ポリスチレンからなる焼失材を添加し、混練してスラリー状とし、ドクターブレード法などで厚さ４０μｍのセラミックグリーンシートとした。
【００４０】
用意されたセラミックグリーンシートにビアホール導体用の穴を形成し、コイル導体やビアホール導体をスクリーン印刷した。印刷には、Ａｇ，Ｐｄ，Ｃｕ，Ａｕやこれらの合金などの導電ペーストを用いた。
【００４１】
次に、図２に示したように、各シート１５，１６を積層、圧着し、コイルＬを内蔵した積層体１０を作製した。以上の工程はマザー基板として複数単位のコイルがマトリクス状に配置された状態で行われ、マザー積層体を１単位の積層体（チップ）に裁断する。そして、得られた積層体を４００℃で３時間熱処理（脱結合剤処理）を行った後、９２５℃で２時間焼成した。これにて、所望の空孔率を有する主要部１１及び端部１２，１２からなるセラミック焼結積層体１０が得られる。
【００４２】
次に、セラミック焼結積層体１０をエポキシ系樹脂中に浸漬し、空孔内に樹脂を充填し、１５０〜１８０℃で２時間樹脂を硬化させた。積層体１０の表面に付着する樹脂膜を除去した後、図１０に示す塗布装置を用いて、積層体１０の端部１２，１２の表面にＡｇからなる導電ペーストを塗布し、外部電極３１，３１を形成した。
【００４３】
本発明者らは、長辺１．０ｍｍ、短辺０．５ｍｍ、高さ０．５ｍｍのセラミック焼結積層体１０を前記の工程にて作製した。空孔率が１０ｖｏｌ％以下の端部１２，１２は端面から２００μｍ（寸法Ｗ１）とし、主要部１１は約５μｍの空孔を約５０ｖｏｌ％の空孔率で含有している。その端部にＡｇを主成分とする導電ペーストを塗布した。導電ペーストの粘度はずり速度が約１．９ｓｅｃ-1のときに３１．４Ｐａ．ｓであった。
【００４４】
即ち、図１０に示すように、治具５１の裏面に１００個のセラミック焼結積層体１０を保持し、ステンレス槽５０に深さ１５０μｍになるように導電ペーストＰを投入し、スキージを用いて該ペーストＰの表面を平滑にした。治具５１を積層体１０の端面がステンレス槽５０の底面に接するまで下降させ、積層体１０の端部１２に導電ペーストＰを塗布した。塗布後にオーブンにて１２０℃で１時間乾燥させた。ここで形成された外部電極３１の折返し部分の寸法Ｗ２を求めた。
【００４５】
具体的には、積層体１０の一端部にのみ導電ペーストを塗布して乾燥させ、予め測定しておいた積層体１０の長さＬから測定した寸法Ｗを減算することで寸法Ｗ２を求めた。その結果を以下の表１に示す。
【００４６】
また、比較例として、前記積層体１０と同じサイズで主要部１１を端部１２，１２と同じ（焼失材が混入されていない）セラミック材料で形成した積層体を、図１０に示した塗布装置を用いて端部に導電ペースト（深さは同じ１５０μｍ）を塗布し、同じ条件で乾燥させ、形成された外部電極の折返し部分の寸法を求めた。その結果を表１に併せて示す。
【００４７】
【表１】
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【００４８】
比較例では、１５０μｍの厚さの導電ペーストに浸漬することで、折返し部分の寸法は最小で２０５μｍ、最大で２３２μｍであり、平均で２１７μｍまで表面張力で濡れ上がったことになる。これに対して、本第１実施例では、折返し部分の寸法Ｗ２は最小で２０３μｍ、最大で２１５μｍ、平均で２０８μｍであり、好ましい寸法精度であった。これは、導電ペーストの濡れ上がりが空孔率の大きい主要部との境界部分で止められたことによる。また、表１において、σは標準偏差でのばらつきの大きさを表している。
【００４９】
なお、主要部１１と端部１２，１２との境界部分には必ずしも空孔が形成されているわけではないので、境界より１０〜２０μｍ程度内側まで外部電極３１が形成される。
【００５０】
（第２実施例、図４参照）
第２実施例であるセラミック電子部品１Ｂは、図４に示すように、積層体１０を主要部１１と両端の端部１２，１２と中間部１３，１３とで形成し、中間部１３，１３のみ空孔率を３０〜８０ｖｏｌ％とした。主要部１１及び端部１２，１２の空孔率は１０ｖｏｌ％以下である。中間部１３，１３の幅寸法は２０μｍである。なお、図４において、内部のコイルは図示を省略している。
【００５１】
本第２実施例においては、端部１２，１２に導電ペーストを塗布する際、導電ペーストは空孔率の大きい（表面が濡れ性の低い）中間部１３，１３との境界部分で濡れ上がりを阻止され、外部電極３１が寸法的に精度よく形成される。
【００５２】
（第３実施例、図５参照）
第３実施例であるセラミック電子部品１Ｃは、図５に示すように、積層体１０を主要部１１と両端の端部１２，１２とで形成し、端部１２，１２は通常の表面粗さ（Ｒａ：０．８１μｍ程度）であるのに対して主要部１１の表面粗さＲａを例えば１．４５μｍとしている。なお、図５において、内部のコイルは図示を省略している。
【００５３】
表面粗さが粗いと導電ペーストの濡れ性が低下する。それゆえ、本第３実施例においても、端部１２，１２に導電ペーストを塗布する際、導電ペーストは表面粗さが粗い（表面が濡れ性の低い）主要部１１との境界部分で濡れ上がりを阻止され、外部電極３１が寸法的に精度よく形成される。
【００５４】
（第４実施例、図６参照）
第４実施例であるセラミック電子部品１Ｄは、図６に示すように、積層体１０を主要部１１と両端の端部１２，１２と中間部１３，１３とで形成し、中間部１３，１３のみ表面粗さＲａを例えば１．４５μｍとし、主要部１１及び端部１２，１２の表面粗さは通常の表面粗さとしている。なお、図６において、内部のコイルは図示を省略している。
【００５５】
本第４実施例においても、端部１２，１２に導電ペーストを塗布する際、導電ペーストは表面粗さが粗い中間部１３，１３との境界部分で濡れ上がりを阻止され、外部電極３１が寸法的に精度よく形成される。
【００５６】
（第５実施例、図７参照）
第５実施例であるセラミック電子部品１Ｅは、図７に示すように、積層体１０を主要部１１と両端の端部１２，１２とで形成し、主要部１１及び端部１２，１２の配列方向（矢印Ａ方向）から平面視で、端部１２，１２を主要部１１の外形周囲よりも内側に形成している。この場合、主要部１１と端部１２，１２とは同じ材料で構成してもよく、外形のみが異なる。なお、図７において、内部のコイルは図示を省略している。また、図７（Ｂ）は図７（Ａ）の矢印Ａ方向から見た図である。
【００５７】
本第５実施例においては、端部１２，１２に導電ペーストを塗布する際、導電ペーストは端部１２，１２と主要部１１との段差部分で濡れ上がりが阻止され、外部電極３１が寸法的に精度よく形成される。
【００５８】
（第６実施例、図８参照）
第６実施例であるセラミック電子部品１Ｆは、図８に示すように、積層体１０を主要部１１と両端の端部１２，１２と中間部１３，１３とで形成し、中間部１３に凹状の溝１３ａを形成している。中間部１３に溝１３ａを形成することにより、端部１２，１２に導電ペーストを塗布する際、導電ペーストの濡れ上がりが溝１３ａによって阻止され、外部電極３１が寸法的に精度よく形成されることになる。
【００５９】
本発明者らは、長辺１．０ｍｍ、短辺０．５ｍｍ、高さ０．５ｍｍの第６実施例であるセラミック焼結積層体１０を前記第１実施例で説明した工程にて作製した。さらに、積層体１０の端面から１５０μｍ（寸法Ｗ３）の内側部分に幅２０μｍ、深さ１０μｍの溝１３ａ，１３ａを形成した。端部１２，１２にＡｇを主成分とする導電ペーストを塗布した。導電ペーストの粘度はずり速度が約１．９ｓｅｃ-1のときに１２．５Ｐａ．ｓであった。
【００６０】
即ち、図１０に示すように、治具５１の裏面に１００個のセラミック焼結積層体１０を保持し、ステンレス槽５０に深さ１００μｍになるように導電ペーストＰを投入し、スキージを用いて該ペーストＰの表面を平滑にした。治具５１を積層体１０の端面がステンレス槽５０の底面に接するまで下降させ、積層体１０の端部１２に導電ペーストＰを塗布した。塗布後にオーブンにて１２０℃で１時間乾燥させた。ここで形成された外部電極３１の折返し部分の寸法Ｗ４を前記第１実施例での寸法Ｗ２と同じ手順で求めた。その結果を以下の表２に示す。
【００６１】
また、比較例として、溝を形成しない同サイズの積層体を、図１０に示した塗布装置を用いて端部に導電ペースト（深さは同じ１００μｍ）を塗布し、同じ条件で乾燥させ、形成された外部電極の折返し部分の寸法を求めた。その結果を表２に併せて示す。
【００６２】
【表２】
2009099572.tif 000004
【００６３】
比較例では、１００μｍの厚さの導電ペーストに浸漬することで、折返し部分の寸法は最小で１６６μｍ、最大で１９８μｍであり、平均で１８２μｍまで表面張力で濡れ上がったことになる。これに対して、本第６実施例では、折返し部分の寸法Ｗ４は最小で１６４μｍ、最大で１７６μｍ、平均で１７３μｍであり、好ましい寸法精度であった。これは、導電ペーストの濡れ上がりが中間部１３の溝１３ａで止められたことによる。
【００６４】
なお、第６実施例において、導電ペーストの濡れ上がりが溝１３ａで完全に止められているわけではない。溝１３ａの深さが１０μｍにおいては、中間部１３から１０μｍ程度の内側で濡れ上がりが止まる。
【００６５】
（第７実施例、図９参照）
第７実施例であるセラミック電子部品１Ｇは、図９に示すように、積層体１０を主要部１１と両端の端部１２，１２と中間部１３，１３とで形成し、中間部１３に凸状の突起１３ｂを形成している。中間部１３に突起１３ｂを形成することにより、端部１２，１２に導電ペーストを塗布する際、導電ペーストの濡れ上がりが突起１３ｂによって阻止され、外部電極３１が寸法的に精度よく形成されることになる。
【００６６】
（他の実施例）
なお、本発明に係るセラミック電子部品及びその製造方法は、前記実施例に限定されるものではなく、その要旨の範囲内で種々に変更することができる。
【００６７】
例えば、本発明は前記実施例に示したチップインダクタ以外にＬＣ複合部品など種々のセラミック電子部品に幅広く適用することができる。また、前記第３〜第７実施例において、主要部１１、端部１２及び中間部１３の空孔率は任意でり、空孔には樹脂が充填されていなくてもよい。
【００６８】
さらに、前記各実施例を組み合わせることも可能である。例えば、積層体が主要部と端部とで構成され、端部が主要部の外形周囲より内側に形成された第５実施例（図７参照）において、主要部が３０〜８０ｖｏｌ％の空孔率を有し、端部が１０ｖｏｌ％以下の空孔率を有していてもよい。
【図面の簡単な説明】
【００６９】
【図１】本発明の第１実施例であるセラミック電子部品を模式的に示す断面図である。
【図２】前記セラミック電子部品の分解斜視図である。
【図３】前記セラミック電子部品の要部断面図である。
【図４】本発明の第２実施例であるセラミック電子部品の概略を示す断面図である。
【図５】本発明の第３実施例であるセラミック電子部品の概略を示す断面図である。
【図６】本発明の第４実施例であるセラミック電子部品の概略を示す断面図である。
【図７】本発明の第５実施例であるセラミック電子部品を示し、（Ａ）は概略断面図、（Ｂ）は外部電極を省略したＡ矢視図である。
【図８】本発明の第６実施例であるセラミック電子部品の概略を示す断面図である。
【図９】本発明の第７実施例であるセラミック電子部品の概略を示す断面図である。
【図１０】セラミック電子部品の端部に導電ペーストを塗布する状態を示す説明図である。
【図１１】従来のセラミック電子部品を示す断面図である。
【符号の説明】
【００７０】
１Ａ〜１Ｇ…セラミック電子部品
１０…積層体
１１…主要部
１２…端部
１３…中間部
１３ａ…溝
１３ｂ…突起
１５，１６…セラミックシート
３１…外部電極
３５…空孔
Ｌ…コイル
【図１】
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【図２】
2009099572.tif 000006
【図３】
2009099572.tif 000007
【図４】
2009099572.tif 000008
【図５】
2009099572.tif 000009
【図６】
2009099572.tif 000010
【図７】
2009099572.tif 000011
【図８】
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【図９】
2009099572.tif 000013
【図１０】
2009099572.tif 000014
【図１１】
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