(57)【要約】【課題】  ＳＯＩ構造の埋め込み絶縁膜の開口部における基板シリコンのダメージを防止すると共に、埋め込み絶縁膜の開口部における基板との接触面積の低下を防止する。【解決手段】  ＳＯＩ構造を有する半導体装置において、シリコン基板１０と、シリコン基板１０上に設けられ、一部に開口部１２を有し、該開口部１２の上部を上面側が広がった順テーパー構造に形成し、且つ下部を下面側が広がった逆テーパー構造に形成した絶縁膜１１と、絶縁膜１１上及び開口部１２内に形成された単結晶シリコン層１４と、単結晶シリコン層１４に形成された半導体素子とを備えた。【選択図】      図３
2009141277.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板と、
前記シリコン基板上に設けられ、一部に開口部を有し、該開口部の上部を上面側が広がった順テーパー構造に形成し、且つ下部を下面側が広がった逆テーパー構造に形成してなる絶縁膜と、
前記絶縁膜上及び前記開口部内に形成された単結晶シリコン層と、
前記単結晶シリコン層に形成された半導体素子と、
を具備してなることを特徴とする半導体装置。
【請求項２】
前記半導体素子は２層ゲート構成の不揮発性メモリセルと選択ゲートトランジスタを有する不揮発性半導体メモリであり、前記開口部のシリコン層上に選択ゲートトランジスタが形成され、前記絶縁膜上のシリコン層上に不揮発性メモリセルが形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
シリコン基板上に絶縁膜を形成する工程と、
前記基板の表面にダメージを与えない条件で前記絶縁膜の一部をエッチングし、シード部領域となる開口部を形成する工程と、
水素又は弗素を含むガスを用いて熱処理を行い、前記開口部の絶縁膜表面の角を丸めると共に、前記開口部に残った前記絶縁膜の裾引き部分を除去する工程と、
前記熱処理後に前記絶縁膜上及び前記開口部内にアモルファスシリコン膜を形成する工程と、
前記アモルファスシリコン膜をアニールし、前記開口部をシードとして固相成長させることにより該アモルファスシリコン膜を単結晶化する工程と、
前記固相成長により形成されたシリコン単結晶層上に半導体素子を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項４】
前記開口部を形成するためのエッチングとして等方性エッチングを行い、上方側が広がった順テーパー状の開口部を形成することを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
前記半導体素子は２層ゲート構成の不揮発性メモリセルと選択ゲートトランジスタを有する不揮発性半導体メモリであり、前記開口部のシリコン層に選択ゲートトランジスタを形成し、前記絶縁膜上のシリコン層に不揮発性メモリセルを形成することを特徴とする請求項４記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＯＩ（Silicon on Insulator）構造を有する半導体装置に係わり、特にシード部の改良をはかった半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、メモリセルの微細化に伴う短チャネル効果の影響を抑制するために、メモリセルをＳＯＩ結晶上に形成する方法が提案されている。ＳＯＩ結晶を作製するには、シリコン基板上に埋め込み酸化膜を形成した後、この酸化膜にシード部となる開口部を形成し、酸化膜上及び開口部内にアモルファスシリコン膜を形成する。そして、アモルファス膜をアニールすることにより固相成長させて単結晶化する。
【０００３】
ここで、開口部の形成のために異方性のイオンエッチングを行うと、シリコン基板にダメージが発生するため、基板とエピタキシャル層界面に結晶欠陥を生じやすい。基板に残った結晶欠陥は、固相エピタキシャル成長時にも結晶の配列を乱してしまうため、局所的に結晶欠陥が発生しやすくなる。また、異方性エッチングの場合、埋め込み酸化膜が直角状に加工されてしまうが、コーナー部分に成膜されたアモルファスシリコンは水素の脱離が加速されるため結晶核が形成されやすくなる。そして、コーナー部分で結晶核が形成されると、積層欠陥や双晶が発生しやすくなる。
【０００４】
こうしたことから、埋め込み酸化膜の開口は基板にダメージを与えたり、直角に開口してしまう反応性イオンエッチングよりむしろ弗酸等を用いた等方的なエッチングが望ましい。等方的なエッチングを行って埋め込み酸化膜の加工を行った場合、埋め込み酸化膜は上面側が広がった順テーパー状に加工されるため、シード部付近やシード部から遠い領域でのエピタキシャル層での結晶欠陥の発生する確率は小さくなる。しかしながら、開口部が順テーパー形状であることから、埋め込み酸化膜の開口部における基板との接触面積が極めて小さくなってしまうという問題がある。さらに、等方性のエッチングの場合においては、埋め込み酸化膜の下部で酸化膜が裾を引いてしまい、これも基板との接触面積を小さくする要因となる。
【０００５】
開口部における基板との接触面積が小さくなると、ウェハ上に局所的に抜け不良が発生する確率が高くなる。抜け不良が発生すると固相成長そのものが発生しなくなる。また、たとえ電気的に導通しても、シード層と基板との抵抗が高くなってしまうことで、シード層上に形成したトランジスタの基板電圧が一定しなくなる。このため、トランジスタの閾値がばらついてしまい、歩留まりを低下させる要因になっていた。
【０００６】
このように従来、ＳＯＩ構造における埋め込み絶縁膜の開口部はなるべく小さくしたいが、これをＲＩＥで形成すると、基板シリコンにダメージを与えてしまう。一方、開口部を等方性エッチングで形成すると、埋め込み絶縁膜下部での絶縁膜の裾引きなどにより基板との接触面積が小さくなり、固相成長に悪影響が生じる問題があった。
【特許文献１】特開２００６−２９４７１１号公報
【特許文献２】特開平１１−１６３３０３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、ＳＯＩ構造における埋め込み絶縁膜の開口部における基板シリコンのダメージを防止すると共に、埋め込み絶縁膜の開口部における基板との接触面積の低下を防止できる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するために本発明は、次のような構成を採用している。
【０００９】
即ち、本発明の一態様に係わる半導体装置は、シリコン基板と、前記シリコン基板上に設けられ、一部に開口部を有し、該開口部の上部を上面側が広がった順テーパー構造に形成し、且つ下部を下面側が広がった逆テーパー構造に形成してなる絶縁膜と、前記絶縁膜上及び前記開口部内に形成された単結晶シリコン層と、前記単結晶シリコン層に形成された半導体素子と、を具備してなることを特徴とする。
【００１０】
また、本発明の別の一態様に係わる半導体装置の製造方法は、シリコン基板上に絶縁膜を形成する工程と、前記基板の表面にダメージを与えない条件で前記絶縁膜の一部をエッチングし、シード部領域となる開口部を形成する工程と、水素又は弗素を含むガスを用いて熱処理を行い、前記開口部の絶縁膜表面の角を丸めると共に、前記開口部に残った前記絶縁膜の裾引き部分を除去する工程と、前記熱処理後に前記絶縁膜上及び前記開口部内にアモルファスシリコン膜を形成する工程と、前記アモルファスシリコン膜をアニールし、前記開口部をシードとして固相成長させることにより該アモルファスシリコン膜を単結晶化する工程と、前記固相成長により形成されたシリコン単結晶層上に半導体素子を形成する工程と、を含むことを特徴とする。
【発明の効果】
【００１１】
本発明によれば、ＳＯＩ構造における埋め込み絶縁膜の開口部における基板シリコンのダメージを防止すると共に、埋め込み絶縁膜の開口部における基板との接触面積の低下を防止することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の詳細を図示の実施形態によって説明する。
【００１３】
本実施形態では、固相成長によりＳＯＩ構造の不揮発性半導体メモリを作製する上で問題となるエピタキシャル層での結晶欠陥を抑制し、かつ狭いシード部領域（開口部）にも安定した電気的導通を得る方法を提供する。
【００１４】
本実施形態のメモリセル部の製造方法を、図１〜図７を用いて説明する。なお、図１〜図７において、（ａ）はチャネル長方向（ビット線方向）の断面図、（ｂ）はチャネル幅方向（ワード線方向）の断面図、（ｃ）は平面図である。また、（ａ）は平面図（ｃ）のＡ−Ａ’断面を、（ｂ）は平面図（ｃ）のＢ−Ｂ’断面を示している。
【００１５】
まず、図１（ａ）〜（ｃ）に示すように、ｐ型のシリコン結晶基板１０の表面上に埋め込み絶縁膜となるシリコン酸化膜１１を３０ｎｍ程度形成する。続いて、開口幅約０．１〜０．２μｍ程度のパターニングしたレジスト（図示せず）をマスクに、希弗酸等を用いて等方的にシリコン酸化膜１１の一部領域を除去してシリコン結晶基板の一部を露出させた。即ち、後述する固相成長のシード部領域となる順テーパー構造を有する開口部１２をストライプ状に形成した。この弗酸のエッチングにおいては、開口幅１２を広げすぎると後のアモルファスシリコン成長の際に十分なオーバーフィルができないため、広げすぎないように、深さとして３０〜５０ｎｍ程度のエッチングを行う。
【００１６】
次に、図２（ａ）〜（ｃ）に示すように、８００℃〜９００℃の温度下、ＣＶＤ装置内で１０〜２００Torrの水素雰囲気下で１〜１０分程度の熱処理を行う。これにより、開口部１２の下部は下面側が広がった逆テーパー構造となる。これは、シリコン酸化膜１１の薄い部分だけ除去され、開口部１２の底部における埋め込み絶縁膜１１の裾引きが除去されたためである。また、この熱処理によって、開口部１２のシリコン酸化膜１１の表面の角部が丸められることになる。
【００１７】
なお、上記の熱処理時に水素の代わりに弗素を用いることも可能である。この場合、シリコンが薄くエッチングされることにより、埋め込み絶縁膜１１の裾引きをリフトオフで除去することができ、上記と同様に下部が逆テーパー構造となる開口部１２を得ることができる。
【００１８】
引き続き、同一チャンバー内部で５００〜５５０℃程度に温度を下げ、０．２〜２Torr程度の分圧下でシランガスを導入する。約２時間程度の成長を行うことで、約２００ｎｍ程度のアモルファスシリコン膜１３が成長される。シード部領域１２が０．１〜０．２μｍ程度の開口幅であれば、約２００ｎｍ程度のアモルファスシリコンを成長することにより、アモルファスシリコン表面を、埋め込み絶縁膜１１のパターンによる段差を無くしほぼ平坦にすることができる。
【００１９】
次に、図３（ａ）〜（ｃ）に示すように、６００℃程度の窒素雰囲気中で約５時間程度の熱処理を行い、アモルファスシリコン膜１３に対して、シード部領域１２から埋め込み絶縁膜１１上へ固相成長を行い、単結晶のエピタキシャルシリコン層１４を形成する。続いて、埋め込み絶縁膜１１上のエピタキシャルシリコン層１４を反応性イオンエッチングでエッチバックを行い、図３（ａ）〜（ｃ）にて示されるように埋め込み絶縁膜１１上に約４０ｎｍ程度のエピタキシャルシリコン層１４を残す。
【００２０】
本実施形態では、埋め込み絶縁膜１１に対して等方性のエッチングを行い、アモルファスシリコン成長前に成膜装置内で高温の還元性雰囲気で処理を行っている。このため、埋め込み絶縁膜１１の開口部１２に見られる数ｎｍ程度の裾の部分のみ消失させることができる。その結果、固相成長後の埋め込み絶縁膜１１のシード付近の形状は図３（ａ）に示されるように、開口面の下部のシリコン基板部は拡大し、開口部上面は狭いくびれを持った開口部を得ることができた。
【００２１】
本発明者らの実験の結果、レジストでの開口幅０．１μｍのシード部の開口パターンにおいて、埋め込み絶縁膜１１のエッチング後に埋め込み絶縁膜１１の上部では約０．１８μｍに開口幅が拡大されるが、埋め込み絶縁膜１１の下部の露出したシード層の幅は０．０８μｍ程度しか得られなかった。しかし、アモルファスシリコン成長前に８５０℃で１０Torrの水素処理を行うことで、埋め込み絶縁膜１１の下の裾が除去されるため、アモルファス−基板界面、即ちシード部領域１２の幅を０．１２μｍ程度まで広げることができ、シード部界面、埋め込み絶縁膜１１の開口部付近、及び埋め込み絶縁膜１１上のシード領域１２より遠い部分で結晶欠陥は殆ど見られなかった。一方で、水素処理により埋め込み絶縁膜１１の上面の開口幅が広がることは殆どなかった。
【００２２】
また、本実施形態によれば、シード部領域１２で裾形状がアモルファスシリコン成長前の水素処理で改善され、シード部領域１２の面積が拡大するために、エピタキシャル層１４とシリコン基板１０との電気的な導通を安定させることができる。このため、シード部領域１２上に形成する選択ゲートトランジスタのしきい値のばらつきを改善できる。
【００２３】
なお、本実施形態では埋め込み絶縁膜１１への開口部１２の形成に関して、反応性イオンエッチングを行わずに等方性のエッチングだけで加工している。しかし、シード部領域１２の上部を更に狭く加工する場合、若しくは埋め込み絶縁膜１１が厚い場合においては、埋め込み絶縁膜１１の途中まで異方性の反応性イオンエッチングを行い、その後にウェット処理やバイアスを与えないラジカル処理等の等方的なエッチングを行って開口してもよい。
【００２４】
ここで、従来のようにシード部領域の開口に異方性のイオンエッチングのみを行うと、シリコン基板にダメージを発生するため、基板とエピタキシャル層界面に結晶欠陥を生じやすい。また、異方性エッチングの場合、埋め込み絶縁膜が直角状に加工されるため、結晶核が形成されやすくなり、積層欠陥や双晶が発生しやすくなる。さらに、シード部領域から距離が離れた領域においては、アモルファスシリコン形成時に埋め込み絶縁膜表面に形成された結晶核からの結晶成長の方が早く表面に到達してしまい、ＳＯＩ層が多結晶シリコンとなってしまうことがあった。このＳＯＩ層の欠陥の存在は、キャリアのトラップになってしまい、ＳＯＩ上のトランジスタの誤動作を招くことになる。
【００２５】
一方、等方的なエッチングを行って埋め込み絶縁膜の加工を行った場合、埋め込み絶縁膜開口部で基板との接触面積が極めて小さくなってしまうという問題、更には埋め込み絶縁膜層下部で酸化膜が裾を引いてしまう問題がある。これは、ＳＯＩ上のトランジスタの閾値のばらつきや製造歩留まりを低下させる要因となる。
【００２６】
これに対して本実施形態のように、等方性エッチングの後に水素雰囲気で熱処理し、シード部領域の開口部１２の下部を逆テーパー構造に形成することにより、これらの問題を全て解消することができる。
【００２７】
次に、図４（ａ）〜（ｃ）に示すように、全面に、熱酸化法などで厚さ７ｎｍ程度のゲート絶縁膜（トンネル絶縁膜）２１を形成し、その上にＣＶＤ（Chemical Vapor Deposition）法などで浮遊ゲート電極となる厚さ５０ｎｍ程度のリンドープ多結晶シリコン層２２を堆積した。次いで、ストライプ状にパターニングしたレジスト（図示せず）をマスクに、リンドープ多結晶シリコン層２２、ゲート絶縁膜（トンネル絶縁膜）２１、エピタキシャルシリコン層１４、埋め込み絶縁膜１１、シリコン結晶基板１０の一部をＲＩＥ法などで除去して、素子分離溝２３を形成した。続いて、塗布法などを用いて、素子分離溝２３にシリコン酸化膜２４を埋め込んだ。例えば、ポリシラザンなどの塗布絶縁膜を塗布することで、ボイドと呼ばれる埋め込み不完全領域の形成を回避することができる。
【００２８】
なお、素子分離材料の絶縁膜２４の誘電率は低い方が、隣接するメモリセル間の絶縁耐圧は向上するので、塗布した後に水蒸気酸化をして、膜中の窒素及び炭素や水素などの不純物を脱離させてシリコン酸化膜に変換するのが望ましい。また、素子分離溝２３の形成時に溝表面部に生成する結晶欠陥を修復するために、塗布絶縁膜２４を埋め込む前又は後に、熱酸化やラジカル酸化を施しても良い。さらに、埋め込み絶縁膜２４の絶縁性を向上するために、ＣＶＤ絶縁膜と塗布絶縁膜を組み合わせて、埋め込んでも良い。
【００２９】
次に、図５（ａ）〜（ｃ）に示すように、全面に、ＡＬＤ（Atomic Layer Deposition）法などで電極間絶縁膜となる厚さ１５ｎｍ程度のアルミナ膜２５を形成した。次いで、パターニングしたレジスト（図示せず）をマスクに、ＲＩＥ法などを用いて、選択ゲートトランジスタの形成予定領域に幅５０ｎｍ程度のスリット部２６を形成して、リンドープ多結晶シリコン層２２の一部を露出させた。
【００３０】
次に、図６（ａ）〜（ｃ）に示すように、全面に、再びリンドープシリコン層２７を形成した。このとき、スリット部２６ではリンドープ多結晶シリコン層２２とリンドープシリコン層２７が電気的に接続された。その後、ストライプ状にパターニングしたレジスト（図示せず）をマスクに、リンドープシリコン層２７、アルミナ膜２５、リンドープシリコン層２２の一部をＲＩＥ法などで除去して、メモリセルの２層ゲート構造と選択ゲートトランジスタの積層ゲート電極構造を形成した。即ち、シード部１２上のシリコン層１４に選択トランジスタのゲート構造を形成し、埋め込み絶縁膜１１上のシリコン層１４に不揮発性メモリセルのゲート構造を形成した。
【００３１】
次に、図７（ａ）〜（ｃ）に示すように、エピタキシャルシリコン層１４に、イオン注入法と熱拡散法などを組み合わせて、所望の不純物濃度分布を有するｎ型不純物拡散層１４ａを形成した。次いで、ＣＶＤ法などで層間絶縁膜２８を形成して、メモリセルの２層ゲート構造と選択ゲートトランジスタの積層ゲート電極構造を被い、さらに周知の方法で選択ゲートトランジスタの不純物拡散層上を開口して、タングステンなどの導電体を埋め込んでビット線コンタクト２９（及びソース線コンタクト）を形成した。その後は、周知の方法で、不揮発性半導体記憶装置を完成させた。
【００３２】
このように本実施形態によれば、シード部領域１２の埋め込み絶縁膜１１の形が滑らかに形成されるため、メモリセル領域で双晶や積層欠陥の少ない優れた結晶性のメモリセルを得ることができる。また、埋め込み絶縁膜１１の裾が除去されているため、エピタキシャルシリコン層１４と基板１０との確実なコンタクトを実現することができ、選択ゲートトランジスタに加わる実効的な基板電圧のばらつきを抑えることができる。
【００３３】
なお、本発明は上述した実施形態に限定されるものではない。前記図７（ａ）〜（ｃ）では、チャネル長方向の各メモリセルのｎ型不純物拡散層１４ａがつながっている例を示したが、セルトランジスタのゲート電極をマスクにｐ型の拡散層を形成するようにしても良い。また、実施形態では、浮遊ゲート電極を電荷蓄積層とするメモリセルの製造方法を説明したが、シリコン窒化膜などの絶縁膜を電荷蓄積層とするＭＯＮＯＳ型セルなどのメモリセルでも、同様の方法が適用できる。
【００３４】
また、実施形態では不揮発性半導体メモリを例に取り説明したが、ＳＯＩ結晶上に半導体素子を形成する各種の半導体装置に適用することが可能である。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【図面の簡単な説明】
【００３５】
【図１】実施形態に係わるＳＯＩ構造の不揮発性半導体メモリの製造工程を示す平面図と断面図であり、シード部領域となる開口部を設けた状態を示している。
【図２】実施形態に係わるＳＯＩ構造の不揮発性半導体メモリの製造工程を示す平面図と断面図であり、アモルファスシリコン膜を形成した状態を示している。
【図３】一実施形態に係わるＳＯＩ構造の不揮発性半導体メモリの製造工程を示す平面図と断面図であり、固相アニールによりシリコン単結晶層を形成した状態を示している。
【図４】一実施形態に係わるＳＯＩ構造の不揮発性半導体メモリの製造工程を示す平面図と断面図であり、フローティングゲートを形成した状態を示している。
【図５】一実施形態に係わるＳＯＩ構造の不揮発性半導体メモリの製造工程を示す平面図と断面図であり、電極間絶縁膜を形成した状態を示している。
【図６】一実施形態に係わるＳＯＩ構造の不揮発性半導体メモリの製造工程を示す平面図と断面図であり、コントロールゲートを形成した状態を示している。
【図７】一実施形態に係わるＳＯＩ構造の不揮発性半導体メモリの製造工程を示す平面図と断面図であり、層間絶縁膜を形成した状態を示している。
【符号の説明】
【００３６】
１０…ｐ型のシリコン結晶基板
１１…シリコン酸化膜（埋め込み絶縁膜）
１２…シード部（開口部）
１３…アモルファスシリコン膜
１４…エピタキシャルシリコン層
１４ａ…ｎ型不純物拡散層
２１…ゲート酸化膜（トンネル絶縁膜）
２２…リンドープ多結晶シリコン層
２３…素子分離溝
２４…シリコン酸化膜（素子分離絶縁膜）
２５…アルミナ膜
２６…スリット部
２７…リンドープシリコン層
２８…層間絶縁膜
２９…ビット線コンタクト
【図１】
2009141277.tif 000003
【図２】
2009141277.tif 000004
【図３】
2009141277.tif 000005
【図４】
2009141277.tif 000006
【図５】
2009141277.tif 000007
【図６】
2009141277.tif 000008
【図７】
2009141277.tif 000009