(57)【要約】【課題】ＥＳＤ保護回路の数を低減しつつ、内部回路をＥＳＤ破壊から十分に保護することが可能な半導体装置を提供する。【解決手段】ヒューズの切断部位が露出することで発生するＥＳＤ破壊から内部回路を保護するために、従来のようにヒューズ毎に個別のＥＳＤ保護回路を設けるのではなく、複数のヒューズで共用される部位、例えば複数のヒューズが接続される共通配線や帯電した冶具等の物体の半導体チップとの接触面の大きさに応じて設定される単位格子毎に配置されるパッドにＥＳＤ保護回路を接続し、少ないＥＳＤ保護回路によって内部回路を効率的に保護する。【選択図】図１（ａ）
2009021282.tif 000002
【特許請求の範囲】
【請求項１】
不良が発生した半導体チップを救済するために用いられる、表面が絶縁膜で覆われた複数のヒューズと、
前記複数のヒューズで共用される共通配線にのみ接続され、前記ヒューズの切断部位が露出することで発生する、前記ヒューズに接続された内部回路の静電気放電破壊を防止するＥＳＤ保護回路と、
を有する半導体装置。
【請求項２】
前記複数のヒューズが、前記共通配線に対してフィッシュボーン状に接続された請求項１記載の半導体装置。
【請求項３】
前記複数のヒューズ上に開口部を備え、
該開口部にて前記ヒューズが全て露出している請求項１または２記載の半導体装置。
【請求項４】
前記ヒューズが、アルミニウムよりも腐食耐性が高い材料で形成された請求項３記載の半導体装置。
【請求項５】
前記ヒューズが、タングステンを含む材料で形成された請求項４記載の半導体装置。
【請求項６】
前記ヒューズと前記内部回路を接続する中継配線を備え、
前記共通配線及び前記中継配線が、前記ヒューズよりも前記半導体チップの内部の配線層に形成された請求項１から５のいずれか１項記載の半導体装置。
【請求項７】
帯電した物体の前記半導体チップとの接触面の大きさに応じて設定される、複数の前記開口部を含む単位格子、及び該単位格子と隣接して配置される複数の単位格子毎に一つずつ配置され、前記ＥＳＤ保護回路の入力端と接続される、表面が露出したパッドを、さらに有する請求項１から５のいずれか１項記載の半導体装置。
【請求項８】
不良が発生した半導体チップを救済するために用いられる、前記半導体チップの表面近傍に形成され、表面が絶縁膜で覆われた複数のヒューズと、
所定数の前記ヒューズ毎に設けられた複数の開口部と、
前記ヒューズの切断部位が露出することで発生する、前記ヒューズに接続された内部回路の静電気放電破壊を防止する、前記パッドと入力端が接続されたＥＳＤ保護回路と、
帯電した物体の前記半導体チップとの接触面の大きさに応じて設定される、複数の前記開口部を含む単位格子、及び該単位格子と隣接して配置される複数の単位格子毎に一つずつ配置され、前記ＥＳＤ保護回路の入力端と接続される、表面が露出したパッドと、
を有する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不良が発生した半導体チップを救済するために用いられるヒューズを備えた半導体装置に関し、特にヒューズの切断部位が露出することで発生する静電気放電（ＥＳＤ：Electro Static Discharge）破壊を抑制できる半導体装置に関する。
【背景技術】
【０００２】
半導体装置の製造工程においては、ＥＳＤ破壊によって半導体装置が不良になることがある。ＥＳＤ破壊は、静電気帯電した物体から半導体チップの導電体が露出した部位に電荷（チャージ）が放電し、高電圧パルスが半導体チップ内の回路に流れることで起きる。そのため、通常、半導体装置では、パッド等の半導体チップの導電体の露出部位に専用のＥＳＤ保護回路を接続しておき、半導体チップ内の回路以外に高電圧パルスが流れる経路を設けることでＥＳＤ破壊を防止する手法が採用されている。
【０００３】
また、ＤＲＡＭ等のメモリを含む半導体装置では、半導体チップの製造が終了した段階で検査を実施して不良のメモリセルを特定し、該不良のメモリセルを予め同一の半導体チップ上に形成した冗長メモリセルに置き換えることで、不良が発生した半導体チップを救済する処置が施されている。近年の半導体装置は、メモリセルの微細化に伴って歩留りが悪化し、さらにメモリの組み立て後に実施されるバーンイン試験等で印加されるストレスによって不良となる割合も増加している。そのため、このような救済方法が必要になる。
【０００４】
不良が発生した半導体チップの救済方法としては、半導体チップ上に複数のヒューズを設けておき、特定のヒューズをレーザー光で切断することにより、冗長メモリセルへの置き換えに必要な回路を動作させる手法（ヒューズブロー）が用いられる。ヒューズは、一般に、アルミニウム（Ａｌ）等の金属で形成され、未切断の状態では表面が絶縁膜で覆われている。
【０００５】
このレーザー光を用いるヒューズブローでは、ヒューズの切断時に、ヒューズが溶断する衝撃でヒューズ表面を覆う絶縁膜も剥離してしまうため、ヒューズブロー後はヒューズの切断部が露出してしまう。そのため、ヒューズブロー後の半導体チップをパッケージに組み込む際、その工程で使用する組み立て用の冶具（コレット等）に帯電していた電荷が露出したヒューズの切断部位に放電し、半導体チップ内の回路でＥＳＤ破壊が発生してしまう。
【０００６】
このヒューズの切断部位が露出することに起因するＥＳＤ破壊の防止対策として、例えばヒューズと接続される半導体チップ内の各回路にそれぞれＥＳＤ保護回路を設ける構成が特許文献１に提案されている。
【０００７】
以下、特許文献１に記載された従来の半導体装置の構成及び動作について図面を用いて説明する。
【０００８】
図７は従来の半導体装置の構成を示す図であり、同図（ａ）は平面図、同図（ｂ）は回路図である。図７（ａ）は、ヒューズ１０２とその周辺に配置される各回路の配置関係を示し、図７（ｂ）は、図７（ａ）に示した２つのヒューズ１０２、内部回路１０５、共通配線１０１、電位発生回路１０６及びＥＳＤ保護回路１０４の接続関係を模式的に示している。なお、図７（ａ）及び図７（ｂ）では各構成要素に対してそれぞれ同一の符号を付与している。
【０００９】
図７（ａ）、（ｂ）に示すように、切断対象となる複数のヒューズ１０２は共通配線１０１と接続され、各ヒューズ１０２には電位発生回路１０６で生成された一定の電圧が共通配線１０１を介して供給される。また、共通配線１０１が接続されていない各ヒューズ２の端部には、対応するヒューズ１０２の未切断状態または切断状態に応じて動作する内部回路１０５がそれぞれ接続されている。
【００１０】
従来の半導体装置では、これら複数の内部回路１０５および電位発生回路１０６にそれぞれ個別のＥＳＤ保護回路１０４が接続されている。すなわち、ヒューズ１０２や共通配線１０１の数だけＥＳＤ保護回路１０４が設けられている。ヒューズ１０２上には開口部１０３が設けられ、開口部１０３にはレーザー光でヒューズ１０２が容易に切断できるように薄い絶縁膜が形成されている。開口部１０３を除く、共通配線１０１、ヒューズ１０２、内部回路１０５、電位発生回路１０６及びＥＳＤ保護回路１０４の表面には開口部１０３よりも厚い絶縁膜が形成されている。このような構成では、開口部１０３でもヒューズ１０２が薄い絶縁膜で覆われているため、未切断のヒューズ１０２が露出することはない。
【００１１】
一方、ヒューズ１０２をレーザー光で切断すると、上述したようにヒューズ１０２の切断部位が露出してしまうが、静電気帯電した冶具等から該切断部位に放電した電荷は、内部回路１０５や電位発生回路１０６へ到達する前にＥＳＤ保護回路１０４を通して接地電位等へ流れるため、内部回路１０５や電位発生回路１０６のＥＳＤ破壊が抑制される。
【特許文献１】特開２００６−７３９３７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら上記したような従来の半導体装置では、ヒューズや共通配線の数だけＥＳＤ保護回路を設ける必要があるため、半導体チップ内にＥＳＤ保護回路を配置するために大きなレイアウト面積が必要となる。
【００１３】
例えば不良が発生したメモリを救済するために、半導体装置に数百本のヒューズが設けられる場合、ヒューズ毎に個別のＥＳＤ保護回路を接続すると、数百個のＥＳＤ保護回路を設ける必要がある。
【００１４】
また、通常、ヒューズと接続される複数の内部回路は極めて密に配置されるため、そこに従来の半導体装置のようにＥＳＤ保護回路を設けると、内部回路のレイアウト設計が困難になる。また、ＥＳＤ保護回路のレイアウト面積も制限され、簡易な構成のＥＳＤ保護回路しか用いることができないため、ＥＳＤ破壊から内部回路を十分に保護できない場合がある。
【００１５】
本発明は上記したような従来の技術が有する問題点を解決するためになされたものであり、ＥＳＤ保護回路の数を低減しつつ、内部回路をＥＳＤ破壊から十分に保護することが可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記目的を達成するため本発明の半導体装置は、不良が発生した半導体チップを救済するために用いられる、表面が絶縁膜で覆われた複数のヒューズと、
前記複数のヒューズで共用される共通配線にのみ接続され、前記ヒューズの切断部位が露出することで発生する、前記ヒューズに接続された内部回路の静電気放電破壊を防止するＥＳＤ保護回路と、
を有する。
【００１７】
または、不良が発生した半導体チップを救済するために用いられる、前記半導体チップの表面近傍に形成され、表面が絶縁膜で覆われた複数のヒューズと、
所定数の前記ヒューズ毎に設けられた複数の開口部と、
前記ヒューズの切断部位が露出することで発生する、前記ヒューズに接続された内部回路の静電気放電破壊を防止する、前記パッドと入力端が接続されたＥＳＤ保護回路と、
帯電した物体の前記半導体チップとの接触面の大きさに応じて設定される、複数の前記開口部を含む単位格子、及び該単位格子と隣接して配置される複数の単位格子毎に一つずつ配置され、前記ＥＳＤ保護回路の入力端と接続される、表面が露出したパッドと、
を有する。
【００１８】
上記のような構成では、ＥＳＤ保護回路を複数のヒューズで共用される共通配線または単位格子毎に一つずつ配置されたパッドに接続することで、１つのＥＳＤ保護回路によって複数の内部回路をＥＳＤ破壊から保護できるため、ＥＳＤ保護回路の数を低減できる。
【００１９】
また、複数のヒューズで共用される共通配線または単位格子毎に一つずつ配置されたパッドにのみＥＳＤ保護回路を接続することで、密に配置される内部回路を避けてＥＳＤ保護回路を配置できる。そのため、ＥＳＤ保護回路のレイアウト面積の制限が緩和され、ＥＳＤ保護回路として、内部回路をＥＳＤ破壊から十分に保護できる回路構成を用いることができる。
【発明の効果】
【００２０】
本発明によれば、ＥＳＤ保護回路の数を低減しつつ、内部回路をＥＳＤ破壊から十分に保護することが可能になる。
【発明を実施するための最良の形態】
【００２１】
次に本発明について図面を参照して説明する。
【００２２】
本発明の半導体装置は、ヒューズの切断部位が露出することで発生するＥＳＤ破壊から内部回路を保護するために、従来のようにヒューズ毎に個別のＥＳＤ保護回路を設けるのではなく、複数のヒューズで共用される部位にＥＳＤ保護回路を接続し、少ないＥＳＤ保護回路によって内部回路を効率的に保護する。
【００２３】
（第１の実施の形態）
図１（ａ）は本発明の半導体装置の第１の実施の形態の構成を示す平面図であり、図１（ｂ）は本発明の半導体装置の第１の実施の形態の構成を示す回路図である。図１（ａ）は６本のヒューズ２とその周辺に配置される各回路の配置関係を示している。また、図１（ｂ）は、図１（ａ）に示したヒューズ２、内部回路５、共通配線１、電位発生回路６及びＥＳＤ保護回路４の接続関係を模式的に示している。図１（ａ）及び図１（ｂ）では、図面が複雑になることを避けるために、半導体装置に６本のヒューズ２を備える構成例を示しているが、ヒューズ２の数は６本に限定されるものではなく、半導体装置は、通常、より多くのヒューズ２を備えている。なお、図１（ａ）及び図１（ｂ）では各構成要素に対してそれぞれ同一の符号を付与している。
【００２４】
図１（ａ）及び図１（ｂ）に示すように、切断対象となる複数のヒューズ２は共通配線１と接続され、各ヒューズ２には電位発生回路６で生成された一定の電圧が共通配線１を介して供給される。また、共通配線１が接続されていない各ヒューズ２の端部には、対応するヒューズ２の未切断状態または切断状態に応じて動作する内部回路５がそれぞれ接続されている。
【００２５】
第１の実施の形態の半導体装置では、従来の半導体装置のように複数の内部回路５および電位発生回路６にそれぞれ個別のＥＳＤ保護回路４を接続するのではなく、これらの回路で共用される部位にのみＥＳＤ保護回路４を接続する。すなわち、第１の実施の形態の半導体装置では、共通配線１の電位発生回路６が接続されていない端部にのみＥＳＤ保護回路４を接続する。
【００２６】
従来と同様に、ヒューズ２上には開口部３が設けられ、開口部３にはレーザー光でヒューズ２が容易に切断できるように薄い絶縁膜が形成されている。開口部３を除く、共通配線１、ヒューズ２、内部回路５、電位発生回路６及びＥＳＤ保護回路４の表面には開口部３よりも厚い絶縁膜が形成されている。このような構成では、開口部３でもヒューズ２が薄い絶縁膜で覆われているため、未切断のヒューズ２が露出することはない。
【００２７】
次に本実施形態の半導体装置のＥＳＤ保護動作について図２を用いて説明する。
【００２８】
図２は、図１（ａ）及び（ｂ）に示したヒューズが切断された様子を示す図であり、同図（ａ）は側断面図、同図（ｂ）は平面図である。図２（ａ）は、図２（ｂ）に示すＡ−Ａ'線に沿って切断したときの切断面の様子を示している。なお、図２（ａ）及び図２（ｂ）では各構成要素に対して同一の符号を付与している。
【００２９】
以下では、図２（ｂ）に示すように並列に配置された複数のヒューズ２のうちの１本がレーザー光で切断され、露出したヒューズ２の２つの切断部位に、静電気帯電した組み立て用の冶具が接触する場合を例にして、本実施形態の半導体装置のＥＳＤ保護動作について説明する。
【００３０】
図２（ａ）に示すように、ヒューズ２上には、酸化膜等から成る第１の絶縁膜１１が形成され、その上に、第１の絶縁膜１１よりも厚い、有機膜等から成る第２の絶縁膜１２が形成されている。ヒューズ２上に設けられた開口部３には、第１の絶縁膜１１のみが形成され、ヒューズ２を切断していないときは第１の絶縁膜１１のみがヒューズ２の表面を覆っている。
【００３１】
半導体チップの検査時、レーザー光を用いてヒューズ２を切断すると（上記ヒューズブロー）、該ヒューズ２は内部回路５に接続された第１のヒューズと共通配線１に接続された第２のヒューズとに分離し、２つの切断部位が露出する。ＥＳＤ破壊の原因となる、例えば静電気帯電した組み立て用の冶具８は、通常、２つの切断部位の間隔ｗよりも十分に大きいため、２つの切断部位とそれぞれ接触する。
【００３２】
図２（ａ）に示すように、ヒューズブロー後の半導体チップをパッケージに封入する際に組み立て用の冶具８がヒューズ２の切断部位と接触すると、帯電した冶具８から２つの切断部位に放電した電荷（＋ｑ）は、ＥＳＤ保護回路４が接続された、より抵抗の小さい切断後の第１のヒューズへ流れ込み、内部回路５や電位発生回路６の方向に流れることなく、共通配線１を通してＥＳＤ保護回路４に流れる。
【００３３】
通常、ＥＳＤ保護回路４には、内部回路５の入力インピーダンスや電位発生回路６の出力側から見た入力インピーダンスよりも十分に小さい入力インピーダンスの回路が用いられる。そのため、静電気帯電した冶具８からヒューズ２の切断部位に放電した電荷（＋ｑ）は、内部回路５や電位発生回路６に到達する前にＥＳＤ保護回路４を通して接地電位等へ流れ、内部回路５や電位発生回路６にてＥＳＤ破壊が発生することがない。
【００３４】
本発明の半導体装置では、ＥＳＤ保護回路４の構成を特に限定するものではないが、内部回路５の入力インピーダンスや電位発生回路６の出力側から見た入力インピーダンスに比べて十分に小さい入力インピーダンスを備えた回路であれば、ＥＳＤ保護回路４はどのような回路を用いてもよい。ＥＳＤ保護回路の具体的な構成については、例えば上記特許文献１、あるいは特開２００６−８０４１１号公報や特開２００６−８０４１３号公報等に記載されている。
【００３５】
本実施形態の半導体装置によれば、ＥＳＤ保護回路４を複数のヒューズ２で共用される共通配線１に接続することで、１つのＥＳＤ保護回路４によって複数の内部回路５をＥＳＤ破壊から保護できるため、ＥＳＤ保護回路４の数を低減できる。
【００３６】
また、複数のヒューズ２で共用される共通配線１にのみＥＳＤ保護回路４を接続することで、密に配置される内部回路５を避けてＥＳＤ保護回路４を配置できる。そのため、ＥＳＤ保護回路４のレイアウト面積の制限が緩和され、ＥＳＤ保護回路４として、内部回路５をＥＳＤ破壊から十分に保護できる回路構成を採用できる。
【００３７】
したがって、ＥＳＤ保護回路４の数を低減しつつ、内部回路５をＥＳＤ破壊から十分に保護することが可能になる。
（第２の実施の形態）
図３は本発明の半導体装置の第２の実施の形態の構成を示す平面図である。
【００３８】
第２の実施の形態の半導体装置は、１つのＥＳＤ保護回路４で保護する内部回路５の数を増やすために、複数のヒューズ２を共通配線１に対して魚の背骨のような形状（フィッシュボーン状）に接続した構成である。ＥＳＤ保護回路４は第１の実施の形態と同様に共通配線１の電位発生回路６が接続されていない端部に接続される。図３は１８本のヒューズ２を共通配線１に対してフィッシュボーン状に接続した例を示している。その他の構成は第１の実施の形態の半導体装置と同様であるため、その説明は省略する。
【００３９】
第２の実施の形態の半導体装置では、複数のヒューズ２を共通配線１に対してフィッシュボーン状に接続することで、多数のヒューズ２を最も小さいレイアウト面積で配置できる。この多数のヒューズ２が接続された共通配線１にＥＳＤ保護回路４を接続することで、第１の実施の形態と同様のＥＳＤ保護回路４による保護動作によって共通配線１に接続された各内部回路５をＥＳＤ破壊から保護できる。
【００４０】
第２の実施の形態の半導体装置によれば、第１の実施の形態の半導体装置に比べて、より多くの内部回路５を１つのＥＳＤ保護回路４によってＥＳＤ破壊から保護することができる。
（第３の実施の形態）
図４は本発明の半導体装置の第３の実施の形態の構成を示す平面図である。なお、図４は第２の実施の形態で示した複数のヒューズ２が共通配線１に対してフィッシュボーン状に接続された構成例を示している。
【００４１】
第３の実施の形態の半導体装置は、複数のヒューズ２上に設けられる開口部３に絶縁膜を形成せず、開口部３にてヒューズ２が全て露出している構成である。このような構成は、開口部３の絶縁膜が完全に消失するまでエッチング処理等を行うことで実現できる。その他の構成は第１の実施の形態及び第２の実施の形態と同様であるため、その説明は省略する。
【００４２】
第３の実施の形態の半導体装置では、開口部３にて絶縁膜が無いため、組み立て用の冶具８がヒューズブロー後の半導体チップと接触する際、ヒューズ２の切断部位だけでなく共通配線１及び未切断のヒューズ２とも接触する。
【００４３】
例えば、組み立て用の冶具８が、図４の点線で囲った接触面２０（斜線側）でヒューズブロー後の半導体チップと接触する場合、静電気帯電した冶具８からは接触面２０内に存在する全てのヒューズ２や共通配線１に対して電荷が放電される。そのため、冶具８から放電された電荷は、抵抗が小さい並列に配置された複数のヒューズ２及び共通配線１を通してＥＳＤ保護回路４へ流れる。
【００４４】
第３の実施の形態の半導体装置によれば、冶具８等から放電した電荷が流れる放電経路の抵抗が低減し、電荷は冶具８から抵抗の小さい放電経路に対して流れるため、切断後のヒューズ２に接続された内部回路５がダメージを受けることは無い。そのため、内部回路５や電位発生回路６をＥＳＤ破壊からより確実に保護することができる。
【００４５】
なお、本実施形態の半導体装置では、冶具８と接触するヒューズ２の数が多いほど放電経路の抵抗が小さくなるため、上述したＥＳＤ破壊からの保護能力も向上する。したがって、第１の実施の形態で示したヒューズの配置方法よりも第２の実施の形態で示したフィッシュボーン状にヒューズ２を配置する方がより大きな効果が得られる。
（第４の実施の形態）
本発明の半導体装置ではヒューズ２の材料を特に限定するものではないが、一般的にはヒューズ２としてアルミニウム（Ａｌ）が用いられる。第３の実施の形態の半導体装置のようにヒューズ２や共通配線１を露出すると、内部回路５や電位発生回路６をＥＳＤ破壊からより確実に保護することができるが、ヒューズ２や共通配線１に用いているアルミニウムが腐食しやすくなる。
【００４６】
第４の実施の形態の半導体装置は、露出するヒューズ２を、アルミニウムよりもイオン化傾向が小さく腐食しにくい物質で形成する。具体的には、ヒューズ２や共通配線１をタングステン（Ｗ）あるいはタングステンを含む材料（例えば、タングステンシリサイド（ＷＳｉｘ））で形成する。その他の構成は第３の実施の形態と同様であるため、その説明は省略する。
【００４７】
本実施形態の半導体装置のように、ヒューズ２や共通配線１をアルミニウムよりも腐食耐性が高い材料で形成すれば、第３の実施の形態と同様の効果に加えて、ヒューズ２や共通配線１が露出することによる腐食耐性の低下を抑制できる。
（第５の実施の形態）
図５は本発明の半導体装置の第５の実施の形態の構成を示す図であり、同図（ａ）は側断面図、同図（ｂ）は平面図である。図５（ａ）は、図５（ｂ）に示すＢ−Ｂ'線に沿って切断したときの切断面の様子を示している。
【００４８】
第５の実施の形態の半導体装置は、ヒューズ２を半導体基板の表面近傍に形成し、該ヒューズ２と接続される各配線をヒューズ２よりも半導体チップの内部の配線層に形成する、いわゆる島状ヒューズを用いる例である。図５（ａ）及び（ｂ）は、このような島状ヒューズを第２の実施の形態で示したフィッシュボーン状に配置した例を示している。なお、図５（ａ）及び図２（ｂ）では各構成要素に対して同一の符号を付与している。
【００４９】
図５（ａ）に示すように、ヒューズ２は半導体基板の表面近傍に形成され、共通配線１及びヒューズ２と内部回路５を接続する中継配線３０がヒューズ２よりも半導体チップの内部の配線層に形成されている。中継配線３０とヒューズ２は第１のコンタクト３１で接続され、共通配線１とヒューズ２は第２のコンタクト３２で接続されている。
【００５０】
図５（ａ）に示すように、ヒューズ２上には、酸化膜等から成る第１の絶縁膜１１が形成され、その上に、第１の絶縁膜１１よりも厚い、有機膜等から成る第２の絶縁膜１２が形成されている。ヒューズ２上に設けられた開口部３には、第１の絶縁膜１１のみが形成され、ヒューズ２を切断していないときは第１の絶縁膜１１のみがヒューズ２の表面を覆っている。
【００５１】
図５（ｂ）に示すように、ＥＳＤ保護回路４は第２の実施の形態と同様に共通配線１の電位発生回路６が接続されていない端部に接続される。その他の構成は第１の実施の形態及び第２の実施の形態と同様であるため、その説明は省略する。
【００５２】
本実施形態の半導体装置では、ヒューズ２を切断する際、レーザー光の焦点を中継配線３０と接続された第１のコンタクト３１の位置に合わせて切断する。このようにヒューズ２を第１のコンタクト３１の位置に合わせて切断すると、図５（ａ）に示すように、中継配線３０と接続される第１のコンタクト３１上部のヒューズ２が消失し、第２のコンタクト３２と接続されるヒューズ２の切断部位と、第１のコンタクト３１の上面が露出する。
【００５３】
この場合、組み立て用の冶具８がヒューズブロー後の半導体チップと接触しても、図５（ａ）に示すように、冶具８はヒューズ２の切断部位間の幅ｗよりも十分に大きく、露出した部位に対して平坦に接触するため、第２のコンタクト３２と接続されたヒューズ２の切断部位とは接触するが、第１のコンタクト３１の上面とは接触しない。そのため、冶具８が帯電していても、冶具８から放電した電荷は接触しているヒューズ２の切断部位から第２のコンタクト３２及び共通配線１へ流れ込み、共通配線１に接続されたＥＳＤ保護回路４を通して接地電位等へ流れる。
【００５４】
本実施形態の半導体装置によれば、ＥＳＤ破壊の原因となる静電気帯電した冶具８と内部回路５と接続された第１のコンタクト３１とが接触しないため、内部回路５をＥＳＤ破壊からより確実に保護することができる。
（第６の実施の形態）
上述した第１の実施の形態〜第５の実施の形態の半導体装置では、複数のヒューズ上に設けられた１つの開口部に対して１つのＥＳＤ保護回路を配置する例を示しているが、第６の実施の形態の半導体装置では、複数の開口部に対して１つのＥＳＤ保護回路を配置する例である。この場合、各開口部で露出したヒューズとＥＳＤ保護回路とは、例えば半導体装置の製造工程において半導体チップと接触する金属で形成された組み立て用の冶具を用いて接続する。
【００５５】
図６は本発明の半導体装置の第６の実施の形態の構成を示す図であり、同図（ａ）は断面図、同図（ｂ）は平面図である。図６（ａ）は本実施形態で用いるＥＳＤ保護回路の構造例を模式的に示し、図６（ｂ）は図６（ａ）に示したＥＳＤ保護回路の配置例を示している。
【００５６】
本実施形態で用いるＥＳＤ保護回路４は、ダイオード接続されたＮＭＯＳトランジスタを備えた構成である。図６（ａ）に示すように、ＮＭＯＳトランジスタは、半導体基板のＰ型ウエル（p-type well）４１内に形成された、ソース・ドレインとなる第１のＮ型拡散層４２及び第２のＮ型拡散層４３と、第１のＮ型拡散層４３及び第２のＮ型拡散層４４上に不図示の絶縁膜を介して形成されたゲート電極４５とを有する構成である。なお、図６（ａ）に示すＰ型拡散層４２はＰ型ウエル４１に対して給電する際に用いられる。
【００５７】
ゲート電極４５、Ｐ型拡散層４２及び第１のＮ型拡散層４３は接地電位（GND）と接続され、第２のＮ型拡散層４４は露出したパッド（PAD）４６と接続されている。
【００５８】
図６（ａ）に示す構造では、Ｐ型ウエル４１と第２のＮ型拡散層４４とによってＰＮ接合ダイオードが構成され、第２のＮ型拡散層４４が該ダイオードの入力端となり、Ｐ型拡散層４２が該ダイオードの出力端となる。そのため、図６（ａ）に示す構造は、パッド４６から入力された電荷をＰ型拡散層４２及び第１のＮ型拡散層４３を通して接地電位へ逃がす放電経路を備えたＥＳＤ保護回路４として動作する。
【００５９】
なお、図６（ａ）は、ＥＳＤ保護回路４の一構成例を示したものであり、ＥＳＤ保護回路４には他の回路構成を用いることも可能である。
【００６０】
本実施形態では、図６（ｂ）に示すような複数の開口部を備えた半導体チップに対して、図６（ａ）に示したＥＳＤ保護回路４をどのように配置するかを例示する。なお、図６（ｂ）は、半導体チップに、４つの第１の開口部５０、４つの第２の開口部５１及び７つの第３の開口部５２を備えた例を示している。
【００６１】
例えば、半導体チップと接触する冶具８の接触面が円状である場合、該冶具８が半導体チップのどの位置と接触してもＥＳＤ保護回路４で該半導体チップ内の内部回路５を保護するためには、図６（ｂ）に示すように接触面５７に内接する正方形状の単位格子５８と、第１の開口部５０〜第３の開口部５２を含む２つの単位格子５８と隣接する６つの単位格子５８とを設定し、各単位格子５８に図６（ａ）に示したＥＳＤ保護回路４のパッド４６を配置すれはよい。
【００６２】
このように単位格子５８毎にＥＳＤ保護回路４を配置すると、冶具８が第１の開口部５０〜第３の開口部５２を含む半導体チップのどの位置と接触しても、各開口部３内の露出したヒューズ２とＥＳＤ保護回路４とが冶具８によって接続される。そのため、帯電した冶具８から放電した電荷は、開口部３内の露出したヒューズ２ではなく、パッド４６からＥＳＤ保護回路４を通して接地電位等へ流れる。すなわち、本実施形態の半導体装置では、パッド４６が複数のヒューズ２で共用する部位となる。
【００６３】
第１の実施の形態〜第５の実施の形態の半導体装置では、複数のヒューズ上に設けけた１つの開口部３に対して１つのＥＳＤ保護回路４を配置しているため、図６（ｂ）に示す半導体チップでは１５個のＥＳＤ保護回路４が必要になる。一方、本実施形態の半導体装置では、８つのＥＳＤ保護回路４で済む。本実施形態の半導体装置は、開口部３の数が多く、それら開口部３が広い範囲に配置されるほどＥＳＤ保護回路４を効率よく配置することができる。
【００６４】
本実施形態の半導体装置によれば、１つのＥＳＤ保護回路４によって複数の内部回路５をＥＳＤ破壊から保護できるため、ＥＳＤ保護回路４の数を低減できる。また、単位格子５８毎に一つずつ配置されたパッド５６にのみＥＳＤ保護回路４を接続することで、密に配置される内部回路５を避けてＥＳＤ保護回路４を配置できる。そのため、ＥＳＤ保護回路４のレイアウト面積の制限が緩和され、ＥＳＤ保護回路４として、内部回路５をＥＳＤ破壊から十分に保護できる回路構成を用いることができる。したがって、ＥＳＤ保護回路４の数をより低減しつつ、内部回路５をＥＳＤ破壊から保護することが可能になる。
【００６５】
なお、本発明の半導体装置は、例えば第５の実施の形態で示した島状ヒューズを第２の実施の形態で示したフィッシュボーン状に配置し、かつ各ヒューズを第４の実施の形態で示したようにタングステンで形成する等、上述した第１の実施の形態〜第５の実施の形態をどのように組み合わせた構成であってもよい。
【００６６】
また、第１の実施の形態〜第５の実施の形態で示した１つの開口部３に１つのＥＳＤ保護回路を配置する構成と、第６の実施の形態で示した複数の開口部毎に１つのＥＳＤ保護回路を配置する構成とを同一の半導体チップ上に混在させてもよい。
【図面の簡単な説明】
【００６７】
【図１（ａ）】本発明の半導体装置の第１の実施の形態の構成を示す平面図である。
【図１（ｂ）】本発明の半導体装置の第１の実施の形態の構成を示す回路図である。
【図２】図１（ａ）及び（ｂ）に示したヒューズが切断された様子を示す図であり、同図（ａ）は側断面図、同図（ｂ）は平面図である。
【図３】本発明の半導体装置の第２の実施の形態の構成を示す平面図である。
【図４】本発明の半導体装置の第３の実施の形態の構成を示す平面図である。
【図５】本発明の半導体装置の第５の実施の形態の構成を示す図であり、同図（ａ）は側断面図、同図（ｂ）は平面図である。
【図６】本発明の半導体装置の第６の実施の形態の構成を示す図であり、同図（ａ）は断面図、同図（ｂ）は平面図である。
【図７】従来の半導体装置の構成を示す図であり、同図（ａ）は平面図、同図（ｂ）は回路図である。
【符号の説明】
【００６８】
１    共通配線
２    ヒューズ
３    開口部
４    ＥＳＤ保護回路
５    内部回路
６    電位発生回路
８    冶具
１１    第１の絶縁膜
１２    第２の絶縁膜
２０    接触面
【図１（ａ）】
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【図１（ｂ）】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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