(57)【要約】【課題】ＣＳ信号を用いずにウェハレベルのテストを同時に行うことを可能とし、チップの並列数を増やして効率よくウェハ上の半導体チップをテストする。【解決手段】ウェハ３０１は、半導体チップ３０３乃至３０６が並列に配置して形成される。このウェハ３０１は、外部端子Ｐ１乃至Ｐ４を各々備える半導体チップ３０３乃至３０６を有する。また、このウェハ３０１は、半導体チップ３０３に備えられる外部端子Ｐ１と、半導体チップ３０４に備えられる外部端子Ｐ１とを接続している配線３０８と、半導体チップ３０３に備えられる外部端子Ｐ２と、半導体チップ３０４に備えられる外部端子Ｐ２とを接続している配線３０９とを有する。ウェハ３０１は、半導体チップ３０３に外部端子Ｐ１から半導体チップ３０３のテスト結果を出力させると同時に、半導体チップ３０４に外部端子Ｐ２から半導体チップ３０４のテスト結果を出力させる。【選択図】図１
2009038106.tif 000002
【特許請求の範囲】
【請求項１】
複数の半導体チップが並列に配置して形成された半導体ウェハであって、
第１の外部端子と第２の外部端子とを各々備える少なくとも第１及び第２の半導体チップと、
前記第１の半導体チップに備えられる前記第１の外部端子と、前記第２の半導体チップに備えられる前記第１の外部端子とを接続している第１の配線と、
前記第１の半導体チップに備えられる前記第２の外部端子と、前記第２の半導体チップに備えられる前記第２の外部端子とを接続している第２の配線と、
を有し、
前記第１の半導体チップに前記第１の外部端子から前記第１の半導体チップのテスト結果を出力させると同時に、
前記第２の半導体チップに前記第２の外部端子から前記第２の半導体チップのテスト結果を出力させることを特徴とする半導体ウェハ。
【請求項２】
請求項１記載の半導体ウェハにおいて、
前記半導体チップは、第１及び第２の方向に沿って並列に配置されていることを特徴とする半導体ウェハ。
【請求項３】
請求項１または２に記載の半導体ウェハにおいて、
前記第１の半導体チップは、前記第１の外部端子及び前記第２の外部端子を含む複数の外部端子を備え、前記複数の外部端子のうち、前記第１の外部端子からのみ前記第１の半導体チップのテスト結果を出力させ、他の外部端子からは前記第１の半導体チップのテスト結果を出力させず、
前記第２の半導体チップは、前記第１の外部端子及び前記第２の外部端子を含む複数の外部端子を備え、前記複数の外部端子のうち、前記第２の外部端子からのみ前記第２の半導体チップのテスト結果を出力させ、他の外部端子からは前記第２の半導体チップのテスト結果を出力させないことを特徴とする半導体ウェハ。
【請求項４】
請求項１乃至３いずれかに記載の半導体ウェハにおいて、
前記第１の半導体チップに備えられ、前記第１の半導体チップのテスト結果を出力する第１の論理回路と、
前記第２の半導体チップに備えられ、前記第２の半導体チップのテスト結果を出力する第２の論理回路と、
をさらに有し、
前記第１の半導体チップの前記第１の外部端子に前記第１の半導体チップのテスト結果を出力させるとともに、前記第２の半導体チップの前記第２の外部端子に前記第２の半導体チップのテスト結果を出力させるとき、
前記第１の半導体チップの前記第２の外部端子と前記第１の論理回路とは電気的に遮断され、
前記第２の半導体チップの前記第１の外部端子と前記第２の論理回路とは電気的に遮断されることを特徴とする半導体ウェハ。
【請求項５】
請求項４記載の半導体ウェハにおいて、
前記第１の論理回路に接続され、前記第１の外部端子と前記第２の外部端子とを並列に接続させる分岐内部配線と、
前記分岐内部配線上に設けられ、前記第１の外部端子と接続されている第１のスリーステートバッファ回路と、
前記分岐内部配線上に設けられ、前記第２の外部端子と接続されている第２のスリーステートバッファ回路と、
をさらに有し、
前記第１のスリーステートバッファ回路に前記第１の論理回路から送出される出力許可信号を接続して、前記第１の外部端子と前記第１の論理回路とを電気的に接続し、
前記第２のスリーステートバッファ回路は接地電位に固定して、前記第２の外部端子と前記第１の論理回路とを電気的に接続させないことを特徴とする半導体ウェハ。
【請求項６】
請求項１乃至４いずれかに記載の半導体ウェハにおいて、
各半導体チップは、前記半導体チップのテスト結果が入出力されない複数の識別端子をさらに備え、
前記識別端子を電源電圧側と接地電位側とに組み合わせて固定することにより、前記半導体チップのテスト結果を出力する前記外部端子を切り替えることを特徴とする半導体ウェハ。
【請求項７】
請求項１乃至５いずれかに記載の半導体ウェハにおいて、
前記半導体チップ内に期待値を受け付ける期待値比較部を備え、
前記期待値比較部は、前記期待値と前記半導体チップのテスト結果とを照合し、前記期待値と前記半導体チップのテスト結果が一致するか否かを判断して比較結果を記憶し、前記比較結果を出力することを特徴とする半導体ウェハ。
【請求項８】
請求項１乃至７いずれかに記載の半導体ウェハをテストする半導体ウェハのテスト方法であって、
前記複数の半導体チップに同時に前記半導体チップのテスト結果を出力させることを特徴とする半導体ウェハのテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の半導体チップが並列に配置して形成された半導体ウェハおよびそのテスト方法に関する。
【背景技術】
【０００２】
半導体装置は、動作特性や信頼性を確保するため、製造後に様々なテストが行われる。近年では、半導体チップ（以下、チップともいう）の大集積化や半導体チップの大部分を不揮発性メモリが占めるようになったことにより、チップ当たりのテスト時間は長くなってきている。テスト時間が長くなると、テストコストの増大や、出荷までに掛かる時間が長くなる問題がある。
【０００３】
そこで、テスト時間を短くする方法として、特許文献１には、ウェハをチップに分離する前のウェハレベルのテストにて同時に測定するチップ数（並列数）を増大させ、１チップ当たりの見掛けのテスト時間を短くする方法が提案されている。ここで「プロービング」とは、テスト装置のプローブをチップのボンディングパッドに接触させて、チップとテスト装置との間で信号を送受する動作を示す。
【特許文献１】特開２００４−２９６８４７号公報
【特許文献２】特開２００６−２６１５０４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１記載の従来のテスト方法では、出力信号を取り出すためにプロービングする端子数が増えるという問題があった。
【０００５】
図８は、従来のウェハレベルの半導体チップの配置を示す概略図である。図８（ａ）において、ウェハ１０１上に半導体チップが配置されており、斜線で示した部分１０２を拡大した図面が図８（ｂ）である。図８（ｂ）には、９個のチップが含まれており、チップ上には、ボンディングパッド群１０３が形成される。各チップの対応するパッドをウェハ１０１上で相互接続すると、一箇所のプロービングで接続された全てのパッドをプロービングした状態となり、複数チップを同時にテストすることが可能となる。
【０００６】
図９は、従来の半導体ウェハにおける具体的な配線の一例を示す。図９では、３行から３列のマトリックス状に並んだ計９個のチップから成る部分が１つのエリア単位として示されている。
【０００７】
まず、Ｘ方向に並ぶチップに対して複数のチップの対応する外部端子Ｐ１乃至Ｐ６を相互接続する。さらに、Ｙ方向に並ぶチップに対してチップセレクトパッド（ＣＳ）を相互接続する。ここで、チップ２０１、チップ２０２、チップ２０３の外部端子Ｐ１乃至Ｐ６、チップ２０１、チップ２０４、チップ２０５のＣＳをプロービングすることで、全てのチップの外部端子をプロービングした状態となり、全チップを同時にテストすることができる。テスト装置からチップへデータを入力する場合、全ＣＳを選択状態とし、全チップに同時にデータを入力する。
【０００８】
テスト装置にて試験結果を判定する場合、各チップの外部端子も相互接続しているため、全チップから同時にデータを出力させると、各チップからの出力データが衝突してしまい、正しく測定することができない。そこで、各チップの出力データが衝突するのを防ぐためにＣＳ信号にて試験対象チップを１つだけ選択状態にし、選択されたチップのデータのみを出力させる。選択するＣＳ信号を逐次切り替えることで、全てのチップのデータを出力させる。
【０００９】
図９において、外部端子Ｐ１からテスト結果を出力させる場合、ＣＳ信号の制御がなければ、チップ２０１、２０４及び２０５は同時にデータを出力することとなる。そこで、ＣＳ信号を切り替えることにより、順次データを出力させることができる。すなわち、Ｙ方向に並列するチップは同時にデータを出力する一方、Ｘ方向に並列するチップはＣＳ信号に切り替えられて順次データを出力し同時にデータを出力することはない。
【００１０】
このように、上記の従来の半導体装置においては、各チップからの出力データの衝突を防ぐため、ＣＳ信号を用いてデータを出力させるチップを逐次切り替える。したがって、並列数が増えるとＣＳ信号も追加する必要がある。全てのＣＳ信号は、各々プロービングしなければならず、ＣＳ信号が増える度にプロービングする外部端子の数も増える。そのため、並列数はプローブカードの端子数による制限をうけることになる。
【００１１】
また、特許文献２には、ウェハのスクライブ領域に、試験用信号を制御する試験用素子を形成させることにより、半導体チップ領域の面積を低減する半導体装置が記載されている。しかしながら、特許文献２には、試験用信号の入力を制御する構成が記載されているが、出力を制御する構成については記載されてない。
【００１２】
本発明は上記事情に鑑みてなされたものであり、ＣＳ信号を用いずにウェハレベルのテストを同時に行うことを可能とし、チップの並列数を増やして効率よくウェハ上の半導体チップをテストする。
【課題を解決するための手段】
【００１３】
本発明によれば、
複数の半導体チップが並列に配置して形成された半導体ウェハであって、
第１の外部端子と第２の外部端子とを各々備える少なくとも第１及び第２の半導体チップと、
第１の半導体チップに備えられる第１の外部端子と、第２の半導体チップに備えられる第１の外部端子とを接続している第１の配線と、
第１の半導体チップに備えられる第２の外部端子と、第２の半導体チップに備えられる第２の外部端子とを接続している第２の配線と、
を有し、
第１の半導体チップに第１の外部端子から第１の半導体チップのテスト結果を出力させると同時に、
第２の半導体チップに第２の外部端子から第２の半導体チップのテスト結果を出力させることを特徴とする半導体ウェハ
が提供される。
【００１４】
この発明によれば、第１の半導体チップに、第１の配線が接続している第１の外部端子からテスト結果を出力させると同時に、第２の半導体チップは、第２の配線が接続している第２の外部端子からテスト結果を出力させる。これにより、各半導体チップのテスト結果を衝突させることなく同時に出力させることができ、ＣＳ信号を用いずにウェハレベルのテストを同時に行うことができる。したがって、ＣＳ信号分の外部端子が不要となるため、チップの並列数を従来よりも増加させることができ、ウェハレベルのテストを効率よく行うことが可能となる。
【００１５】
また、本発明によれば、上記に記載の半導体ウェハをテストする半導体ウェハのテスト方法であって、
複数の半導体チップに同時に半導体チップのテスト結果を出力させることを特徴とする半導体ウェハのテスト方法
が提供される。
【００１６】
この発明によれば、第１の半導体チップは、第１の配線が接続している第１の外部端子からテスト結果を出力させると同時に、第２の半導体チップは、第２の配線が接続している第２の外部端子からテスト結果を出力させる。これにより、各半導体チップのテスト結果を衝突させることなく同時に出力することができる。したがって、従来よりも半導体チップの並列数を増加させることができ、ウェハ上の半導体チップを効率よくテストすることができる。
【００１７】
なお、本発明の「同時に出力する」とは、テスト結果の出力開始時と出力終了時が完全に一致することに限定されるものではない。
【発明の効果】
【００１８】
本発明によれば、出力信号を制御することにより、ＣＳ信号を用いずにウェハレベルのテストを同時に行うことができる。これにより、ＣＳ信号用の外部端子が不要となるため、半導体チップの並列数を増加させることができ、効率よくウェハ上の半導体チップをテストすることができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。また、本発明の各種の構成要素は、必ずしも個々に独立した存在である必要はなく、複数の構成要素が一個の部材として形成されていること、一つの構成要素が複数の部材で形成されていること、ある構成要素が他の構成要素の一部であること、ある構成要素の一部と他の構成要素の一部とが重複していること、等でもよい。さらに、本発明では前後左右上下の方向を規定しているが、これは本発明の構成要素の相対関係を簡単に説明するために便宜的に規定したものであり、本発明を実施する場合の製造時や使用時の方向を限定するものではない。
【００２０】
（第１の実施形態）
図１は、第１の実施形態の構成を示す模式図である。
本実施形態は、半導体チップ３０３乃至３０６が並列に配置して形成されたウェハ３０１である。ウェハ３０１は、外部端子Ｐ１乃至Ｐ４を各々備える半導体チップ３０３乃至３０６を有する。また、このウェハ３０１は、半導体チップ３０３に備えられる外部端子Ｐ１と、半導体チップ３０４に備えられる外部端子Ｐ１とを接続している配線３０８と、半導体チップ３０３に備えられる外部端子Ｐ２と、半導体チップ３０４に備えられる外部端子Ｐ２とを接続している配線３０９と、半導体チップ３０５に備えられる外部端子Ｐ３と、半導体チップ３０６に備えられる外部端子Ｐ３とを接続している配線３１０と、半導体チップ３０５に備えられる外部端子Ｐ４と、半導体チップ３０６に備えられる外部端子Ｐ４とを接続している配線３１１とを有する。ウェハ３０１は、半導体チップ３０３に外部端子Ｐ１から半導体チップ３０３のテスト結果を出力させると同時に、半導体チップ３０４に外部端子Ｐ２から半導体チップ３０４のテスト結果を出力させる。また、半導体チップ３０５に外部端子Ｐ３から半導体チップ３０５のテスト結果を出力させると同時に、半導体チップ３０６に外部端子Ｐ４から半導体チップ３０６のテスト結果を出力させる。
【００２１】
また、半導体チップ３０３及び３０４並びに半導体チップ３０５及び３０６は、ウェハ３０１上にＸ方向に並列されている。半導体チップ３０３及び３０５並びに半導体チップ３０４及び３０６は、ウェハ３０１上にＹ方向に沿って並列されている。
【００２２】
また、ウェハ３０１は、半導体チップ３０３が備える外部端子Ｐ１乃至Ｐ４のうち、一の外部端子からのみテスト結果を出力させ、他の外部端子からはテスト結果を出力させない。また、ウェハ３０１は、半導体チップ３０４が備える外部端子Ｐ１乃至Ｐ４のうち、一の外部端子からのみテスト結果を出力させ、他の外部端子からはテスト結果を出力させない。また、ウェハ３０１は、半導体チップ３０５が備える外部端子Ｐ１乃至Ｐ４のうち、一の外部端子からのみテスト結果を出力させ、他の外部端子からはテスト結果を出力させない。また、ウェハ３０１は、半導体チップ３０６が備える外部端子Ｐ１乃至Ｐ４のうち、一の外部端子からのみテスト結果を出力させ、他の外部端子からはテスト結果を出力させない。
【００２３】
半導体チップ３０３は、外部端子Ｐ１乃至Ｐ４を備え、外部端子Ｐ１からのみ半導体チップ３０３のテスト結果を出力させ、外部端子Ｐ２乃至Ｐ４からは半導体チップ３０３のテスト結果を出力させない。また、半導体チップ３０４もまた、外部端子Ｐ１乃至Ｐ４を備え、外部端子Ｐ２からのみ半導体チップ３０４のテスト結果を出力させ、外部端子Ｐ１、Ｐ３及びＰ４からは半導体チップ３０４のテスト結果を出力させない。また、半導体チップ３０５もまた、外部端子Ｐ１乃至Ｐ４を備え、外部端子Ｐ３からのみ半導体チップ３０５のテスト結果を出力させ、外部端子Ｐ１、Ｐ２及びＰ４からは半導体チップ３０５のテスト結果を出力させない。また、半導体チップ３０６もまた、外部端子Ｐ１乃至Ｐ４を備え、外部端子Ｐ４からのみ半導体チップ３０６のテスト結果を出力させ、外部端子Ｐ１乃至Ｐ３からは半導体チップ３０６のテスト結果を出力させない。
【００２４】
図２もまた、本実施形態の構成を示す模式図である。ウェハ３０１は、半導体チップ３０３に備えられ、半導体チップ３０３のテスト結果を出力するＣＰＵ４０１と、半導体チップ３０４に備えられ、半導体チップ３０４のテスト結果を出力するＣＰＵ４０２とをさらに有する。半導体チップ３０３の外部端子Ｐ１に半導体チップ３０３のテスト結果を出力させるとともに、半導体チップ３０４の外部端子Ｐ２に半導体チップ３０４のテスト結果を出力させるとき、半導体チップ３０３の外部端子Ｐ２とＣＰＵ４０１とは電気的に遮断され、半導体チップ３０４の外部端子Ｐ１とＣＰＵ４０２とは電気的に遮断される。
【００２５】
半導体チップ３０３は、ＣＰＵ４０１に接続され、外部端子Ｐ１と外部端子Ｐ２とを並列に接続させる分岐内部配線４１３、４１４と、分岐内部配線４１３、４１４上に設けられ、外部端子Ｐ１と接続されているスリーステートバッファ回路４０５と、分岐内部配線４１３、４１４上に設けられ、外部端子Ｐ２と接続されているスリーステートバッファ回路４０６と、分岐内部配線４１３、４１４上に設けられ、外部端子Ｐ３と接続されているスリーステートバッファ回路４０７と、分岐内部配線４１３、４１４上に設けられ、外部端子Ｐ４と接続されているスリーステートバッファ回路４０８と、をさらに有する。スリーステートバッファ回路４０５にＣＰＵ４０１から送出される出力許可信号を接続して、外部端子Ｐ１とＣＰＵ４０１とを電気的に接続し、スリーステートバッファ回路４０６乃至４０８は接地電位（ＧＮＤ）に固定して、外部端子Ｐ２乃至Ｐ４とＣＰＵ４０１とを電気的に接続させない。
【００２６】
一方、半導体チップ３０４は、ＣＰＵ４０２に接続され、外部端子Ｐ１と外部端子Ｐ２とを並列に接続させる分岐内部配線４１５、４１６と、分岐内部配線４１５、４１６上に設けられ、外部端子Ｐ１と接続されているスリーステートバッファ回路４０９と、分岐内部配線４１５、４１６上に設けられ、外部端子Ｐ２と接続されているスリーステートバッファ回路４１０と、分岐内部配線４１５、４１６上に設けられ、外部端子Ｐ３と接続されているスリーステートバッファ回路４１１と、分岐内部配線４１５、４１６上に設けられ、外部端子Ｐ４と接続されているスリーステートバッファ回路４１２と、をさらに有する。スリーステートバッファ回路４１０にＣＰＵ４０２から送出される出力許可信号を接続して、外部端子Ｐ２とＣＰＵ４０２とを電気的に接続し、スリーステートバッファ回路４０９、４１１及び４１２は接地電位（ＧＮＤ）に固定して、外部端子Ｐ１、Ｐ３及びＰ４とＣＰＵ４０２とを電気的に接続させない。
【００２７】
図１（ａ）で示すように、ウェハ３０１上に半導体チップが配置されており、斜線部分３０２は、複数チップを相互接続し同時にテストする１つのテスト単位（１ショット）を示している。図１（ｂ）は、斜線部分３０２を拡大した図である。１ショット内に半導体チップ３０３乃至３０６からなる４個の半導体チップが含まれ、これらを同時にテストする。半導体チップ３０３乃至３０６の同一の外部端子を全て相互接続すると、半導体チップ３０４へのプローブ端子３０７の接触により、全ての半導体チップをプロービングした状態となる。全ての半導体チップの対応する外部端子を相互接続するが、テスト結果はチップ毎に異なる端子から出力される。
【００２８】
半導体チップ３０３は外部端子Ｐ１から結果を出力する。また、半導体チップ３０４は外部端子Ｐ２から結果を出力する。また、半導体チップ３０５は外部端子Ｐ３から結果を出力する。また、半導体チップ３０６は外部端子Ｐ４から結果を出力する。このようにテスト結果を異なる外部端子から行うことで、各半導体チップの出力データは衝突することがなくなり、全ての半導体チップのテスト結果を同時に出力することが可能となる。
【００２９】
テスト結果の出力に使用する外部端子は、入力に使用する端子と兼用することが可能である。また、ＣＳ信号を必要としないため、並列数が増えてもプローブカードの端子を追加する必要はない。
【００３０】
半導体チップ３０３と半導体チップ３０４は、外部端子Ｐ１乃至Ｐ４と入出力回路群４０３及び４０４の間に、テスト結果の出力データがスリーステートバッファ回路４０５乃至４１２を介して接続されている。スリーステートバッファ回路とは、Ｈ（１）及びＬ（０）の出力状態のほかに、ハイ・インヒービタンス（Ｈｉ−Ｚ）という第三の出力状態を持つ三値出力回路のことをいう。Ｈｉ−Ｚの状態においては、出力はＨでもＬでもなく、出力端子が内部の出力回路と切り離されたのとほぼ同等の状態になる。出力端子の出力状態を制御するための入力端子を持ち、この制御端子に従って出力がＨ、Ｌ又はＨｉ−Ｚに切り替わる。スリーステートバッファ回路４０５乃至４１２の制御信号の接続を変えることで、半導体チップ３０３と半導体チップ３０４はそれぞれ異なる端子にテスト結果を出力することができる。
【００３１】
半導体チップ３０３は、外部端子Ｐ１に接続されたスリーステートバッファ回路４０５の制御信号にテスト結果の出力許可信号を接続し、外部端子Ｐ２乃至Ｐ４に接続されたスリーステートバッファ回路４０６乃至４０８の制御信号はＧＮＤレベルに固定している。
【００３２】
また、半導体チップ３０４は、外部端子Ｐ２に接続されたスリーステートバッファ回路４１０の制御信号にテスト結果の出力許可信号を接続し、外部端子Ｐ１、Ｐ３及びＰ４に接続されたスリーステートバッファ回路４０９、４１１及び４１２がＨｉ−Ｚの状態であることから、外部端子Ｐ１、Ｐ３及びＰ４の制御信号はＧＮＤレベルに固定される。
【００３３】
同様に、外部端子Ｐ３及びＰ４にテスト結果を出力させる回路構成の半導体チップ３０５及び３０６を作成し、テスト結果の出力端子が異なる各チップを１ショット内に配置して、同一端子を相互接続する。各チップの構成で変わるのは、通常動作には影響しないテスト用の経路のみである。
【００３４】
つづいて、本実施形態の動作について述べる。ウェハレベルでの試験工程において、図１で示す４個の半導体チップ３０３乃至３０６を同時に測定することを考える。半導体チップ３０４の入出力回路群４０４にプローブ端子３０７が接触することにより、Ｘ方向の配線及びＹ方向の配線により、半導体チップ３０３乃至３０６は相互に接続された状態が実現される。
【００３５】
テスト中にテスト結果の出力命令を与えると、各半導体チップのテスト結果の出力許可信号がＶｄｄレベルになる。このとき、半導体チップ３０３では外部端子Ｐ１に接続されたスリーステートバッファ回路４０５が開き、テスト結果が外部端子Ｐ１に出力される。一方、外部端子Ｐ２乃至Ｐ４はスリーステートバッファ回路４０６乃至４０８が常に閉じた状態なので、外部端子Ｐ２乃至Ｐ４の状態はＨｉ−Ｚとなる。また、半導体チップ３０４からは外部端子Ｐ２にテスト結果が出力され、外部端子Ｐ１、Ｐ３及びＰ４の状態はＨｉ−Ｚとなる。同様に、半導体チップ３０５は外部端子Ｐ３にテスト結果が出力され、半導体チップ３０６は外部端子Ｐ４からテスト結果が出力される。このように異なる端子にテスト結果のデータを出力させ、値を読み出して１チップのプロービングで接続された全チップを同時にテストする。
【００３６】
つづいて、本実施形態の効果について述べる。
本実施形態によれば、１ショット内の半導体チップ毎に回路構成を変え、異なる端子にテスト結果のデータを出力させることができる。これにより、各半導体チップを同一の外部端子により相互接続した状態で、データが衝突することなく、テスト結果を読み出すことができる。したがって、１チップのプロービングで接続された全ての半導体チップを同時にテストすることができる。
【００３７】
テスト時において、たとえば、外部端子Ｐ１には半導体チップ３０３のテスト結果が出力される。一方、半導体チップ３０４乃至３０６の外部端子Ｐ１の状態はＨｉ−Ｚとなっているので、出力データが衝突することは無い。同様に外部端子Ｐ２乃至Ｐ４にも特定の半導体チップからのテスト結果のみが出力されることになる。
【００３８】
また、特許文献１に記載されたような並列数を増やすことの妨げとなるＣＳ信号が必要ない。したがって、並列数が増えることよって増加する端子数も少なくすることができる。また、全チップのテスト結果を同時に出力するため、１回のテスト時間は並列数によらず一定である。したがって、並列数を倍にしたとき、特許文献１記載の技術と比較して、テスト時間を半分にすることができる。
【００３９】
また、特許文献１に記載された従来の構成では、ＣＳ信号を逐次切り替えて各チップからデータを出力させるため、テストパターン数が増加してしまうだけでなく、テスト時間の増大の要因となってしまう。テスト時間が増大すると、テストコストの増大や、出荷までに掛かる時間が長くなる問題がある。しかしながら、本実施形態によれば、テスト時間が短縮されることで、テストコストの削減と、出荷までの時間を短縮する効果が得られる。
【００４０】
（第２の実施形態）
図３は、本実施形態の構成を示す模式図である。本実施形態の半導体ウェハは、半導体チップ５０１及び５０２内にテスト用ＲＯＭ５０３及び５０４とＣＰＵ５０５及び５０６（もしくはシーケンサなどのステートを制御できる回路）を有する。本実施形態は、第１の実施形態の半導体チップ３０３を半導体チップ５０１、半導体チップ３０４を半導体チップ５０２に置き換えたものであり、その他の構成は第１の実施形態と同様である。
【００４１】
ＣＰＵ５０５は、テスト用ＲＯＭ５０３に格納してある命令を読み出してテストを行う。この場合、テスト用ＲＯＭ５０３に格納してある命令によって、半導体チップの各外部端子の入出力状態は、プログラマブルに設定することができる。テスト用ＲＯＭ５０３には、半導体チップ毎に異なる外部端子に出力させる命令を格納させる。こうすることにより、テスト結果を半導体チップ毎に異なる端子に出力させることができる。
【００４２】
テスト用ＲＯＭ５０３は、外部端子Ｐ１にテスト結果を出力させる命令を格納している。また、テスト用ＲＯＭ５０４は、外部端子Ｐ２にテスト結果を出力させる命令を格納している。このように、テスト結果を出力する外部端子がそれぞれの半導体チップごとに異なるようにテスト用ＲＯＭに命令を格納し、これらの半導体チップを１ショット内に配置させる。
【００４３】
半導体チップ５０１は、テスト用ＲＯＭ５０３の命令をＣＰＵ５０５で読み出してテストを行う場合、テスト結果は外部端子Ｐ１に出力される。半導体チップ５０２は、テスト用ＲＯＭ５０４の命令をＣＰＵ５０６で読み出してテストを行う場合、テスト結果は外部端子Ｐ２に出力される。各半導体チップはテスト結果を異なる端子に出力させるように命令を実行させるため、各半導体チップの出力は衝突することなく値を読み出すことができる。
【００４４】
本実施形態と第１の実施形態で示す１ショット内の半導体チップ３０３乃至３０６との違いは、テスト用に実行されるテスト用ＲＯＭ５０３に格納してある命令だけであって、その他の回路構成は全て同じである。そのため、半導体チップ毎に配線の接続を変えるなど、異なる回路構成にする必要はない。
【００４５】
（第３の実施形態）
図４は、本実施形態の構成を説明する図である。図４（ａ）は、本実施形態の構成を示す模式図である。この半導体ウェハは、テスト結果が入出力されない複数の識別端子６０３乃至６０６をさらに有する。識別端子６０３乃至６０４をＶｄｄレベルとＧＮＤレベルとに組み合わせて固定することにより、半導体チップのテスト結果を出力する外部端子を切り替える。
【００４６】
図４（ａ）で示すように、半導体チップ６０１と半導体チップ６０２の識別端子６０３乃至６０６を半導体チップの識別端子として、スクライブ線上でＶｄｄレベルまたはＧＮＤレベルに固定している。半導体チップ６０１は、識別端子６０３及び６０４を共にＧＮＤレベルに固定する。半導体チップ６０２は、識別端子６０５をＶｄｄレベルに固定し、識別端子６０６をＧＮＤレベルに固定する。テスト用マクロ６０７及びテスト用マクロ６０８は、識別端子の固定する状態の組み合わせによって、テスト結果を出力する端子を切り替える制御を行う。半導体チップ６０１は外部端子Ｐ１へテスト結果を出力し、半導体チップ６０２は外部端子Ｐ２へテスト結果を出力する。本実施形態は、第１の実施形態の半導体チップ３０３を半導体チップ６０１、半導体チップ３０４を半導体チップ６０２に置き換えたものであり、その他の構成は第１の実施形態と同様である。
【００４７】
図４（ｂ）は、識別端子の状態とテスト結果を出力する外部端子との組み合わせの例を示す図である。結果出力端子とは外部端子のことである。１ショット内の各半導体チップの識別端子の状態をそれぞれ変えることで、各半導体チップの出力信号を衝突することなく読み出すことができる。
【００４８】
本実施形態では、スクライブ線上でチップ識別端子を固定する状態を変えるだけで、テスト結果の出力に使用する外部端子を切り替えている。そのため、半導体チップ毎に異なる作り込みを行う必要はなく、全て同じ半導体チップを使用することができる。また、識別端子は、ウェハを半導体チップに分離するとスクライブ線上でレベルを固定した状態から切り離される。したがって、通常の端子として使用されることが可能となる。
【００４９】
（第４の実施形態）
図５は、本実施形態の構成を示す模式図である。本実施形態は、半導体チップ７０１内に期待値を受け付ける期待値比較回路７０２を備える半導体ウェハである。期待値比較回路７０２は、期待値と半導体チップのテスト結果とを照合し、期待値とテスト結果が一致するか否かを判断して比較結果を記憶し、比較結果を出力する。本実施形態は、第１の実施形態の半導体チップ３０３を半導体チップ７０１に置き換えたものであり、その他の構成は第１の実施形態と同様である。
【００５０】
半導体チップ７０１は、第１の実施形態で示した半導体チップ３０３の構成に、期待値比較回路７０２を追加している。期待値比較回路７０２は、テスト装置から期待値を入力し、チップ内でテスト結果と期待値を比較する。
【００５１】
図５で示すように、本実施形態では、テスト装置から期待値を半導体チップ内に挿入し、その期待値とテスト結果を逐次比較する。比較した結果は半導体チップ内に保持させておき、テストの最後にテスト結果を出力させることで、チップの良／不良の判定を行う。
【００５２】
図６は、期待値比較回路７０２の構成例を示す。期待値比較回路７０２は、テスト結果と期待値を逐次比較し比較結果を保持させる。
【００５３】
期待値比較回路７０２は、テスト装置から入力する期待値とテスト結果がＥＸＮＯＲ（排他的論理和の否定）８０２の入力信号となっており、ＥＸＮＯＲ８０２の出力信号は、ノイズフィルタ８０３を介してラッチ８０４のクロック８０５となっている。ノイズフィルタ８０３は、ＥＸＮＯＲ８０２の両入力信号の位相差が原因で発生するノイズが、ラッチ８０４に伝搬するのを防ぐために挿入している。ラッチ８０４は、データ入力信号８０６をＶｄｄレベルに固定しているので、クロック８０５が入るまではＧＮＤレベルを保持し、クロック８０５が１度でも入るとＶｄｄレベルを保持する。期待値とテスト結果が一致していればＥＸＮＯＲ８０２の出力はＧＮＤレベルとなるので、ラッチ８０４はクロック８０５が入らずＧＮＤレベルを保持する。期待値とテスト結果が不一致であれば、ＥＸＮＯＲ８０２の出力はＶｄｄレベルとなるので、ラッチ８０４にクロック８０５が入りＶｄｄレベルが保持される。この回路を半導体チップ内に持たせるため、テスト結果を外部端子に出力させる必要がない。これにより、入力と出力を同時に行うＳＣＡＮテストなども、容易に行うことができる。
【００５４】
（実施例）
図７は、本実施例で用いる半導体ウェハの構成を示す図である。図７は、４行から４列のマトリックス状に並んだ計１６個のチップから成る。図７で示す本実施例の装置は、１チップのプロービングで４チップを同時にテストできるので、４チップをプロービングすると合計１６チップを同時にテストすることが可能となる。
【００５５】
図７の半導体チップ９０１〜９０４は、図９のＹ方向に並ぶ半導体チップ２０１〜２０３に対応する。相互接続された半導体チップは、どの半導体チップをプロービングしても良いため、ここでは出来るだけ距離が近い４つの半導体チップ９０４〜９０７をプロービングしている。
【００５６】
また、図１０は、比較例を示す半導体ウェハの構成図である。図１０で示されるように、比較例も４行から４列のマトリックス状に並んだ計１６個のチップから成る。
【００５７】
ここで、図７で示す実施例及び図１０で示す比較例について、端子数及びテストタイムを比較する。各半導体チップの外部端子数はいずれも６つである（ＣＳを除く）。また、各半導体チップ中の入出力端子数は４つである。また、出力データ数は１０とする。
【００５８】
プローブカードの端子数とテストタイムの結果を表１に示す
【表１】
2009038106.tif 000003
【００５９】
端子数については、表１で示されるように、本実施例のウェハで必要とされるプローブカードの端子数は２４本である。一方、比較例のウェハで必要とされるプローブカードの端子数は２８本である。したがって、実施例のウェハは比較例のウェハよりもプローブカードの端子数が４本少ない。この理由は、実施例のウェハはＣＳ信号を必要しないためである。
【００６０】
また、テストタイムについて、比較例は、外部端子Ｐ１乃至Ｐ４すべてから同時にデータを出力できるので、１チップあたりでは、３回の出力で１０のデータを出力させることができる。しかしながら、ＣＳ信号を用いてデータを出力する半導体チップを切り替えるため、ＣＳ信号を切り替える回数分テストタイムは倍増す。よって、全チップでは、１２回の出力が必要となる。
【００６１】
一方、実施例のウェハの場合、１チップあたりでは１つの外部端子から出力させることができないので、１０のデータを出力させるためには、各チップあたり１０回の出力が必要となる。しかしながら、全チップから同時にデータを出力するため、全チップでも、１０回の出力ですむ。
【００６２】
出力回数はテストタイムと比例関係にある。したがって、実施例の半導体ウェハでは、並列数によらずテストタイムは一定となるが、比較例においては、Ｘ方向の並列数が多くなればなるほど、テストタイムも多くなる（倍増する）といえる。
【００６３】
また、比較例はＣＳ信号を切り替えてからデータを出力するまでのチップ内部動作を、ＣＳ信号を切り替える度に行わなければならない。したがって、その分のオーバーヘッドを考慮すると、本実施例の時短効果はさらに大きくなる。
【００６４】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【図面の簡単な説明】
【００６５】
【図１】第１の実施形態の構成を示す模式図である。図１（ａ）は、１つのテスト単位を示す図である。図１（ｂ）は、図１（ａ）の一部を拡大した図である。
【図２】第１の実施形態の構成を示す模式図である。
【図３】第２の実施形態の構成を示す模式図である。
【図４】第３の実施形態の構成を説明する図である。図４（ａ）は、本実施形態の構成を示す模式図である。図４（ｂ）は、本実施形態の識別端子と結果出力端子の組み合わせの例を示す図である。
【図５】第４の実施形態の構成を示す模式図である。
【図６】第４の実施形態の回路の例を示す図である。
【図７】実施例に係る半導体ウェハの構成を示す図である。
【図８】従来の半導体ウェハの構成を示す模式図である。図８（ａ）は、１つのテスト単位を示す図である。図８（ｂ）は、図８（ａ）の一部を拡大した図である。
【図９】従来の半導体ウェハの構成を示す模式図である。
【図１０】比較例に係る半導体ウェハの構成を示す図である。
【符号の説明】
【００６６】
３０１    ウェハ
３０２    テスト単位（１ショット）
３０３    半導体チップ
３０４    半導体チップ
３０５    半導体チップ
３０６    半導体チップ
３０７    プローブ端子
３０８    配線
３０９    配線
３１０    配線
３１１    配線
４０１    ＣＰＵ
４０２    ＣＰＵ
４０３    入出力回路群
４０４    入出力回路群
４０５-４１２    スリーステートバッファ回路
４１３-４１６    分岐内部配線
５０１    半導体チップ
５０２    半導体チップ
５０３    テスト用ＲＯＭ
５０４    テスト用ＲＯＭ
５０５    ＣＰＵ
５０６    ＣＰＵ
６０１    半導体チップ
６０２    半導体チップ
６０３    識別端子
６０４    識別端子
６０５    識別端子
６０６    識別端子
６０７    テスト用マクロ
６０８    テスト用マクロ
７０１    半導体チップ
７０２    期待値比較回路
８０２    ＥＸＮＯＲ
８０３    ノイズフィルタ
８０４    ラッチ
８０５    クロック
８０６    データ入力信号
９０１-９０７    半導体チップ
Ｐ１-Ｐ４    外部端子
【図１】
2009038106.tif 000004
【図２】
2009038106.tif 000005
【図３】
2009038106.tif 000006
【図４】
2009038106.tif 000007
【図５】
2009038106.tif 000008
【図６】
2009038106.tif 000009
【図７】
2009038106.tif 000010
【図８】
2009038106.tif 000011
【図９】
2009038106.tif 000012
【図１０】
2009038106.tif 000013