(57)【要約】【課題】  ゲート電極上のシリサイド膜の断線を抑制する。【解決手段】  ソース・ドレイン領域をデュアルシリサイド構造とし、ゲート電極の仕事関数はｎ型ＭＩＳトランジスタ、ｐ型ＭＩＳトランジスタそれぞれの有するメタルゲート電極により定める構造とし、且つ、メタルゲート電極上の多結晶シリコン層は共通のｎ＋ドーピング層とし、ゲート上シリサイド膜はn型領域に対しショットキー障壁が低くなる材料で形成する。【選択図】  図１
2009043760.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成され、且つ、第１のメタルゲート電極及び当該第１のメタルゲート電極上層に形成された第１の多結晶シリコン層を有するｎ型ＭＩＳトランジスタと、
前記半導体基板上に形成され、且つ、前記第１のメタルゲート電極とは異なる金属元素を少なくとも１つ含む第２のメタルゲート電極、及び当該第２のメタルゲート電極上層に形成され、且つ、前記第１の多結晶シリコン層と同じ導伝型の第２の多結晶シリコン層を有するｐ型ＭＩＳトランジスタと、
前記ｎ型ＭＩＳトランジスタのソース領域及びドレイン領域に形成された第１のシリサイド膜と、
前記ｐ型ＭＩＳトランジスタのソース領域及びドレイン領域に形成され、且つ、前記第１のシリサイド膜とは異なる金属元素を少なくとも１つ含む第２のシリサイド膜と、
前記第１の多結晶シリコン層上に形成された第１のゲート上シリサイド膜と、
前記第２の多結晶シリコン層上に形成され、且つ、前記第１のゲート上シリサイド膜と同じ材料で構成される第２のゲート上シリサイド膜とを具備することを特徴とする半導体装置。
【請求項２】
前記第１の多結晶シリコン層及び前記第２の多結晶シリコン層はｎ型であり、前記第１のゲート上シリサイド膜及び前記第２のゲート上シリサイド膜は、前記第１のシリサイド膜と同じ組成であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の多結晶シリコン層及び前記第２の多結晶シリコン層はｐ型であり、前記第１のゲート上シリサイド膜及び前記第２のゲート上シリサイド膜は、前記第２のシリサイド膜と同じ組成であることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記ｎ型ＭＩＳトランジスタ及び前記ｐ型ＭＩＳトランジスタの閾値電圧は、前記第１の多結晶シリコン層及び前記第２の多結晶シリコン層の導伝型によらず、前記第１のメタルゲート電極及び前記第２のメタルゲート電極により定められることを特徴とする請求項１乃至請求項３に記載の半導体装置。
【請求項５】
前記第１のシリサイド膜は、Ｙ、Ｙｂ、Ｅｒから選択された少なくとも１つの金属を含み、前記第２のシリサイド膜は、Ｐｔ、Ｐｄ、Ｎｉから選択された少なくとも１つの金属を含むことを特徴とする請求項１乃至請求項４のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
従来、ＣＭＯＳデバイスにおいて、ソース・ドレイン領域に形成されたシリサイド／シリコンの界面部分の抵抗値が高いことに起因した寄生抵抗が問題となっている。関連技術として、ｎＭＯＳ、ｐＭＯＳのゲート電極中の多結晶シリコンの導伝型を共通とした半導体装置が開示されている。（例えば、特許文献１参照。）。
【特許文献１】特開２００７−１９４００号公報
【非特許文献１】J.K. Schaeffer, et al., IEDM Tech. Dig., 287 (2004)
【非特許文献２】V. Narayanan, et al., VLSI Tech. Dig., p192 (2004)
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ゲート電極上のシリサイド成膜の不良を抑制することが可能な半導体装置を提供する。
【課題を解決するための手段】
【０００４】
本発明の一態様に係る半導体装置は、半導体基板と、前記半導体基板上に形成され、且つ、第１のメタルゲート電極及び当該第１のメタルゲート電極上に形成された第１の多結晶シリコン層を有するｎ型ＭＩＳトランジスタと、前記半導体基板上に形成され、且つ、前記第１のメタルゲート電極とは異なる金属元素を少なくとも１つ含む第２のメタルゲート電極、及び前記第１の多結晶シリコン層と同じ導伝型の第２の多結晶シリコン層を有するｐ型ＭＩＳトランジスタと、前記ｎ型ＭＩＳトランジスタのソース領域及びドレイン領域に形成された第１のシリサイド膜と、前記ｐ型ＭＩＳトランジスタのソース領域及びドレイン領域に形成され、且つ、前記第１のシリサイド膜とは異なる金属元素を少なくとも１つ含む第２のシリサイド膜と、前記第１の多結晶シリコン層上に形成された第１のゲート上シリサイド膜と、前記第２の多結晶シリコン層上に形成され、且つ、前記第１のゲート上シリサイド膜と同じ材料で構成される第２のゲート上シリサイド膜とを具備することを特徴とする。
【発明の効果】
【０００５】
ゲート電極上のシリサイド成膜の不良を抑制することが可能な半導体装置を提供できる。
【発明を実施するための最良の形態】
【０００６】
[比較例]
ＣＭＯＳデバイスにおいては、ソース・ドレイン領域に形成されたシリサイド／シリコンの界面部分の抵抗値が高いことに起因した寄生抵抗が問題となる。そのため、図２２に示すように、ｎＭＯＳに対してはｎ領域に対しショットキー障壁が低いシリサイド材料、ｐＭＯＳに対してはｐ領域に対しショットキー障壁が低いシリサイド材料を形成することが考えられる（デュアルシリサイドプロセス）。図２２は、デュアルシリサイドプロセスにより形成されるＣＭＯＳデバイスを模式的に示す断面図である。
【０００７】
しかしながら、ｎＭＯＳのゲート電極とｐＭＯＳのゲート電極とが同一パターン上に形成される場合、図２３に示すように、ｎＭＯＳ領域とｐＭＯＳ領域との境界部分では異なるシリサイド材料が接合することになる。図２３は、デュアルシリサイドプロセスにより形成されるＣＭＯＳデバイスのゲート電極を模式的に示す上面図である。この様に、異なる導伝型の材料が接合する境界部分においては、シリサイド成膜の不良、或いはゲート電極が断線することが予想される。また、ｎＭＯＳとｐＭＯＳとの接合部でドーパントが補償されるため、界面抵抗の劣化が予想される。
【０００８】
更に、トランジスタ構造の微細化に伴いゲートリーク電流は増加する傾向にあるため、ゲート電極上に形成されたシリサイド／シリコンの界面部分での抵抗に起因する電圧降下が問題となる。ここでの電圧降下は、ゲート電極への印加電圧が引き下げられることを意味しており、トランジスタ特性を劣化させることに繋がる。
【０００９】
出願人が見出した上記課題に対応して、以下、図面を参照して本発明の実施形態について説明する。
【００１０】
［第１の実施形態］
図１は、本発明の第１の実施形態に係る半導体装置の断面図である。
【００１１】
シリコン基板１０内部のｐ型半導体層、或いはｎ型半導体層上に、素子分離絶縁膜１１により互いに分離されたｐ型ウェル領域１００、ｎ型ウェル領域２００が形成されている。ｐ型ウェル領域１００には、ｎ型ＭＩＳ（Metal-Insulator-Silicon）トランジスタＮＴが、ｎ型ウェル領域には２００には、ｐ型ＭＩＳトランジスタＰＴが形成されている。
【００１２】
ｎ型ＭＩＳトランジスタＮＴは、チャネル領域１０１、ゲート絶縁膜１０２、ｎ型ＭＩＳトランジスタ用メタルゲート電極（以下、ｎＭＩＳ用メタルゲート電極）１０３、ｐ型ＭＩＳトランジスタ用メタルゲート電極（以下、ｐＭＩＳ用メタルゲート電極）２０３、多結晶シリコン層１０４、ゲート上シリサイド膜１０５、浅い拡散層１０６及び高濃度拡散層１０７からなるソース・ドレイン領域を有する。
【００１３】
ゲート絶縁膜１０２は、浅い拡散層１０６の間に形成されたチャネル領域１０１上に形成されている。ｎＭＩＳ用メタルゲート電極１０３は、ゲート絶縁膜１０２上に形成されている。ｐＭＩＳ用メタルゲート電極２０３は、ｎＭＩＳ用メタルゲート電極１０３上に形成されている。多結晶シリコン層１０４は、図示せぬバリア膜を介して、ｐＭＩＳ用メタルゲート電極２０３上に形成されている。ゲート上シリサイド膜１０５は、多結晶シリコン層１０４上に形成されている。ｎ型ＭＩＳトランジスタＮＴのゲート長Ｌは、例えば２５ｎｍである。
【００１４】
ゲート絶縁膜１０２は、例えば、ＨｆＳｉＯＮ膜により構成される。尚、ゲート絶縁膜１０２として、ＨｆＳｉＯ、ＳｉＯ２、Ｓｉ３Ｎ４、Ａｌ２Ｏ３、Ｔａ２Ｏ５、ＴｉＯ２、Ｌａ２Ｏ５、ＣｅＯ２、ＺｒＯ２，ＨｆＯ２、ＳｒＴｉＯ３、Ｐｒ２Ｏ３等を使用しても良い。或いは、Ｚｒシリケート、Ｈｆシリケート等、シリコン酸化物に金属イオンを混ぜた材料も有効である。
【００１５】
ｎＭＩＳ用メタルゲート電極１０３は５〜３０ｎｍ程度の膜厚を有し、ｎ型ＭＩＳトランジスタとして動作可能な閾値電圧を得るため、例えば、仕事関数が４．０５近くのＴａＣにより構成される（メタルゲート電極としてＴａＣを用いたｎ型ＭＩＳトランジスタの特性に関しては、J.K. Schaeffer, et al., IEDM Tech. Dig., 287 (2004) で開示されている。）。尚、ｎＭＩＳ用メタルゲート電極１０３として、同様に仕事関数が４．０５近くのＴｉ、Ａｒ＋イオンが注入されたＭｏ、窒素（Ｎ）濃度で仕事関数の制御を行ったＴａＮ、ＲｕＴａ、Ｔａ等を使用しても良い。
【００１６】
ｎ型ＭＩＳトランジスタＮＴの積層ゲート構造、即ち、ゲート絶縁膜１０２、ｎＭＩＳ用メタルゲート電極１０３、ｐＭＩＳ用メタルゲート電極２０３、多結晶シリコン層１０４、及びゲート上シリサイド膜１０５側面には、ゲート側壁膜１０８が形成されている。ゲート側壁膜１０８の底部は、浅い拡散層１０６上面に接している。
【００１７】
浅い拡散層１０６は、ｎ型のエクステンション領域であり、高濃度拡散層１０７よりもチャネル領域１０１側に突出している。高濃度拡散層１０７は、ｐ型ウェル領域１００において、浅い拡散層１０６よりも深い位置まで形成され、浅い拡散層１０６よりも高濃度のｎ型不純物拡散領域である。
【００１８】
ｐ型ＭＩＳトランジスタＰＴは、チャネル領域２０１、ゲート絶縁膜２０２、ｐＭＩＳ用メタルゲート電極２０３、多結晶シリコン層２０４、ゲート上シリサイド膜２０５、浅い拡散層２０６及び高濃度拡散層２０７からなるソース・ドレイン領域を有する。
【００１９】
ゲート絶縁膜２０２は、浅い拡散層２０６の間に形成されたチャネル領域２０１上に形成されている。ｐＭＩＳ用メタルゲート電極２０３は、ゲート絶縁膜２０２上に形成されている。多結晶シリコン層２０４は、図示せぬバリア膜を介して、ｐＭＩＳ用メタルゲート電極２０３上に形成されている。ゲート上シリサイド膜２０５は、多結晶シリコン層２０４上に形成されている。ｐ型ＭＩＳトランジスタＰＴのゲート長Ｌは、例えば２５ｎｍである。
【００２０】
ゲート絶縁膜２０２は、ゲート絶縁膜１０２と同様に、例えば、ＨｆＳｉＯＮにより構成される。ｐＭＩＳ用メタルゲート電極２０３は、５〜３０ｎｍ程度の膜厚を有し、ｐ型ＭＩＳトランジスタとして動作可能な閾値電圧を得るため、例えば、仕事関数（ＷＦ：Work Function）が５．１７近くのＷＮにより構成される。尚、メタルゲート電極１０３として、同様に仕事関数が５．１７近くのＴｉＮｉ（ＷＦ：５．３）、ＮｉＧｅ（ＷＦ：５．２）、Ｐｔ（ＷＦ：５．２）、Ｒｕ、Ｗを使用しても良い（メタルゲート電極としてＷを用いたｐ型ＭＩＳトランジスタの特性に関しては、V. Narayanan, et al., VLSI Tech. Dig., p192 (2004) で開示されている。）。
【００２１】
また、図１では明示していないが、ｎ型ＭＩＳトランジスタＮＴ及びｐ型ＭＩＳトランジスタＰＴが有するメタルゲート電極２０３上に、上層の多結晶シリコン層２０４との反応を抑制するためのバリア膜として、例えばＴｉＮが形成されていても良い。尚、ｎ型ＭＩＳトランジスタＮＴが有するメタルゲート電極２０３は、ｐ型ＭＩＳトランジスタＰＴが有するメタルゲート電極２０３と同一プロセスで形成された金属膜であり、後述する製造方法を用いたことに伴い残存したものである。
【００２２】
即ち、ｎ型ＭＩＳトランジスタＮＴが有するメタルゲート電極２０３は必ずしも必要では無く、除去されていても良い。これは、ｎ型ＭＩＳトランジスタＮＴの閾値電圧は、ゲート絶縁膜１０２直上の金属膜、ここではメタルゲート電極１０３のみにより定められるためである。
【００２３】
ｐ型ＭＩＳトランジスタＰＴの積層ゲート構造、即ち、ゲート絶縁膜２０２、ｐＭＩＳ用メタルゲート電極２０３、多結晶シリコン層２０４、及びゲート上シリサイド膜２０５側面には、ゲート側壁膜２０８が形成されている。ゲート側壁膜２０８の底部は、浅い拡散層２０６上面に接している。
【００２４】
浅い拡散層２０６は、ｐ型のエクステンション領域であり、高濃度拡散層２０７よりもチャネル領域２０１側に突出している。高濃度拡散層２０７は、ｎ型ウェル領域２００において、浅い拡散層２０６よりも深い位置まで形成され、浅い拡散層２０６よりも高濃度のｐ型不純物拡散領域である。浅い拡散層２０６及び高濃度拡散層２０７からなるｐ型ＭＩＳトランジスタＰＴのソース・ドレイン領域は、素子分離絶縁膜１１によって、隣接するｎ型ＭＩＳトランジスタのソース・ドレイン領域と分離されている。
【００２５】
ｎ型ＭＩＳトランジスタＮＴのソース・ドレイン領域、及びｐ型ＭＩＳトランジスタＰＴのソース・ドレイン領域表面には、互いに異なる材料によりシリサイド膜が形成されている（デュアルシリサイド構造）。即ち、ｎ型ＭＩＳトランジスタＮＴのソース・ドレイン領域には、ｎ型領域に対しショットキー障壁が低くなる材料を使用して、ｎＭＩＳ用シリサイド膜１０９が形成されている。同様に、ｐ型ＭＩＳトランジスタＰＴのソース・ドレイン領域には、ｐ型領域に対しショットキー障壁が低くなる材料を使用して、ｐＭＩＳ用シリサイド膜２０９が形成されている。
【００２６】
ｎ型のソース・ドレイン領域に形成されるｎＭＩＳ用シリサイド膜１０９としては、例えば、ＹＳｉ２−ｘ、ＹＳｉ、ＥｒＳｉ１．７、ＹｂＳｉ２等が考えられる。一方、ｐ型のソース・ドレイン領域に形成されるｐＭＩＳ用シリサイド膜２０９としては、例えば、ＰｔＳｉ、Ｐｄ２Ｓｉ、ＮｉＳｉ等が考えられる。
【００２７】
多結晶シリコン層１０４及び多結晶シリコン層２０４は５０〜１００ｎｍの膜圧を有し、互いに同濃度のｎ＋ドーピング層である。ゲート上シリサイド膜１０５及びゲート上シリサイド膜２０５は、互いに同じ材料で形成されており、多結晶シリコン層１０４及び多結晶シリコン層２０４中のドーパントに対応して、ｎ型領域に対しショットキー障壁が低くなる材料を使用して構成されている。ゲート上シリサイド膜１０５及びゲート上シリサイド膜２０５として、例えば、ＹＳｉ２−ｘ、ＹＳｉ、ＥｒＳｉ１．７、ＹｂＳｉ２等を形成することが考えられる。
【００２８】
尚、プロセスの簡略化等を考慮すると、ゲート上シリサイド膜１０５及びゲート上シリサイド膜２０５は、ｎ型ＭＩＳトランジスタＮＴのソース・ドレイン領域に形成されるｎＭＩＳ用シリサイド膜１０９と同じ材料で形成されていることが望ましい。
【００２９】
シリコン基板１０、素子分離絶縁膜１１、ｎ型ＭＩＳトランジスタＮＴ、ｐ型ＭＩＳトランジスタＰＴ、ゲート側壁膜１０８及びゲート側壁膜２０８の上には、層間絶縁膜１２が全面に形成されている。層間絶縁膜１２上には、所望のパターンを有する配線１３が形成されている。層間絶縁膜１２中には、ゲート上シリサイド膜１０５、ゲート上シリサイド膜２０５、ｎＭＩＳ用シリサイド膜１０９、及びｐＭＩＳ用シリサイド膜２０９と配線１３とを接続するコンタクトプラグ１４が形成されている。層間絶縁膜１２とコンタクトプラグ１４との間には、コンタクトプラグ１４を構成する金属元素の拡散を防止する図示せぬバリア膜が形成されている。
【００３０】
層間絶縁膜１２は、例えば、ＴＥＯＳ（Tetraethoxysilane）、ＢＰＳＧ（Boron Phosphorous Silicate Glass）等で形成される。配線１３は、例えば、Ａｌ等で形成される。コンタクトプラグ１４は、例えば、Ｗ等で形成される。バリア膜は、例えばＴｉ、或いはＴｉＮ等で形成される。
【００３１】
上述した構造を有する半導体装置においては、ソース・ドレイン領域をデュアルシリサイド構造とし、ゲート電極の仕事関数はｎ型ＭＩＳトランジスタ、ｐ型ＭＩＳトランジスタそれぞれの有するメタルゲート電極により定める構造とし、且つ、メタルゲート電極上の多結晶シリコン層は共通のｎ＋ドーピング層とし、ゲート上シリサイド膜はｎ型領域に対しショットキー障壁が低くなる材料で形成している。
【００３２】
図２は、本実施形態に係る半導体装置のゲート電極を模式的に示す上面図である。図２に示すように、デュアルシリサイド構造を有する半導体装置のゲート電極を構成する上で、ｎ型領域とｐ型領域との接合面が形成されることが無い。即ち、異なる導伝型の多結晶シリコン層の接合面が存在しないから、ドーパント補償による界面抵抗の劣化を抑制できる。また、異なる材料のゲート上シリサイド膜の接合面が存在しないから、シリサイド成膜の不良を抑制し、ゲート電極の断線を防止することが可能となる。また、ｎ型領域に対しショットキー障壁が低くなるように、ゲート上シリサイド膜の材料と多結晶シリコン層のドーパント種との組み合わせを選択することが可能であるから、ゲート電極上に形成されたシリサイド／シリコン界面部分の抵抗劣化を抑制することが可能となる。
【００３３】
尚、多結晶シリコン層の導伝型によらず、ゲート絶縁膜直上のメタルゲート電極によりＭＩＳトランジスタの閾値電圧が定められることが、出願人により確認されている。この点について、図３を参照して説明する。図３は、ゲート絶縁膜としてＨｆＳｉＯＮ、メタルゲート電極としてＴａＣ、バリア膜としてＴｉＣを使用し、多結晶シリコン層をｎ＋ドーピング層とした場合（直線）、ゲート絶縁膜としてＨｆＳｉＯＮ、メタルゲートとしてＴａＣ、バリア膜としてＴｉＣを使用し、多結晶シリコン層をｐ＋ドーピング層とした場合（点線）における容量Ｃ（Ｆ／ｃｍ２）−ゲート電圧ＶＧ（Ｖ）特性を示すグラフである。
【００３４】
図３から明らかなように、これら２つの曲線はほぼ等しい挙動を示し、フラットバンド電圧は一致している。即ち、多結晶シリコン層の導伝型によらず、ゲート絶縁膜直上のメタルゲート電極によってＭＩＳトランジスタの閾値電圧を制御することが可能である。
【００３５】
以下、図４乃至図１５を参照して、図１に示した半導体装置の製造方法を説明する。
【００３６】
ｐ型半導体層、或いは、n型半導体層を有するシリコン基板１０上に、埋めこみ素子分離法により深さ２００〜３５０ｎｍの素子分離絶縁膜１１を形成する。次に、イオン注入によるシリコン基板１０表面のダメージを回避するため、能動素子部に、２０ｎｍ以下の図示せぬ犠牲酸化膜を形成する。
【００３７】
次に、ｐ型ウェル領域１００、ｎ型ウェル領域２００、チャネル領域１０１、及びチャネル領域２０１を形成するためのイオン注入を行う。イオン注入は、ｐ型ウェル領域１００に対して、Ｂ：２６０ｋｅＶ、２．０×１０１３ｃｍ−２、ｎ型ウェル領域２００に対して、Ｐ：５００ｋｅＶ、３．０×１０１３ｃｍ−２、チャネル領域１０１に対して、Ａｓ：８０ｋｅＶ、１．０×１０１３ｃｍ−２、チャネル領域２０１に対して、Ｂ：１０ｋｅＶ、１．５×１０１３ｃｍ−２の条件で行う。次に、１０８０℃で活性化ＲＴＡ（Rapid Thermal Oxidation）を行う（図４）。
【００３８】
次に、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法によって、シリコン基板１０上に０．５〜２ｎｍのＨｆＳｉＯ膜を形成する。このＨｆＳｉＯ膜をプラズマ窒化して、ＨｆＳｉＯＮからなる高誘電体膜３００を形成する。次に、スパッタリングによって、ＴａＣからなるｎＭＩＳ用メタル膜３０１を、高誘電体膜３００上に５〜３０ｎｍの膜厚で堆積させる（図５）。
【００３９】
次に、ｎ型ＭＩＳトランジスタ領域をフォトレジストで覆い、ｐ型ＭＩＳトランジスタ領域に堆積されたｎＭＩＳ用メタル膜３０１を、硫酸と過酸化水素水の混合溶液でウェットエッチング、或いはＲＩＥによって除去する。ｎ型ＭＩＳトランジスタ領域においては、高誘電体膜３００上にｎＭＩＳ用メタル膜３０１が形成されており、ｐ型ＭＩＳトランジスタ領域においては、高誘電体膜３００表面が露出している。ｎＭＩＳ用メタル膜３０１の端部は、素子分離絶縁膜１１上に存在する（図６）。
【００４０】
次に、スパッタリングによって、ＷＮからなるｐＭＩＳ用メタル膜３０２を、高誘電体膜３００及びｎＭＩＳ用メタル膜３０１上に５〜３０ｎｍの膜厚で一様に堆積させる。本実施形態においては、ｎＭＩＳ用メタル膜３０１上に堆積したｐＭＩＳ用メタルゲート膜３０２を除去しない工程を採用する。高誘電体膜３００上に形成したｐＭＩＳ用メタル膜３０２と、ｎＭＩＳ用メタル膜３０１上に形成したメタル膜ｐＭＩＳ用３０２との間で段差が生じるが、この段差は素子分離絶縁膜１１上に存在するため問題とならない。
【００４１】
また、上述したように、ＭＩＳトランジスタの閾値電圧はゲート絶縁膜直上のメタルゲート電極により定められる。よって、ｎＭＩＳ用メタル膜３０１上にｐＭＩＳ用メタル膜３０２が残存しても特性上の問題は生じない。ｐＭＩＳ用メタル膜３０２を除去しない工程を採用することで、製造プロセスを簡略化することができる。しかしながら、ＣＭＰ（Chemical Vapor Deposition）法等により、ｎＭＩＳ用メタル膜３０１上のｐＭＩＳ用メタル膜３０２を除去することも当然可能である（図７）。
【００４２】
次に、スパッタリングによって、ＴｉＮからなる図示せぬバリア膜を、ｐＭＩＳ用メタル膜３０２上に堆積させる。次に、ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法によって、多結晶シリコン膜を、ｐＭＩＳ用メタル膜３０２上にバリア膜を介して５０〜１００ｎｍの膜厚で堆積させる。次に、イオン注入によって、この多結晶シリコン膜中全面にｎ＋ドーピング層を形成する。ここでのｎ＋ドーピング層の形成条件として、Ｐ：５ｋｅＶ、５．０×１０１５やＡｓ：２０ｋｅＶ、３〜５×１０１５等が考えられる。次に、多結晶シリコン膜上にシリコン窒化膜を６０〜８０ｎｍの膜厚で堆積させ、ゲート配線パターンが転写されたフォトレジストをマスクとして、ゲート電極の加工を行う。
【００４３】
ゲート電極加工により、ｎ型ＭＩＳトランジスタＮＴの積層ゲート構造であるゲート絶縁膜１０２、ｎＭＩＳ用メタルゲート電極１０３、ｐＭＩＳ用メタルゲート電極２０３、多結晶シリコン層１０４を得る。同様に、ｐ型ＭＩＳトランジスタＰＴの積層ゲート構造であるゲート絶縁膜２０２、ｐＭＩＳ用メタルゲート電極２０３、多結晶シリコン層２０４を得る。また、以下では多結晶シリコン層１０４上に残存したシリコン窒化膜をハードマスク１１０、多結晶シリコン層２０４上に残存したシリコン窒化膜をハードマスク２１０と称する。
【００４４】
尚、ここでメタルゲート電極上に多結晶シリコン層を形成する理由は、メタル材料からなるゲート電極に対するＲＩＥが困難であるため、エッチングするメタル材料の膜厚を薄く形成すると同時に、メタル材料をキャップすることで製造装置の汚染を防止するためである（図８）。
【００４５】
次に、シリコン窒化膜からなる図示せぬオフセットスペーサを、積層ゲート構造側壁に３〜１５ｎｍの膜厚で形成する。これは、ゲート長Ｌが小さい（例えば、２５ｎｍ以下）場合にあっても、イオン注入の制御性を維持するためのスペーサ膜である。次に、イオン注入により、積層ゲート構造上のハードマスク１１０、ハードマスク２１０、及びオフセットスペーサをマスクとして、浅い拡散層１０６及び浅い拡散層２０６の形成を行う。
【００４６】
浅い拡散層１０６はn型の拡散層であり、Ａｓ：１〜５ｋｅＶ、５．０×１０１４ｃｍ−２〜１．５×１０１５ｃｍ−２の条件で、浅い拡散層２０６はｐ型の拡散層であり、ＢＦ２：１〜３ｋｅＶ、５．０×１０１４ｃｍ−２〜１．５×１０１５ｃｍ−２の条件で形成される。浅い拡散層２０６はＢのイオン注入により形成しても良い。浅い拡散層１０６、浅い拡散層２０６は何れを先に形成しても良い。次に、１０００℃で活性化ＲＴＡを行う。
【００４７】
次に、ＴＥＯＳ、或いはＴＥＯＳとＳｉＮの積層膜からなるゲート側壁膜１０８、ゲート側壁膜２０８を、積層ゲート構造側壁にオフセットスペーサを介して形成する。ゲート側壁膜１０８及びゲート側壁膜２０８のシリコン基板１０上での幅は２０〜７０ｎｍである。ゲート側壁膜１０８及びゲート側壁膜２０８の上端は、多結晶シリコン層１０４及び多結晶シリコン層２０４とハードマスク１１０及びハードマスク２１０との境界まで達している（図９）。
【００４８】
次に、積層ゲート構造上のハードマスク１１０、ハードマスク２１０、ゲート側壁膜１０８、及びゲート側壁膜２０８をマスクとして、イオン注入により、高濃度拡散層１０７、高濃度拡散層２０７を形成する。高濃度拡散層１０７は、浅い拡散層１０６よりも高濃度のn型の拡散層であり、Ａｓ：２０〜３０ｋｅＶ、３．０×１０１５〜４．０×１０１５ｃｍ−２の条件で、高濃度拡散層２０７は、浅い拡散層２０６よりも高濃度のｐ型の拡散層であり、Ｂ：１．５〜３．０ｋｅＶ、２．０×１０１５〜４．０×１０１５ｃｍ−２の条件で形成される。高濃度拡散層１０７、高濃度拡散層２０７は何れを先に形成しても良い。次に、１０５０℃で活性化ＲＴＡを行う。（図１０）。
【００４９】
尚、高濃度拡散層１０７及び高濃度拡散層２０７形成の前に、シリコン基板１０上にＳｉ、或いはＳｉＧｅを選択エピタキシャル成長させるプロセスを適用しても良い。これにより、高濃度拡散層１０７及び高濃度拡散層２０７のイオン注入プロファイルを良好に制御することが可能となる。
【００５０】
次に、ソース・ドレイン領域をデュアルシリサイドプロセスで形成するため、シリコン酸化膜（或いは、シリコン窒化膜）３０３をｐ型ＭＩＳトランジスタ領域のみに被覆する。次に、弗酸処理を行って自然酸化膜を除去し、ｎ型ＭＩＳトランジスタＮＴのソース・ドレイン領域に、ｎＭＩＳ用シリサイド膜１０９を形成する。
【００５１】
ＥｒシリサイドからなるｎＭＩＳ用シリサイド膜１０９を形成する場合、スパッタリングによりＥｒを全面に堆積させた後、４００〜５００℃の条件でシリサイデーションのためのＲＴＡを行う。これにより、ｎ型ＭＩＳトランジスタＮＴのソース・ドレイン領域に、膜厚１０〜３５ｎｍのｎＭＩＳ用シリサイド膜１０９が形成される。未反応のＥｒは、硫酸と過酸化水素水の混合溶液でエッチングすることで除去する。以上でＥｒサリサイドプロセスは完了する（図１１）。
【００５２】
次に、ｐ型ＭＩＳトランジスタ領域に被覆したシリコン酸化膜３０３を、１２０〜１３０℃に加熱した燐酸（ホット燐酸）、或いは弗酸で除去する。次に、同様にして、シリコン酸化膜（或いは、シリコン窒化膜）をｎ型ＭＩＳトランジスタ領域のみに被覆する。次に、必要であれば弗酸処理を行って自然酸化膜を除去し、ｐ型ＭＩＳトランジスタＰＴのソース・ドレイン領域にｐＭＩＳ用シリサイド膜２０９を形成する。
【００５３】
Ｐｔシリサイド、或いはＰｄシリサイドからなるｐＭＩＳ用シリサイド膜２０９を形成する場合、スパッタリングにより、Ｐｔ、或いはＰｄを全面に堆積させた後、４００〜５００℃の条件でシリサイデーションのためのＲＴＡを行う。これにより、ｐ型ＭＩＳトランジスタＰＴのソース・ドレイン領域に、膜厚１０〜３５ｎｍのｐＭＩＳ用シリサイド膜２０９が形成される。Ｐｔシリサイド、或いはＰｄシリサイドの場合には、王水を用いて、シリサイドと未反応のメタルとの選択的な剥離を行うことが考えられる。以上でＰｔ、或いはＰｄサリサイドプロセスは完了する（図１２）。
【００５４】
尚、上述したソース・ドレイン領域に対するデュアルシリサイドプロセスにおいては、ｎＭＩＳ用シリサイド膜１０９から先に形成したが、これに限らず、ｐＭＩＳ用シリサイド膜２０９から先に形成しても良い。
【００５５】
次に、ｎ型ＭＩＳトランジスタ領域に被覆したシリコン酸化膜を、ホット燐酸、或いは弗酸で除去する。次に、後述するコンタクトホール形成のためのＲＩＥによって、シリコン基板１０上に形成されたｎＭＩＳ用シリサイド膜１０９及びｐＭＩＳ用シリサイド膜２０９が掘れ、接合リーク電流が増加することを防ぐため、層間膜絶縁膜材料に対してＲＩＥの選択比が高い図示せぬシリコン窒化膜を、ｎＭＩＳ用シリサイド膜１０９及びｐＭＩＳ用シリサイド膜２０９上に２０〜５０ｎｍの膜厚で形成する。
【００５６】
次に、ＴＥＯＳ、或いはＢＰＳＧからなる層間絶縁膜３０４を全面に堆積させ、平坦化のためＣＭＰプロセスにより研磨する。この際、ハードマスク１１０及びハードマスク２１０をＣＭＰのストッパー膜として使用する（図１３）。
【００５７】
次に、層間絶縁膜３０４表面から露出したハードマスク１１０及びハードマスク２１０を、ホット燐酸で除去して多結晶シリコン層１０４及び多結晶シリコン層２０４を露出させる（図１４）。
【００５８】
次に、多結晶シリコン層１０４及び多結晶シリコン層２０４中のドーパント（本実施形態では、ｎ＋ドーピング層としているのでＰ、或いはＡｓ等）に合わせたシリサイド材料で、ゲート上シリサイド膜１０５及びゲート上シリサイド膜２０５を形成する。ここでは、多結晶シリコン層１０４及び多結晶シリコン層２０４中にｎ＋ドーピング層が形成されているため、ｎ型領域に対しショットキー障壁が低くなる材料、例えばＥｒシリサイドによりゲート上シリサイド膜１０５及びゲート上シリサイド膜２０５を形成することが考えられる（図１５）。
【００５９】
次に、ゲート上シリサイド膜１０５、ゲート上シリサイド膜２０５、及び層間絶縁膜３０４上に、層間絶縁膜３０４上と同じ材料（ＴＥＯＳ、或いはＢＰＳＧ）を堆積させ、層間絶縁膜１２を形成する。次に、コンタクトホール形成のための露光工程を行い、コンタクトホールパターンが転写されたフォトレジストをマスクとして、層間絶縁膜１２をＲＩＥする。このエッチングは、上述したｎＭＩＳ用シリサイド膜１０９及びｐＭＩＳ用シリサイド膜２０９上のシリコン窒化膜が露出するまで続けられる。その後、このシリコン窒化膜のみをウェットエッチング等で除去することにより、ダメージの少ないシリサイド表面が得られる。
【００６０】
次に、コンタクトホール内壁にバリア膜としてＴｉ、或いはＴｉＮを堆積させる。次に、コンタクトホール内部にブランケットにＷを堆積し、ＣＭＰプロセスにより、層間絶縁膜１２表面が露出するまで研磨する。これにより、ｎＭＩＳ用シリサイド膜１０９及びｐＭＩＳ用シリサイド膜２０９に達するコンタクトプラグ１４が形成される。
【００６１】
次に、層間絶縁膜１２上にＡｌからなる金属膜を堆積した後、配線形成のための露光工程を行う。次に、配線パターンが転写されたフォトレジストをマスクとしてＲＩＥを行うことによって、層間絶縁膜１２上に、コンタクトプラグ１４と電気的に接続された配線１３が形成される。以上の工程により、図１に示す半導体装置を得る。
【００６２】
［変形例１］
図１６に、変形例１に係る半導体装置の断面図を示す。変形例１は、ｎ型ＭＩＳトランジスタＮＴ及びｐ型ＭＩＳトランジスタＰＴの有する積層ゲート構造の構成が第１の実施形態と異なる。
【００６３】
具体的には、ｎ型ＭＩＳトランジスタＮＴは、ゲート絶縁膜１０２、ｎＭＩＳ用メタルゲート電極１０３（及び図示せぬバリア膜）、多結晶シリコン層１０４、及びゲート上シリサイド膜１０５からなる積層ゲート構造を有する。ｐ型ＭＩＳトランジスタＰＴは、ゲート絶縁膜２０２、ｐＭＩＳ用メタルゲート電極２０３、ｎＭＩＳ用メタルゲート電極１０３（及び図示せぬバリア膜）、多結晶シリコン層２０４、及びゲート上シリサイド膜１０５からなる積層ゲート構造を有する。これは、以下に述べる製造プロセスの違いに起因している。
【００６４】
第１の実施形態では、ｐＭＩＳ用メタル膜３０２よりも先に、ｎＭＩＳ用メタル膜３０１を高誘電体膜３００上に形成していた。一方、変形例１では、ｎＭＩＳ用メタル膜３０１よりも先に、ｐＭＩＳ用メタル膜３０２を高誘電体膜３００上に形成する。次に、ｐ型ＭＩＳトランジスタ形成領域をフォトレジストで覆い、ｎ型ＭＩＳトランジスタ形成領域に堆積されたｐＭＩＳ用メタル膜３０２を除去する。次に、スパッタリングによって、高誘電体膜３００及びｐＭＩＳ用メタル膜３０２上に、ｎＭＩＳ用メタル膜３０１を堆積させる。次に、ｎＭＩＳ用メタル膜３０１上にＴｉＮ等からなるバリア膜を堆積させる。以下、第１の実施形態と同様のプロセスにより、図１６に示す半導体装置を得る。
【００６５】
上述したように、ＭＩＳトランジスタの閾値電圧はゲート絶縁膜直上のメタルゲート電極により定められる。よって、変形例１の様に、ｐＭＩＳ用メタルゲート電極２０３上にｎＭＩＳ用メタルゲート電極１０３が存在する場合と、第１の実施形態の様にｎＭＩＳ用メタルゲート電極１０３上にｐＭＩＳ用メタルゲート電極２０３が存在する場合との間で、閾値電圧等のトランジスタ特性の違いはほとんど無視できる。従って、変形例１に係る半導体装置によっても、実施例１に係る半導体装置と同様の効果を得ることができる。
【００６６】
尚、第１の実施形態と同様に、ＣＭＰ法等により、ｐＭＩＳ用メタル膜３０２上のｎＭＩＳ用メタル膜３０１を除去することも当然可能である
［変形例２］
図１７に、変形例２に係る半導体装置の断面図を示す。変形例２は、ｎ型ＭＩＳトランジスタＮＴ及びｐ型ＭＩＳトランジスタＰＴの有する積層ゲート構造の構成が第１の実施形態と異なる。
【００６７】
具体的には、ｎ型ＭＩＳトランジスタＮＴは、ゲート絶縁膜１０２、ｎＭＩＳ用メタルゲート電極１０３、ｐＭＩＳ用メタルゲート電極２０３（及び図示せぬバリア膜）、及びゲート上シリサイド膜１１１からなる積層ゲート構造を有する。ｐ型ＭＩＳトランジスタＰＴは、ゲート絶縁膜２０２、ｐＭＩＳ用メタルゲート電極２０３（及び図示せぬバリア膜）、及びゲート上シリサイド膜２１１からなる積層ゲート構造を有する。即ち、第１の実施形態と異なり、メタルゲート電極上の多結晶シリコン層は全てシリサイド化されている。
【００６８】
図１７に示す半導体装置を得るためには、第１の実施形態と同様にｐＭＩＳ用メタルゲート電極２０３上に多結晶シリコン層１０４及び多結晶シリコン層２０４を形成した後、この多結晶シリコン層１０４及び多結晶シリコン層２０４が全て反応するのに十分な量の金属膜を、スパッタリングによって堆積させる。その後、４００〜５００℃、６０秒程度の条件でＲＴＡを行うことで、多結晶シリコン層を完全にシリサイド化させる。この様な変形例２に係る半導体装置によっても、実施例１に係る半導体装置と同様の効果を得ることができる。
【００６９】
［第２の実施形態］
図１８は、本発明の第２の実施形態に係る半導体装置の断面図である。
【００７０】
本実施形態は、多結晶シリコン層をｐ＋ドーピング層とし、多結晶シリコン層上のゲート上シリサイド膜が、ｐ型領域に対しショットキー障壁が低くなる材料により形成されている点で第１の実施形態と異なる。尚、第１の実施形態と実質的に同一な構成要素については同一の参照符号を付すこととし、重複する説明は省略する。
【００７１】
ｎ型ＭＩＳトランジスタＮＴは、ゲート絶縁膜１０２、ｎＭＩＳ用メタルゲート電極１０３、ｐＭＩＳ用メタルゲート電極２０３（及び図示せぬバリア膜）、多結晶シリコン層１１２、及びゲート上シリサイド膜１１３からなる積層ゲート構造を有する。ｐ型ＭＩＳトランジスタＰＴは、ゲート絶縁膜２０２、ｐＭＩＳ用メタルゲート電極２０３（及び図示せぬバリア膜）、多結晶シリコン層２１２、及びゲート上シリサイド膜２１３からなる積層ゲート構造を有する。
【００７２】
多結晶シリコン層１１２及び多結晶シリコン層２１２は、互いに同濃度のｐ＋ドーピング層である。ゲート上シリサイド膜１１３及びゲート上シリサイド膜２１３は、互いに同じ材料で形成されており、多結晶シリコン層１１２及び多結晶シリコン層２１２のドーパントに対応して、ｐ型領域に対しショットキー障壁が低くなる材料を使用して構成されている。ゲート上シリサイド膜１１３及びゲート上シリサイド膜２１３として、例えば、ＰｔＳｉ、Ｐｄ２Ｓｉ、ＮｉＳｉ等を形成することが考えられる。
【００７３】
尚、プロセスの簡略化等を考慮すると、ゲート上シリサイド膜１１３及びゲート上シリサイド膜２１３は、ｐ型ＭＩＳトランジスタＮＴのソース・ドレイン領域に形成されるｐＭＩＳ用シリサイド膜１０９と同じ材料で形成されていることが望ましい。
【００７４】
上述した構造を有する半導体装置においては、ソース・ドレイン領域をデュアルシリサイド構造とし、ゲート電極の仕事関数はｎ型ＭＩＳトランジスタ、ｐ型ＭＩＳトランジスタそれぞれの有するメタルゲート電極により定める構造とし、且つ、メタルゲート電極上の多結晶シリコン層は共通のｐ＋ドーピング層とし、ゲート上シリサイド膜はｐ型領域に対しショットキー障壁が低くなる材料で形成している。
【００７５】
図１９は、本実施形態に係る半導体装置のゲート電極を模式的に示す上面図である。図１９に示すように、デュアルシリサイド構造を有する半導体装置のゲート電極を構成する上で、ｎ型領域とｐ型領域との接合面が形成されることが無い。即ち、異なる導伝型の多結晶シリコン層の接合面が存在しないから、ドーパント補償による界面抵抗の劣化を抑制できる。また、異なる材料のゲート上シリサイド膜の接合面が存在しないから、シリサイド成膜の不良を抑制し、ゲート電極の断線を防止することが可能となる。また、ｐ型領域に対しショットキー障壁が低くなるように、ゲート上シリサイド膜の材料と多結晶シリコン層のドーパント種との組み合わせを選択することが可能であるから、ゲート電極上に形成されたシリサイド／シリコン界面部分の抵抗劣化を抑制することが可能となる。
【００７６】
図２０及び図２１にその製造工程を追いつつ、構造を説明するが、図４乃至図１５とプロセスを異にする部分のみを説明する。図２０までは、第１の実施形態の図４乃至図１０で示す工程と同様である。ただし、多結晶シリコン層１１２及び多結晶シリコン層２１２中全面には、ｐ＋ドーピング層を形成する。尚、多結晶シリコン層１１２及び多結晶シリコン層２１２中へのイオン注入は、例えば、Ｂ：２ｋｅＶ、５．０×１０１５ｃｍ−２の条件で行う。
【００７７】
次に、ソース・ドレイン領域をデュアルシリサイドプロセスで形成するため、シリコン酸化膜（或いは、シリコン窒化膜）３０５をｎ型ＭＩＳトランジスタ領域のみに被覆する。次に、弗酸処理を行って自然酸化膜を除去し、ｐ型ＭＩＳ用トランジスタＰＴのソース・ドレイン領域に、ｐＭＩＳ用シリサイド膜１０９を形成する（図２０）。以降の工程は、第１の実施形態の図１１乃至図１４と同様である。
【００７８】
次に、多結晶シリコン層１１２及び多結晶シリコン層２１２中のドーパント（本実施形態では、ｐ＋ドーピング層としているので、Ｂ等）に合わせたシリサイド材料で、ゲート上シリサイド膜１１３及びゲート上シリサイド膜２１３を形成する。ここでは、多結晶シリコン層１１２及び多結晶シリコン層２１２にｐ＋ドーピング層が形成されているため、ｐ型領域に対しショットキー障壁が低くなる材料、例えばＰｔＳｉ、Ｐｄ２Ｓｉ、ＮｉＳｉにより形成することが考えられる（図２１）。以降は第１の実施形態と同様の工程により、図１８に示す半導体装置を得る。
【００７９】
尚、上述した第１の実施形態では、多結晶シリコン層をｎ＋ドーピング層、ゲート上シリサイド膜をｎ型領域に対しショットキー障壁が低くなるｎＭＩＳ用シリサイド膜で形成している。界面抵抗に関しては、多結晶シリコン（ｎ＋ドーピング層）／ｎＭＩＳ用シリサイド膜の組み合わせの方が、多結晶シリコン（ｐ＋ドーピング層）／ｐＭＩＳ用シリサイド膜の組み合わせよりも物理的に低い（電子のトンネリング確率が低い）ので、ゲート電極上のシリコン／シリサイド界面の抵抗を下げたいという要請に対してメリットが大きい。
【００８０】
一方、第２の実施形態では、多結晶シリコン層をｐ＋ドーピング層、ゲート上シリサイド膜をｐ型領域に対しショットキー障壁が低くなるｐＭＩＳ用シリサイド膜で形成している。Ｐ、或いはＡｓをイオン注入した多結晶シリコン層に比較して、Ｂインプラした多結晶シリコン層上にシリサイド成膜を行う方が良好なシリサイド膜を形成しやすいので、製品の歩留まり向上の要請に対してメリットが大きい。
【００８１】
即ち、現状プロセスとの整合性、実現すべき界面抵抗等に応じて、ゲート電極中のシリコン／シリサイドの組み合わせを適宜選択することが可能である。
【００８２】
以上、第１の実施形態及び第２の実施形態を用いて本願発明の説明を行ったが、本願発明は上記各実施形態に限定されるものではなく、適宜変形例と組み合わせても良いし、実施段階ではその要旨を逸脱しない範囲で種々変形することが可能である。また、本実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば、本実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００８３】
【図１】本発明の第１の実施形態に係る半導体装置を示す断面図。
【図２】本発明の第１の実施形態に係る半導体装置のゲート電極を模式的に示す上面図。
【図３】本発明の第１の実施形態に係る半導体装置に使用されるＭＯＳキャパシタのＣＶ特性図。
【図４】本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図。
【図５】本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図。
【図６】本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図。
【図７】本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図。
【図８】本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図。
【図９】本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図。
【図１０】本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図。
【図１１】本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図。
【図１２】本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図。
【図１３】本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図。
【図１４】本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図。
【図１５】本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図。
【図１６】本発明の変形例１に係る半導体装置を示す断面図。
【図１７】本発明の変形例２に係る半導体装置を示す断面図。
【図１８】本発明の第２の実施形態に係る半導体装置を示す断面図。
【図１９】本発明の第２の実施形態に係る半導体装置のゲート電極を模式的に示す上面図。
【図２０】本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図。
【図２１】本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図。
【図２２】従来技術に係る半導体装置を示す模式図。
【図２３】従来技術に係る半導体装置を示す模式図。
【符号の説明】
【００８４】
１０  シリコン基板
１１  素子分離絶縁膜
１２  層間絶縁膜
１３  配線
１４  コンタクトプラグ
１００  ｐ型ウェル領域
２００  ｎ型ウェル領域
１０１、２０１  チャネル領域
１０２、２０２  ゲート絶縁膜
１０３  ｎＭＩＳ用メタルゲート電極
２０３  ｐＭＩＳ用メタルゲート電極
１０４、２０４  多結晶シリコン層
１０５、２０５  ゲート上シリサイド膜
１０６、２０６  浅い拡散層
１０７、２０７  高濃度拡散層
１０８、２０８  ゲート側壁膜
１０９  ｎＭＩＳ用シリサイド膜
２０９  ｐＭＩＳ用シリサイド膜
１１０、２１０  ハードマスク
１１１、２１１  ゲート上シリサイド膜
１１２、２１２  多結晶シリコン層
１１３、２１３  ゲート上シリサイド膜
３００  高誘電体膜
３０１  ｎＭＩＳ用メタル膜
３０２  ｐＭＩＳ用メタル膜
３０３  シリコン窒化膜
３０４  層間絶縁膜
３０５  シリコン窒化膜
３０６  層間絶縁膜
【図１】
2009043760.tif 000003
【図２】
2009043760.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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