(57)【要約】【課題】半導体装置の製造プロセスの工数を低減することである。【解決手段】半導体装置の製造方法は、半導体基板１０１上にアイソレーション溝１０６を形成する工程と、前記半導体基板１０１上に形成されたアイソレーション溝１０６のシリコン表面を露出させる工程と、ＴＥＯＳ／Ｏ３／Ｈ２Ｏ系ＣＶＤによって、前記半導体基板１０１に第１の絶縁膜１０８を埋め込む工程と、前記アイソレーション溝１０６に第２の絶縁膜１０９を埋め込む工程と、を具備する。【選択図】図５
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【特許請求の範囲】
【請求項１】
半導体基板上にアイソレーション溝を形成する工程と、
前記半導体基板上に形成されたアイソレーション溝のシリコン表面を露出させる工程と、
ＴＥＯＳ／Ｏ３／Ｈ２Ｏ系ＣＶＤによって、前記半導体基板に第１の絶縁膜を埋め込む工程と、
前記アイソレーション溝に第２の絶縁膜を埋め込む工程と、を具備することを特徴とする半導体装置の製造方法。
【請求項２】
前記アイソレーション溝を形成する工程において、前記アイソレーション溝を形成する前に、少なくともメモリセルを構成するゲート絶縁膜及びフローティグゲート電極膜、又はゲート絶縁膜及び電荷蓄積膜の積層膜を形成し、前記積層膜を加工することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記シリコン表面を露出させる工程の後に、ＣＨＥＭＩＣＡＬ  ＯＸＩＤＥを形成する工程をさらに具備することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記第１の絶縁膜を埋め込む工程の後に、アクティヴエリアを酸化する工程をさらに具備することを特徴とする請求項１乃至３の何れか１項に記載の半導体装置の製造方法。
【請求項５】
前記第２の絶縁膜を埋め込む工程において、前記アイソレーション溝にＳＯＤ膜を埋め込むことを特徴とする請求項１乃至４の何れか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、シャロートレンチアイソレーション（ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ））を用いる半導体装置の製造方法に関する。
【背景技術】
【０００２】
高集積化による素子の性能向上（動作速度向上及び低消費電力化）及び製造コストの抑制を目的として、ＬＳＩの微細化が積極的に進められている。近年、量産レベルでも最小加工寸法が６５ｎｍ以下のフラッシュメモリが生産されるようになってきており、技術的難度は高まってきてはいるものの、今後も一層の微細化が進展していくことが予測されている。このような急激な素子の微細化のためには、素子面積の過半を占める素子分離領域の微細化が重要である。
【０００３】
近年、微細化に適した素子分離領域の形成方法として、異方性エッチングによって形成された溝に絶縁膜を埋め込むシャロートレンチアイソレーション技術（以下「ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）」という）が用いられ、アイソレーション溝の溝幅も９０ｎｍから７０ｎｍ程度の０．１ミクロン以下の溝幅に達している。
【０００４】
しかし、素子分離領域の微細化に伴い、素子分離領域を形成する工程の困難性も急激に増している。なぜならば、素子間の分離は、隣接素子間の実効的距離、すなわち素子分離領域を迂回するときの最短距離で決まるが、デバイスを微細化し且つ絶縁性を低下させないためには、この実効的距離を維持する、すなわちＳＴＩのトレンチ深さをほぼ一定に保つ必要があるからである。さらに、今後もＬＳＩの微細化に伴ってＳＴＩのトレンチ幅が細くなるにつれて、絶縁膜を埋め込む溝のアスペクト比は大きくなり、埋め込みの困難性も急激に増すことになる。その結果、半導体装置の製造プロセスの工数が増加するという問題がある。
【特許文献１】特開２００４−３１１４８７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、半導体装置の製造プロセスの工数を低減することである。
【課題を解決するための手段】
【０００６】
本発明の第１態様によれば、半導体基板上にアイソレーション溝を形成する工程と、前記半導体基板上に形成されたアイソレーション溝のシリコン表面を露出させる工程と、ＴＥＯＳ／Ｏ３／Ｈ２Ｏ系ＣＶＤによって、前記半導体基板に第１の絶縁膜を埋め込む工程と、前記アイソレーション溝に第２の絶縁膜を埋め込む工程と、を具備することを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【０００７】
本発明によれば、半導体装置の製造プロセスの工数を低減することができる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の実施例について図面を参照して説明する。なお、以下の実施例は、本発明の実施の一形態であって、本発明の範囲を限定するものではない。
【実施例１】
【０００９】
はじめに、本発明の実施例１について説明する。本発明の実施例１は、ＴＥＯＳ／Ｏ３／Ｈ２Ｏ系ＣＶＤによって形成されたシリコン酸化膜を第１の絶縁膜として用い、ＳＯＤ膜を第２の絶縁膜として用いることによって、フローティングゲート型フラッシュメモリのＳＴＩを埋め込む例である。
【００１０】
図１〜５は、本発明の実施例１に係る半導体装置の製造方法の各工程を示す工程断面図である。
【００１１】
はじめに、図１の構造を形成する工程について説明する。
【００１２】
半導体基板（例えば、シリコン基板）１０１上にゲート絶縁膜となるシリコン熱酸窒化膜１０２（８ｎｍ）、フローティングゲートとなるＰドープ多結晶シリコン膜１０３（６０ｎｍ）、ＣＭＰの研磨ストッパとなるシリコン窒化膜１０４（６０ｎｍ）及びＲＩＥのマスクとなるＣＶＤシリコン酸化膜１０５（２００ｎｍ）を形成し、さらに図示されないフォトレジスト膜を塗布する。
【００１３】
次に、リソグラフィ技術によってフォトレジスト膜を加工し、フォトレジスト膜をマスクとして用いるＲＩＥによってＣＶＤシリコン酸化膜１０５を加工し、ハードマスクを形成する。このとき、セル部のＳＴＩ幅は３０ｎｍである。
【００１４】
次に、アッシャー及び硫酸過酸化水素水混合液でのエッチングによってフォトレジストを除去する。
【００１５】
次に、加工されたＣＶＤシリコン酸化膜１０５をハードマスクとして用いるＲＩＥによってシリコン窒化膜１０４、Ｐドープ多結晶シリコン膜１０３、シリコン熱酸窒化膜１０２及び半導体基板１０１を順次加工して深さ２２０ｎｍの溝を形成する。
【００１６】
次に、希弗酸処理を行うことによってＲＩＥ工程の反応生成物残を除去し、ＳＴＩとなるアイソレーション溝１０６を形成する。このとき、アイソレーション溝１０６の内面には、ＨＣｌ／Ｈ２Ｏ２水溶液又はＨＣｌ／Ｏ３水溶液中での洗浄工程において、ＣＨＥＭＩＣＡＬ  ＯＸＩＤＥ１０７（１ｎｍ）が形成される。アイソレーション溝１０６の内面は、シリコンが剥き出しの状態にしておくことが、後述の絶縁膜埋め込み工程において、ボトムアップ型の埋め込みを行うために重要であるが、１ｎｍ程度のＣＨＥＭＩＣＡＬ  ＯＸＩＤＥ１０７は許容される。以上の工程を行うことによって、図１の構造が形成される。
【００１７】
次に、図２の構造を形成する工程について説明する。
【００１８】
図１の構造に対して、ＴＥＯＳ／Ｏ３／Ｈ２Ｏ系ＣＶＤによって、基板全面に第１の絶縁膜となるシリコン酸化膜１０８を形成する。ＴＥＯＳ／Ｏ３／Ｈ２Ｏ系ＣＶＤの成膜温度は４００〜５００℃であり、成膜圧力は４００〜６００Ｔｏｒｒである。シリコン酸化膜１０８のデポ膜厚は半導体基板１０１上で２２０ｎｍである。以上の工程を行うことによって、図２の構造が形成される。
【００１９】
ＴＥＯＳ／Ｏ３／Ｈ２Ｏ系ＣＶＤでは、良好なボトムアップ形状でシリコン酸化膜１０８の成膜が進行するため、上記成膜条件でシリコン窒化膜１０４の上部までメモリセル部が完全に埋め込まれる。また、周辺回路の広いＳＴＩでは、半導体基板１０１に形成されたアイソレーション溝１０６がほぼ埋め込まれ、ＳＴＩの側壁には、１００ｎｍ以上の厚いシリコン酸化膜１０８が形成される。このように、周辺回路のアイソレーション溝１０６の側壁に厚いシリコン酸化膜１０８が形成されるので、後述のＳＯＤ膜１０９が熱収縮の際に剥離することを抑制し、半導体装置の歩留まりを改善することができる。また、成膜速度の遅いＴＥＯＳ／Ｏ３／Ｈ２Ｏ系ＣＶＤのみによって埋め込む場合に比べて、ターンアラウンドタイムを短縮することができる。
【００２０】
次に、図３の構造を形成する工程について説明する。
【００２１】
図２の構造に対して、シリコン酸化膜１０８によって途中まで埋め込まれたアイソレーション溝１０６の上部に、第２の絶縁膜としてＳＯＤ膜１０９（例えば、ポリシラザン膜）を形成する。ＳＯＤ膜１０９は流動性があるため、下地の欠陥や選択性崩れに起因してシリコン酸化膜１０８がオーバーハング形状になっている部位にもシーム／ボイドレスに埋め込まれる。
【００２２】
ここで、ポリシラザン膜のＳＯＤ膜１０９を形成するための成膜について説明する。
【００２３】
はじめに、平均分子量が２０００〜６０００の過水素化シラザン（パーハイドロシラザン）重合体［（ＳｉＨ２ＮＨ）ｎ］をキシレン、ジブチルエーテル等に分散して過水素化シラザン重合体溶液を生成する。
【００２４】
次に、スピンコーティング法によって、過水素化シラザン重合体溶液を半導体基板１０１の表面に塗布する。例えば、スピンコーティング法の条件は半導体基板１０１の回転速度が１０００ｒｐｍであり、回転時間が３０秒であり、過水素化シラザン重合体溶液の滴下量は２ｃｃであり、狙い塗布膜厚はベーク直後で２５０ｎｍである。
【００２５】
既に、シリコン酸化膜１０８によって周辺回路の広いＳＴＩが２００ｎｍ以上底上げされているためにＳＯＤ膜１０９を単独で埋め込む場合に比べて塗布膜厚を薄くすることができるので、ＳＯＤ膜１０９に起因する応力に伴う結晶欠陥の発生の抑制並びにＳＯＤ膜１０９に起因する不純物（Ｃ，Ｎ）が半導体基板１０１まで拡散し、反応して固定電荷を生成することによるトランジスタの閾値ずれの抑制が可能となる。
【００２６】
次に、ＳＯＤ膜１０９が形成された半導体基板１０１をホットプレート上で１５０℃に加熱し、不活性ガス雰囲気中で３分間ベークすることにより、過水素化シラザン重合体溶液中の溶媒を揮発させ過水素化ポリシラザン膜を形成する。このとき、過水素化ポリシラザン膜中には、溶媒起因の炭素又は炭化水素が不純物として数パーセントから１０数パーセント程度残存しており、過水素化ポリシラザン膜は残留溶媒を含んだ密度の低いシリコン窒化膜に近い状態にある。
【００２７】
次に、過水素化ポリシラザン膜を４００℃の減圧水蒸気雰囲気中で半導体基板１０１の酸化量で０．６ｎｍの条件下で酸化させてポリシラザン膜中の窒素が脱離させ、酸素が代わりに取り込まれ、ポリシラザン膜がシリコン酸化物に転換される。
【００２８】
次に、ＣＭＰによってＳＯＤ膜１０９加工する。以上の工程を行うことによって、ポリシラザン膜のＳＯＤ膜１０９が形成される。
【００２９】
なお、４００℃ではＳＯＤ膜１０９中の不純物（Ｃ，Ｎ等）は、ほとんどシリコン酸化膜１０８中には拡散しないので、ＳＯＤ膜１０９に起因する固定電荷も発生しない。
【００３０】
次に、図４の構造を形成する工程について説明する。
【００３１】
図３の構造に対して、アイソレーション溝１０６の内部にのみシリコン酸化膜１０８を残存させるために、シリコン窒化膜１０４をストッパとして用いるＣＭＰによってＳＯＤ膜１０９、シリコン酸化膜１０８及びＣＶＤシリコン酸化膜１０５を研磨する。
【００３２】
次に、窒素中で８５０℃・３０分の熱処理を行い、ＳＯＤ膜１０９を緻密化する。一般的には、このような高温の熱処理ではＳＯＤ膜１０９中の不純物（Ｃ，Ｎ）が拡散して固定電荷を形成し易いが、本発明の実施例１では、シリコン酸化膜１０８によってアイソレーション溝１０６が底上げされているので、ＣＭＰの後に残存するＳＯＤ膜１０９の大きさが十分に小さくなり、固定電荷の発生を極めて小さくすることができる。
【００３３】
表１は、一般的な熱処理（ＣＭＰの前に行われる熱処理）を適用した場合及び本発明の実施例１に係る熱処理（ＣＭＰの後に行われる熱処理）を適用した場合の最終的な周辺回路の高電圧回路部のオフリーク電流Ｉｏｆｆを示す図表である。
【００３４】
表１に示されるように、本発明の実施例１では、ＳＴＩの固定電荷の影響を受け易いアクティヴエリアの幅（Ｗ）が狭いトランジスタのオフリーク電流（Ｉｏｆｆ）が１桁以上低くなる。
【表１】
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【００３５】
また、一般的な熱処理では、熱収縮に伴う応力に起因してＳＯＤ膜１０９が剥れる場合があるが、本発明の実施例１では、ＳＴＩ側壁に１００ｎｍ以上の厚いシリコン酸化膜１０８が形成されるため、ＳＯＤ膜１０９が剥れることはない。
【００３６】
また、本発明の実施例１では、水蒸気酸化の酸化量を十分小さくすることができ、フローティングゲートのキュア時のバーズビーク酸化を抑制することができる。
【００３７】
なお、本発明の実施例１では、より高温の水蒸気酸化を行う等のより改善されたＳＯＤ膜１０９のキュア手順を用いても良い。
【００３８】
次に、ＲＩＥによって、アイソレーション溝１０６内に残存するシリコン酸化膜１０８を５０ｎｍエッチバックする。
【００３９】
次に、リソグラフィ技術及びＲＩＥによって、メモリセル部のＳＴＩのみをさらに４０ｎｍエッチバックする。
【００４０】
次に、ホット燐酸中でシリコン窒化膜１０４を除去することによってＳＴＩ領域を形成する。以上の工程を行うことによって、図４の構造が形成される。
【００４１】
次に、図５の構造を形成する工程について説明する。
【００４２】
図４の構造に対して、電極間絶縁膜（ＩＰＤ）となるＯＮＯ膜１１０を形成する。一般的には、ＯＮＯ膜１１０の形成の前処理ではフローティングゲートとなるＰドープ多結晶シリコン膜１０３の表面の自然酸化膜除去のために弗酸系処理が必要であるが、本発明の実施例１では、セル部がボトムアップ形状に成長するＴＥＯＳ／Ｏ３／Ｈ２Ｏ系ＣＶＤによって形成されたシリコン酸化膜１０８のみで埋め込まれており、シーム、ヴォイド及びウエットエッチング耐性の低いＳＯＤ膜１０９が存在しないので、ウエットエッチングに対してＳＴＩの少なくとも一部が落ち込むような問題は起こらない。
【００４３】
次に、コントロールゲート電極となるＰドープ多結晶シリコン膜１１１を形成する。
【００４４】
次に、リソグラフィ技術及びＲＩＥによって、Ｐドープ多結晶シリコン膜１１１、ＯＮＯ膜１０８及びＰドープ多結晶シリコン膜１０３を順次加工し、コントロールゲート及びフローティングゲートを形成する。
【００４５】
次に、層間絶縁膜（ＩＬＤ）１１２及びコンタクトプラグ１１３並びにその他の図示されない配線層を形成する。以上の工程を行うことによって、図５の構造が形成される。
【００４６】
なお、本発明の実施例１では、図１に代えて、図６に示されたように、ＨＣｌ／Ｈ２Ｏ２水溶液又はＨＣｌ／Ｏ３水溶液中での洗浄工程においてアイソレーション溝１０６の内面にＣＨＥＭＩＣＡＬ  ＯＸＩＤＥ１０７を形成しても良い。
【００４７】
また、本発明の実施例１では、ＳＯＤ膜１０９としてポリシラザン膜を形成する例について説明したが、ＨＳＱ膜、ポリシラン等を形成しても良い。
【００４８】
また、本発明の実施例１では、フローティングゲート型のフラッシュメモリのデバイス構造についての例を説明したが、ＭＯＮＯＳ型のフラッシュメモリのデバイス構造に適用しても良い。
【００４９】
本発明の実施例１によれば、埋め込み性が良く且つ成膜速度の速いＴＥＯＳ／Ｏ３／Ｈ２Ｏ系ＣＶＤによって形成されたシリコン酸化膜１０８で狭いＳＴＩを埋め込み、アイソレーション溝１０６の残りを埋め込み性の良いＳＯＤ膜１０９で埋め込むので、プロセス時間を短縮することができ且つ下地に起因するシリコン酸化膜１０８の埋め込み不良や埋め込み形状異常（例えば、凹凸の悪化）が発生した場合であっても良好なＳＴＩ耐圧を得ることができる。
【実施例２】
【００５０】
次に、本発明の実施例２について説明する。本発明の実施例１は、フラッシュメモリのデバイス構造のＳＴＩを埋め込む例であるが、本発明の実施例２は、ロジックデバイスのＳＴＩを埋め込む例である。なお、本発明の実施例１と同様の内容についての説明は省略する。
【００５１】
従来の半導体製造プロセスでは、ＨＤＰ−ＣＶＤシリコン酸化膜をＳＴＩ上部に形成するハイブリッド埋め込み工程において、Ｏ３／ＴＥＯＳ膜やＳＯＧ膜等の第１の絶縁膜で最初にアイソレーション溝を埋め込み、ＣＭＰで一旦平坦化したあとに、ＲＩＥ及びウエットエッチングによって所望の深さまで埋め込み絶縁膜をエッチバックし、改めて第２の絶縁膜としてＨＤＰ−ＣＶＤシリコン酸化膜を埋め込む方法が用いられている。
【００５２】
しかし、第１の絶縁膜のＣＭＰやエッチバック工程が必要になるために半導体装置の製造プロセスの工数が増加するという問題だけでなく、第１の絶縁膜のエッチバック工程の制御及びＣＭＰを２回行うためのＣＭＰストッパのシリコン窒化膜の薄膜化、すなわちＳＴＩの埋め込みが困難であるという問題がある。
【００５３】
図７〜１２は、本発明の実施例２に係る半導体装置の製造方法の各工程を示す工程断面図である。
【００５４】
はじめに、図７の構造を形成する工程について説明する。
【００５５】
半導体基板（例えば、シリコン基板）２０１上に犠牲酸化膜となるシリコン熱酸化膜２０２（４ｎｍ）、ＣＭＰの研磨ストッパとなるシリコン窒化膜２０３（１００ｎｍ）及びＲＩＥのマスクとなるＣＶＤシリコン酸化膜を形成し、さらに図示されないフォトレジスト膜を塗布する。
【００５６】
次に、リソグラフィ技術によってフォトレジスト膜を加工し、フォトレジスト膜をマスクとして用いるＲＩＥによってＣＶＤシリコン酸化膜を加工し、ハードマスクを形成する。
【００５７】
次に、アッシャー及び硫酸過酸化水素水混合液でのエッチングによってフォトレジストを除去する。
【００５８】
次に、加工されたＣＶＤシリコン酸化膜をハードマスクとして用いるＲＩＥによってシリコン窒化膜２０３、シリコン熱酸化膜２０２及び半導体基板２０１を順次加工して深さ２５０ｎｍの溝を形成する。
【００５９】
次に、ＤＨＦ系ウエット処理によってＣＶＤシリコン酸化膜及びＲＩＥ工程の反応生成物残を除去し、ＳＴＩとなるアイソレーション溝２０４を形成する。このとき、アイソレーション溝２０４の内面には、ＨＣｌ／Ｈ２Ｏ２水溶液又はＨＣｌ／Ｏ３水溶液中での洗浄工程において、ＣＨＥＭＩＣＡＬ  ＯＸＩＤＥ２０５（１ｎｍ）が形成される。アイソレーション溝２０５の内面は、シリコンが剥き出しの状態にしておくことが後段の絶縁膜埋め込み工程でボトムアップ型の埋め込みを行うために重要であるが、１ｎｍ程度のＣＨＥＭＩＣＡＬ  ＯＸＩＤＥ２０５は許容される。
【００６０】
次に、ＴＥＯＳ／Ｏ３／Ｈ２Ｏ系ＣＶＤによって、基板全面に第１の絶縁膜となるシリコン酸化膜２０６（１２０ｎｍ）を形成する。ＴＥＯＳ／Ｏ３／Ｈ２Ｏ系ＣＶＤの成膜温度は４５０〜５００℃であり、成膜圧力は４００〜６００Ｔｏｒｒである。この条件下では、シリコン酸化膜２０６はコンフォーマルに１０ｎｍ程度成膜され、ボトムアップ形状で成長し、ＳＴＩ幅が１００ｎｍ未満の狭い領域では約２４０ｎｍ底上げされる。以上の工程を行うことによって、図７の構造が形成される。
【００６１】
次に、図８の構造を形成する工程について説明する。
【００６２】
図７の構造に対して、ＤＨＦでのウエットエッチングを行うことによってシリコン酸化膜２０６を１０ｎｍ除去し、シリコン酸化膜２０６の成膜初期にコンフォーマルに形成された膜を除去する。この工程は、後述のＨＤＰ−ＣＶＤシリコン酸化膜２０８埋め込み工程において、ＳＴＩ側壁にのみシリコン酸化膜２０６が残存することを防ぐために行う工程である。以上の工程を行うことによって、図８の構造が形成される。
【００６３】
次に、図９の構造を形成する工程について説明する。
【００６４】
図８の構造に対して、高温で水素と酸素とを供給することによって水蒸気ラジカルを形成して酸化するＩＳＳＧ（Ｉｎ−Ｓｉｔｕ  Ｓｔｅａｍ  Ｇｅｎｅｒａｔｉｏｎ）酸化技術を用いて、半導体基板２０１、シリコン窒化膜２０３を５ｎｍ酸化してシリコン熱酸化膜２０７を形成する。その結果、シリコン窒化膜２０３がアクティヴエリア側面よりも後退した形状となるとともに、アクティヴエリア端部が酸化により丸まった形状となる。以上の工程を行うことによって、図９の構造が形成される。
【００６５】
次に、図１０の構造を形成する工程について説明する。
【００６６】
図９の構造に対して、基板全面に第２の絶縁膜となるＨＤＰ−ＣＶＤシリコン酸化膜２０８を埋め込む。ＨＤＰ−ＣＶＤシリコン酸化膜２０８の被覆率は下地形状に強く依存するが、シリコン酸化膜２０６によって狭いアイソレーション溝が底上げされているので、ＨＤＰ−ＣＶＤシリコン酸化膜２０８を容易に且つボイドレスに埋め込むことができる。以上の工程によって、図１０の構造が形成される。
【００６７】
次に、図１１の構造を形成する工程について説明する。
【００６８】
図１０の構造に対して、シリコン窒化膜２０３をストッパとして用いるＣＭＰ技術によって、ＨＤＰ−ＣＶＤシリコン酸化膜２０８及びシリコン酸化膜２０６を研磨してアイソレーション溝２０４内部にのみ残存させる。
【００６９】
次に、バッファード弗酸でのウエットエッチバックによってＳＴＩの高さを調整する。
【００７０】
次に、ホット燐酸中でシリコン窒化膜２０３を除去し、弗酸系でのウエットエッチングによってシリコン熱酸窒化膜２０２を剥離する。このとき、ＩＳＳＧ酸化によってシリコン窒化膜２０３がアクティヴエリア側面よりも後退した形状となっているので、ＳＴＩが半導体基板２０１表面より落ち込むことを避けることができる。以上の工程を行うことによって、図１１の構造が形成される。
【００７１】
次に、図１２の構造を形成する工程について説明する。
【００７２】
図１１の構造に対して、ゲート絶縁膜、ゲート電極、サイドウォールスペーサ及び拡散層を形成してトランジスタ２０９を形成する。
【００７３】
次に、層間絶縁膜（ＰＭＤ／ＩＬＤ）２１０〜２１２、配線２１３，２１４及びコンタクトプラグ２１５〜２１７を形成する。以上の工程を行うことによって、図１２の構造が形成される。
【００７４】
なお、本発明の実施例２では、ＳＴＩ形成方法は、ロジックデバイスへの適用に限らず、ＳＴＩ形成後にゲート酸化膜及びゲート電極を形成するデバイスであれば、いかなるデバイス（例えば、ＤＲＡＭ，ＳＲＡＭ，ＰＲＡＭ，ＮＯＲフラッシュ，ＮＡＮＤフラッシュ，ＭＯＮＯＳなどのメモリデバイス）に適用しても良い。
【００７５】
本発明の実施例２によれば、ＴＥＯＳ／Ｏ３／Ｈ２Ｏ系ＣＶＤを用いてシリコン酸化膜２０６を形成するので、幅１００ｎｍ以下のアイソレーション溝２０４内にほぼ一様なボトムアップ形状のシリコン酸化膜２０６を形成することができ、ＣＭＰ及びエッチバック工程を省略してシリコン酸化膜２０６及びＨＤＰ−ＣＶＤシリコン酸化膜２０８のハイブリッド埋め込みを実現することができる。
【００７６】
また、本発明の実施例２によれば、ＳＴＩの上部のみをＨＤＰ−ＣＶＤシリコン酸化膜２０８で埋め込むので、ゲート酸化膜を複数形成する際の複数回のウエットエッチング工程に対して高いウエットエッチング耐性を実現することができ且つ集積度を維持したまま微細なＳＴＩ埋め込みを実現することができる。
【図面の簡単な説明】
【００７７】
【図１】本発明の実施例１に係る半導体装置の製造方法の一工程を示す工程断面図である。
【図２】本発明の実施例１に係る半導体装置の製造方法の一工程を示す工程断面図である。
【図３】本発明の実施例１に係る半導体装置の製造方法の一工程を示す工程断面図である。
【図４】本発明の実施例１に係る半導体装置の製造方法の一工程を示す工程断面図である。
【図５】本発明の実施例１に係る半導体装置の製造方法の一工程を示す工程断面図である。
【図６】本発明の実施例１の変形例に係る半導体装置の製造方法の一工程を示す工程断面図である。
【図７】本発明の実施例２に係る半導体装置の製造方法の一工程を示す工程断面図である。
【図８】本発明の実施例２に係る半導体装置の製造方法の一工程を示す工程断面図である。
【図９】本発明の実施例２に係る半導体装置の製造方法の一工程を示す工程断面図である。
【図１０】本発明の実施例２に係る半導体装置の製造方法の一工程を示す工程断面図である。
【図１１】本発明の実施例２に係る半導体装置の製造方法の一工程を示す工程断面図である。
【図１２】本発明の実施例２に係る半導体装置の製造方法の一工程を示す工程断面図である。
【符号の説明】
【００７８】
１０１，２０１  シリコン基板
１０２  シリコン熱酸窒化膜
１０３，１１１  Ｐドープ多結晶シリコン膜
１０４，２０３  シリコン窒化膜
１０５  ＣＶＤシリコン酸化膜
１０６，２０４  アイソレーション溝
１０７，２０５  ＣＨＥＭＩＣＡＬ  ＯＸＩＤＥ
１０８  シリコン酸化膜
１０９  ＳＯＤ膜
１１０  ＯＮＯ膜
１１２，２１０〜２１２  層間絶縁膜
１１３，２１５〜２１７  コンタクトプラグ
２０２  シリコン熱酸化膜
２０６  シリコン酸化膜
２０７  シリコン熱酸化膜
２０８  ＨＤＰ−ＣＶＤシリコン酸化膜
２０９  トランジスタ
２１３，２１４  配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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