(57)【要約】【課題】  回路面積の増大を抑えたまま、静電気放電による電荷を十分に放電させることができる静電気放電保護回路を提供する。【解決手段】  第１の時定数を有する第１の時定数回路１１の抵抗１１ａとキャパシタ１１ｂとの接続ノードＶＡにＰチャンネルトランジスタ１３のゲートを接続するとともに、第１の時定数よりも大きい第２の時定数を有する第２の時定数回路１２の抵抗１２ａとキャパシタ１２ｂとの接続ノードＶＢに第１のＮチャンネルトランジスタ１４のゲートを接続し、それらＰチャンネルトランジスタ１３と第１のＮチャンネルトランジスタ１４との接続ノードＶＧに第２のＮチャンネルトランジスタ１５のゲートを接続し、第２のＮチャンネルトランジスタ１５のバックゲートに第１，第２のダイオード１６，１７のアノードを接続した。【選択図】  図１
2009021332.tif 000002
【特許請求の範囲】
【請求項１】
直流電源が接続されることにより、それぞれ、所定の第１の電位となる第１の電源ラインおよび該第１の電位よりも低い第２の電位となる第２の電源ラインと、
前記第１の電源ラインと前記第２の電源ラインとの間に直列に接続された、第１の電源ライン側の第１の抵抗および第２の電源ライン側の第１のキャパシタからなる、第１の時定数を有する第１の時定数回路と、
前記第１の電源ラインと前記第２の電源ラインとの間に直列に接続された、第１の電源ライン側の第２の抵抗および第２の電源ライン側の第２のキャパシタからなる、前記第１の時定数よりも大きい第２の時定数を有する第２の時定数回路と、
前記第１の電源ラインと前記第２の電源ラインとの間に直列に接続された、第１の電源ライン側の、ゲートが前記第１の抵抗と前記第１のキャパシタとの接続ノードに接続されたＰチャンネルトランジスタ、および第２の電源ライン側の、ゲートが前記第２の抵抗と前記第２のキャパシタとの接続ノードに接続された第１のＮチャンネルトランジスタと、
前記第１の電源ラインと前記第２の電源ラインとの間に接続され、ゲートが前記Ｐチャンネルトランジスタと前記第１のＮチャンネルトランジスタとの接続ノードに接続された第２のＮチャンネルトランジスタとを備えたことを特徴とする静電気放電保護回路。
【請求項２】
前記第１の電源ラインと前記第２の電源ラインとの間に直列に接続された、前記第１の電源ラインにカソードが接続された第１のダイオード、および前記第２の電源ラインにカソードが接続されアノードが前記第１のダイオードのアノードに接続された第２のダイオードを備え、該アノードどうしの接続ノードに前記第２のＮチャンネルトランジスタのバックゲートが接続されてなることを特徴とする請求項１記載の静電気放電保護回路。
【請求項３】
前記第１の電源ラインにカソードが接続され前記第２の電源ラインにアノードが接続された第３のダイオードを備えたことを特徴とする請求項１又は２記載の静電気放電保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路を静電気放電から保護する静電気放電保護回路に関する。
【背景技術】
【０００２】
静電気放電（ＥＳＤ：Ｅｌｅｃｔｒｏ  Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）による電荷が半導体集積回路に印加されると、その半導体集積回路内の素子が損傷を受ける可能性がある。そこで、従来より、半導体集積回路に静電気放電保護回路を備え、この静電気放電保護回路でＥＳＤによる電荷を放電することにより、その半導体集積回路内の素子を保護する技術が、例えば特許文献１に提案されている。
【０００３】
図２は、特許文献１に提案された静電気放電保護回路の構成を示す図である。
【０００４】
図２に示す静電気放電保護回路１００は、半導体集積回路に備えられており、この静電気放電保護回路１００には、図示しない直流電源が接続されることにより、それぞれ、電源電圧の電位ＶＤＤとなる第１の電源ライン１００＿１およびその電位ＶＤＤよりも低い電位ＶＳＳとなる第２の電源ライン１００＿２が備えられている。第２の電源ライン１００＿２はフレームグランドＧＮＤに接続される。
【０００５】
また、この静電気放電保護回路１００には、第１の電源ライン１００＿１と第２の電源ライン１００＿２との間に直列に接続された、抵抗１０１ａおよびキャパシタ１０１ｂからなる時定数回路１０１が備えられている。
【０００６】
さらに、静電気放電保護回路１００には、第１の電源ライン１００＿１と第２の電源ライン１００＿２との間に接続された、比較的サイズの大きなＮチャンネルトランジスタ１０２が備えられている。
【０００７】
また、静電気放電保護回路１００には、抵抗１０１ａとキャパシタ１０１ｂとの接続ノードと、Ｎチャンネルトランジスタ１０２のゲートとの間に直列に接続された３つのインバータ１０３，１０４，１０５が備えられている。
【０００８】
さらに、静電気放電保護回路１００には、第１の電源ライン１００＿１にカソードが接続されるとともに第２の電源ライン１００＿２にアノードが接続されたダイオード１０６が備えられている。また、このダイオード１０６の両端には、半導体集積回路を構成する内部回路２００が接続されている。
【０００９】
先ず、静電気放電保護回路１００における通常の動作について説明する。通常動作時には、直流電源から第１の電源ライン１００＿１に所定の動作電圧が印加されている。このため、キャパシタ１０１ｂには、抵抗１０１ａを介して所定の動作電圧分の電荷が充電されている。従って、インバータ１０３の入力側のノードは‘Ｈ’レベルにある。また、次段のインバータ１０４の入力側のノードは‘Ｌ’レベルにあり、さらに次段のインバータ１０５の入力側のノードは‘Ｈ’レベルにある。従って、インバータ１０５の出力側のノードは‘Ｌ’レベルにある。即ち、Ｎチャンネルトランジスタ１０２のゲートは‘Ｌ’レベルにある。このため、Ｎチャンネルトランジスタ１０２はオフ状態にある。このように、図２に示す静電気放電保護回路１００では、通常動作時には第１の電源ライン１００＿１と第２の電源ライン１００＿２との間に電流が流れない構成となっている。従って、通常動作時には、静電気放電保護回路１００は動作しない。
【００１０】
次に、半導体集積回路がＥＳＤイベントの発生を受けた場合における静電気放電保護回路１００の動作について説明する。ＥＳＤイベントは、半導体集積回路を搬送する時などに人体や搬送機器に静電気が帯電してそれが半導体集積回路内に流れることにより発生する。最初の時点では、第１の電源ライン１００＿１は、第２の電源ライン１００＿２と等電位にある。ここで、ＥＳＤイベントとして、第２の電源ライン１００＿２を基準にして第１の電源ライン１００＿１に正のＥＳＤサージが印加されるものとする。このＥＳＤサージによる電荷は、抵抗１０１ａを経由してキャパシタ１０１ｂに充電される。ここで、抵抗１０１ａの抵抗値とキャパシタ１０１ｂの容量値とにより定まる時定数ＲＣの値は十分に大きく、従ってインバータ１０３の入力側のノードは、時定数ＲＣに応じた期間‘Ｌ’レベルに維持される。インバータ１０３の入力側のノードが‘Ｌ’レベルに維持された状態では、インバータ１０４，１０５を経由して、Ｎチャンネルトランジスタ１０２のゲートは‘Ｈ’レベルの状態になる。従って、Ｎチャンネルトランジスタ１０２はオン状態になる。このようにして、Ｎチャンネルトランジスタ１０２でサージ電流を逃がして、第１の電源ライン１００＿１と第２の電源ライン１００＿２との間に高電圧が印加されることを防止することができる。尚、Ｎチャンネルトランジスタ１０２のゲート電位は、ＥＳＤサージとともに低下する。
【００１１】
一方、ＥＳＤイベントとして、第１の電源ライン１００＿１を基準にして第２の電源ライン１００＿２に正のＥＳＤサージが印加された場合、このＥＳＤサージによる電荷は、ダイオード１０６を経由して第１の電源ライン１００＿１に流れる。このようにして、ダイオード１０６でサージ電流を逃がして、第２の電源ライン１００＿２と第１の電源ライン１００＿１との間に高電圧が印加されることを防止することができる。
【特許文献１】米国特許出願公開第２００６／００３９０９３号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１２】
従来技術においてはＥＳＤイベント時Ｎチャンネルトランジスタ１０２のゲート電位がサージ印加ノードの電位を越えて大きな値を取ることができないため、その電流駆動能力を増大させるためには、Ｎチャンネルトランジスタ１０２のアスペクト比（ゲート幅Ｗ／ゲート長Ｌ）を増大させなければならず、これに伴う面積効率の低下を避けることができない。
【００１３】
また、この静電気放電保護回路１００では、時定数回路１０１とＮチャンネルトランジスタ１０２との間に、直列に接続された３つのインバータ１０３，１０４，１０５を備える必要があるため、静電気放電保護回路１００の回路面積が増大するという問題がある。特に、３つのインバータ１０３，１０４，１０５のうちの最終段のインバータ１０５を構成するＰチャンネルトランジスタは、ＥＳＤイベント時にＮチャンネルトランジスタ１０２のゲート電位を、サージ印加ノードにまで引き上げるために大きな駆動能力（即ち、大きなゲート幅（Ｗ））を持つ必要がある。ここで、３つのインバータに代えて１つのインバータを備えた静電気放電保護回路が考えられるが、以下の問題が発生する。
【００１４】
図３は、図２に示す３つのインバータに代えて１つのインバータを備えた静電気放電保護回路の構成を示す図、図４は、図３に示す静電気放電保護回路における波形を示す図である。
【００１５】
図３に示す静電気放電保護回路１１０には、抵抗１０１ａおよびキャパシタ１０１ｂからなる時定数回路１０１と、Ｎチャンネルトランジスタ１０２と、これら時定数回路１０１とＮチャンネルトランジスタ１０２との間に配備されたインバータ１１１とが備えられている。インバータ１１１は、Ｐチャンネルトランジスタ１１１ａとＮチャンネルトランジスタ１１１ｂから構成されている。
【００１６】
この静電気放電保護回路１１０では、時定数回路１０１からＮチャンネルトランジスタ１０２へ１段のインバータ１１１を介してトリガ信号（時定数回路１０１からの時定数ＲＣにより定まる信号）の受け渡しが行なわれる。ここで、インバータ１１１を構成するＰチャンネルトランジスタ１１１ａは大きなゲート幅（Ｗ）を有する。このため、図３に示すノードＡ，Ｂ間には、大きな寄生容量Ｃｇｓ（ゲートとソースとの間のオーバーラップ容量）が発生することになる。この寄生容量Ｃｇｓにより、図４に示すように、ノードＡに与えられたＥＳＤサージ（ステップ入力）に対し、ノードＢにおける電位はグランドＧＮＤからΔＶだけ持ち上げられた位置からその応答を開始する。ここで、ΔＶが大きい場合、インバータ１１１を構成するＰチャンネルトランジスタ１１１ａを充分に駆動することができないため（ΔＶ＝０が理想的である）、静電気放電保護回路１１０の電流駆動能力が低減するという問題が発生する。そこで、ΔＶを小さくするために上記Ｐチャンネルトランジスタ１１１ａのゲート幅（Ｗ）を小さくすることが考えられる。しかし、Ｐチャンネルトランジスタ１１１ａのゲート幅（Ｗ）を小さくすると、インバータ１１１は、Ｎチャンネルトランジスタ１０２のゲート電位をサージ印加ノードにまで引き上げることが困難であるという問題が発生する。
【００１７】
このような問題を解消するためには、前述した図２に示す静電気放電保護回路１００の構成が必要とされる。即ち、静電気放電保護回路１００を構成する、小サイズ（小さいゲート幅（Ｗ））の初段のインバータ１０３で、図３に示すノードＢのトリガ信号を受け（ΔＶ≒０）、次いで２段目のインバータ１０４でトリガ信号の論理を反転し、最後に大サイズ（大きなゲート幅（Ｗ））の最終段のインバータ１０５でＮチャンネルトランジスタ１０２を駆動する必要がある。しかし、このような構成では、上述したように、回路面積が増大するという問題がある。
【００１８】
本発明は、上記事情に鑑み、回路面積の増大を抑えたまま、静電気放電による電荷を十分に放電させることができる静電気放電保護回路を提供することを目的とする。
【課題を解決するための手段】
【００１９】
上記目的を達成する本発明の静電気放電保護回路は、
直流電源が接続されることにより、それぞれ、所定の第１の電位となる第１の電源ラインおよびその第１の電位よりも低い第２の電位となる第２の電源ラインと、
上記第１の電源ラインと上記第２の電源ラインとの間に直列に接続された、第１の電源ライン側の第１の抵抗および第２の電源ライン側の第１のキャパシタからなる、第１の時定数を有する第１の時定数回路と、
上記第１の電源ラインと上記第２の電源ラインとの間に直列に接続された、第１の電源ライン側の第２の抵抗および第２の電源ライン側の第２のキャパシタからなる、上記第１の時定数よりも大きい第２の時定数を有する第２の時定数回路と、
上記第１の電源ラインと上記第２の電源ラインとの間に直列に接続された、第１の電源ライン側の、ゲートが上記第１の抵抗と上記第１のキャパシタとの接続ノードに接続されたＰチャンネルトランジスタ、および第２の電源ライン側の、ゲートが上記第２の抵抗と上記第２のキャパシタとの接続ノードに接続された第１のＮチャンネルトランジスタと、
上記第１の電源ラインと上記第２の電源ラインとの間に接続され、ゲートが上記Ｐチャンネルトランジスタと上記第１のＮチャンネルトランジスタとの接続ノードに接続された第２のＮチャンネルトランジスタとを備えたことを特徴とする。
【００２０】
本発明の静電気放電保護回路では、ＥＳＤイベントの発生を受けて、第２の電源ラインを基準にして第１の電源ラインに正のＥＳＤサージが印加された場合、Ｐチャンネルトランジスタは第１の時定数に見合った時間だけオン状態になるとともに、第１のＮチャンネルトランジスタは第１の時定数よりも大きな第２の時定数に見合った時間だけオフ状態になる。このため、ＥＳＤ期間中は第１のＮチャンネルトランジスタをオフ状態に維持しておくことができる。また、ＥＳＤイベントの発生を受けた時点でＰチャンネルトランジスタがオンするため、第２のＮチャンネルトランジスタがオン状態となり、従って第２のＮチャンネルトランジスタでサージ電流を逃がすことができる。次いで、第１の時定数に見合った時間経過後にＰチャンネルトランジスタがオフ状態に移行する。すると、第２のＮチャンネルトランジスタのゲート電位がフローティング状態になる。このため、第２のＮチャンネルトランジスタのゲート電位は穏やかに減衰することとなり、従って第２のＮチャンネルトランジスタの駆動能力が高められることとなる。このようにすることにより、第２のＮチャンネルトランジスタのサイズを小さく抑えたまま、第２のＮチャンネルトランジスタでサージ電流を逃がすことができる。従って、回路面積の増大を抑えたまま、静電気放電による電荷を十分に放電させることができる。
【００２１】
ここで、上記第１の電源ラインと上記第２の電源ラインとの間に直列に接続された、上記第１の電源ラインにカソードが接続された第１のダイオード、および上記第２の電源ラインにカソードが接続されアノードが上記第１のダイオードのアノードに接続された第２のダイオードを備え、そのアノードどうしの接続ノードに上記第２のＮチャンネルトランジスタのバックゲートが接続されてなることが好ましい。
【００２２】
このようにすると、ＥＳＤイベント時に第２のＮチャンネルトランジスタのバックゲートの電位が第２のダイオードが有する閾値電圧近傍に持ち上げられるため、その第２のＮチャンネルトランジスタに基板バイアス効果が発生し、その第２のＮチャンネルトランジスタが有する閾値が低下することとなり、従ってその第２のＮチャンネルトランジスタの駆動能力をさらに高めることができる。
【００２３】
また、上記第１の電源ラインにカソードが接続され上記第２の電源ラインにアノードが接続された第３のダイオードを備えてもよい。
【発明の効果】
【００２４】
本発明の静電気放電保護回路によれば、回路面積の増大を抑えたまま、静電気放電による電荷を十分に放電させることができる。
【発明を実施するための最良の形態】
【００２５】
以下、図面を参照して本発明の実施の形態を説明する。
【００２６】
図１は、本発明の一実施形態の静電気放電保護回路の構成を示す図である。
【００２７】
図１に示す静電気放電保護回路１０は、半導体集積回路に備えられており、この静電気放電保護回路１０には、図示しない直流電源が接続されることにより、それぞれ、所定の第１の電位ＶＤＤとなる第１の電源ライン１０＿１および第１の電位ＶＤＤよりも低い第２の電位ＶＳＳとなる第２の電源ライン１０＿２が備えられている。
【００２８】
また、この静電気放電保護回路１０には、第１の電源ライン１０＿１と第２の電源ライン１０＿２との間に直列に接続された、第１の電源ライン１０＿１側の抵抗１１ａおよび第２の電源ライン１０＿２側のキャパシタ１１ｂからなる、第１の時定数を有する第１の時定数回路１１が備えられている。
【００２９】
さらに、この静電気放電保護回路１０には、第１の電源ライン１０＿１と第２の電源ライン１０＿２との間に直列に接続された、第１の電源ライン１０＿１側の抵抗１２ａおよび第２の電源ライン１０＿２側のキャパシタ１２ｂからなる、上記第１の時定数よりも十分に大きい第２の時定数を有する第２の時定数回路１２が備えられている。即ち、第２の時定数回路１２を構成する抵抗１２ａの抵抗値とキャパシタ１２ｂの容量値とにより定まる時定数ＲＣの値は、第１の時定数回路１１を構成する抵抗１１ａの抵抗値とキャパシタ１１ｂの容量値とにより定まる時定数ＲＣの値よりも十分に大きい。
【００３０】
また、この静電気放電保護回路１０には、第１の電源ライン１０＿１と第２の電源ライン１０＿２との間に直列に接続された、第１の電源ライン１０＿１側の、ゲートが抵抗１１ａとキャパシタ１１ｂとの接続ノードＶＡに接続されたＰチャンネルトランジスタ１３、および第２の電源ライン１０＿２側の、ゲートが抵抗１２ａとキャパシタ１２ｂとの接続ノードＶＢに接続された第１のＮチャンネルトランジスタ１４が備えられている。
【００３１】
さらに、この静電気放電保護回路１０には、第１の電源ライン１０＿１と第２の電源ライン１０＿２との間に接続され、ゲートがＰチャンネルトランジスタ１３と第１のＮチャンネルトランジスタ１４との接続ノードＶＧに接続された第２のＮチャンネルトランジスタ１５が備えられている。
【００３２】
また、この静電気放電保護回路１０には、第１の電源ライン１０＿１と第２の電源ライン１０＿２との間に直列に接続された、第１の電源ライン１０＿１にカソードが接続された第１のダイオード１６、および第２の電源ライン１０＿２にカソードが接続されアノードが第１のダイオード１６のアノードに接続された第２のダイオード１７が備えられている。これらアノードどうしの接続ノードには、第２のＮチャンネルトランジスタ１５のバックゲートが接続されている。
【００３３】
さらに、この静電気放電保護回路１０には、第１の電源ライン１０＿１にカソードが接続され第２の電源ライン１０＿２にアノードが接続された第３のダイオード１８が備えられている。
【００３４】
また、この静電気放電保護回路１０を構成する第３のダイオード１８の両端には、半導体集積回路の内部回路２０が接続されている。
【００３５】
先ず、静電気放電保護回路１０における通常の動作について説明する。通常動作時には、直流電源から第１の電源ライン１０＿１に所定の動作電圧が印加されている。このため、キャパシタ１１ｂ，１２ｂには、抵抗１１ａ，１２ａを介して所定の動作電圧分の電荷が充電されている。従って、抵抗１１ａとキャパシタ１１ｂとの接続ノードＶＡ、および抵抗１２ａとキャパシタ１２ｂとの接続ノードＶＢはともに‘Ｈ’レベルにある。即ち、Ｐチャンネルトランジスタ１３，第１のＮチャンネルトランジスタ１４のゲートはともに‘Ｈ’レベルにあり、これらＰチャンネルトランジスタ１３，第１のＮチャンネルトランジスタ１４は、それぞれ、オフ状態，オン状態にある。第１のＮチャンネルトランジスタ１４がオン状態にあるため、第２のＮチャンネルトランジスタ１５のゲートは‘Ｌ’レベルにあり、従って第２のＮチャンネルトランジスタ１５はオフ状態にある。また、第１のダイオード１６，第３のダイオート１８は、第１の電源ライン１０＿１に所定の動作電圧が印加されている状態では非導通状態にとどまる。このように、図１に示す静電気放電保護回路１０では、通常動作時には第１の電源ライン１０＿１と第２の電源ライン１０＿２との間に電流が流れない構成となっている。従って、通常動作時には、静電気放電保護回路１０は動作しない。
【００３６】
次に、ＥＳＤイベントの発生を受けた場合における静電気放電保護回路１０の動作について説明する。最初の時点では、第１の電源ライン１０＿１は、第２の電源ライン１０＿２と等電位にある。従って、接続ノードＶＡ，ＶＢはともに‘Ｌ’レベルにある。即ち、Ｐチャンネルトランジスタ１３，第１のＮチャンネルトランジスタ１４のゲートはともに‘Ｌ’レベルにある。
【００３７】
ここで、ＥＳＤイベントとして、第２の電源ライン１０＿２を基準にして第１の電源ライン１０＿１に正のＥＳＤサージが印加されるものとする。すると、Ｐチャンネルトランジスタ１３，第１のＮチャンネルトランジスタ１４のゲートはともに‘Ｌ’レベルにあるため、Ｐチャンネルトランジスタ１３，第１のＮチャンネルトランジスタ１４はオン状態，オフ状態になる。Ｐチャンネルトランジスタ１３がオン状態になるため、接続ノードＶＧの電位が上昇して第２のＮチャンネルトランジスタ１５がオン状態になり、これによりＥＳＤイベントによるサージ電流を逃がすことができる。
【００３８】
ここで、上述したように、第２の時定数回路１２の時定数は、第１の時定数回路１１の時定数よりも十分に大きい。具体的には、第２の時定数回路１２の時定数は、ＥＳＤイベント中は、第１のＮチャンネルトランジスタ１４がオフ状態を維持することができるレベルに見合った時間に設定されている。一方、第１の時定数回路１１の時定数は、ＥＳＤイベントによるサージ電流を第２のＮチャンネルトランジスタ１５で十分に逃がすために見合った時間に設定されている。詳細には、接続ノードＶＧの電位を所定の第１の電位ＶＤＤに引き上げるまでの時間に設定されている。
【００３９】
次いで、ＥＳＤサージによる電荷は、抵抗１１ａを経由してキャパシタ１１ｂに充電され、これにより接続ノードＶＡの電位が上昇する。やがて、第１の時定数回路１１の時定数に見合った時間だけ経過すると、Ｐチャンネルトランジスタ１３がオフ状態になる。一方、ＥＳＤサージによる電荷は、抵抗１２ａを経由してキャパシタ１２ｂにも充電されるものの、第２の時定数回路１２の時定数に見合った時間は未だ経過しておらず、このため接続ノードＶＢの電位はさほど上昇せず、従って第１のＮチャンネルトランジスタ１４はオフ状態にとどまる。ここで、Ｐチャンネルトランジスタ１３，第１のＮチャンネルトランジスタ１４がともにオフ状態になるため、接続ノードＶＧの電位はフローティング状態になる。一旦フローティング状態になった接続ノードＶＧは、ＥＳＤサージのピーク電圧を保持しながら、第１のＮチャンネルトランジスタ１４のサブスレッショルドリークによって穏やかに減衰するため、第１の電源ライン１０＿１に印加されたＥＳＤサージの電圧よりも高い電圧の電位を維持することができる。従って、従来の、図２に示す静電気放電保護回路１００を構成するＮチャンネルトランジスタ１０２のゲート電位が、印加されたＥＳＤサージの電圧とともに低下する技術と比較し、第２のＮチャンネルトランジスタ１５の駆動能力が高められることとなる。このようにすることにより、第２のＮチャンネルトランジスタ１５のサイズを小さく抑えたまま、第２のＮチャンネルトランジスタ１５でサージ電流を逃がすことができる。従って、回路面積の増大を抑えたまま、静電気放電による電荷を十分に放電させることができる。
【００４０】
また、正のＥＳＤサージは、第２のダイオード１７のカソードを基準にして第１のダイオード１６のアノードに印加される。ここで、第２のＮチャンネルトランジスタ１５のバックゲートには、第１，第２のダイオード１６，１７のアノードどうしの接続ノードが接続されている。このため、第１のダイオード１６のカソードにＥＳＤサージが印加されると、その第１のダイオード１６にリーク電流が流れるとともに、第２のダイオード１７に順方向の電流が流れ、これにより第２のＮチャンネルトランジスタ１５のバックゲートは、第２のダイオード１７が有する閾値電圧近傍（例えば７００ｍＶ）のレベルになる。すると、第２のＮチャンネルトランジスタ１５に基板バイアス効果が発生し、その第２のＮチャンネルトランジスタ１５が有する閾値が低下することとなり、従って第２のＮチャンネルトランジスタ１５の駆動能力がさらに高められることとなる。
【００４１】
尚、ＥＳＤイベントとして、第１の電源ライン１０＿１を基準にして第２の電源ライン１０＿２に正のＥＳＤサージが印加された場合、このＥＳＤサージによる電荷は、ダイオード１８を経由して第１の電源ライン１０＿１に流れる。これにより、第２の電源ライン１０＿２と第１の電源ライン１０＿１との間に高電圧が印加されることが防止される。
【００４２】
ここで、従来の静電気放電保護回路１００の回路面積と、本実施形態の静電気放電保護回路１０の回路面積との比較について説明する。本実施形態の静電気放電保護回路１０における第１，第２のダイオード１６，１７、第１，第２の時定数回路１１，１２、およびＰチャンネルトランジスタ１３，第１のＮチャンネルトランジスタ１４の占める面積は、従来の静電気放電保護回路１００における時定数回路１０１および３段のインバータ１０３，１０４，１０５が示す面積と同等とすることができる。ここで、第１のＮチャンネルトランジスタ１４はＥＳＤイベント期間中、非導通状態を維持し第２のＮチャンネルトランジスタ１５のゲートをフローティング状態にするための素子であるため、大きな駆動能力は必要とせず、従って小サイズで作成することができる。また、第１，第２のダイオード１６，１７に関しても、ＥＳＤイベント時に第２のＮチャンネルトランジスタ１５のバックゲートの電位をダイオード閾値電圧近傍に持ち上げるための素子（電流を流す必要がない素子）であるため、小サイズで作成することができる。さらに、大きい時定数を持つ第２の時定数回路１２および小さい時定数を持つ第１の時定数回路１１は、それぞれ、従来の時定数回路１０１と同程度のサイズで作成することができる。このため、本実施形態の静電気放電保護回路１０と従来の静電気放電保護回路１００において、時定数回路の部分のみを比較すると、本実施形態の静電気放電保護回路１０は、従来の静電気放電保護回路１００の２倍程度の面積を必要とする。一方、本実施形態の静電気放電保護回路１０は、従来の静電気放電保護回路１００で必要とされる３段のインバータ１０３，１０４，１０５は不要である。従って、本実施形態の静電気放電保護回路１０における第１，第２のダイオード１６，１７、Ｐチャンネルトランジスタ１３、および第１のＮチャンネルトランジスタ１４を合わせた面積は、
（静電気放電保護回路１００における３段のインバータ１０３，１０４，１０５が占める面積）−（静電気放電保護回路１００における時定数回路１０１が占める面積）
で作成することができる。
【００４３】
これは、本実施形態の静電気放電保護回路１０における第２のＮチャンネルトランジスタ１５と従来の静電気放電保護回路１００におけるＮチャンネルトランジスタ１０２とを同じ面積で作成した場合、本実施形態のほうが従来技術よりも大きな駆動能力を有することを示している。
【００４４】
また、本実施形態の静電気放電保護回路１０では、第１の時定数回路１１を構成する抵抗１１ａの抵抗値を、従来の静電気放電保護回路１００の時定数回路１０１を構成する抵抗１０１ａの抵抗値に対して、例えば１/１００程度にするとともに、第１の時定数回路１１を構成するキャパシタ１１ｂの容量値を、従来の静電気放電保護回路１００の時定数回路１０１を構成するキャパシタ１０１ｂの容量値に対して、例えば数倍の大きさにすることによって、３段のインバータ１０３，１０４，１０５を使用せずに前述した図４に示すΔＶを十分に小さく抑えることができる。
【００４５】
尚、本実施形態では、第２のＮチャンネルトランジスタ１５のバックゲートに接続された第１，第２のダイオード１６，１７を備えた例で説明したが、これに限られるものではなく、第２のＮチャンネルトランジスタ１５のバックゲートを第２の電源ライン１０＿２に接続して第１，第２のダイオード１６，１７を削除してもよい。この場合、本実施形態の静電気放電保護回路１０における面積は、従来の静電気放電保護回路１００における面積と比較し、第１，第２のダイオード１６，１７が占める面積分だけ小さな面積で済む。
【図面の簡単な説明】
【００４６】
【図１】本発明の一実施形態の静電気放電保護回路の構成を示す図である。
【図２】特許文献１に提案された静電気放電保護回路の構成を示す図である。
【図３】図２に示す３つのインバータに代えて１つのインバータを備えた静電気放電保護回路の構成を示す図である。
【図４】図３に示す静電気放電保護回路における波形を示す図である。
【符号の説明】
【００４７】
１０  静電気放電保護回路
１０＿１  第１の電源ライン
１０＿２  第２の電源ライン
１１  第１の時定数回路
１１ａ，１２ａ  抵抗
１１ｂ，１２ｂ  キャパシタ
１２  第２の時定数回路
１３  Ｐチャンネルトランジスタ
１４  第１のＮチャンネルトランジスタ
１５  第２のＮチャンネルトランジスタ
１６  第１のダイオード
１７  第２のダイオード
１８  第３のダイオード
２０  内部回路
【図１】
2009021332.tif 000003
【図２】
2009021332.tif 000004
【図３】
2009021332.tif 000005
【図４】
2009021332.tif 000006