(57)【要約】【課題】２つの基板を貼り合わせた際に、それ以降の工程における基板の剥がれやエッジの欠けなどを回避可能にする。【解決手段】デバイス基板１１と支持基板１７を貼り合わせるに当たって、支持基板１７に凹部１９を形成し、当該凹部１９にデバイス基板１１を嵌め込み、デバイス基板１１の端面が露出しないようにすることにより、裏面側の薄膜化工程において発生する、デバイス基板１１の支持基板１７からの剥がれやデバイス基板１１のエッジ部の欠けや割れを回避する。【選択図】図３
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【特許請求の範囲】
【請求項１】
２つの基板を貼り合わせる工程を有する半導体装置の製造方法であって、
前記２つの基板の一方の基板に凹部を形成し、
前記凹部に前記２つの基板の他方の基板を嵌め込むことによって前記２つの基板を貼り合わせる
ことを特徴とする半導体装置の製造方法。
【請求項２】
前記一方の基板をエッチングすることによって前記凹部を形成する
ことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記一方の基板の周縁部に凸部を形成することによって前記凹部を形成する
ことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記凸部をＣＶＤ法、スパッタ法あるいは塗布法を用いた膜生成によって形成する
ことを特徴とする請求項３記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に２つの基板を貼り合わせる工程を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年の半導体高集積化に伴い、固体撮像素子においても、画素数の増加、画素の微細化が進んでいる。その一方で、画素数の増加、画素の微細化に伴って感度が低下するなど特性劣化が大きな問題になりつつある。
【０００３】
例えば、ＣＭＯＳ(Complementary Metal Oxide Semiconductor)イメージセンサに代表されるＸ−Ｙアドレス型固体撮像素子において、配線層を通してフォトダイオードに入射光を取り込む画素構造では、マイクロレンズによって集約される光の一部が配線によっては跳ねられてしまうため、以下のような様々な問題が生じてしまう。
【０００４】
・配線によって跳ねられた分だけ光量が減り感度が劣化する。
・配線によって跳ねられた光の一部が隣接する画素のフォトダイオードに入り混色が起きる。
・フォトダイオード上の配線レイアウトに制約が生じる。
・配線数が更に増加したＣＭＯＳプロセスでＣＭＯＳイメージセンサを作ろうとした場合に、マイクロレンズからフォトダイオードの受光面までの距離が遠くなり感度面より不利となる。
【０００５】
上記の様々な問題を解決するために、例えば図１６に示すように、フォトダイオード１０１が形成されたシリコン層（半導体基板）１０２の一方の面（表面）側に配線層１０３を形成し、他方の面（裏面）側からマイクロレンズ１０５を通して可視光を取り込む裏面受光型の画素構造とすることで、受光面を考慮した配線を不要とし、画素の配線の自由度を高めるようにしたＣＭＯＳイメージセンサに代表されるＸ−Ｙアドレス型固体撮像素子、即ち裏面照射型の固体撮像素子が提案されている（例えば、特許文献１参照）。
【０００６】
【特許文献１】特開２００３−３１７８５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、上述した裏面照射型の固体撮像素子では、半導体基板１０２の裏面側より入射光を取り込む構造であるために、半導体基板１０２の表面側に回路素子やフォトダイオード等を形成した後、半導体基板１０２の裏面側を薄膜化する工程が必要となる。
【０００８】
しかしながら、半導体基板１０２の裏面側を薄膜化すると、基板固有のストレスのために平坦性が得られず、また機械的強度も劣化する。そこで、このような問題を解決する１つの方法として、図１６に示すように、半導体基板１０２の裏面側を薄膜化する前に、半導体基板１０２の表面側、即ち配線層１０３側を支持基板１０４に貼り合わせるようにしている。
【０００９】
このように、半導体基板１０２と支持基板１０４を貼り合わせた場合は、図１７に示すように、両基板１０２，１０４間に配線層１０３および接着剤１０６が介在することにより、両基板１０２，１０４の周縁部間に隙間が生じるとともに、半導体基板１０２の端面が露出するために、半導体基板１０２が剥がれたり、半導体基板１０２のエッジが欠けたりし易くなる。
【００１０】
以上では、裏面照射型の固体撮像素子を製造する場合を例に挙げて説明したが、半導体基板の端面が露出することに伴う半導体基板の剥がれやエッジの欠け等の問題は、固体撮像素子の場合に限らず、２つの基板を貼り合わせる工程を有する半導体装置の製造方法全般について言えることである。
【００１１】
そこで、本発明は、２つの基板を貼り合わせた際に、それ以降の工程における基板の剥がれやエッジの欠けなどを回避することが可能な半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明による半導体装置の製造方法は、２つの基板を貼り合わせる工程を有する半導体装置の製造方法であって、前記２つの基板の一方の基板に凹部を形成し、前記凹部に前記２つの基板の他方の基板を嵌め込むことによって前記２つの基板を貼り合わせるようにする。
【００１３】
上記の製造方法において、一方の基板に形成した凹部に、他方の基板を嵌め込むことによって両基板を貼り合わせることにより、他方の基板の端面が露出しないために、他方の基板の機械的強度、密着性が向上する。
【発明の効果】
【００１４】
本発明によれば、２つの基板を貼り合わせた際の他方の基板の機械的強度、密着性が向上するために、例えば他方の基板の薄膜化工程において発生する当該他方の基板の剥がれやエッジ部の欠けや割れを回避できる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００１６】
ここでは、本発明の一実施形態に係る半導体装置の製造方法について、裏面照射型の固体撮像素子の製造方法の場合を例に挙げて説明するものとする。
【００１７】
［実施例１］
図１乃至図４の工程図を用いて、実施例１に係る裏面照射型固体撮像素子の製造方法について説明する。
【００１８】
まず、図１に示すように、半導体基板、例えばシリコン基板１１の表面の所定の位置にフォトダイード（ＰＤ）１２を形成する。そして、単結晶シリコン層上の所定の位置に絶縁膜（図示せず）を介してゲート電極１３，１４と対のソース領域およびドレイン領域からなるＭＯＳ型のトランジスタＴｒ１およびＣＭＯＳ型のトランジスタＴｒ２をそれぞれ形成する。
【００１９】
次に、図２に示すように、ＭＯＳ型トランジスタＴｒ１及びＣＭＯＳ型のトランジスタＴｒ２と対応する位置に絶縁膜１５を介して例えばＣｕ配線にて多層配線の配線層１６を形成する。ここでは、Ｃｕ配線にて多層配線を形成しているが、Ａｌ配線、Ａｇ配線、Ａｕ配線、Ｗ配線、或いは、それらの化合物による配線にて多層配線を形成するようにしても構わない。
【００２０】
フォトダイオード１２、トランジスタＴｒ１，Ｔｒ２、多層配線、コンタクト部、ビア（Ｖｉａ）を形成する際には、レジストパターンニングを行い、イオンインプラやエッチングを行う工程が必要である。
【００２１】
次に、パシベーション膜としてプラズマＳｉＮ膜を形成後、配線層１６を含むシリコン基板（以下、「デバイス基板」と記述する）１１と支持基板１７（図３参照）の貼り合わせを行うことになる。
【００２２】
ここで、デバイス基板１１と支持基板１７を単純に貼り合わせたのでは、先述したように、デバイス基板１１の端面が露出し、それ以降の工程におけるデバイス基板１１の剥がれやエッジの欠けなどの要因となる。
【００２３】
そこで、支持基板１７としてデバイス基板１１よりもサイズが大きいものを用い、デバイス基板１１と支持基板１７の貼り合わせ前に、図３に示すように、支持基板１７にその周縁部を凸部１８として、配線層１６を含むデバイス基板１１の厚さに対応した深さ、例えば当該厚さに等しい深さで、デバイス基板１１と同じサイズの凹部１９を形成する。
【００２４】
支持基板１７に凹部１９を形成するに当たっては、支持基板１７の周縁部をレジストで覆い、ＣＦｘ系、Ｃｌ系、ＨＢｒ系の単独、或いはその組み合わせガスによるドライエッチング或いはＨＦ／ＨＮＯ３系、ＨＦ／ＨＮＯ３／ＣＨ３ＣＯＯＨ系薬液によるウエットエッチィングによって凹部１９を形成する。レジストマスクに代えて、ＳｉＯ２マスク、ＳｉＮマスクを用いることも可能である。
【００２５】
その後、図４に示すように、例えばベンゾシクロブテン（ＢＣＢ）を接着剤２０として支持基板１７の凹部１９内に塗布し、当該凹部１９にデバイス基板１１を嵌め込む。ここでは、デバイス基板１１を支持基板１７の凹部１９に完全に埋め込み、デバイス基板１１の上面が支持基板１７の凸部１８の上端の高さになるようにしている。
【００２６】
ここで、接着剤２０による貼り合わせは、多層配線としてＡｌ配線やＣｕ配線等を用いた場合は、配線層１６の劣化温度よりも低い温度で実施することが求められる。具体的には、４５０℃以下の温度領域での実施が望ましい。
【００２７】
接着剤２０としては、一例として、ベンゾシクロブテン（ＢＣＢ）からなる塗布型の接着剤を用いる。ベンゾシクロブテンは、１５０〜２５０℃といった低温にて架橋反応（硬化）が進行する特性を有している。また、ベンゾシクロブテンは、耐薬品性が高い特性を有しており、例えば薬液により侵食（エッチング）され難く、接着強度が確保できる。
【００２８】
上述したように、デバイス基板１１と支持基板１７を貼り合わせるに当たって、支持基板１７に凹部１９を形成し、当該凹部１９にデバイス基板１１を嵌め込み、デバイス基板１１の端面が露出しないようにすることにより、デバイス基板１１の機械的強度、密着性が向上するために、裏面側の薄膜化工程において発生する、デバイス基板１１の支持基板１７からの剥がれやデバイス基板１１のエッジ部の欠けや割れも起きることなく、安定した薄膜化を行うことができる。
【００２９】
なお、本実施例１では、デバイス基板１１を支持基板１７の凹部１９に完全に埋め込むようにしたが、完全に埋め込む構成に限られるものではなく、図５に示すように、デバイス基板１１の途中まで（一部が露出する程度）、好ましくはデバイス基板１１の基板自体の半分程度まで凹部１９に埋め込むようにしてもよい。
【００３０】
このように、デバイス基板１１の途中まで支持基板１７の凹部１９に埋め込むようにした場合であっても、実施例１の場合と同様に、デバイス基板１１の端面が露出しないために、以降の工程、特に薄膜化の工程におけるデバイス基板１１の支持基板１７からの剥がれやデバイス基板１１のエッジ部の欠けや割れを防止できる。
【００３１】
なお、デバイス基板１１を支持基板１７に貼り合わせた後に、デバイス基板１１の裏面を研磨して薄膜化するが、途中まで埋め込む場合は、研磨領域のみを支持基板１７より出っ張らしておくと、凸部１８の上端まで研磨すればよいことになるために、デバイス基板１１を一定の膜厚に制御し易くなる。
【００３２】
［実施例２］
図６乃至図１０の工程図を用いて、実施例２に係る裏面照射型固体撮像素子の製造方法について説明する。図６乃至図１０において、図１乃至図４と同等部分には同一符号を付して示している。
【００３３】
まず、図６に示すように、半導体基板、例えばシリコン基板１１の表面の所定の位置にフォトダイード（ＰＤ）１２を形成する。そして、単結晶シリコン層上の所定の位置に絶縁膜（図示せず）を介してゲート電極１３，１４と対のソース領域およびドレイン領域からなるＭＯＳ型のトランジスタＴｒ１およびＣＭＯＳ型のトランジスタＴｒ２をそれぞれ形成する。
【００３４】
次に、図７に示すように、ＭＯＳ型トランジスタＴｒ１及びＣＭＯＳ型のトランジスタＴｒ２と対応する位置に絶縁膜１５を介して例えばＣｕ配線にて多層配線の配線層１６を形成する。ここでは、Ｃｕ配線にて多層配線を形成しているが、Ａｌ配線、Ａｇ配線、Ａｕ配線、Ｗ配線、或いは、それらの化合物による配線にて多層配線を形成するようにしても構わない。
【００３５】
フォトダイオード１２、トランジスタＴｒ１，Ｔｒ２、多層配線、コンタクト部、バイアを形成する際には、レジストパターンニングを行い、イオンインプラやエッチングを行う工程が必要である。
【００３６】
レジストパターンニング時は、シリコン基板１１のエッジ部とキャリアとの接触時のコンタミやダストの発生を抑制するために、通常、レジストはエッジカットを行っている。すなわち、レジストを予め除去することで回避している。一例として、２ｍｍでエッジカットを実施する。エッジカットがある状態でドライエッチングを行うと、当然ながら段差が生じる。
【００３７】
また、デバイスサイスの微細化（特に０．２５μｍ以降のＣＭＯＳ世代）により、レジストパターンニングを行う際のフォーカス余裕度がシリコン基板１１の平坦性に大きく依存するため、緩和する手段として、ゲート形成後、即ちコンタクト部のレジストパターンニング前、さらには、配線の形成においても、層間絶縁膜の平坦化プロセスを行うことが必須である。
【００３８】
平坦化プロセスとしては、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）が主流である。このプロセスの問題点としては、原理上、シリコン基板１１の周縁部に研磨時の加重が集中し、過研磨が発生する。
【００３９】
このように、エッジカットがある状態でドライエッチングや、平坦化プロセスでの周縁部の過研磨により、図８に示すように、シリコン基板１１の周縁部では配線層１６の層間膜が薄くなってしまう。
【００４０】
次に、パシベーション膜としてプラズマＳｉＮ膜を形成後、接着剤２０を用いて配線層１６を含むデバイス基板１１と支持基板１７の貼り合わせを行うことになるのである。ここで、接着剤２０による貼り合わせは、多層配線としてＡｌ配線やＣｕ配線等を用いた場合は、配線層１６の劣化温度よりも低い温度で実施することが求められる。具体的には、４５０℃以下の温度領域での実施が望ましい。
【００４１】
接着剤１７としては、一例として、ベンゾシクロブテン（ＢＣＢ）からなる塗布型の接着剤を用いる。ベンゾシクロブテンは、１５０〜２５０℃といった低温にて架橋反応（硬化）が進行する特性を有している。また、ベンゾシクロブテンは、耐薬品性が高い特性を有しており、例えば薬液により侵食（エッチング）され難く、接着強度が確保できる。
【００４２】
ところで、デバイス基板１１と支持基板１７を単純に貼り合わせたのでは、デバイス基板１１の端面が露出し、それ以降の工程におけるデバイス基板１１の剥がれやエッジの欠けなどの要因となる。しかも、接着剤１７を使用してデバイス基板１１を支持基板１７に単純に貼り付けた場合、図１１に示すように、デバイス基板１１のエッジ部はナイフ形状となるために、チィッピングし易く、強度も非常に弱い。
【００４３】
すなわち、デバイス基板１１を搬送する際、デバイス基板１１をキャリアに入れるが、キャリアと接触することにより、デバイス基板１１の欠けや割れが生じる懸念がある。また、デバイス基板１１の裏面側の薄膜化工程において機械的強度が弱いことに起因するデバイス基板１１の欠けも発生し、さらにはその副作用として、デバイス基板１１の表面には破片起因のスクラッチやキズが入る懸念がある。
【００４４】
また、デバイス基板１１の欠けや割れによって配線が露出するが、配線材料としてＣｕを使用した場合、Ｃｕは酸化膜、Ｓｉ中の拡散速度が速く、容易にトランジスタＴｒ１，Ｔｒ２のゲート酸化膜まで到達して界面準位を増加させ、その結果、信頼性を劣化させてしまう。加えて、フォトダーオード１２部分の接合領域にて深い準位を形成することで、その部分が電子−ホールの発生準位となり、イメージャー特有の暗電流を増加させてしまう。
【００４５】
すなわち、Ｃｕ原子の拡散は著しく固体撮像素子のデバイス特性を劣化させてしまう。したがって、デバイス基板１１の搬送時のデバイス基板１１とキャリアとの接触によるデバイス基板１１のエッジ形状に起因するデバイス基板１１の欠けや割れを回避することが必要である。
【００４６】
そこで、支持基板１７としてデバイス基板１１よりもサイズが大きいものを用い、デバイス基板１１と支持基板１７の貼り合わせ前に、図９に示すように、支持基板１７にその周縁部を凸部１８として、配線層１６を含むデバイス基板１１の厚さに対応した深さ、例えば当該厚さに等しい深さで、デバイス基板１１と同じサイズの凹部１９を形成する。
【００４７】
支持基板１７に凹部１９を形成するに当たっては、支持基板１７の周縁部をレジストで覆い、ＣＦｘ系、Ｃｌ系、ＨＢｒ系の単独、或いはその組み合わせガスによるドライエッチング或いはＨＦ／ＨＮＯ３系、ＨＦ／ＨＮＯ３／ＣＨ３ＣＯＯＨ系薬液によるウエットエッチィングによって凹部１９を形成する。レジストマスクに代えて、ＳｉＯ２マスク、ＳｉＮマスクを用いることも可能である。
【００４８】
その後、図１０に示すように、例えばベンゾシクロブテン（ＢＣＢ）を接着剤２０として支持基板１７の凹部１９内に塗布し、当該凹部１９にデバイス基板１１を嵌め込む。ここでは、デバイス基板１１を支持基板１７の凹部１９に完全に埋め込み、デバイス基板１１の上面が支持基板１７の凸部１８の上端の高さになるようにしている。
【００４９】
上述したように、デバイス基板１１と支持基板１７を貼り合わせるに当たって、支持基板１７に凹部１９を形成し、当該凹部１９にデバイス基板１１を嵌め込み、デバイス基板１１の端面が露出しないようにすることにより、デバイス基板１１の機械的強度、密着性が向上するために、裏面側の薄膜化工程において発生する、デバイス基板１１の欠けや割れも起きることなく、安定した薄膜化を行うことができる。
【００５０】
また、支持基板１７に凹部１９にデバイス基板１１を埋め込むことにより、単純にデバイス基板１１を支持基板１７に貼り合わせたときに形成されるデバイス基板１１のエッジ部のナイフ形状（図１１参照）を回避できるために、デバイス基板１１の搬送やキャリアとデバイス基板１１との接触の際に発生する、デバイス基板１１の欠けや割れを回避することができる。
【００５１】
因みに、デバイス基板１１の端面が露出していると、デバイス基板１１の搬送時に、デバイス基板１１をキャリアに入れる際にキャリアと接触することで、デバイス基板１１のエッジ部の欠けや割れが生じる可能性がある。さらには、裏面側の薄膜化工程において、機械的強度が弱いことに起因して、デバイス基板１１が欠けたり、割れたりする可能性があり、その破片により２次的に研磨面にスクラッチやキズが入ってしまう。
【００５２】
また、配線の低抵抗化、信頼性の向上を図る目的で、配線材料として例えばＣｕを用いた場合において、デバイス基板１１の欠けや割れにより配線層１６のＣｕ配線が露出すると、先述したように、Ｃｕ原子の拡散は著しく固体撮像素子のデバイス特性を劣化させてしまうために、それ以降のデバイス試作が不可能になるばかりではなく、特性面でも許容しがたい。よって、支持基板１７と貼り合わせたときのデバイス基板１１の欠けや割れを回避する必要がある。
【００５３】
なお、本実施例２では、デバイス基板１１を支持基板１７の凹部１９に完全に埋め込むようにしたが、完全に埋め込む構成に限られるものではなく、実施例１の場合と同様に、デバイス基板１１の途中まで、好ましくはデバイス基板１１の基板自体の半分程度まで凹部１９に埋め込むようにしてもよい（図５参照）。
【００５４】
また、本実施例２では、デバイス基板１１については、配線層１６の層間膜が薄くなっている周縁領域をそのままにして支持基板１７の凹部１９に埋め込むようにしたが、デバイス基板１１の周縁部をエッチングして、図１２（Ａ），（Ｂ）に示すように、周縁領域を基板途中まで切り取ったり、周縁領域を基板ごと切り取ったりした後、図１３（Ａ），（Ｂ）に示すように、デバイス基板１１を支持基板１７の凹部１９に途中まで埋め込む構成を採ることも可能である。
【００５５】
図１２（Ａ）に示すように、デバイス基板１１の周縁領域を基板途中まで切り取って支持基板１７の凹部１９に埋め込む構成を採る場合は、デバイス基板１１と支持基板１７のウエハサイズ（基板サイズ）を同じにすることが可能になる。なお、図１２（Ｂ）に示すように、デバイス基板１１の周縁領域を基板ごと切り取って支持基板１７の凹部１９に埋め込む構成を採る場合は、デバイス基板１１を支持基板１７の凹部１９に完全に埋め込むことも可能になる。
［実施例３］
図１４および図１５の工程図を用いて、実施例２に係る裏面照射型固体撮像素子の製造方法について説明する。図１４および図１５において、図９および図１０と同等部分には同一符号を付して示している。
【００５６】
本実施例３に係る製造方法は、デバイス基板１１を埋め込むための支持基板１７の凹部１９の形成の仕方の点で、実施例１，２に係る製造方法と異なっている。したがって、以下では、デバイス基板１１と支持基板１７の貼り合わせ前と貼り合わせ後の工程について説明する。貼り合わせ前の工程については、実施例１，２の場合と同じである。
【００５７】
貼り合わせ前の固定において、支持基板１７としてデバイス基板１１よりもサイズが大きいものを用い、図１２４示すように、支持基板１７の周縁部にＣＶＤ法、スパッタ法あるいは塗布法を用いた膜生成により、配線層１６を含むデバイス基板１１の厚さに対応した高さ、例えば当該厚さに等しい高さの凸部２１を形成する。
【００５８】
より具体的には、凸部２１を形成する膜としては、例えば、プラズマＳｉＮ、ＳｉＯ膜が適用可能であり、支持基板１７の表面全面に例えば４μｍ程度の膜厚で成膜した後、外周部をレジストで覆い、デバイス基板１１の埋め込み部分を、ドライエッチィング或いはウエットエッチィングにて加工することによって凸部２１を形成する。
【００５９】
このように、支持基板１７の周縁部に膜形成の技術によって凸部２１を形成することにより、支持基板１７上のデバイス基板１１の埋め込み部分には、当該デバイス基板１１の厚さに対応した深さ、例えば当該厚さに等しい深さの凹部１９が形成される。
【００６０】
その後、図１５に示すように、例えばベンゾシクロブテン（ＢＣＢ）を接着剤２０として支持基板１７の凹部１９内に塗布し、当該凹部１９にデバイス基板１１を嵌め込む。ここでは、デバイス基板１１を支持基板１７の凹部１９に完全に埋め込み、デバイス基板１１の上面が支持基板１７の凸部２１の上端の高さになるようにしている。
【００６１】
上述したように、デバイス基板１１と支持基板１７を貼り合わせるに当たって、支持基板１７の周縁部に凸部２１を形成することによってデバイス基板１１の埋め込み部分に凹部１９を形成し、当該凹部１９にデバイス基板１１を嵌め込み、デバイス基板１１の端面が露出しないようにすることにより、実施例２の場合と同様の作用効果を得ることができる。
【００６２】
すなわち、デバイス基板１１の機械的強度、密着性が向上するために、裏面側の薄膜化工程において発生する、デバイス基板１１の欠けや割れも起きることなく、安定した薄膜化を行うことができる。また、単純にデバイス基板１１を支持基板１７に貼り合わせたときに形成されるデバイス基板１１のエッジ部のナイフ形状（図１１参照）を回避できるために、デバイス基板１１の搬送やキャリアとデバイス基板１１との接触の際に発生する、デバイス基板１１の欠けや割れを回避することができる。
【００６３】
本実施例３の場合にも、実施例１，２の場合と同様に、デバイス基板１１の途中まで支持基板１９の凹部１９に埋め込むようにしてもよいし（図５参照）、また、実施例２の場合同様に、デバイス基板１１の周縁部をエッチングしてから、支持基板１７の凹部１９に埋め込むようにしてもよい（図１２、図１３参照）。
【００６４】
なお、上記実施形態では、裏面照射型の固体撮像素子の製造方法に適用した場合を例に挙げて説明したが、本発明は、裏面照射型の固体撮像素子の製造方法への適用に限られるものではなく、一方の基板にメモリ回路を形成し、他方の基板にロジック回路を形成し、これら基板を貼り合わせる場合など、２つの基板を貼り合わせる工程を有する半導体装置の製造方法全般に対して適用可能である。
【図面の簡単な説明】
【００６５】
【図１】本発明の実施例１に係る固体撮像素子の製造方法を示す工程図（その１）である。
【図２】本発明の実施例１に係る固体撮像素子の製造方法を示す工程図（その２）である。
【図３】本発明の実施例１に係る固体撮像素子の製造方法を示す工程図（その３）である。
【図４】本発明の実施例１に係る固体撮像素子の製造方法を示す工程図（その４）である。
【図５】実施例１の変形例に係る固体撮像素子の製造方法を示す工程図である。
【図６】本発明の実施例２に係る固体撮像素子の製造方法を示す工程図（その１）である。
【図７】本発明の実施例２に係る固体撮像素子の製造方法を示す工程図（その２）である。
【図８】本発明の実施例２に係る固体撮像素子の製造方法を示す工程図（その３）である。
【図９】本発明の実施例２に係る固体撮像素子の製造方法を示す工程図（その４）である。
【図１０】本発明の実施例２に係る固体撮像素子の製造方法を示す工程図（その５）である。
【図１１】デバイス基板を支持基板に単純に貼り付けた場合にデバイス基板のエッジ部がナイフ形状となる様子を示す断面図である。
【図１２】実施例２の変形例に係る固体撮像素子の製造方法のデバイス基板と支持基板の貼り合わせ前の工程図である。
【図１３】実施例２の変形例に係る固体撮像素子の製造方法のデバイス基板と支持基板の貼り合わせ後の工程図である。
【図１４】本発明の実施例３に係る固体撮像素子の製造方法のデバイス基板と支持基板の貼り合わせ前の工程図である。
【図１５】本発明の実施例３に係る固体撮像素子の製造方法のデバイス基板と支持基板の貼り合わせ後の工程図である。
【図１６】裏面照射型の固体撮像素子の概略を示す断面図である。
【図１７】従来技術の問題点の説明に供する図である。
【符号の説明】
【００６６】
１１…デバイス基板（シリコン基板）、１２…フォトダイード（ＰＤ）、１３，１４…ゲート電極、１６…配線層、７１…支持基板、１８，２１…凸部、１９…凹部、２０…接着剤、Ｔｒ１…ＭＯＳ型のトランジスタ、Ｔｒ２…ＣＭＯＳ型のトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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