(57)【要約】【課題】  ＰＯＮにおいて独立に上り信号と下り信号のビットレートを設定でき、同期確率のための処理が簡易でしかも低コストを達成できるようにする。【解決手段】  本発明の上り信号タイミング制御方法はＰＯＮに適用できる。この方法は、端末装置からセンタ装置への上り光信号のタイミングを、理想的なタイミングに制御するものである。センタ装置は端末装置へ理想的なタイミングに同期している光クロックパルスを送信し、端末装置は到来した光クロックパルスを遅延制御して返信する。センタ装置は理想的なタイミングと返信された光クロックパルスとのタイミングずれを検出し、送信する光クロックパルスの波形にタイミングずれ情報を少なくとも含むデジタルデータを反映させる。端末装置は到来したデジタルデータに応じて受信した光クロックパルスに対する遅延制御を行う。センタ装置は、上述のタイミングずれが閾値以下のときにタイミング制御の完了を捉える。【選択図】      図１
2009077222.tif 000002
【特許請求の範囲】
【請求項１】
端末装置からセンタ装置への上り光信号のタイミングを上記センタ装置が意図しているタイミングに制御する上り信号タイミング制御方法において、
上記センタ装置から端末装置へ、上記タイミングに同期している光クロックパルスを送信し、
上記端末装置は、上記光クロックパルスを遅延制御して上記センタ装置に返信し、
上記センタ装置は、上記タイミングと返信された上記光クロックパルスとのタイミングのずれを検出して、そのタイミングずれ情報を少なくとも含むデジタルデータを形成し、送信する上記光クロックパルスの波形にそのデジタルデータを反映して送信すると共に、上記端末装置は、受信した上記光クロックパルスに反映されているデジタルデータを抽出し、抽出したデジタルデータに含まれているタイミングずれ情報に応じて上記遅延制御を行い、
上記センタ装置は、上記タイミングと返信された上記光クロックパルスとのタイミングのずれが閾値以下のときに、上り光信号のタイミング制御の完了を捉える
ことを特徴とする上り信号タイミング制御方法。
【請求項２】
上記センタ装置が複数の端末装置を収容し、
上記センタ装置は、上記光クロックパルスに反映するデジタルデータに、制御対象の上記端末装置の識別情報を含めて送信し、
上記端末装置は、上記デジタルデータに含まれている識別情報に基づき、自己が制御対象の端末装置か否かを識別する
ことを特徴とする請求項１に記載の上り信号タイミング制御方法。
【請求項３】
上記センタ装置は、制御対象の上記端末装置を順次切り替えて、全ての上記端末装置について上り光信号のタイミング制御を実行させることを特徴とする請求項１又は２に記載の上り信号タイミング制御方法。
【請求項４】
１又は複数の端末装置がセンタ装置に収容され、上記各端末装置及び上記センタ装置がＰＯＮを構成している光通信ネットワークシステムにおける上記センタ装置において、
現在の制御対象の上記端末装置から上記センタ装置への上り信号のタイミングに同期している光クロックパルスを生成し、上記光クロックパルスの波形に、制御対象の上記端末装置を制御するためのデジタルデータを反映した光信号を、現在の制御対象の上記端末装置へ送信する光クロックパルス生成送信手段と、
上記タイミングと、制御対象の上記端末装置から、遅延制御されて返信された上記光クロックパルスのタイミングのずれを検出するタイミング比較手段と、
検出されたタイミングのずれが閾値より大きいときに、上記光クロックパルス生成送信手段が、送信する上記光クロックパルスに反映するデジタルデータにそのタイミングずれ情報を含めて上記端末装置に送信させるタイミングずれ情報付加手段と、
検出されたタイミング制御の完了を認識するタイミング制御完了認識手段と
を有することを特徴とするセンタ装置。
【請求項５】
１又は複数の端末装置がセンタ装置に収容され、上記各端末装置及び上記センタ装置がＰＯＮを構成している光通信ネットワークシステムにおける上記端末装置において、
上記センタ装置から到来した光クロックパルスを返信する光クロックパルス返信手段と、上記センタ装置から到来した光クロックパルスに反映されているデジタルデータを抽出し、そのデジタルデータに含まれている情報に応じて、返信する上記光クロックパルスを遅延させる遅延手段と
を有することを特徴とする端末装置。
【請求項６】
１又は複数の端末装置がセンタ装置に収容され、上記各端末装置及び上記センタ装置がＰＯＮを構成している光通信ネットワークシステムにおいて、
上記センタ装置として、請求項４に記載のセンタ装置を適用すると共に、
上記各端末装置として、請求項５に記載の端末装置を適用した
ことを特徴とする光通信ネットワークシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、端末装置、センタ装置、光通信ネットワークシステム及び上り信号タイミング制御方法に関し、例えば、ＰＯＮ（Ｐａｓｓｉｖｅ  Ｏｐｔｉｃａｌ  Ｎｅｔｗｏｒｋ）において、センタ（中央局）装置と複数の端末装置との間で時分割多重（ＴＤＭ：Ｔｉｍｅ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅｘｉｎｇ）方式を利用して双方向通信するための双方向時分割多重光通信ネットワークシステム（特に、端末装置からセンタ装置に向けた上り信号の同期確立のためのタイムスロット制御方法及びこの制御方法を実現する構成）に適用し得るものである。
【背景技術】
【０００２】
ブロードバンド通信の実現により、誰でも、高速、高品質な通信を安価で利用できる環境がほぼ整ったと考えられている。加入者系光アクセスネットワークとして注目されているＧＥ−ＰＯＮ（Ｇｉｇａｂｉｔ  Ｅｔｈｅｒｎｅｔ（登録商標）−Ｐａｓｓｉｖｅ  Ｏｐｔｉｃａｌ  Ｎｅｔｗｏｒｋ）では、ＯＬＴ（Ｏｐｔｉｃａｌ  Ｌｉｎｅ  Ｔｅｒｍｉｎａｌ）から端末側への下りの信号にはパケット多重された信号を同時配信し、ＯＮＵ（Ｏｐｔｉｃａｌ  Ｎｅｔｗｏｒｋ  Ｕｎｉｔ）側で、自他信号識別を行うことで、適切な信号の受信を可能にしている。しかし、上り信号（ＯＮＵからＯＬＴへの信号）は、光分岐装置での信号衝突を避けるために、ＴＤＭＡ（時分割多重アクセス：Ｔｉｍｅ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅ  Ａｃｃｅｓｓ）に基づく複雑な制御が施されており、高負荷時には、上下同一ビットレートでの通話が困難である。今後はＰｅａｒ−ｔｏ―Ｐｅａｒに代表されるファイル共有などのアプリケーションの出現により、各加入者側からのトラヒックの増加が予測されるため、双方向帯域保障を可能とする、新たな光アクセスネットワークを低コストで実現することが望まれており、特許文献１、２、３のようなものが提案されている。
【０００３】
特許文献１に記載のネットワークは、局側装置と、複数の伝送路の中のひとつの伝送路を解して局側装置と、信号の送受信を行う加入者装置とを有し、加入者側装置に、現在どの伝送路を使用しているかを表す運用形情報及び予備系における故障を表す予備系状態情報を局側装置に送信する伝送路情報送信手段を備え、上記局側装置に上記運用系情報及び予備系状態情報を受信し、伝送路の状態を監視する伝送路監視手段を備えて成ることを特徴としている。実施例で挙げられているネットワーク構成は、局側装置と光加入者線終端部を光加入者線とを介してスターカプラによる分岐を経て、下り信号の多重方式にＴＤＭ（Ｔｉｍｅ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅｘｉｎｇ）、上りバースト信号の多重にＴＤＭＡ（Ｔｉｍｅ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅ  Ａｃｃｅｓｓ）、双方向伝送方式にＴＣＭ（Ｔｉｍｅ  Ｃｏｍｐｒｅｓｓｉｏｎ  Ｍｕｌｔｉｐｌｅｘｉｎｇ）を用いる光バースト信号多重伝送システムであり、光伝送路を２重化構成とした例を示している。現在このように局側装置と、光加入者線終端部を光加入者線とを介してスターカプラによる分岐を経て構成される光ネットワークは、ＰＯＮと呼ばれており、特に、１芯双方向ＰＯＮは、低コストでＦＴＴＨを実現することができるため、近年盛んに研究されている。
【０００４】
特許文献２の光アクセスネットワークシステムは、システムを構成するＯＮＵを高速化せずに、従来のＰＯＮを利用した光アクセスネットワークシステムと互換性を持たせたまま、下り信号の容量を増大させることが可能であるという特徴を有している。
【０００５】
非特許文献１では、近年注目を浴びているＴＤＭ方式による光アクセスネットワークシステムとして、ＧＥ−ＰＯＮを用いたシステムが説明されている。ＧＥ−ＰＯＮの大きなメリットは、ＯＬＴとＯＮＵの間の１Ｇｂｉｔ／ｓｅｃの帯域を確保できることであり、近年の加入者トラヒックの増加に伴い、普及が進んでいる。
【０００６】
さらに、ＮＧＮ（Ｎｅｘｔ  Ｇｅｎｅｒａｔｉｏｎ  Ｎｅｔｗｏｒｋ）で注目されているように、今後は全てのメディアがＩＰに統合化されるため、近い将来、各加入者宅からの送受信でさえ、数百Ｍ〜１Ｇｂｉｔ／ｓｅｃの帯域が常時必要となる時代が来ることは容易に予想され、統計多重効果に基づくＧＥ−ＰＯＮにとって代わる新たな高速アクセスネットワークが安価で提供されるべきであると考えられる。
【０００７】
特許文献３に記載のシステムは、チャンネルごとに異なる波長が割り当てられており、このため、各チャンネルは、上述のＴＤＭに基づくＰＯＮのような同期の確立を必要とせず、独立に上り信号と下り信号とを同一のビットレートに設定することが可能であるため、システムの構成がＴＤＭに基づくＰＯＮに比較して簡単になることを特徴とする。
【特許文献１】特開２０００−４９７０２号公報
【特許文献２】特開平１１−２９８４３０号公報
【特許文献３】特開２００４−２２２２５５号公報
【非特許文献１】「ＧＥ−ＰＯＮ技術、第３回ＤＢＡ機能」、ＮＴＴ技術ジャーナル、２００５年１０月号、ｐｐ．６７−７０
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献２に記載の光アクセスネットワークシステムは、予めＰＯＮを構成する光分岐合成器（スターカプラ）から各ＯＮＵまでの正確な距離を確定させて、事前に上り信号のタイムスロットをそれぞれＯＬＴで認識させ、同期確立を行うためのパラメータ設定などが必要である。
【０００９】
又、非特許文献１に記載のシステムでは、加入者のインタフェース間で１Ｇｂｉｔ／ｓｅｃの帯域を保障するものではなく、例えば、加入者全てで３２台のＯＮＵを共有する場合には、加入者当たり最低３０Ｍｂｉｔ／ｓｅｃ程度しか確保できない。よって、加入者トラヒックが一度に５０Ｍｂｉｔ／ｓｅｃ程度のデータを送受信しようとした場合には、輻輳状態が発生し、パケット衝突などにより、著しくスループットを下げることとなる。このような事態は、ストリーミング配信が身近なものとなった現在、起こる可能性は高いと考えられる。又、非特許文献１に記載のシステムでは、各ＯＮＵからＯＬＴに送信される上り信号の衝突防止のための制御及び、帯域利用効率公平性を保つために必要となる複雑なアルゴリズムに基づいたソフトウェア処理が必須となる。
【００１０】
さらに、特許文献３に記載のＷＤＭ方式によるＰＯＮは、ＯＮＵの数だけの光源をＯＬＴに用意する必要があり、豊當な波長資源が必要となる。豊富な波長資源を確保するには、精密に波長制御された、複数の波長光源を用意する必要があり、実用上コストの顕在化が課題となる。
【００１１】
そのため、定期的な帯域割り当てを行うことなく独立に上り信号と下り信号のビットレートを設定でき、同期確立のための処理が簡易でしかも低コストを達成できる端末装置、センタ装置、光通信ネットワークシステム及び上り信号タイミング制御方法が望まれている。
【課題を解決するための手段】
【００１２】
第１の本発明の上り信号タイミング制御方法は、（１）端末装置からセンタ装置への上り光信号のタイミングを上記センタ装置が意図しているタイミングに制御する上り信号タイミング制御方法において、（２）上記センタ装置から端末装置へ、上記タイミングに同期している光クロックパルスを送信し、（３）上記端末装置は、上記光クロックパルスを遅延制御して上記センタ装置に返信し、（４）上記センタ装置は、上記タイミングと返信された上記光クロックパルスとのタイミングのずれを検出して、そのタイミングずれ情報を少なくとも含むデジタルデータを形成し、送信する上記光クロックパルスの波形にそのデジタルデータを反映して送信すると共に、上記端末装置は、受信した上記光クロックパルスに反映されているデジタルデータを抽出し、抽出したデジタルデータに含まれているタイミングずれ情報に応じて上記遅延制御を行い、（５）上記センタ装置は、上記タイミングと返信された上記光クロックパルスとのタイミングのずれが閾値以下のときに、上り光信号のタイミング制御の完了を捉えることを特徴とする。
【００１３】
第２の本発明のセンタ装置は、（１）１又は複数の端末装置がセンタ装置に収容され、上記各端末装置及び上記センタ装置がＰＯＮを構成している光通信ネットワークシステムにおける上記センタ装置において、（２）現在の制御対象の上記端末装置から上記センタ装置への上り信号のタイミングに同期している光クロックパルスを生成し、上記光クロックパルスの波形に、制御対象の上記端末装置を制御するためのデジタルデータを反映した光信号を、現在の制御対象の上記端末装置へ送信する光クロックパルス生成送信手段と、（３）上記タイミングと、制御対象の上記端末装置から、遅延制御されて返信された上記光クロックパルスのタイミングのずれを検出するタイミング比較手段と、（４）検出されたタイミングのずれが閾値より大きいときに、上記光クロックパルス生成送信手段が、送信する上記光クロックパルスに反映するデジタルデータにそのタイミングずれ情報を含めて上記端末装置に送信させるタイミングずれ情報付加手段と、（５）検出されたタイミング制御の完了を認識するタイミング制御完了認識手段とを有することを特徴とする。
【００１４】
第３の本発明の端末装置は、（１）１又は複数の端末装置がセンタ装置に収容され、上記各端末装置及び上記センタ装置がＰＯＮを構成している光通信ネットワークシステムにおける上記端末装置において、（２）上記センタ装置から到来した光クロックパルスを返信する光クロックパルス返信手段と、上記センタ装置から到来した光クロックパルスに反映されているデジタルデータを抽出し、そのデジタルデータに含まれている情報に応じて、返信する上記光クロックパルスを遅延させる遅延手段とを有することを特徴とする。
【００１５】
第４の本発明の光通信ネットワークシステムは、（１）１又は複数の端末装置がセンタ装置に収容され、上記各端末装置及び上記センタ装置がＰＯＮを構成している光通信ネットワークシステムにおいて、（２）上記センタ装置として、第２の本発明のセンタ装置を適用すると共に、（３）上記各端末装置として、第３の本発明の端末装置を適用したことを特徴とする。
【発明の効果】
【００１６】
本発明の端末装置、センタ装置、光通信ネットワークシステム及び上り信号タイミング制御方法によれば、定期的な帯域割り当てを行うことなく独立に上り信号と下り信号のビットレートを設定でき、同期確立のための処理が簡易でしかも低コストを達成できる。
【発明を実施するための最良の形態】
【００１７】
（Ａ）主たる実施形態
以下、本発明による端末装置、センタ装置、光通信ネットワークシステム及び上り信号タイミング制御方法の一実施形態を、図面を参照しながら詳述する。なお、この実施形態の、光通信ネットワークシステムは、双方向時分割多重光通信ネットワークシステムである。また、この実施形態の端末装置及びセンタ装置は、ＯＮＵ及びＯＬＴである。
【００１８】
（Ａ−１）実施形態の構成
図２は、この実施形態の双方向時分割多重光通信ネットワークシステム１の全体構成を示すブロック図である。
【００１９】
双方向時分割多重光通信ネットワークシステム１は、ＯＬＴ１０１、光スプリッタ１０２、ＯＮＵ１０３を有している。
【００２０】
双方向時分割多重光通信ネットワークシステム１は、光ファイバ網の途中に分岐装置を挿入して、一本のファイバを複数の端末で共有するＰＯＮ（Ｐａｓｓｉｖｅ  Ｏｐｔｉｃａｌ  Ｎｅｔｗｏｒｋ）の構成を有している。
【００２１】
ＯＬＴ１０１は、局側（センタ側）の終端装置（ＯＬＴ：Ｏｐｔｉｃａｌ  Ｌｉｎｅ  Ｔｅｒｍｉｎａｌ）であり、ＯＮＵ１０３は、加入者側の終端装置（ＯＮＵ：Ｏｐｔｉｃａｌ  Ｎｅｔｗｏｒｋ  Ｕｎｉｔ）である。ここでは、双方向時分割多重光通信ネットワークシステム１は、４つのＯＮＵ１０３（１０３−１〜１０３−４）有するものとする。
【００２２】
光スプリッタ１０２は、ＯＬＴ１０１に接続している１本の光ファイバを分岐して、各ＯＮＵ１０３−１〜１０３−４に接続させるものである。なお、光スプリッタ１０２には市販の光スプリッタを用いることができる。
【００２３】
ＯＬＴ１０１と、各ＯＮＵ１０３−１〜１０３−４の間では、時分割多重（ＴＤＭ）による双方向通信を行う。又、下り（ＯＬＴ１０１からＯＮＵ１０３）の通信と、上り（ＯＮＵ１０３からＯＬＴ１０１）の通信において、通信に使用する搬送波の波長を変えることにより、一本の光ファイバを用いて全二重通信をするものとする。以下、下りの通信に使用する搬送波の波長を「λ０」、上りの通信に使用する搬送波の波長を「λ１」として説明する。
【００２４】
図３は、ＯＬＴ１０１の内部構成を示すブロック図である。ＯＬＴ１０１は、ルータ２０１、ＯＴＤＭ多重部２０２、ＯＴＤＭ分離部２０４及び、光サーキュレータ２０３を有している。ルータ２０１は、双方向時分割多重光通信ネットワークシステム１において、上位側ネットワークとの境界に位置する通信装置であり、全て同一のクロックに基づき、下位側ネットワーク（ＯＴＤＭ多重部２０２、ＯＮＵ１０３）へデータが送信される。ここでは、ルータ２０１から、ＯＴＤＭ多重部２０２へは、ＮＲＺ（Ｎｏｎ  Ｒｅｔｕｒｎ  ｔｏ  Ｚｅｒｏ）信号のデータが与えられるものとする。
【００２５】
ＯＴＤＭ多重部２０２は、例えば、ルータ２０１から入力されたＮＲＺ信号をＲＺ（Ｒｅｔｕｒｎ  ｔｏ  Ｚｅｒｏ）信号に変換し、ビットインタリーブすることにより時分割多重された信号を、ＯＮＵ１０３へむけて送信する機能などを担っている。
【００２６】
光サーキュレータ２０３は、一本の伝送路光ファイバにより、複数のＯＮＵ１０３と光信号の送受信を行うために、上り信号に対しては、伝送路の光ファイバへ光信号を送出し、下り信号に対しては、光ファイバを分岐して、ＯＴＤＭ分離部２０４の方路へ光信号を送出する。なお、光サーキュレータ２０３は、例えば、市販の光サーキュレータを用いることができる。
【００２７】
図４は、ＯＴＤＭ多重部２０２の内部構成を示すブロック図である。ＯＴＤＭ多重部２０２は、ＣＷ光源３０１、アイソレータ３０２、３つの変調器３０３（３０３−１〜３０３−４）、３つの１／４遅延器３０４（３０４−１〜３０４−３）、４つのＥＳＷ３０５（３０５−１〜３０５−４）、ＮＲＺ／ＲＺ変換部３０６、ＥＳＷ駆動回路３０７及び、遅延器３０８を有している。ＯＴＤＭ多重部２０２の構成要素３０１〜３０８の機能については後述する動作説明で明らかにする。
【００２８】
図５は、ＮＲＺ／ＲＺ変換部３０６の内部構成を示したブロック図である。ＮＲＺ／ＲＺ変換部３０６は、４つのＯ／Ｅ変換器４０１（４０１−１〜４０１−４）、クロック抽出器４０２、４つの乗算回路４０３（４０３−１〜４０３−４）及び、パルス狭窄器４０４を有している。ＮＲＺ／ＲＺ変換部３０６の構成要素４０１〜４０４の機能については後述する動作説明で明らかにする。
【００２９】
図６は、ＯＴＤＭ分離部２０４の内部構成を示すブロック図である。ＯＴＤＭ分離部２０４は、４つの電圧強度検出器５０１（５０１−１〜５０１−４）、４つのＯ／Ｅ変換器５０２（５０２−１〜５０２−４）、位相差検出部５０３、制御パケット生成部５０４及び、４つのＢＰＤ５０５（５０５−１〜５０５−４）を有している。ＯＴＤＭ分離部２０４の構成要素５０１〜５０５の機能については後述する動作説明で明らかにする。
【００３０】
図７は、制御パケット生成部５０４の内部構成を示すブロック図である。制御パケット生成部５０４は、信号強度判別手段６００、タイミング検出手段６０１、ＣＰＵ６０２、メモリ６０３、信号生成手段６０４及び、カウンタ６０５を有している。制御パケット生成部５０４の構成要素６００〜６０５の機能については後述する動作説明で明らかにする。
【００３１】
図８は、位相差検出部５０３の内部構成を示すブロック図である。位相差検出部５０３は、光カプラ７０１、４つの変調器７０２−１〜７０２−４、４つの光カプラ７０３−１〜７０３−４及び、３つの１／４ビット遅延器７０４−１〜７０４−３を有している。位相差検出部５０３の構成要素７０１〜７０４の機能については後述する動作説明で明らかにする。
【００３２】
図９は、各ＯＮＵ１０３−１〜１０３−４の内部構成を示すブロック図である。各ＯＮＵ１０３−１〜１０３−４は、光サーキュレータ８０１、Ｏ／Ｅ変換器８０２、クロックパルス生成部８０３、乗算回路８０４、ＢＰＳ８０５、メディアコンバータ８０６、制御パケット解読部８０７、可変遅延器制御回路８０８、可変遅延器８０９、１ビット遅延器８１０、乗算回路８１１、変調器８１２、ＣＷ光源８１３、ＯＳＷ８１４及び、終端部８１５を有している。ＯＮＵ１０３の構成要素８０１〜８１５の機能については後述する動作説明で明らかにする。
【００３３】
図１０は、制御パケット解読部８０７の内部構成を示すブロック図である。制御パケット解読部８０７は、タイミング検出手段９０１、メモリ９０２、データ比較手段９０３、信号生成手段９０４及び、ＣＰＵ９０５を有している。制御パケット解読部８０７の構成要素９０１〜９０５の機能については後述する動作説明で明らかにする。
【００３４】
図１１は、クロックパルス生成部８０３の内部構成を示すブロック図である。クロックパルス生成部８０３は、クロック抽出器１００１、分周器１００２、パルス狭窄器１００３及び、１／４ビット遅延器１００４を有している。クロックパルス生成部８０３の構成要素１００１〜１００４の機能については後述する動作説明で明らかにする。
【００３５】
（Ａ−２）実施形態の動作
次に、以上のような構成を有するこの実施形態双方向時分割多重光通信ネットワークシステム１における動作を説明する。特に実施形態の特徴をなす、ＯＮＵ１０３（１０３−１〜１０３−４）から、ＯＬＴ１０１に向けた上り信号の同期確立のためのタイムスロットの制御に係る動作（制御方法）を説明する。
【００３６】
同期確立のためのタイムスロットの制御にかかる動作、言い換えると、同期確立動作は、例えば、双方向時分割多重光通信ネットワークシステム１の各要素が設置されて起動が可能になった直後、言い換えると、双方向時分割多重光通信ネットワークシステム１が立ち上げられる際に実行される。
【００３７】
この実施形態の方法の詳細は、以下で説明するが、ＯＬＴ１０１が、複数のＯＮＵ１０３−１〜１０３−４の一個を指定し、その指定したＯＮＵ１０３−ｉとの間でフィードバックグループを形成させ、そのＯＮＵ１０３−ｉとの同期を確立し、その後、他のＯＮＵ１０３−ｊを指定して、上述と同様に、フィードバックグループを利用して同期を確立させ、このような１個のＯＮＵとの同期確立を順次行うことにより、全てＯＮＵ１０３−１〜１０３−４との同期を確立させる方法である。なお、ここでは、ＯＬＴ１０１における、ＯＮＵ１０３の指定順序が、ＯＮＵ１０３−１からＯＮＵ１０３−４への順序であるものとして説明する。
【００３８】
図１は、双方向時分割多重光通信ネットワークシステム１において、タイムスロットの制御方法（上り方向の移動同期確立方法）の流れを示すシーケンス図である。
【００３９】
ステップＳ１：
ステップＳ１は、外部装置から、ＯＬＴ１０１のＯＴＤＭ多重部２０２に与えられたＮＲＺ信号からベースバンドクロック信号を抽出し、抽出したベースバンドクロック信号を、双方向時分割多重光通信ネットワークシステム１全体において基準となるクロック信号（以下「マスタークロック信号」と表す）とし、さらに、マスタークロック信号の１ビット期間の１／（ＯＮＵの数）の期間をパルス幅とするクロックパルスを生成するステップである。なお、パルス幅はこれより狭くても良い。
【００４０】
以下、ステップＳ１の詳細及び、ＯＬＴ１０１の初期状態について説明する。初期状態では、ＯＴＤＭ多重部２０２には、外部側から同期した同一伝送速度のＮＲＺ信号が入力される。ここでは、ＮＲＺ信号は、ルータ２０１から入力されるものとする。
【００４１】
図１２は、ルータ２０１から、ＯＴＤＭ多重部２０２に入力される、ＯＮＵ１０３−１〜１０３−４向けの信号の例を示した信号波形図である。ルータ２０１から、ＯＴＤＭ多重部２０２へ入力される信号は、図１２に示すようにＮＲＺ信号の形式である。図１２（Ａ）は、ＯＮＵ１０３−１向けの信号の例を示している。同様に、図１２（Ｂ）はＯＮＵ１０３−２向け、図１２（Ｃ）はＯＮＵ１０３−３向け、図１２（Ｄ）はＯＮＵ１０３−４向けの信号の例を示している。
【００４２】
図１３は、クロック抽出器４０２において抽出された、マスタークロック信号の例を示す信号波形図である。
【００４３】
ルータ２０１から入力されたＮＲＺ信号は、ＯＴＤＭ多重部２０２のＮＲＺ／ＲＺ変換部３０６に入力される。そして、ＮＲＺ／ＲＺ変換部３０６に入力されたＮＲＺ信号は、ＮＲＺ／ＲＺ変換部３０６において、それぞれＯ／Ｅ変換器４０１−１〜４０１−４に入力され、電気信号に変換される。そして、Ｏ／Ｅ変換器４０１−１〜４０１−４のいずれか１つ（例えば、ここではＯ／Ｅ変換器４０１−４とする）から、電気信号に変換されたＮＲＺ信号が、クロック抽出器４０２に入力され、クロック抽出器４０２において、ＮＲＺ信号のクロック成分（ベースバンドクロック信号）、すなわち、マスタークロック信号（図１３参照）が抽出される。なお、Ｏ／Ｅ変換器４０１−１〜４０１−４は、例えば、市販の光電変換器を用いることができ、クロック抽出器４０２は、例えば、市販のＰＬＬ回路（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ、位相同期回路）などを用いることにより実現可能である。
【００４４】
図１４は、パルス狭窄器４０４により、変換されたマスタークロック信号の例を示した信号波形図である。クロック抽出器４０２からマスタークロック信号（図１３参照）が、パルス狭窄器４０４に入力されると、１／４周期（ＯＮＵの数が４であるので１／４周期）をパルス幅とするクロックパルス（クロックパルス列）（図１４参照）に変換される。パルス狭窄器４０４は、例えば、市販のＲＦアンプ及びバンドパスフィルタなどを用いてスペクトル形状を加工し、スペクトル形状を所望のパルス形状に変換させることにより実現可能である。
【００４５】
パルス狭窄器４０４により、変換されたクロックパルス（図１４参照）は、分岐され、乗算回路４０３−１〜４０３−４及び、ＯＴＤＭ分離部２０４に入力される。ただし、Ｏ／Ｅ変換器４０１−１〜４０１−４から出力される上り信号は、初期状態では、ＥＳＷ３０５−１〜３０５−４の設定状態が、変調器３０３−１〜３０３−４の方路に設定されていないため、ルータ２０１からＯＴＤＭ多重部２０２に与えられた信号は、伝送路（ＯＮＵ１０３側）には送出されない。ＥＳＷ３０５−１〜３０５−４は、ＥＳＷ駆動回路３０７からの制御信号に応じて、変調器３０３−１〜３０３−４（１／４遅延器３０４−１〜３０４−３）に入力する信号の方路を、遅延器３０８の方路、又は、ＮＲＺ／ＲＺ変換部３０６の方路のいずれかを選択してスイッチするものである。
【００４６】
なお、ＥＳＷ３０５−１〜３０５−４は、例えば、市販の電子回路を用いることにより実現可能である。また、変調器３０３−１〜３０３−４は、例えば、市販の変調器を用いることができ、１／４遅延器３０４−１〜３０４−３は、例えば、市販の電気信号用遅延器を用いることができ、乗算回路４０３−１〜４０３−４は、例えば、市販の乗算器を用いることができる。
【００４７】
ＯＴＤＭ分離部２０４内部では、ＮＲＺ／ＲＺ変換部３０６（パルス狭窄器４０４）から与えられたクロックパルス（図１４参照）が、位相差検出部５０３及び、制御パケット生成部５０４に入力される。
【００４８】
制御パケット生成部５０４の内部では、ＮＲＺ／ＲＺ変換部３０６（パルス狭窄器４０４）から入力されたクロックパルス（図１４参照）と、各ＯＮＵ１０３−１〜１０３−４に向けた制御パケット（制御信号）の信号が重畳され、ＯＴＤＭ多重部２０２（遅延器３０８）に入力される。なお、制御パケット生成部５０４の動作及び構成の詳細については後述するステップＳ７で説明する。初期状態（ステップＳ１）においては、上述の通り、現在制御対象のＯＮＵ１０３は、ＯＮＵ１０３−１であるので、制御パケット生成部５０４で生成される制御パケットには、ＯＮＵ１０３−１を識別する情報が含まれている。後述するステップＳ４において、各ＯＮＵ１０３−１〜１０３−４は、上述の制御パケットの情報に基づいて、自装置が現在制御対象になっているか否かを判定し、ＯＬＴ１０１とＯＮＵ１０３−１との間でフィードバックグループが形成されることになる。
【００４９】
各ＯＮＵ１０３−１〜１０３−４に対して、タイムスロットの制御が完了した際には、ＯＴＤＭ分離部２０４（カウンタ６０４）から、ＥＳＷ駆動回路３０７に、ＥＳＷの制御命令が与えられ、ＥＳＷ３０５−１〜３０５−４のうち対応するものの、スイッチの状態が、ＮＲＺ／ＲＺ変換部３０６の方路に変更されることになる（後述するステップＳ１１参照）。
【００５０】
ステップＳ２：
ステップＳ２は、上述のステップＳ１において、クロック抽出器４０２により生成されたクロックパルス（図１４参照）に基づいて、搬送波λ０が重畳されたＯＮＵ１０３−１〜１０３−４に対するＯＴＤＭ信号が生成され、伝送路（ＯＮＵ１０３−１〜１０３−４）に向けて送出されるステップである。
【００５１】
以下、ステップＳ２の詳細について説明する。上述の初期段階（上述のステップＳ１の説明を参照）で、ＯＴＤＭ分離部２０４の制御パケット生成部５０４には、ＯＴＤＭ多重部２０２（ＮＲＺ／ＲＺ変換部３０６）からクロックパルス（図１４参照）が入力されるが、この時点で、制御パケット生成部５０４により、ＯＮＵ１０３−１がスロット位置の制御対象となっている旨の制御信号を含む制御パケットが、クロックパルスに重畳され、ＯＴＤＭ多重部２０２に入力されている。
【００５２】
図１６は、ＯＴＤＭ多重部２０２から、伝送路に向けて送出されるＯＴＤＭされた信号の例を示した説明図である。
【００５３】
ＯＴＤＭ多重部２０２では、クロックパルスに重畳された制御パケットが、遅延器３０８、ＥＳＷ３０５−１〜３０５−４を介して、変調器３０３−１〜３０３−４に入力され、変調器３０３−１〜３０３−４では、ＣＷ光源３０１からアイソレータ３０２を介して入力された搬送波λ０に重畳された信号が伝送路に送出される。ただし、ＥＳＷ３０５−１〜３０５−４から、変調器３０３−１〜３０３−４に入力される信号は、上述の図１６に示すように１／４遅延器３０４−１〜３０４−３を介しているため、伝送路（ＯＮＵ１０３−１〜１０３−４）に送出される信号は、ＯＴＤＭ（Ｏｐｔｉｃａｌ  Ｔｉｍｅ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅｘｉｎｇ）されている。なお、ＣＷ光源３０１は、例えば、市販のＤＦＢレーザーを用いることができ、アイソレータ３０２は、例えば、市販の光アイソレータを用いることができる。
【００５４】
上述の図１６において、ＯＮＵ１０３−１に対するＯＴＤＭ信号は、タイムスロットＴ１の信号であり、ＯＮＵ１０３−２はＴ２、ＯＮＵ１０３−３はＴ３、ＯＮＵ１０３−４はＴ４とそれぞれ対応するものである。上述の図１６のようなＯＴＤＭ信号を生成する場合、ＯＮＵ１０３−１に対するＯＴＤＭ信号には、遅延幅は０であるので、１／４遅延器３０４は配置しなくても良い。また、例えば、ＯＮＵ１０３−２に対するＯＴＤＭ信号では、遅延幅は１／４ビット、すなわち、マスタークロック信号（図１３参照）の１ビット期間の１／４周期に設定され、上述の図１６においてＴ２のタイムスロットの位置にクロック信号が制御される。すなわち、一般にＯＮＵ１０３−ｎについて、１／４遅延器３０４に設定される遅延幅は、クロック抽出器４０２により抽出されたクロックパルス（図１３参照）の（ｎ−１）／４周期分とする。
【００５５】
ステップＳ３：
ステップＳ３は、ＯＮＵ１０３−１において、上述のステップＳ２で、ＯＬＴ１０１から入力されたＯＴＤＭ信号（図１６参照）に基づいてクロック成分（クロック信号）が抽出され、さらに、抽出したクロック信号に基づいて、上り信号において、自装置（ＯＮＵ１０３−１）に対応するスロット位置に調整されたクロックパルスが抽出されるステップである。
【００５６】
以下、ステップＳ３の詳細について説明する。
【００５７】
図１７は、Ｏ／Ｅ変換器８０２から、クロックパルス生成部８０３、乗算回路８０４に入力される信号の例を示した説明図である。ＯＮＵ１０３−１に、ＯＬＴ１０１からＯＴＤＭ信号（図１６参照）が入力されると、Ｏ／Ｅ変換器８０２により電気信号に変換されて、クロックパルス生成部８０３、乗算回路８０４にＴＤＭ信号として入力される。Ｏ／Ｅ変換器８０２は、例えば、市販の光電変換器を用いることができる。
【００５８】
図１８は、クロックパルス生成部８０３により抽出された、スロット位置が調整されたクロックパルスの例について示した信号波形図である。クロックパルス生成部８０３により、ＴＤＭ信号から、クロック成分（クロック信号）が抽出される。そして、クロックパルス生成部８０３において、抽出されたクロック成分は、自装置（ＯＮＵ１０３−１）に対応するスロット位置に調整され、短パルス（図１８参照）として出力され、乗算回路８０４、制御パケット解読部８０７、可変遅延器８０９に入力される。なお、クロックパルス生成部８０３の動作及び構成の詳細については後述する。
【００５９】
図１９は、乗算回路８０４により、クロックパルスとＴＤＭ信号が乗算された信号の例を示す信号波形図である。乗算回路８０４では、クロックパルス生成部８０３から与えられたクロックパルス（図１８参照）と、Ｏ／Ｅ変換器８０２から与えられたＴＤＭ信号（図１７参照）が乗算され、ＴＤＭ信号から、自装置（ＯＮＵ１０３−１）宛のスロット位置の信号のみが抽出され（図１９参照）、ＢＰＳ８０５に入力される。乗算回路８０４は、例えば、市販の乗算器を用いることができる。
【００６０】
次に、クロックパルス生成部８０３の内部の動作について説明する。
【００６１】
図２０は、クロック抽出器１００１により抽出されたクロック成分の例を示した信号波形図である。クロックパルス生成部８０３の内部では、ＴＤＭ信号が、クロック抽出器１００１に与えられると、ＴＤＭ信号からクロック成分（クロック信号）が抽出され（図２０参照）、分周器１００２に与えられる。クロック抽出器１００１は、例えば、市販のＰＬＬ回路などを用いることにより実現可能である。
【００６２】
図２１は、分周器１００２により分周されたクロック信号の例を示した説明図である。クロック信号が与えられると、分周器１００２では、クロック信号が４分周（ＯＮＵの数が４であるので４分周）され（図２１参照）、パルス狭窄器１００３に与えられる。
【００６３】
分周されたクロック信号が与えられると、パルス狭窄器１００３では、１／４周期（ＯＮＵの数が４であるので１／４周期）をパルス幅とするクロックパルス（クロックパルス列）（上述の図１４に示す波形と同様）に変換される。パルス狭窄器１００３は、例えば、上述のパルス狭窄器４０４と同様に、市販のＲＦアンプ及びバンドパスフィルタなどを用いることにより実現可能である。又、分周器１００２は、例えば、市販の分周器を用いることができる。
【００６４】
パルス狭窄器１００３からクロックパルスが入力されると、１／４ビット遅延器１００４では、入力されたクロックパルスが、自装置（ＯＮＵ１０３−１）宛のスロット位置に調整されたクロックパルス（図１８参照）に変換される。ＯＮＵ１０３−１では、１／４ビット遅延器１００４には、設定される遅延幅は０に設定され、上述の図１８においてＴ１のタイムスロットの位置にクロック信号が制御される。また、例えば、ＯＮＵ１０３−２では、遅延幅は１／４ビット、すなわち、分周器１００２により分周されたクロック信号（図２１参照）の、１／４周期に設定され、上述の図１８においてＴ２のタイムスロットの位置にクロック信号が制御される。すなわち、一般にＯＮＵ１０３−ｎにおいて、１／４ビット遅延器１００４に設定される遅延幅は、分周器１００２により分周されたクロック信号（図２１参照）の（ｎ−１）／４周期分とする。１／４ビット遅延器１００４は、例えば、市販の電気信号用遅延器を用いることにより実現可能である。以上のように、クロックパルス生成部８０３では、自装置（ＯＮＵ１０３−１）のスロット位置に調整されたクロックパルスが生成される。
【００６５】
図２２は、ＢＰＳ８０５により、ＲＺ形式の信号が、ＮＲＺ形式の信号に変換された例を示す信号波形図である。ＢＰＳ８０５では、乗算回路８０４から与えられた信号（図１９参照）がＲＺ形式からＮＲＺ形式に変換され（図２２参照）、メディアコンバータ８０６、制御パケット解読部８０７に与えられる。メディアコンバータ８０６では、ＮＲＺ形式に変換された信号が与えられると、所定のフォーマットの信号に変換され、下位側（端末側）の装置に与えられる。ＢＰＳ８０５は、例えば、市販のバンドパスフィルタなどを用いることにより実現可能である。また、メディアコンバータ８０６は、市販のメディアコンバータを用いることができる。
【００６６】
ステップＳ４：
ステップＳ４は、上述のステップＳ２で、ＯＮＵ１０３−１において、ＯＬＴ１０１から入力されたＯＴＤＭ信号（図１６参照）に含まれている制御パケットが、自装置（ＯＮＵ１０３−１）宛のものであるか否かを判定するステップである。
【００６７】
以下、ステップＳ３の詳細について説明する。制御パケット解読部８０７の、メモリ９０２では、ＢＰＳ８０５から与えられた信号（図２２参照）に基づくデータが、一定ビット数蓄積され、ある一定以上のビット数が蓄積された場合には、蓄積されていたデータが、データ比較手段９０３に与えられる。この際、タイミング検出手段９０１は、クロックパルス生成部８０３から入力されるクロックパルス（図１８参照）のタイミングで、メモリ９０２に１ビットずつデータを記憶させるためのトリガの機能を担っている。
【００６８】
そして、データ比較手段９０３では、メモリ９０２から与えられたデータに含まれるＯＬＴ１０１からの制御パケットが、自装置（ＯＮＵ１０３−１）宛か否か判定され、自装置宛と判定された場合には、その制御パケットの内容に従い、ＣＰＵ９０５から信号生成手段６０４を経由して、可変遅延器制御回路８０８、又は、ＯＳＷ８１４に所定の制御信号が与えられる。
【００６９】
ステップＳ４では、制御パケットには、ＯＬＴ１０１からＯＮＵ１０３−１に対して、同期制御を開始する内容の制御パケットが与えられているので、ＣＰＵ６０２から信号生成手段６０４を介して、ＯＳＷ８１４に方路設定を変更する制御信号がされ、ＯＳＷ８１４において、スイッチされた方路が変更される。なお、ＯＳＷ８１４（終端部８１５）は、制御パケット解読部８０７からの制御信号に応じて、光サーキュレータ８０１に入力する信号の方路について、変調器８１２の方路、又は、終端部８１５の方路のいずれかを選択してスイッチするものである。初期状態でのＯＳＷ８１４の方路は、終端部８１５へ設定されているため、全てのＯＮＵ１０３−１〜１０３−４からの信号は、ＯＬＴ１０１へ送出されないが、上述の方路設定を変更する制御信号に基づいて、変調器８１２の側に方路が変更される。
【００７０】
タイミング検出手段９０１、メモリ９０２、データ比較手段９０３、信号生成手段９０４は、例えば、市販のＦＦ（フリップフロップ）などの電子回路を組み合わせて構成することにより実現可能である。又、ＣＰＵ９０５は、例えば、市販のマイクロプロセッサ、ＲＯＭ、ＲＡＭなどのプログラムの実施構成に所定のプログラムなどをインストールすることにより実現可能である。さらにまた、メモリ９０２、データ比較手段９０３などは、ＣＰＵ９０５上においてハードウェア又はソフトウェアとして実現しても良い。
【００７１】
ステップＳ５：
ステップＳ５は、上述のステップＳ３において、クロックパルス生成部８０３により生成された、自装置（ＯＮＵ１０３−１）のスロット位置に調整されたクロックパルス（図１８参照）に、上り信号が重畳され、ＯＬＴ１０１に向けて送出されるステップである。
【００７２】
以下、ステップＳ５の詳細について説明する。上述のステップＳ４では、ＯＳＷ８１４において、スイッチされた方路が変更され、変調器８１２の側に方路が変更されている。これにより、クロックパルス生成部８０３で生成されたクロックパルス（図１８参照）に、下位側（端末側）からメディアコンバータ８０６を介して与えられた上り信号が重畳され、ＯＬＴ１０１に向けて送出される。
【００７３】
図２３は、メディアコンバータ８０６から１ビット遅延器８１０に入力される上り信号の例について示した信号波形図である。１ビット遅延器８１０では、メディアコンバータ８０６からの上り信号と、可変遅延器制御回路８０８からのクロックパルスが入力されると、クロックパルスの有無により、上り信号を同期させるものである。１ビット遅延器８１０は例えば、市販のＤ−ＦＦ（フリップフロップ）回路などを用いることにより実現できる。これにより、同期した両者の信号は、乗算回路８１１により乗算され、メディアコンバータ８０６から入力された上り用信号は、ＮＲＺ信号からＮＲ信号に変換され、変調器８１２に与えられる。なお、乗算回路８１１は、市販の乗算器を用いることができる。
【００７４】
図２４は、変調器８１２により、上り用搬送波λ１に重畳された信号の例を示した信号波形図である。乗算回路８１１により乗算された信号（図２４参照）は、変調器８１２により、ＣＷ光源８１３から入力された上り用搬送波λ１に重畳され、ＯＳＷ８１４、光サーキュレータ８０１を介してＯＬＴ１０１へ向けて送信される。変調器８１２は、例えば、市販の変調器を用いることができ、ＣＷ光源８１３は、例えば市販のＤＦＢレーザーを用いることができる。
【００７５】
ステップＳ６：
ステップＳ５は、ＯＬＴ１０１において、ＯＮＵ１０３−１から入力された信号（図２４参照）と、マスタークロック信号に基づくクロックパルス(図１４参照)とのタイミングのずれが検出されるステップである。
【００７６】
以下、ステップＳ５の詳細について説明する。ＯＮＵ１０３−１から、搬送波λ１に重畳された信号は、光サーキュレータ２０３を介して、ＯＴＤＭ分離部２０４に入力される。これは、同時に、位相差検出部５０３に入力される。
【００７７】
位相差検出部５０３では、ＯＮＵ１０３−１からから与えられた信号が、光カプラ７０１により分岐され、変調器７０２−１〜７０２−４にそれぞれ入力される。又、変調器７０２−１〜７０２−４には、ＯＴＤＭ多重部２０２（クロック抽出器４０２）からクロック信号（図１４参照）が、１／４ビット遅延器７０４−１〜７０４−３を介して入力される。各変調器７０２−１〜７０２−４に入力されるクロック信号のタイミングが、対応するＯＮＵ１０３−１〜１０３−４からの上り信号において目標とすべきスロット位置であり、クロック信号のタイミングと、上り信号のタイミングとを一致させることが、タイムスロットの制御において制御目標となる。
【００７８】
光カプラ７０１は、例えば、市販の光カプラを用いることができる。又、１／４ビット遅延器７０４−１〜７０４−３は、例えば、市販の電気信号用遅延器を用いることができ、変調器７０２−１〜７０２−４は、例えば、市販の変調器を用いることができる。
【００７９】
各変調器７０２−１〜７０２−４から出力される信号は、それぞれ光カプラ７０３−１〜７０３−４により分岐される。以下、図８に示すように、光カプラ７０３−１〜７０３−４により分岐された信号の一方をＣ−５０１〜Ｃ−５０４、他方を、Ｄ−５０１〜Ｄ−５０４と表す。光カプラ７０３−１〜７０３−４は、例えば、市販の光カプラを用いることができる。
【００８０】
Ｃ−５０１〜Ｃ−５０４は、それぞれＢＰＤ５０５−１〜５０５−４に入力されてスペクトルがスライスされ、ＲＺからＮＲＺに近い、パルス幅の大きい信号に変換され、ルータ２０１に入力される。ＢＰＤ５０５−１〜５０５−４は、例えば、市販のバンドパスフィルタを用いることにより実現可能である。
【００８１】
位相差検出部５０３において、変調器７０２−１〜７０２−４は、クロック信号と、ＯＮＵ１０３−１〜１０３−４からの上り信号との乗算素子とみなすことができる。よって、Ｄ−５０１〜Ｄ−５０４は、クロック信号と、上り信号のタイミングとが一致する場合には、出力強度は最大、すなわち、タイムスロットの制御において最も望ましい波形形状となる。
【００８２】
ＯＴＤＭ分離部２０４のＯ／Ｅ変換器５０２−１〜５０２−４では、位相差検出部５０３から与えられた、Ｄ−５０１〜Ｄ−５０４の信号が電気信号に変換され、電圧強度検出器５０１−１〜５０１−４に与えられる。そして、電圧強度検出器５０１−１〜５０１−４において、電気信号が与えられると、入力信号強度に応じた制御信号が、制御パケット生成部５０４に与えられる。なお、Ｏ／Ｅ変換器５０２−１〜５０２−４は、例えば、市販の受光デバイスなどを有する装置を用いることで実現が可能である。また、電圧強度検出器５０１は、光から電気信号へ変換された電圧強度を計測し、時間的に変動する信号強度を、制御パケット生成部５０４へ与えるものである。
【００８３】
制御パケット生成部５０４では、後述するように、各電圧強度検出器５０１−１〜５０１−４から与えられた制御信号に基づいて、対応するＯＮＵ１０３−１〜１０３−４宛に、遅延時間を変動させる旨の制御信号（制御パケット）が生成及び送信され、上り信号のタイミングが調整される。また、制御パケット生成部５０４により、何度か制御パケットが、ＯＮＵ１０３−１に送信され、ＯＴＤＭ多重部２０２（ＮＲＺ／ＲＺ変換部３０６）から入力されたクロックパルス（図１４参照）と、上り信号とのタイミングがある精度以内で一致した場合、すなわち、電圧強度検出器５０１−１入力される信号の強度が最大となった場合には、制御パケット生成部５０４から、次にＯＮＵ１０３−２の識別子を含んだ制御パケットが、各ＯＮＵ１０３−１〜１０３−４に送信され、ＯＮＵ１０３−２の上り信号のタイミングの調整が行われる。この際、位相差検出部５０３において、各変調器７０２−１〜７０２−４は、それぞれ、ＯＮＵ１０３−１〜１０３−４のスロット位置の確立のために用いられるものとなる。すなわち、電圧強度検出器５０１−１〜５０１−４から出力される信号は、それぞれ、マスタークロック信号に基づくクロックパルスと、ＯＮＵ１０３−１〜１０３−４からの上り信号とのタイミングの一致の程度を示している。
【００８４】
図２５（Ａ）は、変調器７０２−１に入力されるクロックパルス（図１８参照）と、ＯＮＵ１０３−１からの上り信号（図２４参照）のタイミングのずれの例について示した説明図である。
【００８５】
図２５（Ｂ）は、変調器７０２−１に入力されるクロックパルスのタイミングと、ＯＮＵ１０３−１からの上り信号のタイミングとのずれが大きい場合における、変調器７０２−１から出力される信号の例について示した説明図である。
【００８６】
図２５（Ｃ）は、変調器７０２−１に入力されるクロックパルスのタイミングと、ＯＮＵ１０３−１からの上り信号のタイミングとのずれが小さい場合における、変調器７０２−１から出力される信号の例について示した説明図である。
【００８７】
例えば、ここでは、最初にＯＮＵ１０３−１が、タイムスロットの制御対象となっているため、変調器７０２−１では、入力されるクロックパルスと、ＯＮＵ１０３−１からの上り信号のずれに応じて、出力する信号の強度は変動する。タイミングのずれが大きい場合は、上述の図２５（Ｂ）に示すように、変調器７０２−１から出力される信号の強度は弱く、タイミングのずれが小さい場合には、上述の図２５（Ｃ）に示すように、変調器７０２−１から出力される信号の強度は強くなる。この際、変調器７０２−１から出力される信号の強度がある一定以上となるように、後述するステップＳ７〜Ｓ８などにより制御が行われる。
【００８８】
図２６は、変調器７０２−２に入力される、クロックパルスと、ＯＮＵ１０３−２からの上り信号のタイミングのずれの例について示した説明図である。ＯＮＵ１０３−１について、上述のタイミングのずれの調整が終了、すなわち、タイムスロットの制御が完了した場合には、後述するステップＳ１０において、ＯＮＵ１０３−２について制御が開始されることになるが、その場合には図２６に示すように、タイムスロットＴ２の位置に、ＯＮＵ１０３−２からの上り信号のタイミングが一致するように、制御パケット生成部５０４において制御が行われる。
【００８９】
ステップＳ７：
ステップＳ７は、上述のステップＳ６で検出された、ＯＮＵ１０３−１からＯＬＴ１０１に入力された上り信号と、ＯＬＴ１０１内のマスタークロック信号に基づくクロックパルスとのタイミングのずれ（図２５（Ａ）参照）、に応じて、ＯＮＵ１０３−１宛に、制御パケットが生成され、送信されるステップである。
【００９０】
以下、ステップＳ７の詳細について説明する。ＯＮＵ１０３−１から入力された信号（図２４参照）と、マスタークロック信号に基づくクロックパルス(図１４参照)とのタイミングのずれが検出（上述のステップＳ６参照）されると、その時点のタイミングのずれに応じた信号が、電圧強度検出器５０１−１から、制御パケット生成部５０４の信号強度判別手段６００に与えられ、信号強度判別手段６００では、与えられた信号の強度が測定され、測定された信号強度の値が、ＣＰＵ６０２に与えられる。そして、ＣＰＵ６０２では、与えられた信号強度の値に応じて、遅延量を設定した制御パケットが生成されてメモリ６０３に与えられる。その後、メモリ６０３に記憶された制御パケットが、各ＯＮＵ１０３−１〜１０３−４に向けて送出される。この際、信号生成手段６０４により、メモリ６０３に記憶された制御パケットのデータが１ビットずつ、ＯＴＤＭ多重部２０２（遅延器３０８）に与えられる。又、ＯＴＤＭ多重部２０２（ＮＲＺ／ＲＺ変換部３０６のクロック抽出器４０２）から与えられたクロックパルス（図１４参照）に同期したタイミングで、タイミング検出手段６０１から信号生成手段６０４にトリガとなる信号が与えられ、信号生成手段６０４からは、そのタイミングで１ビットずつＯＴＤＭ多重部２０２（遅延器３０８）に制御パケットのデータが与えられる。
【００９１】
なお、信号強度判別手段６００、タイミング検出手段６０１、メモリ６０３、信号生成手段６０４、カウンタ６０５は、例えば、市販のＦＦ（フリップフロップ）などの電子回路を組み合わせることにより実現可能である。また、ＣＰＵ６０２は、市販のマイクロプロセッサ、ＲＯＭ、ＲＡＭなどのプログラムの実施構成に所定のプログラムをインストールすることにより実現可能である。さらにまた、メモリ６０３、カウンタ６０５などは、ＣＰＵ６０２上においてハードウェア又はソフトウェアとして実現しても良い。
【００９２】
ステップＳ８：
ステップＳ８は、上述のステップＳ７において、ＯＬＴ１０３からＯＮＵ１０３−１に遅延量が設定された制御パケットが与えられると、ＯＮＵ１０３−１において、与えられた制御パケットに設定された遅延量に応じて、上述のステップＳ５で、ＯＬＴ１０３に送信するクロックパルスを遅延させるステップである。
【００９３】
以下、ステップＳ８の詳細について説明する。上述のステップＳ４と同様の動作により、ＯＬＴ１０１から与えられた、制御パケットは、制御パケット解読部８０７により解読され、自装置（ＯＮＵ１０３−１）宛のものであると判定される。そして、ＣＰＵ９０５により、制御パケットに設定された遅延量応じた制御信号が、信号生成手段９０４を介して可変遅延器制御回路８０８に与えられる。そして、可変遅延器制御回路８０８では、与えられた制御信号に応じて、可変遅延器８０９が制御される。これにより、可変遅延器８０９においては、クロックパルス生成部８０３から与えられたクロックパルス（図１８参照）が遅延され、１ビット遅延器８１０に与えられる。可変遅延器制御回路８０８及び可変遅延器８０９は、例えば、市販の各電子回路を用いることにより実現可能である。
【００９４】
ステップＳ９：
ステップＳ９は、上述のステップＳ８において、可変遅延器８０９により遅延されたクロックパルスに、上り信号が重畳され、ＯＬＴ１０１に向けて送出されるステップである。ステップＳ９の動作の詳細は、上述のステップＳ５と同様であるのでその詳細な説明は省略する。
【００９５】
図２８は、ＯＬＴ１０１（制御パケット生成部５０４）から、各ＯＮＵ１０３−１〜１０３−４へ、制御パケットが送信され、上り信号のスロット位置が制御される際の動作について示したシーケンス図である。上述のステップＳ６〜Ｓ９の動作が繰り返されると、図２８に示すように、ＯＬＴ１０１から、遅延量が設定された制御パケットが、ＯＮＵ１０３−１に送信され、ＯＮＵ１０３−１では、制御パケットの内容に応じて遅延させたクロックパルスに基づく上り信号がＯＬＴ１０１に送信される。そして、ＯＬＴ１０１では、タイミングのずれが許容範囲内となるまで、制御パケットの送信を繰り返すことにより、ＯＮＵ１０３−１の上り信号のスロット位置が調整される。
【００９６】
ＯＮＵ１０３−１について上り信号のスロット位置の調整が完了すると、制御パケット生成部５０４（ＣＰＵ６０２）では、ＯＮＵ１０３−１に対して、スロット位置の調整の完了を示す制御パケットが生成され、ＯＮＵ１０３−１へ送信される。ＯＮＵ１０３−１では、制御パケット解読部８０７において制御パケットの内容が解読される。そして、ＣＰＵ９０５により、ＯＳＷ８１４が制御され、ＯＳＷ８１４において、変調器８１２の側に設定されていた方路が、終端部８１５の方路へスイッチされる。
【００９７】
ステップＳ１０：
ステップＳ１０は、ＯＮＵ１０３−１の上り信号のタイムスロットの制御が完了し、次のＯＮＵ（ＯＮＵ１０３−２）についてタイムスロットの制御が行われるステップである。
【００９８】
以下、ステップＳ１０の詳細について説明する。ＯＮＵ１０３−２の上り信号のスロット位置調整の制御の動作は、上述のステップＳ２〜Ｓ９の説明において、制御対象のＯＮＵが、ＯＮＵ１０３−２に置き換わったものと同様である。ただし、ＯＬＴ１０１とＯＮＵ１０３−２との間でフィードバックグループを形成するために、制御パケット生成部５０４（ＣＰＵ９０５）において、生成され各ＯＮＵ１０３−１〜１０３−４に送出される制御パケットの内容が、ＯＮＵ１０３−２向けのものになっている点で異なっている。
【００９９】
制御パケット生成部５０４のカウンタ６０５には、初期においては、設定される値は０となっており、上述のステップＳ９により、ＯＮＵ１０３−１に対する上り信号のタイムスロットの制御が終了すると、ＣＰＵ６０２により、カウンタ６０５の値が１加算される。同様に、ＯＮＵ１０３−２、ＯＮＵ１０３−３、ＯＮＵ１０３−４まで同期制御が終了すると、最終的にカウンタ６０５に設定される値は４になり、ＣＰＵ６０２は、全ての対象スロット（ＯＮＵ１０３−１〜１０３−４）について同期制御が完了したことを認識する。
【０１００】
ステップＳ１１：
そして、ＯＬＴ１０１（制御パケット生成部５０４）のカウンタ６０４の設定値が４となると、ＣＰＵ６０２から、ＥＳＷ駆動回路３０７に所定の制御信号が送信される。そして、ＥＳＷ駆動回路３０７により、ＥＳＷ３０５−１〜３０５−４の方路が、ＮＲＺ／ＲＺ変換部３０６側に制御され、以降、上位側（ルータ２０１）からの信号が、各ＯＮＵ１０３−１〜１０３−４に向けて送出される。
【０１０１】
図１５は、ＮＲＺ／ＲＺ変換部３０６から、各ＥＳＷ３０５−１〜３０５−４に与えられる信号の例を示した信号波形図である。ＮＲＺ／ＲＺ変換部３０６では、乗算回路４０３−１〜４０３−４において、Ｏ／Ｅ変換器４０１−１〜４０１−４から入力されるＮＲＺ信号（図１２参照）と、パルス狭窄器４０４から入力されるクロックパルス（図１４参照）が重畳されＲＺ信号（図１５参照）に変換される。そして、ＮＲＺ／ＲＺ変換部３０６により変換されたＲＺ信号（図１５参照）が、ＥＳＷ３０５−１〜３０５−４、１／４遅延器３０４−１〜３０４−３、変調器３０３−１〜３０３−４を介して、各ＯＮＵ１０３−１〜１０３−４に向けて送出される。
【０１０２】
また、ＣＰＵ６０２では、全てのＯＮＵ１０３−１〜ＯＮＵ１０３−４に対して、通信を開始する旨の制御パケットが生成され、各ＯＮＵ１０３−１〜ＯＮＵ１０３−４へ送信される。各ＯＮＵ１０３−１〜ＯＮＵ１０３−４では、制御パケット解読部８０７において制御パケットの内容が解読される。そして、ＣＰＵ９０５により、ＯＳＷ８１４が制御され、ＯＳＷ８１４において、終端部８１５に設定されていた方路が、変調器８１２の側の方路へスイッチされ、メディアコンバータ８０６からの上り信号に基づく信号が、ＯＬＴ１０１に向けて送出される。
【０１０３】
図２９は、ＯＬＴ１０１と、ＯＮＵ１０３との間で、上り信号のタイミングの同期をする際の制御パケット生成部５０４の動作の例を示したフローチャートである。
【０１０４】
まず、制御パケット生成部５０４のＣＰＵ６０２において、最初に同期をするべきＯＮＵ１０３−１について同期開始をさせる制御パケットが生成されて、各ＯＮＵ１０３−１〜１０３−４に与えられる。そして、ＯＮＵ１０３−１において、自装置（ＯＮＵ１０３−１）のスロット位置に調整されたクロックパルス（図１８参照）に、上り信号が重畳され、ＯＬＴ１０１に向けて送出される（図２４参照）(Ｓ２１)。尚、ステップＳ２１は、上述のステップＳ２〜Ｓ５に対応する動作である。
【０１０５】
そして、上述のステップＳ２１において、ＯＮＵ１０３−１から入力された信号（図２４参照）と、マスタークロック信号に基づくクロックパルス(図１４参照)とのタイミングのずれに応じた信号が、電圧強度検出器５０１−１から、制御パケット生成部５０４の信号強度判別手段６００に与えられ、信号強度判別手段６００では、与えられた信号の強度が測定され、測定された信号強度の値が、ＣＰＵ６０２に与えられる。そして、ＣＰＵ６０２では、与えられた信号強度の値が一時的に保存される（Ｓ２２）。
【０１０６】
次に、ＣＰＵ６０２では、上述のステップＳ２２で保存した信号強度の値に応じて、遅延量と遅延の方向を記した、ＯＮＵ１０３−１宛の制御パケットが生成され、メモリ６０３に与えられる。そして、生成された制御パケットが、各ＯＮＵ１０３−１〜１０３−４に向けて送出される（Ｓ２３）。なお、ここでいう遅延の方向とは、リファレンス信号に対して位相差が増大する向き或いは減少する向きのいずれか一方である。
【０１０７】
そして、ＯＮＵ１０３−１では、上述のステップＳ２３において受信した制御パケットの内容に応じて、遅延させたクロックパルス（図１８参照）に、上り信号が重畳され、ＯＬＴ１０１に向けて送出される（図２４参照）（Ｓ２４）。
【０１０８】
次に、上述のステップＳ２４において、ＯＮＵ１０３−１から入力された信号（図２４参照）と、マスタークロック信号に基づくクロックパルス(図１４参照)とのタイミングのずれに応じた信号強度の値が、信号強度判別手段６００からＣＰＵ６０２に与えられる。そして、信号強度の値が与えられると、ＣＰＵ６０２では、与えられた信号強度の値と、上述のステップＳ２２で保存された値とが比較される（Ｓ２５）。
【０１０９】
上述のステップＳ２５において、与えられた信号強度の値が保存された値よりも大きいと判定された場合は、ＣＰＵ６０２では、与えられた信号強度の値に応じて、変更した遅延量を設定した制御パケットが生成され、メモリ６０３に与えられる。そして、生成された制御パケットが、上述のステップＳ２１と同様に各ＯＮＵ１０３−１〜１０３−４に向けて送出される（Ｓ２６）。
【０１１０】
一方、上述のステップＳ２５において、与えられた信号強度の値が保存された値よりも小さいと判定された場合は、ＣＰＵ６０２では、遅延方向を逆に設定した制御パケットが生成され、メモリ６０３に与えられる。そして、生成された制御パケットが、上述のステップＳ２１と同様に各ＯＮＵ１０３−１〜１０３−４に向けて送出される（Ｓ２７）。
【０１１１】
次に、ＯＮＵ１０３−１では、上述のステップＳ２６又はステップＳ２７において受信した制御パケットの内容に応じて、遅延させたクロックパルス（図１８参照）に、上り信号が重畳され（図２４参照）、ＯＬＴ１０１に向けて送出される（Ｓ２８）。
【０１１２】
そして、上述のステップＳ２２と同様に、ＯＮＵ１０３−１から入力された信号（図２４参照）と、マスタークロック信号に基づくクロックパルス(図１４参照)とのタイミングのずれに応じた信号強度の値が、ＣＰＵ６０２において、上述のステップＳ２２で保存された値と置き換えて保存される（Ｓ２９）。
【０１１３】
次に、ＣＰＵ６０２では、上述のステップＳ２９で保存した信号強度の値が所定の基準値よりも大きいか否かが判定され（Ｓ３０）、小さいと判定された場合には、上述のステップＳ２５から動作し、信号強度の値が所定の基準値に達するまで、上述のステップＳ２５〜Ｓ３０の動作が繰り返される。
【０１１４】
上述のステップＳ３０において、保存した信号強度の値が所定の基準値よりも大きいと判定された場合には、ＣＰＵ６０２において、ＯＮＵ１０３−１に対するタイムスロットの制御は終了した旨の制御パケットが生成され、各ＯＮＵ１０３−１〜１０３−４に向けて送出される（Ｓ３１）。
【０１１５】
ＯＮＵ１０３−１に対するタイムスロットの制御が終了すると、次に、ＯＮＵ１０３−２に置き換えて上述のステップＳ２１から動作し、全てのＯＮＵ１０３についてタイムスロットの制御が終了するまで、上述のステップＳ２１〜Ｓ３１の動作が繰り返される（Ｓ３２）。
【０１１６】
図２７は、制御パケット生成部５０４から、ＯＮＵ１０３−１〜１０３−４へ、制御パケットが送信され、制御される際の時系列について説明した説明図である。
【０１１７】
制御パケット生成部５０４から、ＯＮＵ１０３−１〜１０３−４へは、上述のステップＳ２６（又はＳ２７）により、所定の時間ごとに制御パケットが送信される。図２７において、Δｔ１は、ＯＬＴ１０１が、制御パケットを送出してから、ＯＮＵ１０３−１〜１０３−４が受信するまでの時間を示している。Δｔ２は、ＯＮＵ１０３−１〜１０３−４が、制御パケットを受信してから、遅延制御を開始するまでの時間を示している。Δｔ３は、ＯＮＵ１０３−１〜１０３−４において、受信した制御パケットに基づいて、遅延制御を開始してから終了するまでの時間を示している。Δｔ４は、ＯＬＴ１０１において、タイミングのずれに応じた信号強度が検出されてから、ＯＮＵ１０３−１〜１０３−４へ制御パケットが送出されるまでの時間を示している。図２７において、ＯＬＴ１０１は、Δｔ０＋Δｔ４の周期で、制御パケットを送信するものとする。この際、ＯＮＵ１０３−１〜１０３−４で遅延制御が実施され、ＯＬＴ１０１で電圧強度検出器５０１−１〜５０１−４により信号の強度が検出され、制御パケットが送出される必要がある。よって、この場合、Δｔ０＞Δｔ１＋Δｔ２＋Δｔ３であることが望ましい。
【０１１８】
（Ａ−３）実施形態の効果
上記実施形態によれば、各ＯＮＵ１０３−１〜１０３−４からの上り方向の信号の同期を、光スプリッタ１０２から、ＯＮＵ１０３−１〜１０３−４までの正確な距離を確定させることなく達成することができる。
【０１１９】
また、上記実施形態によれば、各ＯＮＵ１０３−１〜１０３−４から送信される上り信号の衝突防止のための制御等の上位レイヤによる複雑なパケット処理による同期確立を必要としない。すなわち、上位レイヤに無依存な制御法を用いることにより、同期確立を行うことができる。さらに、システム設置時や保守時など、限られた機会に同期確立動作を実行すれば良く、常時制御を行う必要がないため、消費電力を低くすることができる。
【０１２０】
さらに、光の源は、下り用信号と上り用信号の２種類の光源で良く、言い換えると、ＷＤＭ−ＰＯＮのように、各ＯＮＵ数に比例した光源をＯＬＴに配置する必要がないため、より低コストで、ＷＤＭ−ＰＯＮと同様の効果、すなわち、独立に上り信号と下り信号とを同一のビットレートに設定可能にするという効果を奏することができる。
【０１２１】
さらにまた、上記実施形態によれば、上り方向の同期確立時においても、下り方向の通信を実行することができる。
【０１２２】
また、上記実施形態において、上述のステップＳ６、Ｓ７などにより、ＯＬＴ１０１では、ＯＮＵ１０３からの上り信号と、ＯＬＴ１０１内のマスタークロック信号に基づくクロックパルスとのタイミングのずれに応じて、遅延量が設定された制御パケットが生成され、ＯＮＵ１０３に与えている。これにより、ＯＬＴ１０１からＯＮＵ１０３へ、遅延量をデジタル信号により通知することができるので、ＯＬＴ１０１において意図された遅延量が正確にＯＮＵ１０３へ通知され、ＯＬＴ１０１からＯＮＵ１０３への制御パケットを送信する回数を低減させ、早期にタイムスロットの制御を完了させることができる。
【０１２３】
（Ｂ）他の実施形態
（Ｂ−１）上記実施形態では、ＯＮＵが４個の場合を示したが、ＯＮＵの数は任意の数であっても良い。上述したように、ＯＮＵの数に応じて、１／４遅延器３０４や、１／４ビット遅延器７０４で、クロックパルスを遅延させる単位を変更させるなどすればよい。ここで、ＯＮＵの数が１個であってもよく、この場合にも、上り信号のタイミングをＯＬＴが意図したものにすることができる。
【０１２４】
（Ｂ−２）上記の実施形態では、１／４遅延器３０４や、１／４ビット遅延器７０４、１／４ビット遅延器１００４では、遅延させる遅延幅を、１／４ビット期間にしたものを示したが、他の単位を適用するようにしても良い。例えば３／４ビット期間を適用するようにしても良い。
【０１２５】
（Ｂ−３）上記実施形態においては、全てのＯＮＵとの同期が確立された後、上り方向の通信を開始するものを示したが、全てのＯＮＵどの同期が確立されていなくても同期が確立したＯＮＵが上り方向の通信を実行するようにしても良い。
【０１２６】
（Ｂ−４）同期確立動作時（上述のステップＳ５）において、ＯＮＵ１０３−１からＯＬＴ１０１に送出する信号は、正規の通信のためのものではないので、メディアコンバータ８０６から出力されたではなく、予め用意しているダミーのものであっても良い。
【図面の簡単な説明】
【０１２７】
【図１】実施形態に係る光通信ネットワークシステムにおけるタイムスロットの制御方法（上り方向の移動同期確立方法）を示すシーケンス図である。
【図２】図２は、実施形態の光通信ネットワークシステムの全体構成を示すブロック図である。
【図３】実施形態に係るＯＬＴの内部構成を示すブロック図である。
【図４】実施形態に係るＯＴＤＭ多重部の内部構成を示すブロック図である。
【図５】実施形態に係るＮＲＺ／ＲＺ変換部の内部構成を示したブロック図である。
【図６】実施形態に係るＯＴＤＭ分離部の内部構成を示すブロック図である。
【図７】実施形態に係る制御パケット生成部の内部構成を示すブロック図である。
【図８】実施形態に係る位相差検出部の内部構成を示すブロック図である。
【図９】実施形態に係るＯＮＵの内部構成を示すブロック図である。
【図１０】実施形態に係る制御パケット解読部の内部構成を示すブロック図である。
【図１１】実施形態に係るクロックパルス生成部の内部構成を示すブロック図である。
【図１２】実施形態に係るルータから、ＯＴＤＭ多重部に入力される、ＯＮＵ向けの信号の例を示した信号波形図である。
【図１３】実施形態に係るクロック抽出器において抽出された、マスタークロック信号の例を示す信号波形図明図である。
【図１４】実施形態に係るパルス狭窄器により、変換されたマスタークロック信号の例を示した信号波形図である。
【図１５】実施形態に係るＮＲＺ／ＲＺ変換部によりＮＲＺ信号からＲＺ信号に変換された例を示した信号波形図である。
【図１６】実施形態に係るＯＴＤＭ多重部から、伝送路に向けて送出されるＯＴＤＭ信号の例を示した信号波形図である。
【図１７】実施形態に係るＯ／Ｅ変換器から、クロックパルス生成部、乗算回路に入力される信号の例を示した信号波形図である。
【図１８】実施形態に係るクロックパルス生成部により抽出された、スロット位置が調整されたクロックパルスの例について示した信号波形図である。
【図１９】実施形態に係る乗算回路により、クロックパルスとＴＤＭ信号が乗算された信号の例を示す信号波形図である。
【図２０】実施形態に係るクロック抽出器により抽出されたクロックパルスの例を示した信号波形図である。
【図２１】実施形態に係る分周器により分周されたクロックパルスの例を示した信号波形図である。
【図２２】実施形態に係るＢＰＳにより、ＲＺ形式の信号が、ＮＲＺ形式の信号に変換された例を示す信号波形図である。
【図２３】実施形態に係るメディアコンバータから出力される上り信号の例について示した信号波形図である。
【図２４】実施形態に係る変調器により、上り用搬送波λ１に重畳された信号の例を示した信号波形図である。
【図２５】実施形態に係る変調器に入力されるクロックパルスと、ＯＮＵ１０３−１からの上り信号のタイミングずれの例について示した説明図である。
【図２６】実施形態に係る変調器に入力される、クロック信号と、ＯＮＵ１０３−２からの上り信号のタイミングずれの例について示した説明図である。
【図２７】実施形態に係る制御パケット生成部から、ＯＮＵへ、制御パケットが送信され、制御される際の時系列について説明した説明図である。
【図２８】実施形態に係る制御パケット生成部から、ＯＮＵへ、制御パケットが送信され、制御される際の動作について示したシーケンス図である。
【図２９】実施形態に係る制御パケット生成部の動作の例を示したフローチャートである。
【符号の説明】
【０１２８】
１…双方向時分割多重光通信ネットワークシステム、１０１…ＯＬＴ、１０２…光スプリッタ、１０３、１０３−１〜１０３−４…ＯＮＵ、２０１…ルータ、２０２…ＯＴＤＭ多重部、２０４…ＯＴＤＭ分離部、２０３…光サーキュレータ、３０１…ＣＷ光源、３０２…アイソレータ、３０３−１〜３０３−４…変調器、３０４−１〜３０４−３…１／４遅延器、３０５−１〜３０５−４…ＥＳＷ、３０６…ＮＲＺ／ＲＺ変換部、３０７…ＥＳＷ駆動回路、３０８…遅延器、４０１−１〜４０１−４…Ｏ／Ｅ変換器、４０２…クロック抽出器、４０３−１〜４０３−４…乗算回路、４０４…パルス狭窄器、５０１−１〜５０１−４…電圧強度検出器、５０２−１〜５０２−４…Ｏ／Ｅ変換器、５０３…位相差検出部、５０４…制御パケット生成部、５０５−１〜５０５−４…ＢＰＤ、６００…信号強度判別手段、６０１…タイミング検出手段、ＣＰＵ…６０２、６０３…メモリ、６０４…信号生成手段、６０５…カウンタ、７０１…光カプラ、７０２…変調器、７０２−１〜７０２−４…変調器、７０３−１〜７０３−４…光カプラ、７０４−１〜７０４−３…１／４ビット遅延器、８０１…光サーキュレータ、８０２…Ｏ／Ｅ変換器、８０３…クロックパルス生成部、８０４…乗算回路、８０５…ＢＰＳ、８０６…メディアコンバータ、８０７…制御パケット解読部、８０８…可変遅延器制御回路、８０９…可変遅延器、８１０…１ビット遅延器、８１１…乗算回路、８１２…変調器、８１３…ＣＷ光源、８１４…ＯＳＷ、８１５…終端部、９０１…タイミング検出手段、９０２…メモリ、９０３…データ比較手段、９０４…信号生成手段、９０５…ＣＰＵ、１００１…クロック抽出器、１００２…分周器、１００３…パルス狭窄器、１００４…１／４ビット遅延器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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