(57)【要約】【課題】半導体集積回路のセルレイアウトに起因する応力を均一化しトランジスタの特性バラツキを抑制する。【解決手段】本発明による半導体集積回路の自動レイアウト回路設計支援装置１０は、セル内の拡散層のレイアウト座標データ２２１を付加したライブラリデータ２１２を用い、隣接配置するセルとの拡散層間の距離を計算し、その距離に基づいて当該セルの配置位置を決定する。【選択図】図３
2009021482.tif 000002
【特許請求の範囲】
【請求項１】
自動レイアウト用のセルライブラリデータを記憶するライブラリデータ記憶部と、
ネットリストを記憶するネットリスト記憶部と、
前記ライブラリデータ記憶部から、前記ネットリストに対応するセルライブラリデータを読み出して自動配置配線を行うレイアウト部とを具備し、
前記セルライブラリデータはセル内の拡散層のレイアウト座標を含み、
前記レイアウト部は、前記拡散層のレイアウト座標を用いて、前記セルライブラリデータが示すセルの配置位置を決定する半導体集積回路の自動レイアウト装置。
【請求項２】
請求項１に記載の自動レイアウト装置において、
前記レイアウト部は、前記ゲートの幅方向に隣接して配置するセルの拡散層間の距離に基づいて、前記セルの配置位置を決定する半導体集積回路の自動レイアウト装置。
【請求項３】
請求項２に記載の自動レイアウト装置において、
前記レイアウト部は、前記セルの拡散層間の距離と、ゲートによって区分された前記拡散層の面積とに基づき前記セルの配置位置を決定する半導体装置の自動レイアウト装置。
【請求項４】
請求項１又は２に記載の自動レイアウト装置において、
前記セルライブラリデータはセル内のゲートのレイアウト座標を更に含み、
前記レイアウト部は、前記ゲートのレイアウト座標を用いて、前記セルライブラリデータが示すセルの配置位置を決定する半導体装置の自動レイアウト装置。
【請求項５】
請求項１から４いずれか１項に記載の自動レイアウト装置において、
セル内の拡散層のレイアウト座標を含まない自動レイアウト用セルライブラリデータと、前記セルの拡散層のレイアウトデータとを用いて、セル内の拡散層のレイアウト座標を含む自動レイアウト用セルライブラリデータを生成し、前記ライブラリデータ記憶部に記憶するライブラリデータ生成部を更に具備する半導体集積回路の自動レイアウト装置。
【請求項６】
請求項５に記載の自動レイアウト装置において、
前記ライブラリデータ生成部は、セル内のゲートのレイアウト座標を含まない自動レイアウト用セルライブラリデータと、前記セルのゲートのレイアウトデータとを用いて、セル内のゲートのレイアウト座標を更に含む自動レイアウト用セルライブラリデータを生成し、前記ライブラリデータ記憶部に記憶する半導体集積回路の自動レイアウト装置。
【請求項７】
請求項１から６いずれか１項に記載の自動レイアウト装置において、
前記レイアウト部は、セルに含まれるトランジスタに対する応力が他のセルのトランジスタに対する応力と等しくなるように、ゲート幅方向に隣接セルとの配置位置を決定する半導体集積回路の自動レイアウト装置。
【請求項８】
コンピュータを請求項１から７いずれか１項に記載の自動レイアウト装置として機能させる半導体集積回路の自動レイアウトプログラム。
【請求項９】
セル内の拡散層及びゲートの座標データを含まない自動レイアウト用のセルライブリデータを記憶するライブラリデータ記憶部と、
各セルの拡散層とゲートとのレイアウトデータを記憶するレイアウトデータ記憶部と、
前記セルライブラリデータに対応するセルの拡散層とゲートとのレイアウトデータを前記レイアウトデータ記憶部から取り出して付加し、セル内の拡散層及びゲートの座標データを含む自動レイアウト用のセルライブラリデータを生成するライブラリ生成部と、
を具備する自動レイアウト用のセルライブラリデータ生成装置。
【請求項１０】
コンピュータを請求項９記載のセルライブラりデータ生成装置として機能させる自動レイアウト用のセルライブラりデータ生成プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の自動レイアウト装置及びプログラム、更には、その自動レイアウト用に用いられるセルライブラリデータを生成するセルライブラリデータ生成装置及びプログラムに関する。
【背景技術】
【０００２】
セルベースＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）は特定用途向け半導体集積回路（ＡＳＩＣ：  Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）をはじめ、高集積、高性能が要求されるマイクロプロセサやＡＳＳＰ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｓｔａｎｄａｒｄ  Ｐｒｏｄｕｃｔ）等のＬＳＩに好適に利用されている。セルベースＩＣは、半導体メーカーが提供するセルライブラリを用いて、ユーザーが設計する独自回路を組み合わせることにより設計される。セルライブラリには、基本回路を搭載したプリミティブセルから、ＣＰＵやメモリ等のマクロを搭載したマクロセルまで様々な種類や大きさのセルが用意される。このようなセルを配置配線ツールによってチップ上に配置・配線して回路設計を行うため、設計時間や設計コストを削減することができる。又、ＣＰＵ等のレイアウトをマクロセルとしてそのまま組み込むことができるため、システムＬＳＩの作成が容易となる。
【０００３】
図１は、従来技術による方法によってセルが配置された半導体チップ１００のレイアウトを示す平面図である。ここでは、一例として、セル１０１〜１０４がゲート配線と垂直な方向（Ｘ方向）に配列され、他の行には、セル２０１〜２０３がＸ方向に配列されている。通常、セルの配置には、面積コストや配線性が考慮される。このため、Ｘ方向隣接する２つのセルにおける拡散層間（拡散層１１１と拡散層１１２との間）の距離は均一にならない場合がある。例えば、距離ＤＳ１１と距離ＤＳ１２や、距離ＤＳ１４と距離ＤＳ１５のように、同一行において拡散層間の距離にバラツキが生じる場合がある。ただし、セル１０１の拡散層１１１とセル１０２の拡散層１１２との間の距離を距離ＤＳ１１、セル１０２の拡散層１１１とセル１０３の拡散層１１２との間の距離を距離ＤＳ１２とする。同様に、セル２０１の拡散層１１１とセル２０２の拡散層１１２との間の距離を距離ＤＳ１４、セル２０２の拡散層１１１とセル２０３の拡散層１１２との間の距離を距離ＤＳ１５とする。
【特許文献１】特開２００６−１９０７２７号公報
【特許文献２】特開２００４−２４１５２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
例えば、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）によって拡散層を分離する場合など、素子分離領域などからＭＯＳトランジスタを形成する拡散層にストレス（応力）が加わることによって、当該ＭＯＳトランジスタの駆動特性が変化することが知られている。図１に示すように、セルベースＩＣにおいて、セル間における拡散層間の距離にバラツキがある場合、拡散層に加わるストレスは、セル毎に異なる値を示す。
【０００５】
例えば、セル１０１の拡散層１１１とセル１０２の拡散層１１２との距離ＤＳ１１とセル１０２の拡散層１１１とセル１０３の拡散層１１２との距離ＤＳ１２が異なっているので、セル１０１の拡散層１１１が受けるストレスと、セル１０２における拡散層１１１が受けるストレスは異なる値を示す。一方、セル１０３の拡散層１１１とセル１０４の拡散層１１２との間の距離ＤＳ１３と距離ＤＳ１２とが同じ値である場合、セル１０２及びセル１０３の両者の拡散層１１１には同じ値のストレスが加わる。又、セル１０２の拡散層１１２が受けるストレスと、セル１０３の拡散層１１２が受けるストレスは、異なる値を示す。このため、セル１０１〜１０４のそれぞれが有するＭＯＳトランジスタの駆動特性がバラツキ、半導体チップ１００の製品特性が劣化してしまう。
【０００６】
近年、半導体回路の微細化に伴い、上述のようなストレスの違いに起因するＭＯＳトランジスタの特性変動が、問題視されている。このため、拡散層に加わるストレスを均一化する技術が強く望まれている。
【０００７】
一方、これとは逆に素子分離領域からのストレスを積極的に利用して所望の性能を実現しようとする技術が、例えば、特開２００６−１９０７２７号公報に記載されている（特許文献１参照）。又、トランジスタのチャネル領域がトレンチ分離領域からチャネル幅方向（ゲート長さ方向）に受けるストレスを均一化する技術が、例えば、特開２００４−２４１５２９号公報に記載されている（特許文献２参照）。
【０００８】
しかし、これらの技術をセルベースＩＣに適用しても、セル間における拡散層間の距離のバラツキを是正することができない。特に、特許文献２によれば、チャネル幅（ゲート長）方向のストレスのバラツキは解消できるが、チャネル長さ方向、言い換えるならば、ゲートに垂直な方向、または、ゲート幅方向の拡散層間の距離のバラツキを解消することができない。又、従来の自動レイアウト装置、プログラムでは、セル枠の外形データおよび電源や信号端子の接続位置については考慮するが、それ以外のセル内部の拡散層やゲートの位置等はブラックボックス化して、処理の高速化を図っている。ここで、自動レイアウト用のセルは、一般には、個々のセルレイアウトを最適化するため、ゲート幅方向の拡散層の端からセル枠までの距離は統一されていない。従って、従来の自動レイアウト装置、プログラムでは、このようなセルを用いて、ゲート幅方向の拡散層間の座標を考慮した自動レイアウトを行うことはできない。このため、従来技術では、特にゲート幅方向の拡散層に対するストレスのバラツキに起因するＭＯＳトランジスタの特性変動を抑制して自動レイアウトすることができなかった。
【課題を解決するための手段】
【０００９】
以下に、［発明を実施するための最良の形態］で使用される番号・符号を括弧付きで用いて、［課題を解決するための手段］を説明する。この番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために付加されたものであるが、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１０】
本発明による半導体集積回路の自動レイアウト装置（１０）は、自動レイアウト用のセルライブラリデータを記憶するライブラリデータ記憶部（２１２）と、ネットリストを記憶するネットリスト記憶部（２４）と、ライブラリデータ記憶部（２１２）から、ネットリストに対応するセルライブラリデータを読み出して自動配置配線を行うレイアウト部（２５２）とを具備する。ここで、レイアウト部（２５２）に用いられるセルライブラリデータは、セル内の拡散層のレイアウト座標を含む。レイアウト部（２５２）は、セルライブラリデータに含まれる拡散層のレイアウト座標を用いて、セルライブラリデータが示すセルの配置位置を決定する。
【００１１】
又、本発明による半導体集積回路の自動レイアウト装置（１０）は、セル内の拡散層のレイアウト座標を含まない自動レイアウト用セルライブラリデータ（２１１）と、セルの拡散層のレイアウトデータ（２２１）とを用いて、セル内の拡散層のレイアウト座標を含む自動レイアウト用セルライブラリデータ（２１２）を生成し、ライブラリデータ記憶部（２１２）に記憶するライブラリデータ生成部（２５１）を更に具備しても良い。
【００１２】
更に、本発明による半導体集積回路の自動レイアウトプログラム（２５）は、コンピュータ（１０）を上記自動レイアウト装置として機能させることができる。
【００１３】
本発明によれば、隣接するセルにおける拡散層間の距離（ＤＳ）を制御して半導体集積回路（１）を自動配置することができるため、各トランジスタに対する素子分離領域からの応力を均等にすることができる。これにより、セル毎のトランジスタの駆動特性バラツキを抑制できる。
【発明の効果】
【００１４】
本発明による半導体集積回路の自動レイアウト装置及びプログラム、並びに、自動レイアウト用のセルライブラリデータ生成装置及びプログラムによれば、半導体回路内のトランジスタの特性バラツキを抑制することができる。
【発明を実施するための最良の形態】
【００１５】
以下、添付図面を参照して、本発明による半導体集積回路の自動レイアウト装置及びプログラム、並びに、自動レイアウト用のセルライブラリデータ生成装置及びプログラムの実施の形態を説明する。本実施の形態では、セルベースＩＣ（半導体チップ１）の設計を行う半導体回路設計支援装置を一例に説明する。
【００１６】
図２及び図３を参照して、本発明による半導体集積回路の自動レイアウト装置１０の実施の形態における構成を説明する。図２は、本発明による自動レイアウト装置１０の実施の形態における構成図である。図２を参照すると、自動レイアウト装置１０は、バス１６を介して相互に接続されるＣＰＵ１１と、ＲＡＭ１２と、記憶装置１３と、入力装置１４と、出力装置１５とを具備する。記憶装置１３はハードディスクやメモリ等に例示される外部記憶装置である。又、入力装置１４は、キーボードやマウス等のユーザによって操作されることで、各種データをＣＰＵ１１や記憶装置１３に出力する。出力装置１５は、モニタやプリンタに例示され、ＣＰＵ１１から出力される半導体装置のレイアウト結果をユーザに対し視認可能に出力する。
【００１７】
記憶装置１３は、セルライブラリ２１、レイアウトデータ２２、制約情報２３、ネットリスト２４、自動レイアウトプログラム２５を格納している。ＣＰＵ１１は、入力装置１４からの入力に応答して、記憶装置１３内の自動レイアウトプログラム２５を実行し、セルライブラリの生成又は変換処理、セルの配置配線処理を行う。この際、記憶装置１３からの各種データやプログラムはＲＡＭ１２に一時格納され、ＣＰＵ１１は、ＲＡＭ１２内のデータを用いて各種処理を実行する。
【００１８】
図２を参照して、自動レイアウト用セルライブラリ２１は、内部が既にレイアウト設計されたマクロセルに関するデータ（以下ライブラリデータと称す）の集合である。自動レイアウト用セルライブラリ２１には、ＮＡＮＤやフリップフロップなどの基本的回路を含むマクロセルから、ＲＡＭやＲＯＭ、ＣＰＵコア等の大規模回路を含むマクロセルが登録される。又、自動レイアウト用セルライブラリ２１には、セル内部の拡散層やゲートの座標を持たないライブラリデータ２１１と、ライブラリデータ２１１にセル内部の拡散層やゲートの座標データを付加した補正ライブラリデータ２１２が記録される。ライブラリデータ２１１及び補正ライブラリデータ２１２は、セル内のピン配置に関する情報とセル枠（セル外形）データを含み、セルをチップ１上に配置、配線するために利用されるＬＥＦ（Ｌｉｂｒａｒｙ  Ｅｘｃｈａｎｇｅ  Ｆｏｒｍａｔ）データである。尚、ライブラリデータ２１１は、図４（ａ）及び図５（ａ）に示すように、セル内の配線１１５や端子１１６の位置等、セルの外形や外部からの配線の接続位置、配線禁止領域を指定するデータを含み、配線層より下層（Ｚ方向）の拡散層やポリシリコン層のレイアウト座標等に関する従来の自動レイアウトでは不要なセルの内部構造に関する情報は含まない。補正ライブラリデータ２１２は、ライブラリデータ２１２にセル内部のレイアウトデータ２２を付加したＬＥＦデータである。図４（ｂ）及び図５（ｂ）に示すように、補正ライブラリデータ２１２は、セル内の配線１１５や端子１１６の位置を指定するデータに加え、拡散層やポリシリコン層のセル内部のレイアウトに関する情報を含んでいる。
【００１９】
レイアウトデータ２２は、拡散層レイアウトデータ２２１、ポリシリコンゲートレイアウトデータ２２２、セルの境界（セル枠）の大きさや配線やコンタクトのレイアウト等を含むＧＤＳ形式のデータである。拡散層レイアウトデータ２２１は、セル内にレイアウトされた拡散層の位置座標を含むレイアウトデータである。ポリシリコンゲートレイアウトデータ２２２は、セル内にレイアウトされたポリシリコンゲート（ゲート配線）の位置座標を含むレイアウトデータである。
【００２０】
制約情報２３は、レイアウト部（配置配線ツール）２５２が、チップ１上にセルを配置する際、行方向（Ｘ方向）に隣接するセルにおける拡散層間の距離等を決定するための条件を規定する。ネットリスト２４は、マクロセルの接続情報を示す論理回路設計結果である。
【００２１】
半導体集積回路の自動レイアウトプログラム２５は、ＣＰＵ１１によって実行されることで、コンピュータにライブラリデータ生成部（ライブラリ生成ツール）２５１と、レイアウト部２５２の各機能を実現する。ライブラリデータ生成部２５１は、セルのレイアウトデータ２２を用いて、ライブラリデータ２１１を補正し、補正ライブラリデータ２１２を生成する。レイアウト部２５２は、補正ライブラリデータ２１２及びネットリスト２４に基づいて、セルをチップ１上に配置、配線し、チップレイアウトデータ２６を出力する。この際、レイアウト部２５２は、補正ライブラリデータ２１２に含まれるマクロセルのピン配置やセルの大きさを参照し、配線幅やセル間隔等の設計ルール、及び配線遅延等を考慮してセルの配置・配線を行う。又、レイアウト部２５２は、補正ライブラリデータ２１２に含まれる拡散層やポリシリコン層のレイアウトを参照して、行方向（Ｘ方向）に隣接するセル間の距離を決定する。レイアウト部２５２は、隣接するセル間の距離を決定する際、制約情報２３に応じて、参照するレイアウトを決定する。
【００２２】
図２から図８を参照して、本発明による自動レイアウト装置１０によるセルの自動レイアウト処理について詳細に説明する。本発明による自動レイアウト装置１０は、補正ライブラリデータ２１２の生成処理とセルの配置配線処理の２つのフェーズによってチップのレイアウトを行う。
【００２３】
（補正ライブラリ生成フェーズ）
先ず、ライブラリデータ生成部２５１は、自動レイアウト用セルライブラリ２１を参照し、チップ１に配置するセルのライブラリが補正前のライブラリデータ２１１しかない場合、当該ライブラリデータ２１１を補正して補正ライブラリデータ２１２を生成する。この際、ライブラリデータ生成部２５１は、ライブラリデータ２１１に対応するセルのレイアウトデータ２２を、当該ライブラリデータ２１１に付加して補正ライブラリデータ２１２を生成する。ここでは、拡散層レイアウトデータ２２１やポリシリコンゲートレイアウトデータ２２２が付加される。又、場合によっては、拡散層上に形成されるコンタクトのレイアウトデータが付加されても良い。補正ライブラリデータ２１２は、製品に搭載されるセルに対してのみ生成されても、予め用意された全てのセルに対して事前に生成されてもどちらでも良い。
【００２４】
図４（ａ）、（ｂ）及び図５（ａ）、（ｂ）を参照して、セルに対する補正ライブラリデータ２１２の生成方法について説明する。図４（ａ）はライブラリデータ２１１、図５（ａ）は、ライブラリデータ２１１に含まれるピン配置に関する情報に対応する配線レイアウトである。図４（ａ）及び図５（ａ）に示すように、ライブラリデータ２１１には、レイアウト部２５２の入力となるため、配線に影響しない拡散層やゲート配線のレイアウトデータを含まない。図４（ｂ）を参照すると、レイアウトデータ生成部２５１は、ライブラリデータ２１１にセル内における拡散層やポリシリコンゲートの形状（例えば、位置座標）を付加して補正ライブラリデータ２１２を生成する。ここでは、拡散層及びポリシリコンゲートの形状は矩形とし、それぞれの角の位置座標がライブラリデータ２１１に付加される。
【００２５】
図５（ｂ）を参照して、補正ライブラリデータ２１２に含まれるレイアウトデータについて説明する。セルは、ＭＯＳトランジスタを形成する拡散層とポリシリコンゲートを含む。ライブラリデータ生成部２５１は、ＭＯＳトランジスタを形成する拡散層やポリシリコンゲートの面積を算出するためのレイアウトデータ２２をライブラリデータに付加して補正ライブラリデータ２１２を生成する。又、ライブラリ生成部２５１は、セルの境界に対しＸ方向に隣接するＭＯＳトランジスタを形成する拡散層や当該拡散層上に形成されたゲート配線のレイアウトデータ２２のみをライブラリデータ２１１に付加して補正ライブラリデータ２１２を生成することが好ましい。これにより、補正ライブラリデータ２１２の情報量を小さくすることができる。
【００２６】
ライブラリデータ生成部２５１は、ライブラリデータ２１１に対応するセルの拡散層レイアウトデータ２２１を参照して、セルの境界に対しＸ方向に隣接する拡散層１１０の座標データを抽出する。図５（ｂ）を参照して、ライブラリデータ生成部２５１は、セル枠の座標Ａ１及びＢ１、拡散層１１０の座標Ｃ１、Ｄ１、Ｃ２、及びＤ２を抽出する。又、ライブラリデータ生成部２５１は、ライブラリデータ２１１に対応するセルのポリシリコンゲートレイアウトデータ２２２を参照して、拡散層１１０上に形成されたポリシリコンゲート１１３の座標Ｅ１及びＦ１を抽出する。本例では、拡散層１１０及びポリシリコンゲート１１３の形状が矩形であるため、角部の座標のみが抽出されたが、これに限らず、拡散層やポリシリコンゲートの形状及び面積を算出できるような座標が抽出されることが好ましい。ライブラリデータ生成部２５１は、ライブラリデータ２１１に抽出した座標（レイアウトデータ）を付加して補正ライブラリデータ２１２を生成する。尚、ライブラリデータ生成部２５１は、拡散層上に形成されたコンタクト１１４のレイアウトデータを補正ライブラリデータ２１２に付加しても良い。
【００２７】
以上のように、本発明による自動レイアウト装置１０は、レイアウト部２５２の入力となる自動レイアウト用セルライブラリに、配線層の下層に形成された拡散層やゲート配線のレイアウトデータを付加して、補正ライブラリデータ２１２を生成する。
【００２８】
（セルのレイアウトフェーズ）
レイアウト部２５２は、拡散層等のレイアウトデータが付加された自動レイアウト用セルライブラリ（補正ライブラリデータ２１２）を用いて、セルをチップ１上に配置、配線する。
【００２９】
図６は、レイアウト部２５２によってセルが配置配線されたチップ１の構成を示す図である。レイアウト部２５２は、セルを補正ライブラリデータ２１２に基づいてセル配置領域３００に配置し、チップ１のレイアウトを決定する。又、入出力回路セルを入出力回路領域４００に配置し、パッド５００を設けてチップ１のレイアウトを完成する。又、レイアウト部２５２はネットリスト２４に基づいてセル間の配線を行う。チップ１のレイアウト結果は、チップレイアウトデータ２６として記憶装置１３に格納される。又、チップレイアウトデータ２は、出力装置１５から視認可能に出力され、設計者はこのデータを参考に、チップ１のレイアウトを決定する。
【００３０】
発明者の考察によれば、セル内のトランジスタ（ゲート直下のチャネル領域）に加わるストレスの大きさＦは、当該チャネルに隣接する拡散層の面積Ｓと、その拡散層に隣接する他のセルの拡散層との距離ＤＳとに大きく依存する。ここで、レイアウト部２５２は、各セルのトランジスタに対するストレスが、等しくなるように隣接するセルの拡散層間の距離を決定する。拡散層の面積は予めセル毎に決まっているからである。例えば、あるセルのトランジスタに対するストレスの大きさをＦ１（Ｓ１，ＤＳ）、別のセルのトランジスタに隣接するセルの拡散層に対するストレスの大きさをＦ２（Ｓ２，ＤＳ）とすると、Ｆ１（Ｓ１，ＤＳ）＝Ｆ２（Ｓ２，ＤＳ）となるように隣接するセルとの拡散層間の距離ＤＳが決定される。この様にしてストレスの大きさを全てのセル間において一定にする事が出来れば、全体のＭＯＳトランジスタの特性ばらつきを抑制することができる。
【００３１】
図７を参照して、隣接して配置されるセル２０１とセル２０２の配置方法について説明する。セル２０１は、ゲート配線１２３、１３３が形成された拡散層を有している。ここで、ゲート配線１２３、１３３で分割される拡散層をそれぞれ拡散層１１１、１２１、１３１とし、それぞれの拡散層幅（Ｘ方向）をＧＤ１、ＧＤ２、ＧＤ３、拡散層高（Ｙ方向）をＷ１とする。セル２０２は、ゲート配線１４３が形成された拡散層を有している。ここで、ゲート配線１４３で分割される拡散層をそれぞれ拡散層１１２、１２２とし、それぞれの拡散層幅（Ｘ方向）をＧＤ４、ＧＤ５、拡散層高（Ｙ方向）をＷ２とする。
【００３２】
レイアウト部２５２は、２つのセルをＸ方向に隣接して配置する際、補正レイアウトデータ２１２に含まれるレイアウトデータに基づいて、それぞれの拡散層やポリシリコンゲートの面積を求める。次に、２つのセル２０１、２０２において隣接する拡散層のそれぞれに対するストレスＦ１、Ｆ２を求める。拡散層１１１、１２１、１３１を含む拡散層に形成されるトランジスタのチャネル領域に加わるストレスＦ１は、拡散層１１１、１２１、１３１のそれぞれの面積ＧＤ１×Ｗ１、ＧＤ２×Ｗ１、ＧＤ３×Ｗ１と、ゲート１２３、１３３の拡散層上における面積Ｌ１×Ｗ１、Ｌ２×Ｗ１と拡散層間の距離ＤＳによって主に決定される。同様に、拡散層１１２、１２２を含む拡散層に形成されるトランジスタのチャネル領域に加わるストレスＦ２は、拡散層１１２、１２２のそれぞれの面積ＧＤ４×Ｗ２、ＧＤ５×Ｗ２と、ゲート１４３の拡散層上における面積Ｌ３×Ｗ２と拡散層間の距離ＤＳによって決定する。ただし、ゲート１２３、１３３、１４３のそれぞれのゲート幅をＬ１、Ｌ２、Ｌ３とする。
【００３３】
レイアウト部２５２は、他のトランジスタに加わるストレスとセル２０１、２０２のトランジスタに加わるストレスが等しくなるように、拡散層間の距離ＤＳを決定する。すなわち、レイアウト部２５２は、他のセルのトランジスタに加わるストレスを“Ｆ”とするとＦ＝Ｆ１（ＧＤ１、ＧＤ２、ＧＤ３、Ｗ１、Ｌ１、Ｌ２、ＤＳ）＝Ｆ２（ＧＤ４、ＧＤ５、Ｗ２、Ｌ３、ＤＳ）となるように拡散層１１１と拡散層１１２の距離ＤＳを決定する。尚、拡散層１１１と拡散層１１２の距離ＤＳを変えるとＦ１、Ｆ２双方に影響を与えるので、ＤＳを変えただけでは、Ｆ１＝Ｆ２とできない。この場合は、拡散層１２２と図示しない拡散層１２２の更に右側に隣接して配置される拡散層との距離を調整することで、ゲート１４３直下に形成されるトランジスタのストレスＦ２を調整し、Ｆ１＝Ｆ２とすることができる。それでもＦ１＝Ｆ２とできない場合は、隣接するセルの組み合わせを変えてレイアウトすることによりＦ１＝Ｆ２とすることもできる。更には、拡散層１１１と１１２の間にダミーの拡散層を配置してダミーの拡散層と拡散層１１１、１１２との距離を調整することによりＦ１＝Ｆ２とすることもできる。これらの調整を全セル間に適用し、最終的にはＦ＝Ｆ１＝Ｆ２＝Ｆ３＝Ｆ４＝  ．．．．  ＝Ｆｎとなる様に全てのセル間の拡散層間距離を決定する。ただし、ｎはセル間の拡散層間隔の数×２、Ｆ３，Ｆ４．．．はセル２０１，２０２間以外の全セル間のストレスを表す。
【００３４】
尚、応力Ｆは、おおよそ上述したように、拡散層の長さ、幅、ゲート長、ゲート幅、拡散層間の距離によって決まるが、実際の応力Ｆを計算する式は製造プロセスに依存する。この製造プロセス毎の応力Ｆを計算する式を求めるには、その製造プロセスで上記拡散層の長さ、幅、ゲート長、ゲート幅、拡散層間の距離を変えて様々なトランジスタを試作し、トランジスタの特性を実測することにより、実測結果とうまく当てはまる実験式を公知の方法により求め、その実験式を自動レイアウトプログラムの応力Ｆを計算する式に組み込めばよい。
【００３５】
更に、応力Ｆを決定するパラメータは、上述の他のパラメータを含んでも良い。例えば拡散層の形状を変化させる要因となるコンタクトの大きさ等を考慮して応力Ｆが計算されても良い。又、拡散層間のストレスの均一精度を低下させても良い場合、上述のパラメータのうち、隣接する拡散層１１１、１１２の面積以外の拡散層の面積やポリシリコンゲートの面積は省略されても構わない。このように、隣接する拡散層１１１、１１２の面積のみを考慮して距離ＤＳを求めることで、補正ライブラリデータ２１２含めるレイアウトデータ量を少なくすることができる。更には、拡散層１１１、１１２の面積の計算も省略し、拡散層の間の距離のみから応力を求めてよい。
【００３６】
図６を参照して、レイアウト部２５２は、上述のような方法で、複数のセルを同一行（Ｌ１〜Ｌｎのいずれか）内に配列する。図８に、セルをチップ１上に配列した一例を図８に示す。ここでは、同一レイアウトの複数のセルを同一行に配列されたチップ１が示される。上述のように、隣接する２つのセルにおける拡散層１１１と拡散層１１２との間の距離ＤＳは、拡散層１１１と拡散層１１２とに対する応力が等しくなるように設定されている。このため、同一行内に配列される同一レイアウトのセル１０１〜１０４、及び２０１〜２０３のそれぞれの間隔ＤＳ１〜ＤＳ３、及びＤＳ４、ＤＳ５は、行毎に均一となる。又、すなわち、セル内の拡散層に加わるストレスは行毎、あるいは、同一レイアウトの複数のセル毎に均一となる。このため、同一行における複数のセルのそれぞれに含まれるＭＯＳトランジスタの駆動特性のバラツキは抑制される。
【００３７】
以上のように本発明によれば、隣接して配置するセルに対する拡散層間の距離ＤＳを制御して半導体チップ１上にセルを配置することができる。このため、他のセルのトランジスタに対する応力と当該セルのトランジスタに対する応力を均等にすることができる。これにより、セル毎のトランジスタの駆動特性バラツキを抑制できる。
【００３８】
以上、本発明の実施の形態を詳述してきたが、具体的な構成は上記実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。本実施の形態においてライブラリデータ生成部２５１は、従来技術においてレイアウト部の入力として利用された自動レイアウト用セルライブラリ（ライブラリデータ２１１）を補正して、補正ライブラリデータ２１２を生成したが、これに限らない。ライブラリデータ生成部２５１は、ライブラリデータ２１１を用いずに、拡散層レイアウトデータ２２１やポリシリコンゲートレイアウトデータ２２２を用いて補正ライブラリデータ２１２を生成しても良い。又、予め、拡散層やゲートの座標を含むライブラリデータ２１２が用意されている場合は、ライブラリ生成２５１を省略し、その予め用意されたライブラリデータ２１２を用いて自動レイアウトを行ってもよい。又、本実施の形態では、同一行内に同一レイアウトのセルを配列する形態で説明したが、これに限らず、同一行内に異なるレイアウトのセルがあっても構わない。異なるレイアウトのセルが同一行内に配列された場合、その配置が周期的であれば、セル間の距離は均一となり、セル内のＭＯＳトランジスタの特性バラツキを抑制することができる。
【００３９】
更に、本発明による自動レイアウトは、１チップの回路全体に適用することもできるし、１チップ全体の回路のうち、タイミングが厳しくない回路には、従来の拡散層間の距離等を考慮しない自動レイアウトを適用しレイアウト密度を高めると共に、特にタイミングの制約が厳しい回路のみに本発明の自動レイアウトを適用し、特性バラツキを抑制することもできる。
【図面の簡単な説明】
【００４０】
【図１】図１は、従来技術による、半導体チップ上に配置されたセルと、セル間における拡散層の間隔を示す平面図である。
【図２】図２は、本発明による半導体集積回路の自動レイアウト装置の実施の形態における構成を示すブロック図である。
【図３】図３は、本発明による半導体回路設計支援方法の実施の形態における構成及び動作を示すブロック図である。
【図４】図４（ａ）、（ｂ）は、それぞれ本発明の実施の形態に用いるライブラリデータ、補正ライブラリデータのデータ構造を示す図面である。
【図５】図５（ａ）、（ｂ）は、それぞれ本発明の実施の形態に用いるライブラリデータ、補正ライブラリデータに含まれるセルデータをレイアウト図として表した図面である。
【図６】図６は、本発明に係る半導体チップの構成を示す平面図である。
【図７】図７は、隣接する２つのセルにおける拡散層間の距離の算出方法を説明するための図である。
【図８】図８は、本発明による、半導体チップ上に配置されたセルと、セル間における拡散層の間隔を示す平面図である。
【符号の説明】
【００４１】
１：半導体チップ
１０：半導体集積回路の自動レイアウト装置（コンピュータ）
１１：ＣＰＵ
１２：ＲＡＭ
１３：記憶装置
１４：入力装置
１５：出力装置
２１：自動レイアウト用セルライブラリ
２１１：ライブラリデータ
２１２：補正ライブラリデータ
２２：レイアウトデータ
２２１：拡散層レイアウトデータ
２２２：ポリシリコンゲートレイアウトデータ
２３：制約情報
２４：ネットリスト
２５：自動レイアウトプログラム
２５１：ライブラリデータ生成部（ライブラリツール）
２５２：レイアウト部（配置配線ツール）
１０１、２０１、２０２：セル
３００：セル配置領域
４００：入出力回路領域
５００：パッド
１１０、１１１、１１２、１２１、１２２、１３１：拡散層
１１３、１２３、１３３、１４３：ポリシリコンゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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