(57)【要約】【課題】より高い精度をもって出力信号を出力することのできるコンパレータ装置を提供する。【解決手段】更新回路部４０は、最初の比較実行期間の終了時まで判定信号Ｖｐの電圧レベルとして基準信号Ｖｒｅｆの電圧レベルを設定する。また、更新回路部４０は、出力信号Ｖｏｕｔの電圧レベルの立ち上がりの変化時における積分信号Ｖｐの電圧レベルが、基準信号Ｖｒｅｆの電圧レベルを上回る場合、補正済みの判定信号Ｖｒの電圧レベルとして、当該比較実行期間中の判定信号Ｖｒの電圧レベルがその上回った分だけ低く補正された電圧レベルを採用する一方、基準信号Ｖｒｅｆの電圧レベルを下回る場合、補正済みの判定信号Ｖｒの電圧レベルとして、当該比較実行期間中の判定信号Ｖｒの電圧レベルがその下回った分だけ高く補正された電圧レベルを採用する。【選択図】図１
2009141428.tif 000002
【特許請求の範囲】
【請求項１】
変化するアナログの入力信号の電圧レベルと判定信号の電圧レベルとの比較を行いつつ、その比較結果に応じて異なる一定の電圧レベルにて出力信号を出力する比較回路部を備えるコンパレータ装置であって、
前記出力信号の電圧レベルが最初に変化するまで前記判定信号の電圧レベルとして基準信号の電圧レベルを設定するとともに、その最初の変化時から次の変化時までに、その設定された判定信号の電圧レベルを前記入力信号の電圧レベル及び前記基準信号の電圧レベルの差に基づいて補正、前記次の変化時以降に使用する判定信号の電圧レベルを算出し、その補正済みの電圧レベルに前記判定信号の電圧レベルを設定する設定回路部とを備えることを特徴とするコンパレータ装置。
【請求項２】
変化するアナログの入力信号の電圧レベルと判定信号の電圧レベルとの比較を行いつつ、その比較結果に応じて異なる一定の電圧レベルにて出力信号を出力する比較回路部を備え、前記出力信号の電圧レベルに立ち上がりの変化及び立ち下がりの変化を各々１度ずつ含む期間を１つの比較実行期間とし、この比較実行期間が連続して繰り返されるコンパレータ装置であって、
最初の比較実行期間の終了時まで前記判定信号の電圧レベルとして基準信号の電圧レベルを設定するとともに、この設定された判定信号の電圧レベルを前記入力信号の電圧レベル及び前記基準信号の電圧レベルの差に基づいて補正、次の比較実行期間以降に使用する判定信号の電圧レベルを算出し、最初の比較実行期間の終了時に、その補正済みの電圧レベルに前記判定信号の電圧レベルを設定する設定回路部とを備えることを特徴とするコンパレータ装置。
【請求項３】
前記設定回路部は、前記出力信号の電圧レベルの最初の変化時における前記入力信号の電圧レベルを用いることを特徴とする請求項１または２に記載のコンパレータ装置。
【請求項４】
前記設定回路部は、最初の比較実行期間において、前記出力信号の電圧レベルの最初の変化時における前記入力信号の電圧レベルが前記基準信号の電圧レベルを上回る場合、当該最初の比較実行期間中に使用される判定信号の電圧レベルがその上回った分だけ低く補正された電圧レベルを、次の比較実行期間以降に使用される判定信号の電圧レベルとして算出・設定することを特徴とする請求項３に記載のコンパレータ装置。
【請求項５】
前記設定回路部は、最初の比較実行期間において、前記出力信号の電圧レベルの最初の変化時における前記入力信号の電圧レベルが前記基準信号の電圧レベルを下回る場合、当該最初の比較実行期間中に使用される判定信号の電圧レベルがその下回った分だけ高く補正された電圧レベルを、次の比較実行期間以降に使用される判定信号の電圧レベルとして算出・設定することを特徴とする請求項３に記載のコンパレータ装置。
【請求項６】
前記設定回路部は、前記次の比較実行期間以降に使用される判定信号の電圧レベルをアナログ演算するアナログ演算回路と、前記次の比較実行期間以降に使用される判定信号の電圧レベルに対応する電荷を蓄電するあるいは放電する単一のコンデンサと、前記単一のコンデンサと前記比較回路部とを電気的に導通及び遮断するための第１スイッチング素子と、前記単一のコンデンサと前記比較回路部とを電気的に導通及び遮断するための第２スイッチング素子と、前記基準信号が入力される端子と前記比較回路部とを電気的に導通及び遮断するための第３スイッチング素子と、これら第１〜第３スイッチング素子のオンオフを前記出力信号に基づき制御するスイッチ制御回路とを含むことを特徴とする請求項２〜５のいずれか一項に記載のコンパレータ装置。
【請求項７】
信号の積分演算を行うことで前記入力信号を生成する積分回路部及び前記積分回路の積分演算を開始及び中断させるための第４スイッチング素子をさらに備え、
前記スイッチ制御回路は、第４スイッチング素子のオンオフを前記出力信号に基づき制御することを特徴とする請求項６に記載のコンパレータ装置。
【請求項８】
変化するアナログの入力信号の電圧レベルと判定信号の電圧レベルとの比較を行いつつ、その比較結果に応じて異なる一定の電圧レベルにて出力信号を出力する比較回路部を備え、前記出力信号の電圧レベルに立ち上がりの変化及び立ち下がりの変化を各々１度ずつ含む期間を１つの比較実行期間とし、この比較実行期間が連続して繰り返されるコンパレータ装置であって、
最初の比較実行期間の終了時まで前記判定信号の電圧レベルとして基準信号の電圧レベルを設定する初期設定回路部と、
各比較実行期間において、当該比較実行期間中に使用される判定信号の電圧レベルを前記入力信号の電圧レベル及び前記基準信号の電圧レベルの差に基づいて補正し、次の比較実行期間中に使用する判定信号の電圧レベルを算出するとともに、当該比較実行期間の終了時に、その補正済みの電圧レベルに前記判定信号の電圧レベルを更新する更新回路部とを備えることを特徴とするコンパレータ装置。
【請求項９】
前記更新回路部は、前記出力信号の電圧レベルの最初の変化時における前記入力信号の電圧レベルを用いることを特徴とする請求項８に記載のコンパレータ装置。
【請求項１０】
前記更新回路部は、各比較実行期間において、前記出力信号の電圧レベルの最初の変化時における前記入力信号の電圧レベルが前記基準信号の電圧レベルを上回る場合、当該比較実行期間中に使用される判定信号の電圧レベルがその上回った分だけ低く補正された電圧レベルを、次の比較実行期間中に使用される判定信号の電圧レベルとして算出・更新することを特徴とする請求項９に記載のコンパレータ装置。
【請求項１１】
前記更新回路部は、各比較実行期間において、前記出力信号の電圧レベルの最初の変化時における前記入力信号の電圧レベルが前記基準信号の電圧レベルを下回る場合、当該比較実行期間中に使用される判定信号の電圧レベルがその下回った分だけ高く補正された電圧レベルを、次の比較実行期間中に使用される判定信号の電圧レベルとして算出・更新することを特徴とする請求項９または１０に記載のコンパレータ装置。
【請求項１２】
前記更新回路部は、前記次の比較実行期間中に使用される判定信号の電圧レベルをアナログ演算するアナログ演算回路と、前記次の比較実行期間中に使用される判定信号の電圧レベルに対応する電荷を蓄電するあるいは放電する２つのコンデンサと、前記２つのコンデンサと前記比較回路部とを相補的に電気的に導通及び遮断するための第１スイッチング素子と、前記２つのコンデンサと前記比較回路部とを相補的に電気的に導通及び遮断するための第２スイッチング素子と、前記基準信号が入力される端子と前記比較回路部とを電気的に導通及び遮断するための第３スイッチング素子と、これら第１〜第３スイッチング素子のオンオフを前記出力信号に基づき制御するスイッチ制御回路とを含むことを特徴とする請求項８〜１１のいずれか一項に記載のコンパレータ装置。
【請求項１３】
信号の積分演算を行うことで前記入力信号を生成する積分回路部及び前記積分回路の積分演算を開始及び中断させるための第４スイッチング素子をさらに備え、
前記スイッチ制御回路は、第４スイッチング素子のオンオフを前記出力信号に基づき制御することを特徴とする請求項１２に記載のコンパレータ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力信号の電圧と基準信号の電圧との比較を行い、その比較結果に応じた出力信号を出力するコンパレータ装置に関する。
【背景技術】
【０００２】
従来、コンパレータ回路は、例えば特許文献１に記載のような、電池電流に比例した入力信号を積分してその積分電圧から電池の電流積算値を求める電池残量計測装置に採用されている。詳しくは、この電池残量計測装置は、２個のコンデンサと、入力信号に対応した電流をコンデンサに流す充電手段と、コンデンサの蓄電電荷を放電する放電手段と、これら２個のコンデンサのうち一方のコンデンサをコンデンサ充電手段に接続するとともに他方のコンデンサを放電手段に接続し、積分リセット指令を受ける度にこの接続先を交替する接続選択手段と、放電手段側に接続されたコンデンサの積分電荷がこの放電手段によって放電されるのに先立って、コンデンサの積分電圧をサンプルホールドするサンプルホールド手段とを備えている。そして、上記入力信号の積分電圧がしきい値電圧を超えたときに上記積分リセット指令を発するための積分電圧レベル判定手段として、コンパレータ回路が採用されている。こうした構成では、一方のコンデンサが充電電流を積分している間に他方のコンデンサが蓄積電荷をクリアし、接続選択手段が積分リセット指令を受けると直ちに２個のコンデンサを入れ替える。これにより、積分期間から次の積分期間に移るのは瞬時であり、この瞬時の間に積分リセットがなされたのと等価な作用が得られるようになる。また、コンデンサの蓄積電荷の放電は積分期間を使って積分動作の背後で行われるので、その時間内で完全に電荷をクリアすることができるようになる。さらに、上記構成では、放電手段側に接続選択されたコンデンサを放電に先立ってサンプルホールドスイッチによってサンプルホールド手段に接続する。これにより、積分リセットされる直前の積分電圧を確実にサンプルホールドすることができるようになる。
【特許文献１】特開２００１−４２０１４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、コンパレータ回路は、通常、例えばトランジスタなどの素子が多数組み合わされて構成されるため、回路内部の素子の特性のばらつきに起因して、いわゆる入力オフセットが発生する。すなわち、コンパレータ回路の反転入力端子には正しい電圧レベルにて基準信号が入力されているにもかかわらず、コンパレータ回路は、実際には、入力された基準信号の電圧レベルからずれた電圧レベルと、非反転入力端子に入力される入力信号の電圧レベルとを比較し、その比較結果に応じた出力信号（上記積分リセット指令）を出力してしまう。
【０００４】
また、信号が素子を伝播するためにはある程度の時間が必要であり、コンパレータ回路はそうした素子が多数組み合わされている。そのため、コンパレータ回路の非反転入力端子に入力される入力信号の電圧レベルが変化して比較結果が変化するはずの場合でも、コンパレータ回路の出力信号（上記積分リセット信号）の電圧レベルにその変化した比較結果が実際に反映されるまでにある程度の時間が必要とされる。すなわち、コンパレータ回路の動作には遅延が生じてしまう。
【０００５】
こうしたコンパレータ回路の入力オフセット及び動作遅延に起因して、コンパレータ回路の出力信号の電圧レベルには誤差が発生してしまい、上記積分リセット信号は本来あるべきタイミングにて出力されなくなってしまう。そして、ひいては、電池残量計測に係る計測精度が低下してしまうおそれがある。
【０００６】
ちなみに、入力信号の積分電圧値は、通常、積分される前の入力信号に比較して緩やかに変化する。そのため、上記電池残量計測装置においては、積分電圧値としきい値電圧値との差が広がりにくくなり、コンパレータ回路の入力オフセットよりも動作遅延の方が残量計測に係る精度に与える影響が大きくなる。
【０００７】
なお、コンパレータ回路の入力オフセット及び動作遅延が電池残量計測装置の計測精度に与える影響について説明したが、こうした状況は電池残量計測装置に限らない。コンパレータ回路の出力信号を利用する装置であれば同様に、コンパレータ回路の入力オフセット及び動作遅延に起因して生じる出力信号の誤差の影響を受けて所定の性能が得られなくなるおそれがある。
【０００８】
本発明は、上記実情に鑑みてなされたものであって、その目的は、より高い精度をもって出力信号を出力することのできるコンパレータ装置を提供することにある。
【課題を解決するための手段】
【０００９】
こうした目的を達成するため、請求項１に記載の発明では、変化するアナログの入力信号の電圧レベルと判定信号の電圧レベルとの比較を行いつつ、その比較結果に応じて異なる一定の電圧レベルにて出力信号を出力する比較回路部を備えるコンパレータ装置として、前記出力信号の電圧レベルが最初に変化するまで前記判定信号の電圧レベルとして基準信号の電圧レベルを設定するとともに、その最初の変化時から次の変化時までに、その設定された判定信号の電圧レベルを前記入力信号の電圧レベル及び前記基準信号の電圧レベルの差に基づいて補正、前記次の変化時以降に使用する判定信号の電圧レベルを算出し、その補正済みの電圧レベルに前記判定信号の電圧レベルを設定する設定回路部とを備えることとした。
【００１０】
コンパレータ装置としての上記構成では、設定回路部によって、出力信号の電圧レベルが最初に変化するまで判定信号の電圧レベルとして基準信号の電圧レベルが設定されるため、この期間においては、従来技術と同様に、入力オフセット及び動作遅延に起因した誤差が出力信号に生じてしまうことになる。ただし、そうした入力オフセットの大きさや動作遅延の長さは、比較回路部に入力される入力信号の電圧レベルやその変化割合等々によって大きく異なるため、設定回路部は、出力信号の最初の変化時までに、この設定された判定信号の電圧レベルを入力信号の電圧レベル及び基準信号の電圧レベルを用いて補正、その次の変化時以降に使用する判定信号の電圧レベルを算出する。そして、設定回路部は、次の変化時までに、その補正済みの電圧レベルに前記判定信号の電圧レベルを設定する。すなわち、設定回路部は、最初の変化時までに、入力オフセットの大きさや動作遅延の影響を実際に受けた電圧レベルに基づいてそうした影響を学習し、その学習結果を用いて判定信号の電圧レベルを補正しておき、次の変化時までに、この補正済みの判定信号の電圧レベルを、実際に用いる判定信号の電圧レベルに設定する。そのため、従来技術とは異なり、入力オフセット及び動作遅延に起因して生じる出力信号の誤差が低減されるようになり、ひいては、より高い精度をもって出力信号を出力することができるようになる。
【００１１】
また、上記目的を達成するため、請求項２に記載の発明では、変化するアナログの入力信号の電圧レベルと判定信号の電圧レベルとの比較を行いつつ、その比較結果に応じて異なる一定の電圧レベルにて出力信号を出力する比較回路部を備え、前記出力信号の電圧レベルに立ち上がりの変化及び立ち下がりの変化を各々１度ずつ含む期間を１つの比較実行期間とし、この比較実行期間が連続して繰り返されるコンパレータ装置として、最初の比較実行期間の終了時まで前記判定信号の電圧レベルとして基準信号の電圧レベルを設定するとともに、この設定された判定信号の電圧レベルを前記入力信号の電圧レベル及び前記基準信号の電圧レベルの差に基づいて補正、次の比較実行期間以降に使用する判定信号の電圧レベルを算出し、最初の比較実行期間の終了時に、その補正済みの電圧レベルに前記判定信号の電圧レベルを設定する設定回路部とを備えることとした。
【００１２】
コンパレータ装置としての上記構成では、設定回路部によって、最初の比較実行期間の終了時まで判定信号の電圧レベルとして基準信号の電圧レベルが設定されるため、この期間においては、従来技術と同様に、入力オフセット及び動作遅延に起因した誤差が出力信号に生じてしまうことになる。ただし、そうした入力オフセットの大きさや動作遅延の長さは、比較回路部に入力される入力信号の電圧レベルやその変化割合等々によって大きく異なるため、設定回路部は、最初の比較実行期間に、この設定された判定信号の電圧レベルを入力信号の電圧レベル及び基準信号の電圧レベルを用いて補正、次の比較実行期間以降に使用する判定信号の電圧レベルを算出する。そして、設定回路部は、最初の比較実行期間の終了時に、その補正済みの電圧レベルに前記判定信号の電圧レベルを設定する。すなわち、設定回路部は、最初の比較実行期間に、入力オフセットの大きさや動作遅延の影響を実際に受けた電圧レベルに基づいてそうした影響を学習し、その学習結果を用いて判定信号の電圧レベルを補正しておき、以降の比較実行期間に、この補正済みの判定信号の電圧レベルを、実際に用いる判定信号の電圧レベルに設定する。そのため、従来技術とは異なり、入力オフセット及び動作遅延に起因して生じる出力信号の誤差が低減されるようになり、ひいては、より高い精度をもって出力信号を出力することができるようになる。
【００１３】
なお、判定信号の電圧レベルを設定回路部によって補正する際には、例えば請求項３に記載の発明のように、前記出力信号の電圧レベルの最初の変化時における前記入力信号の電圧レベルを用いることとしてもよい。すなわち、出力信号の電圧レベルに立ち上がりの変化が生じた時の入力信号の電圧レベルを用いても、出力信号の電圧レベルに立ち下がりの変化が生じた時の入力信号の電圧レベルを用いてもよい。
【００１４】
ところで、例えば当該比較回路部が理想的な比較回路部である場合にあっては、入力信号の電圧レベルが基準信号の電圧レベルを上回ると、出力信号の電圧レベルを即座に変化させることができる。ここで、出力信号の電圧レベルに実際に変化が生じた時点における入力信号の電圧レベルが出力信号の電圧レベルに変化を生じさせたい所望の電圧レベルであると考えると、上記比較回路部は、あたかも、入力オフセット及び動作遅延が出力信号に与える影響のない、理想の比較回路部のように動作するとみなすことができる。しかしながら、実際には、所望の電圧レベルから上記実際に変化が生じた時点における入力信号の電圧レベルに、上記基準信号の電圧レベルはずれている。そのため、この基準信号の電圧レベルを補正する必要があり、上記基準信号の電圧レベルにて出力信号の電圧レベルに実際に変化を生じさせるには、上記出力信号の電圧レベルに実際に変化が生じた時点における入力信号の電圧レベルが上記基準信号の電圧レベルを上回った分だけ低く補正した電圧レベルに上記基準信号の電圧レベルを設定すればよいことになる。
【００１５】
したがって、上記請求項３に記載の構成においては、例えば請求項４に記載の発明のように、前記設定回路部は、最初の比較実行期間において、前記出力信号の電圧レベルの最初の変化時における前記入力信号の電圧レベルが前記基準信号の電圧レベルを上回る場合、当該最初の比較実行期間中に使用される判定信号の電圧レベルがその上回った分だけ低く補正された電圧レベルを、次の比較実行期間以降に使用される判定信号の電圧レベルとして算出・設定するとよい。これにより、上記比較回路部の比較動作は、上記理想的な比較回路部の比較動作に近づき、より高い精度をもって出力信号を出力することができるようになる。
【００１６】
同様に、例えば当該比較回路部が理想的な比較回路部である場合にあっては、入力信号の電圧レベルが基準信号の電圧レベルを下回ると、出力信号の電圧レベルを即座に変化させることができる。こうした基準信号の電圧レベルにて出力信号の電圧レベルに実際に変化を生じさせるには、出力信号の電圧レベルに実際に変化が生じた時点における入力信号の電圧レベルが上記基準信号の電圧レベルを下回った分だけ高く補正した電圧レベルに上記基準信号の電圧レベルを設定すればよいことになる。
【００１７】
したがって、上記請求項３に記載の構成においては、例えば請求項５に記載の発明のように、前記設定回路部は、最初の比較実行期間において、前記出力信号の電圧レベルの最初の変化時における前記入力信号の電圧レベルが前記基準信号の電圧レベルを下回る場合、当該最初の比較実行期間中に使用される判定信号の電圧レベルがその下回った分だけ高く補正された電圧レベルを、次の比較実行期間以降に使用される判定信号の電圧レベルとして算出・設定することとよい。これにより、上記比較回路部の比較動作は、上記理想的な比較回路部の比較動作に近づき、より高い精度をもって出力信号を出力することができるようになる。
【００１８】
上記請求項２〜５のいずれかに記載の構成において、例えば請求項６に記載の発明のように、前記設定回路部は、前記次の比較実行期間以降に使用される判定信号の電圧レベルをアナログ演算するアナログ演算回路と、前記次の比較実行期間以降に使用される判定信号の電圧レベルに対応する電荷を蓄電するあるいは放電する単一のコンデンサと、前記単一のコンデンサと前記比較回路部とを電気的に導通及び遮断するための第１スイッチング素子と、前記単一のコンデンサと前記比較回路部とを電気的に導通及び遮断するための第２スイッチング素子と、前記基準信号が入力される端子と前記比較回路部とを電気的に導通及び遮断するための第３スイッチング素子と、これら第１〜第３スイッチング素子のオンオフを前記出力信号に基づき制御するスイッチ制御回路とを含むこととした。これにより、上記設定回路部を簡素な構成によって実現することができるようになる。
【００１９】
さらに、上記請求項６に記載の構成においては、例えば請求項７に記載の発明のように、信号の積分演算を行うことで前記入力信号を生成する積分回路部及び前記積分回路の積分演算を開始及び中断させるための第４スイッチング素子をさらに備え、前記スイッチ制御回路は、第４スイッチング素子のオンオフを前記出力信号に基づき制御することとしてもよい。これにより、電圧レベルの推移が連続しない場合であっても、当該コンパレータ装置を適用することができるようになる。
【００２０】
なお、請求項８〜１３に記載の発明は、基本的に、上記請求項２〜７に記載の発明に準じた発明であり、これら請求項２〜７に記載の発明に準じた作用効果を奏するため、ここでの重複する説明を割愛する。ただし、請求項８〜１３に記載の発明では、上記請求項２〜７に記載に構成における設定回路部に相当する要素として、各比較実行期間において、各比較実行期間において、当該比較実行期間中に使用される判定信号の電圧レベルを入力信号の電圧レベル及び基準信号の電圧レベルを用いて補正し、次の比較実行期間中に使用する判定信号の電圧レベルを算出するとともに、当該比較実行期間の終了時に、その補正済みの電圧レベルに判定信号の電圧レベルを更新する更新回路部を備える。そのため、最初の比較実行期間だけでなく、最初の比較実行期間を含む各比較実行期間において、入力オフセットの大きさや動作遅延の影響を実際に受けた電圧レベルに基づいてそれら影響を学習し、そうした学習結果を用いて判定信号の電圧レベルを補正、次の比較実行期間に、この補正済みの判定信号の電圧レベルを、実際に用いる判定信号の電圧レベルに設定する。したがって、入力オフセット及び動作遅延に起因して生じる出力信号の誤差がより低減されるようになり、ひいては、さらに高い精度をもって出力信号を出力することができるようになる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明に係るコンパレータ装置の一実施の形態について、図１及び図２を参照して説明する。なお、図１は、本実施の形態について、その全体構成の一例を示す等価回路図である。はじめに、図１を参照しつつ本実施の形態の構成及び機能について説明する。
【００２２】
コンパレータ装置１は、図１に示すように、例えば一定電圧レベルにて入力信号用端子２に入力される入力信号Ｖｉｎを積分演算して積分信号Ｖｐを生成するとともに、後述の比較回路部２０及び更新回路部４０にその積分信号Ｖｐをそれぞれ出力する積分回路部１０を備える。この積分回路部１０は、反転入力端子が抵抗素子１１を介して入力信号用端子２に電気的に接続されるとともに非反転入力端子がＧＮＤ電位に接続されるオペアンプ１２と、このオペアンプ１２の反転入力端子及び出力端子に接続されるコンデンサ１３とを有する。さらに、積分回路部１０は、コンデンサ１３と並列接続され、後述する更新回路部４０（正確にはスイッチ制御回路４６）によってそのオンオフが制御される（第４）スイッチング素子１４を有する。このように構成された積分回路部１０は、スイッチ制御回路４６によってスイッチング素子１４がオンとされると、入力信号Ｖｉｎの積分演算が中断され、オペアンプ１２の出力端子から出力される積分信号Ｖｐの電圧レベルは徐々に低下する（リセット期間）。一方、積分回路部１０は、スイッチ制御回路４６によってスイッチング素子１４がオフとされると、入力信号Ｖｉｎの積分演算が実行され、オペアンプ１２の出力端子から出力される積分信号Ｖｐの電圧レベルは徐々に上昇する（積分期間）。なお、こうした積分回路部１０は公知であるため、ここでのこれ以上の説明を割愛する。
【００２３】
また、コンパレータ装置１は、図１に示すように、比較回路部２０を備える。詳しくは、比較回路部２０の非反転入力端子は、上記積分回路部１０に接続され、積分回路部１０から積分信号Ｖｐが入力される一方、比較回路部２０の反転入力端子は、後述の更新回路部４０に接続され、更新回路部４０から判定信号Ｖｒが入力される。また、比較回路部２０の出力端子は、当該コンパレータ装置１としての出力信号Ｖｏｕｔを出力するための出力信号用端子３及び後述するスイッチ制御回路４６にそれぞれ接続される。そして、比較回路部２０は、積分信号Ｖｐと判定信号Ｖｒの電圧レベルの比較を常時行いつつ、その比較結果に応じて異なる一定の電圧レベルにて上記出力信号Ｖｏｕｔを生成出力する。すなわち、比較回路部２０は、積分信号Ｖｐの電圧レベルが判定信号Ｖｒの電圧レベルを上回るとき、論理Ｈレベルに対応する電圧レベルにて出力信号Ｖｏｕｔを生成出力する一方、積分信号Ｖｐの電圧レベルが判定信号Ｖｒの電圧レベルを下回るとき、論理Ｌレベルに対応する電圧レベルにて出力信号Ｖｏｕｔを生成出力する。
【００２４】
ところで、図示を割愛しているが、こうした比較回路部２０は、通常、例えばトランジスタなどの素子が多数組み合わされて構成されるため、比較回路部２０内部の素子の特性のばらつきに起因して、いわゆる入力オフセットが発生する。すなわち、比較回路部２０の反転入力端子には、正しい電圧レベルにて判定信号Ｖｒが入力されているにもかかわらず、比較回路部２０は、実際には、入力された判定信号Ｖｒからずれた電圧レベルと、非反転入力端子に入力される積分信号Ｖｐの電圧レベルとを比較し、その比較結果に応じた電圧レベルにて出力信号Ｖｏｕｔを出力してしまう。
【００２５】
また、そうした積分信号Ｖｐや判定信号Ｖｒが上記素子を伝播するためにはある程度の時間が必要であり、比較回路部２０はそうした素子が多数組み合わされている。そのため、比較回路部２０の非反転入力端子に入力される積分信号Ｖｐの電圧レベルが変化して比較結果が変化するはずの場合でも、比較回路部２０の出力信号Ｖｏｕｔの電圧レベルにその変化した比較結果が実際に反映されるまでにある程度の時間が必要とされる。すなわち、比較回路部２０の動作には遅延が生じてしまう。
【００２６】
ちなみに、積分信号Ｖｐの電圧レベルは、通常、積分される前の入力信号Ｖｉｎに比較して緩やかに変化する。そのため、積分信号Ｖｐの電圧レベルと判定信号Ｖｒとの差は広がりにくくなり、比較回路部２０の入力オフセットよりも動作遅延の方が出力信号Ｖｏｕｔに与える影響が大きい。
【００２７】
以下、こうした課題を解決するための原理について説明する。すなわち、例えば当該比較回路部２０が理想的な比較回路部である場合にあっては、積分信号Ｖｐの電圧レベルが基準信号Ｖｒｅｆの電圧レベルを上回るあるいは下回ると、出力信号Ｖｏｕｔの電圧レベルを即座に変化させることができる。ここで、出力信号Ｖｏｕｔの電圧レベルに実際に変化が生じた時点における積分信号Ｖｐの電圧レベルが出力信号Ｖｏｕｔの電圧レベルに変化を生じさせたい所望の電圧レベルであると考えると、当該比較回路部２０は、あたかも、入力オフセット及び動作遅延が出力信号Ｖｏｕｔに与える影響のない、理想の比較回路部のように動作するとみなすことができる。しかしながら、実際には、所望の電圧レベルから上記実際に変化が生じた時点における積分信号Ｖｐの電圧レベルに、上記基準信号Ｖｒｅｆの電圧レベルはずれている。そのため、この基準信号Ｖｒｅｆの電圧レベルを補正する必要があり、上記基準信号Ｖｒｅｆの電圧レベルにて出力信号Ｖｏｕｔの電圧レベルに実際に変化を生じさせるには、上記出力信号Ｖｏｕｔの電圧レベルに実際に変化が生じた時点における積分信号Ｖｐの電圧レベルが上記基準信号Ｖｒｅｆの電圧レベルを上回った分だけ低く補正した電圧レベルあるいは下回った分だけ高く補正した電圧レベルに上記基準信号Ｖｒｅｆの電圧レベルを更新すればよいことになる。
【００２８】
そこで、本実施の形態のコンパレータ装置１では、図１に示すように、スイッチ制御回路４６及び更新回路部４０を備え、比較回路部２０のしきい値電圧として判定信号Ｖｒの電圧レベルを使用するとともに、当該コンパレータ装置１としてのしきい値電圧として基準信号Ｖｒｅｆの電圧レベルを使用する。そして、これらスイッチ制御回路４６及び更新回路部４０によって、当該コンパレータ装置１としてのしきい値電圧が基準信号Ｖｒｅｆの電圧レベルとなるように、判定信号Ｖｒの電圧レベルを補正する。なお、この判定信号Ｖｒの電圧レベルを補正する補正量を決定する際に、基準信号Ｖｒｅｆの電圧レベルを使用する。以下、これらスイッチ制御回路４６及び更新回路部４０について詳述する。
【００２９】
図１に示すように、スイッチ制御回路４６は、比較回路部２０の出力端子に接続されており、出力信号Ｖｏｕｔが入力される。また、スイッチ制御回路４６は、上記積分回路部１０を構成するスイッチング素子１４に接続されており、出力信号Ｖｏｕｔの電圧レベルに基づいてスイッチング素子１４のオンオフを制御する。
【００３０】
詳しくは、スイッチ制御回路４６は、出力信号Ｖｏｕｔの電圧レベルに、論理Ｌレベルに対応する電圧レベルから論理Ｈレベルに対応する電圧レベルへの立ち上がりの変化があるとき、スイッチング素子１４がオンとなる電圧レベルにてこのスイッチング素子１４に対し制御信号を出力する。したがって、出力信号Ｖｏｕｔの電圧レベルの立ち上がりの変化時に積分回路部１０による積分動作が中断され、以後、積分信号Ｖｐの電圧レベルは低下する。なお、こうした出力信号Ｖｏｕｔの電圧レベルの立ち上がり変化時が積分期間の終了時（リセット期間の開始時）に相当する。
【００３１】
一方、スイッチ制御回路４６は、出力信号Ｖｏｕｔの立ち上がりの変化時（リセット期間の開始時）から所定時間経過時に、スイッチング素子１４がオフとなる電圧レベルにてこのスイッチング素子１４に対して制御信号を出力する。そして出力信号Ｖｏｕｔの電圧レベルの立ち上がり変化時から所定時間経過時に積分回路部１０による積分動作が開始され、以後、積分信号Ｖｐの電圧レベルは上昇することになる。なお、こうした所定時間経過時がリセット期間の終了時（積分期間の開始時）に相当する。ちなみに、所定時間は、この所定時間内に、論理Ｈレベルに対応する電圧レベルから論理Ｌレベルに対応する電圧レベルへの立ち下がりの変化が出力信号Ｖｏｕｔの電圧レベルに生じるような時間に設定されている。
【００３２】
このようにして、コンパレータ装置１では、入力信号Ｖｉｎの積分演算が実行される積分期間及び積分信号Ｖｐがリセットされるリセット期間を各々１つずつ含み、且つ、出力信号Ｖｏｕｔの電圧レベルに立ち上がりの変化及び立ち下がりの変化を各々１度ずつ含む期間を１つの比較実行期間とし、この比較実行期間が連続して繰り返される。
【００３３】
また、スイッチ制御回路４６は、後述する更新回路部４０を構成する（第１）スイッチング素子４３ａ及び４３ｂ、（第２）スイッチング素子４４ａ及び４４ｂ、並びに、（第３）スイッチング素子４５に接続され、上記出力信号Ｖｏｕｔの電圧レベルに基づきこれらスイッチング素子４３ａ〜４５のオンオフを制御するが、これについては後述する。
【００３４】
また、コンパレータ装置１は、図１に示すように、（初期設定回路部でもある）更新回路部４０を備えている。この更新回路部４０は、判定信号Ｖｒ及び積分信号Ｖｐ並びに基準信号Ｖｒｅｆに基づいて、補正済みの判定信号の電圧レベルをアナログ演算するアナログ演算回路４１を有する。
【００３５】
詳しくは、アナログ演算回路４１は、積分回路部１０に接続されており、積分信号Ｖｐが入力される。また、アナログ演算回路４１は、比較回路部２０の反転入力端子に接続されており、当該比較実行期間中に比較回路部２０によって使用される判定信号Ｖｒが入力される。さらに、アナログ演算回路４１は、基準信号Ｖｒｅｆが入力される基準信号用端子４に接続されており、基準信号Ｖｒｅｆが入力される。
【００３６】
アナログ演算回路４１は、これら入力される信号の電圧レベルを用いて、補正済みの判定信号Ｖｒの電圧レベルとして、「Ｖｒ−ΔＶ＝Ｖｒ−（Ｖｐ−Ｖｒｅｆ）」をアナログ演算する。ちなみに、上式中の差分ΔＶ（＝Ｖｐ−Ｖｒｅｆ）は正の値にも負の値にもなりうる。そのため、差分ΔＶだけをアナログ演算しようとすると、差分ΔＶが負の値となるような場合には、正確な演算結果が得られないこともある。したがって、アナログ演算回路４１は、上記「Ｖｒ＋Ｖｒｅｆ−Ｖｐ」をアナログ演算する。これにより、そうした差分ΔＶが負の値になったとしても全体としては正の値となるため、補正済みの判定信号Ｖｒの電圧レベルを高い演算精度にて一括してアナログ演算することができるようになる。
【００３７】
こうした補正済みの判定信号Ｖｒの電圧レベルは、例えば出力信号Ｖｏｕｔの電圧レベルの立ち上がり変化時における積分信号Ｖｐの電圧レベルが基準信号Ｖｒｅｆの電圧レベルを上回る場合、上記差分ΔＶは正の値となる。そのため、上式「Ｖｒ＋Ｖｒｅｆ−Ｖｐ」に基づくと、補正済みの判定信号Ｖｒの電圧レベルは、当該比較実行期間中の判定信号Ｖｒの電圧レベルがその上回った分だけ低く補正された電圧レベルとしてアナログ演算されることになる。一方、補正済みの判定信号Ｖｒの電圧レベルは、例えば出力信号Ｖｏｕｔの電圧レベルの立ち上がり変化時における積分信号Ｖｐの電圧レベルが基準信号Ｖｒｅｆの電圧レベルを下回る場合、上記差分ΔＶは負の値となる。そのため、上式「Ｖｒ＋Ｖｒｅｆ−Ｖｐ」に基づくと、補正済みの判定信号Ｖｒの電圧レベルは、当該比較実行期間中の判定信号Ｖｒの電圧レベルがその下回った分だけ高く補正された電圧レベルとしてアナログ演算されることになる。このようにして、既述した原理にかなう、補正済みの判定信号Ｖｒの電圧レベルを得ることができるようになる。
【００３８】
また、図１に示すように、更新回路部４０は、コンデンサ４２ａ並びにスイッチング素子４３ａ及び４４ａと、コンデンサ４２ｂ並びにスイッチング素子４３ｂ及び４４ｂとを備える。なお、既述したように、これらスイッチング素子４３ａ及び４３ｂ並びに４４ａ及び４４ｂのオンオフはスイッチ制御回路４６によって制御される。
【００３９】
詳しくは、コンデンサ４２ａは、（第１）スイッチング素子４３ａを介してアナログ演算回路４１に接続されているとともに、（第２）スイッチング素子４４ａを介して比較回路部２０の反転入力端子に接続されている。そして、コンデンサ４２ａは、スイッチング素子４３ａ及び４４ａがそれぞれオン及びオフとされるとき、アナログ演算回路４１に導通するとともに比較回路部２０と電気的に遮断されるため、補正済みの判定信号Ｖｒの電圧レベルに対応する電荷を蓄電することになる。また、コンデンサ４２ａは、スイッチング素子４３ａ及び４４ａが共にオフとされるとき、アナログ演算回路４１及び比較回路部２０の双方ともと電気的に遮断されるため、それまでに蓄電していた電荷を保持することになる。そして、コンデンサ４２ａは、スイッチング素子４３ａ及び４４ａがそれぞれオフ及びオンとされる（正確には、さらにスイッチング素子４５がオフとされる）とき、アナログ演算回路４１と電気的に遮断されるとともに比較回路部２０と導通されるため、蓄積した電荷を放出することで、補正済みの判定信号Ｖｒの電圧レベルを比較回路部２０に出力することになる。なお、コンデンサ４２ｂもコンデンサ４２ａと同様の構成及び作用であるため、ここでの重複する説明を割愛する。ただし、スイッチ制御回路４６によって、コンデンサ４２ａ及び４２ｂは、基本的に相補的に動作する。すなわち、コンデンサ４２ａが電荷を充電するとき、コンデンサ４２ｂは電荷を放電する一方、コンデンサ４２ａが電荷を放電するとき、コンデンサ４２ｂは電荷を充電する。
【００４０】
また、図１に示すように、更新回路部４０は、スイッチング素子４５を備える。なお、既述したように、このスイッチング素子のオンオフはスイッチ制御回路４６によって制御される。詳しくは、スイッチング素子４５は、基準信号Ｖｒｅｆが入力される基準信号用端子４と比較回路部２０の反転入力端子との間に介在する。そして、このスイッチング素子４５がオンとされるとき、基準信号用端子４と比較回路部２０の反転入力端子とが電気的に接続されるため、判定信号Ｖｒの電圧レベルとして基準信号Ｖｒｅｆの電圧レベルが設定されることになる。一方、このスイッチング素子４５がオフとされるとき、基準信号用端子４と比較回路部２０の判定入力端子とは電気的に遮断される。そのため、判定信号Ｖｒの電圧レベルとして、コンデンサ４２ａあるいは４２ｂに蓄電された電荷に対応する、補正済みの判定信号Ｖｒの電圧レベルが設定されることになる。
【００４１】
以下、このように構成された本実施の形態の動作について、図２を参照しつつ説明する。なお、図２は、本実施の形態の動作の一例を示すタイミングチャートであり、この図２において、積分信号Ｖｐ及び判定信号Ｖｒ並びに基準信号Ｖｒｅｆの電圧レベルの推移を実線及び一点鎖線並びに二点鎖線にてそれぞれ示す。また、入力信号Ｖｉｎ及び基準信号Ｖｒｅｆは、入力信号用端子２及び基準信号用端子４に例えば一定の電圧レベルにてそれぞれ入力されているものとする。
【００４２】
当該コンパレータ装置１の最初の比較実行期間開始時である例えば時刻ｔ１０においては、図２（ｃ）〜（ｇ）に示すように、スイッチ制御回路４６によって、スイッチング素子４３ａはオンとされ、スイッチング素子４４ａ並びに４３ｂ及び４４ｂはオフとされ、スイッチング素子４５はオンとされる。これにより、基準信号Ｖｒｅｆの電圧レベルが判定信号Ｖｒの電圧レベルとして設定されるとともに、アナログ演算回路４１によってアナログ演算された電圧レベルに対応する電荷がコンデンサ４２ａに蓄電される。また、タイミングチャートを割愛するが、スイッチ制御回路４６によって、スイッチング素子１４はオフとされる。これにより、積分回路部１０によって入力信号Ｖｉｎの積分動作が実行され、積分期間が開始される。
【００４３】
積分期間が開始されると、図２（ａ）に示すように、積分回路部１０から出力される積分信号Ｖｐの電圧レベルは徐々に上昇する。しかしながら、積分信号Ｖｐの電圧レベルは、上記判定信号Ｖｒの電圧レベル（最初の比較実行期間においては基準信号Ｖｒｅｆの電圧レベル）を下回っているため、図２（ｂ）に示すように、比較回路部２０は論理Ｌレベルに対応する電圧レベルにて出力信号Ｖｏｕｔの電圧レベルを出力している。
【００４４】
その後も積分回路部１０による積分動作が継続されるため、積分信号Ｖｐの電圧レベルは上昇する。そして、例えば時刻ｔ１１において、積分信号Ｖｐの電圧レベルが判定信号Ｖｒの電圧レベルを上回る。このとき、比較回路部２０が理想的な比較回路部であれば、図２（ｂ）に矢印にて示すように、論理Ｌレベルに対応する電圧レベルから論理Ｈレベルに対応する電圧レベルへ、出力信号Ｖｏｕｔの電圧レベルに立ち上がりの変化が生じるはずである。しかしながら、実際には、比較回路部２０はいわゆる入力オフセット及び動作遅延を有するため、この時刻ｔ１１から遅延した例えば時刻ｔ１２において、出力信号Ｖｏｕｔの電圧レベルに実際に立ち上がりの変化が生じる。すなわち、最初の比較実行期間においては、比較回路部２０が有する入力オフセット及び動作遅延に起因して、時刻ｔ１１から時刻ｔ１２までの時間遅れが生じる。
【００４５】
この時刻ｔ１２において、スイッチ制御回路４６は、スイッチング素子１４をオンとする。これにより、積分回路部１０による積分動作が即座に中断され、積分期間が終了する（リセット期間が開始する）。そのため、積分信号Ｖｐの電圧レベルは、図２（ａ）に示すように、この時刻ｔ１２以降、徐々に低下する。
【００４６】
さらに、この時刻ｔ１２において、スイッチ制御回路４６は、スイッチング素子４３ａをオフとする。これにより、比較回路部２０と電気的に遮断されているコンデンサ４２ａは、アナログ演算回路４１とも電気的に遮断されるため、補正済みの判定信号Ｖｒの電圧レベルに対応する電荷が蓄えられた状態を保持することになる。なお、このとき、積分信号Ｖｐの電圧レベルは基準信号Ｖｒｅｆの電圧レベルを上回っており、差分ΔＶ１は正の値となるため、補正済みの判定信号Ｖｒの電圧レベルＶｒ１は、基準信号Ｖｒｅｆの電圧レベルがその上回った分だけ低く補正された電圧レベルとなる。
【００４７】
その後、上記時刻ｔ１２を起点として所定時間Ｔが経過する例えば時刻ｔ１４まで積分信号Ｖｐの電圧レベルは低下する。既述したように、所定時間Ｔは、該所定時間Ｔ内に、論理Ｈレベルに対応する電圧レベルから論理Ｌレベルに対応する電圧レベルへ、出力信号Ｖｏｕｔの電圧レベルに立ち下がりの変化が生じるような時間に設定されている。そのため、上記時刻ｔ１２以降、積分信号Ｖｐの電圧レベルが判定信号Ｖｒの電圧レベルを下回り、この下回った時点から遅延した時点において、出力信号Ｖｏｕｔの電圧レベルに立ち下がりの変化が実際に生じる。
【００４８】
そして、上記時刻ｔ１４において、スイッチ制御回路４６は、スイッチング素子４４ａ及び４５をそれぞれオン及びオフとする。これにより、比較回路部２０に電気的に接続される構成要素が基準信号用端子４からコンデンサ４２ａへ切り替えられるため、判定信号Ｖｒの電圧レベルは、基準信号Ｖｒｅｆの電圧レベルから電圧レベルＶｒ１へ更新される。
【００４９】
また、上記時刻ｔ１４において、スイッチ制御回路４６は、スイッチング素子４３ｂをオンとする。これにより、比較回路部２０とは既に電気的に遮断されていたコンデンサ４２ｂは、アナログ演算回路４１と電気的に導通するため、アナログ演算された電圧レベルに対応する電荷を蓄電開始する。
【００５０】
さらに、上記時刻ｔ１４において、スイッチ制御回路４６は、スイッチング素子１４をオフとする。これにより、積分回路部１０による積分動作が開始される。すなわち、上記時刻ｔ１４がリセット期間の終了時及び最初の比較実行期間の終了時であり、次の比較実行期間（時刻ｔ１４から時刻ｔ２４までの期間）の開始時でもある。
【００５１】
コンパレータ装置１は、次の比較実行期間においても、基本的に、最初の比較実行期間に準じて動作する。すなわち、上記時刻ｔ１４においては、既述したように、また、図２（ｃ）〜（ｇ）に示すように、スイッチ制御回路４６によって、スイッチング素子４３ａ及び４４ｂはオフとされ、スイッチング素子４４ａ及び４３ｂはオンとされ、スイッチング素子４５はオフとされ、さらに、タイミングチャートを割愛するが、スイッチング素子１４はオフとされる。これにより、判定信号Ｖｒの電圧レベルは電圧レベルＶｒ１に更新されるとともに、アナログ演算回路４１によってアナログ演算された電圧レベルに対応する電荷がコンデンサ４２ｂに蓄電開始され、積分回路部１０によって入力信号Ｖｉｎの積分動作が開始される。
【００５２】
積分期間が開始されると、図２（ａ）に示すように、積分回路部１０から出力される積分信号Ｖｐの電圧レベルは徐々に上昇する。しかしながら、積分信号Ｖｐの電圧レベルは、上記判定信号Ｖｒの電圧レベル（当該比較実行期間においては電圧レベルＶｒ１）を下回っているため、図２（ｂ）に示すように、比較回路部２０は、論理Ｌレベルに対応する電圧レベルにて出力信号Ｖｏｕｔの電圧レベルを出力している。
【００５３】
その後も積分回路部１０による積分動作が継続されるため、積分信号Ｖｐの電圧レベルは上昇する。そして、例えば時刻ｔ２１において、積分信号Ｖｐの電圧レベルが判定信号Ｖｒの電圧レベルＶｒ１を上回り、実際には、この時刻ｔ２１から遅延した例えば時刻ｔ２２において、出力信号Ｖｏｕｔの電圧レベルに立ち上がりの変化が生じる。
【００５４】
ここで、当該比較実行期間において生じる時刻ｔ２１から時刻ｔ２２までの時間遅れ幅は、図２（ａ）に示すように、最初の比較実行期間において生じる時刻ｔ１１から時刻ｔ１２までの時間遅れの幅とほとんど変わらない。しかしながら、当該比較実行期間において、出力信号Ｖｏｕｔの電圧レベルに実際に立ち上がりの変化が生じて欲しい所望のタイミングは、基準信号Ｖｒｅｆの電圧レベルを上回るであろう時刻ｔ２３である。こうした時刻ｔ２２から時刻ｔ２３までの時間ずれ幅は、先の時刻ｔ１１から時刻ｔ１２までの時間遅れ幅よりもはるかに短くなっている。このように、判定信号Ｖｒの電圧レベルを電圧Ｖｒ１に更新することで、コンパレータ装置１としての動作を理想の比較回路に近づけることができるようになる。すなわち、より高い精度をもって出力信号Ｖｏｕｔを出力することができるようになる。
【００５５】
また、既述したように、スイッチ制御回路４６は、出力信号Ｖｏｕｔの電圧レベルに立ち上がりの変化が実際に生じた時刻ｔ２２においてスイッチング素子１４をオンとする。これにより、積分回路部１０による積分動作が即座に中断され、積分期間が終了する（リセット期間が開始する）。そのため、積分信号Ｖｐの電圧レベルは、図２（ａ）に示すように、時刻ｔ２２以降、徐々に低下する。
【００５６】
また、スイッチ制御回路４６は、図２（ｅ）に示すように、上記時刻ｔ２２において、スイッチング素子４３ｂをオフとする。これにより、コンデンサ４２ｂは、比較回路部２０及びアナログ演算回路４１の双方ともと電気的に遮断されるため、補正済みの判定信号Ｖｒの電圧レベルに対応する電荷が蓄えられた状態を保持することになる。なお、上記時刻ｔ２２における積分信号Ｖｐの電圧レベルが基準信号Ｖｒｅｆの電圧レベルを下回っており、差分ΔＶ２は負の値となるため、補正済みの判定信号Ｖｒの電圧レベルは、当該比較実行期間中の判定信号Ｖｒの電圧レベルＶｒ１の電圧レベルがその上回った分だけ高く補正された電圧レベルＶｒ２となる。
【００５７】
その後、上記時刻ｔ２２を起点として所定時間Ｔが経過する例えば時刻ｔ２４まで積分信号Ｖｐの電圧レベルはゼロになるまで低下する。そのため、上記時刻ｔ２２以後、積分信号Ｖｐの電圧レベルが判定信号Ｖｒの電圧レベルＶｒ１を下回り、この下回った時点から遅延した時点において、出力信号Ｖｏｕｔの電圧レベルに立ち下がりの変化が実際に生じる。
【００５８】
そして、上記時刻ｔ２４において、スイッチ制御回路４６は、スイッチング素子４３ａ及び４４ｂをオンとし、スイッチング素子４４ａをオフとする。これにより、比較回路部２０に電気的に接続されるコンデンサは、コンデンサ４２ａからコンデンサ４２ｂに切り替えられるため、判定信号Ｖｒの電圧レベルは、電圧レベルＶｒ１から電圧レベルＶｒ２へ更新される。さらに、コンデンサ４２ａは、比較回路部２０と電気的に遮断された上でアナログ演算回路４１と電気的に導通するため、アナログ演算された電圧レベルに対応する電荷を蓄電開始する。
【００５９】
また、上記時刻ｔ２４において、スイッチ制御回路４６は、スイッチング素子１４をオフとする。これにより、積分回路部１０による積分動作が開始され、次の比較実行期間（時刻ｔ２４から時刻ｔ３４までの期間）が開始される。なお、コンパレータ装置１は、次の比較実行期間においても、最初の比較実行期間（ｔ１０からｔ１４間での期間）及び当該比較実行期間（時刻ｔ１４から時刻ｔ２４までの期間）に準じて動作するため、以降の比較実行期間についての説明を割愛する。
【００６０】
以上説明した本実施の形態のコンパレータ装置１では、更新回路部４０は、最初の比較実行期間の終了時（時刻ｔ１４）まで判定信号Ｖｒの電圧レベルとして基準信号Ｖｒｅｆの電圧レベルを設定する。また、更新回路部４０は、最初の比較実行期間を含む各比較実行期間においては、積分信号Ｖｐの電圧レベル及び判定信号Ｖｒの電圧レベル並びに基準信号Ｖｒｅｆの電圧レベルを用いて判定信号Ｖｒの電圧レベルを補正し、次の比較実行期間において、その補正済みの電圧レベルに判定信号Ｖｒの電圧レベルを更新することとした。これにより、最初の比較実行期間終了時までにおいては、従来技術と同様に、入力オフセット及び動作遅延に起因した誤差が出力信号Ｖｏｕｔに生じることになるものの、次の比較実行期間以降においては、従来技術とは異なり、入力オフセット及び動作遅延に起因して生じる出力信号Ｖｏｕｔの誤差が低減されるようになり、ひいては、より高い精度をもって出力信号を出力することができるようになる。
【００６１】
なお、本発明に係るコンパレータ装置は、上記実施の形態にて例示した構成に限定されるものではなく、本発明の趣旨を逸脱しない範囲において、種々に変形して実施することが可能である。すなわち、上記実施の形態を適宜変更した例えば次の形態として実施することもできる。
【００６２】
上記実施の形態では、スイッチ制御回路４６は、出力信号Ｖｏｕｔの立ち上がりの変化時から所定時間経過時にスイッチング素子１４をオフとすることで、次の比較実行期間を開始していた。しかしながら、次の比較実行期間の開始時はこのタイミングに限らない。要は、出力信号Ｖｏｕｔの電圧レベルに立ち上がりの変化及び立ち下がりの変化が各々１度ずつ、比較実行期間内に含まれていれば、その開始時及び終了時は任意である。
【００６３】
上記実施の形態（変形例を含む）では、更新回路部４０は、各比較実行期間において、出力信号Ｖｏｕｔの電圧レベルの立ち上がりの変化時における積分信号Ｖｐの電圧レベルが基準信号Ｖｒｅｆの電圧レベルを上回る場合には、当該比較実行期間中に使用される判定信号Ｖｒの電圧レベルがその上回った分だけ低く補正された電圧レベルを、下回る場合には、当該比較実行期間中に使用される判定信号Ｖｒの電圧レベルがその下回った分だけ高く補正された電圧レベルを、次の比較実行期間中に使用される判定信号Ｖｒの電圧レベルとして算出・更新することとした。しかしながら、上回る場合についての補正及び下回る場合の補正の双方を実行する構成に限らない。更新回路部４０は、上回る場合についての補正及び下回る場合についての補正のいずれか一方のみを実行することとしてもよい。
【００６４】
上記実施の形態（変形例を含む）では、更新回路部４０は、出力信号Ｖｏｕｔの電圧レベルの立ち上がりの変化時における積分信号Ｖｐの電圧レベルを用いることとしていたが、これに限らない。立ち上がりの変化時に替えて、立ち下がりの変化時における積分信号Ｖｐの電圧レベルを用いることとしてもよい。要は、更新回路部４０は、出力信号Ｖｏｕｔの電圧レベルの最初の変化時における入力信号Ｖｐの電圧レベルを用いればよい。
【００６５】
上記実施の形態（変形例を含む）では、入力信号Ｖｉｎの積分演算を行うことで積分信号Ｖｐを生成する積分回路部１０及びこの積分回路部１０の積分演算を開始及び中断させるための（第４）スイッチング素子１４を備え、スイッチ制御回路４６は、スイッチング素子１４のオンオフを出力信号Ｖｏｕｔに基づき制御することとしていたが、これに限らない。要は、変化するアナログの信号が比較回路部２０の非反転入力端子に入力されればよいため、積分回路部１０及びスイッチング素子１４等々を割愛した構成としてもよい。
【００６６】
上記実施の形態（変形例を含む）では、最初の比較実行期間だけでなく、最初の比較実行期間を含む各比較実行期間においても、入力オフセットの大きさや動作遅延の影響を実際に受けた電圧レベルに基づいてそれら影響を学習し、そうした学習結果を用いて判定信号Ｖｒの電圧レベルを補正、次の比較実行期間に、この補正済みの判定信号Ｖｒの電圧レベルを、実際に用いる判定信号Ｖｒの電圧レベルに設定するべく、コンデンサ４２ａ及びスイッチング素子４３ａ並びに４４ａと、コンデンサ４２ｂ及びスイッチング素子４３ｂ並びに４４ｂとを備えていた。しかしながら、こうした構成に限らず、コンデンサ４２ａ及びスイッチング素子４３ａ並びに４４ａと、コンデンサ４２ｂ及びスイッチング素子４３ｂ並びに４４ｂとのいずれか一組を割愛した構成としてもよい。これにより、当該コンパレータ装置１の回路面積を低減することができるようになり、より簡素な構成ながらも、所期の目的を達成することができるようになる。
【００６７】
上記実施の形態では、更新回路部４０は、次の比較実行期間中に使用する判定信号Ｖｒの電圧レベルを算出するにあたり、当該比較実行期間における出力信号Ｖｏｕｔの電圧レベルの立ち上がり変化時における積分信号Ｖｐの電圧レベルを用いていた。これに加え、当該比較実行期間における出力信号Ｖｏｕｔの電圧レベルの立ち下がり変化時における積分信号Ｖｐの電圧レベルを用いることとしてもよい。詳しくは、更新回路部４０は、次の積分期間中に使用される判定信号Ｖｒの電圧レベルに対応する電荷を蓄電するあるいは放電する２つのコンデンサ４２ａ及び４２ｂと、これら２つのコンデンサ４２ａ４２ｂと比較回路部２０とを相補的に電気的に導通及び遮断するためのスイッチング素子４３ａ及び４３ｂと、これら２つのコンデンサ４２ａ及び４２ｂと比較回路部２０とを相補的に電気的に導通及び遮断するためのスイッチング素子４４ａ及び４４ｂを含んでいた。これに加え、次のリセット期間中に使用される判定信号Ｖｒの電圧レベルに対応する電荷を蓄電するあるいは放電する２つのコンデンサと、これら２つのコンデンサと比較回路部とを相補的に電気的に導通及び遮断するためのスイッチング素子と、これら２つのコンデンサと比較回路部とを相補的に電気的に導通及び遮断するためのスイッチング素子を含むこととしてもよい。これにより、立ち上がりの変化であれ、立ち下がりの変化であれ、出力信号Ｖｏｕｔを高い精度をもって出力することができるようになる。
【００６８】
上記実施の形態（変形例を含む）では、出力信号Ｖｏｕｔの電圧レベルに立ち上がりの変化及び立ち下がりの変化を各々１度ずつ含む期間を１つの比較実行期間とし、この比較実行期間が連続して繰り返されていたため、１つの比較実行期間内においては判定信号Ｖｒの電圧レベルが固定されていた。しかしながら、比較実行期間に区切る必要はない。その場合、更新回路（設定回路）は、出力信号の電圧レベルが最初に変化するまで判定信号Ｖｒの電圧レベルとして基準信号の電圧レベルを設定するとともに、その最初の変化時から次の変化時までに、その設定された判定信号の電圧レベルを入力信号（積分信号）の電圧レベル及び基準信号の電圧レベルの差に基づいて補正、次の変化時以降に使用する判定信号の電圧レベルを算出し、その補正済みの電圧レベルに前記判定信号の電圧レベルを設定すればよい。これによっても、初期の目的を達成することはできる。
【図面の簡単な説明】
【００６９】
【図１】本発明に係るコンパレータ装置の一実施の形態について、その全体構成の一例を示す等価回路図。
【図２】同一実施の形態のコンパレータ装置について、その動作の一例を示すタイミングチャート。
【符号の説明】
【００７０】
１…コンパレータ装置、２…入力信号用端子、３…基準信号用端子、４…出力信号用端子、１０…積分回路部、１１…抵抗素子、１２…オペアンプ、１３…コンデンサ、１４…（第１）スイッチング素子、２０…比較回路部、４０…更新回路部（初期設定回路部）、４１…アナログ演算回路、４２ａ、４２ｂ…（２つの）コンデンサ、４３ａ、４３ｂ…（第２）スイッチング素子、４４ａ、４４ｂ…（第３）スイッチング素子、４５…（第４）スイッチング素子、４６…スイッチ制御回路、Ｖｉｎ…入力信号、Ｖｐ…積分信号、Ｖｒ…判定信号、Ｖｒｅｆ…基準信号、Ｖｏｕｔ…出力信号。
【図１】
2009141428.tif 000003
【図２】
2009141428.tif 000004