(57)【要約】【課題】ＦＤＬを調整するカウント信号のビット数を増加させても、高速に遅延量を確定させることが可能なＤＬＬ回路を提供する。【解決手段】相対的に粗い調整ピッチでクロック信号を遅延させるディレイライン（ＣＤＬ）１０と、相対的に細かい調整ピッチでクロック信号を遅延させるディレイライン（ＦＤＬ）２０と、ディレイライン１０，２０の遅延量を制御する位相検知回路４１，４２及びカウンタ制御回路５１，５２とを備える。カウンタ制御回路５１，５２は、線形探索法によってディレイライン１０を制御するとともに、二分探索法によってディレイライン２０を制御する。これにより、ディレイライン２０を調整するカウント信号のビット数を増加させても、高速に遅延量を確定させることが可能となる。【選択図】図１
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【特許請求の範囲】
【請求項１】
相対的に粗い調整ピッチでクロック信号を遅延させる第１のディレイラインと、相対的に細かい調整ピッチで前記クロック信号を遅延させる第２のディレイラインと、前記第１及び第２のディレイラインの遅延量を制御する制御部とを備え、
前記制御部は、線形探索法によって前記第１のディレイラインを制御するとともに、二分探索法によって前記第２のディレイラインを制御することを特徴とするＤＬＬ回路。
【請求項２】
前記制御部は、前記クロック信号の位相を検知する位相検知回路と、前記位相検知回路の検知結果に基づいて、前記第１及び第２のディレイラインの遅延量を設定するカウンタ制御回路とを含んでいることを特徴とする請求項１に記載のＤＬＬ回路。
【請求項３】
前記位相検知回路は、前記クロック信号の位相が進んでいるか遅れているかを判定し、
前記カウンタ制御回路は、前記第１のディレイラインの遅延量を設定する第１のセレクタ回路と、前記第２のディレイラインの遅延量を設定する第２のセレクタ回路と、前記第１及び第２のセレクタ回路のカウント値を変化させるシーケンス制御回路とを有し、
シーケンス制御回路は、前記第１のセレクタ回路のカウント値を変化させる第１の調整シーケンスと、前記第２のカウンタ回路のセレクタ値を変化させる第２の調整シーケンスを実行可能であり、
前記第１の調整シーケンスにおいては、前記判定の結果に基づいて前記第１のセレクタ回路のカウント値をインクリメント又はデクリメントし、前記第２の調整シーケンスにおいては、前記判定の結果に基づいて前記第２のセレクタ回路のカウント値を上位ビットから確定させることを特徴とする請求項２に記載のＤＬＬ回路。
【請求項４】
前記第２の調整シーケンスにおいては、前記位相検知回路により前記クロック信号の位相が進んでいると判定されるまで前記クロック信号の位相を進める第１の動作と、前記位相検知回路により前記クロック信号の位相が遅れていると判定されるまで前記クロック信号の位相を遅らせる第２の動作とを交互に行うことによって、前記第２のセレクタ回路のカウント値を上位ビットから確定させることを特徴とする請求項３に記載のＤＬＬ回路。
【請求項５】
前記第２のディレイラインは、前記カウンタ制御回路のカウント値をバイアス電圧に変換するバイアス回路と、前記バイアス電圧に応じて前記クロック信号の遅延量を変化させる補完回路とを有し、
前記バイアス回路は、電源配線と前記補完回路との間にこの順に直列接続された第１及び第２のＭＯＳトランジスタを含み、
前記第１のＭＯＳトランジスタのゲートには中間電位が供給され、前記第２のＭＯＳトランジスタのゲートには前記カウント値の所定のビットが供給されることを特徴とする請求項２乃至４のいずれか一項に記載のＤＬＬ回路。
【請求項６】
前記中間電位は、定電流源によって生成されることを特徴とする請求項５に記載のＤＬＬ回路。
【請求項７】
前記定電流源はカレントミラー回路の入力側を構成し、前記第１のＭＯＳトランジスタは前記カレントミラー回路の出力側を構成することを特徴とする請求項６に記載のＤＬＬ回路。
【請求項８】
請求項１乃至７のいずれか一項に記載のＤＬＬ回路を含む半導体記憶装置。
【請求項９】
請求項８に記載の半導体記憶装置と、データプロセッサと、ＲＯＭと、ストレージデバイスと、Ｉ／Ｏデバイスとを備え、これらがシステムバスにより相互に接続されていることを特徴とするデータ処理システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＤＬＬ回路及びこれを用いた半導体記憶装置に関し、特に、調整ピッチの粗いＣＤＬ（Coarse Delay Line）と調整ピッチの細かいＦＤＬ（Fine Delay Line）を有するＤＬＬ回路及びこれを用いた半導体記憶装置に関する。また、本発明は、このような半導体記憶装置を用いたデータ処理システムに関する。
【背景技術】
【０００２】
近年、パーソナルコンピュータなどのメインメモリとして、クロックに同期した動作を行うシンクロナスメモリが広く使用されている。中でも、ＤＤＲ（Double Data Rate）型のシンクロナスメモリでは、入出力データを外部クロックに対して正確に同期させる必要があることから、外部クロックに同期した内部クロックを生成するためのＤＬＬ回路が必須である。
【０００３】
ＤＬＬ回路は、クロック信号を遅延させるディレイラインと、クロック信号の位相に基づいてディレイラインの遅延量を制御する制御部とを含んでいる。ＤＬＬ回路は、より高速且つ正確に遅延量を確定させる必要があることから、調整ピッチの粗いＣＤＬと調整ピッチの細かいＦＤＬの両方が用いられることがある（特許文献１〜３参照）。このようなタイプのＤＬＬ回路においては、まずＣＤＬを用いて遅延量を大まかに設定し、その後、ＦＤＬを用いて遅延量を正確に設定するという動作が行われる。これにより、高速性と正確性を両立することが可能となる。
【０００４】
近年のシンクロナスメモリにおいては、非常に周波数の高いクロック信号が用いられることから、動作マージンの確保が非常に重要である。このため、ＤＬＬ回路にも高い調整精度が要求されることになる。ＤＬＬ回路の調整精度を高めるためには、ＦＤＬの調整ピッチをより小さくすることが有効である。例えば、４ビットのカウント信号でＦＤＬを調整する場合には１６段階（＝２４）の調整が可能であるが、５ビットのカウント信号でＦＤＬを調整すれば、３２段階（＝２５）の調整が可能となり、理論上２倍の調整精度を得ることが可能となる。
【特許文献１】特開平１１−８８１５３号公報
【特許文献２】特開平１１−１８６９０３号公報
【特許文献３】特開２００３−３２１０４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、ＦＤＬの調整ピッチを小さくすると、その分、遅延量を確定させるために必要な調整ステップ数が増加する。すなわち、ＦＤＬを調整するカウント信号をインクリメント又はデクリメントする線形探索法によって調整を行う場合、カウント信号のビット数が１ビット増えると、調整ステップ数が約２倍に増加し、調整に時間がかかるという問題があった。
【０００６】
他方、ＦＤＬを調整するカウント信号のビット数を増やすと、理論的には調整精度が高くなるはずであるが、実際には、理論値ほどの調整精度が得られないことがあった。
【０００７】
したがって、本発明の目的は、改良されたＤＬＬ回路及びこれを用いた半導体記憶装置を提供することである。
【０００８】
また、本発明の他の目的は、ＦＤＬを調整するカウント信号のビット数を増加させても、高速に遅延量を確定させることが可能なＤＬＬ回路及びこれを用いた半導体記憶装置を提供することである。
【０００９】
また、本発明のさらに他の目的は、ＦＤＬの調整精度が高められたＤＬＬ回路及びこれを用いた半導体記憶装置を提供することである。
【００１０】
また、本発明のさらに他の目的は、このような半導体記憶装置を含むデータ処理システムを提供することである。
【課題を解決するための手段】
【００１１】
本発明の一側面によるＤＬＬ回路は、相対的に粗い調整ピッチでクロック信号を遅延させる第１のディレイラインと、相対的に細かい調整ピッチでクロック信号を遅延させる第２のディレイラインと、第１及び第２のディレイラインの遅延量を制御する制御部とを備え、制御部は、線形探索法によって第１のディレイラインを制御するとともに、二分探索法によって第２のディレイラインを制御することを特徴とする。
【００１２】
本発明において、「線形探索法」とは、カウント値を連続的にインクリメント又はデクリメントすることによって、所望のカウント値をサーチする方法を指す。但し、インクリメント又はデクリメントは１ビットずつである必要はなく、例えば２ビットずつインクリメント又はデクリメントする場合も含まれる。一方、「二分探索法」とは、カウント値を上位ビットから順次確定させることによって、所望のカウント値をサーチする方法を指す。
【００１３】
本発明の他の側面によるＤＬＬ回路は、相対的に粗い調整ピッチでクロック信号を遅延させる第１のディレイラインと、相対的に細かい調整ピッチでクロック信号を遅延させる第２のディレイラインと、クロック信号の位相を検知する位相検知回路と、位相検知回路の検知結果に基づいて、第１及び第２のディレイラインの遅延量をそれぞれ設定する第１及び第２カウンタ制御回路とを備え、第２のディレイラインは、カウンタ制御回路のカウント値をバイアス電圧に変換するバイアス回路と、バイアス電圧に応じてクロック信号の遅延量を変化させる補完回路とを有し、バイアス回路は、電源配線と補完回路との間にこの順に直列接続された第１及び第２のＭＯＳトランジスタを含み、第１のＭＯＳトランジスタのゲートには中間電位が供給され、第２のＭＯＳトランジスタのゲートにはカウント値の所定のビットが供給されることを特徴とする。
【００１４】
また、本発明による半導体記憶装置は、上記のＤＬＬ回路を含むことを特徴とする。さらに、本発明によるデータ処理システムは、上記の半導体記憶装置を含むことを特徴とする。
【発明の効果】
【００１５】
本発明の一側面によるＤＬＬ回路によれば、二分探索法によって第２のディレイラインを制御していることから、第２のディレイラインを調整するカウント信号のビット数を増加させても、高速に遅延量を確定させることが可能となる。一方、クロック信号の周波数が非常に高い場合には、クロック周期に対して第１のディレイラインの調整ピッチが粗すぎるため、第１のディレイラインを用いた調整は実質的に意味をなさないことがある。このため、第１のディレイラインを二分探索法によって制御すると、無駄な時間がかかってしまう。しかしながら、本発明では、第１のディレイラインについては線形探索法によって制御していることから、第１のディレイラインに対する制御を直ちに完了させることが可能となる。
【００１６】
また、本発明の他の側面によるＤＬＬ回路によれば、カウント値の所定のビットが供給される第２のＭＯＳトランジスタと電源配線との間に第１のＭＯＳトランジスタが挿入されており、このトランジスタのゲートに中間電位が供給されていることから、第１のＭＯＳトランジスタが飽和領域で導通した状態となる。このため、第２のＭＯＳトランジスタのソースに供給される電流が一定値となることから、第２のディレイラインの調整精度を高めることが可能となる。
【発明を実施するための最良の形態】
【００１７】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１８】
図１は、本発明の好ましい実施形態によるＤＬＬ回路の構成を示すブロック図である。
【００１９】
図１に示すように、本実施形態によるＤＬＬ回路は、相補のクロック信号ＣＬＫ，ＣＬＫＢを受けて相補のクロック信号ＬＣＬＫＲ，ＬＣＬＫＦを生成する入力レシーバ２と、相対的に粗い調整ピッチでクロック信号ＬＣＬＫＲ，ＬＣＬＫＦを遅延させることによりクロック信号ＬＣＬＫＲＣ，ＬＣＬＫＦＣを生成する第１のディレイライン１０（ＣＤＬ）と、相対的に細かい調整ピッチでクロック信号ＬＣＬＫＲＣ，ＬＣＬＫＦＣを遅延させることによりクロック信号ＬＣＬＫＯＥＴ，ＬＣＬＫＯＥＢを生成する第２のディレイライン２０（ＦＤＬ）とを備えている。
【００２０】
生成されたクロック信号ＬＣＬＫＯＥＴ，ＬＣＬＫＯＥＢは、出力バッファ４に供給される。出力バッファ４は、クロック信号ＬＣＬＫＯＥＴ，ＬＣＬＫＯＥＢに同期してデータを外部に出力する。
【００２１】
また、クロック信号ＬＣＬＫＯＥＴ，ＬＣＬＫＯＥＢは、出力バッファ４と実質的に同じ構成を有するレプリカドライバ３１，３２にも供給され、その出力である参照クロック信号ＬＲＣＬＫ，ＬＦＣＬＫがそれぞれ位相検知回路４１，４２に供給される。位相検知回路４１は、クロック信号ＣＬＫの立ち上がりエッジ（クロック信号ＣＬＫＢの立ち下がりエッジ）に基づいて位相を判定する回路であり、位相検知回路４２は、クロック信号ＣＬＫの立ち下がりエッジ（クロック信号ＣＬＫＢの立ち上がりエッジ）に基づいて位相を判定する回路である。
【００２２】
位相検知回路４１は、クロック信号ＣＬＫ，ＣＬＫＢに対して参照クロック信号ＬＲＣＬＫの位相が進んでいるか遅れているかを判定し、位相が進んでいれば、参照クロック信号ＬＲＣＬＫを遅らせるべく、検出信号ＲＵＰをローレベルとし、位相が遅れていれば、参照クロック信号ＬＲＣＬＫを速めるべく、検出信号ＲＵＰをハイレベルとする。同様に、位相検知回路４２は、クロック信号ＣＬＫ，ＣＬＫＢに対して参照クロック信号ＬＦＣＬＫの位相が進んでいるか遅れているかを判定し、位相が進んでいれば、参照クロック信号ＬＦＣＬＫを遅らせるべく、検出信号ＦＵＰをローレベルとし、位相が遅れていれば、参照クロック信号ＬＦＣＬＫを速めるべく、検出信号ＦＵＰをハイレベルとする。
【００２３】
検出信号ＲＵＰ，ＦＵＰは、カウンタ制御回路５１，５２に供給される。カウンタ制御回路５１，５２は、ディレイライン１０，２０の遅延量を制御する回路であり、制御信号ＬＤＬＬＲＥＳＥＴが発行された場合に起動される。制御信号ＤＬＬＲＥＳＥＴは、入力レシーバ６を介して外部から供給されたコマンドＣＭＤが、コマンドデコーダ８によって所定のコマンドであることが検出された場合に生成される。所定のコマンドとは、電源投入時に発行されるコマンドや、セルフリフレッシュモードから復帰する際に発行されるコマンドなどが挙げられる。
【００２４】
このように、位相検知回路４１，４２とカウンタ制御回路５１，５２は、ディレイライン１０，２０の遅延量を制御する回路であり、本発明においては、これらをまとめて「制御部」と呼ぶことがある。
【００２５】
図２は、カウンタ制御回路５１の構成を示すブロック図である。カウンタ制御回路５２の構成はカウンタ制御回路５１とほぼ同じであることから、重複する説明は省略する。
【００２６】
図２に示すように、カウンタ制御回路５１は、分周回路１１０、セレクタクロック制御回路１２０、シーケンス制御回路１３０、ＣＤＬセレクタ回路１４０及びＦＤＬセレクタ回路１５０によって構成されている。
【００２７】
分周回路１１０は、クロック信号ＬＣＬＫＲを分周してサイクル信号ＣＹＣを生成する回路であり、生成されたサイクル信号ＣＹＣは、セレクタクロック制御回路１２０及びシーケンス制御回路１３０に供給される。セレクタクロック制御回路１２０は、サイクル信号ＣＹＣに基づいて、ＣＤＬセレクタ回路１４０の動作クロックＣＤＬＣＬＫと、ＦＤＬセレクタ回路１５０の動作クロックＦＤＬＣＬＫを生成する回路である。シーケンス制御回路１３０は、検出信号ＲＵＰ，ＦＵＰ及びサイクル信号ＣＹＣに基づいて、ストローブ信号ＲＳＴ０Ｂ〜ＲＳＴ４Ｂを生成する回路である。
【００２８】
また、ＣＤＬセレクタ回路１４０は、ＣＤＬである第１のディレイライン１０の遅延量を設定する第１のカウンタ回路として機能し、動作クロックＣＤＬＣＬＫ及び検出信号ＲＵＰに基づいて動作する。ＦＤＬセレクタ回路１５０は、ＦＤＬである第２のディレイライン２０の遅延量を設定する第２のカウンタ回路として機能し、動作クロックＦＤＬＣＬＫ、検出信号ＲＵＰ及びストローブ信号ＲＳＴ０Ｂ〜ＲＳＴ４Ｂに基づいて動作する。
【００２９】
図３は、シーケンス制御回路１３０の回路図である。
【００３０】
図３に示すように、シーケンス制御回路１３０は、２つのＮＡＮＤゲートＧ１，Ｇ２間にラッチ回路Ｌが接続されてなる５つの回路セットＳ４〜Ｓ０がカスケード接続された構造を有している。
【００３１】
各回路セットＳ４〜Ｓ０に含まれるラッチ回路Ｌのリセット端には、制御信号ＬＤＬＬＲＥＳＥＴが供給されている。したがって、制御信号ＬＤＬＬＲＥＳＥＴが活性化すると、全てのラッチ回路Ｌにはローレベルがラッチされる。
【００３２】
各回路セットＳ４〜Ｓ０に含まれるＮＡＮＤゲートＧ１は、一方の入力端に前段の回路セットの出力が供給され、他方の入力端にラッチ回路Ｌの反転出力が供給されている。初段の回路セットＳ４のＮＡＮＤゲートについては、検出信号ＲＵＰ，ＦＵＰのＮＡＮＤ信号が供給される。
【００３３】
各回路セットＳ４〜Ｓ０に含まれるＮＡＮＤゲートＧ２は、一方の入力端にラッチ回路Ｌの出力が供給され、他方の入力端に検出信号ＲＵＰ又はその反転信号が供給されている。より具体的には、回路セットＳ３，Ｓ１のＮＡＮＤゲートＧ２には検出信号ＲＵＰが供給され、回路セットＳ４，Ｓ２，Ｓ０のＮＡＮＤゲートＧ２には検出信号ＲＵＰの反転信号が供給される。
【００３４】
そして、回路セットＳ４〜Ｓ０の反転出力が、それぞれストローブ信号ＲＳＴ０Ｂ〜ＲＳＴ４Ｂとして用いられる。
【００３５】
このような回路構成により、制御信号ＬＤＬＬＲＥＳＥＴが活性化するとストローブ信号ＲＳＴ０Ｂ〜ＲＳＴ４Ｂは全てハイレベルとなり、その後、検出信号ＲＵＰ，ＦＵＰの変化に応じてストローブ信号ＲＳＴ４Ｂ〜ＲＳＴ０Ｂの順にローレベルとなる。つまり、ラッチ回路Ｌは、制御信号ＬＤＬＬＲＥＳＥＴの活性化に応答して全てローレベルとなるが、一端ハイレベルに変化すると、再び制御信号ＬＤＬＬＲＥＳＥＴが活性化するまでローレベルには戻らない。後段のラッチ回路Ｌは、前段のラッチ回路Ｌがハイレベルとならない限り反転せず、したがって、ストローブ信号は、ＲＳＴ４Ｂ〜ＲＳＴ０Ｂの順にしか変化することができない。
【００３６】
そして、ＦＤＬセレクタ回路１５０は、ストローブ信号ＲＳＴ４Ｂ〜ＲＳＴ０Ｂ等に基づいて、カウント値ＳＥＬＲ４〜０を生成する。
【００３７】
図４は、第２のディレイライン２０のブロック図である。
【００３８】
図４に示すように、ＦＤＬである第２のディレイライン２０は、カウンタ制御回路５１，５２のカウント値をそれぞれバイアス電圧に変換するバイアス回路２１０，２２０と、バイアス電圧に応じてクロック信号ＬＣＬＫＲＣ，ＬＣＬＫＦＣの遅延量を変化させる補完回路２３０，２４０によって構成されている。図４に示すように、クロック信号ＬＣＬＫＲＣは、２つの信号ＬＣＬＫＲＣ＿ＥとＬＣＬＫＲＣ＿Ｏによって構成され、クロック信号ＬＣＬＫＦＣは、２つの信号ＬＣＬＫＦＣ＿ＥとＬＣＬＫＦＣ＿Ｏによって構成されている。
【００３９】
バイアス回路２１０には、カウンタ制御回路５１のカウント値ＳＥＬＲ４〜０と定電流源２５０によって生成される中間電位ＢＩＡＳＰが供給されており、これらに基づいてバイアス信号ＢＩＡＳＲ＿Ｅ，ＢＩＡＳＲ＿Ｏを生成する。同様に、バイアス回路２２０には、カウンタ制御回路５２のカウント値ＳＥＬＦ４〜０と中間電位ＢＩＡＳＰが供給されており、これらに基づいてバイアス信号ＢＩＡＳＦ＿Ｅ，ＢＩＡＳＦ＿Ｏを生成する。
【００４０】
図５は、第２のディレイライン２０の構成をより詳細に示す回路図であり、バイアス回路２１０、補完回路２３０及び定電流源２５０からなる部分を示している。バイアス回路２２０及び補完回路２４０の回路構成については、図５に示すバイアス回路２１０及び補完回路２３０とほぼ同じであることから省略する。
【００４１】
図５に示すように、バイアス回路２１０は、電源配線ＶＤＤとバイアス信号ＢＩＡＳＲ＿Ｅが供給される配線２１１との間に、直列接続された２つのＰチャンネルＭＯＳトランジスタが複数個並列接続され、電源配線ＶＤＤとバイアス信号ＢＩＡＳＲ＿Ｏが供給される配線２１２との間に、直列接続された２つのＰチャンネルＭＯＳトランジスタが複数個並列接続された構成を有している。これらＰチャンネルＭＯＳトランジスタのうち、トランジスタＰ０〜Ｐ９のゲートにはカウント値ＳＥＬＲ４〜０の対応するビットが供給され、トランジスタＰ１０〜Ｐ１９のゲートには中間電位ＢＩＡＳＰが共通に供給されている。
【００４２】
また、配線２１１と接地配線ＶＳＳとの間には、ダイオード接続されたＮチャンネルＭＯＳトランジスタ２１３、プリチャージ信号に同期してオンするＮチャンネルＭＯＳトランジスタ２１４及び定電流源Ｃ１が直列接続され、配線２１１と電源配線ＶＤＤとの間には、プリチャージ信号に同期してオンするＰチャンネルＭＯＳトランジスタ２１５が接続されている。同様に、配線２１２と接地配線ＶＳＳとの間には、ダイオード接続されたＮチャンネルＭＯＳトランジスタ２１６、プリチャージ信号に同期してオンするＮチャンネルＭＯＳトランジスタ２１７及び定電流源Ｃ２が直列接続され、配線２１２と電源配線ＶＤＤとの間には、プリチャージ信号に同期してオンするＰチャンネルＭＯＳトランジスタ２１８が接続されている。
【００４３】
トランジスタＰ０〜Ｐ９のＷ／Ｌ比（チャネル幅とチャネル長の比）は、２のべき乗で重み付けがされている。具体的には、トランジスタＰ０，Ｐ１のＷ／Ｌ比を１ＷＬと定義すると、トランジスタＰ２，Ｐ３のＷ／Ｌ比は２ＷＬ、トランジスタＰ４，Ｐ５のＷ／Ｌ比は４ＷＬ、トランジスタＰ６，Ｐ７のＷ／Ｌ比は８ＷＬ、トランジスタＰ８，Ｐ９のＷ／Ｌ比は１６ＷＬに設定されている。これにより、バイアス信号ＢＩＡＳＦ＿Ｅ，ＢＩＡＳＦ＿Ｏは、３２段階（＝２５）の電圧レベルに調整することができる。
【００４４】
このようにして生成されたバイアス信号ＢＩＡＳＦ＿Ｅ，ＢＩＡＳＦ＿Ｏは、補完回路２３０に含まれるＮチャンネルＭＯＳトランジスタ２３１，２３２のゲートにそれぞれ供給される。
【００４５】
図５に示すように、トランジスタ２３１と接地配線ＶＳＳとの間にはクロック信号ＬＣＬＫＲＣ＿Ｅに同期してオンするＮチャンネルＭＯＳトランジスタ２３３が接続され、トランジスタ２３２と接地配線ＶＳＳとの間にはクロック信号ＬＣＬＫＲＣ＿Ｏに同期してオンするＮチャンネルＭＯＳトランジスタ２３４が接続されている。さらに、トランジスタ２３１，２３２と電源配線ＶＤＤとの間には、クロック信号ＬＣＬＫＲＣ＿Ｅ，ＬＣＬＫＲＣ＿Ｏのオア信号に同期してオンするＰチャンネルＭＯＳトランジスタ２３５が接続されている。
【００４６】
このような回路構成により、補完回路２３０の出力であるクロック信号ＬＣＬＫＯＥＴの位相は、バイアス信号ＢＩＡＳＦ＿Ｅ，ＢＩＡＳＦ＿Ｏの電圧に応じて、３２段階に微調整される。
【００４７】
また、トランジスタＰ１０〜Ｐ１９に中間電位ＢＩＡＳＰを供給する定電流源２５０は、直列接続されたＰチャンネルＭＯＳトランジスタ２５１と抵抗２５２によって構成されている。トランジスタ２５１のゲートとドレインは短絡されており、トランジスタ２５１のゲート電位が中間電位ＢＩＡＳＰとして取り出される。つまり、定電流源２５０はカレントミラー回路の入力側を構成し、トランジスタＰ１０〜Ｐ１９はカレントミラー回路の出力側を構成することになる。
【００４８】
このような構成により、トランジスタＰ１０〜Ｐ１９は飽和領域で動作し、そのドレイン電流はカレントミラー回路によって規定される所定の電流量に制限される。その結果、カウント値ＳＥＬＲ４〜０によってオン／オフするトランジスタＰ０〜Ｐ９のドレイン電流は、ドレイン電圧とほぼ無関係な所定値となることから、バイアス信号ＢＩＡＳＦ＿Ｅ，ＢＩＡＳＦ＿Ｏの調整ピッチをほぼ均一とすることが可能となる。
【００４９】
これに対し、トランジスタＰ１０〜Ｐ１９を削除し、トランジスタＰ０〜Ｐ９のソースを電源配線ＶＤＤに直接接続した場合には、これらトランジスタＰ０〜Ｐ９が非飽和領域で動作することから、ドレイン電流がドレイン電圧によって変化してしまう。このため、バイアス信号ＢＩＡＳＦ＿Ｅ，ＢＩＡＳＦ＿Ｏの調整ピッチが均一とならず、その結果、カウント値ＳＥＬＲのビット数を増やしても調整精度が十分に高くならない。
【００５０】
図６は、定電流源２５０の効果を説明するためのグラフであり、カウント値を１つ変化させた場合に得られるクロック信号の変化量、つまり、調整ピッチを示している。また、（ａ）はトランジスタＰ１０〜Ｐ１９を削除した場合、（ｂ）はトランジスタＰ１０〜Ｐ１９のゲートに中間電位ＢＩＡＳＰを与えた場合を示している。
【００５１】
図６（ａ）に示すように、トランジスタＰ１０〜Ｐ１９を削除した場合、カウント値が大きくなると調整ピッチが拡大していることが分かる。このため、カウント値ＳＥＬＲのビット数を４ビットから５ビットに増加させても、調整精度があまり高くならないという問題が生じる。
【００５２】
しかしながら、図６（ｂ）に示すように、トランジスタＰ１０〜Ｐ１９のゲートに中間電位ＢＩＡＳＰを与えた場合、カウント値に関わらず調整ピッチがほぼ一定となることが分かる。このため、カウント値ＳＥＬＲのビット数を４ビットから５ビットに増加させると、これに応じて調整精度を高めることが可能となる。
【００５３】
次に、本実施形態によるＤＬＬ回路の動作について説明する。
【００５４】
図７は、本実施形態によるＤＬＬ回路の大まかな動作を説明するためのフローチャートである。
【００５５】
図７に示すように、ＤＬＬ回路のリセットが指示されると（ステップＳ１０）、シーケンス制御回路１３０は、線形探索法を用いたＣＤＬシーケンスを実行し（ステップＳ２０）、さらに、二分探索法を用いたＦＤＬシーケンスを実行すると（ステップＳ３０）、ＤＬＬ回路がロックする。尚、ＤＬＬ回路のリセットは、上述の通り、電源投入時やセルフリフレッシュモードから復帰時に実行され、これに応答して制御信号ＬＤＬＬＲＥＳＥＴが活性化する。
【００５６】
図８は、ＣＤＬシーケンス（ステップＳ２０）をより詳細に示すフローチャートである。
【００５７】
ＣＤＬシーケンスにおいては、まず、位相検知回路４１，４２がＵＰ判定を行うまで、ディレイライン１０を用いて遅延量を１ピッチずつ上昇させる（ステップＳ２１，Ｓ２２）。ここで「ＵＰ判定」とは、クロック信号ＣＬＫ，ＣＬＫＢに対して参照クロック信号ＬＲＣＬＫ，ＬＦＣＬＫの位相が遅れているために、参照クロック信号ＬＲＣＬＫ，ＬＦＣＬＫを速める必要がある場合を指す。
【００５８】
次に、位相検知回路４１，４２がＵＰ判定を行うと、位相検知回路４１，４２がＤＯＷＮ判定を行うまで、ディレイライン１０を用いて遅延量を１ピッチずつ上昇させる（ステップＳ２３，Ｓ２４）。ここで「ＤＯＷＮ判定」とは、クロック信号ＣＬＫ，ＣＬＫＢに対して参照クロック信号ＬＲＣＬＫ，ＬＦＣＬＫの位相が進んでいるために、参照クロック信号ＬＲＣＬＫ，ＬＦＣＬＫを遅らせる必要がある場合を指す。
【００５９】
そして、位相検知回路４１，４２がＤＯＷＮ判定を行うとＣＤＬシーケンスが終了し、次にＦＤＬシーケンスに移る。このように、ＣＤＬシーケンスでは、線形探索法を用いて遅延量を１ピッチずつ変化させていることから、クロック信号の周波数が非常に高い場合、ディレイライン１０に対する制御は直ちに完了する。
【００６０】
図９は、ＦＤＬシーケンス（ステップＳ３０）をより詳細に示すフローチャートである。また、図１０は、ＦＤＬシーケンスの実行中におけるシーケンス制御回路１３０の動作波形図である。
【００６１】
ＦＤＬシーケンスは、図１０に示すように、検出信号ＲＵＰ，ＦＵＰがいずれもハイレベル（ＵＰ判定）となった後（符号Ｘ１参照）、検出信号ＲＵＰがローレベル（ＤＯＷＮ判定）に変化したこと（符号Ｘ２参照）に応答して起動される。これにより、ストローブ信号ＲＳＴ４Ｂがローレベルに変化し、カウント値ＳＥＬＲ４〜０に含まれる最上位ビットＳＥＬＲ４が反転する。これにより、ディレイライン２０によって遅延量が１６ピッチ低下する（ステップＳ３１ｂ）。
【００６２】
そして、検出信号ＲＵＰがハイレベル（ＵＰ判定）に変化すると（符号Ｘ３参照）、今度はストローブ信号ＲＳＴ３Ｂがローレベルに変化し、カウント値ＳＥＬＲ４〜０に含まれる２番目のビットＳＥＬＲ３が反転する。これにより、ディレイライン２０によって遅延量が８ピッチ上昇する（ステップＳ３２ａ，Ｓ３２ｂ）。
【００６３】
さらに、検出信号ＲＵＰがローレベル（ＤＯＷＮ判定）に変化すると（符号Ｘ４参照）、今度はストローブ信号ＲＳＴ２Ｂがローレベルに変化し、カウント値ＳＥＬＲ４〜０に含まれる３番目のビットＳＥＬＲ２が反転する。これにより、ディレイライン２０によって遅延量が４ピッチ低下する（ステップＳ３３ａ，Ｓ３３ｂ）。
【００６４】
さらに、検出信号ＲＵＰがハイレベル（ＵＰ判定）に変化すると（符号Ｘ５参照）、今度はストローブ信号ＲＳＴ１Ｂがローレベルに変化し、カウント値ＳＥＬＲ４〜０に含まれる４番目のビットＳＥＬＲ１が反転する。これにより、ディレイライン２０によって遅延量が２ピッチ上昇する（ステップＳ３４ａ，Ｓ３４ｂ）。
【００６５】
さらに、検出信号ＲＵＰがローレベル（ＤＯＷＮ判定）に変化すると（符号Ｘ６参照）、今度はストローブ信号ＲＳＴ０Ｂがローレベルに変化し、カウント値ＳＥＬＲ４〜０に含まれる最下位ビットＳＥＬＲ０が反転する。これにより、ディレイライン２０によって遅延量が１ピッチ低下する（ステップＳ３５ａ，Ｓ３５ｂ）。
【００６６】
その後、ＵＰ判定がなされると（符号Ｘ７参照）、ディレイライン２０によって遅延量が１ピッチ上昇し（ステップＳ３６ａ，Ｓ３６ｂ）、ＦＤＬシーケンスが終了する。このように、ＦＤＬシーケンスでは、ＤＯＷＮ判定がされるまで遅延量を上昇させる動作と、ＵＰ判定がされるまで遅延量を低下させる動作とを交互に行うことによって、カウント値を上位ビットから確定させていることから、ディレイライン２０を調整するカウント信号のビット数を増加させても、高速に遅延量を確定させることが可能となる。
【００６７】
本実施形態によるＤＬＬ回路は、クロックに同期した動作を行う半導体記憶装置、特に、ＤＤＲ型のＤＲＡＭに用いることが最も好適である。
【００６８】
図１１は、本発明の好ましい実施形態による半導体記憶装置を用いたデータ処理システム３００の構成を示すブロック図であり、本実施形態による半導体記憶装置がＤＲＡＭである場合を示している。
【００６９】
図１１に示すデータ処理システム３００は、データプロセッサ３２０と、本実施形態による半導体記憶装置（ＤＲＡＭ）３３０が、システムバス３１０を介して相互に接続された構成を有している。データプロセッサ３２０としては、例えば、マイクロプロセッサ（ＭＰＵ）、ディジタルシグナルプロセッサ（ＤＳＰ）などを含まれるが、これらに限定されない。図１１においては簡単のため、システムバス３１０を介してデータプロセッサ３２０とＤＲＡＭ３３０とが接続されているが、システムバス３１０を介さずにローカルなバスによってこれらが接続されていても構わない。
【００７０】
また、図１１には、簡単のためシステムバス３１０が１組しか描かれていないが、必要に応じ、コネクタなどを介しシリアルないしパラレルに設けられていても構わない。また、図１１に示すメモリシステムデータ処理システムでは、ストレージデバイス３４０、Ｉ／Ｏデバイス３５０、ＲＯＭ３６０がシステムバス３１０に接続されているが、これらは必ずしも必須の構成要素ではない。
【００７１】
ストレージデバイス３４０としては、ハードディスクドライブ、光学ディスクドライブ、フラッシュメモリなどが挙げられる。また、Ｉ／Ｏデバイス３５０としては、液晶ディスプレイなどのディスプレイデバイスや、キーボード、マウスなどの入力デバイスなどが挙げられる。また、Ｉ／Ｏデバイス３５０は、入力デバイス及び出力デバイスのいずれか一方のみであっても構わない。さらに、図１１に示す各構成要素は、簡単のため１つずつ描かれているが、これに限定されるものではなく、１又は２以上の構成要素が複数個設けられていても構わない。
【００７２】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００７３】
例えば、上記実施形態では、いわゆる単相式のＤＬＬを例に説明したが、本発明の適用範囲がこれに限定されるものではなく、多相式（二相式など）のＤＬＬ回路に本発明を適用することも可能である。
【図面の簡単な説明】
【００７４】
【図１】本発明の好ましい実施形態によるＤＬＬ回路の構成を示すブロック図である。
【図２】カウンタ制御回路５１の構成を示すブロック図である。
【図３】シーケンス制御回路１３０の回路図である。
【図４】第２のディレイライン２０のブロック図である。
【図５】第２のディレイライン２０の構成をより詳細に示す回路図である。
【図６】定電流源２５０の効果を説明するためのグラフであり、（ａ）はトランジスタＰ１０〜Ｐ１９を削除した場合、（ｂ）はトランジスタＰ１０〜Ｐ１９のゲートに中間電位ＢＩＡＳＰを与えた場合を示している。
【図７】本発明の好ましい実施形態によるＤＬＬ回路の大まかな動作を説明するためのフローチャートである。
【図８】ＣＤＬシーケンスをより詳細に示すフローチャートである。
【図９】ＦＤＬシーケンスをより詳細に示すフローチャートである。
【図１０】ＦＤＬシーケンスの実行中におけるシーケンス制御回路１３０の動作波形図である。
【図１１】本発明の好ましい実施形態によるデータ処理システム３００の構成を示すブロック図である。
【符号の説明】
【００７５】
２，６    入力レシーバ
４        出力バッファ
８        コマンドデコーダ
１０      ディレイライン（ＣＤＬ）
２０      ディレイライン（ＦＤＬ）
３１，３２    レプリカドライバ
４１，４２    位相検知回路
５１，５２    カウンタ制御回路
１１０    分周回路
１２０    セレクタクロック制御回路
１３０    シーケンス制御回路
１４０    ＣＤＬセレクタ回路
１５０    ＦＤＬセレクタ回路
２１０，２２０    バイアス回路
２１１，２１２    配線
２１３〜２１８    トランジスタ
２３０，２４０    補完回路
２３１〜２３５    トランジスタ
２５０    定電流源
２５１    トランジスタ
２５２    抵抗
３００    データ処理システム
３１０    システムバス
３２０    データプロセッサ
３４０    ストレージデバイス
３５０    Ｉ／Ｏデバイス
Ｃ１，Ｃ２    定電流源
Ｇ１，Ｇ２    ＮＡＮＤゲート
Ｌ        ラッチ回路
Ｐ０〜Ｐ１９    トランジスタ
Ｓ０〜Ｓ４    回路セット
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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