(57)【要約】【課題】ロウデコーダ内のリーク電流を低減でき、メモリセルの誤消去の発生の防止に対して有利な不揮発性半導体記憶装置を提供する。【解決手段】不揮発性半導体記憶装置は、複数のブロックにより構成されるメモリセルアレイと、電流経路の一端が前記複数のワード線に電気的に接続された複数の転送トランジスタをそれぞれ有し、前記複数のブロックに対応して設けられ、ワード線方向に隣接して配置される第１，第２ブロック選択回路ＲＤn，ＲＤn+3を備えたロウデコーダ22とを具備し、前記転送トランジスタの電流経路の一端である拡散層Sは、前記第１，第２ブロック選択回路内でそれぞれ対向するように配置され、ワード線方向の前記第１，第２ブロック選択回路に隣接する前記拡散層間の幅W2は、ワード線方向の同一の前記第１，第２ブロック選択回路内に隣接する前記拡散層間の幅W1より大きく配置される（W2>W1）。【選択図】      図１
2009141278.tif 000002
【特許請求の範囲】
【請求項１】
複数のビット線と複数のワード線との交差位置にマトリクス状に配置された複数のメモリセルの電流経路の一端および他端が直列接続されたメモリセルユニットと前記メモリセルユニットを選択する選択トランジスタとを備える複数のブロックにより構成されるメモリセルアレイと、
電流経路の一端が前記複数のワード線に電気的に接続された複数の転送トランジスタをそれぞれ有し、前記複数のブロックに対応して設けられ、ワード線方向に隣接して配置される第１，第２ブロック選択回路を備えたロウデコーダとを具備し、
前記転送トランジスタの電流経路の一端である拡散層は、前記第１，第２ブロック選択回路内でそれぞれ対向するように配置され、
ワード線方向に隣接する前記第１，第２ブロック選択回路の前記拡散層間の幅は、ワード線方向に隣接する同一の前記第１，第２ブロック選択回路内における前記拡散層間の幅より大きく配置されること
を特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第１，第２ブロック選択回路は、ビット線方向にピッチがずれ千鳥状に配置されること
を特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記ロウデコーダは、前記メモリセルアレイの一方の側、または両方の側に設けられること
を特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記複数のビット線にそれぞれ接続された複数のセンスアンプを備えたページバッファを更に具備し、
前記ページバッファは、前記メモリセルアレイの一方の側、または両方の側に設けられること
を特徴とする請求項１乃至３のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項５】
前記メモリセルが消去動作の際、
非選択ブロックに対応する前記第１ブロック選択回路内の転送トランジスタの電流経路の一端の拡散層には、カップリングにより昇圧された消去電圧程度のフローティング電圧が印加され、
選択ブロックに対応する前記第２ブロック選択回路内の転送トランジスタの電流経路の一端の拡散層には、接地電圧が印加されること
を特徴とする請求項１乃至４のいずれか１項に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、不揮発性半導体記憶装置に関し、例えば、ＮＡＮＤ型フラッシュメモリのロウデコーダ（Row Decoder）内に配置される高電圧転送トランジスタ等に関するものである。
【背景技術】
【０００２】
近年、主記憶メモリとして不揮発性半導体記憶装置であるＮＡＮＤ型フラッシュメモリを使用した電子機器が数多く製品化されている。一方、電子機器の多機能化に伴い、ＮＡＮＤ型フラッシュメモリの記憶容量のさらなる大容量化が課題となっている。
【０００３】
しかし、大容量化に伴う微細化の進行により配線間距離が低減される一方で、配線の電圧関係は前世代と同様である。その結果、メモリセルアレイの近傍に配置されるロウデコーダ内のリーク電流によって、メモリセルの誤消去が発生し、不良ビットが増大するという問題がある。
【０００４】
例えば、ＮＡＮＤ型フラッシュメモリの場合、データ消去動作時には、非選択ブロックのワード線はフローティング状態となり、ウェル電圧（CPWELL）とのカップリングで消去電圧まで昇圧される（例えば、特許文献１参照）。
【０００５】
このとき、非選択ブロックのワード線に接続されたロウデコーダ内のブロック選択回路に、転送トランジスタに起因するリーク電流が発生する。そのため、非選択ブロックのメモリセルでは、カップリングで昇圧されたはずのワード線の電荷がリーク電流により抜け出し、ワード線の電位が、消去電圧よりも低減する。例えば、ワード線の電圧が、消去電圧（２０Ｖ程度）から、１５Ｖ程度に低下してしまうと、ワード線に接続されるメモリセルの制御電極（ＣＧ）とウェル（p-well）間に、５Ｖ程度の電位差が生じる。このため、弱い消去状態となり、データを保持したいメモリセルの浮遊電極（ＦＧ）内の電子が抜けて、誤消去が発生し、不良ビットが増大する。
【０００６】
消去動作の際に、上記転送トランジスタに起因する主なリーク電流は、以下の２つリーク電流leak1，leak2がある。即ち、
リーク電流leak1は、ビット線方向（チャネル長方向）に隣接する選択ブロックの転送トランジスタの０Ｖが印加された拡散層に対向する拡散層間のリーク電流である。  
リーク電流leak2は、ビット線方向に隣接する同様の選択ブロックの転送トランジスタの０Ｖが印加された拡散層と斜めに対向する拡散層間のリーク電流である。
【０００７】
このように、消去不良を低減する観点から、これらのリーク電流leak1，leak2を低減することが必要となる。
【０００８】
上記のように、従来の不揮発性半導体記憶装置は、ロウデコーダ内のリーク電流によって、メモリセルの誤消去が発生するという問題がある。
【特許文献１】特開２００５−１９１４１３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
この発明は、ロウデコーダ内のリーク電流を低減でき、メモリセルの誤消去の発生の防止に対して有利な不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【００１０】
この発明の一態様によれば、複数のビット線と複数のワード線との交差位置にマトリクス状に配置された複数のメモリセルの電流経路の一端および他端が直列接続されたメモリセルユニットと前記メモリセルユニットを選択する選択トランジスタとを備える複数のブロックにより構成されるメモリセルアレイと、電流経路の一端が前記複数のワード線に電気的に接続された複数の転送トランジスタをそれぞれ有し、前記複数のブロックに対応して設けられ、ワード線方向に隣接して配置される第１，第２ブロック選択回路を備えたロウデコーダとを具備し、前記転送トランジスタの電流経路の一端である拡散層は、前記第１，第２ブロック選択回路内でそれぞれ対向するように配置され、ワード線方向に隣接する前記第１，第２ブロック選択回路の前記拡散層間の幅は、ワード線方向に隣接する同一の前記第１，第２ブロック選択回路内における前記拡散層間の幅より大きく配置される不揮発性半導体記憶装置を提供できる。
【発明の効果】
【００１１】
この発明によれば、ロウデコーダ内のリーク電流を低減でき、メモリセルの誤消去の発生の防止に対して有利な不揮発性半導体記憶装置を提供できる。
【発明を実施するための最良の形態】
【００１２】
［概要］  
まず、この発明の概要について、図１を用いて説明する。  
この発明の一例では、ロウデコーダ内のリーク電流を低減でき、メモリセルの誤消去の発生の防止に対して有利な不揮発性半導体記憶装置を提案する。  
その不揮発性半導体記憶装置の構成とは、例えば、図１のように示すものである。  
即ち、不揮発性半導体記憶装置は、複数のビット線と複数のワード線との交差位置にマトリクス状に配置された複数のメモリセルの電流経路の一端および他端が直列接続されたメモリセルユニットと前記メモリセルユニットを選択する選択トランジスタとを備える複数のブロックにより構成されるメモリセルアレイ（図示せず）と、電流経路の一端が前記複数のワード線に電気的に接続された複数の転送トランジスタ（ＴＲ）をそれぞれ有し、前記複数のブロック（block）に対応して設けられ、ワード線方向に隣接して配置される第１，第２ブロック選択回路（ＲＤn、ＲＤn+3）を備えたロウデコーダ２２とを具備するものである。さらに、
前記転送トランジスタ（ＴＲ）の電流経路の一端である拡散層（Ｓ）は、前記第１，第２ブロック選択回路内でそれぞれ対向するように配置され、
ワード線方向に隣接する前記第１，第２ブロック選択回路の前記拡散層間の幅（Ｗ２）は、ワード線方向に隣接する同一の前記第１，第２ブロック選択回路内における前記拡散層間の幅（Ｗ１）より大きくなるように配置される（幅：Ｗ２＞Ｗ１）。
【００１３】
上記のように、第１として、転送トランジスタ（ＴＲ）の電流経路の一端である拡散層（Ｓ）は、第１，第２ブロック選択回路内でそれぞれ対向するように配置される。還元すれば、ワード線ＷＬが接続される拡散層のソースＳを、同一ブロック選択回路内で対向するように配置する。例えば、第１ブロック選択回路ＲＤｎにおいて、転送トランジスタＴＲ０＿ｎ〜ＴＲｉ＿ｎの拡散層であるソースＳは、第１ブロック選択回路ＲＤｎ内でそれぞれ対向するように配置されている。
【００１４】
そのため、メモリセルのデータ消去動作の際には、転送トランジスタＴＲ０＿ｎ〜ＴＲｉ＿ｎの拡散層であるソースＳに同一のフローティング電圧ＦＬが与えられる電圧関係となる。その結果、図中のリーク電流leak1,leak2が発生しない。ここで、リーク電流leak1は、同一のブロック選択回路内において、ＢＬ線方向（チャネル長方向）に隣接する転送トランジスタの拡散層の対向する拡散層間のリーク電流である。リーク電流leak2は、同様の転送トランジスタの拡散層の斜めに対向する拡散層間のリーク電流である。
【００１５】
第２として、ワード線方向に隣接する前記第１，第２ブロック選択回路の拡散層間の幅（Ｗ２）は、ワード線方向に隣接する同一の前記第１，第２ブロック選択回路内における拡散層間の幅（Ｗ１）より大きくなるように配置される（幅：Ｗ２＞Ｗ１）。換言すれば、ＷＬ方向に隣接するブロック選択回路における拡散層間のスペース（Ｗ２）を、同一ブロック選択回路におけるＷＬ方向の拡散層間スペース（Ｗ１）よりも広げて配置する。例えば、ワード線方向に隣接する第１，第２ブロック選択回路ＲＤn，ＲＤn+3における拡散層Ｓ間の幅（Ｗ２）は、ワード線方向に隣接する同一の第１，第２ブロック選択回路ＲＤn，ＲＤn+3内における前記拡散層Ｓ間の幅（Ｗ１）より大きくなるように配置される（幅：Ｗ２＞Ｗ１）。
【００１６】
そのため、図示するように、ＷＬ線方向に隣接する第１，第２ブロック選択回路ＲＤn，ＲＤn+3間に発生するリーク電流leak3,leak4を低減することができる。ここで、リーク電流leak3は、ワード線方向に隣接する第１，第２ブロック選択回路ＲＤn，ＲＤn+3において、ＷＬ線方向に対向する拡散層Ｓ間に発生するリーク電流である。リーク電流leak4は、第１，第２ブロック選択回路ＲＤn，ＲＤn+3において、斜め方向に対向する拡散層Ｓ間に発生するリーク電流である。
【００１７】
上記リーク電流leak3,leak4の電流量は、幅Ｗ２が、幅Ｗ１よりも大きくなるように配置されることにより、無視できる程度に小さくすることができる。従って、図１に示す構成により、リーク電流leak3,leak4を低減することができる。
【００１８】
このように、以上のような構成によれば、ロウデコーダ内のリーク電流を低減でき、メモリセルの誤消去の発生の防止に対して有利である。
【００１９】
以下、この発明の最良と思われる実施形態について図面を参照して説明する。以下の説明では、ＮＡＮＤ型フラッシュメモリを一例として挙げるが、これに限られるものではない。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
【００２０】
［第１の実施形態］  
＜１．構成例＞  
１−１．全体構成例   
まず、図２を用いて、この発明の第１の実施形態に係る不揮発性半導体記憶装置の全体構成例を説明する。図２は、第１の実施形態に係る不揮発性半導体記憶装置の全体構成例を示すブロック図である。
【００２１】
図示するように、本例に係るＮＡＮＤ型フラッシュメモリは、メモリセルアレイ部１２、ビット線制御回路１３、ワード線制御回路１４、ゲート線制御回路１５、制御信号発生回路１６、信号入力端子１７、データ入出力バッファ１８、およびデータ入出力端子１９により構成されている。
【００２２】
メモリセルアレイ部１２は、後述するが、メモリセルアレイ、ロウデコーダ、およびページバッファ（図示せず）により構成されている。メモリセルアレイは、複数のブロック（…,block n，block n+1, block n+2，…）により構成されている。ブロックのそれぞれは、複数のワード線と複数のビット線との交差位置にマトリクス状に配置された複数のメモリセルトランジスタの電流経路が直列接続されたメモリセルユニットと、上記メモリセルユニットを選択する選択トランジスタにより構成される。
【００２３】
ロウデコーダは、メモリセルアレイの近傍に配置され、例えば、データ消去動作の際に、ワード線に所定の電圧を与える。
【００２４】
ページバッファは、メモリセルアレイの近傍に配置され、複数のビット線にそれぞれ接続された複数のセンスアンプを備える。
【００２５】
ビット線制御回路１３は、ビット線を介してメモリセルアレイ部１２中のメモリセルトランジスタのデータを読み出し、ビット線を介してメモリセルアレイ部１２中のメモリセルトランジスタの状態を検出する。また、ビット線制御回路１３は、ビット線を介してメモリセルアレイ１１中のメモリセルに書き込み制御電圧を印加してメモリセルに書き込みを行う。ビット線制御回路１３には、メモリセルアレイ部１２、データ入出力バッファ１８、制御信号発生回路１６が接続されている。
【００２６】
ワード線制御回路１４は、メモリセルアレイ部１２中のワード線を選択し、選択されたワード線に読み出し、書き込みあるいは消去に必要な電圧を印加する。
【００２７】
ゲート線制御回路１５は、ロウデコーダ内の転送ゲート線のゲート電圧を制御する。
【００２８】
制御信号発生回路１６は、ビット線制御回路１３、ワード線制御回路１４、ゲート線制御回路１５、およびデータ入出力バッファ１８に接続される。接続された上記構成回路は、制御信号発生回路１６によって制御される。制御信号発生回路１６は、外部のホスト機器から信号入力端子１７を介して入力されるＡＬＥ（アドレス・ラッチ・イネーブル）信号等の制御信号によって制御される。
【００２９】
ここで、上記ワード線制御回路１４、ビット線制御回路１３、ゲート線制御回路１５、制御信号発生回路１６は、書き込み回路、読み出し回路、および消去回路を構成している。
【００３０】
信号入力端子１７は、外部のホスト機器等に接続され、上記ＡＬＥ等の制御信号が入力される。
【００３１】
データ入出力バッファ１８は、メモリセルトランジスタの読み出し／書込みデータＤＴを、データ入出力端子１９へ出力する。
【００３２】
データ入出力端子１９は、例えば、ＮＡＮＤ型フラッシュメモリ外部のホスト機器等に接続され、読み出し／書込みデータＤＴ、アドレスＡＤＤ、コマンドＣＭＤの入出力を行う。ホスト機器は、例えば、マイクロコンピュータ等であって、データ入出力端子１９から出力されたデータを受ける。さらに、ホスト機器は、ＮＡＮＤ型フラッシュメモリの動作を制御する各種コマンドＣＭＤ、アドレスＡＤＤ、及びデータＤＴを出力する。ホスト機器からデータ入出力端子１９に入力された書き込みデータは、データ入出力バッファ１８を介して、ビット線制御回路１３に供給される。一方、コマンドＣＭＤおよびアドレスＡＤＤは、制御信号発生回路１６に供給される。
【００３３】
１−２．メモリセルアレイ部の構成例  
次に、図３乃至図６を用いて、メモリセルアレイ部１１の構成例について説明する。  
図示するように、メモリセルアレイ部１１は、メモリセルアレイ２１、ロウデコーダ２２−１，２２−２、およびページバッファ２３−１，２３−２により構成されている。
【００３４】
メモリセルアレイ（Memory cell alley）２１は、複数のブロック（…,block n，block n+1, block n+2，…）により構成されている。ブロックのそれぞれは、複数のワード線と複数のビット線との交差位置にマトリクス状に配置された複数のメモリセルトランジスタの電流経路が直列接続されたメモリセルユニットと、上記メモリセルユニットを選択する選択トランジスタにより構成される。
【００３５】
ロウデコーダ（Row decoder）２２−１，２２−２は、メモリセルアレイ２１の近傍に配置され、例えば、データ消去動作の際に、ワード線に所定の電圧を与える。
【００３６】
ページバッファ（Page buffer）２３−１，２３−２は、メモリセルアレイ２１の近傍に配置され、複数のビット線にそれぞれ接続された複数のセンスアンプ（Ｓ／Ａ）を備える。
【００３７】
以下、ロウデコーダおよびページバッファの配置例について説明する。  
まず、本例に係るロウデコーダおよびページバッファの配置は、図３のように示される。図示するように、本例では、メモリセルアレイ２１の左側（Left side）および右側（Right side）に、ロウデコーダ２２−１，２２−２がそれぞれ配置されている。また、メモリセルアレイの上側に、ページバッファ２３−１が配置されている。
【００３８】
図４に示す配置では、メモリセルアレイ２１の左側にのみロウデコーダ２２−１が配置され、メモリセルアレイの上側にのみページバッファ２３−１が配置されている。
【００３９】
図５に示す配置では、メモリセルアレイ２１の左側にのみロウデコーダ２２−１が配置され、メモリセルアレイの上側および下側にページバッファ２３−１，２３−２が配置されている。
【００４０】
図６に示す配置では、メモリセルアレイ２１の左側および右側にロウデコーダ２２−１，２２−２が配置され、メモリセルアレイの上側および下側にページバッファ２３−１，２３−２が配置されている。
【００４１】
必要に応じて、図示するような配置を選択することが可能である。尚、上記のように、本例では、図３に示す配置を一例に挙げて、説明する。
【００４２】
１−３．ブロックの構成例  
次に、図７、図８を用いて、メモリセルアレイ２１を構成するブロックの構成例について説明する。  
まず、本例に係るブロックの配置は、図７のように示される。図７は、図３および図６に示す両側にロウデコーダが配置される場合のメモリセルアレイの構造を示している。図示するように、複数のブロック（…,block n，block n+1, block n+2，…）は、２ブロック単位で、両側にあるロウデコーダに交互に接続される。この構成によれば、メモリセルアレイ２１とロウデコーダ２２とを接続する配線領域を広く確保できる。
【００４３】
図８は、図４および図５に示す片側にロウデコーダが配置される場合のメモリセルアレイの構造を示している。図８に示す配置では、ビット線方向に沿って、複数のブロック（…,block n，block n+1, block n+2，…）がメモリセルアレイ２１中に配置されている。この構成によれば、ロウデコーダ２２が、メモリセルアレイ２１の片側のみに配置されるので、セル面積を縮小できる。
【００４４】
必要に応じて、図示するような配置を選択することが可能である。尚、上記のように、本例では、図７に示す配置を一例に挙げて、説明する。
【００４５】
１−４．メモリセルアレイおよびロウデコーダの構成例  
次に、図９を用いて、本例に係るメモリセルアレイ２１およびロウデコーダ２２−１、２２−２の構成例について説明する。  
図示するように、本例では、メモリセルアレイ２１の左側（Left Side）および右側（Right Side）にロウデコーダ２２−１、２２−２が配置されている。
【００４６】
ロウデコーダ２２−１、２２−２は、メモリセルアレイ２１中の複数のブロック（…,block n，block n+1, block n+2，…）にそれぞれ対応して設けられ、ワード線方向に隣接して配置されるブロック選択回路（…，Row Dec n（以下、ＲＤnと表記する），Row Dec n+1，…）をそれぞれ備えている。例えば、図中に囲って示すように、ロウデコーダ２２−２は、２つのブロック（block n，block n+3）に対応して設けられた、２つのブロック選択回路（ＲＤn，ＲＤn+3）を備えている。
【００４７】
また、ロウデコーダ２２−１、２２−２内のビット線方向に隣接するブロック選択回路（…，ＲＤn，ＲＤn+4，…）は、ドレインコンタクトＤＣ（Junction）を共有している。例えば、ロウデコーダ２２−２内のビット線方向に隣接するブロック選択回路ＲＤn，ＲＤn+４は、ドレインコンタクトＤＣ（Junction）を共有している。
【００４８】
１−５．ブロックおよびブロック選択回路の回路構成例  
次に、図１０を用いて、ブロックおよびブロック選択回路の回路構成例について説明する。ここでは、ブロック（block n）およびブロック選択回路（ＲＤｎ）を一例挙げて説明する。ＮＡＮＤ型フラッシュメモリのデータ消去動作は、このブロック単位で一括して行われる。そのため、ブロックは、消去単位である。  
図示するように、ブロックblock nは、複数のビット線ＢＬ０〜ＢＬｊと複数のワード線ＷＬ０〜ＷＬｉとの交差位置にマトリクス状に配置された複数のメモリセルトランジスタＭＣ０〜ＭＣｉの電流経路の一端および他端が直列接続されたメモリセルユニットＭＵとメモリセルユニットＭＵを選択する選択トランジスタＳ１，Ｓ２を備えている。
【００４９】
選択トランジスタＳ１の電流経路の一端はメモリセルユニットＭＵの電流経路の一端に接続され、他端はソース線ＣＥＬＳＲＣに接続される。選択トランジスタＳ２の電流経路の一端はメモリセルユニットＭＵの電流経路の他端に接続され、他端は複数のビット線ＢＬ０〜ＢＬｊのいずれかに接続される。本例では、選択トランジスタは２つ配置されているが、メモリセルユニットＭＵを選択できれば、１つでも良い。
【００５０】
メモリセルトランジスタＭＣ０〜ＭＣｉのそれぞれは、半導体基板上に順次、トンネル絶縁膜、浮遊電極ＦＧ、ゲート間絶縁膜、および制御電極ＣＧが積層された構造である。尚、本例では、電荷蓄積層として浮遊電極ＦＧの場合を一例に説明するが、これに限られない。即ち、電荷蓄積層として浮遊電極の代わりに、例えば、シリコン窒化膜（Ｓｉ３Ｎ４膜）を使用するmetal-oxide-nitride-oxide-silicon（ＭＯＮＯＳ）型や、タンタル窒化膜の制御電極と高誘電率絶縁膜、例えばアルミナ膜（Ａｌ２Ｏ３膜）を電荷蓄積層として使用するtantalum nitride-aluminum oxide-nitride-oxide-silicon（ＴＡＮＯＳ）型等であっても、同様に適用することが可能である。
【００５１】
ワード線ＷＬ０〜ＷＬｉごとに、ページ（ＰＡＧＥ）が設けられる。ここで、ＮＡＮＤ型フラッシュメモリのデータ読み出し動作およびデータ書き込み動作は、このページ（ＰＡＧＥ）単位で一括して行われる。そのため、ページは、読み出し単位および書き込み単位である。
【００５２】
ワード線ＷＬ０〜ＷＬｉは、ワード線方向に延び、ワード線方向の複数のメモリセルトランジスタＭＣの制御電極ＣＧに共通に接続される。セレクトゲート線ＳＧＳは、ワード線方向に延び、ワード線方向の複数の選択トランジスタＳ１のゲート電極に共通に接続される。セレクトゲート線ＳＧＤも、ワード線方向に延び、ワード線方向の複数の選択トランジスタＳ２のゲート電極に共通に接続される。
【００５３】
ビット線ＢＬ０〜ＢＬｊは、ビット線方向に延び、ページバッファ中のセンスアンプＳ／Ａに接続され、メモリセルトランジスタＭＣのデータが読み出される。
【００５４】
ブロック選択回路（ＲＤｎ）は、転送トランジスタＴＧＴＳ＿ｎ，ＴＧＴＤ＿ｎ，ＴＲ０＿ｎ〜ＴＲｉ＿ｎ，電圧変換回路２５，およびアドレスデコーダ２６を備えている。
【００５５】
転送トランジスタＴＧＴＳ＿ｎ，ＴＧＴＤ＿ｎ，ＴＲ０＿ｎ〜ＴＲｉ＿ｎは、ゲートが転送ゲート線ＴＧに共通接続された高耐圧系のトランジスタである。この転送ゲート線ＴＧには、ブロックblock nを選択するか否かのブロック選択信号が入力される。ブロック選択信号は、電圧変換回路２５およびアドレスデコーダ２６により生成される。
【００５６】
転送トランジスタＴＧＴＳ＿ｎの電流経路の一端はセレクトゲートＳＧＳに接続され、電流経路の他端ＳＧＳ＿ｉは図示しないＳＧＳ駆動回路に接続されている。同様に、転送トランジスタＴＧＴＤ＿ｎの電流経路の一端はセレクトゲートＳＧＤに接続され、電流経路の他端ＳＧＤ＿ｉは図示しないＳＧＤ駆動回路に接続されている。
【００５７】
転送トランジスタＴＲ０＿ｎ〜ＴＲｉ＿ｎの電流経路の一端はワード線ＷＬ０〜ＷＬｉに接続され、電流経路の他端ＣＧ０＿ｉ〜ＣＧｉ＿ｉは図示しないＷＬ駆動回路に接続されている。
【００５８】
１−６．ロウデコーダの平面構成例および断面構成例  
次に、図１１、図１２を用いて、ロウデコーダの平面構成例および断面構成例について説明する。ここでは、右側（Right Side）のロウデコーダ２２−２を一例挙げて説明する。
【００５９】
図示するように、ロウデコーダ２２−２は、電流経路の一端であるソースＳの拡散層が複数のワード線（ＷＬ０〜ＷＬｉ）に電気的に接続された複数の転送トランジスタ（ＴＲ０〜ＴＲｉ）をそれぞれ有する複数のブロック選択回路（…，ＲＤn，ＲＤn+3，…）により構成されている。複数のブロック選択回路（…，ＲＤn，ＲＤn+3，…）は、複数のブロック（…，block n，block n+3，…）に対応して設けられるものである。また、ワード線方向に２つのブロック選択回路（ＲＤn、ＲＤn+1）が隣接して配置されている。
【００６０】
さらに、転送トランジスタ（ＴＲ０〜ＴＲｉ）の電流経路の一端である拡散層（Ｓ）は、ブロック選択回路（ＲＤn、ＲＤn+1）内でそれぞれ対向するように配置されている。例えば、ブロック選択回路（ＲＤn）内における転送トランジスタ（ＴＲ０＿ｎ〜ＴＲｉ＿ｎ）の拡散層（Ｓ）は、ブロック選択回路（ＲＤn）内でそれぞれ対向するように配置されている。
【００６１】
加えて、ワード線方向（チャネル幅方向）に隣接するブロック選択回路（ＲＤn、ＲＤn+1）におけるソースＳの拡散層間の幅（Ｗ２）は、ワード線方向に隣接する同一のブロック選択回路（ＲＤn、ＲＤn+1）内におけるソースＳの拡散層間の幅（Ｗ１）より大きくなるように配置される（幅：Ｗ２＞Ｗ１）。例えば、転送トランジスタＴＲ０＿ｎに着目すると、ワード線方向に隣接する他方のブロック選択回路（ＲＤn+1）の転送トランジスタＴＲ０＿ｎ＋３におけるソースＳの拡散層間の幅Ｗ２は、ワード線方向に隣接する同一のブロック選択回路（ＲＤn）内の転送トランジスタＴＲ１＿ｎおけるソースＳの拡散層間の幅Ｗ１より大きくなるように配置されている（幅：Ｗ２＞Ｗ１）。
【００６２】
転送トランジスタの電流経路の他端であるドレインＤの拡散層は、ワード線駆動回路（図示せず）にそれぞれ電気的に接続される。ゲート電極（…，ＴＧ＿ｎ，ＴＧ＿ｎ＋３，ＴＧ＿ｎ＋４，ＴＧ＿ｎ＋７，…）は、転送ゲート線に電気的に接続される。
【００６３】
ブロック選択回路ＲＤｎの断面構成は、図１２のように示される。図１２は、図１１中のＸＩＩ−ＸＩＩ線に沿った断面図である。  
図示するように、半導体基板（Ｐ−well（Ｐ−sub））４１上に、高耐圧系トランジスタである転送トランジスタＴＲ０＿ｎ，ＴＲｉ−１＿ｎが、素子分離絶縁膜ＳＴＩを挟んで配置されている。転送トランジスタＴＲ０＿ｎ，ＴＲｉ−１＿ｎは、半導体基板４１上に設けられたゲート絶縁膜３９、ゲート絶縁膜３９上に設けられたゲート電極ＴＧ＿ｎ、およびゲート電極ＴＧ＿ｎを挟むように基板４１中に隔離して設けられたソースＳ（ｎ＋拡散層）、ドレインＤ（ｎ＋拡散層）を備えるものである。
【００６４】
転送トランジスタＴＲ０＿ｎ，ＴＲｉ−１＿ｎ上を覆うように、層間絶縁膜４２が設けられている。
【００６５】
＜２．データ消去動作＞  
次に、図１３乃至図１９を用いて、本例の不揮発性半導体装置のデータ消去動作について説明する。ここでは、右側（Right Side）のロウデコーダ２２−２を一例挙げて説明する。この説明においては、選択ブロックをブロックblock n+3、非選択ブロックをブロックblock n、として以下説明する。
【００６６】
２−１．選択ブロック  
データ消去動作の際、選択ブロックblock n+3、およびそのブロックを選択するブロック選択回路ＲＤn+3の電圧関係は、図１３のように示される。
【００６７】
図示するように、選択ブロックblock n+3では、転送ゲート線ＴＧを、内部電源電圧Ｖddまで充電する。さらに、転送トランジスタの電流経路の他端ＳＧＳ＿ｉ，ＳＧＤ＿ｉには、内部電源電圧Ｖddが与えられる。転送トランジスタの電流経路の他端ＣＧ０＿ｉ〜ＣＧｉ＿ｉは、接地電源電圧０Ｖが与えられる。
【００６８】
その後、選択ブロックblock n+3内のウェル電圧CPWELLを、例えば、２０Ｖ程度の消去電圧程度まで昇圧する。
【００６９】
２−２．非選択ブロック  
一方、データ消去動作の際、非選択ブロックblock n、およびそのブロックを選択するブロック選択回路ＲＤnの電圧関係は、図１４のように示される。
【００７０】
図示するように、非選択ブロックblock nでは、転送ゲート線ＴＧは、接地電源電圧０Ｖ程度まで充電される。転送トランジスタの電流経路の他端ＳＧＳ＿ｉ，ＳＧＤ＿ｉは、ワード線が選択ブロックblock n+3と共通であるため、同様に、内部電源電圧Ｖddが与えられる。転送トランジスタの電流経路の他端ＣＧ０＿ｉ〜ＣＧｉ＿ｉは、接地電源電圧０Ｖが与えられる。また、ウェル電圧CPWELLも、選択ブロックblock n+3と共通なので、２０Ｖ程度の消去電圧まで昇圧される。
【００７１】
ここで、非選択ブロックblock nでは、転送ゲート線ＴＧに、接地電源電圧０Ｖが印加されるため、転送トランジスタがカットオフする。そのため、転送トランジスタの電流経路の一端はフローティング状態となり、ワード線ＷＬ０〜ＷＬｉにはフローティング電圧ＦＬが与えられる。
【００７２】
２−２．消去動作の際のロウデコーダの電圧関係  
この際、ロウデコーダ２２−２の電圧関係は、図１５および図１６のように示される。
【００７３】
図示するように、選択ブロックblock n+3に対応するブロック選択回路ＲＤn+3の転送トランジスタのソースＳの拡散層には、接地電源電圧０Ｖが印加されている。
【００７４】
一方、非選択ブロックblock nに対応するブロック選択回路ＲＤnの転送トランジスタのソースＳの拡散層には、２０Ｖ程度となるフローティング電圧ＦＬが印加されている。
【００７５】
ここで、上記のように、転送トランジスタ（ＴＲ）の電流経路の一端である拡散層（Ｓ）は、ブロック選択回路block n，block n+3内でそれぞれ対向するように配置される。還元すれば、ワード線ＷＬが接続される拡散層のソースＳを、同一ブロック選択回路内で対向するように配置する。例えば、ブロック選択回路ＲＤｎにおいて、転送トランジスタＴＲ０＿ｎ〜ＴＲｉ＿ｎの拡散層であるソースＳは、ブロック選択回路ＲＤｎ内でそれぞれ対向するように配置されている。
【００７６】
そのため、データ消去動作の際には、転送トランジスタＴＲ０＿ｎ〜ＴＲｉ＿ｎの拡散層であるソースＳには、同一のフローティング電圧ＦＬが与えられる電圧関係となる。その結果、図１５および図１６に示すように、リーク電流leak1，leak2が発生しない。ここで、リーク電流leak1は、ＢＬ線方向（チャネル長方向）に隣接する転送トランジスタの拡散層の対向する拡散層間のリーク電流である。リーク電流leak2は、同様の転送トランジスタの拡散層の斜めに対向する拡散層間のリーク電流である。
【００７７】
加えて、ワード線方向に隣接するブロック選択回路ＲＤn，ＲＤn+3の拡散層Ｓ間の幅（Ｗ２）は、ワード線方向に隣接する同一のブロック選択回路ＲＤn，ＲＤn+3内における拡散層Ｓ間の幅（Ｗ１）より大きくなるように配置される（幅：Ｗ２＞Ｗ１）。換言すれば、ＷＬ方向に隣接するブロック選択回路ＲＤn，ＲＤn+3における拡散層間のスペース（Ｗ２）を、同一ブロック選択回路におけるＷＬ方向の拡散層間スペース（Ｗ１）よりも広げて配置する。
【００７８】
そのため、図１５に示すように、ＷＬ線方向に隣接する第１，第２ブロック選択回路ＲＤn，ＲＤn+3間に発生するリーク電流leak3,leak4を低減することができる。ここで、リーク電流leak3は、ブロック選択回路ＲＤn，ＲＤn+3において、ＷＬ線方向に対向する拡散層Ｓ間に発生するリーク電流である。リーク電流leak4は、ブロック選択回路ＲＤn，ＲＤn+3において、斜め方向に対向する拡散層Ｓ間に発生するリーク電流である。
【００７９】
上記リーク電流leak3,leak4の電流量は、幅Ｗ２が、幅Ｗ１よりも大きくなるように配置されることにより、無視できる程度に小さくすることができる。従って、リーク電流leak3,leak4を低減することができる。
【００８０】
このように、本例に係る構成によれば、ロウデコーダ２２−２内のリーク電流を低減できる点で有利である。
【００８１】
２−３．消去動作の際のメモリセルの電圧関係  
そのため、本例に係る不揮発性半導体装置のデータ消去動作時のウェル電圧CPWELLとワード線電圧の動作波形は、図１７のように示される。ここで、図中の選択ブロックblock n+3のワード線の電位をWL sel blockとし、非選択ブロックblock nのワード線電位をWL unsel blockとして示す。
【００８２】
図示するように、本例の非選択ブロックblock n+3のワード線電位WL unsel blockは、リーク電流なく、フローティング状態とできる。そのため、ウェル電圧CPWELLを２０Ｖ程度の消去電圧にまで昇圧した場合であっても、カップリングによりワード線電位WL unsel blockをウェル電圧CPWELLと一緒に所定の消去電圧にまで昇圧することができる。
【００８３】
その結果、本例に係るデータ消去動作時の、非選択ブロックblock n+3のメモリセルＭＣの電圧関係は、図１８のように示される。図示するように、非選択ブロックblock n+3のメモリセルＭＣの制御電極ＣＧおよびウェル（ｐ−well）には、共通に２０Ｖ程度の消去電圧が印加される。このように、本例では、制御電極ＣＧとウェル（ｐ−well）間に電位差が生じない電圧関係となる。そのため、浮遊電極ＦＧ内の電子が、ウェル（ｐ−well）に引き抜かれずに、データを保持することができる。その結果、誤消去の発生を防止でき、不良ビットを低減できる点で有利である。
【００８４】
一方、本例に係るデータ消去動作時の、選択ブロックblock nのメモリセルＭＣの電圧関係は、図１９のように示される。図示するように、選択ブロックblock nのメモリセルＭＣの制御電極ＣＧには０Ｖ程度の接地電源電圧が与えられ、ウェル電圧CPWELLが２０Ｖ程度の消去電圧にまで昇圧される。
【００８５】
そのため、制御電極ＣＧとウェル（p-well）間に、所定の２０Ｖ程度の電位差が生じ、浮遊電極ＦＧ内の電子をウェル（p-well）中に引き抜くことで、データが消去される。
【００８６】
＜３．この実施形態に係る効果＞  
この実施形態に係る不揮発性半導体記憶装置によれば、少なくとも下記（１）および（２）の効果が得られる。
【００８７】
（１）ロウデコーダ内のリーク電流を低減でき、メモリセルの誤消去の発生の防止に対して有利である。
【００８８】
上記のように、本例に係る不揮発性半導体記憶装置は、複数のビット線と複数のワード線との交差位置にマトリクス状に配置された複数のメモリセルの電流経路の一端および他端が直列接続されたメモリセルユニットＭＵとメモリセルユニットを選択する選択トランジスタＳ１，Ｓ２とを備える複数のブロックにより構成されるメモリセルアレイ２１と、電流経路の一端が複数のワード線に電気的に接続された複数の転送トランジスタ（ＴＲ）をそれぞれ有し、複数のブロック（block）に対応して設けられ、ワード線方向に隣接して配置される第１，第２ブロック選択回路（ＲＤn、ＲＤn+3）を備えたロウデコーダ２２−１とを具備する。さらに、
前記転送トランジスタ（ＴＲ）の電流経路の一端である拡散層（Ｓ）は、前記第１，第２ブロック選択回路内でそれぞれ対向するように配置されている。
【００８９】
ワード線方向に隣接する第１，第２ブロック選択回路の拡散層間の幅（Ｗ２）は、ワード線方向に隣接する同一の第１，第２ブロック選択回路内における拡散層間の幅（Ｗ１）より大きくなるように配置される（幅：Ｗ２＞Ｗ１）。
【００９０】
このように、第１に、転送トランジスタ（ＴＲ）の電流経路の一端である拡散層（Ｓ）は、第１，第２ブロック選択回路（ＲＤn、ＲＤn+3）内でそれぞれ対向するように配置される。還元すれば、ワード線ＷＬが接続される拡散層のソースＳを、同一ブロック選択回路内で対向するように配置されている。例えば、第１ブロック選択回路ＲＤｎにおいて、転送トランジスタＴＲ０＿ｎ〜ＴＲｉ＿ｎの拡散層であるソースＳは、第１ブロック選択回路ＲＤｎ内でそれぞれ対向するように配置されている。
【００９１】
そのため、メモリセルトランジスタＭＣのデータ消去動作の際には、転送トランジスタＴＲ０＿ｎ〜ＴＲｉ＿ｎの拡散層であるソースＳに同一のフローティング電圧ＦＬが与えられる電圧関係となる。その結果、図１５、図１６に示すように、リーク電流leak1,leak2が発生しない。
【００９２】
第２に、ワード線方向に隣接する第１，第２ブロック選択回路（ＲＤn、ＲＤn+3）の拡散層間の幅（Ｗ２）は、ワード線方向に隣接する同一の前記第１，第２ブロック選択回路内における前記拡散層間の幅（Ｗ１）より大きくなるように配置される（幅：Ｗ２＞Ｗ１）。換言すれば、ＷＬ方向に隣接するブロック選択回路における拡散層間のスペース（Ｗ２）を、同一ブロック選択回路におけるＷＬ方向の拡散層間スペース（Ｗ１）よりも広げて配置することである。例えば、ワード線方向の第１，第２ブロック選択回路ＲＤn，ＲＤn+3に隣接する拡散層Ｓ間の幅（Ｗ２）は、ワード線方向に隣接する同一の第１，第２ブロック選択回路ＲＤn，ＲＤn+3内における前記拡散層Ｓ間の幅（Ｗ１）より大きくなるように配置される（幅：Ｗ２＞Ｗ１）。
【００９３】
そのため、図１５に示すように、ＷＬ線方向に隣接する第１，第２ブロック選択回路ＲＤn，ＲＤn+3間に発生するリーク電流leak3,leak4を低減することができる。
【００９４】
上記リーク電流leak3,leak4の電流量は、幅Ｗ２が、幅Ｗ１よりも大きくなるように配置されることにより、無視できる程度に小さくすることができる。従って、図１５に示す構成により、リーク電流leak3,leak4を低減することができる。
【００９５】
その結果、図１７に示すように、本例の非選択ブロックblock n+3のワード線電位WL sel blockは、リーク電流なく、フローティング状態とできる。そのため、ウェル電圧CPWELLを２０Ｖ程度の消去電圧にまで昇圧した場合であっても、カップリングによりワード線電位WL sel blockをウェル電圧CPWELLと一緒に所定の消去電圧にまで昇圧することができる。
【００９６】
このように、図１８に示すように、データ消去時の非選択ブロックblock n+3のメモリセルＭＣの制御電極ＣＧおよびウェル（ｐ−well）には、共通に２０Ｖ程度の消去電圧が印加される。このように、本例では、制御電極ＣＧとウェル（ｐ−well）間に電位差が生じない電圧関係となる。そのため、浮遊電極ＦＧ内の電子が、ウェル（ｐ−well）に引き抜かれずに、データを保持することができる。その結果、誤消去の発生を防止でき、不良ビットを低減できる点で有利である。
【００９７】
このように、本例に係る構成によれば、ロウデコーダ内のリーク電流を低減でき、メモリセルの誤消去の発生の防止に対して有利である。
【００９８】
（２）大容量化および微細化に対して有利である。  
上記のように、本例の構成によれば、ロウデコーダ内のリーク電流を低減でき、メモリセルの誤消去の発生の防止に対して有利である。
【００９９】
そのため、大容量化に伴う微細化の進行により、配線間距離が低減される一方で、例えば２０Ｖ程度の高電圧の消去電圧が印加される電圧関係であっても、リーク電流を防止でき、耐圧を保障することが可能である。そのため、大容量化および微細化に対して有利である。
【０１００】
［第２の実施形態（千鳥配置の一例）］  
次に、第２の実施形態に係る不揮発性半導体記憶装置について、図２０乃至図２２を用いて説明する。この実施形態は、ブロック選択回路が千鳥状に配置される一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【０１０１】
＜構成例＞  
図２０、図２１に示すように、本例は、ロウデコーダ２２−１、２２−２中の２つのブロック選択回路が、ビット線方向に、例えば、１／２程度ピッチがずれ千鳥状に配置されている点で、上記第１の実施形態と相違している。例えば、第１，第２ブロック選択回路（ＲＤn，ＲＤn+3）は、ビット線方向に、１／２程度ピッチがずれピッチがずれ千鳥状に配置されている。
【０１０２】
＜データ消去時の電圧関係＞  
そのため、本例に係るロウデコーダ２２−２のデータ消去時における電圧関係は、図２２のように示される。
【０１０３】
図示するように、選択ブロックblock n+3に対応するブロック選択回路ＲＤn+3の転送トランジスタのソースＳの拡散層には、接地電源電圧０Ｖが印加されている。一方、非選択ブロックblock nに対応するブロック選択回路ＲＤnの転送トランジスタのソースＳの拡散層には、２０Ｖ程度となるフローティング電圧ＦＬが印加されている。
【０１０４】
ここで、上記のように、転送トランジスタ（ＴＲ）の電流経路の一端である拡散層（Ｓ）は、ブロック選択回路block n，block n+3内でそれぞれ対向するように配置される。
【０１０５】
そのため、データ消去動作の際には、転送トランジスタＴＲ０＿ｎ〜ＴＲｉ＿ｎの拡散層であるソースＳには、同一のフローティング電圧ＦＬが与えられる電圧関係となる。その結果、図２２に示すように、リーク電流leak1，leak2が発生しない。
【０１０６】
さらに、ワード線方向に隣接するブロック選択回路ＲＤn，ＲＤn+3の拡散層Ｓ間の幅（Ｗ２）は、ワード線方向に隣接する同一のブロック選択回路ＲＤn，ＲＤn+3内における拡散層Ｓ間の幅（Ｗ１）より大きくなるように配置される（幅：Ｗ２＞Ｗ１）。
【０１０７】
加えて、本例では、ブロック選択回路ＲＤn，ＲＤn+3は、ビット線方向に、１／２程度ピッチがずれピッチがずれ千鳥状に配置されている。
【０１０８】
そのため、図２２に示すように、ＷＬ線方向に隣接する第１，第２ブロック選択回路ＲＤn，ＲＤn+3間に発生するリーク電流leak3,leak4を、さらに低減することができる。
【０１０９】
上記のように、この実施形態に係る不揮発性半導体記憶装置によれば、少なくとも上記（１）および（２）と同様の効果が得られる。
【０１１０】
さらに、本例によれば、ロウデコーダ２２−１、２２−２中の２つのブロック選択回路が、ビット線方向に、例えば、１／２程度ピッチがずれ千鳥状に配置されている。
【０１１１】
そのため、データ消去動作において、図２２に示すように、斜め方向に発生するリーク電流leak3,leak4を、第１の実施形態に比べ、さらに低減できる点で有利である。
【０１１２】
［比較例］  
次に、上記第１，第２実施形態、および変形例１に係る不揮発性半導体記憶装置と比較するために、比較例に係る不揮発性半導体記憶装置について、図２３乃至図２８を用いて説明する。
【０１１３】
＜構成例＞  
比較例に係るメモリセルアレイ部の構成例は、図２３のように示される。また、図２３中のロウデコーダ（Right Side）２２−２の構成は、図２４のように示される。
【０１１４】
図２４に示すように、複数のブロック選択回路（…，ＲＤn，ＲＤn+3，ＲＤn+4,…）がビット方向に沿って配置されている。
【０１１５】
ここで、ブロック選択回路ＲＤn+3とブロック選択回路ＲＤn+4に注目すると、ワード線ＷＬｎが接続される転送ゲートトランジスタの拡散層（Ｓ）同士が対向するレイアウトになっている。
【０１１６】
＜データ消去時の電圧関係＞  
そのため、比較例に係るデータ消去時の電圧関係は、図２５、図２６のように示される。この説明では、選択ブロックをブロックblock n+4とし、非選択ブロックをブロックblock n+3として説明する。
【０１１７】
このような電圧関係であると、転送トランジスタに起因して、主にリーク電流は、以下の２つリーク電流leak1，leak2が発生する。即ち、リーク電流leak1は、ビット線方向（チャネル長方向）に隣接するブロック選択回路（ＲＤn+3，ＲＤn+4）の対向する転送トランジスタの拡散層（Ｓ）間のリーク電流である。リーク電流leak2は、ビット線方向に隣接するブロック選択回路（ＲＤn+3，ＲＤn+4）において、斜め方向に対向する転送トランジスタの拡散層（Ｓ）間のリーク電流である。そのため、図２６に示すように、素子分離絶縁膜ＳＴＩを超えて、リーク電流leak1，leak2が発生する点で、不利である。
【０１１８】
従って、本比較例に係る不揮発性半導体装置のデータ消去動作時のウェル電圧CPWELLとワード線電圧の動作波形は、図２７のように示される。ここで、選択ブロックblock n+4のワード線の電位をWL sel blockとし、非選択ブロックblock n+3のワード線電位をWL unsel blockとして示す。
【０１１９】
図示するように、本比較例の非選択ブロックblock n+3のワード線電位WL unsel blockは、リーク電流が発生するため、所定のフローティング電圧（ウェル電圧CPWELL＝２０Ｖ程度）とできずに、それよりも電位が低減してしまう。そのため、ウェル電圧CPWELLを２０Ｖ程度の消去電圧にまで昇圧した場合であっても、カップリングによりワード線電位WL unsel blockをウェル電圧CPWELLと一緒に所定の消去電圧にまで昇圧することができない。
【０１２０】
その結果、本比較例に係るデータ消去動作時の、非選択ブロックblock n+3のメモリセルＭＣの電圧関係は、図２８のように示される。図示するように、非選択ブロックblock n+3のメモリセルＭＣの制御電極ＣＧに与えられる電圧は、リーク電流leak1，leak2の発生により、所定の消去電圧よりも低減する（例えば、２０Ｖ程度→１５Ｖ程度）。そのため、例えば、制御電極ＣＧの電圧が、消去電圧（２０Ｖ程度）から、１５Ｖ程度に低下してしまうと、制御電極ＣＧとウェル（p-well）間に、５Ｖ程度の電位差が生じる。その結果、弱い消去状態となり、データを保持したいメモリセルの浮遊電極ＦＧ内の電子が基板中へ抜けて、誤消去が発生し、不良ビットが増大する点で不利である。
【０１２１】
以上、第１，第２の実施形態、変形例１、および比較例を用いて本発明の説明を行ったが、この発明は上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態、各変形例、および各比較例には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態および各変形例に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【０１２２】
【図１】この発明の概要に係る不揮発性半導体装置を説明するための平面図。
【図２】この発明の第１の実施形態に係る不揮発性半導体装置の全体構成例を示すブロック図。
【図３】第１の実施形態に係る不揮発性半導体装置のメモリセルアレイ部を示すブロック図。
【図４】第１の実施形態に係る不揮発性半導体装置のメモリセルアレイ部を示すブロック図。
【図５】第１の実施形態に係る不揮発性半導体装置のメモリセルアレイ部を示すブロック図。
【図６】第１の実施形態に係る不揮発性半導体装置のメモリセルアレイ部を示すブロック図。
【図７】第１の実施形態に係る不揮発性半導体装置のメモリセルアレイを示すブロック図。
【図８】第１の実施形態に係る不揮発性半導体装置のメモリセルアレイを示すブロック図。
【図９】第１の実施形態に係る不揮発性半導体装置のメモリセルアレイ部を示すブロック図。
【図１０】第１の実施形態に係るブロックとブロック選択回路の等価回路を示す図。
【図１１】第１の実施形態に係る不揮発性半導体装置のロウデコーダを示す平面図。
【図１２】図１１中のＸＩＩ−ＸＩＩ線に沿った断面図。
【図１３】第１の実施形態に係る選択ブロックとブロック選択回路のデータ消去時の等価回路を示す図。
【図１４】第１の実施形態に係る非選択ブロックとブロック選択回路のデータ消去時の等価回路を示す図。
【図１５】第１の実施形態に係るロウデコーダのデータ消去動作時の電圧関係を示す平面図。
【図１６】第１の実施形態に係る非選択ブロックのデータ消去時の電圧関係を示す断面図。
【図１７】第１の実施形態に係る不揮発性半導体装置のデータ消去動作時のウェル電圧とワード線電圧の動作波形図。
【図１８】第１の実施形態に係る非選択ブロックのメモリセルのデータ消去時の電圧関係を示す断面図。
【図１９】第１の実施形態に係る選択ブロックのメモリセルのデータ消去時の電圧関係を示す断面図。
【図２０】この発明の第２の実施形態に係る不揮発性半導体装置のメモリセルアレイ部を示すブロック図。
【図２１】第２の実施形態に係る不揮発性半導体装置のロウデコーダを示す平面図。
【図２２】第２の実施形態に係るロウデコーダのデータ消去時の電圧関係を示す平面図。
【図２３】この発明の比較例に係る不揮発性半導体装置のメモリセルアレイ部を示す平面図。
【図２４】比較例に係る不揮発性半導体装置のロウデコーダを示す平面図。
【図２５】比較例に係るロウデコーダのデータ消去時の電圧関係を示す平面図。
【図２６】図２５中のＸＸＶＩ−ＸＸＶＩ線に沿った断面図。
【図２７】比較例に係る不揮発性半導体装置のデータ消去動作時のウェル電圧とワード線電圧の動作波形図。
【図２８】比較例に係る非選択ブロックのメモリセルのデータ消去時の電圧関係を示す断面図。
【符号の説明】
【０１２３】
２２…ロウデコーダ、ＲＤn…第１ブロック選択回路、ＲＤn+3…第２ブロック選択回路、ＴＲ…転送トランジスタ、Ｓ…拡散層（ソース）、Ｄ…拡散層（ドレイン）、ＴＧ…ゲート電極、Ｗ１，Ｗ２…ワード線方向の拡散層間の幅。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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