(57)【要約】      （修正有）【課題】大きいN値に対しても高速でさらに頑健に直列-並列変換ができ、N値を８，１６，３２など種々な値に設定可能な高速直列−並列変換システムを提供する。【解決手段】複数の直列変換器を含み、ストローブ信号を生成して、外部から伝送されたNビット並列データを多重化して直列データに変換する直列変換部と、前記直列変換部から変換された前記直列データ及び前記ストローブ信号を伝送する伝送リンクと、複数の並列変換器を含み、前記伝送リンクから伝送された前記ストローブ信号を利用して前記伝送リンクから伝送された前記直列データをNビット並列データに変換する並列変換部とを含み、前記直列変換部は、前記複数の直列変換器を通じて時分割して直列化された所定の直列化の比率を含むデータ信号により、前記Nビットの並列データに対する直列化の比率を４の倍数の定数に設定可能とする。【選択図】図１
2009171578.tif 000002
【特許請求の範囲】
【請求項１】
複数の直列変換器を含み、ストローブ信号を生成して、外部から伝送されたNビット並列データを多重化して直列データに変換する直列変換部と、
前記直列変換部から変換された前記直列データ及び前記ストローブ信号を伝送する伝送リンクと、
複数の並列変換器を含み、前記伝送リンクから伝送された前記ストローブ信号を利用して前記伝送リンクから伝送された前記直列データをNビット並列データに変換する並列変換部と、を含み、
前記直列変換部は、前記複数の直列変換器を通じて時分割して直列化された所定の直列化の比率を含むデータ信号により、前記Nビットの並列データに対する直列化の比率を４の倍数の定数に設定可能な高速直列-並列変換システム。
【請求項２】
前記直列変換器は、
第１ノードと出力ノードの間に繋がれ、複数のクロック信号の中、対応するクロック信号に応答して活性化されるプルアップ素子と、
第１ノードと出力ノードの間に繋がれ、複数のクロック信号の中、  対応するクロック信号に応答して活性化されるプルダウン素子とを含むことを特徴とする請求項１に記載の高速直列-並列変換システム。
【請求項３】
前記プルアップ素子は、直列に繋がった２個のＰ−ＭＯＳトランジスタで構成され、２個のＰ−ＭＯＳトランジスタは対応するクロック信号に応答して少なくとも一定時間の間、同時にターンオンされることを特徴とする請求項２に記載の高速直列-並列変換システム。
【請求項４】
前記プルダウン素子は、直列に繋がった２個のＮ−ＭＯＳトランジスタで構成され、２個のＮ−ＭＯＳトランジスタは対応するクロック信号に応答して少なくとも一定時間の間、同時にターンオンされることを特徴とする請求項２に記載の高速直列-並列変換システム。
【請求項５】
前記Ｎ−ＭＯＳトランジスタが同時にターンオンされる間のクロック信号及び前記Ｐ−ＭＯＳトランジスタが同時にターンオンされる間のクロック信号の位相は、お互いに逆であることを特徴とする請求項３又は４に記載の高速直列-並列変換システム。
【請求項６】
前記直列変換器は、連続的なパルスを利用して該当のパルスが１である区間において出力されるデータを直列変換することを特徴とする請求項１に記載の高速直列-並列変換システム。
【請求項７】
前記並列変換部は、各直列変換器のストローブ信号から基準時間信号を抽出して伝送された直列データを複数の並列変換器を通じて変換することを特徴とする請求項１に記載の高速直列-並列変換システム。
【請求項８】
前記並列変換部は、前記伝送リンクの前記ストローブ信号から各エッジ情報を抽出する三つの ＴＦＦ(Toggle Flip Flop)を利用して出力信号のすべてのエッジを時間手順どおり抽出することを特徴とする請求項１又は７に記載の高速直列-並列変換システム。
【請求項９】
前記伝送リンクは、直列データを伝送するデータリンクと直列変換の開始時間信号を伝送するストローブリンクを含むことを特徴とする請求項１に記載の高速直列-並列変換システム。
【請求項１０】
前記直列変換部は、各直列変換器の信号が活性化される度に出力をトグルして各エッジに対して開始時間信号としてストローブリンクにロードし、
前記並列変換部は、ストローブリンクのエッジを三つのＴＦＦを通じて抽出し、  各並列変換器の基準時間として使うことを特徴とする請求項１又は９に記載の高速直列-並列変換システム。
【請求項１１】
請求項１に記載の高速直列-並列変換システムを利用した高速直列-並列変換方法において、
所定の直列化の比率を含むデータ信号とストローブ信号を利用してNビット並列データを直列データに変換する第１段階と、
前記変換された直列データと前記ストローブ信号とを伝送リンクを通じて伝送する第２段階と、
前記伝送された直列データを前記ストローブ信号から基準時間信号を抽出してNビットの並列データに変換する第３段階とを含み、
前記第１ 段階は、前記複数の直列変換器を通じて時分割して直列化された前記所定の直列化の比率を含むデータ信号によってNビットの並列データに対する直列化の比率を４の倍数数の定数に設定可能な高速直列-並列変換方法。
【請求項１２】
前記第１段階は、連続的なパルスを利用して該当のパルスが１である区間において出力されるデータを直列変換することを特徴とする請求項１１に記載の高速直列-並列変換方法。
【請求項１３】
前記第１段階は、各直列変換器の信号が活性化される度に出力をトグルして各エッジに対して開始時間信号としてストローブリンクにロードする段階をさらに含むことを特徴とする請求項１１に記載の高速直列-並列変換方法。
【請求項１４】
前記第２段階は、各直列変換器のストローブ信号から基準時間信号を抽出して、受信された直列データを複数の並列変換器を通じて変換して出力することを特徴とする請求項１１に記載の高速直列-並列変換方法。
【請求項１５】
前記第３段階は、ストローブリンクのエッジを三つのＴＦＦを通じて抽出し、各並列変換器の基準時間として使うことを特徴とする請求項１１に記載の高速直列-並列変換方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高速直列-並列変換システム及び方法に関したものであり、特に設定可能な直列-並列変換器を利用して直列化の比率が高くなる場合にも高速に直列-並列変換が可能な直列-並列変換システム及び方法に関する。
【背景技術】
【０００２】
一般的にネットワークシステムでは、  データを高速に伝送するために、ネットワーク上で低速の並列データを高速の直列データに変換して高速伝送する方式が普遍化されている。直列-並列変換器(Serializer-Deserializer)は、このような並列データと直列データとの間の変換に必要な装置である。より具体的に、 直列-並列変換器は、多数のビットの並列データを伝送するために、必要なワイヤー又はピンリソース(pin resources)の数を減らすためのものであり、直列変換器(Serializer)は並列データを直列データに変換して送る機能を果たし、並列変換器(Deserializer)は直列データを受けて再び並列データに変換する回路である。直列-並列変換(SerDes) 技術は、主にギガビットイーサネット、無線ネットワークルータ、 光通信システム、 デジタルビデオ直列リンクなど多量の並列データを長距離送信する場合に主に使われる。また、システム費用を減らして効率的な具現のため、オンチップ(On-Chip) 内で相互接続ワイヤー(Interconnection wire) 数を減らしたりチップの間の相互接続のピン数を減らすために使われる。このような従来の直列-並列変換回路によれば、 N:1 直列変換及び 1:N 並列変換の場合、  N値が大きくなるほど直列化のための時間多重化(Time multiplexing)において伝送するデータの一つのビットが占めるタイムウィンドウが長くなるようになり、全体直列変換過程がかなり遅延され、リンクのバンド幅(bandwidth)が落ちるようになる。 
【０００３】
すなわち、従来の直列-並列変換器によれば、  N値の大きくなるほど性能が大きく落ち、システムが要求するバンド幅の条件を満足させることができなくて拡張性が非常に落ちる。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
したがって、 上記のような問題点を解決するため、本発明では大きいN値に対しても高速でさらに頑健に直列-並列変換ができ、N値を ８，１６，３２ など種々な値に設定可能な高速直列-並列変換システムを提供することを技術的課題にする。
【課題を解決するための手段】
【０００５】
このような技術的課題を果たすための本発明による高速直列-並列変換システムは、複数の直列変換器を含み、ストローブ信号を生成して、外部から伝送されたNビット並列データを多重化して直列データに変換する直列変換部と、前記直列変換部から変換された前記直列データ及び前記ストローブ信号を伝送する伝送リンクと、複数の並列変換器を含み、前記伝送リンクから伝送された前記ストローブ信号を利用して前記伝送リンクから伝送された前記直列データをNビット並列データに変換する並列変換部とを含み、前記直列変換部は、前記複数の直列変換器を通じて時分割して直列化された所定の直列化の比率を含むデータ信号により、前記Nビットの並列データに対する直列化の比率を４の倍数の定数に設定可能なこと、を特徴とする。
【０００６】
前記直列変換器は、第１ノードと出力ノードとの間に繋がって複数のクロック信号の中で、対応するクロック信号に応答して活性化されるプルアップ素子と、第１ ノードと出力ノードとの間に繋がって複数のクロック信号の中で、対応するクロック信号に応答して活性化されるプルダウン素子を含んで構成されることができる。
【０００７】
前記プルアップ素子は、直列に繋がった２個のＰ−ＭＯＳトランジスタで構成され、２個のＰ−ＭＯＳトランジスタは対応するクロック信号に応答して少なくとも一定時間の間、同時にターンオンドされるのが望ましい。
【０００８】
前記プルダウン素子は、直列に繋がった２個のＮ−ＭＯＳトランジスタで構成され、２個のＮ＝ＭＯＳトランジスタは対応するクロック信号に応答して少なくとも一定時間の間、同時にターンオンドされるのが望ましい。
【０００９】
また、前記Ｎ＝ＭＯＳトランジスタが同時にターンオンされる間のクロック信号と、前記Ｐ−ＭＯＳトランジスタが同時にターンオンされる間のクロック信号の位相はお互いに逆であることが望ましい。
【００１０】
前記直列変換器は連続的なパルスを利用して該当のパルスが１である区間において出力されるデータを直列変換することが望ましい。
【００１１】
前記並列変換部は、各直列変換器のストローブ信号から基準時間信号を抽出して、受信した直列データを多数の並列変換器を通じて変換するのが望ましい。
【００１２】
前記並列変換部は、前記伝送リンクの前記ストローブ信号から各エッジ情報を抽出する三つのＴＦＦ(Toggle Flip Flop)を利用して出力信号のすべてのエッジを時間手順どおり抽出することを特徴にする。
【００１３】
前記伝送リンクは、直列データを伝送するデータリンクと直列変換の開始時間信号を伝送するストローブリンクとを含んで構成されることができる。
【００１４】
前記直列変換部は、各列変換器の信号が活性化される度に、出力をトグルして各エッジに対して開始時間信号としてストローブリンクにロードし、前記並列変換部はストローブリンクのエッジを三つのＴＦＦを通じて抽出して各並列変換器の基準時間として使うのが望ましい。
【００１５】
本発明による高速直列-並列変換システムを利用した高速直列-並列変換方法が提供される。このような本発明による高速直列-並列変換方法は、所定の直列化の比率を含むデータ信号とストローブ信号を利用してNビット並列データを直列データに変換する第１段階、前記変換された直列データと前記ストローブ信号を伝送リンクを通じて伝送する第２段階、前記伝送された直列データを前記ストローブ信号から基準時間信号を抽出してNビットの並列データに変換する第3段階を含み、前記第１段階は、前記複数の直列変換器を通じて時分割して直列化された前記所定の直列化の比率を含むデータ信号によってNビットの並列データに対する直列化の比率を４の倍数の定数に設定可能なことを特徴にする。
【００１６】
前記第１段階は、連続的なパルスを利用して該当のパルスが１である区間において、出力されるデータを直列変換することが望ましい。
【００１７】
前記第１段階は、各直列変換器の信号が活性化される度に出力をトグルして各エッジに対して開始時間信号としてストローブリンクにロードする段階をさらに含むのが望ましい。
【００１８】
各直列変換器のストローブ信号から基準時間信号を抽出して伝送された直列データを複数の並列変換器を通じて変換して出力することが望ましい。
【００１９】
前記第２段階は、ストローブリンクのエッジを三つのＴＦＦを通じて抽出して各並列変換器の基準時間として使うのが望ましい。
【発明の効果】
【００２０】
上記のように、本発明による高速直列-並列変換システム及び方法によると、  外部から伝送されたNビット並列データをN:1の比率で直列変換する場合、Nをさまざまな定数に設定が可能(Configurable)になる。Nが16、32 位の大きい数に拡張される場合も性能が落ちなく直列-並列変換が可能になる。これより、１つのデータ当たりのタイムウィンドウを減らし、全体の直列化遅延を減らしてリンクのバンド幅を高め、データ直列-並列変換の頑健性を向上させることができる。
【発明を実施するための形態】
【００２１】
以下、上記のように構成された高速直列-並列変換システムに関して、図面を参照しながら詳細に説明する。
【００２２】
図１は本発明による高速直列-並列変換システムの構成を示すブロックダイアグラムである。図２は本発明による高速直列-並列変換システムの中の、設定可能な直列変換器の構成を示すブロックダイアグラムである。図３は本発明の一実施例による 4:1 直列変換器の回路図である。図４は本発明の一実施例による８個の 4:1 直列変換器出力が最終出力リンクに繋がった時間区間を示した波形図である。図５は本発明の一実施例による各８個の 4:1 直列変換器のSTR信号が０から１へ活性化される度にトグルドされるSTR_OUT 信号を示した波形図である。図６は本発明による高速直列-並列変換システムの中の、並列変換器の構成を示すブロックダイアグラムである。図７は本発明による並列変換器の動作タイミングを示す波形図である。
【００２３】
図１に示したように、本発明による高速直列-並列変換システムは、設定可能な N:1 直列変換部(10)、伝送リンク(20)、そして 1:N 並列変換部(30)で構成される。
【００２４】
前記設定可能な N:1 直列変換部(10)は、複数の直列変換器を含み、 ストローブ信号及び外部から伝送されたNビット並列データを多重化して直列データに変換する。
【００２５】
前記伝送リンク(20)は、前記直列変換部から変換された前記直列データ及び前記ストローブ信号を伝送する。
【００２６】
前記 1:N 並列変換部(30)は複数の並列変換器を含み、前記伝送リンクから伝送された前記ストローブ信号及び前記直列データをNビット並列データに変換する。
【００２７】
ここで、前記Nが32の場合、送信器(Sender)の32ビットデータは、直列変換器(Serializer)で32:1に直列変換されて伝送リンク(20)を通じて受信器(Receiver)へ伝達され、受信器は、1:32に並列変換して32ビット復元された元のデータを受ける。
【００２８】
また、上記のような直列-並列変換技術を適用した場合にはセンドーとレシーバーの間の連結リンクは32個ではなく1個(20)だけ要するようになる。
【００２９】
図２に示したように、本発明による高速直列-並列変換システムの中、設定可能な直列変換器の構成について、32:1 直列変換器をその例として説明すると、前記 32:1 直列変換器は32ビットデータ入力信号D[31:0]と直列化の比率を設定する入力信号 C[7:0]と、  そして直列変換がいつ始まるかを示すストローブ信号STRを含む入力信号を有するようになり、32:1で直列化されたリンクと並列変換のためのストローブ信号STR_OUTを出力へ送り出す。
【００３０】
前記ストローブ信号は、非同期(Asynchronous) リンクでの基準信号（reference）として機能する。
【００３１】
また、 設定可能な 32:1 直列変換器は、8個の 4:1 直列変換器(15)と4:1 直列変換器出力8個を一つの直列リンクに繋ぐパスゲート(P)から成っている。
【００３２】
直列変換器の基本ブロックである4:1 直列変換器(15)は、4個のデータを1個の直列化されたデータに変換する機能を行う。
【００３３】
図３に示したように、 図２の直列変換器の回路の構成について説明すると、まず、4:1 直列変換器は入力 STR 信号が0の場合は出力を出さないが、STR 信号が0から1に活性化されると直列変換過程を開始する。
【００３４】
STR信号が０から1へ変わることを感知して約 300ps の時間幅を有するパルスを作る。この後、連続的にお互いに重なる区間がない4個のパルス信号 P0、 P1、 P2、 P3が作られるようになり、これらのパルス信号は直列変換器回路の P0、 P1、 P2、 P3 入力に入る。あらかじめ用意されたデータ D0、 D1、 D2、 D3はそれぞれ P0、 P1、 P2、 P3が 1である区間でのみ、出力されることで時間多重化が遂行される。
【００３５】
しかし、１つのデータビットが占めるタイムウィンドウ、つまり、パルス幅が狭いほど早く直列変換することができるが、あまり細くなれば並列化しにくくなるので十分な幅が保障されなければならない。
【００３６】
4:1 直列変換器 〜SERノードは、一番目パルスでは〜D0 値を、二番目パルスでは〜D1 値を、三番目パルスでは〜D2 値を、四番目パルスでは〜D3値を出力し、このノードにインバーター(16)を追加したSERが最終の出力になる。
【００３７】
〜SER ノードを駆動するトランジスタは、0から1へプルアップ(Pull-up)になる場合には2個の直列に繋がったPMOSがプルアップ素子で使われ、  1から 0へプルダウン(Pull-down)になる場合には2個の NMOSがプルダウン素子で使われるので、ディレイタイムはいつもゲート1個と等しく、Ｐ−ＭＯＳとＮ−ＭＯＳトランジスタサイジングを通じてプルアップとプルダウンディレイタイムの間のバランスを簡単に合わせてくれることができる。
【００３８】
ここで、 前記プルアップ素子及び前記プルダウン素子はデータが供給される第1 ノードと〜SER ノードとの間にそれぞれ繋がれ、各ターンオンされる間の相はお互いに反対になる。
【００３９】
このような特性は、最終の出力であるSER 信号もパルス信号でゲート2個の短いディレイの後、有効な直列化されたデータが出力され、プルアップとプルダウンのタイムが均衡をとれることで、  直列化されたデータ各ビットのタイムウィンドウがパルス間隔そのままよく維持されることができることを意味し、これはデータ並列化の場合、有利なマージン（margin）を与える。
【００４０】
一方、 前記 4:1 直列変換器は、パルスを利用してデータを直列化させ、さらにアウトプットノードがダイナミック(dynamic) ノードであるので、この4:1 直列変換器は、パルス-ダイナミック直列変換器と呼ばれる。また提案された4:1 パルス-ダイナミック変換器は直列変換が終わった時、終わりを知らせるDONEストローブ信号を出力へ送る。
【００４１】
したがって、8個の4:1 直列変換器で構成された全体 32:1 直列変換器の動作を説明すると、次のようである。
【００４２】
まず、STR信号が0から1へ活性化されると、LSB(Least Significant Bit)の方の一番目 4:1 直列変換器が動作してD<3:0>を直列変換させ、  そのリンク SER0はパスゲート(P)を通じて最終出力のSER_OUTへ出すようになる。
【００４３】
一番目の直列変換器の動作が終われば、DONE0信号が1へ活性化される。このとき、設定のための入力 C[1]が 1となると、二番目 4:1 直列変換器のストローブ信号が活性化され、また直列化が始まり、このリンクが最終出力と繋がる。
【００４４】
しかし、反対に C[1]値が 0なら、二番目の 4:1 直列変換器は動作しなくなる。このような方式で MSB(Most Significant Bit)方へ直列化が進行され、設定のための入力Cにより、N:1の直列化の比率は 4:1、 8:1、12:1、16:1、20:1、24:1、28:1、32:1に変わることができるようになる。 次の表1は、入力による直列化の比率をまとめたのである。(実際の使用では byte、 half-word、 word データのための 8:1、 16:1、 32:1がよく使われるであろう。)
【００４５】
【表１】
2009171578.tif 000003
【００４６】
一方、 高い比率の直列変換において、基本単位となる 4:1 直列変換過程でもパルスを利用したパルス−ダイナミック(dynamic) 4:1 直列変換器を利用することで性能を高めることができるようになる。
【００４７】
そして、  直列-並列変換回路の直列化の比率を 4:1、8:1、12:1、 16:1、20:1、24:1、28:1、32:1などに4:1の単位で設定可能にすることで、 byte、half-word、word など色々異なるタイプのデータの直列リンク伝送ができるようにする。 次の表2は、本発明による直列変換器の性能及び特徴について簡略に数値で示したものである
【００４８】
【表２】
2009171578.tif 000004
【００４９】
また、活性化された各 4:1 直列変換器の出力を最終出力へ出すために、パスゲートのコントロール信号 SEL0〜SEL7 信号も正しく定まらなければならない。例えば、STR 信号が0から1になる時から、そのブロックの動作が終わることを意味するDONE0信号が0から1になるまで、D[3:0]の入力を有する4:1 直列変換器の出力SER0が最終出力ラインであるSER_OUTに繋がらなければならない。STR〜DONE0信号はこの区間でのみ1となるパルスである。この信号はパスゲート(P)のコントロール信号 SEL0に使われてSER0をSER_OUTに繋ぐ。
【００５０】
一方、 次の表3はパスゲート(P)のコントロール信号をまとめたものである
【００５１】
【表３】
2009171578.tif 000005
【００５２】
図４に示されたように、 本発明の一実施例による8個の4:1直列変換器の出力が最終出力リンクに繋がった時間区間を説明する。
【００５３】
直列化されたデータを受信器側でまた並列化させるためには、データ出力リンク以外に直列化の開始時間情報を知らせストローブリンクが必要となる。この出力信号がSTR_OUT 信号である。
【００５４】
一方、この信号は、非同期(Asynchronous) リンクで必要となる基準(reference) 信号の機能をする。
【００５５】
しかし、STR_OUT信号が、受信器側に時間情報を知らせるために、32:1 直列変換過程の開始時、0から1に変わるとき、受信器側では一定時間の間隔で受信する直列化されたデータのタイミングをすべて見出さなければならない。
【００５６】
このようになれば、32:1 直列変換のように直列化の比率が高い場合には、多くの不確定要因が累積され、直列化されたデータの並列化過程でデータシンク(data sink)はずれてエラーが起こりうる。
【００５７】
したがって、本発明では、一つの STR_OUT 信号が各 4:1 直列変換器(SER0〜SER7)のSTR信号のタイミング情報をすべて有して並列化が 4ビット単位で遂行されることができるようにする。
【００５８】
一つのSTR_OUT信号が4:1 直列変換器8個のSTR 信号を有するように、STR_OUT 信号は各 4:1 直列変換器のSTR 信号が0から1へ活性化される度に出力を切り替える(toggle)(各 4:1 直列変換器のSTR 信号は時間的に離れているのでこれが可能である)。
【００５９】
図５に示されるように、本発明の一実施例による各8個の4:1 直列変換器のSTR信号が0から1へ活性化される度にトグルされるSTR_OUT信号について説明すると、結果的に、STR_OUT信号の各エッジ信号(positiveとnegative)は、各4:1 直列変換器の開始時点の情報を入れ込み、並列変換時に4ビットごとにSTR_OUT 信号のエッジ情報に基づいて並列変換を可能にし、32:1のように直列化の比率が高い場合にも並列変換時に生ずる不確定要因を4:1 変換の不確定要因に制限してくれる効果を与えるようになる。
【００６０】
図６に示されるように、本発明による高速直列-並列変換システムの中の、並列変換器の構成を説明すると、並列変換器は直列変換器の直列化されたデータリンクとストローブリンクを入力として受けてまた32 ビットの並列データに変換させる機能を果たす。
【００６１】
上記並列変換器は、本発明による直列変換器と対称的な方法で 1:4 並列変換器(1:4 DES) 8個から成り立ている。各 1:4 並列変換器の活性化信号は前記並列変換器に入力されたストローブリンク信号であるSTR_INから抽出される。
【００６２】
上記で説明したように、ストローブリンクは各 4:1 直列変換器の開始の時点をトグルされた波形情報に取り入れていて、図６のように ＴＦＦ(Toggle Flip-Flop)を利用して各エッジ(edge) 情報を抽出すことができる。
【００６３】
32:1 直列変換時に出力されたSTR_OUT信号は全部で8回トグルされるようになり、これをポジティブエッジ(positive edge)でトグルされる Ｐ−ＴＦＦ(Positive edge TFF、 35)とネガティブエッジ(negative edge)でトグルされるＮ−ＴＦＦ(Negative edge TFF、 36)３個を組み合わせると、 STR_OUT信号のすべてのエッジを時間順に抽出することができる。
【００６４】
すなわち、1:32 並列変換時 STR_IN信号からＴＦＦ(Toggle Flip-Flop)を利用して各エッジ情報を抽出するために、STR_INでのポジティブエッジでトグルされるＰ−ＴＦＦ(35)とネガティブエッジでトグルされるＮ−ＴＦＦ(36)とを、図７のように配置することで、STR_IN信号のすべてのエッジを時間順に抽出し、さらに、8個の1:4並列変換器(37)を利用して32ビットの並列化されたデータに変換して出力され得る。
【００６５】
図７は、本発明による並列変換器の動作タイミングを示す波形図であり、各 1:4 並列変換器の活性化信号は1:4 並列変換器に入力されたストローブリンク信号である STR_INから抽出される。
【００６６】
STR_INでの各ポジティブエッジとネガティブエッジを時間手順どおり抽出して4ビットごとに並列化されたデータへ活性化させる。これによって直列化されたデータは32ビットの並列化されたデータに復元されて出力される。
【００６７】
以下、 上記のように構成された本発明による高速直列-並列変換システムを利用して直列-並列変換方法について説明する。
本発明による高速直列-並列変換方法は、直列化の比率を含むデータ信号とストローブ信号を利用して外部から伝送されたNビット並列データを直列データに変換して出力する第１段階と、前記出力された直列データと前記ストローブ信号とを伝送リンクを通じて伝送してくれる第２段階と、前記伝送された直列データを前記ストローブ信号を通じて基準時間信号を抽出してNビットの並列データに変換して出力する第３段階を含み、前記第１段階は、複数の 4:1 直列変換器を時分割して直列化し、前記直列比率を含むデータ信号によってNビットの並列データに対する直列化の比率を４の倍数の定数に設定可能なことを特徴とする。
【００６８】
前記第１段階は、連続的なパルスを利用して該当のパルスが1である区間においてデータ出力を直列変換し、各直列変換器の信号が活性化される度に出力をトグルして各エッジに対して開始時間信号としてストローブリンクにロードする段階をさらに含むことができる。
【００６９】
前記第３段階は、複数の1:4並列変換器の中の、各4:1直列変換器のストローブ信号から基準時間信号を抽出して伝送された直列データを多数の1:4並列変換器を通じて変換して出力することが望ましい。
【００７０】
また、前記第３段階は、ストローブリンクのエッジを三つのＴＦＦを利用して抽出し、各並列変換器の基準時間として使うのが望ましい。
【００７１】
図８は、本発明による直列-並列変換方法を示すフローチャート図である。図８に示されるように、直列-並列変換方法は外部から伝送されたNビット並列データを直列データに変換するデータ直列変換段階(S10)と、 前記直列データとストローブ信号を伝送リンクを通じて直列に伝送するデータ直列伝送段階(S20)と、 前記伝送リンクを通じて伝送された直列データを並列データに変換するデータ並列変換段階(S30)を含んで構成される。
前記データ直列変換段階(S10)では多数の 4:1 直列変換器をストローブ信号を通じて時分割して直列化し、直列化の比率を含むデータ信号によってNビットの並列データに対する直列化の比率を4の倍数、すなわち4:1、 8:1、12:1、16:1、20:1、24:1、28:1、32:1に設定することができる。
【００７２】
また、パスゲートのコントロール信号を利用して活性化された各 4:1直列変換器の出力を最終出力として送りだす。
【００７３】
前記データ直列伝送段階(S20)では、データ伝送リンクを通じて直列化されたデータを伝送し、ストローブリンクを通じて直列化の開始時間情報を伝送する。
【００７４】
前記データ並列変換段階(S30)では、各4:1 直列変換器によって直列化されたデータと各信号のタイミング信号を含む一つの STR_OUT信号に対して4ビット単位で並列化させる。
【００７５】
ここで、各 4:1 直列変換器8個のストローブ信号を含む一つの STR_OUT信号は、各エッジ信号が各 4:1 直列変換器の開始時点の情報を取り入れているので、  並列変換時に入力信号であるストローブリンク信号(STR_IN)を通じて各 1:4 並列変換器を活性化して4ビットごとに並列変換をすることができる。
【００７６】
したがって、本発明では直列化の比率が32:1のように高くなる場合にも、4:1 直列変換器8個を利用して時分割することで各出力段の負荷容量を減らして累積されるタイミングエラーを減らす。一度に32:1 直列変換する方法に比べてウィンドウタイムを短くして素早く32:1直列変換ができる。時間多重化のためのコントロール信号の生成や物理的な実施する上での非対称性、大きい負荷容量などの不確定要因を、4:1 変換の不確定要因に制限することにより、直列-並列変換の性能を向上する。
【００７７】
以上述べたように、本発明が属する技術分野の当業者は、本発明がその技術的思想や必須的特徴を変更しなくても他の具体的な形態で実施され得ることを理解することができるであろう。従って、以上で記述した実施例はすべての面で例示的なことであり、限定的でないことは理解すべきである。本発明の範囲は上記詳細な説明よりは、後述する特許請求範囲によって表される。特許請求範囲の意味及び範囲そしてその均等概念から導出されるすべての変更または変形された形態が本発明の範囲に含まれることに解釈すべきである。
【図面の簡単な説明】
【００７８】
【図１】本発明による高速直列-並列変換システムの構成を示すブロックダイアグラムである。
【図２】本発明による高速直列-並列変換システムの中、設定可能な直列変換器の構成を示すブロックダイアグラムである。
【図３】本発明の一実施例による4:1 直列変換器の回路図である。
【図４】本発明の一実施例による8個の4:1 直列変換器の出力が最終出力リンクに繋がった時間区間を示した波形図である。
【図５】本発明の一実施例による各8個の4:1 直列変換器のSTR信号が0から1へ活性化される度にトグルされるSTR_OUT 信号を示した波形図である。
【図６】本発明による高速直列-並列変換システムの中、並列変換器の構成を示すブロックダイアグラムである。
【図７】本発明による並列変換器の動作タイミングを示す波形図である。
【図８】本発明による直列-並列変換方法を示すフローチャートである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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