(57)【要約】【課題】ジッタ検出精度を高める。【解決手段】入力するクロック信号の立上りのエッジタイミングを示すパルスを出力するゲーティング回路１０と、ゲーティング回路１０の出力パルスの間隔を電圧レベルに変換して出力する積分回路２０と、積分回路２０の出力電圧値のピーク電圧を表示するピーク検出回路４０とを備えるジッタ検出回路において、積分回路２０とピーク検出回路４０との間にハイパスフィルタ３０を挿入した。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力するクロック信号の立上り又は立下りの少なくとも一方のエッジタイミングを示すパルスを出力するゲーティング回路と、該ゲーティング回路の出力パルスの間隔を電圧レベルに変換して出力する積分回路と、該積分回路の出力電圧値を増幅する増幅回路又は該積分回路の出力電圧値のピーク電圧を表示するピーク検出回路とを備えるジッタ検出回路において、
前記積分回路と前記増幅回路又は前記ピーク検出回路との間にハイパスフィルタを有することを特徴とするジッタ検出回路。
【請求項２】
請求項１に記載のジッタ検出回路において、
前記積分回路の出力電圧が第１の電位を越えた場合に前記ゲーティング回路の出力パルス幅を狭くし、前記第１の電位よりも低い第２の電位を下回った場合に前記出力パルス幅を広くする遅延制御手段を有することを特徴とするジッタ検出回路。
【請求項３】
請求項１に記載のジッタ検出回路において、
前記積分回路の出力電圧が第１の電位を越えた場合に前記積分回路の容量をチャージするための電流源の出力電流を低減し、前記第１の電位よりも低い第２の電位を下回った場合に前記出力電流を増加させる電流制御手段を有することを特徴とするジッタ検出回路。
【請求項４】
請求項２に記載のジッタ検出回路において、
前記ゲーティング回路の前記出力パルス幅を変化する周波数を、前記ハイパスフィルタのカットオフ周波数より低く設定したことを特徴とするジッタ検出回路。
【請求項５】
請求項３に記載のジッタ検出回路において、
前記積分回路の前記電流源の前記出力電流を変化する周波数を、前記ハイパスフィルタのカットオフ周波数より低く設定したことを特徴とするジッタ検出回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力するクロックに含まれるジッタの大きさを簡易に検出するジッタ検出回路に関するものである。
【背景技術】
【０００２】
図７に従来のジッタ検出回路を示す（非特許文献１）。従来のジッタ検出回路は、ゲーティング回路１０、積分回路２０、ピーク検出回路４０からなる。ゲーティング回路１０はバッファ１１、遅延回路１２および論理積回路１３からなる。積分回路２０は電流４＊Ｉの電流源２１、電流Ｉの電流源２２、スイッチＳＷ、および容量Ｃ１からなる。ジッタ検出回路では、積分回路２０の出力電圧を増幅して出力し、本回路の外部でピーク検出をする場合もあるが、ここでは、ジッタ検出時の課題を明示するため、ピーク検出回路４０を含めて説明する。
【０００３】
図８を用いて従来のジッタ検出回路の動作を説明する。ゲーティング回路１０は、入力信号であるクロック信号がＨレベルに遷移した時に一定の時間幅のパルスを出力する。図７及び図８では、クロック周期をＴとして、Ｔ／４の時間幅のパルスが出力される場合を例示している。なお、非特許文献１では排他的論理和を用いてクロック信号がＬレベルに遷移した場合にもパルスを出力する回路を示しているが、どちらも使用可能である。
【０００４】
積分回路２０では、入力ノードＶ０がＨレベルになるとスイッチＳＷが閉じる。積分回路２０は、スイッチＳＷが開いている間は、容量Ｃ１の電荷を電流源２２によって基準電流Ｉだけ引き抜くが、スイッチＳＷが閉じると、電流源２１によってその４倍の電流４＊Ｉが流れる。このとき、電流４＊Ｉのうち電流Ｉは電流源２２を通してＧＮＤに流れ、残りの電流３＊Ｉが容量Ｃ１を充電する。
【０００５】
このため、ジッタのないクロックが入力すると、ゲーティング回路１０の出力であるパルスが出ている時間Ｔ／４の間は、容量Ｃ１に電流３＊Ｉが流れ込み、ノードＶ１の電位は、図８の(c)のＶ１（調整）に示すごとく、（３／４）＊Ｉ＊Ｔだけ上昇する。そしてパルスが出ていない時間３＊Ｔ／４は、容量Ｃ１から電流Ｉが放電され、ノードＶ１の電位は（３／４）＊Ｉ＊Ｔだけ下降する。よって、入力クロックにジッタがない場合には、ノードＶ１の電位は、電圧振幅（３／４）＊Ｉ＊Ｔ、周期Ｔで振動するが、周期Ｔより十分長い時間で時間平均すると一定の電位を保つ。
【０００６】
入力クロックがジッタを持つ場合は、図８(a)に示すごとく、クロック信号がＨレベルに遷移するタイミングが、前の遷移の周期Ｔ後ではなく、周期ＴからΔＴだけずれる。この時、積分回路２０の放電時間は（３／４）＊Ｔ−ΔＴとなるため、ノードＶ１の電位はＩ＊ΔＴだけ上昇する。ノードＶ１の電位の最大値をピーク検出回路４０により保持することで、図８(e)のジッタ表示出力（調整）に示すごとく、入力クロックのジッタ量がジッタ表示出力電位の初期値からの増分で検出できる。
【非特許文献１】K.Ichiyama et al.,"A Real-Time Delta-Time-to-Voltage Converter for Clock Jitter Measurement",IEEE INTERNATIONAL TEST CONFERENCE 2006,Paper 6.2
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、従来のジッタ検出回路では、次の２つの値が完全に一致しなければジッタを高精度に検出することが困難である。値の１つは、積分回路２０の放電電流Ｉの値と、周期Ｔからゲーティング回路１０の遅延時間（Ｔ／４）を差し引いた時間の積である。もう１つは、積分回路２０の充電電流４＊Ｉから放電電流Ｉを差し引いた電流値と、ゲーティング回路１０の遅延時間（Ｔ／４）の積である。
【０００８】
一方で、半導体集積回路やハイブリッド部品により従来回路を構成した場合、これらの電流値および遅延値は、プロセスバラツキ、温度、電源変動等の影響を受けて、その都度、調整を施さなければ所望の精度で上記の２つの値を一致させることが困難である。
【０００９】
調整をせず、例えば遅延時間が目標値である（Ｔ／４）より大きくなった場合は、図８(d)のＶ１（無調整）に示すごとく、ノードＶ１の電位は単調に上昇する。この電位上昇が、ジッタに起因する電位上昇を上回る場合、図８(f)のジッタ表示出力（無調整）には、正しいジッタ量を表示することができなくなる問題があった。
【００１０】
本発明の目的は、プロセスバラツキ、温度、電源変動等の影響を受けることなく、ジッタ検出精度を高めたジッタ検出回路を提供することである。
【課題を解決するための手段】
【００１１】
上記目的を達成すために、請求項１にかかる発明のジッタ検出回路は、入力するクロック信号の立上り又は立下りの少なくとも一方のエッジタイミングを示すパルスを出力するゲーティング回路と、該ゲーティング回路の出力パルスの間隔を電圧レベルに変換して出力する積分回路と、該積分回路の出力電圧値を増幅する増幅回路又は該積分回路の出力電圧値のピーク電圧を表示するピーク検出回路とを備えるジッタ検出回路において、前記積分回路と前記増幅回路又は前記ピーク検出回路との間にハイパスフィルタを有することを特徴とする。
請求項２にかかる発明は、請求項１に記載のジッタ検出回路において、前記積分回路の出力電圧が第１の電位を越えた場合に前記ゲーティング回路の出力パルス幅を狭くし、前記第１の電位よりも低い第２の電位を下回った場合に前記出力パルス幅を広くする遅延制御手段を有することを特徴とする。
請求項３にかかる発明は、請求項１に記載のジッタ検出回路において、前記積分回路の出力電圧が第１の電位を越えた場合に前記積分回路の容量をチャージするための電流源の出力電流を低減し、前記第１の電位よりも低い第２の電位を下回った場合に前記出力電流を増加させる電流制御手段を有することを特徴とする。
請求項４にかかる発明は、請求項２に記載のジッタ検出回路において、前記ゲーティング回路の前記出力パルス幅を変化する周波数を、前記ハイパスフィルタのカットオフ周波数より低く設定したことを特徴とする。
請求項５にかかる発明は、請求項３に記載のジッタ検出回路において、前記積分回路の前記電流源の前記出力電流を変化する周波数を、前記ハイパスフィルタのカットオフ周波数より低く設定したことを特徴とする。
【発明の効果】
【００１２】
請求項１にかかる発明によれば、積分回路と増幅回路又はピーク検出回路との間にハイパスフィルタを有する構成により、プロセス、温度、電源変動等に起因する積分回路の出力電圧ドリフトがジッタ検出に与える影響を削減し、ジッタ検出精度を格段に高める効果を有する。
請求項２にかかる発明によれば、積分回路の出力電圧変動をゲーティング回路の遅延回路にフィードバックする構成により、積分回路の出力電圧変動を一定の範囲に抑制し、積分回路の電流源の定電流性を維持できるので、ゲーティング回路の出力パルス間隔の変化を積分回路の出力電圧の変化に高精度に変換可能となり、前記ジッタ検出精度をより高めることができる。
請求項３にかかる発明によれば、積分回路の出力電圧変動を積分回路の電流源にフィードバックする構成により、積分回路の出力電圧変動を一定の範囲に抑制し、積分回路の電流源の定電流性を維持できるので、ゲーティング回路の出力パルス間隔の変化を積分回路の出力電圧の変化に高精度に変換可能となり、前記ジッタ検出精度をより高めることができる。
請求項４および５にかかる発明によれば、ゲーティング回路の出力パルス幅の変化の周波数や積分回路の出力電流の変化の周波数をハイパスフィルタのカットオフ周波数より低く設定する構成により、積分回路の出力電圧変動を一定の範囲に抑制する機能がジッタ検出に与える影響を削減でき、前記ジッタ検出精度をより高めることができる。
【発明を実施するための最良の形態】
【００１３】
前記した温度、電源電圧等に起因する遅延時間や電流値の変動は、主に非常に低い周波数で発生する。そこで、本発明では、この影響を排除して、比較的周波数の高いジッタに起因する電位変化だけを残すように、ノードＶ１にハイパスフィルタを付加する。加えて、プロセスバラツキに対応するため、上記２つの基本定数が一致するようなフィードバック回路を付加する。さらに、該フィードバック回路の時定数は、付加するハイパスフィルタで影響を十分減衰可能な、長い時定数に設定する。以下、詳しく説明する。
【実施例１】
【００１４】
図１に本発明のジッタ検出回路の第１の実施例を示す。第１の実施例のジッタ検出回路は、ゲーティング回路１０、積分回路２０、ハイパスフィルタ３０、ピーク検出回路４０からなる。ゲーティング回路１０、積分回路２０、ピーク検出回路４０は、図７で説明したものと同じである。
【００１５】
図２を用いて本実施例のジッタ検出回路の動作を説明する。ゲーティング回路１０は、入力信号であるクロック信号がＨレベルに遷移した時に一定の時間幅のパルスを出力する。図１及び図２では、クロック周期をＴとしてＴ／４の時間幅のパルスが出力される場合を例示している。
【００１６】
積分回路２０では、入力ノードＶ０がＨレベルになるとスイッチＳＷが閉じる。積分回路２０は、スイッチＳＷが開いている間は、電流源２２によって容量Ｃ１の電荷を電流Ｉだけ引き抜くが、スイッチＳＷが閉じると、電流源２１からその４倍の電流４＊Ｉが流れる。このとき、電流４＊Ｉのうち電流Ｉは電流源２２を通してＧＮＤに流れ、残りの電流３＊Ｉが容量Ｃ１を充電する。
【００１７】
このため、ジッタのないクロックが入力すると、ゲーティング回路１０の出力であるパルスが出ている時間Ｔ／４の間は、容量Ｃ１に電流３＊Ｉが流れ込み、ノードＶ１の電位は、図２のＶ１に示すごとく、（３／４）＊Ｉ＊Ｔだけ上昇する。そしてパルスが出ていない時間３＊Ｔ／４は、容量Ｃ１から電流Ｉが放電され、ノードＶ１の電位は（３／４）＊Ｉ＊Ｔだけ下降する。よって、入力クロックにジッタがない場合には、ノードＶ１の電位は、電圧振幅（３／４）＊Ｉ＊Ｔ、周期Ｔで振動するが、周期より十分長い時間で時間平均すると一定の電位を保つ。
【００１８】
入力クロックがジッタを持つ場合、図２に示すごとく、クロック信号がＨレベルに遷移するタイミングが、前の遷移の周期Ｔ後ではなく、周期ＴからΔＴだけずれる。この時、積分回路２０の放電時間は（３／４）＊Ｔ−ΔＴとなるため、ノードＶ１の電位はＩ＊ΔＴだけ上昇する。
【００１９】
ハイパスフィルタ３０は、ノードＶ１に一端を接続し他端をノードＶ２に接続した容量Ｃ２と、ノードＶ２とＧＮＤを接続する抵抗Ｒ１で構成できる。抵抗Ｒ１と容量Ｃ２の積の逆数が、低域カットオフ周波数である。プロセス、温度、電源変動等に起因するノードＶ１の電位の変動周波数に比較して、このカットオフ周波数を十分高く設定する。
【００２０】
例えば、入力されるクロックの周波数が６ＧＨｚで、検出したいジッタ周波数の下限周波数が１ＭＨｚの場合、カットオフ周波数は１０ｋＨｚ程度に設定する。図２(c)のＶ１出力の周波数成分のうち、プロセス、温度、電源変動等に起因する周波数成分は、通常１ｋＨｚ未満の周波数となるため、図２(d)のノードＶ２の出力にはその周波数の成分が伝搬しない。
【００２１】
また、クロックの基本成分である６ＧＨｚの信号は、積分回路２０の電流源２１の出力抵抗と容量Ｃ１の積で表わされる時定数の逆数の周波数およそ１００ＭＨｚでカットオフされる。
【００２２】
このことにより、ジッタに起因するノードＶ１の１ＭＨｚから１００ＭＨｚの電位変動だけ、ノードＶ２に伝搬する。ジッタの検出は、図２(e)のジッタ表示出力に示すごとく、ノードＶ２の電位の最大値をピーク検出回路４０により保持するか、単純に増幅して出力することで実現される。入力クロックのジッタ量は、ジッタ表示出力電位の初期値からの増分で検出できる。
【００２３】
ここで、増幅回路またはピーク検出回路４０の帯域を、検出したいジッタ周波数の上限（例えば、上記の１００ＭＨｚ）に設定することにより、クロックの基本周波数（例えば、上記の６ＧＨｚ）の影響を受けずに、検出したい周波数のジッタがノードＶ２に出力される。よって、プロセス、温度、電源変動等に起因するノードＶ１の変動を除去でき、ノードＶ２の電位の最大値をピーク検出回路４０により保持し、または増幅器により表示することで、簡易かつ高精度にジッタ検出が可能となる。
【実施例２】
【００２４】
図３に本発明のジッタ検出回路の第２の実施例を示す。第２の実施例のジッタ検出回路は、第１の実施例の構成に、遅延制御回路５０を付加したこと、およびゲーティング回路１０Ａを構成する遅延回路１２Ａに遅延調整手段を付加したことが異なる。
【００２５】
遅延制御回路５０は、ノードＶ１の電位を入力とし、ノードＶ１の電位の変動を検知し、ノードＶ３に遅延回路１２Ａの遅延値を増減する電位を出力する機能を持つ。ゲーティング回路１０Ａを構成する遅延回路１２Ａは、ノードＶ３の電位により、遅延値（ここではＴ／４と仮定）を増減する。遅延の増減は、バラクタを使用した遅延回路等の既存技術で実現可能である。
【００２６】
図４に動作を示すごとく、遅延制御回路５０は、ノードＶ１の電位が一定値Ｖｔｈ＋以上に上昇した場合、遅延回路１２Ａの遅延値を低減するように、ノードＶ３の電位を変化する。また、ノードＶ１の電位が一定値Ｖｔｈ−以下に下降した場合、遅延回路１２Ａの遅延値を増加するように、ノードＶ３の電位を変化する。図４(b)のΔｔｄはジッタ分の時間、ｔ１は遅延制御回路５０による制御分の時間である。ここでは、判定値をＶｔｈ＋、Ｖｔｈ−の２値にしているが、より多数の判定値を設けることや連続的なフィードバックを行うことは本発明の思想の範囲である。
【００２７】
この遅延制御回路５０のフィードバック動作により、遅延回路１２Ａの遅延を減らした場合には、積分回路２０がスイッチＳＷを介して容量Ｃ１に充電する時間がわずかに短くなる。容量Ｃ１を充電する電流より放電する電流が増すため、図４(a)に示す如くノードＶ１の電位は、Ｖｔｈ＋を上回った後になだらかに下降する。
【００２８】
また、遅延制御回路５０のフィードバック動作により、遅延回路１２Ａの遅延が増した場合には、積分回路２０がスイッチＳＷを介して容量Ｃ１に充電する時間がわずかに長くなる。容量Ｃ１を放電する電流より充電する電流が増すため、図４(a)に示す如くノードＶ１の電位はＶｔｈ−を下回った後に、なだらかに上昇する。
【００２９】
よって、積分回路２０の出力であるノードＶ１の電位は、Ｖｔｈ＋をわずかに越えた電位とＶｔｈ−をわずかに下回った電位内に保持しておくことが可能となる。このことにより、積分回路２０の電流源が定電流性を維持できる範囲に出力電位を維持できるため、ノードＶ０のパルス間隔をノードＶ１の電位変化に高精度に変換可能となる。
【００３０】
そして、遅延制御回路５０によるノードＶ１の電位変動の周期を、ジッタ周波数（例えば１ＭＨｚから１００ＭＨｚ）と比較して十分に長く（たとえば１ｋＨｚ未満に）設計することにより、ハイパスフィルタ３０（例えば、カットオフ周波数１０ｋＨｚ）の出力のノードＶ２にはジッタ量を示す高周波の電位変動だけが現れる。よって、ノードＶ２の電位変動には遅延制御回路５０によるノードＶ１の電位変動が現れないため、ジッタ表示出力は、高精度にジッタ量を表示することが可能となる。
【実施例３】
【００３１】
図５に本発明のジッタ検出回路の第３の実施例を示す。第３の実施例のジッタ検出回路は、第１の実施例に、電流制御回路６０を付加したこと、および積分回路２０Ａを構成するチャージ電流源２１Ａに電流値調整手段を付加したことが異なる。
【００３２】
電流制御回路６０は、ノードＶ１の電位を入力とし、ノードＶ１の電位の変動を検知し、ノードＶ４にチャージ電流源２１Ａの電流値を増減する電位を出力する機能を持つ。積分回路２０Ａを構成するチャージ電流源２１Ａは、ノードＶ４の電位により、電流値（ここでは４＊Ｉと仮定）を増減する。
【００３３】
チャージ電流源２１Ａは、電源にソースを接続し、スイッチＳＷの一端にドレインを接続し、ノードＶ４にゲートを接続したＰＭＯＳトランジスタにより実現可能である（図示せず）。
【００３４】
図６に動作を示すごとく、電流制御回路６０は、ノードＶ１の電位が一定値Ｖｔｈ＋以上に上昇した場合、チャージ電流源２１Ａの電流値を低減するように、ノードＶ４の電位を変化する。また、ノードＶ１の電位が一定値Ｖｔｈ−以下に下降した場合、チャージ電流源２１Ａの電流値を増加するように、ノードＶ４の電位を変化する。図６(b)のΔＩはジッタ分の電流、Ｉ１は電流制御回路６０による制御分の電流である。ここでは、判定値をＶｔｈ＋、Ｖｔｈ−の２値にしているが、より多数の判定値や連続的なフィードバックを行うことは本発明の思想の範囲である。
【００３５】
この電流制御回路６０のフィードバック動作により、積分回路２０Ａのチャージ電流源２１Ａの電流を減らした場合には、容量Ｃ１を充電する電流より放電する電流が増すため、図６(a)に示す如く、ノードＶ１の電位は、Ｖｔｈ＋を上回った後になだらかに下降する。
【００３６】
また、電流制御回路６０のフィードバック動作により、積分回路２０Ａのチャージ電流源２１Ａの電流を増やした場合には、容量Ｃ１を放電する電流より充電する電流が増すため、図６(a)に示す如く、ノードＶ１の電位はＶｔｈ−を下回った後に、なだらかに上昇する。
【００３７】
よって、積分回路２０Ａの出力であるノードＶ１の電位は、Ｖｔｈ＋をわずかに越えた電位とＶｔｈ−をわずかに下回った電位内に保持しておくことが可能となる。このことにより積分回路２０Ａの電流源が定電流性を維持できる範囲に出力電位を維持できるため、ノードＶ０のパルス間隔をノードＶ１の電位変化に高精度に変換可能となる。
【００３８】
そして、電流制御回路６０によるノードＶ１の電位変動の周期を、ジッタ周波数と比較して十分に長く設計することにより、ハイパスフィルタ３０の出力のノードＶ２にはジッタ量を示す高周波の電位変動だけが現れる。よって、ノードＶ２の電位変動には電流制御回路６０によるノードＶ１の電位変動が現れないため、ジッタ表示出力は、高精度にジッタ量を表示することが可能となる。
【図面の簡単な説明】
【００３９】
【図１】本発明の第１の実施例のジッタ検出回路の構成を示す回路図である。
【図２】図１のジッタ検出回路の動作特性図である。
【図３】本発明の第２の実施例のジッタ検出回路の構成を示す回路図である。
【図４】図３のジッタ検出回路の動作特性図である。
【図５】本発明の第３の実施例のジッタ検出回路の構成を示す回路図である。
【図６】図５のジッタ検出回路の動作特性図である。
【図７】従来のジッタ検出回路の構成を示す回路図である。
【図８】図７のジッタ検出回路の動作特性図である。
【符号の説明】
【００４０】
１０，１０Ａ：ゲーティング回路、１１：バッファ、１２，１２Ａ：遅延回路、１３：論理積回路
２０，２０Ａ：積分回路、２１，２１Ａ，２２：電流源、ＳＷ：スイッチ、Ｃ１：容量
３０：ハイパスフィルタ、Ｃ２：容量、Ｒ１：抵抗
４０：ピーク検出回路（又は増幅回路）
５０：遅延制御回路
６０：電流制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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