(57)【要約】【課題】  半導体基板面内で均一にピンチオフ電圧差を形成し、半導体基板のダメージに起因する素子特性劣化がなく、電荷転送電極間の距離を微細化した電荷結合素子およびその製造方法を提供する。【解決手段】  半導体基板上に、少なくとも上層半導体層とその直下に下層半導体層を備え、上層半導体層表面から侵入した第１の金属が下層半導体層にショットキー接触してバーチャルゲートショットキー電極を構成し、第１の電極の電荷取出電極側に接触するとともに、上層半導体層にショットキー接触してストレージゲートショットキー電極を構成する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板上に、少なくとも上層半導体層と該上層半導体層直下の下層半導体層を含む複数の半導体層と、前記上層半導体層上に、電荷注入電極及び電荷取出電極と、前記電荷注入電極と前記電荷取出電極との間に、前記半導体層にショットキー接触する複数の電荷転送電極と、該電荷転送電極に、クロック電圧を印加する手段とを備えた電荷結合素子において、
前記電荷転送電極は、それぞれ第１の金属からなる第１の電極と、第２の金属からなる第２の電極とからなり、
前記第１の電極は、前記上層半導体層表面から該上層半導体層に侵入した前記第１の金属が前記下層半導体層にショットキー接触し、
前記第２の電極は、前記第１の電極の前記電荷取出電極側に接続し、前記上層半導体層にショットキー接触していることを特徴とする電荷結合素子。
【請求項２】
半導体基板上に、少なくとも上層半導体層と該上層半導体層直下の下層半導体層を含む複数の半導体層と、前記上層半導体層上に、電荷注入電極及び電荷取出電極と、前記電荷注入電極と前記電荷取出電極との間に、前記半導体層にショットキー接触する複数の電荷転送電極と、該電荷転送電極に、クロック電圧を印加する手段とを備えた電荷結合素子の製造方法において、
前記半導体基板上に、少なくとも前記上層半導体層と前記下層半導体層を形成する工程と、
前記上層半導体層上に電荷注入電極及び電荷取出電極を形成する工程と、
該電荷注入電極と電荷取出電極との間の前記上層半導体層表面に、第１の金属からなる第１の電極を形成する工程と、
前記上層半導体層表面から前記第１の金属を前記下層半導体層に侵入させる熱処理を行い、前記下層半導体層にショットキー接触する前記電荷転送電極の一部を構成する第１の電極を形成する工程と、
第２の金属を、前記半導体基板の法線方向となす角θが０°＜θ＜９０°を満たす条件で、前記電荷取出電極側から蒸着し、前記第１の電極の前記電荷取出電極側に接続し、前記上層半導体層にショットキー接触する電荷転送電極の一部を構成する前記第２の電極を形成する工程と、
を含むことを特徴とする電荷結合素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電荷結合素子およびその製造方法に関し、特に電荷転送電極の形成方法に関する。
【背景技術】
【０００２】
以下、２相駆動型の電荷結合素子を例にとり説明する。まず、半絶縁性ＧａＡｓ基板１上に、厚さ５００ｎｍのノンドープＧａＡｓバッファ層２と、厚さ１５ｎｍのノンドープＩｎ0.2Ｇａ0.8Ａｓチャンネル層３と、Ｓｉ濃度が１×１０18ａｔｏｍ・ｃｍ-3で厚さ２０ｎｍのｎ型Ａｌ0.22 Ｇａ0.78Ａｓキャリア供給層４と、厚さ３０ｎｍのノンドープＡｌ0.22 Ｇａ0.78Ａｓバーチャルゲート形成層５と、厚さ４０ｎｍのノンドープＧａＡｓストレージゲート形成層６と、厚さ１０ｎｍのノンドープＩｎ0.5Ｇａ0.5Ｐエッチングストッパー層７と、厚さ１００ｎｍのＳｉ濃度が５×１０18ａｔｏｍ・ｃｍ-3のｎ型ＧａＡｓオーミックコンタクト層８を順次結晶成長させる（図３ａ）。
【０００３】
次に、電荷結合素子形成予定領域外に、Ｂ+を加速電圧１７０ｋｅＶ、ドーズ量１×１０12ａｔｏｍ・ｃｍ-2でイオン注入することにより、素子間分離領域９を形成する（図３ｂ）。電荷結合素子形成予定領域にＡｕＧｅ（３５ｎｍ）／Ｎｉ（２０ｎｍ）／Ａｕ（３００ｎｍ）からなるオーミック電極を、ｎ型ＧａＡｓオーミックコンタクト層８上にリフトオフ法によって形成し、４００℃で１分間熱処理を行い、電荷注入電極１０及び電荷取出電極１１を形成する（図３ｃ）。
【０００４】
電荷注入電極１０および電荷取出電極１１表面をレジスト膜で覆った後、ゲート電極形成部のｎ型ＧａＡｓオーミックコンタクト層８をクエン酸と過酸化水素水との混合液を用いて選択エッチング除去してノンドープＩｎ0.5Ｇａ0.5Ｐエッチングストッパー層７を露出させ、続いてノンドープＩｎ0.5Ｇａ0.5Ｐエッチングストッパー層７を塩酸を用いてエッチング除去して、ノンドープＧａＡｓストレージゲート形成層６を露出させる（図３ｄ）。
【０００５】
次に、レジスト膜を除去した後、膜厚が３５０ｎｍになるように半導体基板全面をＷＳｉ／Ｗ膜１２で被覆した後（図３ｅ）、レジスト膜１３をエッチングマスクとして、ＷＳｉ／Ｗ膜１２を、ＳＦ6ガスを用いてドライエッチング除去する。レジスト膜１３を除去し、電荷注入電極１０と電荷取出電極１１の間に、第１のストレージゲートショットキー電極１４（ＳＧ）を、ゲート長１．５μｍ、電極間隔０．７μｍの寸法で形成する（図３ｆ）。
【０００６】
レジスト膜１５を所定のパターンに形成し、Ｐｔ（２０ｎｍ）／Ｔｉ（１２ｎｍ）／Ｐｔ（２５ｎｍ）／Ａｕ（３７ｎｍ）の金属膜を、ノンドープＧａＡｓストレージゲート形成層６の法線方向に対して、電荷注入電極１０側に角度３０度の方向から斜め蒸着し、第１のバーチャルゲートショットキー電極１６（ＶＧ）を形成する（図３ｇ）。
【０００７】
その後、レジスト膜１５およびレジスト膜１５上の金属膜を除去して３５０℃で３０分熱処理し、第１のバーチャルゲートショットキー電極１６の１層目のＰｔをノンドープＧａＡｓストレージゲート形成層６へ拡散させる。Ｐｔの拡散はノンドープＧａＡｓストレージゲート形成層６中のＡｓとの合金化反応によるものであり、Ｐｔ膜厚の約２倍量拡散するため、ノンドープＡｌ0.22 Ｇａ0.78Ａｓバーチャルゲート形成層５で停止する。これにより、ゲート長０．５μｍ、第１のストレージゲートショットキー電極１４とのゲート間距離が０．２μｍの第１のバーチャルゲートショットキー電極１６が形成される（図３ｈ）。
【０００８】
このような構造の電荷結合素子では、第１のストレージゲートショットキー電極１４に較べて第１のバーチャルゲートショットキー電極１６のピンチオフ電圧が小さく設定されており、そのピンチオフ電圧差に応じて蓄積される電荷を、次のようにして転送する。例えば、図４（ａ）に示す構造の電荷転送電極に、図５に示すクロック電圧φ１、φ２を印加すると、時間ｔ＝ｔ１では図４（ｂ）に示すようなポテンシャル状態となり、時間ｔ＝ｔ２になるとショットキー電極（ＳＧ）下の電子は、隣接するショットキー電極（ＳＧ）下へ転送されていく。その結果、電荷注入電極から注入された電荷を電荷取出電極から取り出すことができる（図４ｃ）。
【０００９】
このようにピンチオフ電圧を固相反応層の深さによって制御する技術は、例えば、特許文献１に開示されている。
【特許文献１】特開２００１−１０２５６２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上記のような２相駆動型電荷結合素子では、第１のバーチャルゲートショットキー電極１６を斜め蒸着によって形成するため、斜め蒸着に起因して半導体基板面内で偏った膜厚分布を持ってしまう。そのため、ピンチオフ電圧差を均一に形成することができないという問題点があった。
【００１１】
また、電荷結合素子ではその転送効率や高速動作特性は電荷転送電極間の距離を微細化するほど向上させることができるため、上記のような２相駆動型電荷結合素子では第１のストレージゲートショットキー電極１４の間隔を微細化するためにＷＳｉ／Ｗ膜１２のドライエッチング除去により形成している。一般的にドライエッチングは半導体基板にプラズマによるダメージを残すため、このダメージに起因してゲートリーク電流が生じ、素子特性が劣化するという問題点があった。
【００１２】
本発明は上記問題点を解消して、半導体基板面内で均一にピンチオフ電圧差を形成し、半導体基板のダメージに起因する素子特性劣化がなく、電荷転送電極間の距離を微細化した電荷結合素子およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記目的を達成するため本願請求項１に係る発明は、半導体基板上に、少なくとも上層半導体層と該上層半導体層直下の下層半導体層を含む複数の半導体層と、前記上層半導体層上に、電荷注入電極及び電荷取出電極と、前記電荷注入電極と前記電荷取出電極との間に、前記半導体層にショットキー接触する複数の電荷転送電極と、該電荷転送電極に、クロック電圧を印加する手段とを備えた電荷結合素子において、前記電荷転送電極は、それぞれ第１の金属からなる第１の電極と、第２の金属からなる第２の電極とからなり、前記第１の電極は、前記上層半導体層表面から該上層半導体層に侵入した前記第１の金属が前記下層半導体層にショットキー接触し、前記第２の電極は、前記第１の電極の前記電荷取出電極側に接続し、前記上層半導体層にショットキー接触していることを特徴とする。
【００１４】
本願請求項２に係る発明は、半導体基板上に、少なくとも上層半導体層と該上層半導体層直下の下層半導体層を含む複数の半導体層と、前記上層半導体層上に、電荷注入電極及び電荷取出電極と、前記電荷注入電極と前記電荷取出電極との間に、前記半導体層にショットキー接触する複数の電荷転送電極と、該電荷転送電極に、クロック電圧を印加する手段とを備えた電荷結合素子の製造方法において、前記半導体基板上に、少なくとも前記上層半導体層と前記下層半導体層を形成する工程と、前記上層半導体層上に電荷注入電極及び電荷取出電極を形成する工程と、該電荷注入電極と電荷取出電極との間の前記上層半導体層表面に、第１の金属からなる第１の電極を形成する工程と、前記上層半導体層表面から前記第１の金属を前記下層半導体層に侵入させる熱処理を行い、前記下層半導体層にショットキー接触する前記電荷転送電極の一部を構成する第１の電極を形成する工程と、第２の金属を、前記半導体基板の法線方向となす角θが０°＜θ＜９０°を満たす条件で、前記電荷取出電極側から蒸着し、前記第１の電極の前記電荷取出電極側に接続し、前記上層半導体層にショットキー接触する電荷転送電極の一部を構成する前記第２の電極を形成する工程と、を含むことを特徴とする。
【発明の効果】
【００１５】
本発明の電荷結合素子の製造方法によれば、斜め蒸着に起因して生じていたバーチャルゲートショットキー電極の膜厚の偏りを無くすことができるため、均一なピンチオフ電圧差の電荷結合素子を作製することが可能になる。
【００１６】
また、ドライエッチングを用いることなく電荷転送電極を形成することができるため、半導体基板表面のダメージに起因して生じるゲートリーク電流を除去することが可能になる。さらには自己整合的に電荷転送電極を形成することができるため、フォトリソグラフィーによる制約なく電極間の距離を微細化でき、高転送効率に適した電荷結合素子の作製が可能となる。
【発明を実施するための最良の形態】
【００１７】
以下本発明について、２相駆動型電荷結合素子を例にとり、詳細に説明する。
【実施例１】
【００１８】
まず、第１の実施例について説明する。半絶縁性ＧａＡｓ基板１上に、厚さ５００ｎｍのノンドープＧａＡｓバッファ層２と、厚さ１５ｎｍのノンドープＩｎ0.2Ｇａ0.8Ａｓチャンネル層３と、Ｓｉ濃度が１×１０18ａｔｏｍ・ｃｍ-3で厚さ２０ｎｍのｎ型Ａｌ0.22 Ｇａ0.78Ａｓキャリア供給層４と、厚さ３０ｎｍのノンドープＡｌ0.22 Ｇａ0.78Ａｓバーチャルゲート形成層５と、厚さ４０ｎｍのノンドープＧａＡｓストレージゲート形成層６と、厚さ１０ｎｍのノンドープＩｎ0.5Ｇａ0.5Ｐエッチングストッパー層７と、厚さ１００ｎｍのＳｉ濃度が５×１０18ａｔｏｍ・ｃｍ-3のｎ型ＧａＡｓオーミックコンタクト層８を順次結晶成長させる（図１ａ）。
【００１９】
次に、電荷結合素子形成予定領域外に、Ｂ+を加速電圧１７０ｋｅＶ、ドーズ量１×１０12ａｔｏｍ・ｃｍ-2でイオン注入することにより、素子間分離領域９を形成する（図１ｂ）。ｎ型ＧａＡｓオーミックコンタクト層８上にレジスト膜１７を形成し、電荷結合素子形成予定領域にＡｕＧｅ（３５ｎｍ）／Ｎｉ（２０ｎｍ）／Ａｕ（３００ｎｍ）からなるオーミック電極をリフトオフ法によって形成し（図１ｃ）、４００℃で１分間熱処理を行い、電荷注入電極１０及び電荷取出電極１１を形成する（図１ｄ）。
【００２０】
電荷注入電極１０および電荷取出電極１１表面をレジスト膜１８で覆った後、ゲート電極形成部のｎ型ＧａＡｓオーミックコンタクト層８をクエン酸と過酸化水素水との混合液を用いて選択エッチング除去してノンドープＩｎ0.5Ｇａ0.5Ｐエッチングストッパー層７を露出させ、続いてノンドープＩｎ0.5Ｇａ0.5Ｐエッチングストッパー層７を塩酸でエッチング除去して、ノンドープＧａＡｓストレージゲート形成層６を露出させる。（図１ｅ）。
【００２１】
次にバーチャルゲートをリフトオフ法により形成する。ここで、先に電荷注入電極１０及び電荷取出電極１１を形成するのに用いた通常のリフトオフ法では、レジスト膜をモノクロロベンゼンのような薬品に浸漬してレジスト膜表面側に現像液に対して難溶性の層を形成し、露光および現像処理によりヒサシ形状を形成するのが一般的である。しかし、このような方法を用いて１μｍ以下のパターンを形成する場合には、現像後にヒサシ形状が形成できなくなる。そのため、通常のリフトオフ法では電荷結合素子にとって高転送効率や高速動作に必要とされる微細電極は形成できない。
【００２２】
そこで本実施例では、まずレジスト膜１８を除去した後、露出したノンドープＧａＡｓストレージゲート形成層６および半導体基板全面に、窒化シリコンリフトオフスペーサー層１９を２００ｎｍの厚さに成膜する。続いてこの窒化シリコンリフトオフスペーサー層１９上にエッチングマスクとして用いるレジスト膜２０を開口寸法が０．５μｍ、間隔が１．７μｍになるようパターニングする。レジスト膜２０をエッチングマスクとして用いて、窒化シリコンリフトオフスペーサー層１９をノンドープＧａＡｓストレージゲート形成層６表面が露出するまで、ウエットエッチングする（図１ｆ）。第２のバーチャルゲートショットキー電極２１（ＶＧ）を形成するため、Ｐｔ（２０ｎｍ）／Ｔｉ（１００ｎｍ）／Ｐｔ（５０ｎｍ）／Ａｕ（２８０ｎｍ）の金属膜をノンドープＧａＡｓストレージゲート形成層６の法線方向から蒸着し（図１ｇ）、レジスト膜２０およびレジスト膜２０上の金属膜を除去する（図１ｈ）。
【００２３】
その後、第２のバーチャルゲートショットキー電極２１を３５０℃で３０分熱処理し、１層目のＰｔをノンドープＧａＡｓストレージゲート形成層６へ拡散させる。Ｐｔの拡散はノンドープＧａＡｓストレージゲート形成層６中のＡｓとの合金化反応によるものであり、Ｐｔ膜厚の約２倍量拡散するため、ノンドープＡｌ0.22 Ｇａ0.78Ａｓバーチャルゲート形成層５でほぼ停止する。続いて、残った窒化シリコンリフトオフスペーサー層１８をウエット除去する（図１ｉ）。
【００２４】
本実施例の電荷結合素子では、第２のバーチャルゲートショットキー電極２１を法線蒸着にて形成するため、斜め蒸着形成時に見られるようなＰｔ膜厚分布の偏りがない。そのため、半導体基板面内で均一なピンチオフ電圧を形成することができる。
【００２５】
続いて、レジスト膜２２を所定のパターンに形成し、Ｔｉ（１２ｎｍ）／Ｐｔ（２５ｎｍ）／Ａｕ（３７ｎｍ）の金属膜をノンドープＧａＡｓストレージゲート形成層６の法線方向に対する角度（θ）が、電荷取出電極１１側から２５度の角度となる方向から斜め蒸着する（図１ｊ）。
【００２６】
最後にレジスト膜２２およびレジスト膜２２上の金属膜を除去すると、電極長が１．５μｍ、第２のバーチャルゲートショットキー電極２１との間隔が０．２μｍの第２のストレージゲートショットキー電極２３が形成できる（図１ｋ）。
【００２７】
本実施例の電荷結合素子では、第２のバーチャルゲートショットキー電極２１を用いた自己整合による斜め蒸着により第２のストレージゲートショットキー電極２３を形成するため、フォトリソグラフィーによる制約なく電極間の距離を微細化でき、高転送効率に適した電荷結合素子の作製が可能となる。
【００２８】
また、本実施例でも従来例と同様に、第２のストレージゲートショットキー電極２３には斜め蒸着に起因した膜厚面内分布が生じるが、ノンドープＧａＡｓストレージゲート形成層６と第２のストレージゲートショットキー電極２３のＴｉは合金化反応しないため、ピンチオフ差には影響を与えることなく電荷転送電極を形成することができる。
【実施例２】
【００２９】
次に第２の実施例について説明する。半絶縁性ＧａＡｓ基板１上に、厚さ５００ｎｍのノンドープＧａＡｓバッファ層２と、厚さ１５ｎｍのノンドープＩｎ0.2Ｇａ0.8Ａｓチャンネル層３と、Ｓｉ濃度が１×１０18ａｔｏｍ・ｃｍ-3で厚さ２０ｎｍのｎ型Ａｌ0.22 Ｇａ0.78Ａｓキャリア供給層４と、厚さ３０ｎｍのノンドープＡｌ0.22 Ｇａ0.78Ａｓ層２４と、厚さ１０ｎｍのノンドープＧａＡｓバーチャルゲート形成層２５と、厚さ４０ｎｍのノンドープＩｎ0.5Ｇａ0.5Ｐストレージゲート形成層２６と、厚さ１００ｎｍのＳｉ濃度が５×１０18ａｔｏｍ・ｃｍ-3のｎ型ＧａＡｓオーミックコンタクト層８を順次結晶成長させる（図２ａ）。
【００３０】
次に、電荷結合素子形成予定領域外に、Ｂ+を加速電圧１７０ｋｅＶ、ドーズ量１×１０12ａｔｏｍ・ｃｍ-2でイオン注入することにより、素子間分離領域９を形成する（図２ｂ）。ｎ型ＧａＡｓオーミックコンタクト層８上にレジスト膜１７を形成し、電荷結合素子形成予定領域にＡｕＧｅ（３５ｎｍ）／Ｎｉ（２０ｎｍ）／Ａｕ（３００ｎｍ）からなるオーミック電極をリフトオフ法によって形成し（図２ｃ）、４００℃で１分間熱処理を行い、電荷注入電極１０及び電荷取出電極１１を形成する（図２ｄ）。
【００３１】
電荷注入電極１０および電荷取出電極１１表面をレジスト膜で覆った後、ゲート電極形成部のｎ型ＧａＡｓオーミックコンタクト層８をクエン酸と過酸化水素水との混合液を用いて選択エッチング除去してノンドープＩｎ0.5Ｇａ0.5Ｐストレージゲート形成層２６を露出させ、その後、レジスト膜を除去する（図２ｅ）。
【００３２】
露出したノンドープＩｎ0.5Ｇａ0.5Ｐストレージゲート形成層２６および半導体基板全面に、窒化シリコンリフトオフスペーサー層１９を２００ｎｍの厚さに成膜する。続いてこの窒化シリコンリフトオフスペーサー層１９上にエッチングマスクとして用いるレジスト膜２０を開口寸法が０．５μｍ、間隔が１．７μｍになるようパターニングする。レジスト膜２０をエッチングマスクとして用いて、窒化シリコンリフトオフスペーサー層１９をノンドープＩｎ0.5Ｇａ0.5Ｐストレージゲート形成層２６表面が露出するまで、ウエットエッチングする（図２ｆ）。第３のバーチャルゲートショットキー電極２７（ＶＧ）を形成するため、Ｔｉ（２０ｎｍ）／Ａｌ（１００ｎｍ）／Ｐｔ（５０ｎｍ）／Ａｕ（２８０ｎｍ）の金属膜をノンドープＧａＡｓストレージゲート形成層６の法線方向から蒸着し、レジスト膜２０およびレジスト膜２０上の金属膜を除去する（図２ｇ）。
【００３３】
その後、第３のバーチャルゲートショットキー電極２７を３５０℃で３０分熱処理し、１層目のＴｉをノンドープＩｎ0.5Ｇａ0.5Ｐストレージゲート形成層２６へ拡散させる。Ｔｉの拡散はノンドープＩｎ0.5Ｇａ0.5Ｐストレージゲート形成層２６との合金化反応によるものであり、ノンドープＧａＡｓバーチャルゲート形成層２５でほぼ停止する。続いて、残った窒化シリコンリフトオフスペーサー層１９をウエット除去する（図２ｈ）。
【００３４】
本実施例の電荷結合素子では、第３のバーチャルゲートショットキー電極２７を法線蒸着にて形成するため、斜め蒸着形成時に見られるようなＴｉ膜厚分布の偏りがない。そのため、半導体基板面内で均一なピンチオフ電圧を形成することができる。
【００３５】
続いて、レジスト膜２２を所定のパターンに形成し、Ａｌ（１２ｎｍ）／Ｐｔ（２５ｎｍ）／Ａｕ（３７ｎｍ）の金属膜をノンドープＩｎ0.5Ｇａ0.5Ｐストレージゲート形成層２５の法線方向に対する角度（θ）が、電荷取出電極１１側から２５度の角度となる方向から斜め蒸着する（図２ｉ）。
【００３６】
最後にレジスト膜２２およびレジスト膜２２上の金属膜を除去すると、電極長が１．５μｍ、第３のバーチャルゲートショットキー電極２７との間隔が０．２μｍの第３のストレージゲートショットキー電極２８が形成できる（図２ｊ）。
【００３７】
本実施例の電荷結合素子では、第３のバーチャルゲートショットキー電極２７を用いた自己整合による斜め蒸着により第３のストレージゲートショットキー電極２８を形成するため、フォトリソグラフィーによる制約なく電極間の距離を微細化でき、高転送効率に適した電荷結合素子の作製が可能となる。
【００３８】
また、本実施例でも従来例と同様に、第３のストレージゲートショットキー電極２８には斜め蒸着に起因した膜厚面内分布が生じるが、ノンドープＩｎ0.5Ｇａ0.5Ｐストレージゲート形成層２６と第３のストレージゲートショットキー電極２８のＡｌは合金化反応しないため、ピンチオフ差には影響を与えることなく電荷転送電極を形成することができる。
【００３９】
以上本発明の実施例について説明したが、本発明はこれに限定されるものでないことはいうまでもない。例えば、半導体基板及び半導体基板上に積層される半導体層は、上記実施例の組合せに限定されるものではなく、ストレージゲートショットキー電極及びバーチャルゲートショットキー電極も、上記実施例の組合せに限定されるものではなく、種々変更可能である。また、ストレージゲートショットキー電極を形成するため、電荷取出電極側から斜め蒸着を行う際、その角度、すなわち半導体基板の法線方向となす角度θは、０°＜θ＜９０°の範囲に設定する。なお、角度θは、先に形成されているバーチャルゲートショットキー電極の間隔、高さ等により設定される。
【図面の簡単な説明】
【００４０】
【図１】本発明の第１の実施例を説明する図である。
【図２】本発明の第２の実施例を説明する図である。
【図３】従来の電荷結合素子の製造方法を説明する図である。
【図４】２相駆動型電荷結合素子の原理を説明する図である。
【図５】２相駆動型電荷結合素子に印加されるクロック電圧図である。
【符号の説明】
【００４１】
１：半絶縁性ＧａＡｓ基板、２：ノンドープＧａＡｓバッファ層、３：ノンドープＩｎ0.2Ｇａ0.8Ａｓチャンネル層、４：ｎ型Ａｌ0.22 Ｇａ0.78Ａｓキャリア供給層、５：ノンドープＡｌ0.22 Ｇａ0.78Ａｓバーチャルゲート形成層、６：ノンドープＧａＡｓストレージゲート形成層、７：ノンドープＩｎ0.5Ｇａ0.5Ｐエッチングストッパー層、８：ｎ型ＧａＡｓオーミックコンタクト層、９：素子間分離領域、１０：電荷注入電極、１１：電荷取出電極、
１２：ＷＳｉ／Ｗ膜、１３：レジスト膜、１４：第１のストレージゲートショットキー電極、１５：レジスト膜、１６：第１のバーチャルゲートショットキー電極、１７、１８：レジスト膜、１９：窒化シリコンリフトオフスペーサー層、２０：レジスト膜、２１：第２のバーチャルゲートショットキー電極、２２：レジスト膜、２３：第２のストレージゲートショットキー電極、２４：ノンドープＡｌ0.22 Ｇａ0.78Ａｓ層、２５：ノンドープＧａＡｓバーチャルゲート形成層、２６：ノンドープＩｎ0.5Ｇａ0.5Ｐストレージゲート形成層、２７：第３のバーチャルゲートショットキー電極、２８：第３のストレージゲートショットキー電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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