(57)【要約】【課題】信頼性、動作速度、歩留まりを向上させることが可能な不揮発性半導体記憶装置を提供する。【解決手段】不揮発性半導体記憶装置は、電荷蓄積層１４と、コントロールゲート２４とを具備する。電荷蓄積層１４は、半導体基板１０のチャネル領域上方に形成されている。コントロールゲート２４は、電荷蓄積層１４の上方又は側方に形成され、ポリシリコン及びポリシリコンゲルマニウムのいずれか一方を含む。コントロールゲート２４は、更に砒素と、炭素及びリチウムの少なくとも一方とを含む。砒素は、炭素及びリチウムの少なくとも一方がコントロールゲート２４に含まれていない場合と比較して、高濃度でコントロールゲート２４に含まれている。【選択図】図２
2009141248.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板のチャネル領域上方に形成された電荷蓄積層と、
前記電荷蓄積層の上方又は側方に形成され、ポリシリコン及びポリシリコンゲルマニウムのいずれか一方を含むコントロールゲートと
を具備し、
前記コントロールゲートは、更に、炭素及びリチウムの少なくとも一方と砒素とを含む
不揮発性半導体記憶装置。
【請求項２】
請求項１に記載の不揮発性半導体記憶装置において、
前記炭素及びリチウムの少なくとも一方を含むことによって、前記コントロールゲートに対する砒素の固溶度が上昇し、
前記コントロールゲートには、前記上昇する前の砒素の固溶度の上限を超えて、前記砒素が含まれている
不揮発性半導体記憶装置。
【請求項３】
請求項１又は２に記載の不揮発性半導体記憶装置において、
前記電荷蓄積層の上方の前記コントロールゲートの側方における前記チャネル領域上方に形成されたワードゲートを更に具備する
不揮発性半導体記憶装置。
【請求項４】
請求項１乃至３のいずれか一項に記載の不揮発性半導体記憶装置において、
前記電荷蓄積層は、シリコン酸化膜とシリコン窒化膜とシリコン酸化膜との積層膜を含む
不揮発性半導体記憶装置。
【請求項５】
（ａ）半導体基板の上方に形成された電荷蓄積膜の上方に、ポリシリコン及びポリシリコンゲルマニウムのいずれか一方と、炭素及びリチウムの少なくとも一方とを含むゲート膜を形成する工程と、
（ｂ）前記ゲート膜に砒素を含む材料をイオン注入する工程と、
（ｃ）前記ゲート膜をエッチングして、前記電荷蓄積層の上方又は側方にントロールゲートを形成する工程と
を具備する
不揮発性半導体記憶装置の製造方法。
【請求項６】
請求項５に記載の不揮発性半導体記憶装置の製造方法において、
前記炭素及びリチウムの少なくとも一方を含むことによって、前記コントロールゲートに対する砒素の固溶度が上昇し、
前記コントロールゲートには、前記上昇する前の砒素の固溶度の上限を超えて、前記砒素が含まれている
不揮発性半導体記憶装置の製造方法。
【請求項７】
請求項５又は６に記載の不揮発性半導体記憶装置の製造方法において、
前記（ａ）工程は、
（ａ１）前記半導体基板の上方にワードゲートを形成する工程と、
（ａ２）前記ワードゲートを覆うように、前記電荷蓄積膜と前記ゲート膜とをこの順に形成する工程と
を備える
不揮発性半導体記憶装置の製造方法。
【請求項８】
請求項５乃至７のいずれか一項に記載の不揮発性半導体記憶装置の製造方法において、
前記（ａ）工程は、
（ａ３）前記電荷蓄積膜を覆うように、前記炭素及びリチウムの少なくとも一方を含む前記ゲート膜を成膜する工程を備える
不揮発性半導体記憶装置の製造方法。
【請求項９】
請求項５乃至７のいずれか一項に記載の不揮発性半導体記憶装置の製造方法において、
前記（ａ）工程は、
（ａ４）前記電荷蓄積膜を覆うように、前記ゲート膜を成膜する工程と、
（ａ５）前記ゲート膜に前記前記炭素及びリチウムの少なくとも一方含む材料をイオン注入する工程と
を備える
不揮発性半導体記憶装置の製造方法。
【請求項１０】
請求項５乃至９のいずれか一項に記載の不揮発性半導体記憶装置の製造方法において、
前記第２絶縁膜は、シリコン酸化膜とシリコン窒化膜とシリコン酸化膜との積層膜を含む
不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置の製造方法及び不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
ＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）構造の不揮発性半導体記憶装置が知られている。そのＭＯＮＯＳ構造の不揮発性半導体記憶装置として、例えば、ワードゲートの両側面にコントロールゲートが形成されるＴＷＩＮ−ＭＯＮＯＳ構造の不揮発性メモリセルが知られている。図１は、一般的なＴＷＩＮ−ＭＯＮＯＳ構造のフラッシュメモリセルの構成を示す断面図である。このメモリセル１０１は、ソース／ドレイン拡散層１３２と、ワードゲート絶縁膜１１２と、ワードゲート１２２と、コントロールゲート１２４と、ＯＮＯ膜（Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ  ｆｉｌｍ：酸化物−窒化物−酸化物膜）１１４と、サイドウォール絶縁膜１１６と、シリサイド層１３４、１３５と、ＬＤＤ（Ｌｉｇｈｔｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）拡散層１３１とを具備する。
【０００３】
ソース／ドレイン拡散層１３２は、半導体基板１１０の表面に形成されている。ワードゲート絶縁膜１１２は、ソース／ドレイン拡散層１３２に挟まれたチャネル領域上に形成されている。ワードゲート１２２は、そのチャネル領域上にワードゲート絶縁膜１１２を介して形成されている。コントロールゲート１２４は、ワードゲート１２２の両側面にＯＮＯ膜１１４を介して形成されている。ＯＮＯ膜１１４は、ワードゲート１２２とコントロールゲート１２４との間、及びコントロールゲート１２４とチャネル領域との間に形成されている。サイドウォール絶縁膜１１６は、ワードゲート１２２の両側面に、コントロールゲート１２４を覆うように形成されている。シリサイド層１３４、１３５は、それぞれワードゲート１２２及びソース／ドレイン拡散層１３２の上部に形成されている。ＬＤＤ拡散層１３１は、サイドウォール絶縁膜１１６直下のチャネル領域に形成されている。
【０００４】
ワードゲート１２２及びシリサイド層１３４と、コントロールゲート１２４とは、前後のメモリセル１０１で共用され、配線としての機能も有している。ここで、メモリセルの高速動作を達成する方法の一つとして、配線の抵抗をできるだけ低くすることが考えられる。そのため、ＭＯＮＯＳ構造のメモリセルでは、高速動作を達成するために、コントロールゲートが、抵抗を容易に下げられるＤＯＰＯＳ（Ｄｏｐｅｄ  Ｐｏｌｙ−Ｓｉ）構造のようなリン（Ｐ）を高濃度に含む構造になっている。
【０００５】
ＭＯＳトランジスタに関する関連する技術として以下の技術が知られている。
非特許文献１には、フローティングゲートを用いたフラッシュメモリセルにおいて、そのフローティングゲート中のリン（Ｐ）がゲート絶縁膜である酸化シリコン中へ拡散してしまい、フラッシュメモリの信頼性を低下させることが記載されている。
非特許文献２には、ＭＯＳトランジスタにおいてＵＳＪ（Ｕｌｔｒａ  Ｓｈａｌｌｏｗ  Ｊｕｎｃｔｉｏｎ）を形成するために、炭素（Ｃ）とフッ素（Ｆ）をリン（Ｐ）と同時に注入することで、リンの拡散が抑制されることが記載されている。また、ホウ素（Ｂ）と炭素（Ｃ）をリン（Ｐ）と同時に注入することで、急峻なリンのＵＳＪが形成されることが記載されている。
非特許文献３には、ＭＯＳトランジスタにおいてＵＳＪを形成するために、ゲルマニウム（Ｇｅ）又はシリコン（Ｓｉ）を非晶質化する工程と、炭素（Ｃ）及び／又はフッ素（Ｆ）と、不純物のリン（Ｐ）やホウ素（Ｂ）とを注入する工程が記載されている。
非特許文献４には、シミュレーションの結果としてシリコンに炭素（Ｃ）やリチウム（Ｌｉ）を混入すると、砒素（Ａｓ）の固溶度を上げることが出来ることが記載されている。
【０００６】
【非特許文献１】Ｍｕｒａｍａｔｓｕ，Ｓ．ｅｔ  ａｌ．，“Ｔｈｅ  Ｓｏｌｕｔｉｏｎ  ｏｆ  Ｏｖｅｒ−Ｅｒａｓｅ  Ｐｒｏｂｌｅｍ  Ｃｏｎｔｒｏｌｌｉｎｇ  Ｐｏｌｙ−Ｓｉ  Ｇｒａｉｎ  Ｓｉｚｅ−Ｍｏｄｉｆｉｅｄ  Ｓｃａｌｉｎｇ  Ｐｒｉｎｃｉｐｌｅｓ  ｆｏｒ  ＦＬＡＳＨ  Ｍｅｍｏｒｙ−”，Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ  Ｍｅｅｔｉｎｇ，１９９４．Ｔｅｃｈｎｉｃａｌ  Ｄｉｇｅｓｔ．，Ｉｎｔｅｒｎａｔｉｏｎａｌ，１９９４，ｐｐ．８４７−８５０．
【非特許文献２】Ａ．Ｖａｎｄｅｒｐｏｏｌ  ｅｔ  ａｌ．，“Ｃｏｎｔｒｏｌ  Ｏｆ  Ｐｈｏｓｐｈｏｒｕｓ  Ｔｒａｎｓｉｅｎｔ  Ｅｎｈａｎｃｅｄ  Ｄｉｆｆｕｓｉｏｎ  ｕｓｉｎｇ  Ｃｏ−ｉｍｐｌａｎｔａｔｉｏｎ”，１６ｔｈ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｃｏｎｆｅｒｅｎｃｅ  ｏｎ  Ｉｏｎ  Ｉｍｐｌａｎｔａｔｉｏｎ  Ｔｅｃｈｎｏｌｏｇｙ−ＩＩＴ  ２００６．ＡＩＰ  Ｃｏｎｆｅｒｅｎｃｅ  Ｐｒｏｃｅｅｄｉｎｇｓ，Ｖｏｌｕｍｅ  ８６６，ｐｐ．４１−４５（２００６）．
【非特許文献３】Ｅ．Ｊ．Ｈ．Ｃｏｌｌａｒｔ  ｅｔ  ａｌ．，“Ｃｏ−Ｉｍｐｌａｎｔａｔｉｏｎ  ｆｏｒ  ４５  ｎｍ  ＰＭＯＳ  ａｎｄ  ＮＭＯＳ  Ｓｏｕｒｃｅ−Ｄｒａｉｎ  Ｅｘｔｅｎｔｉｏｎ  Ｆｏｒｍａｔｉｏｎ：Ｄｅｖｉｃｅ  Ｃｈａｒａｃｔｅｒｉｓａｔｉｏｎ  Ｄｏｗｎ  ｔｏ  ３０  ｎｍ  Ｐｈｙｓｉｃａｌ  Ｇａｔｅ  Ｌｅｎｇｔｈ”，１６ｔｈ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｃｏｎｆｅｒｅｎｃｅ  ｏｎ  Ｉｏｎ  Ｉｍｐｌａｎｔａｔｉｏｎ  Ｔｅｃｈｎｏｌｏｇｙ−ＩＩＴ  ２００６．ＡＩＰ  Ｃｏｎｆｅｒｅｎｃｅ  Ｐｒｏｃｅｅｄｉｎｇｓ，Ｖｏｌｕｍｅ  ８６６，ｐｐ．３７−４０（２００６）．
【非特許文献４】Ｄｏｍｉｎｉｋ  Ｃｈｒｉｓｔｏｐｈ  Ｍｕｌｌｅｒ，“Ｄｅａｃｔｉｖａｔｉｏｎ  ａｎｄ  Ａｃｔｉｖａｔｉｏｎ  ｏｆ  Ｄｏｎｏｒｓ  ｉｎ  Ｓｉｌｉｃｏｎ”，ＳＥＲＩＥＳ  ＩＮ  ＭＩＣＲＯＥＬＥＣＴＲＯＮＩＣＳ，Ｖｏｌ．１５１，ｐ．ｐ．１３７−１４１（２００５）．
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ＭＯＮＯＳ構造の不揮発性半導体記憶装置では、従来に比較して高速動作が進んでいる。その高速化に対応するために、既述のように、コントロールゲートは容易に低抵抗化を達成できるＤＯＰＯＳ構造のようなリン（Ｐ）を高濃度に含む構造になっている。そのため、コントロールゲートに含まれるリン（Ｐ）が隣接するＯＮＯ膜に拡散し易くなってきている。ここで、高速動作に伴い、ＯＮＯ膜の薄膜化も進んでいるため、ＯＮＯ膜へのリン（Ｐ）の拡散はＯＮＯ膜の信頼性に今まで以上に大きな影響を与えるようになってきている。その結果、高速動作に同時に必要とされる、コントロールゲートの低抵抗化とＯＮＯ膜の薄膜化との両立が難しい。
【０００８】
ここで、コントロールゲートの低抵抗加化を達成するために、コントロールゲート上部にコバルトシリサイドのようなシリサイド層を形成することも考えられる。しかし、メモリセルの微細化のため、微細なパターンのコントロールゲート上部に安定的に適切な形状のコバルトシリサイドを形成することは困難である。したがって、不純物の活性化でコントロールゲートの抵抗を下げる必要がある。しかし、ＴＷＩＮ−ＭＯＮＯＳ構造でワードゲートにシリサイドを形成し、コントロールゲートにシリサイドを形成しないようにすると、リン（Ｐ）はコバルトシリサイドに対して反応性が高いために、リン（Ｐ）の含有率がワードゲートに比べて高い又は同等のコントロールゲートにも一部コバルトシリサイドが形成される可能性がある。そうなると、コントロールゲートとワードゲートとの間でショートが発生する虞がある。
【０００９】
また、リン（Ｐ）の拡散やシリサイド化を回避するために、リン（Ｐ）の代わりに砒素（Ａｓ）を使うことが考えられる。しかし、コントロールゲートを構成するポリシリコンへの砒素（Ａｓ）の固溶度は低い。そのため、高速動作に必要な低い抵抗が得られるほど砒素（Ａｓ）をコントロールゲートに固溶させることが出来い。すなわち、リン（Ｐ）を使わないで砒素（Ａｓ）でコントロールゲートを形成しようとした場合、抵抗が高くなる。その結果、コントロールゲートの低抵抗化を達成することができず、動作速度が遅くなり、高速動作が出来ないという問題が発生する。
【００１０】
以上のように、ＭＯＮＯＳ構造の不揮発性半導体記憶装置では、高速動作の進行に伴うコントロールゲートの低抵抗化及びＯＮＯ膜の薄膜化の両立が困難になってきている。信頼性低下、動作速度の低下、歩留まり低下等の問題を解決することが可能な技術が望まれている。
【課題を解決するための手段】
【００１１】
以下に、発明を実施するための最良の形態で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、特許請求の範囲の記載と発明を実施するための最良の形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１２】
本発明の不揮発性半導体記憶装置は、電荷蓄積層（１４）と、コントロールゲート（２４）とを具備する。電荷蓄積層（１４）は、半導体基板（１０）のチャネル領域上方に形成されている。コントロールゲート（２４）は、電荷蓄積層（１４）の上方又は側方に形成され、ポリシリコン及びポリシリコンゲルマニウムのいずれか一方を含む。コントロールゲート（２４）は、更に、炭素及びリチウム（Ｃ，Ｌｉ）の少なくとも一方と砒素（Ａｓ）とを含む。
【００１３】
本発明では、砒素（Ａｓ）のコントロールゲート（２４）への固溶度を上げる効果を有する炭素及びリチウム（Ｃ，Ｌｉ）の少なくとも一方をコントロールゲート（２４）が含んでいる。そのため、コントロールゲート（２４）が炭素及びリチウム（Ｃ，Ｌｉ）の少なくとも一方を含んでいない場合と比較して、コントロールゲート（２４）に含まれる砒素（Ａｓ）の量を高濃度にすることが出来る。このように、コントロールゲート（２４）中の砒素（Ａｓ）の固溶度を上昇させることが出来るので、コントロールゲート（２４）の抵抗を下げることが出来、高速動作の不揮発性半導体記憶装置が得られる。また、電荷蓄積層（１４）の信頼性が低下するほどにリン（Ｐ）を用いなくて済むため、電荷蓄積層（１４）の信頼性を向上させることができる。更に、コントロールゲート上に不要なシリサイド膜が形成され難くなるため、他の電極等との間でショートの発生を抑制でき、製造歩留まりを向上できる。
【発明の効果】
【００１４】
本発明により、不揮発性半導体記憶装置の信頼性、動作速度、歩留まりを向上させることが可能となる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法の実施の形態に関して、添付図面を参照して説明する。
【００１６】
図２は、本発明の不揮発性半導体記憶装置の実施の形態の構成を示す断面図である。図では、本実施の形態に係る不揮発性半導体記憶装置のメモリセルとしてＴＷＩＮ−ＭＯＮＯＳ構造のフラッシュメモリセルを例示している。ここでは、そのメモリセル１を二つ並べて示している。
【００１７】
メモリセル１は、ソース／ドレイン拡散層３２と、ワードゲート絶縁膜１２と、ワードゲート２２と、コントロールゲート２４と、ＯＮＯ膜（Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ  ｆｉｌｍ：酸化物−窒化物−酸化物膜）１４と、サイドウォール絶縁膜１６と、シリサイド層３４、３５と、ＬＤＤ拡散層３１とを具備する。
【００１８】
ソース／ドレイン拡散層３２は、半導体基板１０の表面のチャネル領域の両側に形成されている。ソース／ドレイン拡散層３２のドーパントは砒素（Ａｓ）又はリン（Ｐ）に例示される。ＬＤＤ拡散層３１は、ソース／ドレイン拡散層３２からチャネル領域へ張り出すように、概ねサイドウォール絶縁膜１６直下の位置に形成されている。ドーパントは砒素（Ａｓ）又はリン（Ｐ）に例示される。シリサイド層３４、３５は、それぞれワードゲート２２及びソース／ドレイン拡散層３２の上部に形成されている。コバルトシリサイドに例示される。
【００１９】
ワードゲート絶縁膜１２は、ソース／ドレイン拡散層３２に挟まれたチャネル領域上に形成されている。ワードゲート絶縁膜１２は、酸化シリコンに例示される。
ワードゲート２２は、チャネル領域上にそのワードゲート絶縁膜１２を介して形成されている。ワードゲート２２は、電極になるために不純物が導入された導電体が用いられ、リン（Ｐ）や砒素（Ａｓ）がドープされて活性化されたポリシリコンに例示される。ワードゲート２２の上部には、例えばコバルトシリサイドのようなシリサイド層３４が形成されても良い。
【００２０】
コントロールゲート２４は、ワードゲート２２の両側面にＯＮＯ膜１４を介し、チャネル領域上方にＯＮＯ膜１４を介して形成されている。コントロールゲート２４は、電極になるために不純物が導入された導電体が用いられ、砒素（Ａｓ）やリン（Ｐ）がドープされて活性化されたポリシリコンに例示される。図に示されるＴＷＩＮ−ＭＯＮＯＳ構造では、一つのメモリセル１あたりワードゲート２２の両側に二つのコントロールゲート２４を有している。ただし、コントロールゲート２４が片側の場合やＯＮＯ膜１４が略Ｌ字形状になっていないでプレーナ型形状になっている場合、コントロールゲートも一つでＯＮＯ膜上に平面的に載っている構造となる。
【００２１】
高速動作のために、コントロールゲート２４を十分に低抵抗にする必要がある。そのため、本実施の形態では、コントロールゲート２４は、第１物質と第２物質とを含んでいる。ここで、第２物質は、ゲート膜の導電性を高める効果を有している。第１物質は、第２物質のコントロールゲート２４への固溶度を高める効果を有している。この第１物質は、導電性を高める効果は無い。第１物質の効果により、第２物質は、第１物質がコントロールゲート２４に含まれていない場合と比較して、高濃度でコントロールゲート２４に含まれている。すなわち、第１物質を含むことによって、コントロールゲート２４に対する第２物質の固溶度が上昇する。そして、コントロールゲート２４には、上昇する前の第２物質の固溶度の限界を超えて、第２物質が含まれている。
【００２２】
コントロールゲート２４がポリシリコンやポリシリコンゲルマニウムを含む材料の場合、第２物質は砒素（Ａｓ）が好ましい。砒素（Ａｓ）は、リン（Ｐ）に比較してＯＮＯ膜１４へ拡散し難い。そのため、コントロールゲート２４への固溶度が高まってもＯＮＯ膜１４への影響は少ないからである。また、コントロールゲート２４がポリシリコンやポリシリコンゲルマニウムを含む材料であり、第２物質が砒素（Ａｓ）の場合、第１物質は、炭素（Ｃ）及びリチウム（Ｌｉ）の少なくとも一方が好ましい。炭素（Ｃ）及びリチウム（Ｌｉ）は、ポリシリコンやポリシリコンゲルマニウム中の砒素（Ａｓ）の固溶度を高くすることが出来るからである。すなわち、炭素（Ｃ）及びリチウム（Ｌｉ）の少なくとも一方を含むことによって、コントロールゲート２４に対する砒素（Ａｓ）の固溶度が上昇する。そして、コントロールゲート２４には、上昇する前の砒素（Ａｓ）の固溶度の限界を超えて、砒素（Ａｓ）が含まれている。
【００２３】
すなわち、コントロールゲート２４がポリシリコンやポリシリコンゲルマニウムを含む材料であり、導電性を高める材料として砒素（Ａｓ）が用いられている場合、その砒素（Ａｓ）の固溶度を高めてコントロールゲート２４を低抵抗化するために、炭素（Ｃ）及びリチウム（Ｌｉ）の少なくとも一方を含むようにすることが好ましい。このとき、コントロールゲート２４の導電性を所望の値にするために、砒素（Ａｓ）の濃度としては１×１０１９／ｃｍ３以上、５×１０２２／ｃｍ３以下が好ましい。また、この砒素（Ａｓ）濃度を達成するために、炭素（Ｃ）濃度としては１×１０１８／ｃｍ３以上、１×１０２２／ｃｍ３以下が好ましい。リチウム（Ｌｉ）を用いた場合には、その濃度としては１×１０１８／ｃｍ３以上、１×１０２２／ｃｍ３以下が好ましい。
【００２４】
ＯＮＯ膜１４は、電荷蓄積層でありワードゲート２２とコントロールゲート２４との間、及びコントロールゲート２４とチャネル領域（半導体基板１０）との間に形成されている。ＯＮＯ膜１４は、酸化膜／窒化膜／酸化膜の３層構造であり、酸化シリコン、窒化シリコン及び酸化シリコンに例示される。図に示されるＴＷＩＮ−ＭＯＮＯＳ構造の場合、略Ｌ字形状になっており、プレーナ型のＭＯＮＯＳ構造の場合は平面形状である。
【００２５】
サイドウォール絶縁膜１６は、ワードゲート２２の両側面に、コントロールゲート２４を覆うように形成されている。酸化シリコンの単層膜や酸化シリコン、窒化シリコン及び酸化シリコンの積層膜に例示される。隣り合うメモリセル１のコントロールゲート２４同士は、それぞれサイドウォール絶縁膜１６や層間絶縁層（図示されず）で囲まれ互いに絶縁されている。
【００２６】
本発明のメモリセル１は、高速動作を達成するために、配線の抵抗をできるだけ低くする方法を採用している。すなわち、コントロールゲート２４を低抵抗化している。コントロールゲート２４において、導電性を高める効果の無い不純物である炭素（Ｃ）やリチウム（Ｌｉ）が砒素（Ａｓ）と一緒に存在することで、砒素（Ａｓ）の固溶度を増加させることが出来る。それにより、コントロールゲート２４の抵抗を下げることが出来、メモリセル１の高速動作が可能となる。また、コントロールゲート２４の抵抗を下げるために従来高い濃度で用いていた不純物のリン（Ｐ）の濃度を下げるか、又は使用しないようにすることができる。それにより、ＯＮＯ膜１４中へのリン（Ｐ）の拡散が減少してその濃度が下がるので、ＯＮＯ膜１４の信頼性も向上することが可能になる。
【００２７】
さらに、炭素（Ｃ）にはコバルトシリサイド反応を抑制する効果もある。したがって、コントロールゲート２４において不純物として炭素（Ｃ）を用いた場合、ワードゲート２２に比べて、コントロールゲート２４でのシリサイド化反応を選択的に抑制することができる。その結果、ワードゲート２２とコントロールゲート２４との間でショートが発生することを抑制することが出来、製造歩留まりを向上することが可能となる。
【００２８】
これらの効果を発揮するのは、炭素（Ｃ）やリチウム（Ｌｉ）にはＯＮＯ膜１４の信頼性の低下を招くことなく、ポリシリコンやポリシリコンゲルマニウム中の砒素（Ａｓ）の固溶度を所望の値に増加させることができるからであり、得られタコントロールゲート２４の抵抗が下げられる効果があるためである。
【００２９】
以上のように、本発明により、コントロールゲート２４のポリシリコン等中の砒素（Ａｓ）の固溶度の上昇に伴い、コントロールゲート２４の抵抗を下げることが出来、高速動作のフラッシュメモリセルが得られる。また、信頼性の低下を招くほどにリン（Ｐ）を用いなくてすむためにＯＮＯ膜１４の信頼性向上を図ることができる。また、ＴＷＩＮ−ＭＯＮＯＳ構造の場合、コントロールゲートとワードゲートとの間のショートの発生を抑制できる、製造歩留まり向上にもつながる。
【００３０】
図３は、本発明の不揮発性半導体記憶装置の実施の形態の構成を示す上面図である。図中、ソース／ドレイン拡散層３２、サイドウォール絶縁膜１６、シリサイド層３４、３５は省略している。
【００３１】
不揮発性半導体記憶装置のメモリアレイ２は、メモリセル領域３と裏打ち領域４とを有している。
ワードゲート２２は、メモリセル領域３及び裏打ち領域４において、Ｘ方向へ延伸している。コントロールゲート２４は、メモリセル領域３及び裏打ち領域４において、ＯＮＯ膜１４を介してワードゲート２２の両側に沿ってＸ方向へ延伸している。ワードゲート２２とコントロールゲート２４とは、Ｘ方向の複数のメモリセル１で共用され、配線としての機能も有している。
【００３２】
メモリセル領域３には、表面領域を電気的に分離するＹ方向へ伸びる複数の素子分離領域４１が形成されている。メモリセル領域３は、行列上に配置された複数のメモリセル１を備える。メモリセル１は、素子分離領域４１で挟まれ、一つのワードゲート２２とその両側のコントロールゲート２４とその近傍の領域（ソース／ドレイン拡散層）とを含んだ領域である。例えば、図中の四角の枠で囲んだ領域である。図２に示されるメモリセル１は、図３におけるＡＡ’断面に相当する。コンタクト５２は、メモリセル１のソース／ドレイン拡散層３２を上層に配置されたビット線（図示されず）に接続している。
【００３３】
裏打ち領域４には、表面領域に素子分離領域４２が形成されている。接続層２５は、隣接するコントロールゲート２４を接続しながら、飛び飛びでＹ方向へ延伸している。接続層２５は、コントロールゲート２４用の裏打ちコンタクト構造として、コンタクト５４を介して上層に配置された裏打ち配線（図示されず）に接続されている。また、ワードゲート２２上には、シリサイド層（３４）及びコンタクト５５で構成されるワードゲート２２用の裏打ちコンタクト構造が形成され、上層に配置された裏打ち配線（図示されず）に接続されている。
【００３４】
次に、図２を参照して、不揮発性半導体記憶装置の実施の形態の動作について説明する。まず、メモリセル１への情報の書き込み動作について説明する。ワードゲート２２に約１Ｖの正電位を印加し、書き込みを行う側（以下「選択側」という）のコントロールゲート２４に約６Ｖの正電位を印加し、このコントロールゲート２４と対をなす書き込みを行わない側（以下「非選択側」という）のコントロールゲート２４に約３Ｖの正電位を印加し、選択側のソース／ドレイン拡散層３２に約５Ｖの正電位を印加し、非選択側のソース／ドレイン拡散層３２に約０Ｖを印加する。する。これにより、チャネル領域において発生したホットエレクトロンが、選択側のＯＮＯ膜１４の室化膜中に注入される。これをＣHＥ（Ｃｈａｎｎｅｌ  Ｈｏｔ  Ｅｌｅｃｔｒｏｎ：チャネル熱電子）注入という。これにより、データが書き込まれる。
【００３５】
次に、メモリセル１に書き込んだ情報の消去動作について説明する。ワードゲート２２に約０Ｖを印加し、選択側のコントロールゲート２４に約−３Ｖの負電位を印加し、非選択側のコントロールゲート２４に約２Ｖの正電位を印加し、選択側のソース／ドレイン拡散層３２に約５Ｖの正電位を印加する。これにより、バンド間トンネルによりホール・エレクトロンペアが発生し、このホール又はこのホールに衝突されて発生したホールが加速きれてホットホールとなり、選択側のＯＮＯ膜１４の窒化膜中に注入される。これにより、ＯＮＯ膜１４の窒化膜中に蓄積きれていた負電荷が打ち消され、データが消去される。
【００３６】
次に、メモリセル１に書き込んだ情報の読み出し動作について説明する。ワードゲート２２に約２Ｖの正電位を印加し、選択側のコントロールゲート２４に約２Ｖの正電位を印加し、非選択側のコントロールゲート２４に約３Ｖの正電位を印加し、選択側のソース／ドレイン拡散層３２に約０Ｖを印加し、非選択側のソース／ドレイン拡散層３２に約１．５Ｖを印加する。この状態で、メモリセル１の閾値を検出する。選択側のＯＮＯ膜１４に負電荷が蓄積されていれば、負電荷が蓄積されていない場合よりも閾値が増加するため、閾値を検出することにより、選択側のＯＮＯ膜１４に書き込まれた情報を読み出すことができる。図２に示すメモリセル１においては、ワードゲート２２の両側に１ビットずつの２ビットの情報を記録することができる。
【００３７】
上記各動作において、コントロールゲート２４に関わる電圧の印加、それに伴う電流の流れは、図３に例示されるコントロールゲート用の裏打ちコンタクト構造を介して行われる。同様に、ワードゲート２２に関わる電圧の印加、それに伴う電流の流れは、既述のワードゲート用の裏打ちコンタクト構造を介して行われる。
【００３８】
次に、本発明の不揮発性半導体記憶装置の製造方法の実施の形態について説明する。図４〜図７は、本発明の不揮発性半導体記憶装置の製造方法の実施の形態における各工程を示す断面図である。図４〜図７は、図３におけるＡＡ’断面に対応している。なお、以下では、ワードゲート２２及びコントロールゲート２４がポリシリコン膜で形成される例を用いて説明する。
【００３９】
図４（ａ）を参照して、ｐ型シリコンの半導体基板１０の表面の所定の領域に、 従来のＳＴＩ（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）法により、裏打ち領域４の素子分離領域４２（図示されず）を、メモリセル領域３に素子分離領域４１（図示されず）をそれぞれ形成する。半導体基板１０の表面に、熱酸化処理により、ゲート絶縁膜１１を形成する。ゲート絶縁膜１１の膜厚は、例えば、５ｎｍである。その後、そのゲート絶縁膜１１を覆うように、ポリシリコン膜２１をＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により形成する。ポリシリコン膜２１は、メモリセル１のワードゲート２２となる。ポリシリコン膜２１の膜厚は、例えば、１０〜２０ｎｍである。
【００４０】
図４（ｂ）を参照して、フォトリソグラフィー及びドライエッチングにより、ポリシリコン膜２１をエッチングしてワードゲート２２を形成する。ワードゲート２２のゲート長は、例えば０．０６μｍ〜０．２μｍである。ワードゲート２２のない部分は、ゲート絶縁膜１１の表面が露出する。図４（ｃ）を参照して、ワードゲート２４をマスクに用いて、エッチングによりゲート絶縁膜１１をワードゲート絶縁膜１２に成形する。それにより、ワードゲート２４の直下にワードゲート絶縁膜１２が形成される。ワードゲート２４のない部分は半導体基板１０の表面が露出する。
【００４１】
図４（ｄ）を参照して、半導体基板１０とワードゲート２４の表面を覆うように酸化シリコン、窒化シリコン及び酸化シリコンをこの順に積層する。最初の酸化シリコンは、ウェット酸化法又はラジカル酸化法を用いて、例えば３ｎｍ〜５ｎｍ形成する。窒化シリコンは、ＣＶＤ法を用いて例えば６ｎｍ〜１０ｎｍ形成する。最後の酸化シリコンは、ラジカル酸化、ウェット酸化又はＨＴＯ（高温）酸化により例えば３ｎｍ〜１０ｎｍ形成する。これにより、電荷蓄積層となるＯＮＯ膜１３が形成される。その後、ＯＮＯ膜１３を覆うようにポリシリコン膜２３をＣＶＤ法により形成する。ポリシリコン膜２３は、例えば３０ｎｍ〜１００ｎｍ形成する。ポリシリコン膜２３は、後に、コントロールゲート２４となる。
【００４２】
このとき、ポリシリコン膜２３は、ノンドープとする場合と、ノンドープとしない場合がある。ノンドープとしない場合、砒素（Ａｓ）の固溶度向上効果を有する炭素（Ｃ）及びリチウム（Ｌｉ）の少なくとも一方をドープする。炭素（Ｃ）を用いる場合には、その濃度としては１×１０１８／ｃｍ３以上、１×１０２２／ｃｍ３以下が好ましい。一方、リチウム（Ｌｉ）を用いる場合には、その濃度としては１×１０１８／ｃｍ３以上、１×１０２２／ｃｍ３以下が好ましい。
【００４３】
図５（ａ）を参照して、ポリシリコン膜２３にイオン注入を行う。ポリシリコン膜２３がノンドープの場合、砒素（Ａｓ）と砒素（Ａｓ）の固溶度向上効果を有する炭素（Ｃ）及びリチウム（Ｌｉ）のいずれか一方とをイオン注入する。砒素（Ａｓ）の注入エネルギーは１ｋｅＶ以上、３０ｋｅＶ以下であり、ドーズ量は１×１０１４／ｃｍ２以上、５×１０１６／ｃｍ２以下が好ましい。また、炭素（Ｃ）を注入する場合には、その注入エネルギーは１ｋｅＶ以上、３０ｋｅＶ以下、ドーズ量は１×１０１４以上、５×１０１６／ｃｍ２以下が好ましい。リチウム（Ｌｉ）を注入する場合には、その注入エネルギーは１ｋｅＶ以上、３０ｋｅＶ以下、ドーズ量は１×１０１４以上、５×１０１６／ｃｍ２以下が好ましい。
一方、ポリシリコン膜２３が炭素（Ｃ）及びリチウム（Ｌｉ）の少なくとも一方をドープされている場合、砒素（Ａｓ）のみを上記条件でイオン注入する。
イオン注入後、不純物押し込みの熱処理を行う。熱処理条件は、８００℃以上、１１００℃以下で、１０秒以上、１２０秒以下で行うことが好ましい。
【００４４】
図５（ｂ）を参照して、ポリシリコン膜２３をエッチバックして、ワードゲート２２の側面近傍以外のポリシリコン膜２３を除去する。これにより、ワードゲート２２の側面にＯＮＯ膜１３を介してコントロールゲート２４が形成される。このとき、既述のようにコントロールゲート２４の導電性を所望の値にするために、砒素（Ａｓ）の濃度としては１×１０１９／ｃｍ３以上、５×１０２２／ｃｍ３以下であることが好ましい。また、炭素（Ｃ）濃度としては１×１０１８／ｃｍ３以上、１×１０２２／ｃｍ３以下であることが好ましい。リチウム（Ｌｉ）を用いた場合には、その濃度としては１×１０１８／ｃｍ３以上、１×１０２２／ｃｍ３以下であることが好ましい。
このように、導電性のない不純物（炭素（Ｃ）やリチウム（Ｌｉ））が砒素（Ａｓ）と一緒に存在することで、砒素（Ａｓ）の固溶度が増し、コントロールゲート２４の抵抗を下げることができる。
【００４５】
図５（ｃ）を参照して、ＯＮＯ膜１３をエッチバックして、露出したＯＮＯ膜１３を除去する。これにより、ワードゲート２２の表面及び半導体基板１０の一部表面が露出する。ワードゲート２２とコントロールゲート２４との間、及び半導体基板１０とコントロールゲート２４との間にＯＮＯ膜１４が形成される。
【００４６】
図５（ｄ）を参照して、ワードゲート２２、ＯＮＯ膜１４及びコントロールゲート２４をマスクとして、一部露出した半導体基板１０の表面にＬＤＤ用の砒素（Ａｓ）又はリン（Ｐ）をイオン注入する。砒素（Ａｓ）又はリン（Ｐ）の注入エネルギーは２ｋｅＶ以上、３０ｋｅＶ以下であり、ドーズ量は１×１０１３／ｃｍ２以上、１×１０１５／ｃｍ２以下で行う。それにより、自己整合的にＬＤＤ拡散層３１が形成される（図６（ａ））。
【００４７】
図６（ｂ）を参照して、半導体基板１０の一部表面、ワードゲート２２、ＯＮＯ膜１４、コントロールゲート２４を覆うように、サイドウォール絶縁膜１５をＣＶＤ法で形成する。サイドウォール絶縁膜１５は、酸化シリコン、窒化シリコン及び酸化シリコンの三層の積層構造、又は炭層の酸化シリコンに例示される。サイドウォール絶縁膜１５は、例えば２０ｎｍ以上、１５０ｎｍ以下形成する。
【００４８】
図６（ｃ）を参照して、サイドウォール絶縁膜１５をエッチバックし、ワードゲート２２の側面にサイドウォール絶縁膜１６を形成する。このとき、ワードゲート２２の上部及び半導体基板１０の一部表面は露出する。ただし、コントロールゲート２４の側面及び上部は、サイドウォール絶縁膜１６に覆われている。
【００４９】
図６（ｄ）を参照して、メモリセル領域３において、ワードゲート２２及びサイドウォール絶縁膜１６をそれぞれマスクとして、一部露出した半導体基板１０の表面にソース／ドレイン拡散層用の砒素（Ａｓ）又はリン（Ｐ）をイオン注入する。砒素（Ａｓ）又はリン（Ｐ）の注入エネルギーは５ｋｅＶ以上、５０ｋｅＶ以下であり、ドーズ量は１×１０１４／ｃｍ２以上、１×１０１６／ｃｍ２以下が好ましい。その後、ランプアニール（熱処理）を９５０℃以上、１１００℃以下、０より大きく１２０秒以下で行い、活性化する。それにより、自己整合的にソース／ドレイン拡散層３２が形成される。
【００５０】
図７（ａ）を参照して、半導体基板１０の上部全面を覆うようにコバルト膜３３をスパッタ法により形成し、熱処理を行う。この熱処理により、ワードゲート２２の上部及びソース／ドレイン拡散層３２の表面側がシリサイド化され、それぞれシリサイド層３４、３５となる。その後、シリサイド層３４、３５以外のコバルト膜をエッチングにより除去する（図７（ｂ））。このとき、コントロールゲート２４は、サイドウォール絶縁膜１６に覆われているので、シリサイド化されない。サイドウォール絶縁膜１６が薄くなりコントロールゲート２４の上部が露出していたとしても、コントロールゲート２４に炭素（Ｃ）が含まれている場合、炭素（Ｃ）はコバルトシリサイド反応抑制元素なので、コントロールゲート２４上にコバルトシリサイドはほとんど形成されない。したがって、コントロールゲート２４上部とワードゲート２２上部とがコバルトシリサイドによりショートすることを大幅に抑制することが出来る。それにより、製造歩留まりを向上させることが出来る。
【００５１】
上記製造工程の後、層間絶縁層やコンタクトを形成することにより、不揮発性半導体記憶装置が製造される。
【００５２】
上記の製造工程において、炭素（Ｃ）を砒素（Ａｓ）の固溶度向上に用いる場合、ポリシリコン膜２３を成膜するとき、炭素（Ｃ）を不純物としてドーピングして成膜することがより好ましい。炭素（Ｃ）をイオン注入でワードゲート２２に注入する場合、炭素（Ｃ）をワードゲート２２の深くまで均一に拡散させるのは技術的に容易ではないからである。
【００５３】
本発明により、コントロールゲートのポリシリコン等中に炭素（Ｃ）又はリチウム（Ｌｉ）を混入させることにより、砒素（Ａｓ）の固溶度を上昇させることが出来る。それにより、コントロールゲートの抵抗を下げることが出来、高速動作のフラッシュメモリセルが得られる。また、信頼性の低下を招くほどにリン（Ｐ）を用いなくてすむためにＯＮＯ膜（電荷蓄積層）の信頼性向上を図ることができる。更に、ＴＷＩＮ−ＭＯＮＯＳ構造の場合、コントロールゲートとワードゲートとの間に不要なシリサイド膜の接続部が形成することによるショートの発生を抑制でき、製造歩留まり向上にもつながる。
【００５４】
上記コントロールゲートの構成は、プレーナ型のＭＯＮＯＳ構造（例示：スプリットゲート型ＭＯＮＯＳ構造、Ｆ−ＭＯＮＯＳ構造）のメモリセルについても同様に適用可能である。
【００５５】
本発明は上記各実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態は適宜変形又は変更され得ることは明らかである。
【図面の簡単な説明】
【００５６】
【図１】図１は、非特許文献１に開示されたＴＷＩＮ−ＭＯＮＯＳ構造のフラッシュメモリセルの構成を示す断面図である。
【図２】図２は、本発明の不揮発性半導体記憶装置の実施の形態の構成を示す断面図である。
【図３】図３は、本発明の不揮発性半導体記憶装置の実施の形態の構成を示す上面図である。
【図４】図４は、本発明の不揮発性半導体記憶装置の製造方法の実施の形態における各工程を示す断面図である。
【図５】図５は、本発明の不揮発性半導体記憶装置の製造方法の実施の形態における各工程を示す断面図である。
【図６】図６は、本発明の不揮発性半導体記憶装置の製造方法の実施の形態における各工程を示す断面図である。
【図７】図７は、本発明の不揮発性半導体記憶装置の製造方法の実施の形態における各工程を示す断面図である。
【符号の説明】
【００５７】
１    メモリセル
２    メモリアレイ
３    メモリセル領域
４    裏打ち領域
１０    半導体基板
１１    ゲート絶縁膜
１２    ワードゲート絶縁膜
１３、１４    ＯＮＯ膜
１５、１６    サイドウォール絶縁膜
２１、２３    ポリシリコン膜
２２    ワードゲート
２４    コントロールゲート
２５    接続層
３１    ＬＤＤ拡散層
３２    ソース／ドレイン拡散層
３３    コバルト膜
３４、３５    シリサイド層
４１、４２    素子分離領域
５２、５４、５５    コンタクト
【図１】
2009141248.tif 000003
【図２】
2009141248.tif 000004
【図３】
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【図４】
2009141248.tif 000006
【図５】
2009141248.tif 000007
【図６】
2009141248.tif 000008
【図７】
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