(57)【要約】      （修正有）【課題】チップ端部の小型化と逆方向および順方向の耐圧の向上を図る半導体装置とその製造方法の提供。【解決手段】第１導電型の第１の半導体層２上に第２導電型の第２の半導体層１とを有し、第１の主面と、第１の主面に対向する第２の主面から成る半導体基板と、前記第２の半導体層上に第２の主面の一部形成の第１の導電型の第１の不純物領域３と第２の不純物領域９と、第１の不純物領域内の第２導電型の第３の不純物領域４と、第２の半導体層表面にゲート絶縁膜を介して形成されたゲート電極６とを具備した逆阻止型絶縁ゲートトランジスタであって、第３の不純物領域４は、前記半導体基板の周辺部に形成され、前記第２の半導体層との間に形成されるｐｎ接合面と、前記第１および第２の半導体層との間に形成されるｐｎ接合面はいずれも前記第１の主面に対して平行となるように形成され、前記半導体基板の端面に垂直となる露呈面が保護膜で被覆される。【選択図】図１
2009038136.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型を有する第１の半導体層と、前記第１の半導体層とｐｎ接合を形成する第２導電型を有する第２の半導体層とを有し、第１の主面と、前記第１の主面に対向する第２の主面と具備した半導体基板と、
前記第２の半導体層上に対応する前記第２の主面の一部に形成された第１の導電型を有する第１の不純物領域および第２の不純物領域と、
前記第１の不純物領域内に形成された第２導電型を有する第３の不純物領域と、
前記第２の半導体層表面にゲート絶縁膜を介して形成されたゲート電極とを具備した半導体装置であって、
前記第２の不純物領域は、前記半導体基板の周辺部に形成され、前記第２の半導体層との間に形成されるｐｎ接合面と、
前記第１および第２の半導体層との間に形成されるｐｎ接合面はいずれも前記第１の主面に対して平行となるように形成され、前記ｐｎ接合面が前記半導体基板の端面に垂直となるように露呈し、前記露呈面が保護膜で被覆された半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記半導体基板の端面は、前記第１の半導体層の一部を残すように形成され、段差部を構成した半導体装置。
【請求項３】
請求項１または２に記載の半導体装置であって、
第１導電型を有するコレクタ領域としての第１の半導体層と、前記第１の半導体層とｐｎ接合を形成する第２導電型を有するボディ領域とを具備した半導体基板と、
前記第２の半導体層上に対応する前記第２の主面の一部に形成されたベース領域としての第１の不純物領域および周辺ベース領域としての第２の不純物領域と、
前記第１の不純物領域内に形成されたエミッタ領域としての第３の不純物領域と、
前記第２の半導体層表面にゲート絶縁膜を介して形成されたゲート電極とを具備した半導体装置。
【請求項４】
請求項１乃至３のいずれかに記載の半導体装置であって、
前記端面は、前記半導体基板に形成され、前記第１の半導体層の一部を残すように形成された溝である半導体装置。
【請求項５】
請求項１乃至３のいずれかに記載の半導体装置であって、
前記端面は、前記半導体基板に、ダイシングラインに沿ってハーフカットされたものである半導体装置。
【請求項６】
請求項１乃至５のいずれかに記載の半導体装置であって、
前記保護膜は塗布膜である半導体装置。
【請求項７】
請求項６に記載の半導体装置であって、
前記保護膜はガラスである半導体装置。
【請求項８】
請求項６に記載の半導体装置であって、
前記保護膜はステイン膜である半導体装置。
【請求項９】
請求項６に記載の半導体装置であって、
前記保護膜はポリイミド樹脂膜である半導体装置。
【請求項１０】
第１導電型を有する第１の半導体層と、前記第１の半導体層とｐｎ接合を形成する第２導電型を有する第２の半導体層とを有し、第１の主面と、前記第１の主面に対向する第２の主面と具備した半導体基板を用意する工程と、
前記第２の半導体層上に対応する前記第２の主面の一部に、第１導電型の不純物を導入し第１の導電型を有する第１の不純物領域および第２の不純物領域を形成する工程と、
前記第１の不純物領域内に第２導電型の不純物を導入し第２導電型を有する第３の不純物領域を形成する工程と、
前記第２の半導体層表面にゲート絶縁膜を介してゲート電極を形成する工程と、
前記半導体基板の周辺部に位置する前記第２の不純物領域と前記第２の半導体層との間に形成されるｐｎ接合面と、前記第１および第２の半導体層との間に形成されるｐｎ接合面が、前記半導体基板の端面に垂直となるように、分断溝を形成する工程と、
前記分断溝を含む前記半導体基板の側面を覆うように保護膜を形成する工程とを含む半導体装置の製造方法。
【請求項１１】
請求項１０に記載の半導体装置の製造方法であって、
前記分断溝を形成する工程は、前記第１の半導体層の一部を残すように、機械的研削により段差部を形成する工程を含む半導体装置の製造方法。
【請求項１２】
請求項１０または１１に記載の半導体装置の製造方法であって、
第１導電型を有するコレクタ領域としての第１の半導体層と、前記第１の半導体層とｐｎ接合を形成する第２導電型を有するボディ領域とを具備した半導体基板と、
前記第２の半導体層上に対応する前記第２の主面の一部に形成されたベース領域としての第１の不純物領域および周辺ベース領域としての第２の不純物領域と、
前記第１の不純物領域内に形成されたエミッタ領域としての第３の不純物領域と、
前記第２の半導体層表面にゲート絶縁膜を介して形成されたゲート電極とを具備した半導体装置の製造方法。
【請求項１３】
請求項１０乃至１２のいずれかに記載の半導体装置の製造方法であって、
前記分断溝を形成する工程は、前記第１および第２の主面に垂直となるように前記半導体基板を貫通するように切断溝を形成する工程を含む半導体装置の製造方法。
【請求項１４】
請求項１０乃至１２のいずれかに記載の半導体装置の製造方法であって、
前記分断溝を形成する工程は、前記第１および第２の主面に垂直となるように前記半導体基板の一部を残してして切断溝を形成する工程と、
前記切断溝の側壁に保護膜を形成する工程と、
前記保護膜が端面を構成するように、個々のチップに分断する工程とを含む半導体装置の製造方法。
【請求項１５】
請求項１４に記載の半導体装置の製造方法であって、
前記保護膜を形成する工程は塗布法により保護膜を形成する工程である半導体装置の製造方法。
【請求項１６】
請求項１５に記載の半導体装置の製造方法であって、
前記保護膜を形成する工程はガラス膜を形成する工程である半導体装置の製造方法。
【請求項１７】
請求項１５に記載の半導体装置の製造方法であって、
前記保護膜を形成する工程はステイン膜を形成する工程である半導体装置の製造方法。
【請求項１８】
請求項１５に記載の半導体装置の製造方法であって、
前記保護膜を形成する工程はポリイミド樹脂膜を形成する工程である半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法にかかり、特に絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）の耐圧構造に関するものである。
【背景技術】
【０００２】
近年、半導体電力変換装置において、双方向スイッチにより直接スイッチングされる方式である、いわゆるＡＣマトリクスコンバータと呼ばれる電力変換回路が提案されている。そして、このＡＣマトリクスコンバータに用いられる双方向スイッチとして、双方向に耐圧を有する半導体装置が要求されている。
【０００３】
このような半導体装置として従来、逆阻止型ＩＧＢＴが提案されている。しかしながらこのような逆阻止型ＩＧＢＴにおいては、逆方向の耐圧を確保するために、高温酸素雰囲気中でボロンを拡散することによって得られる深いｐ＋領域をチップ周辺に必要とし、そのため長時間の拡散を必要とするだけでなく、ボロンの横方向拡散により前記ｐ＋領域がチップ表面上に前記拡散深さとほぼ同等程度拡がり、チップ表面の利用効率を著しく低下させている。
【０００４】
そこで逆耐圧を確保するとともに、チップ表面の利用効率の向上をはかるために、図９に示すように基板表面に垂直な側壁を有するトレンチ１３を形成し、このトレンチ側壁からの拡散によりｐ型分離領域１４を設けた構造も提案されている（特許文献１）。この半導体装置では第２主面側にｐ型のコレクタ層２が形成されたｎ型の半導体基板1を有し、その周縁部に内部を取り囲むように第１主面よりコレクタ層２に到達するようにトレンチ１３が形成され、その側壁より拡散にて形成されたｐ型分離領域１４がコレクタ層２と連結して設けられている。トレンチ１３の内部は充填物１６が埋め込まれている。３はベース領域、４はエミッタ領域、５はゲート絶縁膜、６はゲート電極、７はエミッタ電極、８はコレクタ電極、９は周辺ベース領域、１０はガードリング、11はガードリング電極、１２は絶縁膜、１６はトレンチに充填される充填物である。
【０００５】
また、上記ＩＧＢＴのプレーナ型耐圧構造１７の外側に、等方性のウエットエッチングによるサイドエッチングを利用して傾斜を有する溝を設けポジティブベベル構造１６とし、溝の壁面からの拡散により不純物を導入しｐ＋領域を設けているため、長時間の拡散は不要となるが、溝に傾斜を必要とするため、傾斜角度に応じた溝幅が必要となり、制御性が悪いうえ、表面端部に金属電極を設ける必要があり、やはりチップ表面の利用効率を著しく低下させることになっていた。
【０００６】
【特許文献１】特開２００５−９３９７２号公報 （第７頁、図２）
【特許文献２】特開２００１−１８５７２７号公報 （第７頁、図１５）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記特許文献１の構造では、逆耐圧を確保するために、トレンチ側壁からの拡散を用いているため、制御性が十分でなく、安定な逆耐圧を得ることができないという問題があった。また、トレンチの形成、内部への絶縁膜の形成、トレンチ側壁からの拡散層の形成など、工数の増大を招くとともに、アスペクト比の高い、深い溝を垂直に形成するのは困難であり、溝幅が必要となり、その構造形成部分のために相当のチップ面積を必要とし、それがチップサイズ増大の原因となっており、ひいてはチップコストを増大させていた。
【０００８】
また特許文献２の構造では、端面がベベル構造をもつことからチップ面積の増大は否めないという問題があった。
【０００９】
本発明は、前記実情に鑑みてなされたもので、チップ端部の利用効率の増大を図り小型化をはかるとともに、逆方向および順方向の耐圧の向上を図ることを目的とする。
【課題を解決するための手段】
【００１０】
そこで本発明の半導体装置は、第１導電型を有する第１の半導体層と、前記第１の半導体層とｐｎ接合を形成する第２導電型を有する第２の半導体層とを有し、第１の主面と、前記第１の主面に対向する第２の主面と具備した半導体基板と、前記第２の半導体層上に対応する前記第２の主面の一部に形成された第１の導電型を有する第１の不純物領域および第２の不純物領域と、前記第１の不純物領域内に形成された第２導電型を有する第３の不純物領域と、前記第２の半導体層表面にゲート絶縁膜を介して形成されたゲート電極とを具備した半導体装置であって、前記第３の不純物領域は、前記半導体基板の周辺部に形成され、前記第２の半導体層との間に形成されるｐｎ接合面と、前記第１および第２の半導体層との間に形成されるｐｎ接合面はいずれも前記第１の主面に対して平行となるように形成され、前記ｐｎ接合面が前記半導体基板の端面に垂直となるように露呈し、前記露呈面が保護膜で被覆されたことを特徴とする。
この構成によれば、前記第３の不純物領域と前記第２の半導体層との間に形成されるｐｎ接合面と、前記第１および第２の半導体層との間に形成されるｐｎ接合面はいずれも前記第１の主面に対して平行となるように形成され、前記ｐｎ接合面が前記半導体基板の端面に垂直となるように露呈し、前記露呈面が保護膜で被覆されているため、小型化が可能でかつ順逆両方向の耐圧を得ることができる。また特別の工程を付加することなく形成可能であるため、製造が容易でかつ制御性も高いものとなる。
【００１１】
また、本発明は上記半導体装置において、前記半導体基板の端面は、前記第１の半導体層の一部を残すように形成され、段差部を構成したものを含む。
この構成によれば、保護膜の形成が容易となる。
【００１２】
また、本発明は上記半導体装置において、第１導電型を有するコレクタ領域としての第１の半導体層と、前記第１の半導体層とｐｎ接合を形成する第２導電型を有するボディ領域とを具備した半導体基板と、前記第２の半導体層上に対応する前記第２の主面の一部に形成されたベース領域としての第１の不純物領域および周辺ベース領域としての第２の不純物領域と、前記第１の不純物領域内に形成されたエミッタ領域としての第３の不純物領域と、前記第２の半導体層表面にゲート絶縁膜を介して形成されたゲート電極とを具備したものを含む。
【００１３】
また、本発明は上記半導体装置において、前記端面は、前記半導体基板に形成され、前記第１の半導体層の一部を残すように形成された溝であるものを含む。
この構成によれば、保護膜の形成時にチップに分割されていないため、位置ずれなしに保護膜を形成することができる。
【００１４】
また、本発明は上記半導体装置において、前記端面は、前記半導体基板に、ダイシングラインに沿ってハーフカットされたものであるものを含む。
【００１５】
また、本発明は上記半導体装置において、前記保護膜は塗布膜であるものを含む。
【００１６】
また、本発明は上記半導体装置において、前記保護膜はガラスであるものを含む。
【００１７】
また、本発明は上記半導体装置において、前記保護膜はステイン膜であるものを含む。
【００１８】
また、本発明は上記半導体装置において、前記保護膜はポリイミド樹脂膜であるものを含む。
【００１９】
また、本発明は上記半導体装置において、第１導電型を有する第１の半導体層と、前記第１の半導体層とｐｎ接合を形成する第２導電型を有する第２の半導体層とを有し、第１の主面と、前記第１の主面に対向する第２の主面と具備した半導体基板を用意する工程と、前記第２の半導体層上に対応する前記第２の主面の一部に、第１導電型の不純物を導入し第１の導電型を有する第１の不純物領域および第２の不純物領域を形成する工程と、前記第１の不純物領域内に第２導電型の不純物を導入し第２導電型を有する第３の不純物領域を形成する工程と、前記第２の半導体層表面にゲート絶縁膜を介してゲート電極を形成する工程と、前記半導体基板の周辺部に位置する前記第２の不純物領域と前記第２の半導体層との間に形成されるｐｎ接合面と、前記第１および第２の半導体層との間に形成されるｐｎ接合面が、前記半導体基板の端面に垂直となるように、分断溝を形成する工程と、前記分断溝を含む前記半導体基板の側面を覆うように保護膜を形成する工程とを含む。
【００２０】
また、本発明は上記半導体装置の製造方法において、前記分断溝を形成する工程は、前記第１の半導体層の一部を残すように、機械的研削により段差部を形成する工程を含む。
【００２１】
また、本発明は上記半導体装置の製造方法において、第１導電型を有するコレクタ領域としての第１の半導体層と、前記第１の半導体層とｐｎ接合を形成する第２導電型を有するボディ領域とを具備した半導体基板と、前記第２の半導体層上に対応する前記第２の主面の一部に形成されたベース領域としての第１の不純物領域および周辺ベース領域としての第２の不純物領域と、前記第１の不純物領域内に形成されたエミッタ領域としての第３の不純物領域と、前記第２の半導体層表面にゲート絶縁膜を介して形成されたゲート電極とを具備したものを含む。
【００２２】
また、本発明は上記半導体装置の製造方法において、前記分断溝を形成する工程は、前記第１および第２の主面に垂直となるように前記半導体基板を貫通するように切断溝を形成する工程を含む。
【００２３】
また、本発明は上記半導体装置の製造方法において、前記分断溝を形成する工程は、前記第１および第２の主面に垂直となるように前記半導体基板の一部を残してして切断溝を形成する工程と、前記切断溝の側壁に保護膜を形成する工程と、前記保護膜が端面を構成するように、個々のチップに分断する工程とを含む。
【００２４】
また、本発明は上記半導体装置の製造方法において、前記保護膜を形成する工程は塗布法により保護膜を形成する工程であるものを含む。
【００２５】
また、本発明は上記半導体装置の製造方法において、前記保護膜を形成する工程はガラス膜を形成する工程であるものを含む。
【００２６】
また、本発明は上記半導体装置の製造方法において、前記保護膜を形成する工程はステイン膜を形成する工程であるものを含む。
【００２７】
また、本発明は上記半導体装置の製造方法において、前記保護膜を形成する工程はポリイミド樹脂膜を形成する工程であるものを含む。
【発明の効果】
【００２８】
以上説明してきたように、本発明によれば、安定した順方向耐圧および逆方向耐圧が得られると共に、端面が垂直であるため、チップ面積の高い利用効率を有するという効果を得ることができる。
【発明を実施するための最良の形態】
【００２９】
以下、本発明の実施の形態について、図面を参照しながら説明する。
（実施の形態１）
図１および２は、本発明の実施の形態１の逆阻止型ＩＧＢＴを示す図である。図２はこの逆阻止型ＩＧＢＴチップの平面図であり、図１は図２の周辺部Ａ−Ａ’の断面図である。本実施の形態の逆阻止型ＩＧＢＴは、ｐ＋周辺ベース領域９とｎ型シリコン層１との間のｐｎ接合面と、ｎ型シリコン層１とｐ＋コレクタ領域の間のｐｎ接合面とが、少なくとも端面近傍で基板の第１および第２の主表面に平行となるように形成され、かつこの端面が第１および第２の主表面に垂直に形成されたことを特徴とするもので、チップ面積を増大することなく、安定した順逆両方向の耐圧を維持することができるようにしたものである。
【００３０】
すなわち、この逆阻止型ＩＧＢＴは、第１の半導体層としてのｐ＋型シリコン基板２の表面に第２の半導体層としてのｎ型シリコン層１を、エピタキシャル成長によって形成され、前記ｎ型シリコン層１の第１の主面の一部に形成された第１の導電型を有する第１の不純物領域としてのｐ＋ベース領域３および第２の不純物領域としてのｐ＋周辺ベース領域９と、ｐ＋ベース領域３内に形成された第２導電型を有する第３の不純物領域としてのｎ型エミッタ領域４と、ｎ型シリコン基板１表面にゲート絶縁膜５を介して形成された多結晶シリコンからなるゲート電極６とを具備しており、ｐ＋周辺ベース領域９域は、この半導体基板の周辺部に形成され、ｎ型シリコン層１との間に形成されるｐｎ接合面と、ｎ型シリコン層１とｐ＋型シリコン基板との間に形成されるｐｎ接合面はいずれも前記第１の主面に対して平行となるように形成され、前記ｐｎ接合面が前記半導体基板の端面２０に垂直となるように露呈し、前記露呈面が保護膜２１としてのポリイミド樹脂膜で被覆されたことを特徴とする。ここで用いられるｎ型シリコン層１は互いに平行でかつ対向する第１の主面と第２の主面を有し、第２の主面側には例えばホウ素（ボロン）のようなｐ型不純物を供給しつつエピタキシャル成長を行うことによって、高濃度のｐ型コレクタ層としてのシリコン基板２（第１不純物領域）がｎ型シリコン層１とＰＮ接合を形成するように設けられている。
【００３１】
図２に示すように、チップの中央部分は素子領域Ｒｄであり、複数個のＩＧＢＴセルが充填されており、この素子領域がＩＧＢＴの主な動作を実現している。図１において、ｎ型シリコン層１中にその第１の主面に一部が露出するようにｐ型ベース領域３が形成されている。ｐ型ベース領域３中には、やはり前記第１主面に一部が露出するようにｎ型エミッタ領域４が形成されている。ｎ型シリコン層１とエミッタ領域４との間のベース領域３の露出部分の上には、酸化シリコン膜からなるゲート絶縁膜５を介して多結晶シリコン膜からなるゲート電極６が設けられている。さらに第１の主面上には、ベース領域３及びエミッタ領域４にコンタクトするように、エミッタ電極７が設けられている。ＩＧＢＴセルはｐ型ベース領域３、ｎ型エミッタ領域４、ゲート絶縁膜５、ゲート電極６、エミッタ電極７、ｐ型コレクタ層としてのシリコン基板２及びコレクタ電極８とから構成されている。素子領域の周囲にはそれを取囲むようにｐ＋周辺ベース領域９が形成されており、周辺領域を構成している。周辺領域ではｐ＋周辺ベース領域９との第１主面上には保護のための絶縁膜１２が形成されている。この周辺領域の外縁部はこのｎ型シリコン層１の第１および第２の主面に対して垂直に形成された端面２０にポリイミド樹脂からなる保護膜２１が塗布形成され、ＩＧＢＴの耐圧を保持するようになっている。
【００３２】
すなわち、周辺領域の外縁部にはｎ型シリコン層１の第１主面からｐ型コレクタ層としてのシリコン基板２に達するように溝Ｔが形成され、この溝Ｔの内壁を覆うようにポリイミド樹脂膜２１が形成されている。図１に示すチップ平面図からも明らかなように溝Ｔは素子領域を取囲むように配置されている。図１ではこの溝Ｔが囲む領域の形状は正方形であるが、例えば正方形の角部を丸める等、必要に応じて他の形状にすることも可能である。本実施の形態の６００Ｖの逆阻止型ＩＧＢＴでは、ｎ型シリコン層１とｐ型コレクタ層（シリコン基板）２との間のＰＮ接合の第１の主面からの深さは約１５０μｍであり、溝の深さは２００から３００μｍ以上必要となる。本実施の形態ではトレンチの深さは４００μｍとした。
【００３３】
次にこの逆阻止型ＩＧＢＴの製造方法について説明する。
まず、第１の主面と第２の主面とを有し、ｐ型コレクタ層２となるｐ型シリコン基板の表面にｎ型の不純物例えばリンを均一にドープしてｎ型シリコン層１を形成する（図３）。
【００３４】
この後、シリコン基板１の第１の主面側にイオン注入によりｐ型の不純物例えばホウ素（ボロン）を導入しベース領域３およびｐ＋周辺ベース領域９を形成する（図４）。
続いて、ベース領域３内にイオン注入によりｎ型の不純物例えばリンを導入し、エミッタ領域４を形成するとともに、ゲート酸化膜５、ゲート電極６、エミッタ電極７、コレクタ電極８を形成する（図５）。
そして、第２の主面側から、ダイシングソーを用いて、コレクタ領域２まで貫通する溝Ｔを形成し、端面２０を形成する（図６）。このとき、ダイシングラインを除く領域をレジストで被覆し、浅い溝を形成した後、この浅い溝に従ってダイシングを行うようにしてもよい。この場合は、このレジストを残したまま、軽くエッチングを行うことでダイシングによるダメージを除去することができる。
最後に、この後溝Ｔの内壁にポリイミド樹脂膜を塗布し保護膜２１（図７）を形成する。
このようにして、図１および２に示した逆阻止型ＩＧＢＴが完成する。
【００３５】
次にこの逆阻止型ＩＧＢＴの動作について説明する。
このＩＧＢＴのコレクタ電極８に、エミッタ電極７に対して正の電圧Ｖを印加、即ち順方向電圧を印加すると、周辺ベース領域９とｎ型シリコン層１との間のＰＮ接合の周囲に発生する空乏層が半導体基板１側に延びることで、順方向耐圧を保持できる。このとき周辺ベース領域９とｎ型シリコン層とのＰＮ接合は端面と直交しており、この近傍での電界が強くなるのを抑制することができる。
【００３６】
一方、このＩＧＢＴのコレクタ電極８に、エミッタ電極７に対して負の電圧Ｖを印加、即ち逆方向電圧を印加すると、ｐ型コレクタ層としてのｐ型シリコン基板２とｎ型シリコン層１との間のＰＮ接合の周囲に発生する空乏層がｎ型シリコン層１側に延びることで、逆方向耐圧を保持できる。
【００３７】
本実施の形態では、チップ周縁部がｐｎ接合面と垂直となっており、順方向、逆方向いずれに対しても空乏層が基板の第１および第２の主面に平行に延びるため、いずれの方向の場合にもチップ外縁にまで高電圧は印加されず、チップ外縁のダイシングラインにまで電界が発生することはなく耐圧の安定化をはかることができる。また、チップ周縁部が主面に垂直となっており、周辺領域がチップ面積に占める割合を小さくすることができ、チップ面積の低減をはかることができる。
【００３８】
本実施の形態では、溝Ｔがコレクタ層２に達するように形成されているが、本発明の目的を達成するためには、ｐ型分離領域１４がコレクタ層２と連結して同電位となっておれば良い。
【００３９】
また、前記実施の形態では、保護膜としてポリイミド樹脂膜を用いたが、ガラス、ステイン膜などの塗布膜であればよい。
さらにまた工数は増大するが、保護膜として酸化シリコン膜などの無機膜を用いるようにしてもよい。
【００４０】
（実施の形態２）
次に本発明の実施の形態２の逆阻止型ＩＧＢＴの構成を示す。前記実施の形態１では、ダイシングラインに沿ってシリコン基板の周縁部をハーフカットし、溝をコレクタ層２の一部まで形成したが、図８に示すように貫通溝を構成してもよい。
他は前記実施の形態１と同様である。
【産業上の利用可能性】
【００４１】
以上のように、本発明の半導体装置では、順逆両方向の耐圧の安定化を図ることができ、かつ小型であることからＡＣマトリクスコンバータに用いられる双方向スイッチと種々の電力変換装置などのデバイスへの適用が有効である。
【図面の簡単な説明】
【００４２】
【図１】本発明の実施の形態１の半導体装置の要部の断面図である。
【図２】本発明の実施の形態１の半導体装置の平面図である。
【図３】本発明の実施の形態１における半導体装置の要部製造工程断面図である。
【図４】本発明の実施の形態１における半導体装置の要部製造工程断面図である。
【図５】本発明の実施の形態１における半導体装置の要部製造工程断面図である。
【図６】本発明の実施の形態１における半導体装置の要部製造工程断面図である。
【図７】本発明の実施の形態１における半導体装置の要部製造工程断面図である。
【図８】本発明の実施の形態２の半導体装置の要部の断面図である。
【図９】従来例の半導体装置の要部の断面図である。
【図１０】従来例の半導体装置の要部の断面図である。
【符号の説明】
【００４３】
１  ｎ型シリコン層
２  ｐ＋型シリコン基板
３  ｐ＋ベース領域
９  ｐ＋周辺ベース領域
４  ｎ型エミッタ領域
５  ゲート絶縁膜
６  ゲート電極
２０  端面
２１  保護膜
【図１】
2009038136.tif 000003
【図２】
2009038136.tif 000004
【図３】
2009038136.tif 000005
【図４】
2009038136.tif 000006
【図５】
2009038136.tif 000007
【図６】
2009038136.tif 000008
【図７】
2009038136.tif 000009
【図８】
2009038136.tif 000010
【図９】
2009038136.tif 000011
【図１０】
2009038136.tif 000012