(57)【要約】【課題】  ループゲインを大きくすることができ、ループ利得が上がらない場合でも、ロック時の位相ノイズを良化できるＰＬＬ回路を提供する。【解決手段】  入力端子１からの基準周波数を第１，３の分周器２，９で分周し、ＶＣＯ８からの出力と発振器１３からの出力をミキサ１４で合成し、ＭＣＦ１５ａで周波数を選択して、第２，４の分周器３，１０で分周し、第１，第２の分周器２，３からの出力を位相比較器４で位相比較し、ＬＰＦ５で平滑化し、第３，第４の分周器９，１０からの出力を位相進み／遅れ検出器１１で位相の進み又は遅れを検出し、積分器１２で積分して電圧を出力し、加算器６でＬＰＦ５からの出力と積分器１２からの出力を加算してＶＣＯ８に出力し、ＭＣＦ１５ａからの出力を増幅器１６で増幅して出力端子１７に出力し、基準周波数に対して発振器１３での周波数を調整するＰＬＬ回路である。【選択図】        図１
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【特許請求の範囲】
【請求項１】
基準周波数を入力する入力端子と、
入力電圧に応じて周波数を出力する電圧制御発振器と、
前記入力電圧を増幅する第１の増幅器と、
前記基準周波数を分周する第１の分周器と、
前記電圧制御発振器からの出力を分周する第２の分周器と、
前記第１の分周器からの出力と前記第２の分周器からの出力を入力し、位相比較を行う位相比較器と、
前記位相比較器からの出力を平滑化するローパスフィルタと、
前記基準周波数を分周する第３の分周器と、
特定の周波数を発振する発振器と、
前記電圧制御発振器からの出力と前記発振器からの出力を合成する第１の合成器と、
前記第１の合成器からの出力を帯域制限する第１のフィルタと、
前記第１のフィルタからの出力を分周する第４の分周器と、
前記第３の分周器からの出力と前記第４の分周器からの出力を入力し、位相の進み又は遅れを検出する位相進み／遅れ検出器と、
前記位相進み／遅れ検出器からの出力を積分し、電圧を出力する積分器と、
前記ローパスフィルタからの出力と前記積分器からの出力を加算する加算器と、
第１のフィルタからの出力を増幅して出力端子に出力する第２の増幅器とを有し、
前記第３の分周器の出力と前記第４の分周器の出力は、同じ周波数となるまで各分周器で分周を行うよう設定され、
前記基準周波数を前記第１の分周器で分周した値と前記第１のフィルタから出力される周波数を前記第２の分周器で分周した値とが等しくなるように前記発振器で発振する特定の周波数を調整することを特徴とするＰＬＬ回路。
【請求項２】
第１の合成器からの出力を分岐して入力し、帯域制限する第２のフィルタを有し、
第２の増幅器は、第１のフィルタからの出力を入力するのではなく、前記第２のフィルタからの出力を入力して増幅することを特徴とする請求項１記載のＰＬＬ回路。
【請求項３】
発振器からの出力を分岐して入力し、第１のフィルタからの出力と合成する第２の合成器と、前記第２の合成器からの出力を帯域制限する第２のフィルタとを有し、
第２の増幅器は、第１のフィルタからの出力を入力するのではなく、前記第２のフィルタからの出力を入力して増幅し、前記第１のフィルタの特性と前記第２のフィルタの特性を異なるようにしたことを特徴とする請求項１記載のＰＬＬ回路。
【請求項４】
電圧制御発振器から出力される周波数の温度特性に対して発振器から発振される特定の周波数の温度特性を同じに設定したことを特徴とする請求項１乃至３のいずれか記載のＰＬＬ回路。
【請求項５】
発振器の代わりに、特定の基準周波数を発振する恒温槽付水晶発振器を有し、
前記恒温槽付水晶発振器からの基準周波数が入力端子と第１の合成器に入力されることを特徴とする請求項１乃至３のいずれか記載のＰＬＬ回路。
【請求項６】
位相進み／遅れ検出器の代わりに、第３の分周器からの出力と第４の分周器からの出力を入力し、位相の進み又は遅れを検出し、検出結果を三値で出力する位相周波数検出器を有し、
積分器の代わりに、前記位相周波数検出器からの出力を平滑化して、電圧を出力する第２のローパスフィルタを有することを特徴とする請求項１乃至５のいずれか記載のＰＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ（Phase Locked Loop：位相ロックド・ループ）回路に係り、特に、既存の発振器と安価なＡＴ−ＣＵＴ水晶振動子を用いて、ループ利得が上がらない場合にもロック時の位相ノイズを良化できるＰＬＬ回路に関する。
【背景技術】
【０００２】
一般に、ＰＬＬの位相比較周波数は、ロック時の位相位置を一定にするために、同じ周波数を使用する。
しかしながら、基準周波数と電圧制御発振器の周波数が異なる場合は、両周波数を分周して、位相比較周波数を一致させる必要がある。
【０００３】
例えば、基準周波数が５．０ＭＨｚであって、電圧制御発振器の周波数が７．６８ＭＨｚであるときは、両周波数の一致周波数は、４０ｋＨｚとなる。すなわち、基準周波数の位相比較周波数＝基準周波数／１２５、電圧制御発振器の周波数の位相比較周波数＝電圧制御発振器の周波数／１９２となる。
【０００４】
一般的なＰＬＬのループゲインＫ［rad］、位相比較の感度Ｋｄ［Ｖ／rad］、電圧制御発振器の制御感度Ｋｖ［rad／Ｖ］、増幅器の増幅度をＧ［倍］とすると、ループゲインＫは、以下の式で表される。
Ｋ＝Ｋｄ＊Ｋｖ＊Ｇ
【０００５】
ここで、具体例として、以下に設計条件を定めて、ループゲインＫを算出してみる。
設計条件としては、電源電圧Ｖcc：３．３Ｖ、基準周波数ｆref：５．０ＭＨｚ、出力周波数ｆout：７．６８ＭＨｚ、電圧制御発振器の制御感度：７．６８ＭＨｚ±１５０ｐｐｍ／１．６５Ｖ±１．５Ｖ、位相比較器（ＰＦＤ：Phase Frequency Detector）の感度Ｋｄ：４π［Ｖ／rad］、位相比較周波数：４０ｋＨｚとする。
【０００６】
上記条件から、ループゲインＫは、
Ｋ＝Ｋｄ＊Ｋｖ＊Ｇ
＝（３．３Ｖ／４π）＊（２π＊４０ｋＨｚ＊１５０ｐｐｍ／１．５Ｖ）＊Ｇ
ＰＬＬの出力周波数の位相ノイズは、位相比較周波数に依存して、ループゲインが大きいと基準周波数に近づき、ループゲインが小さいと電圧制御発振器の発振周波数に近づく。
【０００７】
そのため、基準周波数の位相ノイズが、出力周波数よりよい場合には、ループゲインを大きくすることになるが、上記の設計例では、Ｇの値を大きくする以外にループゲインを大きくすることができず、設計に自由度を持たせることができないという問題点があった。
【０００８】
また、周波数の位相ノイズは、周波数の分周、逓倍によって、「２０log周波数比」で変わり、分周によって良くなり、逓倍によって悪くなる。すなわち、位相比較周波数の位相ノイズを基準として２０log（５ＭＨｚ／４０ｋＨｚ）＝４１．９ｄｂｃは良くなるはずであるが、基準周波数の位相ノイズがもともと良い場合は、例えば、−９５ｄｂｃ／Ｈｚであったとすると、−（９５＋４１．９）＝−１３６．９ｄｂｃ／Ｈｚとなるが、実際には、電源やグランドからのノイズや、分周時のクロックスキュー（素子を介することによるクロックのみだれ）の影響でよく分からないものとなる。
【０００９】
逆に、位相比較周波数の位相ノイズを基準として出力周波数側の７．６８ＭＨｚは、２０log（４０ｋＨｚ／７．６８ＭＨｚ）＝−４５．６ｄｂｃ／Ｈｚは悪化することになるが、実際は、位相比較周波数の位相ノイズ自体が悪化しているので、更に悪化することになるという問題点があった。
【００１０】
［先行技術１：図９］
尚、位相同期回路において、常温位相誤差を減少させるために、特公昭６３−１９０９４号公報記載の「位相同期回路」がある（特許文献１）。
その構成は、図９に示すように、２つの位相比較器（ＰＣ：Phase Comparator）３１，３２と、積分器（ＩＮＴ）３３と、ローパスフィルタ（ＬＰＦ：Low Pass Filter）３４と、加算器（ＡＤＤ）３５と、電圧制御発振器（ＶＣＯ）３６と、１／Ｎ分周器（ＤＶ）３７とを備えている。
図９は、従来の位相同期回路のブロック図である。
【００１１】
図９の位相同期回路は、２つの位相比較器は３１，３２、入力信号（ＩＮ）と１／Ｎ分周器３７からの分周信号を共に入力し、位相比較結果を出力する。一方の位相比較器３１の出力は、積分器３３で定常位相誤差を補正するために積分され、他方の位相比較器３２の出力は、ＬＰＦ３４で平滑化され、積分器３３からの出力とＬＰＦ３２からの出力が加算器３５で加算され、加算結果がＶＣＯ３６の制御電圧となって、ＶＣＯ３６で発振がなされ、出力端子（ＯＵＴ）に出力される。また、ＶＣＯ３６の出力を分岐して１／Ｎ分周器３７に入力し、１／Ｎ分周して位相比較器３１，３２に出力する。
【００１２】
［先行技術２：図１０］
また、ＰＬＬ回路において、分周比が大きいとループゲインが低くなり、位相ノイズが悪化するのを防止するために、特開平１０−７５１７５号公報「ＰＬＬ回路」がある（特許文献２）。
その構成は、図１０に示すように、ＶＣＯ４１と、周波数変換器４２と、メインカウンタ４３と、位相比較器４４と、基準発振器（ＴＣＸＯ：Temperature Compensated Crystal Oscillator：温度補償水晶発振器）４５と、リファレンスカウンタ４６と、チャージポンプ４７と、ＬＰＦ４８とを備えている。
図１０は、従来のＰＬＬ回路の構成ブロック図である。
【００１３】
図１０のＰＬＬ回路は、ＶＣＯ４１で生成される発振周波数を周波数変換器４２で７／８の周波数に変換し、メインカウンタ４３で１／８５に分周し、ＴＣＸＯ４５で生成される基準周波数をリファレンスカウンタ４６で１／８に分周する。両カウンタで分周された周波数が位相比較器４４に入力され、チャージポンプ４７及びＬＰＦ４８を介してＶＣＯ４１の制御電圧として入力される。
【００１４】
【特許文献１】特公昭６３−１９０９４号公報
【特許文献２】特開平１０−７５１７５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかしながら、顧客の要求に応じて、高安定なＰＬＬ回路を提供するには、上記従来の位相ノイズ低減の技術では十分に対応できず、そのため、高価なＳＣ−ＣＵＴ水晶振動子を用いて、その要求に応じたＯＣＸＯをその都度開発しなければならず、コスト高になるという問題点があった。
【００１６】
尚、ＳＣ−ＣＵＴ（Stress Compensation-cut）水晶振動子とは、ダブル回転水晶振動子であり、ＳＣはストレス補正型を意味し、平面ストレス効果及び、熱過度電流に起因する特性を補正したものである。その優れた周波数・温度特性は、ＯＣＸＯへの組み込みに最適である。
【００１７】
また、上記従来のＰＬＬ回路では、基準入力と出力信号を帰還する従属側の信号とで位相比較周波数が低くなりすぎで、ループ利得が上がらない場合には、ロック時の位相ノイズが充分良化できないという問題点があり、また、温度に対する引き込み範囲が変化するという問題点があった。
【００１８】
本発明は上記実状に鑑みて為されたものであり、ループゲインを大きくすることができ、位相の進み／遅れに応じてロックを維持でき、ループ利得が上がらない場合でも、ロック時の位相ノイズを良化できるＰＬＬ回路を提供することを目的とする。
【課題を解決するための手段】
【００１９】
上記従来例の問題点を解決するための本発明は、ＰＬＬ回路において、基準周波数を入力する入力端子と、入力電圧に応じて周波数を出力する電圧制御発振器と、入力電圧を増幅する第１の増幅器と、基準周波数を分周する第１の分周器と、電圧制御発振器からの出力を分周する第２の分周器と、第１の分周器からの出力と第２の分周器からの出力を入力し、位相比較を行う位相比較器と、位相比較器からの出力を平滑化するローパスフィルタと、基準周波数を分周する第３の分周器と、特定の周波数を発振する発振器と、電圧制御発振器からの出力と発振器からの出力を合成する第１の合成器と、第１の合成器からの出力を帯域制限する第１のフィルタと、第１のフィルタからの出力を分周する第４の分周器と、第３の分周器からの出力と第４の分周器からの出力を入力し、位相の進み又は遅れを検出する位相進み／遅れ検出器と、位相進み／遅れ検出器からの出力を積分し、電圧を出力する積分器と、ローパスフィルタからの出力と積分器からの出力を加算する加算器と、第１のフィルタからの出力を増幅して出力端子に出力する第２の増幅器とを有し、第３の分周器の出力と第４の分周器の出力は、同じ周波数となるまで各分周器で分周を行うよう設定され、基準周波数を第１の分周器で分周した値と第１のフィルタから出力される周波数を第２の分周器で分周した値とが等しくなるように発振器で発振する特定の周波数を調整することを特徴とする。
【００２０】
本発明は、上記ＰＬＬ回路において、第１の合成器からの出力を分岐して入力し、帯域制限する第２のフィルタを有し、第２の増幅器が、第１のフィルタからの出力を入力するのではなく、第２のフィルタからの出力を入力して増幅することを特徴とする。
【００２１】
本発明は、上記ＰＬＬ回路において、発振器からの出力を分岐して入力し、第１のフィルタからの出力と合成する第２の合成器と、第２の合成器からの出力を帯域制限する第２のフィルタとを有し、第２の増幅器が、第１のフィルタからの出力を入力するのではなく、第２のフィルタからの出力を入力して増幅し、第１のフィルタの特性と第２のフィルタの特性を異なるようにしたことを特徴とする。
【００２２】
本発明は、上記ＰＬＬ回路において、電圧制御発振器から出力される周波数の温度特性に対して発振器から発振される特定の周波数の温度特性を同じに設定したことを特徴とする。
【００２３】
本発明は、上記ＰＬＬ回路において、発振器の代わりに、特定の基準周波数を発振する恒温槽付水晶発振器を有し、恒温槽付水晶発振器からの基準周波数が入力端子と第１の合成器に入力されることを特徴とする。
【００２４】
本発明は、上記ＰＬＬ回路において、位相進み／遅れ検出器の代わりに、第３の分周器からの出力と第４の分周器からの出力を入力し、位相の進み又は遅れを検出し、検出結果を三値で出力する位相周波数検出器を有し、積分器の代わりに、位相周波数検出器からの出力を平滑化して、電圧を出力する第２のローパスフィルタを有することを特徴とする。
【発明の効果】
【００２５】
本発明によれば、基準周波数を入力する入力端子と、入力電圧に応じて周波数を出力する電圧制御発振器と、入力電圧を増幅する第１の増幅器と、基準周波数を分周する第１の分周器と、電圧制御発振器からの出力を分周する第２の分周器と、第１の分周器からの出力と第２の分周器からの出力を入力し、位相比較を行う位相比較器と、位相比較器からの出力を平滑化するローパスフィルタと、基準周波数を分周する第３の分周器と、特定の周波数を発振する発振器と、電圧制御発振器からの出力と発振器からの出力を合成する第１の合成器と、第１の合成器からの出力を帯域制限する第１のフィルタと、第１のフィルタからの出力を分周する第４の分周器と、第３の分周器からの出力と第４の分周器からの出力を入力し、位相の進み又は遅れを検出する位相進み／遅れ検出器と、位相進み／遅れ検出器からの出力を積分し、電圧を出力する積分器と、ローパスフィルタからの出力と積分器からの出力を加算する加算器と、第１のフィルタからの出力を増幅して出力端子に出力する第２の増幅器とを有し、第３の分周器の出力と第４の分周器の出力は、同じ周波数となるまで各分周器で分周を行うよう設定され、基準周波数を第１の分周器で分周した値と第１のフィルタから出力される周波数を第２の分周器で分周した値とが等しくなるように発振器で発振する特定の周波数を調整するＰＬＬ回路としているので、ループゲインを大きくすることができ、位相ノイズを良化でき、位相の進み／遅れに応じてロックを維持できる効果がある。
【００２６】
本発明によれば、第１の合成器からの出力を分岐して入力し、帯域制限する第２のフィルタを有し、第２の増幅器が、第１のフィルタからの出力を入力するのではなく、第２のフィルタからの出力を入力して増幅する上記ＰＬＬ回路としているので、ＰＬＬの従属周波数の信号と出力端子への出力信号を独立させることができ、お互いの影響を小さくできる効果がある。
【００２７】
本発明によれば、発振器からの出力を分岐して入力し、第１のフィルタからの出力と合成する第２の合成器と、第２の合成器からの出力を帯域制限する第２のフィルタとを有し、第２の増幅器が、第１のフィルタからの出力を入力するのではなく、第２のフィルタからの出力を入力して増幅し、第１のフィルタの特性と第２のフィルタの特性を異なるようにした上記ＰＬＬ回路としているので、電圧制御発振器の出力を出力端子から出力できる効果がある。
【００２８】
本発明によれば、電圧制御発振器から出力される周波数の温度特性に対して発振器から発振される特定の周波数の温度特性を同じに設定した上記ＰＬＬ回路としているので、温度変動分をキャンセルできる効果がある。
【００２９】
本発明によれば、発振器の代わりに、特定の基準周波数を発振する恒温槽付水晶発振器を有し、恒温槽付水晶発振器からの基準周波数が入力端子と第１の合成器に入力される上記ＰＬＬ回路としているので、入力信号の周波数及び従属周波数が安定したものにできる効果がある。
【００３０】
本発明によれば、位相進み／遅れ検出器の代わりに、第３の分周器からの出力と第４の分周器からの出力を入力し、位相の進み又は遅れを検出し、検出結果を三値で出力する位相周波数検出器を有し、積分器の代わりに、位相周波数検出器からの出力を平滑化して、電圧を出力する第２のローパスフィルタを有する上記ＰＬＬ回路としているので、ループゲインを大きくすることができ、位相ノイズを良化でき、第２のローパスフィルタの定数値が大きくならず、位相ノイズ特性を改善でき、位相の進み／遅れに応じてロックを維持できる効果がある。
【発明を実施するための最良の形態】
【００３１】
［実施の形態の概略］
本発明の実施の形態に係るＰＬＬ回路は、入力端子からの基準周波数を第１，３の分周器で分周し、電圧制御発振器（ＶＣＯ：Voltage Controlled Oscillator）からの出力と発振器からの出力をミキサで合成し、水晶フィルタで周波数を選択して、第２，４の分周器で分周し、第１の分周器と第２の分周器からの出力を位相比較器で位相比較し、位相比較結果をローパスフィルタで平滑化し、第３の分周器と第４の分周器からの出力を位相進み／遅れ検出器で位相の進み又は遅れを検出し、当該検出結果を積分器で積分して電圧を出力し、加算器でローパスフィルタからの出力と積分器からの出力を加算してＶＣＯに出力し、更に水晶フィルタからの出力を第２の増幅器で増幅して出力端子に出力するものであり、ループゲインを大きくすることができ、第３の分周器の出力と第４の分周器の出力は、同じ周波数となるまで各分周器で分周を行うようにし、基準周波数を第１の分周器で分周した値と第１のフィルタから出力される周波数を第２の分周器で分周した値とが等しくなるように発振器で発振する特定の周波数を調整するようにしているので、位相の進み／遅れに応じてロックを維持できるものであり、更に、ループ利得が上がらない場合でも、ロック時の位相ノイズを良化できる。
【００３２】
尚、位相比較周波数となる基準周波数を位相ノイズが−１２５ｄｂｃ／Ｈｚより下回らない分周数又は分周なしとする。電圧制御発振器の分周後の位相比較周波数は同じではなく、両位相比較周波数間で最大公約数が求められる周波数の組み合わせとする。
位相比較器は、ＥＸ−ＯＲ（Exclusive OR）又はＲ−Ｓ（Reset Set Flip-Flop）式を用いて、その出力をＬＰＦ（Low Pass Filter）により平滑化する。
【００３３】
［第１の実施の形態：図１］
本発明の第１の実施の形態に係るＰＬＬ回路（第１のＰＬＬ回路）について図１を参照しながら説明する。図１は、第１のＰＬＬ回路の構成ブロック図である。
第１のＰＬＬ回路は、図１に示すように、入力端子１と、第１の分周器２と、第２の分周器３と、位相比較器（ＰＣ）４と、ＬＰＦ５と、加算器６と、第１の増幅器７と、ＶＣＯ８と、第３の分周器９と、第４の分周器１０と、位相進み／遅れ検出器１１と、積分器１２と、発振器１３と、ミキサ（ＭＩＸ）１４と、水晶フィルタ（ＭＣＦ：Monolithic Crystal Filter）１５と、第２の増幅器１６と、出力端子１７とから構成されている。
【００３４】
［第１のＰＬＬ回路の各部］
以下、第１のＰＬＬ回路の各部を説明する。
入力端子１は、基準周波数を入力する端子である。ここで、基準周波数をＦrとする。
第１の分周器２は、入力端子１からの基準周波数の信号を入力し、周波数の分周を行う分周器である。ここで、第１の分周器２の分周数をＮ1とする。
第２の分周器３は、ＭＣＦ１１からの信号を分岐して入力し、周波数の分周を行う分周器である。ここで、第２の分周器３の分周数をＮ2とする。
【００３５】
ここで、第１の分周器２と第２の分周器３の出力周波数は、最大公約数があれば同じである必要はなく、最大公約数で求められる周波数より高い周波数とするものである。これにより、ループゲインを大きくすることができ、位相ノイズを基準周波数により近づけることが可能となる。
【００３６】
位相比較器４は、第１の分周器２からの出力と第２の分周器３からの出力を入力し、両者の位相比較を行い、比較結果を出力する位相比較器である。
ＬＰＦ５は、位相比較器４からの出力を入力し、低周波帯域の周波数信号を通過させるものであり、第１の分周器２と第２の分周器３との位相差に比例する電圧を生成して出力するものである。
【００３７】
加算器６は、ＬＰＦ５からの出力と積分器１２からの出力を加算するものである。
第１の増幅器７は、加算器６からの出力を増幅してＶＣＯ８の制御電圧を出力するものである。
【００３８】
ＶＣＯ８は、安価なＡＴ−ＣＵＴ水晶振動子を備えた電圧制御発振器であり、第１の増幅器７からの制御電圧によってＰＬＬとしてロックを維持するよう動作するものである。
ここで、ＶＣＯ８の出力周波数をＦoとする。
尚、ＡＴ−ＣＵＴ水晶振動子は、主面がＸ軸に平行で、Ｚ軸から約３５°、ｒ面から約−３°傾いた水晶片を用いたものである。
【００３９】
第３の分周器９は、入力端子１からの基準周波数を入力して分周を行う分周器である。ここで、第３の分周器９の分周数をＮ3とする。
第４の分周器１０は、ＭＣＦ１１の出力を分岐して入力し、分周を行う分周器である。ここで、第４の分周器１０の分周数をＮ4とする。
尚、第３の分周器の出力と第４の分周器の出力は、同じ周波数となるまで分周を行うよう設定されている。
【００４０】
位相進み／遅れ検出器１１は、第３の分周器９の立ち上がりを起点として、第４の分周器１０の立ち上がり位相位置が、進んでいれば論理Ｌｏｗレベルを出力し、遅れていれば論理Ｈｉｇｈレベルを出力する論理回路である。よって、位相進み／遅れ検出器１１の回路構成は、簡単な論理回路で実現できる。
積分器１２は、位相進み／遅れ検出器１１の出力を積分して定電圧を出力する回路である。
【００４１】
尚、温度変化によってＶＣＯ８の出力周波数が変動しても、発振器９も同様の温度特性を持たせるようにすることで、発振器９の出力周波数も同様に変動して、ロックを維持するために、位相比較器４への入力位相位置が適正に変化することになる。
【００４２】
積分器１２の出力は、ロック時に位相がずれるのを防止して、位相位置を一定に保つ動作をするが、基準周波数の変動量／秒に対応して、第３の分周器９と第４の分周器１０からの出力周波数と積分器１２の積分量を定めれば、位相位置変動時に元の位相位置への戻り時間を最短にすることができる。また、位相ノイズ特性も積分器１２の出力に影響を与えるが、ループゲインによらずに積分時間の調整で改善することができる。
【００４３】
つまり、積分器１２の積分量若しくは積分時間を少なくすれば、戻り時間を早くすることが可能であるが、安定性を犠牲にするものであり、積分量若しくは積分時間を多くすれば、安定して位相ノイズも改善できるが、戻り時間を早くできないものである。
理想的には、積分量若しくは積分時間を多くして重い特性とする方がよいが、戻り時間を勘案して積分量若しくは積分時間を設定することになる。
【００４４】
発振器１３は、固定発振器で、発振周波数をＭＩＸ１４に出力する。
ここで、出力周波数をＦfとする。
ＭＩＸ１４は、ＶＣＯ８からの出力周波数と発振器１３からの出力周波数を入力し、両方の周波数を合成する。
ＭＩＸ１４からの出力は、Ｆo±Ｆfとなる。
【００４５】
ＭＣＦ１５は、水晶フィルタであり、ＭＩＸ１４からの出力から＋Ｆfの周波数成分を除去して（この場合、ＭＣＦはローパスフィルタである）、若しくは、−Ｆfの周波数成分を除去して（この場合、ＭＣＦはハイパスフィルタである）、第２の増幅器１６と第２の分周器３に出力するものである。
ここでは、ＭＣＦ１５をローパスフィルタとして、＋Ｆfの周波数成分を除去して、Ｆo−Ｆfの周波数を出力するようにしている。
第２の増幅器１６は、ＭＣＦ１５からの出力を分岐して入力し、増幅して出力端子１７に出力する。
【００４６】
従って、Ｆr／Ｎ1＝（Ｆo−Ｆf）／Ｎ2を満たすようなＦfの値を選択して、発振器１３に周波数Ｆfを発振させるようにする。これにより、位相比較周波数を低くしないと一致しない場合に、位相比較周波数を高くするための基準入力信号（基準周波数Ｆo）と（従属周波数［ＶＣＯ８の出力周波数Ｆr］−第３の周波数［周波数成分Ｆf］）で位相周波数を一致させて、つまり、基準周波数を位相周波数で割りきれる値にして、ループ利得を上げて位相ノイズを良化させるものである。
【００４７】
ここで、Ｆoの温度特性を同じ温度特性を持つＦfを選択すれば、（Ｆo−Ｆf）は一定となり、温度変動分をキャンセルできる効果がある。
また、周波数の組み合わせの選択度が増し、第２の増幅器１６の選択度が増え、回路設計に余裕を持つことができる効果がある。
【００４８】
［第２の実施の形態：図２］
次に、本発明の第２の実施の形態に係るＰＬＬ回路（第２のＰＬＬ回路）について図２を参照しながら説明する。図２は、第２のＰＬＬ回路の構成ブロック図である。
第２のＰＬＬ回路は、図２に示すように、第１のＰＬＬ回路とほぼ同様であるが、相違する点は、第１のＭＣＦ１５ａと第２のＭＣＦ１５ｂを設けている。
具体的には、ＭＩＸ１４からの出力を分岐して第１のＭＣＦ１５ａと第２のＭＣＦ１５ｂに出力し、第１のＭＣＦ１５ａからの出力を第２の分周器３及び第４の分周器１０に出力し、第２のＭＣＦ１５ｂからの出力を第２の増幅器１６に出力する。
【００４９】
このように、第１のＰＬＬ回路では１つのＭＣＦ１５を用いていたが、第２のＰＬＬ回路では、２つのＭＣＦを用いることで、各々特性を変えることが可能となる。
例えば、ＭＩＸ１４からの出力周波数はＦo±Ｆfであるから、第１のＭＣＦ１５ａはローパスフィルタとし、Ｆo−Ｆfの周波数を通過させ、第２のＭＣＦ１５ｂはハイパスフィルタとし、Ｆo＋Ｆfの周波数を通過させる。
これにより、ＰＬＬの従属周波数の信号と出力端子１７への出力信号を独立させることができ、お互いの影響を小さくできる効果がある。
【００５０】
［第３の実施の形態：図３］
次に、本発明の第３の実施の形態に係るＰＬＬ回路（第３のＰＬＬ回路）について図３を参照しながら説明する。図３は、第３のＰＬＬ回路の構成ブロック図である。
第３のＰＬＬ回路は、図３に示すように、第１のＰＬＬ回路とほぼ同様であるが、相違する点は、第１のＭＩＸ１４ａと、第２のＭＩＸ１４ｂと、第１のＭＣＦ１５ａと、第２のＭＣＦ１５ｂとを備えている。
【００５１】
具体的には、発振器１３からの出力を分岐して第１のＭＩＸ１４ａと第２のＭＩＸ１４ｂに出力し、更に第１のＭＩＸ１４ａではＶＣＯ８からの信号と発振器１３からの信号を合成して第１のＭＣＦ１５ａに出力し、第２のＭＩＸ１４ｂでは発振器１３からの信号と第１のＭＣＦ１５ａからの信号を合成して第２のＭＣＦ１５ｂに出力する。
更に、第１のＭＣＦ１５ａでは第１のＭＩＸ１４ａからの信号を帯域制限して第２の分周器３と第４の分周器１０に出力し、第２のＭＣＦ１５ｂでは第２のＭＩＸ１４ｂからの信号を帯域制限して第２の増幅器１６に出力する。
【００５２】
ここで、第１のＭＣＦ１５ａと第２のＭＣＦ１５ｂとは第２のＰＬＬ回路と同様に、異なる特性のものを使用する。
つまり、ＶＣＯ８の出力周波数はＦoで、発振器１３の出力周波数Ｆfであるから、第１のＭＩＸ１４ａからの出力周波数はＦo±Ｆfとなる。
第１のＭＣＦ１５ａをローパスフィルタとすると、第１のＭＣＦ１５ａの出力周波数はＦo−Ｆfとなり、第２のＭＩＸ１４ｂで周波数成分Ｆfを合成すると、出力周波数は（Ｆo−Ｆf）±Ｆfとなる。第２のＭＣＦ１５ｂがハイパスフィルタとすると、周波数成分（Ｆo−Ｆf）＋Ｆfが残り、周波数Ｆoが第２のＭＣＦ１５ｂから第２の増幅器１６に入力される。
【００５３】
また、第１のＭＣＦ１５ａをハイパスフィルタとすると、第１のＭＣＦ１５ａの出力周波数はＦo＋Ｆfとなり、第２のＭＩＸ１４ｂで周波数成分Ｆfを合成すると、出力周波数は（Ｆo＋Ｆf）±Ｆfとなる。第２のＭＣＦ１５ｂがローパスフィルタとすると、周波数成分（Ｆo＋Ｆf）−Ｆfが残り、周波数Ｆoが第２のＭＣＦ１５ｂから第２の増幅器１６に入力される。
これにより、第２のＭＣＦ１５ｂからの出力周波数は、ＶＣＯ８の出力周波数Ｆoと同じものを出力端子１７から得ることができる。
【００５４】
［第４の実施の形態：図４］
次に、本発明の第４の実施の形態に係るＰＬＬ回路（第４のＰＬＬ回路）について図４を参照しながら説明する。図４は、第４のＰＬＬ回路の構成ブロック図である。
第４のＰＬＬ回路は、図４に示すように、第１のＰＬＬ回路とほぼ同様であるが、相違する点は、発振器１３を取り除き、代わりにＯＣＸＯ（Oven Controlled Crystal Oscillator：恒温槽付水晶発振器）２０を設け、ＯＣＸＯ２０の基準信号を入力端子１とＭＩＸ１４に入力している。
これにより、入力信号の周波数及び従属周波数が安定したものにできる効果がある。
尚、ＯＣＸＯ２０を図２，３の第２，３のＰＬＬ回路に適用してもよい。
【００５５】
［応用例］
次に、第１〜４のＰＬＬ回路において、位相進み／遅れ検出器１１及び積分器１２の代わりに位相周波数検出器（ＰＦＤ）及びローパスフィルタ（ＬＰＦ）を用いる応用例を説明する。
【００５６】
位相周波数検出器（ＰＦＤ：Phase Frequency Detector）は、第３の分周器９からの出力信号の立ち上がりエッジで、当該出力信号と第４の分周器１０からの出力信号との位相差を検出し、位相の進み／遅れを三値で出力する。
【００５７】
ＬＰＦは、ＰＦＤからの位相差を平滑化して加算器６に出力する。
ＰＦＤから位相の進み／遅れ結果が三値で出力されるので、ＬＰＦの定数値が大きくならない。
また、位相ノイズ特性は、ＰＦＤへの入力周波数を低くすれば、改善できる。
ＬＰＦにおける時定数を調整すれば、積分器１２における積分量若しくは積分時間を調整したのと同様に、安定性と反応性のバランスを図ることができる。
【００５８】
尚、上記各部の具体的回路は、分周器がフリップフロップ又はプログラムカウンターを、位相比較器、ＬＰＦ、加算器、位相進み／遅れ検出器、積分器がオペアンプを用いて実現している。
【００５９】
［ＬＰＦの構成：図５，６］
例えば、ＬＰＦの具体的な構成は、図５又は図６のようになる。図５は、ＬＰＦの回路図であり、図６は、オペアンプを用いたＬＰＦの回路図である。
【００６０】
［ＰＦＤの構成・タイムチャート：図７，８］
また、ＰＦＤ２１の具体的な構成は、図７のようになる。図７は、ＰＦＤの回路図である。ＰＦＤのＩＣの入力Ｒには、第３の分周器９からの出力が入力され、ＩＣの入力Ｏi-3 には、図８に示すような、第４の分周器１０からの三値（Ｏ1-3 ）が入力されるものである。図８は、ＩＣへの入力のタイムチャートを示す図である。
【００６１】
［実施の形態の効果］
第１〜第３のＰＬＬ回路によれば、ループゲインを大きくすることができ、位相の進み／遅れに応じてロックを維持でき、位相ノイズを良化できる効果がある。
【００６２】
また、第２のＰＬＬ回路によれば、第２の増幅器１６が、第２のＭＣＦ１５ｂからの出力を入力して増幅するようにしているので、ＰＬＬの従属周波数の信号と出力端子への出力信号を独立させることができ、お互いの影響を小さくできる効果がある。
【００６３】
また、第３のＰＬＬ回路によれば、第２の増幅器１６が、第２のＭＣＦ１５ｂからの出力を入力して増幅し、第１のＭＣＦ１５ａの特性と第２のＭＣＦ１５ｂの特性を異なるようにしているので、電圧制御発振器の出力を出力端子から出力できる効果がある。
【００６４】
また、第４のＰＬＬ回路によれば、ＯＣＸＯ２０の基準信号を入力端子１とＭＩＸ１４に入力しているので、入力信号の周波数及び従属周波数が安定したものにできる効果がある。
【００６５】
また、応用例のＰＬＬ回路によれば、位相進み／遅れ検出器１１及び積分器１２の代わりにＰＦＤ及びＬＰＦ（第２のＬＰＦ）を用いているので、第２のＬＰＦの定数値が大きくならず、位相ノイズ特性を改善できる効果がある。
【産業上の利用可能性】
【００６６】
本発明は、ループゲインを大きくすることができ、位相の進み／遅れに応じてロックを維持でき、ループ利得が上がらない場合でも、ロック時の位相ノイズを良化できるＰＬＬ回路に好適である。
【図面の簡単な説明】
【００６７】
【図１】第１のＰＬＬ回路の構成ブロック図である。
【図２】第２のＰＬＬ回路の構成ブロック図である。
【図３】第３のＰＬＬ回路の構成ブロック図である。
【図４】第４のＰＬＬ回路の構成ブロック図である。
【図５】ＬＰＦの回路図である。
【図６】オペアンプを用いたＬＰＦの回路図である。
【図７】ＰＦＤの回路図である。
【図８】ＩＣへの入力のタイムチャートを示す図である。
【図９】従来の位相同期回路のブロック図である。
【図１０】従来のＰＬＬ回路の構成ブロック図である。
【符号の説明】
【００６８】
１…入力端子、  ２…第１の分周器、  ３…第２の分周器、  ４…位相比較器、  ５…ＬＰＦ、  ６…加算器、  ７…第１の増幅器、  ８…ＶＣＸＯ、  ９…第３の分周器、  １０…第４の分周器、  １１…位相進み／遅れ検出器、  １２…積分器、  １３…発振器、  １４…ミキサ（ＭＩＸ）、  １５…水晶フィルタ（ＭＣＦ）、  １６…第２の増幅器、  １７…出力端子、  ２０…ＯＣＸＯ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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