(57)【要約】【課題】  利得可変範囲を広くし、大きなダイナミックレンジを実現しながら、歪を抑えることができる信号増幅装置を提供する。【解決手段】  第１の可変利得増幅器３１にて利得を段階的に切り替え、Ａ／Ｄ（アナログ／デジタル）変換器３２にて、アナログ信号をデジタル信号に変換し、第２の可変利得増幅器３３では、後段に接続される回路にて最適な信号レベルになるように、利得制御信号出力回路３４にてレベル調整を行う。利得制御信号出力回路３４では、第２の可変利得増幅器３３のゲイン（利得）を調整する一方、第２の可変利得増幅器３３のゲイン調整範囲を超えるゲインに対しては、第１の可変利得増幅器３１の段階的利得制御のステップを切り替えることで、Ａ／Ｄ変換器３２には一定範囲内の信号レベルが入力される。【選択図】  図１
2009077298.tif 000002
【特許請求の範囲】
【請求項１】
入力信号が供給され、利得が離散値をとって段階的に変化する第１の可変利得増幅手段と、
上記第１の可変利得増幅部からのアナログ信号をデジタル信号に変換するアナログ／デジタル変換手段と、
上記アナログ／デジタル変換手段からのデジタル信号の利得を可変制御する第２の可変利得増幅手段と、
上記第２の可変利得増幅手段からの出力信号のレベルを検出して利得制御信号を出力する利得制御信号出力手段とを有し、
上記利得制御信号出力手段からの利得制御信号を上記第１、第２の可変利得増幅手段に送って各可変利得増幅手段の利得を制御すること
を特徴とする信号増幅装置。
【請求項２】
上記第２の可変利得増幅手段は、上記第１の可変利得増幅手段により段階的に切り替えられる一の利得と次の利得との間を複数段階の利得により切替制御されて出力レベルが一定に調整されること
を特徴とする請求項１記載の信号増幅装置。
【請求項３】
上記第２の可変利得増幅手段の利得の切替幅は、上記アナログ／デジタル変換手段の実効ビット数（ＥＮＯＢ）により規定される幅より小さく設定されること
を特徴とする請求項２記載の信号増幅装置。
【請求項４】
上記第１の可変利得増幅手段として、入力抵抗と、演算増幅器と、抵抗値を段階的に切り替え可能な帰還抵抗とで構成される反転増幅回路を用い、
上記利得制御信号出力手段からの利得制御信号に応じて上記帰還抵抗の抵抗値を段階的に切替制御すること
を特徴とする請求項１記載の信号増幅装置。
【請求項５】
上記第１の可変利得増幅手段として、抵抗値を段階的に切り替え可能な入力抵抗と、演算増幅器と、帰還抵抗とで構成される反転増幅回路を用い、
上記利得制御信号出力手段からの利得制御信号に応じて上記入力抵抗の抵抗値を段階的に切替制御すること
を特徴とする請求項１記載の信号増幅装置。
【請求項６】
受信信号を選局部にて選局して、信号増幅部により増幅し、復調回路により復調するチューナ装置において、
上記信号増幅部は、
上記選局部からの信号が供給され、利得が離散値をとって段階的に変化する第１の可変利得増幅手段と、
上記第１の可変利得増幅部からのアナログ信号をデジタル信号に変換するアナログ／デジタル変換手段と、
上記アナログ／デジタル変換手段からのデジタル信号の利得を可変制御する第２の可変利得増幅手段と、
上記第２の可変利得増幅手段からの出力信号のレベルを検出して利得制御信号を出力する利得制御信号出力手段とを有し、
上記利得制御信号出力手段からの利得制御信号を上記第１、第２の可変利得増幅手段に送って各可変利得増幅手段の利得を制御すること
を特徴とするチューナ装置。
【請求項７】
上記利得制御信号出力手段は、上記選局部における受信信号の電界強度を示すデータに応じて、上記第２の可変利得増幅手段が受け持つ利得制御範囲の大小を切替制御することを特徴とする請求項６記載のチューナ装置。
【請求項８】
上記利得制御信号出力手段は、上記復調回路における復調性能を示すデータに応じて、上記第２の可変利得増幅手段が受け持つ利得制御範囲の大小を切替制御することを特徴とする請求項６記載のチューナ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、利得可変幅が広い自動利得制御増幅器に用いられる信号増幅装置及び該信号増幅装置を用いたチューナ装置に関するものである。
【背景技術】
【０００２】
入力信号レベルの変化に対して出力信号レベルを一定に保つような自動利得制御増幅器は、種々の用途に用いられているが、このような自動利得制御増幅器の回路をＩＣ（集積回路）内において構成する場合、可変利得増幅回路の構成方法としては、主として次の２通りの方法が考えられている。
【０００３】
すなわち、第１の方法は、入力信号を信号電流に変換し、その信号電流を増減させる方法であり、第２の方法は、出力信号の増幅度を決定する負荷抵抗を可変して出力レベルを変える方法である。上記第１の方法は、アナログ回路に多く応用されており、上記第２の方法の場合は、利得が段階的に可変されるので、ＭＯＳトランジスタを用いた回路に使用されることが多い。
【０００４】
上記第１の方法は、バイポーラ接合トランジスタ（ＢＪＴ）で比較的簡単に構成できるものであり、基本構成の一例を図１４に示す。この図１４において、ＮＰＮ型のトランジスタ１０１、１０２の各エミッタが共通接続されて電流源１０３に接続されており、トランジスタ１０１、１０２の各ベース間に制御信号電圧Ｖｃが印加されている。トランジスタ１０１、１０２の各コレクタに供給される電流をそれぞれＩ１、Ｉ２とし、電流源１０３を流れる電流を２・Ｉ０とするとき、各電流Ｉ１、Ｉ２、Ｉ０及び制御信号電圧Ｖｃの間には、次のような関係が成立している。
【０００５】
【数１】
2009077298.tif 000003
【０００６】
この式から明らかなように、各電流Ｉ１、Ｉ２は、制御信号電圧Ｖｃにより電流値が大きく変化することになる。
【０００７】
次に、上記第２の方法は、通常ＭＯＳトランジスタをスイッチ素子として用いるものであり、増幅器の入力側の電圧−電流変換部あるいは増幅器の出力側の電流−電圧変換部に使用される負荷抵抗を段階的に可変するものであって、利得はリニア（アナログ的）に変化するものでなく離散的（デジタル的、段階的）に変化することになる。
【０００８】
図１５は、この第２の方法による可変利得増幅回路の一例を説明するためのものである。図１５の（Ａ）は、可変利得増幅回路の基本構成の一例を示す回路図であり、入力信号電圧Ｖinが供給される入力端子１１１は、入力側の電圧−電流変換部となる抵抗１１２を介して演算増幅器１１３の非反転入力端子（−端子）に接続され、演算増幅器１１３の非反転入力端子（＋端子）は基準電位、例えば接地電位に接続され、反転入力端子（−端子）と演算増幅器１１３の出力端子１１４との間には、出力側の電流−電圧変換部となる負荷抵抗回路１２０が接続されている。この負荷抵抗回路１２０は、その値（負荷抵抗値Ｒｄ）が段階的（離散的、デジタル的）に変化するものであり、抵抗１２１ａ及びスイッチ１２２ａの直列接続回路と、抵抗１２１ｂ及びスイッチ１２２ｂの直列接続回路と、・・・、抵抗１２１ｎ及びスイッチ１２２ｎの直列接続回路とが、それぞれ並列接続されて構成されている。負荷抵抗回路１２０の各スイッチ１２２ａ、１２２ｂ、・・・、１２２ｎは、端子１２３からの切換制御信号（Control-Bit）により切換制御され、負荷抵抗回路１２０の抵抗値が段階的に変化することにより、図１５の（Ｂ）に示すように、利得が段階的（離散的、デジタル的）に変化する。
【０００９】
上記第１の方法の従来例を特許文献１に、また上記第２の方法の従来例を特許文献２にそれぞれ示す。
【００１０】
【特許文献１】特開平９−２４６８９７号公報
【特許文献２】特開２００３−２７３６７４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ところで、上記第１の方法の場合には、入力信号を信号電流に変換し、それ自体を絞る動作が初段で行われることが多いため、利得を絞る領域で信号のＳＮ比の悪化が著しい。また、利得を可変する際に使用するトランジスタの動作状態が、利得を絞る時と増幅するときとで大きく異なるため、大きな（広範囲の）利得可変幅を得ようとする場合、歪みが生ずる。
【００１２】
また、上記第２の方法の場合には、自動利得制御が段階的に行われる可変される最小の幅（ステップ）の利得変動範囲で利得振動してしまうことになる。また、利得変化をなるべくスムーズに（連続的に）行わせるためには非常に多くの段階数を要することになる。すなわち、上記第２の方法では、利得が離散的に変化するため利得可変の連続性が失われ、これを回避するためには切換段数を無限に大きくしなければならない。
【００１３】
ここで、本願発明者が先に提案した特願２００６−０６３１１８号の明細書及び図面においては、利得が離散値をとって段階的に変化する離散可変利得増幅部と、利得が連続的に変化するリニア可変利得増幅部とを融合することで、利得可変範囲を広くとりながら、連続的な利得変化が得られるような信号増幅装置を提供している。
【００１４】
しかしながら、アナログ的なリニア可変利得増幅部では、温度変動及び製造時のプロセスパラメータのばらつき等により、ゲインのコントロール係数及び制御範囲が常に一定でないため、段階的な離散可変利得増幅部との組み合わせにおいて、不連続点が生じてしまう懸念があり、これを防止するために、離散可変利得増幅部の離散的に変化する利得の隣接するステップ間での利得のオーバーラップが必要となったり、離散的に変化する利得のステップ数を増やす必要があったりするため、さらなる改善が求められている。
【００１５】
本発明は、上述したような実情に鑑みてなされたものであって、利得可変範囲を広くとりながら、連続的な利得変化が得られると共に、利得制御の効率向上及び性能向上を実現し得るような信号増幅装置及び該信号増幅装置を用いたチューナ装置を提供することを目的とするものである。
【課題を解決するための手段】
【００１６】
上述の課題を解決するために、本発明は、入力信号が供給され、利得が離散値をとって段階的に変化する第１の可変利得増幅手段と、上記第１の可変利得増幅部からのアナログ信号をデジタル信号に変換するアナログ／デジタル変換手段と、上記アナログ／デジタル変換手段からのデジタル信号の利得を可変制御する第２の可変利得増幅手段と、上記第２の可変利得増幅手段からの出力信号のレベルを検出して利得制御信号を出力する利得制御信号出力手段とを有し、上記利得制御信号出力手段からの利得制御信号を上記第１、第２の可変利得増幅手段に送って各可変利得増幅手段の利得を制御することを特徴とする。
【００１７】
ここで、上記第１の可変利得増幅手段として、入力抵抗と、演算増幅器と、帰還抵抗とで構成される反転増幅回路を用い、上記利得制御信号出力手段からの利得制御信号に応じて上記帰還抵抗及び上記入力抵抗の少なくとも一方の抵抗値を段階的に切替制御することことが好ましい。
【００１８】
次に、本発明に係るチューナ装置は、上記目的を達成するため、受信信号を選局部にて選局して、信号増幅部により増幅し、復調回路により復調するチューナ装置において、上記信号増幅部は、上記選局部からの信号が供給され、利得が離散値をとって段階的に変化する第１の可変利得増幅手段と、上記第１の可変利得増幅部からのアナログ信号をデジタル信号に変換するアナログ／デジタル変換手段と、上記アナログ／デジタル変換手段からのデジタル信号の利得を可変制御する第２の可変利得増幅手段と、上記第２の可変利得増幅手段からの出力信号のレベルを検出して利得制御信号を出力する利得制御信号出力手段とを有し、上記利得制御信号出力手段からの利得制御信号を上記第１、第２の可変利得増幅手段に送って各可変利得増幅手段の利得を制御することを特徴とする。
【発明の効果】
【００１９】
本発明によれば、段階的に利得を制御する２個の可変利得増幅手段とアナログ／デジタル変換手段とを組み合わせ利得を制御することで、受信性能を劣化させるアナログ的な利得制御を用いることなく利得制御が可能となり、可変利得増幅手段で使用するアナログ素子の変動によるばらつきを数パーセント以内に抑えることで、ゲインのオーバーラップを最小にして段階的利得制御の効率を向上できる。さらに、受信状態によりゲイン変動が頻繁に起こるときに、内部回路の制御方法を切り替えることで、受信性能の劣化を回避することができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。
【００２１】
本発明の実施の形態に用いられる信号増幅装置は、段階的に利得を可変する離散可変利得増幅部を２個と、Ａ／Ｄ（アナログ／デジタル）変換器（ＡＤＣ）とを組み合わせることで構成しており、デジタル放送受信機のチューナ部及びデジタル変復調回路のフロントエンド部に適応することで、受信電界強度の変動が大きい場合でもアナログ的な利得可変を行わず、後段のデジタル信号処理でのゲイン制御範囲を変動させることで吸収して、段階的ステップ切替が頻繁に起こることで生ずるＢＥＲ（ビットエラーレート）の劣化等の発生を回避するものである。
【００２２】
図１は、本発明の実施の形態となる信号増幅装置の構成例を概略的に示すブロック図である。
【００２３】
この図１において、入力端子５１からの入力信号は、利得が段階的に切り替えられる第１の可変利得増幅器３１に送られる。可変利得増幅器３１からの出力は、Ａ／Ｄ（アナログ／デジタル）変換器（ＡＤＣ）３２に送られて、アナログ信号がデジタル信号に変換され、第２の可変利得増幅器３３に送られる。可変利得増幅器３３からの出力信号は、出力端子５２を介して出力されると共に、利得制御信号出力回路３４に送られる。この利得制御信号出力回路３４は、いわゆるＡＧＣ（自動利得制御）回路の制御信号出力部として動作するものであり、第２の可変利得増幅器３３からの出力信号のレベル（振幅）を検出し、この出力信号レベルが最適の一定レベルになるように利得制御信号（コントロール信号）を第２の可変利得増幅器３３に送って、利得（ゲイン）を調整している。また、この利得制御信号出力回路３４は、上述のように第２の可変利得増幅器３３の利得を調整すると共に、この第２の可変利得増幅器３３の利得調整範囲を越える入力に対しては、第１の可変利得増幅器３１の段階的利得制御のステップを切り替えることで、Ａ／Ｄ変換器３２には一定範囲内の信号レベルが入力されるようにしている。
【００２４】
図２は、第１の可変利得増幅器３１の段階的利得制御のステップ切替と、第２の可変利得増幅器３３のレベル調整（利得制御）の様子を示す図であり、横軸は利得制御信号出力回路３４から出力されるコントロール信号を、縦軸には第１の可変利得増幅器３１及び第２の可変利得増幅器３３の総合利得（図１の回路全体のゲイン）をそれぞれ示している。この図２において、第１の可変利得増幅器３１の利得を段階的に、例えば図中のstep１，step２，step３のようにステップを切り替え、各ステップ毎に第２の可変利得増幅器３３の利得を制御してレベル調整するものである。第２の可変利得増幅器３３は、Ａ／Ｄ変換器３２からのデジタル信号を増幅処理するものであり、段階的に利得が切替制御され、この利得の切替幅については、Ａ／Ｄ変換器３２の実効ビット数（ＥＮＯＢ：Effective Number Of Bits）により規定される幅よりも小さくすることで、スムーズなゲイン変化やレベル調整を実現できる。また、図２のゲインのオーバーラップについては、後述するリニア利得制御回路を用いた構成に比べてオーバーラップ範囲を小さくすることができる。
【００２５】
ここで、本発明の実施の形態の信号増幅装置に関連する技術として、本件発明者が先に特願２００６−０６３１１８号の明細書及び図面において提案した信号増幅装置について説明する。この信号増幅装置は、利得が連続的に変化するリニア可変利得増幅部と、利得が離散値をとって段階的に変化する離散可変利得増幅部とを融合することで、利得可変範囲を広くとりながら、連続的な利得変化が得られるようにしたものである。
【００２６】
図３は、上記特願２００６−０６３１１８号の明細書及び図面において提案した信号増幅装置の構成例を示す回路図である。この図３において、入力端子１からの入力信号（Ｖin）は、電圧-電流変換能力がｇm［Ａ／Ｖ］の第一演算増幅器１１を介し、第二演算増幅器１２の反転入力端子（−端子）に送られる。この第二演算増幅器１２の非反転入力端子（＋端子）は基準電位、例えば接地電位に接続され、反転入力端子（−端子）と第二演算増幅器１２の出力端子との間には、電流−電圧変換部に当る負荷抵抗回路２０が接続されている。この負荷抵抗回路２０は、その値（負荷抵抗値Ｒｄ）が段階的（離散的、デジタル的）に変化するものであり、抵抗２１ａ及びスイッチ２２ａの直列接続回路と、抵抗２１ｂ及びスイッチ２２ｂの直列接続回路と、・・・、抵抗２１ｎ及びスイッチ２２ｎの直列接続回路とが、それぞれ並列接続されて構成されている。第二演算増幅器１２からの出力信号は、リニアに利得が制御可能な第三演算増幅器１３に送られ、この第三演算増幅器１３から、出力端子２を介して出力信号（Ｖout）が取り出される。
【００２７】
出力端子２の出力信号（Ｖout）は、レベル検波器１５に送られることにより出力レベル（出力信号の波高値）に応じたコントロール信号が取り出され、第三演算増幅器１３の利得制御端子に送られると共に、コントロール信号電圧判別器１６に送られる。コントロール信号電圧判別器１６からは、アップダウンカウンタ１７をアップカウント（up）、ダウンカウント（down）させる信号、及びカウント動作を停止させるストップ（stop）信号が出力され、アップダウンカウンタ１７に送られ、このアップダウンカウンタ１７からの出力が第二演算増幅器１２の負荷抵抗回路２０に送られる。この負荷抵抗回路２０の負荷抵抗値Ｒｄは、アップダウンカウンタ１７からの出力により段階的に値が切換制御され、この負荷抵抗値Ｒｄに変化に応じて、第二演算増幅器１２の利得も段階的（離散的、デジタル的）に切換制御される。第三演算増幅器１３は、リニアに（アナログ的に）利得が可変制御されるものであり、その可変幅が±ΔＧa（ｄＢ）で、固定の増幅度がＧa（ｄＢ）であるとするとき、トータルの利得は｛Ｇa±ΔＧa｝（ｄＢ）となる。
【００２８】
ここで、図３の信号増幅装置において、第一演算増幅器１１と第二演算増幅器１２とで、利得が離散値をとって段階的に変化する離散可変利得増幅部が構成され、この離散可変利得増幅部に直列に、利得が連続的に変化するリニア可変利得増幅部としての第三演算増幅器１３が接続され、第三演算増幅器１３からの出力信号のレベルを検出して比較レベルとしての基準電圧Ｖrefとの差分に応じたコントロール信号を出力して上記リニア可変利得増幅部の利得を制御するコントロール信号出力手段としてのレベル検波器１５が設けられ、離散可変利得増幅部の可変利得範囲に応じて設定されるコントロール信号の設定範囲に対して、コントロール信号が該設定範囲から外れるとき上記離散可変利得増幅部の利得を切換制御する利得切換制御手段として、コントロール信号電圧判別器１６及びアップダウンカウンタ１７が設けられている。コントロール信号出力手段であるレベル検波器１５は、第三演算増幅器１３からの出力信号の波高値が基準電圧Ｖrefより高いとき上記リニア可変利得増幅部としての第三演算増幅器１３の利得を下げる方向に、また第三演算増幅器１３からの出力信号の波高値が基準電圧Ｖrefより低いとき第三演算増幅器１３の利得を上げる方向に制御するコントロール信号を出力する。
【００２９】
この図３に示すような信号増幅回路において、入力（入力信号電圧）Ｖinに対する出力（出力信号電圧）Ｖoutは、次の式で表現される。
【００３０】
【数２】
2009077298.tif 000004
【００３１】
上記数２の式で表現された出力Ｖoutは、そのままレベル検波器１５に送られて、その振幅（波高値）が調べられる。すなわち、このレベル検波器１５は、出力信号の波高値を検出するものであり、同時にその波高値をＤＣ電位として得ている。同時にレベル検波器１５には、出力信号の波高値と比較される基準電位（目標電圧、比較電圧）Ｖrefが端子５を介して供給されており、この基準電位Ｖrefに対して、出力信号の波高値（ＤＣ電位）の高低を判別し、その差分に応じたコントロール信号を出力する。ここで、レベル検波器１５からのコントロール信号に対する第三演算増幅器１３の利得変動及びコントロール信号電圧判別器１６の判別出力を図４の（Ａ）及び（Ｂ）にそれぞれに示し、出力信号の波高値に対してレベル検波器１５が出力するコントロール信号を図５に示す。レベル検波器１５には時定数回路１９が接続されており、出力信号の波高値の変化に対して時定数Ｔ１をもってコントロール信号が変化する。レベル検波器１５からのコントロール信号は、第三の演算増幅器１３及びコントロール信号電圧判別器１６に送られる。第三演算増幅器１３は、このコントロール信号に応じて、上述したようにリニアに（アナログ的に）利得が可変制御される。
【００３２】
コントロール信号電圧判別器１６は、図４の（Ｂ）に示すように、レベル検波器１５からのコントロール信号の電圧を、第１、第２の閾値Ｖth-h、Ｖth-l（ただしＶth-h＞Ｖth-l）で識別（判別、弁別）し、アップダウンカウンタ１７をアップ／ダウンカウントさせるup／down信号、及びカウント動作を停止（ストップ）状態にするstop信号に変換して出力する。具体的には、コントロール信号の電圧が第１の閾値Ｖth-hより高くなるときup信号を、第１、第２の各閾値Ｖth-h〜Ｖth-lの間にあるときstop信号を、第２の閾値Ｖth-lより低くなるときdown信号をそれぞれ出力する。このコントロール信号電圧判別器１６からの出力信号により、アップダウンカウンタ１７のカウント動作が制御され、アップダウンカウンタ１７からの出力により第二演算増幅器１２の利得が段階的に切換制御される。
【００３３】
すなわち、コントロール信号電圧判別器１６からは、レベル検波器１５から閾値Ｖth-hを超えて高いコントロール信号が供給されると、第二演算増幅器１２の利得を１段階（１Step）上げるようにup信号が出力され、また、レベル検波器１５から閾値Ｖth-lより低いコントロール信号が供給されると、第二演算増幅器１２の利得を１段階（１Step）下げるようにDown信号が出力される。さらに、コントロール信号が閾値Ｖth-hとＶth-lとの間にある場合は不感帯となり、up／down信号のいずれも出力されず、同時にカウンタを停止するstop信号が出力されるようになっている。
【００３４】
ここで、アップダウンカウンタ１７には、そのカウント動作の速度を決めるクロック信号ＣＬＫがクロック入力端子７を介して供給されている。このクロック信号ＣＬＫの周期Ｔ２は、上記レベル検波器１５からコントロール信号を出力するときの時定数Ｔ１に比較して十分大きく（Ｔ１＜＜Ｔ２）設定されている。
【００３５】
次に、図６を参照しながら、第二演算増幅器１２がある固定された利得内でコントロール制御される場合の利得制御動作を説明する。この図６は、第二演算増幅器１２がある固定された利得の段階（Step）にある状態を示しており、利得制御動作が完了して定常状態になるポイントがＣ点であるとする。この時、たまたまコントロール信号がＡ点にあったとすると、これは目的よりも増幅器全体が大きな利得になっていることを示す。この状態では、出力レベル（出力信号の波高値）が上記基準電圧Ｖrefより高くなっていることになるから、上記図５より、レベル検波器１５は上記コントロール信号の電圧を、上記時定数Ｔ１をもって、低い値に変更しようとする。従って、図６のＡ点にあった電圧は下がり始め、Ｃ点の方向に向かう。このときの速度は、上記時定数回路１９の時定数で決まるものである。Ｃ点に向かったコントロール電圧は、Ｃ点を過ぎてＢ点まで行ってしまったとすると、これは目的よりも増幅器全体が小さな利得になっていることになる。この状態は、出力信号の波高値が上記基準電圧Ｖrefより低くなっていることに相当する。従って、レベル検波器１５は、そのコントロール電圧を、図５に示すように高い値に変更しようとする。従って、図６のＢ点にあった電圧は上がり始め、Ｃ点の方向に向かう。以上の動作を繰り返し、最終的にコントロール信号電圧はＶrefに波高値が落ち着くまで続けられ、動作は安定し、最終的にコントロール電圧はＣ点に落ち着くのである。この時の、第三演算増幅器１３の利得可変動作がゆっくり変わるようにするための時定数Ｔ１は、図３の時定数回路１９によって決定される。この時定数回路１９は、殆どの場合、コンデンサを用いる積分器型のＬＰＦ（ローパスフィルタ）であり、その値は実際の使い込みで決めることが多い。なぜならば、この時定数の設定で利得制御の応答速度が決まるからである。
【００３６】
次に、図７を参照しながら、第二演算増幅器１２がその段階的な利得を切り換えるように変化しながら利得制御を行う場合の動作を説明する。
【００３７】
上記数２の式に示すように、第三演算増幅器１３は、｛Ｇa±ΔＧa｝ｄＢの範囲で利得が変化するものである。今、初期状態でコントロール信号電圧がＰ点にあり、最終的な定常状態はＫ点とする。ここで、第二演算増幅器１２の離散的に切り換えられる利得の段階（Step）の番号として、上記初期状態をｊ、すなわち第二演算増幅器１２の利得が第ｊ段階（Stepｊ）にあるものとする。これは、図７のＰ点のときの第二演算増幅器１２の利得が第ｊ段階（Stepｊ）にあることになり、Ｋ点は第二演算増幅器１２の利得が第ｊ−１段階（Stepｊ−１）にある状態に相当する。
【００３８】
先ず、コントロール信号電圧がＰ点にあるということは、出力信号の波高値が上記基準電圧Ｖrefより高いことになる。従って、レベル検波器１５は、第三演算増幅器１３の利得を最も小さな状態である｛Ｇa−ΔＧa｝ｄＢにまで絞り込もうとし、上記時定数Ｔ１で演算増幅器の利得を極力絞るようにコントロール信号を出力し続ける。また同時に、コントロール信号電圧が閾値Ｖth-hを超えているため、コントロール信号電圧判別器１６から、第二演算増幅器１２をさらに高い利得の段階へ切換制御するup信号が出力され、アップダウンカウンタ１７に供給される。
【００３９】
これに対してアップダウンカウンタ１７は、クロック入力端子７を介して供給されるクロック信号ＣＬＫの周期Ｔ２でカウント動作し、上記up信号は、次のクロック信号ＣＬＫが入力されるタイミングまで無視される。この周期Ｔ２は、上記レベル検波器１５からのコントロール信号の時定数Ｔ１より十分に大きい（Ｔ１＜＜Ｔ２）ことから、この時定数Ｔ１で利得が制御される第三演算増幅器１３は、上記図５のカーブに従いながら、その利得を最も小さな状態である｛Ｇa−ΔＧa｝ｄＢにまで絞り込もうとし、結果として図７のＰ点はＱ点まで移動する。
【００４０】
このＱ点まで移動した時、所望の最終ポイントであるＫ点に対してＱ点はまだ増幅器全体の利得が大きい状態にあるため、出力信号の波高値は基準電圧Ｖrefより大きいことになる。従って、第三の演算増幅器１３はさらに利得を絞る方向にそのコントロール信号を出し続ける。しかしながら、アップダウンカウンタ１７からの出力によって第二演算増幅器１２がその段階（Step）を変えない限り利得は低くならないので、結果としてコントロール信号はＱ点に留まることになる。同時に、図４の（Ｂ）に示すように、コントロール信号判別器１６はdown信号を出し続ける。その時間が長くなり上記周期Ｔ２を超えると、アップダウンカウンタ１７の端子７にクロック信号ＣＬＫが入力される。このクロック信号ＣＬＫによりアップダウンカウンタ１７がカウント動作し、第二演算増幅器１２の利得の段階（この場合は上記第ｊ段階（Stepｊ））を１段階（１Step）下げるように切換制御する。この切換動作は、負荷抵抗回路２０の単純なスイッチ２２ａ、２２ｂ、・・・、２２ｎのオン／オフのため瞬時の動作である。従って、コントロール電圧はその電位を保ったまま第二演算増幅器１２は第ｊ−１段階（Stepｊ−１）の利得の状態（図７のＲ点）に遷移する。
【００４１】
第二演算増幅器１２の利得が第ｊ−１段階（Stepｊ−１）に遷移したポイントＲ点は、所望の最終ポイントであるＫ点に対して増幅器全体の利得が小さい状態にあるため、出力信号の波高値は上記基準電圧Ｖrefより低くなる。よって、コントロール信号はその利得を最も大きな状態である｛Ｇa＋ΔＧa｝ｄＢに向け上昇しようとする。この動作は上記時定数Ｔ１で行われる。つまり、次のクロック信号ＣＬＫが入力される前にコントロール信号は上昇し、先ず、上記閾値Ｖth-lを超える。この時点で図４の（Ｂ）における不感帯に入るため、アップダウンカウンタ１７は動作停止（ストップ）され、第二演算増幅器１２の利得切換はされない。時定数Ｔ１でコントロール信号はゆっくりと上昇し、Ｋ点を通過する。このＫ点を通過すると、出力信号の波高値が基準電圧Ｖrefを超えたことが認識され、第三演算増幅器１３の利得を絞る方向に動作する。Ｋ点を通過したコントロール信号は下がり始めＫ点に向かう。ここでＫ点を再び通過して増幅器全体の利得が所望の利得より低くなってしまうと、コントロール信号は利得を上げる方向に動く。以上の動作を繰り返しながら最終的にコントロール電圧はStepｊ−１のＫ点に落ち着くのである。
【００４２】
以上のようにして、本件発明者が先に提案した図３に示す信号増幅装置は、あるレベルに出力レベルを制御することがリニアなリニア可変利得増幅部（第三演算増幅器１３）と、段階的（離散的）に利得が変化する離散可変利得増幅部（第一、第二演算増幅器１１、１２）との２種類の利得可変回路の融合を持って構成されるものである。このように、リニア可変利得増幅部と離散可変利得増幅部との融合された動作により、自動利得制御回路は目的の利得を得ることができるものである。
【００４３】
上記図６、図７から分かるように、リニア利得可変幅は一定であり、同時にそれをコントロールする信号電圧の範囲も一定である。このことはリニア利得可変回路を構成する素子のバイアス状態が大きく変化することが無いことを意味し、歪みを抑えることができる点で非常に有効である。
【００４４】
上記図７は、段階的に利得の変化する離散可変利得増幅部（第一、第二演算増幅器１１、１２）の上記段階的な変化（Step変化）の間を、リニアな可変利得をもつリニア可変利得増幅部（第三演算増幅器１３）の利得制御曲線でスムーズに繋げたものである。ここで、図７と同様なコントロール曲線において、図８に示すように、第ｊ段階（Stepｊ）と第ｊ−１段階（Stepｊ−１）との間隔（Ｇd）が、上記リニアな可変利得範囲の２・ΔＧaより大きな場合を考える。
【００４５】
図８において、Ｋ点が目的とする最終コントロール電圧ポイントとした時に、最初のコントロール電圧ポイントがＰ点であったとする。Ｐ点では利得が大きすぎる。また、Ｐ点は上記閾値Ｖth-hを越えていないので、コントロール電圧は下げる方向に移動する。その電位は下がり続け、閾値Ｖth-lを超える（下回る）。このポイントをＱ点とする。Ｑ点はＶth-lを下回っているため、上記周期Ｔ２のクロック信号ＣＬＫ入力時にアップダウンカウンタ１７が作動し、利得を下げるように第二演算増幅器１２の負荷抵抗回路２０の抵抗値を１段階（１Step）切換制御する。従って、コントロール信号電圧は一気にＲ点に移動する。このＲ点の利得状態では、まだ目指すＫ点に対して十分利得が小さい。従って、離散可変利得増幅部（第一、第二演算増幅器１１、１２）は利得を上げる方向に動作し、Stepｊ−１の曲線上を左方向に上がって行く。上がり続けた結果コントロール信号はＳ点に達し上記閾値Vth-hを超える（上回る）。これにより、上記周期Ｔ２のクロック信号ＣＬＫ入力時にアップダウンカウンタ１７が作動し、利得を上げるように第二演算増幅器１２の負荷抵抗回路２０の抵抗値を１段階（１Step）切換制御して、利得を一つ上の第ｊ段階（Stepｊ）に遷移させ、Ｔ点に達する。Ｔ点の利得は求めているＫ点より高い利得であるため、Ｑ点方向にコントロール信号が移動しＱ点に達する。これ以降は先に述べたように同じルーチンを繰り返すようになり、いつまでも安定したポイントに達することができないことになる。この原因は最初に設定した条件がよくないためである。この点を考慮し、リニア可変利得増幅部と離散可変利得増幅部との融合による利得制御回路の条件は、
２・ΔＧa ≧ Ｇd
のように表現される。この式において、２・ΔＧaはリニア可変利得の幅であり、Ｇdは段階的に可変する利得の１段階（１Step）当りの変化量である。上式が満たされないと、先に説明したように利得制御ループが安定しない状態を引き起こすことになる。
【００４６】
また、図３に示す信号増幅装置において、上記コントロール電圧が、上限、下限の２種類の閾値（Ｖth-h、Ｖth-l）の間にある場合に、上述したようにアップダウンカウンタ１７のカウンタ動作を停止する信号（stop信号）を出力し、アップダウンカウンタ１７を停止する機能を有している。すなわち、アップダウンカウンタ１７が動作しているときは、離散可変利得増幅部の第二演算増幅器１２が上記利得を段階的（離散的）に切り換える動作をしようとしているときであり、アップダウンカウンタ１７が停止しているときは、リニア可変利得増幅部（第三演算増幅器１３）のみが動作しているときである。この様に、カウンタを用いて離散可変利得増幅部、リニア可変利得増幅部の動作時間を制御することにより、無駄な消費電流を流さないことができると共に不要輻射を極力防ぐことができる。
【００４７】
さらに、図３に示す信号増幅装置は、離散可変利得増幅部とリニア可変利得増幅部との二種類の増幅器を有する構成を有しているものであり、それぞれが所定の時定数（上記Ｔ２、Ｔ１）を持って動作するものである。すなわち、リニアな可変利得増幅部は時定数Ｔ１を有する第三演算増幅器１３であり、離散的に利得を可変する増幅部の主要部は、時定数Ｔ２を有する第二演算増幅器であって、Ｔ１＜＜Ｔ２の関係を有することが好ましい。
【００４８】
以上説明したような本件発明者が先に提案した図３に示す信号増幅装置によれば、リニア利得可変幅が狭い範囲で良いため、構成素子のバイアス状態が利得を上げるときと下げるときとであまり大きく変化しないため歪みや、ＮＦを良好に保ったまま利得制御が行える。また、段階的（離散的）な利得可変とリニアな利得可変の組み合わせのため、利得可変範囲を従来に比して広くとることが容易に実現ででる。また、ＭＯＳトランジスタのようなスイッチ動作に強く、リニア動作に弱い素子を利得制御回路に使用する場合に有利な回路を提供することができる。また、カウンタは必要に応じて動作を停止するため無駄な消費電力を避けることができる。また、段階的な利得可変とリニアな利得可変の組み合わせのため、従来のアナログ的な利得可変制御回路に比べて大きな利得可変幅を実現でき、特に、低消費で大きな可変幅を実現できる。さらに、段階的な利得可変とリニアな利得可変の組み合わせのため、段階的に変化する利得部分のステップ数、あるいはそれを制御するビット数が少なくてすむ。
【００４９】
ところで、上述したような本件発明者が先に提案した図３に示す信号増幅装置においては、アナログ的なリニア可変利得増幅部（第三演算増幅器１３）を用いており、温度変動及び製造時のプロセスパラメータのばらつき等により、ゲインのコントロール係数及び制御範囲が常に一定でないため、段階的な離散可変利得増幅部（第一、第二演算増幅器１１、１２）との組み合わせにおいて、不連続点が生じてしまう懸念がある。これを防止するために、離散可変利得増幅部の離散的に変化する利得の隣接するステップ間での利得のオーバーラップが必要となったり、離散的に変化する利得のステップ数を増やす必要があり、このため各ステップあたりの可変利得範囲が狭くなってしまい、所望の利得制御範囲をカバーするために段階的な離散可変利得増幅部のステップ数をより増やす必要があり、回路の冗長度が大きくなり、回路規模の増大を招いてしまう。また、デジタル放送受信機のチューナ部及びデジタル変復調回路のフロントエンド部への適応を考えた場合、受信電界強度の変動が大きい場合は、アナログ的なリニア可変利得増幅部の制御範囲内でのゲイン制御が収まらなくなり、段階的な離散可変利得増幅部のステップの切替が頻繁に起こることなり動作の不連続が発生し、ステップの切替時にＢＥＲ（ビットエラーレート）の劣化等のエラーが発生してしまう。
【００５０】
このような点を考慮し、本発明の実施の形態においては、上記図１に示すような構成の信号増幅装置を提案したものである。
【００５１】
この図１の構成において、第１の可変利得増幅器３１にて利得を段階的に切り替え、Ａ／Ｄ（アナログ／デジタル）変換器３２にて、アナログ信号をデジタル信号に変換し、第２の可変利得増幅器３３では、後段に接続される回路にて最適な信号レベルになるように、利得制御信号出力回路３４にてレベル調整を行う。利得制御信号出力回路３４では、第２の可変利得増幅器３３のゲイン（利得）を調整する一方、第２の可変利得増幅器３３のゲイン調整範囲を超えるゲインに対しては、第１の可変利得増幅器３１の段階的利得制御のステップを切り替えることで、Ａ／Ｄ変換器３２には一定範囲内の信号レベルが入力される。
【００５２】
第１の可変利得増幅器３１の段階的利得制御のステップ切替と、第２の可変利得増幅器３３の段階的利得制御のレベル調整については、上記図２と共に説明したように、第１の可変利得増幅器３１のステップをstep１，step２，step３と切替え、その間を第２の可変利得増幅器３３にてレベル調整するものである。
【００５３】
また、この図１の構成におけるゲインのオーバーラップについては、本件発明者が先に提案した上記図３に示す信号増幅装置において懸念されるアナログ素子のばらつきが、一般的に数十パーセントであるのに対して、第１の可変利得増幅器３１の構成要素である抵抗の相対誤差が一般的に数パーセントであり、オーバーラップ範囲を小さくすることができる。
【００５４】
第１の可変利得増幅器３１には、例えば図９に示すような構成を用いることができる。この図９に示す段階的な離散可変利得増幅器は、演算増幅器と抵抗とで構成する反転増幅器において、帰還抵抗部の抵抗、あるいは入力抵抗部の抵抗を、スイッチにてにて切り替えることでゲインを制御するものである。
【００５５】
すなわち、図９の（Ａ）において、入力信号電圧Ｖinが供給される入力端子４１は、入力抵抗４２を介して演算増幅器４３の非反転入力端子（−端子）に接続され、演算増幅器４３の非反転入力端子（＋端子）は基準電位（例えば電源電位）に接続され、反転入力端子（−端子）と演算増幅器４３の出力端子４４との間には、帰還抵抗部４５が接続されている。この帰還抵抗部４５は、その値（抵抗値Ｒsw）が段階的（離散的、デジタル的）に変化するものであり、抵抗及びスイッチの直列接続回路が複数組、互いに並列接続されて構成されている。これは前述した図１５の可変利得増幅回路と同様の構成となっている。入力抵抗４２の抵抗値をＲinとするとき、図９の（Ａ）の可変利得増幅器の利得Gainは、
Gain＝Ｒsw／Ｒin
となる。
【００５６】
図９の（Ｂ）は、入力端子４１と演算増幅器４３の非反転入力端子（−端子）との間の入力抵抗部４６の値（抵抗値Ｒsw）を段階的（離散的、デジタル的）に変化させており、出力端子４４と反転入力端子（−端子）との間の帰還抵抗４７の抵抗値Ｒｏは固定としている。入力抵抗部４６は、抵抗及びスイッチの直列接続回路が複数組、互いに並列接続されて構成されている。この図９の（Ｂ）の可変利得増幅器の利得Gainは、
Gain＝Ｒｏ／Ｒsw
となる。
【００５７】
図１の第１の可変利得増幅器３１の構成は、図９の例に限定されず、例えば、入力抵抗部及び帰還抵抗部の両方をスイッチで切り替える構成としてもよい。
【００５８】
次に、図１に示すような信号増幅装置をデジタル放送受信機のチューナ部あるいはデジタル変復調回路のフロントエンド部に適用した具体例について、図１０を参照しながら説明する。
【００５９】
この図１０において、アンテナ等で受信され入力端子５６を介して供給された受信信号は、低雑音増幅器（ＬＮＡ）３５にて増幅され、掛け算器（ＭＩＸ）３６にて、局部発振器３８からの局部発振周波数の信号と掛け合わされ、所望の周波数を選局されてＩＦ周波数に変換され、フィルタ３７にて不要周波数成分を除去された後、図１に示した信号増幅装置の第１の可変利得増幅器（ＶＧＡ）３１に送られる。この第１の可変利得増幅器（ＶＧＡ）３１で段階的に利得制御され、Ａ／Ｄ変換器（ＡＤＣ）３２にてアナログ信号がデジタル信号に変換され、第２の可変利得増幅器３３に送られる。可変利得増幅器３３からの出力信号は、利得制御信号出力回路３４に送られると共に、復調回路３９に送られてデジタル復調される。利得制御信号出力回路３４は、利得制御信号（コントロール信号）を第２の可変利得増幅器３３に送って、復調回路３９の入力レベルを一定とするように調整すると共に、上述のように第１の可変利得増幅器３１の利得を段階的に切替制御する。また、利得制御信号出力回路３４は、低雑音増幅器（ＬＮＡ）３５から受信信号の電界強度を示すデータをもらい、復調回路３９からＢＥＲ（ビットエラーレート）、ＭＥＲ（変調エラーレート）、ＰＥＲ（パケットエラーレート）等の復調性能を示すデータをもらうことで、後述するようなステップの切替が頻繁に生じることにより発生する受信性能の劣化を回避するようにゲイン制御を実行することができる。復調回路３９からの復調出力は、出力端子５７を介して取り出される。
【００６０】
ここで、本発明の実施の形態の信号増幅装置を、図１０のようにデジタル放送受信機のチューナ部に適用したシステムにおいて、受信電界強度の変動が大きい場合の対応制御方法について、図１１を参照しながら説明する。
【００６１】
図１１の（Ａ）では、通常の受信状態のモードにおいて、上記第１の可変利得増幅器３１の段階的制御により、利得（ゲイン）をstep１，step２，step３と大きく切り替えて、その間を上記第２の可変利得増幅器３３により利得制御し、全体の利得（ゲイン）をつなぐようにしている。
【００６２】
これに対して、受信電界強度の変動が大きく、通常の想定している第１の可変利得増幅器３１の利得の段階（ステップ）の切替範囲を超えてステップ切替が頻繁に起こる場合には、図１１の（Ｂ）に示す変形モードのように、例えばstep２についての上記第２の可変利得増幅器３３の受け持つ段階的利得制御範囲を大きくとるようにし、ステップの切替が頻繁に起こらないようにすることで、対応できる。
【００６３】
このように、受信電界強度の変動が大きい場合でも、アナログ的な利得可変を行わず、後段の第２の可変利得増幅器３３のデジタル信号処理でのゲイン制御範囲を変動させることで吸収することにより、段階的ステップ切替が頻繁に起こることで生ずるＢＥＲの劣化等のエラーの発生を回避するものである。
【００６４】
ここで、ステップの切替が頻繁に起こっているかどうかは、例えば上記利得制御信号出力回路３４のステップ切替の回数をある一定時間内でカウントすることにより、判別することが可能である。また、受信電界強度そのものをモニタすることや、ＢＥＲ（ビットエラーレート）、ＭＥＲ（変調エラーレート）、ＰＥＲ（パケットエラーレート）等の復調性能をモニタすることで、システムとして制御することも可能である。
【００６５】
上述したような本発明の実施の形態によれば、段階的に利得を制御する２個の可変利得増幅器３１、３３とＡ／Ｄ変換器３２とを組み合わせ利得を制御することで、受信性能を劣化させるアナログ的な利得制御を用いることなく利得制御を可能とできる。また、可変利得増幅器で使用するアナログ素子の変動によるばらつきを数パーセント以内に抑えることで、ゲインのオーバーラップを最小にして段階的利得制御の効率を向上できる。さらに、受信状態によりゲイン変動が頻繁に起こるときに、内部回路の制御方法を切り替えることで、受信性能の劣化を回避することができる。
【００６６】
次に、図１２は、上記図１の信号増幅装置の変形例として、Ａ／Ｄ変換器３２をビット数切替タイプのＡ／Ｄ変換器３６に置き換えた構成を示している。
【００６７】
この図１２に示す構成において、利得制御信号出力回路３４は、信号の振幅の大小の変化を見て、ビット数切替タイプのＡ／Ｄ変換器３６のビット数を選択制御するようにしている。例えば、８ｂｉｔと９ｂｉｔのビット数切替機能を有するＡ／Ｄ変換器３６の場合に、振幅の変化が大きく微小振幅と大振幅が頻繁に起こる場合は、利得制御信号出力回路３４によりＡ／Ｄ変換器３６以降のビット数を９ｂｉｔにして量子化雑音の影響を抑圧するようにし、一方振幅変化が少ない場合は８ｂｉｔにして、消費電力を抑えることができる。このように、ビット数切替タイプのＡ／Ｄ変換器３６を用いることにより、入力信号の状態によって精度を動的に切り替えることができる。
【００６８】
次に、図１３は、上記図１の信号増幅装置の他の変形例として、Ａ／Ｄ変換器３２を入力範囲切替タイプのＡ／Ｄ変換器３７に置き換えた構成を示している。
【００６９】
この図１３に示す構成において、利得制御信号出力回路３４は、信号の振幅の大小の変化を見て、Ａ／Ｄ変換器３７以降の入力範囲を選択制御するようにしている。例えば、Ａ／Ｄ変換器３７が０．５Ｖppと１．０Ｖppの入力範囲切替機能を有する場合に、振幅の変化が大きく微小振幅と大振幅が頻繁に起こる場合は、 利得制御信号出力回路３４は、Ａ／Ｄ変換器３７の入力範囲を１．０Ｖppにしてダイナミックレンジを拡大して、歪の影響を抑圧できる。一方振幅変化が少ない場合は０．５Ｖppにして、消費電力を抑えることができ、入力信号の状態によって精度を動的に切り替えることができる。
【００７０】
なお、本発明は上述した実施の形態のみに限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。
【図面の簡単な説明】
【００７１】
【図１】本発明の実施の形態となる信号増幅装置の概略構成を示すブロック図である。
【図２】本発明の実施の形態における２つの可変利得増幅器のステップ切替とレベル調整の様子を示す図である。
【図３】本発明の説明に供する信号増幅装置の構成例を示す回路図である。
【図４】レベル検波器１５からのコントロール信号に対して、第三演算増幅器１３の利得変動（Ａ）、及びコントロール信号電圧判別器１６からの出力（Ｂ）を示す図である。
【図５】出力信号の波高値に対するコントロール信号を示す図である。
【図６】第二演算増幅器の利得が一定のときの動作を説明するための図である。
【図７】第二演算増幅器の利得が切り換えられるときの動作を説明するための図である。
【図８】第二演算増幅器の利得が切り換えられるときの他の例の動作を説明するための図である。
【図９】本発明の実施の形態に用いられる段階的な離散可変利得増幅器の構成の具体例を示すブロック図である。
【図１０】本発明の実施の形態となる信号増幅装置をデジタル放送受信機のチューナ部に適用した具体例を示すブロック図である。
【図１１】受信電界強度の変動が大きい場合の対応制御方法を説明するための図である。
【図１２】本発明の実施の形態となる信号増幅装置の変形例の概略構成を示すブロック図である。
【図１３】本発明の実施の形態となる信号増幅装置の他の変形例の概略構成を示すブロック図である。
【図１４】入力信号を信号電流に変換しその信号電流を増減させる可変利得増幅回路の例を示す回路図である。
【図１５】出力信号の増幅度を決定する負荷抵抗を可変して出力レベルを変える可変利得増幅回路の例を示す回路図である。
【符号の説明】
【００７２】
１，５１  入力端子、  ２，５２  出力端子、  １１  第一演算増幅器、  １２  第二演算増幅器、  １３  第三演算増幅器、  １５  レベル検波器、  １６  １１  第一演算増幅器、  １７  アップダウンカウンタ、  １９  時定数回路、  ２０  負荷抵抗回路、  ３１  第１の可変利得増幅器、  ３２  Ａ／Ｄ変換器、  ３３  第２の可変利得増幅器、  ３４  利得制御信号出力回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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