(57)【要約】【課題】所望の特性の層をより良好に確保できる多層浮遊ゲート不揮発性メモリデバイスを提供する。【解決手段】本発明は、異なる導電性または半導電性の材料で構築された少なくとも２つの層（１ａ，１ｂ）を含む浮遊ゲートを持つ浮遊ゲート不揮発性メモリセルに関する。浮遊ゲートの少なくとも２つの層は、層間の直接トンネル電流を可能にする所定の厚さを有する中間誘電体層によって分離している。【選択図】図５
2009141354.tif 000002
【特許請求の範囲】
【請求項１】
半導体材料の基板上に少なくとも１つのメモリセルを備えた不揮発性メモリデバイスであって、各メモリセルは、
・前記基板の２つのドープ領域の間にあるチャネル領域（６）と、
・前記チャネル領域の上方にあり、異なる導電性または半導電性の材料で構築された少なくとも２つの層（１ａ，１ｂ）を含む浮遊ゲート（１）と、
・浮遊ゲートを基板から分離する第１絶縁膜（３）であって、１つ又はそれ以上の誘電体材料で構築され、セルの書込みおよび消去時にチャネル領域と浮遊ゲートとの間のトンネル現象によって電荷転送を可能にする所定の特性を有する第１絶縁膜（３）と、
・前記浮遊ゲートの上方にあり、１つ又はそれ以上の導電性または半導電性の材料で構築された制御ゲート（２）と、
・制御ゲートを浮遊ゲートから分離する第２絶縁膜（４）であって、１つ又はそれ以上の誘電体材料で構築され、浮遊ゲートと制御ゲートとの間の電荷転送を抑制するための所定の特性を有する第２絶縁膜（４）と、
・チャネル領域と第１絶縁膜との間のコンタクト面として定義される第１界面（１００）と、
・第１絶縁膜と浮遊ゲートとの間のコンタクト面として定義される第２界面（２００）と、
・浮遊ゲートと第２絶縁膜との間のコンタクト面として定義される第３界面（３００）と、
・第２絶縁膜と制御ゲートとの間のコンタクト面として定義される第４界面（４００）と、を備え、
浮遊ゲートの少なくとも２つの層は、層間の直接トンネル電流を可能にする所定の厚さを有する中間誘電体層によって分離していることを特徴とする不揮発性メモリデバイス。
【請求項２】
中間誘電体層は、０．５〜１．５ｎｍの厚さを有することを特徴とする請求項１記載の不揮発性メモリデバイス。
【請求項３】
基板の半導体材料ならびに浮遊ゲートおよび制御ゲートの材料は、書込み時には、第１界面に沿った最大電子親和力（χＳ）が第３界面に沿った最小仕事関数（φＦＧ，ｔｏｐ）より第１所定量（Ｄ２）だけ小さく、そして消去時には、第２界面での最大仕事関数（φＦＧ，ｂｏｔｔｏｍ）が第４界面での最小仕事関数（φＣＧ）より第２所定量（Ｄ１）だけ小さくなるように選ばれ、前記第１所定量および第２所定量（Ｄ１，Ｄ２）は、セルの書込みおよび消去時に、浮遊ゲートと制御ゲートの間のトンネル現象による電荷転送が、浮遊ゲートと基板の間のトンネル現象による電荷転送と比べて抑制されるように選ばれることを特徴とする請求項１または２記載の不揮発性メモリデバイス。
【請求項４】
浮遊ゲートの材料は、第３界面（３００）での最小仕事関数（φＦＧ，ｔｏｐ）が第２界面（２００）での最大仕事関数（φＦＧ，ｂｏｔｔｏｍ）より大きくなるように選ばれることを特徴とする請求項１または２記載の不揮発性メモリデバイス。
【請求項５】
浮遊ゲートは、第１絶縁膜と接触する第１層（１ｂ）と、第２絶縁膜と接触する第２層（１ａ）とを含み、第１層（１ｂ）の材料はｎ型半導体材料であり、第２層（１ａ）の材料はｐ型半導体材料であることを特徴とする請求項４記載の不揮発性メモリデバイス。
【請求項６】
第２界面（２００）での浮遊ゲートの材料は、半導体基板のバンドギャップと等しいか、これより大きいバンドギャップを持つ半導体材料であることを特徴とする請求項１または２記載の不揮発性メモリデバイス。
【請求項７】
第２界面（２００）での浮遊ゲートの材料は、半導体基板の電子親和力と等しいか、これより大きい電子親和力を持つ半導体材料であることを特徴とする請求項１または２記載の不揮発性メモリデバイス。
【請求項８】
第２界面（２００）での浮遊ゲートの材料および半導体基板の材料は、第１層から半導体基板へのキャリア注入についてのバリアが、半導体基板から第１層へのキャリア注入についてのバリアと等しいか、これより低くなるように選ばれることを特徴とする請求項１または２記載の不揮発性メモリデバイス。
【請求項９】
第２界面（２００）での浮遊ゲートの材料は、基板の半導体材料であることを特徴とする請求項８記載の不揮発性メモリデバイス。
【請求項１０】
第４界面（４００）での制御ゲートの材料は、ｐ型半導体材料であることを特徴とする請求項１または２記載の不揮発性メモリデバイス。
【請求項１１】
制御ゲートおよび浮遊ゲートの重なりが浮遊ゲートおよびチャネルの重なりより大きいことを特徴とする請求項１または２記載の不揮発性メモリデバイス。
【請求項１２】
第３界面は、第２界面より大きい面積を有することを特徴とする請求項１１記載の不揮発性メモリデバイス。
【請求項１３】
浮遊ゲートは、Ｔ字状であることを特徴とする請求項１２記載の不揮発性メモリデバイス。
【請求項１４】
前記の少なくとも１つは、異なる誘電体材料のスタックを含むことを特徴とする請求項１または２記載の不揮発性メモリデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、浮遊ゲート不揮発性メモリデバイスに関する。
【背景技術】
【０００２】
先行技術の浮遊ゲートセル、特に、≦４５ｎｍのＮＡＮＤ型フラッシュメモリ世代では、セル間に延びて、上壁および側壁の両方を介して浮遊ゲートと容量結合する制御ゲートを使用するために、隣接セル間にまだ充分なスペースが存在していた。より大きな結合は、浮遊ゲートの側壁に起因し、及び／又は浮遊ゲートが活性領域の上を延びているために、制御ゲートと浮遊ゲートとの間のより大きなエリアから生ずる。
【０００３】
バイアスが制御ゲートに印加された場合、上側酸化物での電界は下側酸化物のものより小さい。浮遊ゲートから制御ゲートへ流れる電流は抑制され、電荷は浮遊ゲートに蓄積可能になる。従って、従来の浮遊ゲートメモリでは、書込み(programming)及び／又は消去飽和の問題は、結合比率の点で重大ではなかった。
【０００４】
スケーリングの結果、従来の浮遊ゲートＮＡＮＤ型セルは、浮遊ゲート間のスペースが消失しつつあるため、薄い浮遊ゲートを備えた、より平面的な（プレーナ）構造に進化し、隣接セル間の容量性干渉を低減している。これは、結合係数(coupling factor)の損失をもたらし、書込み及び／又は消去飽和の問題を生じさせる。即ち、プレーナ構造の結果、浮遊ゲートから制御ゲートへ流れる電流は、基板から浮遊ゲートへ流れる電流と等しく、そのため浮遊ゲートに蓄積可能な電荷がない。印加バイアスおよび浮遊ゲートに初期保存された電荷とは独立して、セルは電荷中性状態に進化して、閾値ＶＴウインドウがこうしたセルで発現しなくなる。この現象は書込み／消去飽和として知られている。
【０００５】
上側および下側酸化物がＦＮトンネル型で動作するのに充分に厚ければ、上側及び／又は下側酸化物の厚さを変化させても基本的にその状況を変えることはない。そのため、これは、プレーナ構造に起因した側壁容量の無いサブ３２ｎｍ世代のＮＡＮＤ型フラッシュメモリにおいて直面する真の問題である。
【０００６】
他の先行技術は、特開２０００−２９９３９５号であり、下側ｐ型層および上側ｎ型層からなる浮遊ゲートを有する不揮発性メモリセルを開示する。このスタックは、書込み電子がトンネル絶縁膜から遠ざかるように電界を生成すると考えられる。これにより電荷保持は改善されるであろう。
【０００７】
他の先行技術は、米国公開第２００７／０２３５７９３号であり、下側層および上側層からなる浮遊ゲートを有する不揮発性メモリセルを開示しており、浮遊ゲートは、絶縁層によって半導体基板から分離している。下側層および基板の材料は、書込みの際に基板から下側層への注入用バリアを低減しつつ、理想的な状態で、浮遊ゲートから基板への保存電荷のトンネル現象について増加したバリアが形成されるように選択される。このため下側層は、半導体基板のバンドギャップより小さいバンドギャップを有する半導体材料で形成される。
【０００８】
代替として、下側層は、半導体基板の電子親和力より大きい電子親和力を有する材料で形成できる。好ましくは、下側層は、シリコン基板より小さいバンドギャップを有するＧｅ化合物である。スタックは、書込みの際に浮遊ゲートへのキャリア注入を改善し、書込んだメモリセルの電荷保持を改善すると言われている。浮遊ゲートを多層で構築する場合の問題は、完全なデバイス製造後に、所望の特性の層を確保することである。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０００−２９９３９５号公報
【特許文献２】米国公開第２００７／０２３５７９３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明の目的は、所望の特性の層をより良好に確保できる多層浮遊ゲート不揮発性メモリデバイスを提供することである。
【課題を解決するための手段】
【００１１】
本発明によれば、上記目的は、第１請求項の技術的特徴を示す浮遊ゲート不揮発性メモリデバイスで達成される。
【００１２】
ここで使用した「仕事関数」は、フェルミエネルギーと真空準位との間の差、即ち、電子をフェルミエネルギー準位から真空へ移動させるのに要する最小エネルギー（通常、電子ボルトで測定）を意味する。コンタクト金属および半導体は、異なる仕事関数φＭ，φＳをそれぞれ有することができる。
【００１３】
ここで使用した「電子親和力」χＳは、真空準位と伝導帯（ＣＢ）準位との間の差、即ち、電子を基板の一価の負イオンから引き離すのに要するエネルギーを意味することを意図している。
【００１４】
本発明に係る不揮発性メモリデバイスは、半導体材料の基板上に少なくとも１つのメモリセルを備える。各メモリセルは、前記基板の２つのドープ領域の間にあるチャネル領域と、前記チャネル領域の上方にあり、１つ又はそれ以上の導電性または半導電性の材料を含む浮遊ゲートと、浮遊ゲートを基板から分離する第１絶縁膜(dielectric)であって、１つ又はそれ以上の誘電体材料で構築され、セルの書込みおよび消去時にチャネル領域と浮遊ゲートとの間のトンネル現象によって電荷転送を可能にする所定の特性を有する第１絶縁膜と、前記浮遊ゲートの上方にあり、１つ又はそれ以上の導電性または半導電性の材料で構築された制御ゲートと、制御ゲートを浮遊ゲートから分離する第２絶縁膜であって、１つ又はそれ以上の誘電体材料で構築され、浮遊ゲートと制御ゲートとの間の電荷転送を抑制するための所定の特性を有する第２絶縁膜とを備える。
【００１５】
本発明によれば、浮遊ゲートは、異なる半導電性または導電性の材料からなる少なくとも２つの層を含む。これらの層の少なくとも２つの間には、中間層が誘電体材料の中に挿入され、直接的な物理コンタクトを回避している。こうした直接的な物理コンタクトは、複数層、例えば、半導体層と金属層の混合をもたらすであろう。これにより両方の層は、部分的または全体として単一層に融合し、電気的特性で所望の差が存在しないか、ごく僅かに存在する程度にまでになり、例えば、複数層の異なる仕事関数の代わりに１つの仕事関数だけになる。
【００１６】
本発明が好都合である他の顕著な例は、中間の誘電体層によって分離された複数層が異なるドーピングを有するシリコンまたはポリシリコンであり、複数層のドーピングが高い熱履歴(thermal budget)を持つ後続の処理ステップに起因した中間層の混合がない場合である。浮遊ゲートの適切な動作を確保するために、中間の誘電体層は、複数層の間の直接トンネリングを可能にする所定の厚さ、好ましくは、０．５〜１．５ｎｍの厚さを有する。
【００１７】
本発明のメモリデバイスにおいて、セルの第１界面が、チャネル領域と第１絶縁膜との間のコンタクト面として定義される。第２界面は、第１絶縁膜と浮遊ゲートとの間のコンタクト面として定義される。第３界面は、浮遊ゲートと第２絶縁膜との間のコンタクト面として定義される。第４界面は、第２絶縁膜と制御ゲートとの間のコンタクト面として定義される。
【００１８】
好ましい実施形態では、基板の半導体材料ならびに浮遊ゲートおよび制御ゲートの材料は、書込み時には、第１界面に沿った最大電子親和力が第３界面に沿った最小仕事関数より第１所定量だけ小さく、そして消去時には、第２界面での最大仕事関数が第４界面での最小仕事関数より第２所定量だけ小さくなるように選ばれる。これらの第１所定量および第２所定量は、セルの書込みおよび消去時に、浮遊ゲートと制御ゲートの間のトンネル現象による電荷転送が、浮遊ゲートと基板の間のトンネル現象による電荷転送と比べて抑制されるように慎重に選ばれる
【００１９】
そのため、本発明の好ましい実施形態によれば、介在する絶縁膜を備えた界面での材料の所定の選択の結果、浮遊ゲートと制御ゲートの間のトンネル電流は、浮遊ゲートと基板の間のトンネル電流と比べて抑制される。より具体的には、これらの界面での仕事関数が上述したような所定の条件を満たすようにする。
【００２０】
好ましい実施形態では、所定の条件は、少なくとも２つの層、特に、第１絶縁膜と接触する第１層および第２絶縁膜と接触する第２層を含む浮遊ゲートを用いて満たすことができる。当該層が浮遊ゲートの一部、即ち、セルのほぼ導電領域を形成することは、層間の電荷転送が、導電性接続によって、あるいは少なくとも薄い絶縁膜界面を介したトンネル現象によって可能になることを意味するものと理解される。
【００２１】
好ましくは、浮遊ゲートの第１層および第２層の材料は、この場合、第３界面での最小仕事関数が第２界面での最大仕事関数より大きくなるように選ばれる。この追加の条件は、浮遊ゲート層のための可能な材料の選択を制限し、よって主要な条件の達成を促進できる。
【００２２】
好ましい実施形態では、第１層の材料は、ｎ型半導体材料であり、第２層の材料は、ｐ型半導体材料である。
【００２３】
好ましい実施形態では、第１層の材料は、半導体基板のバンドギャップと等しいか、これより大きいバンドギャップを持つ半導体材料である。
【００２４】
好ましい実施形態では、第１層の材料は、半導体基板の電子親和力と等しいか、これより大きい電子親和力を持つ半導体材料である。
【００２５】
好ましい実施形態では、第１層および半導体基板の材料は、第１層から半導体基板へのキャリア注入についてのバリアが、半導体基板から第１層へのキャリア注入についてのバリアと等しいか、これより低くなるように選ばれる。
【００２６】
好ましい実施形態では、第１層および半導体基板は、同じ半導体材料で構築される。
【００２７】
好ましい実施形態では、第４界面での制御ゲートの材料は、ｐ型半導体材料である。
【００２８】
より好ましい実施形態では、浮遊ゲートと制御ゲートの間のトンネル電流は、結合比率に従って、浮遊ゲートと基板の間のトンネル電流と比べてより抑制できる。これらの実施形態では、好ましくは、制御ゲートおよび浮遊ゲートの重なりが浮遊ゲートおよびチャネルの重なりより大きく、及び／又は、第３界面は第２界面より大きい面積を有し、及び／又は、浮遊ゲートはＴ字状である。
【図面の簡単な説明】
【００２９】
本発明について下記の説明および添付図面を用いてより詳しく説明する。
【００３０】
【図１】不揮発性メモリセルの典型例の概略図を示す。
【図２】メモリセルアレイを含む典型的な不揮発性メモリデバイスの抜粋の概略的な平面図を示す。
【図３】図２のラインＢに沿った、デバイスの断面図を示す。
【図４ａ】図２のラインＡに沿った、デバイスの断面図を示す。
【図４ｂ】図２のラインＡに沿った、他のデバイスの断面図を示す。
【図５】本発明の好ましい実施形態に係る二重層浮遊ゲートを備えたメモリセルの図２の直交方向Ｂでの概略断面図を示す。
【図６】本発明の好ましい実施形態に係る二重層浮遊ゲートを備えたメモリセルの図２の直交方向Ａでの概略断面図を示す。
【図７】本発明の好ましい実施形態に係る二重層浮遊ゲートを備えたメモリセルの図２の直交方向Ｂでの概略断面図を示し、チャネル長さ方向に沿って層厚が変化している。
【図８】本発明の好ましい実施形態に係る二重層浮遊ゲートを備えたメモリセルの図２の直交方向Ａでの概略断面図を示し、チャネル幅方向に沿って層厚が変化している。
【図９】本発明の好ましい実施形態に係る二重層浮遊ゲートを備えた他のメモリセルの概略断面図を示し、下側層が上側層を包囲している。
【図１０】本発明の好ましい実施形態に係る二重層浮遊ゲートを備えた他のメモリセルの概略断面図を示し、下側層が上側層を片側で覆っている。
【図１１】本発明の好ましい実施形態に係る二重層浮遊ゲートを備えた他のメモリセルの概略断面図を示し、上側層が下側層を包囲している。
【図１２】本発明の好ましい実施形態に係る二重層浮遊ゲートを備えた他のメモリセルの概略断面図を示し、上側層が下側層を片側で覆っている。
【図１３】本発明の好ましい実施形態に係る多層浮遊ゲートを備えた他のメモリセルの概略断面図を示し、中間導電層が上側層と下側層の間に位置する。
【図１４】本発明の好ましい実施形態に係る多層浮遊ゲートを備えた他のメモリセルの概略断面図を示し、可変厚さの中間導電層が上側層と下側層の間に位置する。
【図１５】本発明の好ましい実施形態に係る多層浮遊ゲートを備えた他のメモリセルの概略断面図を示し、中間導電層が上側層と下側層の間に局所的に位置する。
【図１６】本発明の好ましい実施形態に係る多層浮遊ゲートを備えた他のメモリセルの概略断面図を示し、中間導電層が上側層と下側層の間に局所的に位置する。
【図１７】本発明の好ましい実施形態に係る多層浮遊ゲートを備えた他のメモリセルの概略断面図を示し、中間導電層が上側層と下側層の間に局所的に位置する。
【図１８】本発明の好ましい実施形態に係る多層浮遊ゲートを備えた他のメモリセルの概略断面図を示し、中間導電層が上側層と下側層の間に局所的に位置する。
【図１９】本発明の好ましい実施形態に係る多層浮遊ゲートを備えた他のメモリセルの概略断面図を示し、中間の非導電領域が上側層と下側層の間に位置する。
【図２０】本発明の好ましい実施形態に係る多層浮遊ゲートを備えた他のメモリセルの概略断面図を示し、中間の非導電領域が上側層と下側層の間に位置する。
【図２１】本発明の好ましい実施形態に係る多層浮遊ゲートを備えた他のメモリセルの概略断面図を示し、中間の非導電領域が上側層と下側層の間に位置する。
【図２２】本発明の好ましい実施形態に係る多層浮遊ゲートを備えた他のメモリセルの概略断面図を示し、中間の非導電領域が上側層と下側層の間に位置する。
【図２３】本発明の好ましい実施形態に係る多層浮遊ゲートを備えた他のメモリセルの概略断面図を示し、中間の導電領域および非導電領域が上側層と下側層の間に位置する。
【図２４】本発明の好ましい実施形態に係る多層浮遊ゲートを備えた他のメモリセルの概略断面図を示し、中間の導電領域および非導電領域が上側層と下側層の間に位置する。
【図２５】本発明の好ましい実施形態に係る多層浮遊ゲートを備えた他のメモリセルの概略断面図を示し、中間の導電領域および非導電領域が上側層と下側層の間に位置する。
【図２６】本発明の好ましい実施形態に係る多層浮遊ゲートを備えた他のメモリセルの概略断面図を示し、中間の導電領域および非導電領域が上側層と下側層の間に位置する。
【図２７】本発明の好ましい実施形態に係る多層浮遊ゲートを備えた他のメモリセルの概略断面図を示し、中間の導電領域および非導電領域が上側層と下側層の間に位置する。
【図２８】本発明の好ましい実施形態に係る多層浮遊ゲートを備えた他のメモリセルの概略断面図を示し、中間の導電領域および非導電領域が上側層と下側層の間に位置する。
【図２９】本発明の好ましい実施形態に係るＴ字状浮遊ゲートを備えた他のメモリセルの概略断面図を示す。
【図３０】本発明の好ましい実施形態に係るＴ字状浮遊ゲートを備えた他のメモリセルの概略断面図を示す。
【図３１】本発明の好ましい実施形態に係るＴ字状浮遊ゲートを備えた他のメモリセルの概略断面図を示す。
【図３２】本発明の好ましい実施形態に係るＴ字状浮遊ゲートを備えた他のメモリセルの概略断面図を示す。
【図３３】本発明の好ましい実施形態に係るＴ字状浮遊ゲートを備えた他のメモリセルの概略断面図を示す。
【図３４】本発明の好ましい実施形態に係るＴ字状浮遊ゲートを備えた他のメモリセルの概略断面図を示す。
【図３５】本発明の好ましい実施形態に係るＴ字状浮遊ゲートを備えた他のメモリセルの概略断面図を示す。
【図３６】本発明の好ましい実施形態に係るＴ字状浮遊ゲートを備えた他のメモリセルの概略断面図を示す。
【図３７】本発明の好ましい実施形態に係るＴ字状浮遊ゲートを備えた他のメモリセルの概略断面図を示す。
【図３８】本発明の好ましい実施形態に係る他のメモリセルの概略断面図を示し、制御ゲートの一部が浮遊ゲートと重なっている。
【図３９】本発明の好ましい実施形態に係る他のメモリセルの概略断面図を示し、浮遊ゲートの一部が制御ゲートと重なっている。
【図４０】本発明の好ましい実施形態に係る他のメモリセルの概略断面図を示し、制御ゲートが浮遊ゲートの側壁を部分的に覆っている。
【図４１】本発明の好ましい実施形態に係る他のメモリセルの概略断面図を示し、浮遊ゲートが制御ゲートの側壁を部分的に覆っている。
【図４２】本発明の好ましい実施形態に係る他のメモリセルの概略断面図を示し、浮遊ゲートの上面が上向きに曲がっている。
【図４３】本発明の好ましい実施形態に係る他のメモリセルの概略断面図を示し、浮遊ゲートの上面が下向きに曲がっている。
【図４４】本発明の好ましい実施形態に係る他のメモリセルの概略断面図を示し、浮遊ゲートの下面が上向きに曲がっている。
【図４５】本発明の好ましい実施形態に係る他のメモリセルの概略断面図を示し、浮遊ゲートの下面が下向きに曲がっている。
【図４６】本発明の好ましい実施形態に係る他のメモリセルの概略断面図を示し、浮遊ゲートが基板チャネル領域の側壁を部分的に覆っている。
【図４７】本発明に係る不揮発性メモリデバイスの製造のための製造プロセスの第１実施形態の種々の処理ステップを概略的に示す。
【図４８】本発明に係る不揮発性メモリデバイスの製造のための製造プロセスの第１実施形態の種々の処理ステップを概略的に示す。
【図４９】本発明に係る不揮発性メモリデバイスの製造のための製造プロセスの第１実施形態の種々の処理ステップを概略的に示す。
【図５０】本発明に係る不揮発性メモリデバイスの製造のための製造プロセスの第１実施形態の種々の処理ステップを概略的に示す。
【図５１】本発明に係る不揮発性メモリデバイスの製造のための製造プロセスの第１実施形態の種々の処理ステップを概略的に示す。
【図５２】本発明に係る不揮発性メモリデバイスの製造のための製造プロセスの第１実施形態の種々の処理ステップを概略的に示す。
【図５３】本発明に係る不揮発性メモリデバイスの製造のための製造プロセスの第１実施形態の種々の処理ステップを概略的に示す。
【図５４】本発明に係る不揮発性メモリデバイスの製造のための製造プロセスの第１実施形態の種々の処理ステップを概略的に示す。
【図５５】本発明に係る不揮発性メモリデバイスの製造のための製造プロセスの第１実施形態の種々の処理ステップを概略的に示す。
【図５６】本発明に係る不揮発性メモリデバイスの製造のための製造プロセスの第１実施形態の種々の処理ステップを概略的に示す。
【図５７】本発明に係る不揮発性メモリデバイスの製造のための製造プロセスの第１実施形態の種々の処理ステップを概略的に示す。
【図５８】本発明に係る不揮発性メモリデバイスの製造のための製造プロセスの第１実施形態の種々の処理ステップを概略的に示す。
【図５９】本発明に係る不揮発性メモリデバイスの製造のための製造プロセスの第１実施形態の種々の処理ステップを概略的に示す。
【図６０】本発明に係る不揮発性メモリデバイスの製造のための製造プロセスの第１実施形態の種々の処理ステップを概略的に示す。
【図６１】本発明に係る不揮発性メモリデバイスの製造のための製造プロセスの第１実施形態の種々の処理ステップを概略的に示す。
【図６２】本発明に係る不揮発性メモリデバイスの製造のための製造プロセスの第１実施形態の種々の処理ステップを概略的に示す。
【図６３】本発明に係る不揮発性メモリデバイスの製造のための製造プロセスの第１実施形態の種々の処理ステップを概略的に示す。
【図６４】本発明に係る不揮発性メモリデバイスの製造のための製造プロセスの第２実施形態の種々の処理ステップを概略的に示す。
【図６５】本発明に係る不揮発性メモリデバイスの製造のための製造プロセスの第２実施形態の種々の処理ステップを概略的に示す。
【図６６】本発明に係る不揮発性メモリデバイスの製造のための製造プロセスの第２実施形態の種々の処理ステップを概略的に示す。
【図６７】本発明に係る不揮発性メモリデバイスの製造のための製造プロセスの第２実施形態の種々の処理ステップを概略的に示す。
【図６８】本発明に係る不揮発性メモリデバイスの製造のための製造プロセスの第２実施形態の種々の処理ステップを概略的に示す。
【図６９】本発明に係る不揮発性メモリデバイスの製造のための製造プロセスの第２実施形態の種々の処理ステップを概略的に示す。
【図７０】本発明に係る不揮発性メモリデバイスの製造のための製造プロセスの第２実施形態の種々の処理ステップを概略的に示す。
【図７１】本発明に係る不揮発性メモリデバイスの製造のための製造プロセスの第２実施形態の種々の処理ステップを概略的に示す。
【図７２】本発明に係る不揮発性メモリデバイスの製造のための製造プロセスの第２実施形態の種々の処理ステップを概略的に示す。
【図７３】本発明に係る不揮発性メモリデバイスの製造のための製造プロセスの第２実施形態の種々の処理ステップを概略的に示す。
【図７４】本発明に係る不揮発性メモリデバイスの製造のための製造プロセスの第３実施形態の種々の処理ステップを概略的に示す。
【図７５】本発明に係る不揮発性メモリデバイスの製造のための製造プロセスの第３実施形態の種々の処理ステップを概略的に示す。
【図７６】本発明に係る不揮発性メモリデバイスの製造のための製造プロセスの第３実施形態の種々の処理ステップを概略的に示す。
【図７７】本発明に係る不揮発性メモリデバイスの製造のための製造プロセスの第３実施形態の種々の処理ステップを概略的に示す。
【図７８】本発明に係る不揮発性メモリデバイスの製造のための製造プロセスの第３実施形態の種々の処理ステップを概略的に示す。
【図７９】本発明に係る不揮発性メモリデバイスの製造のための製造プロセスの第３実施形態の種々の処理ステップを概略的に示す。
【図８０】本発明に係る不揮発性メモリデバイスの製造のための製造プロセスの第３実施形態の種々の処理ステップを概略的に示す。
【図８１】本発明に係る不揮発性メモリデバイスの製造のための製造プロセスの第３実施形態の種々の処理ステップを概略的に示す。
【図８２】本発明に係る浮遊ゲートメモリセルの一般的に好ましい実施形態の概略断面図を示すもので、制御ゲート電極（ＣＧ）と、制御ゲート電極（ＣＧ）に近接した上側層および基板に近接した下側層を有する（多層）浮遊ゲート電極（ＦＧ）とのスタックを備える。
【図８３】制御ゲート電極および浮遊ゲート電極（左）と、浮遊ゲート電極および基板（右）に関して、本発明に係る全ての実施形態に適用可能な仕事関数条件を示す。
【図８４】本発明に係る好ましい実施形態に適用可能な追加の仕事関数条件を示す。
【図８５】従来の浮遊ゲートセル構造と、図８３と図８４の条件を満たす本発明に係る浮遊ゲートセル構造の好ましい実施形態との比較を示す。
【図８６】ｐ型半導体基板に対して制御ゲート、浮遊ゲート上側層および浮遊ゲート下側層の異なる仕事関数の組合せに関して、書込み（上側部分）または消去（下側部分）について時間の関数として、シミュレートを行った閾値電圧（ΔＶｔｈ［Ｖ］）でのシフトを示す。
【図８７】結合比率に対してプロットした種々のセルタイプについての飽和Ｐ／Ｅレベルのプロットを示す。
【図８８】最適化したＰ／Ｅ時間−結合比率のプロットを示し、左は書込み用の典型的な仕様を示し、右は消去用の典型的な仕様を示す。
【発明を実施するための形態】
【００３１】
本発明は、特定の実施形態に関して一定の図面を参照して説明するが、本発明はこれに限定されず、請求項によってのみ限定される。記載した図面は、概略的かつ非限定的なものである。図面において、幾つかの要素のサイズは、説明目的のために誇張したり、縮尺どおり描写していないことがある。寸法および相対寸法は、本発明の実際の具体化に対応していない。
【００３２】
さらに、説明および請求項での用語、「第１」、「第２」、「第３」などは、類似の要素を区別するための使用しており、必ずしも連続した順または時間順を記述するためではない。この用語は、適切な状況下で交換可能であり、本発明の実施形態は、ここで説明したり図示したものとは別の順番で動作可能である。
【００３３】
さらに、説明および請求項の中の用語「上(top)」、「下(bottom)」、「の上に(over)」、「の下に(under)」等は、説明目的で使用しており、必ずしも相対的な位置を記述するためのものでない。こうして用いた用語は、適切な状況下で交換可能であって、ここで説明した本発明の実施形態がここで説明または図示した以外の他の向きで動作可能であると理解すべきである。
【００３４】
請求項で使用した用語「備える、含む(comprising)」は、それ以降に列挙された手段に限定されるものと解釈すべきでなく、他の要素またはステップを除外していない。記述した特徴、整数、ステップまたは構成要素の存在を、参照したように特定するものとして解釈するものであり、１つ又はそれ以上の他の特徴、整数、ステップまたは構成要素あるいはこれらのグループを排除していない。そして「手段Ａ，Ｂを備えるデバイス」という表現の範囲は、構成要素Ａ，Ｂだけからなる素子に限定すべきでない。本発明に関して、デバイスの関連した構成要素だけがＡ，Ｂであることを意味する。
【００３５】
本発明は、不揮発性メモリデバイス（ＮＶＭ: Non-Volatile-Memories）の分野に関する。ＮＶＭの重要なクラスは、浮遊ゲート（ＦＧ）を有する金属−酸化物−半導体（ＭＯＳ）電界効果トランジスタ（ＦＥＴ）で構築される。このＦＧは、ＮＶＭ回路の他の部分から電気的に分離している。１つ又はそれ以上のチャネルゲート（ＣＧ）は、ＦＧと容量結合している。ＦＧでの電荷の存在、その大きさ及び／又はその極性は、メモリの状態を表す。ＦＧでの電荷量およびメモリセルのデータ内容は、メモリセルのアクセスノード（この場合、ソース、ドレイン、基板および１つ又はそれ以上の制御ゲート）への電圧パルスの印加によって変化する。
【００３６】
メモリ状態を繰り返してセットおよびリセットできるためには、ＦＧでの電荷量を相反的に変化させる書込み動作および消去動作を区別する。セルのタイプに応じて、ホットキャリア注入（ＨＣＩ）及び／又はＦＮ(Fowler-Nordheim)注入が、書込みおよび消去動作に用いられる。セルのメモリ内容は、そのアクセスノードへの電圧パルスの印加およびドレインまたはソース電流の監視によって決定される。ＦＧでの電荷量はセルの閾値電圧を変化させるため、セルのメモリ状態はセルの電流応答から推測できる。
【００３７】
メモリセルの典型例の概略図を図１に示す。セルは、半導体基板６の上方にある浮遊ゲート１と、基板６に近接配置されたソース領域およびドレイン領域とを有する。浮遊ゲート１は、制御ゲート２と容量結合している。電気絶縁されたポリ間絶縁膜（ＩＰＤ: Inter Poly Dielectric）４が、浮遊ゲート１と制御ゲート２の間に存在する。トンネル絶縁膜（ＴＯＸ）３が浮遊ゲート１と半導体基板６の間に存在する。
【００３８】
従来のＮＡＮＤ型メモリセルは、６〜７ｎｍ厚の二酸化シリコンからなるＴＯＸ３、１４〜１５ｎｍ等価酸化膜厚ＥＯＴの酸化物−窒化物−酸化物（ＯＮＯ: Oxide-Nitride-Oxide）絶縁膜スタックからなるＩＰＤ４、約１００ｎｍ厚で１×１０２０／ｃｍ３オーダーの高ドープのｎ型ポリシリコンからなる浮遊ゲート１、および１×１０２０／ｃｍ３オーダーの高ドープのｎ型ポリシリコンからなる制御ゲート２を採用している。基板（ウエル領域）は、１×１０１８／ｃｍ３オーダーのｐドープの結晶シリコンからなる。基板は、典型的には１×１０１６／ｃｍ３オーダーのｐドープを有する。
【００３９】
メモリセルアレイを含むＮＶＭデバイスの抜粋の概略平面図を図２に示し、その断面図を図３に示す。同じ行(row)にあるメモリセルの制御ゲート２は、ワード線を形成するように接続される。同じ列(column)にあるソース領域およびドレイン領域５は、ビット線を形成するように接続される。個々のソース領域および各ドレイン領域５は、各メモリセルが個別かつ直接アクセス可能なように個別にコンタクト可能であり（ＮＯＲ型メモリ）、あるいは、ソース領域および各ドレイン領域５は、ビット線にある全てのメモリセルがビット線によって同時にバイアス印加されるように、各列の範囲でリンク可能である（ＮＡＮＤ型メモリ）。
【００４０】
各メモリセルの間は、フィールドアイソレーション７が配置され、基板６内のチャネル領域をメモリセルから絶縁している。浮遊ゲート１は、ワード線の下方かつフィールドアイソレーション線７の間に配置される。図２のラインＢに沿ったメモリの断面図を図３に示す。簡略化のため４個のセルだけを描いているが、当然ながら隣接メモリセルの数は４個でなくてもよい。
【００４１】
図２のラインＡに沿ったメモリの断面図を図４ａに示す。簡略化のため４個のセルだけを描いているが、当然ながら隣接メモリセルの数は４個でなくてもよい。ワード線（２ａ，２ｂ）およびＩＰＤ（４ａ，４ｂ）は、浮遊ゲート（１）の立体形状に追従するように作成され、制御ゲート（２ａ，２ｂ）と浮遊ゲート１の間の良好な容量結合を得している。従来のメモリセルでは、結合比率ＣＲは、０．６５〜０．７５である。
【００４２】
結合比率は、制御ゲートと浮遊ゲートの間の容量Ｃｃｇと、浮遊ゲートの合計容量Ｃｔｏｔの比率［１］によって定義される。
【００４３】
【数１】
2009141354.tif 000003
【００４４】
しかしながら、メモリセルの密度が増加した場合、ワード線方向に沿ったメモリセル間のスペースは減少する。約４０ｎｍ以下の浮遊ゲートスペースでは、側壁ＩＰＤ（４ｂ）および側壁制御ゲート（２ｂ）を収容するのに充分なスペースがない。これにより図４ｂに概略的に示すような平面化したメモリセル構造を招く。この平面化構造では、側壁ＩＰＤ（図４ａの４ｂ）および側壁制御ゲート（図４ａの２ｂ）を省略している。その結果、結合比率ＣＲは、０．５以下に減少している。
【００４５】
低いＣＲ値は、ゲート注入、即ち、制御ゲートから浮遊ゲートへ、あるいはその反対の電荷キャリア注入を導く。このゲート注入は、書込みおよび消去飽和、即ち、小さいまたは消失するメモリセル閾値電圧（ＶＴ）ウインドウ、そして、信頼性の問題を引き起こすＩＰＤでの電荷トラップを導くことがある。浮遊ゲートとチャネル／基板６の間のトンネル絶縁膜３を通って消去／書込み電流によって誘起される浮遊ゲート１での電荷が、制御ゲート２から浮遊ゲート１への漏れ電流によって補償されるからである。
【００４６】
ゲート注入を防止するために、例えば、ＤｙＳｃｏなどの代替ＩＰＤ絶縁膜の使用、リバースバリオット(variot)スタックなどの人工バリア、および従来のｎ型ポリシリコンより高い仕事関数を持つ制御ゲート電極など、種々の対策が採られる。ゲート注入を防止するために採られるこれらの対策の１つ以上またはその他の対策の代替または関連して、現在開示した本発明の好ましい実施形態に従って、最初に幾つかの実施形態で説明し、さらに一般的に説明するように、浮遊ゲートの構造は変更される。
【００４７】
（例示の実施形態）  
従来、浮遊ゲートは、均一な材料ピース、典型的には高ドープのポリシリコンで構築される。本発明の好ましい実施形態では、例えば、浮遊ゲートの構成として２つの異なるタイプの材料が用いられる。高い仕事関数を持つ材料１ａがＩＰＤ４に近接して配置され、一方、１ａより低い仕事関数を持つ第２の材料１ｂがトンネル絶縁膜２（ＴＯＸ）に近接して配置される。
【００４８】
図５と図６は、二重層浮遊ゲートを備えたメモリセルの図２の直交方向Ａ／Ｂでの概略断面図を示す。セルは、従来のメモリセルと同様に、制御ゲート２、ＩＰＤ４、ＴＯＸ３、基板６、フィールドアイソレーション７、ソースおよびドレイン領域５を有する。しかしながら、浮遊ゲート１は、ＩＰＤ（４）に近接した高い仕事関数を持つ第１層１ａと、ＴＯＸ３に近接した低い仕事関数を持つ第２層１ｂとを備える。２つの領域１ａ，１ｂは互いに電気コンタクトしている。このコンタクトの目的は、２つの層を電気的に接触させて、デバイスの動作時に２つの層の間に生ずるはっきりとしたバイアス差を回避することである。
【００４９】
浮遊ゲート内の２つの層は、これらのコンタクトエリアに沿って一定の厚さにできる。１つ又は両方の領域の厚さをコンタクトエリアに沿って変化させることも可能である。図７は、チャネル長さ方向に沿って層厚が変化している二重層１ａ，１ｂを有するセルの概略断面図を示す。図８は、チャネル幅方向に沿って層厚が変化している二重層１ａ，１ｂを有するセルの概略断面図を示す。
【００５０】
以下では、他に言及していない限り、長さ方向および幅方向の両方での変化を想定している。こうした長さ方向及び／又は幅方向での層厚の変化は、処理変動または一定の処理条件に起因させることができる。例えば、層１ａを半導体層のシリサイド化(silicidation)によって形成する場合、得られるシリサイド層１ｂの厚さは、浮遊ゲートのエッジで小さくなり、中央で大きくなる。図４ｂに示すように、隣接したメモリセルを横断する制御ゲートの延長は、図６の場合、簡略化の理由のために示していない。
【００５１】
浮遊ゲート１は、層の断面が矩形ではなく、一方が他方を取り囲むような層１ａ，１ｂを含むことができる。図９と図１０の代替の実施形態では、下側領域１ｂの一部がＩＰＤ４に接近している。最初に、層１ｂを溝の側壁および底部に渡って堆積し、そして溝を層１ａで充填して平坦化している。図１０の実施形態は、例えば、スペーサで規定されるＦＥＴプロセスを用いて、図８のデバイスを半分に分割することによって、図９のものの一部として考えることができる。
【００５２】
代替として、上側層１ａの一部は、図１１に示すように層１ｂの両側壁に沿って、あるいは、図１２に示すように層１ｂの一方の壁に沿ってＴＯＸ３に接近させることができる。上側層１ａのこうした部分は、チャネル領域６と重ならないことが好ましく、トンネル絶縁膜３との界面が１つより多い仕事関数を持つためである。後述するように、こうしたデバイスの製造は、デバイスより少ない処理ステップを要し、これにより２つの層が互いの上に積み上げられる。
【００５３】
図１１は、両側または等方性のドーピング（プラズマドーピング、気相ドーピング）の注入形態である。即ち、単一層が堆積され、反対の型に局所的に変換されている。図１２は、所定の角度での注入から由来するドーピングを示す。
【００５４】
本発明に係るデバイスでの浮遊ゲートは、２つの層１ａ，１ｂの組合せに限定されず、第１層１ａと第２層１ｂの間に追加の層を含むことができる。この追加の層１ｃは、導電性または、導電性／非導電性の領域の組合せとすることができるが、好ましくは、例えば、層１ａ，１ｂの間にある０．５〜１．５ｎｍ厚の厚い酸化物、即ち、層間で直接トンネル電流を可能にする厚さの薄い誘電体層を含む。
【００５５】
中間層１ｃは、意図的に挿入することができる。こうした中間層は、上側層１ａと下側層１ｂとの直接の物理コンタクトを防止するために挿入できる。こうした直接の物理コンタクトは、両方の層、例えば、金属の上側層と半導体層との混合をもたらし、両層１ａ，１ｂが１つだけの仕事関数を持つ単一層に融合するかもしれない。他の極端な例は、両方の層がシリコンまたはポリシリコンであって、層１ａ，１ｂのドーピングが高い熱履歴を持つ後続の処理ステップに起因して混合する場合である。追加の中間層は、デバイスの更なる処理から由来することもある。こうした直接の物理コンタクトは、両方の層、例えば、金属の上側層と半導体層との混合をもたらして、合金が界面において異なる金属／半導体の比率で形成されたり、異なる結晶相を有することになるかもしれない。これは、ポリ間絶縁膜４との界面およびトンネル絶縁膜４との界面において所定の仕事関数を持つ材料の層が得られる限り、問題ではない。
【００５６】
代替の実施例を図１３と図１４に示す。ここでは、中間の導電層（または複数層）１ｃが浮遊ゲート１の上側層１ａおよび下側層１ｂの間に存在している。
【００５７】
図１３は、図５で示した実施形態と同様に、全ての層１ａ，１ｂ，１ｃが同じ厚さを有する実施形態を示す。
【００５８】
図１４は、図７で示した実施形態と同様に、層１ａ，１ｂ，１ｃが、セルのエリアに沿って変化した厚さを有する実施形態を示す。
【００５９】
この導電層１ｃは、均一な材料で形成できる。この導電層１ｃは、異なる領域を含み、各領域が異なる導電性材料からなるようにしてもよい。この導電層の組成は、セルエリアに沿って均一としてもよく、あるいはメモリセルの幅または長さに沿って連続して変化してもよい。この組成は、導電層１ｃを異なる材料からなる隣接した導電領域で形成するようにして不連続で変化してもよい。
【００６０】
それは、複数領域を含んでもよく、あるいは、領域の体積を横断して連続変化の材料タイプを有するような領域で全体に形成してもよい。図９〜図１１で説明する場合、即ち、下側領域１ｂの一部がＩＰＤ４に接近したり、あるいは上側領域１ａの一部がＴＯＸ３に接近している場合、導電領域１ｃは浮遊ゲートの上側領域１ａおよび下側領域１ｂの間に存在してもよい。
【００６１】
図１３と図１４は、導電領域１ｃが、セルの全体エリアを横断して、上側浮遊ゲート層１ａおよび下側浮遊ゲート層１ｂの間に配置される場合を示す。
【００６２】
代替の実施例は、導電領域１ｃがセルの一定の領域だけに存在し、一方、他の領域では、上側領域１ａおよび下側領域１ｂが互いに直接コンタクトしている場合である。図１５は、導電層１ｃが、浮遊ゲート１のエッジ、または浮遊ゲート１のエッジの一部に存在していない場合を示す。図１６は、導電層１ｃが浮遊ゲート１のエッジだけに存在している場合を示し、図１７は、導電層１ｃが浮遊ゲート１のエッジのある部分だけに存在している場合を示す。図１８は、導電層１ｃが複数の非接続パッチを含む場合を示す。
【００６３】
追加の層１ｃは、導電性でもよく、あるいは導電性領域／非導電性領域１ｄの組合せでもよいが、好ましくは、第１層１ａと第２層１ｂの間の電気コンタクトを提供するものである。
【００６４】
代替の実施形態は、非導電層１ｄが上側層１ａと下側層１ｂの間に存在しと、浮遊ゲート１の上側層１ａと下側層１ｂの間にあるコンタクトエリアを横断する一定の場所にあり、一方、上側領域１ａおよび下側領域１ｂがコンタクトエリアを横断する別の場所で互いに直接の物理コンタクトしている場合である。こうした非導電層は、例えば、上側層１ａと下側層１ｂの間の界面に沿った好ましい酸化が生ずるような処理から由来させることができる。
【００６５】
これらの非導電性領域１ｄは、均一な材料で形成できる。それは、異なる領域を含み、各領域が異なる非導電性材料からなるようにしてもよい。それは、複数領域を含んでもよく、あるいは、領域の体積を横断して連続変化の材料タイプを有するような領域で全体に形成してもよい。
【００６６】
図１９は、こうした非導電性領域１ｄが、コンタクトエリアのエッジ、またはコンタクトエリアのエッジの一部に存在する場合を示す。
【００６７】
図２０は、非導電性領域１ｄが、コンタクトエリアのエッジに存在していない場合を示す。
【００６８】
図２１は、非導電性領域１ｄが、コンタクトエリアのエッジで一定の場所だけには存在していない場合を示す。
【００６９】
図２２は、非導電性領域１ｄが、複数の非接続パッチを含む場合を示す。
【００７０】
代替の実施例は、導電性領域１ｃおよび非導電性領域１ｄの両方が上側層１ａと下側層１ｂの間に存在している場合である。導電性領域１ｃおよび非導電性領域１ｄは、均一な材料で形成してもよいが、上述のように不均一な材料でもよい。
【００７１】
上側層１ａと下側層１ｂの間にある導電性領域１ｃおよび非導電性領域１ｄのこの組合せは、層１ａ，１ｂが互いに反応したり混合するのを防止するのに役立つ。上側層１ａおよび下側層１ｂは薄く、幾つかの実施形態では、上側層および下側層が結合して、例えば、金属／シリコンを反応させるかもしれないため、中間層１ｄが両方の層１ａ／１ｂの混合を防止するために挿入できる。その後、キャリアが１ａから１ｃあるいはその逆で移動できるように導電経路１ｃが形成できる。
【００７２】
図２３〜図２８は、非導電性領域１ｄがコンタクト領域のエッジに存在したり（図２３）、コンタクト領域の一部に存在する場合（図２４）、導電性領域１ｃがコンタクト領域のエッジに存在したり（図２５）、コンタクト領域の一部に存在する場合（図２６）、コンタクトエリアが導電性領域１ｃおよび非導電性領域１ｄの交互のパッチで覆われる場合（図２７）、コンタクトエリアが導電性領域１ｃおよび非導電性領域１ｄの交互のパッチで覆われて、幾つかのパッチでは上側領域１ａおよび下側領域１ｂが直接コンタクトしている場合（図２８）を示している。
【００７３】
前述した例示の実施形態では、浮遊ゲート１とポリ間絶縁膜４またはトンネル絶縁膜３との間の界面は、同様かほぼ同じサイズであつた。しかしながら、開示した本発明の他の実施形態に係る浮遊ゲート１のスタックは、他のタイプの浮遊ゲートメモリセルにも応用できる。
【００７４】
代替の実施形態は、図１〜図２８に開示したような二重（または多重）層浮遊ゲート１が、ＩＰＤまたはＴＯＸコンタクトエリアの種々の代替物とそれぞれ組み合せた場合である。両コンタクトエリアの差別化は、結合比率ＣＲを変化させることが可能になり、消去／書込み飽和を更に改善できる。それは、下側ゲートが、自己整合的な手法、例えば、制御ゲートをマスクとして使用して浮遊ゲートをパターン形成する手法で形成されないからである。図２９に示した実施形態では、浮遊ゲートおよび制御ゲートは、別々の堆積およびパターニングステップで形成されている。
【００７５】
他の実施形態は、浮遊ゲート１がＴ字形状を有し（図２９）、ＴＯＸよりもＩＰＤについてより大きな面積を提供している。この構造の利点は、より大きい結合比率ＣＲを有する点である。浮遊ゲート１は、図３０に示すように、小さな面積を持つ下側領域１ｂと、大きな面積を持つ上側領域１ａとで構築できる。代替の実施例は、図３１と図３２に示しており、上側領域１ａと下側領域１ｂの間にあるコンタクトエリアは、Ｔ字状ゲートの下側部分または上側部分にそれぞれ位置している。
【００７６】
コンタクトエリアの正確な位置は、例えば、より厚い／より薄い下側層１ｂが、酸化物層に形成されてチャネル６を露出させるＴ字状の溝を充填するなど、プロセス変動に依存することがある。下側層１ｂは、Ｔ字状の酸化物溝の側壁に薄い下側層１ｂを堆積させることによっても形成でき、側壁およびチャネル６だけが覆われて、その後、Ｔ字状の溝が上側層１ａで完全に充填されるようにする。これにより、図９で示したデバイスと同様に、下側層１ｂが上側層１ａを取り囲む浮遊ゲート１が得られる。
【００７７】
代替の実施例が想定可能であり、上側領域１ａと下側領域１ｂの間にあるコンタクトエリアが、図１３〜図２８を参照して説明したのと同様な手法で変更されている。幾つかの例は、図３３〜図３７で示している。導電性領域１ｃは、上側領域１ａと下側領域１ｂの間にあるコンタクトエリアの両面（図３３）または片面（図３４、図３５）に存在してもよい。導電性領域１ｃはまた、コンタクト領域が図３１と図３２に描いたようなＴ形状の上側部分（図３６）または下側部分（図３７）に位置している場合、コンタクトエリアに存在してもよい。
【００７８】
更なる代替の実施形態では、制御ゲート２の一部が浮遊ゲート１と重なったり（図３８）、浮遊ゲート１の一部が制御ゲート２と重なったり（図３９）、制御ゲート２が浮遊ゲート１の側壁を部分的または全体的に覆ったり（図４０）、逆も同様に、浮遊ゲート１が制御ゲート２の側壁を部分的または全体的に覆ったりしてもよい（図４１）。
【００７９】
浮遊ゲート１の上面は、一般には平坦に描いているが、代わりに上向きに（図４２）または下向きに（図４３）曲がってもよい。後者の場合、この浮遊ゲートの曲率は、処理に起因させることができる。
【００８０】
基板６の上面は、一般には平坦に描いているが、代わりに上向きに曲がって、チャネルでの改善した制御を達成したり（図４４、電流は紙面に垂直に流れる）、あるいは下向きに曲がって、増加したチャネル長さを達成してもよい（図４５、電流は左から右へ流れる）。
【００８１】
図４６は、浮遊ゲートが基板領域６の側壁と重なっている代替例を示す。
【００８２】
図３８〜図４６に示す浮遊ゲート領域１は、一般に、単一層として描いているが、これは簡略化の理由のためであることに留意する。特に、これらの図における浮遊ゲート領域１は、先に示し及び／又は上述したような多重層構成を有してもよい。
【００８３】
（材料）  
メモリセルの制御ゲート２は、１０２０ｃｍ−３以上のオーダーの高ドーパント濃度のｎ型ドープのポリシリコンの均一な領域で構築できる。
【００８４】
代替として、制御ゲート２は、異なる材料または異なる材料のスタック、例えば、ｐ型ドープのポリシリコン，Ｗ，ＷＮ，Ｔａ，ＴａＮ，金属シリサイド、あるいは当業者に知られた何れか他の制御ゲート構造で構築できる。
【００８５】
浮遊ゲートの異なる領域は、種々の材料およびテクニックを用いて製造できる。
【００８６】
上側領域１ａ及び／又は下側領域１ｂの材料について可能性ある第１の選択肢は、半導体材料、例えば、ポリの結晶またはアモルファスのシリコンなどである。代替として、他の材料、例えば、ゲルマニウム、シリコンゲルマニウム、シリコンカーバイドまたは、当業者に知られた他の半導体材料が使用できる。
【００８７】
該領域は、デバイスの動作または寿命において、半導体の実質的な空乏または反転を回避するために、高濃度の原子種を用いたドーピングが可能である。ドーピング種は、イオン注入を用いたり、領域の堆積プロセスの際、即ち、その場(in-situ)ドーピングで層１ａ，１ｂに適用可能である。ドーピング濃度は、典型的には１０２０ｃｍ−３以上のオーダーである。典型的には、ボロンがｐ型ドーピングとして使用され、リンまたはヒ素がｎ型ドーピングとして使用される。代替として、当業者に知られているように、他のドーピング種またはドーピング技術が使用できる。ポリシリコンの使用は、集積化の容易さのために好都合である。また、高品質のＩＰＤは、ポリシリコンの上に容易に作成できる。
【００８８】
上側領域１ａ及び／又は下側領域１ｂの材料について可能性ある第２の選択肢は、金属である。種々の金属、例えば、Ａｌ，Ｃｕ，ＡｌＳｉ，ＡｌＳｉＣｕ，ＡｌＣｕ，Ｗ，ＷＮ，ＷＳｉＮ，Ｔｉ，ＴｉＮ，ＴｉＳｉＮ，Ｔａ，ＴａＮ，ＴａＳｉＮ，Ｐｔ，Ａｕ，ＴａＣＮＯ，Ｍｏ、あるいは当業者に知られた他の金属が使用できる。
【００８９】
これらの金属層の厚さは、数オングストロームから数百ナノメートルまでの範囲になる。金属の使用は、浮遊ゲートを極めて小さな高さで作成するのに特に好都合であり、隣接セル間の容量結合を低減して、浮遊ゲートの浮遊容量を排除することによって結合比率を増加させる。
【００９０】
上側領域１ａ及び／又は下側領域１ｂの材料について可能性ある第３の選択肢は、金属シリサイドである。金属シリサイドは、チタン、コバルト、ニッケル、プラチナまたはタングステンなどの種々の材料を用いて形成できる。部分的および完全にシリサイド化ゲート材料（ＦＵＳＩ）が使用できる。金属シリサイドの仕事関数は、当業者に知られているように、使用する金属種およびシリサイド形成プロセスに依存する。金属シリサイドを使用する利点は、シリサイド化(salicidation)としても知られているように、シリサイドは半導体材料が金属と接触しているエリアに限定されるため、金属領域が自己整合シリサイド化プロセスを用いて作成できる点である。
【００９１】
（製造プロセス）  
メモリ素子アレイを製造するために種々の製造プロセスが想定できる。幾つかの異なる製造プロセスを次に提示しており、各々は数多くの代替の実施例を有する。
【００９２】
（第１の製造プロセス）
このプロセスは、フィールドアイソレーションの形成でスタートする。典型的には、ＳＴＩ（Shallow Trench Isolation:シャロートレンチアイソレーション）がこれに用いられる。
【００９３】
図４７は、図２に示した方向Ａに沿った、ＳＴＩ形成後のメモリアレイの概略断面図を示す。分離フィールド領域７が半導体基板６の中に形成され、イオン注入を用いてドーパントの適切な濃度およびプロファイルが基板６の中に導入される。
【００９４】
製造プロセスの次のステップは、基板上でのＴＯＸ３および浮遊ゲート１材料の続く形成である。異なる材料の薄膜スタックとして浮遊ゲート材料を製造するために種々の方法が使用できる。
【００９５】
１つのオプションは、図４８に示すようなＴＯＸ３の上に、ｎ型ポリシリコンなどの均一層１を形成することであり、そして、例えば、浮遊ゲート材料の上側層を、下側部分１ｂより高い仕事関数を有する層１ａに変えることである。例えば、イオン注入を用いてｐ型ドープシリコンを形成したり、あるいはシリサイド化を用いて金属シリサイドを形成したりできる。
【００９６】
その結果、図５０に示すように、上側層１ａおよび下側層１ｂを有する２つの浮遊ゲートスタック、あるいは図５１に示すように、上側層１ａ、下側層１ｂおよびコンタクト層１ｃ，１ｄを有する３層または多層のスタックが得られる。
【００９７】
上側層１ａおよび下側層１ｂは、浮遊ゲート１のパターニング前に形成可能であるが、その代わりに浮遊ゲート１内の異なる層１ａ，１ｂは、浮遊ゲート１のパターニング後に形成可能である。パターン化したゲートでは、イオンを注入して、より高い仕事関数を備えた上側層１ａおよびより低い仕事関数を備えた下側層１ｂを作成できる。パターン化した浮遊ゲート１の上側層１ａをシリサイド化して、シリサイド化していない下側層１ｂより高い仕事関数を備えた上側層１ａを形成することもできる。
【００９８】
第２のオプションは、浮遊ゲート１の層を積み上げることである。第１処理ステップまたは一例の処理ステップは、例えば、その場(in-situ)ドープのｎ型ポリシリコンのＣＶＤ堆積、またはｎ型金属層のスパッタを用いて、図４９に示すような下側層１ｂを作成する。そして、次の処理ステップは、同様な製造テクニックを用いて、図５０に示すような上側層１ａを追加する。
【００９９】
代替として、図５１に示すように、前の層の上に１つの層を順番に形成して多重層が形成できる。その結果、下側層（１ｂ）、上側層１ａおよび、下側層と上側層の間にある導電層（１ｃ）または非導電層（１ｄ）を含む浮遊ゲートが得られる。
【０１００】
次のステップは、ＴＯＸ３および浮遊ゲート１層の形成後、リソグラフおよびエッチングステップを用いて、浮遊ゲート１および可能ならばＴＯＸ３をパターン形成できる。図５２と図５３は、図２に示した方向Ａに沿った、メモリアレイの概略断面図を示す。最初に、図５２に示すように、浮遊ゲート１の上にレジストパターン８が作成される。そして、このレジストパターン８は、図５３に示すように、レジスト材料８のエッチングおよび次の剥離によって、浮遊ゲート１領域に転写される。パターニング処理手順は、ここでは簡単な方法で提示している。可能性あるパターニング手順は、反射防止コート、ハードマスク、二重照射またはパターニング、および当業者に知られた他のテクニックの使用を含んでもよい。
【０１０１】
図５４と図５５は、図２に示した方向Ｂに沿った、２つの代替の概略断面図を示す。浮遊ゲート１は、図５４に示すように、より長いストライプにパターン形成できる。各メモリセルの個々の浮遊ゲート領域は、制御ゲートの形成時にプロセス内の後の方で相互に分離できる。代替として、浮遊ゲート１のパターニングは、図５５に示すように、各メモリセルごとに個々の浮遊ゲート領域の各々を直ちに選び出す。
【０１０２】
次のステップにおいて、浮遊ゲートのパターニング後、上側領域１ａおよび下側領域１ｂを規定または更に規定するために、追加の処理ステップが適用できる（これらの層がパターニングステップ前に未だ形成されていない場合）。これは、図５６に示しており、図１１で示したデバイスが得られる。追加の処理ステップは、例えば、イオン注入、シリサイド化または薄膜堆積などのドーピングテクニックを含んでもよく、次の反応性イオンエッチング（ＲＩＥ）は浮遊ゲート１の側壁にスペーサを形成する。
【０１０３】
次のステップにおいて、浮遊ゲートの形成後、堆積および化学機械研磨（ＣＭＰ）を用いて、浮遊ゲート１の異なる領域間のスペース９が、例えば、二酸化シリコンまたは窒化シリコンなどの誘電体で充填できる。その結果を図５７に示す。
【０１０４】
次のステップにおいて、ＩＰＤ４および制御ゲート２が、図５８に示すように形成できる。
【０１０５】
図５９と図６０は、浮遊ゲートの側壁を少なくとも部分的に取り囲むために、制御ゲートがどのように形成されるかを示す。個々の浮遊ゲート間のスペースが酸化物形成９によって完全に充填されない場合、溝が形成されることになる。これらの溝は、制御ゲートの材料を用いて後で充填できる。こうした手順は、図４０に示すものと同様な結果になろう。
【０１０６】
次の処理ステップは、制御ゲート２を、図２に示したメモリアレイの方向Ｂに沿った長いストライプにパターン形成できる。
【０１０７】
図６１は、浮遊ゲート材料１が、図５５に示すように各メモリセルごとに個々の領域にそれぞれパターン形成される場合を示す。フォトレジスト８のパターンが、フォトリソグラフを用いて制御ゲート材料２の上に形成される。続いて、レジストパターン８は、ＲＩＥなどのエッチングテクニックを用いて制御ゲート材料２に転写され、レジスト材料は剥離される。その結果、図６３に示す断面が得られる。この処理手順の利点は、浮遊ゲートおよび制御ゲートを別々のパターニングステップでパターン形成しているため、図３８と図３９に示すように、浮遊ゲートと制御ゲートの間の上重なり(overlap)または下重なり(underlap)が実現できる点である。
【０１０８】
代替として、浮遊ゲート材料は、メモリセルにそれぞれ対応した個別の分離した浮遊ゲートにパターン形成する代わりに、最初に図５４に示す処理手順に従って長いストライプにパターン形成できる。この場合、フォトレジスト８のパターンが、図６２に示すように、フォトリソグラフを用いて制御ゲート２の上に形成できる。続いて、レジストパターン８は、ＲＩＥなどのエッチングテクニックを用いて制御ゲート材料２および浮遊ゲート材料１に転写され、レジスト材料は剥離される。その結果、図６３に示す断面が得られる。この処理手順の利点は、制御ゲート２および浮遊ゲート１が自己整合する点である。
【０１０９】
後の処理ステップは、当業者に知られているように、ソースイクステンション、ドレインイクステンション、ソース接合、ドレイン接合、ドーパントの熱活性化、ソース領域、ドレイン領域および制御ゲート領域のシリサイド化、金属配線を形成するための後(back-end)処理を含む。また、例えば、追加の処理ステップを用いて同じ基板上に、高電圧またはロジックＭＯＳトランジスタなどの他の半導体コンポーネントが形成できる。これらの追加の処理ステップは、ここで説明したようなメモリセルの形成の前、その途中またはその後に、製造プロセス内に含むことができる。
【０１１０】
（第２の製造プロセス）  
図４７からスタートした第１の製造プロセスでは、浮遊ゲートはフィールドアイソレーションと整合していないが、第２の製造プロセスは、浮遊ゲート１をフィールドアイソレーション７と自己整合させることが可能である。
【０１１１】
従来のＳＴＩ（シャロートレンチアイソレーション）フィールドアイソレーションプロセスは、薄い酸化物ライナー１０およびより厚い窒化シリコン層１１の堆積からスタートする。窒化シリコン層１１、酸化物ライナー１０およびアイソレーション溝７は、フォトリソグラフおよび反応性イオンエッチングを用いてパターン形成される。続いて、溝７は誘電体、例えば、二酸化シリコンで充填され、この構造は化学機械研磨（ＣＭＰ）を用いて平坦化される。図６４は、図２に示したメモリの方向Ａに沿った、得られた構造の概略断面図を示す。従来のＳＴＩ処理は、フィールドアイソレーション領域７のエッチングバックおよび窒化シリコン１１および酸化物ライナー１０の除去で進行する。しかしながら、自己整合した浮遊ゲートを持つメモリセルの製造では、異なる処理手順が使用できる。
【０１１２】
最初に、窒化シリコン領域１１および酸化物ライナー１０が、典型的にはウェットエッチングを用いて除去され、図６５に示すように、充填された溝７が基板７の露出面の上方に延びるようにする。
【０１１３】
そして、図６６に示すように、ＴＯＸ領域３および浮遊ゲート材料１が堆積される。明瞭化のため、ＴＯＸ領域３は浮遊ゲート材料１の下方にのみ描いているが、原理的にはフィールド領域７の側壁および上側に存在することもある。
【０１１４】
続いて、浮遊ゲート材料１は、ＣＭＰを用いて平坦化され、図６７に示すように、浮遊ゲート材料１からなる分離ストリップを形成する。この処理機構の利点は、浮遊ゲート材料がエッジにおいて適切に封止される点である。
【０１１５】
浮遊ゲートがパターン形成されると、この場合、フィールドアイソレーション領域７の間にあるスペースを充填することによって、この浮遊ゲート内の上側層１ａおよび下側層１ｂの形成が可能になる。
【０１１６】
浮遊ゲート材料が、典型的にはその場(in-situ)ドープのｎ型ポリシリコンの均一層である先行技術の処理フローに対して、ここでは、図４８〜図５１に関して説明したように、二層または多層の浮遊ゲート材料が製造される。
【０１１７】
一例として、図６８は、上側領域１ａがセル間のスペースより実質的に薄い下側領域１ｂの上に堆積されている浮遊ゲート材料を示す。本実施形態では、少なくともフィールドアイソレーション領域７の側壁およびその間にある底部を覆って薄い下側層１ｂが形成される。これは薄い層であるため、このスペースは完全には充填されない。その後、上側層１ａが堆積され、少なくともスペースを充填する。フィールドアイソレーション領域７を超えた層１ａ，１ｂの材料は研磨またはエッチングバックによって除去可能である。これは、図９に関して説明したように、上側領域１ａおよび下側領域１ｂの構成を導く。
【０１１８】
代替として、図６９に示すように、自己整合した浮遊ゲートは、ＳＴＩ形成前に、浮遊ゲート材料１およびトンネル絶縁膜３を基板５の上に堆積することによって形成できる。ここで、浮遊ゲートはパターン形成され、マスクとして用いてフィールドアイソレーション領域７の溝をパターン形成する。続いて通常のＳＴＩ処理は、図７０に示す構造をもたらす。この処理手順の利点は、酸化物ライナー１０、窒化物層１１を堆積したりパターン形成する必要がないため、必要な処理ステップ数が少ない点である。
【０１１９】
フィールドアイソレーション領域７に対して自己整合した浮遊ゲートを形成した後、図７１に示すように、処理は、ＩＰＤ４および制御ゲート領域２を図７０の平坦化構造の上に形成することによって進行する。
【０１２０】
代替として、浮遊ゲート１材料は、そのままでメモリセル間のスペースより実質的に薄くでき、図７２に示す構造を導く。図６２と図６４に関連して説明したのと同様に、上側層１ａおよび下側層１ｂが浮遊ゲート１材料の中に形成できる。続いて、ＩＰＤ４および制御ゲート２は、図７２に描いた構造の上に堆積され、図７３に示す構造が得られる。この実施形態は、チャネル領域６より大きな界面エリアを制御ゲート２に提供して、その結果、より大きな結合比率ＣＲが得られる。
【０１２１】
（第３の製造プロセス）  
第３のプロセスは、図３０に示すようなＴ字状の浮遊ゲートの形成を可能にする。
【０１２２】
第１実施形態において、浮遊ゲート１は、フィールドアイソレーション領域７に対して自己整合の手法で形成される。それは、図６４に関連して説明したように、自己整合した浮遊ゲートの製造のための処理フローからスタートする。
【０１２３】
図６４に示すように、フィールドアイソレーション領域７の平坦化後、追加の窒化シリコン層１１ｂを堆積し、フォトリソグラフおよびエッチング処理ステップを用いてパターン形成して、図７４に示す構造を得る。
【０１２４】
続く酸化物堆積およびＣＭＰを用いた平坦化は、図７５に示すように、追加の窒化シリコン層１１ｂの間にあるスペース１１ｃを充填できる。
【０１２５】
続いて、エッチング処理ステップを用いて、窒化シリコン領域１１ａ，１１ｂそして酸化物ライナー１０を除去して、図７６に示す構造が得られる。
【０１２６】
更なる処理は、図６６（浮遊ゲート材料の堆積）と、図６７（浮遊ゲートの平坦化）、図６８（浮遊ゲート内の少なくとも上側層１ａおよび下側層１ｂの形成）または図７２（作成した溝を部分的に充填する浮遊ゲート）に関連して前述したように続く。
【０１２７】
処理ステップは、さらに図７７と図７８によって例示する。最初に、ＴＯＸ３および浮遊ゲート材料１を、図７７に示すように堆積し、そして図７８に示すように、例えば、ＣＭＰを用いて浮遊ゲート材料１は平坦化される。
【０１２８】
そして、プロセスは、図７９に示すように、以前に説明した制御ゲート形成と同様に、ＩＰＤ４および制御ゲート材料２の形成に続く。
【０１２９】
第２実施形態では、浮遊ゲートは、この第３の処理フローの第１実施形態のように、フィールドアイソレーション領域７に対して完全に自己整合するように形成されない。しかし、Ｔ字状は、図５７に示す非自己整合構造または図６７に示す自己整合構造からからスタートし、浮遊ゲート材料１の追加形成によって実現する。浮遊ゲートの平坦化材料の上には、浮遊ゲート材料の第２層１ａを堆積しパターン形成する。これは、図８０と図８１にそれぞれ示すＴ字状の浮遊ゲート構造をもたらす。
【０１３０】
この実施形態は、最初にフィールド領域７の間にあるスペースに下側層１ｂを形成し、そして、包囲する誘電体材料７，９の中に埋め込まれた下側層１ｂの上に上側層１ａを形成するのを可能にする。上述したように、更なる処理が行われ、ＩＰＤ４および制御ゲート２を形成する。
【０１３１】
（全般）  
上述した全ての構造において、基板６、浮遊ゲート１および制御ゲート２の材料は、これらの各々を複数の材料で構築できるに関係なく、ＴＯＸ３およびＩＰＤ４との界面での仕事関数が下記条件を満たすように選択される。
【０１３２】
図８２は、本発明に係る浮遊ゲートメモリセルの好ましい実施形態の概略断面図を示し、制御ゲート電極（ＣＦ）と、制御ゲート電極（ＣＦ）に近接した上側層および基板に近接した下側層を有する（多層）浮遊ゲート電極（ＦＧ）とのスタックを含む。制御ゲート電極は、ポリ間絶縁膜（ＩＰＤ:inter-poly-dielectric）として知られた絶縁膜スタックによって浮遊ゲート電極から分離している。浮遊ゲート電極は、トンネル絶縁膜（ＴＯＸ）として知られた絶縁膜スタックによって基板（Ｓ）から分離している。本発明に従って、絶縁膜または浮遊および制御ゲートのいずれかを多重層として構築することは必須ではなく、即ち、これらは単一層または単一材料で形成してもよいことに留意する。
【０１３３】
図８２において、「Ｓ」界面１００は、基板のチャネル領域とトンネル絶縁膜との間のコンタクト面であり、「ＦＧ、bottom」界面２００は、トンネル絶縁膜と浮遊ゲートとの間のコンタクト面であり、「ＦＧ、top」界面３００は、浮遊ゲートとポリ間絶縁膜との間のコンタクト面であり、「ＣＧ」界面４００は、ポリ間絶縁膜と制御ゲートとの間のコンタクト面である。
【０１３４】
本発明の好ましい実施形態によれば、ポリ間絶縁膜との界面４００での制御ゲート電極材料の仕事関数の最小値は、トンネル絶縁膜との界面２００での浮遊ゲート電極材料の仕事関数の最大値より大きく、そして、ポリ間絶縁膜との界面３００に沿った浮遊ゲート電極材料の仕事関数の最小値は、トンネル絶縁膜との界面に沿った半導体基板材料の電子親和力／結合(tie)の最大値より大きいことが条件である。即ち、
【０１３５】
【数２】
2009141354.tif 000004
【０１３６】
ここで、φＣＧは、界面４００でのＣＧの仕事関数であり、φＦＧ，ｂｏｔｔｏｍは、界面２００でのＦＧの仕事関数であり、φＦＧ，ｔｏｐは、界面３００でのＦＧの仕事関数であり、χＳは、界面１００での半導体電子親和力である。
【０１３７】
図８３は、制御ゲート電極および浮遊ゲート電極についての仕事関数条件（左）と、浮遊ゲート電極および基板についての仕事関数条件（右）を示す。ギャップＤ１，Ｄ２はそれぞれ、メモリデバイスに組み込まれ、書込み／消去飽和、即ち、フロースルー(flow-through)およびゲート注入を抑制するための所定のギャップである（図８５参照）。
【０１３８】
好ましい実施形態では、上記の条件に加えて、浮遊ゲートの下側界面２００に対する浮遊ゲートの上側界面３００での仕事関数の相対値に関する条件も存在する。即ち、ポリ間絶縁膜との界面３００に沿った浮遊ゲートの仕事関数の最小値は、トンネル絶縁膜との界面２００に沿った浮遊ゲートの仕事関数の最大値より大きいという条件。即ち、
【０１３９】
【数３】
2009141354.tif 000005
【０１４０】
ここで、φＦＧ，ｂｏｔｔｏｍは、浮遊ゲートの下側界面２００の仕事関数であり、φＦＧ，ｔｏｐは、浮遊ゲートの上側界面３００の仕事関数である。
【０１４１】
図８４は、この追加の仕事関数条件を示す。ここでも所定のギャップＤ３が存在している。
【０１４２】
条件式（１）（２）の両方は、図８５に示す二重層浮遊ゲートセル構造を有する不揮発性メモリデバイスで成立し、従来の浮遊ゲートセル構造と比較している。二重層浮遊ゲートセル構造は、ｎ型下側層、ｐ型上側層を備えた浮遊ゲートとｐ型制御ゲートとを備える。左側および右側には、書込み時および消去時の影響を示している。
【０１４３】
従来のセルでは、０．５の結合比率に起因して、書込み時にＩＰＤを通るフロースルー電流は、トンネル酸化物を通るトンネル電流と等しくなり、ＦＧに残留する電荷はほとんど無い。同様に、消去時は、ゲート注入電流は基板に向かう消去電流と等しくなる。
【０１４４】
本発明の好ましい実施形態に係るセルの場合、書込み時にＦＧ−ＩＰＤ界面３００でのバリアが増加し（基板−ＴＯＸ界面１００でのバリアに対して）、フロースルーが抑制可能であり、同様に、消去時にはＣＧ−ＩＰＤ界面４００でのバリアが増加し（ＦＧ−ＴＯＸ界面２００でのバリアに対して）、ゲート注入が抑制可能である。
【０１４５】
少なくとも条件式（１）が成立するための多くの他の材料組合せおよびセル構造、例えば、下記の浮遊ゲート例の１つと組み合わせたｐ型制御ゲート、が可能であることに留意すべきである。
【０１４６】
・Ｎ型ポリ  下側、ｐ型ポリ  上側。
・Ｎ型金属  下側、ｐ型ポリ  上側。
・Ｎ型ポリ  下側、ｐ型シリサイド  上側。
・Ｎ型金属  下側、ｐ型シリサイド  上側。
・Ｎ型金属  下側、ｎ型またはｐ型ポリ  中間、ｐ型シリサイド  上側。
・Ｎ型金属  下側、ｎ型またはｐ型ポリ  中間、ｐ型金属  上側。
【０１４７】
本発明に係る実施形態において、浮遊ゲート電極の上側層および下側層ならびに基板について、下記の材料組合せが可能である。
【０１４８】
【表１】
2009141354.tif 000006
【０１４９】
下側層の材料は、好ましくは、半導体材料の場合、半導体基板のバンドギャップと等しいか、それより大きいバンドギャップを有するように選択される。好ましくは、基板および下側層は、同じ半導体材料で形成される。例えば、シリコン基板と組み合わせたシリコン下側層である。
【０１５０】
下側層の材料は、好ましくは、半導体材料の場合、半導体基板の電子親和力と等しいか、それより大きい電子親和力を有するように選択される。好ましくは、基板および下側層は、同じ半導体材料で形成される。例えば、シリコン基板と組み合わせたシリコン下側層である。
【０１５１】
下側層および基板の材料は、好ましくは、下側層から半導体基板へのキャリア注入についてのバリアが、半導体基板から下側層へのキャリア注入についてのバリアと等しいか、それより大きいように選択される。
【０１５２】
好ましくは、浮遊ゲートの下側層は、ゲルマニウムを含まない。
【０１５３】
制御ゲート電極材料、浮遊ゲート電極の上側層および下側層、下地の基板の仕事関数についての条件は、上記段落で記載したように、当然ながら、より好ましい実施形態で組合せ可能である。
【０１５４】
（デバイスシミュレーションおよび結果）  
以下では、図８５に示すような二重層浮遊ゲートを備えたＮＡＮＤセルのシミュレーションについて説明する。このシミュレーションは、下側層用のｎ型材料、上側層用のｐ型材料、そして制御ゲート用のｐ型材料の選択は、書込みおよび消去飽和の両方を有効に抑制するとともに、書込みおよび消去効率を維持することを示す。
【０１５５】
種々のセルタイプの書込みおよび消去の過渡事象(transients)について、２つのコンポーネントからなる１次元集中モデルを用いてシミュレーションを行った。第１コンポーネントは、基板、トンネル酸化物、および浮遊ゲートの下側層で形成される金属−酸化物−半導体（ＭＯＳ）接合である。第２コンポーネントは、浮遊ゲートの上側層、ＩＰＤおよび制御ゲートで形成される金属−絶縁体−金属（ＭＩＭ）接合である。
【０１５６】
ＭＯＳおよびＭＩＭを通るトンネル電流を、ＷＫＢ(Wentzel-Kramers-Brillouin)近似および影響周波数(impact frequency)についての半古典的表現を用いて計算する。基板中の反転層からのトンネル現象について、三角ポテンシャル井戸近似を用いてキャリア濃度およびエネルギー準位が決定される。
【０１５７】
制御ゲートおよび浮遊ゲートを重くドープしたと仮定すると、ポリ空乏効果は無視される。トンネル酸化物およびＩＰＤでの電界は、ＣＲ、浮遊ゲート電荷およびＭＯＳ構造でのバンド曲がりを考慮すると解ける。書込みおよび消去の過渡事象は、一連の時間ステップでトンネル電流を計算し、浮遊ゲート電荷を調整することによって得られる。
【０１５８】
図８６は、ｐ型半導体基板に対して制御ゲート、浮遊ゲート上側層および浮遊ゲート下側層の異なる仕事関数の組合せに関して、書込み（上側部分）または消去（下側部分）について時間の関数として、シミュレートを行った閾値電圧（ΔＶｔｈ［Ｖ］）でのシフトを示す。各消去／書込みシミュレーションは、浮遊ゲートに電荷が存在しない初期のデバイスからスタートして行っている。結合比率は０．５とし、１５ｎｍのポリ間絶縁膜電気等価膜厚（ＥＯＴ＿ＩＰＤ）と、８ｎｍのトンネル絶縁膜電気等価膜厚（ＥＯＴ＿ＢＯＸ）として、書込み／消去用の制御ゲート電極電圧は＋１７Ｖと−１７Ｖにそれぞれ設定した。この１７Ｖの電圧は、制御ゲート電極と基板との間の電圧差に対応した、メモリセルに印加される外部回路バイアスである。
【０１５９】
半導体制御ゲート電極および半導体基板の場合、この電圧差は、制御ゲート電極と基板との間の外部フェルミ準位での差に対応している。メモリセル内の実際の電圧分布または電界分布は、特に、ポリ間絶縁膜およびトンネル絶縁膜については、これらの絶縁膜層の厚さおよび組成、制御ゲート電極および浮遊ゲートの上側層および下側層の仕事関数に依存する。
【０１６０】
図８６において、制御ゲート電極および浮遊ゲートの上側層および下側層の仕事関数だけが変化している。図８６では、異なる仕事関数の組合せは３文字の組合せによって識別しており、第１文字は制御ゲート電極の仕事関数タイプを識別し、第２文字は浮遊ゲート上側層の仕事関数タイプを識別し、第３文字は浮遊ゲート下側層の仕事関数タイプを識別している。ＮＮＮ列は、ｎ型制御ゲート電極、ｎ型浮遊ゲート上側層、ｎ型浮遊ゲート下側層を参照する。
【０１６１】
図８６は、種々のセルタイプの書込みおよび消去の過渡事象を示す。図には、全ての場合について使用したＣＲ、Ｐ／Ｅ（書込み／消去）電圧、トンネル酸化物およびＩＰＤのＥＯＴを示している。これらの値は、この概念を明確に論証するために現代のものと僅かに異なるように選択している。
【０１６２】
過渡事象は、中性電荷の状態からスタートして、飽和に到達するまでである。ここで提案した二重層浮遊ゲートセル（ＰＰＮ）は、書込みまたは消去効率を損なうことなく、書込みおよび消去の両方について最大飽和レベルを有するものとして明瞭に際立っている。ｐ型ドープの下側層を備えた全てのセルタイプは、劣化したＰ／Ｅ効率を示しており、今後は検討しない。ＮＰＮの場合も、ひどい消去飽和に悩まされるため、実現可能な代替品としてはあまり興味がない。図８６の結果は、下記によって説明できる。
【０１６３】
（書込み）  
ｎ型制御ゲート電極と比較して、ｐ型制御ゲート電極は、ＮＮＮをＰＮＮと比較した場合、ＮＰＮをＰＰＮと比較した場合、ＮＮＰをＰＮＰと比較した場合、ＮＰＰをＰＰＰと比較した場合に示すように、より高い閾値電圧シフト、よって、より少ない書込み飽和を生じさせている。こうした書込み飽和の減少は、同じ回路バイアスについてポリ間絶縁膜でのより小さい電界分布に起因しており、ｎ型制御ゲート電極と比較して、ｐ型制御ゲート電極のより低い外部フェルミ準位から由来している。
【０１６４】
ｐ型制御ゲート電極の場合、書込み時にポリ間絶縁膜での電界は小さくなり、従って、制御ゲート電極へ流れる注入キャリアがより少なくなり、書き込んだメモリセルの閾値電圧をシフトさせるために失われる注入キャリアがより少なくなる。
【０１６５】
ｎ型浮遊ゲート上側層と比較して、ｐ型浮遊ゲート上側層は、ＮＮＮをＮＰＮと比較した場合、ＰＮＮをＰＰＮと比較した場合、ＮＮＰをＮＰＰと比較した場合、ＰＮＰをＰＰＰと比較した場合に示すように、より高い閾値電圧シフト、よって、より少ない書込み飽和を生じさせている。こうした書込み飽和の減少は、浮遊ゲートに注入される電子から見て、制御ゲート電極へ向かってより高い電子エネルギーバリアに起因している。ｐ型浮遊ゲート上側層は、より低い外部フェルミ準位、よってｎ型浮遊ゲート上側層と比較してより低い仕事関数を有するため、ポリ間絶縁膜と浮遊ゲート上側層との間の電子エネルギーバリアが、ｐ型浮遊ゲート上側層についてより大きくなる。
【０１６６】
ｎ型浮遊ゲート下側層と比較して、ｐ型浮遊ゲート下側層は、ＮＮＮをＮＮＰと比較した場合、ＰＮＮをＰＮＰと比較した場合、ＮＰＮをＮＰＰと比較した場合、ＰＰＮをＰＰＰと比較した場合に示すように、より低い閾値電圧シフト、よって、より多くの書込み飽和を生じさせている。こうした書込み飽和の増加は、同じ回路バイアスについてトンネル絶縁膜でのより小さい電界分布に起因しており、ｎ型浮遊ゲート下側層と比較して、ｐ型浮遊ゲート下側層のより低い外部フェルミ準位から由来している。
【０１６７】
ｐ型浮遊ゲート下側層の場合、書込み時にトンネル絶縁膜での電界は小さくなり、従って、基板から浮遊ゲートへ注入されるキャリアがより少なくなる。
【０１６８】
（消去）  
ｎ型制御ゲート電極と比較して、ｐ型制御ゲート電極は、ＮＮＮをＰＮＮと比較した場合、ＮＰＮをＰＰＮと比較した場合、ＮＮＰをＰＮＰと比較した場合、ＮＰＰをＰＰＰと比較した場合に示すように、より高い閾値電圧シフト、よって、より少ない消去飽和を生じさせている。こうした消去飽和の減少は、制御ゲートから注入される電子から見て、浮遊ゲートへ向かってより高い電子エネルギーバリアに起因している。ｐ型制御ゲート電極は、より低い外部フェルミ準位、よってｎ型制御ゲート電極と比較してより低い仕事関数を有するため、ポリ間絶縁膜と制御ゲート電極との間の電子エネルギーバリアが、ｐ型制御ゲート電極についてより大きくなる。従って、制御ゲート電極によって浮遊ゲートへ注入されるキャリアがより少なくなり、消去時に消去された浮遊ゲート電荷を補償することになる。
【０１６９】
ｎ型浮遊ゲート上側層と比較して、ｐ型浮遊ゲート上側層は、ＮＮＮをＮＰＮと比較した場合、ＰＮＮをＰＰＮと比較した場合、ＮＮＰをＮＰＰと比較した場合、ＰＮＰをＰＰＰと比較した場合に示すように、より高い閾値電圧シフト、よって、より少ない消去飽和を生じさせている。こうした消去飽和の減少は、同じ回路バイアスについてポリ間絶縁膜でのより小さい電界分布に起因しており、ｎ型浮遊ゲート上側層と比較して、ｐ型浮遊ゲート上側層のより低い外部フェルミ準位から由来している。
【０１７０】
ｐ型浮遊ゲート上側層の場合、消去時にポリ間絶縁膜での電界は小さくなり、従って、制御ゲート電極から浮遊ゲートへ注入されるキャリアがより少なくなる。
【０１７１】
ｎ型浮遊ゲート下側層と比較して、ｐ型浮遊ゲート下側層は、ＮＮＮをＮＮＰと比較した場合、ＰＮＮをＰＮＰと比較した場合、ＮＰＮをＮＰＰと比較した場合、ＰＰＮをＰＰＰと比較した場合に示すように、より低い閾値電圧シフト、よって、より多くの消去飽和を生じさせている。こうした消去飽和の増加は、基板に注入される電子から見て、基板へ向かってより高い電子エネルギーバリアに起因している。ｐ型浮遊ゲート下側層は、より低い外部フェルミ準位、よってｎ型浮遊ゲート下側層と比較してより低い仕事関数を有するため、トンネル絶縁膜と浮遊ゲート下側層との間の電子エネルギーバリアが、ｐ型浮遊ゲート上側層についてより大きくなる。従って、浮遊ゲートから基板へトンネル通過できる電子はより少なくなる。
【０１７２】
異なるセルタイプのサイズ変更可能性(scalability)を評価するために、図８７では飽和したＰ／ＥレベルをＣＲに対してプロットしている。トンネル酸化物およびＩＰＤのＥＯＴは、ここでは良好な保持に適合する最小値に設定している。二重層浮遊ゲートセルは、明らかに他のセルタイプより性能が優れている。約０．２９のＣＲを持つプレーナ型セルは、約９Ｖという充分なΔＶＴＨウインドウを有し、書込みおよび消去の両方について満足できるΔＶＴＨを有する。従来のＮＡＮＤ型フラッシュセルおよびそのｐ型ゲート変形例は、これらのΔＶＴＨウインドウが低いＣＲにおいて不充分であるため、プレーナ化ができない
【０１７３】
ΔＶＴＨウインドウの減少の他に、ＣＲの減少は、必然的にＰ／Ｅ時間の低下をもたらす。図８８では、これをＰ／Ｅ電圧の増加によって補償できることを我々は説明している。±２３ＶのＰ／Ｅ電圧を用いた場合、書込み（図８８の左）および消去（図８８の右）のための典型的な仕様に到達している。
【０１７４】
我々のシミュレーションでは、従来の酸化物−窒化物−酸化物の誘電体の近似としてＩＰＤをモデル化するために、純粋の二酸化シリコンを用いている。Ｐ／Ｅ電圧を下げるために高誘電率(higk-k)誘電体の使用を想定でき、これは、書込み時にビット線間の絶縁膜破壊を避けるために極微細(deeply scaled)デバイスにとって必要であろう。浮遊ゲートでの高ドープ領域は、高い逆バイアス電流を持つ逆方向ダイオードを形成し、浮遊ゲートの分極を抑制する。代替として、金属材料は、浮遊ゲート層の一方または両方と置換することが考えられる。そして、選択した金属の仕事関数は、セル性能を最適化する他の自由度を提供する。
【０１７５】
上記は、プレーナ二重層浮遊ゲートセルの概念を導入することによって、浮遊ゲートＮＡＮＤ型フラッシュ技術を４０ｎｍノードを超えてスケールダウンする実現性を説明している。
【図４ａ】
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【図４ｂ】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６３】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７６】
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【図７７】
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【図７８】
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【図７９】
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【図８０】
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【図８１】
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【図８２】
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【図８３】
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【図８４】
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【図８６】
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【図１】
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【図２】
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【図３】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図６１】
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【図６２】
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【図６４】
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【図７４】
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【図７５】
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【図８５】
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【図８７】
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【図８８】
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【外国語明細書】
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