(57)【要約】【課題】電流コラプスの発生を抑制するとともに、ノーマリーオフ型の窒化物半導体トランジスタを実現する。【解決手段】半導体トランジスタは、基板５０１、バッファ層５０２、第１窒化物半導体層５０３、第２窒化物半導体層５０４、ｐ型窒化物半導体層５０６、ソース電極５０８、ドレイン電極５０９およびゲート電極５１０を備えている。第２窒化物半導体層５０４のうちｐ型窒化物半導体層５０６の下に位置する部分には、ｐ型ドーパントを含むドーパント層５１１が形成されている。【選択図】図５
2009038175.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板の上に設けられた第１窒化物系化合物半導体層と、
前記第１窒化物系化合物半導体層の上に設けられ、前記第１窒化物系化合物半導体層とヘテロ接合する第２窒化物系化合物半導体層と、
前記第２窒化物系化合物半導体層の上面の一部分に設けられたｐ型窒化物系化合物半導体層と、
前記ｐ型窒化物系化合物半導体層の上に設けられたゲート電極と、
前記第２窒化物系化合物半導体層の上面のうち前記ｐ型窒化物系化合物半導体層が設けられた部分以外の部分に、前記ｐ型窒化物系化合物半導体層を挟むように設けられたソース電極およびドレイン電極とを備え、
前記第２窒化物系化合物半導体層内のうち前記ｐ型窒化物系化合物半導体層の下に位置する部分には、ｐ型ドーパントを含むドーパント層が存在している、窒化物半導体トランジスタ。
【請求項２】
前記ドーパント層は、前記第２窒化物系化合物半導体層内にのみ存在している、請求項１に記載の窒化物半導体トランジスタ。
【請求項３】
前記第２窒化物系化合物半導体層内、または、前記第１窒化物系化合物半導体層と前記第２窒化物系化合物半導体層との間に、前記ｐ型ドーパントの拡散をストップさせるための拡散ストップ層が設けられている、請求項２に記載の窒化物半導体トランジスタ。
【請求項４】
前記拡散ストップ層は、Ａｌを含んでおり、
前記拡散ストップ層内におけるＡｌの濃度は、前記第２窒化物系化合物半導体層内におけるＡｌの濃度よりも高い、請求項３に記載の窒化物半導体トランジスタ。
【請求項５】
前記第２窒化物系化合物半導体層と前記ｐ型窒化物系化合物半導体層との境界では、前記第２窒化物系化合物半導体層における窒化物系化合物半導体の組成と前記ｐ型窒化物系化合物半導体層における窒化物系化合物半導体の組成とが同一である、請求項１から４の何れか１つに記載の窒化物半導体トランジスタ。
【請求項６】
前記第２窒化物系化合物半導体層は、Ａｌを含んでおり、
前記第２窒化物系化合物半導体層におけるＡｌの濃度は、前記第１窒化物系化合物半導体層におけるＡｌの濃度よりも高い、請求項１から５の何れか１つに記載の窒化物半導体トランジスタ。
【請求項７】
前記ドーパント層の少なくとも一部分がｐ型化している、請求項１から６の何れか１つに記載の窒化物半導体トランジスタ。
【請求項８】
前記第１窒化物系化合物半導体層は、ＧａＮ層であり、
前記第２窒化物系化合物半導体層は、ＡｌｚＧａ１−ｚＮ（０＜ｚ≦１）層である、請求項１から７の何れか１つに記載の窒化物半導体トランジスタ。
【請求項９】
基板の上に第１窒化物系化合物半導体層を形成し、前記第１窒化物系化合物半導体層よりもバンドギャップエネルギーが大きい第２窒化物系化合物半導体層を前記第１窒化物系化合物半導体層の上に形成し、前記第２窒化物系化合物半導体層の上面の一部分に第３窒化物系化合物半導体層を形成する工程（ａ）と、
前記第２窒化物系化合物半導体層内のうち前記第３窒化物系化合物半導体層の下に位置する部分においてｐ型ドーパントを拡散させる工程（ｂ）と、
前記第３窒化物系化合物半導体層をｐ型窒化物系化合物半導体層とする工程（ｃ）と、
前記ｐ型窒化物系化合物半導体層の上にゲート電極を形成し、前記第２窒化物系化合物半導体層の上面のうち前記ｐ型窒化物系化合物半導体層が形成されていない部分に前記ｐ型窒化物系化合物半導体層を挟むようにソース電極およびドレイン電極を形成する工程（ｄ）と
を備えている、窒化物半導体トランジスタの製造方法。
【請求項１０】
前記工程（ａ）では、前記第２窒化物系化合物半導体層の上面の一部分に、ｐ型ドーパントを含む前記第３窒化物系化合物半導体層を形成し、
前記工程（ｂ）では、前記工程（ａ）で形成された積層体を１０００℃以上の温度で加熱して、前記第３窒化物系化合物半導体層に含まれている前記ｐ型ドーパントを前記第３窒化物系化合物半導体層から前記第２窒化物系化合物半導体層へ拡散させ、
前記工程（ｃ）では、前記第３窒化物系化合物半導体層が含む前記ｐ型ドーパントを活性化させる、請求項９に記載の窒化物半導体トランジスタの製造方法。
【請求項１１】
前記工程（ｂ）では、第１の温度で加熱し、前記工程（ｃ）では、前記第１の温度よりも高い第２の温度で加熱し、
前記工程（ｃ）において前記第２の温度に保つ保持時間は、前記工程（ｂ）において前記第１の温度に保つ保持時間よりも短い、請求項１０に記載の窒化物半導体トランジスタの製造方法。
【請求項１２】
前記工程（ｂ）の前に、前記第３窒化物系化合物半導体層の表面を保護膜で覆い、
前記工程（ｃ）と前記工程（ｄ）との間で、前記保護膜を除去する、請求項１０または１１に記載の窒化物半導体トランジスタの製造方法。
【請求項１３】
前記保護膜として、半導体の組成が前記第３窒化物系化合物半導体層の上層部分と同一である窒化物半導体膜を用い、
前記工程（ｂ）では、前記ｐ型ドーパントを前記保護膜内でも拡散させ、
前記工程（ｃ）では、前記保護膜内で拡散している前記ｐ型ドーパントも活性化させて前記保護膜をｐ型化する、請求項１０または１１に記載の窒化物半導体トランジスタの製造方法。
【請求項１４】
前記工程（ａ）では、前記第３窒化物系化合物半導体層において、下層部分における前記ｐ型ドーパントの濃度を上層部分における前記ｐ型ドーパントの濃度よりも高くする、請求項１０から１３の何れか１つに記載の窒化物半導体トランジスタの製造方法。
【請求項１５】
前記工程（ｂ）では、前記第２窒化物系化合物半導体層内のうち前記第３窒化物系化合物半導体層の下に位置する部分にｐ型ドーパントをイオン注入する、請求項９に記載の窒化物半導体トランジスタの製造方法。
【請求項１６】
前記工程（ｂ）では、前記第３窒化物系化合物半導体層にも前記ｐ型ドーパントをイオン注入し、
前記工程（ｃ）では、前記工程（ｂ）において前記第３窒化物系化合物半導体層にイオン注入された前記ｐ型ドーパントを活性化させる、請求項１５に記載の窒化物半導体トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、窒化物半導体トランジスタとその製造方法とに関し、例えば汎用インバータ等の民生機器の電源回路として使用可能なパワートランジスタに適用できる窒化物半導体トランジスタとその製造方法とに関する。
【背景技術】
【０００２】
近年、高周波且つ大電力デバイスとして、窒化ガリウム（ＧａＮ）などの窒化物系化合物半導体を用いた電界効果トランジスタ（ＦＥＴ：field-effect transistor）の研究が活発に行われている。ＧａＮなどの窒化物系化合物半導体は、窒化アルミニウム（ＡｌＮ）または窒化インジウム（ＩｎＮ）と様々な混晶を作ることができるので、従来のガリウム砒素（ＧａＡｓ）などの砒素系半導体と同様に他の窒化物系化合物半導体とヘテロ接合を作ることができる。
【０００３】
このようなヘテロ接合では、自発分極あるいはピエゾ分極に起因して、キャリアをドーピングさせなくてもヘテロ界面に高濃度のキャリアが発生する。この結果、窒化物系化合物半導体を用いてＦＥＴを作製した場合には、デプレッション型（ノーマリーオン型）になり易く、エンハンスメント型（ノーマリーオフ型）の特性を得ることは難しい。しかしながら、現在パワーエレクトロニクス市場で使用されているデバイスの殆どがノーマリーオフ型である。よって、窒化物系化合物半導体層を備えたＦＥＴについても、ノーマリーオフ型が強く求められている。
【０００４】
ノーマリーオフ型の窒化物半導体トランジスタを実現させる方法として、ゲート部を掘り込むことによって閾値電圧をプラスにシフトさせる方法（例えば、非特許文献１を参照）、または、ＧａＮ（１１−２０）面という所謂無極性面上にＦＥＴを作製して窒化物半導体の結晶が成長する方向に分極電界を生じないようにする方法（例えば、非特許文献２を参照）などがある。また、ノーマリーオフ型ＦＥＴを実現する有望な構造として、ゲート部にｐ型ＡｌＧａＮ層を形成したゲート注入型トランジスタ（ＧＩＴ：Gate Injection Transistor）が提案されている（例えば、非特許文献３を参照）。このＧＩＴ構造では、アンドープＧａＮ層（チャネル層）の上にＡｌＧａＮ層（バリア層）が形成されており、そのＡｌＧａＮ層の上にｐ型ＡｌＧａＮ層が形成されている。このｐ型ＡｌＧａＮ層を薄くする、または、このｐ型ＡｌＧａＮ層におけるＡｌ組成比を低くすることにより、ノーマリーオフ化を実現することができる。
【非特許文献１】Ｔ．  Ｋａｗａｓａｋｉ  ｅｔ  ａｌ．，  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｅｖｉｃｅｓ  ａｎｄ  Ｍａｔｅｒｉａｌｓ  ２００５  ｔｅｃｈ．  ｄｉｇｅｓｔ  ｐｐ２０６．
【非特許文献２】Ｍ．  Ｋｕｒｏｄａ  ｅｔ  ａｌ．，  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｅｖｉｃｅｓ  ａｎｄ  Ｍａｔｅｒｉａｌｓ  ２００５  ｔｅｃｈ．  ｄｉｇｅｓｔ  ｐｐ４７０．
【非特許文献３】Ｙ．  Ｕｅｍｏｔｏ  ｅｔ  ａｌ．，  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ  Ｍｅｅｔｉｎｇ  ２００６  ｔｅｃｈ．  ｄｉｇｅｓｔ  Ｓ３５ｐ２
【発明の開示】
【発明が解決しようとする課題】
【０００５】
このように窒化物半導体トランジスタのノーマリーオフ化を実現させるために、様々なデバイス構造が提案または試作されている。
【０００６】
ところで、ノーマリーオフ型の窒化物半導体トランジスタを作製すると、高電圧を印加した後にドレイン電流が減少する、いわゆる電流コラプス現象が発生していまう。そのため、ノーマリーオフ型の窒化物半導体トランジスタ実用化させるためには、電流コラプス現象の発生を解決することが大きな課題である。
【０００７】
しかしながら、ノーマリーオフ型の窒化物半導体トランジスタにおいて電流コラプス現象の抑制を検討した例は少ない。そのため、ノーマリーオフ型の窒化物半導体トランジスタを例えばスイッチングトランジスタとして用いる場合には、窒化物半導体トランジスタをオフからオンに切り替えた時の抵抗（オン抵抗）を十分小さくすることは難しく、窒化物半導体トランジスタにおける損失の低減には限界があった。
【０００８】
本発明は上記の課題に鑑み、電流コラプスを抑制するとともに、パワートランジスタに適用可能なノーマリーオフ型の窒化物半導体トランジスタ及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の窒化物半導体トランジスタは、基板と、第１窒化物系化合物半導体層と、第２窒化物系化合物半導体層と、第３窒化物系化合物半導体層と、ゲート電極と、ソース電極と、ドレイン電極とを備えている。第１窒化物系化合物半導体層は、基板の上に設けられている。第２窒化物系化合物半導体層は、第１窒化物系化合物半導体層の上に設けられ、第１窒化物系化合物半導体層とヘテロ接合する。第３窒化物系化合物半導体層は、第２窒化物系化合物半導体層の上面の一部分に設けられている。ゲート電極は、ｐ型窒化物系化合物半導体層の上に設けられている。ソース電極およびドレイン電極は、第２窒化物系化合物半導体層の上面のうち第３窒化物系化合物半導体層が設けられた部分以外の部分に、ｐ型窒化物系化合物半導体層を挟むように設けられている。そして、第２窒化物系化合物半導体層内のうち第３窒化物系化合物半導体層の下に位置する部分には、ｐ型ドーパントを含むドーパント層が存在している。
【００１０】
この構成によれば、第２窒化物系化合物半導体層の膜厚は、ゲート電極の下に位置する部分の方がゲート電極が設けられていない部分よりも薄くなる。これにより、ゲート電極が設けられていない部分における閾値電圧Ｖｔｈ２を小さくすることができ、ゲート電極の下に位置する部分における閾値電圧Ｖｔｈ１との差ΔＶｔｈ（＝Ｖｔｈ１−Ｖｔｈ２）を大きくすることができる。よって、表面準位の影響を低減することができ、電流コラプス現象の発生を抑制できる。
【００１１】
本発明の窒化物半導体トランジスタでは、ｐ型ドーパントはドーパント層内で拡散しており、ドーパント層は第２窒化物系化合物半導体層内にのみ存在していることが好ましい。
【００１２】
一般に、第１窒化物系化合物半導体層と第２窒化物系化合物半導体層とのヘテロ接合により構成されるチャネル構造にｐ型ドーパントが存在すると、空乏層がチャネル構造に常に塞いでしまう虞があり、ノーマリーオフ型を実現することが難しい。しかし、上記のような構成では、ｐ型ドーパントがチャネル構造に存在することを抑制できる。よって、空乏層がチャネル構造を常時塞ぐことを抑制でき、トランジスタの正常な動作を保てると同時にドレイン電極とソース電極との間に流れる電流の減少を抑えることができる。
【００１３】
本発明の窒化物半導体トランジスタでは、第２窒化物系化合物半導体層内、または、第１窒化物系化合物半導体層と第２窒化物系化合物半導体層との間に、ｐ型ドーパントの拡散をストップさせるための拡散ストップ層が設けられていることが好ましい。
【００１４】
これにより、ｐ型ドーパントがチャネル構造で拡散することを抑制できる。
【００１５】
本発明の窒化物半導体トランジスタでは、拡散ストップ層はＡｌを含んでおり、拡散ストップ層内におけるＡｌの濃度は第２窒化物系化合物半導体層内におけるＡｌの濃度よりも高いことが好ましい。
【００１６】
一般に、窒化物系化合物半導体層におけるＡｌ組成比が高ければ高いほど、ｐ型ドーパントは拡散しにくい。よって、上記構成とすることにより、有効な拡散ストップ層を形成することができる。
【００１７】
本発明の窒化物半導体トランジスタでは、第２窒化物系化合物半導体層とｐ型窒化物系化合物半導体層との境界において、第２窒化物系化合物半導体層における窒化物系化合物半導体の組成とｐ型窒化物系化合物半導体層における窒化物系化合物半導体の組成とが同一であることが好ましい。
【００１８】
ｐ型ドーパントをｐ型窒化物系化合物半導体層から第２窒化物系化合物半導体層へ拡散させることによりドーパント層を形成する場合には、ｐ型ドーパントはｐ型窒化物系化合物半導体層から第２窒化物系化合物半導体層へ拡散しやすくなる。
【００１９】
本発明の窒化物半導体トランジスタでは、第２窒化物系化合物半導体層はＡｌを含んでおり、第２窒化物系化合物半導体層におけるＡｌの濃度は第１窒化物系化合物半導体層におけるＡｌの濃度よりも高いことが好ましい。
【００２０】
本発明の窒化物半導体トランジスタでは、ドーパント層の少なくとも一部分がｐ型化していてもよい。
【００２１】
本発明の窒化物半導体トランジスタでは、第１窒化物系化合物半導体層はＧａＮ層であり、第２窒化物系化合物半導体層はＡｌｚＧａ１−ｚＮ（０＜ｚ≦１）層であってもよい。
【００２２】
本発明の窒化物半導体トランジスタの製造方法は、
基板の上に第１窒化物系化合物半導体層を形成し、第１窒化物系化合物半導体層の上に第１窒化物系化合物半導体層よりもバンドギャップエネルギーが大きい第２窒化物系化合物半導体層を形成し、第２窒化物系化合物半導体層の上面の一部分に第３窒化物系化合物半導体層を形成して積層体を形成する工程（ａ）と、
第２窒化物系化合物半導体層内のうち前記第３窒化物系化合物半導体層の下に位置する部分においてｐ型ドーパントを拡散させる工程（ｂ）と、
第３窒化物系化合物半導体層をｐ型窒化物系化合物半導体層とする工程（ｃ）と、
ｐ型窒化物系化合物半導体層の上にゲート電極を形成し、第２窒化物系化合物半導体層の上面のうちｐ型窒化物系化合物半導体層が形成されていない部分にｐ型窒化物系化合物半導体層を挟むようにソース電極およびドレイン電極を形成する工程（ｄ）と
を備えている。
【００２３】
このような製造方法では、工程（ｂ）において、第２窒化物系化合物半導体層内のうち第３窒化物系化合物半導体層の下に位置する部分において、ドーパント層を形成することができる。
【００２４】
本発明の窒化物半導体トランジスタの製造方法では、工程（ｂ）では、加熱することによりｐ型ドーパントを拡散させてもよく、または、ｐ型ドーパントをイオン注入することによりｐ型ドーパントを拡散させてもよい。
【００２５】
加熱することによりｐ型ドーパントを拡散させる場合、工程（ａ）では、第２窒化物系化合物半導体層の上面の一部分に、ｐ型ドーパントを含む第３窒化物系化合物半導体層を形成することが好ましい。工程（ｂ）では、工程（ａ）で形成された積層体を１０００℃以上の温度で加熱して、第３窒化物系化合物半導体層に含まれているｐ型ドーパントを第３窒化物系化合物半導体層から第２窒化物系化合物半導体層へ拡散させることが好ましい。工程（ｃ）では、第３窒化物系化合物半導体層が含むｐ型ドーパントを活性化させることが好ましい。この場合、工程（ｂ）では第１の温度で加熱し、工程（ｃ）では第１の温度よりも高い第２の温度で加熱し、工程（ｃ）において第２の温度に保つ保持時間は工程（ｂ）において第１の温度に保つ保持時間よりも短いことが好ましい。このようにすると、工程（ｂ）においてｐ型窒化物系化合物半導体層から第２窒化物系化合物半導体層へｐ型ドーパントを拡散させることができ、工程（ｃ）においてｐ型ドーパントを活性化させることができる。また、上述のように工程（ｃ）での保持時間は工程（ｂ）での保持時間よりも短いので、窒化物半導体が化学的に分解することを抑制できる。
【００２６】
また、加熱することによりｐ型ドーパントを拡散させる場合、工程（ｂ）の前に、第３窒化物系化合物半導体層の表面を保護膜で覆い、工程（ｃ）と工程（ｄ）との間で、保護膜を除去することが好ましい。このようにすると、積層体を加熱したときに、ｐ型ドーパントまたは窒素が第３窒化物系化合物半導体層から抜け出ることを抑制できる。さらに、ｐ型ドーパントまたは窒素の抜けを防止できるので、第３窒化物系化合物半導体層の表面に空孔が生じることを抑制できる。
【００２７】
保護膜としては、半導体の組成が第３窒化物系化合物半導体層の上層部分と同一である窒化物半導体膜を用いることができ、工程（ｂ）では、ｐ型ドーパントを保護膜内でも拡散させ、工程（ｃ）では、保護膜内で拡散しているｐ型ドーパントも活性化させて保護膜をｐ型化することが好ましい。このようにすると、保護膜をｐ型窒化物系化合物半導体層の一部分とすることができるので、保護膜を除去する手間を省くことができる。
【００２８】
さらに、加熱することによりｐ型ドーパントを拡散させる場合、工程（ａ）では、第３窒化物系化合物半導体層において、下層部分におけるｐ型ドーパントの濃度を上層部分におけるｐ型ドーパントの濃度よりも高くすることが好ましい。このようにすると、第３窒化物系化合物半導体層から第２窒化物系化合物半導体層へｐ型ドーパントが拡散しても、第３窒化物系化合物半導体層の層厚方向においてｐ型ドーパントの濃度を均一にすることができる。
【００２９】
一方、工程（ｂ）においてｐ型ドーパントをイオン注入する場合、工程（ｂ）では第３窒化物半導体層にもｐ型ドーパントをイオン注入することが好ましく、工程（ｃ）では第３窒化物系化合物半導体層にイオン注入されたｐ型ドーパントを活性化させることが好ましい。
【発明の効果】
【００３０】
本発明によれば、窒化物半導体トランジスタにおいて、電流コラプスを抑制できるとともにノーマリーオフ化を図ることができる。
【発明を実施するための最良の形態】
【００３１】
本発明の実施形態を説明する前に、本願発明者らが検討した内容を比較の形態として示す。
【００３２】
《比較の形態》
図１は、本願発明者らが実験的に試作したＧＩＴ構造のノーマリーオフ型窒化物半導体トランジスタの断面図である。同図に示すように、本比較の形態では、窒化物半導体トランジスタは、サファイア基板１０１と、ＡｌＮバッファ層１０２と、アンドープＧａＮ層１０３と、アンドープＡｌＧａＮ層１０４と、ｐ−ＧａＮ層１０５と、ソース電極１０６と、ドレイン電極１０７と、ゲート電極１０８とを備えている。
【００３３】
サファイア基板１０１では、（０００１）面が主面である。ＡｌＮバッファ層１０２はサファイア基板１０１の（０００１）面上に設けられ、その厚さは１００ｎｍである。アンドープＧａＮ層１０３はＡｌＮバッファ層１０２の上に設けられ、その厚さは２μｍである。アンドープＡｌＧａＮ層１０４はアンドープＧａＮ層１０３の上に設けられ、その厚さ２５ｎｍである。ｐ−ＧａＮ層１０５はアンドープＡｌＧａＮ層１０４の上に設けられ、その厚さは１００ｎｍである。ソース電極１０６およびドレイン電極１０７は、アンドープＡｌＧａＮ層１０４の上面のうちｐ−ＧａＮ層１０５が設けられていない部分に、ｐ−ＧａＮ層１０５を挟むように設けられており、Ｔｉ層とＡｌ層との積層構造を有している。ゲート電極１０８は、ｐ−ＧａＮ層１０５の上に設けられており、Ｐｄからなる。ここで、「アンドープ」とは、不純物が窒化物系化合物半導体層に意図的に導入されていないことを意味する。
【００３４】
ｐ−ＧａＮ層１０５には、ｐ型ドーパントとしてＭｇが１×１０１９ｃｍ−３程度ドーピングされている。Ｍｇの濃度は、ｐ−ＧａＮ層１０５の大部分においては１×１０１８ｃｍ−３程度となっているが、ゲート電極１０８との界面から１０ｎｍ程度では１×１０２０ｃｍ−３程度である。ここで、「ドーパント」とは、窒化物系化合物半導体層に意図的に導入された不純物であり、「ｐ型ドーパント」とは、窒化物系化合物半導体に導入して活性化させることによりその窒化物系化合物半導体がｐ型化するドーパントのことである。ｐ型ドーパントとしては、II族元素（代表的にはＭｇ）を用いることが望ましい。
【００３５】
図１に示すＧＩＴトランジスタでは、従来のＪＦＥＴ（junction field-effect transistor）とは異なり、ゲート電極１０８に正電圧を印加した際にドレイン電流が大きく増加することが判明した。この理由としては、ゲート電極１０８から正孔が注入されるとヘテロ界面において電子が発生し、この電子がドレイン電流として流れるためと考えられる。この動作（ゲート電極１０８に正電圧を印加するとドレイン電流が大きく増加すること）は、一般的なＪＦＥＴでは生じず、正孔の移動度が電子の移動度に比べて小さい窒化物半導体トランジスタに特有の現象である。
【００３６】
このように、図１に示すＧＩＴトランジスタでは、ゲート電極１０８に正電圧を印加するとドレイン電流が大きく増加するので、ノーマリーオフ型を実現することができる。しかし、図１に示すＧＩＴトランジスタを実際に作製すると、高いドレイン電圧を印加した後にドレイン電流が減少する、所謂電流コラプスという現象が生じることがわかった。
【００３７】
図２は、本比較の形態にかかる窒化物半導体トランジスタに対してパルス電圧を印加したときのドレイン電流（Id）とドレイン電圧（VDS）との関係を示す図である。パルス電圧を印加する前のバイアス条件として、ゲート電圧およびドレイン電圧が０Ｖである場合と、ゲート電圧が０Ｖでありドレイン電圧が６０Ｖである場合とを設定し、ゲート電極１０８およびドレイン電極１０７にパルス電圧を印加してドレイン電流（Id）とドレイン電圧（VDS）との関係を調べた。ゲート電極１０８とドレイン電極１０７とに印加したパルス電圧については、パルス幅は０．５μ秒であり、パルス間隔は１ｍ秒であった。図２に示す黒丸は、バイアス条件としてゲート電圧およびドレイン電圧が０Ｖであった場合の結果であり、図２に示す白丸は、バイアス条件としてゲート電圧が０Ｖでありドレイン電圧が６０Ｖであった場合の結果である。
【００３８】
図２に示すように、パルス電圧を印加する前のバイアス条件としてゲート電圧が０Ｖでありドレイン電圧が６０Ｖである場合には、バイアス条件としてゲート電圧が０Ｖでありドレイン電圧が０Ｖである場合と比較して、パルス電圧を印加した後に低いドレイン電圧に対するドレイン電流が減少し、トランジスタをオフからオンに切り替えた時に発生する抵抗（以下では「オン抵抗」という。）が増大した。これが電流コラプスと呼ばれる現象であり、電流コラプスが生じるとオン抵抗が大幅に増大する。よって、パワートランジスタのようにトランジスタをオンに切り替える際に高いドレイン電圧が印加されるトランジスタでは、電流コラプスの発生が重大な問題となる。
【００３９】
この電流コラプス現象は、次のように説明することができる。窒化物系化合物半導体層の表面のうちゲート電極１０８が設けられていない部分の表面準位に電子がトラップされると、空乏層が生じる。トランジスタがオフ状態であるときには、その空乏層はチャネル１０９にまで延びる。トランジスタをオフからオンに切り替えると、ゲート電極１０８の下に位置する部分では空乏層は縮むのでチャネル１０９を塞がないが、ゲート電極１０８が設けられていない部分の下では空乏層は縮まないのでチャネル１０９の一部を塞いだままとなる。よって、ドレイン電流が小さくなってしまう。
【００４０】
図３および図４を用いて、電流コラプス現象をより詳細に説明する。図３に、ゲート電圧およびドレイン電圧ともに０Ｖである（トランジスタがオフである）ときの空乏層の拡がりを模式的に示す。
【００４１】
ゲート電極１０８の下に位置する部分について示す。アンドープＡｌＧａＮ層１０４の上にｐ−ＧａＮ層１０５を形成することにより、ゲート電極１０８の下に位置する部分ではアンドープＡｌＧａＮ層１０４とアンドープＧａＮ層１０３とのヘテロ接合部でのキャリア濃度が小さくなる。これにより、ゲート電極１０８の下における閾値電圧Ｖｔｈ１は、正電圧側に大きくなり、例えば＋０．５Ｖとなる。よって、トランジスタがオフ状態である（例えば、ゲート電極１０８に電圧を印加しないまたは負の電圧を印加する）場合には、空乏層のうちゲート電極１０８の下に位置する部分がチャネル１０９を横切るのでノーマリーオフ型を実現することができる。
【００４２】
ゲート電極１０８が設けられていない部分の下では、アンドープＡｌＧａＮ層１０４の上にｐ−ＧａＮ層１０５が存在しないため、アンドープＡｌＧａＮ層１０４とアンドープＧａＮ層１０３とのヘテロ接合部におけるキャリア濃度が大きくなる。よって、ゲート電極１０８が設けられていない部分の下における閾値電圧Ｖｔｈ２は、負電圧側に小さい値となり、例えば−１Ｖである。以上より、ゲート電圧およびドレイン電圧ともに０Ｖである場合には、空乏層の下端１１１は図３の破線で示される。
【００４３】
このようなＧＩＴ構造において、例えば６０Ｖ程度の高いドレイン電圧を印加すると、ゲート電極１０８が設けられていない部分の下では空乏層がさらに拡がると予想されるので、空乏層の下端１１２は図４に示す破線で示される。なお、図４において、ゲート電極１０８が設けられていない部分の下では、１１２（破線）と１１３（実線）とが重なっているので、１１２（破線）が見えていない。
【００４４】
この状態から例えばゲート電圧を正電圧側に変化させてトランジスタをオンにすると、空乏層の下端１１３は図４に示す実線に変化すると推測される。すなわち、ゲート電極１０８の下では、ゲート電圧が正電圧側に変化すると、空乏層が縮んでチャネル１０９を開放する。一方、ゲート電極１０８が設けられていない部分の下では、トランジスタがオフからオンへ切り替わっても表面準位から電子１１５が放出されるまでに時間がかかるので、空乏層が縮まず、よって、チャネル１０９は空乏層に塞がれたままである。これにより、窒化物半導体トランジスタをオフからオンに切り替えても、ドレイン電流を大きくできない。これが電流コラプス現象のメカニズムであると考えられる。
【００４５】
以上説明した課題を鑑み、本願発明者らは本発明を完成させた。以下に、図面を用いて本発明の実施形態を説明する。なお、本発明は、以下の実施形態に限定されない。また、以下の実施形態では、実質的に同一の部材に対して同一の符号を付け、その説明を省略する場合がある。
【００４６】
《発明の実施形態１》
図５は、実施形態１にかかる窒化物半導体トランジスタの構成を示す断面図である。
【００４７】
図５に示すように、本実施形態では、窒化物半導体トランジスタは、基板５０１と、バッファ層５０２と、第１窒化物系化合物半導体層（「窒化物系化合物半導体層」を以下単に「窒化物半導体層」と記す）５０３と、第２窒化物半導体層５０４と、ｐ型窒化物半導体層５０６と、ソース電極５０８と、ドレイン電極５０９と、ゲート電極５１０と、ドーパント層５１１とを備えている。本実施形態では、ｐ型窒化物半導体層５０６は第１層５０５と第２層５０７とが積層されて形成されている。
【００４８】
ここで、半導体層の厚みを示すと、それぞれ、バッファ層５０２の厚みは１００ｎｍ以上であることが好ましく例えば１６０ｎｍであり、第１窒化物半導体層５０３の厚みは０．５μｍ以上であることが好ましく例えば０．９μｍであり、バッファ層５０２および第１窒化物半導体層５０３は厚い方が好ましい。第２窒化物半導体層５０４の厚みは、窒化物半導体の組成などに依存するので一概には言えないが例えば４０ｎｍであることが好ましく、ｐ型窒化物半導体層５０６の第１層５０５の厚みは５ｎｍ以上５０ｎｍ以下であることが好ましく例えば１５ｎｍであり、ｐ型窒化物半導体層５０６の第２層５０７の厚みは５０ｎｍ以上５００ｎｍ以下であることが好ましく例えば１８５ｎｍである。
【００４９】
基板５０１は、（０００１）面を主面とするサファイア基板であることが好ましい。
【００５０】
バッファ層５０２は、基板５０１の上面に設けられており、例えばサファイア基板の（０００１）面に設けられており、ＡｌＮ層であることが好ましい。
【００５１】
第１窒化物半導体層５０３は、バッファ層５０２の上面に設けられており、アンドープＧａＮ層であることが好ましい。
【００５２】
第２窒化物半導体層５０４は、第１窒化物半導体層５０３の上面に設けられている。第２窒化物半導体層５０４は、第１窒化物半導体層５０３とヘテロ接合し、第１窒化物半導体層５０３のバンドギャップエネルギーよりも大きなバンドギャップエネルギーを有していることが好ましく、第１窒化物半導体層５０３よりもＡｌに富んでいることが好ましい。上述のように第１窒化物半導体層５０３がアンドープＧａＮ層である場合には、第２窒化物半導体層５０４はアンドープＡｌＧａＮ層であることが好ましい。
【００５３】
ｐ型窒化物半導体層５０６は、第２窒化物半導体層５０４の上面の一部分に設けられている。第１層５０５は、第２窒化物半導体層５０４と同一の組成を有する半導体層がｐ型化されたものであることが好ましく、上述のように第２窒化物半導体層５０４がアンドープＡｌＧａＮ層である場合にはｐ型ＡｌＧａＮ層である。このように第２窒化物半導体層５０４とｐ型窒化物半導体層５０６の第１層５０５とにおいて窒化物半導体の組成が同一であれば、加熱によりドーパント層５１１を形成する場合には、ｐ型ドーパント（ＭｇまたはＢｅなどのII族元素）を第３窒化物半導体層５１６（図  に図示、ｐ型窒化物半導体層５０６がｐ型化する前の窒化物半導体層）から第２窒化物半導体層５０４へ容易に拡散させることができる。
【００５４】
第２層５０７は、第２窒化物半導体層５０４とヘテロ接合することが好ましく、上述のように第２窒化物半導体層５０４がアンドープＡｌＧａＮ層である場合にはｐ型ＧａＮ層であることが好ましい。このように第２層５０７が第２窒化物半導体層５０４とヘテロ接合するので、窒化物半導体トランジスタをノーマリーオフ型とすることができる。
【００５５】
ソース電極５０８およびドレイン電極５０９は、第２窒化物半導体層５０４の上面のうちｐ型窒化物半導体層５０６が設けられていない部分に、ｐ型窒化物半導体層５０６を挟むように設けられている。ソース電極５０８およびドレイン電極５０９は例えばＴｉ層とＡｌ層とが積層されたものであることが好ましい。
【００５６】
ゲート電極５１０は、ｐ型窒化物半導体層５０６の上に設けられており、第２窒化物半導体層５０４にオーミック接合可能な金属であることが好ましく、Ｐｄ、ＮｉまたはＰｔなどの仕事関数の大きい金属であることが好ましい。
【００５７】
ドーパント層５１１は、第２窒化物半導体層５０４のうちｐ型窒化物半導体層５０６の下に位置する部分に形成されている。ドーパント層５１１では、ｐ型窒化物半導体層５０６内に存在するｐ型ドーパントが拡散している。このように、ｐ型ドーパントはドーパント層５１１で拡散しておりドーパント層５１１は第２窒化物半導体層５０４内に存在しているので、窒化物半導体トランジスタの動作を正常に保つことができるとともにドレイン電流の減少を抑制することができる。また、このｐ型ドーパントの少なくとも一部分は活性化されていてもよく、その場合には、ドーパント層５１１では第２窒化物半導体層５０４がｐ型化されている。
【００５８】
本実施形態では、比較の形態とは異なり、ドーパント層５１１が存在している。そのため、第２窒化物半導体層５０４の厚みは、ゲート電極５１０の下の方がゲート電極５１０が設けられていない部分の下よりも薄くなる。よって、ゲート電極５１０が設けられていない部分の下における閾値電圧Ｖｔｈ２を小さくすることができるので、閾値電圧差ΔＶｔｈを大きくすることができ、電流コラプスの発生を抑制することができる。以下、詳細に示す。
【００５９】
図６を用いて、本実施形態にかかる窒化物半導体トランジスタをオフからオンに切り替えたときに空乏層が変化する様子を説明する。図６には、ドレイン電極５０９に高電圧（例えば６０Ｖの電圧）を印加しゲート電極５１０に電圧を印加しないまたは負の電圧を印加した場合と、ドレイン電極５０９に高電圧を印加しゲート電極５１０に正の電圧（例えば３Ｖの電圧）を印加した場合とにおいて、空乏層の拡がりを模式的に示している。
【００６０】
ドレイン電極５０９に高電圧（例えば６０Ｖの電圧）を印加しゲート電極５１０に電圧を印加しないまたは負の電圧を印加すると、比較の形態で示したようにゲート電極５１０の下において空乏層が拡がるので、空乏層の下端５２２は図６に示す破線で表される。しかし、本実施形態では、比較の形態に比べて閾値電圧差ΔＶｔｈが大きいので、ゲート電極５１０が設けられていない部分の下では空乏層はチャネル５１９を塞いでいない。言い換えると、チャネル５１９は、ゲート電極５１０の下においてのみ、空乏層に塞がれている。このようにゲート電極５１０の下ではチャネル５１９が空乏層に塞がれているので、本実施形態にかかる窒化物半導体トランジスタをノーマリーオフ型とすることができる。
【００６１】
ドレイン電極５０９に高電圧を印加した状態でゲート電極５１０に正の電圧（例えば３Ｖの電圧）を印加すると、比較の形態で示したように、空乏層は、ゲート電極５１０の下では縮むがゲート電極５１０が設けられていない部分の下では縮まない。しかし、比較の形態とは異なり、ドレイン電極５０９に高電圧を印加しゲート電極５１０に電圧を印加しないまたは負の電圧を印加したときには、図６の破線に示すように、ゲート電極５１０が設けられていない部分の下では空乏層はチャネル５１９を塞いでいない。言い換えると、本実施形態にかかる窒化物半導体トランジスタでは、ゲート電極５１０が設けられていない部分の下では、常に、チャネル５１９は、空乏層に塞がれていない。よって、ゲート電極５１０に正の電圧を印加して窒化物半導体トランジスタをオンにすると、空乏層の下端５２３は図６の実線で示されるように変化し、チャネル５１９は、ゲート電極５１０が設けられていない部分の下においても空乏層に塞がれていない。これにより、本実施形態にかかる窒化物半導体トランジスタでは、電流コラプスの発生を抑制できる。
【００６２】
以上より、本実施形態にかかる窒化物半導体トランジスタでは、ノーマリーオフ型を実現できるとともに電流コラプスの発生を抑制することができる。本願発明者らは、ドーパント層５１１の構造を最適化することにより、ノーマリーオフ型を実現可能であり電流コラプスの発生を抑制できる窒化物半導体トランジスタの構造を最適化した。
【００６３】
なお、本願発明者らは、窒化物半導体トランジスタの構成を最適化させるさいには、第１窒化物半導体層５０３としてアンドープＧａＮ層を用い、第２窒化物半導体層５０４としてアンドープＡｌＧａＮ層を用い、ｐ型窒化物半導体層５０６の第１層５０５としてｐ型ＡｌＧａＮ層を用い、ｐ型窒化物半導体層５０６の第２層５０７としてｐ型ＧａＮ層を用い、ｐ型ドーパントとしてはＭｇを用いた。また、第２窒化物半導体層５０４の層厚を２５ｎｍとした。
【００６４】
まず、閾値電圧差ΔＶｔｈを最適化させるために、本願発明者らは、閾値電圧差ΔＶｔｈとパルス電圧を印加させたときのドレイン電流比との関係を調べた。具体的には、閾値電圧差ΔＶｔｈが相異なる複数の窒化物半導体トランジスタを用意し、それぞれの窒化物半導体トランジスタに対してドレイン電流比を求めた。閾値電圧差ΔＶｔｈについては、第２窒化物半導体層５０４の層厚とｐ型窒化物半導体層５０６の第１層５０５の層厚とを変化させることにより、閾値電圧差ΔＶｔｈを変えた。図７に、閾値電圧差ΔＶｔｈとパルス電圧を印加させたときのドレイン電流比との関係を示す。
【００６５】
ドレイン電流比とは、パルス電圧を印加させてドレイン電圧を１０Ｖとしゲート電圧を５Ｖとした場合にソース電極とドレイン電極との間に流れたドレイン電流において、パルス電圧を印加する直前のドレイン電圧が０Ｖであった場合に流れたドレイン電流に対するパルス電圧を印加する直前のドレイン電圧が６０Ｖであった場合に流れたドレイン電流の比率である。ドレイン電流比が１に近い値を示せば、６０Ｖの電圧をドレイン電極５０９に印加した後に窒化物半導体トランジスタをオンにしたときに流れるドレイン電流と０Ｖの電圧をドレイン電極５０９に印加した後に窒化物半導体トランジスタをオンにしたときに流れるドレイン電流とがほぼ同一であるので、電流コラプスの発生が抑制されていることを意味する。
【００６６】
閾値電圧差ΔＶｔｈとドレイン電流比との関係を調べると、図７に示すように、ΔＶｔｈが大きいほど電流コラプスの発生が抑制されることがわかった。特に、ΔＶｔｈが２．５Ｖ以上であればドレイン電流比は１となり、ΔＶｔｈが２．５Ｖ未満である場合に比べて電流コラプスの発生をさらに抑制できることがわかった。
【００６７】
そこで、本願発明者らは、閾値電圧差ΔＶｔｈが２．５Ｖ以上となるように、ドーパント層５１１の層厚を最適化した。具体的には、ドーパント層５１１の層厚が相異なる複数の窒化物半導体トランジスタを用意し、それぞれの窒化物半導体トランジスタに対して閾値電圧差ΔＶｔｈを求めた。その結果を図８に示す。
【００６８】
図８に示すように、ドーパント層５１１の層厚が１０ｎｍ程度であれば閾値電圧差ΔＶｔｈが２．５Ｖであったので、ドーパント層５１１の層厚を１０ｎｍ以上とすることが望ましいことがわかった。
【００６９】
以上より、本願発明者らは、層厚が２５ｎｍである第２窒化物半導体層５０４に対して層厚が１０ｎｍ以上となるようにドーパント層５１１を形成すれば、閾値電圧差ΔＶｔｈが２．５Ｖ以上となるので、電流コラプスを抑制できることがわかった。
【００７０】
以上説明したように、本実施形態にかかる窒化物半導体トランジスタでは、第２窒化物半導体層５０４がｐ型窒化物半導体層５０６の第２層５０７にヘテロ接合されるので、図６に示すようにノーマリーオフ型を実現することができる。
【００７１】
また、本実施形態にかかる窒化物半導体トランジスタでは、第２窒化物半導体層５０４のうちｐ型窒化物半導体層５０６の下に位置する部分にドーパント層５１１が形成されている。これにより、ドーパント層５１１が形成されていない窒化物半導体トランジスタに比べて、ゲート電極５１０が設けられていない部分の下における閾値電圧Ｖｔｈ２を小さくすることができるので、閾値電圧差ΔＶｔｈを大きくすることができる。よって、電流コラプスの発生を抑制することができる。
【００７２】
また、ドーパント層５１１は第２窒化物半導体層５０４内に存在しているので、ｐ型ドーパントはチャネル５１９には存在していない。一般に、チャネルにｐ型ドーパントが存在すると、空乏層がチャネルに常時存在してしまうので、窒化物半導体トランジスタをオンにしてもチャネルは空乏層に塞がれたままとなる。よって、ノーマリーオフ型の窒化物半導体トランジスタを実現することが難しく、また、窒化物半導体トランジスタをオンにしたときにドレイン電流が低下する虞がある。しかし、本実施形態にかかる窒化物半導体トランジスタではｐ型ドーパントはチャネル５１９に存在しないので、本実施形態にかかる窒化物半導体トランジスタを正常に動作させることができるとともにドレイン電流の低下を抑制できる。
【００７３】
また、ｐ型窒化物半導体層５０６の第１層５０５と第２窒化物半導体層５０４とでは、窒化物半導体の組成が互いに同一である。そのため、後述のように加熱によりドーパント層５１１を形成する場合には、ｐ型ドーパントを第３窒化物半導体層５１６から第２窒化物半導体層５０４へ容易に拡散させることができる。
【００７４】
図９（ａ）〜（ｅ）は、本実施形態にかかる窒化物半導体トランジスタの作製方法を示す断面図である。
【００７５】
まず、図９（ａ）に示すように、例えばＭＯＣＶＤ（metallorganic chemical vapor deposition）法または気相成長法などを用いて、バッファ層５０２と第１窒化物半導体層５０３と第２窒化物半導体層５０４と第４窒化物半導体層５１３の第１層５１２および第２層５１４とを基板５０１の上面にエピタキシャル成長させる。第４窒化物半導体層５１３をエピタキシャル成長させる場合には、ｐ型ドーパントとしてＭｇまたはＢｅなどのII族元素を含んだガスを用いて、後述に示す理由から第１層５１２の方が第２層５１４の上層部分よりもｐ型ドーパントの濃度が高くなるようにｐ型ドーパントをドープさせることが好ましい。
【００７６】
次に、例えばドライエッチング法またはＲＩＥ（反応性イオンエッチング；reactive ion etching）法を用いて、第４窒化物半導体層５１３の一部分を除去する。これにより、図９（ｂ）に示すように、第２窒化物半導体層５０４の上面の一部分に、第１層５１５および第２層５１７が順に積層された第３窒化物半導体層５１６が形成される。
【００７７】
続いて、図９（ｂ）に示す積層体を加熱して、ｐ型ドーパントを第３窒化物半導体層５１６から第２窒化物半導体層５０４へ拡散させる（工程（ｂ））。これにより、図９（ｃ）に示すように、ドーパント層５１１を第２窒化物半導体層５０４内に形成することができる。本願発明者らは、ドーパント層５１１の形成条件を検討し、以下に示す条件でドーパント層５１１を形成することが好ましい，と考えている。
【００７８】
具体的には、本願発明者らは、第１窒化物半導体層５０３としてアンドープＧａＮ層を用い、第２窒化物半導体層５０４としてアンドープＡｌＧａＮ層を用い、第３窒化物半導体層５１６の第１層５１５としてｐ型ＡｌＧａＮ層を用い、第３窒化物半導体層５１６の第２層５１７としてｐ型ＧａＮ層を用い、ｐ型ドーパントとしてＭｇを用い、第２窒化物半導体層５０４および第３窒化物半導体層５１６の第１層５１５の層厚をどちらも２５ｎｍとして図９（ｂ）に示す積層体を２つ形成した。その後、一方の積層体を大気圧下で８００℃で加熱し、他方の積層体を大気圧下で１０００℃で加熱し、加熱後の２つの積層体に対してＳＩＭＳ（secondary ion mass spectrometer）を用いてＭｇ元素の濃度分布を調べた。その測定結果を図１０に示す。なお、図１０において、「５０３」は第１窒化物半導体層５０３であり、「５０４」は第２窒化物半導体層５０４であり、「５０５」はｐ型窒化物半導体層５０６の第１層５０５である。
【００７９】
図１０に示すように、ｐ型ドーパントは、１０００℃で加熱した場合の方が８００℃で加熱した場合に比べて、第２窒化物半導体層５０４の層厚方向に拡散していることがわかった。１０００℃で加熱した場合には、第２窒化物半導体層５０４の深さが１５ｎｍにおいてもＭｇ濃度が１×１０１９ｃｍ−３であり、ドーパント層５１１の層厚が１５ｎｍ程度であることがわかった。図８に示す結果より、ドーパント層５１１の層厚が１０ｎｍ以上であれば閾値電圧差ΔＶｔｈが２．５Ｖ以上となり電流コラプスを抑制することができるので、８００℃で加熱するよりも１０００℃で加熱した方が好ましいことがわかった。
【００８０】
このようにｐ型ドーパントを第３窒化物半導体層５１６から第２窒化物半導体層５０４へ拡散させると、第３窒化物半導体層５１６の第１層５１５に存在するｐ型ドーパントが第２窒化物半導体層５０４へ拡散すると考えられる。そのため、拡散前において第３窒化物半導体層５１６でのｐ型ドーパントの濃度が均一であれば、拡散後において第３窒化物半導体層５１６では第１層５１５の方が第２層５１７の上層部分よりもｐ型ドーパントの濃度は薄くなる。
【００８１】
そこで、本願発明者らは、拡散後の第３窒化物半導体層５１６においてｐ型ドーパントのこのような濃度勾配が発生するのを防ぐために、拡散前の第３窒化物半導体層５１６では第１層５１５の方が第２層５１７の上層部分よりもｐ型ドーパントに富んでいる方が好ましい，と考えている。例えば、図１１における「拡散前」のグラフに示すように、ｐ型ドーパントの濃度は、第１層５１５の方が第２層５１７の上層部分よりも高く、例えば第３窒化物半導体層５１６の第１層５１５と第２層５１７との界面では１×１０１９ｃｍ３程度であり、第２窒化物半導体層５０４との界面では１×１０２０ｃｍ３以上であることが好ましい。このように、拡散前の第３窒化物半導体層５１６において第１層５１５の方が第２層５１７の上層部分よりもｐ型ドーパントに富んでいれば、図１１における「拡散後」のグラフに示すように、拡散後の第３窒化物半導体層５１６ではｐ型ドーパントの濃度は層厚方向において均一となる。よって、図９（ａ）に示す工程では、第４窒化物半導体層５１３をエピタキシャル成長させる際には、第１層５１２の方が第２層５１４の上層部分よりもｐ型ドーパントの濃度が高くなるようにｐ型ドーパントをドープさせることが好ましい。
【００８２】
このようにしてドーパント層５１１を形成したのち、図９（ｃ）に示す積層体を大気圧下１０００℃（第１の温度）よりも高い温度（第２の温度）で加熱して、ｐ型ドーパントを活性化させる（工程（ｃ））。
【００８３】
このとき、１０００℃よりも高い温度で加熱すると、窒化物半導体が化学的に分解する虞がある。そのため、ランプアニール（ＲＴＡ；Rapid Thermal Annealing）法などを用いて１１５０℃で３０秒加熱することが好ましい。これにより、図９（ｄ）に示すように、第３窒化物半導体層５１６の第１層５１５がｐ型窒化物半導体層５０６の第１層５０５となり、第３窒化物半導体層５１６の第２層５１７がｐ型窒化物半導体層５０６の第２層５０７となり、場合によってはドーパント層５１１の一部分がｐ型化される。
【００８４】
その後、図９（ｅ）に示すように、ｐ型窒化物半導体層５０６の第２層５０７の上にゲート電極５１０を形成し、また、第２窒化物半導体層５０４の上面のうちｐ型窒化物半導体層５０６が形成されていない部分にｐ型窒化物半導体層５０６を挟むようにソース電極５０８およびドレイン電極５０９を形成する（工程（ｄ））。このようにして、本実施形態にかかる窒化物半導体トランジスタを作製することができる。
【００８５】
以上説明したように、本実施形態にかかる窒化物半導体トランジスタの製造方法では、電流コラプスを抑制する条件を満たすようにドーパント層５１１が形成されている。よって、この製造方法に従って製造された窒化物半導体トランジスタでは、電流コラプスを抑制することができる。
【００８６】
また、拡散前の第３窒化物半導体層５１６では、第１層５１５の方が第２層５１７の上層部分よりもｐ型ドーパントの濃度が高い。これにより、拡散後の第３窒化物半導体層５１６におけるｐ型ドーパントの濃度分布を層厚方向において均一にすることができる。
【００８７】
なお、本実施形態では、ｐ型窒化物半導体層は２層であるとしたが、３層以上であってもよく、または、窒化物半導体の組成が層厚方向において連続的に変化する一層であってもよい。何れの場合であっても、ｐ型窒化物半導体層の下層部分と第２窒化物半導体層とにおいて、窒化物半導体の組成が同一であればよい。
【００８８】
《発明の実施形態２》
図１２は、実施形態２にかかる窒化物半導体トランジスタの構成を示す断面図である。
【００８９】
上記実施形態１ではｐ型窒化物半導体層５０６は２層であるが、本実施形態ではｐ型窒化物半導体層６０６は１層である。
【００９０】
具体的には、本実施形態では、ｐ型窒化物半導体層６０６は、第２窒化物半導体層５０４とヘテロ接合可能な窒化物半導体層にｐ型ドーパントがドープされたものであることが好ましく、上記実施形態１で記載したように第２窒化物半導体層５０４がＡｌＧａＮ層である場合にはｐ型ＧａＮ層であることが好ましい。
【００９１】
本実施形態では、上記実施形態１と同じく、ｐ型窒化物半導体層６０６は第２窒化物半導体層５０４とヘテロ接合可能であるのでノーマリーオフ型を実現することができ、また、第２窒化物半導体層５０４にはドーパント層５１１が設けられているので電流コラプスの発生を抑制することができる。
【００９２】
なお、本実施形態のようにｐ型窒化物半導体層６０６と第２窒化物半導体層５０４とで窒化物半導体の組成が相異なる場合であっても、ｐ型ドーパントをｐ型窒化物半導体層６０６から第２窒化物半導体層５０４へ拡散させることができる。
【００９３】
《発明の実施形態３》
実施形態３では、窒化物半導体トランジスタの構造は上記実施形態１と同じであるが、窒化物半導体トランジスタの製造方法が上記実施形態１とは異なる。
【００９４】
図１３（ａ）〜（ｆ）は、本実施形態にかかる窒化物半導体トランジスタの製造方法の一工程を示す断面図である。
【００９５】
まず、図１３（ａ）に示すように、上記実施形態１で記載した方法に従って、基板５０１の上に、バッファ層５０２、第１窒化物半導体層５０３、第２窒化物半導体層５０４および第４窒化物半導体層５１３を順に形成する。
【００９６】
次に、図１３（ｂ）に示すように、上記実施形態１で記載した方法に従って、第４窒化物半導体層５１３の一部分を除去して第３窒化物半導体層５１６を形成する。
【００９７】
続いて、図１３（ｃ）に示すように、図１３（ｂ）における積層体の上面を保護膜７０１で覆う。これにより、第３窒化物半導体層５１６の表面が露出しないように、保護膜７０１で第３窒化物半導体層５１６を覆うことができる。保護膜７０１としては、例えば、ＳｉＮ、ＳｉＯ２、ＳｉＯＮまたはＡｌＮなどの絶縁膜を用いることが好ましい。
【００９８】
続いて、上記実施形態１で記載した方法に従って、ｐ型ドーパントを第３窒化物半導体層５１６から第２窒化物半導体層５０４へ拡散させ、その後、ｐ型ドーパントを活性化させる。これにより、図１３（ｄ）に示すように、ドーパント層５１１が形成されるとともに、第３窒化物半導体層５１６がｐ型窒化物半導体層５０６となる。
【００９９】
続いて、ドライエッチング方法またはＲＩＥ法などの公知の手法を用いて、図１３（ｅ）に示すように保護膜７０１を除去する。
【０１００】
その後、図１３（ｆ）に示すように、上記実施形態１で記載した方法に従ってソース電極５０８とドレイン電極５０９とゲート電極５１０とを形成する。
【０１０１】
本実施形態では、窒化物半導体トランジスタの構成は上記実施形態１と同じであるので、上記実施形態１と同様の効果を奏する。
【０１０２】
さらに、加熱する前に第３窒化物半導体層５１６を保護膜７０１で覆うので、図１３（ｃ）に示す積層体を高温に加熱したときに、ｐ型ドーパントおよび窒素が第３窒化物半導体層５１６から積層体の外へ抜けてしまうことを防止できる。その上、ｐ型ドーパントおよび窒素の抜けを防止できるので、第３窒化物半導体層５１６の表面に空孔が形成されることを防止できる。
【０１０３】
《発明の実施形態４》
実施形態４では、窒化物半導体トランジスタの構造は上記実施形態１と同じであり、上記実施形態３と同じく保護膜を用いて窒化物半導体トランジスタを製造するが、保護膜の材質が上記実施形態３とは異なる。
【０１０４】
図１４（ａ）〜（ｄ）は、本実施形態にかかる窒化物半導体トランジスタの製造方法の一工程を示す断面図である。
【０１０５】
まず、図１４（ａ）に示すように、上記実施形態１で記載した方法に従って、基板５０１の上に、バッファ層５０２、第１窒化物半導体層５０３、第２窒化物半導体層５０４および第４窒化物半導体層５１３を順に形成し、第４窒化物半導体層５１３の上に第５窒化物半導体層８１１を形成する。第５窒化物半導体層８１１としては、ｐ型ドーパントなどの不純物を含んでいないとともに窒化物半導体の組成が第４窒化物半導体層５１３の第２層５１４と同一である窒化物半導体層を用いることが好ましく、アンドープＧａＮ層を用いることが好ましい。また、第５窒化物半導体層８１１の層厚としては、１５ｎｍ程度とすることが好ましい。
【０１０６】
次に、上記実施形態１で記載した方法に従って、第４窒化物半導体層５１３および第５窒化物半導体層８１１の一部分を除去する。これにより、図１４（ｂ）に示すように、第４窒化物半導体層５１３の一部分が除去されて第３窒化物半導体層５１６となり、第５窒化物半導体層８１１の一部分が除去されて保護膜８０１となる。
【０１０７】
続いて、上記実施形態１で記載した方法に従って、ｐ型ドーパントを第３窒化物半導体層５１６から第２窒化物半導体層５０４へ拡散させ、その後、ｐ型ドーパントを活性化させる。これにより、図１４（ｃ）に示すように、ドーパント層５１１が形成されるとともに、第３窒化物半導体層５１６がｐ型窒化物半導体層５０６となる。また、保護膜８０１の膜厚が１５ｎｍ程度であるので保護膜８０１にもｐ型ドーパントが拡散し、図１４（ｃ）に示すように保護膜８０１がｐ型化されてｐ型窒化物半導体層５０６の第２層５０７の一部となる。
【０１０８】
その後、図１４（ｄ）に示すように、上記実施形態１で記載した方法に従ってソース電極５０８とドレイン電極５０９とゲート電極５１０とを形成する。
【０１０９】
本実施形態では、窒化物半導体トランジスタの構成は上記実施形態１と同じであるので、上記実施形態１と同様の効果を奏する。
【０１１０】
さらに、本実施形態では、保護膜８０１がｐ型窒化物半導体層５０６の一部分になるので、上記実施形態３とは異なり、保護膜８０１を除去しなくてもよい。よって、本実施形態では、上記実施形態３に比べて、保護膜８０１を除去する手間を省くことができる。
【０１１１】
なお、上記実施形態２のようにｐ型窒化物半導体層が１層からなる場合には、保護膜としては、窒化物半導体層の組成比がｐ型窒化物半導体層と同一であればよい。
【０１１２】
《発明の実施形態５》
実施形態５では、窒化物半導体トランジスタの構成は上記実施形態１と同一であるが、ｐ型ドーパントを拡散させる方法が上記実施形態１とは異なる。
【０１１３】
図１５（ａ）〜図１５（ｅ）は、本実施形態にかかる窒化物半導体トランジスタの製造方法を示す断面図である。
【０１１４】
まず、図１５（ａ）に示すように、上記実施形態１で記載した方法に従って、基板５０１の上に、バッファ層５０２、第１窒化物半導体層５０３および第２窒化物半導体層５０４を順に形成し、第２窒化物半導体層５０４の上に第４窒化物半導体層９１３を形成する。ここで、第４窒化物半導体層９１３は、上記実施形態１などに記載の第４窒化物半導体層５１３とは異なりｐ型ドーパントを含んでおらず、例えばアンドープＧａＮ層である。
【０１１５】
次に、図１５（ｂ）に示すように、上記実施形態１で記載した方法に従って、第４窒化物半導体層９１３の一部分を除去して第３窒化物半導体層９１６を形成する。
【０１１６】
続いて、図１５（ｃ）に示すように、第２窒化物半導体層５０４の上面のうち第３窒化物半導体層９１６が形成されていない部分にレジスト膜（例えばＳｉＯ２膜）９０１を設ける。
【０１１７】
その後、図１５（ｃ）に示す積層体の上面からｐ型ドーパントを注入する。このときの注入エネルギーは例えば７０ｋｅＶであり、注入量は１×１０１９／ｃｍ３以上であることが好ましい。イオン注入が終了したら、レジスト膜９０１を除去し、上記実施形態１で記載した方法に従ってｐ型ドーパントを活性化させる。これにより、図１５（ｄ）に示すように、第２窒化物半導体層５０４内にｐ型ドーパント層５１１が形成されるとともに、第３窒化物半導体層９１６がｐ型窒化物半導体層９０６となる。
【０１１８】
その後、図１５（ｅ）に示すように、上記実施形態１で記載した方法に従ってソース電極５０８とドレイン電極５０９とゲート電極５１０とを形成する。
【０１１９】
このようにｐ型ドーパントをイオン注入させた場合であっても、上記実施形態１と同様の効果を得ることができる。
【０１２０】
なお、本実施形態では、ｐ型ドーパントをイオン注入する際に第３窒化物半導体層９１３にもｐ型ドーパントが注入されるのでｐ型ドーパントは第３窒化物半導体層９１３内に予め含まれていなくても良いが、上記実施形態１などのようにｐ型ドーパントが第３窒化物半導体層９１３内に予め含まれていても良い。また、ｐ型窒化物半導体層９０６は、上記実施形態１におけるｐ型窒化物半導体層５０６のように第１層５０５と第２層５０７とが積層された積層体であってもよい。
【０１２１】
《発明の実施形態６》
図１６は、実施形態６にかかる窒化物半導体トランジスタの構成を示す断面図である。
【０１２２】
図１６に示すように、本実施形態では、第２窒化物半導体層５０４内に拡散ストップ層１００１が設けられている。これにより、上記実施形態１，３および４に記載のように加熱によりｐ型ドーパントを拡散させる場合であっても、上記実施形態５に記載のようにイオン注入によりｐ型ドーパントを拡散させる場合であっても、ｐ型ドーパントが、第３窒化物半導体層５１６から、第２窒化物半導体層５０４のうち拡散ストップ層１００１よりも下の部分にまで拡散してしまうことを防止できる。
【０１２３】
拡散ストップ層１００１は、上述のようにｐ型ドーパントの拡散を防止するために設けられた層であり、Ａｌの濃度が第２窒化物半導体層５０４内におけるＡｌ濃度よりも高くなるように形成されていることが好ましく、上記実施形態１に記載したように第２窒化物半導体層５０４がＡｌＧａＮ層である場合にはＡｌＮ層であることが好ましい。その厚みは、１ｎｍ以上であり、例えば２ｎｍである。
【０１２４】
一般に、ｐ型ドーパントがチャネルに存在すると、空乏層がチャネルに常時存在してしまう，と考えられている。そのため、窒化物半導体トランジスタをオンにしても、チャネルは空乏層に塞がれたままであるのでドレイン電流を大きくすることができない。よって、ｐ型ドーパントがチャネルに存在すると、電流コラプスが発生してしまう。
【０１２５】
しかし、本実施形態では、拡散ストップ層１００１を設けることにより、ｐ型ドーパントがチャネルで拡散することを抑制できる。よって、空乏層がチャネルに常時存在してしまうことを回避できる。
【０１２６】
また、ｐ型ドーパントは拡散ストップ層１００１よりも下には拡散しないので、ドーパント層５１１の厚みを制御することもできる。
【０１２７】
なお、拡散ストップ層１００１は、第１窒化物半導体層５０３と第２窒化物半導体層５０４との間に設けられていても良い。この場合であっても、ｐ型ドーパントがチャネルに拡散することを抑制できる。
【０１２８】
《その他の実施形態》
本発明は、上記実施形態１〜６について、以下のような構成としてもよい。
【０１２９】
基板、バッファ層、第１窒化物半導体層、第２窒化物半導体層、ｐ型窒化物半導体層、ソース電極、ドレイン電極およびゲート電極の組成および厚みは、上記記載に限定されない。
【０１３０】
加熱またはイオン注入によりドーパント層を形成するとしたが、それ以外の方法によってドーパント層を形成してもよい。
【０１３１】
上記実施形態２にかかる窒化物半導体トランジスタは、上記実施形態３〜５の何れかに記載された方法を用いて製造されてもよく、または、上記実施形態６に記載された拡散ストップ層を備えていても良い。同様に、上記実施形態６にかかる窒化物半導体トランジスタは、上記実施形態３〜５の何れかに記載された方法を用いて製造されてもよく、または、上記実施形態２に記載されたｐ型窒化物半導体層（一層からなるｐ型窒化物半導体層）を備えていても良い。
【０１３２】
第３窒化物半導体層を形成する際、上記実施形態１などでは、第２窒化物半導体層の上に窒化物半導体層をエピタキシャル成長させ、その窒化物半導体層の一部分を除去して第３窒化物半導体層を形成しているが、それ以外の方法を用いて第３窒化物半導体層を形成しても良い。
【産業上の利用可能性】
【０１３３】
以上説明したように、本発明は、トランジスタをオンにした時の抵抗が小さく且つ電流コラプスが抑制されたノーマリーオフ型のトランジスタを実現することができ、汎用インバータ等の民生機器の電源回路等で用いられるパワートランジスタとして有用である。
【図面の簡単な説明】
【０１３４】
【図１】比較の形態にかかるＦＥＴの構成を示す断面図である。
【図２】比較の形態におけるドレイン電圧（Vds）とドレイン電流(Id)との関係を示すグラフ図である。
【図３】比較の形態においてドレイン電圧が０Ｖであるときにトランジスタをオンからオフに切り替えたときの空乏層の変化を説明する図である。
【図４】比較の形態においてドレイン電圧が６０Ｖであるときにトランジスタをオンからオフに切り替えたときの空乏層の変化を説明する図である。
【図５】実施形態１にかかるＦＥＴの構成を示す断面図である。
【図６】本発明においてドレイン電圧が６０Ｖであるときにトランジスタをオンからオフに切り替えたときの空乏層の変化を説明する図である。
【図７】本発明において閾値電圧差(ΔVth)とドレイン電流比との関係を示すグラフ図である。
【図８】本発明においてドーパント層の厚みと閾値電圧差(ΔVth)との関係を示すグラフ図である。
【図９】（ａ）〜（ｅ）は実施形態１における窒化物半導体トランジスタの製造方法を示す断面図である。
【図１０】本発明におけるｐ型ドーパントのＳＩＭＳプロファイルを示すグラフ図である。
【図１１】本発明におけるｐ型ドーパントの濃度分布の概念図である。
【図１２】実施形態２におけるＦＥＴの構成を示す断面図である。
【図１３】（ａ）〜（ｆ）は実施形態３におけるＦＥＴの製造方法を示す断面図である。
【図１４】（ａ）〜（ｄ）は実施形態４におけるＦＥＴの製造方法を示す断面図である。
【図１５】（ａ）〜（ｅ）は実施形態５にかかるＦＥＴの製造方法を示す断面図である。
【図１６】実施形態６にかかるＦＥＴの構成を示す断面図である。
【符号の説明】
【０１３５】
１０１      サファイア基板 
１０２      ＡｌＮバッファ層 
１０３      アンドープＧａＮ層 
１０４      アンドープＡｌＧａＮ層 
１０５      ｐ−ＧａＮ層 
１０６      ソース電極 
１０７      ドレイン電極 
１０８      ゲート電極 
５０１      基板 
５０２      バッファ層 
５０３      第１窒化物半導体層
５０４      第２窒化物半導体層
５０６      ｐ型窒化物半導体層
５０８      ソース電極 
５０９      ドレイン電極 
５１０      ゲート電極 
５１１      ドーパント層
５１６      第３窒化物半導体層
６０６      ｐ型窒化物半導体層
７０１      保護膜
８０１      保護膜
９０６      ｐ型窒化物半導体層
９１６      第３窒化物半導体層
１００１      拡散ストップ層
【図１】
2009038175.tif 000003
【図２】
2009038175.tif 000004
【図３】
2009038175.tif 000005
【図４】
2009038175.tif 000006
【図５】
2009038175.tif 000007
【図６】
2009038175.tif 000008
【図７】
2009038175.tif 000009
【図８】
2009038175.tif 000010
【図９】
2009038175.tif 000011
【図１０】
2009038175.tif 000012
【図１１】
2009038175.tif 000013
【図１２】
2009038175.tif 000014
【図１３】
2009038175.tif 000015
【図１４】
2009038175.tif 000016
【図１５】
2009038175.tif 000017
【図１６】
2009038175.tif 000018