(57)【要約】【課題】ディープトレンチアイソレーション（ＤＴＩ）形状の素子分離領域の寄生容量を低減した半導体装置及びその製造方法を提供する。【解決手段】高濃度不純物拡散半導体層１、半導体活性層２が積層された半導体基板１０に素子分離領域が形成されている。素子分離領域は、順テーパ形状部１３及び下部に繋がるボーイング形状部からなるディープトレンチ１５であり、前記順テーパ形状部と前記ボーイング形状部との境界面は高濃度不純物拡散半導体層１内に配置されている。ディープトレンチ１５には酸化膜が埋め込まれ、ボーイング形状部にはボイド１７を有する。ボーイング形状部底部は、高濃度不純物拡散半導体層を越えてシリコン半導体基板内に入り込み素子分離領域のリーク特性が向上する。【選択図】図９
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【特許請求の範囲】
【請求項１】
表面に高濃度不純物拡散半導体層及びこの高濃度不純物拡散半導体層上に形成された半導体活性層を有する半導体基板と、
前記半導体基板に形成され、素子領域を区画する素子分離領域とを具備し、
前記素子分離領域は、順テーパ形状部及び下部に繋がるボーイング形状部を有するディープトレンチであり、前記順テーパ形状部と前記ボーイング形状部との境界面は前記高濃度不純物拡散半導体層内に配置されていることを特徴とする半導体装置。
【請求項２】
前記順テーパ形状部上面の前記半導体基板表面からの深さは、０．４μｍ〜１μｍであり、
前記ボーイング形状部上面の前記半導体基板表面からの深さは、３μｍ〜１０μｍであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記素子分離領域は、埋め込み材に酸化膜を用い、前記ボーイング形状部にはボイドを有することを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
半導体基板上に基板濃度より不純物濃度の高い高濃度半導体層及び半導体活性層を順次エピタキシャル成長させる工程と、
前記半導体活性層上に素子分離領域に開口を有する酸化膜をマスクとして形成する工程と、
前記マスクを用いて、前記半導体基板、高濃度半導体層及び前記半導体活性層をエッチングし、順テーパ形状のディープトレンチを形成し、続いて当該順テーパ形状のディープトレンチの下にボーイング形状のディープトレンチを形成する工程と、
前記マスクをエッチングして前記開口を素子分離領域周辺から後退させる工程と、
前記順テーパ形状及びボーイング形状のディープトレンチ内部に埋め込むように前記半導体活性層上にシリコン酸化膜を形成する工程と、
前記半導体活性層にトランジスタを形成する工程とを具備し、
前記ボーイング形状のディープトレンチの底部は、前記高濃度半導体層より深く前記半導体基板内に配置形成され、前記ボーイング形状部にはボイドが形成されていることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
従来、基板上に、例えば、Ｎ型の高濃度不純物拡散半導体層及びこの高濃度不純物半導体層上に半導体活性層をエピタキシャル成長させ、この半導体活性層にトランジスタを形成するシリコンなどの半導体基板が知られている。このような半導体基板のトランジスタは、素子分離領域に区画された素子領域に形成される。素子分離領域は、ディープトレンチ（ＤＴＩ：Deep Trench Isolation ）とその中に埋め込まれたポリシリコンから構成される。
ＤＴＩ埋め込み材にポリシリコンを使用している従来技術のバイポーラトランジスタを形成する方法では、ＤＴＩ形成後内部表面を保護絶縁膜で被覆し、その中にポリシリコンを埋め込んでいる。このような従来のトランジスタでは、消費電流低減の要求から、コレクタ−基板間寄生容量の低減が必須となっている。そのためには低誘電率の埋め込み材をＤＴＩ内部に使用する必要がある。しかしながら、現状の製造方法において、単に埋め込み材を酸化膜に変更した場合には、ボイドが表面に露出してしまい不具合が生じてしまう。したがって、問題なくＤＴＩに酸化膜埋め込み材を使用してもボイドが表面に露出しないようなトランジスタを形成する方法を確立する必要がある。
【０００３】
特許文献１には、素子領域への応力を抑制し、ゲート酸化膜中の電子トラップを低減するトレンチ分離構造を有する不揮発性半導体記憶装置が開示されている。半導体記憶装置は、シリコン基板と、シリコン基板上に形成される素子領域と、素子領域を区画する素子分離領域を有し、素子分離領域は、断面形状がステップ状に屈曲したトレンチ溝を有する。トレンチ溝は、基板の表面側に位置する第１領域と、第１領域から深さ方向に伸びる第２領域を含む。トレンチ溝の第１領域は、シリコン酸化膜で充填され、第１領域よりも深い位置にある第２領域は、内部に空洞を有する。第２領域の空洞は、シリコン基板と、第１領域内に充填されたシリコン酸化膜との間の応力を緩和する。
【特許文献１】特開２００２−３１９６３８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、ディープトレンチアイソレーション（ＤＴＩ）形状の素子分離領域の寄生容量を低減した半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００５】
本発明の半導体装置の一態様は、表面に高濃度不純物拡散半導体層及びこの高濃度不純物拡散半導体層上に形成された半導体活性層を有する半導体基板と、前記半導体基板に形成され、素子領域を区画する素子分離領域とを具備し、前記素子分離領域は、順テーパ形状部及び下部に繋がるボーイング形状部を有するディープトレンチであり、前記順テーパ形状部と前記ボーイング形状部との境界面は前記高濃度不純物拡散半導体層内に配置されていることを特徴とする。
【０００６】
本発明の半導体装置の製造方法は、半導体基板上に基板濃度より不純物濃度の高い高濃度半導体層及び半導体活性層を順次エピタキシャル成長させる工程と、前記半導体活性層上に素子分離領域に開口を有する酸化膜をマスクとして形成する工程と、前記マスクを用いて、前記半導体基板、高濃度半導体層及び前記半導体活性層をエッチングし、順テーパ形状のディープトレンチを形成し、続いて当該順テーパ形状のディープトレンチの下にボーイング形状のディープトレンチを形成する工程と、前記マスクをエッチングして前記開口を素子分離領域周辺から後退させる工程と、前記順テーパ形状及びボーイング形状のディープトレンチ内部に埋め込むように前記半導体活性層上にシリコン酸化膜を形成する工程と、前記半導体活性層にトランジスタを形成する工程とを具備し、前記ボーイング形状のディープトレンチの底部は、前記高濃度半導体層より深く前記半導体基板内に配置形成され、前記ボーイング形状部にはボイドが形成されていることを特徴とする。
【発明の効果】
【０００７】
半導体装置のディープトレンチアイソレーション形状の素子分離領域の寄生容量を低減させることが可能になる。
【発明を実施するための最良の形態】
【０００８】
以下、実施例を参照して発明の実施の形態を説明する。
【実施例１】
【０００９】
図１乃至図１０を参照して実施例１を説明する。図１乃至図９は、半導体装置の製造方法を説明する工程断面図、図１０は、トランジスタの容量−バイアス特性を示す特性図である。この実施例ではＮＰＮバイポーラトランジスタを用いて説明するが、他のトランジスタ、例えば、ＰＮＰバイポーラトランジスタを適用しても可能である。
【００１０】
半導体基板１０は、例えば、Ｎ型シリコン半導体からなり、この上にアクティブ領域となる、基板より不純物濃度の高い、例えば、Ｎ型の高濃度不純物拡散半導体層（Ｎ＋）１及び、例えば、Ｎ型の基板より不純物濃度の低い半導体活性層（Ｎ−）２を、例えば、０．２μｍ〜２μｍの厚さでエピタキシャル成長させる。その後、後工程で行われる（図６（ｂ）参照）イオン注入時の緩衝材となる絶縁膜、例えば、シリコン酸化膜３を形成し、別の後工程（図５（ｂ）参照）で平坦性を確保するために行うＣＭＰ(Chemical Mechanical Polishing) 時のストッパー膜となる絶縁膜、例えば、シリコン窒化膜４を堆積し、その後、さらに別の後工程（図２（ａ）参照）でシリコンエッチングを行うためのマスク材となる絶縁膜、例えば、シリコン酸化膜５を堆積させる（図１（ａ））。次に、ＤＴＩを形成するために、リソグラフィにてパターニングを行ない、シリコン酸化膜５、シリコン窒化膜４及びシリコン酸化膜３に対して順次ＲＩＥ(Reactive Ion Etching)を行ってパターンを形成する。次に、レジスト（図示しない）を除去し、シリコン酸化膜５をマスク材として、半導体活性層２のシリコンエッチングを行う（図１（ｂ））。
【００１１】
次に、アクティブ領域に側壁保護絶縁膜を形成する。側壁保護として、例えば、シリコン酸化膜６を、半導体活性層２、シリコン酸化膜３、シリコン窒化膜４及びシリコン酸化膜５上に形成する。この絶縁膜は、図３（ｂ）及び図４（ａ）に示す後工程のディープトレンチを形成するためのマスク材の役目も果している（図２（ａ））。次に、ディープトレンチのマスク材となるシリコン酸化膜６をパターニングするために、リソグラフィでパターニングを行い、レジスト１１を形成する（図２（ｂ））。
次に、図２（ｂ）に示した工程で形成したパターニングされたレジスト１１を用いてシリコン酸化膜６をＲＩＥにて加工し開口１２を形成する。その後レジスト１１を除去する（図３（ａ））。
【００１２】
その後、シリコン酸化膜６をマスクとして、ディープトレンチを形成する。ＤＴＩ形成ＲＩＥ時に、まず、表面の酸化膜を除去するステップを行う。このとき、半導体基板上のディープトレンチ形状は、逆テーパ形状になる。この逆テーパ形状のディープトレンチが後にＤＴＩ埋め込み材を堆積するときに、この部分が最初に接合されてしまい、その結果、ボイドの表面側への上昇を誘発してしまう。このエッチングは、少なくともその後のシリコンＣＤＥ(Chemical Dry Etching)でエッチングする膜厚より、薄く設定する必要がある。最終的にディープトレンチの埋め込み材となる絶縁膜の埋め込み性を確保する、即ち、ディープトレンチ形状を確保するために、ステップを分けて形成する。次のステップにおいては、順テーパ形状のディープトレンチ１３となるようにシリコンを加工する。このとき深さは例えば、０．４μｍから１μｍにて形成する。テーパー角は８０度から９５度となる（図３（ｂ））。
【００１３】
次に、ディープトレンチに埋め込まれる埋め込み酸化膜中にボイドを形成するために、ボーイング形状のディープトレンチ１４を順テーパ形状のディープトレンチ１３中にＲＩＥエッチングを行って形成する。このとき少なくとも図１（ａ）で形成した高濃度不純物拡散半導体層（高濃度Ｎ＋層）１を分離できるような深さまでエッチングを行う。例えば、深さ３μｍ〜１０μｍ程度にすることが素子分離を十分行う上で必要である。このように形成された順テーパ形状部１３とボーイング形状部１４とによりディープトレンチ１５を構成する形成する。
順テーパ形状とボーイング形状を形成することにより、後工程の埋め込み材を堆積する工程において、順テーパ形状部の底の部分が一番最初に接合し、それより下部のボーイング形状部にボイドを形成できる（図４（ａ））。
【００１４】
次に、ディープトレンチの順テーパ形状部１３間口を埋め込みマスク材の埋め込み性を向上させるためにマスク材であるシリコン酸化膜６を、例えば、ＮＨ4 Ｆ等でエッチングを行って後退させる。即ち、開口周辺の後退部１６にはシリコン酸化膜６から露出している。次にＣＤＥ等でシリコン（半導体活性層２の部分）をエッチングし、このシリコン表面の角を丸め形状に加工する。丸め形状に加工することにより、埋め込み性の向上が得られる（図４（ｂ））。
次に、ディープトレンチの埋め込み材となる絶縁膜、例えば、ＴＥＯＳ(Tetra Ethoxy Silane) 膜７を埋め込む。この時、ボーイング形状部内のＴＥＯＳ膜７にボイド１７が形成される。この埋め込み材は、ボイドが形成できる絶縁膜であればどのような材料でも可能である（図５（ａ））。次に、ＣＭＰによりによりＴＥＯＳ膜７の平坦化を行う。この時、シリコン酸化膜５は、除去され、シリコン窒化膜４表面が露出する（図５（ｂ））。
【００１５】
次に、シリコン酸化膜７をウエットエッチングにより厚さ方向に後退させる（図６（ａ））。その後、シリコン窒化膜４をエッチング除去してシリコン酸化膜３表面を露出させる。更に、シリコン酸化膜３の下の半導体活性層２に高濃度不純物領域（Ｎ＋層）１８を形成する（図６（ｂ））。
次に、シリコン酸化膜３の一部を除去し、ベース−エミッタアクディブ領域となる半導体層（ベース領域）１９を形成する。このときベース領域（Ｐ型）１９となる半導体層は、この実施例では、比選択ベースエピを形成し、ベース領域１９を形成しているが、イオン注入法を用いることにより、半導体活性層２内に直接ベース層を形成しても良い。その場合ベースの引き出しコンタクト（図示しない）は、半導体活性層２に直接形成する（図７（ａ））。次に、エミッタ−ベースの分離層となる絶縁膜、例えば、シリコン酸化膜８を堆積させる（図７（ｂ））。
【００１６】
次に、エミッタ領域を形成するために、シリコン酸化膜８をリソグラフィでパターニングしウエットエッチング等で加工してベース領域１９の一部の上を開口する。そして、その後エミッタ電極及びエミッタ領域を形成するために使用するポリシリコンをシリコン酸化膜８上に堆積する。ポリシリコンは堆積中にＮ型不純物を同時に堆積する方法でもよいし、ノンドープトポリシリコンを堆積後Ｎ型不純物をイオン注入を用いて熱工程を行って不純物を拡散させる方法でも良い。ポリシリコンは、パターニングしてエミッタ層９にする（図８（ａ））。次に、エミッタ−ベース間の絶縁分離を行うためのシリコン酸化膜を堆積させ、これをＲＩＥによりスペーサ形状に加工してスペーサ２０を形成する（図８（ｂ））。
【００１７】
次に、電極の低抵抗化を行うため、例えば、Ｔｉシリサイド層２１を、高濃度不純物領域１８、ベース層１９及びエミッタ層９の上に形成する（図９（ａ））。その後、シリコン酸化膜などの絶縁膜２２をシリコン酸化膜７及びＴｉシリサイド層２１上に堆積させる。絶縁膜２２表面は、平坦化される。そして、絶縁膜２２に高濃度不純物領域１８、ベース層１９及びエミッタ層９上のＴｉシリサイド層２１を露出するようにコンタクト孔を形成し、その中に導電材料を充填させて接続配線２３、２４、２５を形成する。接続配線２３は、高濃度不純物領域１８に電気的に接続され、接続配線２４は、エミッタ層９に電気的に接続され、接続配線２５は、ベース層１９に電気的に接続される。接続配線２３、２４、２５は、それぞれ接続電極２６、２７、２８に接続される。半導体活性層２は、ベース層１９に接触しコレクタ領域として用いられる。高濃度不純物領域１８は、コレクタコンタクト領域となる。
この様にして、順テーパ形状部１３及びボーイング形状部からなり、酸化膜が充填されたディープトレンチ１５（ＤＴＩ）からなる素子分離領域で区画された素子領域にＮＰＮバイポーラトランジスタが形成される。
【００１８】
以上の方法を用いることにより、例えば、比誘電率３．９の酸化膜とボイド部を有する構造のＤＴＩが出来る。従来の比誘電率１１．７のポリシリコンを用いた方法では、５．１ｆＦ（Ｖ＝０）であったのに対し、この実施例では２．５１ｆＦまで低減できることが確認された（図１０参照）。図１０は、このトランジスタの特性を示し、縦軸は、容量Ｃ［Ｆ］を示し、横軸はバイアスＶＳＣ［Ｖ］を示している。特性線に記された○印は、バイアス＝０の場合を表している。また、順テーパとボーイング形状を形成しボイドをＤＴＩ内部に形成することにより、シリコン表面への露出を防ぐことができ、製造の安定化も同時に実現できる。ディープトレンチの順テーパ形状部とボーイング形状部との境界面は高濃度不純物拡散半導体層内に配置することによりボイドの露出を防ぐことが可能になる。また、ボーイング形状部の底部は、高濃度不純物拡散半導体層を越えてシリコン半導体基板内に入り込むので、素子分離領域のリーク特性が向上する。
【図面の簡単な説明】
【００１９】
【図１】実施例１の半導体装置の製造方法を説明する工程断面図。
【図２】実施例１の半導体装置の製造方法を説明する工程断面図。
【図３】実施例１の半導体装置の製造方法を説明する工程断面図。
【図４】実施例１の半導体装置の製造方法を説明する工程断面図。
【図５】実施例１の半導体装置の製造方法を説明する工程断面図。
【図６】実施例１の半導体装置の製造方法を説明する工程断面図。
【図７】実施例１の半導体装置の製造方法を説明する工程断面図。
【図８】実施例１の半導体装置の製造方法を説明する工程断面図。
【図９】実施例１の半導体装置の製造方法を説明する工程断面図。
【図１０】実施例１で説明したトランジスタの容量−バイアス特性を示す特性図。
【符号の説明】
【００２０】
１・・・高濃度不純物拡散半導体層
２・・・半導体活性層
６、７・・・シリコン酸化膜
９・・・エミッタ層
１０・・・半導体基板
１３・・・ディープトレンチの順テーパ形状部
１４・・・ディープトレンチのボーイング形状部
１５・・・ディープトレンチ（ＤＴＩ）
１６・・・シリコン酸化膜の後退部
１７・・・ボイド
１９・・・ベース層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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