(57)【要約】【課題】本発明は、スペース上の制約がある場合であっても、既存の拡散層を利用し、静電耐性を高めることができるＭＯＳトランジスタ及びこれを用いた半導体集積回路装置を提供することを目的とする。【解決手段】半導体基板９０に形成され、異なる導電型の拡散層２１、２２、４１、４２からなるドレイン領域２０とバックゲート領域４０とを有するＭＯＳトランジスタ１００，１００ａ、１００ｂであって、  前記ドレイン領域２０と前記バックゲート領域４０とが隣接して配置され、隣接面にＰＮ接合が形成された領域を有することを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板に形成され、異なる導電型の拡散層からなるドレイン領域とバックゲート領域とを有するＭＯＳトランジスタであって、
前記ドレイン領域と前記バックゲート領域とが隣接して配置され、隣接面にＰＮ接合が形成された領域を有することを特徴とするＭＯＳトランジスタ。
【請求項２】
前記ドレイン領域及び前記バックゲート領域は、電極引き出し線と接続される高濃度拡散層と、該高濃度拡散層の周囲に配置された低濃度拡散層とを各々有し、該低濃度拡散層同士で前記ＰＮ接合を形成していることを特徴とする請求項１に記載のＭＯＳトランジスタ。
【請求項３】
前記ＰＮ接合の耐圧は、前記ＰＮ接合の接合部の濃度で調整されたことを特徴とする請求項１又は２に記載のＭＯＳトランジスタ。
【請求項４】
前記ＰＮ接合の接合部の濃度は、前記ドレイン領域と前記バックゲート領域のレイアウト間隔で調整されたことを特徴とする請求項３に記載のＭＯＳトランジスタ。
【請求項５】
前記ドレイン領域は、前記半導体基板の表面に形成された複数の長方形領域を有し、
該長方形領域は、長手方向に平行に、短手方向に間隔を空けて列をなすように配置され、
前記バックゲート領域は、前記複数の長方形領域のうち、前記列の最も外側に配置された長方形領域の外側に隣接して配置されたことを特徴とする請求項１乃至４のいずれか一項に記載のＭＯＳトランジスタ。
【請求項６】
前記バックゲート領域は、前記列をなして配列された前記長方形領域の短辺に接触するように、前記ドレイン領域に隣接して配置されたことを特徴とする請求項５に記載のＭＯＳトランジスタ。
【請求項７】
請求項１乃至５のいずれか一項に記載のＭＯＳトランジスタを有し、
該ＭＯＳトランジスタを用いて半導体基板上にトランジスタ回路を形成したことを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳトランジスタ及びこれを用いた半導体集積回路装置に関し、特に、半導体基板にバックゲート領域が形成されたＭＯＳトランジスタ及びこれを用いた半導体集積回路装置に関する。
【背景技術】
【０００２】
従来から、半導体基板に形成されたＣＭＯＳ半導体装置であって、ＣＭＯＳＦＥＴに対して、Ｐウェル内に高濃度ｎ型拡散層を設けて並列に保護ダイオードを形成し、ＣＭＯＳＦＥＴの入力及び出力回路の静電破壊に対する耐性を向上させた技術が知られている（例えば、特許文献１参照）。
【特許文献１】特開平５−１２１６８４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、半導体基板に形成するＭＯＳトランジスタにおいて、半導体チップの面積やパッドの位置等に制約があり、静電耐性を向上させるための保護ダイオード等を、独立して設けることができない場合がある。かかる場合、上述の特許文献１に記載の構成では、スペース上の制約から、保護ダイオードを設けることができないという問題が生じる。
【０００４】
特に、ＭＯＳトランジスタをオープンドレインに構成し、ドレインの端子自体が表に出る場合には、静電破壊が発生し易い状態となるため、静電耐性を向上させる対策が必要となる。しかし、スペース上の制約がある場合には、上述の特許文献１のように、新たに拡散層を設けて保護ダイオードを形成する構成を適用することができない。
【０００５】
そこで、本発明は、スペース上の制約がある場合であっても、既存の拡散層を利用し、静電耐性を高めることができるＭＯＳトランジスタ及びこれを用いた半導体集積回路装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するため、第１の発明に係るＭＯＳトランジスタ（１００、１００ａ、１００ｂ）は、半導体基板（９０）に形成され、異なる導電型の拡散層（２１、２２、４１、４２）からなるドレイン領域（２０）とバックゲート領域（４０）とを有するＭＯＳトランジスタ（１００，１００ａ、１００ｂ）であって、
前記ドレイン領域（２０）と前記バックゲート領域（４０）とが隣接して配置され、隣接面にＰＮ接合が形成された領域を有することを特徴とする。
【０００７】
これにより、既存のドレイン領域とバックゲート領域の拡散層を利用して、サージ吸収用ダイオードを形成することができ、ＭＯＳトランジスタの半導体基板上のスペースを増加させることなく静電耐性を向上させることができる。
【０００８】
第２の発明は、第１の発明に係るＭＯＳトランジスタ（１００、１００ａ、１００ｂ）において、
前記ドレイン領域（２０）及び前記バックゲート領域（４０）は、電極引き出し線（２３、４３）と接続される高濃度拡散層（２２、４２）と、該高濃度拡散層の周囲に配置された低濃度拡散層（２１、４１）とを各々有し、該低濃度拡散層（２１、４１）同士で前記ＰＮ接合を形成していることを特徴とする。
【０００９】
これにより、ドレイン電極とドレイン領域及びバッグゲート電極とバックゲート領域の導通性は適切に確保しつつ、ＭＯＳトランジスタの静電耐性を向上させることができる。
【００１０】
第３の発明は、第１又は第２の発明に係るＭＯＳトランジスタ（１００ａ）において、
前記ＰＮ接合の耐圧は、前記ＰＮ接合の接合部の濃度で調整されたことを特徴とする。
【００１１】
これにより、ＰＮ接合の接合部の濃度を調整することにより、サージ吸収用ダイオードの耐圧を調整することができる。
【００１２】
第４の発明は、第３の発明に係るＭＯＳトランジスタ（１００ａ）において、
前記ＰＮ接合の接合部の濃度は、前記ドレイン領域（２０）と前記バックゲート領域（４０）のレイアウト間隔で調整されたことを特徴とする。
【００１３】
これにより、ドレイン領域とバッグゲート領域を形成する際のレイアウト間隔を調整することにより、ＰＮ接合の濃度調整を行い、サージ吸収用ダイオードの耐圧を調整することができる。
【００１４】
第５の発明は、第１〜４のいずれか一つの発明に係るＭＯＳトランジスタ（１００、１００ａ、１００ｂ）において、
前記ドレイン領域（２０）は、前記半導体基板（９０）の表面に形成された複数の長方形領域を有し、
該長方形領域は、長手方向に平行に、短手方向に間隔を空けて列をなすように配置され、
前記バックゲート領域（４０）は、前記複数の長方形領域のうち、前記列の最も外側に配置された長方形領域の外側に隣接して配置されたことを特徴とする。
【００１５】
これにより、ＭＯＳトランジスタの有効ゲート幅を大きくすることができるとともに、ＰＮ接合が形成される領域を長くとることができ、サージ吸収用ダイオードによるサージ吸収を効果的に行うことができる。
【００１６】
第６の発明は、第５の発明に係るＭＯＳトランジスタ（１００、１００ａ、１００ｂ）において、
前記バックゲート領域（４０）は、前記列をなして配列された前記長方形領域の短辺に接触するように、前記ドレイン領域（２０）に隣接して配置されたことを特徴とする。
【００１７】
これにより、ＭＯＳトランジスタの外側の四辺にバックゲート領域が形成された場合に、ＰＮ接合を形成する領域を最大にすることができ、サージ吸収用ダイオードによるサージ吸収を更に効果的に行うことができる。
【００１８】
第７の発明に係る半導体集積回路装置は、第１〜５のいずれか一つの発明に係るＭＯＳトランジスタ（１００、１００ａ、１００ｂ）を有し、
該ＭＯＳトランジスタ（１００、１００ａ、１００ｂ）を用いて半導体基板（９０）上にトランジスタ回路を形成したことを特徴とする。
【００１９】
これにより、静電耐性の高い半導体集積回路装置とすることができる。
【００２０】
なお、上記括弧内の参照符号は、理解を容易にするために付したものであり、一例に過ぎず、図示の態様に限定されるものではない。
【発明の効果】
【００２１】
本発明によれば、スペースに制約があり、独立した保護ダイオードを半導体基板上に設けることができない場合であっても、既存の拡散層を利用してＭＯＳトランジスタの静電耐性を高めることができる。
【発明を実施するための最良の形態】
【００２２】
以下、図面を参照して、本発明を実施するための最良の形態の説明を行う。
【実施例１】
【００２３】
図１は、本発明を適用した実施例１に係るＭＯＳトランジスタ１００の断面構成図である。図１において、実施例１に係るＭＯＳトランジスタ１００は、半導体基板９０に形成され、Ｐ型半導体基板７０、Ｐ層６０を有し、Ｐ層６０上にゲート１０、酸化膜１１、ゲート電極引き出し線１３、ドレイン領域２０、ソース領域３０、バックゲート領域４０及び分離酸化膜８０を有する。
【００２４】
Ｐ型半導体基板７０は、シリコン等の半導体で形成されたＰ型の基板であり、その不純物濃度は、Ｐ−の低濃度であってよい。なお、−符号は不純物濃度が低いことを示し、＋符号は不純物濃度が高いことを示す。符号が増えると、その濃度の高低の度合いが高まることを意味する。
【００２５】
Ｐ層６０は、Ｐ型半導体基板７０上に、ウェル層として形成されてもよいし、エピタキシャル成長により形成されてもよい。Ｐ層は、例えばＰ−−の低濃度拡散層で形成される。
【００２６】
なお、Ｐ型半導体基板７０の部分が、厳密なシリコン等の半導体の基板をなす部分であるが、一般的には、Ｐ型半導体基板７０とＰ層６０及びこれらに形成された拡散層２０、３０、４０等を含めて半導体基板９０と呼んでいるので、本願の特許請求の範囲、明細書及び要約書において、単に半導体基板９０と呼んだ場合には、Ｐ型半導体基板７０とＰ層６０及びそれらに形成された拡散層等２０、３０、４０等を含む全体の半導体ウェーハを意味しているものとする。
【００２７】
ゲート１０は、本実施例に係るＭＯＳトランジスタ１００におけるゲートを構成する部分であり、Ｐ層６０の上に、絶縁酸化膜１１を介して形成される。ゲート１０には、ゲート電極引き出し線１３が設けられ、図示しないゲート電極に接続されている。ゲート電極に正電圧を印可することにより、ドレイン領域２０とソース領域３０の間を電流が流れる。
【００２８】
ドレイン領域２０は、ＭＯＳトランジスタ１００のドレインを構成する領域であり、図１のように、ＮチャネルＭＯＳトランジスタ１００の場合には、Ｎ型拡散層で構成される。ドレイン領域２０は、Ｐ層６０内に形成される低濃度Ｎ型拡散層２１と、その上部の半導体基板９０の表面に形成される高濃度Ｎ型拡散層２２とを有してよい。高濃度Ｎ型拡散層２２は、ドレイン電極引き出し線２３に接続され、ドレイン電極引き出し線２３は、図示しないドレイン電極に接続されている。
【００２９】
高濃度Ｎ型拡散層２２は、ドレイン電極に供給された電流を、ドレイン領域２０全体に導通させるべく、Ｎ型の高濃度拡散層Ｎ＋で形成され、低抵抗に構成された領域である。つまり、高濃度Ｎ型拡散層２２は、ドレイン電極との電気的接続を円滑にするために設けられている。一方、低濃度Ｎ型拡散層２１は、ＭＯＳトランジスタ１００として本来的なドレインの役割を果たす領域であり、Ｎ型の低濃度拡散層Ｎ−で形成され、高濃度Ｎ型拡散層２２の周囲を下方及び側面から覆うように構成されている。
【００３０】
本実施例に係るＭＯＳトランジスタ１００は、オープンドレインで用いられ、かつ静電破壊対策用の保護ダイオードや保護用ＮチャネルＭＯＳトランジスタを独立して設けるスペースが無い場合を想定して提案されており、かかる状況下でも静電耐性を高めることを目的としているが、オープンドレインでないＭＯＳトランジスタ１００にも好適に適用することができる。また、静電破壊対策のための保護ダイオード等が別個に設けられている場合であっても、これらと併用して本実施例に係るＭＯＳトランジスタ１００を適用することができる。なお、本実施例に係るＭＯＳトランジスタ１００の静電保護対策の具体的内容については、後述する。
【００３１】
ソース領域３０は、ＭＯＳトランジスタ１００のソースを形成する領域であり、Ｐ層６０上に、高濃度Ｎ型拡散層Ｎ＋で形成される。なお、ソース領域３０には、図示しないソース電極と接続されたソース電極引き出し線３３が接続されている。
【００３２】
バックゲート領域４０は、図示しないバックゲート電極から定電位を供給するための領域であり、一般的には、例えばグランド電位に接続される。本実施例に係るバックゲート領域４０は、Ｐ層６０の表面に形成された低濃度Ｐ型拡散層４１と、低濃度Ｐ型拡散層４１の上部に形成され、バックゲート引き出し電極４３と接続された高濃度Ｐ型拡散層４２とを有する。高濃度Ｐ型拡散層４２は、低抵抗のＰ＋層で形成され、バックゲート電極との導通を円滑にする。また、低濃度Ｐ型拡散層４１は、高濃度Ｐ型拡散層４２の周囲を下方及び側面から覆うように構成されている。
【００３３】
図１において、向かって右側のバックゲート領域４０は、ドレイン領域２０の右外側に、ドレイン領域２０に隣接して配置されている。一方、図１の左側のバックゲート４０は、ソース領域３０の左外側に配置されている。図１の左側のバックゲート領域４０は、構成は右側のバックゲートと同様であるが、従来と同様に、ソース領域３０に隣接して配置されている。一方、右側のバックゲート領域４０は、ドレイン領域２０に隣接して配置されており、この部分が本発明を適用したＭＯＳトランジスタ１００の構成部分であるので、以後右側のバックゲート領域４０の周辺を中心に説明する。
【００３４】
図１において、ドレイン領域２０とバックゲート領域４０が隣接しており、ドレイン領域２０の低濃度Ｎ型拡散層２１とバックゲート領域４０の低濃度Ｐ型拡散層４１との隣接面で、ＰＮ接合を形成している。ＰＮ接合を有すれば、ダイオードを形成していることになるので、低濃度Ｎ型拡散層２１と低濃度Ｐ型拡散層４１は、ダイオード５１を形成しており、これがサージ吸収用ダイオード５１として機能する。つまり、ドレイン領域から正の静電気パルスが印加されたときに、サージ吸収用ダイオード５１がサージを吸収し、ＭＯＳトランジスタ１００の回路素子を保護する。
【００３５】
なお、ドレイン領域２０の低濃度Ｎ型拡散層２１は、Ｐ層６０ともＰＮ接合を形成し、ここにもダイオード５０が形成されている。これは、従来のＭＯＳトランジスタにおいても形成される寄生ダイオード５０である。しかしながら、Ｐ層６０は、Ｐ−層のバックゲート領域４０の低濃度Ｐ型拡散層４１よりも濃度が更に低いＰ−−層で構成されており、寄生ダイオード５０の耐圧は、サージ吸収用ダイオード５１よりも高く設定されてしまう。従って、寄生ダイオード５０よりも耐圧の低いサージ吸収用ダイオード５１を形成することにより、ＭＯＳトランジスタ１００の静電耐性を強化することができる。
【００３６】
図２は、本実施例に係るＭＯＳトランジスタ１００における、トランジスタ構成部分１０、２０、３０と、寄生ダイオード５０と、サージ吸収用ダイオード５１との関係を示した回路図である。
【００３７】
図２において、本実施例に係るＭＯＳトランジスタ１００のドレイン領域２０とソース領域３０に並列に、寄生ダイオード５０及びサージ吸収用ダイオード５１が接続されている。ＭＯＳトランジスタ１００のドレイン領域２０とソース領域３０との間の耐圧ＢＶ１が、寄生ダイオード５０の耐圧ＢＶ２又はサージ吸収用ダイオード５１の耐圧ＢＶ３よりも小さくなると、ＭＯＳトランジスタ１００はドレイン領域２０に入ってきた正の静電気パルスにより、先にサージ電流が流れて静電破壊されてしまう。従来のように、寄生ダイオード５０しか設けられていない場合には、寄生ダイオード５０もＮチャネル領域も同様のドレイン領域２０の低濃度Ｎ型拡散層２１とＰ層６０で形成するＰＮ接合であるから、そのような静電破壊が起こりやすい構成であった。
【００３８】
しかしながら、本実施例に係るＭＯＳトランジスタ１００においては、寄生ダイオード５０よりも明らかに耐圧の低いＰＮ接合を有するサージ吸収用ダイオード５１が、ＭＯＳトランジスタ１００のドレイン領域２０−ソース領域３０間に並列に接続されているため、常にＭＯＳトランジスタ１００の耐圧ＢＶ１よりもサージ吸収用ダイオード５１の耐圧ＢＶ３が低い状態にすることができ、ＭＯＳトランジスタ１００の静電耐性を向上させることができる。
【００３９】
再度、図１に戻る。Ｐ層６０の表面に形成された分離酸化膜８０は、例えば本実施例に係るＭＯＳトランジスタ１００がパワーＭＯＳトランジスタに適用された場合に、高電圧を絶縁できるように設けられた絶縁膜である。本実施例に係るＭＯＳトランジスタ１００が、通常のＭＯＳトランジスタに適用された場合には必要無いが、図１においては、本実施例に係るＭＯＳトランジスタ１００がパワーＭＯＳトランジスタに適用された場合を例に挙げて説明している。
【００４０】
また、図１において、左側のバックゲート領域４０は、ドレイン領域２０の横に隣接して配置しておらず、ＰＮ接合を形成していないが、このように、半導体基板９０にバックゲート領域４０が複数形成されている場合には、必要な分だけＰＮ接合によるサージ吸収用ダイオード５１を形成し、他のバックゲートは通常のソースの横に隣接した配置としてもよい。一方、逆に左側のバックゲート領域４０にもＰＮ接合を形成し、サージ吸収用ダイオード５１を設けたい場合には、これもドレイン領域２０に隣接して配置し、隣接面にＰＮ接合が形成されるように構成すれば、サージ吸収用ダイオード５１を増加させ、更に静電耐性を向上させることができる。
【００４１】
このように、半導体基板９０に異なる導電型で構成されたドレイン領域２０とバックゲート領域４０を隣接して配置することにより、新たな拡散層を別個にＰ層６０上に形成することなく、既存の拡散層２１、４１を用いてＰＮ接合を形成してサージ吸収用ダイオードを設け、ＭＯＳトランジスタ１００の静電耐性を向上させることができる。また、マスク層の追加を行わずにサージ吸収用ダイオード５１の形成が可能となるため、プロセス上のコストアップも生じない。
【００４２】
次に、図３を用いて、本実施例に係るＭＯＳトランジスタ１００の平面構成の例について説明する。図３は、本実施例に係るＭＯＳトランジスタ１００の平面構成の例を示した図である。
【００４３】
図３において、複数の長方形状のドレイン領域２０とソース領域３０が、長方形の短手方向に列をなして交互に配列されている。そして、ドレイン領域２０とソース領域３０の間にゲート１０が設けられ、ゲート１０の両側にドレイン領域２０とゲート領域３０が配置されているように構成される。ゲート１０とその両側のドレイン領域２０及びソース領域３０で１個のトランジスタセルを構成し、これらの複数のトランジスタセルが並列に接続され、１個のＭＯＳトランジスタ１００を構成する。
【００４４】
本実施例に係るＭＯＳトランジスタ１００においては、ドレイン領域２０とソース領域３０が交互に配置されたＸ方向において、左右両外側にドレイン領域３０が配置され、更に両外側のドレイン領域２０の各外側に各々バックゲート領域４０が隣接して配置されている。このように、複数のトランジスタセルを有するＭＯＳトランジスタ１００の、トランジスタセルの配列方向の外側にドレイン領域２０が位置するように配置し、その外側に隣接してバックゲート領域４０を設けてＰＮ接合を形成するようにしてもよい。
【００４５】
図３におけるＭＯＳトランジスタ１００の平面構成によれば、従来のＭＯＳトランジスタのトランジスタセルの基本的構成には手を加えず、かつ長方形を形成するドレイン領域２０の長手方向に垂直にＰＮ接合が形成されるので、省スペースのまま比較的長くＰＮ接合を形成することができる。つまり、ドレイン領域２０とバックゲート領域４０を対面させるレイアウトとするため、規定のレイアウト面積に対して、ＭＯＳトランジスタ１００の有効ゲート幅を減少させずに、図１に示したサージ吸収用ダイオード５１を形成することができる。これにより、所望のドレイン電流、オン抵抗、耐圧等のトランジスタ特性を劣化させることなく、静電耐性を向上させることができる。
【００４６】
なお、図１の断面構成図において、中央のゲート１０、ドレイン領域２０及びソース領域３０からなるトランジスタセルを、トランジスタセル毎に線対称に複数回繰り返して配置し、左側のバックゲート領域４０が外側のドレイン領域の更に外側に隣接して配置され、右側と同様にＰＮ接合を形成するように構成すれば、図３と対応する断面構成図となる。
【実施例２】
【００４７】
図４は、本発明を適用した実施例２に係るＭＯＳトランジスタ１００ａの断面構成を示した図である。図４において、実施例２に係るＭＯＳトランジスタ１００ａは、Ｐ型半導体基板７０、Ｐ層６０、ゲート１０、ドレイン領域２０、ソース領域３０、バックゲート領域４０及び分離酸化膜８０の基本的配置は、実施例１の図１に係るＭＯＳトランジスタ１００と同様であるが、ドレイン領域２０の低濃度Ｎ型拡散層２１とバックゲート領域４０の低濃度Ｐ型拡散層４１とが、間隔を空けて配置されている点で図１とは異なっている。
【００４８】
図４は、実施例２に係るＭＯＳトランジスタ１００ａの製造途中の過程を示した図であるが、ドレイン領域２０及びバックゲート領域４０の低濃度Ｎ型拡散層２１と低濃度Ｐ型拡散層４１の形成段階においては、このような両者が間隔を空けて配置されたレイアウトで構成されてもよい。この後、ＭＯＳトランジスタ１００ａに熱を加え、熱拡散により低濃度Ｎ型拡散層２１と低濃度Ｐ型拡散層４１は横に広がらせることができ、ＰＮ接合を形成することができる。この場合、最終的な断面構成は、図１に係るＭＯＳトランジスタ１００と同様になるが、ＰＮ接合の接合部は、実施例１に係るＭＯＳトランジスタ１００のＰＮ接合の接合部よりも濃度が低く構成される。つまり、実施例２に係るＭＯＳトランジスタ１００ａの完成時の断面構成図は、図面上は実施例１の図１と同様に示されるが、ＰＮ接合の接合部の濃度が異なった態様となる。ＰＮ接合の接合部の濃度が低くなれば、サージ吸収用ダイオード５１（図４には図示せず。図１参照）の耐圧は高くなる。
【００４９】
ここで、サージ吸収用ダイオード５１の耐圧Ｖｓ（図３におけるＢＶ３）は、ＮチャネルＭＯＳトランジスタの耐圧ＢＶｄｓｓ（図３におけるＢＶ１）と製品最大定格Ｖｍａｘに対して、
Ｖｍａｘ<Ｖｓ<ＢＶｄｓｓ
とする必要がある。この調整のため、本実施例に係るＭＯＳトランジスタ１００ａにおいては、ドレイン領域２０を構成する低濃度Ｎ型拡散層２１とバックゲート領域４０を構成する低濃度Ｐ型拡散層４１とのレイアウト間隔を変化させることで、ＰＮ接合の耐圧を調整している。このように、低濃度Ｎ型拡散層２１と低濃度Ｐ型拡散層４１のレイアウト間隔を変化させることにより、一定の範囲内でＰＮ接合の耐圧を変化させることができるが、低濃度Ｎ型拡散層２１及び低濃度Ｐ型拡散層４１の濃度を変える必要が無いため、所望のドレイン電流、オン抵抗、耐圧等のトランジスタ特性は劣化させることなく調整を行うことができる。
【００５０】
なお、実施例２に係るＭＯＳトランジスタ１００ａにおいても、その平面構成は、例えば、図３に示した構成を適用してもよい。実施例２に係るＭＯＳトランジスタ１００ａも、ＰＮ接合の濃度が異なるだけであり、基本的構成は実施例１に係るＭＯＳトランジスタ１００と同様であるので、図３の平面構成をそのまま適用することができる。
【００５１】
次に、図５及び図６を用いて、実施例１及び実施例２に係るＭＯＳトランジスタ１００、１００ａの製造方法について説明する。
【００５２】
図５は、実施例１に係るＭＯＳトランジスタ１００の製造工程フローを示した図である。
【００５３】
図５（ａ）は、基本半導体基板９０（基本ウェーハ）となるＰ型半導体基板７０が用意された基本ウェーハ用意工程を示した図である。実施例１に係るＭＯＳトランジスタ１００は、ＮチャネルＭＯＳトランジスタ１００であるので、Ｐ型半導体基板７０をベースとして形成される。
【００５４】
図５（ｂ）は、Ｐ型半導体基板７０に、Ｐ層６０が形成されるＰ層形成工程を示した図である。Ｐ層６０は、Ｐ−−の低濃度拡散層でＰウェル層として形成されてよい。なお、図５（ｂ）においては、Ｐウェル層としてＰ−−拡散層を形成した例を示すが、例えば、図５（ａ）において用意されたＰ型半導体基板７０の上に、Ｐ−−拡散層をエピタキシャル成長させてＰ層６０を形成するようにしてもよい。
【００５５】
図５（ｃ）は、Ｐ層６０上に分離酸化膜８０を形成する分離酸化膜形成工程を示した図である。実施例１において説明したように、ＭＯＳトランジスタ１００を通常の用途に適用する場合は必要無いが、パワーＭＯＳトランジスタに適用する場合には、高電圧、高電流が供給されるので、絶縁性の高い厚い分離酸化膜８０をＰ層６０上に形成するようにする。
【００５６】
図５（ｄ）は、Ｎ−／Ｐ−拡散層をＰ層６０上に形成する低濃度拡散層形成工程を示した図である。Ｐ層６０上の、ドレイン領域２０及びバックゲート領域４０を形成すべき箇所に、不純物を注入し、Ｎ型又はＰ型の低濃度拡散層を各々形成する。本実施例に係るＭＯＳトランジスタ１００は、ＮチャネルＭＯＳトランジスタを例に挙げて説明しているので、ドレイン領域２０には低濃度Ｎ型拡散層２１、バックゲート領域４０には低濃度Ｐ型拡散層４１を形成する。実施例１に係るＭＯＳトランジスタ１００の場合は、低濃度Ｎ型拡散層２１と低濃度Ｐ型拡散層４１とがＰＮ接合を形成するまで不純物が打ち込まれ、低濃度拡散層形成工程においてＰＮ接合を形成してしまう。つまり、この段階でサージ吸収用ダイオード５１が形成される。
【００５７】
図５（ｅ）は、ゲート１０を形成するゲート形成工程を示した図である。Ｐ層６０上の、ドレイン領域２０と隣接して分離酸化膜８０とオーバーラップする位置に、絶縁酸化膜１１（図示せず）を介して、ゲート１０が形成される。ゲート１０は、例えば、ポリシリコン等で形成されてもよい。
【００５８】
図５（ｆ）は、Ｐ層６０の表面に、Ｎ＋／Ｐ＋拡散層を形成する、高濃度拡散層形成工程を示した図である。ドレイン領域２０においては、低濃度Ｎ型拡散層２１の表面に不純物を更に注入し、高濃度Ｎ型拡散層２２を形成する。同様に、バックゲート領域４０においても、低濃度Ｐ型拡散層４１の表面に更に不純物を注入し、高濃度Ｐ型拡散層４２を形成する。これにより、後に形成する図示しないドレイン電極及びバックゲート電極との電気的接続が良好になされる。また、ドレイン領域２０は、高濃度Ｎ型拡散層２２の周囲を低濃度Ｎ型拡散層２１が下方及び側面から覆うような構成となり、バックゲート領域４０も、高濃度Ｐ型拡散層４２を低濃度Ｐ型拡散層４１が下方及び側面から覆うような構成となる。
【００５９】
一方、Ｐ層６０上にも、ソース領域３０を形成する高濃度Ｎ型拡散層が形成される。ソース領域３０は、本実施例に係るＭＯＳトランジスタ１００においては、サージ吸収用ダイオード５１を形成しないので、ソース領域３０は、低濃度Ｎ型拡散層を設けることなく、Ｐ層６０上に直接高濃度Ｎ型拡散層が設けられて形成されてよい。
【００６０】
図５（ａ）〜（ｆ）において説明したように、実施例１に係るＭＯＳトランジスタ１００においては、図５（ｄ）の低濃度拡散層形成工程でサージ吸収用ダイオード５１を形成し、ドレイン領域２０及びバックゲート領域４０に用いる低濃度Ｎ型拡散層２１及び低濃度Ｐ型拡散層４１を利用して、容易にサージ吸収用ダイオード５１を形成することができる。
【００６１】
次に、図６を用いて、実施例２に係るＭＯＳトランジスタ１００ａの製造方法について説明する。図６は、実施例２に係るＭＯＳトランジスタ１００ａの工程フロー図である。
【００６２】
図６（ａ）〜（ｃ）は、図５（ａ）〜（ｃ）と同様に、基本ウェーハ用意工程、Ｐ層形成工程及び分離酸化膜形成工程を順に示し、各々の工程の加工内容は、図５（ａ）〜（ｃ）と全く同様であるので、その説明を省略する。実施例２に係るＭＯＳトランジスタ１００ａにおいても、基本となるＰ型半導体基板７０を用意し、これにＰ層６０を形成し、更にＰ層６０の表面に分離酸化膜８０を形成するまでは、実施例１に係るＭＯＳトランジスタ１００と同一の工程フローを適用することができる。
【００６３】
図６（ｄ）は、Ｐ層６０上にＮ−／Ｐ−拡散層を形成する低濃度拡散層形成工程を示した図である。図６（ｄ）においては、ドレイン領域２０を構成する低濃度Ｎ型拡散層２１と、バックゲート領域４０を構成する低濃度Ｐ型拡散層４１が形成されるが、この段階では、低濃度Ｎ型拡散層２１と低濃度Ｐ型拡散層４１との間でＰＮ接合は形成されていない。この点において、図５（ｄ）とは異なっている。
【００６４】
図６（ｅ）は、ゲート１０を形成するゲート形成工程である。ゲート１０の形成については、図５（ｅ）における説明と同様であるので、その説明を省略するが、図６（ｄ）の低濃度拡散層形成工程よりも、低濃度Ｎ型拡散層２１と低濃度Ｐ型拡散層４１との間隔が減少している。これは、低濃度Ｎ型拡散層２１及び低濃度Ｐ型拡散層４１が、ゲート形成工程時の熱により、横方向に熱拡散して広がっているからである。
【００６５】
図６（ｆ）は、Ｐ層６０の表面にＮ＋／Ｐ＋拡散層を形成する高濃度拡散層形成工程を示した図である。本工程において、ドレイン領域２０の低濃度Ｎ型拡散層２１の表面に高濃度Ｎ型拡散層２２、バックゲート領域４０の低濃度Ｐ型拡散層４１の表面に高濃度Ｐ型拡散層４２が形成され、Ｐ層６０の表面に高濃度Ｎ型拡散層のソース領域３０が形成される点は、図５（ｆ）と同様であるので、その説明は省略する。
【００６６】
実施例２に係るＭＯＳトランジスタ１００ａの高濃度拡散層形成工程においては、熱拡散により、低濃度Ｎ型拡散層２１と低濃度Ｐ型拡散層４１がともに横方向に更に拡大し、最終的に、ＰＮ接合が形成される。つまり、実施例２に係るＭＯＳトランジスタ１００ａの製造においては、最終段階の高濃度拡散層形成工程において、サージ吸収用ダイオード５１が初めて形成されることになる。ここで形成されたサージ吸収用ダイオード５１のＰＮ接合は、実施例１に係るＭＯＳトランジスタ１００のドレイン領域２０及びバックゲート領域４０と同様の不純物濃度で打ち込まれているとすると、熱拡散により拡大して形成されているので、当然に実施例１に係るＭＯＳトランジスタ１００のＰＮ接合よりも低濃度となっている。そして、ＰＮ接合が低濃度であるので、その耐圧は、実施例１に係るＭＯＳトランジスタ１００のＰＮ接合よりも耐圧が高く構成されている。
【００６７】
このように、図６（ａ）〜（ｆ）で説明した実施例２に係るＭＯＳトランジスタ１００ａの製造方法によれば、ドレイン領域２０を構成する低濃度Ｎ型拡散層２１及びバックゲート領域４０を構成する低濃度Ｐ型拡散層４１の濃度を変える必要は無いので、所望のドレイン電流、オン抵抗、耐圧等のトランジスタ特性は変化させずに、ＰＮ接合、つまりサージ吸収用ダイオード５１の耐圧のみを変化させることができる。これにより、トランジスタ特性は変化させず、ドレイン領域２０とバックゲート領域４０のレイアウト間隔のみを調整することにより、所望の耐圧を有するサージ吸収用ダイオード５１を形成することができ、適切な耐圧のサージ吸収用ダイオード５１を有するＭＯＳトランジスタ１００ａとすることができる。
【実施例３】
【００６８】
図７は、本発明を適用した実施例３に係るＭＯＳトランジスタ１００ｂの平面構成を示した図である。図７において、実施例３に係るＭＯＳトランジスタ１００ｂは、各トランジスタセルは、ゲート１０の両側にドレイン領域２０及びソース領域３０が配置されて構成され、トランジスタセルの配列方向（Ｘ方向）の両外側にドレイン領域３０が配置され、これと対面して外側にバックゲート領域４０が設けられている点においては、図３に係るＭＯＳトランジスタ１００と同様である。図７においては、ドレイン領域３０を構成する長方形の短辺に隣接して、Ｙ方向の上下から挟むように、Ｘ方向に延在するバックゲート領域４１が設けられている点で、図３とは異なっている。
【００６９】
このように、ＭＯＳトランジスタ１００ｂのトランジスタセル領域の四辺を囲むようにバックゲート領域４０を設けるようにしてもよい。これにより、ＰＮ接合を形成する領域は増加し、更にサージ吸収用ダイオード５１を増加させることができる。
【００７０】
なお、実施例３に係るＭＯＳトランジスタ１００ｂの断面構成及び製造方法は、実施例１に係るＭＯＳトランジスタ１００が適用されてもよいし、実施例２に係るＭＯＳトランジスタ１００ａが適用されてもよい。
【００７１】
実施例１〜３において説明したＭＯＳトランジスタ１００、１００ａ、１００ｂは、半導体基板９０上に形成されているので、当該半導体基板９０に、本実施例に係るＭＯＳトランジスタ１００、１００ａ、１００ｂを用いてトランジスタ回路を構成し、所定の用途を有した半導体集積回路装置として構成することができる。半導体集積回路装置に用いられる半導体基板９０の面積が制限され、またオープンドレインでＭＯＳトランジスタ１００、１００ａ、１００ｂが利用されても、静電耐性の高い半導体集積回路装置とすることができる。
【００７２】
以上、本発明の好ましい実施例について詳説したが、本発明は、上述した実施例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施例に種々の変形及び置換を加えることができる。
【００７３】
特に、実施例１〜３においては、ＮチャネルＭＯＳトランジスタ１００、１００ａ、１００ｂの例を挙げて説明したが、本発明は、ＰチャネルＭＯＳトランジスタにも好適に適用することができる。この場合には、実施例１〜３において説明した断面構成において、Ｎ型の導電型とＰ型の導電型を反対に構成するようにすればよい。この場合においても、ドレイン領域２０とバックゲート領域４０は、異なる導電型で構成され、ＰＮ接合が形成されるので、同様にサージ吸収用ダイオードを形成することができる。このように構成することにより、ドレイン領域３０に負の静電気パルスが入力した場合の静電耐性を向上させることができる。
【図面の簡単な説明】
【００７４】
【図１】実施例１に係るＭＯＳトランジスタ１００の断面構成図である。
【図２】実施例１に係るＭＯＳトランジスタ１００の回路図である。
【図３】実施例１に係るＭＯＳトランジスタ１００の平面構成の例を示した図である。
【図４】実施例２に係るＭＯＳトランジスタ１００ａの断面構成図である。
【図５】実施例１に係るＭＯＳトランジスタ１００の製造工程フローを示した図である。図５（ａ）は、基本ウェーハ用意工程を示した図である。図５（ｂ）は、Ｐ層形成工程を示した図である。図５（ｃ）は、分離酸化膜形成工程を示した図である。図５（ｄ）は、低濃度拡散層形成工程を示した図である。図５（ｅ）は、ゲート形成工程を示した図である。図５（ｆ）は、高濃度拡散層形成工程を示した図である。
【図６】実施例２に係るＭＯＳトランジスタ１００ａの工程フロー図である。図６（ａ）は、基本ウェーハ用意工程を示した図である。図６（ｂ）は、Ｐ層形成工程を示した図である。図６（ｃ）は、分離酸化膜形成工程を示した図である。図６（ｄ）は、低濃度拡散層形成工程を示した図である。図６（ｅ）は、ゲート形成工程である。図６（ｆ）は、高濃度拡散層形成工程を示した図である。
【図７】実施例３に係るＭＯＳトランジスタ１００ｂの平面構成図である。
【符号の説明】
【００７５】
１０    ゲート
１１    絶縁酸化膜
１２    ゲート電極引き出し線
２０    ドレイン領域
２１    低濃度Ｎ型拡散層
２２    高濃度Ｎ型拡散層
２３    ドレイン電極引き出し線
３０    ソース領域
３３    ソース電極引き出し線
４０    バックゲート領域
４１    低濃度Ｐ型拡散層
４２    高濃度Ｐ型拡散層
４３    バックゲート電極引き出し線
５０    寄生ダイオード
５１    サージ吸収用ダイオード
６０    Ｐ層
７０    Ｐ型半導体基板
８０    分離酸化膜
９０    半導体基板
１００、１００ａ、１００ｂ    ＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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