(57)【要約】【課題】より向上したデューティー比特性を有するクロックを生成し、半導体集積回路の動作をより安定的に支援するＤＬＬ回路およびその制御方法を提供する。【解決手段】本発明のＤＬＬ回路は、基準クロックを所定の分周比で分周して分周クロックを生成するクロック分周手段；前記分周クロックに対する遅延固定動作を行って遅延クロックを生成するフィードバックループ；前記遅延クロックを前記基準クロックの半周期だけ遅延させて半周期遅延クロックを生成する半周期遅延手段；および前記遅延クロックと前記半周期遅延クロックを組み合わせ演算して出力クロックを生成する演算手段；を含むことを特徴とする。【選択図】図１
2009171573.tif 000002
【特許請求の範囲】
【請求項１】
基準クロックを所定の分周比で分周して分周クロックを生成するクロック分周手段と、
前記分周クロックに対する遅延固定動作を行って遅延クロックを生成するフィードバックループと、
前記遅延クロックを前記基準クロックの半周期だけ遅延させて半周期遅延クロックを生成する半周期遅延手段と、
前記遅延クロックと前記半周期遅延クロックを組み合わせ演算して出力クロックを生成する演算手段と、
を含むことを特徴とするＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路。
【請求項２】
前記フィードバックループは、
遅延制御信号に応答し、前記分周クロックを遅延させて前記遅延クロックを生成する遅延ラインと、
一定遅延量を前記遅延クロックに付与してフィードバッククロックを生成する遅延補償部と、
前記基準クロックと前記フィードバッククロックの位相を比較検知して位相検知信号を生成する位相検知部と、
前記位相検知信号に応答して前記遅延制御信号を生成する遅延制御部と、
を含むことを特徴とする、請求項１に記載のＤＬＬ回路。
【請求項３】
前記半周期遅延手段は、
遅延制御信号に応答し、前記遅延クロックを遅延させて前記半周期遅延クロックと反転１周期遅延クロックを生成する遅延ラインと、
前記遅延クロックと前記反転１周期遅延クロックの位相を比較検知して前記遅延制御信号を生成する遅延制御部と
を含むことを特徴とする、請求項１に記載のＤＬＬ回路。
【請求項４】
前記遅延ラインは、
前記遅延制御信号に応答して前記遅延クロックを遅延させ、前記遅延クロックと前記基準クロックの半周期だけの位相差を有する前記半周期遅延クロックを生成する第１遅延部と、
前記遅延制御信号に応答して前記半周期遅延クロックを遅延させ、前記半周期遅延クロックと前記基準クロックの半周期だけの位相差を有するクロックを生成し、これを反転させて前記反転１周期遅延クロックを生成する第２遅延部と、
を含むことを特徴とする、請求項３に記載のＤＬＬ回路。
【請求項５】
前記遅延制御信号は複数のデジタル信号を含み、
前記第１遅延部は、前記デジタル信号が各々１個ずつ入力され、前記遅延クロックが各々入力される複数の単位遅延器を含むことを特徴とする、請求項４に記載のＤＬＬ回路。
【請求項６】
前記第２遅延部は、前記デジタル信号が各々１個ずつ入力され、前記半周期遅延クロックが各々入力される複数の単位遅延器を含み、前記複数の単位遅延器の最終出力端に前記反転１周期遅延クロックを出力するインバータが備えられることを特徴とする、請求項５に記載のＤＬＬ回路。
【請求項７】
前記遅延制御部は、
前記遅延クロックと前記反転１周期遅延クロックの位相を検知して位相検知信号を生成する位相検知部と、
前記位相検知信号に応答し、複数ビットのデジタル信号の論理値を制御して前記遅延制御信号として出力するシフトレジスタと、
を含むことを特徴とする、請求項６に記載のＤＬＬ回路。
【請求項８】
前記遅延制御信号は、電圧レベルに応じて前記遅延ラインの遅延量を制御するためのレベル信号として実現され、
前記第１遅延部は、前記遅延制御信号の電圧レベルに応じて遅延量を決定し、前記遅延クロックの入力を受けて前記半周期遅延クロックを出力する電圧制御遅延器を含むことを特徴とする、請求項４に記載のＤＬＬ回路。
【請求項９】
前記第２遅延部は、前記遅延制御信号の電圧レベルに応じて遅延量を決定し、前記半周期遅延クロックの入力を受けて前記反転１周期遅延クロックを出力する電圧制御遅延器を含むことを特徴とする、請求項８に記載のＤＬＬ回路。
【請求項１０】
前記遅延制御部は、
前記遅延クロックと前記反転１周期遅延クロックの位相を検知して位相検知信号を生成する位相検知部と、
前記位相検知信号に応答し、電圧ポンピング動作を行ってポンプ電圧を生成するチャージポンプと、
前記ポンプ電圧のノイズ成分を取り除いて前記遅延制御信号を生成する低域通過フィルタと、
を含むことを特徴とする、請求項９に記載のＤＬＬ回路。
【請求項１１】
前記演算手段は、前記遅延クロックと前記半周期遅延クロックを排他的論理和演算して前記出力クロックを生成することを特徴とする、請求項１に記載のＤＬＬ回路。
【請求項１２】
基準クロックを所定の分周比で分周して分周クロックを生成するクロック分周手段と、
第１遅延制御信号に応答し、前記分周クロックを遅延させて第１遅延クロックを生成する第１遅延ラインと、
第２遅延制御信号に応答し、前記第１遅延クロックを遅延させて第２遅延クロックと第３遅延クロックを生成する第２遅延ラインと、
前記第１遅延クロックと前記第３遅延クロックの位相を比較して前記第２遅延制御信号を生成する第１遅延制御部と、
前記第１遅延クロックと前記第２遅延クロックを組み合わせ演算して出力クロックを生成する演算手段と、
を含むことを特徴とするＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路。
【請求項１３】
前記第２遅延ラインは、
前記第２遅延制御信号に応答して前記第１遅延クロックを遅延させ、前記第１遅延クロックと前記基準クロックの半周期だけの位相差を有する前記第２遅延クロックを生成する第１遅延部と、
前記第２遅延制御信号に応答して前記第２遅延クロックを遅延させ、前記第２遅延クロックと前記基準クロックの半周期だけの位相差を有するクロックを生成し、これを反転させて前記第３遅延クロックを生成する第２遅延部と、
を含むことを特徴とする、請求項１２に記載のＤＬＬ回路。
【請求項１４】
前記第１遅延制御部は、
前記第１遅延クロックと前記第３遅延クロックの位相を検知して位相検知信号を生成する位相検知部と、
前記位相検知信号に応答し、複数ビットのデジタル信号の論理値を制御して前記第２遅延制御信号として出力するシフトレジスタと、
を含むことを特徴とする、請求項１２に記載のＤＬＬ回路。
【請求項１５】
前記第１遅延制御部は、
前記第１遅延クロックと前記第３遅延クロックの位相を検知して位相検知信号を生成する位相検知部と、
前記位相検知信号に応答し、電圧ポンピング動作を行ってポンプ電圧を生成するチャージポンプと、
前記ポンプ電圧のノイズ成分を取り除いて前記第２遅延制御信号を生成する低域通過フィルタと、
を含むことを特徴とする、請求項１２に記載のＤＬＬ回路。
【請求項１６】
前記演算手段は、前記遅延クロックと前記半周期遅延クロックを排他的論理和演算して前記出力クロックを生成することを特徴とする、請求項１２に記載のＤＬＬ回路。
【請求項１７】
前記第１遅延クロックに一定遅延量を付与してフィードバッククロックを生成する遅延補償部と、
前記基準クロックと前記フィードバッククロックの位相を比較検知して位相検知信号を生成する位相検知部と、
前記位相検知信号に応答して前記第１遅延制御信号を生成する第２遅延制御部と、
をさらに含むことを特徴とする、請求項１２に記載のＤＬＬ回路。
【請求項１８】
基準クロックを所定の分周比で分周して分周クロックを生成するステップと、
前記分周クロックに対する遅延固定動作を行って遅延クロックを生成するステップと、
前記遅延クロックを前記基準クロックの一周期だけ遅延させ、反転させて反転１周期遅延クロックを生成するステップと、
前記遅延クロックと前記反転１周期遅延クロックの位相差に応じ、前記遅延クロックを前記基準クロックの半周期だけ遅延させて半周期遅延クロックを生成するステップと、
前記遅延クロックと前記半周期遅延クロックを排他的論理和演算して出力クロックを生成するステップと、
を含むことを特徴とするＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路の制御方法。
【請求項１９】
前記半周期遅延クロックを生成するステップは、
前記遅延クロックと前記反転１周期遅延クロックの位相を検知して位相検知信号を生成するステップと、
前記位相検知信号に応答し、複数ビットのデジタル信号の論理値を制御して遅延制御信号として出力するステップと、
を含むことを特徴とする、請求項１８に記載のＤＬＬ回路の制御方法。
【請求項２０】
前記半周期遅延クロックを生成するステップは、
前記遅延クロックと前記反転１周期遅延クロックの位相を検知して位相検知信号を生成するステップと、
前記位相検知信号に応答し、電圧ポンピング動作を行ってポンプ電圧を生成するステップと、
前記ポンプ電圧のノイズ成分を取り除いて遅延制御信号を生成するステップと、
を含むことを特徴とする、請求項１８に記載のＤＬＬ回路の制御方法。
【請求項２１】
前記遅延クロックを生成するステップは、
前記遅延クロックの出力経路に存在する遅延素子の遅延量をモデリングした遅延時間を前記遅延クロックに付与してフィードバッククロックを生成するステップと、
前記基準クロックと前記フィードバッククロックの位相を比較検知して位相検知信号を生成するステップと、
前記位相検知信号に応答して遅延制御信号を生成するステップと、
前記遅延制御信号に応答し、前記分周クロックを遅延させて前記遅延クロックを生成するステップと、
を含むことを特徴とする、請求項１８に記載のＤＬＬ回路の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路およびその制御方法に関し、より詳しくは、外部クロックに対し位相が先行する内部クロックを生成するＤＬＬ回路およびその制御方法に関するものである。
【背景技術】
【０００２】
一般的に、ＤＬＬ回路は、外部クロックを変換して得た基準クロックに対し位相が一定時間先行する内部クロックを提供するのに用いられる。ＤＬＬ回路は、半導体集積回路内で活用される内部クロックがクロックバッファおよび伝送ラインを通して遅れることによって外部クロックとの位相差が生じ、それによって出力データへのアクセス時間が長くなる問題点を解決するために用いられる。ＤＬＬ回路は、このように有効データ出力区間を増加させるために内部クロックの位相を外部クロックに対し所定時間先行するように制御する機能を行う（例えば、特許文献１）。
【０００３】
ＤＬＬ回路から出力されるクロックのデューティー比（Ｄｕｔｙ  Ｒａｔｉｏ）は、正確に定められた比率（例えば、５０：５０）を維持しないとＤＬＬ回路の動作効率の低下が防止できない。しかし、ＤＬＬ回路外部のジッター（Ｊｉｔｔｅｒ）特性およびＤＬＬ回路内部の遅延素子が有する不均一な遅延値などによってＤＬＬ回路の出力クロックのデューティー比が歪みやすくなる。このような副作用を防止するために、従来のＤＬＬ回路は、デューティーサイクル補正装置を備えて出力クロックのデューティー比が定められた比率を有するようにする動作を行った。しかし、従来のＤＬＬ回路に備えられたデューティーサイクル補正装置は、占有面積が大きく、動作時間が長く、低電力化の実現時における動作特性が低下するなどの問題点を有していた。半導体集積回路の高速化、高集積化、および低電力化の傾向に応じてより向上した正確度のデューティー比を有するクロックの実現が求められており、それに伴ってより効率的なデューティーサイクル補正能力を有するＤＬＬ回路が求められている。
【特許文献１】特開平８−１４７９６７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、上述した問題点を解決するために導き出されたものであり、より向上したデューティー比特性を有するクロックを生成するＤＬＬ回路およびその制御方法を提供することにその技術的課題がある。
【０００５】
また、本発明は、半導体集積回路の動作をより安定的に支援するＤＬＬ回路およびその制御方法を提供することに他の技術的課題がある。
【課題を解決するための手段】
【０００６】
上述した技術的課題を達成するための本発明の一実施形態に係るＤＬＬ回路は、基準クロックを所定の分周比で分周して分周クロックを生成するクロック分周手段；前記分周クロックに対する遅延固定動作を行って遅延クロックを生成するフィードバックループ；前記遅延クロックを前記基準クロックの半周期だけ遅延させて半周期遅延クロックを生成する半周期遅延手段；および前記遅延クロックと前記半周期遅延クロックを組み合わせ演算して出力クロックを生成する演算手段；を含むことを特徴とする。
【０００７】
また、本発明の他の実施形態に係るＤＬＬ回路は、基準クロックを所定の分周比で分周して分周クロックを生成するクロック分周手段；第１遅延制御信号に応答し、前記分周クロックを遅延させて第１遅延クロックを生成する第１遅延ライン；第２遅延制御信号に応答し、前記第１遅延クロックを遅延させて第２遅延クロックと第３遅延クロックを生成する第２遅延ライン；前記第１遅延クロックと前記第３遅延クロックの位相を比較して前記第２遅延制御信号を生成する遅延制御部；および前記第１遅延クロックと前記第２遅延クロックを組み合わせ演算して出力クロックを生成する演算手段；を含むことを特徴とする。
【０００８】
また、本発明のまた他の実施形態に係るＤＬＬ回路の制御方法は、基準クロックを所定の分周比で分周して分周クロックを生成するステップ；前記分周クロックに対する遅延固定動作を行って遅延クロックを生成するステップ；前記遅延クロックを前記基準クロックの一周期だけ遅延させ、反転させて反転１周期遅延クロックを生成するステップ；前記遅延クロックと前記反転１周期遅延クロックの位相差に応じ、前記遅延クロックを前記基準クロックの半周期だけ遅延させて半周期遅延クロックを生成するステップ；および前記遅延クロックと前記半周期遅延クロックを排他的論理和演算して出力クロックを生成するステップ；を含むことを特徴とする。
【発明の効果】
【０００９】
本発明のＤＬＬ回路およびその制御方法は、基準クロックを所定の分周比で分周した後、遅延固定動作およびデューティーサイクル補正動作を行うことにより、動作電流を減少させ電力効率を向上させる効果がある。
【００１０】
また、本発明のＤＬＬ回路およびその制御方法は、外部クロックのデューティーサイクルに関わらず一定のデューティーサイクルを有する内部クロックを生成することにより、半導体集積回路の安定した動作を支援する効果がある。
【発明を実施するための最良の形態】
【００１１】
以下では添付図面に基づいて本発明の好ましい実施形態についてより詳細に説明する。
図１に示すように、本発明の一実施形態に係るＤＬＬ回路は、クロック入力バッファ１００、クロック分周手段２００、第１遅延ライン３１０、遅延補償部３２０、第１位相検知部３３０、第１遅延制御部３４０、第２遅延ライン４１０、第２遅延制御部４２０、および演算手段５００を含む。
【００１２】
前記クロック入力バッファ１００は、外部クロックｃｌｋ＿ｅｘｔをバッファリングして基準クロックｃｌｋ＿ｒｅｆを生成する。前記クロック分周手段２００は、前記基準クロックｃｌｋ＿ｒｅｆを所定の分周比（ここでは２）で分周して分周クロックｃｌｋ＿ｄｉｖを生成する。
【００１３】
前記第１遅延ライン３１０は、第１遅延制御信号ｄｌｙｃｏｎｔ１に応答し、前記分周クロックｃｌｋ＿ｄｉｖを遅延させて第１遅延クロック（以下、遅延クロックｃｌｋ＿ｄｌｙ）を生成する。前記遅延補償部３２０は、前記遅延クロックｃｌｋ＿ｄｌｙの出力経路に存在する遅延素子の遅延量をモデリングした遅延時間を前記遅延クロックｃｌｋ＿ｄｌｙに付与してフィードバッククロックｃｌｋ＿ｆｂを生成する。前記第１位相検知部３３０は、前記基準クロックｃｌｋ＿ｒｅｆと前記フィードバッククロックｃｌｋ＿ｆｂの位相を比較検知して第１位相検知信号ｐｈｄｅｔ１を生成する。前記第１遅延制御部３４０は、前記第１位相検知信号ｐｈｄｅｔ１に応答して前記第１遅延制御信号ｄｌｙｃｏｎｔ１を生成する。
【００１４】
前記第２遅延ライン４１０は、第２遅延制御信号ｄｌｙｃｏｎｔ２に応答し、前記遅延クロックｃｌｋ＿ｄｌｙを遅延させて第２遅延クロック（以下、半周期遅延クロックｃｌｋ＿ｈｐｄｌｙ）と第３遅延クロック（以下、反転１周期遅延クロック／ｃｌｋ＿ｏｐｄｌｙ）を生成する。前記第２遅延制御部４２０は、前記遅延クロックｃｌｋ＿ｄｌｙと前記反転１周期遅延クロック／ｃｌｋ＿ｏｐｄｌｙの位相を比較検知して、前記第２遅延制御信号ｄｌｙｃｏｎｔ２を生成する。
【００１５】
前記演算手段５００は、前記遅延クロックｃｌｋ＿ｄｌｙと前記半周期遅延クロックｃｌｋ＿ｈｐｄｌｙを組み合わせ演算して、出力クロックｃｌｋ＿ｏｕｔを生成する。
【００１６】
前記クロック分周手段２００は、一般的なフリップフロップタイプのクロック分周器として実現することができ、クロック分周器の特性上、デューティーサイクルが補正されたクロックを提供するようになる。つまり、前記分周クロックｃｌｋ＿ｄｉｖは前記基準クロックｃｌｋ＿ｒｅｆの１／２に該当する周波数を有し、デューティーサイクルが補正された形態の波形を有する。このように前記クロック分周手段２００が備えられることにより、その後の構成要素の動作回数が減少し、前記ＤＬＬ回路のピーク電流（Ｐｅａｋ  Ｃｕｒｒｅｎｔ）が減少するため、消費電力の効率が向上できる。
【００１７】
前記第１遅延ライン３１０、前記遅延補償部３２０、前記第１位相検知部３３０、および前記第１遅延制御部３４０は一般的なＤＬＬ回路の必須構成であり、フィードバックループ３００と言うことができる。すなわち、前記フィードバックループ３００は、前記分周クロックｃｌｋ＿ｄｉｖに対する遅延固定動作を行って前記遅延クロックｃｌｋ＿ｄｌｙを生成する。
【００１８】
前記第２遅延ライン４１０および前記第２遅延制御部４２０は、前記遅延クロックｃｌｋ＿ｄｌｙを前記基準クロックｃｌｋ＿ｒｅｆの半周期だけ遅延させ、前記半周期遅延クロックｃｌｋ＿ｈｐｄｌｙを生成する機能を行う。そのため、前記第２遅延ライン４１０と前記第２遅延制御部４２０を半周期遅延手段４００と言うことができる。
【００１９】
前記演算手段５００は、前記遅延クロックｃｌｋ＿ｄｌｙと前記遅延クロックｃｌｋ＿ｄｌｙが半周期だけ遅れて生成された前記半周期遅延クロックｃｌｋ＿ｈｐｄｌｙを排他的論理和演算することにより、デューティーサイクルが補正された形態の前記出力クロックｃｌｋ＿ｏｕｔを生成することができる。前記演算手段５００の構成は、当業者であれば、排他的ＮＯＲゲートとインバータを用いて容易に実現することができるため、構成に対するより詳しい説明は省略する。
【００２０】
上述したように、本発明の一実施形態に係るＤＬＬ回路は、前記基準クロックｃｌｋ＿ｒｅｆを所定の分周比で分周して前記分周クロックｃｌｋ＿ｄｉｖを生成し、その後前記分周クロックｃｌｋ＿ｄｉｖに対する遅延固定動作を行って前記遅延クロックｃｌｋ＿ｄｌｙを生成する。前記遅延クロックｃｌｋ＿ｄｌｙを前記基準クロックｃｌｋ＿ｒｅｆの半周期だけ遅延させて前記半周期遅延クロックｃｌｋ＿ｈｐｄｌｙを生成した後、前記遅延クロックｃｌｋ＿ｄｌｙと前記半周期遅延クロックｃｌｋ＿ｈｐｄｌｙを排他的論理和演算することにより、一定したデューティーサイクルを有する前記出力クロックｃｌｋ＿ｏｕｔを生成することができる。
【００２１】
図２ａに示すように、一例としての前記半周期遅延手段４００ａは第２遅延ライン４１０ａおよび第２遅延制御部４２０ａを含み、デジタルタイプとして前記第２遅延制御部４２０ａがｎビットのデジタルコードの信号を出力し、段階的に前記第２遅延ライン４１０ａの遅延量を制御する回路を提示する。
【００２２】
前記第２遅延ライン４１０ａは、前記第２遅延制御信号ｄｌｙｃｏｎｔ２＜１：ｎ＞に応答し、前記遅延クロックｃｌｋ＿ｄｌｙを前記基準クロックｃｌｋ＿ｒｅｆの半周期だけ遅延させて前記半周期遅延クロックｃｌｋ＿ｈｐｄｌｙを生成する第１遅延部４１２ａ；および前記第２遅延制御信号ｄｌｙｃｏｎｔ２＜１：ｎ＞に応答し、前記半周期遅延クロックｃｌｋ＿ｈｐｄｌｙを前記基準クロックｃｌｋ＿ｒｅｆの半周期だけ遅延させ、これを反転させて前記反転１周期遅延クロック／ｃｌｋ＿ｏｐｄｌｙを生成する第２遅延部４１４ａ；を含む。
【００２３】
前記第２遅延制御部４２０ａは、前記遅延クロックｃｌｋ＿ｄｌｙと前記反転１周期遅延クロック／ｃｌｋ＿ｏｐｄｌｙの位相を検知して、第２位相検知信号ｐｈｄｅｔ２を生成する第２位相検知部４２２ａ；および前記第２位相検知信号ｐｈｄｅｔ２に応答し、ｎビットの信号の論理値を制御して前記第２遅延制御信号ｄｌｙｃｏｎｔ２＜１：ｎ＞として出力するシフトレジスタ４２４；を含む。
【００２４】
前記第２遅延制御信号ｄｌｙｃｏｎｔ２＜１：ｎ＞はｎ個のデジタル信号の組み合わせとして実現され、ｎ個のデジタル信号内には論理値が‘１’である信号が１つ含まれる。前記シフトレジスタ４２４は、前記第２位相検知信号ｐｈｄｅｔ２に応答し、前記論理値が‘１’である信号の位置をシフトさせる動作を行う。
【００２５】
このような動作を行うために、前記第１遅延部４１２ａおよび前記第２遅延部４１４ａは、ＮＡＮＤゲートタイプの単位遅延器を各々ｎ個（ＵＤＬＹ１＜１：ｎ＞，ＵＤＬＹ２＜１：ｎ＞）ずつ含む。
【００２６】
前記第１遅延部４１２ａに備えられる各々の単位遅延器ＵＤＬＹ１＜１：ｎ＞は第１〜第３ＮＡＮＤゲート（ＮＤ１〜ＮＤ３）を含む。
【００２７】
前記第１ＮＡＮＤゲートＮＤ１には、前記第２遅延制御信号ｄｌｙｃｏｎｔ２＜１：ｎ＞に含まれたいずれか１つの信号と前記遅延クロックｃｌｋ＿ｄｌｙが入力される。前記第２ＮＡＮＤゲートＮＤ２には、前記第１ＮＡＮＤゲートＮＤ１の出力信号と前端の単位遅延器から伝えられる信号が入力される。前記第３ＮＡＮＤゲートＮＤ３には、前記第２ＮＡＮＤゲートＮＤ２の出力信号と外部供給電源ＶＤＤが入力される。
【００２８】
例外的に、最も前端に備えられる単位遅延器ＵＤＬＹ１＜１＞の第２ＮＡＮＤゲートＮＤ２には、前端の単位遅延器の出力信号の代わりに前記外部供給電源ＶＤＤが供給される。また、最も後端に備えられる単位遅延器ＵＤＬＹ１＜ｎ＞の第３ＮＡＮＤゲートＮＤ３は前記半周期遅延クロックｃｌｋ＿ｈｐｄｌｙを出力する。
【００２９】
前記第２遅延部４１４ａに備えられる各々の単位遅延器ＵＤＬＹ２＜１：ｎ＞は第４〜第６ＮＡＮＤゲート（ＮＤ４〜ＮＤ６）を含む。
【００３０】
前記第４ＮＡＮＤゲートＮＤ４には、前記半周期遅延クロックｃｌｋ＿ｈｐｄｌｙと前記第２遅延制御信号ｄｌｙｃｏｎｔ２＜１：ｎ＞に含まれたいずれか１つの信号が入力される。前記第５ＮＡＮＤゲートＮＤ５には、前記第４ＮＡＮＤゲートＮＤ４の出力信号と前端の単位遅延器から伝えられる信号が入力される。前記第６ＮＡＮＤゲートＮＤ６には、前記第５ＮＡＮＤゲートＮＤ５の出力信号と外部供給電源ＶＤＤが入力される。
【００３１】
例外的に、最も前端に備えられる単位遅延器ＵＤＬＹ２＜１＞の第５ＮＡＮＤゲートＮＤ５には、前端の単位遅延器の出力信号の代わりに前記外部供給電源ＶＤＤが供給される。また、最も後端に備えられる単位遅延器ＵＤＬＹ２＜ｎ＞は、第６ＮＡＮＤゲートＮＤ６の出力信号が入力されるインバータＩＶを含み、前記インバータＩＶは、前記反転１周期遅延クロック／ｃｌｋ＿ｏｐｄｌｙを出力する。
【００３２】
前記第１遅延部４１２ａが前記遅延クロックｃｌｋ＿ｄｌｙに正確に前記基準クロックｃｌｋ＿ｒｅｆの半周期だけの遅延時間を付与し、前記第２遅延部４１４ａが前記半周期遅延クロックｃｌｋ＿ｈｐｄｌｙに正確に前記基準クロックｃｌｋ＿ｒｅｆの半周期だけの遅延時間を付与すれば、前記反転１周期遅延クロック／ｃｌｋ＿ｏｐｄｌｙの位相は前記遅延クロックｃｌｋ＿ｄｌｙの位相と同様になる。しかし、前記遅延クロックｃｌｋ＿ｄｌｙの位相と前記反転１周期遅延クロック／ｃｌｋ＿ｏｐｄｌｙの位相が異なれば、前記第２位相検知部４２２ａは、前記第２位相検知信号ｐｈｄｅｔ２を用いて、前記第２遅延ライン４１０ａの遅延量を増加又は減少させることを前記シフトレジスタ４２４に指示する。その次、前記シフトレジスタ４２４は、前記第２位相検知信号ｐｈｄｅｔ２に応答し、前記第２遅延制御信号ｄｌｙｃｏｎｔ２＜１：ｎ＞に含まれた論理値が‘１’である信号の位置を変更して、前記第２遅延ライン４１０ａが有する遅延量を制御する。このような動作により、前記遅延クロックｃｌｋ＿ｄｌｙと前記反転１周期遅延クロック／ｃｌｋ＿ｏｐｄｌｙの位相は同様になり得る。その結果、前記半周期遅延クロックｃｌｋ＿ｈｐｄｌｙは、前記遅延クロックｃｌｋ＿ｄｌｙに対して正確に前記基準クロックｃｌｋ＿ｒｅｆの半周期だけ遅れた形態で実現することができる。
【００３３】
図２ｂに示すように、他例としての前記半周期遅延手段４００ｂは前記第２遅延ライン４１０ｂおよび前記第２遅延制御部４２０ｂを含み、アナログタイプとして前記第２遅延制御部４２０ｂがレベル信号を出力し、前記信号のレベルに応じて前記第２遅延ライン４１０ｂの遅延量を制御する回路を提示する。
【００３４】
前記第２遅延ライン４１０ｂは、前記第２遅延制御信号ｄｌｙｃｏｎｔ２に応答し、前記遅延クロックｃｌｋ＿ｄｌｙを前記基準クロックｃｌｋ＿ｒｅｆの半周期だけ遅延させて前記半周期遅延クロックｃｌｋ＿ｈｐｄｌｙを生成する第１遅延部４１２ｂ；および前記第２遅延制御信号ｄｌｙｃｏｎｔ２に応答し、前記半周期遅延クロックｃｌｋ＿ｈｐｄｌｙを前記基準クロックｃｌｋ＿ｒｅｆの半周期だけ遅延させ、これを反転させて前記反転１周期遅延クロック／ｃｌｋ＿ｏｐｄｌｙを生成する第２遅延部４１４ｂ；を含む。
【００３５】
前記第２遅延制御部４２０ｂは、第２位相検知部４２２ｂ、チャージポンプ４２６、および低域通過フィルタ４２８を含む。
【００３６】
前記第２位相検知部４２２ｂは、前記遅延クロックｃｌｋ＿ｄｌｙと前記反転１周期遅延クロック／ｃｌｋ＿ｏｐｄｌｙの位相を検知して、第２位相検知信号ｐｈｄｅｔ２を生成する。前記チャージポンプ４２６は、前記第２位相検知信号ｐｈｄｅｔ２に応答し、電圧ポンピング動作を行ってポンプ電圧Ｖｐｍｐを生成する。前記低域通過フィルタ４２８は、前記ポンプ電圧Ｖｐｍｐのノイズ成分を取り除いて前記第２遅延制御信号ｄｌｙｃｏｎｔ２を生成する。
【００３７】
前記第２遅延制御信号ｄｌｙｃｏｎｔ２は、電圧レベルに応じて前記第２遅延ライン４１０ｂが有する遅延量を制御するための信号である。すなわち、前記第２遅延制御信号ｄｌｙｃｏｎｔ２は電圧レベルが意味を有する信号であり、前記第２位相検知部４２２ｂ、前記チャージポンプ４２６、および前記低域通過フィルタ４２８は、一般的にＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路に備えられる構成要素と同じ形態で容易に実現することができる。
【００３８】
前記第１遅延部４１２ｂと前記第２遅延部４１４ｂは、各々供給される電源のレベルに応じて遅延量を異にする電圧制御遅延器（ＶＣＤＬ：Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｄｅｌａｙ  Ｌｉｎｅ）を用いて実現することができ、ここでは、インバータチェーンを用いたＶＣＤＬの形態で実現されるものを提示する。
【００３９】
前記第１遅延部４１２ｂは、電源供給端に前記第２遅延制御信号ｄｌｙｃｏｎｔ２が供給され、前記遅延クロックｃｌｋ＿ｄｌｙを遅延させる第１インバータチェーンＩＶＣ１を含む。この時、前記第１インバータチェーンＩＶＣ１は直列連結された偶数のインバータを含んで構成される。
【００４０】
前記第２遅延部４１４ｂは、電源供給端に前記第２遅延制御信号ｄｌｙｃｏｎｔ２が供給され、前記半周期遅延クロックｃｌｋ＿ｈｐｄｌｙを遅延させる第２インバータチェーンＩＶＣ２を含む。この時、前記第２インバータチェーンＩＶＣ２は直列連結された奇数のインバータを含んで構成される。
【００４１】
前記遅延クロックｃｌｋ＿ｄｌｙの位相と前記反転１周期遅延クロック／ｃｌｋ＿ｏｐｄｌｙの位相が異なれば、前記第２位相検知部４２２ｂは、前記第２位相検知信号ｐｈｄｅｔ２を用いて、前記第２遅延ライン４１０ｂの遅延量を増加又は減少させることを前記チャージポンプ４２６に指示する。その次、前記チャージポンプ４２６は、前記第２位相検知信号ｐｈｄｅｔ２に対応する電圧レベルを有する前記ポンプ電圧Ｖｐｍｐを生成し、前記低域通過フィルタ４２８は、前記ポンプ電圧Ｖｐｍｐのノイズ成分をフィルタして前記第２遅延制御信号ｄｌｙｃｏｎｔ２を出力する。このような動作により、前記遅延クロックｃｌｋ＿ｄｌｙと前記反転１周期遅延クロック／ｃｌｋ＿ｏｐｄｌｙの位相は同様になり得る。また、前記半周期遅延クロックｃｌｋ＿ｈｐｄｌｙは前記遅延クロックｃｌｋ＿ｄｌｙに対して正確に前記基準クロックｃｌｋ＿ｒｅｆの半周期だけ遅れた形態で実現することができる。
【００４２】
図３に示すように、前記分周クロックｃｌｋ＿ｄｉｖは、前記基準クロックｃｌｋ＿ｒｅｆに対し１／２の周波数を有することが分かる。前記ＤＬＬ回路は、図示したように、前記フィードバッククロックｃｌｋ＿ｆｂの位相を前記分周クロックｃｌｋ＿ｄｉｖの位相に一致させることによって遅延固定動作を完了する。この時、前記遅延クロックｃｌｋ＿ｄｌｙは、前記フィードバッククロックｃｌｋ＿ｆｂに対して前記遅延補償部３２０が有する遅延量だけ先行する位相を有する。
【００４３】
前記半周期遅延手段４００は、前記遅延クロックｃｌｋ＿ｄｌｙを前記基準クロックｃｌｋ＿ｒｅｆの半周期だけ遅延させて前記半周期遅延クロックｃｌｋ＿ｈｐｄｌｙを生成する。このような形態で生成される前記半周期遅延クロックｃｌｋ＿ｈｐｄｌｙの位相は図面によって確認することができる。前記出力クロックｃｌｋ＿ｏｕｔは、前記演算手段５００により、前記遅延クロックｃｌｋ＿ｄｌｙと前記半周期遅延クロックｃｌｋ＿ｈｐｄｌｙのレベルが同様であればローレベル（Ｌｏｗ  Ｌｅｖｅｌ）の電位を、前記遅延クロックｃｌｋ＿ｄｌｙと前記半周期遅延クロックｃｌｋ＿ｈｐｄｌｙのレベルが異なればハイレベル（Ｈｉｇｈ  Ｌｅｖｅｌ）の電位を有する形態で生成される。
【００４４】
上述したように、本発明のＤＬＬ回路は、基準クロックを所定の分周比で分周し、その後フィードバックループに入力して、分周されたクロックに対する遅延固定動作を行う。そして、前記フィードバックループの遅延固定動作が完了すれば、前記フィードバックループの出力クロックを基準クロックの半周期だけ遅延させた後、前記フィードバックループの出力クロックとそのものから基準クロックの半周期だけ遅れたクロックとを排他的論理和演算することにより、一定したデューティーサイクルを有する前記出力クロックを生成することができる。このように本発明のＤＬＬ回路は、より向上したデューティーサイクルを有するクロックを生成することにより、半導体集積回路のより安定した動作を支援することができる。さらに、基準クロックを所定の分周比で分周した後、遅延固定動作およびデューティーサイクル補正動作を行うことにより、動作電流を減少させ電力効率を向上させる利点もある。
【００４５】
本発明が属する技術分野の当業者であれば、本発明がその技術的思想や必須特徴を変更せず、他の具体的な形態によって実施することができるため、以上で記述した実施形態はすべての面で例示的であり、限定的ではないものと理解しなければならない。本発明の範囲は前記詳細な説明よりは特許請求の範囲によって示され、特許請求の範囲の意味および範囲そしてその等価概念から導き出されるすべての変更又は変形した形態が本発明の範囲に含まれると解釈しなければならない。
【図面の簡単な説明】
【００４６】
【図１】本発明の一実施形態に係るＤＬＬ回路の構成を示すブロック図である。
【図２ａ】図１に示した半周期遅延手段の詳細構成を示す一例示図である。
【図２ｂ】図１に示した半周期遅延手段の詳細構成を示す他の例示図である。
【図３】本発明の一実施形態に係るＤＬＬ回路の動作を説明するためのタイミング図である。
【符号の説明】
【００４７】
２００…クロック分周手段
３００…フィードバックループ
３１０…第１遅延ライン
４００…半周期遅延手段
４１０…第２遅延ライン
４２０…第２遅延制御部
５００…演算手段
【図１】
2009171573.tif 000003
【図２ａ】
2009171573.tif 000004
【図２ｂ】
2009171573.tif 000005
【図３】
2009171573.tif 000006