(57)【要約】【課題】チップサイズを削減することができ、かつ、安定した動作を得ることのできる、半導体記憶装置を提供する。【解決手段】情報として電荷が蓄積される複数のメモリセルを備える、アレイ状に配置された複数のマット１０と、一端が外部電源から供給される電圧を降圧または昇圧する内部電源に共通に接続された複数の電源線３０とを有する半導体記憶装置であって、各電源線３０は、複数のマット１０が形成された領域上に、一定方向に延伸するように配線されており、各電源線３０の他端が端マット１０ａ上で共通に接続されている。【選択図】図１
2009038306.tif 000002
【特許請求の範囲】
【請求項１】
情報として電荷が蓄積される複数のメモリセルを備える、アレイ状に配置された複数のマットと、
一端が外部電源から供給される電圧を降圧または昇圧する内部電源に共通に接続された複数の電源線と、を有し、
前記複数の電源線は、前記複数のマットが形成された領域上に、一定方向に延伸するように配線されており、該電源線の他端が、前記複数のマットのうちの前記一定方向において最も端に位置するマット上で共通に接続されている、ことを特徴とする、半導体記憶装置。
【請求項２】
前記複数のマットのそれぞれは、前記複数のメモリセルから情報を読み出すための複数のセンスアンプを有し、
前記複数の電源線が、前記複数のセンスアンプに駆動電圧を供給する電源線である、請求項１に記載の半導体記憶装置。
【請求項３】
前記端に位置するマット上に形成された電源線の幅が端以外のマット上に形成された電源線の幅より大きい、請求項１または２に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＲＡＭ（Dynamic Random Access Memory）に代表される半導体記憶装置に関する。
【背景技術】
【０００２】
それぞれが独立した動作を行う複数のバンクから構成されるＤＲＡＭが知られている（特許文献１参照）。図６に、ＤＲＡＭのレイアウトを示す。
【０００３】
図６を参照すると、ＤＲＡＭは、４つの独立した動作を行うバンクＢ０〜Ｂ３からなる。バンクＢ０〜Ｂ３の各々には、ワード線(ＷＬ)を選択するためのＸデコーダ（XDEC）と、ビット線(ＢＬ)を選択するためのＹデコーダ（YDEC)が設けられている。バンクＢ０〜Ｂ３の各々は、行列状に配置された複数のマットを有する。バンクＢ０〜Ｂ３の各々では、行方向（ビット線の延伸方向）に３３個、列方向（ワード線の延伸方向）に１６個のマットが配置されている。
【０００４】
マット１０は、メモリセルアレイ、センスアンプ部およびサブワードドライバを有する。メモリセルアレイは、一定の間隔で平行に配線された複数のビット線と、これらビット線と交差する、一定の間隔で平行に配線されたワード線と、これらビット線とワード線の各交差部に形成された、スイッチ素子と容量素子とからなる複数のメモリセルとを有する。
【０００５】
センスアンプ部は、ビット線毎に設けられた複数のセンスアンプからなり、メモリセルアレイの両側に配置されている。サブワードドライバは、ワード線毎に設けられた複数の駆動トランジスタからなり、メモリセルアレイを挟むように上下に配置されている。これらセンスアンプ部およびサブワードドライバは、隣接するマット１０間で共用される。
【０００６】
バンクを構成する、複数のマットからなるメモリセルアレイ部上には、各マットのセンスアンプに電源を供給するためのセンスアンプ駆動電源線が形成される。図７に、センスアンプ駆動電源線のレイアウトを示す。
【０００７】
図７に示すレイアウトは、図６に示したバンクＢ１の行方向に配置された複数のマット１０と、これらマット１０上に形成されるセンスアンプ駆動電源線とを模式的に示したものである。なお、図７では、マットの数を５つに省略している。
【０００８】
隣接するマット１０の間には、４つのセンスアンプグループ（ＳＡＧ）１００が列方向に配置されている。これらＳＡＧ１００は、センスアンプ部を４つに分割したものである。センスアンプには、駆動電圧として第１の電圧（ハイレベル）と第２の電圧（ロウレベル）が供給される。センスアンプは、これら電圧に基づいてメモリセルに保持した電荷の情報判定を行う。
【０００９】
第１の電圧をセンスアンプに供給するためのセンスアンプ駆動電源線１０１および第２の電圧をセンスアンプに供給するためのセンスアンプ駆動電源線１０２がそれぞれ、ＳＡＧ１００の行ごとに設けられている。
【００１０】
各センスアンプ駆動電源線１０１は、一端がアレイ電源配線領域２０ａにおいて共通に接続され、そこから行方向に延伸するように形成されている。また、各センスアンプ駆動電源線１０１は、行方向に並ぶマット１０を全て貫通するように形成されており、その他端はどこにも接続されていない。
【００１１】
各センスアンプ駆動電源線１０２も同様に、一端がアレイ電源配線領域２０ａにおいて共通に接続され、そこから行方向に延伸するように形成されている。また、各センスアンプ駆動電源線１０２も、行方向に並ぶマット１０を全て貫通するように形成されており、その他端はどこにも接続されていない。
【００１２】
内部電圧発生回路１、２はそれぞれ、不図示の外部電源から供給された電圧を降圧して第１、第２の電圧を発生する。内部電圧発生回路１には、各センスアンプ駆動電源線１０１が接続され、内部電圧発生回路２には、各センスアンプ駆動電源線１０２が接続されている。
【００１３】
バンクを構成するメモリセルアレイ部に周囲には、メモリセルに対するデータの書き込みや読み出しを行う際のアドレスを指定する、不図示のＸデコーダ（XDEC）およびＹデコーダ（YDEC)が配置されており、内部電圧発生回路１、２は、メモリセルアレイ部の、Ｙデコーダが配置された側に形成される。アレイ電源配線領域２０ａは、内部電圧発生回路１、２が形成される領域とＹデコーダが配置される領域の間に形成される。
【００１４】
以上は、センスアンプの駆動電源線についてのレイアウトの説明であるが、サブワードドライバを駆動する電源線も、センスアンプの駆動電源線の場合と同様なレイアウトとされる。この場合、内部電圧発生回路は、外部電源から供給される電圧を昇圧したり、場合によっては、負電圧を生成したりして、サブワードドライバを駆動するための電圧を生成する。
【特許文献１】特開平１１−００７７６２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
外部電源からの電圧を内部電圧生成回路で降圧してセンスアンプの駆動電圧を得る場合、センスアンプ駆動電源線の抵抗が高いと、センスアンプの負荷容量が極めて大きいため、センスアンプ駆動の際にセンスアンプ駆動電源線に供給される電圧が一時的に大きく低下する場合がある。この結果、センスアンプによる信号レベルの判定処理に時間がかかり、場合によっては、所定の時間に判定処理が終了しないことになる。判定処理が所定の時間に終了しないと、メモリセルからの信号読み出しを正確に行うことができなくなり、ＤＲＡＭの動作が不安定になる。したがって、ＤＲＡＭの安定した動作を実現するためには、センスアンプ駆動電源線の低抵抗化の対策が必須とされている。
【００１６】
これまで、バンクを構成するメモリセルアレイ部の、マット（メモリセルアレイ）とセンスアンプ駆動電源線のレイアウト設計では、レイアウト設計システムで使用するマスクデータ量を削減することを目的として、通常、１つのレイアウトパターン（メモリセルのブロックと配線のブロックの組み合わせ）の繰り返しで、メモリセルとセンスアンプ駆動電源線のレイアウトを作成する。このレイアウトによれば、センスアンプ駆動電源線のパターンも含め、ビット線、ワード線等メモリセル近傍に配置された各種配線のパターンについて各マットを完全同一にすることができ、メモリセルの読み出し書き込み動作時の各種配線間のクロストークノイズも同一にすることができる。このことは、各マットでクロストークノイズの最適化設計が容易となるため半導体装置全体のノイズ耐性も向上する。このようにして作成したメモリセルとセンスアンプ駆動電源線のレイアウトが、図７に示したレイアウトである。
【００１７】
しかし、図７に示したレイアウトでは、センスアンプ駆動電源線１０１、１０２の他端はどこにも接続されていないため、センスアンプ駆動電源線１０１、１０２の抵抗値が大きくなる。このため、図７に示したレイアウトを有するＤＲＡＭでは、センスアンプ駆動電源線の抵抗値が大きいために、ＤＲＡＭの動作が不安定になる、という問題が生じる。
【００１８】
なお、図７に示したレイアウトにおいて、センスアンプ駆動電源線１０１、１０２の他端を共通に接続することで、センスアンプ駆動電源線１０１、１０２の抵抗値を下げることができる。しかし、この場合は、以下のような問題が生じる。
【００１９】
図８に、センスアンプ駆動電源線１０１の他端を共通に接続した場合のレイアウトを模式的に示す。
【００２０】
同じレイアウトパターンの繰り返しで、マット１０（メモリセルアレイ）とセンスアンプ駆動電源線１０１のレイアウトを作成した場合、センスアンプ駆動電源線１０１は、行方向に並ぶマット１０を全て貫通する状態とされる。この場合、センスアンプ駆動電源線１０１の他端は、端のマット１０ａよりもさらに外側に位置することとなる。このため、センスアンプ駆動電源線１０１の他端を共通に接続するアレイ用電源配線領域２０ｃは、端のマット１０ａの列よりも、さらに外側（メモリセルアレイ部の領域の外側）に形成される。つまり、メモリセルアレイ部の両側には、アレイ用電源配線領域２０ａ、２０ｃが形成されることになる。
【００２１】
アレイ用電源配線領域がメモリセルアレイ部の両側に設けられるＤＲＡＭにおいては、隣接するメモリセルアレイ部の間の領域において、一方のメモリセルアレイ部のアレイ用電源配線領域２０ａと他方のメモリセルアレイ部のアレイ用電源配線領域２０ｃが形成されることになる。このように、隣接するメモリセルアレイ部の間に２つのアレイ用電源配線領域を形成することは、チップサイズの削減の妨げとなる。
【００２２】
本発明の目的は、上記問題を解決し、チップサイズを削減することができ、かつ、安定した動作を得ることのできる、半導体記憶装置を提供することにある。
【課題を解決するための手段】
【００２３】
上記目的を達成するため、本発明の半導体記憶装置は、情報として電荷が蓄積される複数のメモリセルを備える、アレイ状に配置された複数のマットと、一端が外部電源から供給される電圧を降圧または昇圧する内部電源に共通に接続された複数の電源線と、を有し、前記複数の電源線は、前記複数のマットが形成された領域上に、一定方向に延伸するように配線されており、該電源線の他端が、前記複数のマットのうちの前記一定方向において最も端に位置するマット上で共通に接続されている、ことを特徴とする。
【発明の効果】
【００２４】
本発明によれば、電源線の他端を共通に接続したことにより、電源線の抵抗値が小さくなるので、動作の安定した半導体記憶装置（ＤＲＡＭ）を提供することができる。
【００２５】
また、電源線の他端は端のマット上で共通に接続されているので、アレイ用電源配線領域をメモリセルアレイ部の両側に配置する必要がない。よって、アレイ用電源配線領域がメモリセルアレイ部の両側に配置されるものに比べて、チップサイズを削減することができる。
【発明を実施するための最良の形態】
【００２６】
次に、本発明の実施形態について図面を参照して説明する。
【００２７】
図１は、本発明の一実施形態である半導体記憶装置の構成を示す模式図である。
【００２８】
図１を参照すると、半導体記憶装置は、それぞれが独立した動作を行う複数のバンクから構成されるＤＲＡＭに代表される半導体メモリであって、マトリクス状に配置された複数のマット１０よりなるメモリセルアレイ部を有する。この例では、マット１０の配置は、４行９列の簡易的な配置とされているが、これに限定されるものではない。
【００２９】
マット１０はいずれも同じ構成であって、メモリセルアレイＭＣ、センスアンプ部ＳＡおよびサブワードドライバＳＷＤを有する。
【００３０】
メモリセルアレイＭＣは、一定の間隔で平行に配線された複数のビット線ＢＬと、これらビット線ＢＬと交差する、一定の間隔で平行に配線された複数のワード線ＷＬと、これらビット線ＢＬとワード線ＷＬの各交差部に形成された、スイッチ素子１１と容量素子１２とからなる複数のメモリセルとを有する。スイッチ素子１１は、例えばＭＯＳ（Metal Oxide Semiconductor）トランジスタである。容量素子１２はコンデンサである。スイッチ素子１１の一方の端子はビット線ＢＬに接続され、他方の端子は容量素子１２に接続されている。スイッチ素子１１の制御端子は、ワード線ＷＬに接続されている。
【００３１】
センスアンプ部ＳＡは、ビット線ＢＬ毎に設けられた複数のセンスアンプ１３からなり、メモリセルアレイ部の両側に配置されている。サブワードドライバＳＷＤは、ワード線毎に設けられた複数の駆動トランジスタからなり、メモリセルアレイＭＣを挟むように上下に配置されている。隣接するマット１０間でセンスアンプ部ＳＡを共用できるように、ビット線ＢＬとこれに接続されるセンスアンプは、所謂、千鳥状に形成されている。これと同様に、サブワードドライバＳＷＤについても、隣接するマット１０間で共用できるように、ワード線ＷＬとこれに接続される駆動トランジスタは、千鳥状に形成されている。なお、センスアンプ部ＳＡとビット線、サブワードドライバＳＷＤとワード線の配置は、千鳥状の配置に限定されるものではなく、他の配置であってもよい。
【００３２】
メモリセルアレイ部上には、メモリセルの制御に用いる信号線の他、不図示の内部電圧発生回路で生成した電圧をセンスアンプに供給するための電源線３０が形成されている。電源線３０は、行方向に延伸する複数の電源線からなり、各電源線の一端はアレイ用電源配線領域２０ａにおいて共通に接続され、各電源線の他端は、メモリセルアレイ部の、アレイ用電源配線領域２０ａが形成された側とは反対の辺部に位置する端のマット１０ａ上の領域において共通に接続されている。
【００３３】
アレイ用電源配線領域２０ａは、電源線３０をメモリセルアレイ部の周辺部にある外部電源パッドや内部電源発生回路と接続するための領域であって、ワード線の延伸方向に沿って形成されている。
【００３４】
図１には示されていないが、サブワードドライバＳＷＤを駆動するための電源線もメモリセルアレイ部上に複数形成されており、各電源線の一端はアレイ用電源配線領域２０ｂにおいて共通に接続され、各電源線の他端は、メモリセルアレイ部の、アレイ用電源配線領域２０ｂが形成された側とは反対の辺部に位置する端のマットの列の領域上で共通に接続されている。アレイ用電源配線領域２０ｂも、電源線をメモリセルアレイ部の周辺部にある外部電源パッドや内部電源発生回路と接続するための領域であって、ビット線の延伸方向に沿って形成されている。
【００３５】
メモリセルアレイ部の周りには、メモリセルに対するデータの書き込みや読み出しを行う場合のアドレス指定を行うための、Ｘデコーダ（XDEC）およびＹデコーダ（YDEC)が設けられている。Ｙデコーダは、ワード線の延伸方向に沿って形成されている。Ｘデコーダは、ビット線の延伸方向に沿って形成されている。
【００３６】
上記のとおりのレイアウト構造によれば、電源線３０の他端を共通に接続したことにより、電源線３０の抵抗値が小さくなり、その結果、ＤＲＡＭの安定した動作を実現することができる。
【００３７】
また、電源線３０の他端は、端マット１０ａ上で共通に接続されているので、アレイ用電源配線領域をメモリセルアレイ部の両側に配置する必要がない。よって、チップサイズは、アレイ用電源配線領域がメモリセルアレイ部の両側に配置されるものよりも小さくなる。
【００３８】
なお、電源線３０のレイアウト設計では、端マット１０ａと他の端マット１０とで異なるレイアウトパターンを用いる。端マット１０ａでは、電源線のパターンが鉤状のパターンとされることから、電源線からメモリセルアレイ側へのノイズのクロストークが生じることが予想される。しかし、最近のメモリセルの微細化に伴い、メモリセルアレイ上に形成される格子状のメタル配線（ワード線、ビット線などの種々の信号線）の間隔（隙間）も非常に小さくなっている。このような隙間の小さな格子状のメタル配線の層は、電源線からのノイズ（電磁放射ノイズ）を遮蔽する作用があり、その遮蔽効果は非常に高いものとなっている。よって、鉤状のパターンを用いても、電源線からメモリセルアレイ側へのノイズのクロストークが問題になることはない。
【００３９】
また、センスアンプの駆動電源線だけでなく、サブワードドライバを駆動するための電源線においても、内部の電源線の抵抗値が大きくなると、やはり負荷容量が大きいために選択ワード線の電位の立ち上がりが極端に遅くなるなどの原因でＤＲＡＭの動作が不安定になる場合がある。本実施形態では、サブワードドライバを駆動するための電源線も、他端を共通に接続しているので、ＤＲＡＭの安定した動作を実現することができる。また、アレイ用電源配線領域をメモリセルアレイ部の両側に設ける必要がないので、チップサイズの削減も可能である。
【００４０】
次に、本実施形態の半導体記憶装置のメモリセルアレイ部の詳細な構造について説明する。
【００４１】
図２に、メモリセルアレイ部上に形成される電源線のレイアウトの模式図である。図２に示す電源線のレイアウトは、センスアンプ駆動電源線の他端を端マット１０ａ上で共通に接続した点以外は、図７に示したレイアウトと同じものである。
【００４２】
各マット間には、４つのＳＡＧ１００が形成されている。これら４つのＳＡＧ１００は、図１に示したセンスアンプ部ＳＡを構成する複数のセンスアンプ１３を４つのグループに纏めたものである。ＳＡＧ１００は、複数のセンスアンプ１３からなる。
【００４３】
センスアンプ駆動電源線１０１、１０２がそれぞれ、ＳＡＧ１００の行ごとに設けられている。各センスアンプ駆動電源線１０１は、一端がアレイ電源配線領域２０ａにおいて共通に接続され、そこから行方向に延伸するように形成されている。各センスアンプ駆動電源線１０１の他端は、端マット１０ａ上で共通に接続されている。各センスアンプ駆動電源線１０２も、一端がアレイ電源配線領域２０ａにおいて共通に接続され、そこから行方向に延伸するように形成されている。各センスアンプ駆動電源線１０２の他端も、端マット１０ａ上で共通に接続されている。
【００４４】
内部電圧発生回路１、２はそれぞれ、不図示の外部電源から供給された電圧を降圧して第１、第２の電圧を発生する。内部電圧発生回路１には、各センスアンプ駆動電源線１０１が接続され、内部電圧発生回路２には、各センスアンプ駆動電源線１０２が接続されている。第１の電圧が、内部電圧発生回路１からセンスアンプ駆動電源線１０１を通じてＳＡＧ１００に供給される。第２の電圧が、内部電圧発生回路２からセンスアンプ駆動電源線１０２を通じてＳＡＧ１００に供給される。ＳＡＧ１００内のセンスアンプ１３は、内部電圧発生回路１、２から供給された第１、第２の電圧に基づいて、メモリセルに保持した電荷の信号レベルの判定を行う。
【００４５】
図３に、センスアンプ駆動電源線１０１、１０２に接続されるＳＡＧ１００およびマット１０の構成を示す。
【００４６】
図３を参照すると、ＳＡＧ１００は４つのセンスアンプ１３を有する。各センスアンプ１３の第１の電圧入力端子は第１の配線に共通に接続され、各センスアンプ１３の第２の電圧入力端子は第２の配線に共通に接続されている。第１の配線の一端はスイッチ素子（ｐＭＯＳ）１０３を介してセンスアンプ駆動電源線１０１に接続されている。第２の配線の一端はスイッチ素子（ｎＭＯＳ）１０４を介してセンスアンプ駆動電源線１０２に接続されている。スイッチ素子１０３、１０４を制御することで、各センスアンプ１３への第１、第２の電圧の供給を制御することができる。
【００４７】
図４に、センスアンプの構成を示す。図４を参照すると、センスアンプ１３は、互いの端子（ドレイン／ソース）および制御端子が接続されたｐＭＯＳおよびｎＭＯＳトランジスタからなる回路を左右対称に配置したものであり、端子（ドレイン／ソース）の接続ラインが一方の側に配置されたメモリセルのビット線に接続され、制御端子の接続ラインが他方の側に配置されたメモリセルのビット線に接続されている。各ｐＭＯＳトランジスタのもう一方の端子（ドレイン／ソース）は図３に示した第１の配線に接続されている。各ｎＭＯＳトランジスタのもう一方の端子（ドレイン／ソース）は図３に示した第２の配線に接続されている。このような構成のセンスアンプは、フリップフロップ回路で構成されるセンスアンプとして知られている。
【００４８】
センスアンプ１３の列の両側には、ワード線ＷＬと平行に配置された第１および第２のＩ／Ｏ配線がそれぞれ配置されている。センスアンプ１３の間には、カラム選択線１０５がビット線と平行に配置されている。
【００４９】
上述したとおりのレイアウト構造によれば、センスアンプ駆動電源線１０１、１０２の他端を共通に接続したことにより、センスアンプ駆動電源線１０１、１０２の抵抗値が小さくなり、その結果、ＤＲＡＭの安定した動作を実現することができる。
【００５０】
また、センスアンプ駆動電源線１０１、１０２の他端は、端マット１０ａ上で共通に接続されているので、アレイ用電源配線領域をメモリセルアレイ部の両側に配置する必要がない。よって、チップサイズは、アレイ用電源配線領域がメモリセルアレイ部の両側に配置されるものよりも小さくなる。
【００５１】
なお、図２に示した構成において、第２の電圧を接地電位とする場合は、センスアンプ駆動電源線１０２を接地する。この場合は、内部電源発生回路２は不要となる。
【００５２】
本実施形態によれば、上述の効果に加えて、電源線の低抵抗化による以下のような効果も奏する。
【００５３】
図６に示したＤＲＡＭにおいて、バンクを構成する各マットのセンスアンプは、ワード線方向に複数選択されて活性化される（活性化マット列１０１０）。この場合の消費電流は、その選択方向である活性化方向（ワード線の延伸方向に同じ）に集中する。本実施形態によれば、メモリセルアレイ部上に形成される電源線は、消費電流が集中する活性化方向と交差（例えば直交）する方向（ビット線の延伸方向に同じ）に多く配線されており、しかも、低抵抗化がなされているので、シグナル・インテグリティのさらなる向上を図ることが可能である。
【００５４】
活性化方向と交差する方向へより多くの電源線を形成するためには、多層配線が有効せる。図１に示した電源線や図２に示したセンスアンプ駆動電源線１０１、１０２が形成される配線層を、多層配線とすることで、さらなる低抵抗化を行うことが可能である。
【００５５】
図５に、図１に示したメモリセルアレイ部における電源線の多層構造における配線方向を示す模式図である。
【００５６】
図５を参照すると、電源線３０が形成される配線層は、第１乃至第３のアルミ配線層からなる。メモリセルアレイ部の、端マット１０ａの領域を除く領域上において、第２および第３のアルミ配線層は、行方向に延伸するように配線され、第１のアルミ配線層は、列方向に延伸するように配線される。このような多層配線構造によれば、活性化方向と交差する方向へより多くの電源線を形成することができるので、例えば第２および第３のアルミ配線を電源線に割り当てて並列接続するなどして電源線のさらなる低抵抗化を図ることができる。
【００５７】
また、端マット１０ａの列の領域上においては、第１および第３のアルミ配線層は、列方向に延伸するように配線され、第２のアルミ配線層は、行方向に延伸するように配線される。これにより、電源線を端マット１０ａ上で共通に接続する構造を容易に実現することができる。
【００５８】
端マット１０ａ上に形成される電源線の幅を、端マット１０ａ以外のマット上に形成される電源線の幅より大きくしてもよい。このように構成することで、電源線の抵抗をさらに小さくすることができる。
【図面の簡単な説明】
【００５９】
【図１】本発明の一実施形態である半導体記憶装置の構成を示す模式図である。
【図２】メモリセルアレイ部上に形成される電源線のレイアウトを示すブロック図である。
【図３】図２に示すレイアウトにおけるセンスアンプ駆動電源線とＳＡＧおよびマットの接続を示すブロック図である。
【図４】センスアンプの構成を示す回路図である。
【図５】図１に示すメモリセルアレイ部における電源線の多層構造における配線方向を説明するための模式図である。
【図６】ＤＲＡＭのレイアウトを示す模式図である。
【図７】センスアンプ駆動電源線のレイアウトを示すブロック図である。
【図８】図７に示すレイアウトにおけるセンスアンプ駆動電源線の他端を共通に接続した状態を説明するための模式図である。
【符号の説明】
【００６０】
１１  スイッチ素子
１２  容量素子
１３  センスアンプ
１０  マット
１０ａ  端マット
２０ａ、２０ｂ  アレイ用電源配線領域
３０  電源線
【図１】
2009038306.tif 000003
【図２】
2009038306.tif 000004
【図３】
2009038306.tif 000005
【図４】
2009038306.tif 000006
【図５】
2009038306.tif 000007
【図６】
2009038306.tif 000008
【図７】
2009038306.tif 000009
【図８】
2009038306.tif 000010