(57)【要約】      （修正有）【課題】一様な立体構造に対して、不純物半導体埋め込み層をエッチングにより安定した、多重段差を解消し、エンドポイント波形の安定化を図り、特性ばらつきがなく信頼性の高いトレンチゲートＭＯＳＦＥＴ（Ｔ−ＭＯＳ）を提供する。【解決手段】埋め込みに用いる半導体層７０２に対し不純物を導入する際に、下地に立体構造７００を持つ領域、および後にエッチングされない領域７０３には全面に不純物を導入する。一方で、下地が平坦で、かつ後にエッチングされる領域７０６には、熱処理を加えた際に不純物が一様かつ濃度が立体構造７００を持つ領域と等しくなるようにパターニングを行う。【選択図】図１
2009038141.tif 000002
【特許請求の範囲】
【請求項１】
基板表面に形成された半導体層内に不純物を導入する方法であって、
前記半導体層の深さに対応して前記半導体層に導入する不純物の注入量を調整することで拡散後の前記半導体層内での不純物濃度が均一となるように不純物の量を制御しつつ不純物を注入する工程と、
拡散後の前記半導体層表面の不純物濃度が均一となるように、アニール処理を行う工程とを含む半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法であって、
前記半導体層は、第１の半導体基板上に設けられた所望の溝、もしくは孔形状を持つ開口部上、および前記開口部内に埋設された第２の半導体層であり、
前記第２の半導体層の深さに対応して前記第２の半導体層に導入する不純物の注入量を調整することで拡散後の前記第２の半導体層内での不純物濃度が均一となるように注入する不純物の量を制御しつつイオン注入を行う工程と、
拡散後の前記第２の半導体層表面の不純物濃度が均一となるように、アニール処理を行う工程と、
前記不純物の導入された前記第２の半導体層をエッチングによりパターニングする工程とを含む半導体装置の製造方法。
【請求項３】
請求項１に記載の半導体装置の製造方法であって、
前記半導体層は、第１の半導体基板上に設けられた所望の溝、もしくは孔形状を持つ開口部上、および前記開口部内に埋設された第２の半導体層であり、
拡散後の前記第２の半導体層表面の不純物濃度が均一となるように、一部に素子領域を構成しないトレンチ構造を形成する工程を含む半導体装置の製造方法。
【請求項４】
請求項２に記載の半導体装置の製造方法であって、
前記パターニングする工程は、前記平坦面上の前記第２の半導体層のエッチング物をモニタしながら、平坦面上の第２の半導体層のエッチング終点を検出しつつ、平坦面上の前記第２の半導体層を前記エッチング終点までエッチングする第１のエッチング工程と、
前記第１のエッチング工程後、前記所定の深さまで前記開口部内に充填された第２の半導体層を除去する第２のエッチング工程とを含む半導体装置の製造方法。
【請求項５】
請求項４に記載の半導体装置の製造方法であって、
前記開口部は前記第１の半導体基板表面に形成されたトレンチであり、
前記トレンチ内壁に絶縁膜を形成する工程と、
前記絶縁膜の形成されたトレンチ内壁を含む前記第１の半導体基板表面に第２の半導体層を形成する工程と、
前記第２の半導体層に、前記第２の半導体層の深さに対応して前記第２の半導体層に導入する不純物の注入量を調整することで拡散後の前記第２の半導体層内での不純物濃度が均一となるようにイオン注入する不純物の量を制御する工程と、
拡散後の前記第２の半導体層表面の不純物濃度が均一となるように、アニール処理を行う工程と、
前記不純物の導入された前記第２の半導体層をエッチングする工程とを含む半導体装置の製造方法。
【請求項６】
請求項５に記載の半導体装置の製造方法であって、
前記半導体装置は、前記不純物の導入された第２の半導体層をゲートとするトレンチＭＯＳＦＥＴである半導体装置の製造方法。
【請求項７】
請求項５または６に記載の半導体装置の製造方法であって、
前記第２の半導体層を形成する工程は、多結晶シリコン層を形成する工程である半導体装置の製造方法。
【請求項８】
請求項３乃至７のいずれかに記載の半導体装置の製造方法であって、
前記不純物イオンを注入する工程は、
トレンチのある領域では、トレンチの無い領域よりも注入量が多くなるように、不純物の注入量を調整することで拡散後の表面の不純物濃度を均一となるようにイオン注入する工程である半導体装置の製造方法。
【請求項９】
請求項８に記載の半導体装置の製造方法であって、
前記不純物イオンを注入する工程は、幾何学的面積比をもつように選択的に導入される工程を含む半導体装置の製造方法。
【請求項１０】
請求項８に記載の半導体装置の製造方法であって、
前記不純物イオンを注入する工程は、トレンチのない領域に所望のマスクを形成し、不純物の導入量を調整する工程を含む半導体装置の製造方法。
【請求項１１】
請求項８に記載の半導体装置の製造方法であって、
前記不純物イオンを注入する工程は、トレンチのない領域ではトレンチのある領域に比べてマスクの密度を密にした工程である工程を含む半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に係り、特に溝内に埋設されたポリシリコンあるいは非晶質シリコンへの不純物の導入に関する。
【背景技術】
【０００２】
半導体装置、例えばトレンチゲートＭＯＳＦＥＴ（以下Ｔ−ＭＯＳ）の高電流密度化、低オン抵抗化の要求に伴い、トレンチ幅およびトレンチ間隔の微細化が進行している。
【０００３】
Ｔ−ＭＯＳは、トレンチ内にゲート絶縁膜を介して、ゲート電極を埋設することにより、トレンチの側壁をチャネルとして利用するＭＯＳＦＥＴである。
【０００４】
代表的なＮチャネルＴ−ＭＯＳ構造を図１０（特許文献１第１図）に示す。Ｎ型（第１導電型）不純物がドープされたＮ+ 型半導体基板であるシリコン基板１８００上に、エピタキシャル成長法によってエピタキシャル層１８１０が形成され、このエピタキシャル層１８１０は、Ｎ型のドレイン領域１８１１と、このドレイン領域１８１１上に形成されたＰ型のボディー領域１８１２と、ボディー領域１８１２上に形成されたＮ+ 型のソース領域１８１３と、ソース領域１８１３と隣接するように形成され且つボディー領域１８１２よりも不純物濃度が高いＰ+ 型のボディーコンタクト領域１８１４とを構成している。エピタキシャル層１８１０には、ソース領域１８１３及びボディー領域１８１２を貫通し且つドレイン領域１８１１の上部に達するトレンチが設けられ、該トレンチの内部には縦型ゲート電極１８２０が埋め込まれている。縦型ゲート電極１８２０の最上面は、ソース領域１８１３の存在するエピタキシャル層１８１０の表面よりも下に位置するように形成される。また、前記トレンチの内部における縦型ゲート電極１８２０の上側には絶縁膜１８３０が充填されている。また、ドレイン領域１８１１及びボディー領域１８１２のそれぞれにおける前記トレンチの垂直な壁面となる面と、縦型ゲート電極１８２０との間には、ゲート絶縁膜となる絶縁物質１８４０が介在している。また、エピタキシャル層１８１０の上には、ソース領域１８１３及びボディーコンタクト領域１８１４に共通接続される共通電極１８５０が設けられている。
【０００５】
近年、さらなる低オン抵抗化、チップの縮小すなわち高電流密度化の要求にこたえるため、さらなるトレンチピッチの微細化を企図して種々の技術が提案されている。
【０００６】
図１１は特許文献２のＴ−ＭＯＳにおけるトレンチピッチ微細化技術の一例である。トレンチピッチを狭くするためにトレンチ幅およびトレンチ間隔の短縮を行っている。図１０の構造を持ったままピッチ幅を短縮すればソース領域１８１３およびボディーコンタクト領域１８１４の面積が小さくなる。ゆえに本体コンタクト電極金属１８５０とソース領域１８１３およびボディーコンタクト領域１８１４間のコンタクト抵抗が大きくなり、狙い通りにオン抵抗を下げることは難しい。以上の理由から特許文献２では図１１に示すようにトレンチ２１４０上縁部に曲率を持たせる、もしくはトレンチ２１４０側壁にテーパー形状を持たせ、かつトレンチを深く形成している。これにより、トレンチ１本あたりのチャネル長（ゲート電極２１２０の長さ）を長くすることによりトレンチの本数を低減し、トレンチ間隔を増大し、ボディーコンタクトおよびソースコンタクト面積を実効的に大きくすることで微細化に伴うコンタクト抵抗の増加を抑制することができる。この技術を用いて、トレンチピッチをマイクロメートルオーダーからサブミクロンオーダー、具体的には１μｍ以下まで縮小化することが可能であるといわれている。
【０００７】
【特許文献１】特開２００６−１９６８７６号公報
【特許文献２】特開２００５−３２７９２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
特許文献２に示したＴ−ＭＯＳの場合、トレンチピッチを微細化していくことが可能であるが、トレンチピッチを１．５μｍ以下としたときに、トレンチ内にポリシリコン・もしくはアモルファスシリコンを充填し、これをエッチングする際に、工程の安定化に問題が残ることが明らかになった。
【０００９】
通常、エッチング工程は枚葉処理にてウェハ一枚ずつエッチング処理を行う。すなわち、エッチングされたウェハごとにエッチング後の埋め込みゲート深さが異なり、工程として不安定であることがわかった。さらに、この工程の不安定化に伴って、ゲート長ひいてはチャネル長が異なることになり、半導体素子特性が持つばらつきが大きくなることがわかった。
【００１０】
図１２（ａ）および（ｂ）にこのＴ−ＭＯＳの製造工程の一部を示す。
製造にあたり、まず、エピタキシャル層を持つ半導体基板３１００内にトレンチ３１４０を形成する。トレンチ３１４０を形成後、熱酸化によってトレンチ内壁にゲート絶縁膜３３００を形成し、さらにポリシリコン膜もしくはアモルファスシリコン膜３９００を堆積、トレンチ３１４０内を充填する（図１２（ａ））。この後、トレンチ３１４０内に充填されたポリシリコン膜もしくはアモルファスシリコン膜３９００を埋め込みゲートとするために、配線パターンを残してポリシリコン膜もしくはアモルファスシリコン膜３９００に対して反応性イオンエッチングを用いてエッチングを施すことにより、パターニングする（図１２（ｂ））。このとき、ゲート電極３１２０上端が半導体基板３１００表面より低くなるようにゲート電極３１２０を形成する必要があり、このエッチング深さは、ゲート長を決定することになるため、エッチング終点の決定が極めて重要である。
【００１１】
一般的には、反応性イオンエッチングなど、プラズマを発生させてエッチングを行う際には、前記ゲート電極３１２０のような埋め込み層を形成するためにエンドポイントディテクション（終点検出）メソッドが用いられることが多い。
【００１２】
エンドポイントディテクションメソッドでは、プラズマ化したエッチングガスと被エッチング物質との反応の際に起こるプラズマ発光強度をモニタリングし、この発光強度の時間変化をモニタする。この発光強度の時間変化をエンドポイント波形と呼ぶ。単位時間当たりにエッチング反応する被エッチング物質の物質量、すなわちエッチングレートが大きければ、エンドポイント波形強度は大きくなる。換言すれば、反応する被エッチング物質が枯渇すればエンドポイント波形は大きく減衰する。エンドポイント波形が減衰することにより、エンドポイント波形は大きな落差を持つ事になる。このエンドポイント波形に落差が生じる時間点をエッチング終点とする。具体的には、予めエンドポイント波形の閾値を設けておき、エンドポイント波形強度がこの閾値を超えた時間点をエッチング終点とする。以上のエンドポイント波形の時間変化を模式的に示したグラフを図１３に示す。
【００１３】
ところで、前記ゲート電極３１２０上端のように半導体基板３１００より深く埋め込み層を形成する場合には、エッチングが進行し、半導体基板３１００上のゲート酸化膜が露出した時点で被エッチング物質の反応量は劇的に少なくなり、大きくエンドポイント波形が減衰する。この時間点がエッチング終点となり、エッチング終点から所定時間の追加エッチング（オーバーエッチング）を行うことにより所望の深さに埋め込み層の上端を配置することができる。
【００１４】
特許文献２の手法を用いてトレンチピッチを１μｍ程度まで微細化を行った際に、ポリシリコンもしくはアモルファスシリコン膜のエッチング時のエンドポイント波形を図１３に示す。図１３から明らかなように、トレンチピッチを微細化した場合のエンドポイント波形の段差は単一のものではなく、階段状の多重段差を持つことがわかった。
【００１５】
このように、エンドポイント波形が階段状の多重段差を作ってしまった場合には、エンドポイント波形強度が上下にばらついた場合に、設定した閾値との交点が前後に大きくばらついてしまい、最終的にエッチング深さがばらついてしまう。具体的には、図１３において、エンドポイントの設定閾値を第１の段差５０１に合うように定めた場合には、第１の段差５０１でエンドポイントとする場合と、第１の段差５０１ではなく第２の段差５０２でエンドポイントを誤検出してしまう場合とで、そのエンドポイント時間が前後に変化してしまう。これにより、第２の段差５０２でエンドポイントを検出してしまった場合、本来のエンドポイント設定よりも過剰にエッチングされてしまうことになり、エッチング深さがばらついてしまう。例えば第１の段差５０１をエンドポイントとした場合に、ゲート電極１８２０は図１０に破線で示した高さとなるはずであるのに対し、第２の段差５０２でエンドポイントを誤検出してしまうと実線で示した位置に、ゲート電極１８２０の上端がくることになる。このようなこのエッチング深さのばらつきは、ゲート面積のばらつきを招くことになり、入力容量（Ｃｉｓｓ：ゲート・チャネル間の容量）のばらつき、トレンチゲート内抵抗（Ｒｇ）のばらつきをもたらすと考えられる。また、入力容量（Ｃｉｓｓ）、トレンチゲート内抵抗（Ｒｇ）のばらつきは、対サージ特性、およびスイッチング特性のばらつきにつながることが懸念される。
【００１６】
トレンチピッチを微細化した際にエンドポイント波形が多重段差を持つ原因の究明を行った結果、ウェハ内においてエッチングレートが異なる箇所が存在することが明らかになった。ここで成膜後にドーピングを行うのではなく、不純物を導入しながら成膜を行って形成したドープトポリシリコンまたはドープトアモルファスシリコン膜を用いた場合には、エッチングレートのばらつきは生じないということもわかった。しかしながら、サージ防止用のツェナー・ダイオードをゲートパッド上に形成しなければならないため、高濃度ドープしたドープトポリシリコンあるいはドープトアモルファスシリコン膜を用いた場合には、反転のためにさらに高濃度のドーピングが必要となり、現実的には不可能に近く、ポリシリコンまたはアモルファスシリコン膜を形成した後、ドーピングを行うという方法がとられる。
【００１７】
ポリシリコンまたはアモルファスシリコン膜をエッチングする際の素子レイアウトおよびそのＡ−Ａ´断面図を図１４（ａ）および（ｂ）に示す。ゲートパッド上、ツェナー・ダイオードを形成する部分以外すべてポリシリコンまたはアモルファスシリコン膜６０９に不純物を注入した後、熱拡散を行うことにより均一化する。その後、フォトレジストＲ９で配線部を覆い、エッチング後に残すようにパターニングを行う（図１４（ｃ））。このような素子レイアウトを持つ半導体素子において、被エッチング領域は、下地にトレンチが形成されており、素子特性に直接影響を及ぼす領域、および素子特性には直接的に影響を与えない、下地が平坦な領域の２領域に大別することができる。Ｔはトレンチ、Ｔｓはスクライブトレンチ、６０１はセルトレンチ形成部、６０２はゲートパッド形成部、６０３は電極配線部、６１０はゲート配線である。Ｓはすくライブライン部である。
【００１８】
このようなレイアウトにおいて、レジストに覆われていない開口部に注入を行った場合、単位面積当たりの注入量は一定である。しかしながら熱拡散を行った場合、下地が平坦な部分の不純物濃度と比較して、下地にトレンチが形成されている部分の不純物濃度は低くなる。これは、不純物が拡散された場合、トレンチの内部にまで不純物が拡散するため、下地が平坦な部分と比較して不純物濃度が希釈されてしまうためである。この希釈効果はトレンチピッチが狭くなればなるほど大きくなると考えてよい。
【００１９】
不純物半導体に反応性イオンエッチングを行う場合、その不純物濃度に依存してエッチングレートは大きく変化することがよく知られている。トレンチピッチを微細化することによりトレンチ形成部の不純物濃度が希釈されたため、濃度の濃い下地が平坦な部分とエッチングレート差が生まれたため、基板表面が露出する時間点に差が生じたためと考えられる。この時間差が多重段差の原因であることがわかった。
【００２０】
本発明は、前記実情に鑑みてなされたもので、本発明では、半導体素子特性のばらつきを抑制し、特性ばらつきがなく信頼性の高い半導体装置を提供することを目的とする。
特に、本発明は、多重段差を解消し、エンドポイント波形の安定化を図ることで、特性ばらつきがなく信頼性の高いＴ−ＭＯＳを提供することを目的とする。
【課題を解決するための手段】
【００２１】
前記の目的を達成するため、本発明は、所望の溝、もしくは孔形状を持つ開口部、および前記開口部内に埋設され、その上端が第１半導体基板上より深く埋設され、加えて不純物が導入された第２半導体層を含む半導体装置の形成にあたり、不純物の導入がある幾何学的面積比をもつように選択的に導入されており、拡散を行うことで意図的に前記第２半導体層の不純物濃度が均一化されるようにしたことを特徴とする。すなわち、半導体層の３次元方向の形状を考慮して導入する不純物量を決定するようにしたことを特徴とする。
【００２２】
すなわち、本発明は、基板表面に形成された半導体層内に不純物を導入する方法であって、前記半導体層の深さに対応して前記半導体層に導入する不純物の注入量を調整することで拡散後の前記半導体層内での不純物濃度が均一となるように不純物の量を制御しつつ注入する工程と、拡散後の前記半導体層表面の不純物濃度が均一となるように、アニール処理を行う工程とを含む。
ここで、半導体層内での不純物濃度が均一となるように不純物の量を制御しつつ注入するに際しては、基板表面に形成された所望のパターンのマスクを介して注入を行うようにしたり、あるいはメタルマスクを介して注入を行う。マスクとしては幾何学的パターンのマスクを用いてもよいが、一部のイオンを透過するようなハーフマスクを用いてもよい。
【００２３】
また、本発明は、上記半導体装置の製造方法において、前記半導体層は、第１の半導体基板上に設けられた所望の溝、もしくは孔形状を持つ開口部上、および前記開口部内に埋設された第２の半導体層であり、拡散後の前記第２の半導体層表面の不純物濃度が均一となるように、一部に素子領域を構成しないトレンチ構造を形成する工程を含む。
すなわち、ダミートレンチを形成するなど、デバイス特性に影響のない範囲でトレンチを付加し、不純物の拡散性を高めるようにし、不純物拡散後の不純物濃度が均一となるようにすればよい。
【００２４】
また、本発明は、上記半導体装置の製造方法において、前記半導体層は、第１の半導体基板上に設けられた所望の溝、もしくは孔形状を持つ開口部上、および前記開口部内に埋設された第２の半導体層であり、前記第２の半導体層の深さに対応して前記第２の半導体層に導入する不純物の注入量を調整することで拡散後の前記第２の半導体層内での不純物濃度が均一となるように注入する不純物の量を制御しつつイオン注入を行う工程と、拡散後の前記第２の半導体層表面の不純物濃度が均一となるように、アニール処理を行う工程と、前記不純物の導入された前記第２の半導体層をエッチングによりパターニングする工程とを含む。
【００２５】
また、本発明は、上記半導体装置の製造方法において、前記パターニングする工程が、前記平坦面上の前記第２の半導体層のエッチング物をモニタしながら、平坦面上の第２の半導体層のエッチング終点を検出する工程と、平坦面上の前記第２の半導体層を前記エッチング終点までエッチングする第１のエッチング工程と、前記第１のエッチング工程後、前記所定の深さまで前記開口部内に充填された第２の半導体層を除去する第２のエッチング工程とを含む。
【００２６】
また、本発明は、上記半導体装置の製造方法において、前記開口部は前記第１の半導体基板表面に形成されたトレンチであり、前記トレンチ内壁に絶縁膜を形成する工程と、前記絶縁膜の形成されたトレンチ内壁を含む前記第１の半導体基板表面に第２の半導体層を形成する工程と、前記第２の半導体層に、前記第２の半導体層の深さに対応して前記第２の半導体層に導入する不純物の注入量を調整することで拡散後の前記第２の半導体層内での不純物濃度が均一となるようにイオン注入する不純物の量を制御する工程と、拡散後の前記第２の半導体層表面の不純物濃度が均一となるように、アニール処理を行う工程と、前記不純物の導入された前記第２の半導体層をエッチングする工程とを含む。
【００２７】
また、本発明は、上記半導体装置の製造方法において、前記半導体装置は、前記不純物の導入された第２の半導体層をゲートとするトレンチＭＯＳＦＥＴであるものを含む。
【００２８】
また、本発明は、上記半導体装置の製造方法において、前記第２の半導体層を形成する工程は、多結晶シリコン層を形成する工程であるものを含む。
【００２９】
また、本発明は、上記半導体装置の製造方法において、前記不純物イオンを注入する工程は、トレンチのある領域では、トレンチの無い領域よりも注入量が多くなるように、トレンチのある領域と無い領域とで、不純物の注入量を調整することで拡散後の表面の不純物濃度を均一となるようにイオン注入する工程であるものを含む。
この構成は、トレンチのある領域ではトレンチ内に拡散する不純物の量に相当する量の不純物を多く注入することで、表面の不純物濃度を均一となるようにするもので、これにより、エッチング速度を均一化することができ、エッチング終点検出の高精度化を図ることができる。
【００３０】
また、本発明は、上記半導体装置の製造方法において、前記不純物イオンを注入する工程は、幾何学的面積比をもつように選択的に導入される工程を含むものを含む。
【００３１】
また、本発明は、上記半導体装置の製造方法において、前記不純物イオンを注入する工程は、トレンチのない領域に所望のマスクを形成し、不純物の導入量を調整する工程を含むものを含む。
【００３２】
また、本発明は、上記半導体装置の製造方法において、前記不純物イオンを注入する工程は、トレンチのない領域ではトレンチのある領域に比べてマスクの密度を密にした工程である工程を含む。
【発明の効果】
【００３３】
以上のように、本発明によれば、半導体層の深さに対応して前記半導体層に導入する不純物の注入量を調整することで拡散後の前記半導体層内での不純物濃度が均一となるように不純物の量を制御しつつイオン注入し、拡散後の前記半導体層表面の不純物濃度が均一となるように、アニール処理を行うことで、導入される半導体層の3次元方向の形状を考慮して導入する不純物の量を制御するようにしているため、不純物濃度を調整し、信頼性の高い半導体装置を得ることが出来る。
また、本発明の方法を用いることで、半導体層内での不純物濃度が均一となるように不純物の量を制御しつつイオン注入し、半導体層のエッチング工程の安定化を図ることができ、半導体素子特性のばらつきを抑制することが可能である。
【発明を実施するための最良の形態】
【００３４】
以下、発明の実施の形態について図面を参照しつつ詳細に説明する。
【００３５】
（実施の形態１）
図１乃至３は本実施の形態１の方法でゲート電極が形成されたＴ−ＭＯＳＦＥＴを示す図、図４（ａ）〜（ｄ）は、本発明にかかる半導体装置の製造方法の概略を示す工程断面図である。図１は断面図、図２は上面図、図３は斜視図であり、図１は図２のＡ−Ａ断面を示す図である。
【００３６】
本実施の形態１は、Ｔ−ＭＯＳＦＥＴの製造方法のゲート電極の形成工程に特徴を有するもので、開口部としてのトレンチＴ（所望の溝、もしくは孔形状を持つ開口部）の設けられた第１の半導体基板１０の表面に第２の半導体層としてのポリシリコン層２０を形成し、イオン注入を行いこのポリシリコン層に不純物を導入し、拡散後に、不純物の導入されたこのポリシリコン層２０をエッチングによりパターニングする工程を含み、この不純物の導入工程に特徴を有するものである。すなわち、本実施の形態では、ポリシリコン層２０の深さに対応して導入する不純物の注入量を調整することで拡散後のポリシリコン層２０内での不純物濃度が均一となるようにイオン注入する不純物の量を制御しつつイオン注入を行い、拡散後のポリシリコン層２０（ドープトポリシリコン層）表面の不純物濃度が均一となるように、アニール処理を行い、こののちこのドープトポリシリコン層２０をエッチングによりパターニングする（図４（ｃ）および（ｄ）参照）。
【００３７】
さらに、このエッチング工程が、上記パターニングを行う第１のエッチング工程と、トレンチ内のドープトポリシリコン層２０を所定深さだけエッチングする第２のエッチング工程とを含み、第１のエッチング工程におけるエッチング終点の検出が、平坦面上のドープトポリシリコン層２０のエッチング物をモニタしながら、平坦面上のドープトポリシリコン層２０のエッチング終点を検出することによってなされており、平坦面上のドープトポリシリコン層２をエッチング終点までエッチングする第１のエッチング工程を経て、前記第１のエッチング工程後、第２のエッチング工程のエッチング時間を設定して、前記所定の深さまで前記開口部内にドープトポリシリコン層２０を除去するものであることを特徴とする（図４（ｃ）および（ｄ）参照）。
【００３８】
以下図面とともに、本発明の方法について説明するが、まず、本実施の形態で形成するＴ−ＭＯＳＦＥＴについて説明する。
基本的には、前述した特許文献１のＮチャネルＴ−ＭＯＳＦＥＴと同様であり、図１乃至３に示すように、Ｎ型（第１導電型）不純物がドープされたＮ+ 型半導体基板としてのシリコン基板１０上に、エピタキシャル成長法によってエピタキシャル層Ｅが形成され、このエピタキシャル層Ｅの底部をＮ型のドレイン領域１１とし、このエピタキシャル層Ｅ内に、不純物拡散領域を形成し、このドレイン領域１１上にＰ型のボディー領域１２と、ボディー領域１２の表面上に形成されたＮ+ 型のソース領域１３と、ソース領域１３と隣接するように形成され且つボディー領域１２よりも高濃度となるように同一導電型の不純物濃度を導入して形成されたＰ+ 型のボディーコンタクト領域１４とを構成している。エピタキシャル層１０には、ソース領域１３及びボディー領域１２を貫通し且つドレイン領域１１の上部に達するトレンチＴが設けられ、該トレンチＴの内部にはドープトポリシリコンからなる縦型のゲート電極２０が埋め込まれている。この縦型のゲート電極２０の最上面は、ソース領域１３の存在するエピタキシャル層１０の表面よりも所定の深さだけ下に位置するように形成される。そして、前記トレンチＴの内部における縦型のゲート電極２０の上側に絶縁膜３０が充填されている。また、ドレイン領域１１及びボディー領域１２のそれぞれにおける前記トレンチの垂直な壁面となる面と、縦型のゲート電極２０との間には、ゲート絶縁膜となる酸化シリコン膜４０が介在している。また、エピタキシャル層Ｅの上には、ソース領域１３及びボディーコンタクト領域１４に共通接続される共通電極５０が設けられている。
【００３９】
製造に際しても、ゲート電極の形成工程以外の工程は、通例の方法で形成されるが、ここでは、図４（ａ）乃至（ｄ）を参照しつつ、ゲート電極の形成工程について簡略化して説明する。
まず、シリコン基板１０上に形成されたエピタキシャル層Ｅ内にトレンチＴを形成する。そしてトレンチＴを形成後、熱酸化によってトレンチ内壁にゲート絶縁膜（図示せず）を形成し、さらにトレンチＴ内および表面にポリシリコン膜２０を堆積する。そして不純物を導入する。
【００４０】
図４（ａ）は、本発明における不純物注入の導入工程を示しており、トレンチＴの形成されたエピタキシャル層Ｅをもつシリコン基板１０上に堆積された第２の半導体層としてのポリシリコン層２０に対して、フォトレジストＲ１からなるマスキングを施すことにより、不純物イオンの選択的導入を行う。この不純物イオンの選択的導入は、トレンチＴの存在により立体形状をもつポリシリコン層２０上の第１の領域Ａ１、および後にエッチングを行わない第２の領域Ａ２の両者には全面的な不純物イオンの導入Ｉを行う。一方、立体形状を持たず、平坦かつ後にエッチングされる第３の領域Ａ３には、レジストＲのパターンによるマスキングを施し、ポリシリコン層２０に注入される不純物量を制限する。この不純物の選択的導入により、マスキングによって下地が平坦かつ後にエッチングされるポリシリコン層２０に面積的に制限され、不純物が注入された領域２０ｄを形成する。この不純物の選択的注入では、後に熱拡散を加えることによって、ポリシリコン層２０の不純物が一様に拡散するようにレジストパターンＲ１を調整しマスキングの設定を行う。同時に、後に熱拡散を行った際、各領域Ａ１，Ａ２，Ａ３において供給される不純物総量は、その濃度が、後に熱拡散を行った後、立体形状であるトレンチＴ上の第１の領域Ａ１における不純物濃度とほぼ等しくなるように計算し、マスキングの面積比率を決定する。具体的に述べると、マスキングのパターン形成は、図５に示すようなドットパターン８０１あるいは縞状のパターン８０２などにおいて、熱拡散後の不純物濃度をそれぞれ計算し、パターン形成を行う。前記条件、すなわち、熱拡散後の第２の半導体層であるポリシリコン層２０の被エッチング領域の不純物濃度を均一かつ等しくするあらゆる幾何学的パターンを形成する。なお、エッチングを行わない第２の領域Ａ２にはマスクを施し、不純物イオンの注入をしないようにしてもよい。
【００４１】
そして、図４（ｂ）に示すように、９００℃３０分程度の熱処理を行い、注入された不純物をポリシリコン層２０内に拡散する。マスキングによって、ポリシリコン層４０に選択的に導入された不純物は熱拡散により一様に拡散する。また、熱拡散により、立体形状上の第１の領域Ａ１と第３の領域Ａ３における不純物濃度はほぼ等しくなる。
【００４２】
この後、図４（ｃ）に示すように、フォトリソグラフィによりレジストＲ２を形成し、このポリシリコン層２０をエッチングする。被エッチング領域となる、下地にトレンチＴが形成された第１の領域Ａ１と、下地が平坦な第３の領域Ａ３での不純物濃度は互いにほぼ等しいため、エッチングされる領域のエッチングレートはほぼ等しくなる。このように、注入する不純物量を制御してイオン注入を行った後、エッチングを行うと、トレンチＴの上縁と、平坦な下地が同時に露出する。
【００４３】
このときエッチングにおけるエンドポイントを検出する。図６は、エッチングにおけるエンドポイント波形の模式図を示す。４０１がエッチング終点である。前記のようにして、トレンチＴの上縁と、平坦な下地が同時に露出するように不純物量を制御すれば、エンドポイント波形の段差は多重段差ではなく一段となり、エッチング終点を安定して取ることが可能となる。
【００４４】
この方法によれば、図１３に示したように、エンドポイント波形が多重段差ではなく、図６に示すように単一の段差を得ることができ、エッチングの終点検出を安定化することができる。そして、この終点検出時から一定時間のオーバーエッチングを行うことによって、図４(ｄ)に示すようにポリシリコン層２０による埋め込み層からなるゲート電極２０を半導体基板表面より深く、かつ、埋め込み層を設計どおりの深さに形成することが可能である。ゆえに、ポリシリコン層２０による埋め込み層深さに起因する特性、すなわち、入力容量やゲート配線抵抗のばらつきを抑制することが可能となる。
【００４５】
このようにして、設計どおりの深さを持つ埋め込み層からなるゲート電極の形成を行うことによって、入力容量およびゲート配線抵抗のばらつきを抑制することが可能となる。以上のようにエッチング終点検出を行う際に従来生じていた、多重段差を解消することによって、多重段差が半導体素子特性のばらつきに与える影響を解消することが可能となる。
【００４６】
（実施の形態２）
次に、本発明における実施の形態２の半導体装置の製造方法について説明する。図７は本実施の形態において不純物イオンの注入用マスクの平面図を説明するための説明図、図８（ａ）〜（ｄ）、図９（ａ）〜（ｄ）は、それぞれ工程ごとの断面図を示している。
【００４７】
本実施の形態においても、ゲート電極となるドープトポリシリコン層のエッチング終点を高精度に検出し、ゲート電極の高さを所望の値にする方法であって、本実施の形態では、ゲート電極となる第２の半導体層に注入される不純物濃度が、拡散後の前記第２の半導体層表面で均一となるように、注入する不純物濃度を調整するとともに、ダミートレンチを形成し一部に素子領域を構成しないトレンチ構造を形成する工程を含むようにしたものである。
【００４８】
まず、図８（ａ）に示すように、第１導電型を持ち、不純物濃度の薄い上部層を持った第１の半導体基板としてのシリコン基板１１１上に、マスク酸化膜１１２としての酸化シリコン膜の形成を行う。ここで熱酸化膜もしくはＣＶＤ（化学的気相蒸着法）による酸化膜を所定の厚さだけ成長させ、マスク酸化膜とする。
【００４９】
続いて、図８（ｂ）に示すように、ＭＯＳトランジスタのチャネル層を形成するための、第２導電型の不純物注入を行い、ウェル１１３の形成を行う。後にトレンチゲート・トランジスタセル部になる箇所を露出するようにしてフォトレジストＲ３を形成してマスキングを行い、不純物イオンの注入を行う。
【００５０】
図８（ｃ）に示すように、第２導電型のウェル１１３形成後、ゲート電極を埋設するためのトレンチＴの形成を行う。まず、フォトレジストＲ４からなるマスキングを用いてマスク酸化膜１１２をパターニングして、ハードマスクを形成する。このとき、組立時にチップ間を物理的に分離するために要するスクライブライン部Ｓ（Ａ５）にパターニングするか否かは任意である。ドライエッチングによりハードマスクを形成後、ハードマスクをマスクとして第１の半導体基板１１１をドライエッチングすることでトレンチＴを形成する。
【００５１】
図８（ｄ）に示すように、形成したトレンチＴの表面に対し、酸化膜を熱酸化もしくはＣＶＤなどの方法を用いてゲート酸化膜１４０を形成する。しかる後に、電極層を形成するために、第２の半導体層として、ここでは一例としてノンドープ・ポリシリコン膜１２００の堆積を行い、トレンチＴを充填する。
【００５２】
図９（ａ）に示すように、ゲート電極としての高い電気導電性を持たせるために、前記ポリシリコン層１２０に対して第１導電型の不純物イオンの注入を行う。この第１導電型の不純物イオンの注入では、前記ウェル形成のための第２の導電型とは逆の電荷担体を持つ不純物の注入を行う。この注入を行う際には、活性領域となるセル部領域以外の、下地にトレンチが形成されていない領域Ａ２、Ａ３には、濃度を希釈し、後に行う熱拡散後に領域Ａ２、Ａ３内に不純物が一様に拡散されるように幾何学的マスキングとしてのフォトレジストパターンＲ５を施す。このとき、下地にトレンチが形成されたセル領域Ａ１、および非エッチング部Ａ２にはマスキングは施さないようにパターニングを行う。ここで、非エッチング部Ａ２，Ａ４のうち、ゲートパッドを形成する領域Ａ２にはゲート保護用ツェナー・ダイオードなど複雑な注入パターンを形成するために、図９（ａ）で行う注入は行わないようにパターニングしてもよい。一方非エッチング部Ａ４はマスクパターンで覆わず、イオン注入が行われるようにしている。さらに、パターニングの２次元的形状は、図５にて前述したようにドットパターン８０１や、ストライプパターン８０２など、条件を満たす幾何学形状であれば形状は任意である。以上のようにして形成されたフォトレジストパターンＲ５を介してイオン注入を行い、不純物注入層１２０ｓを形成する。不純物注入層１２０ｓを形成後、熱処理による拡散処理を施すことで、前記ポリシリコン層１２０のうち、被エッチング部Ａ３における不純物濃度は一定かつ一様になる。
【００５３】
図９（ａ）の工程における幾何学的マスキングとしてのフォトレジストパターンＲ５を平面図として図７に示している。本例においては、セル形成部分Ａ１、ゲート配線部分およびゲートパッド形成部Ａ２、およびスクライブレーン形成部Ａ５は全面注入を行い、それ以外の領域すなわち下地が平坦な被エッチング部Ａ３においては、本発明にかかるエッチングパターン、すなわち後の熱拡散後に被エッチング部の不純物濃度が一定かつ一様になるようにパターニングを行っている。
【００５４】
次に、図９（ｂ）に示すようにフォトレジストＲ６を用いてパターニングを行い、ゲートパッド形成部Ａ２をエッチングして、ゲート配線１４１および埋め込みゲート電極層１２０を形成する。被エッチング部Ａ３における不純物濃度を一定値かつ一様とすることで、エッチング処理ごとにおけるエンドポイント検出を安定化することができ、さらにエッチングにより一定値のゲート掘り込みを行うことで、一定の深さのゲート埋め込み層（ゲート電極層）１２０を形成することが可能である。
【００５５】
図９（ｃ）に示すようにゲート埋め込み層（ゲート電極層）１２０を形成後、ＣＶＤ酸化膜を堆積し、フォトレジストＲ７を用いてパターニングを施し、層間絶縁膜１４２を形成する。同時にコンタクトウィンドウ１４４、およびキャップ絶縁膜１３０を形成することができる。
【００５６】
そして、図９（ｄ）に示すように、特許文献２と同様にトランジスタ動作のためのソース領域、ボディーコンタクト領域の形成を行う。ソース領域には第１導電型、すなわちトレンチ内ゲート埋め込み層と同じ電荷担体による導電性を持つ不純物注入を、ボディーコンタクト領域にはウェル１１３と同じ導電性をもつ不純物注入を行う。ここでは図９（ｄ）の例では、ボディーコンタクト１１４とソース領域は紙面に垂直方向に並ぶようにして配置している。しかる後に、スパッタリングや蒸着法などを用いて電極パッド形成のための金属膜の堆積を行い、ゲートパッド１６０およびソースパッド１５０を切り離すようにパターニングするためのレジストパターンＲ８からなるマスキングを施し、エッチングすることで電極パッドを形成する。
【００５７】
以上、図８（ａ）〜９（ｄ）の一連の手順を踏むことにより、本発明のＴ−ＭＯＳＦＥＴを製造することができる。
【産業上の利用可能性】
【００５８】
本発明における半導体装置の製造方法は、トレンチゲートＭＯＳトランジスタに有効であるが、トレンチゲートＭＯＳトランジスタ以外にも、例としてトレンチゲートのような、微細かつ一様なトレンチパターンが形成され、さらにそのトレンチパターン形成部が半導体デバイスの総面積の主要部分を持つ半導体装置、たとえば絶縁トレンチゲートバイポーラトランジスタ（トレンチＩＧＢＴ）や、それらを具備する半導体装置などに応用することも可能でる。
【図面の簡単な説明】
【００５９】
【図１】本発明の実施の形態１のＴ―ＭＯＳＦＥＴを示す断面図
【図２】図１の平面図
【図３】本発明の実施の形態１のＴ―ＭＯＳＦＥＴを示す断面図
【図４】本発明の実施の形態１のＴ―ＭＯＳＦＥＴの製造工程を示す断面図
【図５】イオン注入のマスクパターン例を示す図
【図６】エッチング終点の検出結果を示す図
【図７】本発明の実施の形態２におけるイオン注入のマスクパターン例を示す図
【図８】本発明の実施の形態２におけるＴ−ＭＯＳＦＥＴの製造工程を示す図
【図９】本発明の実施の形態２におけるＴ−ＭＯＳＦＥＴの製造工程を示す図
【図１０】特許文献１のＴ―ＭＯＳＦＥＴを示す断面図
【図１１】特許文献２のＴ―ＭＯＳＦＥＴを示す斜視図
【図１２】特許文献２におけるＴ−ＭＯＳＦＥＴの製造工程を示す図
【図１３】トレンチピッチが微細になってしまった場合のエンドポイント波形
【図１４】特許文献２のＴ―ＭＯＳＦＥＴを示す説明図
【符号の説明】
【００６０】
１０  半導体基板
Ｅ  エピタキシャル層
１１  Ｎ型ドレイン領域
１２  Ｐ型ボディー領域
１３  ソース領域
１４  ボディーコンタクト領域
２０  ゲート電極
３０  ゲート絶縁膜
４０  絶縁膜
５０  電極
８０１  ドットパターン
８０２  ストライプパターン
１１１  シリコン基板（第１の半導体基板）
Ｒ３  ウェル注入のためのマスキング
１１２  ハードマスク
１１３  ウェル層
１１４  ボディコンタクト領域
Ｒ４  ハードマスク形成のためのマスキング
Ｓ  スクライブレーン部
Ｔ  形成されたトレンチ
１２０  ゲート電極（電極層となる半導体膜）
１４０  ゲート酸化膜
Ａ１  下地にトレンチが形成された領域
Ａ２  不純物拡散量調整のためのマスキング
Ａ３  下地が平坦な被エッチング部
Ａ４  下地が平坦な非エッチング領域
Ａ５  スクライブレーン形成部
１４１  ゲート配線
１４０  埋め込みゲート電極層
Ｒ７  レジスト（コンタクトウィンドウ形成のためのマスキング）
１４２  層間絶縁膜
１４４  コンタクトウィンドウ
１３０  キャップ絶縁膜
１６０  ゲートパッド
１５０  ソースパッド
Ｒ８  レジスト（電極パッド形成のためのマスキング）
１８００  半導体基板
１８１１  Ｎ型ドレイン領域
１８１２  Ｐ型ボディー領域
１８１３  ソース領域
１８１４  ボディーコンタクト領域
１８２０  縦型ゲート電極
１８３０  絶縁膜
１８４０  絶縁物質
１８５０  共通電極
２１００  半導体基板
２１００  半導体基板
２１１０  半導体層
２１１１  ドレイン領域
２１１２  ボディー領域
２１１３Ａ  ボディー領域
２１１３Ｂ  ソース領域
２１２０  ゲート電極
２１３０  絶縁膜
２１４０  絶縁物質
３１００  半導体基板
３１１０  半導体層
３１１１  ドレイン領域
３１１２  ボディー領域
３３００  酸化膜
３５００ａ  凹部
３９００  多結晶半導体膜
４０１  エンドポイント検出点
５０１  第１の段差
５０２  第２の段差
６０１  セル・トレンチ形成部
６０２  ゲートパッド形成部
６０３  マスキングによる保護、配線部
６０５  被エッチング部
６０９  ポリシリコン層
６１０  ゲート配線
Ｔｓ  スクライブトレンチ
Ｔ    トレンチ
【図１】
2009038141.tif 000003
【図２】
2009038141.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2009038141.tif 000009
【図８】
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【図９】
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【図１０】
2009038141.tif 000012
【図１１】
2009038141.tif 000013
【図１２】
2009038141.tif 000014
【図１３】
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【図１４】
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