(57)【要約】【課題】制御装置が制御対象を制御する負荷を軽減することができる制御システム、及び当該制御システムを備えることで試験時間の短縮を図ることができる半導体試験装置を提供する。【解決手段】制御システム１は、制御装置としてのＣＰＵ１１と、ＣＰＵ１１によって制御される複数の制御対象２５ａ〜２５ｃと、ＣＰＵ１１が複数の制御対象２５ａ〜２５ｃに対して行うべき制御に関する制御命令を記憶するシーケンスメモリ２２と、シーケンスメモリ２２に記憶された制御命令に従って、複数の制御対象２５ａ〜２５ｃに対する制御をＣＰＵ１１に代わって行うシーケンスコントローラ２３とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
制御装置と、当該制御装置によって制御される複数の制御対象とを備える制御システムにおいて、
前記制御装置が前記複数の制御対象に対して行うべき制御に関する制御命令を記憶する記憶装置と、
前記記憶装置に記憶された前記制御命令に従って、前記複数の制御対象に対する制御を前記制御装置に代わって行う制御代行装置と
を備えることを特徴とする制御システム。
【請求項２】
前記制御装置、前記制御対象、及び前記制御代行装置は、同一のバスに接続されていることを特徴とする請求項１記載の制御システム。
【請求項３】
前記制御装置が接続される第１バスと、
前記制御対象及び前記制御代行装置が接続される第２バスと、
前記第１バスと前記第２バスとを接続するバス接続装置と
を備えることを特徴とする請求項１記載の制御システム。
【請求項４】
前記第２バスに接続される前記制御対象、前記制御代行装置、及び前記バス接続装置、並びに前記記憶装置を有し、前記バス接続装置によって前記第１バスに接続されるモジュールを複数備えることを特徴とする請求項３記載の制御システム。
【請求項５】
前記制御装置が接続される第１バスと、
前記制御対象が接続される第２バスと、
前記制御代行装置及び前記記憶装置が設けられており、前記第１バスと前記第２バスとを接続するバス接続装置と
を備えることを特徴とする請求項１記載の制御システム。
【請求項６】
半導体デバイスに試験信号を印加して得られる信号に基づいて前記半導体デバイスの試験を行う半導体試験装置において、
請求項１から請求項５の何れか一項に記載の制御システムを備えており、
前記制御装置は、前記制御対象を制御して前記半導体デバイスの試験を行う上で必要な各種設定を行う
ことを特徴とする半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の制御対象を１つの制御装置で制御する制御システム及び当該制御システムを備える半導体試験装置に関する。
【背景技術】
【０００２】
半導体試験装置は、被試験対象である半導体デバイス（以下、ＤＵＴ（Device Under Test）という）に試験信号を印加し、ＤＵＴから得られる信号と所定の期待値とを比較することでＤＵＴの試験を行う。この半導体試験装置は、複数の制御対象と、これらの制御対象を制御する１つの制御装置とを含む制御システムを備えており、制御装置がユーザによって作成された試験プログラムに従って複数の制御対象を制御することで上記のＤＵＴの試験が行われる。
【０００３】
具体的に、上記の制御装置はＣＰＵ（中央処理装置）であり、上記の制御対象はＡＤＣ（アナログ／ディジタル変換器）、ＤＡＣ（ディジタル／アナログ変換器）、リレー等である。ＡＤＣは、例えばＤＵＴから出力される信号をディジタル信号に変換するために設けられる。また、ＤＡＣは、ＤＵＴに印加する試験信号の上限電圧及び下限電圧をドライバに設定し、ＤＵＴから出力される信号の電圧比較を行う場合の上限電圧及び下限電圧をコンパレータに設定するために設けられる。リレーは、試験信号をＤＵＴのどのピンに印加するかを設定するために設けられる。制御装置の制御によって上記の上限電圧やピン等の設定が行われ、設定が完了した後に上述したＤＵＴの試験が行われる。
【０００４】
尚、以下の特許文献１には、制御装置としての制御部と制御対象としての測定演算部とがシステムバスを介して接続され、測定演算部と制御部との間で複数の割込み処理をかけるように構成された制御システムを備える半導体試験装置が開示されている。
【特許文献１】特開２００７−２８５７３７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、半導体試験装置が備える制御システムの如く１つの制御装置が複数の制御対象を制御する制御システムにおいては、例えばポーリング等によって１つの制御装置が複数の制御対象を順次制御する必要がある。また、制御対象を制御している間は、制御装置の処理能力の殆どが制御対象の制御に費やされてしまい、制御装置の処理能力を他に行うべき制御や処理に振り分けることができない。この結果、制御対象の制御以外に行う必要のある制御や処理を、制御対象の制御を終えた後に行わなければならず、ＤＵＴの試験に要する時間が長くなるという問題があった。
【０００６】
本発明は上記事情に鑑みてなされたものであり、制御装置が制御対象を制御する負荷を軽減することができる制御システム、及び当該制御システムを備えることで試験時間の短縮を図ることができる半導体試験装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明の制御システムは、制御装置（１１）と、当該制御装置によって制御される複数の制御対象（２５ａ〜２５ｃ）とを備える制御システム（１〜４）において、前記制御装置が前記複数の制御対象に対して行うべき制御に関する制御命令を記憶する記憶装置（２２）と、前記記憶装置に記憶された前記制御命令に従って、前記複数の制御対象に対する制御を前記制御装置に代わって行う制御代行装置（２３）とを備えることを特徴としている。
この発明によると、制御装置が複数の制御対象に対して行うべき制御に関する制御命令が記憶装置に記憶され、記憶装置に記憶された制御命令に従って、複数の制御対象に対する制御が制御装置に代わって制御代行装置により行われる。
また、本発明の制御システムは、前記制御装置、前記制御対象、及び前記制御代行装置は、同一のバス（Ｂ１）に接続されていることを特徴としている。
或いは、本発明の制御システムは、前記制御装置が接続される第１バス（Ｂ１）と、前記制御対象及び前記制御代行装置が接続される第２バス（Ｂ２）と、前記第１バスと前記第２バスとを接続するバス接続装置（２１）とを備えることを特徴としている。
ここで、本発明の制御システムは、前記第２バスに接続される前記制御対象、前記制御代行装置、及び前記バス接続装置、並びに前記記憶装置を有し、前記バス接続装置によって前記第１バスに接続されるモジュール（１２ａ，１２ｂ，…）を複数備えることを特徴としている。
または、本発明の制御システムは、前記制御装置が接続される第１バス（Ｂ１）と、前記制御対象が接続される第２バス（Ｂ２）と、前記制御代行装置及び前記記憶装置が設けられており、前記第１バスと前記第２バスとを接続するバス接続装置（３０）とを備えることを特徴としている。
本発明の半導体試験装置は、半導体デバイスに試験信号を印加して得られる信号に基づいて前記半導体デバイスの試験を行う半導体試験装置において、上記の何れかに記載の制御システムを備えており、前記制御装置は、前記制御対象を制御して前記半導体デバイスの試験を行う上で必要な各種設定を行うことを特徴としている。
【発明の効果】
【０００８】
本発明によれば、制御装置が複数の制御対象に対して行うべき制御に関する制御命令を記憶装置に記憶し、記憶装置に記憶された制御命令に従って、複数の制御対象に対する制御を制御装置に代わって制御代行装置により行っているため、制御装置の負担を軽減することができるという効果がある。これにより、制御代行装置による代行制御が行われている間に制御装置が他の制御や処理を行うことができるため、半導体デバイスの試験に要する時間を短縮することができるという効果がある。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照して本発明の実施形態による制御システム及び半導体試験装置について詳細に説明する。尚、以下の各実施形態では、半導体試験装置に設けられた制御システムを例に挙げて説明する。
【００１０】
〔第１実施形態〕
図１は、本発明の第１実施形態による制御システムの要部構成を示すブロック図である。図１に示す通り、本実施形態による制御システム１は、ＣＰＵ１１（制御装置）、モジュール１２ａ，１２ｂ，…、アービター１３、及びバスＢ１を備えており、ＣＰＵ１１がバスＢ１を介してモジュール１２ａ，１２ｂ，…に設けられた複数の制御対象を制御するシステムである。
【００１１】
ＣＰＵ１１は、バスＢ１に接続されており、バスＢ１を介してモジュール１２ａ，１２ｂ，…に設けられた複数の制御対象を制御することで、被試験対象であるＤＵＴ（図示書略）の試験を行う上で必要な各種設定等を行う。ここで、ＣＰＵ１１が制御対象に対して行う制御は、制御対象に対する書き込み制御（バスライト）、制御対象に対する読み出し制御（バスリード）、制御対象の巡回制御（バスポーリング）等がある。バスライトを行うことで制御対象に所望の値を設定することができ、バスライト又はバスポーリングを行うことで制御対象の設定内容の確認を行うことができる。アービター１３は、バスＢ１に接続されたＣＰＵ１１及びモジュール１２ａ，１２ｂ，…によるバスＢ１の使用を調停する。
【００１２】
モジュール１２ａ，１２ｂ，…は、半導体試験装置の所定の機能を備えた各種カードであり、各々がバスＢ１に接続されている。このモジュール１２ａ，１２ｂ，…としては、例えばデバイス電源カード、パターンジェネレータカード、ピンエレクトロニクスカード等が挙げられる。ここで、モジュール１２ａ，１２ｂ，…の内部構成について説明する。尚、ここでは、モジュール１２ａの内部構成について説明して他のモジュール１２ｂ，…の説明は省略するが、他のモジュール１２ｂ，…もモジュール１２ａと同様の構成である。
【００１３】
モジュール１２ａは、バスブリッジ２１（バス接続装置）、シーケンスメモリ２２（記憶装置）、シーケンスコントローラ２３（制御代行装置）、アービター２４、制御対象２５ａ〜２５ｃ、及びバスＢ２を備える。バスブリッジ２１は、ＣＰＵ１１が接続されているバスＢ１とモジュール１２ａ内のバスＢ２とを接続し、バスＢ１を介するデータとバスＢ２を介するデータとの間でプロトコル変換を行う。
【００１４】
シーケンスメモリ２２は、ＣＰＵ１１が制御対象２５ａ〜２５ｃに対して行うべき制御のうちのシーケンスコントローラ２３に代行させる制御に関する制御命令等をコード化して記憶するメモリである。このシーケンスメモリ２２は、制御命令の書き込みに要する時間を短縮してバス効率を高めるために、バーストライト可能なメモリ（例えば、ＤＤＲ ＳＤＲＡＭ（Double-Data-Rate Synchronous Dynamic Random Access Memory））を用いることが望ましい。
【００１５】
図２は、シーケンスメモリ２２に記憶される制御命令等の具体例を示す図である。図２に示す通り、シーケンスメモリ２２には、制御対象２５ａ〜２５ｃに対して行う制御の種類を示すフラグに加えて、アドレス及びデータ又は制御コード等が記憶される。ここで、フラグの種類としては、バスライトを示すフラグ「Ｗ」、バスリードを示すフラグ「Ｒ」、バスポーリングを示すフラグ「Ｐ」、シーケンスコントローラ２３に接続された制御対象２５ｃに対する制御である旨を示すフラグ「Ｃ」、及びシーケンスコントローラ２３による制御の終了を示すフラグ「Ｅ」がある。
【００１６】
図２に示す通り、フラグ「Ｗ」に対しては、書き込みアドレスを示す「ライトアドレス」と書き込むべきデータである「ライトデータ」とが付随して記憶される。また、フラグ「Ｒ」及びフラグ「Ｐ」に対しては、読み出しアドレスを示す「リードアドレス」と読み出したデータの期待値である「期待データ」とが付随して記憶される。
【００１７】
また、フラグ「Ｃ」に対しては、制御対象２５ｃに与える「制御コード」が付随して記憶される。フラグ「Ｅ」はシーケンスコントローラ２３による制御の終了を示すものであるため、付随されるデータや制御コードは不要である。尚、シーケンスメモリ２２の先頭アドレスがシーケンスコントローラ２３に代行させる制御命令のスタートアドレスであり、フラグ「Ｅ」が格納されたアドレスがシーケンスコントローラ２３の制御を終了させるエンドアドレスになる。
【００１８】
シーケンスコントローラ２３は、バスＢ２に接続されており、シーケンスメモリ２２に制御命令が記憶されている場合には、その制御命令を読み出してＣＰＵ１１が行うべき制御対象２５ａ〜２５ｃに対する制御を代行する。このシーケンスコントローラ２３は、モジュール１２ａ，１２ｂ，…にそれぞれ設けられるため、コスト上昇を抑えるために、ＦＰＧＡ（Field Programmable Gate Array）やＡＳＩＣ（Application Specific Integrated Circuit）等で実現される。尚、シーケンスコントローラ２３は、バスＢ２のバスマスタ機能及びバススレーブ機能の双方を備えており、シーケンスメモリ２２に対する書込制御及び読み出し制御を行うことができる。アービター２４は、バスＢ２に接続されたバスブリッジ２１、シーケンスコントローラ２３、及び制御対象２５ａ，２５ｂによるバスＢ２の使用を調停する。
【００１９】
制御対象２５ａ，２５ｂは、バスＢ２に接続されており、ＣＰＵ１１又はシーケンスコントローラ２３により制御される。これら制御対象２５ａ，２５ｂは、例えばＤＵＴから出力される信号をディジタル信号に変換するＡＤＣ、ＤＵＴに印加する試験信号の上限電圧及び下限電圧をドライバに設定し、ＤＵＴから出力される信号の電圧比較を行う場合の上限電圧及び下限電圧をコンパレータに設定するＤＡＣ、又は試験信号をＤＵＴのどのピンに印加するかを設定するリレー等である。
【００２０】
制御対象２５ｃは、バスＢ２には接続されずにシーケンスコントーローラ２３に接続されており、ＣＰＵ１１又はシーケンスコントローラ２３により制御される。この制御対象２５ｃも、制御対象２５ａ，２５ｂと同様にＡＤＣ、ＤＡＣ、リレー等である。尚、制御対象２５ｃは、バスＢ２に接続されないため、バスＢ２を介さずにシーケンスコントローラ２３の代行制御による高速な制御を行うことができる。
【００２１】
次に、上記構成における制御システム１の動作について説明する。以下では、まずＣＰＵ１１がモジュール１２に設けられた制御対象２５ａ，２５ｂ，２５ｃの制御を直接行う場合の動作（第１動作）について説明し、次いでシーケンスコントローラ２３がＣＰＵ１１の制御を代行する場合の動作（第２動作）について説明する。
【００２２】
尚、以下に説明する第１動作及び第２動作では、図２に示したスタートアドレスからエンドアドレスまでに格納された制御命令に基づいた制御が行われるとする。つまり、制御対象２５ａに対するバスライト、制御対象２５ｂに対するバスリード、制御対象２５ｃの制御、制御対象２５ａに対するバスライト、及び制御対象２５ｂに対するバスポーリングが順に行われるとする。
【００２３】
〈第１動作〉
動作が開始されると、まずＣＰＵ１１は、バスＢ１、バスブリッジ２１、及びバスＢ２を介して制御対象２５ａにバスライトを行う。次いで、ＣＰＵ１１は、バスＢ１、バスブリッジ２１、及びバスＢ２を介して制御対象２５ｂにバスリードを行い、制御対象２５ｂから読み出されたデータと期待データとを比較し、一致しない場合にはエラーをログに記録する。
【００２４】
次に、ＣＰＵ１１は、バスＢ１、バスブリッジ２１、及びバスＢ２を介してシーケンスコントローラ２３に制御コードを与えて制御対象２５ｃを直接制御する。続いて、ＣＰＵ１１は、バスＢ１、バスブリッジ２１、及びバスＢ２を介して制御対象２５ａにバスライトを行う。次いで、ＣＰＵ１１は、バスＢ１、バスブリッジ２１、及びバスＢ２を介して制御対象２５ｂにパスポーリングを行う。即ち、制御対象２５ｂから読み出されたデータと期待データとを比較し、これらが一致するまで制御対象２５ｂに対するバスリードを行う。
【００２５】
以上の通り、第１動作においては、制御対象２５ａ〜２５ｃの制御を行う場合には、ＣＰＵ１１が常にバスＢ１、バスブリッジ２１、及びバスＢ２を介して制御しなければならない。しかも、制御対象２５ａ〜２５ｃのうちの１つに対する制御を行っている場合には、ＣＰＵ１１は他の処理を行うことができない。このため、ＣＰＵ１１が制御対象２５ａ〜２５ｃを制御する負荷が大きく、試験時間が長くなることが分かる。
【００２６】
〈第２動作〉
動作が開始されると、まずＣＰＵ１１がバスＢ１、バスブリッジ２１、及びバスＢ２を介してシーケンスコントローラ２３に代行させるべき制御命令をシーケンスメモリ２２に書き込む。かかる制御命令の書き込みはバーストライトにより行われるため、短時間で終了する。制御命令が書き込みが終了すると、シーケンスメモリ２２には図２に示す制御命令が記憶される。尚、以上の書き込みを終えると、ＣＰＵ１１は、バスＢ１、バスブリッジ２１、及びバスＢ２を介してシーケンスコントローラ２３にバスライトによりポーリング回数を設定する。
【００２７】
以上の処理が終了すると、ＣＰＵ１１は、シーケンスコントローラ２３に対して制御命令の代行を開始させる制御命令を出力する。尚、かかる制御命令の出力は、バスＢ１、バスブリッジ２１、及びバスＢ２を介する経路により行っても良く、ＣＰＵ１１とシーケンスコントローラ２３とを接続する別途の制御線（図示省略）を設け、この制御線を介して行っても良い。ＣＰＵ１１からの制御命令によって、シーケンスコントローラ２３による代行制御が開始される。尚、シーケンスコントローラ２３による代行制御が行われている間は、ＣＰＵ１１は他は制御対象２５ａ〜２５ｃの制御以外の制御や処理を実行することができる。
【００２８】
代行処理が開始されると、シーケンスコントローラ２３は、シーケンスメモリ２２のスタートアドレスからの制御命令の読み出しを開始する。図２に示す通り、スタートアドレスにはフラグ「Ｗ」が格納されているため、シーケンスコントローラ２３は、バスＢ２を介して制御対象２５ａの「ライトアドレス」に「ライトデータ」を書き込むバスライトを行う。次いで、スタートアドレスの次のアドレスにはフラグ「Ｒ」が格納されているため、シーケンスコントローラ２３は、バスＢ２を介して制御対象２５ｂの「リードアドレス」からのバスリードを行う。そして、制御対象２５ｂから読み出されたデータと「期待データ」とを比較し、一致しない場合にはエラーをログに記録する。
【００２９】
次に、シーケンスメモリ２２の次のアドレスにはフラグ「Ｃ」が格納されているため、シーケンスとコントローラ２３は、バスＢ２を介さずに制御対象２５ｃに「制御コード」を与えて制御対象２５ｃの制御を行う。続いて、シーケンスメモリ２２の次のアドレスにはフラグ「Ｗ」が格納されているため、シーケンスコントローラ２３は制御対象２５ａの「ライトアドレス」に「ライトデータ」を書き込むバスライトを行う。
【００３０】
シーケンスメモリ２２の次のアドレスにはフラグ「Ｒ」が格納されているため、シーケンスメモリ２２は、制御対象２５ｂの「リードアドレス」からのバスリードを行い、制御対象２５ｂから読み出されたデータと「期待データ」とを比較し、これらが一致するまで制御対象２５ｂに対するバスリードを行うバスポーリングを実行する。ここで、シーケンスコントローラ２３は、制御対象２５ｂ対するバスポーリングの回数がＣＰＵ１１によって設定されたポーリング回数を越えた場合にはエラーをログに記録する。そして、シーケンスメモリ２２の次のアドレスにいはフラグ「Ｅ」が格納されているため、シーケンスコントローラ２３による一連の代行制御が終了する。
【００３１】
以上の代行制御が終了すると、シーケンスコントローラ２３は、ＣＰＵ１１に代行制御を終了した旨を示す信号を出力する。尚、かかる信号の出力は、バスＢ２、バスブリッジ２１、及びバスＢ１を介する経路により行っても良く、ＣＰＵ１１とシーケンスコントローラ２３とを接続する別途の信号線（図示省略）を設け、この信号線を介して行っても良い。この信号を受信すると、ＣＰＵ１１は、シーケンスコントローラ２３による代行処理のエラーの有無を確認して制御を終了する。尚、かかる確認は、上記の信号と同様に、バスＢ１、バスブリッジ２１、及びバスＢ２を介する経路やＣＰＵ１１とシーケンスコントローラ２３とを接続する別途の信号線を介して行っても良い。
【００３２】
以上の通り、第２動作においては、ＣＰＵ１１が制御対象２５ａ〜２５ｃに対して行うべき制御に関する制御命令をシーケンスメモリ２２に記憶させ、シーケンスメモリ２２に記憶された制御命令に従ってシーケンスコントローラ２３が制御対象２５ａ〜２５ｃに対する制御を代行しているため、ＣＰＵ１１の負担を軽減することができる。これにより、シーケンスコントローラ２３が制御対象２５ａ〜２５ｃに対する制御を代行している間に、ＣＰＵ１１は他の制御や処理を行うことができるため、ＤＵＴの試験に要する時間を短縮することができる。
【００３３】
ここで、シーケンスメモリ２２に対する制御命令の書き込みは、バーストライトにより短時間で終了するため、バスＢ１，Ｂ２を占有することもなくバス効率を高めることができる。また、シーケンスメモリ１１に書き込む制御命令を変えれば、制御対象２５ａ〜２５ｃに対する制御を変更することができる。このため、ハードウェアの変更を伴うことなく、制御対象２５ａ〜２５ｃに対するユーザの所望の制御を実行することができる。
【００３４】
〔第２実施形態〕
図３は、本発明の第２実施形態による制御システムの要部構成を示すブロック図である。上述した第１実施形態では、ＣＰＵ１１が接続されたバスＢ１と、制御対象２５ａ，２５ｂ及びシーケンスコントローラ２３が接続されたバスＢ２とがバスブリッジ２１を介して接続された構成であった。
【００３５】
しかしながら、図３に示す通り、本実施形態の制御システム２は、シーケンスメモリ２２及び制御対象２５ｃが接続されたシーケンスコントローラ２３と制御対象２５ａ，２５ｂとが、ＣＰＵ１１が接続されたバスＢ１に接続された構成である。これにより、ＣＰＵ１１、シーケンスコントローラ２３、及び制御対象２５ａ，２５ｂが同一のバスＢ１に接続される。以上の構成にすることで、バスブリッジ２１、アービター２４、及びバスＢ２を省略することができ、回路規模の縮小及びコストの低減を図ることができる。尚、本実施形態の制御システム２の動作は第１実施形態の制御システム１と同様であるため、説明を省略する。
【００３６】
〔第３実施形態〕
図４は、本発明の第３実施形態による制御システムの要部構成を示すブロック図である。図４に示す通り、本実施形態の制御システム３は、図１に示す制御システム１と同様に、ＣＰＵ１１が接続されたバスＢ１と、制御対象２５ａ，２５ｂが接続されたバスＢ２とがバスブリッジ２１を介して接続された構成である。
【００３７】
しかしながら、シーケンスメモリ２２及び制御対象２５ｃが接続されたシーケンスコントローラ２３がバスＢ１に接続されている点が第１実施形態の制御システム１とは相違する。かかる構成にしても、第１実施形態と同様の動作により、制御対象２５ａ〜２５ｃに対するＣＰＵ１１のの制御をシーケンスコントローラ２３が代行することができる。但し、シーケンスコントローラ２３による制御対象２５ａ，２５ｂの代行制御は、バスＢ１、バスブリッジ２１、及びバスＢ２を介して行う必要があるため、多少時間が長くなることが考えられる。尚、本実施形態の制御システム３の動作も第１実施形態の制御システム１と同様であるため、説明を省略する。
【００３８】
〔第４実施形態〕
図５は、本発明の第４実施形態による制御システムの要部構成を示すブロック図である。本実施形態の制御システム４は、ＣＰＵ１１が接続されたバスＢ１と制御対象２５ａ，２５ｂが接続されたバスＢ２とをバスブリッジ３０（バス接続装置）によって接続したものである。ここで、バスブリッジ３０は、バス制御部３１，３２に加えて、シーケンスメモリ２２、シーケンスコントローラ２３、及び制御対象２５ｃを備えている。
【００３９】
バス制御部３１，３２はバスブリッジ３０の機能（ブリッジ機能）を実現するものであって、バス制御部２１はバスＢ１に接続され、バス制御部３２はバスＢ２に接続される。
これらバス制御部３１，３２にはシーケンスコントローラ２３が接続される。このため、シーケンスコントローラ２３は、バス制御部３２を介してバスＢ２に接続された制御対象２５ａ，２５ｂの代行制御を行うことができるとともに、バスＢ１にも制御対象が接続されている場合には、バス制御部３１を介したこの制御対象の代行制御を行うこともできる。ここで、バス制御部３１，３２とシーケンスコントローラ２３とのハンドシェイクは、アービター方式、セマフォ方式等により実現可能である。尚、本実施形態の制御システム４の動作も第１実施形態の制御システム１と同様であるため、説明を省略する。
【００４０】
以上説明した第２〜第４実施形態による制御システム２〜４においても、シーケンスメモリ２２とシーケンスコントローラ２３とを備えているため、第１実施形態と同様に、制御対象２５ａ〜２５ｃに対する制御をシーケンスコントローラ２３に代行させることができ、ＣＰＵ１１の負担を軽減することができる。これにより、シーケンスコントローラ２３が制御対象２５ａ〜２５ｃに対する制御を代行している間に、ＣＰＵ１１は他の制御や処理を行うことができるため、ＤＵＴの試験に要する時間を短縮することができる。
【００４１】
以上、本発明の実施形態による制御システム及び半導体試験装置について説明したが本発明は上述した実施形態に制限されることなく、本発明の範囲内で自由に変更が可能である。例えば、上記実施形態では、図２に示す通り、シーケンスメモリ２２の先頭アドレスをスタートアドレスに設定し、フラグ「Ｅ」が記憶されたアドレスをエンドアドレスに設定していた。しかしながら、ＣＰＵ１１によって指定されるスタートアドレス及びエンドアドレスを記憶するレジスタをシーケンスコントローラ２３に設け、このレジスタに記憶されたスタートアドレスとエンドアドレスとのアドレス範囲の制御命令に応じた制御をシーケンスコントローラ２３が代行するようにしても良い。
【００４２】
また、制御対象２５ａ〜２５ｃに対する複数の制御命令群（フラグ「Ｅ」で終了する制御命令群）をシーケンスメモリ２２に書き込むとともに、シーケンスコントローラ２３に設けられたレジスタに、各々の制御命令群の先頭を示すスタートアドレスを記憶させてもよい。これにより、レジスタに対するエンドアドレスの設定が不要になるとともに、スタートアドレスを指定するだけで、制御対象２５ａ〜２５ｃに対して様々な代行制御を行うことが可能になる。
【００４３】
また、上記実施形態では、制御対象２５ａ〜２５ｃに対して行う制御の種類を示すフラグに加えて、アドレス及びデータ又は制御コード等がシーケンスメモリ２２に記憶される場合を例に挙げて説明した。しかしながら、シーケンスメモリ２２に記憶される情報はこれらに限られない。例えば、フラグ「Ｒ」やフラグ「Ｐ」等の読み出し制御が関係するものについては、フラグに加えて期待値データマスク、ポーリング回数等を加えることでより高度な動作が可能になる。
【００４４】
上記の期待値データマスクは、制御対象から読み出されたデータのビット毎の比較を行うために期待データをマスクするものである。上記のポーリング回数は、読み出し回数の上限を規定するものである。このポーリング回数を設定することで、ポーリングが所定回行われた場合のタイムアウト処理が可能になる。
【００４５】
また、上記のフラグ以外に、待ち時間を指定するフラグや、期待値との比較結果に応じた分岐処理を指定するフラグを用いることもできる。更には、制御対象から読み出したデータを保存したり、ＣＰＵ１１に転送するフラグも用いることができる。例えば、上記のフラグ「Ｒ」に代えて、制御対象から読み出したデータと期待値との比較のみを行うフラグ「ＲＣ」と、読み出したデータを保存するフラグ「ＲＳ」とを用い、更には保存したデータをＣＰＵ１１に転送するフラグ「Ｔ」を用いることができる。
【００４６】
更に、上記実施形態では、半導体試験装置に設けられた制御システムについて説明した。しかしながら、本発明の制御システムは半導体試験装置以外に１つの制御装置で複数の制御対象を制御する任意の装置に適用することができる。
【図面の簡単な説明】
【００４７】
【図１】本発明の第１実施形態による制御システムの要部構成を示すブロック図である。
【図２】シーケンスメモリ２２に記憶される制御命令等の具体例を示す図である。
【図３】本発明の第２実施形態による制御システムの要部構成を示すブロック図である。
【図４】本発明の第３実施形態による制御システムの要部構成を示すブロック図である。
【図５】本発明の第４実施形態による制御システムの要部構成を示すブロック図である。
【符号の説明】
【００４８】
１〜４                制御システム
１１                  ＣＰＵ
１２ａ，１２ｂ，…    モジュール
１３                  シーケンスコントローラ
２１                  バスブリッジ
２２                  シーケンスメモリ
２５ａ〜２５ｃ        制御対象
３０                  バスブリッジ
Ｂ１，Ｂ２            バス
【図１】
2009180588.tif 000003
【図２】
2009180588.tif 000004
【図３】
2009180588.tif 000005
【図４】
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【図５】
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