(57)【要約】【課題】エラーレートを低減する。【解決手段】ＴＭＤＳドライバ１０は、差動信号を一対の差動信号線２０を介して出力する。入力差動対１２は、一端が共通に接続された第１トランジスタＭ１、第２トランジスタＭ２を含み、差動信号線２０を介して接続される差動レシーバ１１０側の終端抵抗ＲＴを負荷の一部として動作する。テール電流源１４は、入力差動対１２に定電流Ｉｃを供給する。インピーダンス調節部１６は、入力差動対１２と差動信号線２０の間に設けられ、第１トランジスタＭ１、第２トランジスタＭ２の負荷インピーダンスを調節する。【選択図】図１
2009171403.tif 000002
【特許請求の範囲】
【請求項１】
差動信号を一対の差動信号線を介して出力する差動トランスミッタであって、
一端が共通に接続された第１、第２トランジスタを含み、前記差動信号線を介して接続されるレシーバ側の終端抵抗を負荷として動作する入力差動対と、
前記入力差動対に定電流を供給するテール電流源と、
前記入力差動対と前記差動信号線の間に設けられ、前記第１、第２トランジスタの負荷インピーダンスを調節するインピーダンス調節部と、
を備えることを特徴とする差動トランスミッタ。
【請求項２】
前記インピーダンス調節部は、前記第１トランジスタの他端と、前記第２トランジスタの他端の間に設けられた可変インピーダンス素子を含むことを特徴とする請求項１に記載の差動トランスミッタ。
【請求項３】
前記インピーダンス調節部は、
前記第１トランジスタの他端と、前記第２トランジスタの他端の間に設けられた第１スイッチを含むことを特徴とする請求項１に記載の差動トランスミッタ。
【請求項４】
前記インピーダンス調節部はさらに、
前記第１トランジスタの他端と、前記第２トランジスタの他端の間に、前記第１スイッチと直列に設けられた第１抵抗を含むことを特徴とする請求項３に記載の差動トランスミッタ。
【請求項５】
前記インピーダンス調節部はさらに、
前記第１トランジスタの他端と、前記第２トランジスタの他端の間に、前記第１スイッチを挟んで前記第１抵抗と反対側に設けられた第２抵抗を含むことを特徴とする請求項４に記載の差動トランスミッタ。
【請求項６】
前記インピーダンス調節部は、
前記第１トランジスタの他端と電源端子の間に設けられた第１可変インピーダンス素子と、
前記第２トランジスタの他端と電源端子の間に設けられた第２可変インピーダンス素子と、
を含むことを特徴とする請求項１に記載の差動トランスミッタ。
【請求項７】
前記インピーダンス調節部は、
前記第１トランジスタの他端と電源端子の間に設けられた第２スイッチと、
前記第２トランジスタの他端と電源端子の間に設けられた第３スイッチと、
を含むことを特徴とする請求項１に記載の差動トランスミッタ。
【請求項８】
前記インピーダンス調節部はさらに、
前記第１トランジスタの他端と電源端子の間に、前記第２スイッチと直列に設けられた第４抵抗と、
前記第２トランジスタの他端と電源端子の間に、前記第３スイッチと直列に設けられた第５抵抗と、
を含むことを特徴とする請求項７に記載の差動トランスミッタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動信号を送信する差動トランスミッタに関する。
【背景技術】
【０００２】
近年、テレビ受像器、ＤＶＤ（Digital Versatile Disc）プレイヤ、ＡＶアンプをはじめとするデジタル家電の間で、映像信号や音声信号を高速に伝送するために、ＨＤＭＩ（High-Definition Multimedia Interface）規格が普及し始めている。
【０００３】
ＨＤＭＩ規格は、差動信号を利用して、映像信号、音声信号および制御信号を、１本のケーブルで伝送する。ＨＤＭＩを介して接続される機器が、離れて設置される場合、ケーブル長が長くなり、差動信号の波形の質が低下し、エラーレートが大きくなるという問題がある。
【特許文献１】特開２００３−２０４２９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、かかる状況においてなされたものであり、その目的は、エラーレートを低減可能な差動トランスミッタの提供にある。
【課題を解決するための手段】
【０００５】
本発明のある態様は、差動信号を一対の差動信号線を介して出力する差動トランスミッタに関する。差動トランスミッタは、一端が共通に接続された第１、第２トランジスタを含み、差動信号線を介して接続されるレシーバ側の終端抵抗を負荷として動作する入力差動対と、入力差動対に定電流を供給するテール電流源と、入力差動対と差動信号線の間に設けられ、第１、第２トランジスタの負荷インピーダンスを調節するインピーダンス調節部と、を備える。
【０００６】
この態様によると、入力差動対の負荷インピーダンスを低下させることにより、レシーバ側における振幅の低下とトレードオフに、差動信号の立ち上がり、立ち下がり時間（以下、遷移時間ともいう）を短縮できるためエラーレートを低減できる。
【０００７】
インピーダンス調節部は、第１トランジスタの他端と、第２トランジスタの他端の間に設けられた可変インピーダンス素子を含んでもよい。
【０００８】
可変インピーダンス素子は、そのインピーダンスが実質的に無限大となる第１状態と、そのインピーダンスが前記終端抵抗の４〜９倍となる第２状態が切り替え可能に構成されてもよい。たとえば終端抵抗が５０Ωのとき、第２状態の可変インピーダンス素子の抵抗値は、２００〜４５０Ω、好ましくは３００〜４００Ωに設定される。
【０００９】
インピーダンス調節部は、第１トランジスタの他端と、第２トランジスタの他端の間に設けられた第１スイッチを含んでもよい。
【００１０】
インピーダンス調節部はさらに、第１トランジスタの他端と、第２トランジスタの他端の間に、第１スイッチと直列に設けられた第１抵抗を含んでもよい。
【００１１】
インピーダンス調節部はさらに、第１トランジスタの他端と、第２トランジスタの他端の間に、第１スイッチを挟んで第１抵抗と反対側に設けられた第２抵抗を含んでもよい。
【００１２】
インピーダンス調節部は、第１トランジスタの他端と電源端子の間に設けられた第１可変インピーダンス素子と、第２トランジスタの他端と電源端子の間に設けられた第２可変インピーダンス素子と、を含んでもよい。
【００１３】
インピーダンス調節部は、第１トランジスタの他端と電源端子の間に設けられた第２スイッチと、第２トランジスタの他端と電源端子の間に設けられた第３スイッチと、を含んでもよい。
【００１４】
インピーダンス調節部はさらに、第１トランジスタの他端と電源端子の間に、第２スイッチと直列に設けられた第４抵抗と、第２トランジスタの他端と電源端子の間に、第３スイッチと直列に設けられた第５抵抗と、を含んでもよい。
【００１５】
差動トランスミッタは、ひとつの半導体基板上に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。差動トランスミッタ回路を、１つのＬＳＩとして集積化することにより、回路面積を削減することができる。
【００１６】
本発明の別の態様は、電子機器である。この電子機器は、上述のいずれかの態様の差動トランスミッタを備える。
【００１７】
なお、以上の構成要素の任意の組合せや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１８】
本発明に係る差動トランスミッタによれば、エラーレートを低減できる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００２０】
本明細書において、「部材Ａが部材Ｂに接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
【００２１】
図１は、実施の形態に係る差動トランスミッタ１００の構成を示す回路図である。図１には、差動トランスミッタ１００とともに、差動信号線２０および差動レシーバ１１０が示される。差動トランスミッタ１００と差動レシーバ１１０の間は、差動信号線２０によって接続される。差動レシーバ１１０には、終端抵抗ＲＴと、差動信号線２０を介して伝送された差動信号を受信するためのＴＭＤＳレシーバ１１２が設けられる。
【００２２】
差動トランスミッタ１００は、ＴＭＤＳ（Transition Minimized Differential Signaling）ドライバ１０および差動信号生成部１８を備える。差動トランスミッタ１００はひとつの半導体基板上に一体に集積化される。差動信号生成部１８は、送信すべき差動信号Ｓｐ、Ｓｎを生成してＴＭＤＳドライバ１０へと出力する。あるいは差動信号生成部１８は、外部から入力された差動信号Ｓｐ、Ｓｎを受け、これをＴＭＤＳドライバ１０へと出力してもよい。
【００２３】
実施の形態に係るＴＭＤＳドライバ１０は、出力する差動信号の振幅を調節するディエンファシス（De-emphasis）機能を備える。ＴＭＤＳドライバ１０は、入力差動対１２、テール電流源１４、インピーダンス調節部１６を備え、出力端子Ｐｏｐ、Ｐｏｎに接続された差動信号線２０を介して、差動信号Ｓｐ’、Ｓｎ’を伝送する。
【００２４】
入力差動対１２は、第１トランジスタＭ１、第２トランジスタＭ２を含む。第１トランジスタＭ１、第２トランジスタＭ２はＮチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であって、一端（ソース）が共通に接続されている。第１トランジスタＭ１、第２トランジスタＭ２の他端（ドレイン）は、それぞれ後述するインピーダンス調節部１６を介して差動信号線２０ｐ、２０ｎと接続される。第１トランジスタＭ１、第２トランジスタＭ２それぞれの制御端子（ゲート）には、送信すべき差動信号Ｓｐ、Ｓｎが入力される。入力差動対１２は、差動信号線２０を介して接続される差動レシーバ１１０側の終端抵抗ＲＴを、負荷の一部として動作する。
【００２５】
テール電流源１４は、第１トランジスタＭ１と第２トランジスタＭ２の共通接続点Ｎ１と接続されており、入力差動対１２に定電流Ｉｃを供給する。
【００２６】
インピーダンス調節部１６は、入力差動対１２と差動信号線２０の間に設けられ、第１、第２トランジスタＭ２の負荷インピーダンスを調節する。第１トランジスタＭ１、第２トランジスタＭ２の負荷インピーダンスとは、第１トランジスタＭ１、第２トランジスタＭ２のドレインから、差動信号線２０および差動レシーバ１１０側を臨んだインピーダンスを意味する。
【００２７】
インピーダンス調節部１６は、少なくとも２段階で、入力差動対１２に対する負荷インピーダンスを調節可能に構成される。インピーダンス調節部１６は、入力差動対１２の負荷インピーダンスが終端抵抗ＲＴとなる第１状態（通常駆動状態）と、入力差動対１２の負荷インピーダンスが終端抵抗ＲＴより低くなる第２状態（ディエンファシス状態）と、が切りかえ可能に構成されることが好ましい。さらには、入力差動対１２の負荷インピーダンスが終端抵抗ＲＴより高くなる第３状態を設けてもよい。
【００２８】
通常、インピーダンス調節部１６は第１状態に設定され、差動トランスミッタ１００のＴＭＤＳドライバ１０は、差動レシーバ１１０側の終端抵抗ＲＴを負荷として、つまり５０Ωを負荷として動作する。
【００２９】
インピーダンス調節部１６が第２状態に設定されると、入力差動対１２の負荷インピーダンスが小さくなる。入力差動対１２の負荷インピーダンス（抵抗成分）と、差動信号線２０の容量はローパスフィルタを形成するため、負荷インピーダンスが小さくなるほど、フィルタのカットオフ周波数が高くなる。その結果、レシーバ側における振幅の低下とトレードオフに、差動信号Ｓｐ’、Ｓｎ’の立ち上がり、立ち下がり時間（以下、遷移時間ともいう）を短縮できるため、差動信号Ｓｐ’、Ｓｎ’のアイパターンの時間軸方向の開口率が増加し、エラーレートを低減できる。
【００３０】
ＲＴ＝５０Ωのとき第２状態における入力差動対１２の負荷インピーダンスＲＴ’は４０〜４５Ω程度に設定することが好ましい。
【００３１】
図２は、図１のＴＭＤＳドライバの構成例を示す回路図である。図２のＴＭＤＳドライバ１０ａにおいて、インピーダンス調節部１６ａは、第１トランジスタＭ１の他端（ドレイン）と、第２トランジスタＭ２の他端（ドレイン）の間に設けられた可変インピーダンス素子を含む。
可変インピーダンス素子は、実質的にオープンとなる第１状態と、有意なインピーダンスを有する第２状態とが切りかえられる。
【００３２】
インピーダンス調節部１６ａは、第１スイッチＭ３、第１抵抗Ｒ１、第２抵抗Ｒ２を備える。第１スイッチＭ３は、第１トランジスタＭ１の他端（ドレイン）と、第２トランジスタＭ２の他端（ドレイン）の間に設けられる。第１スイッチＭ３はＰチャンネルＭＯＳＦＥＴで構成され、そのオン、オフはゲートに入力される制御信号Ｓｃｎｔに応じて制御される。制御信号Ｓｃｎｔは、差動トランスミッタ１００の外部から入力される。第１抵抗Ｒ１は、第１トランジスタＭ１の他端（ドレイン）と、第２トランジスタＭ２の他端（ドレイン）の間に、第１スイッチＭ３と直列に設けられる。第２抵抗Ｒ２は、第１トランジスタＭ１の他端（ドレイン）と、第２トランジスタＭ２の他端（ドレイン）の間に、第１スイッチＭ３を挟んで第１抵抗Ｒ１と反対側に設けられる。
【００３３】
第１スイッチＭ３がオフのとき、インピーダンス調節部１６ａは第１状態となり、入力差動対１２は終端抵抗ＲＴを負荷として差動信号Ｓｐ’、Ｓｎ’を伝送する。
第１スイッチＭ３がオンすると、第１トランジスタＭ１および第２トランジスタＭ２に対する負荷インピーダンスがいずれも小さくなる。その結果、差動信号Ｓｐ’、Ｓｎ’の遷移時間を短縮することができ、エラーレートを低減できる。
【００３４】
第１抵抗Ｒ１、第２抵抗Ｒ２、第１スイッチＭ３のオン抵抗Ｒｏｎ３の合成インピーダンスを、Ｒａｄｊと書くとき、第２状態において
Ｒａｄｊ＝Ｒ１＋Ｒ２＋Ｒｏｎ３
が成り立つ。第１状態においてＲａｄｊは実質的に無限大である。
【００３５】
第２状態の入力差動対１２の負荷インピーダンスＲＴ’は、終端抵抗ＲＴおよびインピーダンス調節部１６aのインピーダンスＲａｄｊを用いて、
ＲＴ’＝ＲＴ×Ｒａｄｊ／（ＲＴ＋Ｒａｄｊ）
で与えられる。インピーダンスＲａｄｊは、
Ｒａｄｊ＝（ＲＴ’×ＲＴ）／（ＲＴ−ＲＴ’）
で与えられるから、ＲＴ＝５０Ωに対して、第２状態の負荷インピーダンスＲＴ’を４０〜４５Ωの範囲に設定する場合、インピーダンスＲａｄｊを、２００〜４５０Ωの範囲に設定すればよい。好ましくはインピーダンスＲａｄｊは３００〜４００Ωの範囲とする。
【００３６】
ここでＴＭＤＳドライバ１０の出力インピーダンスＲｏｕｔについて検討する。
ＴＭＤＳドライバ１０の第１状態における出力インピーダンスＲｏｕｔは、
Ｒｏｕｔ＝１／（ＲＴ−１＋ｇｍ）
で与えられ、ＲＴ＝５０Ω、ｇｍ＝２０ｍＳのとき、Ｒｏｕｔ＝２５Ωとなる。
【００３７】
第２状態における出力インピーダンスＲｏｕｔ’は、
Ｒｏｕｔ’＝１／（ＲＴ’−１＋ｇｍ’）
ｇｍ’＝ｇｍ・√（（ＲＴ＋Ｒａｄｊ）／Ｒａｄｊ）
で与えられ、ＲＴ＝５０Ω、ＲＴ’＝４０〜４５Ω、ｇｍ＝２０ｍＳのとき、Ｒｏｕｔ’＝２１〜２３Ωとなる。
【００３８】
第１抵抗Ｒ１、第２抵抗Ｒ２のいずれかを省略してもよい。この場合、回路を簡素化できる。ただし、第１スイッチＭ３の両端に第１抵抗Ｒ１、第２抵抗Ｒ２を設けた構成とした場合、第１スイッチＭ３が出力端子Ｐｏｐ、Ｐｏｎに直接接続されなくなるため、静電破壊などに対する耐性を高めることができる。
【００３９】
また、第１スイッチＭ３のオン抵抗Ｒｏｎ３を上述の範囲に設定して、第１抵抗Ｒ１、第２抵抗Ｒ２を省略してもよい。この場合、回路をさらに簡素化できる。
【００４０】
図３は、図１のＴＭＤＳドライバの別の構成例を示す回路図である。図３のインピーダンス調節部１６ｂは、第１スイッチＭ３、第２スイッチＭ４、第４抵抗Ｒ４、第５抵抗Ｒ５を含む。
第２スイッチＭ４は、第１トランジスタＭ１の他端（ドレイン）と電源端子ＡＶＤＤの間に設けられる。第３スイッチＭ５は、第２トランジスタＭ２の他端（ドレイン）と電源端子ＡＶＤＤの間に設けられる。第２スイッチＭ４、第３スイッチＭ５はＰチャンネルＭＯＳＦＥＴであり、それらのオン、オフは、制御信号Ｓｃｎｔによって切りかえられる。
第４抵抗Ｒ４は、第１トランジスタＭ１の他端（ドレイン）と電源端子ＡＶＤＤの間に、第２スイッチＭ４と直列に設けられる。第５抵抗Ｒ５は、第２トランジスタＭ２の他端（ドレイン）と電源端子ＡＶＤＤの間に、第３スイッチＭ５と直列に設けられる。
【００４１】
別の観点から見れば、第１スイッチＭ３、第４抵抗Ｒ４は第１可変インピーダンス素子を形成し、第２スイッチＭ４、第５抵抗Ｒ５は第２可変インピーダンス素子を形成する。
【００４２】
図３のＴＭＤＳドライバ１０ｂによれば、第２スイッチＭ４、第３スイッチＭ５をオフすることにより、入力差動対１２の負荷インピーダンスは終端抵抗ＲＴとなり第１状態が実現される。第２スイッチＭ４、第３スイッチＭ５がオンすると、第１トランジスタＭ１、第２トランジスタＭ２に対する負荷インピーダンスが小さくなり、信号線の電位が高速に遷移可能となる。
【００４３】
図４は、図１から図３の差動トランスミッタ１００から出力される差動信号Ｓｐ’、Ｓｎ’の波形図である。破線は第１状態における波形を、実線は第２状態における波形を示す。破線で示す第１状態において、差動信号Ｓｐ’、Ｓｎ’は、振幅Ｖ１、遷移時間τ１を有する。実線で示す第２状態において、差動信号Ｓｐ’、Ｓｎ’は、振幅Ｖ２、遷移時間τ２を有する。図4から明らかなように、Ｖ１＞Ｖ２であり、τ１＞τ２であるから、振幅と遷移時間がトレードオフの関係となっている。
【００４４】
エラーレートを低減するために、従来のＴＭＤＳドライバにおいては、入力差動対１２のサイズを変化させて、駆動能力を増加させる手法が主流であった。たとえば、遷移時間の間、駆動能力を大きく設定し、振幅を一時的に大きくすることにより、アイパターンの開口率を上げる手法などが採られていた。これに対して、本実施の形態に係る差動トランスミッタ１００では、入力差動対１２に対する負荷インピーダンスを小さくすることによって、振幅を小さくする代わりに、遷移速度を速めている。つまり、従来と異なるアプローチによって、エラーレートの改善が実現されている。
【００４５】
実施の形態にもとづき、特定の語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を離脱しない範囲において、多くの変形例や配置の変更が可能である。
【図面の簡単な説明】
【００４６】
【図１】実施の形態に係る差動トランスミッタの構成を示す回路図である。
【図２】図１のＴＭＤＳドライバの構成例を示す回路図である。
【図３】図１のＴＭＤＳドライバの別の構成例を示す回路図である。
【図４】図１から図３の差動トランスミッタから出力される差動信号の波形図である。
【符号の説明】
【００４７】
１００…差動トランスミッタ、１０…ＴＭＤＳドライバ、１２…入力差動対、１４…テール電流源、１６…インピーダンス調節部、１８…差動信号生成部、２０…差動信号線、１１０…差動レシーバ、Ｍ１…第１トランジスタ、Ｍ２…第２トランジスタ、Ｍ３…第１スイッチ、Ｍ４…第２スイッチ、Ｍ５…第３スイッチ、Ｒ１…第１抵抗、Ｒ２…第２抵抗、Ｒ４…第４抵抗、Ｒ５…第５抵抗、ＲＴ…終端抵抗。
【図１】
2009171403.tif 000003
【図２】
2009171403.tif 000004
【図３】
2009171403.tif 000005
【図４】
2009171403.tif 000006