(57)【要約】【課題】オペアンプの製造上のばらつきに起因する雑音を低減できるオーディオ装置および半導体装置を提供する。【解決手段】ＤＡＣ１０のデジタル部へは、オフセット出力回路３０から出力されるデジタル形式のオフセット信号（オフセット値）が入力される。ＤＡＣ１０のデジタル部は、入力されたデジタル音声信号へ、内蔵する加算器を用いて、上記オフセット値を加算した後に、所定のデジタル処理を施す。オフセット出力回路３０は、第一オペアンプＡ１、第二オペアンプＡ２、および第三オペアンプＡ３の間で特性が異なることに起因する振幅中心の差すなわちＤＣ成分変動を相殺するために予め測定されたオフセット値を出力している。【選択図】図２
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【特許請求の範囲】
【請求項１】
入力されるデジタル音声信号を電流へＤＡ変換するＤＡコンバータと、
第一アンプおよび第二アンプを含み前記電流を第一電圧へ変換する電流／電圧変換部と、
第三アンプを含み第二電圧を生成する第二電圧生成部と、
前記第一電圧および前記第二電圧から一方の電圧を選択する選択部と、
前記一方の電圧へインピーダンス変換を施しアナログ音声信号として出力する第四アンプを含むインピーダンス変換部と
を備え、
前記第一アンプ、前記第二アンプ、および前記第三アンプ間の特性のばらつきを相殺するために前記デジタル音声信号へ加えるべきオフセット値を出力するオフセット出力機構
をさらに備えるオーディオ装置。
【請求項２】
請求項１に記載のオーディオ装置であって、
前記ＤＡコンバータは、差動電流出力型であり、
前記電流は、前記第一アンプへ入力される第一の電流および前記第二アンプへ入力される第二の電流からなる
オーディオ装置。
【請求項３】
請求項１又は請求項２に記載のオーディオ装置であって、
前記オフセット出力機構は、
電源が入っている間に前記オフセット値を保持するオフセット保持機構と、
電源が入っていない間に前記オフセット値を保持する不揮発性メモリと、
電源が投入された場合に、前記オフセット値を前記不揮発性メモリから読み出して前記オフセット保持機構へ書き込む不揮発性メモリ読出機構と
を有するオーディオ装置。
【請求項４】
請求項１乃至請求項３のいずれかに記載のオーディオ装置であって、
前記オフセット保持機構は、フリップフロップ（ＦＦ）を含み、
前記不揮発性メモリは、フラッシュメモリのチューン領域を含み、
前記不揮発性メモリ読出機構は、フラッシュメモリのシーケンサ部を含む
オーディオ装置。
【請求項５】
請求項１乃至請求項３のいずれかに記載のオーディオ装置であって、
前記オフセット保持機構は、ＦＦを含み、
前記不揮発性メモリは、フラッシュメモリのチューン領域を含み、
前記不揮発性メモリ読出機構は、マイクロコントロールユニット（ＭＣＵ）を含む
オーディオ装置。
【請求項６】
請求項１乃至請求項５のいずれかに記載のオーディオ装置であって、
前記ＤＡコンバータは、ΔΣ型であり、且つ、ＤＡ変換を行うＤＡコンバータ本体および前記ＤＡコンバータ本体の前段において前記デジタル音声信号へ前記オフセット値を加算する加算器を含む
オーディオ装置。
【請求項７】
請求項１乃至請求項５のいずれかに記載のオーディオ装置であって、
前記ＤＡコンバータは、ラダー抵抗型であり、且つ、ＤＡ変換を行うＤＡコンバータ本体からなり、
前記ＤＡコンバータの前段において前記デジタル音声信号へ前記オフセット値を加算する加算器
をさらに備えるオーディオ装置。
【請求項８】
半導体基板、
前記半導体基板に設けられたマイクロコンピュータ、
前記半導体基板に設けられ、デジタル音声信号を電流へＤＡ変換するＤＡコンバータ
前記半導体基板に設けられ、前記ＤＡコンバータから出力された前記電流を入力される第一アンプおよび第二アンプを含み、前記電流を再び電圧へ変換する電流／電圧変換部と、第三アンプを含み、基準電位を生成する基準電位生成回路と、入力電圧にインピーダンス変換を施しアナログ音声信号として出力する第四アンプと、前記電流／電圧変換部の出力と前記基準電位生成回路の出力とを切り替え、前記第四アンプの入力電圧として伝達する切り替え回路とを含むアンプ回路および、
前記デジタル音声信号が実質的に無音状態である場合の前記電流／電圧変換部の出力と前記基準電位生成回路の出力との差に基づき前記デジタル音声信号へ与えられるオフセット値を不揮発的に保持するメモリを含むとともに前記マイクロコンピュータの信号の受授を行う、前記半導体基板に設けられた不揮発性メモリ回路
を備える半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、オーディオ装置および半導体装置に関し、特に、雑音を低減するための技術に関する。
【背景技術】
【０００２】
従来から、オーディオ装置においては、差動電流出力型のＤＡコンバータ（ＤＡＣ）が用いられている。このようなオーディオ装置は、例えば、特許文献１〜６に開示されている。
【０００３】
このようなオーディオ装置は、ＤＡＣから出力された二の電流をそれぞれ再び電圧へ変換する第一オペアンプおよび第二オペアンプと、参照電圧を生成する第三オペアンプとを備えている。ＤＡＣに入力されるデジタル音声信号が無音状態でない場合には、第一オペアンプおよび第二オペアンプからの出力電圧に基づきアナログ音声信号が生成され（通常動作モード）、ＤＡＣに入力されるデジタル音声信号が無音状態である場合には、第三オペアンプからの出力電圧に基づきアナログ音声信号が生成される（ミュート（ＭＵＴＥ）モード）。
【０００４】
例えば、特許文献１の図７には、通常動作モードにおける出力電圧とミュートモードにおける出力電圧とが示されている。
【０００５】
【特許文献１】特開２００５−３４８１１７号公報
【特許文献２】特開２００１−３０８７０５号公報
【特許文献３】特開２００２−３１４４１７号公報
【特許文献４】特開平１１−２３４１３０号公報
【特許文献５】特開２００１−４４８３３号公報
【特許文献６】特開平９−１７２３７５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、実際には、製造上のばらつきに起因して、第一オペアンプ、第二オペアンプ、および第三オペアンプの間で特性が異なっている場合がある。このような場合には、出力電圧間で、振幅中心に差（以下ではＤＣ成分変動とも呼ぶ）が生じることとなる。
【０００７】
従って、このＤＣ成分変動が大きい場合には、例えば通常動作モードからミュートモードへ切り替えたときに、雑音が発生するという問題点があった。
【０００８】
本発明は以上の問題点を解決するためになされたものであり、オペアンプの製造上のばらつきに起因する雑音を低減できるオーディオ装置および半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一実施の形態において、ＤＡＣのデジタル部へは、オフセット出力機構から出力されるデジタル形式のオフセット信号（オフセット値）が入力される。ＤＡＣのデジタル部は、入力されたデジタル音声信号へ、内蔵する加算器を用いて、上記オフセット値を加算した後に、所定のデジタル処理を施す。オフセット出力機構は、第一オペアンプ、第二オペアンプ、および第三オペアンプの間で特性が異なることに起因する振幅中心の差すなわちＤＣ成分変動を相殺するために予め測定されたオフセット値を出力している。
【発明の効果】
【００１０】
本発明によれば、音声出力用アナログ電圧を切り替えたときに発生する、オペアンプの製造上のばらつきに起因する雑音を低減することができる。
【発明を実施するための最良の形態】
【００１１】
＜実施の形態１＞
図１は、実施の形態１に係るオーディオ装置１を示す構成図である。
【００１２】
図１のオーディオ装置１は、例えば車載型すなわちカーオーディオ装置からなる。図１に示されるように、ＣＤまたはラジオから出力されたアナログ音声信号と、このアナログ音声信号を外付ＡＤ装置でＡＤ変換することにより得られたデジタル音声信号とは、１チップすなわち一の半導体基板上に搭載された半導体装置２００へ入力される。また、半導体装置２００から出力されたアナログ音声信号は、外部アンプを介して、スピーカーへ入力される。
【００１３】
図２は、図１のオーディオ装置１において、半導体装置２００に搭載されるアナログ出力生成回路１００を示す構成図である。
【００１４】
アナログ出力生成回路１００は、ΔΣ型からなるＤＡＣ１０と、アナログ出力切替回路２０（アナログ出力切替機構）と、第一オペアンプＡ１と、第二オペアンプＡ２と、第三オペアンプＡ３と、第四オペアンプＡ４とから構成される。また、ＤＡＣ１０は、ＤＡＣ本体と、当該ＤＡＣ本体の前段に配置されたデジタル部とから構成されており、当該デジタル部には、オフセット出力回路３０（オフセット出力機構）が接続されている。
【００１５】
図３は、図２のＤＡＣ１０の詳細な構成図である。図３に示されるように、デジタル部は、例えばシリアル／パラレル変換部と補間部とΔΣモジュレータとを備えており、ＤＡＣ本体は、例えば１７−Ｌｅｖｅｌ−ＤＡＣを備えている。
【００１６】
図２において、ＤＡＣ１０のデジタル部には、一のデジタル音声信号が入力される。ＤＡＣ１０のＤＡＣ本体からは、二の電流が出力され、それぞれ、第一オペアンプＡ１と第二オペアンプＡ２とへ入力される。第一オペアンプＡ１と第二オペアンプＡ２とから構成される電流／電圧変換部は、ＤＡＣ１０から出力された二の電流と、参照電圧（第二電圧、または基準電位）生成部としての第三オペアンプＡ３から出力される参照電圧とに基づき、一の電圧（第一電圧）を生成し、アナログ出力切替回路２０（選択部）の一方入力端子へ入力させる。また、アナログ出力切替回路２０の他方入力端子へは、第三オペアンプＡ３から出力される参照電圧が入力される。
【００１７】
アナログ出力切替回路２０は、内蔵するスイッチＳＷ１，ＳＷ２を切り替えることにより、一方入力端子および他方入力端子へそれぞれ入力された第一電圧および第二電圧（参照電圧）から一方の電圧を選択し、インピーダンス変換部としての第四オペアンプＡ４へ入力させる。第四オペアンプＡ４は、入力された一方の電圧においてインピーダンス変換を行うことにより一のアナログ音声信号を生成し、出力する。
【００１８】
第一オペアンプＡ１および第二オペアンプＡ２は、容量素子および抵抗素子が並列に接続されることにより、発振が防止されている。また、第三オペアンプＡ３および第四オペアンプＡ４は、出力端子が自らの負入力端子へ接続されることにより、ボルテージフォロワとして機能している。第一オペアンプＡ１および第二オペアンプＡ２は、デジタル音声信号をＤＡ変換してアナログ音声信号として出力するための所謂出力用オペアンプであり、高い感度になるように設計されているので、無音状態でもサーという雑音が発生する。これに対し、第三オペアンプＡ３は、所謂ミュート専用オペアンプであり、感度が鈍くなっても無音に適するように設計されている。
【００１９】
第一オペアンプＡ１では、第三オペアンプＡ３の出力端子が、ノードＮ２において、正入力端子へ接続されており、ＤＡＣ１０の一方出力端子が負入力端子へ接続されている。
【００２０】
第二オペアンプＡ２では、第三オペアンプＡ３の出力端子が、正入力端子へ接続されており、ＤＡＣ１０の他方出力端子が負入力端子へ接続されている。
【００２１】
また、第一オペアンプＡ１の出力端子は、抵抗素子を介して、第二オペアンプＡ２の負入力端子へ接続されている。
【００２２】
また、第二オペアンプＡ２の出力端子は、ノードＮ１において、アナログ出力切替回路２０のスイッチＳＷ１へ接続されており、第三オペアンプＡ３の出力端子は、アナログ出力切替回路２０のスイッチＳＷ２へ接続されている。
【００２３】
なお、上記の構成において、電流／電圧変換部から出力されアナログ出力切替回路２０の一方入力端子（スイッチＳＷ１）へ入力される電圧と、参照電圧生成部から出力されアナログ出力切替回路２０の他方入力端子（スイッチＳＷ２）へ入力される参照電圧とは、振幅中心が一致するように設計されている。
【００２４】
このような構成においては、ＤＡＣを差動電流出力型とし電流／電圧変換部を二のオペランプから構成することにより、ＤＡ変換に係る誤差を低減することができる。また、アナログ出力切替回路２０が、ＤＡＣへ入力されるデジタル音声信号の値が０ではない通常モードでは、電流／電圧変換部から出力される電圧を選択し、ＤＡＣへ入力されるデジタル音声信号の値がほぼ０である（言い換えれば、実質的に無音状態である）場合にのみ、参照電圧を選択する動作を行うことにより、無音状態における雑音を低減することができる。すなわち、アナログ出力切替回路２０で電圧を切り替えることにより、無音状態においてミュート（ＭＵＴＥ）機能を実現することができる。なお、無音状態においては、必ずしも全ての場合に参照電圧を選択しミュート機能を実現する必要はなく、あるいは、無音状態においても、参照電圧ではなく、電流／電圧変換部から出力される電圧を選択できるように設計してもよい。
【００２５】
但し、上述したように、製造上のばらつきに起因して、第一オペアンプＡ１、第二オペアンプＡ２、および第三オペアンプＡ３の間では、特性が異なっている。従って、デジタル音声信号が実質的に無音状態である場合において、スイッチＳＷ１，ＳＷ２の切替時に、ノードＮ１，Ｎ２間の電位差に起因して所謂ボツ音が発生する。
【００２６】
ＤＡＣ１０は、上述したように、ΔΣ型ＤＡＣからなり、デジタル音声信号が入力され当該デジタル音声信号へ所定のデジタル処理を施すデジタル部と、上記所定のデジタル処理を施された上記デジタル音声信号を電流へ変換するすなわちＤＡ変換処理を施すＤＡＣ本体とを有している。
【００２７】
また、ＤＡＣ１０のデジタル部へは、オフセット出力回路３０から出力されるデジタル形式のオフセット信号（オフセット値）が入力される。ＤＡＣ１０のデジタル部は、入力されたデジタル音声信号へ、内蔵する加算器（図２〜３には示されていない）を用いて、上記オフセット値を加算した後に、上記所定のデジタル処理を施す。
【００２８】
オフセット出力回路３０は、不揮発性メモリ３１と不揮発性メモリ読出回路３２（不揮発性メモリ読出機構）とオフセット保持回路３３（オフセット保持機構）とを有している。
【００２９】
不揮発性メモリ３１は、第一オペアンプＡ１、第二オペアンプＡ２、および第三オペアンプＡ３の間で特性が異なることに起因する振幅中心の差すなわちＤＣ成分変動を相殺するために予め測定されたオフセット値を記憶している。
【００３０】
不揮発性メモリ読出回路３２は、オーディオ装置１の電源が投入されると、不揮発性メモリ３１に記憶されているオフセット値を読み出し、オフセット保持回路３３へ書き込む。
【００３１】
オフセット保持回路３３は、不揮発性メモリ読出回路３２により書き込まれたオフセット値を保持するとともに、ＤＡＣ１０のデジタル部へオフセット信号として入力させる。なお、このオフセット信号は、デジタル信号からなり、オーディオ装置１の駆動中は常にＤＡＣ１０のデジタル部へ入力されている。
【００３２】
すなわち、図２のアナログ出力生成回路１００は、デジタル音声信号をオフセットするためのオフセット出力回路３０を備えているので、図４に比較用に示された、オフセット出力回路３０を備えないアナログ出力生成回路に比較して、ＤＣ成分変動を相殺し、オペアンプの製造上のばらつきに起因する雑音を低減することができる。
【００３３】
なお、不揮発性メモリ３１は、電源が入っていない間にオフセット値を保持するためのものであり、オフセット保持回路３３は、電源が入っている間にオフセット値を保持するためのものである。
【００３４】
図１に示されるように、半導体装置２００には、マイクロコンピュータからなるＣＰＵ２０１と、ＲＡＭ２０２と、シリアル／パラレル変換部２０３と、セレクタ２０４と、ＡＤコンバータ（ＡＤＣ）２０５と、各種機能部２０６と、フリップフロップ（ＦＦ）群２０７と、フラッシュメモリ部２１０と、ＤＡＣ１０およびオペアンプ群Ａからなるアナログ出力生成回路１００とが搭載されている。
【００３５】
オペアンプ群Ａは、図２に示される第一オペアンプＡ１、第二オペアンプＡ２、第三オペアンプＡ３、および第四オペアンプＡ４を含んで構成されている。
【００３６】
ＦＦ群２０７は、複数のＦＦを含んで構成されており、図２のオフセット保持回路３３に対応している。
【００３７】
フラッシュメモリ部２１０は、チューン領域２１１とシーケンサ部２１２と読出回路２１３とを含んで構成されている。
【００３８】
チューン領域２１１は、上記オフセット値等のチューニング用データを記憶するための領域（具体的には、回路中に動作を微調整する機構を入れておき、製造後のテスト工程での測定により微調整の値を決め、それを保存しておく領域）であり、図２の不揮発性メモリ３１に対応している。
【００３９】
シーケンサ部２１２および読出回路２１３は、チューン領域２１１に記憶されたチューニング用データを読み出して出力するものであり、図２の不揮発性メモリ読出回路３２に対応している。
【００４０】
なお、図１においては、オフセット値の伝達経路が太線で、音声信号の伝達経路が実線で、それぞれ示されている。
【００４１】
ＣＰＵ２０１は、シリアル／パラレル変換部２０３によりシリアル形式からパラレル形式へ変換された後のデジタル音声信号またはＡＤＣ２０５によりアナログ形式からデジタル形式へ変換された後のデジタル音声信号を、セレクタ２０４により選択し、ＲＡＭ２０２へ記憶させる。
【００４２】
また、ＣＰＵ２０１は、ＲＡＭ２０２へ記憶されたデジタル音声信号を、タイマやシリアルＩ／Ｏ等の各種機能を実現させるための各種機能部２０６でＤＳＰ処理した後に、ＤＡＣ１０のデジタル部へ入力させる。
【００４３】
また、ＤＡＣ１０は、デジタル部へ入力されたデジタル音声信号を、デジタル部の後段のＤＡＣ本体においてアナログ信号（電流値）へ変換し、オペアンプ群Ａを介して、アナログ音声信号として出力する。このとき、ＤＡＣ１０のデジタル部は、内蔵する加算器を用いて、入力されたデジタル音声信号へＦＦ群２０７から入力されるオフセット値を加算することにより、オフセットを行う。
【００４４】
次に、図１，２を参照して、オフセット値を生成し不揮発性メモリ３１へ設定する動作、および記憶されたオフセット値を用いてオフセットを行う動作について説明する。
【００４５】
オフセット値を保持する場合には、まず、スイッチＳＷ１をオンしスイッチＳＷ２をオフした状態で、入力するデジタル音声信号の値を０とし、出力されるアナログ音声信号すなわち第四オペアンプＡ４の出力端子の電位（第三電位）をテスタにて測定する。
【００４６】
次に、スイッチＳＷ１をオフしスイッチＳＷ２をオンした状態で、出力されるアナログ音声信号すなわち第四オペアンプＡ４の出力端子の電位（第四電位）をテスタにて測定する。
【００４７】
次に、（第四電位−第三電位）を算出しＤＡＣ１０の分解能を用いたＡＤ変換を施すことにより、オフセット値（デジタル値）へ換算し、フラッシュメモリ部２１０のチューン領域２１１へ記憶させる。これにより、オフセット値を生成し不揮発性メモリ３１へ設定することができる。すなわち、フラッシュメモリ部２１０は、本発明に係る不揮発性メモリ回路として機能するものであり、オフセット値を不揮発的に保持するチューン領域２１１を含むとともにＣＰＵ２０１の信号の受授を行う。なお、上記の動作は、自己テスト回路（BIST：Built InSelfTest）に設定しておいてもよい。
【００４８】
また、設定されたオフセット値を用いてオフセットを行う場合には、まず、オーディオ装置１の電源投入後に、リセットを解除し、シーケンサ部２１２および読出回路２１３を用いて、フラッシュメモリ部２１０のチューン領域２１１からオフセット値を読み出し、オフセット保持回路３３すなわちＦＦ群２０７へ保持する。オフセット値をフラッシュメモリ部２１０からＦＦ群２０７へ移すことにより、以降は、オフセット値を用いる際にフラッシュメモリ部２１０へ逐一アクセスする必要がなくなるので、フラッシュメモリ部２１０へのアクセスを自由にすることができる。
【００４９】
ＦＦ群２０７に保持されたオフセット値は、常にＤＡＣ１０のデジタル部へ入力される。また、ＤＡＣ１０のデジタル部は、入力されるデジタル音声信号の値が更新される都度、更新された値へＦＦ群２０７から入力されるオフセット値を加算し、ＤＡＣ本体へ入力させる。これにより、記憶されたオフセット値を用いてオフセットを行うことができる。
【００５０】
このように、本実施の形態に係るオーディオ装置１は、入力されるデジタル音声信号を電流へＤＡ変換するＤＡコンバータ１０と、第一オペアンプＡ１および第二オペアンプＡ２を含み上記電流を第一電圧へ変換する電流／電圧変換部と、第三オペアンプＡ３を含み参照電圧を生成する参照電圧生成部と、上記第一電圧および上記参照電圧から一方の電圧を選択するアナログ出力切替回路２０と、上記一方の電圧へインピーダンス変換を施しアナログ音声信号として出力する第四オペアンプＡ４を含むインピーダンス変換部とを備え、上記第一オペアンプＡ１、上記第二オペアンプＡ２、および上記第三オペアンプＡ３間の特性のばらつきを相殺するために上記デジタル音声信号へ加えるべきオフセット値を出力するオフセット出力回路３０をさらに備える。従って、アナログ出力切替回路２０により上記第一電圧から上記参照電圧へ切り替えたときすなわち通常モードからミュートモードへ切り替えたときに発生する雑音を低減することができる。すなわち、オペアンプの製造上のばらつきに起因する雑音を低減できる。
【００５１】
なお、上述においては、ＤＡＣ１０がΔΣ型からなりＤＡＣ本体の前段にデジタル部を有する場合について説明した。しかし、ＤＡＣは、ΔΣ型に限らず、Ｒ−２Ｒ型（ラダー抵抗型）であってもよい。但し、Ｒ−２Ｒ型からなるＤＡＣは、デジタル部を有さない（すなわちＤＡＣ本体のみからなる）ので、オフセット値の加算を行うためには、図５に示されるように、加算器からなるオフセット印加装置４０を別に設ける必要がある。すなわち、図５は、図２において、デジタル部とＤＡＣ本体とからなるΔΣ型のＤＡＣ１０に代えて、ＤＡＣ本体のみからなるＲ−２Ｒ型の１０ａを設けるとともに、オフセット印加装置４０を用いてデジタル音声信号へオフセット値を印加させたものである。
【００５２】
また、上述においては、図１のフラッシュメモリ部２１０のシーケンサ部２１２および読出回路２１３が図２の不揮発性メモリ読出回路３２として機能する場合について説明した。しかし、これに限らず、あるいは、不揮発性メモリ読出回路３２は、ＭＣＵ（Micro Control Unit：マイクロコントロールユニット)）として構成されてもよい。
【００５３】
また、上述においては、アナログ出力切替回路２０で電圧を切り替えることにより、通常モードとミュートモードとを切り替える場合について説明した。しかし、これに限らず、あるいは、通常モードとカーナビゲーションモード等の他のモードとを切り替える場合においても、本発明は適用可能である。
【図面の簡単な説明】
【００５４】
【図１】実施の形態１に係るオーディオ装置を示す構成図である。
【図２】実施の形態１に係るアナログ出力生成回路を示す構成図である。
【図３】実施の形態１に係るアナログ出力生成回路内のＤＡＣの詳細な構成図である。
【図４】比較用のアナログ出力生成回路を示す構成図である。
【図５】実施の形態１に係るアナログ出力生成回路を示す構成図である。
【符号の説明】
【００５５】
１  オーディオ装置、１０  ＤＡＣ、２０  アナログ出力切替回路、３０  オフセット出力回路、３１  不揮発性メモリ、３２  不揮発性メモリ読出回路、３３  オフセット保持回路、４０  オフセット印加装置、１００  アナログ出力生成回路、２００  半導体装置、２０１  ＣＰＵ、２０２  ＲＡＭ、２０３  シリアル／パラレル変換部、２０４  セレクタ、２０５  ＡＤＣ、２０６  各種機能部、２０７  ＦＦ群、２１０  フラッシュメモリ部、２１１  チューン領域、２１２  シーケンサ部、２１３  読出回路、Ａ  オペアンプ群、Ａ１  第一オペアンプ、Ａ２  第二オペアンプ、Ａ３  第三オペアンプ、Ａ４  第四オペアンプ。
【図１】
2009141639.tif 000003
【図２】
2009141639.tif 000004
【図３】
2009141639.tif 000005
【図４】
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【図５】
2009141639.tif 000007