(57)【要約】【課題】アナログの画像信号をAD変換する際の量子化誤差を低減することができるようにする。【解決手段】カウンタ４は、DUTY調整回路３３を介して供給されるPLL回路５からのクロック信号に基づいて、アナログの画素信号をデジタルの画素データに変換する。DUTY計測部３２は、画像データのLSBから、クロック信号のDUTY比を計測する。DUTY調整回路３３は、DUTY計測部３２により計測されたクロック信号のDUTY比に基づいて、DAC２およびカウンタ４に供給されるクロック信号が５０％となるように、出力されるクロック信号のDUTY比を調整する。本発明は、例えば、列並列AD変換方式のCMOSイメージセンサに適用できる。【選択図】図４
2009141540.tif 000002
【特許請求の範囲】
【請求項１】
２次元マトリクス状に配列された複数の画素から出力されるアナログの画素信号のAD変換処理を列並列に行う固体撮像装置において、
所定のクロック信号に基づいて、前記画素から出力されたアナログの画像信号をAD変換することにより、デジタルの画像データを生成するAD変換手段と、
前記画像データのLSBから、前記クロック信号のDUTY比を計測する計測手段と、
前記計測手段により計測されたDUTY比に基づいて、前記クロック信号のDUTY比が５０％となるように、前記クロック信号のDUTY比を調整する調整手段と
を備える固体撮像装置。
【請求項２】
前記調整手段は、P型トランジスタとN型トランジスタとからなるインバータを含み、トランジスタサイズを変更することにより、前記AD変換手段に入力される前記クロック信号のDUTY比を調整する
請求項１に記載の固体撮像装置。
【請求項３】
全画素の中に含まれるDUTY計測用の画素を利用し、
前記クロック信号のDUTY比を計測する画素データであるか否かを判定する判定手段をさらに備える
請求項１に記載の固体撮像装置。
【請求項４】
前記判定手段は、前記画素データがオプティカルブラック領域内の所定の画素の画素データである場合に、前記クロック信号のDUTY比を計測する画素データであると判定する
請求項３に記載の固体撮像装置。
【請求項５】
２次元マトリクス状に配列された複数の画素から出力されるアナログの画素信号のAD変換処理を列並列に行う固体撮像装置の駆動制御方法において、
所定のクロック信号に基づいて、前記画素から出力されたアナログの画像信号をAD変換することにより生成されたデジタルの画像データのLSBから、前記クロック信号のDUTY比を計測し、
計測されたDUTY比に基づいて、前記クロック信号のDUTY比が５０％となるように、前記クロック信号のDUTY比を調整する
ステップを含む駆動制御方法。
【請求項６】
２次元マトリクス状に配列された複数の画素から出力されるアナログの画素信号のAD変換処理を列並列に行う固体撮像装置を備える撮像装置において、
前記固体撮像装置が、
所定のクロック信号に基づいて、前記画素から出力されたアナログの画像信号をAD変換することにより、デジタルの画像データを生成するAD変換手段と、
前記画像データのLSBから、前記クロック信号のDUTY比を計測する計測手段と、
前記計測手段により計測されたDUTY比に基づいて、前記クロック信号のDUTY比が５０％となるように、前記クロック信号のDUTY比を調整する調整手段と
を備える撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置、駆動制御方法、および撮像装置に関し、特に、アナログの画像信号をAD変換する際の量子化誤差を低減することができるようにする固体撮像装置、駆動制御方法、および撮像装置に関する。
【背景技術】
【０００２】
固体撮像装置として、画素を行列状に２次元配置し、列ごとにAD変換部（ADC(Analog-Digital Converter)を配置させた列並列AD変換方式（以下、カラムAD変換方式という）搭載のCMOS（Complementary Metal Oxide Semiconductor）イメージセンサが提案されている。
【０００３】
また近年では、より高速撮像に適したように改良されたカラムAD変換方式搭載のCMOSイメージセンサも提案されており、例えば、特許文献１では、アップダウンカウンタを用いることにより、回路規模を大きくすることなく高フレームレート化および高分解能を達成したカラムAD変換方式搭載のCMOSイメージセンサが提案されている。
【０００４】
図１は、カラムAD変換方式搭載のCMOSイメージセンサの簡単な構成例を示している。
【０００５】
行列状に２次元配置された画素（画素回路）の１つのである画素(Pixel)１は、受光量に応じたアナログの画素信号をコンパレータ(Comp)３に供給する。DAC（Digital to Analog Converter）２は、PLL回路５から供給されるクロック信号に基づいて基準信号を生成し、コンパレータ３に供給する。生成される基準信号は、時間が経過するにつれてレベル（電圧）が傾斜状に変化する、いわゆるランプ（RAMP）波形の信号であり、DAC２は、高速化のため、クロック信号の両エッジでレベルを変化させるようになされている。
【０００６】
コンパレータ３およびカウンタ４は、画素１から供給されたアナログの画素信号をデジタルの画素信号（画素データ）に変換する。
【０００７】
コンパレータ３は、画素１からの画素信号とDAC２からの基準信号とを比較して得られる差信号をカウンタ（アップダウンカウンタ）４に出力する。例えば、基準信号が画素信号より大である場合にはHi(High)の差信号がカウンタ４に供給され、基準信号が画素信号より小である場合にはLo(Low)の差信号がカウンタ４に供給される。
【０００８】
カウンタ(CNT)４は、PLL回路５からのクロック信号に基づいて、ダウンカウントおよびアップカウントを行う。より具体的には、カウンタ４は、P相（Reset Phase）ADイネーブル期間では、Hiの差信号が供給されている間だけダウンカウントし、D相（Data Phase）ADイネーブル期間では、Hiの差信号が供給されている間だけアップカウントする。ここで、P相ADイネーブル期間は、画素１のばらつき成分であるリセット成分△Vを測定する期間であり、D相ADイネーブル期間は、（信号成分Vsig＋リセット成分△V）を測定する期間であり、P相ADイネーブル期間におけるカウントとD相ADイネーブル期間におけるカウントを合わせると、（信号成分Vsig＋リセット成分△V）−（リセット成分△V）により、信号成分Vsigのみを求めることができ、CDS処理を実現している。なお、カウンタ４は、カウント結果として、１３ビットの画素データを出力することが可能であるとする。
【０００９】
PLL(Phase Locked Loop)回路５は、入力されるメインクロック信号を所定の分周比で分周し、分周後のクロック信号をDAC２およびカウンタ４に供給する。
【００１０】
信号処理回路６は、カウンタ４から供給される画素データに対して、所定の信号処理を施し、外部I/F７を介して外部のマイクロコンピュータ（以下、外部マイコンという）に出力する。信号処理回路６では、SCU（Signal Control Unit）８の制御により、どのような信号処理を行うか、または、どのタイミングで信号処理を行うか等が決定され、適宜実行される。
【００１１】
SCU８は、CMOSイメージセンサ全体を制御するシステム制御装置であり、例えば、外部マイコンからの各種のモード切替に応じて、CMOSイメージセンサ内の各部の動作タイミングを変更したり、処理内容を変更したりする。
【００１２】
以上のように構成されるCMOSイメージセンサにおいて、DAC２とカウンタ４は、いずれも、PLL回路５から供給されるクロック信号に同期して動作する。PLL回路５はDUTY比（デューティー比）５０％のクロック信号を生成するように設計されているが、実際には、PLL回路５の固体ばらつきや温度特性による経時変化など、様々な理由によりばらつきが発生する。
【００１３】
【特許文献１】特開２００５−２７８１３５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
図２および図３を参照して、PLL回路５が生成するクロック信号のDUTY比にばらつきが発生したときの問題について説明する。
【００１５】
図２は、PLL回路５が生成するクロック信号のDUTY比が５０％である場合の例を示しており、図３は、PLL回路５が生成するクロック信号のDUTY比が２５％である場合の例を示している。
【００１６】
PLL回路５が生成するクロック信号のDUTY比が５０％である場合（図２）には、単位時間あたりのレベルの低減率が一定のランプ波形が、基準信号として生成される。また、カウンタ４に供給されるクロック信号のDUTY比が５０％であるので、カウンタ４で生成される１３ビットの画素データのLSB(Least Significant Bit)が０となる確率と１となる確率（０および１の頻度）は、５０％で等しくなる。
【００１７】
ここで、注意すべき点は、DAC２において基準信号はランプ波形で生成されるが、配線抵抗や配線容量などの配線負荷によりLPF(Low Pass Filter)の機能が働き、コンパレータ３に入力される基準信号は、いわゆる波形がなまったスロープ波形の信号となっている点である。
【００１８】
これに対して、PLL回路５が生成するクロック信号のDUTY比が２５％である場合（図３）には、単位時間あたりのレベルの低減率がDUTY比同様２種類存在するランプ波形がDAC２で基準信号として生成され、出力される。このとき、コンパレータ３に入力される基準信号は、DUTY比５０％における場合と同様に波形のなまったスロープ波形となって、コンパレータ３に供給されるが、カウンタ４には、DUTY比が２５％のクロック信号がそのまま供給される。その結果、生成される１３ビットの画素データのLSBが１となる確率が２５％、０となる確率が７５％となる。
【００１９】
即ち、DAC２からコンパレータ３に入力される基準信号が、DUTY比が５０％であっても２５％であっても、PLL回路５のDUTY比と同期したレベルの低減率を有するランプ波形であれば問題ないところ、DUTY比が５０％のときの基準信号と２５％のときの基準信号は、配線負荷によりほぼ同一のスロープ波形となり、DUTY比の違いが見えなくなってしまうので、カウンタ４に供給されるクロック信号だけがアンバランスに変動したようにみえ、カウンタ４で生成される１３ビットの画素データのLSBの０および１の頻度がアンバランスになり、これが、アナログの画像信号をAD変換する際の量子化誤差となる。
【００２０】
本発明は、このような状況に鑑みてなされたものであり、PLL回路が生成するクロック信号のDUTY比のばらつきを抑えることで、アナログの画像信号をAD変換する際の量子化誤差を低減することができるようにするものである。
【課題を解決するための手段】
【００２１】
本発明の一側面の固体撮像装置は、２次元マトリクス状に配列された複数の画素から出力されるアナログの画素信号のAD変換処理を列並列に行う固体撮像装置において、所定のクロック信号に基づいて、前記画素から出力されたアナログの画像信号をAD変換することにより、デジタルの画像データを生成するAD変換手段と、前記画像データのLSBから、前記クロック信号のDUTY比を計測する計測手段と、前記計測手段により計測されたDUTY比に基づいて、前記クロック信号のDUTY比が５０％となるように、前記クロック信号のDUTY比を調整する調整手段とを備える。
【００２２】
前記調整手段は、P型トランジスタとN型トランジスタとからなるインバータを含み、トランジスタサイズを変更することにより、前記AD変換手段に入力される前記クロック信号のDUTY比を調整させることができる。
【００２３】
全画素の中に含まれるDUTY計測用の画素を利用し、前記クロック信号のDUTY比を計測する画素データであるか否かを判定する判定手段をさらに設けることができる。
【００２４】
前記判定手段には、前記画素データがオプティカルブラック領域内の所定の画素の画素データである場合に、前記クロック信号のDUTY比を計測する画素データであると判定させることができる。
【００２５】
本発明の一側面の駆動制御方法は、２次元マトリクス状に配列された複数の画素から出力されるアナログの画素信号のAD変換処理を列並列に行う固体撮像装置の駆動制御方法において、所定のクロック信号に基づいて、前記画素から出力されたアナログの画像信号をAD変換することにより生成されたデジタルの画像データのLSBから、前記クロック信号のDUTY比を計測し、計測されたDUTY比に基づいて、前記クロック信号のDUTY比が５０％となるように、前記クロック信号のDUTY比を調整するステップを含む。
【００２６】
本発明のその他の一側面の撮像装置は、２次元マトリクス状に配列された複数の画素から出力されるアナログの画素信号のAD変換処理を列並列に行う固体撮像装置を備える撮像装置において、前記固体撮像装置が、所定のクロック信号に基づいて、前記画素から出力されたアナログの画像信号をAD変換することにより、デジタルの画像データを生成するAD変換手段と、前記画像データのLSBから、前記クロック信号のDUTY比を計測する計測手段と、前記計測手段により計測されたDUTY比に基づいて、前記クロック信号のDUTY比が５０％となるように、前記クロック信号のDUTY比を調整する調整手段とを備える。
【００２７】
本発明においては、所定のクロック信号に基づいて、画素から出力されたアナログの画像信号をAD変換することにより、デジタルの画像データが生成され、画像データのLSBから、クロック信号のDUTY比が計測され、計測されたDUTY比に基づいて、クロック信号のDUTY比が５０％となるように、クロック信号のDUTY比が調整される。
【発明の効果】
【００２８】
本発明の一側面によれば、アナログの画像信号をAD変換する際の量子化誤差を低減することができる。
【発明を実施するための最良の形態】
【００２９】
図４は、本発明を適用したCMOSイメージセンサ（CMOS固体撮像装置）の一実施の形態の構成例を示すブロック図である。なお、図４において、図１と対応する部分については同一の符号を付してあり、その説明は適宜省略する。
【００３０】
即ち、図４のCMOSイメージセンサ２１は、SCU８内部にDUTY計測領域判定部３１とDUTY計測部３２を有している点とPLL回路５の後段にDUTY調整回路３３が設けられている点を除いては、図１と同様に構成されている。また、図４ではカウンタ４の出力が、信号処理回路６だけでなく、SCU８にも供給されている。
【００３１】
DUTY計測領域判定部３１は、いまカウンタ４から出力された画素データがクロック信号のDUTY比を計測する画素データであるか否かを判定し、その判定結果をDUTY計測部３２に供給する。
【００３２】
PLL回路５のクロック信号のDUTY比のばらつきを検出し、調整する制御を行う場合に、コンパレータ３からの出力（差信号）が常に一定であると、LSB(Least Significant Bit)が常に０または１の画素データのみを集計することになるため、DUTY比のばらつきを計測することができない。したがって、DUTY計測部３２がクロック信号のDUTY比を計測する画素データは、そのLSBが０と１でランダムに変化する必要がある。
【００３３】
そこで、本実施の形態では、カウンタ４に供給される全画素の差信号のうちのオプティカルブラック領域の画素の差信号を、画素データのLSBが０と１でランダムに変化するような信号として利用する。
【００３４】
オプティカルブラック（OPB）領域４３の画素から出力される画素信号（から得られる差信号）は、ノイズ成分の信号であり、AD変換後の画素データのLSB１ビット分よりも大きく変動するため、０と１でランダムに変化するような信号として利用することができる。
【００３５】
DUTY計測領域判定部３１は、図５に示すように、CMOSイメージセンサ２１の全画素領域４１のうちの、斜線で示される有効画素領域４２を除いたオプティカルブラック領域４３内の所定の領域を、DUTY比の計測に利用するDUTY計測領域４４とし、いまカウンタ４に入力される差信号がDUTY計測領域４４内の信号であるか否かを判定することにより、DUTY計測部３２がDUTY比を計測する画素データであるか否かを判定する。
【００３６】
DUTY計測領域判定部３１は、カウンタ４から出力された画素データがDUTY計測領域４４内の画素の画素データであると判定された場合、DUTY比を計測するタイミングであることを表す制御信号をDUTY計測部３２に供給する。SCU８は、CMOSイメージセンサ全体の制御をしており、いま全画素領域４１のうちのどの画素の画素信号を読み出しているかも当然認識しているので、DUTY計測領域４４も認識することができる。
【００３７】
なお、画素データのLSBが０と１でランダムに変化するような信号を生成する信号発生器を設け、その信号発生器で生成した信号をDUTY比を計算するタイミングのみカウンタ４に供給するようにしてもよいが、上述のように、オプティカルブラック領域の画素の画素信号を利用することにより、画素データのLSBが０と１でランダムに変化する信号を生成する信号発生器を別途設ける必要がなくなる。
【００３８】
DUTY計測部３２は、DUTY比を計測するタイミングであることを表す制御信号がDUTY計測領域判定部３１から供給されている間、画素データのLSBを確認し、LSBが１又は０である回数をカウントする。そして、DUTY計測部３２は、画素データのLSBを確認した回数が予め決められた所定回数に達した時点で、クロック信号のDUTY比を計算する。例えば、画素データのLSBを１万回（１万画素分）確認し、そのうち１が４千回あったとすれば、DUTY比は、（4000／10000）×１００＝４０％となる。
【００３９】
DUTY計測部３２は、DUTY比５０％を目標値として、計算されたDUTY比が５０％よりも小さい場合にはクロック信号のDUTY比がより大となるように、反対に、計算されたDUTY比が５０％よりも大きい場合にはクロック信号のDUTY比がより小となるように、DUTY調整回路３３を制御する。
【００４０】
なお、DUTY比の計測誤差や調整精度を考慮して、α％のマージンを採用し、DUTY計測部３２は、計算されたDUTY比が５０±α％（α＞０）よりも大または小である場合に、DUTY調整回路３３を制御する。計算されたDUTY比が５０±α％の範囲内である場合には、DUTY計測部３２は、制御の変更は行わない（DUTY調整回路３３に対して何も行わない）。
【００４１】
DUTY調整回路３３は、PLL回路５から供給されるクロック信号のDUTY比を、DUTY計測部３２の制御にしたがい、入力されたときよりも大きく、または、小さく変更し、変更後のクロック信号をDAC２およびカウンタ４に供給する。
【００４２】
図６は、DUTY調整回路３３の詳細な構成例を示している。
【００４３】
DUTY調整回路３３は、インバータ５０と５１の２段のインバータ（NOT回路）によって構成されており、後段のインバータ５１においてトランジスタサイズを変更することで、クロック信号のスルーレートを変えることができる構成となっている。
【００４４】
より具体的には、後段のインバータ５１は、Pチャネル型のMOSトランジスタ（P型トランジスタ）とNチャネル型のMOSトランジスタ（N型トランジスタ）のドレインどうしを接続した構成であり、同一のトランジスタサイズを有する２個のP型トランジスタ５２Pおよび５３Pと、同一のトランジスタサイズを有する２個のN型トランジスタ５２Pおよび５３Pで構成されている。また、２個のP型トランジスタ５２Pと５３Pのゲート間にスイッチSW１が、２個のP型トランジスタ５２Pと５３Pのゲート間にスイッチSW２が、それぞれ挿入されており、スイッチSW１とSW２は、DUTY計測部３２の制御により、それぞれ独立にオンまたはオフされる。
【００４５】
図７に示されるように、P型トランジスタのトランジスタサイズを小さくするか、または、N型トランジスタのトランジスタサイズを大きくすれば、DUTY調整回路３３の出力としてのクロック信号のHighの期間を長くすることができる。反対に、P型トランジスタのトランジスタサイズを大きくするか、または、N型トランジスタのトランジスタサイズを小さくすれば、DUTY調整回路３３の出力としてのクロック信号のHighの期間を短く（Lowの期間を長く）することができる。
【００４６】
図６のインバータ５１において、トランジスタサイズの状態（サイズ構成）としては、スイッチSW１およびSW２をいずれもオフとしたときの、P型トランジスタ５２PとN型トランジスタ５２Nのみで構成される状態Ａと、スイッチSW１のみをオンし、状態ＡよりもP型トランジスタのトランジスタサイズを大きくした状態である状態Ｂ、および、スイッチSW２のみをオンし、状態ＡよりもN型トランジスタのトランジスタサイズを大きくした状態である状態Ｃがある。なお、スイッチSW１およびSW２がいずれもオンの状態は、相対的に状態Ａと同様の作用となるので考えないものとする。
【００４７】
従って、Highの期間を長くしたい場合には、P型トランジスタのトランジスタサイズをより小さくするか、または、N型トランジスタのトランジスタサイズをより大きくすればよいので、DUTY計測部３２は、現在の状態が状態Ａである場合には状態Ｃに、現在の状態が状態Ｂである場合には状態ＡになるようにスイッチSW１またはSW２を制御する。
【００４８】
また、Highの期間を短く（Lowの期間を長く）したい場合には、P型トランジスタのトランジスタサイズを大きくするか、または、N型トランジスタのトランジスタサイズを小さくすればよいので、DUTY計測部３２は、現在の状態が状態Ａである場合には状態Ｂに、現在の状態が状態Ｃである場合には状態ＡになるようにスイッチSW１またはSW２を制御する。
【００４９】
以上のようにして、DUTY調整回路３３は、DUTY計測部３２により計測されたクロック信号のDUTY比に基づいて、DAC２およびカウンタ４に供給されるクロック信号が５０％となるようにクロック信号のDUTY比を調整した後、出力する。
【００５０】
次に、図８のフローチャートを参照して、CMOSイメージセンサ２１によるクロックDUTY調整処理について説明する。なお、図８では、画素データのLSBが１である回数をカウントするものとする。
【００５１】
初めに、ステップＳ１において、DUTY計測領域判定部３１は、カウンタ４から出力された画素データがDUTY計測領域４４の画素データであるかを判定する。ステップＳ１では、カウンタ４から出力された画素データがDUTY計測領域４４の画素データであると判定されるまで、同様の処理が繰り返される。
【００５２】
そして、ステップＳ１で、カウンタ４から出力された画素データがDUTY計測領域４４の画素データであると判定された場合、DUTY計測領域判定部３１は、DUTY比を計測するタイミングであることを表す制御信号をDUTY計測部３２に供給し、ステップＳ２において、DUTY計測部３２は、画素データのLSBが１である回数をカウントする。即ち、DUTY計測部３２は、カウンタ４から出力された画素データのLSBが１である場合にはカウント値を１だけ増やし、０である場合にはカウント値をそのままとする。
【００５３】
ステップＳ３において、DUTY計測部３２は、画素データのLSBを所定回数確認したかを判定する。ステップＳ３で、まだ所定回数確認していないと判定された場合、処理はステップＳ１に戻り、それ以降の処理が繰り返し実行される。
【００５４】
一方、ステップＳ３で、所定回数確認したと判定された場合、処理はステップＳ４に進み、DUTY計測部３２は、集計した画素データのLSBの１の回数から、DUTY比を計算する。
【００５５】
そして、ステップＳ５において、DUTY計測部３２は、計算されたDUTY比が５０±α％の範囲内、５０±α％よりも大、または、５０±α％よりも小、のいずれであるかを判定する。
【００５６】
ステップＳ５で、計算されたDUTY比が５０±α％の範囲内であると判定された場合、処理は終了する。即ち、DUTY計測部３２は特に制御の変更は行わない。
【００５７】
一方、ステップＳ５で、計算されたDUTY比が５０±α％よりも大であると判定された場合、処理はステップＳ６に進み、DUTY計測部３２は、クロック信号のLowの期間を延ばすまたはHighの期間を縮めるように、DUTY調整回路３３を制御する。即ち、DUTY計測部３２は、現在のトランジスタサイズの状態が、状態Ａである場合には状態Ｂに、状態Ｃである場合には状態Ａになるように、DUTY調整回路３３のスイッチSW１またはSW２を制御して、処理を終了する。
【００５８】
また、ステップＳ５で、計算されたDUTY比が５０±α％よりも小であると判定された場合、処理はステップＳ７に進み、DUTY計測部３２は、クロック信号のHighの期間を延ばすまたはLowの期間を縮めるように、DUTY調整回路３３を制御する。即ち、DUTY計測部３２は、現在のトランジスタサイズの状態が、状態Ａである場合には状態Ｃに、状態Ｂである場合には状態Ａになるように、DUTY調整回路３３のスイッチSW１またはSW２を制御して、処理を終了する。
【００５９】
以上のように、クロックDUTY調整処理によれば、スイッチSW１およびSW２を制御してP型およびN型トランジスタのトランジスタサイズを変更することでクロック信号のスルーレートを変えることにより、PLL回路５が生成するクロック信号のDUTY比のばらつきを抑制することができる。そして、PLL回路５が生成するクロック信号のDUTY比のばらつきがなくなることで、カウンタ４における画素データのLSBの０および１の確率は同一（５０％）となる。従って、アナログの画像信号をAD変換する際の量子化誤差を低減することができ、また、量子化誤差に起因する歩留まり改善に貢献することができる。
【００６０】
このクロックDUTY調整処理を、図４のCMOSイメージセンサ２１の電源が投入されたときに開始し、常時実行することで、CMOSイメージセンサ２１の電源投入時の、PLL回路５の固体ばらつきによるDUTY比の変動と、経時的な温度または電圧の変動によるDUTY比の変動の両方を抑制（調整）することができる。
【００６１】
なお、CMOSイメージセンサ２１の外部からの、クロックDUTY調整処理をオンオフさせる制御信号の入力を受け付けて、その制御信号によって、クロックDUTY調整処理を実行することが指令されている場合のみ、図８の処理を実行するようにさせることも可能である。
【００６２】
上述した例では、図６のDUTY調整回路３３において、１個のP型トランジスタおよびN型トランジスタをオンオフできる構成とし、トランジスタサイズを変更可能としたが、２個以上のP型トランジスタおよびN型トランジスタをオンオフできる構成とすることも可能である。オンオフできるP型トランジスタおよびN型トランジスタの個数を増加した場合、調整可能なDUTY比の幅（最大値と最小値からなる値）を広くしたり、DUTY比の分解能を上げることができる。
【００６３】
また、インバータ５１のオンオフさせるMOSトランジスタのトランジスタサイズは、オンオフさせないMOSトランジスタのトランジスタサイズと同一としたが、異なるトランジスタサイズとしてもよい。
【００６４】
図９は、図４のCMOSイメージセンサ２１を採用した撮像装置１２０の構成例を示すブロック図である。なお、撮像装置１２０は、静止画を撮像するもの、動画を撮像するもの、または、その両方を撮像するもののいずれでもよい。
【００６５】
撮像装置１２０は、ズーム光学系を含むレンズ１２１、図４のCMOSイメージセンサ２１を採用しているイメージセンサ部１２２、信号処理部１２３、表示部１２４、コーデック処理部１２５、媒体記録部１２６、コントローラ１２７、マスタCLK発生部１２８、および操作入力部１２９により構成される。
【００６６】
イメージセンサ部１２２は、コントローラ１２７からの制御信号に基づいて、撮像して得られた撮像信号（１３ビットの画素データに対応する信号）を信号処理部１２３に供給する。
【００６７】
信号処理部１２３は、供給される撮像信号に対して、ホワイトバランス処理、ガンマ補正処理、色分離処理等の所定の信号処理を施し、表示部１２４およびコーデック処理部１２５に供給する。なお、信号処理部１２３は、表示部１２４とコーデック処理部１２５のそれぞれに対して独立して信号処理を施すことが可能である。
【００６８】
表示部１２４は、例えば、LCD（Liquid Crystal Display）等で構成され、信号処理部１２３からの撮像信号を画像として表示する。コーデック処理部１２５は、信号処理部１２３からの撮像信号を所定の圧縮方式により圧縮し、媒体記録部１２６に供給する。媒体記録部１２６は、コントローラ１２７の制御に基づいて、信号処理部１２３からの撮像信号を、例えば、半導体メモリ、磁気ディスク、光磁気ディスク、光ディスクなどの記録媒体に記憶する。この記録媒体は、撮像装置１２０に対して着脱可能なようになされていても良い。
【００６９】
コントローラ１２７は、操作入力部１２９により入力されたユーザの操作入力に基づいて、イメージセンサ部１２２、信号処理部１２３、表示部１２４、コーデック処理部１２５、媒体記録部１２６、およびマスタCLK発生部１２８を制御する。
【００７０】
マスタCLK発生部１２８は、メインクロック信号を発生し、イメージセンサ部１２２に供給する。操作入力部１２９は、撮像を指令するシャッタボタンをはじめとして、例えば、ジョグダイヤル、キー、レバー、ボタン、またはタッチパネルなどにより構成され、ユーザによる操作に対応する操作信号をコントローラ１２７に供給する。
【００７１】
以上のように構成される撮像装置１２０においても、イメージセンサ部１２２に図４のCMOSイメージセンサ２１を採用しているので、撮像で得られるアナログの画像信号をAD変換する際の量子化誤差を低減することができる。
【００７２】
本明細書において、フローチャートに記述されたステップは、記載された順序に沿って時系列的に行われる処理はもちろん、必ずしも時系列的に処理されなくとも、並列的あるいは個別に実行される処理をも含むものである。
【００７３】
本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。
【図面の簡単な説明】
【００７４】
【図１】従来のカラムAD変換方式搭載のCMOSイメージセンサの簡単な構成例を示すブロック図である。
【図２】従来の問題を説明する図である。
【図３】従来の問題を説明する図である。
【図４】本発明を適用したCMOSイメージセンサの一実施の形態の構成例を示すブロック図である。
【図５】DUTY計測領域を説明する図である。
【図６】DUTY調整回路の詳細な構成例を示す図である。
【図７】トランジスタサイズの変更によるDUTY比の変化について説明する図である。
【図８】クロックDUTY調整処理を説明するフローチャートである。
【図９】本発明を適用した撮像装置の一実施の形態の構成例を示すブロック図である。
【符号の説明】
【００７５】
２  DAC，  ４  カウンタ，  ５  PLL回路，  ２１  CMOSイメージセンサ，  ３１  DUTY計測領域判定部，  ３２  DUTY計測部，  ３３  DUTY調整回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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