(57)【要約】【課題】テスト用のデータパターンとメモリセルアレイから読み出したデータとの比較結果を出力するテスト時間を短縮する半導体記憶装置を提供する。【解決手段】本発明の一実施の形態に係る半導体記憶装置は、複数のメモリセルを有するメモリセルアレイと、所定のピン数を有する第１のインターフェイス部と、前記第１のインターフェイス部より少ないピン数を有する第２のインターフェイス部と、外部から入力されたデータパターンを格納するデータパターンラッチ部と、前記データパターンラッチ部から入力されたデータパターンと前記メモリセルアレイから読み出されたデータを比較する比較部と、前記第２のインターフェイス部に設けられて前記比較部の比較結果を出力する比較結果出力部と、を備える。【選択図】図１１
2009099202.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルを有するメモリセルアレイと、
所定のピン数を有する第１のインターフェイス部と、
前記第１のインターフェイス部より少ないピン数を有する第２のインターフェイス部と、
外部から入力されたデータパターンを格納するデータパターンラッチ部と、
前記データパターンラッチ部から入力されたデータパターンと前記メモリセルアレイから読み出されたデータを比較する比較部と、
前記第２のインターフェイス部に設けられて前記比較部の比較結果を出力する比較結果出力部と、
を備えることを特徴とする半導体記憶装置。
【請求項２】
前記比較部は、前記データパターンラッチ部に格納されたデータパターンと前記メモリセルアレイから読み出されたデータとの比較を、外部から入力されるクロック信号に同期したタイミングで順次行い、
前記比較結果出力部は、前記比較部から順次出力される前記比較結果を時分割で出力することを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記データパターンラッチ部は、複数の異なるデータパターンを格納し、該複数の異なるデータパターンを所定のタイミングで順次前記比較部に入力し、
前記比較部は、前記データパターンラッチ部から順次入力されるデータパターンと前記メモリセルアレイから順次読み出されるデータを比較することを特徴とする請求項１又は２記載の半導体記憶装置。
【請求項４】
前記比較部から出力される比較結果を記憶する比較結果記憶部を更に備え、
前記比較部は、前記データパターンと前記データを比較して一致しない場合に比較結果として不一致情報を出力し、
前記比較結果記憶部は、前記比較部から出力される不一致情報を記憶し、
前記比較結果出力部は、前記比較結果記憶部に記憶された前記不一致情報を時分割で出力することを特徴とする請求項１乃至３のいずれか１項に記載の半導体記憶装置。
【請求項５】
前記メモリセルアレイから読み出される複数のデータに含まれる不良ビット数に基づいて、前記データパターンラッチ部から入力されるデータパターンの反転・変更の要否を判定する反転・変更判定部と、
前記反転・変更判定部により反転・変更する必要が有ると判定された場合に、前記データパターンラッチ部から入力されるデータパターンを反転・変更する反転・変更部と、
前記比較部は、前記データパターンラッチ部から順次入力されるデータパターンと前記メモリセルアレイから順次読み出される複数のデータを比較することを特徴とする請求項１乃至４のいずれか１項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特にテスト用インターフェイスを備えた半導体記憶装置に関する。
【背景技術】
【０００２】
下記特許文献１には、データの入力及び出力を示す動作モード指示信号に応答してファーストイン・ファーストアウト回路のデータの書込及び読出を制御するための制御回路を備えるロジック混載メモリ用テストインターフェイス回路が開示されている。
【０００３】
なお、上記特許文献１において開示されたインターフェイス回路では、データの入力及び出力を示す動作モード指示信号に応答してテストデータの書込及び読出をファーストイン・ファーストアウト回路に対して制御するだけであり、テスト用のデータ自体をインターフェイス回路に記憶してテスト動作を行う技術については開示されていない。
【特許文献１】特開２００１−１８４８９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、予め記憶したテスト用のデータパターンとメモリセルアレイから読み出したデータを比較して比較結果を出力するインターフェイス部を備えて、テスト時間を短縮することができる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
本発明の一実施の形態に係る半導体記憶装置は、複数のメモリセルを有するメモリセルアレイと、所定のピン数を有する第１のインターフェイス部と、前記第１のインターフェイス部より少ないピン数を有する第２のインターフェイス部と、外部から入力されたデータパターンを格納するデータパターンラッチ部と、前記データパターンラッチ部から入力されたデータパターンと前記メモリセルアレイから読み出されたデータを比較する比較部と、前記第２のインターフェイス部に設けられて前記比較部の比較結果を出力する比較結果出力部と、を備える。
【発明の効果】
【０００６】
本発明よれば、テスト用のデータパターンとメモリセルアレイから読み出したデータとの比較結果を出力するテスト時間を短縮する半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【０００７】
（半導体記憶装置のテストの概要）
まず、半導体記憶装置のテストの概要について説明する。ここでは、半導体記憶装置としてＮＡＮＤ型フラッシュメモリの例について説明する。
【０００８】
図１は、ＮＡＮＤ型フラッシュメモリをテストするテストシステム１の概略構成を示す図である。テストシステム１は、テスタ２とテストボード３を備える。テスタ２は、テストボード３に接続される複数のＮＡＮＤ型フラッシュメモリチップ（図示せず）に対して出荷前の動作テストを行うための装置である。テスタ２とテストボード３は、テスト用の各種信号（電源電圧、Ｉ／Ｏコマンド、制御コマンド、テストデータ及び応答信号等）を送受信するためのケーブル４により接続されている。
【０００９】
テスタ２は、ＮＡＮＤ型フラッシュメモリチップの仕様に基づくテストプログラムを格納し、このテストプログラムに基づいてテストボード３上の複数のＮＡＮＤ型フラッシュメモリチップに各種信号（電源電圧、Ｉ／Ｏコマンド、制御コマンド及びテストデータ等）を供給して動作テスト（書込、読出、消去等）を実行する。そして、テスタ２は、各ＮＡＮＤ型フラッシュメモリチップから動作テスト結果の応答信号（読出データの比較結果等）を受信し、各ＮＡＮＤ型フラッシュメモリチップが正常か不良かを明示する。
【００１０】
テストボード３は、複数のＮＡＮＤ型フラッシュメモリチップを着脱可能に接続するための複数のピン（図示せず）が設けられている。これらのピンは、上記ケーブル４を介してテスタ２から供給される各種信号（電源電圧、Ｉ／Ｏコマンド、制御コマンド及びテストデータ等）が入力されるとともに、各ＮＡＮＤ型フラッシュメモリチップから応答信号が出力される。
【００１１】
図２は、上記テストボード３に接続されるＮＡＮＤ型フラッシュメモリチップ１０内部の要部構成を示すブロック図である。ＮＡＮＤ型フラッシュメモリチップ１０は、制御パッド１１と、入出力パッド１２と、入出力バッファ１３と、コマンドバッファ１４と、制御回路１５と、電圧生成回路１６と、アドレスバッファ１７と、ローデコーダ１８と、カラムデコーダ１９と、センスアンプ２０と、パワーオンリセット回路２２と、を備える。図中の入出力バッファ１３、コマンドバッファ１４、アドレスバッファ１７及びカラムデコーダ１９は、データバス２３により相互に接続されている。
【００１２】
制御パッド１１は、後述する各種制御コマンドを外部のホスト装置や上記テスタ２から受信するためのパッドである。入出力パッド１２は、後述する複数のＩ／Ｏパッドから構成され、後述する８ビット単位のデータを入出力するためのパッドである。
【００１３】
入出力バッファ１３は、制御パッド１１から入力される各種制御コマンドと、入出力パッド１２から入力されるデータ、又は、カラムデコーダ１９から入力されるデータ等を保持し、保持した制御コマンドやデータをＮＡＮＤ型フラッシュメモリチップ１０内部の動作に応じて入力し、保持したデータを外部のホスト装置や上記テスタ２の動作に応じて出力する。
【００１４】
コマンドバッファ１４は、制御パッド１１から入力される各種制御コマンドを保持し、保持した各種制御コマンドを制御回路１５に出力する。また、コマンドバッファ１４は、入出力バッファ１３から入力されるデータを保持し、保持したデータを制御回路１５に出力する。
【００１５】
制御回路１５は、動作モードに応じてコマンドバッファ１４から入力される各種制御コマンドに基づいて、データ読み出し、データ書き込み及びデータ消去のシーケンス制御等を行う。また、制御回路１５は、各種動作モードに必要な電圧を生成するための制御信号を電圧生成回路１６に出力する。さらに、制御回路１５は、パワーオンリセット回路２２から入力されるパワーオンリセットコマンドに基づいてリセット信号をＮＡＮＤ型フラッシュメモリチップ１０内の各部をリセットする。
【００１６】
電圧生成回路１６は、動作モードに応じて種々の電圧Ｖｐｐ（書き込み電圧、ベリファイ電圧、書き込みパス電圧、読み出し電圧等）を生成してローデコーダ１８及びセンスアンプ２０に供給する回路である。この電圧生成回路１６は、制御回路１５により制御される。
【００１７】
アドレスバッファ１７は、入出力バッファ１３から入力されるアドレスデータを記憶して、ローアドレスをローデコーダ１８に出力し、カラムアドレスをカラムデコーダ１９に出力する。
【００１８】
ローデコーダ１８は、アドレスバッファ１７から入力されたローアドレスに基づいてメモリセルアレイ２１のワード線の選択とワード線の駆動を行う。
【００１９】
カラムデコーダ１９は、アドレスバッファ１７から入力されたカラムアドレスに基づいてセンスアンプ２０とデータバスを接続し、センスアンプ２０のラッチ回路への書き込みデータの入力、センスアンプ２０のラッチ回路から読み出すデータを出力するカラムアドレスを選択する。
【００２０】
センスアンプ２０は、データ入力時、入出力バッファ１３から入力されるデータをローデコーダ１８及びカラムデコーダ１９により選択されたメモリセルアレイ２１内の不揮発性メモリセルに書き込む。また、センスアンプ２０は、データ出力時、ローデコーダ１８及びカラムデコーダ１９により選択されたメモリセルアレイ２１内の不揮発性メモリセル（図示せず）に記憶されたデータを読み出して入出力バッファ１３に出力する。
【００２１】
メモリセルアレイ２１は、複数のＮＡＮＤセルユニット（図示せず）を配列して構成される。各ＮＡＮＤセルユニットは、複数個の電気的に書き換え可能な不揮発性メモリセルと、その両端をそれぞれビット線とソース線に接続するための選択ゲートトランジスタを有する。不揮発性メモリセルの制御ゲートは、それぞれ異なるワード線に接続される。選択ゲートトランジスタのゲートは、ワード線と並行する選択ゲート線に接続される。ワード線を共有するＮＡＮＤセルユニットの集合は、データ消去の単位となるメモリブロックを構成する。このメモリブロックは、メモリセルアレイ２１内に複数含まれる。
【００２２】
パワーオンリセット回路２２は、外部のホスト装置や上記テスタ２からの供給電源がオンされた場合にパワーオンリセットコマンドを制御回路１５に出力する回路である。
【００２３】
次に、図２に示したＮＡＮＤ型フラッシュメモリチップ１０内部の入出力関連の構成について図３を参照して説明する。
【００２４】
制御パッド１１は、制御コマンドとしてチップイネーブル／ＣＥと、ライトイネーブル／ＷＥと、リードイネーブル／ＲＥと、コマンドラッチイネーブルＣＬＥと、アドレスラッチイネーブルＡＬＥとを各々入力するパッド１１ａ〜１１ｅを有する。また、パッド１１ａ〜１１ｅと入出力バッファ１３、コマンドバッファ１４及びアドレスバッファ１７の間には入力バッファ３２ａ〜３２ｅが接続されている。入出力パッド１２は、８ビット単位のデータを入出力するＩ／Ｏ０〜Ｉ／Ｏ７パッド１２ａ〜１２ｈを有する。電源パッド３１は、電源電圧ＶＣＣを入力するパッド３１ａと、電源電圧ＶＳＳを入力するパッド３１ｂを有する。
【００２５】
なお、図３では、８ビット単位のデータを入出力する場合を例示しているが、１６ビット単位のデータが入出力される場合もある。このような８ビット単位のデータをパラレルに入出力して行うテストモードのことを、以下の実施の形態では「×８モード」と呼ぶことにする。チップイネーブル／ＣＥは、ＮＡＮＤ型フラッシュメモリチップ１０の活性化・非活性化を制御するコマンドである。チップイネーブル／ＣＥが非活性化（“Ｈｉ”状態）を示している場合は、他の制御コマンドは入力されない。ライトイネーブル／ＷＥは、ＮＡＮＤ型フラッシュメモリチップ１０に対するデータ入力時（データ書込時）の動作タイミングを設定するクロック信号として用いられる。リードイネーブル／ＲＥは、ＮＡＮＤ型フラッシュメモリチップ１０からのデータ出力時（データ読出時）の動作タイミングを設定するクロック信号として用いられる。コマンドラッチイネーブルＣＬＥは、ＮＡＮＤ型フラッシュメモリチップ１０内への制御コマンドの取り込みを制御する信号である。コマンドラッチイネーブルＣＬＥが“Ｈｉ”状態の時に、ＩＯピンから入力された入力データを制御コマンドと認識してＮＡＮＤ型フラッシュメモリチップ１０内に取り込む。アドレスラッチイネーブルＡＬＥは、ＮＡＮＤ型フラッシュメモリチップ１０内へのアドレスデータの取り込みを制御する信号である。アドレスラッチイネーブルＡＬＥが“Ｈｉ”状態の時に、ＩＯピンから入力された入力データをアドレスデータと認識してＮＡＮＤ型フラッシュメモリチップ１０内に取り込む。
【００２６】
図４は、制御パッド１１に入力される制御コマンドと、入出力パッド１２に入力されるデータコードの各入力波形の一例を示す図である。図４において、（ａ）はチップイネーブル／ＣＥの入力波形、（ｂ）はコマンドラッチイネーブルＣＬＥの入力波形、（ｃ）はアドレスラッチイネーブルＡＬＥの入力波形、（ｄ）はライトイネーブル／ＷＥの入力波形、（ｅ）はリードイネーブル／ＲＥの入力波形、（ｆ）はＩ／Ｏ０〜Ｉ／Ｏ７パッド１２ａ〜１２ｈに入力されるデータの各入力波形の一例を示す。
【００２７】
図４に示すコマンド入力の期間Ｔ１おいて、チップイネーブル／ＣＥが“Ｌｏｗ”状態、コマンドラッチイネーブルＣＬＥが“Ｈｉｇｈ”状態、ＩＯピンにデータが入力された状態の時に、ライトイネーブル／ＷＥ（“Ｌｏｗ”）が入力されると、ＩＯピンのデータがコマンドデータと認識されてＮＡＮＤ型フラッシュメモリチップ１０内に取り込まれる。
【００２８】
次いで、図４に示すアドレス入力の期間Ｔ２において、チップイネーブル／ＣＥが“Ｌｏｗ”状態、アドレスラッチイネーブルＡＬＥが“Ｈｉｇｈ”状態、ＩＯピンにデータが入力された状態の時に、ライトイネーブル／ＷＥ（“Ｌｏｗ”）が入力されると、ＩＯピンのデータがアドレスデータと認識されてＮＡＮＤ型フラッシュメモリチップ１０内に取り込まれる。
【００２９】
次いで、図４に示すデータ入力の期間Ｔ３において、チップイネーブル／ＣＥが“Ｌｏｗ”状態、コマンドラッチイネーブルＣＬＥ及びアドレスラッチイネーブルＡＬＥが“Ｌｏｗ”状態、Ｉ／Ｏ０〜Ｉ／Ｏ７パッド１２ａ〜１２ｈにデータが入力された状態の時に、ライトイネーブル／ＷＥ（“Ｌｏｗ”）が入力されると、データがＮＡＮＤ型フラッシュメモリチップ１０内に取り込まれる。入力されたデータが取り込まれるラッチ回路は、データ入力前に入力されたコマンドの動作モードにより制御される。
【００３０】
また、図４に示すデータ入力の期間Ｔ４において、チップイネーブル／ＣＥが“Ｌｏｗ”状態、ライトイネーブル／ＷＥが“Ｌｏｗ”状態の時に、リードイネーブル／ＲＥ（“Ｌｏｗ”）が入力されると、データがＮＡＮＤ型フラッシュメモリチップ１０からデータが出力される。この状態もデータ入力と同様に、データ入力前のコマンドの動作モードにより制御される。
【００３１】
上記のように、ＮＡＮＤ型フラッシュメモリチップ１０の場合、電源パッド３１が２個、入出力パッド１２が８個、制御パッド１１が５個の計１５個のパッドを用いてコマンド入力、アドレス入力、データ入力及びデータ出力が行わる。ＮＡＮＤ型フラッシュメモリチップ１０では、テスタ２から入力されるコマンド入力により制御信号が生成され、図４に示した各動作の組み合わせによってデータ書込動作、データ読出動作、消去動作の各テストが実行される。
【００３２】
また、上記のように、ＮＡＮＤ型フラッシュメモリチップ１０には計１５個のパッドが設けられているため、例えば、図５に示すような２０個のＮＡＮＤ型フラッシュメモリチップ１０を同時にテスト可能なテストボード３とした場合、入出力パッド１２が８個と制御パッド１１が５個の計１３個の各パッドに対応するテストピンが必要になる。すなわち、テストボード３では、１３ピン×２０チップ＝２６０ピンが必要となるため、テスト時間の短縮は図れるもののテスタ２のコストを上昇させることになる。なお、図中の各ＮＡＮＤ型フラッシュメモリチップ１０のパッド配置は、テストボード３との接続関係を模式的に例示したものであり、図３に示したパッド数と必ずしも一致するものではない。
【００３３】
以下、本発明の実施の形態を、図面を参照しつつ、説明する。実施の形態に係る半導体記憶装置はここではＮＡＮＤ型フラッシュメモリチップを例に取って説明する。なお、実施の形態において、同一構成要素には同一符号を付け、実施の形態の間において重複する説明は省略する。
【００３４】
（第１の実施の形態）
本発明の第１の実施の形態は、ＮＡＮＤ型フラッシュメモリチップ内にテスト用のパッドを有するテスト用インターフェイスを設けて、テストボード３のピン数を削減する例について説明する。
【００３５】
図６は、第１の実施の形態に係るＮＡＮＤ型フラッシュメモリチップ１０内部の入出力関連の構成を示す図である。なお、図６において、図３に示した入出力関連の構成と同一の構成部分には同一符号を付している。
【００３６】
図６では、テスタ２との間でテストに関わるコマンドを授受するテストパッド４１を設けている。このテストパッド４１は、テスト用のデータを入出力するＴＩＯパッド４１ａと、テスト用のクロック信号を入力するＴＣＬＫｎパッド４１ｂと、テストモード信号を入力するＴＭＯＤＥパッド４１ｃと、を有する。テストパッド４１の後段には、入力バッファ４２ａ〜４２ｃとテスト用インターフェイス４３が接続される。
【００３７】
テスト用インターフェイス４３は、制御パッド１１の各入力ラインに接続されたテスト信号切替回路４４ａ〜４４ｅをテスト信号ＴＥＳＴにより切り替え制御して、入力バッファ３２ａ〜３２ｅの後段の各入力ラインを入出力バッファ１３、コマンドバッファ１４及びアドレスバッファ１７に接続し、又は、テストパッド４１側の各入力ラインを入出力バッファ１３、コマンドバッファ１４及びアドレスバッファ１７に接続する。テスト用インターフェイス４３は、ＴＭＯＤＥパッド４１ｃからテストモード信号が入力された場合、テスト信号ＴＥＳＴによりテスト信号切替回路４４ａ〜４４ｅを切り替え制御して、テストパッド４１側の各入力ラインを入出力バッファ１３、コマンドバッファ１４及びアドレスバッファ１７に接続する。
【００３８】
テストパッド４１から入力バッファ４２ａ〜４２ｃを介して入力されるデータ及びクロック信号は、テスト用インターフェイス４３によりテスト信号切替回路４４ａ〜４４ｅを介して入出力バッファ１３、コマンドバッファ１４及びアドレスバッファ１７に各々入力される。また、テスト用インターフェイス４３は、入出力バッファ１３からテスト信号切替回路４４ａを介して入力されるデータをＴＩＯパッド４１ａに出力する。
【００３９】
テストパッド４１及びテスト用インターフェイス４３は、テスタ２から１ビット単位のデータをシリアルに入出力してテストを行うインターフェイス部（第２のイーターフェイス部）として設けている。このように１ビット単位のデータをシリアルに入出力してテストを行うテストモードのことを、第１の実施の形態及び後述する実施の形態では「×１モード」と呼ぶことにする。したがって、本第１の実施の形態に係るＮＡＮＤ型フラッシュメモリチップ１０では、テスト用のパッドは３個であり、上記図３に示したパッド数１５個に比べてテストボード３と接続するパッド数を大幅に削減することが可能である。
【００４０】
テスト用のパッドを設けたＮＡＮＤ型フラッシュメモリチップ１０を接続するテストボード３を図７に例示する。図７に示すテストボード３は、２０個のＮＡＮＤ型フラッシュメモリチップ１０を接続するピンを有する。このテストボード３のピン数は、３ピン×２０チップ＝６０ピンとなる。したがって、テストボード３のピン数は、上記図５に示したテストボード３のピン数２６０ピンに比べて大幅に削減することができる。その結果、テスタ２のコストを低減することが可能になる。
【００４１】
本第１の実施の形態に係るＮＡＮＤ型フラッシュメモリチップ１０おいて実行される「×１モード」について、図８及び図９を参照して説明する。図８は、「×１モード」におけるデーコード入力時とデータコード出力時の各データフォーマットの一例を示す図である。図９は、「×１モード」においてコマンド００ｈを入力する場合とデータ出力の場合の各波形の一例を示す図である。
【００４２】
図８（ａ）に示すデータコード入力時、図８（ｂ）に示すデータコード出力時の各データフォーマットは、共にクロック信号ＴＣＬＫｎが１１回カウントされる期間、すなわち、１１ビットを一塊のデータコードとして処理するフォーマットであることを示している。
【００４３】
データコード入力時は、１１ビットのうち、図中の左端部に示す最初の１ビットは「Ｓｔａｒｔ  Ｂｉｔ」（“Ｈｉｇｈ”固定）、次の１ビットは「Ｉｎｔｅｒｆａｃｅ  Ｂｉｔ」、次の８ビットは「Ｄａｔａ  Ｃｏｄｅ」、次の１ビットは「Ｄｕｍｍｙ  Ｂｉｔ」として構成される。ＮＡＮＤ型フラッシュメモリチップ１０は、データコード入力時は、「Ｓｔａｒｔ  Ｂｉｔ」（“Ｈｉｇｈ”固定）が入力されると、１１クロック分を一塊の入力データとして認識する。
【００４４】
また、ＮＡＮＤ型フラッシュメモリチップ１０は、「Ｉｎｔｅｒｆａｃｅ  Ｂｉｔ」が“Ｈｉｇｈ”か“Ｌｏｗ”かによって、次に入力される「Ｄａｔａ  Ｃｏｄｅ」の解釈が異なる。図８（ａ）に示す「Ｄａｔａ  Ｃｏｄｅ」の例では、Ｉ／Ｏ０〜Ｉ／Ｏ７ビット毎に異なるデータが割り当てられている。図示する例では、「Ｉｎｔｅｒｆａｃｅ  Ｂｉｔ」が“Ｈｉｇｈ”の時に、８ビット構成の「Ｄａｔａ  Ｃｏｄｅ」に含まれるＩ／Ｏ０〜Ｉ／Ｏ７ビット毎に異なるコマンドが割当てられている場合を示している。Ｉ／Ｏ０ビットにはチップイネーブルＣＥｎ、Ｉ／Ｏ１ビットにはコマンドラッチイネーブルＣＬＥ、Ｉ／Ｏ２ビットにはアドレスラッチイネーブルＡＬＥ、Ｉ／Ｏ３ビットにはリードイネーブル、Ｉ／Ｏ４ビット〜Ｉ／Ｏ６ビットには他のコマンドＡＢＣ、ＣＤＥ、ＦＧＨがそれぞれ割り当てられている。Ｉ／Ｏ７ビットは未定義である。
【００４５】
データコード出力時は、１１ビットのうち、図中の左端部に示す最初の１ビットは「Ｓｔａｒｔ  Ｂｉｔ」（“Ｈｉｇｈ”固定）、次の１ビットは「Ｉｎｔｅｒｆａｃｅ  Ｂｉｔ」、次の１ビットは「Ｄｕｍｍｙ  Ｂｉｔ」、次の８ビットは「Ｄａｔａ  Ｃｏｄｅ」として構成される。
【００４６】
図８（ａ）に示したデータフォーマットに基づいてコマンド００ｈが入力される場合の波形について図９（ａ）を参照して説明する。
【００４７】
図９（ａ）に例示する波形では、１１ビット構成のデータコードが２回入力される。１回目のデータコード入力では、「Ｉｎｔｅｒｆａｃｅ  Ｂｉｔ」＝“Ｈｉｇｈ”、／ＣＥ＝“Ｌｏｗ”、ＣＬＥ＝“Ｈｉｇｈ”とする。この「Ｉｎｔｅｒｆａｃｅ  Ｂｉｔ」に設定したコマンドは、１１ビット目の「Ｄｕｍｍｙ  Ｂｉｔ」が入力されることでＮＡＮＤ型フラッシュメモリチップ１０内部に／ＣＥ＝“Ｌｏｗ”、ＣＬＥ＝“Ｈｉｇｈ”の状態が設定される。また、２回目のデータコード入力では、「Ｉｎｔｅｒｆａｃｅ  Ｂｉｔ」＝“Ｌｏｗ”として“００”データを入力し、１１ビット目の「Ｄｕｍｍｙ  Ｂｉｔ」が入力されることでＮＡＮＤ型フラッシュメモリチップ１０内部のデータバスに印加される。
【００４８】
データコード出力時のデータフォーマットは、データコード入力時のデータフォーマットと異なる。データコードを入力状態にするか出力状態にするかは、図９（ｂ）に示すようにインターフェイスコマンド、すなわち、「Ｉｎｔｅｒｆａｃｅ  Ｂｉｔ」内のリードイネーブルＲＥビットを“Ｈｉｇｈ”に設定することで、次の１１ビットで入力されるデータコードをデータ出力状態とすることがＮＡＮＤ型フラッシュメモリチップ１０内部で解釈される。
【００４９】
データコード出力時のデータフォーマットは、図８（ｂ）に示すように、「Ｓｔａｒｔ  Ｂｉｔ」（１ビット、“Ｈｉｇｈ”固定）、「Ｉｎｔｅｒｆａｃｅ  Ｂｉｔ」（１ビット）、「Ｄｕｍｍｙ  Ｂｉｔ」（１ビット）、「Ｄａｔａ  Ｃｏｄｅ」（８ビット）により構成される。データコード出力時の入力波形は、図９（ｂ）に示すように、１回目の１１ビットのデータコード入力時に「Ｉｎｔｅｒｆａｃｅ  Ｂｉｔ」内のリードイネーブルＲＥビットを“Ｈｉｇｈ”に設定することで、ＮＡＮＤ型フラッシュメモリチップ１０により２回目の１１ビットの組からデータを出力させることができる。
【００５０】
次に、ＮＡＮＤ型フラッシュメモリチップ１０内のデータ入出力部の回路構成を図１０に示す。図中の太い線で示す部分は、８ビット幅のデータバス５１である。なお、データバス５１は８ビット幅に限るものではない。データ入出力部５０は、ＩＯバスセレクタ５２と、×８出力バッファ５３と、×１モードデータ出力部５４と、を有する。
【００５１】
ＩＯバスセレクタ５２は、スイッチＳＷ１〜ＳＷ３を有する。ＩＯバスセレクタ５２は、外部のセンスアンプと接続されるバスＳＡＩＯ＿ＢＵＳ、チップＩＤレジスタと接続されるバスＩＤ＿ＢＵＳ、ステータスレジスタと接続されるバスＳＴＡＴＵＳ＿ＢＵＳをスイッチＳＷ１〜ＳＷ３により選択し、ＩＯバスＩＯ＿ＢＵＳに出力する。
【００５２】
×８出力バッファ５３は、テスト用インターフェイス４３からテスト信号切替回路４４ｃを介して入力されるリードイネーブル／ＲＥによるクロックに同期して８ビットのデータをＩ／ＯパッドＩ／Ｏ０〜Ｉ／Ｏ７に出力する。
【００５３】
×１モードデータ出力部５４は、×８ラッチ回路５４ａと、時分割回路５４ｂと、×１出力バッファ５４ｃと、を有する。
【００５４】
×８ラッチ回路５４ａは、テスト用インターフェイス４３からテスト信号切替回路４４ｃを介して入力されるＤｕｍｍｙ  Ｂｉｔによるクロックに同期してＩＯバスＩＯ＿ＢＵＳから入力される８ビットのデータをラッチする。
【００５５】
時分割回路５４ｂは、テスト用インターフェイス４３から入力されるＲＥＸ１信号により選択されるビットに基づいて、×８ラッチ回路５４ａにラッチされた８ビットのデータを１ビットずつ選択して１出力バッファ５４ｃに出力する。ＲＥＸ１信号は、上記１１ビット構成のうち４ビット目から１１ビット目のクロック信号／ＴＣＬＫから生成される。
【００５６】
したがって、図１０のデータ入出力部５０では、「×８モード」と「×１モード」において×８出力バッファ５３と×１モードデータ出力部５４を切り替えることにより、テストモードに対応して８ビットのパラレルデータを１ビットのシリアルデータとして出力することが可能である。その結果、複数のＮＡＮＤ型フラッシュメモリチップ１０を接続するテストボード３のピン数を大幅に削減し、テスタ２のコストを低減することが可能になる。
【００５７】
（第２の実施の形態）
本発明の第２の実施の形態は、ＮＡＮＤ型フラッシュメモリチップのテストピン数を削減しテスト時間を短縮する例を説明するものである。
【００５８】
図１１は、本発明の第２の実施の形態に係るＮＡＮＤ型フラッシュメモリチップ１０内のデータ入出力部６０の回路構成を示す図である。図１１に示すデータ入出力部６０おいて、図１０に示したデータ入出力部５０と同一の構成部分には同一符号を付しており、その構成説明は省略する。
【００５９】
×１モードデータ出力部６１は、×８ラッチ回路５４ａと、時分割回路５４ｂと、×１出力バッファ５４ｃと、データパターンラッチ回路６１ａと、比較器６１ｂと、を有する。
【００６０】
データパターンラッチ回路６１ａは、８ビット単位のテスト用のデータパターン（ａｌｌ０パターン“００”，ａｌｌ１パターン“ＦＦ”，チェッカーボードパターン“５５”“ＡＡ”等）をラッチする。テスト用のデータパターンは、ＮＡＮＤ型フラッシュメモリチップ１０をテスタ２によりテストする前にデータパターンラッチ回路６１ａに予め入力されてラッチされる。
【００６１】
比較器６１ｂは、×８ラッチ回路５４ａにラッチされた８ビットのデータとデータパターンラッチ回路６１ａにラッチされた８ビットのデータを比較し、その比較結果を示すフラグＦＬＧを×１出力バッファ５４ｃに出力する。比較器６１ｂは、８ビット全てのデータが一致した場合はフラグＦＬＧ＝０、８ビットのうち１ビットでも一致しない場合はフラグＦＬＧ＝１を出力する。比較器６１ｂは、テスト用インターフェイス４３からＲＥ＿ｃｏｍｐクロック信号の入力が開始されると、上記Ｉ／Ｏ０〜Ｉ／Ｏ７のサイクル毎に８ビットのデータ比較と比較結果であるフラグＦＬＧの出力を行う。
【００６２】
また、×８ラッチ回路５４ａでは、上記Ｄｕｍｍｙ  Ｂｉｔによるクロックから上記データコード内のＩ／Ｏ０〜Ｉ／Ｏ６によるクロックまでの８サイクルでＩＯバスＩＯ＿ＢＵＳから入力される８ビットのデータが順次ラッチされる。すなわち、×８ラッチ回路５４ａでは、８サイクルの間に８組の８ビットのデータが順次ラッチされる。
【００６３】
次に、第２の実施の形態に係るＮＡＮＤ型フラッシュメモリチップ１０内のデータ入出力部６０におけるテスト動作について図１２に示す波形の一例を参照して説明する。なお、図１２において、（ａ）はテストパッド４１に入力される信号の波形を示す図、（ｂ）は上記第１の実施の形態のテスト動作に係る信号の波形を示す図、（ｃ）は本第２の実施の形態のテスト動作に係る信号の波形を示す図である。
【００６４】
図１２において、期間Ｔ１として示すコマンド入力期間にテスタ２から入力される１１ビットの入力データにより、リードイネーブル／ＲＥ（“Ｈｉｇｈ”）が設定されているため、データ出力であることがＮＡＮＤ型フラッシュメモリチップ１０内部で解釈される。
【００６５】
次に、期間Ｔ２として示すデータ出力期間にテスタ２から入力される１１ビットのデータコード内のＤｕｍｍｙ  Ｂｉｔとデータコード内のＩ／Ｏ０〜Ｉ／Ｏ６によるクロックまでの８クロックでＩＯバスＩＯ＿ＢＵＳから入力される８ビットのデータが×８ラッチ回路５４ａにラッチされる。
【００６６】
この時、図１２（ｂ）に示す第１の実施の形態に係るテスト動作では、ＲＥＸ１＜７：０＞信号のクロックサイクルで時分割回路５４ｂから１ビットずつデータが×１出力バッファ５４ｃに出力される。すなわち、第１の実施の形態に係るテスト動作では、Ｄｕｍｍｙ  Ｂｉｔでラッチされた８ビットがパラレルに１ビットのシリアルデータとして×１出力バッファ５４ｃから出力される。このため、第１の実施の形態に係るデータ入出力部５０では、８ビットのパラレルデータのシリアルデータとして出力するために１１回のクロックが必要となり、長いテスト時間を要することになる。
【００６７】
図１２（ｂ）の動作に対して同図（ｃ）に示す本第２の実施の形態に係るテスト動作では、比較器６１ｂがテスト用インターフェイス４３からＲＥ＿ｃｏｍｐクロック信号の入力が開始されると、Ｉ／Ｏ０〜Ｉ／Ｏ７のクロック毎に８ビットのデータ比較（×８ラッチ回路５４ａにラッチされた８ビットのデータとデータパターンラッチ回路６１にラッチされた８ビットのデータとの比較）と比較結果であるフラグＦＬＧの出力を順次行う。このため、第２の実施の形態に係るデータ入出力部６０では、Ｉ／Ｏ０〜Ｉ／Ｏ７のサイクル毎に８ビットのデータ中にエラーが有るか否かを示す情報を出力することができ、テスト時間を短縮することが可能になる。すなわち、比較器６１ｂでは、図１３に示すようにＩ／Ｏ０〜Ｉ／Ｏ７の８サイクルの間に８ビットデータ×８個のデータ比較処理を実行することが可能になるとともに、その比較結果を示すフラグＦＬＧ×８を得ることができる。そして、図１３に示す１１ビット構成のクロックサイクルによりフラグＦＬＧ×８を含むシリアルデータを×１出力バッファ５４ｃから出力することが可能になる。
【００６８】
なお、図１２（ａ）に示すコマンド入力期間に入力されるデータフォーマットは、図９（ａ）に示したデータフォーマットとは異なる。本第２の実施の形態では、８サイクルで８倍のデータを出力するため、例えば、図８（ａ）に示したＩｎｔｅｒｆａｃｅ  Ｂｉｔ内のＩ／Ｏ７の未定義部分を利用する。すなわち、図１２（ａ）に示すデータフォーマットでは、Ｉｎｔｅｒｆａｃｅ  Ｂｉｔ内のＩ／Ｏ７に“Ｈｉｇｈ”とした場合に８倍出力モードをアサインする。このＩ／Ｏ７ビットの“Ｈｉｇｈ”設定が入力された場合に、ＮＡＮＤ型フラッシュメモリチップ１０が８倍出力モードであることを解釈し、上記８ビットのデータ比較と比較結果を出力するテストモードを実行することを実現する。
【００６９】
したがって、本第２の実施の形態に係るＮＡＮＤ型フラッシュメモリチップ１０では、テスト用のパッド数を削減し、テストボード３のピン数を大幅に削減してテスタ２のコストを低減するとともに、テスト時間の大幅な短縮を実現することが可能になる。
【００７０】
（第３の実施の形態）
本発明の第３の実施の形態は、ＮＡＮＤ型フラッシュメモリチップのテストピン数を削減するとともに、１６ビットのデータのテストを可能とし、テスト時間を短縮する例を説明するものである。
【００７１】
図１４は、本発明の第３の実施の形態に係るＮＡＮＤ型フラッシュメモリチップ１０内のデータ入出力部７０の回路構成を示す図である。図１４に示すデータ入出力部７０おいて、図１０に示したデータ入出力部５０と図１１に示したデータ入出力部６０と同一の構成部分には同一符号を付しており、その構成説明は省略する。
【００７２】
×１モードデータ出力部７１は、×８ラッチ回路５４ａと、時分割回路５４ｂと、×１出力バッファ５４ｃと、データパターン用シフトレジスタ７１ａと、比較器６１ｂと、を有する。
【００７３】
データパターン用シフトレジスタ７１ａは、２つの８ビットのデータパターンを格納し、シフトレジスタによって交互に２つの８ビットのデータパターンを比較器６１ａに出力する。
【００７４】
データパターン用シフトレジスタ７１ａを使用することにより、図１５に示すように１６ビット構成のある決まった２種類のデータパターンＡ，Ｂで比較し、その比較結果を出力することが可能になる。その結果、より複雑なデータパターンとの比較が可能になる。したがって、上記第２の実施の形態では、８ビットのデータパターンとの比較だけであったが、本第３の実施の形態では、１６ビット構成のデータパターンとの比較も可能となり、テスト時間の短縮も可能になる。ここでは、８ビット×２の例を示したが、８ビット×３、８ビット×４という応用も可能である。
【００７５】
（第４の実施の形態）
本発明の第４の実施の形態は、ＮＡＮＤ型フラッシュメモリチップのテストピン数を削減するとともに、テストの結果として詳細なフェイルビットデータの出力を可能とし、テスト時間を短縮する例を説明するものである。
【００７６】
図１６は、本発明の第４の実施の形態に係るＮＡＮＤ型フラッシュメモリチップ１０内のデータ入出力部８０の回路構成を示す図である。図１６に示すデータ入出力部８０おいて、図１０に示したデータ入出力部５０、図１１に示したデータ入出力部６０及び図１４に示したデータ入出力部７０と同一の構成部分には同一符号を付しており、その構成説明は省略する。
【００７７】
×１モードデータ出力部８１は、×８ラッチ回路５４ａと、時分割回路５４ｂと、×１出力バッファ５４ｃと、データパターン用シフトレジスタ７１ａと、比較器６１ｂと、シフトレジスタ８１ａと、を有する。
【００７８】
シフトレジスタ８１ａは、８ビットデータの８サイクル分の比較結果を格納し、８ビットデータの８サイクル分の比較結果を詳細に示すフェイルビットデータＦＢＤをテスト用インターフェイス４３から入力されるフェイルビット読出信号ＲＥ＿ｆｂのクロックサイクルで順次時分割回路５４ｂに出力する。
【００７９】
時分割回路５４ｂは、テスト用インターフェイス４３から入力される選択信号ＳＥＬＤＡＴに応じて、×８ラッチ回路５４ａから入力される通常のデータと、シフトレジスタ８１ａから入力されるフェイルビットデータＦＢＤとを切り替えて×１出力バッファ５４ｃに出力する。
【００８０】
比較器６１ｂは、８ビットデータ×８個分の比較結果を示すフラグＦＬＧを８サイクルの間に×１出力バッファ５４ｃに順次出力するとともに、８ビットデータの比較結果（１ビット毎の比較結果を含む８ビットデータ）を順次シフトレジスタ８１ａに出力する。
【００８１】
次に、第４の実施の形態に係るＮＡＮＤ型フラッシュメモリチップ１０内のテスト動作について図１７に示すフローチャートを参照して説明する。
【００８２】
図１７においてテスト動作を開始すると、図１６の比較器６１ｂは、×８ラッチ回路５４ａにラッチされた８ビットデータとデータパターン用シフトレジスタ７１ａから入力される８ビットのデータパターンとを比較して、比較結果を含む８ビットデータをシフトレジスタ８１ａに出力するとともに、その８ビットデータ分の比較結果を示すフラグＦＬＧ（１ビットデータ）を×１出力バッファ５４ｃに出力する(ステップＳ１０１)。この時、比較器６１ｂは、上記第２の実施の形態において説明したように、１サイクル毎に８ビットデータのデータパターンとの比較を実行して、その８ビットデータのデータ比較結果を示すフラグＦＬＧを×１出力バッファ５４ｃに順次出力する。また、比較器６１ｂは、８ビットデータの比較結果（１ビット毎の比較結果を含む８ビットデータ）をシフトレジスタ８１ａに出力する。
【００８３】
次いで、シフトレジスタ８１ａは、比較器６１ｂから入力される８ビットデータを格納する(ステップＳ１０２)。そして、比較器６１ｂ及びシフトレジスタ８１ａは、上記ステップＳ１０１及びステップＳ１０２の処理を８サイクル分繰り返し実行する(ステップＳ１０３)。この８サイクル分の動作により、シフトレジスタ８１ａは、８ビットデータ内に不一致（不良ビット）が有っても無くても比較器６１ｂから入力される８ビットデータを順次格納する。シフトレジスタ８１ａに格納された８ビットデータには比較したビット毎に一致を示すデータ“０”と、不一致を示すデータ“１”の２種類のデータが含まれる。また、比較器６１ｂは、８ビットデータ×８個分の比較結果を示すフラグＦＬＧを×１出力バッファ５４ｃに順次出力する。
【００８４】
次いで、シフトレジスタ８１ａは、８ビットデータ×８個の比較処理を行った８サイクル中に不良ビットが有るか否かを判定する(ステップＳ１０４)。不良ビットが無い場合は(ステップＳ１０４：ＮＯ)、ステップＳ１０７に移行する。また、不良ビットが有る場合は(ステップＳ１０４：ＹＥＳ)、ステップＳ１０５に移行する。
【００８５】
次に、シフトレジスタ８１ａは、テスト用インターフェイス４３から入力されるフェイルビット読出信号ＲＥ＿ｆｂのクロックサイクルに応じて、格納した８ビットデータを１１ビット構成のフェイルビットデータＦＢＤとして時分割で出力する(ステップＳ１０５)。そして、シフトレジスタ８１ａは、上記ステップＳ１０５のフェイルビットデータＦＢＤの時分割出力処理を８サイクル分繰り返し実行する(ステップＳ１０６)。
【００８６】
次に、比較器６１ｂは、同一ページ内の最終カラムまでデータ比較処理を実行したか否かを確認する(ステップＳ１０７)。最終カラムに達していない場合は(ステップＳ１０７：ＮＯ)、ステップＳ１０１に戻り、再度、ステップＳ１０１〜ステップＳ１０６の処理を実行する。また、最終カラムに達している場合は(ステップＳ１０７：ＹＥＳ)、本テスト動作を終了する。
【００８７】
次に、上記テスト動作による８ビットデータの比較動作及びフェイルビットデータＦＢＤの出力動作の具体例について、図１８を参照して説明する。
【００８８】
図１８において、最初の８ビットデータ×８個の比較処理では不良ビット無しである場合を示している。この場合、比較器６１ｂは、テスト用インターフェイス４３から入力されるＲＥ＿ｃｏｍｐクロック信号に応じて、８ビットデータ分の比較結果を示すフラグＦＬＧ（１ビットデータ）を×１出力バッファ５４ｃに出力する。フラグＦＬＧは、上記のように８ビット全てのデータが一致した場合はフラグＦＬＧ＝０である。
【００８９】
図１８において、次の８ビットデータ×８個の比較処理では不良ビット有りである場合を示している。この場合、比較器６１ｂは、同様に、テスト用インターフェイス４３から入力されるＲＥ＿ｃｏｍｐクロック信号に応じて、８ビットデータ×８個分の比較結果を示すフラグＦＬＧ（１ビットデータ）を×１出力バッファ５４ｃに順次出力する。フラグＦＬＧは、上記のように８ビットのうち１ビットでも一致しない場合はフラグＦＬＧ＝１である。また、シフトレジスタ８１ａは、アドレス♯０から♯７に対応付けて比較器６１ｂから入力される８ビットデータ×８個分の比較結果を全てラッチし、テスト用インターフェイス４３から入力されるフェイルビット読出信号ＲＥ＿ｆｂのクロックサイクルに応じて、格納した８ビットデータ毎のフェイルビットデータＦＢＤを時分割で出力する。
【００９０】
図１８では、８ビット分のフラグＦＬＧと８ビット分のフェイルビットデータＦＢＤが含まれる１１ビット構成のデータコード出力時に、そのデータコードに含まれるＤｕｍｍｙ  ＢｉｔにフラグＦＬＧの出力であるか、又は、フェイルビットデータＦＢＤの出力であるかを示すデータを設定する例を示している。例えば、フラグＦＬＧを出力する場合はＤｕｍｍｙ  Ｂｉｔに０を設定し、フェイルビットデータＦＢＤを出力する場合はＤｕｍｍｙ  Ｂｉｔに１を設定するものとする。
【００９１】
図１８では、上記８ビットデータ×８個内に不良ビットを含むフラグＦＬＧが出力された後、シフトレジスタ８１ａからは８ビットデータ単位に不良ビットが発生した位置（アドレス♯０から♯７）に対応付けられた不良ビットを含む８ビット構成のフェイルビットデータＦＢＤが順次出力される。
【００９２】
具体的には、図１８に示すように、図中の８ビットデータ×８個内の左端の８ビットデータ、すなわち、シフトレジスタ８１ａ内のアドレス♯０に格納された８ビットデータには１つの不良ビットが含まれており、この不良ビットの発生位置を示すデータ“１”（正常ビットは“０”）を含む８ビットのフェイルビットデータＦＢＤを１１ビット構成のデータコードとして出力する。続いて、図中の８ビットデータ×８個内の左から２番目の８ビットデータ、すなわち、シフトレジスタ８１ａ内のアドレス♯１に格納された８ビットデータには２つの不良ビットが含まれており、この不良ビットの発生位置を示すデータ“１” （正常ビットは“０”）を含む８ビットのフェイルビットデータＦＢＤを１１ビット構成のデータコードとして出力する。なお、図中の×は不良ビットを示す。
【００９３】
続いて、図中の８ビットデータ×８個内の左から３番目の８ビットデータ、すなわち、シフトレジスタ８１ａ内のアドレス♯２に格納された８ビットデータには不良ビットが含まれていないため、全て“０”とした８ビットのフェイルビットデータＦＢＤを１１ビット構成のデータコードとして出力する。以降の５個の８ビットデータについても同様に１１ビット構成のデータコードのフォーマットで出力する。これらフェイルビットデータＦＢＤを出力する際には、Ｄｕｍｍｙ  Ｂｉｔに１を設定する。
【００９４】
以上のように、本第４の実施の形態では、テスト動作に際して８ビットデータの比較結果として不良の有無を示すフラグＦＬＧを出力するとともに、その不良ビットの発生位置を示す詳細なフェイルビットデータＦＢＤを出力するようにしたため、８ビットデータ×８個のデータ比較処理中にどの８ビットデータに不良ビットが含まれるかを知ることができるとともに、その不良ビットの発生位置を知ることができる。
【００９５】
次に、第４の実施の形態における他のテスト動作例について、図１９に示すフローチャートと、図２０に示す比較処理及び比較結果の具体例を参照して説明する。
【００９６】
図１９においてテスト動作を開始すると、図１６の比較器６１ｂは、×８ラッチ回路５４ａにラッチされた８ビットデータとデータパターン用シフトレジスタ７１ａから入力される８ビットのデータパターンとを比較して、比較結果を含む８ビットデータをシフトレジスタ８１ａに出力するとともに、その８ビットデータ分の比較結果を示すフラグＦＬＧ（１ビットデータ）を×１出力バッファ５４ｃに出力する(ステップＳ２０１)。この時、比較器６１ｂは、上記第２の実施の形態において説明したように、１サイクル毎に８ビットデータのデータパターンとの比較を実行して、その８ビットデータのデータ比較結果を示すフラグＦＬＧを×１出力バッファ５４ｃに順次出力する。また、比較器６１ｂは、８ビットデータの比較結果（１ビット毎の比較結果を含む８ビットデータ）をシフトレジスタ８１ａに出力する。
【００９７】
次いで、シフトレジスタ８１ａは、比較器６１ｂから入力される８ビットデータのうち、不良ビットを含む８ビットデータのみを格納する(ステップＳ２０２)。そして、比較器６１ｂ及びシフトレジスタ８１ａは、上記ステップＳ２０１及びステップＳ２０２の処理を８サイクル分繰り返し実行する(ステップＳ２０３)。この８サイクル分の動作により、シフトレジスタ８１ａは、比較器６１ｂから入力される８ビットデータのうち、８ビットデータ内に不一致（不良ビット）が有る８ビットデータのみを順次格納する。シフトレジスタ８１ａに格納された８ビットデータには比較したビット毎に一致を示すデータ“０”と、不一致を示すデータ“１”の２種類のデータが含まれる。また、比較器６１ｂは、８ビットデータ×８個分の比較結果を示すフラグＦＬＧを×１出力バッファ５４ｃに順次出力する。
【００９８】
次いで、シフトレジスタ８１ａは、８ビットデータ×８個の比較処理を行った８サイクル中に不良ビットが有るか否かを判定する(ステップＳ２０４)。不良ビットが無い場合は(ステップＳ２０４：ＮＯ)、ステップＳ２０８に移行する。また、不良ビットが有る場合は(ステップＳ２０４：ＹＥＳ)、ステップＳ２０５に移行する。
【００９９】
ステップＳ２０５において、シフトレジスタ８１ａは、更に格納した８ビットデータ毎に不良ビットが有るか否かを確認する。不良ビットが無い場合は(ステップＳ２０５：ＮＯ)、ステップＳ２０７に移行する。また、不良ビットが有る場合は(ステップＳ２０５：ＹＥＳ)、ステップＳ２０６に移行する。
【０１００】
ステップＳ２０６において、シフトレジスタ８１ａは、不良ビットが含まれる８ビットデータをフェイルビットデータＦＢＤとして時分割で出力する。そして、シフトレジスタ８１ａは、上記ステップＳ２０６のフェイルビットデータＦＢＤの時分割出力処理を８サイクル分繰り返し実行する(ステップＳ２０７)。
【０１０１】
次に、比較器６１ｂは、同一ページ内の最終カラムまでデータ比較処理を実行したか否かを確認する(ステップＳ２０８)。最終カラムに達していない場合は(ステップＳ２０８：ＮＯ)、ステップＳ２０１に戻り、再度、ステップＳ２０１〜ステップＳ２０７の処理を実行する。また、最終カラムに達している場合は(ステップＳ２０８：ＹＥＳ)、本テスト動作を終了する。
【０１０２】
次に、上記テスト動作による８ビットデータの比較動作及びフェイルビットデータＦＢＤの出力動作の具体例について、図２０を参照して説明する。
【０１０３】
図２０において、最初の８ビットデータ×８個の比較処理では不良ビット無しである場合を示している。この場合、比較器６１ｂは、テスト用インターフェイス４３から入力されるＲＥ＿ｃｏｍｐクロック信号に応じて、８ビットデータ分の比較結果を示すフラグＦＬＧ（１ビットデータ）を×１出力バッファ５４ｃに出力する。フラグＦＬＧは、上記のように８ビット全てのデータが一致した場合はフラグＦＬＧ＝０である。
【０１０４】
図２０において、次の８ビットデータ×８個の比較処理では不良ビット有りである場合を示している。この場合、比較器６１ｂは、同様に、テスト用インターフェイス４３から入力されるＲＥ＿ｃｏｍｐクロック信号に応じて、８ビットデータ×８個分の比較結果を示すフラグＦＬＧ（１ビットデータ）を×１出力バッファ５４ｃに順次出力する。フラグＦＬＧは、上記のように８ビットのうち１ビットでも一致しない場合はフラグＦＬＧ＝１である。また、シフトレジスタ８１ａは、アドレス♯０から♯７に対応付けて比較器６１ｂから入力される８ビットデータ×８個分の比較結果の中から不良ビットが有った８ビットデータのみをラッチする。すなわち、図２０に示す８ビットデータ×８個のうち、不良ビットを含む３個の８ビットデータのみが、シフトレジスタ８１ａ内のアドレス♯０、♯１、♯６にラッチされる。そして、シフトレジスタ８１ａは、テスト用インターフェイス４３から入力されるフェイルビット読出信号ＲＥ＿ｆｂのクロックサイクルに応じて、格納した８ビットデータ毎のフェイルビットデータＦＢＤを時分割で出力する。
【０１０５】
図２０では、８ビット分のフラグＦＬＧと８ビット分のフェイルビットデータＦＢＤが含まれる１１ビット構成のデータコード出力時に、そのデータコードに含まれるＤｕｍｍｙ  ＢｉｔにフラグＦＬＧの出力であるか、又は、フェイルビットデータＦＢＤの出力であるかを示すデータを設定する例を示している。例えば、フラグＦＬＧを出力する場合はＤｕｍｍｙ  Ｂｉｔに０を設定し、フェイルビットデータＦＢＤを出力する場合はＤｕｍｍｙ  Ｂｉｔに１を設定するものとする。
【０１０６】
図２０では、上記８ビットデータ×８個内に不良ビットを含むフラグＦＬＧが出力された後、シフトレジスタ８１ａからは８ビットデータ単位に不良ビットが発生した位置（アドレス♯０から♯７）に対応付けられた不良ビットを含む８ビット構成のフェイルビットデータＦＢＤが順次出力される。
【０１０７】
具体的には、図２０に示すように、図中の８ビットデータ×８個内の左端の８ビットデータ、すなわち、シフトレジスタ８１ａ内のアドレス♯０に格納された８ビットデータには１つの不良ビットが含まれており、この不良ビットの発生位置を示すデータ“１”（正常ビットは“０”）を含む８ビットのフェイルビットデータＦＢＤを１１ビット構成のデータコードとして出力する。続いて、図中の８ビットデータ×８個内の左から２番目の８ビットデータ、すなわち、シフトレジスタ８１ａ内のアドレス♯１に格納された８ビットデータには２つの不良ビットが含まれており、この不良ビットの発生位置を示すデータ“１”（正常ビットは“０”）を含む８ビットのフェイルビットデータＦＢＤを１１ビット構成のデータコードとして出力する。なお、図中の×は不良ビットを示す。
【０１０８】
続いて、図中の８ビットデータ×８個内の左から７番目の８ビットデータ、すなわち、シフトレジスタ８１ａ内のアドレス♯６に格納された８ビットデータには１つの不良ビットが含まれており、この不良ビットの発生位置を示すデータ“１”（正常ビットは“０”）を含む８ビットのフェイルビットデータＦＢＤを１１ビット構成のデータコードとして出力する。これらフェイルビットデータＦＢＤを出力する際には、Ｄｕｍｍｙ  Ｂｉｔに１を設定する。
【０１０９】
以上のように、本第４の実施の形態では、他のテスト動作に際して８ビットデータの比較結果として不良の有無を示すフラグＦＬＧを出力するとともに、その不良ビットの発生位置を示す詳細なフェイルビットデータＦＢＤのみを出力するようにしたため、更にテスト時間を短縮することが可能になる。
【０１１０】
（第５の実施の形態）
本発明の第５の実施の形態は、ＮＡＮＤ型フラッシュメモリチップのテストピン数を削減するとともに、テストの結果として不良ビットのアドレス情報の出力を可能とし、テスト時間を短縮する例を説明するものである。
【０１１１】
図２１は、本発明の第５の実施の形態に係るＮＡＮＤ型フラッシュメモリチップ１０内のデータ入出力部９０の回路構成を示す図である。図２１に示すデータ入出力部９０おいて、図１０に示したデータ入出力部５０、図１１に示したデータ入出力部６０、図１４に示したデータ入出力部７０及び図１６に示したデータ入出力部８０と同一の構成部分には同一符号を付しており、その構成説明は省略する。
【０１１２】
×１モードデータ出力部９１は、×８ラッチ回路５４ａと、時分割回路５４ｂと、×１出力バッファ５４ｃと、データパターン用シフトレジスタ７１ａと、比較器６１ｂと、シフトレジスタ８１ａと、を有する。
【０１１３】
比較器６１ｂは、８ビットデータ×８個分の比較結果を示すフラグＦＬＧを８サイクルの間に×１出力バッファ５４ｃ及びシフトレジスタ８１ａに順次出力する。
【０１１４】
シフトレジスタ８１ａは、比較器６１ｂから入力されるフラグＦＬＧのうち、不良ビットのアドレス情報のみを格納し、メモリセルアレイ２１からのデータ読出終了後に格納した不良ビットのアドレス情報をフェイルビットアドレスデータＦＢＡとして出力する。このフェイルビットアドレスデータＦＢＡは、出力ＦＢＡバスを介して時分割回路５４ｂに出力される。
【０１１５】
次に、第５の実施の形態に係るＮＡＮＤ型フラッシュメモリチップ１０内のテスト動作について図２２に示すフローチャートを参照して説明する。
【０１１６】
図２２においてテスト動作を開始すると、図２１の比較器６１ｂは、×８ラッチ回路５４ａにラッチされた８ビットデータとデータパターン用シフトレジスタ７１ａから入力される８ビットのデータパターンとを比較して、比較結果を含む８ビットデータをシフトレジスタ８１ａに出力するとともに、その８ビットデータ分の比較結果を示すフラグＦＬＧ（１ビット）を×１出力バッファ５４ｃに出力する(ステップＳ３０１)。この時、比較器６１ｂは、上記第２の実施の形態において説明したように、１サイクル毎に８ビットデータとデータパターンとの比較を実行して、その８ビットデータ毎の比較結果を示すフラグＦＬＧを×１出力バッファ５４ｃに順次出力する。また、比較器６１ｂは、８ビットデータの比較結果をシフトレジスタ８１ａに出力する。
【０１１７】
次いで、シフトレジスタ８１ａは、比較器６１ｂから入力される８ビットデータのうち、不良ビットを含む８ビットデータのアドレス情報のみを読み出して格納する(ステップＳ３０２)。そして、比較器６１ｂ及びシフトレジスタ８１ａは、上記ステップＳ３０１及びステップＳ３０２の処理を８サイクル分繰り返し実行する(ステップＳ３０３)。この８サイクル分の動作により、シフトレジスタ８１ａは、比較器６１ｂから入力される８ビットデータのうち、８ビットデータ内の不一致（不良ビット）のアドレス情報のみを順次格納する。
【０１１８】
次に、比較器６１ｂは、同一ページ内の最終カラムまでデータ比較処理を実行したか否かを確認する(ステップＳ３０４)。最終カラムに達していない場合は(ステップＳ３０４：ＮＯ)、ステップＳ３０１に戻り、再度、ステップＳ３０１〜ステップＳ３０３の処理を実行する。また、最終カラムに達している場合は(ステップＳ３０４：ＹＥＳ)、ステップＳ３０５に移行する。
【０１１９】
次いで、×１のシフトレジスタ読み出しコマンドが入力されると、シフトレジスタ８１ａの出力ＦＢＡバスが時分割回路５４ｂの入力として選択される(ステップＳ３０５)。シフトレジスタ８１ａは、テスト用インターフェイス４３から入力されるＲＥ＿ｆｂクロック信号に応じて、８ビット単位でアドレスデータをＦＢＡバスを介して時分割回路５４ｂに出力し、格納した８ビットデータを１１ビット構成のフェイルビットデータとして時分割で出力して(ステップＳ３０６)、本テスト動作を終了する。
【０１２０】
次に、上記テスト動作による８ビットデータの比較動作及びデータコードの出力動作の具体例について、図２３を参照して説明する。
【０１２１】
図２３において、最初の８ビットデータ×８個の比較処理では不良ビット無しである場合を示している。この場合、比較器６１ｂは、テスト用インターフェイス４３から入力されるＲＥ＿ｃｏｍｐクロック信号に応じて、８ビットデータ分の比較結果を示すフラグＦＬＧ（０の１ビットデータ）を×１出力バッファ５４ｃに出力する。フラグＦＬＧは、上記のように８ビット全てのデータが一致した場合はフラグＦＬＧ＝０である。そして、×１出力バッファ５４ｃは、８ビット分のフラグＦＬＧ（０のみの１ビット×８個）を含む１１ビット構成のデータコードとして出力する。
【０１２２】
図２３において、次の８ビットデータ×８個の比較処理では不良ビット有りである場合を示している。この場合、比較器６１ｂは、同様に、テスト用インターフェイス４３から入力されるＲＥ＿ｃｏｍｐクロック信号に応じて、８ビットデータ×８個分の比較結果を示すフラグＦＬＧ（１ビットデータ）を×１出力バッファ５４ｃに順次出力する。フラグＦＬＧは、上記のように８ビットのうち１ビットでも一致しない場合はフラグＦＬＧ＝１である。そして、×１出力バッファ５４ｃは、８ビット分のフラグＦＬＧ（０及び１の１ビットデータ）を含む１１ビット構成のデータコードとして出力する。この場合、８ビットデータ×８個には４個の不良ビットが含まれており、これら不良ビットのアドレス情報はシフトレジスタ８１ａに格納される。
【０１２３】
以後、図２３において、不良ビット無しの８ビットデータ×８個の比較処理では、同様に８ビット分のフラグＦＬＧ（０のみの１ビット×８個）を含む１１ビット構成のデータコードが×１出力バッファ５４ｃから出力される。
【０１２４】
上記データコードの出力が終了した後、シフトレジスタ８１ａに格納された不良ビットのアドレス情報は、テスト用インターフェイス４３から入力されるフェイルビット読出信号ＲＥ＿ｆｂのクロックサイクルに応じて、フェイルビットアドレスデータＦＢＡとして順次出力される。この場合、アドレス情報は、メモリセルアレイ２１内のメモリブロックのページ長が、例えば、８ｋＢｙｔｅである場合、ビット数１３Ｂｉｔのデータとして出力されるものとする。したがって、１サイクル（１１クロック）では一度にアドレスデータを出力できないため、２サイクル（１１クロック×２）でアドレスを出力することになる。
【０１２５】
以上のように、第５の実施の形態では、テスト動作に際して８ビットデータの比較結果として不良の有無を示すフラグＦＬＧを出力するとともに、その不良ビットの発生位置を示すアドレス情報をフェイルビットアドレスデータＦＢＡとして出力するようにしたため、８ビットデータ×８個のデータ比較処理中にどの８ビットデータに不良ビットが含まれるかを知ることができるとともに、その不良ビットの発生位置を知ることができる。その結果、テスタ２のコストを低減できるとともに、テスト時間の短縮を実現することが可能になる。
【０１２６】
（第６の実施の形態）
本発明の第６の実施の形態は、ＮＡＮＤ型フラッシュメモリチップのテストピン数を削減するとともに、不良ビットが多いメモリブロックのテスト結果を出力する場合の時間を短縮して、テスト時間を短縮する例を説明するものである。
【０１２７】
図２４は、本発明の第６の実施の形態に係るＮＡＮＤ型フラッシュメモリチップ１０内のデータ入出力部１００の回路構成を示す図である。図２４に示すデータ入出力部１００おいて、図１０に示したデータ入出力部５０、図１１に示したデータ入出力部６０、図１４に示したデータ入出力部７０及び図１６に示したデータ入出力部８０と同一の構成部分には同一符号を付しており、その構成説明は省略する。
【０１２８】
第６の実施の形態に係るＮＡＮＤ型フラッシュメモリチップ１０内のデータ入出力部１００は、メモリセルアレイ２１においてＲＯＷ不良のように予めページ内のほぼ全てのビットが不良ビットあることが判明している場合に、そのページ内のデータを反転して読み出すことにより、不良ビットが多い場合のテスト結果の出力時間を短縮し、テスト時間の短縮を図るとともに不良ビットの詳細を出力することを可能にする。
【０１２９】
データ入出力部１００は、読出データを反転させる機能として、反転・変更判定回路１０２を有する。反転・変更判定回路１０２は、メモリセルアレイ２１内のあるページから読み出したデータに含まれる不良ビット数に基づいて、読出データを反転・変更する必要がある否かを判定する。さらに、×１モードデータ出力部１０１は、反転・変更回路１０１ａを有する。反転・変更回路１０１ａは、反転・変更判定回路１０２において反転・変更が必要であると判定された場合に活性化されて、データパターン用シフトレジスタ７１ａから読み出すデータパターンを反転・変更する。
【０１３０】
反転・変更判定回路１０２は、シフトレジスタ８１ａに格納された８ビットデータ×８個分の比較結果を示すフラグＦＬＧに含まれる不良ビット数（ＦＬＧ＝１）が所定数（例えば、全体の半数以上）の場合に、読出データを反転・変更する必要があると判定して反転・変更回路１０１ａを活性化する。
【０１３１】
本第６の実施の形態では、反転・変更判定回路１０２を起動させるテストモードとして、テスタ２からテストモード信号ＴＥＳＴ２が入力されるように構成している。また、テストモード信号ＴＥＳＴ２が入力された場合に、テスト用インターフェイス４３から比較器６１ｂに対して制御信号ＩＮＶＪＤが入力されるように構成している。この制御信号ＩＮＶＪＤは、比較器６１ｂがメモリセルアレイ２１内のページからデータを読み出す際のカラムアドレスの範囲を設定する信号である。カラムアドレスの範囲としては、例えば、ページ内の先頭から数カラム分のカラムアドレスと最後から数カラム分のカラムアドレスを指定する。すなわち、ページ内で離散した複数のカラムアドレスからデータを読み出すことにより、隣接したカラムアドレスからデータを読み出す場合よりもページ内に含まれる不良ビット数を判定する際の精度を上げることが可能である。なお、データを読み出すカラムアドレスの範囲は、限定するものではなく、メモリセルアレイ内のページ容量等に応じて適宜変更してもよい。
【０１３２】
比較器６１ｂは、テスト用インターフェイス４３から制御信号ＩＮＶＪＤ（“Ｈｉｇｈ”）が入力されると、上記ページ内の複数のカラムアドレスから順次８ビットデータを読み出し、データパターン用シフトレジスタ７１ａから読み出したデータパターンと比較し、その８ビットデータ分の比較結果をシフトレジスタ８１ａに格納する。この時、反転・変更回路１０１ａは活性化されておらず、データパターン用シフトレジスタ７１ａから読み出されるデータパターンは反転されずに比較器６１ｂに入力される。
【０１３３】
反転・変更回路１０２は、シフトレジスタ８１ａに格納された離散する複数のカラムアドレスの８ビットデータ×８個の比較結果を示すフラグＦＬＧに含まれる不良ビット数が所定数（例えば、全体の半数以上）か否かにより反転・変更が必要か否かを判定する。
【０１３４】
次に、第６の実施の形態に係るＮＡＮＤ型フラッシュメモリチップ１０内のテスト動作について図２５に示すフローチャートを参照して説明する。
【０１３５】
図２５において、テスト動作を開始し、テスタ２からＮＡＮＤ型フラッシュメモリチップ１０内のデータ入出力部１００のテスト用インターフェイス４３にテストモード信号ＴＥＳＴ２が入力されると(ステップＳ４０１)、テスト用インターフェイス４３は、制御信号ＩＮＶＪＤ（“Ｈｉｇｈ”）を比較器６１ｂに入力する。また、テストモード信号ＴＥＳＴ２は、反転・変更判定回路１０２に入力されて反転・変更判定回路１０２を起動させる。
【０１３６】
比較器６１ｂは、制御信号ＩＮＶＪＤ（“Ｈｉｇｈ”）が入力されると、メモリセルアレイ２１内のあるページのカラムアドレス♯０及び最終カラムアドレスから各数カラムアドレス分の８ビットデータを順次読み出し、データパターン用シフトレジスタ７１ａから読み出したデータパターンと比較する(ステップＳ４０２)。比較器６１ｂは、８ビットデータ×８個分の比較結果を示すフラグＦＬＧ（８ビット）をシフトレジスタ８１ａに格納する。
【０１３７】
次いで、反転・変更判定回路１０２は、シフトレジスタ８１ａに格納された８ビットデータ×８個分の比較結果を示すフラグＦＬＧ（８ビット）に基づいて、その８ビットのフラグＦＬＧのうち不良ビットを含むフラグＦＬＧ（ＦＬＧ＝１）が半数以上有るか否かにより当該ページがＲＯＷ不良か否かを判定する(ステップＳ４０３)。反転・変更判定回路１０２は、ＲＯＷ不良であると判定した場合は(ステップＳ４０３：ＹＥＳ)、ステップＳ４０４に移行して反転・変更回路１０１ａを活性化する。また、反転・変更判定回路１０２は、ＲＯＷ不良でないと判定した場合は(ステップＳ４０３：ＮＯ)、ステップＳ４０５に移行する。
【０１３８】
以下、ステップＳ４０４において反転・変更回路１０１ａが起動された場合のステップＳ４０５以降の動作について説明する。
【０１３９】
ステップＳ４０５において、比較器６１ｂは、メモリセルアレイ２１のＲＯＷ不良と判定されたページから比較対象の８ビットデータを読み出し、データパターン用シフトレジスタ７１ａから８ビットのデータパターンを読み出して比較する。この場合、データパターン用シフトレジスタ７１ａから読み出されるデータは、反転・変更回路１０１ａにより反転・変更が行われる。すなわち、データパターンの“０”は“１”に反転され、“１”は“０”に反転される。したがって、８ビット分の比較結果では、一致したビット（以下、正常ビットという）が“１”となり、不一致のビット（以下、不良ビットという）が０となる。また、不良ビットを含む８ビットデータ分の比較結果を示すフラグＦＬＧは“０”となり、不良ビットを含まない８ビットデータ分の比較結果を示すフラグＦＬＧは“１”となる。
【０１４０】
次いで、比較器６１ｂは、上記比較結果を示す８ビットデータ分の比較結果をシフトレジスタ８１ａに出力するとともに、その比較結果を示すフラグＦＬＧを×１出力バッファ５４ｃに出力する。シフトレジスタ８１ａは、比較器６１ｂから入力される８ビットデータ分の比較結果のうち、正常ビットを含む８ビットデータのみをカラムアドレス♯０〜♯７に対応付けて格納する(ステップＳ４０６)。
【０１４１】
次いで、比較器６１ｂ及びシフトレジスタ８１ａは、上記ステップＳ４０５及びステップＳ４０６の処理を８サイクル分繰り返し実行する(ステップＳ４０７)。この８サイクル分の動作により、シフトレジスタ８１ａは、比較器６１ｂから入力される８ビットデータのうち、正常ビットを含む８ビットデータのみをカラムアドレス♯０〜♯７に対応付けて順次格納する。
【０１４２】
次いで、シフトレジスタ８１ａは、８ビットデータ×８個の比較処理を行った８サイクル中に不良ビットが有るか否かを判定する(ステップＳ４０８)。この場合、８ビットデータ内では“１”が正常ビットであることを示しており、この“１”が有る場合に(ステップＳ４０８：ＹＥＳ)、ステップＳ４０９に移行する。
【０１４３】
ステップＳ４０９において、シフトレジスタ８１ａは、更にカラムアドレス♯０〜♯７に格納した８ビットデータ毎に不良ビットが有るか否かを確認する。この場合、８ビットデータ内では“１”が正常ビットであることを示しており、この“１”が有る場合に(ステップＳ４０９：ＹＥＳ)、ステップＳ４１０に移行する。
【０１４４】
ステップＳ４１０において、シフトレジスタ８１ａは、不良ビットを含む８ビットデータをフェイルビットデータＦＢＤとして時分割で出力する。そして、シフトレジスタ８１ａは、上記ステップＳ４１０のフェイルビットデータＦＢＤの時分割出力処理を８サイクル分繰り返し実行する(ステップＳ４１１)。この場合、８サイクル分の各フェイルビットデータＦＢＤには、不良ビットが“０”、正常ビットが“１”として設定されており、上記１１ビット構成のデータコードとして出力される。このデータコードには、上記Ｄｕｍｍｙ  Ｂｉｔに“１”が設定される。このＤｕｍｍｙ  Ｂｉｔに“１”を設定した場合は、フェイルビットデータＦＢＤの出力であることを示す。
【０１４５】
次に、比較器６１ｂは、同一ページ内の最終カラムまでデータ比較処理を実行したか否かを確認する(ステップＳ４１２)。最終カラムに達していない場合は(ステップＳ４１２：ＮＯ)、ステップＳ４０５に戻り、再度、ステップＳ４０５〜ステップＳ４１１の処理を実行する。また、最終カラムに達している場合は(ステップＳ４１２：ＹＥＳ)、本テスト動作を終了する。
【０１４６】
また、上記ステップＳ４０４において反転・変更回路１０１ａが起動されない場合のステップＳ４０５以降の動作について説明する。
【０１４７】
ステップＳ４０５において、比較器６１ｂは、メモリセルアレイ２１のあるページから比較対象の８ビットデータを読み出し、データパターン用シフトレジスタ７１ａから８ビットのデータパターンを読み出して比較する。そして、比較器６１ｂは、８ビットデータ分の比較結果をシフトレジスタ８１ａに出力するとともに、その８ビットデータ分の比較結果を示すフラグＦＬＧ（１ビットデータ）を×１出力バッファ５４ｃに出力する。この場合、データパターン用シフトレジスタ７１ａから読み出されたデータパターンは反転されていない。したがって、８ビット分の比較結果では、正常ビットが“０”となり、不良ビットが“１”となる。また、不良ビットを含む場合のフラグＦＬＧは“１”となり、不良ビットを含まない場合のフラグＦＬＧは“０”となる。
【０１４８】
次いで、シフトレジスタ８１ａは、比較器６１ｂから入力される８ビットデータのうち、不良ビットを含む８ビットデータのみをカラムアドレス♯０〜♯７に対応付けて格納する(ステップＳ４０６)。そして、比較器６１ｂ及びシフトレジスタ８１ａは、上記ステップＳ４０５及びステップＳ４０６の処理を８サイクル分繰り返し実行する(ステップＳ４０７)。この８サイクル分の動作により、シフトレジスタ８１ａは、比較器６１ｂから入力される８ビットデータのうち、不良ビットを含む８ビットデータのみをカラムアドレス♯０〜♯７に対応付けて順次格納する。また、比較器６１ｂは、８ビットデータ×８個分の比較結果を示すフラグＦＬＧを×１出力バッファ５４ｃに順次出力する。
【０１４９】
次いで、シフトレジスタ８１ａは、８ビットデータ×８個の比較処理を行った８サイクル中に不良ビットが有るか否かを判定する(ステップＳ４０８)。不良ビットが無い場合は(ステップＳ４０８：ＮＯ)、ステップＳ４１２に移行する。また、不良ビットが有る場合は(ステップ４０８：ＹＥＳ)、ステップＳ４０９に移行する。
【０１５０】
ステップＳ４０９において、シフトレジスタ８１ａは、更に格納した８ビットデータ毎に不良ビットが有るか否かを確認する。不良ビットが無い場合は(ステップＳ４０９：ＮＯ)、ステップＳ４１１に移行する。また、不良ビットが有る場合は(ステップＳ４０９：ＹＥＳ)、ステップＳ４１０に移行する。
【０１５１】
ステップＳ４１０において、シフトレジスタ８１ａは、不良ビットが含まれる８ビットデータをフェイルビットデータＦＢＤとして時分割で出力する。そして、シフトレジスタ８１ａは、上記ステップＳ４１０のフェイルビットデータＦＢＤの時分割出力処理を８サイクル分繰り返し実行する(ステップＳ４１１)。
【０１５２】
次に、比較器６１ｂは、同一ページ内の最終カラムまでデータ比較処理を実行したか否かを確認する(ステップＳ４１２)。最終カラムに達していない場合は(ステップＳ４１２：ＮＯ)、ステップＳ４０５に戻り、再度、ステップＳ４０５〜ステップＳ４１１の処理を実行する。また、最終カラムに達している場合は(ステップＳ４１２：ＹＥＳ)、本テスト動作を終了する。
【０１５３】
次に、上記テスト動作による８ビットデータの比較動作及びフェイルビットデータＦＢＤの出力動作の具体例について、図２６を参照して説明する。
【０１５４】
図２６において、最初の８ビットデータ×８個の比較処理では、予めＲＯＷ不良が判明しているページ内のデータであり、そのページ内のカラムアドレス♯０及び最終カラムアドレスから各数カラムアドレス分の８ビットデータが順次読み出され、データパターン用シフトレジスタ７１ａから読み出されたデータパターンと比較した結果を示すフラグＦＬＧが全て“１”である場合を示している。この場合、８ビットデータ×８個の比較結果を示すフラグＦＬＧ（“１”×８個）は、１１ビット構成のデータコードとして出力され、Ｄｕｍｍｙ  Ｂｉｔには“０”が設定される。
【０１５５】
次いで、制御回路からテストモード信号ＴＥＳＴ２がテスト用インターフェイス４３及び反転・変更判定回路１０２に入力されて、反転・変更判定回路１０２が起動される。反転・変更判定回路１０２では、上記最初の８ビットデータ×８個の比較結果に基づいて、該当ページがＲＯＷ不良であると判定されて反転・変更回路１０１ａが活性化される。
【０１５６】
次いで、比較器６１ｂは、ＲＯＷ不良と判定されたページから比較対象のデータを読み出し、データパターン用シフトレジスタ７１ａからデータパターンを読み出して比較する。この場合、比較器６１ａは、データパターン用シフトレジスタ７１ａから読み出すデータは、反転・変更回路１０１ａにより反転・変更が行われるため、反転・変更データとして読み出しを行う。したがって、８ビットデータ分の比較結果は、ＡＬＬ＝０となり、フラグＦＬＧ＝０となる。
【０１５７】
この場合、比較器６１ｂは、テスト用インターフェイス４３から入力されるＲＥ＿ｃｏｍｐクロック信号に応じて、８ビットデータ×８個分の比較結果を示すフラグＦＬＧを×１出力バッファ５４ｃ及びシフトレジスタ８１ａに順次出力する。また、シフトレジスタ８１ａは、アドレス♯０から♯７に対応付けて比較器６１ｂから入力される８ビットデータ×８個分の比較結果であるフラグＦＬＧをラッチする。そして、シフトレジスタ８１ａは、テスト用インターフェイス４３から入力されるフェイルビット読出信号ＲＥ＿ｆｂのクロックサイクルに応じて、格納した８ビットデータ×８個分のフェイルビットデータＦＢＤを時分割で出力する。
【０１５８】
図２６では、最初の８ビットデータ×８個分の比較結果を示すフェイルビットデータＦＢＤを含むデータコードを出力する時に、そのデータコードに含まれるＤｕｍｍｙ  Ｂｉｔには１が設定される。このＤｕｍｍｙ  Ｂｉｔを１に設定することにより、ダミービットサイクルであることが示される。
【０１５９】
以上のように、ＲＯＷ不良と判定されたページの８ビットデータ×８個分の比較結果は、８ビット構成のフェイルビットデータＦＢＤが含まれる１１ビット構成のデータコードとして出力されるため、比較結果の出力サイクルを削減することが可能になる。
【０１６０】
図２６において、次の８ビットデータ×８個の比較処理では不良ビット無しとして示しているが、実際には、反転されたデータパターンと比較された結果であるため、全ビットは不良ビットである。この場合、比較器６１ｂは、テスト用インターフェイス４３から入力されるＲＥ＿ｃｏｍｐクロック信号に応じて、８ビットデータ×８個分の比較結果を示すフラグＦＬＧを×１出力バッファ５４ｃに順次出力する。この場合、８ビットデータ×８個分の比較結果を示すフラグＦＬＧは全て“０”として出力される。実際には、反転した８ビットのデータパターンとの比較であるため、全て不良ビットを含む比較結果であると解釈する必要がある。
【０１６１】
図２６において、次の８ビットデータ×８個の比較処理では不良ビット有りである場合を示している。この場合、比較器６１ｂは、同様に、テスト用インターフェイス４３から入力されるＲＥ＿ｃｏｍｐクロック信号に応じて、８ビットデータ×８個分の比較結果を示すフラグＦＬＧ（１ビットデータ）を×１出力バッファ５４ｃに順次出力する。フラグＦＬＧは、上記のように８ビットのうち１ビットでも一致しない場合はフラグＦＬＧ＝１である。また、シフトレジスタ８１ａは、アドレス♯０から♯７に対応付けて比較器６１ｂから入力される８ビットデータ×８個分の比較結果の中から不良ビットが有った８ビットデータのみをラッチする。
【０１６２】
但し、この場合も反転した８ビットのデータパターンとの比較であるため、図中の“０”は不良ビット、“１”は正常ビットである。この場合、８ビットデータ×８個のうち、正常ビットを含む３個の８ビットデータのみが、シフトレジスタ８１ａ内のアドレス♯０、♯１、♯６にラッチされる。そして、シフトレジスタ８１ａは、テスト用インターフェイス４３から入力されるフェイルビット読出信号ＲＥ＿ｆｂのクロックサイクルに応じて、格納した８ビットデータ毎のフェイルビットデータＦＢＤを時分割で出力する。
【０１６３】
図２６では、８ビット分のフラグＦＬＧと８ビット分のフェイルビットデータＦＢＤが含まれる１１ビット構成のデータコード出力時に、そのデータコードに含まれるＤｕｍｍｙ  ＢｉｔにフラグＦＬＧの出力であるか、又は、フェイルビットデータＦＢＤの出力であるかを示すデータを設定する例を示している。例えば、フラグＦＬＧを出力する場合はＤｕｍｍｙ  Ｂｉｔに０を設定し、フェイルビットデータＦＢＤを出力する場合はＤｕｍｍｙ  Ｂｉｔに１を設定するものとする。
【０１６４】
図２６では、上記８ビットデータ×８個内に正常ビットを含むフラグＦＬＧが出力された後、シフトレジスタ８１ａからは８ビットデータ単位に正常ビットの位置（アドレス♯０から♯７）に対応付けられた不良ビットを含む８ビット構成のフェイルビットデータＦＢＤが順次出力される。
【０１６５】
具体的には、図２６に示すように、図中の８ビットデータ×８個内の左端の８ビットデータ、すなわち、シフトレジスタ８１ａ内のアドレス♯０に格納された８ビットデータには１つの正常ビットが含まれており、この正常ビットの位置を示すデータ“１”（不良ビットは“０”）を含む８ビットのフェイルビットデータＦＢＤを１１ビット構成のデータコードとして出力する。続いて、図中の８ビットデータ×８個内の左から２番目の８ビットデータ、すなわち、シフトレジスタ８１ａ内のアドレス♯１に格納された８ビットデータには２つの正常ビットが含まれており、この正常ビットの位置を示すデータ“１”（不良ビットは“０”）を含む８ビットのフェイルビットデータＦＢＤを１１ビット構成のデータコードとして出力する。なお、図中の×は正常ビットを示す。
【０１６６】
続いて、図中の８ビットデータ×８個内の左から７番目の８ビットデータ、すなわち、シフトレジスタ８１ａ内のアドレス♯６に格納された８ビットデータには１つの正常ビットが含まれており、この正常ビットの位置を示すデータ“１”（不良ビットは“０”）を含む８ビットのフェイルビットデータＦＢＤを１１ビット構成のデータコードとして出力する。これらフェイルビットデータＦＢＤを出力する際には、Ｄｕｍｍｙ  Ｂｉｔに１を設定する。
【０１６７】
以後、図中の８ビットデータ×８個の比較結果（全ビットが不良ビット）を示すフラグＦＬＧの時分割出力処理が上記と同様に実行される。
【０１６８】
以上のように、第６の実施の形態では、テスト動作に際して、予め不良ビットが多いと判明しているページ内のデータ比較結果の出力を短時間で実行することを可能にしたため、データ出力に要するテスト時間の短縮を図ることが可能になる。なお、本第６の実施の形態では、“１”が正常ビットであり、“０”が不良ビットであるものとしてデータ比較処理を行う場合を示したが、正常ビットを“０”とし、不良ビットを“１”とした場合でも上記データ比較処理は適用可能である。
【図面の簡単な説明】
【０１６９】
【図１】本発明の実施の形態に係る半導体記憶装置のテストシステムの概略構成を示す図である。
【図２】本発明の実施の形態に係るＮＡＮＤ型フラッシュメモリチップ内の要部構成を示すブロック図である。
【図３】本発明の実施の形態に係るＮＡＮＤ型フラッシュメモリチップ内の入出力関連の構成を示す図である。
【図４】本発明の実施の形態に係るＮＡＮＤ型フラッシュメモリチップに入力される（ａ）はチップイネーブル／ＣＥの入力波形、（ｂ）はコマンドラッチイネーブルＣＬＥの入力波形、（ｃ）はアドレスラッチイネーブルＡＬＥの入力波形、（ｄ）はライトイネーブル／ＷＥの入力波形、（ｅ）はリードイネーブル／ＲＥの入力波形、（ｆ）はＩ／Ｏ０〜Ｉ／Ｏ７パッド１２ａ〜１２ｈに入力されるデータコードの各入力波形の一例を示す図である。
【図５】本発明の実施の形態に係るＮＡＮＤ型フラッシュメモリチップを接続するテストボードの一例を示す図である。
【図６】本発明の第１の実施の形態に係るＮＡＮＤ型フラッシュメモリチップ内の入出力関連の構成を示す図である。
【図７】本発明の第１の実施の形態に係るＮＡＮＤ型フラッシュメモリチップを接続するテストボードの一例を示す図である。
【図８】本発明の第１の実施の形態に係る（ａ）はデータコード入力時のデータフォーマットの一例を示す図、（ｂ）はデータコード出力時のデータフォーマットの一例を示す図である。
【図９】本発明の第１の実施の形態に係る（ａ）はコマンド００ｈ入力時の波形の一例を示す図、（ｂ）はデータ出力時の波形の一例を示す図である。
【図１０】本発明の第１の実施の形態に係るＮＡＮＤ型フラッシュメモリチップ内のデータ入出力部の回路構成を示す図である。
【図１１】本発明の第２の実施の形態に係るＮＡＮＤ型フラッシュメモリチップ内のデータ入出力部の回路構成を示す図である。
【図１２】本発明の第２の実施の形態に係る（ａ）はテストパッドに入力される信号の波形を示す図、（ｂ）は第１の実施の形態のテスト動作に係る信号の波形を示す図、（ｃ）は第２の実施の形態のテスト動作に係る信号の波形を示す図である。
【図１３】本発明の第２の実施の形態に係る８ビットデータの比較処理と比較結果の一例を示す図である。
【図１４】本発明の第３の実施の形態に係るＮＡＮＤ型フラッシュメモリチップ内のデータ入出力部の回路構成を示す図である。
【図１５】本発明の第３の実施の形態に係る８ビットデータの比較処理と比較結果の一例を示す図である。
【図１６】本発明の第４の実施の形態に係るＮＡＮＤ型フラッシュメモリチップ内のデータ入出力部の回路構成を示す図である。
【図１７】本発明の第４の実施の形態に係るＮＡＮＤ型フラッシュメモリチップ内で実行されるテスト動作の一例を示すフローチャートである。
【図１８】本発明の第４の実施の形態に係る８ビットデータの比較処理と比較結果の出力例を示す図である。
【図１９】本発明の第４の実施の形態に係るＮＡＮＤ型フラッシュメモリチップ内で実行されるテスト動作の他の例を示すフローチャートである。
【図２０】本発明の第４の実施の形態に係る８ビットデータの比較処理と比較結果の他の出力例を示す図である。
【図２１】本発明の第５の実施の形態に係るＮＡＮＤ型フラッシュメモリチップ内のデータ入出力部の回路構成を示す図である。
【図２２】本発明の第５の実施の形態に係るＮＡＮＤ型フラッシュメモリチップ内で実行されるテスト動作の一例を示すフローチャートである。
【図２３】本発明の第５の実施の形態に係る８ビットデータの比較処理と比較結果の出力例を示す図である。
【図２４】本発明の第６の実施の形態に係るＮＡＮＤ型フラッシュメモリチップ内のデータ入出力部の回路構成を示す図である。
【図２５】本発明の第６の実施の形態に係るＮＡＮＤ型フラッシュメモリチップ内で実行されるテスト動作の一例を示すフローチャートである。
【図２６】本発明の第６の実施の形態に係る８ビットデータの比較処理と比較結果の出力例を示す図である。
【符号の説明】
【０１７０】
１    テストシステム
２    テスタ
３    テストボード
１０    ＮＡＮＤ型フラッシュメモリチップ
４１    テストパッド
４３    テスト用インターフェイス
５０、６０、７０、８０、９０、１００    データ入出力部
５４、６１、７１、８１、９１、１０１    ×１モードデータ出力部
５４ａ    ×８ラッチ回路
５４ｂ    時分割回路
５４ｃ    ×１出力バッファ
６１ａ    データパターンラッチ回路
６１ｂ    比較器
７１ａ    データパターン用シフトレジスタ
８１ａ    シフトレジスタ
１０１ａ    反転・変更回路
１０２    反転・変更判定回路
【図１】
2009099202.tif 000003
【図２】
2009099202.tif 000004
【図３】
2009099202.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2009099202.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
2009099202.tif 000016
【図１５】
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【図１６】
2009099202.tif 000018
【図１７】
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【図１８】
2009099202.tif 000020
【図１９】
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【図２０】
2009099202.tif 000022
【図２１】
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【図２２】
2009099202.tif 000024
【図２３】
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【図２４】
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【図２５】
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【図２６】
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