(57)【要約】【課題】層間絶縁膜の平坦性が向上し、信頼性が高く、歩留まりの高い半導体装置の製造方法を提供する。【解決手段】半導体基板１００上に絶縁膜１０２及び電極層１０３を形成し、所定の領域の電極層１０３、絶縁膜１０２及び半導体基板１００をエッチングして溝Ｔを形成し、上面が電極層１０３の上面と同じ高さになるように溝Ｔ内に素子分離絶縁膜１１０を埋め込み、素子分離絶縁膜１１０及び電極層１０３上に絶縁膜１０４を形成し、所定の領域の絶縁膜１０４、電極層１０３及び素子分離絶縁膜１１０をエッチングしてゲートパターン及びダミーパターンを形成し、前記ゲートパターン及びダミーパターン覆う絶縁膜１０７を形成し、絶縁膜１０４をストッパーとして絶縁膜１０７を平坦化する。【選択図】図１４
2009099738.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に第１の絶縁膜を形成し、
前記第１の絶縁膜上に電極層を形成し、
所定の領域の前記電極層、前記第１の絶縁膜及び前記半導体基板をエッチングして溝を形成し、
上面が前記電極層の上面と同じ高さになるように前記溝内に素子分離絶縁膜を埋め込み、
前記素子分離絶縁膜及び前記電極層上に第２の絶縁膜を形成し、
所定の領域の前記第２の絶縁膜、前記電極層及び前記素子分離絶縁膜をエッチングしてゲートパターン及びダミーパターンを形成し、
前記ゲートパターン及びダミーパターン覆う第３の絶縁膜を形成し、
前記第２の絶縁膜をストッパーとして前記第３の絶縁膜を平坦化する半導体装置の製造方法。
【請求項２】
半導体基板上に第１の絶縁膜を形成し、
前記第１の絶縁膜上に電極層を形成し、
前記電極層上に第２の絶縁膜を形成し、
所定の領域の前記第２の絶縁膜、前記電極層、前記第１の絶縁膜及び前記半導体基板をエッチングして溝を形成し、
上面が前記第２の絶縁膜の上面と同じ高さになるように前記溝内に素子分離絶縁膜を埋め込み、
前記素子分離絶縁膜及び前記第２の絶縁膜上に第３の絶縁膜を形成し、
所定の領域の前記第３の絶縁膜、前記第２の絶縁膜、前記電極層及び前記素子分離絶縁膜をエッチングしてゲートパターン及びダミーパターンを形成し、
前記ゲートパターン及びダミーパターンを覆う第４の絶縁膜を形成し、
前記第３の絶縁膜をストッパーとして前記第４の絶縁膜を平坦化する半導体装置の製造方法。
【請求項３】
半導体基板上に第１の絶縁膜を形成し、
前記第１の絶縁膜上に第１の電極層を形成し、
所定の領域の前記第１の電極層、前記第１の絶縁膜及び前記半導体基板をエッチングして第１の溝を形成し、
上面が前記第１の電極層の上面と同じ高さになるように前記第１の溝内に素子分離絶縁膜を埋め込み、
前記素子分離絶縁膜及び前記第１の電極層上に第２の絶縁膜を形成し、
周辺回路領域において所定の領域の前記第２の絶縁膜、前記電極層及び前記素子分離絶縁膜をエッチングしてゲートパターン及びダミーパターンを形成し、
前記ゲートパターン及びダミーパターンとメモリセルアレイ領域の前記第２の絶縁膜とを覆う第３の絶縁膜を形成し、
前記第２の絶縁膜をストッパーとして前記第３の絶縁膜を平坦化し、
前記メモリセルアレイ領域において所定間隔を空け所定方向に沿って前記第２の絶縁膜及び前記第１の電極層をエッチングして第２の溝を形成し、
前記第２の溝の底面及び側面にインターポリ絶縁膜となる第４の絶縁膜を形成し、
前記第２の溝に第２の電極層を埋め込んでワードラインを形成する半導体記憶装置の製造方法。
【請求項４】
半導体基板上に第１の絶縁膜を形成し、
前記第１の絶縁膜上に電極層を形成し、
前記電極層上に第２の絶縁膜を形成し、
所定の領域の前記第２の絶縁膜、前記電極層、前記第１の絶縁膜及び前記半導体基板をエッチングして第１の溝を形成し、
上面が前記第２の絶縁膜の上面と同じ高さになるように前記溝内に素子分離絶縁膜を埋め込み、
前記素子分離絶縁膜及び前記第２の絶縁膜上に第３の絶縁膜を形成し、
周辺回路領域において所定の領域の前記第３の絶縁膜、前記第２の絶縁膜、前記電極層及び前記素子分離絶縁膜をエッチングしてゲートパターン及びダミーパターンを形成し、
前記ゲートパターン及びダミーパターンとメモリセルアレイ領域の前記第３の絶縁膜とを覆う第４の絶縁膜を形成し、
前記第３の絶縁膜をストッパーとして前記第４の絶縁膜を平坦化し、
前記メモリセルアレイ領域において所定間隔を空け所定方向に沿って前記第３の絶縁膜及び前記第１の電極層をエッチングして第２の溝を形成し、
前記第２の溝の底面及び側面にインターポリ絶縁膜となる第５の絶縁膜を形成し、
前記第２の溝に第２の電極層を埋め込んでワードラインを形成する半導体記憶装置の製造方法。
【請求項５】
半導体基板と、
前記半導体基板上に順次積層されたゲート絶縁膜、ゲート電極及び第１の絶縁膜を有するゲートパターンと、
前記ゲートパターンを覆うように形成された第１の層間絶縁膜と、
前記半導体基板表面部に埋め込まれた素子分離絶縁膜からなる素子分離領域と、
前記素子分離領域に形成され、前記素子分離絶縁膜及び前記素子分離絶縁膜上に形成された第２の絶縁膜を有し、前記ゲート電極を含まないダミーパターンと、
前記ダミーパターンを覆うように形成された第２の層間絶縁膜と、
を備え、
前記半導体基板の上面から前記第１の層間絶縁膜の上面までの高さをＨａ、前記半導体基板の上面から前記第２の層間絶縁膜の上面までの高さをＨｃとした場合、０．８×Ｈａ≦Ｈｃとなることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、半導体装置の製造方法及び半導体記憶装置の製造方法に関するものである。
【背景技術】
【０００２】
半導体基板上に形成された層間絶縁膜の上には配線等が形成される。半導体装置の微細化に伴う配線等の高集積化のためには、この層間絶縁膜の平坦性を保つことが求められる。
【０００３】
ＣＭＰ（化学的機械研磨）による層間絶縁膜の平坦化処理では、ゲートパターンの密度が大きい領域と小さい領域とで研磨速度が異なる。これにより研磨後の層間絶縁膜の上面に段差が生じるという問題があった。
【０００４】
このような問題を解決するため、ゲートパターンの密度が小さい領域やゲートパターンが形成されない領域（例えば素子分離領域）にダミーパターンを形成し、パターン密度を均一化して研磨速度の差を小さくすることで、層間絶縁膜をより平坦にする方法が提案されている（例えば特許文献１、２参照）。
【０００５】
このような方法を用いた半導体装置の製造方法の一例について説明する。まず、半導体基板に所望のウェル領域やチャネル領域を形成した後、半導体基板上にゲート絶縁膜、ゲート電極となるポリシリコン膜、ＣＭＰのストッパー膜となる第１のシリコン窒化膜を順次形成する。
【０００６】
そして、リソグラフィ技術を用いて所望の領域にフォトレジストを形成し、このフォトレジストをマスクにして第１のシリコン窒化膜、ポリシリコン膜、ゲート絶縁膜、半導体基板をＲＩＥ（反応性イオンエッチング）加工し、溝を形成する。
【０００７】
続いて、その溝を埋め込むように第１のシリコン酸化膜を堆積する。第１のシリコン窒化膜をストッパーにして、ＣＭＰによりこの第１のシリコン酸化膜を平坦化して素子分離領域（ＳＴＩ）を形成する。
【０００８】
続いて、所望のゲートパターン及びダミーパターンとなるようにリソグラフィ技術を用いてフォトレジストを形成する。そしてフォトレジストをマスクにしてＲＩＥ加工を行う。
【０００９】
このとき、アクティブエリア（素子分離領域で分離される素子領域）では、ゲート絶縁膜、ポリシリコン膜及び第１のシリコン窒化膜を有する所望のゲートパターン及びダミーパターンが形成される。また、素子分離領域では、第１のシリコン酸化膜からなるダミーパターンが形成される。
【００１０】
続いて、ソース及びドレイン領域となる不純物拡散層、ゲート側壁膜を形成する。そして、ゲートパターン及びダミーパターンを覆う第２のシリコン窒化膜、層間絶縁膜となるＢＰＳＧ（Boron Phosphorus Silicon Glass）膜を形成する。
【００１１】
続いて、第２のシリコン窒化膜をストッパーにして、ＣＭＰによりこのＢＰＳＧ膜を平坦化する。そして、ＢＰＳＧ膜上に第２のシリコン酸化膜を成膜し、前記不純物拡散層とのコンタクトのためのコンタクトプラグを形成する。
【００１２】
アクティブエリアのゲートパターン及びダミーパターンは第２のシリコン窒化膜の下層に第１のシリコン窒化膜を有する。一方、素子分離領域のダミーパターンは第２のシリコン窒化膜の下層は第１のシリコン酸化膜である。すなわち素子分離領域の方がＣＭＰの際にストッパーの役割を果たすシリコン窒化膜の膜厚が小さい。
【００１３】
そのため、ＢＰＳＧ膜のＣＭＰによる平坦化の際、素子分離領域のダミーパターンの第２のシリコン窒化膜が全てエッチングされてしまった場合、その第２のシリコン窒化膜下の第１のシリコン酸化膜が削られ、アクティブエリアにおけるゲートパターン及びダミーパターンよりも素子分離領域のダミーパターンの方が、高さが低くなり、段差が生じる。この段差は上層配線層の短絡の原因になり歩留まり低下の要因となりうる。また、層間耐圧を劣化させる虞がある。
【特許文献１】特開２００３−２４３６１７号公報
【特許文献２】特開２００４−３４９６２２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明は層間絶縁膜の平坦性が向上し、信頼性が高く、高歩留まりの半導体装置、半導体装置の製造方法及び半導体記憶装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明の一態様による半導体装置の製造方法は、半導体基板上に第１の絶縁膜を形成し、前記第１の絶縁膜上に電極層を形成し、所定の領域の前記電極層、前記第１の絶縁膜及び前記半導体基板をエッチングして溝を形成し、上面が前記電極層の上面と同じ高さになるように前記溝内に素子分離絶縁膜を埋め込み、前記素子分離絶縁膜及び前記電極層上に第２の絶縁膜を形成し、所定の領域の前記第２の絶縁膜、前記電極層及び前記素子分離絶縁膜をエッチングしてゲートパターン及びダミーパターンを形成し、前記ゲートパターン及びダミーパターン覆う第３の絶縁膜を形成し、前記第２の絶縁膜をストッパーとして前記第３の絶縁膜を平坦化するものである。
【００１６】
また、本発明の一態様による半導体装置の製造方法は、半導体基板上に第１の絶縁膜を形成し、前記第１の絶縁膜上に電極層を形成し、前記電極層上に第２の絶縁膜を形成し、所定の領域の前記第２の絶縁膜、前記電極層、前記第１の絶縁膜及び前記半導体基板をエッチングして溝を形成し、上面が前記第２の絶縁膜の上面と同じ高さになるように前記溝内に素子分離絶縁膜を埋め込み、前記素子分離絶縁膜及び前記第２の絶縁膜上に第３の絶縁膜を形成し、所定の領域の前記第３の絶縁膜、前記第２の絶縁膜、前記電極層及び前記素子分離絶縁膜をエッチングしてゲートパターン及びダミーパターンを形成し、前記ゲートパターン及びダミーパターンを覆う第４の絶縁膜を形成し、前記第３の絶縁膜をストッパーとして前記第４の絶縁膜を平坦化するものである。
【００１７】
本発明の一態様による半導体記憶装置の製造方法は、半導体基板上に第１の絶縁膜を形成し、前記第１の絶縁膜上に第１の電極層を形成し、所定の領域の前記第１の電極層、前記第１の絶縁膜及び前記半導体基板をエッチングして第１の溝を形成し、上面が前記第１の電極層の上面と同じ高さになるように前記第１の溝内に素子分離絶縁膜を埋め込み、前記素子分離絶縁膜及び前記第１の電極層上に第２の絶縁膜を形成し、周辺回路領域において所定の領域の前記第２の絶縁膜、前記電極層及び前記素子分離絶縁膜をエッチングしてゲートパターン及びダミーパターンを形成し、前記ゲートパターン及びダミーパターンとメモリセルアレイ領域の前記第２の絶縁膜とを覆う第３の絶縁膜を形成し、前記第２の絶縁膜をストッパーとして前記第３の絶縁膜を平坦化し、前記メモリセルアレイ領域において所定間隔を空け所定方向に沿って前記第２の絶縁膜及び前記第１の電極層をエッチングして第２の溝を形成し、前記第２の溝の底面及び側面にインターポリ絶縁膜となる第４の絶縁膜を形成し、前記第２の溝に第２の電極層を埋め込んでワードラインを形成するものである。
【００１８】
また、本発明の一態様による半導体記憶装置の製造方法は、半導体基板上に第１の絶縁膜を形成し、前記第１の絶縁膜上に電極層を形成し、前記電極層上に第２の絶縁膜を形成し、所定の領域の前記第２の絶縁膜、前記電極層、前記第１の絶縁膜及び前記半導体基板をエッチングして第１の溝を形成し、上面が前記第２の絶縁膜の上面と同じ高さになるように前記溝内に素子分離絶縁膜を埋め込み、前記素子分離絶縁膜及び前記第２の絶縁膜上に第３の絶縁膜を形成し、周辺回路領域において所定の領域の前記第３の絶縁膜、前記第２の絶縁膜、前記電極層及び前記素子分離絶縁膜をエッチングしてゲートパターン及びダミーパターンを形成し、前記ゲートパターン及びダミーパターンとメモリセルアレイ領域の前記第３の絶縁膜とを覆う第４の絶縁膜を形成し、前記第３の絶縁膜をストッパーとして前記第４の絶縁膜を平坦化し、前記メモリセルアレイ領域において所定間隔を空け所定方向に沿って前記第３の絶縁膜及び前記第１の電極層をエッチングして第２の溝を形成し、前記第２の溝の底面及び側面にインターポリ絶縁膜となる第５の絶縁膜を形成し、前記第２の溝に第２の電極層を埋め込んでワードラインを形成するものである。
【００１９】
本発明の一態様による半導体装置は、半導体基板と、前記半導体基板上に順次積層されたゲート絶縁膜、ゲート電極及び第１の絶縁膜を有するゲートパターンと、前記ゲートパターンを覆うように形成された第１の層間絶縁膜と、前記半導体基板表面部に埋め込まれた素子分離絶縁膜からなる素子分離領域と、前記素子分離領域に形成され、前記素子分離絶縁膜及び前記素子分離絶縁膜上に形成された第２の絶縁膜を有し、前記ゲート電極を含まないダミーパターンと、前記ダミーパターンを覆うように形成された第２の層間絶縁膜と、を備え、前記半導体基板の上面から前記第１の層間絶縁膜の上面までの高さをＨａ、前記半導体基板の上面から前記第２の層間絶縁膜の上面までの高さをＨｃとした場合、０．８×Ｈａ≦Ｈｃとなるものである。
【発明の効果】
【００２０】
本発明によれば、層間絶縁膜の平坦性が向上し、信頼性が高く、歩留まりを高くできる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態を図面に基づいて説明する。
【００２２】
（第１の実施形態）図１に本発明の第１の実施形態に係る半導体装置の平面図を示す。図１（ａ）は素子であるＭＯＳトランジスタ、図１（ｂ）はアクティブエリアにおけるダミーパターン、図１（ｃ）は素子分離領域におけるダミーパターンを示す。アクティブエリアは素子分離領域１１０ａ〜ｃで分離される素子領域である。
【００２３】
図１（ａ）におけるＡ−Ａ′線での縦断面を図２（ａ）、図１（ｂ）におけるＢ−Ｂ′線での縦断面を図２（ｂ）、図１（ｃ）におけるＣ−Ｃ′線での縦断面を図２（ｃ）に示す。
【００２４】
図２（ａ）を用いて、素子であるＭＯＳトランジスタの構成を説明する。半導体基板１００の表面部にソース・ドレイン領域となる拡散層１０１が形成されている。拡散層１０１間の半導体基板１００上にはゲート絶縁膜１０２、ゲート電極となるポリシリコン膜１０３ａ、シリコン窒化膜１０４ａが順次積層されている。
【００２５】
側壁膜１０５ａ及びシリコン窒化膜１０４ａを覆うようにシリコン窒化膜１０６ａが形成されている。シリコン窒化膜１０６ａを覆うように層間絶縁膜となるＢＰＳＧ膜１０７ａ及びシリコン酸化膜１０８ａが形成される。また、ＢＰＳＧ膜１０７ａ及びシリコン酸化膜１０８ａを貫通し、拡散層１０１と接触するコンタクトプラグ１０９が形成されている。
【００２６】
図２（ｂ）に示すように、アクティブエリアにおけるダミーパターンは、拡散層及びコンタクトプラグの有無を除いて、図２（ａ）に示すＭＯＳトランジスタと同様の構成になっている。
【００２７】
図２（ｃ）を用いて、素子分離領域１１０ｃにおけるダミーパターンの構成を説明する。このダミーパターンは素子分離領域を形成するシリコン酸化膜１１０ｃ、シリコン酸化膜１１０ｃ上に形成されたシリコン窒化膜１０４ｃを有する。側壁膜１０５ｃ及びシリコン窒化膜１０４ｃを覆うようにシリコン窒化膜１０６ｃが形成されている。
【００２８】
シリコン窒化膜１０６ｃを覆うように層間絶縁膜となるＢＰＳＧ膜１０７ｃ及びシリコン酸化膜１０８ｃが形成される。
【００２９】
ＢＰＳＧ膜１０７ａ〜ｃの上面とシリコン窒化膜１０４ａ〜ｃ上のシリコン窒化膜１０６ａ〜ｃの上面はほぼ平坦になっている。また、シリコン酸化膜１０８ａ、１０８ｂ、１０８ｃの上面はほぼ平坦になっている。
【００３０】
半導体基板１００表面からシリコン酸化膜１０８ａ上面までの高さをＨａ、半導体基板１００表面からシリコン酸化膜１０８ｃ上面までの高さをＨｃとした時、０．８×Ｈａ≦Ｈｃ≦Ｈａを満たす。
【００３１】
このようにアクティブエリアと素子分離領域とで、層間絶縁膜の高さを揃えほぼ平坦にすることで、素子分離領域における層間耐圧の劣化を抑制することができる。また、層間絶縁膜上に形成される上層配線層の短絡を防止することができ、信頼性の高い半導体装置となる。
【００３２】
このような半導体装置の製造方法を図３〜図１４に示す工程断面図を用いて説明する。各図の（ａ）〜（ｃ）は図２における（ａ）〜（ｃ）に対応する。すなわち（ａ）は素子であるＭＯＳトランジスタが形成される領域での縦断面、（ｂ）はアクティブエリアにおけるダミーパターンが形成される領域での縦断面、（ｃ）は素子分離領域におけるダミーパターンが形成される領域での縦断面を示す。
【００３３】
図３に示すように、半導体基板１００中にイオン注入技術を用いて所望のウェル領域やチャネル領域（共に図示せず）を形成した後、半導体基板１００上に膜厚８ｎｍのゲート絶縁膜１０２を形成する。ゲート絶縁膜１０２は例えばシリコン酸化膜である。
【００３４】
続いて、ゲート絶縁膜１０２上に膜厚８０ｎｍのポリシリコン膜１０３、膜厚８０ｎｍのシリコン窒化膜１２０を順次形成する。ポリシリコン膜１０３は例えば不純物としてリンがドープされたポリシリコン膜である。
【００３５】
そして、シリコン窒化膜１２０上に膜厚５０ｎｍの反射防止膜１２１を形成し、リソグラフィ技術を用いて所望の素子分離領域パターンとなるように膜厚１５０ｎｍのフォトレジスト１２２を形成する。
【００３６】
図４に示すように、フォトレジスト１２２をマスクとして、反射防止膜１２１、シリコン窒化膜１２０、ポリシリコン膜１０３、ゲート絶縁膜１０２及び半導体基板１００をＲＩＥ加工し、深さ２５０ｎｍの溝Ｔを形成する。
【００３７】
そして、アッシング技術等によりフォトレジスト１２２及び反射防止膜１２１を除去する。
【００３８】
図５に示すように、例えばＨＤＰ−ＣＶＤ（高密度プラズマＣＶＤ）技術を用いて、溝Ｔを埋め込むように膜厚５００ｎｍのシリコン酸化膜１１０を成膜する。
【００３９】
図６に示すように、シリコン窒化膜１２０をストッパーとしてＣＭＰ技術を用いてシリコン酸化膜１１０を平坦化する。
【００４０】
図７に示すように、シリコン酸化膜１１０の上面がポリシリコン膜１０３の上面と同じ高さになるように、シリコン酸化膜１１０をＲＩＥ加工する。ＲＩＥでなく、ウェットエッチングでも良い。
【００４１】
図８に示すように、シリコン窒化膜１２０をウェットエッチング技術又はＲＩＥ技術を用いて除去する。
【００４２】
このシリコン窒化膜１２０の除去と、図７に示すシリコン酸化膜１１０の高さ調整を、ＲＩＥのエッチングステップを切り替えながら連続的に行うようにしてもよい。また、シリコン酸化膜１１０とシリコン窒化膜１２０のエッチング速度を揃えた条件で一括して行ってもよい。
【００４３】
図９に示すように、ポリシリコン膜１０３及びシリコン酸化膜１１０上に、膜厚１５０ｎｍのシリコン窒化膜１０４を形成する。
【００４４】
図１０に示すように、シリコン窒化膜１０４上に膜厚５０ｎｍの反射防止膜１２３を形成し、リソグラフィ技術を用いて所望のゲートパターン、ダミーパターンとなるように膜厚１５０ｎｍのフォトレジスト１２４を形成する。
【００４５】
図１１に示すように、フォトレジスト１２４をマスクとして、反射防止膜１２３、シリコン窒化膜１０４、及びポリシリコン膜１０３をＲＩＥ加工する。
【００４６】
ＲＩＥの条件によりフォトレジスト１２４の膜厚が不足する場合は、一旦シリコン窒化膜１０４にパターンを転写してフォトレジスト１２４を除去し、シリコン窒化膜１０４をマスクとして加工を行ってもよい。このとき、シリコン酸化膜１１０の高さをゲート絶縁膜１０２の位置まで下げる加工を施す。
【００４７】
続いて、アッシング技術等によりフォトレジスト１２４及び反射防止膜１２３を除去する。
【００４８】
この後、図１１（ａ）に示すように、半導体基板１００の表面部に浅い拡散層領域１１１を形成する。
【００４９】
図１２に示すように、リソグラフィ技術、イオン注入技術、ＲＴＡ技術等を組み合わせてソース・ドレイン領域となる拡散層１０１を形成する。ＬＤＤ（Lightly Doped Drain）構造を構築するために、ＬＰ−ＣＶＤ（減圧ＣＶＤ）技術やＲＩＥ技術を組み合わせて側壁膜１０５を形成する。側壁膜１０５は例えばシリコン酸化膜である。
【００５０】
図１３に示すように、ゲートパターン、ダミーパターンを覆うように膜厚２０ｎｍのシリコン窒化膜１０６を形成する。そして層間絶縁膜を構成する膜厚６００ｎｍのＢＰＳＧ膜１０７を成膜し、熱処理でリフローさせる。
【００５１】
図１４に示すように、ＣＭＰ技術を用いてＢＰＳＧ膜１０７の平坦化を行う。シリコン窒化膜１０６がストッパーとなる。パターン密度の違いなどにより素子分離領域の研磨速度がアクティブエリアよりも速くなった場合、シリコン窒化膜１０４もストッパーの役割を果たす。
【００５２】
これにより、アクティブエリア及び素子分離領域におけるＢＰＳＧ膜１０７の高さをほぼ平坦にすることができる。
【００５３】
図１５に示すように、層間絶縁膜を構成する膜厚３００ｎｍのシリコン酸化膜１０８を成膜する。そしてシリコン酸化膜１０８、ＢＰＳＧ膜１０７を貫通して拡散層１０１上面を露出するコンタクトホールを開口し、コンタクトプラグ１０９を形成する。
【００５４】
図１４に示す工程でＢＰＳＧ膜の高さをほぼ平坦にしているため、アクティブエリア及び素子分離領域における層間絶縁膜の高さのばらつきを抑え、上面をほぼ平坦にすることができる。
【００５５】
（比較例）比較例による半導体装置の製造方法を図１６〜図２２を用いて説明する。上記第１の実施形態におけるシリコン窒化膜１２０をストッパーとしてＣＭＰ技術を用いてシリコン酸化膜１１０を平坦化する工程（図６に相当）までは同じであるので説明を省略する。
【００５６】
図１６に示すように、シリコン窒化膜１２０及びシリコン酸化膜１１０上に反射防止膜１３１を形成し、リソグラフィ技術を用いて所望のゲートパターン、ダミーパターンとなるようにフォトレジスト１３２を形成する。
【００５７】
図１７に示すように、フォトレジスト１３２をマスクとして、反射防止膜１３１、シリコン窒化膜１２０、及びポリシリコン膜１０３をＲＩＥ加工する。このとき、シリコン酸化膜１１０の高さをゲート絶縁膜１０２の位置まで下げる加工を施す。
【００５８】
続いて、アッシング技術等によりフォトレジスト１３２及び反射防止膜１３１を除去する。
【００５９】
この後、図１７（ａ）に示すように、半導体基板１００の表面部に浅い拡散層領域１１１を形成する。
【００６０】
図１８に示すように、リソグラフィ技術、イオン注入技術、ＲＴＡ技術等を組み合わせてソース・ドレイン領域となる拡散層１３３を形成する。ＬＤＤ（Lightly Doped Drain）構造を構築するために、ＬＰ−ＣＶＤ（減圧ＣＶＤ）技術やＲＩＥ技術を組み合わせて側壁膜１３４を形成する。側壁膜１３４は例えばシリコン酸化膜である。
【００６１】
図１９に示すように、ゲートパターン、ダミーパターンを覆うようにシリコン窒化膜１３５を形成する。そして層間絶縁膜を構成するＢＰＳＧ膜１３６を成膜し、熱処理でリフローさせる。
【００６２】
図２０に示すように、ＣＭＰ技術を用いてＢＰＳＧ膜１３６の平坦化を行う。このときアクティブエリアではシリコン窒化膜１３５、１２０がストッパーとなる。一方、素子分離領域ではストッパーとなるのがシリコン窒化膜１３５のみである。
【００６３】
従って、図２０（ｃ）に示すように素子分離領域ではエロージョンが発生し易く、アクティブエリアと素子分離領域とでＢＰＳＧ膜１３６の膜厚差が大きくなる。
【００６４】
図２１に示すように、層間絶縁膜を構成するシリコン酸化膜１３７を成膜する。層間絶縁膜の上面の高さはアクティブエリアと素子分離領域とで大きく異なる。このような層間絶縁膜上に上層配線層を形成した場合、短絡等が起こり、製品歩留まりを低下させる。また、層間耐圧を劣化させる。
【００６５】
また、エロージョンが発生した素子分離領域に近接したアクティブエリアでもエロージョンが発生する。エロージョンが発生した素子にコンタクトプラグ１３８を形成した場合、層間絶縁膜の膜厚が薄くなるため、図２２Ａに示すように、コンタクトホール加工時に拡散層部１３３を突き抜けるおそれがある。
【００６６】
また、図２２Ｂに示すように、リソグラフィ時にデフォーカスが起こり、コンタクトホールが拡散層部１３３まで到達しないおそれもある。
【００６７】
このように、比較例による半導体装置の製造方法では、ＢＰＳＧ膜の平坦化の際に素子分離領域において起こるエロージョンにより層間絶縁膜の高さにばらつきが生じる。これにより上層配線層の短絡、層間耐圧の劣化、コンタクトホールの未開口等の問題が起こる。
【００６８】
一方、上記第１の実施形態では、ＢＰＳＧ膜の平坦化の際、素子分離領域ではアクティブエリアと同様に、シリコン窒化膜１０４及びシリコン窒化膜１０６がストッパーとなるため、エロージョンの発生を防止できる。
【００６９】
従って、層間絶縁膜の上面をほぼ平坦にすることができ、層間絶縁膜上に形成される上層配線層の短絡を防止することができる。また、コンタクトホールの未開口等の問題の発生を防止できる。また、素子分離領域における層間耐圧の劣化を抑制することができ、信頼性の高い半導体装置を製造できる。
【００７０】
（第２の実施形態）図２３に本発明の第２の実施形態に係る半導体装置の平面図を示す。図２３（ａ）は素子であるＭＯＳトランジスタ、図２３（ｂ）はアクティブエリアにおけるダミーパターン、図２３（ｃ）は素子分離領域におけるダミーパターンを示す。アクティブエリアは素子分離領域２１１ａ〜ｃで分離される素子領域である。
【００７１】
図２３（ａ）におけるＡ−Ａ′線での縦断面を図２４（ａ）、図２３（ｂ）におけるＢ−Ｂ′線での縦断面を図２４（ｂ）、図２３（ｃ）におけるＣ−Ｃ′線での縦断面を図２４（ｃ）に示す。
【００７２】
図２４（ａ）を用いて、素子であるＭＯＳトランジスタの構成を説明する。半導体基板２００の表面部にソース・ドレイン領域となる拡散層２０１が形成されている。拡散層２０１間の半導体基板２００上にはゲート絶縁膜２０２、ゲート電極となるポリシリコン膜２０３ａ、シリコン窒化膜２０４ａ、２０５ａが順次積層されている。
【００７３】
側壁膜２０６ａ及びシリコン窒化膜２０５ａを覆うようにシリコン窒化膜２０７ａが形成されている。シリコン窒化膜２０７ａを覆うように層間絶縁膜となるＢＰＳＧ膜２０８ａ及びシリコン酸化膜２０９ａが形成される。また、ＢＰＳＧ膜２０８ａ及びシリコン酸化膜２０９ａを貫通し、拡散層２０１と接触するコンタクトプラグ２１０が形成されている。
【００７４】
図２４（ｂ）に示すように、アクティブエリアにおけるダミーパターンは、拡散層及びコンタクトプラグの有無を除いて、図２４（ａ）に示すＭＯＳトランジスタと同様の構成になっている。
【００７５】
図２４（ｃ）を用いて、素子分離領域２１１ｃにおけるダミーパターンの構成を説明する。このダミーパターンは素子分離領域を形成するシリコン酸化膜２１１ｃ、シリコン酸化膜２１１ｃ上に形成されたシリコン窒化膜２０５ｃを有する。側壁膜２０６ｃ及びシリコン窒化膜２０５ｃを覆うようにシリコン窒化膜２０７ｃが形成されている。
【００７６】
シリコン窒化膜２０７ｃを覆うように層間絶縁膜となるＢＰＳＧ膜２０８ｃ及びシリコン酸化膜２０９ｃが形成される。
【００７７】
ＢＰＳＧ膜２０８ａ〜ｃの上面とシリコン窒化膜２０５ａ〜ｃ上のシリコン窒化膜２０７ａ〜ｃの上面はほぼ平坦になっている。また、シリコン酸化膜２０９ａ、２０９ｂ、２０９ｃの上面はほぼ平坦になっている。
【００７８】
半導体基板２００表面からシリコン酸化膜２０９ａ上面までの高さをＨａ、半導体基板２００表面からシリコン酸化膜２０９ｃ上面までの高さをＨｃとした時、０．８×Ｈａ≦Ｈｃ≦Ｈａを満たす。
【００７９】
このようにアクティブエリアと素子分離領域とで、層間絶縁膜の高さを揃えほぼ平坦にすることで、素子分離領域における層間耐圧の劣化を抑制することができる。また、層間絶縁膜上に形成される上層配線層の短絡を防止することができ、信頼性の高い半導体装置となる。
【００８０】
このような半導体装置の製造方法を図２５〜図３１に示す工程断面図を用いて説明する。各図の（ａ）〜（ｃ）は図２４における（ａ）〜（ｃ）に対応する。すなわち（ａ）は素子であるＭＯＳトランジスタが形成される領域での縦断面、（ｂ）はアクティブエリアにおけるダミーパターンが形成される領域での縦断面、（ｃ）は素子分離領域におけるダミーパターンが形成される領域での縦断面を示す。
【００８１】
半導体基板２００上へのゲート絶縁膜２０２、ポリシリコン膜２０３、及びシリコン窒化膜２０４の形成、リソグラフィ技術を用いた所望の素子分離領域パターンとなる溝の形成、溝を埋め込むシリコン酸化膜２１１の成膜、シリコン窒化膜２０４をストッパーとしたシリコン酸化膜２１１の平坦化については、上記第１の実施形態における図３〜図６に示す工程と同じであるので詳細な説明及び図示は省略する。
【００８２】
図２５に示すように、シリコン窒化膜２０４及びシリコン酸化膜２１１上に膜厚１５０ｎｍのシリコン窒化膜２０５を形成する。
【００８３】
図２６に示すように、シリコン窒化膜２０５上に反射防止膜２２１を形成し、リソグラフィ技術を用いて所望のゲートパターン、ダミーパターンとなるようにフォトレジスト２２２を形成する。
【００８４】
図２７に示すように、フォトレジスト２２２をマスクとして、反射防止膜２２１、シリコン窒化膜２０５、２０４、及びポリシリコン膜２０３をＲＩＥ加工する。
【００８５】
ＲＩＥの条件によりフォトレジスト２２２の膜厚が不足する場合は、一旦シリコン窒化膜２０５にパターンを転写してフォトレジスト２２２を除去し、シリコン窒化膜２０５をマスクとして加工を行ってもよい。このとき、シリコン酸化膜２１１の高さをゲート絶縁膜２０２の位置まで下げる加工を施す。
【００８６】
続いて、アッシング技術等によりフォトレジスト２２２及び反射防止膜２２１を除去する。
【００８７】
この後、図２７（ａ）に示すように、半導体基板１００の表面部に浅い拡散層領域２１２を形成する。
【００８８】
図２８に示すように、リソグラフィ技術、イオン注入技術、ＲＴＡ技術等を組み合わせてソース・ドレイン領域となる拡散層２０１を形成する。ＬＤＤ（Lightly Doped Drain）構造を構築するために、ＬＰ−ＣＶＤ（減圧ＣＶＤ）技術やＲＩＥ技術を組み合わせて側壁膜２０６を形成する。側壁膜２０６は例えばシリコン酸化膜である。
【００８９】
図２９に示すように、ゲートパターン、ダミーパターンを覆うように膜厚２０ｎｍのシリコン窒化膜２０７を形成する。そして層間絶縁膜を構成するＢＰＳＧ膜２０８を成膜し、熱処理でリフローさせる。
【００９０】
図３０に示すように、ＣＭＰ技術を用いてＢＰＳＧ膜２０８の平坦化を行う。シリコン窒化膜２０７、２０５がストッパーとなる。これにより、アクティブエリア及び素子分離領域におけるＢＰＳＧ膜の高さをほぼ平坦にすることができる。
【００９１】
図３１に示すように、層間絶縁膜を構成するシリコン酸化膜２０９を成膜する。そしてシリコン酸化膜２０９、ＢＰＳＧ膜２０８を貫通して拡散層２０１上面を露出するコンタクトホールを開口し、コンタクトプラグ２１０を形成する。
【００９２】
図３０に示す工程でＢＰＳＧ膜の高さをほぼ平坦にしているため、アクティブエリア及び素子分離領域における層間絶縁膜の高さのばらつきを抑え、上面をほぼ平坦にすることができる。従って、層間絶縁膜の上面をほぼ平坦にすることができ、層間絶縁膜上に形成される上層配線層の短絡を防止することができる。
【００９３】
また、コンタクトホールの未開口等の問題の発生を防止できる。また、素子分離領域における層間耐圧の劣化を抑制することができ、信頼性の高い半導体装置を製造できる。
【００９４】
（第３の実施形態）図３２に本発明の第３の実施形態に係る半導体記憶装置の平面図を示す。図３２（ａ）はメモリセルアレイ領域内のメモリ素子、図３２（ｂ）は周辺回路領域の素子であるＭＯＳトランジスタ、図３２（ｃ）は周辺回路領域のアクティブエリアにおけるダミーパターン、図３２（ｄ）は周辺回路領域の素子分離領域におけるダミーパターンを示す。
【００９５】
図３２（ａ）におけるＡ−Ａ′線での縦断面を図３３（ａ）、図３２（ａ）におけるＢ−Ｂ′線での縦断面を図３３（ｂ）、図３２（ｂ）におけるＣ−Ｃ′線での縦断面を図３３（ｃ）、図３２（ｃ）におけるＤ−Ｄ′線での縦断面を図３３（ｄ）、図３２（ｄ）におけるＥ−Ｅ′線での縦断面を図３３（ｅ）に示す。
【００９６】
図３３（ａ）、（ｂ）を用いてメモリ素子の構造について説明する。半導体基板３００上にトンネル絶縁膜３０１ａが形成され、トンネル絶縁膜３０１ａ上に所定間隔を空けて浮遊ゲート電極３０２ａが形成されている。
【００９７】
浮遊ゲート電極３０２ａの両側にインターポリ絶縁膜３０３を介して制御ゲート電極３０４が形成されている。制御ゲート電極３０４の下方の半導体基板３００表面部にソース・ドレイン領域となる拡散層３０５が形成されている。
【００９８】
制御ゲート電極３０４は図３２（ａ）における上下方向（以下、第１の方向）に沿って帯状に形成されている。また、素子分離絶縁膜３０６ａが第１の方向に直交する第２の方向に沿って帯状に形成されている。
【００９９】
素子分離絶縁膜３０６ａ及び浮遊ゲート電極３０２ａ上にシリコン窒化膜３０７が第１の方向に沿って帯状に形成されている。シリコン窒化膜３０７及び制御ゲート電極３０４上に層間絶縁膜となるシリコン酸化膜３０８ａが形成されている。
【０１００】
シリコン窒化膜３０７は２層のシリコン窒化膜３１０ａ、３１２ａにより構成されている。
【０１０１】
図３３（ｃ）を用いて、周辺回路領域の素子であるＭＯＳトランジスタの構成を説明する。半導体基板３００の表面部にソース・ドレイン領域となる拡散層３０９が形成されている。拡散層３０９間の半導体基板３００上にはゲート絶縁膜３０１ｃ、ゲート電極３０２ｃ、シリコン窒化膜３１０ｃが順次積層されている。
【０１０２】
側壁膜３１１ｃ及びシリコン窒化膜３１０ｃを覆うようにシリコン窒化膜３１２ｃが形成されている。シリコン窒化膜３１２ｃを覆うように層間絶縁膜となるＢＰＳＧ膜３１３ｃ及びシリコン酸化膜３０８ｃが形成される。また、ＢＰＳＧ膜３１３ｃ及びシリコン酸化膜３０８ｃを貫通し、拡散層３０９と接触するコンタクトプラグ３１４が形成されている。
【０１０３】
図３３（ｄ）に示すように、周辺回路領域のアクティブエリアにおけるダミーパターンは、拡散層及びコンタクトプラグの有無を除いて、図３３（ｃ）に示すＭＯＳトランジスタと同様の構成になっている。
【０１０４】
図３３（ｅ）を用いて、素子分離領域におけるダミーパターンの構成を説明する。このダミーパターンは素子分離絶縁膜３０６ｅ、シリコン酸化膜３０６ｅ上に形成されたシリコン窒化膜３１０ｅを有する。側壁膜３１１ｅ及びシリコン窒化膜３１０ｅを覆うようにシリコン窒化膜３１２ｅが形成されている。
【０１０５】
シリコン窒化膜３１２ｅを覆うように層間絶縁膜となるＢＰＳＧ膜３１３ｅ及びシリコン酸化膜３０８ｅが形成される。
【０１０６】
ＢＰＳＧ膜３１３ｃ〜ｅの上面とシリコン窒化膜３１０ｃ〜ｅ上のシリコン窒化膜３１２ｃ〜ｅの上面はほぼ平坦になっている。シリコン窒化膜３１０ｃ〜ｅとシリコン窒化膜３１２ｃ〜ｅの合計膜厚はシリコン窒化膜３０７の膜厚とほぼ等しい。
【０１０７】
また、シリコン酸化膜３０８ａ、３０８ｃ、３０８ｄ、３０８ｅの上面はほぼ平坦になっている。半導体基板３００表面からシリコン酸化膜３０８ｃ上面までの高さをＨ１、半導体基板３００表面からシリコン酸化膜３０８ｅまでの高さをＨ２とした時、０．８×Ｈ１≦Ｈ２を満たす。
【０１０８】
このようにメモリセルアレイ領域と周辺回路領域とで、層間絶縁膜の高さを揃えほぼ平坦にすることで、素子分離領域のダミーパターンにおける層間耐圧の劣化を抑制することができる。また、層間絶縁膜上に形成される上層配線層の短絡を防止することができ、信頼性の高い半導体装置となる。
【０１０９】
このような半導体記憶装置の製造方法を図３４〜図５１に示す工程断面図を用いて説明する。各図の（ａ）〜（ｅ）は図３３における（ａ）〜（ｅ）に対応する。
【０１１０】
図３４に示すように、半導体基板３００中にイオン注入技術を用いて所望のウェル領域やチャネル領域（共に図示せず）を形成した後、半導体基板３００上に膜厚８ｎｍの絶縁膜３０１を形成する。絶縁膜３０１は例えばシリコン酸化膜である。
【０１１１】
続いて、絶縁膜３０１上に膜厚８０ｎｍのポリシリコン膜３０２、膜厚８０ｎｍのシリコン窒化膜３２０を順次形成する。ポリシリコン膜３０２は例えば不純物としてリンがドープされたポリシリコン膜である。
【０１１２】
そして、シリコン窒化膜３２０上に膜厚５０ｎｍの反射防止膜３２１を形成し、リソグラフィ技術を用いて所望の素子分離領域パターンとなるように膜厚１５０ｎｍのフォトレジスト３２２を形成する。
【０１１３】
図３５に示すように、フォトレジスト３２２をマスクとして、反射防止膜３２１、シリコン窒化膜３２０、ポリシリコン膜３０２、絶縁膜３０１及び半導体基板３００をＲＩＥ加工し、深さ２５０ｎｍの溝Ｔを形成する。
【０１１４】
そして、アッシング技術等によりフォトレジスト３２２及び反射防止膜３２１を除去する。
【０１１５】
図３６に示すように、例えばＨＤＰ−ＣＶＤ（高密度プラズマＣＶＤ）技術を用いて、溝Ｔを埋め込むように膜厚５００ｎｍのシリコン酸化膜３０６を成膜する。
【０１１６】
図３７に示すように、シリコン窒化膜３２０をストッパーとしてＣＭＰ技術を用いてシリコン酸化膜３０６を平坦化する。
【０１１７】
図３８に示すように、シリコン酸化膜３０６の上面がポリシリコン膜３０２の上面と同じ高さになるように、シリコン酸化膜３０６をＲＩＥ加工する。ＲＩＥでなく、ウェットエッチングでも良い。
【０１１８】
図３９に示すように、シリコン窒化膜３２０をウェットエッチング技術又はＲＩＥ技術を用いて除去する。
【０１１９】
このシリコン窒化膜３２０の除去と、図３８に示すシリコン酸化膜３０６の高さ調整を、ＲＩＥのエッチングステップを切り替えながら連続的に行うようにしてもよい。また、シリコン酸化膜３０６とシリコン窒化膜３２０のエッチング速度を揃えた条件で一括して行ってもよい。
【０１２０】
図４０に示すように、ポリシリコン膜３０２及びシリコン酸化膜３０６上に、膜厚１５０ｎｍのシリコン窒化膜３１０を形成する。
【０１２１】
図４１に示すように、シリコン窒化膜３１０上に膜厚５０ｎｍの反射防止膜３２３を形成し、リソグラフィ技術を用いて所望のゲートパターン、ダミーパターンとなるように膜厚１５０ｎｍのフォトレジスト３２４を形成する。
【０１２２】
図４２に示すように、フォトレジスト３２４をマスクとして、反射防止膜３２３、シリコン窒化膜３１０、及びポリシリコン膜３０２をＲＩＥ加工する。
【０１２３】
ＲＩＥの条件によりフォトレジスト３２４の膜厚が不足する場合は、一旦シリコン窒化膜３１０にパターンを転写してフォトレジスト３２４を除去し、シリコン窒化膜３１０をマスクとして加工を行ってもよい。このとき、シリコン酸化膜３０６の高さを絶縁膜３０１の位置まで下げる加工を施す。
【０１２４】
続いて、アッシング技術等によりフォトレジスト３２４及び反射防止膜３２３を除去する。
【０１２５】
この後、図４２（ｃ）に示すように、半導体基板３００の表面部に浅い拡散層領域３１５を形成する。
【０１２６】
図４３に示すように、リソグラフィ技術、イオン注入技術、ＲＴＡ技術等を組み合わせてソース・ドレイン領域となる拡散層３０９を形成する。ＬＤＤ（Lightly Doped Drain）構造を構築するために、ＬＰ−ＣＶＤ（減圧ＣＶＤ）技術やＲＩＥ技術を組み合わせて側壁膜３１１を形成する。側壁膜３１１は例えばシリコン酸化膜である。
【０１２７】
図４４に示すように、ゲートパターン、ダミーパターンを覆うように膜厚２０ｎｍのシリコン窒化膜３１２を形成する。そして層間絶縁膜を構成する膜厚６００ｎｍのＢＰＳＧ膜３１３を成膜し、熱処理でリフローさせる。
【０１２８】
図４５に示すように、ＣＭＰ技術を用いてＢＰＳＧ膜３１３の平坦化を行う。シリコン窒化膜３１２、３１０がストッパーとなる。これにより、メモリセルアレイ領域と周辺回路領域（アクティブエリア及び素子分離領域）におけるＢＰＳＧ膜３１３の高さをほぼ平坦にすることができる。
【０１２９】
図４６に示すように、膜厚５０ｎｍの反射防止膜３２５を形成し、リソグラフィ技術を用いて所望のメモリ素子のゲートアレイとなるように膜厚１５０ｎｍのフォトレジスト３２６を形成する。
【０１３０】
図４７に示すように、フォトレジスト３２６をマスクとして、反射防止膜３２５、シリコン窒化膜３１２、３１０、及びポリシリコン膜３０２をＲＩＥ加工する。
【０１３１】
ＲＩＥの条件によりフォトレジスト３２６の膜厚が不足する場合は、一旦シリコン窒化膜３１２、３１０にパターンを転写してフォトレジスト３２６を除去し、シリコン窒化膜３１２、３１０をマスクとして加工を行ってもよい。
【０１３２】
続いて、アッシング技術等によりフォトレジスト３２６及び反射防止膜３２５を除去する。
【０１３３】
図４８に示すように、拡散層３０５を形成し、その後インターポリ絶縁膜３０３を成膜する。そして、例えば不純物として適量のリンがドープされた膜厚１００ｎｍのポリシリコン膜３０４を成膜する。
【０１３４】
インターポリ絶縁膜３０３は例えば各層の膜厚が５ｎｍのシリコン酸化膜とシリコン窒化膜との積層膜で構成されたＯＮＯ膜である。
【０１３５】
図４９に示すように、ＲＩＥ技術を用いて、ポリシリコン膜３０４をエッチングし、制御ゲート電極（ワード線）を形成する。このとき、必要に応じて余剰部のインターポリ絶縁膜３０３も除去する。
【０１３６】
図５０に示すように、層間絶縁膜を構成する膜厚３００ｎｍのシリコン酸化膜３０８を成膜する。
【０１３７】
図５１に示すように、シリコン酸化膜３０８、ＢＰＳＧ膜３１３を貫通して拡散層３０９上面を露出するコンタクトホールを開口し、コンタクトプラグ３１４を形成する。
【０１３８】
図４５に示す工程でＢＰＳＧ膜３１３の高さをほぼ平坦にしているため、メモリセルアレイ領域、周辺回路の素子領域（アクティブエリア）及び周辺回路の素子分離領域における層間絶縁膜の高さのばらつきを抑え、上面をほぼ平坦にすることができる。従って、層間絶縁膜上に形成される上層配線層の短絡を防止することができる。
【０１３９】
また、コンタクトホールの未開口等の問題の発生を防止できる。また、周辺回路の素子分離領域における層間耐圧の劣化を抑制することができ、信頼性の高い半導体記憶装置を製造できる。
【０１４０】
上述した半導体記憶装置の製造方法は上記第１の実施形態の半導体装置の製造方法を応用したものであるが、上記第２の実施形態の半導体装置の製造方法を応用しても良い。その場合、図５２（ａ）、（ｂ）に示すように、浮遊ゲート電極３０２ａ上には３つのシリコン窒化膜３１６ａ、３１７ａ、３１８ａが形成される。
【０１４１】
また、図５２（ｃ）に示すように、周辺回路領域のＭＯＳトランジスタのゲート電極３０２ｃ上には３つのシリコン窒化膜３１６ｃ、３１７ｃ、３１８ｃが形成される。また、図５２（ｄ）に示すように、周辺回路領域のアクティブエリアのダミーパターンもＭＯＳトランジスタと同様の構成になる。
【０１４２】
図５２（ｅ）に示すように、素子分離領域におけるダミーパターンに形成されるシリコン窒化膜はシリコン窒化膜３１７ｅ、３１２ｅの２つである。
【０１４３】
このような構成にしても層間絶縁膜の上面をほぼ平坦にすることができ、信頼性の高い半導体記憶装置となる。
【０１４４】
上述した実施の形態はいずれも一例であって限定的なものではないと考えられるべきである。本発明の技術的範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０１４５】
【図１】本発明の第１の実施形態による半導体装置の平面図である。
【図２】同第１の実施形態による半導体装置の縦断面図である。
【図３】同第１の実施形態による半導体装置の製造方法を説明する工程断面図である。
【図４】同第１の実施形態による半導体装置の製造方法を説明する工程断面図である。
【図５】同第１の実施形態による半導体装置の製造方法を説明する工程断面図である。
【図６】同第１の実施形態による半導体装置の製造方法を説明する工程断面図である。
【図７】同第１の実施形態による半導体装置の製造方法を説明する工程断面図である。
【図８】同第１の実施形態による半導体装置の製造方法を説明する工程断面図である。
【図９】同第１の実施形態による半導体装置の製造方法を説明する工程断面図である。
【図１０】同第１の実施形態による半導体装置の製造方法を説明する工程断面図である。
【図１１】同第１の実施形態による半導体装置の製造方法を説明する工程断面図である。
【図１２】同第１の実施形態による半導体装置の製造方法を説明する工程断面図である。
【図１３】同第１の実施形態による半導体装置の製造方法を説明する工程断面図である。
【図１４】同第１の実施形態による半導体装置の製造方法を説明する工程断面図である。
【図１５】同第１の実施形態による半導体装置の製造方法を説明する工程断面図である。
【図１６】比較例による半導体装置の製造方法を説明する工程断面図である。
【図１７】比較例による半導体装置の製造方法を説明する工程断面図である。
【図１８】比較例による半導体装置の製造方法を説明する工程断面図である。
【図１９】比較例による半導体装置の製造方法を説明する工程断面図である。
【図２０】比較例による半導体装置の製造方法を説明する工程断面図である。
【図２１】比較例による半導体装置の製造方法を説明する工程断面図である。
【図２２Ａ】比較例による半導体装置の製造方法を説明する工程断面図である。
【図２２Ｂ】比較例による半導体装置の製造方法を説明する工程断面図である。
【図２３】本発明の第２の実施形態による半導体装置の平面図である。
【図２４】同第２の実施形態による半導体装置の縦断面図である。
【図２５】同第２の実施形態による半導体装置の製造方法を説明する工程断面図である。
【図２６】同第２の実施形態による半導体装置の製造方法を説明する工程断面図である。
【図２７】同第２の実施形態による半導体装置の製造方法を説明する工程断面図である。
【図２８】同第２の実施形態による半導体装置の製造方法を説明する工程断面図である。
【図２９】同第２の実施形態による半導体装置の製造方法を説明する工程断面図である。
【図３０】同第２の実施形態による半導体装置の製造方法を説明する工程断面図である。
【図３１】同第２の実施形態による半導体装置の製造方法を説明する工程断面図である。
【図３２】本発明の第３の実施形態による半導体記憶装置の平面図である。
【図３３】同第３の実施形態による半導体記憶装置の縦断面図である。
【図３４】同第３の実施形態による半導体記憶装置の製造方法を説明する工程断面図である。
【図３５】同第３の実施形態による半導体記憶装置の製造方法を説明する工程断面図である。
【図３６】同第３の実施形態による半導体記憶装置の製造方法を説明する工程断面図である。
【図３７】同第３の実施形態による半導体記憶装置の製造方法を説明する工程断面図である。
【図３８】同第３の実施形態による半導体記憶装置の製造方法を説明する工程断面図である。
【図３９】同第３の実施形態による半導体記憶装置の製造方法を説明する工程断面図である。
【図４０】同第３の実施形態による半導体記憶装置の製造方法を説明する工程断面図である。
【図４１】同第３の実施形態による半導体記憶装置の製造方法を説明する工程断面図である。
【図４２】同第３の実施形態による半導体記憶装置の製造方法を説明する工程断面図である。
【図４３】同第３の実施形態による半導体記憶装置の製造方法を説明する工程断面図である。
【図４４】同第３の実施形態による半導体記憶装置の製造方法を説明する工程断面図である。
【図４５】同第３の実施形態による半導体記憶装置の製造方法を説明する工程断面図である。
【図４６】同第３の実施形態による半導体記憶装置の製造方法を説明する工程断面図である。
【図４７】同第３の実施形態による半導体記憶装置の製造方法を説明する工程断面図である。
【図４８】同第３の実施形態による半導体記憶装置の製造方法を説明する工程断面図である。
【図４９】同第３の実施形態による半導体記憶装置の製造方法を説明する工程断面図である。
【図５０】同第３の実施形態による半導体記憶装置の製造方法を説明する工程断面図である。
【図５１】同第３の実施形態による半導体記憶装置の製造方法を説明する工程断面図である。
【図５２】変形例による半導体記憶装置の縦断面図である。
【符号の説明】
【０１４６】
１００  半導体基板
１０１  拡散層
１０２  ゲート絶縁膜
１０３  ポリシリコン膜
１０４、１０６  シリコン窒化膜
１０５  側壁膜
１０７  ＢＰＳＧ膜
１０８  シリコン酸化膜
１０９  コンタクトプラグ
１１０  素子分離領域
【図１】
2009099738.tif 000003
【図２】
2009099738.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２Ａ】
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【図２２Ｂ】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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