(57)【要約】【課題】加速試験の全温度範囲において十分なバーンインテストを実施することができる参照電圧発生回路およびそれを用いた半導体記憶装置を実現する。【解決手段】本発明の参照電圧発生回路およびそれを用いた半導体記憶装置は、所望の温度依存性を有し、電源電圧に依存しない定電圧の第１基準電位Ｖ(ＢＧＲｔｅｍｐ)を生成する温特ＢＧＲ回路１１と、少なくとも特定の電源電圧においてＶ(ＢＧＲｔｅｍｐ)と同じ温度依存性を有し、電源電圧の変化に応じて電圧値が変化する第２基準電位ＶＤＤｃａまたはＶＤＤｒを生成する温特ＢＩ電位発生回路１２と、Ｖ(ＢＧＲｔｅｍｐ)とＶＤＤｃａ（ＶＤＤｒ）とを比較し、電位の高い方に基づいて参照電圧ＶＲＥＦｔｅｍｐを生成して出力するＶＲＥＦ合成回路を有する。【選択図】図１
2009043374.tif 000002
【特許請求の範囲】
【請求項１】
所望の温度依存性を有し、電源電圧に依存しない定電圧の第１基準電位を生成する第１の基準電位発生手段と、
少なくとも特定の電源電圧において前記第１基準電位と同じ温度依存性を有し、電源電圧の変化に応じて電圧値が変化する第２基準電位を生成する第２の基準電位発生手段と、
前記第１基準電位と前記第２基準電位とを比較し、電位の高い方に基づいて参照電圧を生成して出力する参照電圧合成手段を有することを特徴とする参照電圧発生回路。
【請求項２】
前記第２の基準電位発生手段は、
電源電圧を分圧することで生成される電位がアノードに供給されるダイオードと、
前記ダイオードのカソードに一端が接続され他端が接地電位に接続された抵抗を備え、
前記ダイオードのカソードから前記第２基準電位を出力することを特徴とする請求項１に記載の参照電圧発生回路。
【請求項３】
前記第２の基準電位発生手段は、
複数のダイオードが同方向に直列に接続され、一端のアノードに電源電圧を分圧することで生成される電位が供給されるダイオード列と、
前記ダイオード列の他端のカソードに一端が接続され、他端が接地電位に接続された抵抗を備え、
前記ダイオード列の前記カソードから前記第２基準電位を出力することを特徴とする請求項１に記載の参照電圧発生回路。
【請求項４】
前記第２の基準電位発生手段は、
複数のダイオードが同方向に直列に接続され、一端のアノードに電源電圧を分圧することで生成される電位が供結されるダイオード列と、
前記ダイオード列の他端のカソードに一端が接続された第１の抵抗と、
一端が前記第１の抵抗の他端に接続され、他端が接地電位に接続された第２の抵抗を備え、
前記第１の抵抗と前記第２の抵抗との接続ノードから前記第２基準電位を出力することを特徴とする請求項１に記載の参照電圧発生回路。
【請求項５】
請求項１に記載の参照電圧発生回路を備え、
前記参照電圧発生回路から出力される参照電圧を基準として、メモリセルから読み出された信号のデータ値を判定することを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、所望の温度依存性を有する参照電圧発生回路およびそれを用いた半導体記憶装置に関する。
【背景技術】
【０００２】
従来の半導体記憶装置、特に、強誘電体メモリセルなどを有する半導体記憶装置では、メモリセルからのデータ読み出しにおけるマージンを向上させるため、所望の温度依存性を有する参照電圧発生回路（例えば、「特許文献１」を参照。）が用いられている。このような参照電圧発生回路は、温度依存性を有しある電圧範囲で電源電圧に依存しない一定の電圧を生成する温特ＢＧＲ（Band Gap Reference）回路を備えている。
【０００３】
一方、半導体記憶装置では、信頼性テストの１つとして電源に高電圧をかけるバーンイン（Burn-In）加速試験が行われている。このため、参照電圧発生回路は、ある特定の電源電圧（バーンイン開始電圧）以上で電源電圧に依存して上昇する電圧を生成する必要がある。
【０００４】
このような目的を達成する１つの手段として、電源電圧に依存しない定電圧を生成するための第１の基準電位発生回路と電源電圧に比例して上昇するバーンイン電圧を生成するための第２の基準電位発生回路を備え、これらの出力を合成して、バーンイン開始電圧以下では定電圧を出力し、バーンイン開始電圧以上ではバーンイン電圧を出力するように構成する方法が考えられる。
【０００５】
しかしながら、このような方法を温度依存性を有する従来の参照電圧発生回路に適用すると、バーンイン電圧を生成するための第２の基準電位発生回路が適切な温度依存性を有しないために、動作保証温度範囲において充分なバーンイン加速試験ができないという問題があった。すなわち、動作補償温度下限（例えば、−４０℃）でバーンイン開始電圧（例えば、３.８Ｖ）を設定すると、それ以上の温度では第１の基準電位発生回路からの定電圧が温度に依存して上昇するため、温度上昇にともなってバーンイン開始電圧が上昇してしまい、高温（例えば、８５℃）においては適切なバーンイン電圧を生成することができず、動作保障上限の電源電圧（例えば、４.５Ｖ）まで参照電圧が定電圧のままとなり、結果として加速試験にならなくなるという問題があった。
【特許文献１】特開２００４−１５８０８７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、加速試験の温度範囲において十分なバーンインテストを実施することができる参照電圧発生回路およびそれを用いた半導体記憶装置を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、所望の温度依存性を有し、電源電圧に依存しない定電圧の第１基準電位を生成する第１の基準電位発生手段と、少なくとも特定の電源電圧において前記第１基準電位と同じ温度依存性を有し、電源電圧の変化に応じて電圧値が変化する第２基準電位を生成する第２の基準電位発生手段と、前記第１基準電位と前記第２基準電位とを比較し、電位の高い方に基づいて参照電圧を生成して出力する参照電圧合成手段を有することを特徴とする参照電圧発生回路が提供される。
【０００８】
また、本発明の別の一態様によれば、所望の温度依存性を有し、電源電圧に依存しない定電圧の第１基準電位を生成する第１の基準電位発生手段と、少なくとも特定の電源電圧において前記第１基準電位と同じ温度依存性を有し、電源電圧の変化に応じて電圧値が変化する第２基準電位を生成する第２の基準電位発生手段と、前記第１基準電位と前記第２基準電位とを比較し、電位の高い方に基づいて参照電圧を生成して出力する参照電圧合成手段を有する参照電圧発生回路を備え、前記参照電圧発生回路から出力される参照電圧を基準として、メモリセルから読み出された信号のデータ値を判定することを特徴とする半導体記憶装置が提供される。
【発明の効果】
【０００９】
本発明によれば、加速試験の温度範囲において十分なバーンインテストを実施することができる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照しながら、本発明の実施例を説明する。
【実施例１】
【００１１】
図１は、本発明の実施例１に係る参照電圧発生回路およびそれを用いた半導体記憶装置を示す回路ブロック図である。ここでは、主に、メモリセルから読み出された信号のデータ値を判定するために使用される温度依存性を有する参照電圧（以下、「ＶＲＥＦｔｅｍｐ」という。）の生成に係る部分を示した。温度が高くなるにつれ電位が上昇するような温度依存性を持ったＶＲＥＦｔｅｍｐの必要性については、例えば、「特許文献１」に記載されている。
【００１２】
本発明の実施例１に係る参照電圧発生回路およびそれを用いた半導体記憶装置は、所望の温度依存性を有し電源電圧に依存しない定電圧の基準電位（以下、「Ｖ(ＢＧＲｔｅｍｐ)」という。）を生成する温特ＢＧＲ回路１１、少なくとも特定の電源電圧において同様の温度依存性を有し電源電圧の変化に応じて電圧値が変化する基準電位（以下、「ＶＤＤｃａ」という。）を生成する温特ＢＩ電位発生回路１２、およびＶ(ＢＧＲｔｅｍｐ)とＶＤＤｃａとを比較し電位の高い方に基づいてＶＲＥＦｔｅｍｐを生成して出力するＶＲＥＦ合成回路１３を備えている。
【００１３】
ＶＲＥＦ合成回路１３の第１の入力には温特ＢＧＲ回路１１からのＶ(ＢＧＲｔｅｍｐ)が入力され、ＶＲＥＦ合成回路１３の第２の入力には温特ＢＩ電位発生回路１２からのＶＤＤｃａが入力され、ＶＲＥＦ合成回路１３の出力であるＶＲＥＦｔｅｍｐは、ダミーキャパシタ（図示していない。）駆動電位発生のための基準電位として使用される。
【００１４】
図２は、本発明の実施例１に係る参照電圧発生回路における温特ＢＧＲ回路１１を示す回路図である。  
本発明の実施例１に係る参照電圧発生回路における温特ＢＧＲ回路１１は、２つのダイオードＤ１およびＤ２、ベースとなる定電圧を設定する３つの抵抗Ｒ１１、Ｒ２、およびＲ３１、所望の温特を設定する２つの可変抵抗Ｒ１２およびＲ３２、およびＶ(ＢＧＲｔｅｍｐ)を制御するｐ型ＭＯＳトランジスタＴ１と差動増幅器ＯＰ１を備えている。
【００１５】
Ｔ１のソースは電源ＶＤＤに接続され、Ｔ１のゲートにはＯＰ１の出力が接続され、Ｔ１のドレインは温特ＢＧＲ回路１１の出力Ｖ(ＢＧＲｔｅｍｐ)としてＶＲＥＦ合成回路１３の第１の入力へ供給されている。
【００１６】
Ｄ１のカソードは接地電位ＧＮＤに接続され、Ｄ１のアノードはＲ２の一端に接続され、Ｒ２の他端はＯＰ１の第１の入力およびＲ３１の一端に接続され、Ｒ３１の他端はＲ３２の一端に接続され、Ｒ３２の他端はＴ１のドレインに接続されている。
【００１７】
Ｄ２のカソードはＧＮＤに接続され、Ｄ２のアノードはＯＰ１の第２の入力およびＲ１１の一端に接続され、Ｒ１１の他端はＲ１２の一端に接続され、Ｒ１２の他端はＴ１のドレインに接続されている。
【００１８】
この温特ＢＧＲ回路１１は、トリミングアドレスによってＲ１２およびＲ３２の抵抗値を変化させることでＤ１に流れる電流Ｉ１およびＤ２に流れる電流Ｉ２が変化し、出力Ｖ(ＢＧＲｔｅｍｐ)が所望の温度依存性を持つように設定される。
【００１９】
すなわち、Ｒ１１、Ｒ２、およびＲ３１は、Ｖ(ＢＧＲｔｅｍｐ)のベースとなる電圧を設定する抵抗であり、Ｒ１２およびＲ３２が０［Ω］である場合に、Ｖ(ＢＧＲｔｅｍｐ)が温度依存性を持たず、Ｖ(ＢＧＲｔｅｍｐ)＝１.２１［Ｖ］となるよう設定されている。Ｒ１１、Ｒ２、およびＲ３１の具体的な設定方法は、例えば、「特許文献１」の段落［００１６］〜［００２０］に記載されている。
【００２０】
Ｒ１２およびＲ３２は、トリミングアドレスによって抵抗値を設定できる可変抵抗であり、Ｖ(ＢＧＲｔｅｍｐ)に所望の温度依存性を持たせることができる。Ｒ１２およびＲ３２の具体的な設定方法は、例えば、「特許文献１」の段落［００２１］〜［００２３］に記載されている。
【００２１】
図３は、本発明の実施例１に係る参照電圧発生回路における温特ＢＧＲ回路１１の特性を示すグラフである。  
図３の縦軸はＶ(ＢＧＲｔｅｍｐ)を示し、横軸はＲ１２およびＲ３２を設定するトリミングアドレスを示している。グラフの実線は低温（−４０℃）でのトリミングアドレスに対するＶ(ＢＧＲｔｅｍｐ)の変化を示し、破線は常温（２５℃）でのトリミングアドレスに対するＶ(ＢＧＲｔｅｍｐ)の変化を示し、点線は高温（８５℃）でのトリミングアドレスに対するＶ(ＢＧＲｔｅｍｐ)の変化を示している。
【００２２】
図３から判るように、本発明の実施例１に係る参照電圧発生回路における温特ＢＧＲ回路１１は、Ｖ(ＢＧＲｔｅｍｐ)が温度に対して正の依存性を持つ、すなわち、Ｖ(ＢＧＲｔｅｍｐ)＠８５℃ ＞ Ｖ(ＢＧＲｔｅｍｐ)＠２５℃ ＞ Ｖ(ＢＧＲｔｅｍｐ)＠−４０℃、となるように設定されている。ここで“Ｖ(ＢＧＲｔｅｍｐ)＠ｘｘ℃”は各温度におけるＶ(ＢＧＲｔｅｍｐ)を表している。
【００２３】
この実施例１では、一例として、温特ＢＧＲ回路１１がトリミングアドレス３で設定され、
Ｖ(ＢＧＲｔｅｍｐ)＠−４０℃ ＝ １.６４［Ｖ］
Ｖ(ＢＧＲｔｅｍｐ)＠２５℃ ＝ １.７７［Ｖ］
Ｖ(ＢＧＲｔｅｍｐ)＠８５℃ ＝ １.８８［Ｖ］
である場合に、加速試験の全温度範囲(−４０℃〜８５℃)において、ＶＤＤ＝３.８［Ｖ］（バーンイン開始電圧）から電源電圧に比例したバーインを行うことができる回路例を示す。
【００２４】
図４は、本発明の実施例１に係る参照電圧発生回路における温特ＢＩ電位発生回路１２を示す回路図である。  
本発明の実施例１に係る参照電圧発生回路における温特ＢＩ電位発生回路１２は、ＶＤＤを分圧した電位を生成する抵抗Ｒ４１、Ｒ４２と差動増幅器ＯＰ４、およびダイオードＤ３と抵抗Ｒ４３を備えている。
【００２５】
Ｒ４１の一端はＶＤＤに接続され、Ｒ４１の他端はＲ４２の一端に接続され、Ｒ４２の他端はＧＮＤに接続されている。Ｒ４１とＲ４２の接続ノードはＯＰ４の第１の入力に接続され、ＯＰ４の第２の入力にはＯＰ４の出力が接続され、ＯＰ４の出力はＶＤＤａｎｏとしてＤ３のアノードに接続され、Ｄ３のカソードはＲ４３の一端に接続され、Ｒ４３の他端はＧＮＤに接続されている。また、Ｄ３のカソードは温特ＢＩ電位発生回路１２の出力であるＶＤＤｃａとしてＶＲＥＦ合成回路１３の第２の入力へ供給されている。
【００２６】
Ｒ４１およびＲ４２は、
ＶＤＤａｎｏ ＝ ＶＤＤ×（１.６４＋ｄｉｏ＠−４０℃）／３.８  ［Ｖ］
となるように設定され、ＶＤＤａｎｏは全温度範囲(−４０℃〜８５℃)で温度に依存せず、ＶＤＤに比例する値となっている。ここで、“ｄｉｏ＠−４０℃”は−４０℃におけるＤ３の順方向電圧降下を表し、Ｄ３の温度依存性は、ＶＤＤ＝３.８［Ｖ］において、−０.００２［Ｖ／℃］である。
【００２７】
ＶＤＤａｎｏが全温度範囲で一定でＤ３の両端の電位差の温度依存性が−０.００２［Ｖ／℃］であることから、Ｄ３のカソード電位ＶＤＤｃａはＶＤＤ＝３.８［Ｖ］において、
ＶＤＤｃａ＠−４０℃ ＝ １.６４  ［Ｖ］
ＶＤＤｃａ＠２５℃ ＝ １.６４＋０.００２×｛２５−（−４０）｝
＝ １.７７  ［Ｖ］
ＶＤＤｃａ＠８５℃ ＝ １.６４＋０.００２×｛８５−（−４０）｝
＝ １.８９  ［Ｖ］
となる。ここで、“ＶＤＤｃａ＠ｘｘ℃”は各温度におけるＶＤＤｃａを表している。
【００２８】
これらの値は、図３に示したトリミングアドレス３に対応するＶ(ＢＧＲｔｅｍｐ)にほぼ等しくなっている。
【００２９】
図５は、本発明の実施例１に係る参照電圧発生回路におけるＶＲＥＦ合成回路１３を示す回路図である。  
本発明の実施例１に係る参照電圧発生回路におけるＶＲＥＦ合成回路１３は、ＶＲＥＦｔｅｍｐとＶ(ＢＧＲｔｅｍｐ)を比較する差動増幅器ＯＰ２、ＶＲＥＦｔｅｍｐとＶＤＤｃａを比較する差動増幅器ＯＰ３、ＯＰ２およびＯＰ３の出力ｉに基づいてＶＲＥＦｔｅｍｐを制御するための２つのｐ型ＭＯＳトランジスタＴ２、Ｔ３、および抵抗Ｒ５を備えている。
【００３０】
ＯＰ２の第１の入力にはＶ(ＢＧＲｔｅｍｐ)が入力され、ＯＰ２の第２の入力にはＶＲＥＦｔｅｍｐが入力され、Ｔ２のソースはＶＤＤに接続され、Ｔ２のゲートはＯＰ２の出力に接続され、Ｔ２のドレインはＲ５の一端に接続され、Ｒ５の他端はＧＮＤに接続されている。
【００３１】
ＯＰ３の第１の入力にはＶＤＤｃａが入力され、ＯＰ３の第２の入力にはＶＲＥＦｔｅｍｐが入力され、Ｔ３のソースはＶＤＤに接続され、Ｔ３のゲートはＯＰ３の出力に接続され、Ｔ３のドレインはＴ２のドレインに接続されている。また、Ｔ２のドレインおよびＴ３のドレインとＲ５との接続ノードは、ＶＲＥＦ合成回路１３の出力ＶＲＥＦｔｅｍｐとしてメモリセルアレイのセンスアンプ部（図示していない。）へ供給されている。
【００３２】
ＯＰ２は、Ｖ(ＢＧＲｔｅｍｐ)とＶＲＥＦｔｅｍｐを比較してＶ(ＢＧＲｔｅｍｐ)＞ＶＲＥＦｔｅｍｐである場合にはＴ２をオン状態にしてＲ５への電流を増加させ、ＶＲＥＦｔｅｍｐを引き上げてＶ(ＢＧＲｔｅｍｐ)＝ＶＲＥＦｔｅｍｐとなるよう動作する。
【００３３】
同様に、ＯＰ３は、ＶＤＤｃａとＶＲＥＦｔｅｍｐを比較してＶＤＤｃａ＞ＶＲＥＦｔｅｍｐである場合にはＴ３をオン状態にしてＲ５への電流を増加させ、ＶＲＥＦｔｅｍｐを引き上げてＶＤＤｃａ＝ＶＲＥＦｔｅｍｐとなるよう動作する。
【００３４】
結果的に、本発明の実施例１に係る参照電圧発生回路におけるＶＲＥＦ合成回路１３は、Ｖ(ＢＧＲｔｅｍｐ)とＶＤＤｃａとを比較し電位の高い方に基づいてＶＲＥＦｔｅｍｐを生成して出力する。
【００３５】
図６は、本発明の実施例１に係る参照電圧発生回路におけるＶＲＥＦ合成回路１３の出力（ＶＲＥＦｔｅｍｐ）を示すグラフである。  
図６の縦軸はＶＲＥＦｔｅｍｐの電圧［Ｖ］を示し、横軸は電源電圧ＶＤＤ｛Ｖ｝を示している。実線は各温度(−４０℃、２５℃、８５℃)におけるＶ(ＢＧＲｔｅｍｐ)を示し、破線は各温度におけるＶＤＤｃａを示している。
【００３６】
上述したように、バーンイン開始電圧であるＶＤＤ＝３.８［Ｖ］では、Ｖ(ＢＧＲｔｅｍｐ)の温度依存性とＶＤＤｃａの温度依存性がほぼ等しいので、ＶＲＥＦｔｅｍｐは、−４０℃〜８５℃の温度範囲で温度によらず、ＶＤＤ＜３.８［Ｖ］ではＶ(ＢＧＲｔｅｍｐ)にしたがって一定の電圧を維持し、ＶＤＤ＞３.８［Ｖ］ではＶＤＤｃａにしたがって上昇する。
【００３７】
すなわち、温度に依存せずＶＤＤ＝３.８［Ｖ］から電源電圧に比例したバーンイン加速試験を実施することができる。
【００３８】
上記実施例１によれば、バーンイン開始電圧（３.８Ｖ）において、Ｖ(ＢＧＲｔｅｍｐ)とＶＤＤｃａがほぼ同じ温度依存性を有しているので、加速試験の温度範囲（−４０℃〜８５℃）において十分なバーンインテストを実施することができる。
【実施例２】
【００３９】
図７は、本発明の実施例２に係る参照電圧発生回路における温特ＢＩ電位発生回路１２を示す回路図である。温特ＢＧＲ回路１１およびＶＲＥＦ合成回路１３の回路構成、機能、および動作は、実施例１と同様であるので、詳しい説明は省略する。
【００４０】
実施例１との違いは、この実施例２では、温特ＢＧＲ回路１１がトリミングアドレス７で設定され、
Ｖ(ＢＧＲｔｅｍｐ)＠−４０℃ ＝ ２.２２［Ｖ］
Ｖ(ＢＧＲｔｅｍｐ)＠２５℃ ＝ ２.５０［Ｖ］
Ｖ(ＢＧＲｔｅｍｐ)＠８５℃ ＝ ２.７６［Ｖ］
である場合に、加速試験の全温度範囲(−４０℃〜８５℃)において、ＶＤＤ＝３.８［Ｖ］（バーンイン開始電圧）から電源電圧に比例したバーインを行うことができる回路例を示す。
【００４１】
本発明の実施例２に係る参照電圧発生回路における温特ＢＩ電位発生回路１２は、ＶＤＤを分圧した電位を生成する抵抗Ｒ６１、Ｒ６２と差動増幅器ＯＰ６、および２つのダイオードＤ６１、Ｄ６２が同方向に直列に接続されたダイオード列２１と抵抗Ｒ６３を備えている。
【００４２】
Ｒ６１の一端はＶＤＤに接続され、Ｒ６１の他端はＲ６２の一端に接続され、Ｒ６２の他端はＧＮＤに接続されている。Ｒ６１とＲ６２の接続ノードはＯＰ６の第１の入力に接続され、ＯＰ６の第２の入力にはＯＰ６の出力が接続され、ＯＰ６の出力はＶＤＤａｎｏとしてダイオード列２１のアノード端、つまり、Ｄ６１のアノードに接続され、Ｄ６１のカソードはＤ６２のアノードに接続され、ダイオード列２１のカソード端であるＤ６２のカソードはＲ４３の一端に接続され、Ｒ４３の他端はＧＮＤに接続されている。また、ダイオード列２１のカソード端は温特ＢＩ電位発生回路１２の出力であるＶＤＤｃａとしてＶＲＥＦ合成回路１３の第２の入力へ供給されている。
【００４３】
Ｒ６１およびＲ６２は、
ＶＤＤａｎｏ ＝ ＶＤＤ×（２.２２＋２×ｄｉｏ＠−４０℃）／３.８  ［Ｖ］
となるように設定され、ＶＤＤａｎｏは全温度範囲(−４０℃〜８５℃)で温度に依存せず、ＶＤＤに比例する値となっている。Ｄ６１とＤ６２は同じ特性（例えば、サイズ（ｐｎ接合面の面積。）、温度依存性（ＶＤＤ＝３.８［Ｖ］において、−０.００２［Ｖ／℃］。）等。）を持つダイオードであり、“ｄｉｏ＠−４０℃”は−４０℃におけるＤ６１、Ｄ６２の順方向電圧降下を表している。
【００４４】
ＶＤＤａｎｏが全温度範囲で一定でＤ６１およびＤ６２の両端の電位差の温度依存性が−０.００２［Ｖ／℃］であることから、Ｄ６２のカソード電位ＶＤＤｃａはＶＤＤ＝３.８［Ｖ］において、
ＶＤＤｃａ＠−４０℃ ＝ ２.２２  ［Ｖ］
ＶＤＤｃａ＠２５℃ ＝ ２.２２＋２×０.００２×｛２５−（−４０）｝
＝ ２.４８  ［Ｖ］
ＶＤＤｃａ＠８５℃ ＝ ２.２２＋２×０.００２×｛８５−（−４０）｝
＝ ２.７２  ［Ｖ］
となる。
【００４５】
これらの値は、図３に示したトリミングアドレス７に対応するＶ(ＢＧＲｔｅｍｐ)にほぼ等しくなっている。
【００４６】
実施例１で述べたように、ＶＲＥＦ合成回路１３は、Ｖ(ＢＧＲｔｅｍｐ)とＶＤＤｃａとを比較し電位の高い方に基づいてＶＲＥＦｔｅｍｐを生成して出力する。したがって、ＶＲＥＦｔｅｍｐは、それぞれの温度において、バーンイン開始電圧（３.８［Ｖ］）以下でＶＤＤに依存しない定電圧を維持し、バーンイン開始電圧以上でＶＤＤに比例して上昇する。
【００４７】
図８は、本発明の実施例２に係る参照電圧発生回路におけるＶＲＥＦ合成回路１３の出力（ＶＲＥＦｔｅｍｐ）を示すグラフである。  
図８の縦軸はＶＲＥＦｔｅｍｐの電圧［Ｖ］を示し、横軸は電源電圧ＶＤＤ｛Ｖ｝を示している。実線は各温度(−４０℃、２５℃、８５℃)におけるＶ(ＢＧＲｔｅｍｐ)を示し、破線は各温度におけるＶＤＤｃａを示している。
【００４８】
上述したように、バーンイン開始電圧であるＶＤＤ＝３.８［Ｖ］では、Ｖ(ＢＧＲｔｅｍｐ)の温度依存性とＶＤＤｃａの温度依存性がほぼ等しいので、ＶＲＥＦｔｅｍｐは、−４０℃〜８５℃の温度範囲で温度によらず、ＶＤＤ＜３.８［Ｖ］ではＶ(ＢＧＲｔｅｍｐ)にしたがって一定の電圧を維持し、ＶＤＤ＞３.８［Ｖ］ではＶＤＤｃａにしたがって上昇する。
【００４９】
すなわち、温度に依存せずＶＤＤ＝３.８［Ｖ］から電源電圧に比例したバーンイン加速試験を実施することができる。
【００５０】
上記実施例２によれば、バーンイン開始電圧（３.８Ｖ）において、Ｖ(ＢＧＲｔｅｍｐ)とＶＤＤｃａがほぼ同じ温度依存性を有しているので、加速試験の温度範囲（−４０℃〜８５℃）において十分なバーンインテストを実施することができる。
【実施例３】
【００５１】
図９は、本発明の実施例３に係る参照電圧発生回路における温特ＢＩ電位発生回路１２を示す回路図である。温特ＢＧＲ回路１１およびＶＲＥＦ合成回路１３の回路構成、機能、および動作は、実施例１と同様であるので、詳しい説明は省略する。
【００５２】
実施例１との違いは、ＶＲＥＦ合成回路１３の第２の入力にＶＤＤｃａのかわりにＶＤＤｃａを抵抗で分圧したＶＤＤｒが入力されていることである。
【００５３】
また、この実施例３では、温特ＢＧＲ回路１１がトリミングアドレス５で設定され、
Ｖ(ＢＧＲｔｅｍｐ)＠−４０℃ ＝ １.９３［Ｖ］
Ｖ(ＢＧＲｔｅｍｐ)＠２５℃ ＝ ２.１３［Ｖ］
Ｖ(ＢＧＲｔｅｍｐ)＠８５℃ ＝ ２.３２［Ｖ］
である場合に、加速試験の全温度範囲(−４０℃〜８５℃)において、ＶＤＤ＝３.８［Ｖ］（バーンイン開始電圧）から電源電圧に比例したバーインを行うことができる回路例を示す。
【００５４】
本発明の実施例３に係る参照電圧発生回路における温特ＢＩ電位発生回路１２は、ＶＤＤを分圧した電位を生成する抵抗Ｒ７１、Ｒ７２と差動増幅器ＯＰ７、および２つのダイオードＤ７１、Ｄ７２が同方向に直列に接続されたダイオード列３１と２つの抵抗Ｒ７３、Ｒ７４を備えている。
【００５５】
Ｒ７１の一端はＶＤＤに接続され、Ｒ７１の他端はＲ７２の一端に接続され、Ｒ７２の他端はＧＮＤに接続されている。Ｒ７１とＲ７２の接続ノードはＯＰ７の第１の入力に接続され、ＯＰ７の第２の入力にはＯＰ７の出力が接続され、ＯＰ７の出力はＶＤＤａｎｏとしてダイオード列３１のアノード端、つまり、Ｄ７１のアノードに接続され、Ｄ７１のカソードはＤ７２のアノードに接続され、ダイオード列３１のカソード端であるＤ７２のカソードはＲ７３の一端に接続され、Ｒ７３の他端はＲ７４の一端に接続され、Ｒ７４の他端はＧＮＤに接続されている。また、Ｒ７３とＲ７４の接続ノードは温特ＢＩ電位発生回路１２の出力であるＶＤＤｒとしてＶＲＥＦ合成回路１３の第２の入力へ供給されている。
【００５６】
Ｒ７１およびＲ７２は、
ＶＤＤａｎｏ ＝ ＶＤＤ×｛１.９３×（０.００２×１２５×２）／
（２.３２−１.９３）＋２×ｄｉｏ＠−４０℃｝／３.８
＝ ＶＤＤ×｛２.４７４＋２×ｄｉｏ＠−４０℃｝／３.８
となるように設定され、ＶＤＤａｎｏは全温度範囲(−４０℃〜８５℃)で温度に依存せず、ＶＤＤに比例する値となっている。Ｄ７１とＤ７２は同じ特性（例えば、サイズ（ｐｎ接合面の面積。）、温度依存性（ＶＤＤ＝３.８［Ｖ］において、−０.００２［Ｖ／℃］。）等。）を持つダイオードであり、“ｄｉｏ＠−４０℃”は−４０℃におけるＤ７１、Ｄ７２の順方向電圧降下を表している。
【００５７】
ＶＤＤａｎｏが全温度範囲で一定でＤ７１およびＤ７２の両端の電位差の温度依存性が−０.００２［Ｖ／℃］であることから、Ｄ７２のカソード電位ＶＤＤｃａはＶＤＤ＝３.８［Ｖ］において、
ＶＤＤｃａ＠−４０℃ ＝ ２.４７４  ［Ｖ］
ＶＤＤｃａ＠２５℃ ＝ ２.４７４＋０.００２×２×｛２５−（−４０）｝
＝ ２.７３４  ［Ｖ］
ＶＤＤｃａ＠８５℃ ＝ ２.４７４＋０.００２×２×｛８５−（−４０）｝
＝ ２.９７４  ［Ｖ］
となる。
【００５８】
さらに、Ｒ７３およびＲ７４を１.９３ ： （２.４７４−１.９３）となるよう設定し、Ｒ７３とＲ７４の接続ノードの電位をＶＤＤｒとすると、
ＶＤＤｒ＠−４０℃ ＝ １.９３  ［Ｖ］
ＶＤＤｒ＠２５℃ ＝ １.９３＋０.００２×２×｛２５−（−４０）｝×
１.９３／２.４７４
＝ ２.１３  ［Ｖ］
ＶＤＤｒ＠８５℃ ＝ １.９３＋０.００２×２×｛８５−（−４０）｝×
１.９３／２.４７４
＝ ２.３２  ［Ｖ］
となる。ここで、“ＶＤＤｒ＠ｘｘ℃”は各温度におけるＶＤＤｒを表している。
【００５９】
これらの値は、図３に示したトリミングアドレス５に対応するＶ(ＢＧＲｔｅｍｐ)にほぼ等しくなっている。
【００６０】
実施例１で述べたように、ＶＲＥＦ合成回路１３は、Ｖ(ＢＧＲｔｅｍｐ)とＶＤＤｒとを比較し電位の高い方に基づいてＶＲＥＦｔｅｍｐを生成して出力する。したがって、ＶＲＥＦｔｅｍｐは、それぞれの温度において、バーンイン開始電圧（３.８［Ｖ］）以下でＶＤＤに依存しない定電圧を維持し、バーンイン開始電圧以上でＶＤＤに比例して上昇する。
【００６１】
図１０は、本発明の実施例３に係る参照電圧発生回路におけるＶＲＥＦ合成回路１３の出力（ＶＲＥＦｔｅｍｐ）を示すグラフである。  
図１０の縦軸はＶＲＥＦｔｅｍｐの電圧［Ｖ］を示し、横軸は電源電圧ＶＤＤ｛Ｖ｝を示している。実線は各温度(−４０℃、２５℃、８５℃)におけるＶ(ＢＧＲｔｅｍｐ)を示し、破線は各温度におけるＶＤＤｒを示している。
【００６２】
上述したように、バーンイン開始電圧であるＶＤＤ＝３.８［Ｖ］では、Ｖ(ＢＧＲｔｅｍｐ)の温度依存性とＶＤＤｒの温度依存性がほぼ等しいので、ＶＲＥＦｔｅｍｐは、−４０℃〜８５℃の温度範囲で温度によらず、ＶＤＤ＜３.８［Ｖ］ではＶ(ＢＧＲｔｅｍｐ)にしたがって一定の電圧を維持し、ＶＤＤ＞３.８［Ｖ］ではＶＤＤｒにしたがって上昇する。
【００６３】
すなわち、温度に依存せずＶＤＤ＝３.８［Ｖ］から電源電圧に比例したバーンイン加速試験を実施することができる。
【００６４】
上記実施例３によれば、バーンイン開始電圧（３.８Ｖ）において、Ｖ(ＢＧＲｔｅｍｐ)とＶＤＤｒがほぼ同じ温度依存性を有しているので、加速試験の温度範囲（−４０℃〜８５℃）において十分なバーンインテストを実施することができる。
【実施例４】
【００６５】
図１１は、本発明の実施例４に係る参照電圧発生回路における温特ＢＩ電位発生回路１２を示す回路図である。温特ＢＧＲ回路１１およびＶＲＥＦ合成回路１３の回路構成、機能、および動作は、実施例１と同様であるので、詳しい説明は省略する。
【００６６】
実施例１との違いは、ＶＲＥＦ合成回路１３の第２の入力にＶＤＤｃａのかわりにＶＤＤｃａを抵抗で分圧したＶＤＤｒが入力されていることである。
【００６７】
また、この実施例４では、温特ＢＧＲ回路１１が任意のトリミングアドレスで設定された場合に、加速試験の全温度範囲(−４０℃〜８５℃)において、ＶＤＤ＝３.８［Ｖ］（バーンイン開始電圧）から電源電圧に比例したバーインを行うことができる回路例を示す。
【００６８】
本発明の実施例４に係る参照電圧発生回路における温特ＢＩ電位発生回路１２は、ＶＤＤを分圧した電位を生成する可変抵抗Ｒ８１、Ｒ８２と差動増幅器ＯＰ８、およびＡ個のダイオードＤ８１〜Ｄ８ｎが同方向に直列に接続されたダイオード列４１と２つの可変抵抗Ｒ８３、Ｒ８４を備えている。
【００６９】
Ｒ８１の一端はＶＤＤに接続され、Ｒ８１の他端はＲ８２の一端に接続され、Ｒ８２の他端はＧＮＤに接続されている。Ｒ８１とＲ８２の接続ノードはＯＰ８の第１の入力に接続され、ＯＰ８の第２の入力にはＯＰ８の出力が接続され、ＯＰ８の出力はＶＤＤａｎｏとしてダイオード列４１のアノード端、つまり、Ｄ８１のアノードに接続され、ダイオード列４１のカソード端であるＤ８ｎのカソードはＲ８３の一端に接続され、Ｒ８３の他端はＲ８４の一端に接続され、Ｒ８４の他端はＧＮＤに接続されている。また、Ｒ８３とＲ８４の接続ノードは温特ＢＩ電位発生回路１２の出力であるＶＤＤｒとしてＶＲＥＦ合成回路１３の第２の入力へ供給されている。
【００７０】
ダイオード列４１は、Ａ個のダイオードのうち指定されたトリミングアドレスに対応した数が電気的に直列接続されるよう構成されており、温特ＢＧＲ回路１１における所望の温度依存性に対応して制御される。
【００７１】
すなわち、トリミングアドレスで指定されるＶ(ＢＧＲｔｅｍｐ)の所望の温度依存性（Ｘ ＝ Δ［Ｖ(ＢＧＲｔｅｍｐ)］／ΔＴ［ｍＶ／℃］）が、
（ｎ−１）×２［ｍＶ／℃］ ＜ Ｘ ＜ ｎ×２［ｍＶ／℃］  （ｎは整数。）
である場合には、ｎ個のダイオードが電気的に直列接続される。
【００７２】
可変抵抗Ｒ８１およびＲ８２は、トリミングアドレスに基づいて、ダイオード列４１で電気的に直列接続されるダイオード数をｎ個として、
ＶＤＤａｎｏ ＝ ＶＤＤ×Ｖ(ＢＧＲｔｅｍｐ)＠−４０℃×｛０.００２×
（８５−（−４０）×ｎ）／（Ｖ(ＢＧＲｔｅｍｐ)＠８５℃−
Ｖ(ＢＧＲｔｅｍｐ)＠−４０℃）＋ｎ×ｄｉｏ＠−４０℃｝／３.８  ［Ｖ］
となるように設定され、ＶＤＤａｎｏは全温度範囲(−４０℃〜８５℃)で温度に依存せず、ＶＤＤに比例する値となっている。
【００７３】
Ｄ８１〜Ｄ８ｎはすべて同じ特性（例えば、サイズ（ｐｎ接合面の面積。）、温度依存性（ＶＤＤ＝３.８［Ｖ］において、−０.００２［Ｖ／℃］。）等。）を持つダイオードであり、“ｄｉｏ＠−４０℃”は−４０℃におけるＤ８１〜Ｄ８ｎの１つの順方向電圧降下を表している。
【００７４】
ここで、指定されたトリミングアドレスに対応して、可変抵抗Ｒ８３およびＲ８４をＶ(ＢＧＲｔｅｍｐ)＠−４０℃ ： （Ｖ(ＢＧＲｔｅｍｐ)＠８５℃−Ｖ(ＢＧＲｔｅｍｐ)＠−４０℃）と設定し、Ｒ８３とＲ８４の接続ノードの電位をＶＤＤｒとしてＶＲＥＦ合成回路１３の第２の入力へ入力する。
【００７５】
実施例１で述べたように、ＶＲＥＦ合成回路１３は、Ｖ(ＢＧＲｔｅｍｐ)とＶＤＤｒとを比較し電位の高い方に基づいてＶＲＥＦｔｅｍｐを生成して出力する。
【００７６】
したがって、ＶＲＥＦｔｅｍｐは、−４０℃〜８５℃の温度範囲で温度によらず、ＶＤＤ＜３.８［Ｖ］ではＶ(ＢＧＲｔｅｍｐ)にしたがって一定の電圧を維持し、ＶＤＤ＞３.８［Ｖ］ではＶＤＤｒにしたがって上昇する。
【００７７】
すなわち、任意のトリミングアドレスに対応して、温度に依存せずＶＤＤ＝３.８［Ｖ］から電源電圧に比例したバーンイン加速試験を実施することができる。
【００７８】
上記実施例４によれば、バーンイン開始電圧（３.８Ｖ）において、Ｖ(ＢＧＲｔｅｍｐ)とＶＤＤｒがほぼ同じ温度依存性を有しているので、加速試験の温度範囲（−４０℃〜８５℃）において任意のトリミングアドレスに対して十分なバーンインテストを実施することができる。
【００７９】
上述の実施例４では、ダイオードＲ８１〜８ｎの温度依存性を−０.００２［Ｖ／℃］、加速試験の温度範囲を−４０℃〜８５℃、バーンイン開始電圧を３.８［Ｖ］であるとしたが、本発明はこれに限られるものではない。
【００８０】
すなわち、ダイオードの温度依存性をＤ［Ｖ／℃］、加速試験の温度範囲の下限をＢ［℃］、上限をＣ［℃］、バーンイン開始電圧をＥ［Ｖ］として、
ＶＤＤａｎｏ ＝ ＶＤＤ×Ｖ(ＢＧＲｔｅｍｐ)＠Ｂ［℃］×
｛Ｄ×（Ｃ−Ｂ）×ｎ｝／（Ｖ(ＢＧＲｔｅｍｐ)＠Ｃ［℃］−
Ｖ(ＢＧＲｔｅｍｐ)＠Ｂ［℃］）＋ｎ×ｄｉｏ＠Ｂ［℃］｝／Ｅ  ［Ｖ］
と設定し、Ｒ８３およびＲ８４を
Ｖ(ＢＧＲｔｅｍｐ)＠Ｂ［℃］ ： 
（Ｖ(ＢＧＲｔｅｍｐ)＠Ｃ［℃］−Ｖ(ＢＧＲｔｅｍｐ)＠Ｂ［℃］）
となるよう設定すればよい。
【００８１】
また、上述の実施例１〜４の説明では、ＶＲＥＦｔｅｍｐはメモリセルからの読み出しに使用される参照電圧であるとしたが、本発明はこれに限られるものではなく、所望の温度依存性を有する参照電圧発生回路であれば、バーンイン加速試験を効率的に行うために原理的に適用可能である。
【図面の簡単な説明】
【００８２】
【図１】本発明の実施例１に係る参照電圧発生回路およびそれを用いた半導体記憶装置を示す回路ブロック図。
【図２】本発明の実施例１に係る参照電圧発生回路における温特ＢＧＲ回路１１を示す回路図。
【図３】本発明の実施例１に係る参照電圧発生回路における温特ＢＧＲ回路１１の特性を示すグラフ。
【図４】本発明の実施例１に係る参照電圧発生回路における温特ＢＩ電位発生回路１２を示す回路図。
【図５】本発明の実施例１に係る参照電圧発生回路におけるＶＲＥＦ合成回路１３を示す回路図。
【図６】本発明の実施例１に係る参照電圧発生回路におけるＶＲＥＦ合成回路１３の出力（ＶＲＥＦｔｅｍｐ）を示すグラフ。
【図７】本発明の実施例２に係る参照電圧発生回路における温特ＢＩ電位発生回路１２を示す回路図。
【図８】本発明の実施例２に係る参照電圧発生回路におけるＶＲＥＦ合成回路１３の出力（ＶＲＥＦｔｅｍｐ）を示すグラフ。
【図９】本発明の実施例３に係る参照電圧発生回路における温特ＢＩ電位発生回路１２を示す回路図。
【図１０】本発明の実施例３に係る参照電圧発生回路におけるＶＲＥＦ合成回路１３の出力（ＶＲＥＦｔｅｍｐ）を示すグラフ。
【図１１】本発明の実施例４に係る参照電圧発生回路における温特ＢＩ電位発生回路１２を示す回路図。
【符号の説明】
【００８３】
１１  温特ＢＧＲ回路
１２  温特ＢＩ電位発生回路
１３  ＶＲＥＦ合成回路
Ｖ(ＢＧＲｔｅｍｐ)  ＶＤＤに依存しない定電圧の基準電位
ＶＤＤｃａ、ＶＤＤｒ  ＶＤＤに比例する基準電位
ＶＲＥＦｔｅｍｐ  参照電圧
【図１】
2009043374.tif 000003
【図２】
2009043374.tif 000004
【図３】
2009043374.tif 000005
【図４】
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【図５】
2009043374.tif 000007
【図６】
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【図７】
2009043374.tif 000009
【図８】
2009043374.tif 000010
【図９】
2009043374.tif 000011
【図１０】
2009043374.tif 000012
【図１１】
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