(57)【要約】【課題】コンタクトホールが開口しやすくかつコンタクト抵抗を低く維持する強誘電体メモリを提供する。【解決手段】半導体記憶装置は、複数のトランジスタＴｒと、下部電極ＢＥと上部電極ＴＥとの間に設けられた強誘電体膜ＦＥを含む複数の強誘電体キャパシタＦＣと、強誘電体キャパシタの第１の側面Ｆ１を被覆し、水素の通過を阻止するバリア絶縁膜BDとを備え、下部電極に接続された隣接する強誘電体キャパシタが１つのキャパシタユニットＣＵを形成し、上部電極に接続された複数のキャパシタユニットが１本のキャパシタチェーンＣＣを形成し、隣接するキャパシタチェーンにおいてキャパシタユニットは半ピッチずれて配置されており、キャパシタユニット内において隣接する強誘電体キャパシタ間の距離をＤ１、キャパシタチェーン間の距離をＤ２、キャパシタチェーン内におけるキャパシタユニット間の距離をＤ３とすると、Ｄ３は、Ｄ１およびＤ２よりも大きい。【選択図】図１
2009099767.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられた複数のトランジスタと、
前記複数のトランジスタの上に設けられ、下部電極と上部電極との間に設けられた強誘電体膜を含む複数の強誘電体キャパシタと、
前記強誘電体キャパシタの第１の側面を被覆し、水素の通過を阻止するバリア絶縁膜とを備え、
前記下部電極において接続された隣接する２つの強誘電体キャパシタが１つのキャパシタユニットを形成し、
前記上部電極において接続された複数の前記キャパシタユニットが１本のキャパシタチェーンを形成し、
隣接する複数のキャパシタチェーンにおいて前記キャパシタユニットは半ピッチずれて配置されており、
前記キャパシタユニット内において隣接する前記強誘電体キャパシタ間の距離をＤ１、隣接する前記キャパシタチェーン間の距離をＤ２、前記キャパシタチェーン内において隣接する前記キャパシタユニット間の距離をＤ３とすると、Ｄ３は、Ｄ１およびＤ２よりも大きいことを特徴とする半導体記憶装置。
【請求項２】
半導体基板と、
前記半導体基板上に設けられた複数のトランジスタと、
前記トランジスタのソース層またはドレイン層の一方の上に設けられた第１の導電プラグと、
前記トランジスタのソース層またはドレイン層の他方の上に設けられた第２の導電プラグと、
前記第１の導電プラグに電気的に接続された下部電極、前記下部電極上に設けられた強誘電体膜、および、前記強誘電体膜上に設けられた上部電極を含む複数の強誘電体キャパシタと、
前記下部電極、前記強誘電体膜および前記上部電極のそれぞれの第１の側面を被覆し、水素の通過を阻止するバリア絶縁膜と、
前記第２の導電プラグに電気的に接続され、前記バリア絶縁膜を介して前記第１の側面に面する第３の導電プラグと、
前記上部電極と前記第３の導電プラグとの間を電気的に接続する電極配線とを備え、
前記下部電極において接続された隣接する２つの強誘電体キャパシタが１つのキャパシタユニットを形成し、
前記上部電極において接続された複数の前記キャパシタユニットが１本のキャパシタチェーンを形成し、
隣接する複数のキャパシタチェーンにおいて前記キャパシタユニットは半ピッチずれて配置されており、
前記キャパシタユニット内において隣接する前記強誘電体キャパシタ間の距離をＤ１、隣接する前記キャパシタチェーン間の距離をＤ２、前記キャパシタチェーン内において隣接する前記キャパシタユニット間の距離をＤ３とすると、Ｄ３は、Ｄ１およびＤ２よりも大きいことを特徴とする半導体記憶装置。
【請求項３】
前記バリア絶縁膜の膜厚は、（１／２）＊Ｄ１および（１／２）＊Ｄ２よりも大きく、かつ、（１／２）＊Ｄ３よりも小さいことを特徴とする請求項１または請求項２に記載の半導体記憶装置。
【請求項４】
前記バリア絶縁膜は、隣接する前記強誘電体キャパシタ間の溝および隣接する前記キャパシタチェーン間の間隙を充填し、かつ、隣接する前記キャパシタユニット間の間隙を充填しないことを特徴とする請求項１または請求項２に記載の半導体記憶装置。
【請求項５】
下部電極と上部電極との間に強誘電体膜を含む強誘電体キャパシタをメモリセルとして備えた半導体記憶装置の製造方法であって、
前記下部電極において接続された隣接する２つの前記強誘電体キャパシタが１つのキャパシタユニットを形成し、前記上部電極において接続された複数の前記キャパシタユニットが１本のキャパシタチェーンを形成し、隣接する複数のキャパシタチェーンにおいて前記キャパシタユニットは半ピッチずれて配置されており、
当該方法は、
半導体基板上に複数のトランジスタを形成し、
前記トランジスタのソース層またはドレイン層の一方に接続され、前記キャパシタユニット内において隣接する前記強誘電体キャパシタ間の間隙の下に位置する第１の導電プラグを形成し、
前記トランジスタのソース層またはドレイン層の他方に接続され、前記キャパシタチェーン内において隣接する前記キャパシタユニット間の間隙の下に位置する第２の導電プラグを形成し、
前記第１の導電プラグに電気的に接続された下部電極、前記下部電極上に設けられた強誘電体膜、および、前記強誘電体膜上に設けられた上部電極を含む複数の強誘電体キャパシタを形成し、
隣接する前記強誘電体キャパシタ間の溝および隣接する前記キャパシタチェーン間の溝を充填し、隣接する前記キャパシタユニット間の溝に窪みが形成され、かつ、前記強誘電体キャパシタの第１の側面を被覆するように、水素の通過を阻止するバリア絶縁膜を堆積し、
前記バリア絶縁膜を異方的にエッチングすることによって、前記第１の側面を被覆する前記バリア絶縁膜を残置させたまま、前記隣接する前記キャパシタユニット間の溝の底部において前記第２の導電プラグを自己整合的に露出させ、
前記隣接する前記キャパシタユニット間の溝内に導電体を充填することによって、前記第２の導電プラグに電気的に接続される第３の導電プラグを形成し、
前記上部電極および前記第３の導電プラグを接続する電極配線を形成することを具備した半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置およびその製造方法に係り、例えば、強誘電体記憶装置（ＦｅＲＡＭ（Ferro-electric Random Access Memory））に関する。
【背景技術】
【０００２】
近年、不揮発性半導体メモリの一つとして、強誘電体キャパシタを用いた強誘電体記憶装置（ＦｅＲＡＭ）が注目されている。強誘電体記憶装置のサイズを小さくするために、いわゆる、ＣＯＰ（Capacitor On Plug ）構造が採用されている。ＣＯＰ構造は、強誘電体キャパシタの電極とトランジスタのソースまたはドレインとを導電性コンタクトプラグにより電気的に接続する構造である。また、強誘電体キャパシタは、水素の還元作用により劣化しやすい。強誘電体キャパシタの劣化を防止するために、水素バリア膜で強誘電体キャパシタを被覆する構造が提案されている（特許文献１、２）。
【０００３】
しかしながら、従来の強誘電体記憶装置の構造では、強誘電体キャパシタの横に配置され、トランジスタのソース／ドレイン領域に接続されるコンタクトと強誘電体キャパシタとの位置あわせに余裕（マージン）をとる必要がある。したがって、メモリセルの縮小が困難という問題があった。
【０００４】
この問題を解決するためには、ＤＲＡＭのＳＡＣ（Self-Align Contact）技術に類似した方法を強誘電体キャパシタの横のコンタクトに適用する必要がある。しかし、単にＳＡＣを強誘電体キャパシタに適用した場合、バリア膜および層間絶縁膜を強誘電体キャパシタ上に堆積した後、リソグラフィ（第１のリソグラフィ）において強誘電体キャパシタに対する位置あわせの余裕を０ないしマイナスにした状態で層間絶縁膜をエッチングする。これにより、バリア膜をエッチングストッパとしてコンタクトホールを開口する（第１のエッチング）。コンタクトホールの底部にあるバリア膜をエッチングする（第２のエッチング）。このとき、強誘電体キャパシタの側壁にあるバリア膜は、残置される。しかしながら、ＳＡＣを用いた場合、強誘電体キャパシタの側壁にあるバリア膜は、上記２回のエッチングを受ける。
【０００５】
さらに、強誘電体キャパシタは、その加工の困難性によって、通常、テーパー形状となっている。このため、強誘電体キャパシタの側壁にあるバリア膜は、エッチングによる影響を受けやすい。これにより、強誘電体キャパシタとコンタクトとが短絡したり、バリア膜の水素バリア性能を劣化させる。これは、強誘電体メモリの特性の劣化を引き起こす。
【特許文献１】特開２００５−２６８４７２号公報（図１、図１１）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
メモリの特性の劣化を抑制した強誘電体キャパシタを備えた半導体記憶装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００７】
本発明に係る実施形態に従った半導体記憶装置は、半導体基板と、前記半導体基板上に設けられた複数のトランジスタと、前記複数のトランジスタの上に設けられ、下部電極と上部電極との間に設けられた強誘電体膜を含む複数の強誘電体キャパシタと、前記強誘電体キャパシタの第１の側面を被覆し、水素の通過を阻止するバリア絶縁膜とを備え、
前記下部電極において接続された隣接する２つの強誘電体キャパシタが１つのキャパシタユニットを形成し、前記上部電極において接続された複数の前記キャパシタユニットが１本のキャパシタチェーンを形成し、隣接する複数のキャパシタチェーンにおいて前記キャパシタユニットは半ピッチずれて配置されており、
前記キャパシタユニット内において隣接する前記強誘電体キャパシタ間の距離をＤ１、隣接する前記キャパシタチェーン間の距離をＤ２、前記キャパシタチェーン内において隣接する前記キャパシタユニット間の距離をＤ３とすると、Ｄ３は、Ｄ１およびＤ２よりも大きいことを特徴とする。
【０００８】
本発明に係る他の実施形態に従った半導体記憶装置は、半導体基板と、前記半導体基板上に設けられた複数のトランジスタと、前記トランジスタのソース層またはドレイン層の一方の上に設けられた第１の導電プラグと、前記トランジスタのソース層またはドレイン層の他方の上に設けられた第２の導電プラグと、前記第１の導電プラグに電気的に接続された下部電極、前記下部電極上に設けられた強誘電体膜、および、前記強誘電体膜上に設けられた上部電極を含む複数の強誘電体キャパシタと、前記下部電極、前記強誘電体膜および前記上部電極のそれぞれの第１の側面を被覆し、水素の通過を阻止するバリア絶縁膜と、前記第２の導電プラグに電気的に接続され、前記バリア絶縁膜を介して前記第１の側面に面する第３の導電プラグと、前記上部電極と前記第３の導電プラグとの間を電気的に接続する電極配線とを備え、
前記下部電極において接続された隣接する２つの強誘電体キャパシタが１つのキャパシタユニットを形成し、前記上部電極において接続された複数の前記キャパシタユニットが１本のキャパシタチェーンを形成し、隣接する複数のキャパシタチェーンにおいて前記キャパシタユニットは半ピッチずれて配置されており、
前記キャパシタユニット内において隣接する前記強誘電体キャパシタ間の距離をＤ１、隣接する前記キャパシタチェーン間の距離をＤ２、前記キャパシタチェーン内において隣接する前記キャパシタユニット間の距離をＤ３とすると、Ｄ３は、Ｄ１およびＤ２よりも大きいことを特徴とする。
【０００９】
本発明に係る実施形態に従った半導体記憶装置の製造方法は、下部電極と上部電極との間に強誘電体膜を含む強誘電体キャパシタをメモリセルとして備えた半導体記憶装置の製造方法であって、
前記下部電極において接続された隣接する２つの前記強誘電体キャパシタが１つのキャパシタユニットを形成し、前記上部電極において接続された複数の前記キャパシタユニットが１本のキャパシタチェーンを形成し、隣接する複数のキャパシタチェーンにおいて前記キャパシタユニットは半ピッチずれて配置されており、
当該方法は、
半導体基板上に複数のトランジスタを形成し、前記トランジスタのソース層またはドレイン層の一方に接続され、前記キャパシタユニット内において隣接する前記強誘電体キャパシタ間の間隙の下に位置する第１の導電プラグを形成し、前記トランジスタのソース層またはドレイン層の他方に接続され、前記キャパシタチェーン内において隣接する前記キャパシタユニット間の間隙の下に位置する第２の導電プラグを形成し、前記第１の導電プラグに電気的に接続された下部電極、前記下部電極上に設けられた強誘電体膜、および、前記強誘電体膜上に設けられた上部電極を含む複数の強誘電体キャパシタを形成し、隣接する前記強誘電体キャパシタ間の溝および隣接する前記キャパシタチェーン間の溝を充填し、隣接する前記キャパシタユニット間の溝に窪みが形成され、かつ、前記強誘電体キャパシタの第１の側面を被覆するように、水素の通過を阻止するバリア絶縁膜を堆積し、前記バリア絶縁膜を異方的にエッチングすることによって、前記第１の側面を被覆する前記バリア絶縁膜を残置させたまま、前記隣接する前記キャパシタユニット間の溝の底部において前記第２の導電プラグを自己整合的に露出させ、前記隣接する前記キャパシタユニット間の溝内に導電体を充填することによって、前記第２の導電プラグに電気的に接続される第３の導電プラグを形成し、前記上部電極および前記第３の導電プラグを接続する電極配線を形成することを具備する。
【発明の効果】
【００１０】
本発明による半導体記憶装置は、メモリの特性の劣化を抑制した強誘電体キャパシタを有する。本発明による半導体記憶装置の製造方法は、従来よりも容易にメモリの特性の劣化を抑制した半導体記憶装置を製造することができる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【００１２】
本実施形態による強誘電体メモリは、セルトランジスタ（Ｔ）のソースドレイン間にキャパシタ（Ｃ）の両端をそれぞれ接続し、これをユニットセルとし，このユニットセルを複数直列に接続したＴＣ並列ユニット直列接続型強誘電体メモリ（Memory which consists of series connected memory cells each having a transistor having a source terminal and a drain terminal and a ferroelectric capacitor inbetween the two terminals, hereafter named “Series connected TC unit type ferroelectric RAM”）である。
【００１３】
図１は、本発明に係る実施形態に従った強誘電体メモリ（ＦｅＲＡＭ）の構成の一例を示す平面図である。トランジスタを形成するアクティブエリアＡＡがカラム方向にストライプ状に延伸している。ロウ方向に隣接するアクティブエリアＡＡ間には素子分離ＳＴＩが設けられている。アクティブエリアＡＡと同様に、複数のビット線ＢＬがカラム方向にストライプ状に延伸する。複数のワード線ＷＬがカラム方向とほぼ直交するロウ方向へ延伸している。即ち、ビット線ＢＬおよびワード線ＷＬは、互いに直交している。
【００１４】
強誘電体キャパシタＦＣがワード線ＷＬとビット線ＢＬとの各交点に設けられている。カラム方向に隣接する２つの強誘電体キャパシタＦＣが１つのキャパシタユニットＣＵを形成している。キャパシタユニットＣＵ内の２つの強誘電体キャパシタＦＣは、下部電極（図２参照）において電気的に接続されている。電極配線ＬＩＣ（Local InterConnect）が、カラム方向に隣接する２つのキャパシタユニットＣＵに含まれる強誘電体キャパシタＦＣの上部電極（図２参照）を接続している。下部電極において接続された隣接する２つの強誘電体キャパシタからなる複数のキャパシタユニットＣＵは、電極配線ＬＩＣによって上部電極において接続されることによってキャパシタチェーンＣＣを構成する。キャパシタチェーンＣＣは、ビット線ＢＬに沿ってカラム方向に配列された複数のキャパシタユニットＣＵによって構成されている。
【００１５】
ＳＡコンタクトプラグＳＡＣＰが、カラム方向に隣接する２つのキャパシタユニットＣＵの間、かつ、電極配線ＬＩＣの下に設けられている。ＳＡコンタクトプラグＳＡＣＰは、トランジスタのソース層またはドレイン層と電極配線ＬＩＣとの間を電気的に接続するために設けられている。ＳＡコンタクトプラグＳＡＣＰは、例えば、タングステン、チタンまたは窒化チタンからなる。
【００１６】
図１に示すように、ロウ方向に隣接する２つのキャパシタチェーンＣＣにおいて、キャパシタユニットＣＵは半ピッチずれて配置されている。即ち、或るキャパシタチェーンＣＣにおいてＳＡコンタクトプラグＳＡＣＰの位置は、該キャパシタチェーンＣＣに隣接するキャパシタチェーンＣＣのキャパシタユニットＣＵの中間位置（キャパシタユニットＣＵ内の２つの強誘電体キャパシタＦＣの間の間隙の位置）に対応する。さらに換言すると、隣接するキャパシタチェーンＣＣにおいてキャパシタユニットＣＵが半ピッチずれて配置されていることによって、キャパシタユニットＣＵ、ＳＡコンタクトプラグＳＡＣＰおよび電極配線ＬＩＣは、千鳥状（市松状）の平面構造に形成されている。
【００１７】
図２は、図１の２−２線に沿った断面図である。強誘電体メモリは、半導体基板１０と、半導体基板１０上に設けられた複数のトランジスタＴｒと、トランジスタＴｒのソース層またはドレイン層３０上に設けられた第１のコンタクトプラグＣＰ１と、トランジスタＴｒのソース層またはドレイン層２０上に設けられた第２のコンタクトプラグＣＰ２とを備えている。半導体基板１０は、例えば、シリコン基板である。トランジスタＴｒは、ｎ型ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field-Effect Transistor）またはｐ型ＭＩＳＦＥＴのいずれでもよい。第１および第２のコンタクトプラグＣＰ１およびＣＰ２は、例えば、ポリシリコンまたはタングステンなどの導電材料からなる。拡散層２０および３０は、ソース層またはドレイン層のいずれであってもよい。
【００１８】
拡散層２０と３０との間のチャネル部の上にはゲート絶縁膜ＧＩが設けられており、ゲート絶縁膜ＧＩの上にはゲート電極Ｇが設けられている。ゲート電極Ｇは、図１に示すロウ方向に延伸しており、ワード線としても機能する。ゲート電極Ｇの周囲には、層間絶縁膜ＩＬＤが設けられている。層間絶縁膜ＩＬＤは、例えば、ＢＰＳＧ、ＰＳＧ、ＴＥＯＳ膜またはシリコン窒化膜からなる。
【００１９】
第１のコンタクトプラグＣＰ１および第２のコンタクトプラグＣＰ２は、層間絶縁膜ＩＬＤに埋め込まれている。第１のコンタクトプラグＣＰ１上には、第１のバリアメタルＢＭ１が設けられている。第１のバリアメタルＢＭ１は、プラズマＣＶＤ（Chemical Vapor Deposition）などで発生する水素を通過させない導電性の材質（例えば、ＴｉＡｌＮ）で形成されている。
【００２０】
第１のバリアメタルＢＭ１上に、強誘電体キャパシタＦＣが設けられている。より詳細には、下部電極ＢＥとして、例えば、イリジウムＩｒが第１のバリアメタルＢＭ１上に設けられている。強誘電体膜ＦＥとして、例えば、ＰＺＴ（Ｐｂ（Ｚｒｘ，Ｔｉ１−ｘ）Ｏ３）、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）が下部電極ＢＥ上に設けられている。さらに、上部電極として、例えば、酸化イリジウムＩｒＯ２が強誘電体膜ＦＥ上に設けられている。
【００２１】
隣接する２つの強誘電体キャパシタＦＣがキャパシタユニットＣＵを構成している。同一キャパシタユニットＣＵに含まれる２つの強誘電体キャパシタＦＣの下部電極ＢＥは、ともに第１のバリアメタルＢＭ１を介して第１のコンタクトプラグＣＰ１に接続されている。即ち、同一キャパシタユニットＣＵに含まれる２つの強誘電体キャパシタＦＣの下部電極ＢＥは、拡散層３０に共通に電気的に接続されている。
【００２２】
同一キャパシタユニットＣＵに含まれる２つの強誘電体キャパシタＦＣ間には、バリア絶縁膜ＢＤが設けられている。バリア絶縁膜ＢＤは、水素を通過させない非導電性の材質（例えば、アルミナ（Ａｌ２Ｏ３））で形成されている。バリア絶縁膜ＢＤは、隣接する２つのキャパシタユニットＣＵ間において対向する強誘電体キャパシタの側面（第１の側面Ｆ１）を被覆する。バリア絶縁膜ＢＤが下部電極ＢＥ、強誘電体膜ＦＥおよび上部電極ＴＥのそれぞれの第１の側面Ｆ１を被覆することによって、水素が強誘電体膜ＦＥへ侵入することを防止する。
【００２３】
第３のコンタクトプラグとしてＳＡコンタクトプラグＳＡＣＰは、隣接する２つのキャパシタユニットＣＵ間に設けられている。ＳＡコンタクトプラグＳＡＣＰは、例えば、アルミニウムまたはタングステンなどの金属からなる。ＳＡコンタクトプラグＳＡＣＰは、バリア絶縁膜ＢＤを介して強誘電体キャパシタＦＣの第１の側面Ｆ１に面している。さらに、ＳＡコンタクトプラグＳＡＣＰは、第２のコンタクトプラグＣＰ２上に設けられており、第２のコンタクトプラグＣＰ２に接続されている。
【００２４】
電極配線ＬＩＣはＳＡコンタクトプラグＳＡＣＰ上、および、上部電極ＴＥ上に設けられている。電極配線ＬＩＣは、例えば、アルミニウムまたはタングステンなどの金属からなる。電極配線ＬＩＣは、隣接する２つのキャパシタユニットＣＵに含まれる２つの上部電極ＴＥをＳＡコンタクトプラグＳＡＣＰに接続する。即ち、電極配線ＬＩＣは、第２のコンタクトプラグを介して、第１の側面Ｆ１において対向する２つの強誘電体キャパシタＦＣの上部電極ＴＥを拡散層２０に共通に電気的に接続する。
【００２５】
バリア絶縁膜ＢＤは電極配線ＬＩＣの間に介在する。ビット線ＢＬが層間絶縁膜ＩＬＤを介して電極配線ＬＩＣ上に設けられている。さらに、ワード線ＷＬが層間絶縁膜ＩＬＤを介してビット線ＢＬ上に設けられている。ビット線ＢＬおよびワード線ＷＬは、例えば、アルミニウム、タングステンなどの金属からなる。ワード線ＷＬは、各ゲート電極Ｇに対応して設けられており、ゲート抵抗を低下させるために設けられている。
【００２６】
本実施形態において、同一キャパシタユニットＣＵ内において隣接する２つの強誘電体キャパシタＦＣ間の距離をＤ１とする。隣接する２つのキャパシタチェーンＣＣ間の距離をＤ２とする。キャパシタチェーンＣＣ内において隣接する２つのキャパシタユニットＣＵ間の距離をＤ３とする。この場合、Ｄ３は、Ｄ１およびＤ２のいずれよりも大きい。これにより、キャパシタユニットＣＵ間に、ＳＡコンタクトプラグＳＡＣＰを自己整合的に形成することが容易となる。さらに、第１の側面Ｆ１に堆積されたバリア絶縁膜ＢＤの膜厚Ｔ１は、（１／２）＊Ｄ１および（１／２）＊Ｄ２よりも大きく、かつ、（１／２）＊Ｄ３よりも小さく堆積される。これにより、同一キャパシタユニットＣＵ内において隣接する２つの強誘電体キャパシタＦＣ間の間隙、および、隣接する２つのキャパシタチェーンＣＣ間の間隙は、バリア絶縁膜ＢＤによって充填される。一方、キャパシタチェーンＣＣ内において隣接する２つのキャパシタユニットＣＵ間の間隙はバリア絶縁膜ＢＤで充填されず、その中央部分が陥没することによって窪みＣ１が形成される（図７および図８）。この状態のもとで、バリア絶縁膜ＢＤの全面をエッチバックすることにより、強誘電体キャパシタＦＣの第１の側面Ｆ１に堆積されたバリア絶縁膜ＢＤを残置させたまま、この窪みＣ１部分のバリア絶縁膜ＢＤのみが除去される。これにより、第２のコンタクトプラグＣＰ２の上面を自己整合的に露出させることできる。窪みＣ１内（隣接する２つのキャパシタユニットＣＵ間の間隙）に導電材料を埋め込むことによって、ＳＡコンタクトプラグＳＡＣＰが強誘電体キャパシタＦＣの第１の側面Ｆ１から絶縁され、かつ、第２のコンタクトプラグＣＰ２と接続されるように自己整合的に形成され得る。
【００２７】
本実施形態において、キャパシタユニットＣＵが隣接するキャパシタチェーンＣＣ間において半ピッチずれている。もし、このずれが無いものとすると、ＳＡコンタクトプラグＳＡＣＰがワード線ＷＬに沿ってロウ方向に接続される。即ち、ＳＡコンタクトプラグＳＡＣＰがキャパシタチェーンＣＣ間において接続されてしまう。これでは、各カラムのメモリセルを正確に動作させることができなくなってしまう。本実施形態のように、キャパシタユニットＣＵが隣接するキャパシタチェーンＣＣ間において半ピッチずれていることによって、各カラムのキャパシタチェーンＣＣにおいて、ＳＡコンタクトプラグＳＡＣＰが分離され得る。これにより、各カラムのメモリセルを正確に動作させることが可能になる。
【００２８】
次に、本実施形態による強誘電体メモリの製造方法を説明する。
【００２９】
図３は、本実施形態による強誘電体メモリの製造方法を示す平面図である。尚、図面は模式図であり、各構成要素のサイズは実際と異なる場合がある。第１のコンタクトプラグＣＰ１および第２のコンタクトプラグＣＰ２は、隣接するアクティブエリアＡＡごとに半ピッチずれて配置されている。従って、隣接するアクティブエリアＡＡにおいて、第１のコンタクトプラグＣＰ１は、第２のコンタクトプラグＣＰ２に隣接し、かつ、第２のコンタクトプラグＣＰ２は、第１のコンタクトプラグＣＰ１に隣接する。
【００３０】
図４は、図３の４−４線に沿った断面図である。まず、半導体基板１０上に既知の製造プロセスを用いてトランジスタＴｒを形成する。より詳細には、半導体基板１０上にゲート絶縁膜ＧＩを形成し、ゲート絶縁膜ＧＩ上にゲート電極Ｇを形成する。ゲート電極Ｇをマスクとして用いて、半導体基板１０の表面に不純物をイオン注入する。熱処理により不純物を活性化させることによって、拡散層２０、３０が形成される。
【００３１】
次に、ＬＰ（Low Pressure）−ＣＶＤまたはプラズマＣＶＤを用いて、トランジスタＴｒ上に層間絶縁膜ＩＬＤの材料としてシリコン窒化膜を堆積する。シリコン窒化膜の膜厚は、例えば、数百オングストロームである。ＣＭＰ（Chemical-Mechanical Polishing）を用いて、シリコン窒化膜を平坦化する。リソグラフィおよびＲＩＥ（Reactive Ion Etching）を用いて、拡散層２０、３０上のシリコン窒化膜を除去することによって、コンタクトホールを形成する。ダマシン法を用いて、このコンタクトホールにポリシリコンまたはタングステンを充填することによって、第１のコンタクトプラグＣＰ１の下部および第２のコンタクトプラグＣＰ２が形成される。第１のコンタクトプラグＣＰ１の下部は、キャパシタユニットＣＵ内において隣接する強誘電体キャパシタＦＣ間の間隙の下に位置する。第２のコンタクトプラグＣＰ２は、キャパシタチェーンＣＣ内において隣接するキャパシタユニットＣＵ間の間隙の下に位置する。
【００３２】
次に、ＬＰ−ＣＶＤ法またはプラズマＣＶＤ法を用いて、層間絶縁膜ＩＬＤの材料としてＰＳＧ膜、ＢＰＳＧ膜またはＴＥＯＳ膜、あるいは、それらの積層膜（以下、酸化膜）をシリコン窒化膜、第１および第２のコンタクトプラグＣＰ１、ＣＰ２上に堆積する。ＣＭＰを用いて酸化膜を平坦化する。リソグラフィおよびＲＩＥを用いて、第１のコンタクトプラグＣＰ１上の酸化膜を除去することによって、コンタクトホールを形成する。ダマシン法を用いて、このコンタクトホールにポリシリコンまたはタングステンを充填することによって、第１のコンタクトプラグＣＰ１の上部が形成される。
【００３３】
図５は、図３に続く強誘電体メモリの製造方法を示す平面図である。図６は、図５の６−６線に沿った断面図である。スパッタ法を用いて、層間絶縁膜ＩＬＤおよび第１のコンタクトプラグＣＰ１上に第１のバリアメタルＢＭ１の材料としてＴｉＡｌＮを堆積する。
【００３４】
次に、スパッタ法などを用いて、下部電極ＢＥの材料としてイリジウムＩｒを第１のバリアメタルＢＭ１上に堆積する。スパッタ法、ＭＯ（MetalOrganic）ＣＶＤ法またはゾルゲル法などを用いて、強誘電体膜ＦＥとしてのＰＺＴまたはＳＢＴを堆積する。さらに、スパッタ法などを用いて、上部電極ＴＥの材料として酸化イリジウムＩｒＯ２を強誘電体膜ＦＥ上に堆積する。
【００３５】
次に、プラズマＣＶＤ法を用いて、ハードマスクＨＭの材料としてＴＥＯＳ膜を堆積する。リソグラフィおよびＲＩＥを用いて、ＴＥＯＳ膜を個々の強誘電体キャパシタＦＣ上を被覆するように加工する。つまり、ＴＥＯＳ膜は、強誘電体キャパシタＦＣの平面パターンに加工される。次に、ＴＥＯＳ膜からなるハードマスクＨＭをマスクとして用いて、上部電極ＴＥ、強誘電体膜ＦＥおよび下部電極ＢＥをＲＩＥ法でエッチングする。これにより、各強誘電体キャパシタＦＣは個別化される。加工後、ハードマスクＨＭは、約１０００オングストロームほど残存していることが好ましい。この段階で、強誘電体キャパシタＦＣ以外の領域では、第１のバリアメタルＢＭ１が露出されている。
【００３６】
次に、リソグラフィを用いて、キャパシタユニットＣＵの領域をマスク材で被覆し、ＲＩＥを用いて、キャパシタユニットＣＵ以外の領域にある第１のバリアメタルＢＭ１および層間絶縁膜ＩＬＤを除去する。これにより、第１のバリアメタルＢＭ１は、キャパシタユニットＣＵ内において残存し、キャパシタユニットＣＵ外の領域においては除去される。また、図６に示すように、層間絶縁膜ＩＬＤの上部も、キャパシタユニットＣＵ外の領域においては除去される。その結果、カラム方向に隣接する２つのキャパシタユニットＣＵ間において、第２のコンタクトプラグＣＰ２が露出される。
【００３７】
図７は、図５に続く、強誘電体メモリの製造方法を示す平面図である。図８は、図７の８−８線に沿った断面図である。スパッタ法またはＡＬＤ（Atomic Layer Deposition）法を用いて、図５および図６に示した構造上にバリア絶縁膜ＢＤを堆積する。バリア絶縁膜ＢＤは、例えば、アルミナ（Ａｉ２Ｏ３）からなる。このとき、強誘電体キャパシタＦＣの第１の側面Ｆ１に堆積されたバリア絶縁膜ＢＤの膜厚Ｔ１は、（１／２）＊Ｄ１および（１／２）＊Ｄ２よりも大きく、かつ、（１／２）＊Ｄ３よりも小さく堆積される。例えば、Ｄ１が８０ｎｍ、Ｄ２が１２０ｎｍ、Ｄ３が２４０ｎｍであり、膜厚Ｔ１は、７０ｎｍである。これにより、同一キャパシタユニットＣＵ内において隣接する２つの強誘電体キャパシタＦＣ間の間隙Ｇ１、および、隣接する２つのキャパシタチェーンＣＣ間の間隙Ｇ２は、バリア絶縁膜ＢＤによって充填される。しかし、キャパシタチェーンＣＣ内において隣接する２つのキャパシタユニットＣＵ間の間隙Ｇ３はバリア絶縁膜ＢＤで充填されず、その中央部分が陥没することによって窪みＣ１が形成される。このとき、バリア絶縁膜ＢＤは、第１の側面Ｆ１を被覆している。
【００３８】
次に、バリア絶縁膜ＢＤの全面を異方的にエッチバックする。このとき、間隙Ｇ１、Ｇ２はバリア絶縁膜ＢＤで充填されているため、間隙Ｇ１、Ｇ２におけるバリア絶縁膜ＢＤの厚み（深さ）は、厚い（深い）。一方、間隙Ｇ３はその側壁がバリア絶縁膜ＢＤで被覆されるものの、充填されない。従って、窪みＣ１の底部におけるバリア絶縁膜ＢＤの厚み（深さ）は、間隙Ｇ１、Ｇ２におけるバリア絶縁膜ＢＤの厚み（深さ）に比べて非常に薄い（浅い）。よって、バリア絶縁膜ＢＤの全面を異方的にエッチバックすることによって、図９に示すように、強誘電体キャパシタＦＣの第１の側面Ｆ１に堆積されたバリア絶縁膜ＢＤを残置させたまま、窪みＣ１部分のバリア絶縁膜ＢＤのみが除去される。すなわち、バリア絶縁膜ＢＤの異方的なエッチバックにより、第１の側面および上部電極ＴＥを露出させることなく、第２のコンタクトプラグＣＰ２のみが自己整合的に露出される。これにより、第２のコンタクトプラグＣＰ２に通ずるコンタクトホールＣＨが、隣接するキャパシタユニットＣＵ間に形成される。このエッチバック工程では、窪みＣ１の底部にある薄いバリア絶縁膜ＢＤをエッチングするだけでよい。従って、このときのバリア絶縁膜ＢＤのエッチングは短時間で済むため、強誘電体キャパシタＦＣの第１の側面Ｆ１に堆積されたバリア絶縁膜ＢＤの絶縁性（被覆性）を悪化させない。
【００３９】
この段階では、層間絶縁膜はバリア絶縁膜ＢＤ上に堆積されず、層間絶縁膜に対するコンタクトホールの形成が不要である点に注目されたい。これにより、本実施形態では、上述の第１のリソグラフィおよび第１のエッチングが不要となり、第２のエッチングだけでコンタクトホールＣＨが形成され得る。
【００４０】
次に、図１０に示すように、コンタクトホールＣＨ内にＳＡコンタクトプラグＳＡＣＰを堆積する。ＳＡコンタクトプラグＳＡＣＰは、例えば、タングステン、チタンまたは窒化チタンからなる。ＳＡコンタクトプラグＳＡＣＰは、その下の第２のコンタクトプラグＣＰ２に接続されている。このように、本実施形態では、コンタクトホールＣＨおよびＳＡコンタクトプラグＳＡＣＰは、リソグラフィを用いることなく自己整合的に形成される。
【００４１】
次に、リソグラフィおよびＲＩＥを用いて、図１１に示すように、上部電極ＴＥ上のバリア絶縁膜ＢＤを加工する。続いて、電極配線ＬＩＣの材料としてアルミニウムまたはタングステンを、ＳＡコンタクトプラグＳＡＣＰ、上部電極ＴＥおよびバリア絶縁膜ＢＤ上に堆積する。さらに、ＣＭＰを用いて、バリア絶縁膜ＢＤが露出されるまで、このアルミニウムまたはタングステンを平坦化する。これにより、図１２に示すように、電極配線ＬＩＣが、ＳＡコンタクトプラグＳＡＣＰの両側にある２つの上部電極ＴＥと、ＳＡコンタクトプラグＳＡＣＰとを接続するように形成される。このように、上部電極ＴＥは、電極配線ＬＩＣ、ＳＡコンタクトプラグＳＡＣＰ、第２のコンタクトプラグＣＰ２を介して拡散層２０に電気的に接続される。
【００４２】
その後、既知のプロセスを経て、ビット線ＢＬ、ワード線ＷＬおよび層間絶縁膜ＩＬＤを形成することによって、本実施形態による強誘電体メモリが完成する。
【００４３】
（第１の実施形態の変形例）
本実施形態の変形例として、図１３に示すように、側壁保護膜５０が強誘電体キャパシタＦＣの第１の側面Ｆ１を被覆するバリア絶縁膜ＢＤとＳＡコンタクトプラグＳＡＣＰとの間に設けられていてもよい。側壁保護膜５０は、酸系またはアルカリ系のエッチング溶液に対して、エッチング耐性を有する材料であることが好ましい。例えば、側壁保護膜５０は、シリコン窒化膜などの絶縁膜であってもよく、窒化チタンＴｉＮのような非導電性金属であってもよい。側壁保護膜５０は、バリア絶縁膜ＢＤの材料を堆積した後、バリア絶縁膜ＢＤの材料をエッチバックする前に、バリア絶縁膜ＢＤ上に堆積する。その後、側壁保護膜５０およびバリア絶縁膜ＢＤを続けてエッチバックする。これにより、エッチバック時に、側壁保護膜５０がバリア絶縁膜ＢＤを保護することができる。その結果、バリア絶縁膜ＢＤの水素バリア性能を劣化させること無く、コンタクトホールＣＨを形成することができる。
【００４４】
上記実施形態では、コンタクトホールＣＨおよびＳＡコンタクトプラグＳＡＣＰが自己整合的に形成される。このため、コンタクトホールＣＨの形成のためのリソグラフィ工程が不要となる。また、上述のとおり、コンタクトホールＣＨの形成のために、コンタクトホールＣＨ形成時にエッチバックされるバリア絶縁膜ＢＤは、窪みＣ１の底に堆積された薄い部分だけである。これにより、強誘電体キャパシタＦＣの第１の側面Ｆ１に堆積されたバリア絶縁膜ＢＤ（または側壁保護膜５０）は、バリア絶縁膜ＢＤのエッチバックから受けるエッチングダメージが従来よりも小さい。コンタクトホールＣＨ形成時に、窪みＣ１の底部にある薄いバリア絶縁膜ＢＤをエッチングするだけで足りるため、コンタクトホールＣＨおよびＳＡコンタクトプラグＳＡＣＰを容易に形成することができる。よって、強誘電体メモリの製造方法が従来よりも簡単になる。コンタクトホールＣＨ形成時にエッチバックされるバリア絶縁膜ＢＤが非常に薄いので、コンタクト不良が発生しにくくなり、コンタクト抵抗を低く維持することができる。
【図面の簡単な説明】
【００４５】
【図１】本発明に係る実施形態に従った強誘電体メモリの構成の一例を示す平面図。
【図２】図１の２−２線に沿った断面図。
【図３】本実施形態による強誘電体メモリの製造方法を示す平面図。
【図４】図３の４−４線に沿った断面図。
【図５】図３に続く強誘電体メモリの製造方法を示す平面図。
【図６】図５の６−６線に沿った断面図。
【図７】図５に続く、強誘電体メモリの製造方法を示す平面図。
【図８】図７の８−８線に沿った断面図。
【図９】図８に続く、強誘電体メモリの製造方法を示す断面図。
【図１０】図９に続く、強誘電体メモリの製造方法を示す断面図。
【図１１】図１０に続く、強誘電体メモリの製造方法を示す断面図。
【図１２】図１１に続く、強誘電体メモリの製造方法を示す断面図。
【図１３】本実施形態の変形例を示す断面図。
【符号の説明】
【００４６】
Ｔｒ…複数のトランジスタ
ＢＥ…下部電極
ＴＥ…上部電極
ＦＥ…強誘電体膜
ＦＣ…強誘電体キャパシタ
Ｆ１…第１の側面
ＢＭ１…第１のバリアメタル
ＢＤ…バリア絶縁膜
ＣＵ…キャパシタユニット
ＣＣ…キャパシタチェーン
ＳＡＣＰ…ＳＡコンタクトプラグ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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