(57)【要約】【課題】ＣＭＯＳプロセスで構成されたイコライザを提供する。【解決手段】イコライザ１００は、入力差動信号ＩＮ１、ＩＮ２を波形整形する。複数の差動アンプ１０ａ〜１０ｃは、多段接続される。各差動アンプ１０ａ〜１０ｃは、２つのトランジスタ（ＭＯＳＦＥＴ）Ｍ１、Ｍ２を含む入力差動対１２と、インピーダンス回路１４を備えて構成される。各段の利得の周波数特性は、個別に設定され、最終段の差動アンプ１０ｃの利得ｇ３が最も低く設定される。【選択図】図２
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【特許請求の範囲】
【請求項１】
入力差動信号を波形整形するイコライザであって、
多段接続された複数の差動アンプを備え、
各差動アンプは、２つのＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の入力差動対を含んで構成され、
各段の利得の周波数特性が個別に設定されることを特徴とするイコライザ。
【請求項２】
最終段の前記差動アンプの利得が最も低く設定されることを特徴とする請求項１に記載のイコライザ。
【請求項３】
前記差動アンプは、
２つのＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の入力差動対と、
前記２つのＭＯＳＦＥＴのドレイン側に接続される抵抗負荷と、
前記２つのＭＯＳＦＥＴのソース側に接続されるテール電流源と、
前記２つのＭＯＳＦＥＴのソースの間に設けられるインピーダンス回路と、
を含み、前記２つのＭＯＳＦＥＴそれぞれのドレイン側の電圧を、次段へと出力することを特徴とする請求項１または２に記載のイコライザ。
【請求項４】
前記インピーダンス回路は、
前記２つのＭＯＳＦＥＴのソースの間に並列に設けられた第１抵抗および第１キャパシタを含み、
各段の差動アンプごとに第１抵抗および第１キャパシタの値が異なることを特徴とする請求項３に記載のイコライザ。
【請求項５】
前記差動アンプは３段設けられることを特徴とする請求項１または２に記載のイコライザ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動信号を波形整形するイコライザに関する。
【背景技術】
【０００２】
近年、テレビ受像器、ＤＶＤ（Digital Versatile Disc）プレイヤ、ＡＶアンプをはじめとするデジタル家電の間で、映像信号や音声信号を高速に伝送するために、ＨＤＭＩ（High-Definition Multimedia Interface）規格が普及し始めている。ＨＤＭＩは、差動信号を利用して、映像信号、音声信号および制御信号を、１本のケーブルで伝送する。
【０００３】
ＨＤＭＩを介して接続される機器が、離れて設置される場合、ケーブル長が長くなる。長いケーブルを差動信号が伝送すると、差動信号の波形がなまり、エラーレートが大きくなるという問題がある。
【０００４】
伝送によって品質の悪化した差動信号を再生するために、差動信号の特定の周波数成分を強調、あるいは減衰させるイコライザが設けられる。ＨＤＭＩにおいては差動信号により伝送されるデータのビットレートは高いため、イコライザには高速な応答性が要求される。
【特許文献１】特表２００５−５１１２１４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従来では、高速な差動信号を波形整形するイコライザおよび周辺のアナログ回路は、高速性に優れるバイポーラトランジスタを利用して構成されており、これらのアナログ回路とＣＭＯＳを利用して構成されるデジタル回路を集積化する場合、ＢｉＣＭＯＳプロセスを用いる必要があり、コストや設計の自由度の面で制約が生じていた。
【０００６】
本発明は、係る状況に鑑みてなされたものであり、その目的は、ＣＭＯＳプロセスで構成されたイコライザの提供にある。
【課題を解決するための手段】
【０００７】
本発明のある態様のイコライザは、入力差動信号を波形整形するイコライザであって、多段接続された複数の差動アンプを備える。各差動アンプは、２つのＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の入力差動対を含んで構成され、各段の利得の周波数特性が個別に設定される。
【０００８】
この態様によると、全段を差動アンプで構成し、異なる利得の周波数特性をもたせることにより、全体としての周波数特性を所望のそれに近づけることができる。
【０００９】
最終段の差動アンプの利得が最も低く設定されてもよい。
アンプの利得と周波数帯域はトレードオフの関係にあるところ、最終段のアンプの出力には大きな寄生容量が接続され、広帯域の利得を得ることが困難である。そこで最終段の差動アンプの利得を低く設定する代わりに帯域を広くとることにより、イコライザ全体として必要な帯域を確保することができる。
【００１０】
差動アンプは、２つのＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の入力差動対と、２つのＭＯＳＦＥＴのドレイン側に接続される抵抗負荷と、２つのＭＯＳＦＥＴのソース側に接続されるテール電流源と、２つのＭＯＳＦＥＴのソースの間に設けられるインピーダンス回路と、を含んでもよい。差動アンプは、２つのＭＯＳＦＥＴそれぞれのドレイン側の電圧を、次段へと出力してもよい
【００１１】
インピーダンス回路は、２つのＭＯＳＦＥＴのソースの間に並列に設けられた第１抵抗および第１キャパシタを含んでもよい。各段の差動アンプごとに第１抵抗および第１キャパシタの値が異なる値としてもよい。
【００１２】
差動アンプは３段設けられてもよい。アンプの段数を増加させるほど、利得の調節の自由度が増加する反面、イコライザの遅延時間が増加する。差動アンプを３段設けることにより、遅延時間を適正な範囲としつつ利得の周波数特性を最適化することができる。
【００１３】
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１４】
本発明によれば、ＣＭＯＳプロセスで構成されたイコライザを提供できる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００１６】
本明細書において、「部材Ａが部材Ｂに接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
【００１７】
図１は、実施の形態に係るイコライザＥＱを利用したＨＤＭＩセレクタ３００の構成を示すブロック図である。ＨＤＭＩセレクタ３００は、ＨＤＭＩ規格に準拠した電子機器（あるいは電子回路）に接続され、入出力のパスを切りかえる。ＨＤＭＩセレクタ３００は、３対１のマルチプレクサとして機能し、入力側に接続された３つの機器のいずれかと、出力側に接続されたひとつの機器の間でＨＤＭＩ規格に準拠した映像・音声信号を伝送する。
【００１８】
ＨＤＭＩ規格では、映像信号Ｓ、ホットプラグディテクションＨＰＤ、ディスプレイデータチャネルＤＤＣが一組となって一つのチャンネル（ケーブル）を構成する。したがって、入力側に３つのチャンネル（Ｓｉｎ１〜Ｓｉｎ３）、出力側に１つのチャンネル（Ｓｏｕｔ）設けられる。映像信号Ｓは差動信号であり、色ごとの輝度信号Ｒ、Ｇ、ＢおよびクロックＣＫを含む。入力側には各信号Ｓｉｎ１〜Ｓｉｎ３ごとに設けられたイコライザＥＱ１〜ＥＱ３が設けられる。イコライザＥＱ１〜ＥＱ３は、差動信号の周波数成分のうち特定の周波数成分、たとえば高周波成分を強調して、なまった波形を整形する入力バッファとして機能する。
【００１９】
３：１マルチプレクサＭＵＸは、イコライザＥＱ１〜ＥＱ３の出力のうち、いずれかひとつを選択してＴＭＤＳドライバへと出力する。ＴＭＤＳドライバは、マルチプレクサＭＵＸによって選択されたチャンネルを信号Ｓｏｕｔとして出力する。図１において、イコライザＥＱ１〜ＥＱ３およびＴＭＤＳドライバはそれぞれ、輝度信号Ｒ、Ｇ、ＢおよびクロックＣＫごとに設けられる。
【００２０】
ロジックコントローラ３０２は、外部からの選択信号ＳＥＬに応じて、マルチプレクサＭＵＸの接続先を切りかえる。また、ロジックコントローラ３０２には、入力側の機器のホットプラグディテクションＨＰＤ１〜ＨＰＤ３および出力側の機器のホットプラグディテクションＨＰＤ＿ＳＩＮＫが入力される。
【００２１】
ディスプレイデータチャンネルＤＤＣ１〜ＤＤＣ３にはそれぞれ、入力側の機器に関する情報が含まれ、ディスプレイデータチャンネルＤＤＣ＿ＳＩＮＫには、出力側の機器に関する情報が含まれる。入力側の選択された機器と、出力側の機器のディスプレイデータチャンネルがロジックコントローラ３０２によって接続される。入力側の機器と出力側の機器は、ディスプレイデータチャンネルを介して双方向通信を行う。ディスプレイデータチャンネルにはＩ２Ｃバスが利用される。図１では、ディスプレイデータチャンネルＤＤＣ１がディスプレイデータチャンネルＤＤＣ＿ＳＩＮＫと接続された状態を示す。
【００２２】
各ディスプレイデータチャンネルＤＤＣ１〜ＤＤＣ３およびＤＤＣ＿ＳＩＮＫは、クロックＳＣＬおよびデータＳＤＡを含む。各ディスプレイデータチャンネル上には、ラインバッファが設けられる。たとえば、クロック信号ＳＣＬに着目すれば、入力側の機器のバッファＢＵＦ１と出力側の機器のバッファＢＵＦ３がペアとなり、双方向バッファを形成する。あるいは、データ信号ＳＤＡに着目すれば、入力側の機器のバッファＢＵＦ２と出力側の機器のバッファＢＵＦ４がペアとなり、双方向バッファを形成する。ディスプレイデータチャンネルＤＤＣ２、ＤＤＣ３がＤＤＣ＿ＳＩＮＫと接続される場合も同様である。
【００２３】
以下、このようなＨＤＭＩセレクタに好適に利用可能な実施の形態に係るイコライザＥＱについて詳細に説明する。
【００２４】
図２（ａ）、（ｂ）は、実施の形態に係るイコライザ１００の構成を示す回路図である。図２（ａ）はイコライザ１００の全体構成を示す。実施の形態に係るイコライザ１００はＣＭＯＳプロセスを用いて構成される点が従来と異なっており、ＣＭＯＳプロセスを採用することにともない、以下の技術的な特徴を有している。
【００２５】
イコライザ１００は、多段接続された複数の差動アンプ１０ａ〜１０ｃを備える。各差動アンプ１０ａ〜１０ｃは同じ構成を有しており、各段の利得の周波数特性が個別に設定可能に構成される。
【００２６】
図２（ｂ）は各段の差動アンプ１０の構成を示す回路図である。差動アンプ１０は、差動入力ＩＮ１、ＩＮ２を増幅し、差動出力ＯＵＴ１、ＯＵＴ２を生成する。差動アンプ１０は、２つのＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の入力差動対１２を含んで構成される。入力差動対の２つのトランジスタを、トランジスタＭ１、Ｍ２と称する。
【００２７】
抵抗のペアＲ１０、Ｒ１１は、第１、第２トランジスタＭ１、Ｍ２それぞれのドレイン側に接続され、差動アンプ１０に対する抵抗負荷として機能する。
テール電流源１６は、２つのトランジスタＭ１、Ｍ２のソース側に接続される。具体的には第１電流源１６ａが第１トランジスタＭ１のソース側に、第２電流源１６ｂが第２トランジスタＭ２のソース側に接続される。テール電流源１６によって入力差動対１２がバイアスされる。
【００２８】
インピーダンス回路１４は、第１トランジスタＭ１のソースと、第２トランジスタＭ２のソースの間に設けられる。インピーダンス回路１４は、第１キャパシタＣ１および第１抵抗Ｒ１を含む。第１キャパシタＣ１および第１抵抗Ｒ１は、第１トランジスタＭ１のソースと第２トランジスタＭ２のソースの間に並列に設けられる。
【００２９】
差動アンプ１０は、第１トランジスタＭ１、第２トランジスタＭ２それぞれのドレイン側の電圧ＯＵＴ１、ＯＵＴ２を、次段へと出力する。
【００３０】
差動アンプ１０の利得ｇは、入力差動対１２のドレイン側のインピーダンスＺ１と、ソース側のインピーダンスＺ２の比で与えられる。ソース側のインピーダンスＺ２は、インピーダンス回路１４およびテール電流源１６の合成インピーダンスであるが、一般的に電流源の内部インピーダンスは無限大とみなせるから、インピーダンスＺ２はインピーダンス回路１４のインピーダンスと実質的に等しい。したがって、差動アンプ１０の利得ｇは、抵抗Ｒ１０、Ｒ１１、第１抵抗Ｒ１の抵抗値および第１キャパシタＣ１の容量値によって規定される。
【００３１】
次に３段の差動アンプ１０ａ〜１０ｃの利得について説明する。図３は、差動アンプ１０ａ〜１０ｃの利得ｇ１〜ｇ３の周波数特性を示す図である。図３に示すように、差動アンプ１０ａ〜１０ｃの利得ｇ１〜ｇ３の周波数特性が個別に設定される。図２（ｂ）に示した各段の差動アンプ１０の第１抵抗Ｒ１および第１キャパシタＣ１、抵抗Ｒ１０、Ｒ１１の値は、必要な周波数特性に応じて異なる値に設定される。
【００３２】
このようにイコライザ１００を複数段の同じ形式の差動アンプで構成し、各段に異なる利得の周波数特性をもたせることにより、全体としての周波数特性を所望のそれに近づけることができる。
【００３３】
図３に示すように最終段の差動アンプ１０ｃの利得ｇ３は、そのピーク値が最も低くなるように、また周波数帯域が最も広くなるように設計することが好ましい。
一般的にアンプの利得の大きさと周波数帯域はトレードオフの関係にあるところ、最終段の差動アンプ１０ｃの出力側には配線や次段の負荷（図１のマルチプレクサＭＵＸ）にともなう大きな寄生容量が接続され、広帯域の利得を得ることが困難である。そこで最終段の差動アンプ１０ｃの利得を低く設定する代わりに帯域を広くとることにより、イコライザ１００全体として必要な帯域を確保することができる。
【００３４】
イコライザ１００をバイポーラトランジスタで構成する場合、最終段を差動アンプではなくエミッタフォロアアンプで構成すれば、広帯域を得ることができる。ところが実施の形態のようにＣＭＯＳプロセスを利用する場合、ソースフォロアアンプを用いると入力信号のバイアスレベル（直流レベル）に対して出力信号のバイアスレベルがＭＯＳＦＥＴのゲートソース間のしきい値電圧Ｖｔ分低下するという問題がある。実施の形態に係るイコライザ１００では、最終段にソースフォロアアンプではなく差動アンプを利用することにより、この問題を解決することができる。
【００３５】
初段の差動アンプ１０ａおよび中段の差動アンプ１０ｂの出力側に接続される寄生容量の大きさは、最終段の差動アンプ１０ｃに対する寄生容量に比べて小さい。したがって、初段および中段では、周波数帯域を犠牲にすることなく、利得のピーク値を高くとることができる。そこで初段および中段の差動アンプ１０ａ、１０ｂの利得ｇ１、ｇ２は、そのピーク値が最終段の差動アンプ１０ｃよりも高く設定される。好ましくは初段の利得ｇ１を最も高く、続いて中段の利得ｇ２を高く設計することが望ましい。
【００３６】
以上のように各段の差動アンプ１０ａ〜１０ｃの利得の周波数特性を設計することにより、イコライザ１００全体として所望の周波数特性ｇｔｏｔａｌを得ることができる。
【００３７】
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
【００３８】
本発明に係るイコライザ１００は、差動アンプの段数を限定するものではないが、実施の形態に係るイコライザ１００のように３段とすることにより以下の効果が得られる。すなわち、差動アンプ１０の段数を増加させるほど、利得の調節の自由度が増加する反面、イコライザの遅延時間が増加するところ、差動アンプ１０を３段設けることにより、遅延時間を適正な範囲としつつ利得の周波数特性を最適化することができる。
【００３９】
差動アンプ１０の構成は図２（ｂ）のそれに限定されるものではなく、その他の構成の差動アンプを利用してもよい。また、各段の利得ｇ１〜ｇ３は図３のそれらに限定されるものではなく、、上述の設計方法を逸脱しない範囲において、イコライザ１００全体として所望の利得ｇｔｏｔａｌが得られるように調節されていればよい。
【００４０】
実施の形態に係る図２（ａ）、（ｂ）のイコライザ１００は、図１に示すＨＤＭＩセレクタに好適に使用することができる。ただし実施の形態に係るイコライザ１００の用途はこれに限定されるものではなく、差動信号線を介してデータ伝送を行う任意の回路や機器の間に設けることができる
【００４１】
実施の形態にもとづき、特定の語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を離脱しない範囲において、多くの変形例や配置の変更が可能である。
【図面の簡単な説明】
【００４２】
【図１】実施の形態に係るイコライザＥＱを利用したＨＤＭＩセレクタの構成を示すブロック図である。
【図２】図２（ａ）、（ｂ）は、実施の形態に係るイコライザの構成を示す回路図である。
【図３】各段の差動アンプの利得の周波数特性を示す図である。
【符号の説明】
【００４３】
１００…イコライザ、１０…差動アンプ、１２…差動対、１４…インピーダンス回路、１６…テール電流源、Ｃ１…第１キャパシタ、Ｒ１…第１抵抗、Ｒ１０…抵抗、Ｒ１１…抵抗。
【図１】
2009171406.tif 000003
【図２】
2009171406.tif 000004
【図３】
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