(57)【要約】【課題】電源保護回路と入出力回路とが隣接あるいは近接して配置されても、ラッチアップ耐性低下を抑制することのできる半導体装置を提供する。【解決手段】入出力回路２のＮ＋拡散層２２１およびＰ＋拡散層２２２の配置に対して、電源保護回路１のサイリスタ１１を形成するＰ＋拡散層２１１、Ｎ＋拡散層２１２、Ｐ＋拡散層２１３、Ｎ＋拡散層２１４は、Ｎ＋拡散層２２１、Ｐ＋拡散層２２２の並びに合わせた同じ並びに、一列に配置され、ＶＳＳに接続されてサイリスタ１１のカソードとなるＮ＋拡散層３１２が、入出力回路２内でＩ／Ｏに接続されるＰ＋拡散層３２１から遠い位置に配置され、ＶＤＤに接続されてサイリスタ１１のアノードとなるＰ＋拡散層３１３が、入出力回路２内でＶＤＤに接続されるＮ＋拡散層３２２から近い位置に配置されている。【選択図】図３
2009099684.tif 000002
【特許請求の範囲】
【請求項１】
Ｐ型基板上に形成された、
基準電位に接続された第１の電源線と、
前記基準電位より高い電位に接続された第２の電源線と、
前記第２の電源線に接続された拡散層をアノードとし、前記第１の電源線に接続された拡散層をカソードとするサイリスタを有する電源保護回路と、
入出力端子に接続されたダイオードを有する入出力回路と
を備え、
隣接または近接して配置された前記電源保護回路と前記入出力回路との間では、
前記電源保護回路の前記サイリスタを構成する拡散層と、前記入出力回路の前記ダイオードを構成する拡散層とが一列に並べられて配置され、
前記電源保護回路の前記第２の電源線に接続された拡散層が、前記入出力回路の前記ダイオードの前記入出力端子に接続された拡散層から遠い位置に配置され、
前記電源保護回路の前記第１の電源線に接続された拡散層が、前記入出力回路の前記ダイオードの前記第１の電源線に接続された拡散層に近い位置に配置されている
ことを特徴とする半導体装置。
【請求項２】
Ｎ型基板上に形成された、
基準電位に接続された第１の電源線と、
前記基準電位より高い電位に接続された第２の電源線と、
前記第２の電源線に接続された拡散層をアノードとし、前記第１の電源線に接続された拡散層をカソードとするサイリスタを有する電源保護回路と、
入出力端子に接続されたダイオードを有する入出力回路と
を備え、
隣接または近接して配置された前記電源保護回路と前記入出力回路との間では、
前記電源保護回路の前記サイリスタを構成する拡散層と、前記入出力回路の前記ダイオードを構成する拡散層とが一列に並べられて配置され、
前記電源保護回路の前記第１の電源線に接続された拡散層が、前記入出力回路の前記ダイオードの前記入出力端子に接続された拡散層から遠い位置に配置され、
前記電源保護回路の前記第２の電源線に接続された拡散層が、前記入出力回路の前記ダイオードの前記第２の電源線に接続された拡散層に近い位置に配置されている
ことを特徴とする半導体装置。
【請求項３】
前記電源保護回路が、
前記第２の電源線に接続された拡散層を一端とし、他端の拡散層が前記サイリスタの前記アノードに接続されて前記サイリスタのホールド電圧を制御するホールド電圧制御素子をさらに有し、
前記入出力回路に隣接または近接して配置された前記電源保護回路では、
前記ホールド電圧制御素子を構成する拡散層と、前記サイリスタを構成する拡散層とが、一列に並べられて配置される
ことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記電源保護回路が、
前記サイリスタおよび前記ホールド電圧制御素子の周囲に、基板電位を固定するためのガードリングをそれぞれ有する
ことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記ホールド電圧制御素子が複数の素子を有するときは、それぞれの素子の周囲に前記ガードリングを設ける
ことを特徴とする請求項４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
従来から、ＣＭＯＳＦＥＴなどの半導体素子を有する半導体装置には、外部からの静電放電から半導体素子を保護するために、静電保護素子を有する静電保護回路が用いられる。
【０００３】
その１つとして、静電保護素子にサイリスタを用い、そのサイリスタを半導体装置の電源パッドと接地パッドとの間に接続した静電保護回路がある（例えば、特許文献１参照。）。
【０００４】
さらに、静電保護素子として用いるサイリスタのホールド電圧を高めるために、電源端子とサイリスタとの間に複数個のダイオードを挿入した静電保護回路も提案されている（例えば、特許文献２参照。）。
【０００５】
ここでは、このような電源パッドと接地パッドとの間に接続される静電保護回路を、電源保護回路と称する。
【０００６】
この電源保護回路が半導体装置のチップに実装される場合、チップ周辺のＩ／Ｏ部にレイアウトされることが多い。すなわち、Ｉ／Ｏ部に配置される電源パッドおよび接地パッドに対応して電源保護回路が配置されることが多い。
【０００７】
このＩ／Ｏ部は、入出力端子のパッドが配置される領域である。そのため、電源保護回路が接続されている電源パッドあるいは接地パッドは、入出力端子のパッドに隣接して配置されることが多くなる。入出力端子には入出力回路が接続されている。この入出力回路も電源保護回路と同様、Ｉ／Ｏ部にレイアウトされる。したがって、電源保護回路と、入出力回路とが、隣接あるいは近接して配置されることが多くなる。
【０００８】
入出力回路には、入出力端子のパッドに接続されダイオードなどの入出力保護回路が含まれる。そのため、電源保護回路と、入出力回路の入出力保護回路とが隣接あるいは近接して配置されると、電源保護回路に含まれる単体のサイリスタ、あるいはホールド電圧制御用のダイオードが接続されたサイリスタと、入出力回路の入出力保護回路に含まれるダイオードとの間に、寄生サイリスタが形成されることになる。このような寄生サイリスタが形成されると、半導体装置にラッチアップが発生しやすくなる。特に、入出力端子から過電流が印加されるモードでのラッチアップ耐性に問題が生じる。
【特許文献１】特開２００６−８０１６０号公報  （第５−６ページ、図１）
【特許文献２】米国特許６，４３３，３６８号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００９】
そこで、本発明の目的は、電源保護回路と入出力回路とが隣接あるいは近接して配置されても、ラッチアップ耐性低下を抑制することのできる半導体装置を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の一態様によれば、Ｐ型基板上に形成された、基準電位に接続された第１の電源線と、前記基準電位より高い電位に接続された第２の電源線と、前記第２の電源線に接続された拡散層をアノードとし、前記第１の電源線に接続された拡散層をカソードとするサイリスタを有する電源保護回路と、入出力端子に接続されたダイオードを有する入出力回路とを備え、隣接または近接して配置された前記電源保護回路と前記入出力回路との間では、前記電源保護回路の前記サイリスタを構成する拡散層と、前記入出力回路の前記ダイオードを構成する拡散層とが一列に並べられて配置され、前記電源保護回路の前記第２の電源線に接続された拡散層が、前記入出力回路の前記ダイオードの前記入出力端子に接続された拡散層から遠い位置に配置され、前記電源保護回路の前記第１の電源線に接続された拡散層が、前記入出力回路の前記ダイオードの前記第１の電源線に接続された拡散層に近い位置に配置されていることを特徴とする半導体装置が提供される。
【００１１】
また、本発明の別の一態様によれば、Ｎ型基板上に形成された、基準電位に接続された第１の電源線と、前記基準電位より高い電位に接続された第２の電源線と、前記第２の電源線に接続された拡散層をアノードとし、前記第１の電源線に接続された拡散層をカソードとするサイリスタを有する電源保護回路と、入出力端子に接続されたダイオードを有する入出力回路とを備え、隣接または近接して配置された前記電源保護回路と前記入出力回路との間では、前記電源保護回路の前記サイリスタを構成する拡散層と、前記入出力回路の前記ダイオードを構成する拡散層とが一列に並べられて配置され、前記電源保護回路の前記第１の電源線に接続された拡散層が、前記入出力回路の前記ダイオードの前記入出力端子に接続された拡散層から遠い位置に配置され、前記電源保護回路の前記第２の電源線に接続された拡散層が、前記入出力回路の前記ダイオードの前記第２の電源線に接続された拡散層に近い位置に配置されていることを特徴とする半導体装置が提供される。
【発明の効果】
【００１２】
本発明によれば、ラッチアップ耐性の低下を抑制することができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施例を図面を参照して説明する。
【実施例１】
【００１４】
図１は、本発明の実施例１に係る半導体装置の電源保護回路および入出力回路の構成の例を示す回路図である。
【００１５】
本実施例の半導体装置へは、パッドＰ１を介して基準電位ＶＳＳが入力され、パッドＰ２を介して基準電位より高い電位ＶＤＤが入力される。また、パッドＰ３を介して入出力信号が入出力される。
【００１６】
電源保護回路１は、アノードがＶＤＤに接続され、カソードがＶＳＳに接続されるサイリスタ１１と、サイリスタ１１をターンオンさせる電流を供給するトリガ回路１２と、を備える。
【００１７】
サイリスタ１１は、ｐｎｐｎ接合を有し、等価的には、ｐｎｐ型トランジスタＴ１のエミッタがｎｐｎ型トランジスタＴ２のベースに接続され、ｎｐｎ型トランジスタＴ２のコレクタがｐｎｐ型トランジスタＴ１のベースに接続された正帰還ループを構成している。
【００１８】
抵抗Ｒは、サイリスタ１１に電流が流れ始めると、その電流による電圧降下によってｎｐｎ型トランジスタＴ２のベース電位を上昇させ、サイリスタ１１をターンオンしやすくしている。
【００１９】
電源保護回路１は、ＶＤＤとＶＳＳとの電位差に応じてトリガ回路１２が生成した電流でサイリスタ１１がターンオンすることにより、ＶＤＤとＶＳＳ間の過剰電位を放電し、半導体装置の電源系を静電破壊から保護する。
【００２０】
入出力回路２は、パッドＰ３に接続された入出力保護回路２１および入出力部２２を備える。
【００２１】
入出力保護回路２１は、パッドＰ３に入力仕様を超える過剰電位が印加されたときに入出力部２２を保護する。そのために、入出力保護回路２１には、パッドＰ３とＶＳＳ間、およびパッドＰ３とＶＤＤ間に、それぞれ逆バイアスの、ダイオードＤ１、ダイオードＤ２が接続されている。
【００２２】
このような電源保護回路１および入出力回路２を半導体装置のチップ上に配置するときは、パッドＰ１〜Ｐ３とともに、チップ周辺のＩ／Ｏ部に配置される。このとき、パッドＰ１〜Ｐ３が連続して配置されると、電源保護回路１と入出力回路２は、隣接または近接して配置される。ここで、隣接とは、電源保護回路１の配置領域と入出力回路２の配置領域との間に隙間がない状態をいい、近接とは、電源保護回路１の配置領域と入出力回路２の配置領域との間に少し隙間がある状態をいう。
【００２３】
図２に、半導体装置１００のチップ上に、電源保護回路１と入出力回路２が隣接して配置された様子を示す。
【００２４】
半導体装置１００のＩ／Ｏ部１１０にパッドＰ１〜Ｐ３が連続して配置されるようなパッド配置が行われると、パッドＰ１、Ｐ２に接続される電源保護回路１と、パッドＰ３に接続される入出力回路２が隣接して配置される。
【００２５】
電源保護回路１と入出力回路２が隣接して配置されると、電源保護回路１内のサイリスタ１１と、入出力回路２内の入出力保護回路２１のダイオードＤ１あるいはＤ２との間で、電源保護回路１と入出力回路２の境界を跨いで寄生サイリスタが形成される。
【００２６】
この寄生サイリスタがどのように形成されるかは、電源保護回路１内のサイリスタ１１のｐｎｐｎ接合が、入出力保護回路２１のダイオードのｐｎ接合に対してどのように配置されるか、によって決定される。
【００２７】
そこで、入出力保護回路２１のダイオードのｐｎ接合の配置に対して、寄生サイリスタに流れる電流を少なくするように配置された、サイリスタ１１のｐｎｐｎ接合の配置例を次に示す。
【００２８】
図３は、本実施例の半導体装置１００がＰ型基板上に形成されたときの、電源保護回路１および入出力回路２のＰ＋拡散層、Ｎ＋拡散層の配置の例を、図３（ａ）の平面図および図３（ｂ）の断面図にて示す。なお、図３には、各拡散層の接続先も併せて示す。
【００２９】
ここで、電源保護回路１は、ガードリング２３１で取り囲まれ、入出力回路２は、ガードリング２３２で取り囲まれている。ガードリング２３１、２３２はＰ＋拡散層で形成され、ＶＳＳに接続されている。また、電源保護回路１および入出力回路２の各拡散層は、素子分離領域２４１〜２４９により互いに分離されている。
【００３０】
入出力回路２内の入出力保護回路２１のダイオードＤ１は、Ｐ型基板上に形成されたＰウェル２０３内に配置されたＮ＋拡散層２２１およびＰ＋拡散層２２２により形成される。
【００３１】
その配置は、入出力信号（Ｉ／Ｏ）に接続されるＮ＋拡散層２２１が、電源保護回路１から遠くなるように配置されている。電源保護回路１に近い方に配置されたＰ＋拡散層２２２は、ＶＳＳに接続される。
【００３２】
このような入出力回路２のＮ＋拡散層２２１およびＰ＋拡散層２２２の配置に対して、電源保護回路１のサイリスタ１１を形成するＰ＋拡散層２１１、Ｎ＋拡散層２１２、Ｐ＋拡散層２１３、Ｎ＋拡散層２１４は、Ｎ＋拡散層２２１、Ｐ＋拡散層２２２の並びに合わせた同じ並びに、一列に配置されている。
【００３３】
電源保護回路１のサイリスタ１１は、Ｐ＋拡散層２１３、Ｎウェル２０２、Ｐウェル２０３によりｐｎｐ型トランジスタＴ１を、Ｎウェル２０２、Ｐウェル２０３、Ｎ＋拡散層２１２によりｎｐｎ型トランジスタＴ２を、それぞれ等価的に形成している。
【００３４】
このようなサイリスタ１１を形成する拡散層の配置においては、ＶＤＤに接続されてサイリスタ１１のアノードとなるＰ＋拡散層２１３が、入出力回路２内でＩ／Ｏに接続されるＮ＋拡散層２２１から遠い位置に配置され、ＶＳＳに接続されてサイリスタ１１のカソードとなるＮ＋拡散層２１２が、入出力回路２内でＶＳＳに接続されるＰ＋拡散層２２２から近い位置に配置されている。
【００３５】
このような配置により、Ｐ＋拡散層２１３、Ｎウェル２０２、Ｐウェル２０３により等価的にｐｎｐ型トランジスタが形成され、Ｎウェル２０２、Ｐウェル２０３、Ｎ＋拡散層２２１により等価的にｎｐｎ型トランジスタが形成される寄生サイリスタでは、ｎｐｎ型トランジスタのベースとなるＰウェル２０３の領域が横方向に長くなる。すなわち、ｎｐｎ型トランジスタのベース長が長くなり、ｎｐｎ型トランジスタの電流増幅率が低下する。
【００３６】
そのため、Ｎ＋拡散層２２１に外部からか電流サージが流入して寄生サイリスタにラッチアップが発生しても、Ｐウェル２０３およびＰ型基板２０１の電位の上昇が抑制される。
【００３７】
その結果、電源保護回路１のサイリスタ１１にＰウェル２０３およびＰ型基板２０１を介して与える影響が小さくなり、電源保護回路１全体のラッチアップ耐性が向上する。
【００３８】
このような本実施例によれば、Ｐ型基板上に形成される半導体装置のラッチアップ耐性を向上させることができる。
【実施例２】
【００３９】
実施例１では、Ｐ型基板上に形成された半導体装置における電源保護回路および入出力回路の拡散層の配置の例を示したが、本実施例では、Ｎ型基板上に形成された半導体装置における電源保護回路および入出力回路の拡散層の配置の例を示す。
【００４０】
図４は、図２に示した半導体装置１００がＰ型基板上に形成されたときの、電源保護回路１および入出力回路２のＰ＋拡散層、Ｎ＋拡散層の配置の例を、図４（ａ）の平面図および図４（ｂ）の断面図にて示す。なお、図４には、各拡散層の接続先も併せて示す。
【００４１】
ここで、電源保護回路１は、ガードリング３３１で取り囲まれ、入出力回路２は、ガードリング３３２で取り囲まれている。ガードリング３３１、３３２はＮ＋拡散層で形成され、ＶＤＤに接続されている。また、電源保護回路１および入出力回路２の各拡散層は、素子分離領域３４１〜３４９により互いに分離されている。
【００４２】
入出力回路２内の入出力保護回路２１のダイオードＤ２は、Ｎ型基板３０１上に形成されたＮウェル３０２内に配置されたＰ＋拡散層３２１およびＮ＋拡散層３２２により形成される。
【００４３】
その配置は、入出力信号（Ｉ／Ｏ）に接続されるＰ＋拡散層３２１が、電源保護回路１から遠くなるように配置されている。電源保護回路１に近い方に配置されたＮ＋拡散層３２２は、ＶＤＤに接続される。
【００４４】
このような入出力回路２のＰ＋拡散層３２１およびＮ＋拡散層３２２の配置に対して、電源保護回路１のサイリスタ１１を形成するＰ＋拡散層３１１、Ｎ＋拡散層３１２、Ｐ＋拡散層３１３、Ｎ＋拡散層３１４は、Ｐ＋拡散層３２１、Ｎ＋拡散層３２２の並びに合わせた同じ並びに、一列に配置されている。
【００４５】
電源保護回路１のサイリスタ１１は、Ｐ＋拡散層３１３、Ｎウェル３０２、Ｐウェル３０３によりｐｎｐ型トランジスタＴ１を、Ｎウェル３０２、Ｐウェル３０３、Ｎ＋拡散層３１２によりｎｐｎ型トランジスタＴ２を、それぞれ等価的に形成している。
【００４６】
このようなサイリスタ１１を形成する拡散層の配置においては、ＶＳＳに接続されてサイリスタ１１のカソードとなるＮ＋拡散層３１２が、入出力回路２内でＩ／Ｏに接続されるＰ＋拡散層３２１から遠い位置に配置され、ＶＤＤに接続されてサイリスタ１１のアノードとなるＰ＋拡散層３１３が、入出力回路２内でＶＤＤに接続されるＮ＋拡散層３２２から近い位置に配置されている。
【００４７】
このような配置により、Ｐ＋拡散層３２１、Ｎウェル３０２、Ｐウェル３０３により等価的にｐｎｐ型トランジスタが形成され、Ｎウェル３０２、Ｐウェル３０３、Ｎ＋拡散層３１２により等価的にｎｐｎ型トランジスタが形成される寄生サイリスタでは、ｐｎｐ型トランジスタのベースとなるＮウェル３０２の領域が横方向に長くなる。すなわち、ｐｎｐ型トランジスタのベース長が長くなり、ｐｎｐ型トランジスタの電流増幅率が低下する。
【００４８】
そのため、Ｐ＋拡散層３２１に外部からか電流サージが流入して寄生サイリスタにラッチアップが発生しても、Ｎウェル３０２およびＮ型基板３０１の電位の下降が抑制される。
【００４９】
その結果、電源保護回路１のサイリスタ１１にＮウェル３０２およびＮ型基板３０１を介して与える影響が小さくなり、電源保護回路１全体のラッチアップ耐性が向上する。
【００５０】
このような本実施例によれば、Ｎ型基板上に形成される半導体装置のラッチアップ耐性を向上させることができる。
【実施例３】
【００５１】
次に、電源保護回路のサイリスタにホールド電圧制御素子が接続されているときの例を示す。
【００５２】
図５に示す電源保護回路１Ａは、サイリスタ１１のアノードとＶＤＤとの間にホールド電圧制御素子１３として、２個のダイオードＤ１１、Ｄ１２が直列に接続されている。
【００５３】
このようなホールド電圧制御素子１３を接続することにより、（ダイオードの順方向電圧）×（ダイオードの段数）分、サイリスタ１１のホールド電圧を上昇させることができる。
【００５４】
図６は、Ｐ型基板上に、図５に示した電源保護回路１Ａおよび入出力回路２が形成されたときのＰ＋拡散層、Ｎ＋拡散層の配置の例を、図６（ａ）の平面図および図６（ｂ）の断面図にて示す。なお、図６には、各拡散層の接続先も併せて示す。
【００５５】
ここで、電源保護回路１Ａは、ガードリング２３１で取り囲まれ、入出力回路２は、ガードリング２３２で取り囲まれている。ガードリング２３１、２３２はＰ＋拡散層で形成され、ＶＳＳに接続されている。また、電源保護回路１Ａおよび入出力回路２の各拡散層は、素子分離領域２４１〜２５３により互いに分離されている。
【００５６】
入出力回路２内の入出力保護回路２１のダイオードＤ１は、Ｐ型基板上に形成されたＰウェル２０３内に配置されたＮ＋拡散層２２１およびＰ＋拡散層２２２により形成される。
【００５７】
その配置は、入出力信号（Ｉ／Ｏ）に接続されるＮ＋拡散層２２１が、電源保護回路１から遠くなるように配置されている。電源保護回路１に近い方に配置されたＰ＋拡散層２２２は、ＶＳＳに接続される。
【００５８】
このような入出力回路２のＮ＋拡散層２２１およびＰ＋拡散層２２２の配置に対して、電源保護回路１Ａのサイリスタ１１およびホールド電圧制御素子１３の２個のダイオードＤ１１、Ｄ１２を形成するＰ＋拡散層２１１、Ｎ＋拡散層２１２、Ｐ＋拡散層２１３、Ｎ＋拡散層２１４、Ｎ＋拡散層２１５、Ｐ＋拡散層２１６、Ｎ＋拡散層２１７、Ｐ＋拡散層２１８は、Ｎ＋拡散層２２１、Ｐ＋拡散層２２２の並びに合わせた同じ並びに、一列に配置されている。
【００５９】
電源保護回路１Ａにおける拡散層の配置においては、ＶＤＤに接続されて電源保護回路１Ａで最も高電位となる、ホールド電圧制御素子１３のダイオードＤ１１のＰ＋拡散層２１８が、入出力回路２内でＩ／Ｏに接続されるＮ＋拡散層２２１から遠い位置に配置されている。続いて、電位の高い順に、ダイオードＤ１１のＮ＋拡散層２１７、ダイオードＤ１２のＰ＋拡散層２１６、Ｎ＋拡散層２１５が配置されている。
【００６０】
このＮ＋拡散層２１５に続いて、サイリスタ１１を形成するＰ＋拡散層２１１、Ｎ＋拡散層２１２、Ｐ＋拡散層２１３、Ｎ＋拡散層２１４が、順次配置されている。このうち、アノードなるＰ＋拡散層２１３が、ダイオードＤ１２のＮ＋拡散層２１５に接続されている。また、ＶＳＳに接続されてサイリスタ１１のカソードとなるＮ＋拡散層２１２は、入出力回路２内でＶＳＳに接続されるＰ＋拡散層２２２から近い位置に配置されている。
【００６１】
サイリスタ１１は、図３に示す実施例１と同様、Ｐ＋拡散層２１３、Ｎウェル２０２、Ｐウェル２０３によりｐｎｐ型トランジスタＴ１を、Ｎウェル２０２、Ｐウェル２０３、Ｎ＋拡散層２１２によりｎｐｎ型トランジスタＴ２を、それぞれ等価的に形成している。
【００６２】
上述した、電源保護回路１Ａおよび入出力回路２の拡散層の配置により、Ｐ＋拡散層２１８、Ｎウェル２０５、Ｐ型基板２０１により等価的にｐｎｐ型トランジスタが形成され、Ｎウェル２０５、Ｐ型基板２０１およびＰウェル２０３、Ｎ＋拡散層２２１により等価的にｎｐｎ型トランジスタが形成される寄生サイリスタでは、ｎｐｎ型トランジスタのベースとなるＰ型基板２０１の長さが長くなる。すなわち、ｎｐｎ型トランジスタのベース長が長くなり、ｎｐｎ型トランジスタの電流増幅率が低下する。
【００６３】
そのため、Ｎ＋拡散層２２１に外部から電流サージが流入して寄生サイリスタにラッチアップが発生しても、Ｐウェル２０３およびＰ型基板２０１の電位の上昇が抑制される。
【００６４】
その結果、電源保護回路１のＡサイリスタ１１にＰウェル２０３およびＰ型基板２０１を介して与える影響が小さくなり、電源保護回路１Ａ全体のラッチアップ耐性が向上する。
【００６５】
このような本実施例によれば、電源保護回路のサイリスタにホールド電圧制御素子が接続されている半導体装置がＰ型基板上に形成されているときに、半導体装置のラッチアップ耐性を向上させることができる。
【実施例４】
【００６６】
次に、本実施例では、電源保護回路１Ａおよび入出力回路２がＮ型基板上に形成されたときの各拡散層の配置の例を示す。
【００６７】
図７は、Ｎ型基板上に、図５に示した電源保護回路１Ａおよび入出力回路２が形成されたときのＰ＋拡散層、Ｎ＋拡散層の配置の例を、図７（ａ）の平面図および図６（ｂ）の断面図にて示す。なお、図７には、各拡散層の接続先も併せて示す。
【００６８】
ここで、電源保護回路１Ａは、ガードリング３３１で取り囲まれ、入出力回路２は、ガードリング３３２で取り囲まれている。ガードリング３３１、３３２はＮ＋拡散層で形成され、ＶＤＤに接続されている。また、電源保護回路１Ａおよび入出力回路２の各拡散層は、素子分離領域３４１〜３５３により互いに分離されている。
【００６９】
入出力回路２内の入出力保護回路２１のダイオードＤ２は、Ｎ型基板３０１上に形成されたＮウェル３０２内に配置されたＰ＋拡散層３２１およびＮ＋拡散層３２２により形成される。
【００７０】
その配置は、入出力信号（Ｉ／Ｏ）に接続されるＰ＋拡散層３２１が、電源保護回路１から遠くなるように配置されている。電源保護回路１に近い方に配置されたＮ＋拡散層３２２は、ＶＤＤに接続される。
【００７１】
このような入出力回路２のＰ＋拡散層３２１およびＮ＋拡散層３２２の配置に対して、電源保護回路１Ａのサイリスタ１１およびホールド電圧制御素子１３の２個のダイオードＤ１１、Ｄ１２を形成するＰ＋拡散層３１１、Ｎ＋拡散層３１２、Ｐ＋拡散層３１３、Ｎ＋拡散層３１４、Ｎ＋拡散層３１５、Ｐ＋拡散層３１６、Ｎ＋拡散層３１７、Ｐ＋拡散層３１８は、Ｐ＋拡散層３２１、Ｎ＋拡散層３２２の並びに合わせた同じ並びに、一列に配置されている。
【００７２】
電源保護回路１Ａにおける拡散層の配置においては、ＶＳＳに接続されて電源保護回路１Ａで最も低電位となる、サイリスタ１１のカソードのＮ＋拡散層３１２が、入出力回路２内でＩ／Ｏに接続されるＰ＋拡散層３２１から遠い位置に配置されている。
【００７３】
一方、ＶＤＤに接続されて電源保護回路１Ａで最も高電位となる、ホールド電圧制御素子１３のダイオードＤ１１のＰ＋拡散層３１８は、入出力回路２内でＶＤＤに接続されるＮ＋拡散層３１２に近い位置に配置されている。続いて、電位の高い順に、ダイオードＤ１１のＮ＋拡散層３１７、ダイオードＤ１２のＰ＋拡散層３１６、Ｎ＋拡散層３１５が配置されている。
【００７４】
ダイオードＤ１２のＮ＋拡散層３１５は、サイリスタ１１のアノードなるＰ＋拡散層３１３に接続されている。
【００７５】
サイリスタ１１は、Ｐ＋拡散層３１３、Ｎウェル３０５、Ｐウェル３０６によりｐｎｐ型トランジスタＴ１を、Ｎウェル３０５、Ｐウェル３０６、Ｎ＋拡散層３１２によりｎｐｎ型トランジスタＴ２を、それぞれ等価的に形成している。
【００７６】
上述した、電源保護回路１Ａおよび入出力回路２の拡散層の配置により、Ｐ＋拡散層３２１、Ｎウェル３０２およびＮ型基板３０１、Ｐウェル３０６により等価的にｐｎｐ型トランジスタが形成され、Ｎ型基板３０１、Ｐウェル３０６、Ｎ＋拡散層３１２により等価的にｎｐｎ型トランジスタが形成される寄生サイリスタでは、ｐｎｐ型トランジスタのベースとなるＮ型基板３０１の長さが長くなる。すなわち、ｐｎｐ型トランジスタのベース長が長くなり、ｐｎｐ型トランジスタの電流増幅率が低下する。
【００７７】
そのため、Ｐ＋拡散層３２１に外部から電流サージが流入して寄生サイリスタにラッチアップが発生しても、Ｎウェル３０２およびＮ型基板３０１の電位の下降が抑制される。
【００７８】
その結果、電源保護回路１のサイリスタ１１にＮ型基板３０１を介して与える影響が小さくなり、電源保護回路１全体のラッチアップ耐性が向上する。
【００７９】
このような本実施例によれば、電源保護回路のサイリスタにホールド電圧制御素子が接続されている半導体装置がＮ型基板上に形成されているときに、半導体装置のラッチアップ耐性を向上させることができる。
【実施例５】
【００８０】
本実施例では、実施例３あるいは実施例4で示した電源保護回路１Ａ内の各素子が、素子ごとにガードリングで囲まれている例を示す。
【００８１】
図８（ａ）に示す例では、図６に示したＰ型基板上に形成された実施例３の電源保護回路１Ａのサイリスタ１１、ダイオードＤ１、ダイオードＤ２がガードリング２３１Ａで囲まれている。
【００８２】
このように電源保護回路１Ａ内の各素子をガードリングで囲むことにより、個々の素子がＰ型基板２０１をコレクタとする寄生バイポーラトランジスタを構成する際に、周辺部の基板抵抗を下げることができ、Ｐ型領域全体が昇圧しにくくなる。その結果、電源保護回路１Ａのサイリスタ１１に対するＰ型基板２０１の電位上昇の影響を少なくすることができ、電源保護回路１Ａのラッチアップ耐性を向上させることができる。
【００８３】
同様に、図７に示したＮ型基板上に形成された実施例４の電源保護回路１Ａの各素子がガードリングで囲まれた例を図８（ｂ）に示す。
【００８４】
図８（ｂ）では、電源保護回路１Ａのサイリスタ１１、ダイオードＤ１、ダイオードＤ２がガードリング３３１Ａで囲まれている。
【００８５】
この場合も、電源保護回路１Ａ内の各素子をガードリングで囲むことにより、電源保護回路１Ａのサイリスタ１１に対するＮ型基板３０１の電位下降の影響を少なくすることができ、電源保護回路１Ａのラッチアップ耐性を向上させることができる。
【００８６】
このような本実施例によれば、電源保護回路のラッチアップ耐性を向上させることができる。
【図面の簡単な説明】
【００８７】
【図１】本発明の実施例１に係る半導体装置の電源保護回路および入出力回路の構成の例を示す回路図。
【図２】本発明の実施例１に係る半導体装置のチップ上の電源保護回路と入出力回路の配置イメージを示す図。
【図３】本発明の実施例１に係る半導体装置の構造の例を示す図。
【図４】本発明の実施例２に係る半導体装置の構造の例を示す図。
【図５】本発明の実施例３に係る半導体装置の電源保護回路の構成の例を示す回路図。
【図６】本発明の実施例３に係る半導体装置の構造の例を示す図。
【図７】本発明の実施例４に係る半導体装置の構造の例を示す図。
【図８】本発明の実施例５に係る半導体装置の構造の例を示す図。
【符号の説明】
【００８８】
１、１Ａ  電源保護回路
２  入出力回路
１１  サイリスタ
１２  トリガ回路
１３  ホールド電圧制御素子
２１  入出力保護回路
２２  入出力部
１００  半導体装置
１１０  Ｉ／Ｏ部
２０１  Ｐ型基板
３０１  Ｎ型基板
２０３、３０３、３０４、３０６  Ｐウェル
２０２、２０４、２０５、３０２、３０５  Ｎウェル
２１１、２１３、２１６、２１８、２２２、
３１１、３１３、３１６、３１８、３２１  Ｐ＋拡散領域
２１２、２１４、２１５、２１７、２２１、
３１２、３１４、３１５、３１７、３２２  Ｎ＋拡散領域
２３１、２３１Ａ、２３２、３３１、３３１Ａ、３３２  ガードリング
２４１〜２５３、３４１〜３５３  素子分離領域
Ｐ１、Ｐ２、Ｐ３  パッド
Ｔ１  ｐｎｐ型トランジスタ
Ｔ２  ｎｐｎ型トランジスタ
Ｄ１、Ｄ２、Ｄ１１、Ｄ１２  ダイオード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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