(57)【要約】【課題】電流リーク及び寄生抵抗が抑制され、安定した電流利得を実現する半導体装置を提供する。【解決手段】ｎ型コレクタ層１０２上に、第一の半導体層１１０を成長させつつ、ｐ型多結晶シリコン膜１０６、シリコン窒化膜１０８を含む積層膜からなる庇部の下面に露出したｐ型多結晶シリコン膜１０６の下方に第一の多結晶半導体層１２０を成長させ、その後第一の多結晶半導体層１２０を選択的に除去する。さらに第二の半導体層１１２、１１４、第三の半導体層１１６を成長させつつ、庇部の下面に露出したｐ型多結晶シリコン膜１０６の下方に第二の多結晶半導体層１２２、１２４、第三の多結晶半導体層１２６を、シリコン窒化膜１０８に接触しないように選択的に成長させ、第三の半導体層と、第三の多結晶半導体層を接触させる。【選択図】図１
2009043866.tif 000002
【特許請求の範囲】
【請求項１】
一導電型のコレクタ層が設けられた基板上に、第一の絶縁膜と、逆導電型の多結晶半導体膜と、第二の絶縁膜とをこの順に設ける工程と、
前記第二の絶縁膜と、前記多結晶半導体膜とを選択的にエッチングし底部に前記第一の絶縁膜が露出した凹部を設ける工程と、
前記第二の絶縁膜上と、前記凹部の側壁とに前記凹部を残しつつ第三の絶縁膜を形成する工程と、
前記凹部の底部に露出した前記第一の絶縁膜を深さ方向にエッチングするとともに、横方向にも前記第一の絶縁膜をサイドエッチし、底部に前記コレクタ層が露出した空洞部を設けるとともに、前記多結晶半導体膜、前記第二の絶縁膜および前記第三の絶縁膜を含む積層膜からなる庇部を形成する工程と、
前記空洞部の底部に露出した前記コレクタ層上に、第一および第二の半導体層からなるベース層と、第三の半導体層とを成長させるとともに、前記庇部の下面に露出した前記多結晶半導体膜の下方に、第一、第二及び第三の多結晶半導体層を成長させ、前記多結晶半導体膜と前記ベース層とを電気的に接続するベース接続部を形成する工程と、
前記第三の半導体層の少なくとも一部に一導電型の不純物を導入してエミッタ層を形成する工程からなり、
前記ベース層と、前記第三の半導体層とを成長させるとともに、前記ベース接続部を形成する前記工程は、
アンドープの前記第一の半導体層を成長させつつ、前記庇部の下面に露出した前記多結晶半導体膜にアンドープの前記第一の多結晶半導体層を下方に成長させる第一の成長工程と、
前記第一の多結晶半導体層を選択的に除去する工程と、
前記第一の半導体層上に、逆導電型の不純物を含む前記第二の半導体層と、アンドープの前記第三の半導体層を成長させつつ、前記庇部の下面に露出した前記多結晶半導体膜の下方に、前記ベース接続部となる逆導電型の不純物を含む前記第二の多結晶半導体層と、アンドープの前記第三の多結晶半導体層とを前記第三の絶縁膜に接触しないように選択的に成長させ、前記第三の半導体層と、前記第三の多結晶半導体層を接触させる第二の成長工程とを含む半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記第一の成長工程と、前記第一の多結晶半導体層を選択的に除去する工程と、前記第二の成長工程とを同一の化学気相成長装置内で連続して実施することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
第一及び第二の前記半導体層と、第一及び第二の前記多結晶半導体層が、シリコン及びゲルマニウムを構成元素として含むことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
第一及び第二の前記半導体層と、第一及び第二の前記多結晶半導体層とが、さらにカーボンを含むことを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
第二及び第三の前記多結晶半導体層の合計層厚が、第一、第二及び第三の前記半導体層の合計層厚より小さいことを特徴とする請求項１乃至４いずれかに記載の半導体装置の製造方法。
【請求項６】
基板上に形成された一導電型のコレクタ層と、
前記コレクタ層上にエピタキシャル成長した、逆導電型の不純物を含むベース層と、一部の領域に一導電型の不純物を含むエミッタ層とからなる半導体層と、
前記半導体層の両脇に設けられた第一の絶縁膜と、
前記第一の絶縁膜上に設けられ、逆導電型の多結晶半導体膜と、第二の絶縁膜と、第三の絶縁膜とを含む積層膜からなり、前記基板の面内方向に前記半導体層の内部に向って張り出し、端部が前記第三の絶縁膜により被覆された庇部と、
前記庇部の下面に露出した前記多結晶半導体膜に下方向に成長し、前記多結晶半導体膜と前記ベース層とを電気的に接続する多結晶半導体からなるベース接続部と、
を含むヘテロバイポーラトランジスタを備え、
前記ベース接続部が、前記庇部の下面において、前記第三の絶縁膜に接触していないことを特徴とする半導体装置。
【請求項７】
前記ベース接続部の厚さが、前記ベース層と、前記半導体層との合計厚さより小さいことを特徴とする請求項６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ヘテロバイポーラトランジスタの従来の一般的なベース層形成手法を図１１及び図１２に示す。ここでは、ベース層にＳｉＧｅの選択結晶成長を行う例について説明する。ｎ型コレクタ層１２を設けた基板１０上に、シリコン酸化膜１４、ｐ型多結晶シリコン膜１６、シリコン窒化膜を形成し、シリコン窒化膜およびｐ型多結晶シリコン膜１６に凹部を設ける。さらに、凹部の側壁にもシリコン窒化膜を被覆させ、シリコン窒化膜１８を形成する。そして、凹部の底部に露出したシリコン酸化膜１４の一部をエッチングし、さらに横方向にもサイドエッチしてシリコン酸化膜１４に開口部を設ける（図１１（ａ））。
【０００３】
次に、高温の水素雰囲気中で表面不純物を除去した後、凹部下部の開口部にベース層を化学気相成長法により形成する。成長ガスの構成として、水素(H2)、ジクロロシラン(SiH2Cl2)、ゲルマン(GeH4)、ジボラン(B2H6)、メチルシラン(SiH3CH3)、塩化水素(HCl)等を使用する。図１１（ｂ）に示すように、ｎ型コレクタ層１２上に、アンドープのＳｉＧｅをエピタキシャル成長させ、ＳｉＧｅ単結晶層２０を形成する。このとき、開口部上部に形成された、ｐ型多結晶シリコン膜１６、シリコン窒化膜１８を含む庇部の下面に露出した、ｐ型多結晶シリコン膜１６の下方にＳｉＧｅが成長し、ＳｉＧｅ多結晶層３０を形成する。
【０００４】
さらに、ｐ型不純物をドープしたｐ型ＳｉＧｅ単結晶層２２を形成するとともに、ＳｉＧｅ多結晶層３０の下方に、ＳｉＧｅが成長しｐ型ＳｉＧｅ多結晶層３２が形成される（図１１（ｃ））。
【０００５】
続いて、ＳｉＧｅ単結晶層２２上に、ＳｉＧｅのゲルマニウム組成を変化させたアンドープＳｉＧｅ単結晶層２４、アンドープシリコン層２６とをそれぞれ成長させて、単結晶成長層を形成する。このとき、ｐ型ＳｉＧｅ多結晶層３２の下方にアンドープＳｉＧｅ多結晶層３３及び、アンドープシリコン多結晶層３４も成長して多結晶層が形成され、単結晶層と接触し、ベース引き出し電極となるｐ型多結晶シリコン膜１６と、ベース層とを電気的に接続する多結晶層が形成される（図１２）。
【０００６】
ここで、絶縁層に開口部を設けて、開口部の内部にベース層を形成したバイポーラトランジスタとして、例えば特許文献１及び特許文献２に記載されている。
また、本発明に関連する先行技術文献としては、特許文献１、２の他に、特許文献３及び４が挙げられる。
【特許文献１】特開２００４−１９３４５４号公報
【特許文献２】特開２００３−１８８１７７号公報
【特許文献３】特開２００３−４５８８５号公報
【特許文献４】特開２００５−５７１７１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、図１２に示すように、ｐ型多結晶シリコン膜１６から下方に成長する多結晶層が、単結晶層と接触した後、横方向へと成長が広がり、庇部の下面に露出したシリコン窒化膜１８と直接接触することになる。この接触面積が増大するほど、シリコン窒化膜と、多結晶層との熱膨張係数の差によって生じる応力がエミッタ・ベース接合近傍に再結合準位を形成し、これにより安定した電流利得を得ることが困難になる。
【課題を解決するための手段】
【０００８】
本発明によれば、一導電型のコレクタ層が設けられた基板上に、第一の絶縁膜と、逆導電型の多結晶半導体膜と、第二の絶縁膜とをこの順に設ける工程と、第二の絶縁膜と、多結晶半導体膜とを選択的にエッチングし底部に第一の絶縁膜が露出した凹部を設ける工程と、第二の絶縁膜上と、凹部の側壁とに凹部を残しつつ第三の絶縁膜を形成する工程と、凹部の底部に露出した第一の絶縁膜を深さ方向にエッチングするとともに、横方向にも第一の絶縁膜をサイドエッチし、底部にコレクタ層が露出した空洞部を設けるとともに、多結晶半導体膜、第二の絶縁膜および第三の絶縁膜を含む積層膜からなる庇部を形成する工程と、空洞部の底部に露出したコレクタ層上に、第一および第二の半導体層からなるベース層と、第三の半導体層とを成長させるとともに、庇部の下面に露出した多結晶半導体膜の下方に、第一、第二及び第三の多結晶半導体層を成長させ、多結晶半導体膜とベース層とを電気的に接続するベース接続部を形成する工程と、第三の半導体層の少なくとも一部に一導電型の不純物を導入してエミッタ層を形成する工程からなり、ベース層と、第三の半導体層とを成長させるとともに、ベース接続部を形成する工程は、アンドープの第一の半導体層を成長させつつ、庇部の下面に露出した多結晶半導体膜にアンドープの第一の多結晶半導体層を下方に成長させる第一の成長工程と、第一の多結晶半導体層を選択的に除去する工程と、第一の半導体層上に、逆導電型の不純物を含む第二の半導体層と、アンドープの第三の半導体層を成長させつつ、庇部の下面に露出した多結晶半導体膜の下方に、ベース接続部となる逆導電型の不純物を含む第二の多結晶半導体層と、アンドープの第三の多結晶半導体層とを第三の絶縁膜に接触しないように選択的に成長させ、第三の半導体層と、第三の多結晶半導体層を接触させる第二の成長工程を含む半導体装置の製造方法が提供される。
【０００９】
この構成によれば、空洞部の底部に露出したコレクタ層上に、ベース層及び第三の半導体層を成長させるとともに、多結晶半導体膜、第二の絶縁膜および第三の絶縁膜を含む積層膜からなる庇部の下面に露出した多結晶半導体膜の下方にベース接続部を成長させる際に、庇部の下面において、多結晶半導体膜の下方に第一の多結晶半導体層を成長させた後、該第一の多結晶半導体層を、選択的に除去している。このため、第二の成長工程において、多結晶半導体膜の下方に成長した第二及び第三の多結晶半導体層が、前記庇部の下面において、多結晶半導体膜に選択的に形成され、第三の絶縁膜に接触することを抑制できる。これにより、第三の絶縁膜と、多結晶半導体層の熱膨張係数差による応力の発生を抑制し、半導体装置の電気特性に影響を及ぼす再結合準位の発生を抑制することができる。また、アンドープの第一の多結晶半導体層を除去して、逆導電型の不純物を含む第二の多結晶半導体層が、直接多結晶半導体膜に形成されている。これにより、多結晶半導体膜と第二の多結晶半導体層との接続部の寄生抵抗を低減する。これらのことから、電流リーク及び寄生抵抗が抑制され、安定した電流利得を得ることができる。
【００１０】
本発明によれば、基板上に形成された一導電型のコレクタ層と、前記コレクタ層上にエピタキシャル成長した、逆導電型の不純物を含むベース層と、一部の領域に一導電型の不純物を含むエミッタ層とからなる半導体層と、半導体層の両脇に設けられた第一の絶縁膜と、第一の絶縁膜上に設けられ、逆導電型の多結晶半導体膜と、第二の絶縁膜と、第三の絶縁膜とを含む積層膜からなり、基板の面内方向に半導体層の内部に向って張り出し、端部が第三の絶縁膜により被覆された庇部と、庇部の下面に露出した多結晶半導体膜に下方向に成長し、多結晶半導体膜とベース層とを電気的に接続する多結晶半導体からなるベース接続部と、を含むヘテロバイポーラトランジスタを備え、ベース接続部が、庇部の下面において、第三の絶縁膜に接触していないことを特徴とする半導体装置が提供される。
【００１１】
この構成によれば、庇部の下面に露出した多結晶半導体膜に下方向に成長した多結晶半導体からなるベース接続部が、庇部の下面において、第三の絶縁膜に接触していない。これにより、第三の絶縁膜と、多結晶半導体との熱膨張係数差による応力の発生を抑制し、半導体装置の電気特性に影響を及ぼす再結合準位の発生を抑制することができる。これにより、電流リークを抑制し、安定した電流利得を得ることができる。
【発明の効果】
【００１２】
本発明によれば、電流リーク及び寄生抵抗が抑制され、安定した電流利得を実現する半導体装置を提供する。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１４】
（第一の実施形態）
図1から図３は、本実施形態における半導体装置の製造方法を示す工程断面図である。本実施形態においては、ｎｐｎ型へテロバイポーラトランジスタを例として説明する。
【００１５】
本実施形態における半導体装置の製造方法は、以下の工程からなる。
（ａ）一導電型のコレクタ層（ｎ型コレクタ層）１０２を設けられた基板１０１に、第一の絶縁膜（シリコン酸化膜）１０４と、逆導電型の多結晶半導体膜（ｐ型多結晶シリコン膜）１０６と、第二の絶縁膜（シリコン窒化膜）とをこの順に設ける工程
（ｂ）第二の絶縁膜と、ｐ型多結晶シリコン膜１０６とを選択的にエッチングし底部にシリコン酸化膜１０４が露出した凹部を設ける工程
（ｃ）第二の絶縁膜上と、凹部の側壁とに凹部を残しつつ第三の絶縁膜（シリコン窒化膜）を形成する工程
（ｄ）凹部の底部に露出したシリコン酸化膜１０４を深さ方向にエッチングするとともに、横方向にもシリコン酸化膜１０４をサイドエッチし、底部にｎ型コレクタ層１０２が露出した空洞部を設けるとともに、ｐ型多結晶シリコン膜１０６、シリコン窒化膜（第二の絶縁膜および第三の絶縁膜）１０８を含む積層膜からなる庇部を形成する工程
（ｅ）空洞部の底部に露出したｎ型コレクタ層１０２上に、第一および第二の半導体層からなるベース層と、第三の半導体層とを成長させるとともに、庇部の下面に露出したｐ型多結晶シリコン膜１０６の下方に、第一、第二及び第三の多結晶半導体層を成長させ、ｐ型多結晶シリコン膜１０６とベース層とを電気的に接続するベース接続部を形成する工程
（ｆ）第三の半導体層の少なくとも一部に一導電型の不純物を導入してエミッタ層を形成する工程
【００１６】
さらに、上述の工程（ｅ）は、以下の工程を含む。  
（ｉ）アンドープの第一の半導体層１１０を成長させつつ、庇部の下面に露出したｐ型多結晶シリコン膜１０６にアンドープの第一の多結晶半導体層１２０を下方に成長させる第一の成長工程
（ｉｉ）第一の多結晶半導体層１２０を選択的に除去する工程
（ｉｉｉ）第一の半導体層１１０上に、逆導電型の不純物を含む第二の半導体層１１２，１１４と、アンドープの第三の半導体層１１６を成長させつつ、庇部の下面に露出した多結晶半導体膜の下方に、逆導電型の不純物を含む第二の多結晶半導体層１１２，１１４と、アンドープの第三の多結晶半導体層１２６とを第三の絶縁膜（シリコン窒化膜）に接触しないように選択的に成長させ、第三の半導体層１１６と、第三の多結晶半導体層１２６を接触させる第二の成長工程
【００１７】
ここで、第一及び第二の半導体層１１０，１１２，１１４と、第一及び第二の多結晶半導体層１２０，１２２，１２４は、シリコン及びゲルマニウムを構成元素として含んでいてもよい。
さらに、第一及び第二の半導体層１１０，１１２，１１４と、第一及び第二の多結晶半導体層１２０，１２２，１２４は、シリコン及びゲルマニウムに加えカーボンを含んでいてもよい。
【００１８】
以下、上述の半導体装置の製造方法について詳述する。ここでは、ベース層にシリコンゲルマニウムの多層構造を適用したヘテロバイポーラトランジスタを例に説明する。
【００１９】
まず、基板１０１の上に、ｎ型コレクタ層１０２を形成する。例えば、基板１０１にｎ型不純物を注入することによるｎ型コレクタ層１０２を得ることができる。
続いて、シリコン酸化膜１０４と、ｐ型多結晶シリコン膜１０６と、第二の絶縁膜としてシリコン窒化膜とを形成して、シリコン窒化膜とｐ型多結晶シリコン膜１０６を選択的にエッチングし、底部にシリコン酸化膜１０４が露出した凹部を設ける。さらに、シリコン窒化膜上と、凹部の側壁とに、凹部を残すようにして、第三の絶縁膜としてシリコン窒化膜を成膜し、第二の絶縁膜及び第三の絶縁膜からなるシリコン窒化膜１０８を形成する。これにより、第三の絶縁膜として堆積させたシリコン窒化膜が凹部の側壁に形成されることになる。ここで、基板１０１は、シリコン基板である。ｐ型多結晶シリコン膜１０６は、ベース層と電極との接続のためにあり、ここでは、厚さ２００ｎｍとする。シリコン窒化膜１０８は、エピタキシャル成長時にｐ型多結晶シリコン膜１０６上に不要な結晶成長を避けるために形成されており、例えば凹部側壁には９０ｎｍ、表面上には１８０ｎｍのシリコン窒化膜を堆積する。
【００２０】
次に、凹部の底部に露出したシリコン酸化膜１０４を深さ方向にエッチングするとともに、横方向にもサイドエッチし、底部にｎ型コレクタ層１０２が露出した空洞部を設ける。このシリコン酸化膜１０４のエッチングにより、ｐ型多結晶シリコン膜１０６、シリコン窒化膜１０８を含む積層膜からなる庇部が、形成される（図１（ａ））。
【００２１】
ここで、シリコン酸化膜１０４の厚さは例えば９０ｎｍとし、横方向のサイドエッチは、庇部のエッジから、約１．５μｍ程度エッチングすることにより、ベース層接続領域を確保する。また、シリコン酸化膜１０４のエッチングには、バッファード弗酸等を用いるこができる。
【００２２】
続いて、ＣＶＤ法によりエピタキシャル成長を行う。ここで、エピタキシャル成長の条件として、例えば温度６５０℃から８５０℃、圧力１５０Ｐａから１３００Ｐａの範囲で、成長ガスは水素をキャリアガスとし、ゲルマンガス（GeH4）、塩素系シランガス（例：SiH2Cl2）、塩化水素（HCｌ）を成長ガスとし、ベースp型ドーパントとしてボロン(例：B2H6)を用いる。
さらに、カーボンを含むＳｉＧｅ：Ｃの結晶成長を行う場合は、メチルシランガス（SiH3CH3）を用いることができる。
【００２３】
まず、アンドープの第一の半導体層としてＳｉＧｅバッファ層１１０を形成するための第一の成長を行う。空洞部の底部に露出したｎ型コレクタ層１０２上に、アンドープのＳｉＧｅバッファ層１１０を成長させつつ、庇部の下面に露出したｐ型多結晶シリコン膜１０６にアンドープの第一の多結晶半導体層（多結晶ＳｉＧｅ層１２０）を下方に成長させる（図１（ｂ））。
【００２４】
ここで、図４に図１（ｂ）のＡ−Ａ'断面の深さ方向のＧｅ濃度プロファイルを示す。ＳｉＧｅバッファ層１１０のＧｅ組成比は、２０％であり、厚みは約１７ｎｍ程度とする。同時に、ｐ型多結晶シリコン膜１０６が露出している下部にはアンドープの多結晶ＳｉＧｅ層１２０が、ＳｉＧｅバッファ層１１０とほぼ同等もしくは厚めに成長する。
【００２５】
次に、ｐ型多結晶シリコン膜１０６に成長したアンドープの多結晶ＳｉＧｅ層１２０を除去する。多結晶ＳｉＧｅ層１２０を除去する方法としては、ＣＶＤ炉内の圧力を、第１の成長工程におけるエピタキシャル成長で用いた圧力より高く設定し、ガス雰囲気を水素＋HCｌガスにして所定時間処理を行う。これにより、ＳｉＧｅバッファ層１１０のエッチングを抑制して、アンドープの多結晶ＳｉＧｅ層１２０のみを除去することができる。例えば厚み２０ｎｍのアンドープの多結晶ＳｉＧｅ層１２０を除去する場合、ＳｉＧｅバッファ層１１０の後退量は、約１／１０の２ｎｍであり、処理後のＳｉＧｅバッファ層１１０の厚みは約１５ｎｍとなる。
【００２６】
ここで、図７に、多結晶ＳｉＧｅ及び単結晶ＳｉＧｅの水素＋HCｌガス雰囲気下でのエッチング選択比の圧力依存性を示す。圧力が高い程、単結晶ＳｉＧｅのエッチング速度は遅くなり、多結晶ＳｉＧｅと単結晶ＳｉＧｅとのエッチング選択比が、高くなることがわかる。したがって、単結晶ＳｉＧｅの成長に使用する圧力範囲（ａ）より高い圧力範囲（ｂ）で水素＋HCｌガス雰囲気にすることにより、多結晶ＳｉＧｅ層１２０を選択的にエッチングすることができる。
【００２７】
次に、第二の成長工程を行なう。まず、ｐ型の不純物を含む第二の半導体層（ｐ型ＳｉＧｅ層１１２及びＳｉＧｅ層１１４）と、ｐ型の不純物を含む第二の多結晶半導体層(ｐ型多結晶ＳｉＧｅ層１２２、多結晶ＳｉＧｅ層１２４)を成長させる。成長ガスにp+ベース層を形成するためのドーパントとしてＢ２Ｈ６ガスを投入し、厚さ５ｎｍ、ボロン濃度１ｘ１０19ａｔｏｍｓ／ｃｍ３、Ge組成２０％のｐ型ＳｉＧｅ層１１２をＳｉＧｅバッファ層１１０上に成長させる。このとき、庇部の下面に露出したｐ型多結晶シリコン膜１０６の下方にｐ型多結晶ＳｉＧｅ層１２２が成長する（図２（ａ））。
【００２８】
続いて、成長ガス量を変化させることにより、基板側から上方に向かってGe組成を低減するGe組成傾斜層であるＳｉＧｅ層１１４を形成する。具体的には、Ｂ２Ｈ６ガスを止め、GeH4ガス量を下げGe組成を２０％から５％まで傾斜させた厚み２０ｎｍのノンドープのＳｉＧｅ層１１４を成長する。
ここで、ｐ型多結晶ＳｉＧｅ層１２２の下方には、多結晶ＳｉＧｅ層１２４が形成される。この段階では、多結晶ＳｉＧｅ層１２４とＳｉＧｅ層１１４は、３０ｎｍ前後の隙間があり接続しない状態にある（図２（ｂ））。なお、図５に、図２（ｂ）におけるＡ−Ａ'断面の深さ方向のＧｅ濃度プロファイルを示す。
【００２９】
さらに、水素をキャリアガスとし、塩素系シランガス（例：SiH2Cl2）、塩化水素を成長ガスとして、ＳｉＧｅ層１１４上にシリコンをエピタキシャル成長させ、厚み２０ｎｍのキャップＳｉ層１１６を形成する。この成長過程で多結晶ＳｉＧｅ層１２４の下方に多結晶Ｓｉ層１２６が成長する。その結果、ｐ型多結晶ＳｉＧｅ層１２２、多結晶ＳｉＧｅ層１２４及び多結晶Ｓｉ層１２６からなるベース接続部が形成され、キャップＳｉ層１１６と接触し、図３に示すように、多結晶層と単結晶層が接続された形状を得る。図６に、図３におけるＡ−Ａ'断面の深さ方向のＧｅ濃度プロファイルを示す。図中、キャップＳｉ層１１６は、膜厚を示すため参考として点線で示したが、Ge組成を示すものではない。
【００３０】
ここで、図３に示すように、ｐ型多結晶ＳｉＧｅ層１２２、多結晶ＳｉＧｅ層１２４及び多結晶Ｓｉ層１２６からなるベース接続部は、庇部の下面において、ｐ型多結晶シリコン膜１０６に選択的に形成されており、シリコン窒化膜１０８に接触していない。これにより、シリコン窒化膜１０８とベース接続部の多結晶半導体との熱膨張係数差による応力の発生を抑制することができる。
【００３１】
また、ｐ型多結晶シリコン膜１０６に成長した多結晶ＳｉＧｅ層１２０を除去して、ｐ型多結晶シリコン膜１０６の下方にｐ型多結晶ＳｉＧｅ層１２２を成長させている。これにより、ベース層とベース引き出し電極との接続部のシート抵抗を低減することができる。
【００３２】
以上のように、本実施形態の半導体装置の製造方法によれば、第一の成長工程と、多結晶ＳｉＧｅ層１２０を選択的に除去する工程と、第二の成長工程とを同一の化学気相成長装置内で連続して実施することができる。これにより、処理効率に大きな影響を与えることなく、多結晶ＳｉＧｅ層１２０を除去することができる。
【００３３】
この後、エミッタ層を形成するため、キャップＳｉ層１１６に、例えば、注入あるいは拡散によりｎ型不純物を導入し、コレクタ層を形成する等の処理を行う。次に、８８０℃から９５０℃の範囲でＲＴＡ等による熱処理を施して、ｐ型多結晶ＳｉＧｅ層１２２及びｐ型ＳｉＧｅ層１１２のｐ＋ドーパントが拡散することにより、ｐ型多結晶ＳｉＧｅ層１２２、多結晶ＳｉＧｅ層１２４及び多結晶Ｓｉ層１２６からなるベース接続部、さらにキャップＳｉ層１１６を介して、ベース層とベース引き出し電極となるｐ型多結晶シリコン膜１０６とが電気的に接続される。
【００３４】
図８は、このようにして形成された半導体装置２００を模式的に示した断面図である。基板２０１上に形成されたｎ型コレクタ層２０２の上に、上述した方法でエピタキシャル成長したｐ型ベース層２１２と、エミッタ層２１７の一部の領域にｎ型の不純物を導入したエミッタ領域２１４とが形成されている。コレクタ層２０２上のベース層２１２と、エミッタ層２１７とからなる半導体層の両脇に、シリコン酸化膜（第１の絶縁膜）２０４が形成されている。さらに、シリコン酸化膜２０４上には、ｐ型多結晶シリコン膜２０６、シリコン窒化膜（第２の絶縁膜、第３の絶縁膜）２０８からなる多層膜が形成されている。
【００３５】
さらに、半導体装置２００は、ベース層２１２の上方においてｐ型多結晶シリコン膜２０６と、シリコン窒化膜２０８が、基板２０１の面内方向にベース層２１２の内部に向って張り出し、端部がシリコン窒化膜により被覆された庇部が形成されている。さらに庇部の下面には、ｐ型多結晶シリコン膜２０６とベース層２１２とを電気的に接続する多結晶半導体からなるベース接続部２１０が設けられている。
【００３６】
エミッタ領域２１４上には、エミッタポリシリコン２１８が形成され、さらに基板２０１上に層間絶縁膜２２４が設けられている。層間絶縁膜２２４に、コレクタ層２０２、エミッタポリシリコン２１８、ｐ型多結晶シリコン膜２０６のそれぞれに達するタングステンプラグ２２０を設けられており、それぞれのタングステンプラグ２２０上にコレクタ電極２２６、エミッタ電極２２８、ベース電極２３０を備えている
【００３７】
ここで、半導体装置２００において、多結晶半導体層２１０の層厚が、ベース層２１２の層厚より小さく、多結晶半導体層２１０が、庇部の下面において、シリコン窒化膜２０８に接触していない。これにより、シリコン窒化膜２０８と多結晶半導体層２１０との熱膨張係数差による応力の発生を抑制し、エミッタ・ベース接合部のベース電流リーク増大を回避することができる。
【００３８】
さらに、ベース接続部２１０の厚さが、ベース層２１２と、エミッタ層２１７との合計厚さより小さいことが好ましい。これにより、多結晶半導体層２１０の過剰な成長が抑制され、ベース接続部２１０がシリコン窒化膜２０８に接触することを抑制することができる。このため、ベース接続部２１０の多結晶半導体との熱膨張係数差による応力の発生を抑制し、エミッタ・ベース接合部のベース電流リーク増大を回避することができる。
【００３９】
次に本実施形態の効果について説明する。
本実施形態によれば、ｐ型多結晶シリコン膜１０６とシリコン窒化膜１０８とを含む庇部の下面のｐ型多結晶シリコン膜１０６に下方に成長させた多結晶ＳｉＧｅ層１２０を、選択的に除去している。このため、第二の成長工程において、ｐ型多結晶シリコン膜１０６の下方に成長したｐ型多結晶ＳｉＧｅ層１２２、多結晶ＳｉＧｅ層１２４及び多結晶Ｓｉ層１２６が、庇部の下面において、ｐ型多結晶シリコン膜１０６に選択的に形成され、シリコン窒化膜１０８に接触することがない。これにより、シリコン窒化膜１０８と、多結晶半導体層との熱膨張係数差による応力の発生を抑制し、半導体装置の電気特性に影響を及ぼす再結合準位の発生を抑制することができる。また、アンドープの多結晶ＳｉＧｅ層１２０を除去して、ｐ型多結晶ＳｉＧｅ層１２２が、ｐ型多結晶シリコン膜１０６に直接形成されている。このため、ベース層接続領域において、シート抵抗を低減することができる。これらのことから、電流リーク及び寄生抵抗を抑制し、安定した電流利得を得ることができる。
【００４０】
ここで、図８に示した半導体装置２００の、ベース電流、コレクタ電流のベース・エミッタ間電圧依存性（ガンメルプロット）を図９に示す。図において、半導体装置２００の結果を実線で示し、多結晶半導体層がシリコン窒化膜に接触している構造の従来の半導体装置による結果を比較例として点線で示している。
本実施形態の半導体装置は、比較例のようなエミッタ・ベース接合部におけるベース電流リークの増大が回避されていることがわかる。
【００４１】
さらに、図１０にコレクタ電流に対するｈＦＥ（電流増幅率）特性を示している。図９と同じように、本実施形態の半導体装置による結果を実線で、多結晶半導体層がシリコン窒化膜に接触している構造の従来の半導体装置による結果を比較例として点線で示している。例えばコレクタ電流が１０-4Ａから１０-3Ａの範囲におけるｈＦＥは、比較例においては、３０％以上変化しているが、本実施形態の半導体装置では、１０％以下の変化に低減されており、ｈＦＥ特性を安定して得ることができる。以上のことから、本実施形態の半導体装置によれば、安定した電流利得が得られる。
【００４２】
ここで、本実施形態における半導体装置の製造方法により、多結晶半導体層がシリコン窒化膜に接触することを回避できる理由について説明する。
【００４３】
ベース引出しに用いるｐ型多結晶シリコン膜の結晶配向は、（１１１）配向を主体とし、（２２０）、（３１１）配向が共存し、かつ結晶子そのものの方向がランダムに存在している。そのため、多結晶ＳｉＧｅの成長方向性は、単一配向を持つ単結晶シリコン基板上に成長させる単結晶のＳｉＧｅ層に比較してランダムな方向に成長し易く、横方向への成長成分も増える。さらに、ベース層のエピタキシャル成長の過程で、コレクタ基板側から成長した単結晶層と、ｐ型多結晶シリコン膜側から成長した多結晶層とがそれぞれ接続したあと、多結晶層は、横方向に成長が進行し、庇部の下面に露出したシリコン窒化膜に接触する度合いが増す。
しかし、本実施形態のように、多結晶ＳｉＧｅ層１２０を選択的に除去して、多結晶層の層厚を調整しているため、横方向への成長を抑制することができる。
【００４４】
ここで、特開２００４−１９３４５４号公報に、絶縁層に設けた開口部に結晶成長によりベース層を形成させることが開示されている。その際、ｐ型単結晶シリコン・ゲルマニウム層の成長とともに、ｐ型多結晶シリコン・ゲルマニウム層を成長させ、両者が接したところから、さらに、ｐ型単結晶シリコン・ゲルマニウム層を上方に成長させているため、ｐ型多結晶シリコン・ゲルマニウム層は横方向に成長することになる。その結果、ｐ型多結晶シリコン・ゲルマニウム層は、エミッタ・ベース分離領域に設けられた絶縁膜に接すると考えられる。さらに該公報記載の方法では、ｐ型多結晶シリコン・ゲルマニウム層を絶縁膜に接しないように形成することは困難である。
【００４５】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【００４６】
たとえば、単結晶半導体層及び多結晶半導体層が、シリコン及びゲルマニウムまたはシリコン、ゲルマニウム及びカーボンを構成元素として含むヘテロバイポーラトランジスタを例として説明したが、上述の構成元素のうちシリコンのみからなるバイポーラトランジスタでも同様の効果が得られる。
【図面の簡単な説明】
【００４７】
【図１】本実施形態における半導体装置の製造方法を示す工程断面図である。
【図２】本実施形態における半導体装置の製造方法を示す工程断面図である。
【図３】本実施形態における半導体装置の製造方法を示す工程断面図である。
【図４】図１（ｂ）におけるＡ−Ａ'断面の深さ方向のＧｅ濃度プロファイルを示す図である。
【図５】図２（ｂ）におけるＡ−Ａ'断面の深さ方向のＧｅ濃度プロファイルを示す図である。
【図６】図３におけるＡ−Ａ'断面の深さ方向のＧｅ濃度プロファイルを示す図である。
【図７】多結晶ＳｉＧｅ及び単結晶ＳｉＧｅの水素＋HCｌガス雰囲気下でのエッチング速度選択比の圧力依存性を示す図である。
【図８】本実施形態における半導体装置を模式的に示した断面図である。
【図９】ベース電流、コレクタ電流のベース・エミッタ間電圧依存性（ガンメルプロット）を示す図である。
【図１０】コレクタ電流に対するｈＦＥ（電流増幅率）特性を示す図である。
【図１１】従来の半導体装置の製造方法を示す工程断面図である。
【図１２】従来の半導体装置の製造方法を示す工程断面図である。
【符号の説明】
【００４８】
１０    基板
１２    ｎ型コレクタ層
１４    シリコン酸化膜
１６    ｐ型多結晶シリコン膜
１８    シリコン窒化膜
２０    ＳｉＧｅ単結晶層
２２    ｐ型ＳｉＧｅ単結晶層
２４    アンドープＳｉＧｅ単結晶層    
２６    アンドープシリコン層
３０    ＳｉＧｅ多結晶層
３２    ｐ型ＳｉＧｅ多結晶層
３３    アンドープＳｉＧｅ多結晶層
３４    アンドープシリコン多結晶層
１０１    基板
１０２    ｎ型コレクタ層
１０４    シリコン酸化膜（第一の絶縁膜）
１０６    ｐ型多結晶シリコン膜（多結晶半導体膜）
１０８    シリコン窒化膜（第二の絶縁膜、第三の絶縁膜）
１１０    ＳｉＧｅバッファ層（第一の半導体層）
１１２    ｐ型ＳｉＧｅ層（第二の半導体層）
１１４    ＳｉＧｅ層（第二の半導体層）
１１６    キャップＳｉ層（第三の半導体層）
１２０    多結晶ＳｉＧｅ層（第一の多結晶半導体層）
１２２    ｐ型多結晶ＳｉＧｅ層（第二の多結晶半導体層）
１２４    多結晶ＳｉＧｅ層（第二の多結晶半導体層）
１２６    多結晶Ｓｉ層（第三の多結晶半導体層）
２００    半導体装置
２０１    基板
２０２    ｎ型コレクタ層
２０４    シリコン酸化膜（第１の絶縁膜）
２０６    ｐ型多結晶シリコン膜
２０８    シリコン窒化膜
２１０    ベース接続部
２１２    ベース層
２１４    エミッタ領域
２１７    エミッタ層
２１８    エミッタポリシリコン
２２０    タングステンプラグ
２２４    層間絶縁膜
２２６    コレクタ電極
２２８    エミッタ電極
２３０    ベース電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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