(57)【要約】 【課題】異なるチャネル長のトランジスタを有し、設計の自由度が向上され、かつ、ゲート容量の増加を防止できる半導体装置及びその製造方法を提供することを目的とする。【解決手段】半導体基板１に、第一の導電型の活性領域４１、４２を形成し、チャネル用シリコン柱４ｂ、４ｃを含む複数のシリコン柱４ａ〜４ｄを形成した後、第二の導電型の第一半導体領域７ａを形成する工程と、容量増加防止用絶縁膜１０を設けてゲート電位供給用シリコン柱４ａ、４ｄを形成する工程と、前記チャネル用シリコン柱４ｂ、４ｃの周囲にゲート絶縁膜１１を設ける工程と、ゲート電位供給用電極１２ｂとゲート電極１２ａを形成し、接続する工程と、第一層間絶縁膜１３を形成する工程と、前記チャネル用シリコン柱４ｂの高さを低くする工程と、第二の導電型の第二半導体領域７ｂを形成する工程と、を有する半導体装置１００の製造方法を用いることにより、上記課題を解決できる。【選択図】図２
2009141110.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の一面に、浅型素子分離領域によって分離された複数の第一の導電型の活性領域を形成する工程と、
前記活性領域にシリコン窒化膜をマスクにしてチャネル用シリコン柱を含む複数のシリコン柱を形成した後、前記シリコン窒化膜をシリコン柱の上に残したまま、前記シリコン柱の基端側に第二の導電型の第一半導体領域を形成する工程と、
前記シリコン柱を埋めるように、ＳＯＧ法により犠牲用絶縁膜を形成する工程と、
前記シリコン柱のうちチャネル用シリコン柱以外のシリコン柱の周囲の前記犠牲用絶縁膜を除去した後、除去された部分に容量増加防止用絶縁膜を設けてゲート電位供給用シリコン柱を形成する工程と、
前記犠牲用絶縁膜の残部を除去した後、前記チャネル用シリコン柱の周囲にゲート絶縁膜を設ける工程と、
前記容量増加防止用絶縁膜を覆うようにゲート電位供給用電極を形成するとともに、前記ゲート絶縁膜を覆うようにゲート電極を形成することによって、前記ゲート電位供給用電極と前記ゲート電極を接続する工程と、
前記ゲート電位供給用電極と前記ゲート電極を覆うように第一層間絶縁膜を形成する工程と、
前記チャネル用シリコン柱の少なくとも１つの先端側にある前記シリコン窒化膜を除くことで前記チャネル用シリコン柱を露出させた後、エッチングによりそのチャネル用シリコン柱の高さを低くする工程と、
前記チャネル用シリコン柱の残りの先端側を露出させた後、前記チャネル用シリコン柱の露出された先端側に第二の導電型の第二半導体領域を形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記チャネル用シリコン柱の上にエピタキシャル成長シリコン層を形成する工程と、
前記第一層間絶縁膜と前記エピタキシャル成長シリコン層を覆うように第二層間絶縁膜を形成する工程と、
前記第一層間絶縁膜と前記第二層間絶縁膜にコンタクトプラグ用孔部を形成した後、前記コンタクトプラグ用孔部を埋めてコンタクトプラグ電極を形成する工程と、を有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記複数のシリコン柱にソース・ドレイン電位供給用シリコン柱が含まれ、
前記複数のシリコン柱のうち前記チャネル用シリコン柱と前記ソース・ドレイン電位供給用シリコン柱以外のシリコン柱の周囲の犠牲用絶縁膜を除去した後、除去された部分に容量増加防止用絶縁膜を設けてゲート電位供給用シリコン柱を形成する工程と、
前記ソース・ドレイン電位供給用シリコン柱の先端側を露出させた後、エッチングにより前記ソース・ドレイン電位供給用シリコン柱の高さを低くする工程と、
前記チャネル用シリコン柱と前記ソース・ドレイン電位供給用シリコン柱の先端側を露出させた後、前記チャネル用シリコン柱と前記ソース・ドレイン電位供給用シリコン柱の先端側に第二の導電型の第二半導体領域を形成し、前記ソース・ドレイン電位供給用シリコン柱の先端側に形成された第二の導電型の第二半導体領域を基端側の第二の導電型の第一半導体領域に接続させる工程と、を有することを特徴とする請求項１または請求項２のいずれか１項に記載の半導体装置の製造方法。
【請求項４】
半導体基板と、前記半導体基板の一面に設けられ浅型素子分離領域によって分離された複数の第一の導電型の活性領域と、前記活性領域にそれぞれ形成されたチャネル用シリコン柱と、前記チャネル用シリコン柱の基端側に設けられてソースまたはドレインとなる第二の導電型の第一半導体領域と、前記チャネル用シリコン柱の先端側に設けられ、ソースまたはドレインとなる第二の導電型の第二半導体領域と、前記チャネル用シリコン柱を取り囲むように形成されたゲート絶縁膜と、前記ゲート絶縁膜を取り囲むように設けられたゲート電極と、を有する半導体装置であって、
前記活性領域にそれぞれ形成された前記チャネル用シリコン柱の少なくとも１つが他の前記チャネル用シリコン柱と異なる高さのチャネル用シリコン柱とされることを特徴とする半導体装置。
【請求項５】
前記活性領域にゲート電位供給用シリコン柱が形成され、前記ゲート電位供給用シリコン柱を取り囲むように絶縁膜が形成され、前記絶縁膜を取り囲むようにゲート電位供給用電極が設けられ、前記ゲート電位供給用電極が前記チャネル用シリコン柱の周囲に設けられたゲート電極と接続され、前記ゲート電極と前記絶縁膜との間に、前記絶縁膜よりも膜厚の厚い容量増加防止用絶縁膜が備えられていることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記活性領域にソース・ドレイン電位供給用シリコン柱が形成され、その先端側に形成された第二の導電型の第二半導体領域が基端側の第二の導電型の第一半導体領域に接続され、前記ソース・ドレイン電位供給用シリコン柱の先端側に、前記ソース・ドレイン電位供給用シリコン柱の上に形成された第一層間絶縁膜の中に形成されたソース・ドレイン用のコンタクトプラグ電極が接続されていることを特徴とする請求項４または請求項５のいずれか１項に記載の半導体装置。
【請求項７】
前記チャネル用シリコン柱および前記ソース・ドレイン電位供給用シリコン柱の先端側に形成された前記コンタクトプラグ電極および前記エピタキシャル成長層の周囲にバリア層が形成されていることを特徴とする請求項４〜６のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関するものであり、特に、異なるチャネル長を有する縦型ＭＯＳトランジスタを備えた半導体装置に関するものである。
【背景技術】
【０００２】
従来の３次元トランジスタ、即ち縦型ＭＯＳトランジスタは、特許文献１のＦｉｇ．２に示すように、ソース・ドレイン拡散層とチャネルを形成するシリコン柱において、チャネル部はゲート絶縁膜およびゲート電極に囲まれた構造であり、また、ソース・ドレイン拡散層はシリコン柱全体に形成してチャネル部を完全に覆う構造である。
上記の縦型ＭＯＳトランジスタでは、耐圧の異なる縦型ＭＯＳトランジスタの配置については考慮されていなかった。
【０００３】
特許文献２には、従来のプレーナー型ＭＯＳトランジスタＴｒ２のほかに、２つの縦型トランジスタＴｒ１を備える半導体装置が開示されている。これらの２つの縦型トランジスタＴｒ１は、島状半導体層の上部と下部に第二導電型拡散層を備え、島状半導体層の両側にゲート絶縁膜を介してゲート電極を備える。
しかし、これらの２つの縦型ＭＯＳトランジスタＴｒ１はほぼ同様な構成とされ、チャネル長も等しいので、半導体装置の回路設計の自由度が制限される場合があった。
【０００４】
特許文献３には、ｎチャネルＭＯＳＦＥＴと、ｐチャネルＭＯＳＦＥＴを備える半導体装置が開示されている。ｎチャネルＭＯＳＦＥＴを構成する第一の島状積層体は、第一のｎ型シリコン半導体層と、第二のｐ型シリコン半導体層と、第三のｎ型シリコン半導体層よりなる。また、ｐチャネルＭＯＳＦＥＴを構成する第二の島状積層体は、第二のｐ型シリコン半導体層と第三のｎ型シリコン半導体層と、第四のｐ型シリコン半導体層よりなる。第一の島状積層体と第二の島状積層体の高さは異なっている。また、第一の島状積層体と第二の島状積層体には、それぞれ熱酸化膜が形成され、その両側にゲート電極が形成されている。さらにまた、第二のｐ型シリコン半導体層および第三のｎ型シリコン半導体層はソース・ドレイン領域とチャネル領域とに共用されている。
しかし、前記の構成においては、多層の半導体層から構成されるので、製造工程が複雑となる。さらに、熱酸化膜の膜厚が薄く絶縁性が不十分であるため、第二のｐ型シリコン半導体層および第三のｎ型シリコン半導体層に蓄えられるゲート容量の増加し、電流電圧特性が不安定となる場合があった。
【０００５】
さらに、最近の半導体装置では、高密度化および低消費電力化が求められている。しかし、特許文献１〜３に示した構成では、高密度化および低消費電力化を具現化する微細な配線あるいはコンタクト配置の設計を行うことができなかった。
【特許文献１】米国特許出願公開第２００４／２６２６８１号明細書
【特許文献２】特開２００７−１３４５９３号公報
【特許文献３】特開平０８−１１６０６８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、以上の問題を鑑みてなされたものであり、異なるチャネル長のトランジスタを有し、設計の自由度が向上され、かつ、ゲート容量の増加を防止できる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の半導体装置の製造方法は、半導体基板の一面に、浅型素子分離領域によって分離された複数の第一の導電型の活性領域を形成する工程と、前記活性領域にシリコン窒化膜をマスクにしてチャネル用シリコン柱を含む複数のシリコン柱を形成した後、前記シリコン窒化膜をシリコン柱の上に残したまま、前記シリコン柱の基端側に第二の導電型の第一半導体領域を形成する工程と、前記シリコン柱を埋めるように、ＳＯＧ法により犠牲用絶縁膜を形成する工程と、前記シリコン柱のうちチャネル用シリコン柱以外のシリコン柱の周囲の前記犠牲用絶縁膜を除去した後、除去された部分に容量増加防止用絶縁膜を設けてゲート電位供給用シリコン柱を形成する工程と、前記犠牲用絶縁膜の残部を除去した後、前記チャネル用シリコン柱の周囲にゲート絶縁膜を設ける工程と、前記容量増加防止用絶縁膜を覆うようにゲート電位供給用電極を形成するとともに、前記ゲート絶縁膜を覆うようにゲート電極を形成することによって、前記ゲート電位供給用電極と前記ゲート電極を接続する工程と、前記ゲート電位供給用電極と前記ゲート電極を覆うように第一層間絶縁膜を形成する工程と、前記チャネル用シリコン柱の少なくとも１つの先端側にある前記シリコン窒化膜を除くことで前記チャネル用シリコン柱を露出させた後、エッチングによりそのチャネル用シリコン柱の高さを低くする工程と、前記チャネル用シリコン柱の残りの先端側を露出させた後、前記チャネル用シリコン柱の露出された先端側に第二の導電型の第二半導体領域を形成する工程と、を有することを特徴とする。
【０００８】
本発明の半導体装置の製造方法は、前記チャネル用シリコン柱の上にエピタキシャル成長シリコン層を形成する工程と、前記第一層間絶縁膜と前記エピタキシャル成長シリコン層を覆うように第二層間絶縁膜を形成する工程と、前記第一層間絶縁膜と前記第二層間絶縁膜にコンタクトプラグ用孔部を形成した後、前記コンタクトプラグ用孔部を埋めてコンタクトプラグ電極を形成する工程と、を有することを特徴とする。
【０００９】
本発明の半導体装置の製造方法は、前記複数のシリコン柱にソース・ドレイン電位供給用シリコン柱が含まれ、前記複数のシリコン柱のうち前記チャネル用シリコン柱と前記ソース・ドレイン電位供給用シリコン柱以外のシリコン柱の周囲の犠牲用絶縁膜を除去した後、除去された部分に容量増加防止用絶縁膜を設けてゲート電位供給用シリコン柱を形成する工程と、前記ソース・ドレイン電位供給用シリコン柱の先端側を露出させた後、エッチングにより前記ソース・ドレイン電位供給用シリコン柱の高さを低くする工程と、前記チャネル用シリコン柱と前記ソース・ドレイン電位供給用シリコン柱の先端側を露出させた後、前記チャネル用シリコン柱と前記ソース・ドレイン電位供給用シリコン柱の先端側に第二の導電型の第二半導体領域を形成し、前記ソース・ドレイン電位供給用シリコン柱の先端側に形成された第二の導電型の第二半導体領域を基端側の第二の導電型の第一半導体領域に接続させる工程と、を有することを特徴とする。
【００１０】
本発明の半導体装置は、半導体基板と、前記半導体基板の一面に設けられ浅型素子分離領域によって分離された複数の第一の導電型の活性領域と、前記活性領域にそれぞれ形成されたチャネル用シリコン柱と、前記チャネル用シリコン柱の基端側に設けられてソースまたはドレインとなる第二の導電型の第一半導体領域と、前記チャネル用シリコン柱の先端側に設けられ、ソースまたはドレインとなる第二の導電型の第二半導体領域と、前記チャネル用シリコン柱を取り囲むように形成されたゲート絶縁膜と、前記ゲート絶縁膜を取り囲むように設けられたゲート電極と、を有する半導体装置であって、前記活性領域にそれぞれ形成された前記チャネル用シリコン柱の少なくとも１つが他の前記チャネル用シリコン柱と異なる高さのチャネル用シリコン柱とされることを特徴とする。
【００１１】
本発明の半導体装置は、前記活性領域にゲート電位供給用シリコン柱が形成され、前記ゲート電位供給用シリコン柱を取り囲むように絶縁膜が形成され、前記絶縁膜を取り囲むようにゲート電位供給用電極が設けられ、前記ゲート電位供給用電極が前記チャネル用シリコン柱の周囲に設けられたゲート電極と接続され、前記ゲート電極と前記絶縁膜との間に、前記絶縁膜よりも膜厚の厚い容量増加防止用絶縁膜が備えられていることを特徴とする。
【００１２】
本発明の半導体装置は、前記活性領域にソース・ドレイン電位供給用シリコン柱が形成され、その先端側に形成された第二の導電型の第二半導体領域が基端側の第二の導電型の第一半導体領域に接続され、前記ソース・ドレイン電位供給用シリコン柱の先端側に、前記ソース・ドレイン電位供給用シリコン柱の上に形成された第一層間絶縁膜の中に形成されたソース・ドレイン用のコンタクトプラグ電極が接続されていることを特徴とする。
【００１３】
本発明の半導体装置は、前記チャネル用シリコン柱および前記ソース・ドレイン電位供給用シリコン柱の先端側に形成された前記コンタクトプラグ電極および前記エピタキシャル成長層の周囲にバリア層が形成されていることを特徴とする。
【発明の効果】
【００１４】
本発明によれば、異なるチャネル長のトランジスタを有し、設計の自由度が向上され、かつ、ゲート容量の増加を防止できる半導体装置及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明を実施するための形態について説明する。
（実施形態１） 
図１〜３は、本発明の実施形態である半導体装置の一例を説明する図であって、図１は平面図であり、図２は図１のＡ−Ａ’線における断面図であり、図３は図２のＢ−Ｂ‘線における断面図である。
図１に示すように、本発明の実施形態である半導体装置１００は、平面視したときに、第二層間絶縁膜２１に直列に配列された円形のコンタクトプラグ電極２２〜２７が露出されている。コンタクトプラグ電極２２〜２７は、縦型ＭＯＳトランジスタＴｒ１、Ｔｒ２のソース・ドレインおよびゲートに電流を供給する電極である。
【００１６】
図２は、図１のＡ−Ａ’線における断面図である。
本発明の実施形態である半導体装置１００は、半導体基板１に設けられた浅型素子分離領域３０によって分離された第一の導電型の活性領域４１、４２にそれぞれ縦型ＭＯＳトランジスタＴｒ１、Ｔｒ２が形成されて構成されている。なお、第一の導電型あるいは第二の導電型は、それぞれｎ型あるいはｐ型のイオンを注入することにより形成される。
縦型ＭＯＳトランジスタＴｒ１、Ｔｒ２は、第一の導電型の活性領域４１、４２にそれぞれ形成されたチャネル用シリコン柱４ｂ、４ｃをチャネルとして、その基端側にソース・ドレインとなる第二の導電型の第一半導体領域７ａが配置され、その先端側にソース・ドレインとなる第二の導電型の第二半導体領域７ｂが配置され、チャネル用シリコン柱４ｂ、４ｃの側面にゲート絶縁膜１１とゲート電極１２ａが配置されて形成されている。
【００１７】
浅型素子分離領域３０によって分離された第一の導電型の活性領域４１、４２にそれぞれ形成された第二の導電型の第一半導体領域７ａは、それぞれコンタクトプラグ電極２６、２３と接続されている。
そのため、コンタクトプラグ電極２６、２３に電位を加えることによって、チャネル用シリコン柱４ｂ、４ｃの基端側に形成されたソースまたはドレインとなる第二の導電型の第一半導体領域７ａに電位を加えることができる構成とされている。
【００１８】
チャネル用シリコン柱４ｂ、４ｃの先端側に形成された第二の導電型の第二半導体領域７ｂは、それぞれエピタキシャル成長膜２０を介して、コンタクトプラグ電極２５、２２と接続されている。
そのため、コンタクトプラグ電極２５、２２に電位を加えることによって、チャネル用シリコン柱４ｂ、４ｃの先端側に形成されてソースまたはドレインとなる第二の導電型の第二半導体領域７ｂに電位を加えることができる構成とされている。
なお、エピタキシャル成長シリコン層２０は、筒状のサイドスペーサ１９の孔部１９ａを所定の深さだけ埋めるように形成されている。
【００１９】
なお、エピタキシャル成長膜２０、コンタクトプラグ電極２５、２２の周囲には筒状のサイドスペーサ１９およびシリコン酸化膜１８からなるバリア層２９が形成され、チャネル用シリコン柱４ｂ、４ｃを取り囲むように形成されたゲート電極１２ａと導通されないようにされている。
【００２０】
チャネル用シリコン柱４ｂ、４ｃを取り囲むようにそれぞれゲート絶縁膜１１が形成されており、ゲート絶縁膜１１を取り囲むようにゲート電極１２ａが形成されている。さらに、ゲート電極１２ａはゲート電位供給用電極１２ｂと接続されており、ゲート電位供給用電極１２ｂはコンタクトプラグ電極２７、２４に接続されている。
そのため、コンタクトプラグ電極２７、２４に電位を加えることによって、ゲート電極１２ａに電位を加えることができる構成とされている。
【００２１】
なお、第一の導電型の活性領域４１、４２には、それぞれゲート電位供給用シリコン柱４ａ、４ｄが形成されている。ゲート電位供給用シリコン柱４ａ、４ｄの先端側には、シリコン酸化膜２とシリコン窒化膜３が形成されている。そのため、コンタクトプラグ２７、２４とゲート電位供給用シリコン柱４ａ、４ｄの間の絶縁性が確保される構成とされている。
【００２２】
また、ゲート電位供給用シリコン柱４ａ、４ｄの側面を取り囲むように絶縁膜６が形成され、絶縁膜６を取り囲むように容量増加防止用絶縁膜１０が形成され、容量増加防止用絶縁膜１０を取り囲むようにゲート電位供給用電極１２ｂが形成されている。
容量増加防止用絶縁膜１０の膜厚は絶縁膜６よりも厚くされて形成されているので、ゲート電位供給用電極１２ｂとゲート電位供給用シリコン柱４ａ、４ｄの間の絶縁性が保持される構成とされている。そのため、ゲート容量の増加を防止することができ、安定した電位をチャネル用シリコン柱４ｂ、４ｃの周囲に形成したゲート電極１２ａに供給することができる構成とされている。
【００２３】
コンタクトプラグ電極２３〜２６はそれぞれ、第一層間絶縁膜１３および第二層間絶縁膜２１にコンタクトプラグ用孔部が設けられ、コンタクトプラグ用孔部に導電物を埋め込んで形成されている。
【００２４】
以上の構成により、縦型ＭＯＳトランジスタＴｒ１、Ｔｒ２が形成され、チャネル用シリコン柱４ｂ、４ｃそれぞれの第二の導電型の第一半導体領域７ａと第二の導電型の第二半導体領域７ｂの間の距離であるｄ１、ｄ２とされている。
このように、チャネル用シリコン柱４ｂ、４ｃの高さを変えることにより、ゲート長（チャネル長）の異なる縦型ＭＯＳトランジスタを容易に得ることができるので、設計の自由度を向上させ、高密度化、低消費電力化を具現化することができる。
【００２５】
図３は図２のＢ−Ｂ‘線における断面図である。
本発明の実施形態である半導体装置１００は、浅型素子分離領域３０に囲まれて、２つの矩形状に形成された第一層間絶縁膜１３が並列に形成されている。第一層間絶縁膜１３には２本の円形のコンタクトプラグ電極２６、２３と、チャネル用シリコン柱４ｂ、４ｃとゲート電位供給用シリコン柱４ａ、４ｄが直線状に配列されて概略構成されている。
【００２６】
第一層間絶縁膜１３を分離する浅型素子分離領域３０を挟んでチャネル用シリコン柱４ｂ、４ｃが形成され、チャネル用シリコン柱４ｂ、４ｃを取り囲むようにゲート絶縁膜１１が形成され、さらにゲート絶縁膜１１を取り囲むようにゲート電極１２ａが形成されている。
チャネル用シリコン柱４ｂ、４ｃでそれぞれ浅型素子分離領域３０の反対側に、ゲート電位供給用シリコン柱４ａ、４ｄが形成されている。ゲート電位供給用シリコン柱４ａ、４ｄを取り囲むように絶縁膜６が形成され、絶縁膜６を取り囲むように容量増加防止用絶縁膜１０が形成されている。さらにまた、容量増加防止用絶縁膜１０を取り囲むようにゲート電位供給用電極１２ｂが形成されており、ゲート電位供給用電極１２ｂはシリコン柱４ｂを取り囲むように形成されたゲート電極１２ａと接続されている。また、浅型素子分離領域３０に接して、ゲート用残留電極１２ｃが形成されている。
【００２７】
本発明の半導体装置１００は、第一の導電型の活性領域４１、４２にそれぞれ形成されたチャネル用シリコン柱４ｂ、４ｃの少なくとも１つのチャネル用シリコン柱４ｂが他のチャネル用シリコン柱４ｃと異なる高さのチャネル用シリコン柱とされる構成なので、ゲート長（チャネル長）の異なる縦型ＭＯＳトランジスタを容易に得ることができ、設計の自由度を向上させ、高密度化、低消費電力化を具現化することができる。
【００２８】
本発明の半導体装置１００は、ゲート電位供給用電極１２ｂがチャネル用シリコン柱４ｂ、４ｃの周囲に設けられたゲート電極１２ａと接続され、ゲート電極１２ａと絶縁膜６との間に、絶縁膜６よりも膜厚の厚い容量増加防止用絶縁膜１０が備えられる構成なので、ゲート電位供給用電極１２ｂとゲート電位供給用シリコン柱４ａ、４ｄとの間の絶縁性を確保して、ゲート容量の増加を防止することができ、安定した電位をチャネル用シリコン柱４ｂ、４ｃの周囲に形成したゲート電極１２ａに供給することができる。
【００２９】
本発明の半導体装置１００は、コンタクトプラグ電極２５、２２およびエピタキシャル成長層２０の周囲にサイドスペーサ１９とシリコン酸化膜１８からなるバリア層２９が形成される構成なので、コンタクトプラグ電極２５、２２およびエピタキシャル成長層２０とゲート電極１２ａとの間の絶縁性を確保して、第二の導電型の第二半導体領域７ｂに印加する電位を安定して供給することができ、縦型ＭＯＳトランジスタＴｒ１、Ｔｒ２の特性を安定化することができる。
【００３０】
「半導体装置の製造方法」
次に、実施形態１に示した半導体装置の製造方法について説明する。
本発明の実施形態である半導体装置１００の製造方法は、活性領域、浅型素子分離領域、シリコン柱を形成する工程、第一半導体領域を形成する工程、絶縁膜を形成した後、ＳＯＧ法により犠牲用絶縁膜を形成する工程、容量増加防止用絶縁膜を設けてゲート電位供給用シリコン柱を形成する工程、前記犠牲用絶縁膜を除去した後、ゲート絶縁膜を形成する工程、ゲート電極を形成した後、第一層間絶縁膜を形成する工程、チャネル用シリコン柱の少なくとも１本の高さを低くする工程、第二半導体領域を形成する工程、サイドスペーサ、エピタキシャル成長シリコン層を形成する工程、コンタクトプラグ電極を形成する工程、とからなる。
【００３１】
＜活性領域、浅型素子分離領域、シリコン柱を形成する工程＞
まず、シリコンからなる半導体基板１に、ｐ型ウエル層からなる活性領域を形成した後、浅溝素子分離領域３０を形成して複数の第一の導電型の活性領域４１、４２…に分離する。図４では、２つの第一の導電型の活性領域４１、４２を示す。
【００３２】
次に、図４に示すように、半導体基板１の一面１ａを覆うようにシリコン酸化膜２を形成し、さらにシリコン酸化膜２を覆うようにシリコン窒化膜３を形成する。
シリコン酸化膜２およびシリコン窒化膜３の厚さは、たとえば、それぞれ５ｎｍおよび１２０ｎｍとする。ここで、シリコン酸化膜２は熱酸化法により、また、シリコン窒化膜３はＣＶＤ法により形成する。
【００３３】
次に、図５に示すように、シリコン窒化膜３をフォトリソグラフィーとドライエッチングによりパターニングしたのち、シリコン窒化膜３をマスクとしてドライエッチング法によりシリコン酸化膜２と半導体基板１をエッチングしてシリコン柱４ａ、４ｂ、４ｃ、４ｄを作成する。シリコン柱４ａ、４ｂ、４ｃ、４ｄの基端側の半導体基板１の一面は平坦部１ｂとされている。
【００３４】
＜第一半導体領域を形成した後、絶縁膜を形成する工程＞
次に、図６に示すように、半導体基板１の平坦部１ｂおよびシリコン柱４ａ、４ｂ、４ｃ、４ｄの基端側に、ソースまたはドレインとなる第二の導電型の第一半導体領域７ａをイオン注入と熱処理により形成する。なお、第二の導電型は、ｎ型である。
さらに、半導体基板１の平坦部１ｂにシリコン酸化膜５をＣＶＤ法により形成し、シリコン柱４ａ、４ｂ、４ｃ、４ｄの側面部にシリコン酸化膜６を熱酸化法により形成する。
【００３５】
＜ＳＯＧ法により犠牲用絶縁膜を形成する工程＞
次に、図７に示すように、シリコン基板１の平坦部１ｂのシリコン酸化膜５およびシリコン柱４ａ、４ｂ、４ｃ、４ｄを覆うようにＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）法によりシリコン酸化膜からなる犠牲用絶縁膜８を堆積する。
次に、シリコン窒化膜３の表面が露出するまで、犠牲用絶縁膜８の表面をＣＭＰ法により平坦化する。
【００３６】
＜容量増加防止用絶縁膜を設けてゲート電位供給用シリコン柱を形成する工程＞
次に、図８に示すように、まず、ゲート電位供給用シリコン柱４ａ、４ｄの周辺部分９の犠牲用絶縁膜８をフォトリソグラフィーとドライエッチングにより除去する。
次に、図９に示すように、犠牲用絶縁膜８が除去された周辺部分９を埋めるように、ＣＶＤ法によりシリコン酸化膜からなる容量増加防止用絶縁膜１０を形成する。
さらに、浅型素子分離領域３０が露出するまで、シリコン窒化膜３をマスクとして犠牲用絶縁膜８および容量増加防止用絶縁膜１０をエッチバック除去する。
【００３７】
＜前記犠牲用絶縁膜を除去した後、ゲート絶縁膜を形成する工程＞
次に、図１０に示すように、ＨＦ系薬液を用いて、ＳＯＧ法で形成した犠牲用絶縁膜８をすべて除去する。
ＳＯＧ法で形成したシリコン酸化膜からなる犠牲用絶縁膜８をＨＦ系薬液でエッチングする速度は、ＣＶＤ法で形成したシリコン窒化膜３やシリコン酸化膜５、熱酸化法で形成したシリコン酸化膜６およびＣＶＤ法により形成したシリコン酸化膜からなる容量増加防止用絶縁膜１０をＨＦ系薬液でエッチングする速度より１０倍以上速い。
そのため、ＨＦ系薬液を用いてエッチングすると、ＳＯＧ法で形成した犠牲用絶縁膜８を全て除去しても、ＣＶＤ法で形成したシリコン窒化膜３やシリコン酸化膜５、熱酸化法で形成したシリコン酸化膜６およびＣＶＤ法により形成したシリコン酸化膜からなる容量増加防止用絶縁膜１０をほとんどそのまま残すことができる。
【００３８】
次に、シリコン酸化膜６を除去した後、図１１に示すように、チャネル用シリコン柱４ｂ、４ｃの側面に熱酸化法によりシリコン酸化膜からなるゲート絶縁膜１１を形成する。
【００３９】
＜ゲート電極を形成した後、第一層間絶縁膜を形成する工程＞
次に、チャネル用シリコン柱４ｂとチャネル用シリコン柱４ｃとをそれぞれ取り囲むように多結晶シリコンなどのゲート電極材をＣＶＤ法により堆積してゲート電極１２ａを形成するとともに、ゲート電位供給用シリコン柱４ａとゲート電位供給用シリコン柱４ｄをそれぞれ取り囲むようにゲート電位供給用電極１２ｂを形成してゲート電極１２ａとゲート電位供給用電極１２ｂとを接合する。
次に、シリコン柱４ａ〜４ｄの先端側に形成されたシリコン窒化膜３が半分程度露出するまでゲート電極１２ａとゲート電位供給用電極１２ｂをエッチバックする。
【００４０】
次に、図１２に示すように、高密度プラズマＣＶＤ法により第一層間絶縁膜１３を堆積したのち、シリコン窒化膜３が露出するまで、ＣＭＰ法によりその表面を平坦化する。
【００４１】
＜チャネル用シリコン柱の少なくとも１本の高さを低くする工程＞
さらに、プラズマＣＶＤ法により第一層間絶縁膜１３を覆うようにシリコン酸化膜１４を形成した後、図１２に示すように、チャネル用シリコン柱４ｂの先端側のシリコン酸化膜１４をフォトリソグラフィーとドライエッチングにより開口して、チャネル用シリコン柱４ｂの先端側のシリコン窒化膜３の表面を露出させる。
【００４２】
次に、図１３に示すように、チャネル用シリコン柱４ｂの先端側のシリコン窒化膜３およびシリコン酸化膜２を除去し、開口部１５を形成する。
次に、図１４に示すように、露出されたチャネル用シリコン柱４ｂの先端側からシリコンのドライエッチングを行い、チャネル用シリコン柱４ｂの高さを他のチャネル用シリコン柱４ｃの高さより低くなるように加工して、高さの異なるチャネル用シリコン柱４ｂを形成する。
【００４３】
次に、シリコン酸化膜１４を除去した後、プラズマＣＶＤ法により第一層間絶縁膜１３を覆うようにシリコン酸化膜１６を形成した後、図１５に示すように、チャネル用シリコン柱４ｂの先端側のシリコン酸化膜１６をフォトリソグラフィーとドライエッチングにより開口して、チャネル用シリコン柱４ｃの先端側に形成されたシリコン窒化膜３の表面を露出させる。
【００４４】
次に、図１６に示すように、チャネル用シリコン柱４ｃの先端側のシリコン窒化膜３およびシリコン酸化膜２を除去し、開口部１７を形成する。
次に、図１７に示すように、シリコン酸化膜１６を除去する。
【００４５】
＜第二半導体領域を形成する工程＞
次に、図１８に示すように、熱酸化により、開口部１５、１７により露出されたゲート電極１２の部分およびチャネル用シリコン柱４ｂ、４ｃの露出面上にシリコン酸化膜１８を形成する。
その後、イオン注入と熱処理によりチャネル用シリコン柱４ｂ、４ｃの先端側に第二の導電型の第二半導体領域７ｂを形成する。
【００４６】
（９）サイドスペーサ、エピタキシャル成長シリコン層を形成する工程。
次に、図１９に示すように、チャネル用シリコン柱４ｂ、４ｃの先端側に筒状のサイドスペーサ１９をシリコン窒化膜の堆積とエッチバックにより形成する。その後、シリコン柱４ｂ、４ｃの先端側の露出面に形成されていたシリコン酸化膜１８を除去する。その結果、筒状のサイドスペーサ１９の下部には除去されていないシリコン酸化膜１８が残る。
なお、筒状のサイドスペーサ１９には、貫通する孔部１９ａが設けられる。
【００４７】
次に、図２０に示すように、筒状のサイドスペーサ１９の孔部１９ａを所定の高さまで埋めるようにエピタキシャル成長シリコン層２０を形成する。
【００４８】
＜コンタクトプラグ電極を形成する工程＞
次に、図２１に示すように、第一層間絶縁膜１３を覆うように、またサイドスペーサ１９の孔部１９ａを埋めるようにシリコン酸化膜からなる第二層間絶縁膜２１をＣＶＤ法により堆積する。
【００４９】
最後に、図２に示すように、第一層間絶縁膜１３、第二層間絶縁膜２１およびシリコン酸化膜５にコンタクトプラグ用孔部を明けた後、コンタクトプラグ用孔部を埋めるようにコンタクトプラグ電極２２〜２７を形成して、チャネル長ｄ１の短い縦型ＭＯＳトランジスタＴｒ１と、チャネル長ｄ２の長い縦型ＭＯＳトランジスタＴｒ２を有する半導体装置を製造する。
【００５０】
本発明の半導体装置１００の製造方法は、シリコン柱４ａ〜４ｄに絶縁膜６を形成した後、絶縁膜６を覆ってＳＯＧ法により犠牲用絶縁膜８を形成する工程を有するので、シリコン柱４ａ〜４ｄのうちチャネル用シリコン柱４ｂ、４ｃ以外のシリコン柱４ａ、４ｄの周囲の犠牲用絶縁膜８を除去した後、除去された部分に容量増加防止用絶縁膜１０を設けてゲート電位供給用シリコン柱４ａ、４ｄを形成した後、犠牲用絶縁膜８の残部を除去して、チャネル用シリコン柱４ｂ、４ｃの周囲にゲート絶縁膜１１を設けることができる構成とされているので、ゲート電位供給用シリコン柱４ａ、４ｄとチャネル用シリコン柱４ｂ、４ｃを選択的に設定することができ、チャネル長の異なる縦型ＭＯＳトランジスタＴｒ１、Ｔｒ２を有する半導体装置１００を容易に製造することができ、また、その製造工程を簡略化することができる。
【００５１】
本発明の半導体装置１００の製造方法は、容量増加防止用絶縁膜１０を覆うようにゲート電位供給用電極４ａ、４ｄを形成し、ゲート絶縁膜１１を覆うようにゲート電極１２ａを形成し、同時に、ゲート電位供給用電極１２ｂとゲート電極１２ａを接続する工程を有するので、ゲート電位供給用電極４ａ、４ｄのコンタクトプラグ電極２７、２４からチャネル長の異なる縦型ＭＯＳトランジスタＴｒ１、Ｔｒ２のゲート電極１２ａに電位を印加する構造を容易に形成することができ、また、その製造工程を簡略化することができる。
【００５２】
本発明の半導体装置１００の製造方法は、チャネル用シリコン柱４ｂ、４ｃの少なくとも１つのチャネル用シリコン柱４ｂの先端側を露出させた後、エッチングによりチャネル用シリコン柱４ｂの高さを低くする工程を有するので、容易に高さの異なるチャネル用シリコン柱４ｂ、４ｃを形成することができ、チャネル長の異なる縦型ＭＯＳトランジスタＴｒ１、Ｔｒ２を有する半導体装置１００を容易に製造することができ、また、その製造工程を簡略化することができる。
【００５３】
本発明の半導体装置１００の製造方法は、チャネル用シリコン柱４ｂ、４ｃの露出された先端側に筒状のサイドスペーサ１９を形成した後、サイドスペーサ１９の孔部１９ａを埋めるようにエピタキシャル成長シリコン層２０を形成した後、コンタクトプラグ電極２５、２２を形成する工程を有するので、縦型ＭＯＳトランジスタＴｒ１、Ｔｒ２の第二の導電型の第二半導体領域７ｂに電位を供給するコンタクトプラグ電極２５、２２およびエピタキシャル成長層２０とゲート電極１２ａとの間の絶縁性を確保した構造を容易に形成することができる。
【００５４】
（実施形態２） 
図２２は、本発明の実施形態である半導体装置の別の一例を説明する断面図である。なお、実施形態１と同じ部材については同じ符号をつけて記載している。
本発明の実施形態である半導体装置１０１は、半導体基板１に形成された浅型素子分離領域３０によって分離されて形成された第一の導電型の活性領域４３に、チャネル用シリコン柱４ｆをチャネルとして、チャネル用シリコン柱４ｆの基端側にはソース・ドレインとなる第二の導電型の第一半導体領域７ａが形成され、チャネル用シリコン柱の先端側にはソース・ドレインとなる第二の導電型の第二半導体領域７ｂが形成され、チャネル用シリコン柱４ｆの側面にゲート絶縁膜１１が形成されており、ゲート絶縁膜１１がゲート電極１２ａで囲まれて、縦型ＭＯＳトランジスタＴｒ３が概略構成されている。
【００５５】
活性領域４３には、ソース・ドレイン電位供給用シリコン柱４ｅと、チャネル用シリコン柱４ｆと、ゲート電位供給用シリコン柱４ｇが形成されている。
【００５６】
ソース・ドレイン電位供給用シリコン柱４ｅは、柱の高さが半導体基板１の平坦部１ｂの近傍まで低くされており、ソース・ドレイン電位供給用シリコン柱４ｅの基端側では第二の導電型の第二半導体領域７ｂが第二の導電型の第一半導体領域７ａに接するようにして形成されている。
ソース・ドレイン電位供給用シリコン柱４ｅの先端側には、エピタキシャル成長層２０が形成され、エピタキシャル成長層２０はコンタクトプラグ電極２３と接続されている。そのため、コンタクトプラグ電極２３は、エピタキシャル成長膜２０および第二の導電型の第二半導体領域７ｂを介して、第二の導電型の第一半導体領域７ａに電位を供給することができる構成とされている。第二の導電型の第一半導体領域７ａは、チャネル用シリコン柱４ｃの基端側まで形成されているので、供給された電位は縦型ＭＯＳトランジスタＴｒ３の一方のソース・ドレイン電位とすることができる。
【００５７】
チャネル用シリコン柱４ｆは、実施形態１で示したチャネル用シリコン柱４ｂ、４ｃと同様の構成とされている。
【００５８】
チャネル用シリコン柱４ｆの先端側にはエピタキシャル成長層２０が形成され、エピタキシャル成長層２０はコンタクトプラグ電極２２と接続されている。
そのため、コンタクトプラグ電極２２は、エピタキシャル成長層２０を介して、第二の導電型の第二半導体領域７ｂに電位を供給することができる構成とされている。
【００５９】
ゲート電位供給用シリコン柱４ｇは、実施形態１で示したゲート電位供給用シリコン柱４ａ、４ｄと同様の構成とされている。
【００６０】
なお、ゲート電位供給用シリコン柱４ｇは、チャネル用シリコン柱４ｆの側面に形成されたゲート電極１２ａと接続されたゲート電位供給用電極１２ｂを有している。このゲート電極供給用電極１２ｂは、コンタクトプラグ電極２４と接続されている。そのため、コンタクトプラグ電極２４は、ゲート電位供給用電極１２ｂを介して、ゲート電極１２ａに電位を供給することができる構成とされている。
なお、ゲート電位供給用電極１２ｂは、ゲート電極供給用シリコン柱４ｇを取り囲んで形成された絶縁膜６と、絶縁膜６を取り囲んで形成された容量増加防止用膜１０を取り囲むように形成されている。この容量増加防止用絶縁膜１０は、絶縁膜６よりも膜厚が厚く形成されているので、ゲート電極１２ａとゲート電位供給用シリコン柱４ｇとの絶縁性を確保することができ、ゲート電極１２ａに電位を安定して供給できるようにされている。
【００６１】
本発明の半導体装置１０１は、活性領域４３にソース・ドレイン電位供給用シリコン柱４ｅが形成され、その先端側に形成された第二の導電型の第二半導体領域７ｂが第二の導電型の第一半導体領域７ａに接続される構成なので、コンタクトプラグ電極２３から、エピタキシャル成長層２０およびソース・ドレイン電位供給用シリコン柱４ｅを介して、第二の導電型の第一半導体領域７ａに電位を加えることができる。そのため、第二の導電型の第一半導体領域７ａに電位を加えるためのコンタクトプラグ電極を形成する必要が無く、製造工程を簡略化できるとともに、微細なコンタクト配置ができるようになり、設計の自由度を増すことができる。
【００６２】
「半導体装置の製造方法」
次に、実施形態２に示した半導体装置１０１の製造方法について説明する。実施形態１で示した工程と同様な工程については記載を省略する。
【００６３】
ソース・ドレインとなる第二の導電型の第一半導体領域７ａに電位を供給するコンタクトプラグ電極を形成せず、ソース・ドレイン電位供給用シリコン柱４ｆを形成することが異なる点である。ソース・ドレイン電位供給用シリコン柱４ｆは、その高さを半導体基板１の平坦部１ｂ近傍まで低くされ、その後のイオン注入により第二の導電型の第二半導体領域７ｂを第二の導電型の第一半導体領域７ａと接するように形成されている。
【００６４】
本発明の実施形態である半導体装置１０１の製造方法は、活性領域、浅型素子分離領域、シリコン柱を形成する工程、第一半導体領域を形成する工程、絶縁膜を形成した後、ＳＯＧ法により犠牲用絶縁膜を形成する工程、容量増加防止用絶縁膜を設けてゲート電位供給用シリコン柱を形成する工程、前記犠牲用絶縁膜を除去した後、ゲート絶縁膜を形成する工程、ゲート電極を形成した後、第一層間絶縁膜を形成する工程、ソース・ドレイン電位供給用シリコン柱の高さを低くする工程、第二半導体領域を形成する工程、サイドスペーサ、エピタキシャル成長シリコン層を形成する工程、コンタクトプラグ電極を形成する工程、とからなる。
【００６５】
＜活性領域、浅型素子分離領域、シリコン柱を形成する工程＞
実施形態１と同様にして、第一の導電型の活性領域４３を形成する。さらに、半導体基板１の一面１ａを覆うようにシリコン酸化膜２を熱酸化法により形成し、さらにシリコン酸化膜２を覆うようにシリコン窒化膜３をＣＶＤ法により形成する。
次に、シリコン窒化膜３をフォトリソグラフィーとドライエッチングによりパターニングしたのち、シリコン窒化膜３をマスクとしてドライエッチング法によりシリコン酸化膜２と半導体基板１をエッチングしてシリコン柱４ｅ、４ｆ、４ｇを作成する。シリコン柱４ｅ、４ｆ、４ｇの基端側の半導体基板１の一面は平坦部１ｂとされている。
【００６６】
＜第一半導体領域を形成した後、絶縁膜を形成する工程＞
次に、半導体基板１の平坦部１ｂおよびシリコン柱４ｅ、４ｆ、４ｇの基端側に、ソースまたはドレインとなる第二の導電型の第一半導体領域７ａをイオン注入と熱処理により形成する。さらに、半導体基板１の平坦部１ｂにシリコン酸化膜５をＣＶＤ法により形成し、シリコン柱４ｅ、４ｆ、４ｇの側面にシリコン酸化膜６を熱酸化法により形成する。
【００６７】
＜ＳＯＧ法により犠牲用絶縁膜を形成する工程＞
半導体基板１の平坦部１ｂのシリコン酸化膜５およびシリコン柱４ｅ、４ｆ、４ｇを覆うように、ＳＯＧ法によりシリコン酸化膜からなる犠牲用絶縁膜８を堆積する。次に、シリコン窒化膜３の表面が露出するまで、犠牲用絶縁膜８の表面をＣＭＰ法により平坦化する。
【００６８】
＜容量増加防止用絶縁膜を設けてゲート電位供給用シリコン柱を形成する工程＞
まず、ゲート電位供給用シリコン柱４ｇの周辺部分９の犠牲用絶縁膜８をフォトリソグラフィーとドライエッチングにより除去する。次に、犠牲用絶縁膜８が除去された周辺部分９を埋めるように、ＣＶＤ法によりシリコン酸化膜からなる容量増加防止用絶縁膜１０を形成する。さらに、浅型素子分離領域３０が露出するまで、シリコン窒化膜３をマスクとして、犠牲用絶縁膜８および容量増加防止用絶縁膜１０をエッチバック除去する。
【００６９】
＜前記犠牲用絶縁膜を除去した後、ゲート絶縁膜を形成する工程＞
ＨＦ系薬液を用いて、ＳＯＧ法で形成した犠牲用絶縁膜８を除去する。
次に、シリコン酸化膜６を除去した後、シリコン酸化膜６を除去したチャネル用シリコン柱４ｆの側面に熱酸化法によりシリコン酸化膜からなるゲート絶縁膜１１を形成する。
【００７０】
＜ゲート電極を形成した後、第一層間絶縁膜を形成する工程＞
チャネル用シリコン柱４ｆを取り囲むように多結晶シリコンなどのゲート電極材をＣＶＤ法により堆積してゲート電極１２ａを形成するとともに、ゲート電位供給用シリコン柱４ｇを取り囲むようにゲート電位供給用電極１２ｂを形成してゲート電極１２ａとゲート電位供給用電極１２ｂとを接合する。
次に、シリコン柱４ｅ〜４ｇの先端側に形成されたシリコン窒化膜３が半分程度露出するまでゲート電極１２ａとゲート電位供給用電極１２ｂをエッチバックする。
【００７１】
次に、高密度プラズマＣＶＤ法により第一層間絶縁膜１３を堆積したのち、シリコン窒化膜３が露出するまで、ＣＭＰ法によりその表面を平坦化する。
【００７２】
＜チャネル用シリコン柱の少なくとも１本の高さを低くする工程＞
さらに、プラズマＣＶＤ法により、第一層間絶縁膜１３を覆うようにシリコン酸化膜１４を形成した後、ソース・ドレイン電位供給用シリコン柱４ｅの先端側のシリコン酸化膜１４をフォトリソグラフィーとドライエッチングにより開口して、ソース・ドレイン電位供給用シリコン柱４ｅの先端側のシリコン窒化膜３の表面を露出させる。
【００７３】
次に、ソース・ドレイン電位供給用シリコン柱４ｅの先端側のシリコン窒化膜３およびシリコン酸化膜２を除去し、開口部１５を形成する。
次に、ソース・ドレイン電位供給用シリコン柱４ｅの先端側からシリコンのドライエッチングを行い、半導体基板１の平坦部１ｂ近傍までソース・ドレイン電位供給用シリコン柱４ｅの高さが低くなるように加工する。
【００７４】
次に、シリコン酸化膜１４を除去した後、プラズマＣＶＤ法により第一層間絶縁膜１３を覆うようにシリコン酸化膜１６を形成した後、チャネル用シリコン柱４ｆの先端側のシリコン酸化膜１６をフォトリソグラフィーとドライエッチングにより開口して、チャネル用シリコン柱４ｆの先端側のシリコン窒化膜３の表面を露出させる。
【００７５】
次に、チャネル用シリコン柱４ｆの先端側のシリコン窒化膜３およびシリコン酸化膜２を除去し、開口部１７を形成する。
次に、シリコン酸化膜１６を除去する。
【００７６】
＜第二半導体領域を形成する工程＞
次に、熱酸化により、開口部１５、１７により露出されたゲート電極１２の表面およびソース・ドレイン電位供給用シリコン柱４ｅおよびチャネル用シリコン柱４ｆの露出面上にシリコン酸化膜１８を形成する。
その後、イオン注入と熱処理によりソース・ドレイン電位供給用シリコン柱４ｅおよびチャネル用シリコン柱４ｆの先端側に第二の導電型の第二半導体領域７ｂを形成する。
このとき、ソース・ドレイン電位供給用シリコン柱４ｅの高さは、半導体基板１の平坦部１ｂ近傍まで低くなるように加工されているので、ソース・ドレイン電位供給用シリコン柱４ｅの先端側に形成する第二の導電型の第二半導体領域７ｂは、半導体基板１の平坦部１ｂ近傍に形成されている第二の導電型の第一半導体領域７ａに接するように形成される。
【００７７】
＜サイドスペーサ、エピタキシャル成長シリコン層を形成する工程＞
次に、ソース・ドレイン電位供給用シリコン柱４ｅおよびチャネル用シリコン柱４ｆの先端側に筒状のサイドスペーサ１９をシリコン窒化膜の堆積とエッチバックにより形成する。その後、シリコン柱４ｅ、４ｆの先端側の露出面に形成されていたシリコン酸化膜１８を除去する。その結果、筒状のサイドスペーサ１９の下部には除去されていないシリコン酸化膜１８が残る。
【００７８】
次に、サイドスペーサ１９の孔部１９ａを所定の高さまで埋めるようにエピタキシャル成長シリコン層２０を形成する。
【００７９】
＜コンタクトプラグ電極を形成する工程＞
次に、第一層間絶縁膜１３を覆うように、およびサイドスペーサ１９の孔部１９ａを埋めるようにシリコン酸化膜からなる第二層間絶縁膜２１をＣＶＤ法により堆積する。
【００８０】
最後に、図２２に示すように、第一層間絶縁膜１３および第二層間絶縁膜２１のシリコン酸化膜およびシリコン酸化膜５にコンタクトプラグ用孔部を明け、コンタクトプラグ用孔部を埋めるようにコンタクトプラグ電極２２〜２７を形成して、縦型ＭＯＳトランジスタＴｒ３を有する半導体装置１０１を製造する。
【００８１】
本発明の半導体装置１０１の製造方法は、ソース・ドレイン電位供給用シリコン柱４ｅの高さが低くなるように形成して、ソース・ドレイン電位供給用シリコン柱４ｅの先端側に形成された第二の導電型の第二半導体領域７ｂが基端側の第二の導電型の第一半導体領域７ａに接続されるように形成される構成なので、ソース・ドレイン電位を供給するためのコンタクトプラグ電極を形成する必要は無くなり、製造工程を簡略化することができる。
【産業上の利用可能性】
【００８２】
本発明は、縦型ＭＯＳトランジスタを備えた半導体装置およびその製造方法に関するものであって、半導体装置を製造・利用する産業において利用可能性がある。
【図面の簡単な説明】
【００８３】
【図１】本発明の半導体装置を示す断面模式図である。
【図２】本発明の半導体装置を示す断面模式図である。
【図３】本発明の半導体装置を示す断面模式図である。
【図４】本発明の半導体装置の製造方法を示す工程断面図である。
【図５】本発明の半導体装置の製造方法を示す工程断面図である。
【図６】本発明の半導体装置の製造方法を示す工程断面図である。
【図７】本発明の半導体装置の製造方法を示す工程断面図である。
【図８】本発明の半導体装置の製造方法を示す工程断面図である。
【図９】本発明の半導体装置の製造方法を示す工程断面図である。
【図１０】本発明の半導体装置の製造方法を示す工程断面図である。
【図１１】本発明の半導体装置の製造方法を示す工程断面図である。
【図１２】本発明の半導体装置の製造方法を示す工程断面図である。
【図１３】本発明の半導体装置の製造方法を示す工程断面図である。
【図１４】本発明の半導体装置の製造方法を示す工程断面図である。
【図１５】本発明の半導体装置の製造方法を示す工程断面図である。
【図１６】本発明の半導体装置の製造方法を示す工程断面図である。
【図１７】本発明の半導体装置の製造方法を示す工程断面図である。
【図１８】本発明の半導体装置の製造方法を示す工程断面図である。
【図１９】本発明の半導体装置の製造方法を示す工程断面図である。
【図２０】本発明の半導体装置の製造方法を示す工程断面図である。
【図２１】本発明の半導体装置の製造方法を示す工程断面図である。
【図２２】本発明の半導体装置の別の一例を示す断面模式図である。
【符号の説明】
【００８４】
１…半導体基板、１ａ…一面、１ｂ…平坦部、２…シリコン酸化膜、３…シリコン窒化膜、４ｂ、４ｃ…チャネル用シリコン柱、４ａ、４ｄ…ゲート電位供給用シリコン柱、４ｅ…ソース・ドレイン電位供給用シリコン柱、４ｆ…チャネル用シリコン柱、４ｇ…ゲート電位供給用シリコン柱、５…シリコン酸化膜、６…シリコン酸化膜、７ａ…第一半導体領域、７ｂ…第二半導体領域、８…犠牲用絶縁膜、９…周辺部分、１０…容量増加防止用絶縁膜、１１…ゲート絶縁膜、１２ａ…ゲート電極、１２ｂ…ゲート電位供給用電極、１２ｃ…ゲート用残留電極、１３…第一層間絶縁膜、１４…シリコン酸化膜、１５…開口部、１６…シリコン酸化膜、１７…開口部、１８…シリコン酸化膜、１９…サイドスペーサ、１９ａ…孔部、２０…エピタキシャル成長層、２１…第二層間絶縁膜、２２、２３、２４、２５、２６、２７…コンタクトプラグ用電極、３０…浅型素子分離領域、４１、４２、４３…活性領域、１００、１０１…半導体装置。
【図１】
2009141110.tif 000003
【図２】
2009141110.tif 000004
【図３】
2009141110.tif 000005
【図４】
2009141110.tif 000006
【図５】
2009141110.tif 000007
【図６】
2009141110.tif 000008
【図７】
2009141110.tif 000009
【図８】
2009141110.tif 000010
【図９】
2009141110.tif 000011
【図１０】
2009141110.tif 000012
【図１１】
2009141110.tif 000013
【図１２】
2009141110.tif 000014
【図１３】
2009141110.tif 000015
【図１４】
2009141110.tif 000016
【図１５】
2009141110.tif 000017
【図１６】
2009141110.tif 000018
【図１７】
2009141110.tif 000019
【図１８】
2009141110.tif 000020
【図１９】
2009141110.tif 000021
【図２０】
2009141110.tif 000022
【図２１】
2009141110.tif 000023
【図２２】
2009141110.tif 000024
【手続補正書】
【提出日】平成20年10月20日(2008.10.20)
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図１３
【補正方法】変更
【補正の内容】
【図１３】
2009141110.tif 000025
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図１４
【補正方法】変更
【補正の内容】
【図１４】
2009141110.tif 000026
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図１５
【補正方法】変更
【補正の内容】
【図１５】
2009141110.tif 000027
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図１６
【補正方法】変更
【補正の内容】
【図１６】
2009141110.tif 000028
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図１７
【補正方法】変更
【補正の内容】
【図１７】
2009141110.tif 000029
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図１８
【補正方法】変更
【補正の内容】
【図１８】
2009141110.tif 000030
【手続補正７】
【補正対象書類名】図面
【補正対象項目名】図１９
【補正方法】変更
【補正の内容】
【図１９】
2009141110.tif 000031
【手続補正８】
【補正対象書類名】図面
【補正対象項目名】図２０
【補正方法】変更
【補正の内容】
【図２０】
2009141110.tif 000032