(57)【要約】【課題】溝型トランジスタとＰＮゲートで構成されるプレーナ型トランジスタとが共存する半導体装置において、溝型トランジスタの溝ゲートの空乏化現象によるオン電流の低下を抑制し、溝型トランジスタと異なる導電型のＰ又はＮゲートで構成されるプレーナ型トランジスタの閾値電圧のバラツキ増加を防止する。【解決手段】溝型トランジスタのゲート電極であるポリシリコン膜中に高濃度不純物拡散材料９が埋設された構造を有する。【選択図】図１
2009021502.tif 000002
【特許請求の範囲】
【請求項１】
溝型トランジスタとＰＮゲートで構成されるプレーナ型トランジスタが共存する半導体装置において、前記溝型トランジスタのゲート電極であるポリシリコン膜中に高濃度不純物拡散材料が埋設された構造を有することを特徴とする半導体装置。
【請求項２】
前記高濃度不純物拡散材料は、高濃度不純物を含有する絶縁材料、または高濃度不純物ドープポリシリコンである請求項１に記載の半導体装置。
【請求項３】
前記溝型トランジスタはＮＭＯＳであり、前記高濃度不純物拡散材料としてリンガラスが埋め込まれたものである請求項２に記載の半導体装置。
【請求項４】
前記半導体装置はＤＲＡＭであり、前記溝型トランジスタがセルトランジスタであり、前記ＰＮゲートで構成されるプレーナ型トランジスタが周辺回路のＣＭＯＳであることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
以下の工程を含む溝型トランジスタとＰＮゲートで構成されるプレーナ型トランジスタが共存する半導体装置の製造方法。
（１）溝型トランジスタ、Ｐゲートプレーナ型トランジスタ及びＮゲートプレーナ型トランジスタを形成する領域を分離する素子分離領域を半導体基板に形成する工程、
（２）溝型トランジスタ形成領域に溝型トランジスタの溝を形成する工程、
（３）基板全面にゲート絶縁膜を形成する工程
（４）基板全面に第１のノンドープポリシリコンを前記溝に後工程で埋め込む高濃度不純物拡散材料を埋め込む空隙を残して成膜する工程、
（５）基板全面に高濃度不純物拡散材料を成膜し、前記空隙に埋め込んだ後、基板表面の前記高濃度不純物拡散材料を除去する工程、
（６）基板全面に第２のノンドープポリシリコンを成膜する工程、
（７）溝型トランジスタと該溝型トランジスタと同一導電型のＰ又はＮゲートプレーナ型トランジスタ形成領域の前記第２のノンドープポリシリコンに、選択的に前記同一導電型の不純物を注入する工程、
（８）前記溝型トランジスタと異なる導電型のＰ又はＮゲートプレーナ型トランジスタ形成領域の前記第２のノンドープポリシリコンに、選択的に前記異なる導電型の不純物を注入する工程、及び
（９）前記ゲート絶縁膜、第１及び第２のポリシリコンを各ゲート電極形状に成形する工程。
【請求項６】
前記高濃度不純物拡散材料は、高濃度不純物を含有する絶縁材料、または高濃度不純物ドープポリシリコンである請求項５に記載の半導体装置の製造方法。
【請求項７】
前記溝型トランジスタはＮＭＯＳであり、前記高濃度不純物拡散材料としてリンガラスが埋め込まれたものである請求項６に記載の半導体装置の製造方法。
【請求項８】
前記半導体装置はＤＲＡＭであり、前記溝型トランジスタがセルトランジスタであり、前記ＰＮゲートで構成されるプレーナ型トランジスタが周辺回路のＣＭＯＳであることを特徴とする請求項５乃至７のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、特に溝型トランジスタと、ＰＮゲートで構成されるプレーナ型トランジスタ（ＮＭＯＳ／ＰＭＯＳ）が共存する半導体装置において、溝型ゲート電極内に高濃度不純物材料が存在することを特徴とする半導体装置に関する。また、溝型ゲート電極内に高濃度不純物材料を形成することを特徴とする半導体装置の製造方法に関する。
【背景技術】
【０００２】
微細化に伴い、例えばＤＲＡＭでは、近年、セルトランジスタに溝型トランジスタが採用されることが多くなってきている。溝型トランジスタはプレーナ型トランジスタに比べ物理的にゲート長を長くできるので、セルの微細化に有利であるからである。
【０００３】
しかしながら、プレーナ型である周辺トランジスタがＰＮゲートで構成される場合、ゲート電極への不純物導入に関し不具合が生じる。たとえば、溝型セルトランジスタをＮゲートで構成する場合、ウェハ全面にノンドープポリシリコンを形成した後、セルトランジスタと周辺ＮＭＯＳのゲート電極にリンをイオン注入してＮゲートにしておき、周辺ＰＭＯＳのゲート電極にはボロンをイオン注入してＰゲートにする方法では、溝型セルトランジスタの溝底部までリンを導入することが困難になる。注入エネルギーを高く設定するとチャネル領域にまで不純物イオンが到達してしまうからである。結果、溝型トランジスタのゲート電極の空乏化現象によるオン電流の低下が起こったり、また、リンの導入が不十分である場合には、当然その濃度にバラツキが生じ、セルトランジスタの閾値電圧のバラツキが大きくなる。
【０００４】
この問題を解決するために、ウェハ全面にあらかじめリンドープされたポリシリコンを形成した後、周辺ＰＭＯＳのゲート電極にボロンをより高ドーズでイオン注入してＮ型のリンを打ち消してＰゲートにする方法が考えられるが、ボロンは製造プロセス中の熱拡散により基板のチャネル領域まで漏れてしまう現象があるので、Ｐゲートに打ち返すことが困難で、この場合には、ＰＭＯＳの閾値電圧のバラツキが大きくなるという問題が発生する。
【０００５】
すなわち、溝型トランジスタで構成されるセルトランジスタとＰＮゲートで構成されるプレーナ型トランジスタとが共存する場合、セルトランジスタと周辺ＰＭＯＳの両方を安定した特性にすることが困難であった。
【０００６】
一方、絶縁ゲート型電界効果トランジスタの製造において、半導体基板上に形成されたゲート絶縁膜上にリンガラス膜を成膜し、その上にゲート電極を形成し、前記リンガラス膜よりリンをゲート絶縁膜下の半導体基板におけるドレイン領域に拡散して高濃度拡散層を形成する技術が特許文献１に開示されている。
【特許文献１】特開平５−５５５９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、溝型トランジスタとＰＮゲートで構成されるプレーナ型トランジスタとが共存する半導体装置において、溝型トランジスタの溝ゲートの空乏化現象によるオン電流の低下を抑制し、溝型トランジスタと異なる導電型のＰ又はＮゲートで構成されるプレーナ型トランジスタの閾値電圧のバラツキ増加を防止することを目的とする。
【課題を解決するための手段】
【０００８】
すなわち、本発明は、溝型トランジスタとＰＮゲートで構成されるプレーナ型トランジスタが共存する半導体装置において、前記溝型トランジスタのゲート電極であるポリシリコン膜中に高濃度不純物拡散材料が埋設された構造を有することを特徴とする半導体装置に関する。
【０００９】
また本発明は、以下の工程を含む溝型トランジスタとＰＮゲートで構成されるプレーナ型トランジスタが共存する半導体装置の製造方法に関する。
（１）溝型トランジスタ、Ｐゲートプレーナ型トランジスタ及びＮゲートプレーナ型トランジスタを形成する領域を分離する素子分離領域を半導体基板に形成する工程、
（２）溝型トランジスタ形成領域に溝型トランジスタの溝を形成する工程、
（３）基板全面にゲート絶縁膜を形成する工程
（４）基板全面に第１のノンドープポリシリコンを前記溝に後工程で埋め込む高濃度不純物拡散材料を埋め込む空隙を残して成膜する工程、
（５）基板全面に高濃度不純物拡散材料を成膜し、前記空隙に埋め込んだ後、基板表面の前記高濃度不純物拡散材料を除去する工程、
（６）基板全面に第２のノンドープポリシリコンを成膜する工程、
（７）溝型トランジスタと該溝型トランジスタと同一導電型のＰ又はＮゲートプレーナ型トランジスタ形成領域の前記第２のノンドープポリシリコンに、選択的に前記同一導電型の不純物を注入する工程、
（８）前記溝型トランジスタと異なる導電型のＰ又はＮゲートプレーナ型トランジスタ形成領域の前記第２のノンドープポリシリコンに、選択的に前記異なる導電型の不純物を注入する工程、及び
（９）前記ゲート絶縁膜、第１及び第２のポリシリコンを各ゲート電極形状に成形する工程。
【発明の効果】
【００１０】
本発明によれば、溝型トランジスタの溝ゲート内に高濃度不純物拡散材料を埋設させたことにより、溝ゲートの底部分にまで必要な不純物を十分に導入することが可能となり、周辺トランジスタがＰＮゲートで構成される場合であっても、周辺トランジスタの特性や製法は溝型トランジスタが存在しない場合と同じ状態を維持しながら、溝型トランジスタのゲート電極の空乏化現象によるオン電流の低下や、閾値電圧のバラツキ増加を防止することが出来るという効果を有する。
【発明を実施するための最良の形態】
【００１１】
本発明の実施例を図を用いて説明する。本実施例の半導体装置は図１に示すように、溝型ゲート電極内に高濃度不純物拡散材料を埋設させていることが特徴である。
【００１２】
以下、図１に示す半導体装置の製造方法を図２（ａ）〜図２（ｆ）を参照して説明する。これらの図では、左側にセルトランジスタとなる溝型トランジスタ形成領域（セル領域）を、中央に周辺ＮＭＯＳトランジスタ形成領域（ＮＭＯＳ領域）を、右側に周辺ＰＭＯＳトランジスタ形成領域（ＰＭＯＳ領域）の断面図を示してある。なお、セルトランジスタは通常２つのセルトランジスタのビット線側のコンタクトを共有させるのが一般的であるが、図の簡略化のため１つのセルトランジスタのみ示す。
【００１３】
図２（ａ）は、Ｐ型半導体基板１の表面に一般的な方法により素子分離領域２、セル領域とＮＭＯＳ領域にＰウェル３、およびＰＭＯＳ領域にＮウェル４を形成した図である。
【００１４】
次いで、一般的な方法により溝型セルトランジスタの溝５を形成し、基板全面にゲート絶縁膜６を、例えば、熱酸化法などにより形成する。次いで第１のノンドープシリコン７を、先に形成した溝の幅にも依存するが、その溝幅を例えば８０ｎｍとしたときは、例えば１５ｎｍの厚さに成膜する。ここでは、図２（ｂ）に示すように、溝５は第１のノンドープシリコン７で完全に埋設されず、空隙８を残している。
【００１５】
次いで、ＣＶＤ技術等により、例えば５ｍｏｌ％の濃度のリンガラスを、例えば４０ｎｍの厚さに成膜し、表面のリンガラス層をエッチバックすることで、空隙８内を高濃度不純物材料であるリンガラス９で埋設する。その後、表面に第２のノンドープシリコン１０を、例えば６０ｎｍの厚さに成膜することで、図２（ｃ）を得る。
【００１６】
次に、リソグラフィ技術によりＰＭＯＳ領域をフォトレジスト１１で覆い、ＮＭＯＳであるセル領域とＮＭＯＳ領域のゲート電極材料であるノンドープポリシリコンに、例えばリンを数ｋｅＶ，数ｅ１５ｃｍ−２の条件で選択的にイオン注入する（図２（ｄ））。次いで、セル領域及びＮＭＯＳ領域をフォトレジスト１２で覆い、ＰＭＯＳ領域に、同様に例えばボロンを数ｋｅＶ，数ｅ１５ｃｍ−２の条件でイオン注入する（図２（ｅ））。なお、ここでは、イオン注入により導入された不純物は、十分にはゲート絶縁膜の界面まで到達していない。また、この後、タングステンやタングステンシリサイド層などの金属あるいは合金を表面に形成してゲート配線の低抵抗化を図るのが一般的であるが、本発明の本質ではないので、省略する。
【００１７】
次いで、表面の第１および第２のポリシリコンを所望のパターンにパターニングして、それぞれの領域においてゲート電極形状に成形し、必要に応じてＮ−拡散層やＰ−拡散層（一般にＥｘｔｅｎｓｉｏｎ領域）を形成する。また、Ｈａｌｏ（ｐｏｃｋｅｔ）層も必要に応じて適用できる。図２（ｆ）では、単純にセル領域とＮＭＯＳ領域のＮ−拡散層１３と、ＰＭＯＳ領域のＰ−拡散層１４を示す。
【００１８】
この後、一般的な、サイドウォール形成、ソースドレイン形成、層間膜形成、コンタクト形成、配線形成などの工程を順次行い、例えば、図１に示すようなＤＲＡＭを形成する（上部配線などは簡略化のため図示せず。）。
【００１９】
なお、ここで、ソースドレインの活性化や層間膜形成時のリフローなどの熱処理により、ゲート電極上部の不純物はゲート絶縁膜界面まで拡散する。特に、溝型トランジスタではポリシリコン膜中に埋め込まれたリンガラス９からリンが拡散し、溝内のゲート電極のゲート絶縁膜界面にも十分な濃度の不純物が導入される。
【００２０】
図１の説明を加えると、１５：セル部サイドウォール、１６：周辺部サイドウォール、１７：Ｎ＋ソースドレイン、１８：Ｐ＋ソースドレイン、１９：第１層間膜、２０：セルコンタクト、２１：第２層間膜、２２：コンタクト、２３：配線、２４：第３層間膜、２５：容量コンタクト、２６：キャパシタ蓄積電極、２７：容量絶縁膜、２８：対向電極、２９：第４層間膜となる。
【００２１】
上記の例では、高濃度不純物拡散材料としてリンガラスを用いる例を示しているが、高濃度リンドープトシリコンとしてもよい。リン濃度は例えば、１ｅ２０〜８ｅ２０ｃｍ−３とすることができる。
【００２２】
又、高濃度不純物拡散材料埋設時にエッチバックにより基板表面の第１のポリシリコンを露出させていたが、化学機械研磨法（ＣＭＰ）により実施しても良い。
【００２３】
以上の例では溝トランジスタをＮＭＯＳとする例を示したが、溝トランジスタがＰＭＯＳであれば、高濃度不純物拡散材料は高濃度ボロンを含有するボロンガラスやボロンドープトポリシリコンを用いることができる。
【００２４】
以上の説明では、ＤＲＡＭのセルトランジスタに溝トランジスタを適用した例で示したが、これに限定されること無く、溝トランジスタとＰＮゲートＣＭＯＳが存在すれば、どのような半導体装置にも適用可能である。
【図面の簡単な説明】
【００２５】
【図１】本発明の一例になる半導体装置（ＤＲＡＭ）の構成を示す断面図である。
【図２（ａ）】本発明の製造工程の一例になる断面図である。
【図２（ｂ）】本発明の製造工程の一例になる断面図である。
【図２（ｃ）】本発明の製造工程の一例になる断面図である。
【図２（ｄ）】本発明の製造工程の一例になる断面図である。
【図２（ｅ）】本発明の製造工程の一例になる断面図である。
【図２（ｆ）】本発明の製造工程の一例になる断面図である。
【符号の説明】
【００２６】
１：半導体基板
２：素子分離領域
３：Ｐウェル
４：Ｎウェル
５：溝
６：ゲート絶縁膜
７：第１のノンドープポリシリコン
８：空隙
９：高濃度不純物拡散材料
１０：第２のノンドープポリシリコン
１１、１２：フォトレジスト
１３：Ｎ−拡散層
１４：Ｐ−拡散層
１５：セル部サイドウォール
１６：周辺部サイドウォール
１７：Ｎ＋ソースドレイン
１８：Ｐ＋ソースドレイン
１９：第１層間膜
２０：セルコンタクト
２１：第２層間膜
２２：コンタクト
２３：配線
２４：第３層間膜
２５：容量コンタクト
２６：キャパシタ蓄積電極
２７：容量絶縁膜
２８：対向電極
２９：第４層間膜
【図１】
2009021502.tif 000003
【図２（ａ）】
2009021502.tif 000004
【図２（ｂ）】
2009021502.tif 000005
【図２（ｃ）】
2009021502.tif 000006
【図２（ｄ）】
2009021502.tif 000007
【図２（ｅ）】
2009021502.tif 000008
【図２（ｆ）】
2009021502.tif 000009