(57)【要約】【課題】デュアル・ストレス・ライナ・プロセスと共存できる逆テーパ・コンタクト構造を提供する。【解決手段】半導体デバイスは、シリコン層と、該シリコン層中に電気的接続領域を有するトランジスタと、該電気的接続領域上に形成されかつ該領域と電気的に接触する導電性プラグとを有し、該プラグは該シリコン層から離れると内側に傾斜する側壁を有する。【選択図】図１４
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【特許請求の範囲】
【請求項１】
シリコン層と；
該シリコン層中に電気的接続領域を有するトランジスタと；
該電気的接続領域上に形成され、かつ該領域と電気的にコンタクトする導電性プラグとを具備し、該プラグは該シリコン層から離れるにつれ内側に傾斜する側壁を有する、
半導体デバイス。
【請求項２】
該シリコン層上に設けられ、かつ該プラグの該側壁と接触するシリコン・ナイトライド層をさらに含む、請求項１の半導体デバイス。
【請求項３】
シリコン層と；
該シリコン層上に形成されたゲートを有するＦＥＴと；
該シリコン層上に設けられ、かつ該ＦＥＴのソース又はドレインに電気的に接続された金属層とを具備し、該金属層は該シリコン層から離れるにつれ内側に傾斜する側壁を有する、
半導体デバイス。
【請求項４】
該金属層は、８０°から８７°の範囲の底部内側テーパ角を有する、請求項３の半導体デバイス。
【請求項５】
シリコン層を用意すること；
該シリコン層上にポリシリコン層を形成すること；
該シリコン層上と該ポリシリコン層上に金属層を形成すること；
該金属層の少なくとも一部分が該シリコン層上に設けられて残るように該金属層の一部を除去すること、を具備し、
該除去することは、該シリコン層から離れるにつれて内側に傾斜する側壁をそれぞれが有する複数の金属構造を結果としてもたらす、
半導体デバイスを製造するための方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係わり、特に半導体装置のコンタクト構造に関する。
【背景技術】
【０００２】
デュアル−ストレス・ライナ技術は、歪シリコン・プロセスとして知られ、それはｎ−型電界効果型トランジスタ（ｎＦＥＴ）とｐ−型電界効果型トランジスタ（ｐＦＥＴ）のうちの１つの型のトランジスタのシリコン原子間のボンドを伸ばすことにより、そしてもう一方のボンドを圧縮することにより、ｎＦＥＴとｐＦＥＴの性能を高める。デュアル−ストレス・ライナを作るために、強い引張りのＳｉ３Ｎ４ライナが、１又はそれより多くのｐＦＥＴとｎＦＥＴを含んでいる半導体デバイス全体を覆い堆積される。この膜は、その後パターニングされ、そしてｐＦＥＴ領域からエッチングされる。次に、強い圧縮のＳｉ３Ｎ４ライナが、堆積され、そしてこの膜は、その後パターニングされ、そしてｎＦＥＴ領域からエッチングされる。
【０００３】
デュアル−ストレス・ライナ技術は、ｎＦＥＴとｐＦＥＴの両方の性能を向上させることが知られている。しかしながら、２つのストレス・ライナ材料が、それぞれ、ｎＦＥＴとｐＦＥＴに対して必要とされる。水分又は可動イオンが製造のバックエンド（ＢＥＯＬ）プロセスの間にＦＥＴへ侵入することを防止するために、２つのライナ材料がいかなるボイドを又はそれらの間に継ぎ目を持たないことが重要である。これは、２つのライナ材料が重なることが必要であることを意味する。
【０００４】
ライナ膜が付けられた後で、コンタクト構造のプラグは、所望の場所のライナ材料中にホールをエッチングし、次にプラグを形成するために所望の金属でそのホールを埋めることにより追加される。
【０００５】
しかしながら、コンタクト構造（それはプラグとコンタクトの両方を含む）の配置を決定するときに、あるコンタクト構造は、チップのその重なり領域の近くに、又は直接その上にさえ配置されることも必要である。重なり領域のライナ厚さは、重ならない領域の２倍の厚さであるため、重なり領域と重ならない領域の両方で、あるコンタクト・ホールにアンダー・エッチング又はオーバー・エッチングをもたらすことなくコンタクト・ホールを同時にエッチすることは困難であり得る。アンダー・エッチングは、意図しない回路のオープンをもたらし、そしてオーバー・エッチングは、デバイスを破壊する又は少なくとも性能を著しく損なうことがある。
【０００６】
その上、エッチング・プロセスの本質により、プラグのために形成されるホールは、内側に傾斜する側面を有し、その結果、結果としてのプラグは、上部よりも底部で小さい。すなわち、テーパの付いたプラグは、９０°よりも大きな底部内側テーパ角で形成される。プラグの底面とシリコン層の間のコンタクト・エリアが小さくなるほど、そのコンタクト・エリアの抵抗は大きくなる。あるプラグとそのプラグにより取り扱われる回路素子との間のコンタクト抵抗が可能な限り小さいことが一般に好ましい。より高いコンタクト抵抗は、性能を低下させ、そして電力消費を増加させる。
【０００７】
例えば、図１に示されるように、ｎＦＥＴ２とｐＦＥＴ３は、シリコン層１上に形成される。ダミー・ゲート又はポリ配線４は、ｎＦＥＴ２とｐＦＥＴ３との間に形成される。第１シリコン・ナイトライド層５（引張りストレス・ライナ）は、シリコン層に付けられ、そして第１シリコン・ナイトライド層の一部は、除去される。第２シリコン・ナイトライド層６（圧縮ストレス・ライナ）は、シリコン層に付けられ、そして第２シリコン・ナイトライド層の一部は、除去される。プラグ７ａと７ｂは、次にシリコン・ナイトライド層にホールをエッチングし、そしてそのホールを埋めることにより付加される。プラグのエッチングは、一般的に全半導体ウェハにわたり同時に行われる。
【０００８】
シリコン・ナイトライドの厚さが不均一であるために、シリコン・ナイトライドの一部は、オーバー・エッチされる又はアンダー・エッチされることがある。例えば、図１では、引張りストレス・ライナ５と圧縮ストレス・ライナ６の重なりは、その重なり領域でアンダー・エッチングを引き起こす。アンダー・エッチングは、例えば、プラグ７ｂがシリコン層１に接触しないことをもたらし、ｐＦＥＴ３の性能に影響を及ぼすギャップ又はオープン・エリアを形成する。
【発明の開示】
【簡単な要約】
【０００９】
半導体デバイスにおいてそれぞれの回路素子と適切なコンタクトを有するプラグを生成することが望まれる。プラグの底面とシリコン層との間に大きなコンタクト・エリアを与えることは、それらの間の抵抗を低減させるために、同様に望ましい。
【００１０】
したがって、本明細書は、シリコン層と；該シリコン層中に電気的接続領域を有するトランジスタと；該電気的接続領域上に形成されかつ該領域に電気的に接触する導電性プラグとを有し、該プラグは該シリコン層から離れるにつれ内側に傾斜する側壁を有する、半導体デバイスを形成することを記述する。
【００１１】
本明細書は、シリコン層と、該シリコン層上に形成されたゲートを有するＦＥＴとを有する半導体デバイスを形成することを同様に記述する。金属層は、該シリコン層上に設けられ、そして該ＦＥＴのソース又はドレインに電気的に接続され、該金属層は該シリコン層から離れるにつれ内側に傾斜する側壁を有する。
【００１２】
本明細書は、半導体デバイスを製造するための方法を同様に記述する。ポリシリコン層は、シリコン層上の絶縁膜上に形成されることができる。金属層は、該シリコン層上と該ポリシリコン層上に形成されることができる。該金属層の一部は、該金属層の少なくともある部分が該シリコン層上に設けられて残るように除去されることができる。
【００１３】
これらの態様及び他の態様は、下記の例示の実施形態の詳細な説明を考慮すると明瞭になるであろう。
【例示の実施形態の詳細な説明】
【００１４】
より完全な理解は、添付した図面を考慮して下記の説明を参照することにより得られることができる。図面では、類似の参照番号は類似の特徴を示す。
【００１５】
逆テーパを有する導電性プラグを形成することは、図１に示されたようなアンダー・エッチングの問題、同様にオーバー・エッチングの問題を回避することを可能にすることが、明らかにされてきている。逆テーパが、単一ライナ・プロセスとデュアル−ストレス・ライナ・プロセスの両方を含む、プラグを提供するいずれかのプロセスにより使用され得ることが、さらに明らかにされてきており、そのプロセスは本構造でない場合には望ましくないオープン・エリアを結果としてもたらすことがある。
【００１６】
図２−図４は、ｐＦＥＴとｎＦＥＴの両方の領域を有し、各ｐＦＥＴとｎＦＥＴのソースとドレインを電気的にそして物理的に接続するプラグを有する半導体デバイスを図示する。
【００１７】
具体的に、図２は、シリコン層１と電気的にそして直接物理的に接触するテーパ付きプラグ７を有し、そして９０°より小さい、例えば、８０から８７°までの範囲のような８７°以下の底面内側テーパ角を有する構造を示す。図１５参照。
【００１８】
プラグ７の側壁７ｘの鋭角の内側テーパ角は、内側テーパ角が鈍角である場合と比較して、シリコン層１との電気的コンタクトの際により大きな底面積を与えることができる。コンタクト面積が大きいほど、プラグ７とシリコン層１との間の抵抗Ｒは小さくなる。その上、ゲート２，３とそれぞれのテーパ付きプラグ７との間の寄生容量Ｃは、一般にゲートと同じサイズの従来プラグ構造との間の容量にほぼ等しい。そのため、それぞれのテーパ付きプラグ７に関係するＲＣ伝搬遅延は、回路集積度又はレイアウトに影響することなく低減されることができる。
【００１９】
プラグ７は、シリコン層上への金属又は他の導電性材料のパターニングされた層として、例えば、リソグラフィ及びエッチングにより形成されることができる。一般的に、所望のゲートは、シリコン層上に既に形成されている。
【００２０】
図３と図４は、それぞれ少なくとも１つのバリア層８，９上に形成されたプラグ７を示す。バリア層は、本技術の知識の範囲内であり、そして異なる物質間の原子のマイグレーションを防止する又はそうでなければ低減する。ここで、プラグ７は、図２の構造と類似のテーパ付き構造そして９０°未満の、例えば、８０から８７°までの範囲のような８７°以下の底部内側テーパ角を有する。バリア層８は、図３に示されるように、それぞれのプラグ７の底面積よりも小さい面積を有することができる。又はバリア層９は、図４に示されるように、それぞれのプラグ７の底面積よりも大きな面積を有することができる。あるいは、バリア層は、それぞれのプラグ７の底面積に等しい面積を有することができる。バリア層８，９は、プラグ７を形成する前にシリコン層１上に形成される。プラグ７とバリア層８，９は、同じ材料又は別の材料を備えることができる。例えば、プラグ７とバリア層８，９は、同じ金属又は別の金属であり得る。もし、１より多くのバリア層が所定のプラグ７に対して存在する場合には、各バリア層は、同じ材料又は別の材料であり得る。
【００２１】
バリア層８又は９は、任意の好適な材料、例えば、チタン又はチタン・ナイトライド、から形成されることができるが、しかしこれらに限定されない。バリア層８又は９は、プラグ７とシリコン層１との間のプラグ７の底部に形成される。バリア層は、プラグの側壁７ｘには這い上がらない。
【００２２】
バリア層８又は９は、シリコン層にバリア材料を付けることにより形成されることができ、そしてバリア層８又は９の必要ない部分が、リソグラフィ及びエッチングにより除去されることができる。バリア層９の幅が各プラグ７の幅と同じになるかそれよりも大きくなる場合には、プラグ７の金属は、バリア層９のエッチングの前に又はその後で付けられることができる。すなわち、プラグ７とバリア層９は、同時にエッチされることが可能である。バリア層８の幅がプラグ７の幅よりも狭くなる場合には、バリア層８は、プラグ７を形成する前にエッチされることができ、次に所望のシリコン・ナイトライドがバリア層の厚さまで形成されることができ、そしてその後プラグ７が上に記述したように形成されることが可能である。様々な表面にバリア層を付けるための技術は、本技術の知識の範囲内である。
【００２３】
図５−図１４は、図２にしたがった半導体デバイスを製造する方法の１つの実施形態を示す。
【００２４】
特に、図５は、そのシリコン層上にｎＦＥＴとｐＦＥＴゲート及びスペーサ構造を既に有するシリコン層１上に金属（又は他の導電性材料）層７’を形成することを図示する。いずれかの好ましい方法が、金属を付けるために使用されることができる。金属は、少なくとも所望のプラグの厚さに付けられる。
【００２５】
図６は、金属層７’のリソグラフィ及びエッチングの結果としてプラグ７の形成を図示する。複数のプラグ７がそれぞれシリコン層から内側に向かって形成されるテーパを有して形成されるように、金属層７’はエッチされる。背の高い構造にそのようなテーパを付けることは、標準のリソグラフィ及びエッチング技術の自然なそして本質的な結果である。
【００２６】
図７は、シリコン層上に第１シリコン・ナイトライド層５’を形成することを図示し、そして図８は、第１シリコン・ナイトライド層５’の一部の除去を図示する。図９は、シリコン層と第１シリコン・ナイトライド層５’上に第２シリコン・ナイトライド層６’を形成することを図示し、そして図１０は、第２シリコン・ナイトライド層６’の一部の除去を図示する。シリコン・ナイトライド層を付けることと除去することは、公知技術であり、そしていずれかの適した手段により行われることができる。
【００２７】
図１１は、例えば、ケミカル−メカニカル・ポリッシングを実行することにより、ストッパとしてプラグ７を使用してシリコン・ナイトライド層を平坦にすることを図示する。最後に、図１２−図１４は、従来の製造のバックエンド（ＢＥＯＬ）プロセスを図示する。具体的に、図１２と図１３は、絶縁膜層１０’、例えば、標準的な層間絶縁膜（ＩＬＤ）を付けること、そして絶縁膜１０を形成するためにその膜の引き続くエッチングを示す。図１４は、各プラグ７への導電性コンタクト１１の付加を示し、コンタクト構造を完成する。コンタクト１１は、プラグ７と同じ材料であることも異なる導電性材料であることもある。
【００２８】
そのように、半導体デバイスにおける新たなコンタクト構造、及びそのような半導体デバイスを作成する方法が、説明されてきている。オーバーレイ層及び介在層（例えば、ストレス・ライナ）を形成する前に導電性プラグを形成することにより、導電性プラグは、従来プラグの逆であるテーパを有することができる。そのような逆テーパの結果は、プラグの電気的特性が改善され、そしてプラグ・ホールのオーバー・エッチングとアンダー・エッチングの従来の問題を、回避することができる。
【００２９】
以下に、本願発明の種々の観点に基づく発明を付記する。
【００３０】
［１］シリコン層と；該シリコン層中に電気的接続領域を有するトランジスタと；該電気的接続領域上に形成され、かつ該領域と電気的にコンタクトする導電性プラグとを具備し、該プラグは該シリコン層から離れるにつれ内側に傾斜する側壁を有する、半導体デバイス。
【００３１】
［２］該プラグは、該シリコン層に対して８７°以下の底部内側テーパ角を有する、［１］の半導体デバイス。
【００３２】
［３］該プラグは、約８０°から約８７°の底部内側テーパ角を有する、［１］の半導体デバイス。
【００３３】
［４］該プラグは、金属で形成される、［１］の半導体デバイス。
【００３４】
［５］該シリコン層上に設けられ、かつ該プラグの該側壁と接触するシリコン・ナイトライド層をさらに含む、［１］の半導体デバイス。
【００３５】
［６］該プラグと該電気的接続領域との間に設けられた導電性バリア層をさらに含む、［１］の半導体デバイス。
【００３６】
［７］シリコン層と；該シリコン層上に形成されたゲートを有するＦＥＴと；該シリコン層上に設けられ、かつ該ＦＥＴのソース又はドレインに電気的に接続された金属層とを具備し、該金属層は該シリコン層から離れるにつれ内側に傾斜する側壁を有する、半導体デバイス。
【００３７】
［８］該金属層は、８０°から８７°の範囲の底部内側テーパ角を有する、［７］の半導体デバイス。
【００３８】
［９］該シリコン層上に設けられ、かつ該金属層の該側壁と接触するシリコン・ナイトライド層をさらに含む、［７］の半導体デバイス。
【００３９】
［１０］該金属層が電気的に接続される該ソース又は該ドレインと該金属層との間に設けられた導電性バリア層をさらに含む、［７］の半導体デバイス。
【００４０】
［１１］シリコン層を用意すること；該シリコン層上にポリシリコン層を形成すること；該シリコン層上と該ポリシリコン層上に金属層を形成すること；該金属層の少なくとも一部分が該シリコン層上に設けられて残るように該金属層の一部を除去すること、を具備する半導体デバイスを製造するための方法。
【００４１】
［１２］該除去する工程は、該シリコン層から離れるにつれて内側に傾斜する側壁をそれぞれが有する複数の金属構造を結果としてもたらす、［１１］の方法。
【００４２】
［１３］該側壁は、８７°以下の内側テーパ角を有する、［１２］の方法。
【００４３】
［１４］該金属層上と該ポリシリコン上に第１ストレス層を形成することをさらに具備し、該第１ストレス層は引張りストレス層と圧縮ストレス層とのうちの一方である、［１１］の方法。
【００４４】
［１５］該第１ストレス層上に第２ストレス層を形成することをさらに具備し、該第２ストレス層は引張りストレス層と圧縮ストレス層のうちの他方である、［１４］の方法。
【００４５】
［１６］該第１ストレス層と該第２ストレス層とのうちの少なくとも１つを平坦にすることをさらに含む、［１５］の方法。
【図面の簡単な説明】
【００４６】
【図１】図１は、コンタクトとプラグを有する従来のコンタクト構造を有するデバイスの一部である。
【図２】図２は、逆テーパしたプラグを有するデバイスの一部の例示の実施形態の側面図である。
【図３】図３は、逆テーパしたプラグとバリア層とを有するさらなるデバイスの一部の例示の実施形態の側面図である。
【図４】図４は、逆テーパしたプラグとバリア層とを有する別の１つのデバイスの一部の例示の実施形態の側面図である。
【図５】図５は、逆テーパしたプラグの例示の実施形態を製造するためのプロセスにおける様々な工程のあいだの構造の側面図である。
【図６】図６は、逆テーパしたプラグの例示の実施形態を製造するためのプロセスにおける様々な工程のあいだの構造の側面図である。
【図７】図７は、逆テーパしたプラグの例示の実施形態を製造するためのプロセスにおける様々な工程のあいだの構造の側面図である。
【図８】図８は、逆テーパしたプラグの例示の実施形態を製造するためのプロセスにおける様々な工程のあいだの構造の側面図である。
【図９】図９は、逆テーパしたプラグの例示の実施形態を製造するためのプロセスにおける様々な工程のあいだの構造の側面図である。
【図１０】図１０は、逆テーパしたプラグの例示の実施形態を製造するためのプロセスにおける様々な工程のあいだの構造の側面図である。
【図１１】図１１は、逆テーパしたプラグの例示の実施形態を製造するためのプロセスにおける様々な工程のあいだの構造の側面図である。
【図１２】図１２は、逆テーパしたプラグの例示の実施形態を製造するためのプロセスにおける様々な工程のあいだの構造の側面図である。
【図１３】図１３は、逆テーパしたプラグの例示の実施形態を製造するためのプロセスにおける様々な工程のあいだの構造の側面図である。
【図１４】図１４は、逆テーパしたプラグの例示の実施形態を製造するためのプロセスにおける様々な工程のあいだの構造の側面図である。
【図１５】図１５は、例示のテーパ付きプラグのテーパ角を図示する。
【符号の説明】
【００４７】
１…シリコン層，２…ｎＦＥＴ，３…ｐＦＥＴ，４…ダミー・ゲート又はポリ配線，５…第１シリコン・ナイトライド層（引張りストレス・ライナ），６…第２シリコン・ナイトライド層（圧縮ストレス・ライナ），７…プラグ，７ｘ…側壁，８，９…バリア層，１０…絶縁膜，１１…コンタクト。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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