(57)【要約】【課題】貫通電流が流れ難くより大きな振幅のパルス出力が可能なレベル変換部にする。【解決手段】トランジスタ３０２ｐ，３０４ｐで構成されたカレントミラー構成の負荷に対して入力トランジスタ３１２ｐ，３１４ｐを設ける。ブートストラップ用の容量素子３２２（容量値Ｃap）を、入力トランジスタ３１２ｐのゲートとソースとの間に接続し、入力トランジスタ３１２ｐとともにブートストラップ回路３２０を構成する。トランジスタ３２４ｐを、基準電位Ｖref の入力端と入力トランジスタ３１２ｐのゲートとの間に接続し、トランジスタ３１２ｐ，３２４ｐのゲートにはパルス信号inを供給する。容量素子３２２によるブートストラップ動作を利用して、入力トランジスタ３１２ｐの抵抗値制御（オン／オフ制御）をしっかりとできるようにすることで、出力OUT の振幅を（Ｖdd−Ｖref ）／｜Ｖss１−Ｖref ｜程度にすることができる。【選択図】図８
2009077208.tif 000002
【特許請求の範囲】
【請求項１】
単一チャネルのトランジスタによって構成され、入力パルス信号の振幅を増大して負荷に供給するインタフェース回路であって、
基準電位が入力される第１の入力端と、
前記入力パルス信号が入力される第２の入力端と、
カレントミラー接続された第１のトランジスタおよび第２のトランジスタと、
ソースが前記第１のトランジスタのドレインと接続された第３のトランジスタと、
ソースが前記第２のトランジスタのドレインおよびゲートと接続された第４のトランジスタと
を備え、
前記第３および前記第４のトランジスタの一方のゲートには前記第１の入力端からの前記基準電位が供給され、
前記第３および前記第４のトランジスタの他方のゲートには前記第２の入力端からの前記入力パルス信号が供給され、
前記第３および前記第４の少なくとも一方のトランジスタのソースから出力パルス信号が取り出される
ことを特徴とするインタフェース回路。
【請求項２】
前記第３のトランジスタのドレインは前記第４のトランジスタのゲートと接続されており、
前記第４のトランジスタのドレインは前記第３のトランジスタのゲートと接続されている
ことを特徴とする請求項１に記載のインタフェース回路。
【請求項３】
前記第３および前記第４の各トランジスタのドレインは前記第３のトランジスタのゲートと接続されている
ことを特徴とする請求項１に記載のインタフェース回路。
【請求項４】
前記第３のトランジスタのソースとゲートとの間に配置された容量素子と、
前記第３のトランジスタのゲートと前記第１の入力端との間にソース・ドレインが接続された第５のトランジスタと
をさらに備え、
前記第３および前記第５のトランジスタのゲートには前記第２の入力端からの前記入力パルス信号が供給され、
前記第３のトランジスタのゲートには、前記第５のトランジスタを介して、前記第１の入力端からの前記基準電位が、前記入力パルス信号の電圧に基づき選択的に入力され、
前記第３のトランジスタのソースから前記出力パルス信号が取り出される
ことを特徴とする請求項１に記載のインタフェース回路。
【請求項５】
前記第３および前記第４のトランジスタのドレインが前記第１の入力端と接続され、前記基準電位が供給される
ことを特徴とする請求項４に記載のインタフェース回路。
【請求項６】
前記第３のドレインには前記基準電位とは異なる電圧が供給され、
前記第４のトランジスタのドレインが前記第１の入力端と接続され、前記基準電位が供給される
ことを特徴とする請求項４に記載のインタフェース回路。
【請求項７】
前記第３および前記第４のドレインには前記基準電位とは異なる電圧が供給される
ことを特徴とする請求項４に記載のインタフェース回路。
【請求項８】
絶縁性基板上に単一チャネルのトランジスタによって構成され、入力パルス信号の振幅を増大して負荷に供給するインタフェース回路が形成されている半導体集積回路であって、前記インタフェース回路は、
基準電位が入力される第１の入力端と、
前記入力パルス信号が入力される第２の入力端と、
カレントミラー接続された第１のトランジスタおよび第２のトランジスタと、
ソースが前記第１のトランジスタのドレインと接続された第３のトランジスタと、
ソースが前記第２のトランジスタのドレインおよびゲートと接続された第４のトランジスタと
を備え、
前記第３および前記第４のトランジスタの一方のゲートには前記第１の入力端からの前記基準電位が供給され、
前記第３および前記第４のトランジスタの他方のゲートには前記第２の入力端からの前記入力パルス信号が供給され、
前記第３および前記第４の少なくとも一方のトランジスタのソースから出力パルス信号が取り出される
ことを特徴とする半導体集積回路。
【請求項９】
電気光学素子を含む画素回路が絶縁性基板上に行列状に配置された画素アレイ部と、入力パルス信号の振幅を増大して負荷に供給するインタフェース回路を回路の一部に含んで前記画素アレイ部の駆動を行なう駆動回路とを具備した表示装置であって、前記インタフェース回路は、
基準電位が入力される第１の入力端と、
前記入力パルス信号が入力される第２の入力端と、
カレントミラー接続された第１のトランジスタおよび第２のトランジスタと、
ソースが前記第１のトランジスタのドレインと接続された第３のトランジスタと、
ソースが前記第２のトランジスタのドレインおよびゲートと接続された第４のトランジスタと
を備え、
前記第３および前記第４のトランジスタの一方のゲートには前記第１の入力端からの前記基準電位が供給され、
前記第３および前記第４のトランジスタの他方のゲートには前記第２の入力端からの前記入力パルス信号が供給され、
前記第３および前記第４の少なくとも一方のトランジスタのソースから出力パルス信号が取り出される
ことを特徴とする表示装置。
【請求項１０】
単一チャネルのトランジスタによって構成され、入力パルス信号の振幅を増大して負荷に供給するインタフェース回路であって、
前記パルス信号が供給されるトランジスタを具備し、第１電源と第２電源からの電源供給を受けて、前記パルス信号の論理を反転する論理反転部と、
ソースが前記第１電源に接続された第１のトランジスタ、およびソースが前記第１のトランジスタのドレインに接続され、ドレインが前記第２電源に接続された第２のトランジスタを有する出力バッファと、
前記第２のトランジスタのゲートとソースとの間に配置された容量素子と、
前記第２のトランジスタのゲート側に設けられ、ゲートが前記第２電源に接続された第３のトランジスタと
を備え、
前記第１のトランジスタのゲートには、前記論理反転部に入力されるパルス信号が入力され、
前記第２のトランジスタのゲートには、前記第３のトランジスタを介して、前記論理反転部から出力されるパルス信号が当該パルス信号の電圧に基づき選択的に入力され、
前記出力バッファの前記第１のトランジスタのドレインと前記第２のトランジスタのソースの接続点から前記出力パルス信号が取り出される
ことを特徴とするインタフェース回路。
【請求項１１】
絶縁性基板上に単一チャネルのトランジスタによって構成され、入力パルス信号の振幅を増大して負荷に供給するインタフェース回路が形成されている半導体集積回路であって、前記インタフェース回路は、
前記パルス信号が供給されるトランジスタを具備し、第１電源と第２電源からの電源供給を受けて、前記パルス信号の論理を反転する論理反転部と、
ソースが前記第１電源に接続された第１のトランジスタ、およびソースが前記第１のトランジスタのドレインに接続され、ドレインが前記第２電源に接続された第２のトランジスタを有する出力バッファと、
前記第２のトランジスタのゲートとソースとの間に配置された容量素子と、
前記第２のトランジスタのゲート側に設けられ、ゲートが前記第２電源に接続された第３のトランジスタと
を備え、
前記第１のトランジスタのゲートには、前記論理反転部に入力されるパルス信号が入力され、
前記第２のトランジスタのゲートには、前記第３のトランジスタを介して、前記論理反転部から出力されるパルス信号が当該パルス信号の電圧に基づき選択的に入力され、
前記出力バッファの前記第１のトランジスタのドレインと前記第２のトランジスタのソースの接続点から前記出力パルス信号が取り出される
ことを特徴とする半導体集積回路。
【請求項１２】
電気光学素子を含む画素回路が絶縁性基板上に行列状に配置された画素アレイ部と、入力パルス信号の振幅を増大して負荷に供給するインタフェース回路を回路の一部に含んで前記画素アレイ部の駆動を行なう駆動回路とを具備した表示装置であって、前記インタフェース回路は、
前記パルス信号が供給されるトランジスタを具備し、第１電源と第２電源からの電源供給を受けて、前記パルス信号の論理を反転する論理反転部と、
ソースが前記第１電源に接続された第１のトランジスタ、およびソースが前記第１のトランジスタのドレインに接続され、ドレインが前記第２電源に接続された第２のトランジスタを有する出力バッファと、
前記第２のトランジスタのゲートとソースとの間に配置された容量素子と、
前記第２のトランジスタのゲート側に設けられ、ゲートが前記第２電源に接続された第３のトランジスタと
を備え、
前記第１のトランジスタのゲートには、前記論理反転部に入力されるパルス信号が入力され、
前記第２のトランジスタのゲートには、前記第３のトランジスタを介して、前記論理反転部から出力されるパルス信号が当該パルス信号の電圧に基づき選択的に入力され、
前記出力バッファの前記第１のトランジスタのドレインと前記第２のトランジスタのソースの接続点から前記出力パルス信号が取り出される
ことを特徴とする表示装置。
【請求項１３】
単一チャネルのトランジスタによって構成され、入力パルス信号の振幅を増大して負荷に供給するインタフェース回路であって、
前記パルス信号が供給されるトランジスタを具備し、第１電源と第２電源からの電源供給を受けて、前記パルス信号の論理を反転する第１の論理反転部と、
前記第１の論理反転部から出力されたパルス信号が供給されるトランジスタを具備し、第１電源と第２電源からの電源供給を受けて、前記パルス信号の論理を反転する第２の論理反転部と、
ソースが前記第１電源に接続された第１のトランジスタ、およびソースが前記第１のトランジスタのドレインに接続され、ドレインが前記第２電源に接続された第２のトランジスタを有する出力バッファと、
前記第２のトランジスタのゲートとソースとの間に配置された容量素子と、
前記第２のトランジスタのゲート側に設けられ、ゲートが前記第２電源に接続された第３のトランジスタと
を備え、
前記第１のトランジスタのゲートには、前記第２の論理反転部に入力されるパルス信号および前記第２の論理反転部から出力されるパルス信号の何れか一方が入力され、
前記第３のトランジスタの前記ソースおよび前記ドレインの他方には、前記第２の論理反転部に入力されるパルス信号および前記第２の論理反転部から出力されるパルス信号の何れか他方が入力され、
前記出力バッファの前記第１のトランジスタのドレインと前記第２のトランジスタのソースの接続点から前記出力パルス信号が取り出される
ことを特徴とするインタフェース回路。
【請求項１４】
パルス信号が供給されるトランジスタを具備し、前記第１電源と前記第２電源からの電源供給を受けて、前記第１の論理反転部の前記トランジスタをオン／オフ可能なレベルまでパルス信号の振幅を増大して前記第１の論理反転部に入力するレベル変換部をさらに備えた
ことを特徴とする請求項１３に記載のインタフェース回路。
【請求項１５】
前記レベル変換部は、
基準電位が入力される第１の入力端と、
パルス信号が入力される第２の入力端と、
カレントミラー接続された第１のトランジスタおよび第２のトランジスタと、
ソースが前記第１のトランジスタのドレインと接続された第３のトランジスタと、
ソースが前記第２のトランジスタのドレインおよびゲートと接続された第４のトランジスタと
を備え、
前記第３および前記第４のトランジスタの一方のゲートには前記第１の入力端からの前記基準電位が供給され、
前記第３および前記第４のトランジスタの他方のゲートには前記第２の入力端からの前記入力パルス信号が供給され、
前記第３および前記第４の少なくとも一方のトランジスタのソースからパルス信号が取り出される
ことを特徴とする請求項１４に記載のインタフェース回路。
【請求項１６】
絶縁性基板上に単一チャネルのトランジスタによって構成され、入力パルス信号の振幅を増大して負荷に供給するインタフェース回路が形成されている半導体集積回路であって、前記インタフェース回路は、
前記パルス信号が供給されるトランジスタを具備し、第１電源と第２電源からの電源供給を受けて、前記パルス信号の論理を反転する第１の論理反転部と、
前記第１の論理反転部から出力されたパルス信号が供給されるトランジスタを具備し、第１電源と第２電源からの電源供給を受けて、前記パルス信号の論理を反転する第２の論理反転部と、
ソースが前記第１電源に接続された第１のトランジスタ、およびソースが前記第１のトランジスタのドレインに接続され、ドレインが前記第２電源に接続された第２のトランジスタを有する出力バッファと、
前記第２のトランジスタのゲートとソースとの間に配置された容量素子と、
前記第２のトランジスタのゲート側に設けられ、ゲートが前記第２電源に接続された第３のトランジスタと
を備え、
前記第１のトランジスタのゲートには、前記第２の論理反転部に入力されるパルス信号および前記第２の論理反転部から出力されるパルス信号の何れか一方が入力され、
前記第３のトランジスタの前記ソースおよび前記ドレインの他方には、前記第２の論理反転部に入力されるパルス信号および前記第２の論理反転部から出力されるパルス信号の何れか他方が入力され、
前記出力バッファの前記第１のトランジスタのドレインと前記第２のトランジスタのソースの接続点から前記出力パルス信号が取り出される
ことを特徴とする半導体集積回路。
【請求項１７】
電気光学素子を含む画素回路が絶縁性基板上に行列状に配置された画素アレイ部と、入力パルス信号の振幅を増大して負荷に供給するインタフェース回路を回路の一部に含んで前記画素アレイ部の駆動を行なう駆動回路とを具備した表示装置であって、前記インタフェース回路は、
前記パルス信号が供給されるトランジスタを具備し、第１電源と第２電源からの電源供給を受けて、前記パルス信号の論理を反転する第１の論理反転部と、
前記第１の論理反転部から出力されたパルス信号が供給されるトランジスタを具備し、第１電源と第２電源からの電源供給を受けて、前記パルス信号の論理を反転する第２の論理反転部と、
ソースが前記第１電源に接続された第１のトランジスタ、およびソースが前記第１のトランジスタのドレインに接続され、ドレインが前記第２電源に接続された第２のトランジスタを有する出力バッファと、
前記第２のトランジスタのゲートとソースとの間に配置された容量素子と、
前記第２のトランジスタのゲート側に設けられ、ゲートが前記第２電源に接続された第３のトランジスタと
を備え、
前記第１のトランジスタのゲートには、前記第２の論理反転部に入力されるパルス信号および前記第２の論理反転部から出力されるパルス信号の何れか一方が入力され、
前記第３のトランジスタの前記ソースおよび前記ドレインの他方には、前記第２の論理反転部に入力されるパルス信号および前記第２の論理反転部から出力されるパルス信号の何れか他方が入力され、
前記出力バッファの前記第１のトランジスタのドレインと前記第２のトランジスタのソースの接続点から前記出力パルス信号が取り出される
ことを特徴とする表示装置。
【請求項１８】
単一チャネルのトランジスタによって構成され、入力パルス信号の振幅を増大して負荷に供給するインタフェース回路であって、
パルス信号が供給されるトランジスタを具備し、第１電源と第２電源からの電源供給を受けて、当該パルス信号の振幅を増大するレベル変換部と、
前記レベル変換部から出力されるパルス信号が供給されるトランジスタを具備し、前記第１電源と前記第２電源からの電源供給を受けて、前記入力されたパルス信号の論理を反転する第１の論理反転部と、
前記第１の論理反転部から出力される前記論理反転されたパルス信号が供給されるトランジスタを具備し、前記第１電源と前記第２電源からの電源供給を受けて、前記論理反転されたパルス信号の論理を反転する第２の論理反転部と、
ソースが前記第１電源に接続され、ドレインから出力パルス信号が取り出される第１のトランジスタと、
ソースが前記第１のトランジスタのドレインに接続され、ドレインが第３電源に接続された第２のトランジスタと
を備え、
前記第１のトランジスタのゲートには、前記第２の論理反転部に入力されるパルス信号および前記第２の論理反転部から出力されるパルス信号の何れか一方が入力され、
前記第２のトランジスタのゲートには、前記第２の論理反転部に入力されるパルス信号および前記第２の論理反転部から出力されるパルス信号の何れか他方が入力され、
前記第２電源の電圧値の絶対値は、前記第３電源の電圧値の絶対値に前記第２のトランジスタの閾値電圧の絶対値を加えた値よりも大きい
ことを特徴とするインタフェース回路。
【請求項１９】
前記レベル変換部は、
基準電位が入力される第１の入力端と、
パルス信号が入力される第２の入力端と、
カレントミラー接続された第１のトランジスタおよび第２のトランジスタと、
ソースが前記第１のトランジスタのドレインと接続された第３のトランジスタと、
ソースが前記第２のトランジスタのドレインおよびゲートと接続された第４のトランジスタと
を備え、
前記第３および前記第４のトランジスタの一方のゲートには前記第１の入力端からの前記基準電位が供給され、
前記第３および前記第４のトランジスタの他方のゲートには前記第２の入力端からの前記入力パルス信号が供給され、
前記第３および前記第４の少なくとも一方のトランジスタのソースからパルス信号が取り出される
ことを特徴とする請求項１８に記載のインタフェース回路。
【請求項２０】
単一チャネルのトランジスタによって構成され、入力パルス信号の振幅を増大して負荷に供給するインタフェース回路であって、
第１電源と第２電源からの電源供給を受けて、前記入力パルス信号に対応する相補関係にあるパルス信号を生成する相補信号生成部と、
ソースが前記第１電源に接続され、ドレインから出力パルス信号が取り出される第１のトランジスタと、
ソースが前記第１のトランジスタのドレインに接続され、ドレインが第３電源に接続された第２のトランジスタと
を備え、
前記第１のトランジスタのゲートには、前記相補関係にあるパルス信号の一方が入力され、
前記第２のトランジスタのゲートには、前記相補関係にあるパルス信号の他方が入力され、
前記第２のトランジスタのゲートに入力されるパルス信号におけるハイレベルおよびローレベルの一方の絶対値は、前記第２のトランジスタがオン時の前記出力パルス信号の電圧の絶対値に前記第２のトランジスタの閾値電圧の絶対値を加えた値よりも大きい
ことを特徴とするインタフェース回路。
【請求項２１】
各機能部に入力されるパルス信号は、前記第１電源の電圧に対して前記トランジスタの閾値電圧の分だけ差を持った電圧レベルを挟んで前記トランジスタをオン／オフ可能なようにローレベルとハイレベルを有するものである
ことを特徴とする請求項１０，１３，１８，２０の内の何れか１項に記載のインタフェース回路。
【請求項２２】
前記トランジスタに入力される前記パルス信号のローレベルおよびハイレベルの内の一方が前記第１電源の電圧値と等しい
ことを特徴とする請求項２１に記載のインタフェース回路。
【請求項２３】
絶縁性基板上に単一チャネルのトランジスタによって構成され、入力パルス信号の振幅を増大して負荷に供給するインタフェース回路が形成されている半導体集積回路であって、前記インタフェース回路は、
第１電源と第２電源からの電源供給を受けて、前記入力パルス信号に対応する相補関係にあるパルス信号を生成する相補信号生成部と、
ソースが前記第１電源に接続され、ドレインから出力パルス信号が取り出される第１のトランジスタと、
ソースが前記第１のトランジスタのドレインに接続され、ドレインが第３電源に接続された第２のトランジスタと
を備え、
前記第１のトランジスタのゲートには、前記相補関係にあるパルス信号の一方が入力され、
前記第２のトランジスタのゲートには、前記相補関係にあるパルス信号の他方が入力され、
前記第２のトランジスタのゲートに入力されるパルス信号におけるハイレベルおよびローレベルの一方の絶対値は、前記第２のトランジスタがオン時の前記出力パルス信号の電圧の絶対値に前記第２のトランジスタの閾値電圧の絶対値を加えた値よりも大きい
ことを特徴とする半導体集積回路。
【請求項２４】
電気光学素子を含む画素回路が絶縁性基板上に行列状に配置された画素アレイ部と、入力パルス信号の振幅を増大して負荷に供給するインタフェース回路を回路の一部に含んで前記画素アレイ部の駆動を行なう駆動回路とを具備した表示装置であって、前記インタフェース回路は、
第１電源と第２電源からの電源供給を受けて、前記入力パルス信号に対応する相補関係にあるパルス信号を生成する相補信号生成部と、
ソースが前記第１電源に接続され、ドレインから出力パルス信号が取り出される第１のトランジスタと、
ソースが前記第１のトランジスタのドレインに接続され、ドレインが第３電源に接続された第２のトランジスタと
を備え、
前記第１のトランジスタのゲートには、前記相補関係にあるパルス信号の一方が入力され、
前記第２のトランジスタのゲートには、前記相補関係にあるパルス信号の他方が入力され、
前記第２のトランジスタのゲートに入力されるパルス信号におけるハイレベルおよびローレベルの一方の絶対値は、前記第２のトランジスタがオン時の前記出力パルス信号の電圧の絶対値に前記第２のトランジスタの閾値電圧の絶対値を加えた値よりも大きい
ことを特徴とする表示装置。
【請求項２５】
前記インタフェース回路は、前記絶縁性基板上に前記画素アレイ部と共に集積されている
ことを特徴とする請求項９、１２、１７、２４のうちの何れか１項に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧レベルシフト機能を有するインタフェース回路と、このインタフェース回路を搭載した半導体集積回路や表示装置に関する。
【背景技術】
【０００２】
液晶表示装置や有機ＥＬ（エレクトロルミネッセンス）表示装置などの表示装置では、電気光学素子（表示素子あるいは発光素子とも称する）と電気光学素子を発光させるための各種のトランジスタを具備した画素回路（単に画素とも称される）を基板上にマトリクス（２次元あるいは行列）状に配置し、それら画素回路を、電圧レベルシフタ、インバータ、あるいはバッファなどを具備したインタフェース回路や、シフトレジスタやバッファなどを具備した走査回路を備えた駆動回路で駆動することにより表示を行なう。
【０００３】
ここで、電圧レベルシフタ、インバータ、あるいはバッファなどを具備したインタフェース回路（好ましくは走査回路も）を構成する際には、各回路を構成するトランジスタに関して、ｐチャネルとｎチャネルの双方で実現するつまり複数の導電型を使用する複数チャネル構成の仕組みと、ｐチャネルおよびｎチャネルの何れか一方のみで実現するつまり回路を構成する全てのトランジスタを同一の導電型とする単一チャネル構成の仕組みの何れかを採り得る。
【０００４】
たとえば、複数チャネル構成の仕組みでは、ＣＭＯＳ（Complementary Metal-oxide Semiconductor ）の場合、ＮＭＯＳとＰＭＯＳの両方のプロセスが必要であるため、プロセス数、マスク数、タクトなどが多くなってしまう難点がある。その改善策として、コスト削減、生産量アップを図るべく、ＰＭＯＳまたはＮＭＯＳのみで回路を構築するという単一チャネル構成の仕組みを採用する選択肢がある。
【０００５】
たとえば、電圧レベルシフト回路、インバータ回路、あるいはバッファ回路などを具備したインタフェース回路を構成する際に、単一チャネル構成を採用した事例が特許文献１〜４に開示されている。
【０００６】
【特許文献１】特開２００５−１２３８６４号公報
【特許文献２】特開２００５−１２３８６５号公報
【特許文献３】特開２００５−１４３０６８号公報
【特許文献４】特開２００４−２３５９９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１〜４に開示されている従前の仕組みでは、各技術が対象とする課題解決のために各回路単独での構成を如何様にするかという点に重点が置かれ、他の回路や最終的な負荷とのインタフェースをとることも含めると、必ずしも、パルス信号を効率的にインタフェースできていない。
【０００８】
たとえば、対象となる回路を正常に動作させるには、複数種類の信号の入力を必要とする仕組みもあり、この場合、回路ごとに別々の複数種類の信号の入力を必要とするときにはインタフェース用の端子（入力端や出力端）や接続用の配線が増える難点がある。たとえば、特許文献３には、最大振幅を保証する貫通電流対策を行なった電圧レベルシフト機能付きのインバータ回路が開示されているが、入力パルス以外に、制御用のパルスが必要となる。特許文献４には、信号を効率的に増幅可能な電圧レベルシフタが開示されているが、互いに逆極性のいわゆる相補関係にある２種類のパルス信号を受け取る必要がある。
【０００９】
こういった点においては、各回路が個別に正常に動作すれば良いと言うことにはならず、各回路のインタフェースをとる際に、接続端子や信号線の数をできるだけ増やさないということが肝要となる。
【００１０】
また、パルス信号を各回路に入力して正常に動作させるには、トランジスタがパルス信号のローレベル／ハイレベルに応じてオン／オフ動作することが必要となるが、ローレベル／ハイレベルの電圧レベルがトランジスタに対して適正なレベルにないとオン動作やオフ動作が不十分となり、その回路で採り得る最大振幅の出力パルスが得られないことが起こり得る。
【００１１】
また、高電源（たとえば正側の電源）と低電源（たとえば基準電源や負側の電源）との間に直列接続された２つのトランジスタをオン／オフさせる仕組みの場合には、基本的には一方がオン時に他方がオフすることが要求されるが、十分にオフしなければ貫通電流が流れてしまい消費電力がアップしてしまう。また、貫通電流によるロス分（電圧降下）のため、その回路で採り得る最大振幅の出力パルスが得られなくなる。
【００１２】
また、トランジスタをオン／オフさせる際の適正レベルは当該回路を駆動するための正電源や負電源や基準電源の電圧（纏めて電源電圧とも称する）にも依存する。加えて、当該回路から出力されるパルス信号のレベルは、当該回路を駆動するための電源電圧にも依存する。したがって、トランジスタのばらつきや各回路の電源電圧の使用状態によっては、ある回路では最大振幅に近い出力パルスが得られていても、後段回路のトランジスタにとっては、適正レベルにないことも起こり得る。
【００１３】
つまり、特許文献１〜４に記載の仕組みでは、電圧レベルシフタやインバータやバッファの各機能部単独で、適正動作を行なうための入力レベルや電源電圧を規定している。ところが、各回路を接続するときには、前段回路の出力が後段回路の入力となるので、正常動作するための条件（入出力条件／これは電源電圧も影響する）を考慮する必要が出てくるのであるが、特許文献１〜４に記載の仕組みでは、その点が配慮されていない。こういった点においては、各回路が個別に正常に動作すれば良いと言うことにはならず、各回路のパルス信号のレベルインタフェースを如何様に整合させるかが問題となる。
【００１４】
本発明は、上記事情に鑑みてなされたものであり、パルス信号を効率的にインタフェースできる仕組みを提供することを目的とする。
【００１５】
詳しくは、第１の観点においては、電圧レベルシフト回路への入力インタフェースをとる際に、接続端子や信号線の数をできるだけ増やさないで済む仕組みを提供することを目的とする。好ましくは、消費電力低減やより振幅の大きなパルス出力が可能な仕組みを提供することを目的とする。
【００１６】
また、第２の観点においては、負荷と接続されるインタフェース回路を構成する際に、貫通電流が少なく低消費電力で、また負荷との接続点において最大振幅相当の出力パルスが得られる仕組みを提供することを目的とする。好ましくは、電圧レベルシフト回路、インバータ、あるいはバッファなどのレベルインタフェースを適正にしつつ、消費電力低減や最大振幅出力が可能な仕組みを提供することを目的とする。
【課題を解決するための手段】
【００１７】
本発明に係る第１の仕組みは、第１の観点に関するもので、単一チャネルのトランジスタによって構成され、入力パルス信号の振幅を増大して負荷に供給するインタフェース回路であって、基準電位が入力される第１の入力端と、入力パルス信号が入力される第２の入力端と、カレントミラー接続された第１のトランジスタおよび第２のトランジスタと、ソースが第１のトランジスタのドレインと接続された第３のトランジスタと、ソースが第２のトランジスタのドレインおよびゲートと接続された第４のトランジスタとを備えるものとする。
【００１８】
そして、第３および第４のトランジスタの一方のゲートには第１の入力端からの基準電位を供給し、第３および第４のトランジスタの他方のゲートには第２の入力端からの入力パルス信号を供給する。そして、第３および第４の少なくとも一方のトランジスタのソース（出力ノード）から出力パルス信号を取り出す。
【００１９】
いわゆるカレントミラー型の電圧レベルシフタと類似の構成を採用しつつ、一方の入力トランジスタにはパルス信号を供給するが、他方の入力トランジスタにはパルス信号と逆相のパルス信号ではなく基準電位を入力する点に特徴を有する。
【００２０】
１つの電圧レベルシフタだけを見たときには、パルス信号と基準電位の２つの信号入力が必要になるので端子数や信号線の数は減らない。しかしながら、基準電位は、他の同様の電圧レベルシフタに対して共通で使うことができる。
【００２１】
本発明に係る第１の仕組みにおいては、好ましくは、第３のトランジスタのソースとゲートとの間に配置された容量素子と、第３のトランジスタのゲートと第１の入力端との間にソース・ドレインが接続された第５のトランジスタとをさらに備えるものとするのがよい。この場合、第４および第５のトランジスタのゲートには第２の入力端からの入力パルス信号を供給することで、第３のトランジスタのゲートには、第５のトランジスタを介して、第１の入力端からの基準電位が、入力パルス信号の電圧に基づき選択的に入力されるようになる。こうすることで、出力段においてブートストラップ動作をさせながら、第３のトランジスタのソースから出力パルス信号を取り出すことができる。なお、第３のトランジスタのソースとゲートとの間に配置された容量素子は、積極的に追加される補完容量を含むものであってもよいし、第３のトランジスタに形成されるゲート容量（いわゆる寄生容量）がブートストラップ動作に十分であれば、補完容量を設ける必要はない。他の構成においても、ブートストラップ機能に関する容量素子については同様である。
【００２２】
第３のトランジスタに対するブートストラップ効果により、第１のトランジスタがオフ時に第３のトランジスタがほぼ完全にオンすることで、出力パルスのレベルがほぼ第３のトランジスタのドレインの電位に一致するようになる。閾値電圧や移動度などのトランジスタ特性のばらつきの影響を受けることなく、出力ノードにおいて最大振幅相当の出力パルスを得るために寄与する。
【００２３】
本発明に係る第２の仕組みは、第２の観点に関する第１例であり、単一チャネルのトランジスタによって構成され、入力パルス信号の振幅を増大して負荷に供給するインタフェース回路であって、パルス信号が供給されるトランジスタを具備し、第１電源と第２電源からの電源供給を受けて、パルス信号の論理を反転する論理反転部と、ソースが第１電源に接続された第１のトランジスタ、およびソースが第１のトランジスタのドレインに接続され、ドレインが第２電源に接続された第２のトランジスタを有する出力バッファと、第２のトランジスタのゲートとソースとの間に配置された容量素子と、第２のトランジスタのゲート側に設けられ、ゲートが第２電源に接続された第３のトランジスタとを備えるものとする。
【００２４】
そして、第１のトランジスタのゲートには、論理反転部に入力されるパルス信号を入力し、第２のトランジスタのゲートには、第３のトランジスタを介して、論理反転部から出力されるパルス信号を当該パルス信号の電圧に基づき選択的に入力するようにする。そして、出力バッファの第１のトランジスタのドレインと第２のトランジスタのソースの接続点（出力ノード）から出力パルス信号を取り出す。本構成においては、入力パルスに対して論理反転された出力パルスが出力ノードから出力される。
【００２５】
入力パルスは、第１電源側の第１のトランジスタのゲートに供給されるとともに、論理反転部に供給されることで、位相が反転されて第２電源側の第２のトランジスタのゲートに供給される。これにより、互いに逆相の相補関係にあるパルス信号で出力バッファを駆動できるようになる。このことにより、一方のトランジスタがオン時には他方のトランジスタがオフするので、論理反転に伴う位相遅延を無視したときには、本質的には、貫通電流が流れ難く、最大振幅でのパルス出力が可能な仕組みとなる。
【００２６】
加えて、第２のトランジスタのソースとゲートとの間に容量素子を接続し、また第２のトランジスタのゲート側にソースまたはドレインが接続された第５のトランジスタをさらに備えるものとすることで、第２のトランジスタのゲートには、第５のトランジスタを介して、入力パルス信号が、当該入力力パルス信号の電圧に基づき選択的に入力されるようになる。こうすることで、出力バッファにおいてブートストラップ動作をさせながら、第２のトランジスタのソースから出力パルス信号を取り出すことができる。
【００２７】
第２のトランジスタに対するブートストラップ効果により、第１のトランジスタがオフ時に第２のトランジスタがほぼ完全にオンすることで、出力パルスのレベルがほぼ第２電源の電位に一致するようになる。出力ノードにおいて最大振幅相当の出力パルスを得るために寄与する。
【００２８】
本発明に係る第３の仕組みは、第２の観点に関する第２例であり、単一チャネルのトランジスタによって構成され、入力パルス信号の振幅を増大して負荷に供給するインタフェース回路であって、パルス信号が供給されるトランジスタを具備し、第１電源と第２電源からの電源供給を受けて、パルス信号の論理を反転する第１の論理反転部と、第１の論理反転部から出力されたパルス信号が供給されるトランジスタを具備し、第１電源と第２電源からの電源供給を受けて、パルス信号の論理を反転する第２の論理反転部と、ソースが第１電源に接続された第１のトランジスタ、およびソースが第１のトランジスタのドレインに接続され、ドレインが第２電源に接続された第２のトランジスタを有する出力バッファと、第２のトランジスタのゲートとソースとの間に配置された容量素子と、第２のトランジスタのゲート側に設けられ、ゲートが第２電源に接続された第３のトランジスタとを備えるものとする。端的には、本発明に係る第２の仕組みに対して、論理反転部を２段構成にしているものである。
【００２９】
そして、第１のトランジスタのゲートには、第２の論理反転部に入力されるパルス信号および第２の論理反転部から出力されるパルス信号の何れか一方を入力し、第３のトランジスタのソースおよびドレインの他方には、第２の論理反転部に入力されるパルス信号および第２の論理反転部から出力されるパルス信号の何れか他方を入力する。そして、出力バッファの第１のトランジスタのドレインと第２のトランジスタのソースの接続点（出力ノード）から出力パルス信号を取り出す。
【００３０】
論理反転部を２段構成にしている点で第２の仕組みと異なるが、基本的な動作は第２の仕組みと同様と考えてよい。異なる点は、出力バッファの第１および第２のトランジスタの各ゲート側へのパルス入力を第２の論理反転部に入力されるパルス信号と第２の論理反転部から出力されるパルス信号の何れかを選択的に組替える構成を採用しているので、非反転型と反転型の双方を含む態様となる。接続態様によっては、入力パルスに対して論理反転された出力パルスが出力ノードから出力されるし、入力パルスに対して論理反転されない出力パルスが出力ノードから出力される。
【００３１】
本発明に係る第３の仕組みにおいては、第１の論理反転部の入力側にさらに、パルス信号が供給されるトランジスタを具備し、第１電源と第２電源からの電源供給を受けて、第１の論理反転部のトランジスタをオン／オフ可能なレベルまでパルス信号の振幅を増大して第１の論理反転部に入力するレベル変換部を備えるものとすることができる。
【００３２】
本発明に係る第４の仕組みは、第２の観点に関する第３例であり、単一チャネルのトランジスタによって構成され、入力パルス信号の振幅を増大して負荷に供給するインタフェース回路であって、パルス信号が供給されるトランジスタを具備し、第１電源と第２電源からの電源供給を受けて、当該パルス信号の振幅を増大するレベル変換部と、レベル変換部から出力されるパルス信号が供給されるトランジスタを具備し、第１電源と第２電源からの電源供給を受けて、入力されたパルス信号の論理を反転する第１の論理反転部と、第１の論理反転部から出力される論理反転されたパルス信号が供給されるトランジスタを具備し、第１電源と第２電源からの電源供給を受けて、論理反転されたパルス信号の論理を反転する第２の論理反転部とを備えるものとする。さらに、ソースが第１電源に接続され、ドレインから出力パルス信号が取り出される第１のトランジスタと、ソースが第１のトランジスタのドレインに接続され、ドレインが第３電源に接続された第２のトランジスタとを備えるものとする。構成的には、端的には、本発明に係る第２の仕組みに対して、ブートストラップ構成（容量素子および第３のトランジスタ）を取り外すとともに、論理反転部を２段構成にし、またその前段にレベル変換部（電圧レベルシフタ）を設けているものである。
【００３３】
そして、第１のトランジスタのゲートには、第２の論理反転部に入力されるパルス信号および第２の論理反転部から出力されるパルス信号の何れか一方を入力し、第３のトランジスタのソースおよびドレインの他方には、第２の論理反転部に入力されるパルス信号および第２の論理反転部から出力されるパルス信号の何れか他方を入力する。そして、出力バッファの第１のトランジスタのドレインと第２のトランジスタのソースの接続点（出力ノード）から出力パルス信号を取り出す。
【００３４】
第２のトランジスタのドレインが第３電源に接続されている点と、ブートストラップ構成を取り外している点と、２段構成の論理反転部の前段にレベル変換部を備えている点で第３の仕組みと異なるが、出力バッファの各トランジスタのオン／オフ時の大まかな動作はブートストラップ機能を除いて第３の仕組みと類似と考えてよく、非反転型と反転型の双方を含む態様となる。なお、第４の仕組みの変形態様として、第３の仕組みと同様に、レベル変換部を備えない構成を採用することもできる。
【００３５】
ここで、第４の仕組みにおいては、第２のトランジスタのドレインが第３電源に接続されている点が大きな特徴となっており、第２電源の電圧値の絶対値が、第３電源の電圧値の絶対値に第２のトランジスタの閾値電圧の絶対値を加えた値よりも大きいものとする。
【００３６】
第２や第３の仕組みでは、ブートストラップ機能を利用して、第１のトランジスタがオフ時に第２のトランジスタをほぼ完全にオンさせて、出力パルスのレベルがほぼ第２電源の電位に一致するようにしている。
【００３７】
これに対して、第４の仕組みでは、第２電源側を２系統に分けて第２電源と第３電源とし（２電源化を図ると称する）、第２のトランジスタの閾値電圧を考慮して第２電源と第３電源の各電圧の適正化を図る。換言すれば、第２のトランジスタのゲートに入力されるパルス信号におけるハイレベルおよびローレベルの一方の絶対値が、第２のトランジスタがオン時の出力パルス信号の電圧の絶対値に第２のトランジスタの閾値電圧の絶対値を加えた値よりも大きいものとする。こうすることで、第１のトランジスタがオフ時に第２のトランジスタがほぼ完全にオンするようにし、出力パルスのレベルがほぼ第２電源の電位に一致するようにするのである。
【００３８】
これにより、出力バッファを相補信号で駆動することで貫通電流が流れ難く最大振幅でのパルス出力が可能な仕組みにできる。また、２電源化を図ることで、出力ノードにおいて最大振幅相当の出力パルスを得る仕組みを実現できる。
【００３９】
なお、本発明に係る第２や第３や第４の仕組みにおいては、パルス信号のレベルインタフェースとして、各機能部に入力されるパルス信号が、第１電源の電圧に対してトランジスタの閾値電圧の分だけ差を持った電圧レベルを挟んでトランジスタをオン／オフ可能なようにローレベルとハイレベルを有するものとする。
【発明の効果】
【００４０】
本発明の第１の仕組みによれば、基準電位を他の同様の電圧レベルシフタに対して共通で使うことができるのでトータルで（全体として）入力端子や信号線の数を削減できる。
【００４１】
本発明の第２〜第４の仕組みによれば、出力バッファを相補信号で駆動するので、本質的に、貫通電流が流れ難く、最大振幅でのパルス出力が可能な仕組みにできる。加えて、ブートストラップ機能を利用する、あるいは２電源化を図ることで、閾値電圧や移動度などのトランジスタ特性のばらつきの影響を受けることなく、出力ノードにおいて最大振幅相当の出力パルスをより確実に得ることができる。
【００４２】
さらに、本発明に係る第２〜第４の仕組みにおいて、各機能部に入力されるパルス信号が、第１電源の電圧に対してトランジスタの閾値電圧の分だけ差を持った電圧レベルを挟んでトランジスタをオン／オフ可能なようにローレベルとハイレベルを有するものとすることで、各機能部の接続インタフェースにおいて、レベルインタフェースの整合を確実に採ることができる。こうすることで、各機能部の動作が確実となる。
【発明を実施するための最良の形態】
【００４３】
以下、図面を参照して本発明の実施形態について詳細に説明する。
【００４４】
＜表示装置の全体概要＞
図１は、本発明に係る表示装置の一実施形態であるアクティブマトリクス型表示装置の構成の概略を示すブロック図である。ここで示す構成例では、たとえば画素の表示素子（電気光学素子、発光素子）として有機ＥＬ素子を、能動素子としてポリシリコン薄膜トランジスタ（ＴＦＴ；Thin Film Transistor）をそれぞれ用い、薄膜トランジスタを形成した半導体基板上に有機ＥＬ素子を形成してなるアクティブマトリクス型有機ＥＬディスプレイ（以下「有機ＥＬ表示装置」と称する）に適用した場合を例に採って説明する。
【００４５】
なお、以下の全体構成の説明においては、画素の表示素子として有機ＥＬ素子を例に具体的に説明するが、これは一例であって、対象となる表示素子は有機ＥＬ素子に限らない。一般的に電流駆動で発光する表示素子の全てに、後述する全ての実施形態が同様に適用できる。
【００４６】
また、電流駆動で発光する表示素子に限らず、印加される電圧によって輝度が変化する液晶表示素子などであってもよい。この場合のアクティブマトリクス型表示装置を「液晶表示装置」と称する。有機ＥＬ素子に代えて液晶表示素子を表示素子として使用する場合、典型的には、垂直駆動部１０３の構成が有機ＥＬ素子を使用する場合よりも簡単になる。また、ＥＬ(electroluminescence) や液晶に限らず、ＬＥＤ（Light Emitting Diode）を発光素子に用いた表示装置でもよい。各種の発光素子を２次元状に備える表示パネル部を有するいわゆるパネル型表示装置に、後述する全ての実施形態が同様に適用できる。
【００４７】
図１に示すように、表示装置１は、複数の表示素子としての有機ＥＬ素子（図示せず）を持った画素回路（画素とも称される）Ｐが表示アスペクト比である縦横比がＸ：Ｙ（たとえば９：１６）の有効映像領域を構成するように配置された表示パネル部１００と、この表示パネル部１００を駆動制御する種々のパルス信号を発するパネル制御部の一例である駆動信号生成部（いわゆるタイミングジェネレータ）２００と、映像信号処理部２２０を備えている。駆動信号生成部２００と映像信号処理部２２０とは、１チップのＩＣ（Integrated Circuit；半導体集積回路）に内蔵され、本例では、表示パネル部１００の外部に配置されている。
【００４８】
なお、製品形態としては、図示のように、表示パネル部１００、駆動信号生成部２００、および映像信号処理部２２０の全てを備えたモジュール（複合部品）形態の表示装置１として提供されることに限らず、たとえば、表示パネル部１００のみで表示装置１として提供することも可能である。また、このような表示装置１は、半導体メモリやミニディスク（ＭＤ）やカセットテープなどの記録媒体を利用した携帯型の音楽プレイヤーやその他の電子機器の表示部に利用される。
【００４９】
表示パネル部１００は、基板１０１の上に、画素回路Ｐがｎ行×ｍ列のマトリクス状に配列された画素アレイ部１０２と、画素回路Ｐを垂直方向に走査する垂直駆動部１０３と、画素回路Ｐを水平方向に走査する水平駆動部（水平セレクタあるいはデータ線駆動部とも称される）１０６と、各駆動部１０３，１０６と外部回路とのインタフェースをとるインタフェース（ＩＦ）部１３０と、外部接続用の端子部（パッド部）１０８などが集積形成されている。すなわち、垂直駆動部１０３や水平駆動部１０６やインタフェース部１３０などの周辺駆動回路が、画素アレイ部１０２と同一の基板１０１上に形成された構成となっている。
【００５０】
インタフェース部１３０は、垂直駆動部１０３と外部回路とのインタフェースをとる垂直ＩＦ部１３３と、水平駆動部１０６と外部回路とのインタフェースをとる水平ＩＦ部１３６を有する。
【００５１】
垂直駆動部１０３（書込走査部１０４および駆動走査部１０５）と水平駆動部１０６とで、信号電位の保持容量への書込みや、閾値補正動作や、移動度補正動作や、ブートストラップ動作を制御する制御部１０９が構成される。この制御部１０９とインタフェース部１３０（垂直ＩＦ部１３３や水平ＩＦ部１３６）を含めて、画素アレイ部１０２の画素回路Ｐを駆動する駆動回路を構成している。
【００５２】
垂直駆動部１０３としては、たとえば、書込走査部（ライトスキャナＷＳ；Write Scan）１０４や電源供給能力を有する電源スキャナとして機能する駆動走査部（ドライブスキャナＤＳ；Drive Scan）１０５を有する。  画素アレイ部１０２は、一例として、図示する左右方向の一方側もしくは両側から書込走査部１０４および駆動走査部１０５で駆動され、かつ図示する上下方向の一方側もしくは両側から水平駆動部１０６で駆動されるようになっている。
【００５３】
端子部１０８には、表示装置１の外部に配された駆動信号生成部２００から、種々のパルス信号が供給されるようになっている。また同様に、映像信号処理部２２０から映像信号Ｖsig （カラー表示の場合には色別の映像信号Ｖsig_Ｒ，Ｇ，Ｂ）が供給されるようになっている。
【００５４】
一例としては、垂直駆動用のパルス信号として、垂直方向の書込み開始パルスの一例であるシフトスタートパルスSPDS，SPWSや垂直走査クロックCKDS，CKWS（必要に応じて位相反転した垂直走査クロックxCKDS ，xCKWS も）など必要なパルス信号が供給される。また、水平駆動用のパルス信号として、水平方向の書込み開始パルスの一例である水平スタートパルスSPH や水平走査クロックCKH （必要に応じて位相反転した水平走査クロックxCKHも）など必要なパルス信号が供給される。
【００５５】
端子部１０８の各端子は、配線１０９を介して、垂直駆動部１０３や水平駆動部１０６に接続されるようになっている。たとえば、端子部１０８に供給された各パルスは、必要に応じて図示を割愛したレベルシフタ部で電圧レベルを内部的に調整した後、バッファを介して垂直駆動部１０３の各部や水平駆動部１０６に供給される。
【００５６】
画素アレイ部１０２は、図示を割愛するが（詳細は後述する）、表示素子としての有機ＥＬ素子に対して画素トランジスタが設けられた画素回路Ｐが行列状に２次元配置され、この画素配列に対して行ごとに走査線が配線されるとともに、列ごとに信号線が配線された構成となっている。
【００５７】
たとえば、画素アレイ部１０２には、走査線（ゲート線）１０４WSと映像信号線（データ線）１０６HSが形成されている。両者の交差部分には図示を割愛した有機ＥＬ素子とこれを駆動する薄膜トランジスタが形成される。有機ＥＬ素子と薄膜トランジスタの組み合わせで画素回路Ｐを構成する。
【００５８】
具体的には、マトリクス状に配列された各画素回路Ｐに対しては、書込走査部１０４によって書込駆動パルスWSで駆動されるｎ行分の書込走査線１０４WS_1〜１０４WS_nおよび駆動走査部１０５によって電源駆動パルスDSL で駆動されるｎ行分の電源供給線１０５DSL_1 〜１０５DSL_n が画素行ごとに配線される。
【００５９】
書込走査部１０４および駆動走査部１０５は、論理ゲートの組合せ（ラッチやシフトレジスタなども含む）によって構成され、画素アレイ部１０２の各画素回路Ｐを行単位で選択する、すなわち、駆動信号生成部２００から供給される垂直駆動系のパルス信号に基づき、書込走査線１０４WSおよび電源供給線１０５DSL を介して各画素回路Ｐを順次選択する。
【００６０】
水平駆動部１０６は、論理ゲートの組合せ（ラッチやシフトレジスタなども含む）によって構成され、画素アレイ部１０２の各画素回路Ｐを列単位で選択する、すなわち、駆動信号生成部２００から供給される水平駆動系のパルス信号に基づき、選択された画素回路Ｐに対し映像信号線１０６HSを介して映像信号Ｖsig の内の所定電位をサンプリングして保持容量に書き込ませる。
【００６１】
本実施形態の表示装置１は、線順次駆動や点順次駆動が可能になっており、垂直駆動部１０３の書込走査部１０４および駆動走査部１０５は線順次で（つまり行単位で）で画素アレイ部１０２を走査するとともに、これに同期して水平駆動部１０６が、画像信号を、１水平ライン分を同時に（線順次の場合）、あるいは画素単位で（点順次の場合）、画素アレイ部１０２に書き込む。
【００６２】
なお、図１では、画素アレイ部１０２の一方側にのみ垂直駆動部１０３を配置する構成を示しているが、画素アレイ部１０２を挟んで左右両側に垂直駆動部１０３を配置する構成を採ることも可能である。同様に、図１では、画素アレイ部１０２の一方側にのみ水平駆動部１０６を配置する構成を示しているが、画素アレイ部１０２を挟んで上下両側に水平駆動部１０６を配置する構成を採ることも可能である。
【００６３】
なお、本例では、シフトスタートパルスSPDS，SPWS、垂直走査クロックCKDS，CKWSや水平スタートパルスSPH 、水平走査クロックCKH などのパルス信号を表示パネル部１００の外部から入力する構成としているが、これらの各種のタイミングパルスを生成する駆動信号生成部２００を表示パネル部１００上に搭載することも可能である。
【００６４】
＜画素回路：第１例＞
図２は、図１に示した表示装置１を構成する画素回路Ｐの第１例を示す図である。なお、表示パネル部１００の基板１０１上において画素回路Ｐの周辺部に設けられた垂直駆動部１０３と水平駆動部１０６も合わせて示している。
【００６５】
第１例の画素回路Ｐは、保持容量１２０、ｎチャネル型の駆動トランジスタ１２１、およびアクティブＨ（ハイ）の書込駆動パルスWSが供給されるｎチャネル型のサンプリングトランジスタ１２５、電流が流れることで発光する電気光学素子（発光素子）の一例である有機ＥＬ素子１２７を有する。
【００６６】
第１例の画素回路Ｐは、基本的にｎチャネル型の薄膜電界効果トランジスタで駆動トランジスタが構成されている点に特徴を有する。また、有機ＥＬ素子の経時劣化による当該有機ＥＬ素子への駆動電流Ｉdsの変動を抑制するための回路、すなわち電気光学素子の一例である有機ＥＬ素子の電流−電圧特性の変化を補正して駆動電流Ｉdsを一定に維持する駆動信号一定化回路を備えた点に特徴を有する。加えて、有機ＥＬ素子の電流−電圧特性に経時変化があった場合でも駆動電流を一定にする機能を備えた点に特徴を有する。
【００６７】
ｐチャネル型のトランジスタではなく、ｎチャネル型のトランジスタで駆動トランジスタを構成することができれば、トランジスタ作成において従来のアモルファスシリコン（ａ−Ｓｉ）プロセスを用いることが可能になる。これにより、トランジスタ基板の低コスト化が可能となり、このような構成の画素回路Ｐの開発が期待される。
【００６８】
駆動トランジスタを始めとする各トランジスタとしてはＭＯＳトランジスタを使用する。この場合、駆動トランジスタについては、ゲート端を制御入力端として取り扱い、ソース端およびドレイン端の何れか一方（ここではソース端とする）を出力端として取り扱い、他方を電源供給端（ここではドレイン端とする）として取り扱う。
【００６９】
第１例の画素回路Ｐは、有機ＥＬ素子１２７の経時劣化による駆動電流変動を防ぐ回路（ブートストラップ回路）を搭載し、また駆動トランジスタ１２１の特性変動（閾値電圧ばらつきや移動度ばらつき）による駆動電流変動を防ぐ駆動方式を採用したものである。
【００７０】
ここで第１例の画素回路Ｐは、駆動トランジスタ１２１の他に走査用に１つのスイッチングトランジスタ（サンプリングトランジスタ１２５）を使用する２ＴＲ駆動の構成を採るとともに、各スイッチングトランジスタを制御する電源駆動パルスDSL および書込駆動パルスWSのオン／オフタイミングの設定により、有機ＥＬ素子１２７の経時劣化や駆動トランジスタ１２１の特性変動（たとえば閾値電圧や移動度などのばらつきや変動）による駆動電流Ｉdsに与える影響を防ぐ点に特徴を有する。また、２ＴＲ駆動の構成であり、素子数や配線数が少ないため、高精細化が可能であることに加えて、映像信号Ｖsig の劣化なくサンプリングできるため、良好な画質を得ることができる。さらにタイミングの設定により、映像信号への電源スイッチングのカップリングノイズによる画質の乱れを防止することができる。
【００７１】
構成上の大きな特徴点は、保持容量１２０の接続態様に特徴があり、有機ＥＬ素子１２７の経時劣化による駆動電流変動を防ぐ回路として、駆動信号一定化回路の一例であるブートストラップ回路を構成する点にある。駆動トランジスタ１２１の特性変動（たとえば閾値電圧や移動度などのばらつきや変動）による駆動電流Ｉdsに与える影響を抑制する方法としては、各トランジスタ１２１，１２５の駆動タイミングを工夫することで対処する。
【００７２】
たとえば、駆動トランジスタ１２１のゲート端Ｇ（ノードＮＤ１２２）とソース端Ｓとの間に保持容量１２０が接続され、駆動トランジスタ１２１のソース端Ｓが直接に有機ＥＬ素子１２７のアノード端Ａに接続されている。有機ＥＬ素子１２７のカソード端Ｋは基準電位としてのカソード電位Ｖcathとされる。このカソード電位Ｖcathは、基準電位を供給する全画素共通の接地配線Ｖcath（GND ）に接続されている。
【００７３】
駆動トランジスタ１２１のドレイン端Ｄは、電源スキャナとして機能する駆動走査部１０５からの電源供給線１０５DSL に接続されている。電源供給線１０５DSL は、この電源供給線１０５DSL そのものが、駆動トランジスタ１２１に対しての電源供給能力を備える点に特徴を有する。
【００７４】
具体的には、駆動走査部１０５は、駆動トランジスタ１２１のドレイン端Ｄに対して、それぞれ電源電圧に相当する高電圧側の第１電位Ｖcc_Hと低電圧側の第２電位Ｖcc_Lとを切り替えて供給する。第２電位Ｖcc_Lとしては、映像信号線１０６HSにおける映像信号Ｖsig の基準電位Ｖｏより十分低い電位とする。具体的には、駆動トランジスタ１２１のゲート・ソース間電圧Ｖgs（ゲート電位Ｖｇとソース電位Ｖｓの差）が駆動トランジスタ１２１の閾値電圧Ｖthより大きくなるように、電源供給線１０５DSL の低電位側の第２電位Ｖcc_Lを設定する。なお、基準電位Ｖｏは、閾値補正動作に先立つ初期化動作に利用するとともに映像信号線１０６HSを予めプリチャージにしておくためにも利用する。
【００７５】
サンプリングトランジスタ１２５は、ゲート端Ｇが書込走査部１０４からの書込走査線１０４WSに接続され、ソース端Ｓが映像信号線１０６HSに接続され、ドレイン端Ｄが駆動トランジスタ１２１のゲート端Ｇ（ノードＮＤ１２２）に接続されている。そのゲート端Ｇには、書込走査部１０４からアクティブＨの書込駆動パルスWSが供給される。サンプリングトランジスタ１２５は、ソース端Ｓとドレイン端Ｄとを逆転させた接続態様とすることもできる。
【００７６】
＜画素回路の動作；第１例＞
このような構成の第１例の画素回路Ｐにおいて、駆動タイミングとしては、たとえば、サンプリングトランジスタ１２５は、書込走査線１０４WSから供給された書込駆動パルスWSに応じて導通し、映像信号線１０６HSから供給された映像信号Ｖsig をサンプリングして保持容量１２０に保持する。
【００７７】
駆動トランジスタ１２１は、第１電位（高電位側）にある電源供給線１０５DSL から電流の供給を受け保持容量１２０に保持された信号電位（映像信号Ｖsig の有効期間の電位に対応する電位）に応じて駆動電流Ｉdsを有機ＥＬ素子１２７に流す。
【００７８】
垂直駆動部１０３は、電源供給線１０５DSL が第１電位にありかつ映像信号線１０６HSが映像信号Ｖsig の非有効期間である基準電位Ｖｏにある時間帯でサンプリングトランジスタ１２５を導通させる制御信号として書込駆動パルスWSを出力して、駆動トランジスタ１２１の閾値電圧Ｖthに相当する電圧を保持容量１２０に保持しておく。この動作が閾値補正機能を実現する。この閾値補正機能により、画素回路Ｐごとにばらつく駆動トランジスタ１２１の閾値電圧Ｖthの影響をキャンセルすることができる。
【００７９】
この駆動タイミングとしては、垂直駆動部１０３は、映像信号Ｖsig の内の信号電位Ｖinのサンプリングに先行する複数の水平期間で閾値補正動作を繰り返し実行して確実に駆動トランジスタ１２１の閾値電圧Ｖthに相当する電圧を保持容量１２０に保持するようにすることもできる。このように、閾値補正動作を複数回実行することで、十分に長い書込み時間を確保する。こうすることで、駆動トランジスタ１２１の閾値電圧Ｖthに相当する電圧を確実に保持容量１２０に予め保持することができる。
【００８０】
この保持された閾値電圧Ｖthに相当する電圧は駆動トランジスタ１２１の閾値電圧Ｖthのキャンセルに用いられる。したがって、画素回路Ｐごとに駆動トランジスタ１２１の閾値電圧Ｖthがばらついていても、画素回路Ｐごとに完全にキャンセルされるため、画像のユニフォーミティすなわち表示装置の画面全体に亘る発光輝度の均一性が高まる。特に信号電位が低階調のときに現れがちな輝度ムラを防ぐことができる。
【００８１】
好ましくは、垂直駆動部１０３は、閾値補正動作に先立って、電源供給線１０５DSL が第２電位にありかつ映像信号線１０６HSが映像信号Ｖsig の非有効期間である基準電位Ｖｏにある時間帯で、書込駆動パルスWSをアクティブ（本例ではＨレベル）にしてサンプリングトランジスタ１２５を導通させ、その後に書込駆動パルスWSをアクティブＨにしたままで電源供給線１０５DSL を第１電位に設定する。
【００８２】
こうすることで、駆動トランジスタ１２１のゲート端Ｇを基準電位Ｖｏにセットしかつソース端Ｓを第２電位にセットしてから閾値補正動作を開始する。このようなゲート電位およびソース電位のリセット動作（初期化動作）により、閾値補正動作を確実に実行することが可能になる。
【００８３】
また、第１例の画素回路Ｐにおいては、閾値補正機能に加えて、移動度補正機能を備えている。すなわち、垂直駆動部１０３は、映像信号線１０６HSが映像信号Ｖsig の有効期間である信号電位Ｖinにある時間帯にサンプリングトランジスタ１２５を導通状態にするため、書込走査線１０４WSに供給する書込駆動パルスWSを、上述の時間帯より短い期間だけアクティブ（本例ではＨレベル）にする。この書込駆動パルスWSのアクティブ期間（サンプリング期間でもあり移動度補正期間でもある）を適切に設定することで、保持容量１２０に信号電位Ｖsig を保持する際、同時に駆動トランジスタ１２１の移動度μに対する補正を信号電位Ｖsig に加える。
【００８４】
特に、本例の駆動タイミングでは、電源供給線１０５DSL が高電位側である第１電位にあり、かつ、映像信号Ｖsig が有効期間にある時間帯内で書込駆動パルスWSをアクティブにしている。つまり、その結果、移動度補正時間（サンプリング期間も）は、映像信号線１０６HSの電位が、映像信号Ｖsig の有効期間の電位（信号線電位）にある時間幅と書込駆動パルスWSのアクティブ期間の両者が重なった範囲で決まる。特に、本例では、映像信号線１０６HSが信号電位にある時間幅の中に入るように書込駆動パルスWSのアクティブ期間幅を細めに決めているため、結果的に移動度補正時間は書込駆動パルスWSで決まる。
【００８５】
正確には、移動度補正時間（サンプリング期間も）は、書込駆動パルスWS立ち上がってサンプリングトランジスタ１２５がオンしてから、同じく書込駆動パルスWSが立ち下がってサンプリングトランジスタ１２５がオフするまでの時間となる。
【００８６】
また、第１例の画素回路Ｐにおいては、ブートストラップ機能も備えている。すなわち、書込走査部１０４は、保持容量１２０に映像信号Ｖsig の信号電位Ｖinが保持された段階で書込走査線１０４WSに対する書込駆動パルスWSの印加を解除し（すなわちインアクティブＬ（ロー）にして）、サンプリングトランジスタ１２５を非導通状態にして駆動トランジスタ１２１のゲート端Ｇを映像信号線１０６HSから電気的に切り離す。
【００８７】
駆動トランジスタ１２１のゲート端Ｇとソース端Ｓとの間には保持容量１２０が接続されており、その保持容量１２０による効果によって、駆動トランジスタ１２１のソース電位Ｖｓの変動にゲート電位Ｖｇが連動するようになり、ゲート・ソース間電圧Ｖgsを一定に維持することができる。
【００８８】
＜画素回路：第２例＞
図２Ａは、図１に示した表示装置１を構成する画素回路Ｐの第２例を示す図である。理解を容易にするため、図２に示した第１例の画素回路Ｐと対応する部分には対応する参照番号を付してある。
【００８９】
回路理論上は「双対の理」が成立するので、第２例では、この観点からの変形を加えていることが特徴である。先ず、図２に示した第１例の画素回路Ｐがｎチャネル型のトランジスタを用いて構成しているのに対し、図２Ａに示す第２例では、ｐチャネル型のトランジスタを用いて画素回路Ｐを構成している。これに合わせて、映像信号Ｖsig の基準電位Ｖｏに対する信号電位Ｖinの極性や電源電圧の大小関係を逆転させるなど、双対の理に従った変更を加えている。
【００９０】
具体的には、第２例の画素回路Ｐは、ｐチャネル型の駆動トランジスタ１２１のゲート端Ｇとソース端Ｓとの間に保持容量１２０が接続され、駆動トランジスタ１２１のソース端Ｓが直接に有機ＥＬ素子１２７のカソード端Ｋに接続されている。有機ＥＬ素子１２７のアノード端Ａは基準電位としてのアノード電位Ｖanode とされる。このアノード電位Ｖanode は、基準電位を供給する全画素共通の基準電源（高電位側）に接続される。
【００９１】
駆動トランジスタ１２１のドレイン端Ｄは、電源スキャナとして機能する駆動走査部１０５からの電源供給線１０５DSL に接続されている。電源供給線１０５DSL は、この電源供給線１０５DSL そのものが、駆動トランジスタ１２１に対しての電源供給能力を備える。駆動走査部１０５は、駆動トランジスタ１２１のドレイン端Ｄに対して、電源電圧に相当する低電圧側の第１電位Ｖcc_Lと高電圧側の第２電位Ｖcc_Hとを切り替えて供給する。換言すれば、第１例の画素回路Ｐを駆動する駆動走査部１０５はアクティブＨの電力供給能力を持つのに対して、第２例の画素回路Ｐを駆動する駆動走査部１０５はアクティブＬの電力供給能力を持つ。第２電位Ｖcc_Hとしては、映像信号線１０６HSにおける映像信号Ｖsig の基準電位Ｖｏより十分高い電位とする。
【００９２】
ｐチャネル型のサンプリングトランジスタ１２５は、ゲート端Ｇが書込走査部１０４からの書込走査線１０４WSに接続され、ソース端Ｓが映像信号線１０６HSに接続され、ドレイン端Ｄが駆動トランジスタ１２１のゲート端Ｇに接続されている。そのゲート端Ｇには、書込走査部１０４からアクティブＬの書込駆動パルスWSが供給される。
【００９３】
このような第２例の画素回路Ｐにおいても、図２に示した第１例の画素回路Ｐと全く同様に閾値補正動作、移動度補正動作、およびブートストラップ動作を実行することができる。
【００９４】
なお、第２例の画素回路Ｐは、第１例の画素回路Ｐに対して「双対の理」に従った変更を加えたものであるが、回路変更の手法はこれに限定されるものではない。
【００９５】
また、有機ＥＬ素子１２７を駆動トランジスタ１２１で駆動する回路構成としては、第１例や第２例のような２つのトランジスタを使用する２ＴＲ構成に限定されるものではなく、３つのトランジスタを使用する３ＴＲ構成、４つのトランジスタを使用する４ＴＲ構成、あるいは５つのトランジスタを使用する５ＴＲ構成なども採用できる。これらの場合においても、保持容量１２０の接続態様を工夫することや、各スイッチングトランジスタのオン／オフタイミングの設定により、有機ＥＬ素子１２７の経時劣化や駆動トランジスタ１２１の特性変動（たとえば閾値電圧や移動度などのばらつきや変動）による駆動電流Ｉdsに与える影響を防ぐようにすることができる。
【００９６】
＜画素回路：第３例＞
図２Ｂは、図１に示した表示装置１を構成する画素回路Ｐの第３例を示す図である。この第３例の画素回路Ｐは、有機ＥＬ素子１２７に代えて液晶表示素子を表示素子として使用する点に特徴を有する。図示を割愛するが、垂直駆動部１０３は、書込走査部１０４や駆動走査部１０５に代えて、シフトレジスタや出力バッファなどを具備する単純な垂直走査部にすればよい。
【００９７】
表示パネル部１００は、画素アレイ部１０２において、２枚の透明な絶縁性基板（たとえばガラス基板）の一方の基板に、画素アレイ部１０２の行数ｎ分の垂直走査線１０３DSと列数ｍ分の映像信号線１０６HSとがマトリクス状に配線されるとともに、所定の間隙をもって対向配置された他方の基板との間に液晶層が保持され、たとえばその裏面側にバックライトが配置される構造となっている。そして、垂直走査線１０３DSと映像信号線１０６HSとの交点部分に画素回路Ｐが配されることになる。
【００９８】
画素回路Ｐは、図２Ｂから明らかなように、ゲートが垂直走査線１０３DSに接続され、ソースが映像信号線１０６HSに接続された薄膜トランジスタからなる駆動トランジスタ１２１（画素トランジスタ）と、この駆動トランジスタ１２１のドレインに画素電極が接続された液晶セルLCと、駆動トランジスタ１２１のドレインに一方の電極が接続された保持容量１２０とを有する。液晶セルLCは、駆動トランジスタ１２１で形成される画素電極とこれに対向して形成される対向電極との間で発生する容量を意味する。液晶セルLCの対向電極は、たとえば保持容量１２０の他方の電極とともにコモン線（たとえば接地配線GND ）に接続される。
【００９９】
＜インタフェース部の概要＞
図３は、インタフェース部１３０（垂直ＩＦ部１３３と水平ＩＦ部１３６）の構成例の概要を説明する図である。図３（１）は全体概要を示し、図３（２）は垂直走査系の接続態様を示し、図３（３）は水平走査系の接続態様を示す。
【０１００】
図３（１）に示すように、垂直ＩＦ部１３３と水平ＩＦ部１３６はそれぞれ、レベルシフタ（Ｌ／Ｓ）１４２を有するレベル変換部１４０（それぞれ１４０Ｖ，１４０Ｈ）と、インバータ１５２を有し論理反転する論理反転部１５０（それぞれ１５０Ｖ，１５０Ｈ）と、バッファ１６２を有するバッファ部１６０（それぞれ１６０Ｖ，１６０Ｈ）を有する。図示する論理反転部１５０にはインバータ１５２を２段備える例で示しているが、何段のインバータを備えるかは、前後のレベル変換部１４０やバッファ部１６０が非反転型であるのか反転型であるのかやインタフェース部１３０の全体として非反転型にするのか反転型にするのかに基づき決定する。
【０１０１】
なお、ここでは典型例を示しているが、パルス信号の入力振幅や回路構成次第では、様々な態様を取り得る。たとえば、レベル変換部１４０と論理反転部１５０とが一体的となり、論理反転機能付きのレベル変換部１４０やレベルシフト機能付きの論理反転部１５０として構成してもよい。あるいは、入力振幅とバッファ部１６０の構成によってはレベルシフト機能付きおよび論理反転機能付きのバッファ部１６０のみで対処することもできる。これらの変形態様の詳細は後述する。
【０１０２】
垂直スタートパルスSPV （シフトスタートパルスSPDS，SPWS）や水平スタートパルスSPH は、レベル変換部１４０および論理反転部１５０を経た後、垂直駆動部１０３や水平駆動部１０６に与えられる。垂直走査クロックCKV （CKDS，CKWS）や水平走査クロックCKH やその反転パルスである垂直走査クロックxCKV（ xCKDS， xCKWS）や水平走査クロックxCKHは、レベル変換部１４０、論理反転部１５０、およびバッファ部１６０を経た後、垂直駆動部１０３や水平駆動部１０６に与えられる。
【０１０３】
レベル変換部１４０は、比較的低振幅の入力パルスを比較的高振幅の出力パルスに増幅する。たとえば、低電圧振幅のシフトスタートパルスSPDS，SPWSや垂直走査クロックCKDS，CKWSあるいは水平スタートパルスSPH や水平走査クロックCKH の各々を高電圧振幅のパルス信号にレベルシフト（レベル変換）する。論理反転部１５０は、各パルス信号を論理反転する。この際、レベル変換部１４０と同様のレベルシフト機能をも果たしてもよい。バッファ部１６０は、所要の出力信号レベルのパルス信号を垂直駆動部１０３や水平駆動部１０６に供給する。
【０１０４】
ここで、本実施形態のレベル変換部１４０、論理反転部１５０、およびバッファ部１６０は、それぞれ、単一チャネル（同一導電型）のトランジスタによって構成されている点に特徴を有する（詳細は後述する）。そのチャネルの極性は、画素回路Ｐを構成するトランジスタの極性と同じにする。こうすることで、コスト削減、生産量アップの対策として有効な回路を構築できる。
【０１０５】
たとえば、表示パネル部１００の全体を単一チャネルのＭＯＳトランジスタ、すなわちｐチャネルのＭＯＳトランジスタのみあるいはｎチャネルのＭＯＳトランジスタのみを用いて構成すると、ｐチャネルのＭＯＳトランジスタとｎチャネルのＭＯＳトランジスタとを１チップ内で組み合わせて構成する場合に比べて、プロセス数が少なくて済むため、生産性や歩留まりの向上を図る上で有利である。
【０１０６】
また、ｐチャネルのＭＯＳトランジスタとｎチャネルのＭＯＳトランジスタとを比較すると、ｎチャネルのＭＯＳトランジスタは、ＬＤＤ（Lightly Doped Drain ）構造によってホットエレクトロン効果を低減するように構成されているため、性能の面では、ｐチャネルのＭＯＳトランジスタよりも優れている。しかし、逆に、ｎチャネルのＭＯＳトランジスタの場合、ＬＤＤ構造を採る分だけプロセス数が増えるため、生産性や歩留まりの面では、ｐチャネルのＭＯＳトランジスタの方がｎチャネルのＭＯＳトランジスタよりも優れている。
【０１０７】
図３（２）には垂直走査系の接続態様の具体例が示されている。垂直駆動部１０３（書込走査部１０４や駆動走査部１０５）は、シフトレジスタ（ＳＲ）１７２Ｖが複数段（少なくとも行数分）縦続接続されて設けられたシフトレジスタ部１７０Ｖと、複数個（少なくとも行数分）のバッファアンプ１８２Ｖが設けられた出力バッファ部１８０Ｖを有する。
【０１０８】
垂直駆動部１０３は、画素アレイ部１０２の各画素回路Ｐを行単位で順次選択する。たとえば、論理反転部１５０Ｖから垂直スタートパルスSPV が与えられると、その垂直スタートパルスSPV をバッファ部１６０Ｖから与えられる垂直走査クロックCKDS，CKWSに同期してシフトレジスタ１７２Ｖで順次シフトし、画素アレイ部１０２の各画素回路Ｐを行単位で順次選択するための垂直走査パルス（書込駆動パルスWS、電源駆動パルスDSL ）を各段から出力する。垂直走査パルスは、出力バッファ部１８０Ｖの各出力バッファ１８２Ｖを介して画素アレイ部１０２の垂直走査線（書込走査線１０４WS、電源供給線１０５DSL ）に与えられる。
【０１０９】
図３（３）には水平走査系の接続態様の具体例が示されている。水平駆動部１０６は、シフトレジスタ（ＳＲ）１７２Ｈが複数段（少なくとも列数分）縦続接続されて設けられたシフトレジスタ部１７０Ｈと、複数個（少なくとも列数分）のバッファアンプ１８２Ｈが設けられた出力バッファ部１８０Ｈを有する。
【０１１０】
水平駆動部１０６は、論理反転部１５０Ｈから水平スタートパルスSPH が与えられると、その水平スタートパルスSPV をバッファ部１６０Ｈから与えられる水平走査クロックCKH に同期してシフトレジスタ１７２Ｈで順次シフトし、各段から順次サンプリングパルスを出力する。そして、水平駆動部１０６では、このサンプリングパルスを用いて表示パネル部１００の外部から供給される映像信号Ｖsig （カラー表示の場合には色別の映像信号Ｖsig_Ｒ，Ｇ，Ｂ）をサンプリングし、垂直駆動部１０３によって選択された行の各画素回路Ｐに対して点順次で書き込む動作が行なわれる。
【０１１１】
また、線順次駆動の場合は、１行分の映像信号Ｖsig をサンプリングした後の所定のタイミングで、画素アレイ部１０２の各画素回路Ｐを一斉に選択する。すなわち、映像信号処理部２２０から入力される画素信号を、垂直駆動部１０３によって選択された行の１ライン分の全ての画素回路Ｐに同時に書き込むべく、全列の映像信号線１０６HS上に設けられた図示を割愛したスイッチを一斉にオンさせる。
【０１１２】
次に、垂直ＩＦ部１３３や水平ＩＦ部１３６を構成するレベル変換部１４０、論理反転部１５０、バッファ部１６０について具体的に説明する。
【０１１３】
＜＜レベルシフト部について＞＞
＜カレントミラー型レベルシフタ：第１比較例＞
図４および図４Ａは、本実施形態のレベル変換部１４０に対するレベル変換回路（レベルシフタ）の第１比較例を説明する図である。ここで、図４は回路構成を示す図（回路図）であり、図４Ａはその動作を説明するタイミングチャート（動作説明図）である。
【０１１４】
第１比較例のレベル変換回路９００Ａは、ｐチャネルのＭＯＳトランジスタのみによって構成されたカレントミラー型レベルシフタの原理をそのまま適用したものである。図４に示すように、レベル変換回路９００Ａは、カレントミラー接続された１対（第１および第２）のｐチャネルのトランジスタ９０２ｐ，９０４ｐと、負荷抵抗９０６と電流源９０８を有する。トランジスタ９０２ｐ，９０４ｐは、各ソースが第１電源として機能する正電源Ｖdd（たとえば１０Ｖ程度）に接続され、各ゲートが共通に接続されている。
【０１１５】
トランジスタ９０２ｐのドレインと第２電源として機能する基準電源Ｖss（たとえば０Ｖ）との間に負荷抵抗９０６が設けられ、その接続点を出力ノードND９０２として出力OUT が得られるようになっている。すなわち、トランジスタ９０２ｐのドレイン電流Ｉ_1の値と負荷抵抗９０６の抵抗値Ｒ906 の積によって出力OUT の電位が決定されることになる（電位OUT ＝Ｖss＋Ｒ906 ＊Ｉ_1）。
【０１１６】
トランジスタ９０４ｐは、ゲートとドレインが共通に接続されたダイオード接続となっており、その接続点（ノードND９０４）と基準電源Ｖssとの間に電流Ｉ_2を流す電流源９０６が設けられている。
【０１１７】
ここで、トランジスタ９０２ｐ，９０４ｐのドレイン−ソースに流れる電流（ドレイン電流）をＩ_1，Ｉ_2、トランジスタ９０２ｐ，９０４ｐのゲート−ソース間電圧をＶgs_1，Ｖgs_2、ゲート直下の半導体表面での移動度（モビリティ）をμ_1，μ_2、チャネル幅（ゲート幅：ソースとドレインが相対している横方向の距離）をＷ_1，Ｗ_2、チャネル長（ゲート長：ソースとドレインを隔てている距離）をＬ_1，Ｌ_2、ゲート容量（単位面積当たりのゲート酸化膜容量）をＣox_1，Ｃox_2、トランジスタの閾値電圧すなわちゲート直下の半導体表面に導伝チャンネル（反転層）を形成するために必要なゲート電圧をＶth_1，Ｖth_2とすると、トランジスタ９０２ｐ，９０４ｐは下記の飽和領域の式（１）に示した値を持つ定電流源となっている。式（１）から明らかなように、飽和領域ではトランジスタのドレイン電流Ｉ_1，Ｉ_2はゲート・ソース間電圧Ｖgs_1，Ｖgs_2によって制御される。電流Ｉ_1，Ｉ_2は、トランジスタの特性（閾値電圧Ｖthや移動度μ）に差がないとすれば、トランジスタサイズ（Ｗ／Ｌ）で決まることになる。
【０１１８】
【数１】
2009077208.tif 000003
【０１１９】
ここで、図４Ａに示すように、電流源９０８によって電流Ｉ_2を制御することで、トランジスタ９０２ｐ，９０４ｐのゲート−ソース間電圧Ｖgs_1，Ｖgs_2を制御することができる。そして、ゲート−ソース間電圧Ｖgs_1，Ｖgs_2を制御することによって、トランジスタ９０２ｐのドレイン電流Ｉ_1を制御できる。電流Ｉ_1の値によって出力OUT の電位が決定される。トランジスタ９０２ｐ，９０４ｐのゲート−ソース間電圧Ｖgs_1，Ｖgs_2を制御することで、出力OUT の電位を決めていることが分る。
【０１２０】
なお、ゲート−ソース間電圧Ｖgsが制御できればよく、その制御方法は電流源９０８を利用するものである必要はない。このことを利用したのが、次の第２比較例である。
【０１２１】
＜カレントミラー型レベルシフタ：第２比較例＞
図５〜図５Ｃは、本実施形態のレベル変換部１４０に対するレベル変換回路（レベルシフタ）の第２比較例を説明する図である。ここで、図５および図５Ａは回路構成を示し、図５Ｂおよび図５Ｃは動作を説明するタイミングチャートである。回路図中において二重丸は入力端や出力端を示す（他の図においても同様）。
【０１２２】
単一チャネルの側面では、第２比較例のレベル変換回路９００Ｂｐは、ｐチャネルのＭＯＳトランジスタのみによって構成されたカレントミラー型レベルシフタであり、また第２比較例のレベル変換回路９００Ｂｎは、ｎチャネルのＭＯＳトランジスタのみによって構成されたカレントミラー型レベルシフタである。何れも、カレントミラーのトランジスタ対を負荷トランジスタ対とし、そのゲート−ソース間電圧Ｖgsを、互いに逆極性の入力パルスが供給される入力トランジスタ対で駆動するようにしたものである（特開２００５−１２３８６４号公報の図１０、図１１の説明を参照）。
【０１２３】
図５に示すｐチャネルに対応したレベル変換回路９００Ｂｐと図５Ａに示すｎチャネルに対応したレベル変換回路９００Ｂｎとの相違は、回路理論上の「双対の理」を適用して考えればよい。チャネルの相違に合わせて、オン時の入力パルスの電位や電源電圧の大小関係を逆転させるなど、双対の理に従った変更を加えている。
【０１２４】
以下では、ｐチャネルの場合とｎチャネルの場合の説明を簡潔にするため、各構成要素の参照番号をチャネルの参照子ｐ，ｎで区別して“＊＊＊ｐ／＊＊＊ｎ”のように記し、チャネルの区別をしないときには参照子ｐ，ｎを付けずに“＊＊＊”と記し、また電圧関係なども“ｐ型のもの／ｎ型のもの”のように記して、一括して説明する。後述する他の比較例や本実施形態の構成例においても同様である。たとえばｐチャネルでは正電源が第１電源として機能し基準電源Ｖssや負電源が第２電源として機能するが、ｎチャネルでは負電源が第１電源として機能し基準電源Ｖssや正電源が第２電源として機能するようになる。
【０１２５】
レベル変換回路９００Ｂｐ／９００Ｂｎは、１対（第１および第２）の負荷トランジスタ９０２ｐ／９０２ｎ，９０４ｐ／９０４ｎを含むカレントミラー回路と１対（第３および第４）の入力トランジスタ９１２ｐ／９１２ｎ，９１４ｐ／９１４ｎを有する。１対の入力トランジスタ９１２ｐ／９１２ｎ，９１４ｐ／９１４ｎのゲートには互いに逆相のパルス信号ｘin，in（たとえばローレベル＝Ｖss＝０Ｖ，ハイレベル＝３Ｖ）がそれぞれ供給される。
【０１２６】
レベル変換回路においては、外部から供給される比較的低（狭）振幅のパルス信号ｘin，inに基づき、比較的高（広）振幅の出力パルスを得ること、具体的には、パルス信号ｘin，inのローレベル／ハイレベルの電位と電源電圧Ｖdd／Ｖss１との関係で決まる最大振幅の出力パルスを取り出すことが理想的である。本実施形態の場合、最大振幅は、ｐチャネルの場合には（Ｖdd−Ｖss）、ｎチャネルの場合には｜Ｖss１−Ｖin｜となる。
【０１２７】
先ず、レベル変換回路９００Ｂｎの電源電圧に関わる部分について説明する。カレントミラー接続された１対のｎチャネルのトランジスタ９０２ｎ，９０４ｎは、各ソースが負電源Ｖss１（たとえば−１０Ｖ程度）に接続され、各ゲートが共通に接続されている。
【０１２８】
第３のトランジスタである入力トランジスタ９１２ｐ／９１２ｎは、ソースが出力ノードND９０２に接続され、ゲートにはパルス信号ｘinが与えられ、ドレインには、パルス信号ｘinと逆相のパルス信号inが与えられる。第３のトランジスタである入力トランジスタ９１４ｐ／９１４ｎは、ソースがノードND９０４に接続され、ゲートには電圧振幅がたとえばのパルス信号inが与えられ、ドレインには、パルス信号inと逆相の電圧振幅がたとえばＶin（たとえば３Ｖ）〜Ｖss（たとえば０Ｖ）のパルス信号inが与えられる。
【０１２９】
図５Ｂや図５Ｃに示すように、カレントミラー回路（負荷トランジスタ９０２ｐ／９０２ｎ，９０４ｐ／９０４ｎ）は電源電圧Ｖdd／Ｖss１の供給を受け、パルス信号ｘin，inに応答して、パルス増幅された出力OUT を出力ノードND９０２に生成する。たとえば、パルス信号inがローレベル／ハイレベルになると、入力トランジスタ９１４ｐ／９１４ｎおよび負荷トランジスタ９１４ｐ／９１４ｎがオン状態、入力トランジスタ９１２ｐ／９１２ｎがオフ状態となり、パルス増幅された出力クロックが立ち上がる／立ち下がる。
【０１３０】
次にパルス信号inがハイレベル／ローレベルになると、入力トランジスタ９１４ｐ／９１４ｎおよび負荷トランジスタ９１４ｐ／９１４ｎがオフ状態、入力トランジスタ９１２ｐ／９１２ｎがオン状態となり、出力クロックが立ち下がる／立ち上がる。
【０１３１】
前記説明から理解されるように、第２比較例のレベル変換回路９００Ｂｐ／９００Ｂｎは、トランジスタ９１４ｐ／９１４ｎに入力されるパルス信号inの論理（ローレベル／ハイレベル）が出力ノードND９０２では反転されて出力されるので、論理反転機能付きのレベルシフタとして機能する。
【０１３２】
ただし、１対のパルス信号ｘin，inの電圧振幅（ローレベルはＶss）は電源電圧幅（（Ｖdd−Ｖss）／｜Ｖss１−Ｖss｜）に比べて比較的狭い。このため、入力トランジスタ９１２ｐ／９１２ｎ，９１４ｐ／９１４ｎが十分にオフせず、適正な振幅レベル（典型的な要求例では電源電圧幅（Ｖdd−Ｖss）／｜Ｖss１−Ｖss｜））の出力OUT が得られない。
【０１３３】
何故なら、第２比較例のレベル変換回路９００Ｂｐ，９００Ｂｎでは、図５Ｂ，図５Ｃに示すように、入力トランジスタ９１２ｐ／９１２ｎ，９１４ｐ／９１４ｎをオフさせるときに、それぞれのゲート電圧を電源電圧Ｖdd／Ｖss１まで達せさせることができないため、入力トランジスタ９１２ｐ／９１２ｎ（反対側の９１４ｐ／９１４ｎも）が完全にオフ状態にならない。
【０１３４】
したがって、トランジスタ９０２ｐ／９０２ｎ，９１２ｐ／９１２ｎ（反対側の９０４ｐ／９０４ｎ，９１４ｐ／９１４ｎも同様）に常に貫通電流が流れることになるため、この貫通電流による電圧降下によって、出力OUT の電圧レベルが引き下げられる／引き上げられる。
【０１３５】
加えて、ｐチャネルの場合、パルス信号ｘinがローレベルで入力トランジスタ９１２ｐがオンするときのドレイン電位はパルス信号inによる信号電位Ｖinであるので基準電源Ｖssよりも上昇する。
【０１３６】
このため、パルス信号ｘin，inのローレベル／ハイレベルの電位と電源電圧Ｖdd／Ｖss１との関係で決まる最大振幅の出力パルスを取り出すことができない。たとえば、ｎチャネルの場合、（Ｖdd−Ｖss）／３程度の振幅が確保されることになる。一例として、ノードND９０４では３Ｖ〜５Ｖ程度の振幅となり、出力ノードND９０２では５Ｖ〜８Ｖ程度の振幅となる。
【０１３７】
なお、ｎチャネルの場合、パルス信号ｘinがハイレベルで入力トランジスタ９１２ｎがオンするときのドレイン電位はパルス信号inによる基準電源Ｖssである。このため、出力振幅の減少は、貫通電流が流れることによる電圧降下分だけで済む。
【０１３８】
貫通電流を抑えるために、出力ノードND９０２側のトランジスタ９０２ｐ／９０２ｎ，９１２ｐ／９１２ｎのチャネル長Ｌを大きく設定すると、出力性能が悪化してしまう。したがって、出力性能を重視すると、トランジスタ９０２ｐ／９０２ｎ，９１２ｐ／９１２ｎのチャネル長を大きく設定することができず、貫通電流による出力OUT の電圧レベル低下を容認せざるを得なく、その結果、閾値電圧Ｖthや移動度μのトランジスタ特性のばらつきに弱く、また最大振幅の出力パルスを取り出すことができない。
【０１３９】
たとえば、入力パルスin，ｘinの供給源となるタイミングジェネレータ（駆動信号生成部２００）は一般にＣＭＯＳゲートアレイで構成されており、近年その低電圧化が急速に進展し、電源電圧は従来の５Ｖから３．３Ｖさらにはそれ以下となっている。このように低電圧化されたから供給される入力パルスin，ｘinには、表示パネル部１００側のＴＦＴの閾値電圧を下回るものがあり、低電圧化されたＣＭＯＳゲートアレイと表示パネル部１００とを直接インタフェースすることが困難な状況となる。
【０１４０】
また、第２比較例のレベル変換回路９００Ｂｐ，９００Ｂｎでは、互いに逆極性の（相補関係にある）２相入力パルスin，ｘinを用いてレベル変換回路９００Ｂｐ，９００Ｂｎを動作させる必要があり、入力端子増加をもたらす難点もある。必要な内部クロックの数が増加するにつれて、クロックインタフェースの接続端子数が増大し、結線作業が煩雑になるとともにデバイスのコンパクトな実装が阻害される。
【０１４１】
そこで、本実施形態のレベル変換部１４０においては先ず、相補関係を持つ２つのパルス信号の入力を必要とする点を改善し得る仕組みを講じる。端的には、単相入力クロックにより動作する（相補入力を不要とする）レベル変換回路としたのが本実施形態である。
【０１４２】
＜カレントミラー型レベルシフタ：第１実施形態＞
図６〜図６Ｃは、本実施形態のレベル変換部１４０の第１実施形態を説明する図である。ここで、図６および図６Ａは回路構成を示し、図６Ｂおよび図６Ｃは動作を説明するタイミングチャートである。
【０１４３】
単一チャネルの側面では、第１実施形態のレベル変換回路３００Ａｐは、ｐチャネルのＭＯＳトランジスタのみによって構成されたカレントミラー型レベルシフタであり、また第１実施形態のレベル変換回路３００Ａｎは、ｎチャネルのＭＯＳトランジスタのみによって構成されたカレントミラー型レベルシフタである。
【０１４４】
基本的には図５や図５Ａに示した２相入力レベル変換回路と同様の構成を有しており、対応する部分には９００番台の参照符号を３００番台の参照符号に変更して付して理解を容易にしている。異なる点は、入力トランジスタ３１２ｐ／３１２ｎのゲートに対して、反転パルス信号ｘinに代えて固定の基準電位Ｖref を印加していることである。なお、負荷トランジスタは単にトランジスタとも称する。
【０１４５】
図６Ｂや図６Ｃに示すように、たとえば、パルス信号inがローレベル／ハイレベルになると、入力トランジスタ３１４ｐ／３１４ｎおよび負荷トランジスタ３１４ｐ／３１４ｎがオン状態、入力トランジスタ３１２ｐ／３１２ｎがオフ状態となり、パルス増幅された出力クロックが立ち上がる／立ち下がる。
【０１４６】
次に、パルス信号inがハイレベル／ローレベルになると、入力トランジスタ３１４ｐ／３１４ｎおよび負荷トランジスタ３１４ｐ／３１４ｎがオフ状態なるとともに、基準電位Ｖref の印加された入力トランジスタ３１２ｐ／３１２ｎのオン動作により出力クロックが立ち下がる／立ち上がる。
【０１４７】
前記説明から理解されるように、第１実施形態のレベル変換回路３００Ａｐ／３００Ａｎは、トランジスタ３１４ｐ／３１４ｎに入力されるパルス信号inの論理（ローレベル／ハイレベル）が出力ノードND３０２では反転されて出力されるので、論理反転機能付きのレベルシフタとして機能する。
【０１４８】
このような動作を安定して行なうため、パルス信号inのピーク電位や入力トランジスタ３１２ｐ／３１２ｎの閾値電圧などに基き、基準電位Ｖref を適切に設定する。たとえば、パルス信号inのローレベルを基準電源Ｖssとしハイレベルを入力電位Ｖinとしたとき、その中間程度の電位（Ｖin−Ｖss）／２（たとえば１．５Ｖ）に設定する。
【０１４９】
第１実施形態のレベル変換回路３００Ａｐ／３００Ａｎは、基準電位Ｖref を同様の構成の複数のカレントミラー型レベルシフタに対して共通で使うことができる。したがって、トータルで（全体として）入力端子数を削減できる利点がある。
【０１５０】
加えて、パルス信号inがハイレベル（Ｖin）／ローレベル（Ｖss）時には、基準電位Ｖref の設定によって入力トランジスタ３１２ｐ／３１２ｎのオン状態の程度が制御され、入力トランジスタ３１２ｐ／３１２ｎがオンしたとき出力OUT がドレインの電位（Ｖin／Ｖss）に対して上昇／下降する。基準電位Ｖref が高い／低いほどオン状態が浅くオン抵抗が大きくなり、電位（Ｖin／Ｖss）に対しての上昇量／降下量が大きくなる。
【０１５１】
また逆に、パルス信号inがローレベル（Ｖss）／ハイレベル（Ｖin）時には、基準電位Ｖref の設定によって入力トランジスタ３１２ｐ／３１２ｎのオフ状態の程度が制御され、貫通電流による電圧降下量が基準電位Ｖref の設定によって制御される。基準電位Ｖref が高い／低いほどオフ状態が深くオン抵抗が大きくなり、電源電圧Ｖdd／Ｖss１に対しての下降量／上昇量が少なくなる。
【０１５２】
したがって、基準電位Ｖref の設定によって、出力OUT の波形の電圧レベルを上下できる利点もある。ただし、基準電位Ｖref を用いた第１実施形態のレベル変換回路３００Ａｐ／３００Ａｎは、出力OUT の振幅が第２比較例よりも狭くなり、たとえばｐチャネルの場合の（Ｖdd−Ｖss）／４程度しか確保できない。また、基準電位Ｖref によって出力OUT の波形は上下にシフトするものの、入力トランジスタ３１２ｐ／３１２ｎのオン状態の程度に対する制御効果の方が強く作用するので、その出力振幅は、基準電位Ｖref を上げるほど／下げるほど狭く（小さく）なる。
【０１５３】
なお、ここでは、第３のトランジスタである入力トランジスタ３１２ｐ／３１２ｎに基準電位Ｖref を供給し、第４のトランジスタである入力トランジスタ３１４ｐ／３１４ｎにパルス信号inを供給して、入力トランジスタ３１２ｐ／３１２ｎのソースと第１のトランジスタである負荷トランジスタ３０２ｐ／３０２ｎとの接続点を出力ノードND３０２として、パルス信号inに対して同相の出力パルスを得るようにしているが、このことは必須ではない。入力トランジスタ３１４ｐ／３１４ｎに基準電位Ｖref を供給し、入力トランジスタ３１２ｐ／３１２ｎにパルス信号inを供給して、入力トランジスタ３１２ｐ／３１２ｎのソースと負荷トランジスタ３０２ｐ／３０２ｎとの接続点を出力ノードND３０２として、パルス信号inに対して逆相の出力パルスを得るようにしてもよい。
【０１５４】
また、ノードND３０４を出力ノードとして、入力トランジスタ３１２ｐ／３１２ｎのゲートに入力されるパルス信号inに対して同相の出力パルス、あるいは入力トランジスタ３１４ｐ／３１４ｎのゲートに入力されるパルス信号inに対して逆相の出力パルスを得ることも原理的には可能である。ただしこの場合、出力パルスの振幅レベルが狭くなる。
【０１５５】
＜カレントミラー型レベルシフタ：第２実施形態＞
図７〜図７Ｃは、本実施形態のレベル変換部１４０の第２実施形態を説明する図である。ここで、図７および図７Ａは回路構成を示し、図７Ｂおよび図７Ｃは動作を説明するタイミングチャートである。
【０１５６】
単一チャネルの側面では、第２実施形態のレベル変換回路３００Ｂｐは、ｐチャネルのＭＯＳトランジスタのみによって構成されたカレントミラー型レベルシフタであり、また第２実施形態のレベル変換回路３００Ｂｎは、ｎチャネルのＭＯＳトランジスタのみによって構成されたカレントミラー型レベルシフタである。
【０１５７】
基本的には図５や図５Ａに示した２相入力レベル変換回路と同様の構成を有しており、対応する部分には対応する参照符号を付して理解を容易にしている。異なる点は、第１実施形態と同様に入力トランジスタ３１２ｐ／３１２ｎのゲートに対して反転パルス信号ｘinに代えて固定の基準電位Ｖref を印加していることと、入力トランジスタ３１２ｐ／３１２ｎのゲートとドレインを共通に接続してダイオード接続としている点である。
【０１５８】
図７Ｂや図７Ｃに示すように、たとえば、パルス信号inがローレベル／ハイレベルになると、入力トランジスタ３１４ｐ／３１４ｎおよび負荷トランジスタ３１４ｐ／３１４ｎがオン状態、入力トランジスタ３１２ｐ／３１２ｎがオフ状態となり、パルス増幅された出力クロックが立ち上がる／立ち下がる。
【０１５９】
次にパルス信号inがハイレベル／ローレベルになると、入力トランジスタ３１４ｐ／３１４ｎおよび負荷トランジスタ３１４ｐ／３１４ｎがオフ状態なるとともに、基準電位Ｖref の印加された入力トランジスタ３１２ｐ／３１２ｎのオン動作により出力クロックが立ち下がる／立ち上がる。
【０１６０】
前記説明から理解されるように、第２実施形態のレベル変換回路３００Ｂｐ／３００Ｂｎは、トランジスタ３１４ｐ／３１４ｎに入力されるパルス信号inの論理（ローレベル／ハイレベル）が出力ノードND３０２では反転されて出力されるので、論理反転機能付きのレベルシフタとして機能する。
【０１６１】
このような動作を安定して行なうため、パルス信号inのピーク電位や入力トランジスタ３１２ｐ／３１２ｎの閾値電圧などに基き、基準電位Ｖref を適切に設定する。たとえば、パルス信号inのローレベルを基準電源Ｖssとしハイレベルを入力電位Ｖinとしたとき、その中間程度の電位（Ｖin−Ｖss）／２に設定する。
【０１６２】
第２実施形態のレベル変換回路３００Ｂｐ／３００Ｂｎにおいても、基準電位Ｖref を同様の構成の複数のカレントミラー型レベルシフタに対して共通で使うことができる。したがって、トータルで入力端子数を削減できる利点がある。加えて、基準電位Ｖref の設定によって出力OUT の波形の電圧レベルを上下できる利点もある。
【０１６３】
ただし、基準電位Ｖref を用いた第２実施形態のレベル変換回路３００Ｂｐ／３００Ｂｎは、第１実施形態と同様に、出力OUT の最大振幅が第２比較例よりも狭くなり、たとえばｐチャネルの場合の（Ｖdd−Ｖss）／４程度しか確保できない。また、基準電位Ｖref によって出力OUT の波形は上下にシフトするものの、その出力振幅は、基準電位Ｖref を上げるほど／下げるほど狭く（小さく）なる。
【０１６４】
また、第１および第２比較例並びに第１および第２実施形態で負荷側に採用しているカレントミラー回路（トランジスタ９０２ｐ／９０２ｎ，９０４ｐ／９０４ｎ，３０２ｐ／３０２ｎ，３０４ｐ／３０４ｎ）は、トランジスタの特性ばらつきに非常に弱い回路なので、特性がばらついた場合には、出力OUT の波形を保証できない難点もある。
【０１６５】
そこで、本実施形態のレベル変換部１４０においては、さらなる改善として、出力OUT の振幅が狭い、あるいはトランジスタの特性ばらつきに弱いなどの問題点を改善し得る仕組みを講じる。以下、具体的に説明する。
【０１６６】
＜カレントミラー型レベルシフタ：第３実施形態＞
図８〜図８Ｃは、レベル変換部１４０の第３実施形態を説明する図である。ここで、図８および図８Ａは回路構成を示し、図８Ｂおよび図８Ｃは動作を説明するタイミングチャートである。
【０１６７】
単一チャネルの側面では、第３実施形態のレベル変換回路３００Ｃｐは、ｐチャネルのＭＯＳトランジスタのみによって構成されたカレントミラー型レベルシフタであり、また第３実施形態のレベル変換回路３００Ｃｎは、ｎチャネルのＭＯＳトランジスタのみによって構成されたカレントミラー型レベルシフタである。
【０１６８】
基本的には図７や図７Ａに示した第２実施形態をベースとして変形を加えている。異なる点は、出力ノードND３０２を形成する入力トランジスタ３１２ｐ／３１２ｎのゲート−ソース間にブートストラップ用の容量素子３２２を追加している点と、入力トランジスタ３１２ｐ／３１２ｎのゲートに第５のトランジスタ３２４ｐ／３２４ｎを介在させている点である。
【０１６９】
具体的には、ブートストラップ用の容量素子３２２（容量値Ｃap）は、入力トランジスタ３１２ｐ／３１２ｎのゲートとソースとの間に接続されており、入力トランジスタ３１２ｐ／３１２ｎとともにブートストラップ回路３２０ｐ／３２０ｎを構成している。容量素子３２２は、入力トランジスタ３１２ｐ／３１２ｎのゲート容量を利用してもよいが、ブートストラップ機能の効果をより高めるべく、積極的に補完容量として追加するのがよい。
【０１７０】
第５のトランジスタ３２４ｐ／３２４ｎは、基準電位Ｖref の入力端と入力トランジスタ３１２ｐ／３１２ｎのゲートとの間に接続されており、ゲートにはパルス信号inが供給される。入力トランジスタ３１２ｐ／３１２ｎのゲートと容量素子３２２とトランジスタ３２４の接続点をノードND３１２と称する。
【０１７１】
ブートストラップ機能を安定して行なうためには、第５のトランジスタ３２４ｐ／３２４ｎのオン／オフ制御を確実にする必要がある。したがって、基準電位Ｖref の条件は、ゲート電位をＶｇ、ソース電位をＶｓ、閾値電圧をＶth_324p ／Ｖth_324n としたとき、下記の通りとなる。
【０１７２】
先ず、ｐチャネルの場合は、トランジスタ３２４ｐのオン条件は、Ｖｇ＜Ｖｓ−｜Ｖth_324p ｜で、Ｖｇ＝Ｖss，Ｖｓ＝Ｖref であるから、（Ｖｓ−Ｖｇ）＝（Ｖref −Ｖss）＝ΔＶａ＞｜Ｖth_324p ｜となる。トランジスタ３２４ｐのオフ条件は、Ｖｇ＞Ｖｓ−｜Ｖth_324p ｜で、Ｖｇ＝Ｖin，Ｖｓ＝Ｖref であるから、Ｖin＞Ｖref−｜Ｖth_324p ｜で、Ｖref＜Ｖin＋｜Ｖth_324p ｜となる。
【０１７３】
一方、ｎチャネルの場合は、トランジスタ３２４ｎのオン条件は、Ｖｇ＞Ｖｓ＋｜Ｖth_324n ｜で、Ｖｇ＝Ｖin，Ｖｓ＝Ｖref であるから、Ｖin＞Ｖref ＋｜Ｖth_324n ｜で、（Ｖin−Ｖref）＝ΔＶａ＞｜Ｖth_324n ｜となる。トランジスタ３２４ｎのオフ条件は、Ｖｇ＜Ｖｓ＋｜Ｖth_324n ｜で、Ｖｇ＝Ｖss，Ｖｓ＝Ｖref であるから、Ｖss＜Ｖref ＋｜Ｖth_324n ｜で、Ｖref＞Ｖss−｜Ｖth_324n ｜となる。
【０１７４】
図８Ｂや図８Ｃに示すように、たとえば、パルス信号inがローレベル／ハイレベルになると、トランジスタ３２４ｐ／３２４ｎ、入力トランジスタ３１４ｐ／３１４ｎ、および負荷トランジスタ３１４ｐ／３１４ｎがオン状態となる。
【０１７５】
このとき、トランジスタ３２４ｐ／３２４ｎがオン状態であるからノードND３１２の電位が基準電位Ｖref と同じになり、事実上、第２実施形態のときと同じ状態となる。よって、入力トランジスタ３１２ｐ／３１２ｎがオフ状態となり、パルス増幅された出力クロックが立ち上がる／立ち下がる。
【０１７６】
次にパルス信号inがハイレベル／ローレベルになると、トランジスタ３２４ｐ／３２４ｎ、入力トランジスタ３１４ｐ／３１４ｎ、および負荷トランジスタ３１４ｐ／３１４ｎがオフ状態なる。このとき、出力ノードND３０２（出力OUT ）の電位変化に伴い、トランジスタ３１２のゲート容量と補完容量３２２を介した容量カップリングによってノードND３１２の電位が基準電圧Ｖssよりも下がる／入力電位Ｖinよりも上がる（ノードND３１２がブートストラップする）。
【０１７７】
この降下量／上昇量がトランジスタ３１２ｐ／３１２ｎの閾値電圧Ｖth_312p ／Ｖth_312n に対して十分に大きければ、入力トランジスタ３１２ｐ／３１２ｎが完全にオン状態となる。その結果、パルス信号inがハイレベル／ローレベル時の出力ノードND３０２（出力OUT ）の電位レベルとして、基準電位Ｖref を出力することができる。入力トランジスタ３１２ｐ／３１２ｎの閾値電圧Ｖthや移動度μなどのトランジスタ特性のばらつきの影響を受けることなく、出力信号レベルとして基準電位Ｖref を取り出すことができる。
【０１７８】
一方、パルス信号inがローレベル／ハイレベル時には、第２実施形態と同様で、出力ノードND３０２を形成するトランジスタ３０２ｐ／３０２ｎと入力トランジスタ３１２ｐ／３１２ｎに貫通電流があるため、パルス信号inがローレベル／ハイレベル時の出力ノードND３０２（出力OUT ）の電位レベルは、電源電圧Ｖddよりも少し低下する／電源電圧Ｖss１よりも少し上昇するので、完全な最大振幅（Ｖdd−Ｖss）／｜Ｖss１−Ｖin｜を出力できないが、最大振幅の９０％以上の振幅を確保できる。
【０１７９】
換言すれば、ノードND３１２を設け、容量素子３２２によるブートストラップ動作を利用して、入力トランジスタ３１２ｐ／３１２ｎの抵抗値制御（オン／オフ制御）をしっかりとできるようにすることで、出力OUT の振幅を（Ｖdd−Ｖref ）／｜Ｖss１−Ｖref ｜程度にすることができる。
【０１８０】
なお、単独トランジスタ構成のカレントミラー型レベルシフタを採用しつつ、出力ノードND３０２においてブートストラップ動作を行なうようにすると言う点においては、第２比較例や第１実施形態をベースとして同様の変形を加えることも考えられる。
【０１８１】
しかしながらこれらの場合、入力トランジスタ３１２ｐ／３１２ｎのドレインには基準電位Ｖref ではなくパルス信号inが供給されるので、パルス信号inがハイレベル／ローレベル時の出力ノードND３０２（出力OUT ）の電位レベルは、基準電位Ｖref ではなく、パルス信号inのハイレベル（Ｖin）／ローレベル（Ｖss）となってしまい、第２比較例や第１実施形態よりも出力振幅が増大するものの、最大振幅（Ｖdd−Ｖss）／｜Ｖss１−Ｖin｜の９０％以上の振幅を確保することはできない。
【０１８２】
また、このような観点に立てば、単独トランジスタ構成のカレントミラー型レベルシフタを採用しつつ、入力トランジスタ３１２ｐ／３１２ｎのドレインに基準電位Ｖref を供給する構成を採り、出力ノードND３０２においてブートストラップ動作を行なうようにする構成とすることでも、本実施形態で達成しようとする出力振幅の増大を実現できる。具体的には、第１実施形態のレベル変換回路３００Ｃｐ／３００Ｃｎをベースに、入力トランジスタ３１４ｐ／３１４ｎのドレインをたとえば基準電源Ｖssに接続するようなものであってもよい。
【０１８３】
＜カレントミラー型レベルシフタ：第４実施形態＞
図９〜図９Ｃは、レベル変換部１４０の第４実施形態を説明する図である。ここで、図９および図９Ａは回路構成を示し、図９Ｂおよび図９Ｃは動作を説明するタイミングチャートである。
【０１８４】
単一チャネルの側面では、第４実施形態のレベル変換回路３００Ｄｐは、ｐチャネルのＭＯＳトランジスタのみによって構成されたカレントミラー型レベルシフタであり、また第２実施形態のレベル変換回路３００Ｄｎは、ｎチャネルのＭＯＳトランジスタのみによって構成されたカレントミラー型レベルシフタである。
【０１８５】
第４実施形態のレベル変換回路３００Ｄｐ／３００Ｄｎは、第３実施形態のレベル変換回路３００Ｃｐ／３００Ｃｎをベースに、入力トランジスタ３１２ｐ／３１２ｎのドレインを基準電位Ｖref ではなく、基準電位Ｖref を生成する電源回路とは別の電源回路（図示せず）で生成される調整電位Ｖｌ／Ｖｈに接続するように変形している点に特徴を有する。
【０１８６】
図９Ｂや図９Ｃに示すように、その動作は、基本的には図８Ｂや図８Ｃに示した第３実施形態の場合と同様であるが、入力トランジスタ３１２ｐ／３１２ｎのドレインを調整電位Ｖｌ／Ｖｈに接続しているので、パルス信号inがハイレベル／ローレベル時の出力ノードND３０２（出力OUT ）の電位レベルは、基準電位Ｖref ではなく調整電位Ｖｌ／Ｖｈとなる。
【０１８７】
調整電位Ｖｌ／Ｖｈを制御することで出力OUT の振幅（出力OUT のローレベル／ハイレベル）を調整できる利点がある。実際には、出力OUT の最大振幅を電源電圧幅（Ｖdd−Ｖss ）／｜Ｖss１−Ｖss ｜にすることが理想であることを考えると、調整電位Ｖｌ／Ｖｈ＝基準電源Ｖssとして駆動する場合が多いと考えられる。
【０１８８】
＜カレントミラー型レベルシフタ：第５実施形態＞
図１０〜図１０Ｃは、レベル変換部１４０の第５実施形態を説明する図である。ここで、図１０および図１０Ａは回路構成を示し、図１０Ｂおよび図１０Ｃは動作を説明するタイミングチャートである。
【０１８９】
単一チャネルの側面では、第５実施形態のレベル変換回路３００Ｅｐは、ｐチャネルのＭＯＳトランジスタのみによって構成されたカレントミラー型レベルシフタであり、また第５実施形態のレベル変換回路３００Ｅｎは、ｎチャネルのＭＯＳトランジスタのみによって構成されたカレントミラー型レベルシフタである。
【０１９０】
第５実施形態のレベル変換回路３００Ｅｐ／３００Ｅｎは、第３実施形態のレベル変換回路３００Ｃｐ／３００Ｃｎをベースに、入力トランジスタ３１２ｐ／３１２ｎ，３１４ｐ／３１４ｎのドレインを基準電位Ｖref ではなく、基準電位Ｖref を生成する電源回路とは別の電源回路（図示せず）で生成される調整電位Ｖｌ／Ｖｈに接続するように変形している点に特徴を有する。換言すれば、第４実施形態の構成をベースに、入力トランジスタ３１４ｐ／３１４ｎのドレインも調整電位Ｖｌ／Ｖｈとするように変形している。
【０１９１】
図１０Ｂや図１０Ｃに示すように、その動作は、基本的には図９Ｂや図９Ｃに示した第４実施形態の場合と同様である。第４実施形態の構成をベースに、入力トランジスタ３１４ｐ／３１４ｎのドレインも調整電位Ｖｌ／Ｖｈとするように変形しても、出力ノードND３０２（出力OUT ）の電位レベルには影響を及ぼさないからである。第５実施形態でも、調整電位Ｖｌ／Ｖｈを制御することで出力OUT の振幅（出力OUT のローレベル／ハイレベル）を調整できる利点がある。
【０１９２】
ここで第４実施形態と第５実施形態の構成を比べた場合、第５実施形態の方が左右のバランスがとれた回路構成となっているので、高速動作に適したものとなると考えられる。
【０１９３】
以上説明したように、第３〜第５実施形態のレベル変換部１４０の構成では、単独トランジスタ構成のカレントミラー型レベルシフタを採用しつつ、出力ノードND３０２においてブートストラップ動作を行なうように容量素子３２２とトランジスタ３２４ｐ／３２４ｎを設けた回路構成とした。これにより、ブートストラップ動作が働くことで、出力ノードND３０２における出力振幅を従前よりも増大させることができるようになった。特に、出力ノードND３０２側の入力トランジスタ３１２ｐ／３１２ｎのドレインに基準電位Ｖref を供給する回路に適用することで、最大振幅（Ｖdd−Ｖss）／｜Ｖss１−Ｖin｜の９０％以上、あるいは（Ｖdd−Ｖref ）／｜Ｖss１−Ｖref ｜程度の振幅を確保できる。
【０１９４】
また、全体としての入力端子数を削減するべく出力ノードND３０２側の入力トランジスタ３１２ｐ／３１２ｎのゲート側に基準電位Ｖref を供給する回路を採用しつつ、その出力ノードND３０２側の入力トランジスタ３１２ｐ／３１２ｎのドレインに基準電位Ｖref とは別の調整電位Ｖｌ／Ｖｈを供給するようにすれば、出力のローレベル／ハイレベルをを調整できるようになり、その設定次第では（調整電位Ｖｌ＜基準電位Ｖref ／調整電位Ｖｌ＞基準電位Ｖref ）、さらに出力振幅を広げることができる。
【０１９５】
＜＜バッファ部について＞＞
前述の説明から理解されるように、第２比較例並びに第１および第２実施形態の各カレントミラー型レベルシフタでは、出力パルスとして最大振幅を得ることができない。そのため、その後段に最大振幅を実現するためのバッファ回路が必要となってくる。しかも、貫通電流によるロス分があり消費電力の増加へと繋がってしまう。
【０１９６】
また、第３〜第５実施形態の各カレントミラー型レベルシフタでは、第２比較例並びに第１および第２実施形態のものよりも出力パルスの振幅を増大でき、たとえば最大振幅に近いレベル（９０％程度）まで増大できるが、依然として、貫通電流によるロス分があり消費電力の増加へと繋がってしまう。
【０１９７】
レベルシフタ単独で大きな負荷を駆動するべくバッファ能力を上げるために、出力ノードND３０２を形成するトランジスタ３０２ｐ／３０２ｎやトランジスタ３１２ｐ／３１２ｎのサイズを大きくすると、貫通電流が増加し、消費電力の増大へと繋がってしまう。
【０１９８】
このように、貫通電流を許容するレベルシフタでは、出力トランジスタサイズを大きくすると貫通電流量が増えるので、別途、貫通電流の生じない、もしくは貫通電流量が極めて少ない相補型のバッファ回路をその後段に配置した方がよいと考えられる。
【０１９９】
この点は、たとえば特開２００５−１２３８６４号公報に記載のように、最大振幅近くまでレベルシフトできるものでも同様である。たとえば、最大振幅で出力が取り出せるが、出力バッファを強化するためにトランジスタサイズの増大を図ると、クロックＣＫ端子への貫通電流が増加してしまう。
【０２００】
また、第３〜第５実施形態の各カレントミラー型レベルシフタや特開２００５−１２３８６４号公報に記載のような最大振幅近くまでレベルシフトできるものでも、大きな負荷を駆動するためにはバッファ回路が必要となってくる。
【０２０１】
これらを踏まえると、レベル変換部１４０、論理反転部１５０、バッファ部１６０の全体構成を考えたとき、最大振幅を採ることができ、また最終段バッファの駆動能力が高く（トランジスタサイズ大きい）、かつ貫通電流量が少なく消費電力の低い回路の開発が求められる。
【０２０２】
レベル変換部１４０、論理反転部１５０、バッファ部１６０の全体構成を考えたとき、レベル変換部１４０や論理反転部１５０では、駆動能力を低くして貫通電流によるロスを許容しつつ（もちろん貫通電流がないのが最善である）、最終段バッファにおいては、駆動能力が高く、また、パルス出力の振幅が貫通電流が流れることによる電圧降下分だけ狭くなるとともに消費電力が大きくなるという問題を解決し得る構成が必要となると考えられる。
【０２０３】
なお、インタフェース部１３０（垂直ＩＦ部１３３、水平ＩＦ部１３６）は、パルス信号の入力振幅や回路構成次第では、レベルシフト（レベル変換）機能、論理反転機能、バッファ機能の少なくとも１つを有すればよいし、また１つの回路が複数の機能を持つように構成することもできる。ただし、外部回路と各駆動部１０３，１０６とのインタフェースをとる機能に着目したときには、最低でも、大きな負荷となる各駆動部１０３，１０６を十分に駆動できるだけの大きな駆動能力を持つことが必要である。そのとき、貫通電流がなく最大振幅で駆動できるようにすることが肝要となる。
【０２０４】
また、パルス信号の入力振幅が最大振幅に対して不足する場合にはレベル変換機能が必要になり、またパルス信号の入力論理と各駆動部１０３，１０６の入力論理とが同一であるか否かで論理反転機能の有無を調整すればよい。回路構成次第では、たとえば論理反転機能をレベル変換部１４０で兼用する構成とすることもできるし、レベル変換機能を論理反転部１５０で兼用する構成とすることもできるし、レベル変換機能や論理反転機能をバッファ部１６０で兼用する構成とすることもできる。
【０２０５】
以下、インタフェース部１３０において、大きな負荷となる各駆動部１０３，１０６を十分に駆動できるだけの大きな駆動能力を持ち、また、貫通電流がなく最大振幅で駆動できるようにする仕組みについて説明する。
【０２０６】
＜ブートストラップ型インバータ：第１実施形態＞
図１１〜図１１Ｃは、論理反転部１５０の第１実施形態を説明する図である。ここで、図１１および図１１Ａは回路構成を示し、図１１Ｂおよび図１１Ｃは動作を説明するタイミングチャートである。
【０２０７】
第１実施形態の論理反転部１５０は、ブートストラップ型のインバータ回路を採用している点に特徴を有する。ブートストラップ型インバータ回路は、閾値電圧Ｖthに起因する不具合を解消し、入力パルスがハイレベル／ローレベルのときの出力パルスのレベルを基準電源Ｖss／電源電位Ｖddにすることを可能にしたものである。
【０２０８】
ここで、単一チャネルの側面では、第１実施形態のインバータ回路４００Ａｐは、ｐチャネルのＭＯＳトランジスタのみによって構成されたブートストラップ型インバータ回路であり、また第１実施形態のインバータ回路４００Ａｎは、ｎチャネルのＭＯＳトランジスタのみによって構成されたブートストラップ型インバータ回路である。図１１に示すｐチャネルに対応したインバータ回路４００Ａｐと図１１Ａに示すｎチャネルに対応したインバータ回路４００Ａｎとの相違は、回路理論上の「双対の理」を適用して考えればよい。チャネルの相違に合わせて、オン時の入力パルスの電位や電源電圧の大小関係を逆転させるなど、双対の理に従った変更を加えている。
【０２０９】
図１１や図１１Ａに示すように、インバータ回路４００Ａｐ／４００Ａｎは、第１のトランジスタ４０２ｐ／４０２ｎと第２のトランジスタ４０４ｐ／４０４ｎの縦続回路を正電源Ｖddと基準電源Ｖssとの間に有する。第１のトランジスタ４０２ｐ／４０２ｎは、ソースが正電源Ｖdd／基準電源Ｖssに接続されており、ゲートにパルス信号INが供給される。第２のトランジスタ４０４ｐ／４０４ｎは、ソースがトランジスタ４０２ｐ／４０２ｎのドレインと接続され、ドレインが基準電源Ｖss／正電源Ｖddに接続されている。トランジスタ４０２ｐ／４０２ｎとトランジスタ４０４ｐ／４０４ｎの接続点を出力ノードND４０２として出力OUT が得られるようになっている。
【０２１０】
また、インバータ回路４００Ａｐ／４００Ａｎは、第３のトランジスタ４１２ｐ／４１２ｎとブートストラップ用の容量素子４１４を有する。トランジスタ４１２ｐ／４１２ｎは、ゲートとドレインを共通に接続してダイオード接続としている。そのゲートとドレインは基準電源Ｖss／正電源Ｖddに共通に接続され、ソースはトランジスタ４０４ｐ／４０４ｎのゲートに接続されている。その接続点をノードND４０４と称する。
【０２１１】
ブートストラップ用の容量素子４１４（容量値Ｃap）は、トランジスタ４０４ｐ／４０４ｎのゲート（ノードND４０４）とソースとの間に接続されており、トランジスタ４０４ｐ／４０４ｎとともにブートストラップ回路４１０ｐ／４１０ｎを構成している。容量素子４１４は、トランジスタ４０４ｐ／４０４ｎのゲートとソースとの間に形成される寄生容量を利用してもよいが、ブートストラップ機能の効果をより高めるべく、積極的に補完容量として追加するのがよい。
【０２１２】
ブートストラップ回路４１０におけるブートストラップ機能は、レベル変換部１４０に適用する各レベル変換回路３００（３００Ｃ、３００Ｄ，３００Ｅ）で使用したブートストラップ回路３２０と同様に考えればよい。
【０２１３】
たとえば、入力されるパルス信号INとしては、図１１Ｂ（１）や図１１Ｃ（１）に示すように最大振幅の場合でもよいし、図１１Ｂ（２）や図１１Ｃ（２）に示すように、比較的低振幅、すなわちハイレベル時に電源電圧Ｖdd寄り／ローレベル時に基準電圧Ｖss寄りの何れであってもよい。
【０２１４】
パルス信号INを比較的低振幅とする場合、トランジスタ４０２ｐ／４０２ｎのオン／オフ制御を確実にする必要がある。したがって、ローレベル電位とハイレベル電位の条件は、ゲート電位をＶｇ、ソース電位をＶｓ、閾値電圧をＶth_402p ／Ｖth_402n としたとき、下記の通りとなる。
【０２１５】
先ず、ｐチャネルの場合は、トランジスタ４０２ｐのオン条件は、Ｖｇ＜Ｖｓ−｜Ｖth_402p ｜で、Ｖｇ＝IN_Low，Ｖｓ＝Ｖddであるから、IN_Low＜Ｖdd−｜Ｖth_402p ｜で、（Ｖdd−IN_low）＝ΔＶｂ＞｜Ｖth_402p ｜となる。トランジスタ４０２ｐのオフ条件は、Ｖｇ＞Ｖｓ−｜Ｖth_402p ｜で、Ｖｇ＝IN_High ，Ｖｓ＝Ｖddであるから、IN_High ＞Ｖdd−｜Ｖth_402p ｜で、（Ｖdd−IN_High ）＝ΔＶｃ＜｜Ｖth_402p ｜となる。
【０２１６】
一方、ｎチャネルの場合は、トランジスタ４０２ｎのオン条件は、Ｖｇ＞Ｖｓ＋｜Ｖth_402n ｜で、Ｖｇ＝IN_High ，Ｖｓ＝Ｖssであるから、IN_High ＞Ｖss＋｜Ｖth_402n ｜で、（IN_High−Ｖss）＝ΔＶｂ＞｜Ｖth_402n ｜となる。トランジスタ４０２ｎのオフ条件は、Ｖｇ＜Ｖｓ＋｜Ｖth_402n ｜で、Ｖｇ＝IN_Low，Ｖｓ＝Ｖssであるから、IN_Low＜Ｖss＋｜Ｖth_402n ｜で、（IN_Low−Ｖss）＝ΔＶｃ＜｜Ｖth_402n ｜となる。
【０２１７】
何れの場合も、第１のトランジスタであるトランジスタ４０２ｐ／４０２ｎのゲートに入力されるパルス信号INは、第１電源である正電源Ｖdd／基準電源Ｖssに対して  トランジスタ４０２ｐ／４０２ｎの閾値電圧Ｖthの分だけ差を持った電圧レベルを挟んでトランジスタ４０２ｐ／４０２ｎをオン／オフ可能なようにローレベルとハイレベルを有するものとする。端的には、トランジスタ４０２ｐ／４０２ｎの閾値電圧Ｖthを中心としてローレベルとハイレベルが存在するパルス信号INを供給すればよいことになる。
【０２１８】
ここで、図１１Ｂや図１１Ｃに示すように、出力ノードND４０２の出力OUT の電圧レベルの低下に伴い、基準電源Ｖssよりも閾値電圧Ｖth_412p 分だけ高かった／電源電圧Ｖddよりも閾値電圧Ｖth_412n 分だけ低かったノードND４０４の電位が容量素子４１４による容量結合によって基準電源Ｖssよりも下がる／電源電圧Ｖddよりも上がる（出力ノードND４０２がブートストラップする）。この基準電源Ｖssに対しての降下量ΔＶａ／電源電圧Ｖddに対しての上昇量ΔＶａがトランジスタ４０４ｐ／４０４ｎの閾値電圧Ｖth_404p ／Ｖth_404n に対して十分に大きければ（ΔＶａ＞｜Ｖth_404p ｜，｜Ｖth_404n ｜）、トランジスタ４０４ｐ／４０４ｎが完全にオン状態となる。これにより、パルス信号INがハイレベル時／ローレベル時の出力OUT のレベルとして基準電圧Ｖss／電源電圧Ｖddを出力することができる。
【０２１９】
一方、パルス信号INがローレベル時／ハイレベル時には、原理的には、トランジスタ４０２ｐ／４０２ｎがオン状態になり、出力OUT のレベルとして電源電圧Ｖdd／基準電圧Ｖssが得られる筈である。
【０２２０】
しかしながら、トランジスタ４１２ｐ／４１２ｎがダイオード接続となっていることにより、ノードND４０４の電位が“基準電圧Ｖss＋閾値電圧Ｖth_412p ”／“電源電圧Ｖdd−閾値電圧Ｖth_412n ”で抑えられ、ゲート電圧を電源電圧Ｖdd／基準電圧Ｖssまで達せさせることができないため、トランジスタ４０４ｐ／４０４ｎが完全にオフ状態になり得ない。したがって、トランジスタ４０２ｐ／４０２ｎとトランジスタ４０４ｐ／４０４ｎに常に貫通電流が流れることになるため、この貫通電流による電圧降下ΔＶによって、出力OUT の電圧レベルが引き下げられる／引き上げられる。最大振幅に近い論理反転された波形が得られるものの、最大振幅が得られない。また、貫通電流が流れる現象によって消費電力が大きくなる。
【０２２１】
なお、前記説明から理解されるように、第１実施形態のインバータ回路４００Ａｐ／４００Ａｎは、トランジスタ４０２ｐ／４０２ｎに入力されるパルス信号INの論理（ローレベル／ハイレベル）が出力ノードND４０２では反転されて出力されるとともに、図１１Ｂ（２）や図１１Ｃ（２）から理解されるように、比較的低振幅のパルスを比較的高振幅のパルスに変換して出力することもできるので、レベルシフト（電圧振幅変換）機能付きのインバータとして機能する。
【０２２２】
＜ブートストラップ型インバータ：第２実施形態＞
図１２〜図１２Ｃは、論理反転部１５０の第２実施形態を説明する図である。ここで、図１２および図１２Ａは回路構成を示し、図１２Ｂおよび図１２Ｃは動作を説明するタイミングチャートである。
【０２２３】
第２実施形態の論理反転部１５０は、第１実施形態と同様に、ブートストラップ型のインバータ回路を採用している点に特徴を有する。単一チャネルの側面では、第２実施形態のインバータ回路４００Ｂｐは、ｐチャネルのＭＯＳトランジスタのみによって構成されたブートストラップ型インバータ回路であり、また第２実施形態のインバータ回路４００Ｂｎは、ｎチャネルのＭＯＳトランジスタのみによって構成されたブートストラップ型インバータ回路である。
【０２２４】
図１２や図１２Ａに示すように、第２実施形態のインバータ回路４００Ｂｐ／４００Ｂｎは、第１実施形態のインバータ回路４００Ａｐ／４００Ａｎの入力側にトランジスタ４２２ｐ／４２２ｎとダイオード接続されたトランジスタ４１２ｐ／４１２ｎで構成されるインバータ４２０ｐ／４２０ｎを追加した構成をなしている。トランジスタ４２２ｐ／４２２ｎとダイオード接続されたトランジスタ４１２ｐ／４１２ｎで構成されるインバータ４２０ｐ／４２０ｎを入力段に設けることで、最大振幅を保証する貫通電流対策を行なう点に特徴を有する。
【０２２５】
このため、新たに追加した第４のトランジスタ４２２ｐ／４２２ｎは、ソースが正電源Ｖdd／基準電源Ｖssに接続され、ドレインがノードND４０４に接続され、ゲートは第１のトランジスタ４０２ｎ／４０２ｎのゲートと共通に接続されパルス信号INが供給される。
【０２２６】
パルス信号INは、トランジスタ４２２ｐ／４２２ｎとトランジスタ４１２ｐ／４１２ｎで構成されるインバータ４２０ｐ／４２０ｎにより論理反転されてトランジスタ４０４ｐ／４０４ｎのゲートに供給される。トランジスタ４０２ｐ／４０２ｎのゲートとトランジスタ４０４ｐ／４０４ｎのゲートに、相補関係を持つパルス信号が供給されることになるので、基本的には、何れか一方のみがオン状態となり両者が同時にオン状態となることはない。
【０２２７】
このため、出力ノードND４０２を形成するトランジスタ４０２ｐ／４０２ｎとトランジスタ４０４ｐ／４０４ｎ（出力段と称する）では、最大振幅が保証されるし、貫通電流も生じないので低消費電力化を図ることができる。ここで、「基本的には」と称したのは、インバータ４２０ｐ／４２０ｎによる遅延時間を加味したときには、その遅延時間の期間で両者が同時にオン状態となることでの貫通電流が生じることを考慮したものである。
【０２２８】
第１実施形態の論理反転部１５０における入力条件から推測されるように、先ず、トランジスタ４０２ｐ／４０２ｎの閾値電圧Ｖthやトランジスタ４２２ｐ／４２２ｎの閾値電圧Ｖthを中心としてローレベルとハイレベルが存在するパルス信号INを供給すればよいことになる。式で示すと、トランジスタ４０２ｐ，４２２Ｐのオン条件はΔＶｂ＞｜Ｖth_402p ｜，｜Ｖth_422p ｜となり、トランジスタ４０２ｐ，４２２Ｐのオフ条件はΔＶｃ＜｜Ｖth_402p ｜，｜Ｖth_422p ｜となる。トランジスタ４０２ｎ，４２２ｎのオン条件は、ΔＶｂ＞｜Ｖth_402n ｜，｜Ｖth_422n ｜となり、トランジスタ４０２ｎ，４２２ｎのオフ条件はΔＶｃ＜｜Ｖth_402n ｜，｜Ｖth_422n ｜となる。
【０２２９】
何れの場合も、第１のトランジスタであるトランジスタ４０２ｐ／４０２ｎおよび第４のトランジスタであるトランジスタ４２２ｐ／４２２ｎのゲートに入力されるパルス信号INは、第１電源である正電源Ｖdd／基準電源Ｖssに対して  トランジスタ４０２ｐ／４０２ｎ，４２２ｐ／４２２ｎの閾値電圧Ｖthの分だけ差を持った電圧レベルを挟んでトランジスタ４０２ｐ／４０２ｎ，４２２ｐ／４２２ｎをオン／オフ可能なようにローレベルとハイレベルを有するものとする。端的には、トランジスタ４０２ｐ／４０２ｎ，４２２ｐ／４２２ｎの閾値電圧Ｖthを中心としてローレベルとハイレベルが存在するパルス信号INを供給すればよいことになる。
【０２３０】
図１２Ｂや図１２Ｃに示すように、たとえば、パルス信号INがローレベル／ハイレベルになると、トランジスタ４０２ｐ／４０２ｎおよびトランジスタ４２２ｐ／４２２ｎがオン状態となり、ノードND４０４および出力ノードND４０２がハイレベルになる。
【０２３１】
このときのノードND４０４の電位Ｖ_ND402onが、トランジスタ４０４ｐ／４０４ｎを十分にオフさせることのできるものであれば、つまりそれだけ十分にトランジスタ４２２ｐ／４２２ｎがオンしていれば、出力ノードND４０２の電位は電源電圧Ｖdd／基準電圧Ｖssになる。そのためのオフ条件は、ｐチャネルの場合は、Ｖｇ＞Ｖｓ−｜Ｖth_404p ｜で、Ｖｇ＝Ｖ_ND402on，Ｖｓ＝Ｖddであるから、Ｖ_ND402on＞Ｖdd−｜Ｖth_402p ｜で、Ｖdd−Ｖ_ND402on＝ΔＶｄ＜｜Ｖth_404p ｜となる。ｎチャネルの場合は、Ｖｇ＜Ｖｓ＋｜Ｖth_404n ｜で、Ｖｇ＝Ｖ_ND402on，Ｖｓ＝Ｖssであるから、Ｖ_ND402on＜Ｖss＋｜Ｖth_404n ｜で、Ｖ_ND402on−Ｖss＝ΔＶｄ＜｜Ｖth_404n ｜となる。
【０２３２】
次に、パルス信号INがハイレベル／ローレベルになると、トランジスタ４０２ｐ／４０２ｎおよびトランジスタ４２２ｐ／４２２ｎがオフ状態となり、ノードND４０４および出力ノードND４０２がローレベルになる。この出力ノードND４０２の出力OUT の電圧レベルの低下に伴い、直前までオン状態のノードND４０４の電位Ｖ_ND402onが容量素子４１４による容量結合によって下がる／上がる（出力ノードND４０２がブートストラップする）。このときの基準電源Ｖssに対しての降下量ΔＶａ／電源電圧Ｖddに対しての上昇量ΔＶａがトランジスタ４０４ｐ／４０４ｎの閾値電圧Ｖth_404p ／Ｖth_404n に対して十分に大きければ、トランジスタ４０４ｐ／４０４ｎが完全にオン状態となる。これにより、パルス信号INがハイレベル時／ローレベル時の出力OUT のレベルとして基準電圧Ｖss／電源電圧Ｖddを出力することができる。
【０２３３】
前記説明から理解されるように、第２実施形態のインバータ回路４００Ｂｐ／４００Ｂｎは、トランジスタ４０２ｐ／４０２ｎ，４２２ｐ／４２２ｎに入力されるパルス信号INの論理（ローレベル／ハイレベル）が出力ノードND４０２では反転されかつ最大振幅（電源電圧幅Ｖdd−Ｖss）で出力されるとともに、図１２Ｂ（２）や図１２Ｃ（２）から理解されるように、比較的低振幅のパルスを比較的高振幅（特に最大振幅）のパルスに変換して出力することもできるので、最大振幅を保証できるレベルシフト（電圧振幅変換）機能付きのインバータとして機能する。
【０２３４】
パルス信号INがローレベル／ハイレベル時にはトランジスタ４０４ｐ／４０４ｎを完全にオフ状態とすることができるので、出力ノードND４０２を形成するトランジスタ４０２ｐ／４０２ｎとトランジスタ４０４ｐ／４０４ｎ（出力段）には貫通電流が流れず低消費電力化を図ることができる。
【０２３５】
第２実施形態のインバータ回路４００Ｂｐ／４００ｎは、入力段にインバータ４２０ｐ／４２０ｎを設けて出力段に相補関係を持つパルス信号を供給して出力段の相補動作を可能とする構成とすることで、出力段における貫通電流による電圧降下（ロス）を小さくし、低消費電力化を図っているのである。
【０２３６】
なお、最大振幅を保証する貫通電流対策を行なったインバータとしてはこの第２実施形態のインバータ回路４００Ｂｐ／４００Ｂｎに限らず、たとえば特開２００５−１４３０６８号公報に記載のものもある。ただし、同公報に記載の仕組みでは、パルス信号IN以外に、制御用のパルスが必要となる難点がある。
【０２３７】
＜バッファ機能との関係について＞
図１３〜図１３Ｂは、レベル変換部１４０と論理反転部１５０との組合せにおけるバッファ機能について説明する図である。図１３はｐチャネルよる構成例であり、図１３Ａはｎチャネルよる構成例である。図１３Ｂは、図１３において、レベル変換部１４０に第２比較例（あるいは第１実施形態）のカレントミラー型レベルシフタを用いた場合の動作例を示すタイミングチャートである。
【０２３８】
レベル変換部１４０に、たとえばカレントミラー型レベルシフタ（第２比較例〜第２実施形態、あるいは第１〜第３実施形態）を用いるなど最大振幅での出力ができないものを使用したときには、論理反転部１５０にて、レベル変換部１４０の出力振幅を補う構成にすることが考えられる。
【０２３９】
このような構成は、出力として最大振幅をとれるという点で、特開２００５−１２３８６４号公報に記載の仕組みと同等の性能を有すると考えられる。
【０２４０】
ただし、論理反転部１５０にてレベル変換部１４０の出力振幅を補う構成にするとはいっても、論理反転部１５０に何を使用するかで、最大振幅の保証度合いが異なる。たとえば、論理反転部１５０に第１実施形態のインバータ回路４００Ａｐ／４００Ａｎを使用したときには、前述の説明から理解されるように、厳密には貫通電流によるロスがあり最大振幅での出力ができない。
【０２４１】
したがって、論理反転部１５０には、第２実施形態のインバータ回路４００Ｂｐ／４００Ｂｎや特開２００５−１４３０６８号公報に記載のもののように、最大振幅を保証するタイプのものを使用することが望まれる。よって、図１３／図１３Ａにおいて、第２比較例あるいは第１〜第５実施形態のカレントミラー型レベルシフタと、図１２／図１２Ａに示す第２実施形態のインバータ回路４００Ｂｐ／４００Ｂｎを用いて構成することで、最大振幅の出力が取り出せるようになる。
【０２４２】
ただし、第２実施形態のインバータ回路４００Ｂｐ／４００Ｂｎの場合、パルス信号INがローレベル／ハイレベル時には、出力段での貫通電流がないものの、その出力段を駆動するためのトランジスタ４２２ｐ／４２２ｎとトランジスタ４１２ｐ／４１２ｎ（入力段と称する）とに貫通電流が流れ、ノードND４０４にΔＶｄ分の電圧降下が生じるので、バッファ能力アップを考えた場合、消費電力がアップしてしまう。
【０２４３】
そこで、本実施形態では、インタフェース部１３０として、レベルシフト機能や論理反転機能だけでなく、バッファ能力をも加味し、貫通電流が殆どなく低消費電力化を図ることができるとともに、大きな負荷に接続される出力ノードにおいて最大振幅で駆動できる回路構成を採る。
【０２４４】
そのポイントは、上下の電源間に縦続接続された２つの単一チャネルのトランジスタを用いて大きな負荷と接続される最終段の出力バッファを構成し、互いに逆相の相補関係を持つ２つのパルス信号でその出力バッファを駆動することで、何れか一方がオン時には他方がより確実にオフするように駆動することである。加えて、ブートストラップ機能を利用する、あるいは２電源化を図ることで、出力バッファを構成する一方（第２や第３電源側）のトランジスタが完全にオンするようにする。
【０２４５】
双方がともにオンになることを極力避けることで、出力バッファの各トランジスタには貫通電流が殆ど流れないため、消費電力を低減できる。ブートストラップ機能や２電源化により出力バッファを構成する一方（第２や第３電源側）のトランジスタを完全にオンさせることで当該トランジスタがオン時の電圧がそのドレイン側の電圧（つまり第２や第３の電源側の電位と同じ電圧）になるようにすると、閾値電圧や移動度などのトランジスタ特性のばらつきの影響を受けることなく、出力信号レベルとして電源電圧幅相当の最大振幅を取り出すことができるようになる。
【０２４６】
＜バッファ能力を加味した全体構成：第１実施形態＞
図１４〜図１４Ｃは、レベルシフト機能にバッファ能力を加味したインタフェース部１３０の第１実施形態を説明する図である。ここで、図１４および図１４Ａは回路構成を示し、図１４Ｂおよび図１４Ｃは動作を説明するタイミングチャートである。単一チャネルの側面では、第１実施形態のインタフェース部１３０Ａｐは、ｐチャネルのＭＯＳトランジスタのみによって構成されたものであり、第１実施形態のインタフェース部１３０Ａｎは、ｎチャネルのＭＯＳトランジスタのみによって構成されたものである。
【０２４７】
図示のように、第１実施形態のインタフェース部１３０Ａｐ／１３０Ａｎは、レベルシフト機能とバッファ機能とを担保し、パルス信号INを論理反転せずに出力するべく、論理反転機能を有するレベル変換部１４０ｐ／１４０ｎ、論理反転部１５０ｐ／１５０ｎ（図ではインバータ１と記す）、非反転型のバッファ部１６０Ａｐ／１６０Ａｎを縦続接続している。
【０２４８】
レベル変換部１４０ｐ／１４０ｎとしては、最大振幅での出力ができないものであってもよい。たとえば、第２比較例〜第２実施形態あるいは第１〜第３実施形態のカレントミラー型レベルシフタを使用する。レベル変換部１４０ｐ／１４０ｎへの電力供給としては、正電源Ｖdd／負電源Ｖss１と基準電位Ｖssで使用する。
【０２４９】
論理反転部１５０ｐ／１５０ｎは、レベル変換部１４０ｐ／１４０ｎの出力振幅を補う機能（つまりレベルシフト機能）を持ったものを使用する。たとえば、第１実施形態のインバータ回路４００Ａｐ／４００Ａｎあるいは第２実施形態のインバータ回路４００Ｂｐ／４００Ｂｎを使用する。論理反転部１５０ｐ／１５０ｎへの電力供給としては、正電源Ｖdd／負電源Ｖss１と負電源Ｖss_a／正電源Ｖdd_aで使用する。
【０２５０】
第１実施形態のバッファ部１６０Ａｐ／１６０Ａｎは、論理反転部１５０ｐ／１５０ｎとバッファ部１６０Ａｐ／１６０Ａｎとの接続点（ノードND_B）からのパルス信号が供給され、さらに電圧増幅されたノードND_Bと同相の出力パルスを出力ノードND_OUTから出力する。バッファ部１６０Ａｐ／１６０Ａｎへの電力供給としては、正電源Ｖdd／負電源Ｖss１と負電源Ｖss_b／正電源Ｖdd_bで使用する。
【０２５１】
具体的には、バッファ部１６０Ａｐ／１６０Ａｎは、論理を反転する反転手段である論理反転部５００ｐ／５００ｎ（図ではインバータ２と記す）と、正電源Ｖdd／負電源Ｖss１と負電源Ｖss_b／正電源Ｖdd_bとの間で直列に接続されている第１のトランジスタ５１２ｐ／５１２ｎおよび第２のトランジスタ５１４ｐ／５１４ｎを有する。トランジスタ５１２ｐ／５１２ｎおよび第２のトランジスタ５１４ｐ／５１４ｎの直列回路で出力バッファ５１０ｐ／５１０ｎが構成される。
【０２５２】
論理反転部５００ｐ／５００ｎは、ノードND_Bから入力されるパルス信号の位相を反転するとともに、そのパルス信号を所定の遅延時間ｄだけ遅延することにより、パルス信号に対して逆相のパルス信号を生成する。この論理反転部５００Ａｐ／５００Ａｎとしては、たとえば第１実施形態のインバータ回路４００Ａｐ／４００Ａｎや第２実施形態のインバータ回路４００Ｂｐ／４００Ｂｎを使用することができる。
【０２５３】
論理反転部５００ｐ／５００ｎで論理反転する際には、必然的に遅延時間ｄの遅れが生ずる。後段の出力バッファ５１０を相補関係を持つ２つのパルス信号で駆動する点においては、遅延時間ｄは極力短いのが（究極的には遅延時間ｄ≒０）好ましい。遅延時間ｄが大きくなる場合は、それを相殺するべくノードND_Bとトランジスタ５１４ｐ／５１４ｎのゲートとの間に非反転型のバッファを配置することも考えられる。この際には、その出力パルスの振幅レベルがトランジスタ５１４ｐ／５１４ｎのオン／オフ条件を満たすようにすることに留意する必要がある。
【０２５４】
論理反転部１５０ｐ／１５０ｎと論理反転部５００ｐ／５００ｎとで、パルス信号in（あるいはノードND_Bのパルス信号）に対して、互いに逆論理の（つまり相補関係を持つ）パルス信号を生成する相補信号生成部５０１ｐ／５０１ｎが構成される。
【０２５５】
トランジスタ５１２ｐ／５１２ｎは、ゲートが論理反転部５００Ａｐ／５００Ａｎの出力端（ノードND_Cと称する）に接続され、ソースが正電源Ｖdd／負電源Ｖss１と接続され、ドレインがトランジスタ５１４ｐ／５１４ｎのソースと接続されている。トランジスタ５１４ｐ／５１４ｎは、ゲートがノードND_Bと接続され、ドレインが負電源Ｖss_b／正電源Ｖdd_bと接続されている。トランジスタ５１２ｐ／５１２ｎのドレインとトランジスタ５１４ｐ／５１４ｎのソースの接続点が出力ノードND_OUTとなる。
【０２５６】
出力バッファ５１０ｐ／５１０ｎは、トランジスタ５１２ｐ／５１２ｎのゲートとトランジスタ５１４ｐ／５１４ｎのゲートに、相補関係を持つパルス信号が供給されるので、基本的には、何れか一方のみがオン状態となり両者が同時にオン状態となることはない。このため、最大振幅が保証されるし、貫通電流も生じないので低消費電力化を図ることができる。ここで、「基本的には」と称したのは、論理反転部５００ｐ／５００ｎによる遅延時間ｄを加味したときには、その遅延時間ｄの期間で両者が同時にオン状態となることでの貫通電流が生じることを考慮したものである。
【０２５７】
図１４Ｂ（ｐチャネル構成用）および図１４Ｃ（ｎチャネル構成用）に示すように、第１実施形態のインタフェース部１３０Ａｐ／１３０Ａｎにおいては、比較的低振幅のパルス信号in（ローレベル＝Ｖss，ハイレベル＝Ｖin）がレベル変換部１４０ｐ／１４０ｎによって、その出力端（ノードND_Aと称する）では比較的高振幅のパルス信号に変換される。ただし、最大振幅までは得られていない。
【０２５８】
後段回路である論理反転部１５０ｐ／１５０ｎを正常に動作させるには、レベル変換部１４０ｐ／１４０ｎから出力されるノードND_Aでのパルス信号の電圧レベルが、第１実施形態のインバータ回路４００Ａｐ／４００Ａｎや第２実施形態のインバータ回路４００Ｂｐ／４００Ｂｎの入力側のトランジスタについて考察したパルス信号INの条件を満たすものである必要がある。つまり、論理反転部１５０ｐ／１５０ｎに入力されるパルス信号（つまりレベル変換部１４０ｐ／１４０ｎから出力されるパルス信号）は、論理反転部１５０ｐ／１５０ｎを構成しパルス信号が供給されるトランジスタの閾値電圧Ｖthを中心としてローレベルとハイレベルが存在するものであればよい。
【０２５９】
ノードND_Aのパルス信号は、論理反転部１５０ｐ／１５０ｎに入力されることで、ノードND_Bでは、論理が反転され、かつ概ね最大振幅（Ｖdd〜Ｖss_a／Ｖdd_a〜Ｖss１）のパルス信号に変換される。論理反転部１５０ｐ／１５０ｎに第１実施形態のインバータ回路４００Ａｐ／４００Ａｎを使用したときには貫通電流による電圧降下が生じるが第２実施形態のインバータ回路４００Ｂｐ／４００Ｂｎを使用することで、最大振幅が保証される。
【０２６０】
論理反転部１５０ｐ／１５０ｎに対しての後段回路である論理反転部５００ｐ／５００ｎを正常に動作させるには、論理反転部１５０ｐ／１５０ｎから出力されるノードND_Bでのパルス信号の電圧レベルが、第１実施形態のインバータ回路４００Ａｐ／４００Ａｎや第２実施形態のインバータ回路４００Ｂｐ／４００Ｂｎの入力側のトランジスタについて考察したパルス信号INの条件を満たすものである必要がある。つまり、論理反転部５００ｐ／５００ｎに入力されるパルス信号（つまり論理反転部１５０ｐ／１５０ｎから出力されるパルス信号）は、論理反転部５００ｐ／５００ｎを構成しパルス信号が供給されるトランジスタの閾値電圧Ｖthを中心としてローレベルとハイレベルが存在するものであればよい。
【０２６１】
ノードND_Bのパルス信号は、さらに論理反転部５００ｐ／５００ｎに入力されることで、ノードND_Cでは、論理が反転され、かつ概ね最大振幅（Ｖdd〜Ｖss_a／Ｖdd_a〜Ｖss１）のパルス信号に変換される。その入出力間（ノードND_BとノードND_Cとの間）で相補的なパルス信号が得られるのである。論理反転部５００ｐ／５００ｎに第１実施形態のインバータ回路４００Ａｐ／４００Ａｎを使用したときには貫通電流による電圧降下が生じるが第２実施形態のインバータ回路４００Ｂｐ／４００Ｂｎを使用することで、最大振幅が保証される。
【０２６２】
ノードND_B，ND_Cからの相補的なパルス信号は、出力バッファ５１０ｐ／５１０ｎに供給される。出力バッファ５１０ｐ／５１０ｎでは、それら信号から垂直駆動部１０３に供給すべき最大振幅のパルス信号を以下のように生成する。
【０２６３】
先ず、ノードND_Bが正電源電圧Ｖddに近いハイレベル／負電源電圧Ｖss１に近いローレベルで、ノードND_Cが負電源電圧Ｖss_aに近いローレベル／正電源電圧Ｖdd_aに近いハイレベルとなるときには、先ずトランジスタ５１４ｐ／５１４ｎがオフ状態となり、遅延時間ｄ後にトランジスタ５１２ｐ／５１２ｎがオン状態となる。その結果、遅延時間ｄの遷移期間（過渡期）にも貫通電流が生じることなく、出力ノードND_OUTは正電源電圧Ｖdd／負電源電圧Ｖss１となる。
【０２６４】
次に、ノードND_Bが負電源電圧Ｖss１に近いローレベル／正電源電圧Ｖddに近いハイレベルで、ノードND_Cが正電源電圧Ｖdd_aに近いハイレベル／負電源電圧Ｖss_aに近いローレベルとなるときには、先ずトランジスタ５１４ｐ／５１４ｎがオン状態となり、遅延時間ｄ後にトランジスタ５１２ｐ／５１２ｎがオフ状態となる。
【０２６５】
その結果、遅延時間ｄの遷移期間（過渡期）では、両者が同時にオン状態となり貫通電流が生じるので、出力ノードND_OUTは、トランジスタ５１２ｐ／５１２ｎとトランジスタ５１４ｐ／５１４ｎの各オン抵抗値による抵抗分割によって決まる。そして、遅延時間ｄを経過後には、出力ノードND_OUTは負電源電圧Ｖss_b／正電源電圧Ｖdd_bとなる。
【０２６６】
ノードND_Bの出力パルスと出力ノードND_OUTの出力パルスの対比から分かるように、第１実施形態のバッファ部１６０Ａｐ／１６０Ａｎは、非反転型のバッファとして機能している。
【０２６７】
このように、第１実施形態のインタフェース部１３０Ａｐ／１３０Ａｎでは、相補信号生成部５０１ｐ／５０１ｎへの電源供給を“Ｖdd〜Ｖss_a／Ｖdd_a〜Ｖss１”とすることでノードND_BやノードND_Cに出力されるパルス信号の振幅を概ねその電源電圧幅とし、これに対して、出力バッファ５１０ｐ／５１０ｎへの電源供給を“Ｖdd〜Ｖss_b／Ｖdd_b〜Ｖss１”とすることで出力ノードND_OUTに出力されるパルス信号の振幅を概ねその電源電圧幅とすることにより、それぞれから出力されるパルス信号の振幅に差を持たせるようにしている。これにより、“Ｖss_aとＶss_bとの間”／“Ｖdd_aとＶdd_bとの間”に、ある一定の関係を持たせることで、貫通電流が殆どなく、最大振幅（Ｖdd〜Ｖss_b／Ｖdd_b〜Ｖss１）の出力が可能で、駆動能力の高い（トランジスタサイズの大きい）バッファを実現できる。
【０２６８】
ここで、出力ノードND_OUTが、正電源電圧Ｖdd／負電源電圧Ｖss１〜負電源電圧Ｖss_b／正電源電圧Ｖdd_bの電源電圧幅のパルス信号となるための条件について考察する。
【０２６９】
先ず、出力ノードND_OUTが、正電源電圧Ｖdd／負電源電圧Ｖss１となるには、トランジスタ５１２ｐ／５１２ｎがオン状態で、かつトランジスタ５１４ｐ／５１４ｎがオフ状態となることである。トランジスタ５１２ｐ／５１２ｎがオン状態となる条件は、トランジスタ５１２ｐ／５１２ｎを駆動する論理反転部５００ｐ／５００ｎのノードND_Cのローレベル電位／ハイレベル電位が、“Ｖdd−｜Ｖth_512p ｜よりも低ければよく”／“Ｖss１＋｜Ｖth_512n ｜よりも高ければよく”、論理反転部５００ｐ／５００ｎが概ね最大振幅（Ｖdd〜Ｖss_a／Ｖdd_a〜Ｖss１）のパルス信号を出力することで保証される。
【０２７０】
また、トランジスタ５１４ｐ／５１４ｎがオフ状態となる条件は、トランジスタ５１４ｐ／５１４ｎを駆動する論理反転部１５０ｐ／１５０ｎのノードND_Bのハイレベル電位／ローレベル電位が、“Ｖdd−｜Ｖth_514p ｜よりも高ければよく”／“Ｖss１＋｜Ｖth_514n ｜よりも低ければよく”、論理反転部１５０ｐ／１５０ｎが概ね最大振幅（Ｖdd〜Ｖss_a／Ｖdd_a〜Ｖss１）のパルス信号を出力することで保証される。
【０２７１】
一方、出力ノードND_OUTが、負電源電圧Ｖss_b／正電源電圧Ｖdd_bとなるには、トランジスタ５１２ｐ／５１２ｎがオフ状態で、かつトランジスタ５１４ｐ／５１４ｎがオン状態となることである。トランジスタ５１２ｐ／５１２ｎがオフ状態となる条件は、トランジスタ５１２ｐ／５１２ｎを駆動する論理反転部５００ｐ／５００ｎのノードND_Cのハイレベル電位／ローレベル電位が、“Ｖdd−｜Ｖth_512p ｜よりも高ければよく”／“Ｖss１＋｜Ｖth_512n ｜よりも低ければよく”、論理反転部５００ｐ／５００ｎが貫通電流などのロスが少なく概ね最大振幅（Ｖdd〜Ｖss_a／Ｖdd_a〜Ｖss１）のパルス信号を出力することで保証される。
【０２７２】
これに対して、トランジスタ５１４ｐがオン状態となる条件は、Ｖｇ＜Ｖｓ−｜Ｖth_514p ｜で、Ｖｇ≒Ｖss_a，Ｖｓ＝Ｖss_bであるから、Ｖss_a＜Ｖss_b−｜Ｖth_514p ｜となる。トランジスタ５１４ｎがオン状態となる条件は、Ｖｇ＞Ｖｓ＋｜Ｖth_514n ｜で、Ｖｇ≒Ｖdd_a，Ｖｓ＝Ｖdd_bであるから、Ｖdd_a＞Ｖdd_b＋｜Ｖth_514n ｜となる。
【０２７３】
トランジスタ５１４ｐがオン状態となる前記の条件はＶss_a，Ｖss_bが負電圧であることを加味して変換すれば、｜Ｖss_a｜＞｜Ｖss_b｜＋｜Ｖth_514p ｜となり、不等号関係が、トランジスタ５１４ｐがオン状態となる条件と同様となる。つまり、トランジスタ５１４ｐ／５１４ｎがオン状態となる条件は、第２電源の電圧値の絶対値｜Ｖdd_a｜，｜Ｖss_a｜が、第３電源の電圧値の絶対値｜Ｖdd_b｜，｜Ｖss_b｜に、出力バッファ５１０の第２のトランジスタであるトランジスタ５１４ｐ／５１４ｎの閾値電圧の絶対値｜Ｖth_514p ｜，｜Ｖth_514n ｜を加えた値よりも大きいということになる。
【０２７４】
また、前述のトランジスタ５１４ｐ／５１４ｎがオンする条件は第２電源と第３電源電源の電圧値の側面から規定したが、別の手法としては、トランジスタ５１４ｐ／５１４ｎがオンしたときのパルス信号の電圧値（振幅）の側面から規定することもできる。具体的には、出力バッファ５１０の第２のトランジスタ５１４ｐ／５１４ｎのゲートに入力されるパルス信号におけるハイレベルおよびローレベルの一方（トランジスタ５１４ｐ／５１４ｎをオンさせる方）の絶対値が、トランジスタ５１４ｐ／５１４ｎがオン時の出力パルス信号の電圧の絶対値にトランジスタ５１４ｐ／５１４ｎの閾値電圧の絶対値を加えた値よりも大きいことが要求される。
【０２７５】
このように、第１実施形態のインタフェース部１３０Ａｐ／１３０Ａｎでは、最終出力段となる出力バッファ５１０ｐ／５１０ｎに相補信号生成部５０１ｐ／５０１ｎにより相補関係を持つパルス信号を供給して、その最終出力段で相補動作を可能とする構成とするとともに、相補信号生成部５０１ｐ／５０１ｎの出力振幅を出力バッファ５１０ｐ／５１０ｎが確実に相補動作をするように、“Ｖss_aとＶss_bとの間”／“Ｖdd_aとＶdd_bとの間”に、トランジスタ５１４ｐ／５１４ｎをオンさせるための関係（閾値と関係する前述の条件）を持たせ、出力バッファ５１０ｐ／５１０ｎの出力振幅よりもある程度（先述のように閾値電圧分）大きくすることで、最終出力段における貫通電流による電圧降下（ロス）を無くし、最大振幅での出力と低消費電力化を図っている。
【０２７６】
＜バッファ能力を加味した全体構成：第２実施形態＞
図１５〜図１５Ｃは、レベルシフト機能にバッファ能力を加味したインタフェース部１３０の第２実施形態を説明する図である。ここで、図１５および図１５Ａは回路構成を示し、図１５Ｂおよび図１５Ｃは動作を説明するタイミングチャートである。単一チャネルの側面では、第２実施形態のインタフェース部１３０Ｂｐは、ｐチャネルのＭＯＳトランジスタのみによって構成されたものであり、第２実施形態のインタフェース部１３０Ｂｎは、ｎチャネルのＭＯＳトランジスタのみによって構成されたものである。
【０２７７】
図示のように、第２実施形態のインタフェース部１３０Ｂｐ／１３０Ｂｎは、レベルシフト機能とバッファ機能とを担保し、パルス信号INを論理反転して出力するべく、論理反転機能を有するレベル変換部１４０ｐ／１４０ｎ、論理反転部１５０ｐ／１５０ｎ、反転型のバッファ部１６０Ｂｐ／１６０Ｂｎを縦続接続している。レベル変換部１４０ｐ／１４０ｎと論理反転部１５０ｐ／１５０ｎは、第１実施形態のインタフェース部１３０Ａｐ／１３０Ａｎと同様である。
【０２７８】
第２実施形態のバッファ部１６０Ｂｐ／１６０Ｂｎは、ノードND_Bからのパルス信号が供給され、さらに電圧増幅されたノードND_Bと逆相の出力パルスを出力ノードND_OUTから出力する。バッファ部１６０Ｂｐ／１６０Ｂｎへの電力供給としては、正電源Ｖdd／負電源Ｖss１と負電源Ｖss_b／正電源Ｖdd_bで使用する。
【０２７９】
具体的には、バッファ部１６０Ｂｐ／１６０Ｂｎは、論理を反転する反転手段である論理反転部５００ｐ／５００ｎと、正電源Ｖdd／負電源Ｖss１と負電源Ｖss_b／正電源Ｖdd_bとの間で直列に接続されている第１のトランジスタ５１２ｐ／５１２ｎおよび第２のトランジスタ５１４ｐ／５１４ｎを有する。トランジスタ５１２ｐ／５１２ｎおよび第２のトランジスタ５１４ｐ／５１４ｎの直列回路で出力バッファ５１０ｐ／５１０ｎが構成される。
【０２８０】
ここで、第２実施形態のバッファ部１６０Ｂｐ／１６０Ｂｎは、備えている構成要素自体は第１実施形態と同様であるが、ノードND_BおよびノードND_Cと出力バッファ５１０ｐ／５１０ｎの各トランジスタとの接続態様を第１実施形態とは逆にすることで、反転型のバッファとして機能させる点に特徴を有する。
【０２８１】
具体的には、トランジスタ５１２ｐ／５１２ｎは、ゲートがノードND_Bに接続され、ソースが正電源Ｖdd／負電源Ｖss１と接続され、ドレインがトランジスタ５１４ｐ／５１４ｎのソースと接続されている。トランジスタ５１４ｐ／５１４ｎは、ゲートがノードND_Cと接続され、ドレインが負電源Ｖss_b／正電源Ｖdd_bと接続されている。
【０２８２】
本実施形態の場合も、論理反転部５００ｐ／５００ｎで論理反転する際には、必然的に遅延時間ｄの遅れが生ずる。後段の出力バッファ５１０を相補関係を持つ２つのパルス信号で駆動する点においては、遅延時間ｄは極力短いのが（究極的には遅延時間ｄ≒０）好ましい。遅延時間ｄが大きくなる場合は、それを相殺するべくノードND_Bとトランジスタ５１２ｐ／５１２ｎのゲートとの間に非反転型のバッファを配置することも考えられる。この際には、その出力パルスの振幅レベルがトランジスタ５１２ｐ／５１２ｎのオン／オフ条件を満たすようにすることに留意する必要がある。
【０２８３】
図１５Ｂ（ｐチャネル構成用）および図１５Ｃ（ｎチャネル構成用）に示すように、第２実施形態のインタフェース部１３０Ｂｐ／１３０Ｂｎにおけるバッファ部１６０Ｂｐ／１６０Ｂｎは、ノードND_B，ND_Cからの相補的なパルス信号から垂直駆動部１０３に供給すべき最大振幅のパルス信号を以下のように生成する。
【０２８４】
先ず、ノードND_Bが負電源電圧Ｖss１に近いローレベル／正電源電圧Ｖddに近いハイレベルで、ノードND_Cが正電源電圧Ｖdd_aに近いハイレベル／負電源電圧Ｖss_aに近いローレベルとなるときには、先ずトランジスタ５１２ｐ／５１２ｎがオン状態となり、遅延時間ｄ後にトランジスタ５１４ｐ／５１４ｎがオフ状態となる。その結果、遅延時間ｄの遷移期間（過渡期）では、両者が同時にオン状態となり貫通電流が生じるので、出力ノードND_OUTは、トランジスタ５１２ｐ／５１２ｎとトランジスタ５１４ｐ／５１４ｎの各オン抵抗値による抵抗分割によって決まる。そして、遅延時間ｄを経過後には、出力ノードND_OUTは正電源電圧Ｖdd／負電源電圧Ｖss１となる。
【０２８５】
次に、ノードND_Bが正電源電圧Ｖddに近いハイレベル／負電源電圧Ｖss１に近いローレベルで、ノードND_Cが負電源電圧Ｖss_aに近いローレベル／正電源電圧Ｖdd_aに近いハイレベルとなるときには、先ずトランジスタ５１２ｐ／５１２ｎがオフ状態となり、遅延時間ｄ後にトランジスタ５１４ｐ／５１４ｎがオン状態となる。その結果、遅延時間ｄの遷移期間（過渡期）にも貫通電流が生じることなく、出力ノードND_OUTは負電源電圧Ｖss_b／正電源電圧Ｖdd_bとなる。
【０２８６】
ノードND_Bの出力パルスと出力ノードND_OUTの出力パルスの対比から分かるように、第２実施形態のバッファ部１６０Ｂｐ／１６０Ｂｎは、反転型のバッファとして機能している。
【０２８７】
このように、反転型の接続態様であっても、出力バッファ５１０ｐ／５１０ｎは、トランジスタ５１２ｐ／５１２ｎのゲートとトランジスタ５１４ｐ／５１４ｎのゲートに、相補関係を持つパルス信号が相補信号生成部５０１ｐ／５０１ｎから供給されるので、反転型のバッファとなる点を除いて、第１実施形態のバッファ部１６０Ａｐ／１６０Ａｎと同様の効果を享受できる。
【０２８８】
最終出力段となる出力バッファ５１０ｐ／５１０ｎに相補信号生成部５０１ｐ／５０１ｎにより相補関係を持つパルス信号を供給して、その最終出力段で相補動作を可能とする構成とする。加えて、相補信号生成部５０１ｐ／５０１ｎの出力振幅を、出力バッファ５１０ｐ／５１０ｎが確実に相補動作をするように、“Ｖss_aとＶss_bとの間”／“Ｖdd_aとＶdd_bとの間”に、トランジスタ５１４ｐ／５１４ｎをオンさせるための関係（閾値と関係する前述の条件）を持たせ、出力バッファ５１０ｐ／５１０ｎの出力振幅よりもある程度（先述のように閾値電圧分）大きくする。こうすることで、貫通電流が殆どなく、最大振幅（Ｖdd〜Ｖss_b／Ｖdd_b〜Ｖss１）の出力が可能で、駆動能力の高い（トランジスタサイズの大きい）バッファを実現できる。出力ノードND_OUTが、正電源電圧Ｖdd／負電源電圧Ｖss１〜負電源電圧Ｖss_b／正電源電圧Ｖdd_bの電源電圧幅のパルス信号となるための条件も、第１実施形態と同様である。
【０２８９】
なお、前記の第１実施形態や第２実施形態では、レベル変換部１４０ｐ／レベル変換部１４０ｎをも備えている構成で示したが、論理反転部１５０ｐ／１５０ｎが備えるレベルシフト機能を利用する構成とすることで、レベル変換部１４０ｐ／１４０ｎを外すことができる。
【０２９０】
この場合、パルス信号INが直接に論理反転部１５０ｐ／１５０ｎに入力されることになるので、第１実施形態のインバータ回路４００Ａｐ／４００Ａｎや第２実施形態のインバータ回路４００Ｂｐ／４００Ｂｎの入力側のトランジスタについて考察したパルス信号INの条件、つまり論理反転部１５０ｐ／１５０ｎに入力されるパルス信号INが論理反転部１５０ｐ／１５０ｎの入力側にあるトランジスタのオン条件とオフ条件とを満たすようにする必要がある。
【０２９１】
たとえば、オフ条件からは、ｐチャネルの場合は、（Ｖdd−IN_High ）＝ΔＶｃ＜｜Ｖth_402p ｜，｜Ｖth_422p ｜、ｎチャネルの場合は、（IN_Low−Ｖss）＝ΔＶｃ＜｜Ｖth_402n ｜，｜Ｖth_422n ｜を満たす必要がある。
【０２９２】
また、オン条件からは、ｐチャネルの場合は、（Ｖdd−IN_low）＝ΔＶｂ＞｜Ｖth_402p ｜，｜Ｖth_422p ｜となる。ｎチャネルの場合は、（IN_High−Ｖss）＝ΔＶｂ＞｜Ｖth_402n ｜，｜Ｖth_422n ｜を満たす必要がある。
【０２９３】
何れも、｜Ｖth_422n ｜に関する条件が適用されるのは、論理反転部１５０ｐ／１５０ｎに第２実施形態のインバータ回路４００Ｂｐ／４００Ｂｎを採用した場合に限られるのは言うまでもない。
【０２９４】
また、入力されるパルス信号INの振幅が出力バッファ５１０のトランジスタ５１２ｐ／５１２ｎおよびトランジスタ５１４ｐ／５１４ｎの何れか一方をそのままでオン／オフさせることができるだけの振幅を持つ場合、相補信号生成部５０１では、そのパルス信号INを相補信号の一方にそのまま使用し、相補信号生成部５０１ではパルス信号INに対して逆相の信号を生成して他方に供給するだけでよい。
【０２９５】
この場合において、トランジスタ５１４ｐ／５１４ｎをオンさせるための条件は、第２電源と第３電源電源の電圧値の側面からの規定ではなく、パルス信号の電圧値（振幅）の側面から規定した条件を適用すればよい。パルス信号INがトランジスタ５１４ｐ／５１４ｎに供給されバッファ部１６０ｐ／１６０ｎが非反転型の構成となる場合、パルス信号INに対しては調整が不可能であるので、条件を満たすように、第３電源である負電源Ｖss_b／正電源Ｖdd_bを調整することになる。また、パルス信号INがトランジスタ５１２ｐ／５１２ｎに供給されバッファ部１６０ｐ／１６０ｎが反転型の構成となる場合、論理反転部５００ｐ／５００ｎから出力されるパルス信号をトランジスタ５１４ｐ／５１４ｎに供給するので、第２電源である負電源Ｖss_a／正電源Ｖdd_aと第３電源である負電源Ｖss_b／正電源Ｖdd_bの何れか一方もしくは双方を調整することになる。
【０２９６】
＜バッファ能力を加味した全体構成：第３実施形態＞
図１６〜図１６Ｃは、レベルシフト機能にバッファ能力を加味したインタフェース部１３０の第３実施形態を説明する図である。ここで、図１６および図１６Ａは回路構成を示し、図１６Ｂおよび図１６Ｃは動作を説明するタイミングチャートである。単一チャネルの側面では、第３実施形態のインタフェース部１３０Ｃｐは、ｐチャネルのＭＯＳトランジスタのみによって構成されたものであり、第３実施形態のインタフェース部１３０Ｃｎは、ｎチャネルのＭＯＳトランジスタのみによって構成されたものである。
【０２９７】
第３実施形態のインタフェース部１３０Ｃｐ／１３０Ｃｎは、第１実施形態のインタフェース部１３０Ａｐ／１３０Ａｎをベースにして、バッファ部１６０のトランジスタ５１４ｐ／５１４ｎのゲート−ソース間に容量素子を接続してブートストラップ回路を構成するとともに、トランジスタ５１４ｐ／５１４ｎのゲートにスイッチトランジスタを介してトランジスタ５１２ｐ／５１２ｎのゲートとは逆論理のパルス信号を供給してトランジスタ５１４ｐ／５１４ｎをオンさせるようにした点に特徴を有する。
【０２９８】
第１実施形態のインタフェース部１３０Ｃｐ／１３０Ｃｎでは、出力ノードND_OUTを確実に負電源電圧Ｖss_b／正電源電圧Ｖdd_bとするに当たり、相補信号生成部５０１ｐ／５０１ｎと出力バッファ５１０ｐ／５１０ｎへの電源供給幅を別にすることで、相補信号生成部５０１ｐ／５０１ｎの出力振幅を出力バッファ５１０ｐ／５１０ｎが確実に相補動作をするように、出力バッファ５１０ｐ／５１０ｎの出力振幅よりもある程度（先述のように閾値電圧分）大きくして、最終出力段における貫通電流による電圧降下（ロス）を無くし、最大振幅での出力と低消費電力化を図っていた。このため、負電源／正電源を“Ｖss_a，Ｖss_b”／“Ｖdd_a，Ｖdd_b”の２系統持つ必要がある難点がある。
【０２９９】
これに対して、第３実施形態のインタフェース部１３０Ｃｐ／１３０Ｃｎでは、ブートストラップ機能により出力バッファ５１０ｐ／５１０ｎが確実に相補動作をするようにすることで、負電源／正電源をＶss_a／Ｖdd_aの１系統としつつ、最終出力段における貫通電流による電圧降下（ロス）を無くし、最大振幅での出力と低消費電力化を図る。
【０３００】
具体的には、ブートストラップ用の容量素子５２２（容量値Ｃap）が、トランジスタ５１４ｐ／５１４ｎのゲート（ノードND_D）とソースとの間に接続されており、トランジスタ５１４ｐ／５１４ｎとともにブートストラップ回路５２０ｐ／５２０ｎを構成している。容量素子５２２は、トランジスタ５１４ｐ／５１４ｎのゲートとソースとの間に形成される寄生容量を利用してもよいが、ブートストラップ機能の効果をより高めるべく、積極的に補完容量として追加するのがよい。
【０３０１】
ノードND_BとノードND_Dとの間には、トランジスタ５３２が設けられている。トランジスタ５３２は、ゲートが負電源Ｖss_a／正電源Ｖdd_aに接続され、ソース（またはドレイン）がノードND_Bに接続され、ドレイン（またはソース）がノードND_Dに接続されている。トランジスタ５３２は、パルス信号INの電圧に基づき選択的にオン／オフするようになっており、ノードND_Cとは逆論理のノードND_Bのパルス信号のノードND_Dへの伝達をオン／オフ制御するスイッチ手段として機能する。たとえば、トランジスタ５３２は、ノードND_Bがハイレベル／ローレベル時にはオンし、そのノードND_Cとは逆論理のハイレベル／ローレベルをノードND_Dに伝達するので、トランジスタ５１４ｐ／５１４ｎがオフする。
【０３０２】
一方、トランジスタ５３２は、ノードND_Bがローレベル／ハイレベル時にはオフし、そのハイレベル／ローレベルをノードND_Dに伝達するので、トランジスタ５１４ｐ／５１４ｎがオフする。これにより、ノードND_BとノードND_Dとが電気的に分離される。この分離作用は、ブートストラップ回路５２０の動作（ノードND_Dの電位がブートストラップされる動作）にとって効果的に働く。
【０３０３】
図１６Ｂ（ｐチャネル構成用）および図１６Ｃ（ｎチャネル構成用）に示すように、第３実施形態のインタフェース部１３０Ｃｐ／１３０Ｃｎにおけるバッファ部１６０Ｃｐ／１６０Ｃｎは、ノードND_B，ND_Cからの相補的なパルス信号から垂直駆動部１０３に供給すべき最大振幅のパルス信号を以下のように生成する。
【０３０４】
先ず、ノードND_Bが正電源電圧Ｖddに近いハイレベル／負電源電圧Ｖss１に近いローレベルで、ノードND_Cが負電源電圧Ｖss_aに近いローレベル／正電源電圧Ｖdd_aに近いハイレベルとなるときには、先ずトランジスタ５３２ｐ／５３２ｎがオン状態となり、ノードND_Bの電位がトランジスタ５１４ｐ／５１４ｎのゲート（ノードND_D）に伝達されることで、トランジスタ５１４ｐ／５１４ｎがオフ状態となり、遅延時間ｄ後にトランジスタ５１２ｐ／５１２ｎがオン状態となる。その結果、遅延時間ｄの遷移期間（過渡期）にも貫通電流が生じることなく、出力ノードND_OUTは正電源電圧Ｖdd／負電源電圧Ｖss１となる。
【０３０５】
次に、ノードND_Bが負電源電圧Ｖss_aに近いローレベル／正電源電圧Ｖddに近いハイレベルで、ノードND_Cが正電源電圧Ｖdd_aに近いハイレベル／負電源電圧Ｖss_aに近いローレベルとなるときには、先ずトランジスタ５３２ｐ／５３２ｎがオフ状態となり、ノードND_Dがフローティング状態になり、遅延時間ｄ後にトランジスタ５１２ｐ／５１２ｎがオフ状態となる。
【０３０６】
その結果、遅延時間ｄの遷移期間（過渡期）では、両者が同時にオン状態となり貫通電流が生じ得るので、出力ノードND_OUTは、トランジスタ５１２ｐ／５１２ｎとトランジスタ５１４ｐ／５１４ｎの各オン抵抗値による抵抗分割によって決まる。そして、遅延時間ｄを経過後には、出力ノードND_OUTは負電源電圧Ｖss_a／正電源電圧Ｖdd_a側へ遷移する。このとき、ノードND_DがノードND_Bと分離されてフローティング状態にあるので、トランジスタ５１４ｐ／５１４ｎと容量素子５２２からなるブートストラップ回路５２０ｐ／５２０ｎは、容量素子５２２による容量結合によってノードND_Dの電位を下げる／上げる（ブートストラップする）ことにより、ノードND_Dの電位が負電源電圧Ｖss_a／正電源電圧Ｖdd_aよりもさらに下がる／上がる。
【０３０７】
このことにより、トランジスタ５１４ｐ／５１４ｎが完全にオン状態になるため、出力ノードND_OUTは負電源電圧Ｖss_b／正電源電圧Ｖdd_bとなる。ブートストラップによる負電源電圧Ｖss_bに対する降下量Δｖａ／正電源電圧Ｖdd_bに対する上昇量Δｖａは、トランジスタ５１４ｐ／５１４ｎのオン条件から、Δｖａ＞｜Ｖth_514p ｜，｜Ｖth_514n ｜となる。
【０３０８】
ノードND_Bの出力パルスと出力ノードND_OUTの出力パルスの対比から分かるように、第３実施形態のバッファ部１６０Ｃｐ／１６０Ｃｎは、非反転型のバッファとして機能している。
【０３０９】
このように、第３実施形態の態様であっても、出力バッファ５１０ｐ／５１０ｎは、トランジスタ５１２ｐ／５１２ｎのゲートとトランジスタ５１４ｐ／５１４ｎのゲートに、相補関係を持つパルス信号が相補信号生成部５０１ｐ／５０１ｎから供給されるので、第１実施形態のバッファ部１６０Ｂｐ／１６０Ｂｎと同様の効果を享受できる。ブートストラップ機能によりトランジスタ５１４ｐ／５１４ｎを完全にオン状態にさせることができるので、負電源／正電源をＶss_a／Ｖdd_aの１系統としつつ、貫通電流が殆どなく、最大振幅（Ｖdd〜Ｖss_a／Ｖdd_a〜Ｖss１）の出力が可能で、駆動能力の高い（トランジスタサイズの大きい）バッファを実現できる。
【０３１０】
＜バッファ能力を加味した全体構成：第４実施形態＞
図１７〜図１７Ｃは、レベルシフト機能にバッファ能力を加味したインタフェース部１３０の第４実施形態を説明する図である。ここで、図１７および図１７Ａは回路構成を示し、図１７Ｂおよび図１７Ｃは動作を説明するタイミングチャートである。単一チャネルの側面では、第４実施形態のインタフェース部１３０Ｄｐは、ｐチャネルのＭＯＳトランジスタのみによって構成されたものであり、第４実施形態のインタフェース部１３０Ｄｎは、ｎチャネルのＭＯＳトランジスタのみによって構成されたものである。
【０３１１】
第４実施形態のインタフェース部１３０Ｄｐ／１３０Ｄｎは、第２実施形態のインタフェース部１３０Ｂｐ／１３０Ｂｎをベースにして、第３実施形態と同様に、バッファ部１６０Ｄｐ／１６０Ｄｎのトランジスタ５１４ｐ／５１４ｎのゲート−ソース間にブートストラップ用の容量素子５２２（容量値Ｃap）を接続してブートストラップ回路５２０ｐ／５２０ｎを構成するとともに、トランジスタ５１４ｐ／５１４ｎのゲートにスイッチ用のトランジスタ５３２を介してトランジスタ５１２ｐ／５１２ｎのゲートとは逆論理のパルス信号を供給してトランジスタ５１４ｐ／５１４ｎをオンさせるようにした点に特徴を有する。
【０３１２】
第２実施形態に対しての変形であり、第４実施形態のバッファ部１６０Ｄｐ／１６０Ｄｎは、備えている構成要素自体は第３実施形態と同様であるが、ノードND_BおよびノードND_Cと出力バッファ５１０ｐ／５１０ｎの各トランジスタやトランジスタ５３２ｐ／５３２ｎとの接続態様を第３実施形態とは逆にすることで、反転型のバッファとして機能させる点に特徴を有する。具体的には、ノードND_Bがトランジスタ５１２ｐ／５１２ｎのゲートに接続され、ノードND_Cがトランジスタ５３２ｐ／５３２ｎのソースに接続される。
【０３１３】
このような接続態様においては、ノードND_CとノードND_Dとの間には、トランジスタ５３２が設けられている。トランジスタ５３２は、ゲートが負電源Ｖss_a／正電源Ｖdd_aに接続され、ソースがノードND_Cに接続され、ドレインがノードND_Dに接続されている。トランジスタ５３２は、ノードND_Bとは逆論理のノードND_Cのパルス信号のノードND_Dへの伝達をオン／オフ制御するスイッチ手段として機能する。
【０３１４】
たとえば、トランジスタ５３２は、ノードND_Cがハイレベル／ローレベル時にはオンし、そのノードND_Bとは逆論理のハイレベル／ローレベルをノードND_Dに伝達するので、トランジスタ５１４ｐ／５１４ｎがオフする。一方、トランジスタ５３２は、ノードND_Cがローレベル／ハイレベル時にはオフし、そのハイレベル／ローレベルをノードND_Dに伝達するので、トランジスタ５１４ｐ／５１４ｎがオフする。これにより、ノードND_CとノードND_Dとが電気的に分離される。この分離作用は、ブートストラップ回路５２０の動作（ノードND_Dの電位がブートストラップされる動作）にとって効果的に働く。
【０３１５】
図１７Ｂ（ｐチャネル構成用）および図１７Ｃ（ｎチャネル構成用）に示すように、第４実施形態のインタフェース部１３０Ｄｐ／１３０Ｄｎにおけるバッファ部１６０Ｄｐ／１６０Ｄｎは、ノードND_B，ND_Cからの相補的なパルス信号から垂直駆動部１０３に供給すべき最大振幅のパルス信号を以下のように生成する。
【０３１６】
先ず、ノードND_Bが負電源電圧Ｖss１に近いローレベル／正電源電圧Ｖddに近いハイレベルで、ノードND_Cが正電源電圧Ｖdd_aに近いハイレベル／負電源電圧Ｖss_aに近いローレベルとなるときには、先ずトランジスタ５１２ｐ／５１２ｎがオン状態となり、遅延時間ｄ後にトランジスタ５３２ｐ／５３２ｎがオン状態となり、ノードND_Cの電位がトランジスタ５１４ｐ／５１４ｎのゲート（ノードND_D）に伝達されることで、トランジスタ５１４ｐ／５１４ｎがオフ状態となる。
【０３１７】
その結果、遅延時間ｄの遷移期間（過渡期）では、出力バッファ５１０の両トランジスタが同時にオン状態となり貫通電流が生じるので、出力ノードND_OUTは、トランジスタ５１２ｐ／５１２ｎとトランジスタ５１４ｐ／５１４ｎの各オン抵抗値による抵抗分割によって決まる。そして、遅延時間ｄを経過後には、出力ノードND_OUTは正電源電圧Ｖdd／負電源電圧Ｖss１となる。
【０３１８】
次に、ノードND_Bが正電源電圧Ｖddに近いハイレベル／負電源電圧Ｖss１に近いローレベルで、ノードND_Cが負電源電圧Ｖss_aに近いローレベル／正電源電圧Ｖdd_aに近いハイレベルとなるときには、先ずトランジスタ５１２ｐ／５１２ｎがオフ状態となり、遅延時間ｄ後にトランジスタ５３２ｐ／５３２ｎがオフ状態となり、ノードND_CとノードND_Dとが分離される。
【０３１９】
この過程では、先ずトランジスタ５１２ｐ／５１２ｎがオフ状態となることで出力ノードND_OUTは負電源電圧Ｖss_a／正電源電圧Ｖdd_a側へ遷移する。このとき、遅延時間ｄ後にノードND_DがノードND_Cと分離されてフローティング状態になるので、トランジスタ５１４ｐ／５１４ｎと容量素子５２２からなるブートストラップ回路５２０ｐ／５２０ｎは、容量素子５２２による容量結合によってノードND_Dの電位を下げる／上げる（ブートストラップする）ことにより、ノードND_Dの電位が負電源電圧Ｖss_a／正電源電圧Ｖdd_aよりもさらに下がる／上がる。
【０３２０】
このことにより、トランジスタ５１４ｐ／５１４ｎが完全にオン状態になるため、出力ノードND_OUTは負電源電圧Ｖss_b／正電源電圧Ｖdd_bとなる。ブートストラップによる負電源電圧Ｖss_bに対する降下量Δｖａ／正電源電圧Ｖdd_bに対する上昇量Δｖａは、トランジスタ５１４ｐ／５１４ｎのオン条件から、Δｖａ＞｜Ｖth_514p ｜，｜Ｖth_514n ｜となる。
【０３２１】
なお、ブートストラップ効果について第３実施形態と比べた場合、第３実施形態では、先にトランジスタ５３２ｐ／５３２ｎをオフ状態としてノードND_BとノードND_Dとを分離し、遅延時間ｄが経過してからトランジスタ５１２ｐ／５０２ｎをオフするので、ブートストラップ機能が効果的に作用する。これに対して、第４実施形態では、先ずトランジスタ５１２ｐ／５０２ｎをオフして遅延時間ｄが経過してからトランジスタ５３２ｐ／５３２ｎをオフ状態としてノードND_CとノードND_Dとを分離するので、出力ノードND_OUTの電位が相当程度低下してからブートストラップが作用することになり、ブートストラップ効果が低くなる。
【０３２２】
ノードND_Bの出力パルスと出力ノードND_OUTの出力パルスの対比から分かるように、第４実施形態のバッファ部１６０Ｄｐ／１６０Ｄｎは、反転型のバッファとして機能している。
【０３２３】
このように、反転型の接続態様であっても、出力バッファ５１０ｐ／５１０ｎは、トランジスタ５１２ｐ／５１２ｎのゲートとトランジスタ５１４ｐ／５１４ｎのゲートに、相補関係を持つパルス信号が相補信号生成部５０１ｐ／５０１ｎから供給されるので、反転型のバッファとなる点を除いて、第３実施形態のバッファ部１６０Ｃｐ／１６０Ｃｎと同様の効果を享受できる。ブートストラップ機能によりトランジスタ５１４ｐ／５１４ｎを完全にオン状態にさせることができるので、負電源／正電源をＶss_a／Ｖdd_aの１系統としつつ、貫通電流が殆どなく、最大振幅（Ｖdd〜Ｖss_a／Ｖdd_a〜Ｖss１）の出力が可能で、駆動能力の高い（トランジスタサイズの大きい）バッファを実現できる。
【０３２４】
＜バッファ能力を加味した全体構成：第５実施形態＞
図１８〜図１８Ｃは、レベルシフト機能にバッファ能力を加味したインタフェース部１３０の第５実施形態を説明する図である。ここで、図１８および図１８Ａは回路構成を示し、図１８Ｂは図１８での、図１８Ｃは図１８Ａでの各動作を説明するタイミングチャートである。単一チャネルの側面では、第５実施形態のインタフェース部１３０Ｅｐは、ｐチャネルのＭＯＳトランジスタのみによって構成されたものであり、第５実施形態のインタフェース部１３０Ｅｎは、ｎチャネルのＭＯＳトランジスタのみによって構成されたものである。
【０３２５】
第５実施形態のインタフェース部１３０Ｅｐ／１３０Ｅｎは、第３実施形態のインタフェース部１３０Ｃｐ／１３０Ｃｎをベースにして、レベル変換部１４０を取り外している点に特徴を有する。
【０３２６】
第３実施形態では、比較的低振幅のパルス信号INをレベル変換部１４０ｐ／１４０ｎで比較的高振幅のパルス信号に変換して論理反転部１５０ｐ／１５０ｎに供給するようにすることで、レベル変換部１４０ｐ／１４０ｎから出力されるノードND_Aでのパルス信号の電圧レベルが、第１実施形態のインバータ回路４００Ａｐ／４００Ａｎや第２実施形態のインバータ回路４００Ｂｐ／４００Ｂｎの入力側のトランジスタについて考察したパルス信号INの条件を満たすようにしている。
【０３２７】
これに対して、第５実施形態では、レベル変換部１４０ｐ／１４０ｎを取り外しているので、パルス信号INが直接に論理反転部１５０ｐ／１５０ｎに入力されることになるので、第１実施形態のインバータ回路４００Ａｐ／４００Ａｎや第２実施形態のインバータ回路４００Ｂｐ／４００Ｂｎの入力側のトランジスタについて考察したパルス信号INの条件、つまり論理反転部１５０ｐ／１５０ｎに入力されるパルス信号INが論理反転部１５０ｐ／１５０ｎの入力側にあるトランジスタのオン条件とオフ条件とを満たすようにする必要がある。
【０３２８】
そこで、第５実施形態では、図１８Ｂや図１８Ｃに示すように、先ず正電源／負電源の値をパルス信号INのハイレベルＶin／ローレベルＶssに一致させている。こうすることで、先ず、ｐチャネルの場合におけるトランジスタ４０２ｐ，４２２ｐのオフ条件である（Ｖdd−IN_High ）＝ΔＶｃ＜｜Ｖth_402p ｜，｜Ｖth_422p ｜やｎチャネルの場合におけるトランジスタ４０２ｎ，４２２ｎのオフ条件である（IN_Low−Ｖss）＝ΔＶｃ＜｜Ｖth_402n ｜，｜Ｖth_422n ｜が自動的に満たされるようになる。残りはオン条件であるので、ｐチャネルの場合は、（Ｖdd−IN_low）＝ΔＶｂ＞｜Ｖth_402p ｜，｜Ｖth_422p ｜を満たす必要がある。ｎチャネルの場合は、（IN_High−Ｖss）＝ΔＶｂ＞｜Ｖth_402n ｜，｜Ｖth_422n ｜を満たす必要がある。
【０３２９】
何れも、｜Ｖth_422n ｜に関する条件が適用されるのは、論理反転部１５０ｐ／１５０ｎに第２実施形態のインバータ回路４００Ｂｐ／４００Ｂｎを採用した場合に限られるのは言うまでもない。
【０３３０】
このように、レベル変換部１４０ｐ／１４０ｎを使用しなくとも、取り扱うパルス信号INの電圧レベルが、論理反転部１５０ｐ／１５０ｎの入力側のトランジスタのオン条件とオフ条件とを満たすものである場合には、つまり、論理反転部１５０ｐ／１５０ｎ（インバータ回路４００Ａｐ／４００Ａｎやインバータ回路４００Ｂｐ／４００Ｂｐ）のトランジスタ４０２ｐ／４０２ｎ，４２２ｐ／４２２ｎの閾値電圧Ｖthを中心としてローレベルとハイレベルが存在するパルス信号INを供給できれば、レベル変換部１４０の要らない構成を採ることができ、インタフェース部１３０ｐ／１３０ｎの全体構成をコンパクトにできる。
【０３３１】
なお、ここでは、バッファ部１６０ｐ／１６０ｎが非反転型である第３実施形態のインタフェース部１３０Ｃｐ／１３０Ｃｎをベースにして、レベル変換部１４０ｐ／１４０ｎを取り外したが、バッファ部１６０ｐ／１６０ｎが反転型である第４実施形態のインタフェース部１３０Ｄｐ／１３０Ｄｎをベースにしてレベル変換部１４０ｐ／１４０ｎを取り外した構成とすることもできる。
【０３３２】
＜バッファ能力を加味した全体構成：第６実施形態＞
図１９〜図１９Ｃは、レベルシフト機能にバッファ能力を加味したインタフェース部１３０の第６実施形態を説明する図である。ここで、図１９および図１９Ａは回路構成を示し、図１９Ｂおよび図１９Ｃは各動作を説明するタイミングチャートである。単一チャネルの側面では、第６実施形態のインタフェース部１３０Ｆｐは、ｐチャネルのＭＯＳトランジスタのみによって構成されたものであり、第６実施形態のインタフェース部１３０Ｆｎは、ｎチャネルのＭＯＳトランジスタのみによって構成されたものである。
【０３３３】
第６実施形態のインタフェース部１３０Ｆｐ／１３０Ｆｎは、第５実施形態と同様に、第３実施形態のインタフェース部１３０Ｃｐ／１３０Ｃｎをベースにして、レベル変換部１４０ｐ／１４０ｎを取り外している点に特徴を有する。
【０３３４】
第５実施形態との相違点は、図１９Ｂや図１９Ｃに示すように、正電源Ｖdd／負電源Ｖss１の値をパルス信号INのハイレベルＶin／ローレベルＶssに一致させるのではなく通常通り（第３実施形態と同様に）、正電源Ｖdd／負電源Ｖss１とすることで、入力されるパルス信号INの条件を一般化している。換言すれば、第５実施形態は、この第６実施形態の一態様であると言える。
【０３３５】
正電源Ｖdd／負電源Ｖss１とすることで、入力されるパルス信号INの条件を一般化しているので、たとえば、オフ条件からは、ｐチャネルの場合は、（Ｖdd−IN_High ）＝ΔＶｃ＜｜Ｖth_402p ｜，｜Ｖth_422p ｜、ｎチャネルの場合は、（IN_Low−Ｖss）＝ΔＶｃ＜｜Ｖth_402n ｜，｜Ｖth_422n ｜を満たす必要がある。
【０３３６】
また、オン条件からは、ｐチャネルの場合は、（Ｖdd−IN_low）＝ΔＶｂ＞｜Ｖth_402p ｜，｜Ｖth_422p ｜となる。ｎチャネルの場合は、（IN_High−Ｖss）＝ΔＶｂ＞｜Ｖth_402n ｜，｜Ｖth_422n ｜を満たす必要がある。
【０３３７】
何れも、｜Ｖth_422n ｜に関する条件が適用されるのは、論理反転部１５０ｐ／１５０ｎに第２実施形態のインバータ回路４００Ｂｐ／４００Ｂｎを採用した場合に限られるのは言うまでもない。
【０３３８】
第５実施形態と同様に、レベル変換部１４０ｐ／１４０ｎを使用しなくとも、取り扱うパルス信号INの電圧レベルが、論理反転部１５０ｐ／１５０ｎの入力側のトランジスタのオン条件とオフ条件とを満たすものである場合には、つまり、論理反転部１５０ｐ／１５０ｎ（インバータ回路４００Ａｐ／４００Ａｎやインバータ回路４００Ｂｐ／４００Ｂｐ）のトランジスタ４０２ｐ／４０２ｎ，４２２ｐ／４２２ｎの閾値電圧Ｖthを中心としてローレベルとハイレベルが存在するパルス信号INを供給できれば、レベル変換部１４０ｐ／１４０ｎの要らない構成を採ることができ、インタフェース部１３０ｐ／１３０ｎの全体構成をコンパクトにできる。
【０３３９】
なお、ここでは、バッファ部１６０ｐ／１６０ｎが非反転型である第３実施形態のインタフェース部１３０Ｃｐ／１３０Ｃｎをベースにして、レベル変換部１４０ｐ／１４０ｎを取り外したが、バッファ部１６０ｐ／１６０ｎが反転型である第４実施形態のインタフェース部１３０Ｄｐ／１３０Ｄｎをベースにしてレベル変換部１４０ｐ／１４０ｎを取り外した構成とすることもできる。
【０３４０】
＜バッファ能力を加味した全体構成：第７実施形態＞
図２０〜図２０Ｃは、レベルシフト機能にバッファ能力を加味したインタフェース部１３０の第７実施形態を説明する図である。ここで、図２０および図２０Ａは回路構成を示す。図２０Ｂおよび図２０Ｃは動作を説明するタイミングチャートである。単一チャネルの側面では、第７実施形態のインタフェース部１３０Ｇｐは、ｐチャネルのＭＯＳトランジスタのみによって構成されたものであり、第７実施形態のインタフェース部１３０Ｇｎは、ｎチャネルのＭＯＳトランジスタのみによって構成されたものである。
【０３４１】
図２０Ｂおよび図２０Ｃに示すように、動作タイミングとしては、第５実施形態に対して、パルス信号inが直接に論理反転部５００ｐ／５００ｎや出力バッファ５１０ｐ／５１０ｎのトランジスタ５１２ｐ／５１２ｎに入力されるのでノードND_Bの動作を割愛して考えればよい。また、バッファ部１６０ｐ／１６０ｎが反転型となる点を考慮すればよい。
【０３４２】
第７実施形態のインタフェース部１３０Ｇｐ／１３０Ｇｎは、第４実施形態のインタフェース部１３０Ｄｐ／１３０Ｄｎをベースにして、レベル変換部１４０ｐ／１４０ｎに加えて論理反転部１５０ｐ／１５０ｎをも取り外している点に特徴を有する。
【０３４３】
第４実施形態では、比較的低振幅のパルス信号INをレベル変換部１４０ｐ／１４０ｎで比較的高振幅のパルス信号に変換して論理反転部１５０ｐ／１５０ｎに供給するようにすることで、レベル変換部１４０ｐ／１４０ｎから出力されるノードND_Aでのパルス信号の電圧レベルが、第１実施形態のインバータ回路４００Ａｐ／４００Ａｎや第２実施形態のインバータ回路４００Ｂｐ／４００Ｂｎの入力側のトランジスタについて考察したパルス信号INの条件を満たすようにしている。
【０３４４】
これに対して、第７実施形態では、レベル変換部１４０ｐ／１４０ｎや論理反転部１５０ｐ／１５０ｎを取り外しているので、パルス信号INが直接に論理反転部５００ｐ／５００ｎに入力されることになるので、第１実施形態のインバータ回路４００Ａｐ／４００Ａｎや第２実施形態のインバータ回路４００Ｂｐ／４００Ｂｎの入力側のトランジスタについて考察したパルス信号INの条件、つまり論理反転部５００ｐ／５００ｎに入力されるパルス信号INが論理反転部５００ｐ／５００ｎの入力側にあるトランジスタのオン条件とオフ条件とを満たすようにする必要がある。
【０３４５】
そこで、第７実施形態では、第５実施形態と同様に、先ず第１電源である正電源／負電源の値をパルス信号INのハイレベルＶin／ローレベルＶssに一致させている。こうすることで、先ず、ｐチャネルの場合におけるトランジスタ４０２ｐ，４２２ｐのオフ条件である（Ｖdd−IN_High ）＝ΔＶｃ＜｜Ｖth_402p ｜，｜Ｖth_422p ｜やｎチャネルの場合におけるトランジスタ４０２ｎ，４２２ｎのオフ条件である（IN_Low−Ｖss）＝ΔＶｃ＜｜Ｖth_402n ｜，｜Ｖth_422n ｜が自動的に満たされるようになる。残りはオン条件であるので、ｐチャネルの場合は、（Ｖdd−IN_low）＝ΔＶｂ＞｜Ｖth_402p ｜，｜Ｖth_422p ｜を満たす必要がある。ｎチャネルの場合は、（IN_High−Ｖss）＝ΔＶｂ＞｜Ｖth_402n ｜，｜Ｖth_422n ｜を満たす必要がある。
【０３４６】
前述のように、端的には、トランジスタ４０２ｐ／４０２ｎ，４２２ｐ／４２２ｎの閾値電圧Ｖthを中心としてローレベルとハイレベルが存在するパルス信号INを供給すればよいことになる。
【０３４７】
何れも、｜Ｖth_422n ｜に関する条件が適用されるのは、論理反転部５００ｐ／５００ｎに第２実施形態のインバータ回路４００Ｂｐ／４００Ｂｎを採用した場合に限られるのは言うまでもない。
【０３４８】
このように、レベル変換部１４０ｐ／１４０ｎおよび論理反転部１５０ｐ／１５０ｎを使用しなくとも、取り扱うパルス信号INの電圧レベルが、論理反転部５００ｐ／５００ｎの入力側のトランジスタのオン条件とオフ条件とを満たすものである場合には、つまり、論理反転部５００ｐ／５００ｎ（インバータ回路４００Ａｐ／４００Ａｎやインバータ回路４００Ｂｐ／４００Ｂｐ）のトランジスタ４０２ｐ／４０２ｎ，４２２ｐ／４２２ｎの閾値電圧Ｖthを中心としてローレベルとハイレベルが存在するパルス信号INを供給できれば、レベル変換部１４０ｐ／１４０ｎおよび論理反転部１５０ｐ／１５０ｎの要らない構成を採ることができ、インタフェース部１３０ｐ／１３０ｎの全体構成をコンパクトにできる。
【０３４９】
なお、ここでは、バッファ部１６０ｐ／１６０ｎが反転型である第４実施形態のインタフェース部１３０Ｄｐ／１３０Ｄｎをベースにして、レベル変換部１４０ｐ／１４０ｎおよび論理反転部１５０ｐ／１５０ｎを取り外したが、バッファ部１６０ｐ／１６０ｎが非反転型である第３実施形態のインタフェース部１３０Ｃｐ／１３０Ｃｎをベースにしてレベル変換部１４０ｐ／１４０ｎおよび論理反転部１５０ｐ／１５０ｎを取り外した構成とすることもできる。ただし、このような構成は、特開２００５−１２３８６５号公報に記載の構成と同じになるので、本願発明には含まれないものとする。
【０３５０】
＜バッファ能力を加味した全体構成：第８実施形態＞
図２１〜図２１Ｃは、レベルシフト機能にバッファ能力を加味したインタフェース部１３０の第８実施形態を説明する図である。ここで、図２１および図２１Ａは回路構成を示す。図２１Ｂおよび図２１Ｃは動作を説明するタイミングチャートである。単一チャネルの側面では、第８実施形態のインタフェース部１３０Ｈｐは、ｐチャネルのＭＯＳトランジスタのみによって構成されたものであり、第８実施形態のインタフェース部１３０Ｈｎは、ｎチャネルのＭＯＳトランジスタのみによって構成されたものである。
【０３５１】
図２１Ｂおよび図２１Ｃに示すように、動作タイミングとしては、第６実施形態に対して、パルス信号inが直接に論理反転部５００ｐ／５００ｎや出力バッファ５１０ｐ／５１０ｎのトランジスタ５１２ｐ／５１２ｎに入力されるのでノードND_Bの動作を割愛して考えればよい。また、バッファ部１６０ｐ／１６０ｎが反転型となる点を考慮すればよい。
【０３５２】
第８実施形態のインタフェース部１３０Ｈｐ／１３０Ｈｎは、第７実施形態と同様に、第４実施形態のインタフェース部１３０Ｄｐ／１３０Ｄｎをベースにして、レベル変換部１４０ｐ／１４０ｎに加えて論理反転部１５０ｐ／１５０ｎをも取り外している点に特徴を有する。
【０３５３】
第７実施形態との相違点は、正電源Ｖdd／負電源Ｖss１の値をパルス信号INのハイレベルＶin／ローレベルＶssに一致させるのではなく通常通り（第４実施形態と同様に）、正電源Ｖdd／負電源Ｖss１とすることで、入力されるパルス信号INの条件を一般化している。換言すれば、第７実施形態は、この第８実施形態の一態様であると言える。
【０３５４】
正電源Ｖdd／負電源Ｖss１とすることで、入力されるパルス信号INの条件を一般化しているので、たとえば、オフ条件からは、ｐチャネルの場合は、（Ｖdd−IN_High ）＝ΔＶｃ＜｜Ｖth_402p ｜，｜Ｖth_422p ｜、ｎチャネルの場合は、（IN_Low−Ｖss）＝ΔＶｃ＜｜Ｖth_402n ｜，｜Ｖth_422n ｜を満たす必要がある。
【０３５５】
また、オン条件からは、ｐチャネルの場合は、（Ｖdd−IN_low）＝ΔＶｂ＞｜Ｖth_402p ｜，｜Ｖth_422p ｜となる。ｎチャネルの場合は、（IN_High−Ｖss）＝ΔＶｂ＞｜Ｖth_402n ｜，｜Ｖth_422n ｜を満たす必要がある。
【０３５６】
何れも、｜Ｖth_422n ｜に関する条件が適用されるのは、論理反転部５００ｐ／５００ｎに第２実施形態のインバータ回路４００Ｂｐ／４００Ｂｎを採用した場合に限られるのは言うまでもない。
【０３５７】
第７実施形態と同様に、レベル変換部１４０ｐ／１４０ｎおよび論理反転部１５０ｐ／１５０ｎを使用しなくとも、取り扱うパルス信号INの電圧レベルが、論理反転部５００ｐ／５００ｎの入力側のトランジスタのオン条件とオフ条件とを満たすものである場合には、つまり、論理反転部５００ｐ／５００ｎ（インバータ回路４００Ａｐ／４００Ａｎやインバータ回路４００Ｂｐ／４００Ｂｐ）のトランジスタ４０２ｐ／４０２ｎ，４２２ｐ／４２２ｎの閾値電圧Ｖthを中心としてローレベルとハイレベルが存在するパルス信号INを供給できれば、レベル変換部１４０ｐ／１４０ｎおよび論理反転部１５０ｐ／１５０ｎの要らない構成を採ることができ、インタフェース部１３０ｐ／１３０ｎの全体構成をコンパクトにできる。
【０３５８】
なお、ここでは、バッファ部１６０ｐ／１６０ｎが反転型である第４実施形態のインタフェース部１３０Ｄｐ／１３０Ｄｎをベースにして、レベル変換部１４０ｐ／１４０ｎおよび論理反転部１５０ｐ／１５０ｎを取り外したが、バッファ部１６０ｐ／１６０ｎが非反転型である第３実施形態のインタフェース部１３０Ｃｐ／１３０Ｃｎをベースにしてレベル変換部１４０ｐ／１４０ｎおよび論理反転部１５０ｐ／１５０ｎを取り外した構成とすることもできる。ただし、このような構成は、特開２００５−１２３８６５号公報に記載の構成と同じになるので、本願発明には含まれないものとする。
【０３５９】
＜比較例＞
図２２は、本実施形態のインタフェース部１３０に対する比較例を説明する図である。この比較例は、特開２００４−２３５９９５号公報にて開示されているものである。
【０３６０】
当該比較例のインタフェース部１３０Ｘは、同公報に記載に通りであるが、各回路要素を機能分解すれば、図２２（１）に示すように、電圧レベルシフタ５１は、第１端子IN１からのパルス信号を論理反転する右側に配置されたトランジスタTr１，Tr２，Tr３とキャパシタＣ１を有する回路（インバータINV_１）と、第２端子IN２からのパルス信号（第１端子IN１に対して相補関係を有する）を論理反転する左側に配置されたトランジスタTr４，Tr５，Tr６とキャパシタＣ２を有する回路（インバータINV_２）とを有する。バッファ回路５４は、本実施形態と同様に正電源ＶＤＤと基準電源ＧＮＤとの間に直列接続された２つのトランジスタTr９，TR１０とブートストラップ用のキャパシタＣ３と分離スイッチをなすトランジスタTr１１とを有する。
【０３６１】
インバータINV_１，INV_２は、各端子IN１，IN２からの低振幅のパルス信号をノードＮ３，Ｎ４にて高振幅のパルス信号に変換しており、レベル変換機能を有する論理反転手段となっている。
【０３６２】
ここで、本実施形態のインタフェース部１３０との対応では、たとえば図２２（２）に示す等価構成図のように、第１端子IN１からのパルス信号をインバータINV_１で論理反転してノードＮ３に出力する場合を考えると、図１８に示した第５実施形態や図１９に示した第６実施形態のインタフェース部１３０Ｅｐ，１３０Ｆｐ（バッファ部１６０が非反転型の構成）と対応すると考えられる。インバータINV_１が論理反転部１５０ｐに相当し、インバータINV_２が論理反転部５００ｐに相当し、ノードＮ３がノードND_Bに相当し、ノードＮ４がノードND_Cに相当すると考えられる。
【０３６３】
また、図２２（３）に示す等価構成図のように、第２端子IN２からのパルス信号をインバータINV_２で論理反転してノードＮ４に出力する場合を考えると、図２０に示した第７実施形態や図２１に示した第８実施形態のインタフェース部１３０Ｇｐ，１３０Ｈｐ（バッファ部１６０が反転型の構成）と対応すると考えられる。インバータINV_１が論理反転部５００ｐに相当し、ノードＮ４がパルス信号inの入力点（ノードND_B）に相当し、ノードＮ３がノードND_Cに相当すると考えられる。そして、その構成の前段に、論理反転部１５０ｐに相当するインバータINV_２が追加されていると考えることができる。
【０３６４】
これらの対比から理解されるように、特開２００４−２３５９９５号公報にて開示されている仕組みは、機能的には一見すると、本実施形態の第５〜第８実施形態の仕組みと似通っている。
【０３６５】
しかしながら、特開２００４−２３５９９５号公報にて開示されている仕組みで使用している電圧レベルシフタ５１（ラッチ型レベルシフタ構成部）はインバータINV_１，INV_２を必ず対で配置しなくてはならず、かつパルス入力として第１端子IN１および第２端子IN２の２系統が必ず必要となる。電圧レベルシフタ５１（ラッチ型レベルシフタ構成部）を利用することに限定した回路構成となる。
【０３６６】
一方、本実施形態の仕組みでは、たとえば第３実施形態で示した構成で説明すると、レベルシフタ＋インバータ＋バッファの構成であり、レベルシフタは入力をパルス信号inと基準電位Ｖref にすることで実質的な入力パルス数を削減でき、かつカレントミラー型であるため高速動作が可能である。また、レベルシフタ部分を取り外した構成（たとえば第５〜第８実施形態）では、基準電位Ｖref の入力も不要で、パルス信号inの１系統のみでよい。
【０３６７】
以上、本発明について実施形態を用いて説明したが、本発明の技術的範囲は前記実施形態に記載の範囲には限定されない。発明の要旨を逸脱しない範囲で前記実施形態に多様な変更または改良を加えることができ、そのような変更または改良を加えた形態も本発明の技術的範囲に含まれる。
【０３６８】
また、前記の実施形態は、クレーム（請求項）にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組合せの全てが発明の解決手段に必須であるとは限らない。前述した実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜の組合せにより種々の発明を抽出できる。実施形態に示される全構成要件から幾つかの構成要件が削除されても、効果が得られる限りにおいて、この幾つかの構成要件が削除された構成が発明として抽出され得る。
【０３６９】
たとえば、前記実施形態では、有機ＥＬ素子や液晶あるいはＬＥＤなどを発光素子として使用したパネル型表示装置への適用例において、本実施形態の各インタフェース部１３０や、それを構成するレベル変換部１４０、論理反転部１５０、およびバッファ部１６０の各構成について説明したが、各部は表示装置への適用に限定されない。レベル変換部１４０、論理反転部１５０、あるいはバッファ部１６０の各部が表示パネル部と一体的に絶縁性基板上に集積されていることも必須ではない。表示パネル部とは別体の半導体集積回路として提供されるなど、一般的な回路として広く用いることができる。
【図面の簡単な説明】
【０３７０】
【図１】本発明に係る表示装置の一実施形態であるアクティブマトリクス型表示装置の構成の概略を示すブロック図である。
【図２】図１に示した表示装置を構成する画素回路の第１例を示す図である。
【図２Ａ】図１に示した表示装置を構成する画素回路の第２例を示す図である。
【図２Ｂ】図１に示した表示装置を構成する画素回路の第３例を示す図である。
【図３】インタフェース部の構成例の概要を説明する図である。
【図４】本実施形態のレベルシフト部に対するレベル変換回路の第１比較例の回路構成（ｐチャネル）を示す図である。
【図４Ａ】レベル変換回路の第１比較例の動作説明図である。
【図５】本実施形態のレベルシフト部に対するレベル変換回路の第２比較例（ｐチャネル）の回路図である。
【図５Ａ】本実施形態のレベルシフト部に対するレベル変換回路の第２比較例（ｎチャネル）の回路図である。
【図５Ｂ】レベル変換回路の第２比較例（ｐチャネル）の動作説明図である。
【図５Ｃ】レベル変換回路の第２比較例（ｎチャネル）の動作説明図である。
【図６】レベル変換部の第１実施形態（ｐチャネル）の回路図である。
【図６Ａ】レベル変換部の第１実施形態（ｎチャネル）の回路図である。
【図６Ｂ】レベル変換部の第１実施形態（ｐチャネル）の動作説明図である。
【図６Ｃ】レベル変換部の第１実施形態（ｎチャネル）の動作説明図である。
【図７】レベル変換部の第２実施形態（ｐチャネル）の回路図である。
【図７Ａ】レベル変換部の第２実施形態（ｎチャネル）の回路図である。
【図７Ｂ】レベル変換部の第２実施形態（ｐチャネル）の動作説明図である。
【図７Ｃ】レベル変換部の第２実施形態（ｎチャネル）の動作説明図である。
【図８】レベル変換部の第３実施形態（ｐチャネル）の回路図である。
【図８Ａ】レベル変換部の第３実施形態（ｎチャネル）の回路図である。
【図８Ｂ】ベルシフト部の第３実施形態（ｐチャネル）の動作説明図である。
【図８Ｃ】レベル変換部の第３実施形態（ｎチャネル）の動作説明図である。
【図９】レベル変換部の第４実施形態（ｐチャネル）の回路図である。
【図９Ａ】レベル変換部の第４実施形態（ｎチャネル）の回路図である。
【図９Ｂ】レベル変換部の第４実施形態（ｐチャネル）の動作説明図である。
【図９Ｃ】レベル変換部の第４実施形態（ｎチャネル）の動作説明図である。
【図１０】レベル変換部の第５実施形態（ｐチャネル）の回路図である。
【図１０Ａ】レベル変換部の第５実施形態（ｎチャネル）の回路図である。
【図１０Ｂ】レベル変換部の第５実施形態（ｐチャネル）の動作説明図である。
【図１０Ｃ】レベル変換部の第５実施形態（ｎチャネル）の動作説明図である。
【図１１】論理反転部の第１実施形態（ｐチャネル）の回路図である。
【図１１Ａ】論理反転部の第１実施形態（ｐチャネル）の回路図である。
【図１１Ｂ】論理反転部の第１実施形態（ｐチャネル）の動作説明図である。
【図１１Ｃ】論理反転部の第１実施形態（ｎチャネル）の動作説明図である。
【図１２】論理反転部の第２実施形態（ｐチャネル）の回路図である。
【図１２Ａ】論理反転部の第２実施形態（ｎチャネル）の回路図である。
【図１２Ｂ】論理反転部の第２実施形態（ｐチャネル）の動作説明図である。
【図１２Ｃ】論理反転部の第２実施形態（ｎチャネル）の動作説明図である。
【図１３】レベル変換部と論理反転部との組合せにおけるバッファ機能について説明する構成例（ｐチャネル）を示す図である。
【図１３Ａ】レベル変換部と論理反転部との組合せにおけるバッファ機能について説明する構成例（ｐチャネル）を示す図である。
【図１３Ｂ】図１３にて、レベル変換部に第２比較例（あるいは第１実施形態）のカレントミラー型レベルシフタを用いた場合の動作説明図である。
【図１４】インタフェース部の第１実施形態（ｐチャネル）の回路図である。
【図１４Ａ】インタフェース部の第１実施形態（ｎチャネル）の回路図である。
【図１４Ｂ】インタフェース部の第１実施形態（ｐチャネル）の動作説明図である。
【図１４Ｃ】インタフェース部の第１実施形態（ｎチャネル）の動作説明図である。
【図１５】インタフェース部の第２実施形態（ｐチャネル）の回路図である。
【図１５Ａ】インタフェース部の第２実施形態（ｎチャネル）の回路図である。
【図１５Ｂ】インタフェース部の第２実施形態（ｐチャネル）の動作説明図である。
【図１５Ｃ】インタフェース部の第２実施形態（ｎチャネル）の動作説明図である。
【図１６】インタフェース部の第３実施形態（ｐチャネル）の回路図である。
【図１６Ａ】インタフェース部の第３実施形態（ｎチャネル）の回路図である。
【図１６Ｂ】インタフェース部の第３実施形態（ｐチャネル）の動作説明図である。
【図１６Ｃ】インタフェース部の第３実施形態（ｎチャネル）の動作説明図である。
【図１７】インタフェース部の第４実施形態（ｐチャネル）の回路図である。
【図１７Ａ】インタフェース部の第４実施形態（ｎチャネル）の回路図である。
【図１７Ｂ】インタフェース部の第４実施形態（ｐチャネル）の動作説明図である。
【図１７Ｃ】インタフェース部の第４実施形態（ｎチャネル）の動作説明図である。
【図１８】インタフェース部の第５実施形態（ｐチャネル）の回路図である。
【図１８Ａ】インタフェース部の第５実施形態（ｎチャネル）の回路図である。
【図１８Ｂ】インタフェース部の第５実施形態（ｐチャネル）の動作説明図である。
【図１８Ｃ】インタフェース部の第５実施形態（ｎチャネル）の動作説明図である。
【図１９】インタフェース部の第６実施形態（ｐチャネル）の回路図である。
【図１９Ａ】インタフェース部の第６実施形態（ｎチャネル）の回路図である。
【図１９Ｂ】インタフェース部の第６実施形態（ｐチャネル）の動作説明図である。
【図１９Ｃ】インタフェース部の第６実施形態（ｎチャネル）の動作説明図である。
【図２０】インタフェース部の第７実施形態（ｐチャネル）の回路図である。
【図２０Ａ】インタフェース部の第７実施形態（ｎチャネル）の回路図である。
【図２０Ｂ】インタフェース部の第７実施形態（ｐチャネル）の動作説明図である。
【図２０Ｃ】インタフェース部の第７実施形態（ｎチャネル）の動作説明図である。
【図２１】インタフェース部の第８実施形態（ｐチャネル）の回路図である。
【図２１Ａ】インタフェース部の第８実施形態（ｎチャネル）の回路図である。
【図２１Ｂ】インタフェース部の第８実施形態（ｐチャネル）の動作説明図である。
【図２１Ｃ】インタフェース部の第８実施形態（ｎチャネル）の動作説明図である。
【図２２】本実施形態のインタフェース部に対する比較例を説明する図である。
【符号の説明】
【０３７１】
１…表示装置、１００…表示パネル部、１０１…基板、１０２…画素アレイ部、１０３…垂直駆動部、１０４…書込走査部、１０５DS…駆動走査部、１０６…水平駆動部、１０９…制御部、１２０…保持容量、１２１…駆動トランジスタ、１２５…サンプリングトランジスタ、１２７…有機ＥＬ素子、１３０…インタフェース部、１３３…垂直ＩＦ部、１３６…水平ＩＦ部、１４０…レベル変換部、１５０…論理反転部、１６０…バッファ部、１７０…シフトレジスタ部、１７２…シフトレジスタ、１８０…出力バッファ部、１８２…出力バッファ、２００…駆動信号生成部、２２０…映像信号処理部、３００…レベル変換回路、３２０…ブートストラップ回路、３２２…容量素子、４００…インバータ回路、４１０…ブートストラップ回路、４１４…容量素子、５００…論理反転部、５０１…相補信号生成部、５２０…ブートストラップ回路、５２２…容量素子、９００…レベル変換回路Ｃel…寄生容量、ＬＣ…液晶セル、Ｐ…画素回路
【図１】
2009077208.tif 000004
【図２】
2009077208.tif 000005
【図２Ａ】
2009077208.tif 000006
【図２Ｂ】
2009077208.tif 000007
【図３】
2009077208.tif 000008
【図４】
2009077208.tif 000009
【図４Ａ】
2009077208.tif 000010
【図５】
2009077208.tif 000011
【図５Ａ】
2009077208.tif 000012
【図５Ｂ】
2009077208.tif 000013
【図５Ｃ】
2009077208.tif 000014
【図６】
2009077208.tif 000015
【図６Ａ】
2009077208.tif 000016
【図６Ｂ】
2009077208.tif 000017
【図６Ｃ】
2009077208.tif 000018
【図７】
2009077208.tif 000019
【図７Ａ】
2009077208.tif 000020
【図７Ｂ】
2009077208.tif 000021
【図７Ｃ】
2009077208.tif 000022
【図８】
2009077208.tif 000023
【図８Ａ】
2009077208.tif 000024
【図８Ｂ】
2009077208.tif 000025
【図８Ｃ】
2009077208.tif 000026
【図９】
2009077208.tif 000027
【図９Ａ】
2009077208.tif 000028
【図９Ｂ】
2009077208.tif 000029
【図９Ｃ】
2009077208.tif 000030
【図１０】
2009077208.tif 000031
【図１０Ａ】
2009077208.tif 000032
【図１０Ｂ】
2009077208.tif 000033
【図１０Ｃ】
2009077208.tif 000034
【図１１】
2009077208.tif 000035
【図１１Ａ】
2009077208.tif 000036
【図１１Ｂ】
2009077208.tif 000037
【図１１Ｃ】
2009077208.tif 000038
【図１２】
2009077208.tif 000039
【図１２Ａ】
2009077208.tif 000040
【図１２Ｂ】
2009077208.tif 000041
【図１２Ｃ】
2009077208.tif 000042
【図１３】
2009077208.tif 000043
【図１３Ａ】
2009077208.tif 000044
【図１３Ｂ】
2009077208.tif 000045
【図１４】
2009077208.tif 000046
【図１４Ａ】
2009077208.tif 000047
【図１４Ｂ】
2009077208.tif 000048
【図１４Ｃ】
2009077208.tif 000049
【図１５】
2009077208.tif 000050
【図１５Ａ】
2009077208.tif 000051
【図１５Ｂ】
2009077208.tif 000052
【図１５Ｃ】
2009077208.tif 000053
【図１６】
2009077208.tif 000054
【図１６Ａ】
2009077208.tif 000055
【図１６Ｂ】
2009077208.tif 000056
【図１６Ｃ】
2009077208.tif 000057
【図１７】
2009077208.tif 000058
【図１７Ａ】
2009077208.tif 000059
【図１７Ｂ】
2009077208.tif 000060
【図１７Ｃ】
2009077208.tif 000061
【図１８】
2009077208.tif 000062
【図１８Ａ】
2009077208.tif 000063
【図１８Ｂ】
2009077208.tif 000064
【図１８Ｃ】
2009077208.tif 000065
【図１９】
2009077208.tif 000066
【図１９Ａ】
2009077208.tif 000067
【図１９Ｂ】
2009077208.tif 000068
【図１９Ｃ】
2009077208.tif 000069
【図２０】
2009077208.tif 000070
【図２０Ａ】
2009077208.tif 000071
【図２０Ｂ】
2009077208.tif 000072
【図２０Ｃ】
2009077208.tif 000073
【図２１】
2009077208.tif 000074
【図２１Ａ】
2009077208.tif 000075
【図２１Ｂ】
2009077208.tif 000076
【図２１Ｃ】
2009077208.tif 000077
【図２２】
2009077208.tif 000078