(57)【要約】【課題】  シリアルデータの高速化にともなう受信性能の低下および連続同符合データ受信によるクロックデータリカバリー回路の精度低下を防止し、尚且つ消費電力の低いクロックデータリカバリー回路を提供する。【解決手段】  シリアルデータを受信するSerDes回路101と、並走クロック信号を受信する参照SerDes回路102とを有し、SerDes回路101は、参照SerDes回路102の生成した位相制御信号P_CSを用いて位相制御された再生クロックにより受信したシリアルデータの直列並列変換を行う。【選択図】  図１
2009077188.tif 000002
【特許請求の範囲】
【請求項１】
第１伝送路からの第１シリアルデータを受信する第１クロックデータリカバリー回路と、
第２伝送路からの第２シリアルデータを受信する第２クロックデータリカバリー回路と、
第１クロックデータリカバリー回路からの再生クロックを用いて上記第１シリアルデータをパラレルデータに変換する第１直列並列変換回路とを有し、
上記第１クロックデータリカバリー回路は、上記第１クロックデータリカバリー回路が生成する第１位相制御信号または上記第２クロックデータリカバリー回路が生成する第２位相制御信号のいずれかにより上記再生クロックの位相を制御する半導体装置。
【請求項２】
請求項１において、
上記第２シリアルデータは、上記第１シリアルデータよりもデータの反転する頻度が高い半導体装置。
【請求項３】
請求項２において、
上記第２シリアルデータは、クロック信号である半導体装置。
【請求項４】
請求項１において、
上記第１クロックデータリカバリー回路は、
上記再生クロックの位相を制御するクロック制御回路と、
上記第１シリアルデータと上記再生クロックとの位相比較を行う位相比較器と、
上記位相比較器による位相比較結果を平均化する平均化回路と、
上記平均化された位相比較結果としきい値とを比較して上記第１位相制御信号を生成する比較回路と、
上記第１位相制御信号と上記第２位相制御信号のいずれかを選択する選択回路とを有し、
上記クロック制御回路は、上記選択回路から出力された位相制御信号により、上記再生クロックの位相を制御する半導体装置。
【請求項５】
請求項１において、
上記位相制御信号は、再生クロックの位相が受信データの位相よりも遅れていることを示すUP信号、再生クロックの位相が受信データの位相より進んでいることを示すDOWN信号または再生クロックの位相と受信データの位相とのずれが一定範囲内であることを示すFIX信号のいずれかである半導体装置。
【請求項６】
請求項４において、
上記平均化回路は、上記位相比較器による位相比較結果に応じて保持する値を変化させる第１の双方向シフトレジスタと、
上記第１の双方向シフトレジスタのオーバーフロー信号に応じて保持する値を変化させる第２の双方向シフトレジスタとを有する半導体装置。
【請求項７】
第１伝送路から第１シリアルデータを受信し、
第２伝送路から第２シリアルデータを受信し、
上記第２シリアルデータをパラレルデータに変換するためのクロックと上記第２シリアルデータとの位相差に基づき第２位相制御信号を生成し、
上記第１シリアルデータをパラレルデータに変換するためのクロックの位相を上記第２位相制御信号により制御する直列並列変換方法。
【請求項８】
請求項７において、
上記第１シリアルデータをパラレルデータに変換するためのクロックと上記第１シリアルデータとの位相差に基づき第１位相制御信号を生成し、
制御信号を受け、
上記制御信号が第１の状態である場合には、上記第１シリアルデータをパラレルデータに変換するためのクロックの位相を上記第１位相制御信号により制御し、
上記制御信号が第２の状態である場合には、上記第１シリアルデータをパラレルデータに変換するためのクロックの位相を上記第２位相制御信号により制御する直列並列変換方法。
【請求項９】
請求項８において、
上記制御信号はトレーニング期間において第１の状態をとる直列並列変換方法。
【請求項１０】
請求項８において、
上記第２シリアルデータは、上記第１シリアルデータよりもデータの反転する頻度が高い半導体装置。
【請求項１１】
請求項１０において、
上記第２シリアルデータは、クロック信号である半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に装置間高速データ転送に用いられ、受信データからクロックを再生するクロックデータリカバリー（CDR：Clock Data Recovery）回路に関するものである。
【背景技術】
【０００２】
近年、半導体装置間で高速にデータ転送を実現するため、半導体装置間のデータ転送にシリアル転送方式を採用するものがある。そのようなシリアル転送方式を採用する半導体装置では、送信すべきパラレルデータをシリアルデータに変換し、また受信したシリアルデータをパラレルデータに変換するSerDes(Serializer and Deserializer)回路が用いられる。送信側半導体装置のSerDes回路は、伝送路クロックに同期させてシリアル化したデータを伝送路により受信側半導体装置に転送し、受信側半導体装置のSerDes回路で受信したシリアルデータからクロックを抽出し、受信シリアルデータを復元する方法が一般的に用いられる。受信シリアルデータからクロックを抽出する機能を実現する回路はCDR回路と呼ばれる。大容量のシリアルデータを高速に伝送する為に、半導体装置では複数のチャネルの伝送路をもち、各チャネルに対応してSerDes回路が設けられる。
【０００３】
このようなSerDes回路におけるクロックデータリカバリー回路の構成例が特許文献１に開示されている。
【０００４】
【特許文献１】特開２００７−１８４８４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
近年のシリアルデータ転送レートは数ギガbpsクラスを要求され、CDR回路には高度な追従性能が要求される。
【０００６】
図２は、本願発明者が本願に先立って検討した伝送方式である。半導体装置２０１は、CDR回路１と、並列直列変換回路２と、直列並列変換回路３と、入力バッファ４と、出力バッファ５と、クロックバッファ６を具備し、特に、並走クロックを設け、この並走クロックを各CDR回路１へ分配することが特徴である。図２の伝送方式は、並走クロックをCDR回路１にて位相補間することで得られるクロックと受信データの位相差を調べることでシリアルデータの受信を実現している。しかしながら、並走クロックにおける出力バッファ５、伝送路８、入力バッファ４およびクロックバッファ６でのジッタおよびノイズを考慮すると、近年のギガクラスの転送レートを安定して実現することは難しい。これは、信号品質の低下した並走クロックをもとにCDR回路１で受信データとの位相差解析を行っている為、並走クロックが持っているジッタ成分が直接CDR回路１の性能に影響してしまうからである。高い周波数の並走クロックを複数のCDR回路１に分配する際、高精度なスキュー調整およびデューティー調整が必要となる。また、CDR回路１は自立的にクロックの位相を調整しなければならない為、受信データに同符号データが連続する場合、受信データへの位相追従の精度が下がる。
【０００７】
次に、本願発明者は図３に示すように、並走クロックをそのままCDR回路１に分配するのではなく、並走クロックを参照信号として使用するPLL回路７の出力信号を各CDR回路１に分配する回路方式を検討した。図３に示した伝送方式は、並走クロックをPLL回路７にて受信しているものの、出力バッファ５、伝送路および入力バッファ４でのジッタおよびノイズにより信号品質の低下した並走クロックをPLL回路７の参照信号として使用している為、PLL回路７の出力信号の信号品質も低くなる。その結果、図２の回路方式と同じように受信性能の低下が避けられない。CDR回路１は自立的にクロックの位相制御を行わなければならない為、受信データに同符号データが連続する場合十分な位相追従が行われない。
【０００８】
したがって、複数のSerDes回路（CDR回路）から構成された送受信システムにおいて、安定した高速シリアルデータ転送を実現するためには、並走クロックを用いても、そのジッタやノイズのCDR回路への影響を抑える必要があることを本願発明者は見出した。また、受信データに同符号データが連続した場合におけるCDR回路の追従性能低下を回避することが必要であることを本願発明者は見出した。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、以下の通りである。第１伝送路からの第１シリアルデータを受信する第１クロックデータリカバリー回路と、第２伝送路からの第２シリアルデータを受信する第２クロックデータリカバリー回路と、第１クロックデータリカバリー回路からの再生クロックを用いて第１シリアルデータをパラレルデータに変換する第１直列並列変換回路とを有し、第１クロックデータリカバリー回路は、第１クロックデータリカバリー回路が生成する第１位相制御信号または第２クロックデータリカバリー回路が生成する第２位相制御信号のいずれかにより再生クロックの位相を制御する。
【発明の効果】
【００１０】
高精度な高速シリアルデータ転送を実現する。特に、高速シリアル受信データに連続同符合データが含まれている場合でも、安定したシリアルデータの転送が可能になる。また、装置全体として低消費電力化が実現できる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施形態を詳細に説明する。
【００１２】
本実施形態の半導体装置１００は、図１に示されるように、複数のSerDes回路１０１を有している。各SerDes回路１０１は、内部回路（図示しない）からパラレルデータを受け取り、シリアルデータに変換して伝送路に出力する。また、伝送路からシリアルデータを受信し、パラレルデータに変換して内部回路に出力する。また、半導体装置１００は、シリアルデータとして並走クロックを受ける参照SerDes回路１０２を設けている。参照SerDes回路は、位相制御信号P_CSを各SerDes回路１０１に供給する。PLL回路１０３は、各SerDes回路及び参照SerDes回路１０２に、参照クロックRf_CLKを供給する。制御論理１０４は各SerDes回路１０１に制御信号CSを供給する。
【００１３】
SerDes回路１０１及び参照SerDes回路１０２は、同様の構成を有するため、SerDes回路１０１の構成を図を用いて説明し、参照SerDes回路１０２についてはその都度、その相違点を述べることにする。図４にSerDes回路１０１の主要構成を示す。シリアルデータをパラレルデータに変換する直列並列変換回路４０１と、パラレルデータをシリアルデータに変換する並列直列変換回路４０３と、クロックデータリカバリー回路（以下、CDR回路）４０２を有する。位相制御信号P_CSは、UP/FIX/DOWNのいずれかの状態をとる。以下、位相制御信号P_CSに基づく位相差情報をUP_1/FIX_1/DOWN_1と表記する。参照SerDes回路１０２は、位相制御情報P_CSを受けない。
【００１４】
直列並列変換回路４０１は、シリアル形態である受信データをCDR回路４０２で復元されたクロックRc_CLKを使って受信し、パラレルデータに変換する。直列並列変換回路４０１は一般的な構成にて実現されるため、詳細な説明は省略する。また、並列直列変換回路４０３は、パラレル形態である送信データをシリアルデータに変換する。並列直列変換回路４０３は、一般的な構成にて実現されるため、詳細な説明は省略する。
【００１５】
CDR回路４０２は、図５に示されるように位相比較器５０１と、平均化回路５０２と、比較回路５０３と、モード切り替え回路５０４と、クロック制御回路５０５と、クロック生成回路５０６により構成される。なお、位相比較器５０１で捕捉されたシリアルデータが直列並列変換回路４０１に入力される。
【００１６】
図６に示す位相比較器５０１は、いわゆるハーフレート方式による位相比較器の構成例であり、シリアルデータの転送レートの１／２となる周波数のクロック信号を用いて位相比較を行う。入力されるクロックは互いの位相差がπ/2であるIクロックとQクロックの２種類である。位相比較モジュール６０１−１はIクロックとQクロックのポジエッジに対応して動作する。一方、位相比較モジュール６０１−２には、反転Iクロックと反転Qクロックが入力されることにより、IクロックとQクロックのネガエッジに対応して動作することになる。位相比較モジュール６０１はそれぞれ、位相差情報として、クロックがシリアルデータと比較して位相が遅れていることを示す位相遅れ信号（UP信号）、クロックの位相とシリアルデータの位相とのずれが一定範囲内であることを示す位相固定信号（FIX信号）、クロックがシリアルデータと比較して位相が進んでいることを示す位相進み信号（DOWN信号）を出力する。２つの位相比較モジュール６０１から出力される位相差情報は、UP／FIX／DOWN統合モジュール６０２で統合される。UP／FIX／DOWN統合モジュール６０２は、２つの位相比較モジュール６０１からのUP、FIXおよびDOWN信号の組み合わせにより、５種類の信号（2UP／1UP／FIX／1DOWN／2DOWN）を出力する。例えば、位相比較モジュール６０１−１の位相差情報と位相比較モジュール６０１−２の位相差情報を足し合わせるように構成することができる。この場合、２つの位相比較モジュール６０１からそれぞれ「UP(DOWN)」と「UP(DOWN)」が得られた場合は「2UP(2DOWN)」を、「UP(DOWN)」と「FIX」が得られた場合は「1UP(1DOWN)」を、「UP(DOWN)」と「DOWN(UP)」が得られた場合または「FIX」と「FIX」が得られた場合は「FIX」を出力する。
【００１７】
位相比較器５０１の出力は、平均化回路５０２に入力される。平均化回路５０２の機能は、位相比較器５０１が出力する位相差情報の時間平均を算出することである。平均化回路５０２を構成するシフトレジスタの動作を図７(a)〜(c)を用いて説明する。
【００１８】
図７(c)に示されるように、本実施の形態における平均化回路は、５進数加算を基本とするシフトレジスタで構成した例である。シフトレジスタ７２０は重み付け５０（＝１）のシフトレジスタ、シフトレジスタ７３０は重み付け５１（＝５）のシフトレジスタ、シフトレジスタ７４０は重み付け５２（＝２５）のシフトレジスタである。各シフトレジスタは、いずれも初期状態で各レジスタに論理値０が入力される。
【００１９】
位相比較器５０１からの信号により各レジスタが保持する論理値が変化する。重み付け１のシフトレジスタ７２０の動作を図７(a)に示す。シフトレジスタ７２０は、中心（Center）から上方向に順にレジスタdp１〜５、中心から下向きに順にレジスタdm１〜５が配置される。シフトレジスタの動作規則は以下のようになる。
（１）全てのレジスタの論理値が０の場合には、「1UP信号」が入るとレジスタdp1に１が、「1DOWN信号」が入るとレジスタdm1に１が入力される。
（２）シフトレジスタ７２０において最も上に位置する論理値１のレジスタがレジスタdp（すなわち、中心より上側のレジスタ）であった場合には、「1UP信号」が入るとその１つ上のレジスタに１が入力され、「1DOWN信号」が入るとそのレジスタから１が減算される。
（３）シフトレジスタ７２０において最も下に位置する論理値１のレジスタがレジスタdm（すなわち、中心より下側のレジスタ）であった場合には、「1UP信号」が入るとそのレジスタに１が減算され、「1DOWN信号」が入るとその１つ下のレジスタに１が入力される。
（４）「FIX信号」の場合はシフトレジスタの状態を変化させない。また、「2UP信号」「2DOWN信号」はそれぞれ２回の「UP信号」「DOWN信号」に相当するものとする。
【００２０】
図７(a)の例では、「1UP」「2UP」「2DOWN」「2DOWN」「1DOWN」「FIX」の順に入力された例を示している。初期状態（Ｓ１）のシフトレジスタに対し、「1UP」信号が入力され、レジスタdp1に論理値１が保持される（Ｓ２）。次に、「2UP信号」が入力されるとさらにレジスタdp2、dp3にも論理値１が保持される（Ｓ３）。次に、「2DOWN信号」が入力されるとレジスタdp2、dp3の論理値が減算され、レジスタdp1に論理値１が保持されるのみとなる（Ｓ４）。次に、「2DOWN信号」が入力されるとレジスタdp1の論理値が減算されるとともに、レジスタdm1に論理値１が保持される（Ｓ５）。次に、「1DOWN信号」が入力されるとさらにレジスタdm2にも論理値１が保持される（Ｓ６）。次に、FIX信号が入力されるとレジスタは前の論理値をそのまま保持する（Ｓ７）。
【００２１】
また、桁上げ動作を図７(b)を用いて説明する。シフトレジスタ７２０のレジスタdp1〜4まで論理値１が保持されている場合に「1UP信号」が入力されると、オーバーフロー信号dp5を出力して、シフトレジスタ７２０は初期状態に戻る。また、シフトレジスタ７３０には、オーバーフロー信号dp5が入力される。または、シフトレジスタ７２０のレジスタdm1〜4まで論理値１が保持されている場合に「1DOWN信号」が入力されると、オーバーフロー信号dm5を出力してシフトレジスタ７２０は初期状態に戻る。また、シフトレジスタ７３０には、オーバーフロー信号dm5が入力される。シフトレジスタ７３０の動作は、シフトレジスタ７２０の動作と同様であり、シフトレジスタ７２０における「1UP信号」を「オーバーフロー信号dp5」に、「1DOWN信号」を「オーバーフロー信号dm5」に読み替えればよい。なお、重み付け５ｎのシフトレジスタも同様であって、重み付け５（ｎ−１）のシフトレジスタの「オーバーフロー信号dp5」と「オーバーフロー信号dm5」に基づいて動作する。図７(b)の例では、「2UP信号」が入力され、重み付け１のレジスタdp1に論理値１、重み付け５のレジスタdp1に論理値１が保持されている。
【００２２】
以上説明したように、本実施の形態で使用されるシフトレジスタは、中心から上側のレジスタに論理値１がある場合は計数上UP信号が多いことを示す。逆に中心から下側のレジスタに論理値１がある場合は計数上DOWN信号が多いことを示す。また、全レジスタの論理値が０の場合、計数上UP信号とDOWN信号の個数が一致していることを示す。
【００２３】
この回路構成では、シフトレジスタごとに処理する信号の重み付けが異なることにより、1つのシフトレジスタの幅を単純に拡張する場合に比べ、少ないレジスタ数で同一の平均化処理が行える。これにより、回路規模の低減を実現する。また、重み付けの小さいシフトレジスタのみ高い周波数で動作すればよく、装置全体として消費電力の低下が図れる。他の特徴としては、従来のオーバーフローを基点とする平均化処理に生じる、クロックの位相が位相差情報の局所的な変動に追従してしまう現象を抑える効果があり、結果としてCDR回路４０２の性能を向上させる。なお、本実施の形態での平均化処理は、５進数の加算をシフトレジスタで実現した例であるが、この例に限定されることなく他の進数に対しても適応可能である。
【００２４】
CDR回路４０２の比較回路５０３は、図８に示されるように重み付けの異なるシフトレジスタ毎にしきい値と比較を行う比較モジュール８０２−１〜３と、それらの比較結果をまとめクロックの位相を変化させるUP信号、FIX信号またはDOWN信号を生成する比較結果統合回路８０３と、制御論理１０４から与えられ、しきい値を表す制御信号CS_1を、重み付けのことなるシフトレジスタ７２０，７３０，７４０の保持値と比較できるよう、シフトレジスタの進数表現にあわせてしきい値を変換するしきい値変換回路８０１−１〜３で構成される。しきい値は、正のしきい値と負のしきい値の２つの値を有している。比較モジュール８０２の動作としては、シフトレジスタの計数値（dp4〜dm4）としきい値変換回路により変換されたしきい値とを比較し、計数値が正の値であり且つ正のしきい値より大きければ「over」を、計数値が負の値であり且つ負のしきい値より小さければ「under」を、それ以外の場合は「equal」を出力する。比較結果統合回路８０３は、シフトレジスタの重み付けを考慮した上で比較モジュール８０２−１〜３の出力信号に重み付けを行い、全シフトレジスタの総合的な計数値としきい値との比較処理を実行する。本実施の形態では、重み付けの大きいシフトレジスタに対応する比較モジュール８０２−１が「over」であればUP信号を、「under」であればDOWN信号を生成し、「equal」であれば、比較モジュール８０２−２の結果を参照する。比較モジュール８０２−２が「over」であればUP信号を、「under」であればDOWN信号を生成し、「equal」であれば、さらに重み付けの小さいシフトレジスタに対応する比較モジュール８０２−３の結果を参照する。比較モジュール８０２−３が「over」であればUP信号を、「under」であればDOWN信号を生成し、「equal」であればFIX信号を生成する。このように、本実施の形態ではしきい値と各シフトレジスタのレジスタ値（dp4〜dm4）とを並列的に比較する。これは、平均化処理を重みの異なるシフトレジスタを用いて行うことにより実現できる方法であり、通常の加減算回路を用いたものに比べ、高速動作の面で有利である。
【００２５】
CDR回路４０２のモード切り替え回路５０４は、図９に示されるようにセレクタ回路９０２と同期化回路９０１を用いて構成される。CDR回路４０２が自立的に求めたクロック位相制御信号UP／FIX／DOWN信号（UP_0/FIX_0/DOWN_0と表記する）と参照SerDes回路１０２のCDR回路４０２が自立的に求め、位相制御信号P_CSとして供給されたUP／FIX／DOWN信号（UP_1/FIX_1/DOWN_1）のどちらかを選択し、後段のクロック制御回路５０５へ入力する。どちらを選択するかは、制御論理１０４の発生する制御信号CS_2によって決定される。
【００２６】
モード切り替え回路５０４が実現する機能について説明する。通常、CDR回路４０２へ入力される受信データは、頻繁にデータ値が変わることによりデータエッジが生成される。CDR回路４０２は、このデータエッジとクロックとの位相差を求めることで、クロックの位相を調整している。しかし、受信データに同符号データが連続するとデータエッジが生成されず、クロックとの有用な位相比較ができない。すなわち、連続同符号データに対してはCDR回路４０２が出力するクロックRc_CLKの位相が精度よく制御されない。そのため、同符号連続データの後にデータの符号が反転した場合、SerDes回路は受信データを正確に受信できないおそれがある。これを防止する為、図１に示すように複数ある1つのSerDes回路（参照SerDes回路１０２）への受信データにデータエッジが頻繁に変化するデータ、例えばクロック信号を使用し常にデータエッジとクロックの有用な位相差情報を求め、クロックを制御する為のUP／FIX／DOWN信号（位相制御信号P_CS）を求める。したがって、参照SerDes回路１０２が受信する信号は、通常データよりも頻繁にデータの符号が反転するような信号であればよく、規則的に値の変化するクロック信号に限定されることなく、たとえば、ランダムに値が変化するような信号であってもよい。SerDes回路１０１は、各々が自立的に求めたUP／FIX／DOWN信号（UP_0/FIX_0/DOWN_0）と参照SerDes回路１０２で自立的に求めたUP／FIX／DOWN信号（UP_1/FIX_1/DOWN_1）の２つを用いてクロックの位相を制御することで、受信データのエッジ発生頻度低下におけるクロックの位相制御精度低下を防ぐ。
【００２７】
さらに、モード切り替え回路５０４を使用したCDR回路４０２の他の特徴は以下の通りである。装置の動作初期段階（トレーニング期間）において、各SerDes回路１０１にて受信データとの同期状態を作り出し、その後参照SerDes回路１０２からの位相制御信号P_CSを使用してCDR回路４０２のクロックRc_CLKの位相を制御するシーケンスが考えられる。このシーケンスにより、伝送路等に起因して発生する各受信データのタイミングばらつきおよび各SerDes回路１０１のCDR回路４０２が持つばらつき等を相殺できる。なお、切り替えシーケンスは上述のものに限られず、自立的に得られる位相制御信号（UP_0/FIX_0/DOWN_0）と参照SerDes回路１０２からの位相制御信号P_CSとの切り替えをSerDes回路のエラーレートに基づいて決定するようにしてもよい。さらに、参照SerDes回路１０２からの位相制御信号P_CSによる位相制御に切り替えた後、各SerDes回路１０１のCDR回路４０２のうち、自立的な位相制御に使用する回路を停止させることで、高い受信精度を維持しつつ装置全体として消費電力を低減させることが可能となる。
【００２８】
さらに、モード切り替え回路５０４の入力として、外部から与える位相制御信号を付加することもできる。これにより、CDR回路４０２は、外部からクロックRc_CLKの位相制御が可能になる。モード切り替え回路５０４の入力としては、回路規模および動作速度が許す限り何種類もの外部信号を入力し切り替えることが可能である。参照SerDes回路１０２以外にも上位論理からCDR回路４０２のクロックRc_CLKの位相を制御することで、CDR回路４０２の性能評価等、通常動作以外にも使用することができる。
【００２９】
なお、参照SerDes回路１０２はモード切り替え回路の機能は不要であるが、自立的に得られる位相制御信号（UP_0/FIX_0/DOWN_0）を固定的に選択するようにすれば、回路としてはSerDes回路１０１と共通にすることができる。また、図５に点線で示すように参照SerDes回路１０２では位相制御信号（UP/FIX/DOWN）を位相制御信号P_CSとして出力する必要があるが、これも回路としては共通化して、SerDes回路１０１では出力されないように構成することができる。
【００３０】
CDR回路４０２のクロック制御回路５０５は、図１０(a)に示されるように一般的な双方向シフトレジスタ１００１と、後段のクロック生成回路への入力に適した信号形態へ変換するコーダ回路１００２から構成される。クロック制御回路５０５は、位相比較器５０１に入力されるクロックの位相を保持し、前段のモード切り替え回路５０４からのUP信号、FIX信号およびDOWN信号により位相を変更または保持する機能を実現する。図１０(a)の例では、相数ｍで位相を制御する。本実施の形態では、双方向シフトレジスタ１００１によりクロックの位相の変更・保持を実現しているが、この例に限定されることなく、位相を変更・保持できる機構を有していれば他の構成により実現しても差し支えない。
【００３１】
コーダ回路１００２は、図１０(b)に示すように、前段の双方向シフトレジスタ１００１から得られるｍ個（phase(0)〜phase(m-1)）の位相情報を４種類の信号（SELIP、SELQP、SELIN、SELQN）のうちの２つを用いて表現する。この方式により、回路規模および消費電力の低減が図れる。例えば、相数ｍ＝１６の例を図１０(c)に示している。この場合、各位相は、SELIP[0:3(16/4-1)]、SELQP[0:3]、SELIN[0:3]、SELQN[0:3]で表され、phase(0)〜phase(3)は、SELIP[0:3]、SELQP[0:3]の組み合わせにより、phase(4)〜phase(7)は、SELQP[0:3]、SELIN[0:3]の組み合わせにより、phase(8)〜phase(11)は、SELIN[0:3]、SELQN[0:3]の組み合わせにより、phase(12)〜phase(15)は、SELQN[0:3]、SELIP[0:3]の組み合わせにより表される。phase(0)は図１０(b)に表されるように、SELIP[0〜3]が全てHiになり、SELQP[0:3] 、SELIN[0:3]、 SELQN[0:3]は全てLoになる。また、phase(1)は、SELIP[0〜2]がHiになりSELIP[3]がLoになる。SELQP[0]がHiになり、SELQP[1:3]はLoのままである。 SELIN[0:3]、 SELQN[0:3]は全てLoになる。
【００３２】
CDR回路４０２のクロック生成回路５０６は、図１１に示されるように前段のクロック制御回路５０５からの出力信号（SELIP、SELQP、SELIN、SELQN）によりスイッチを切り替えることで電流量を調整し、微小な位相変化に対応したクロックを生成する機能を有する。図１１のクロック生成回路５０６への入力信号は、図１０のｍ=７２の場合に対応するものである。クロック生成回路５０６により位相を制御されたIクロックとQクロックが位相比較器５０１に入力され、受信シリアルデータとの位相比較が行われる。
【００３３】
本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で変更が可能である。
【図面の簡単な説明】
【００３４】
【図１】本発明の半導体装置のブロック図である。
【図２】本発明にあたり検討を行った半導体装置のブロック図である。
【図３】本発明にあたり検討を行った半導体装置のブロック図である。
【図４】SerDes回路１０１の主要構成を示すブロック図である。
【図５】CDR回路４０２の詳細を示すブロック図である。
【図６】CDR回路４０２の位相比較器５０１の詳細を示すブロック図である。
【図７】図７(a)はCDR回路４０２の平均化回路５０２において、重み付けの最も低いシフトレジスタの動作を示す図、図７(b)はシフトレジスタ間の桁上げ動作を示す図、図７(c)は重み付けの異なる複数のシフトレジスタで構成された平均化回路５０２の構成を示す概念図である。
【図８】CDR回路４０２の比較回路５０３の詳細を示すブロック図である。
【図９】CDR回路４０２のモード切り替え回路５０４の詳細を示すブロック図である。
【図１０】図１０(a)はCDR回路４０２のクロック制御回路５０５の詳細を示すブロック図、図１０(b)は４種類の信号（SELIP、SELQP、SELIN、SELQN）と双方向シフトレジスタ１００１に保持された位相情報との関係を示す図、図１０(c)は相数１６の場合の各クロック相と４種類の信号（SELIP、SELQP、SELIN、SELQN）の関係を示す図である。
【図１１】CDR回路４０２のクロック生成回路５０６の構成例を示す回路図である。
【符号の説明】
【００３５】
100…半導体装置、101…SerDes回路、102…参照SerDes回路、103…PLL回路、104…制御論理、401…直列並列変換回路、402…クロックデータリカバリー回路、403…並列直列変換回路、501…位相比較器、502…平均化回路、503…比較回路、504…モード切り替え回路、505…クロック制御回路、506…クロック生成回路、601…位相比較モジュール、602…UP／FIX／DOWN統合モジュール、801…しきい値変換回路、802…比較モジュール、803…比較結果統合回路、901…同期化回路、902…セレクタ回路、1001…双方向シフトレジスタ、1002…コーダ回路。
【図１】
2009077188.tif 000003
【図２】
2009077188.tif 000004
【図３】
2009077188.tif 000005
【図４】
2009077188.tif 000006
【図５】
2009077188.tif 000007
【図６】
2009077188.tif 000008
【図７】
2009077188.tif 000009
【図８】
2009077188.tif 000010
【図９】
2009077188.tif 000011
【図１０】
2009077188.tif 000012
【図１１】
2009077188.tif 000013