(57)【要約】      （修正有）【課題】チャネル領域に加わる歪み量を所定範囲に維持しつつ、寄生抵抗を低減し、ショートチャネル特性を改善することができる半導体装置及びその製造方法を提供する。【解決手段】半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、ゲート電極の側面にオフセットスペーサを形成する工程と、オフセットスペーサをマスクとして、オフセットスペーサ及びゲート電極下の領域を残して半導体基板をエッチングする工程と、エッチングされた半導体基板上に、半導体基板と格子定数の異なる結晶からなる第１の濃度の導電型不純物を含む第１エピタキシャル層を形成する工程と、第１エピタキシャル層を表面から半導体基板側に向かって、チャネル領域に隣接した部分を所定の深さまでエッチングする工程と、エッチングされた第１エピタキシャル層の上に、第１の濃度より高い第２の濃度の導電型不純物を含む第２エピタキシャル層を形成する工程と、を備える。【選択図】図１
2009099702.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の側面にオフセットスペーサを形成する工程と、
前記オフセットスペーサをマスクとして、前記オフセットスペーサ及び前記ゲート電極下の領域を残して前記半導体基板をエッチングする工程と、
エッチングされた前記半導体基板上に、前記半導体基板を構成する結晶と格子定数の異なる結晶からなる第１の濃度の導電型不純物を含む第１エピタキシャル層を形成する工程と、
前記第１エピタキシャル層を表面から前記半導体基板側に向かって、少なくとも前記チャネル領域に隣接した部分を所定の深さまでエッチングする工程と、
エッチングされた前記第１エピタキシャル層の上に、前記第１の濃度より高い第２の濃度の導電型不純物を含む第２エピタキシャル層を形成する工程と、
を備える半導体装置の製造方法。
【請求項２】
前記第２エピタキシャル層は、前記導電型不純物をインサイチュで注入して形成される
請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１エピタキシャル層は、前記第１の濃度が前記導電型不純物を実質的に含まない濃度である請求項１に記載の半導体装置の製造方法。
【請求項４】
前記第１エピタキシャル層は、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）を用いてエッチングされる請求項１に記載の半導体装置の製造方法。
【請求項５】
半導体基板と、
前記半導体基板上にゲート絶縁膜を介して形成されるゲート電極と、
前記ゲート電極下方の前記半導体基板中に形成されるチャネル領域と、
前記チャネル領域の両側に形成され、前記半導体基板を構成する結晶と格子定数の異なる結晶からなる第１エピタキシャル層と、
前記チャネル領域の両側の前記第１エピタキシャル上に前記チャネル領域に接して形成されるとともに、前記不純物高濃度領域に含まれない領域において前記第１エピタキシャル層よりも多くの導電型不純物を含む第２エピタキシャル層と、
前記チャネル領域の両側に前記チャネル領域と離間して形成され、前記第１エピタキシャル層および前記第２エピタキシャル層の一部を含む不純物高濃度領域と、
を備える半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来の半導体装置の製造方法として、ソース領域及びドレイン領域に対応するトレンチをＳｉ基板中に形成し、形成したトレンチの側壁面に複数のファセットを設け、複数のファセットを有するトレンチ内にＳｉＧｅ混晶層をエピタキシャル成長させてトレンチをＳｉＧｅ混晶層で充填する半導体装置の製造方法が記載されている（例えば、特許文献１参照）。特許文献１に記載の半導体装置の製造方法によれば、トレンチの側壁面に複数のファセットを設けることにより、チャネル領域に加わる圧縮応力を最適化させ、半導体装置の動作速度を向上させることができる。
【特許文献１】特開２００６−１８６２４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明の目的は、チャネル領域に加わる歪み量を所定範囲に維持しつつ、寄生抵抗を低減し、ショートチャネル特性を改善することができる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００４】
本発明の一態様は、半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の側面にオフセットスペーサを形成する工程と、前記オフセットスペーサをマスクとして、前記オフセットスペーサ及び前記ゲート電極下の領域を残して前記半導体基板をエッチングする工程と、エッチングされた前記半導体基板上に、前記半導体基板を構成する結晶と格子定数の異なる結晶からなる第１の濃度の導電型不純物を含む第１エピタキシャル層を形成する工程と、前記第１エピタキシャル層を表面から前記半導体基板側に向かって、少なくとも前記チャネル領域に隣接した部分を所定の深さまでエッチングする工程と、エッチングされた前記第１エピタキシャル層の上に、前記第１の濃度より高い第２の濃度の導電型不純物を含む第２エピタキシャル層を形成する工程と、を備える半導体装置の製造方法を提供する。
【０００５】
また、本発明の他の一態様は、半導体基板と、前記半導体基板上にゲート絶縁膜を介して形成されるゲート電極と、前記ゲート電極下方の前記半導体基板中に形成されるチャネル領域と、前記チャネル領域の両側に形成され、前記半導体基板を構成する結晶と格子定数の異なる結晶からなる第１エピタキシャル層と、前記チャネル領域の両側の前記第１エピタキシャル上に前記チャネル領域に接して形成されるとともに、前記不純物高濃度領域に含まれない領域において前記第１エピタキシャル層よりも多くの導電型不純物を含む第２エピタキシャル層と、前記チャネル領域の両側に前記チャネル領域と離間して形成され、前記第１エピタキシャル層および前記第２エピタキシャル層の一部を含む不純物高濃度領域と、を備える半導体装置を提供する。
【発明の効果】
【０００６】
本発明によれば、チャネル領域に加わる歪み量を所定範囲に維持しつつ、寄生抵抗を低減し、ショートチャネル特性を改善することができる半導体装置及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【０００７】
［本発明の実施の形態］
（半導体装置の構成）
図１は、本発明の実施の形態に係る半導体装置の断面図を示す。
【０００８】
本発明の実施の形態に係る半導体装置１は、半導体基板１０上の所定の位置にゲート絶縁膜１２を介して形成されたゲート電極１３と、ゲート電極１３の側面に形成されゲート電極１３を挟むゲート側壁１６と、ゲート電極１３の下方に形成されるチャネル領域１５と、チャネル領域１５の両側に形成された後述する凹部１４を半導体基板１０の側から順に埋めて形成される第１エピタキシャル層１７及び第２エピタキシャル層１８と、ソース・ドレイン領域として機能するイオン注入領域１９と、半導体基板１０内に形成される素子分離領域１１ａ及び素子分離領域１１ｂとを備える。
【０００９】
半導体基板１０は、主面が、例えば（１００）面を有すると共に、所定厚を有するＳｉ基板から形成される。
【００１０】
ゲート電極１３は、所定の導電型不純物を含む半導体結晶から形成される。具体的に、ゲート電極１３は、導電型不純物を含む多結晶Ｓｉ又は多結晶ＳｉＧｅから形成することができる。導電型不純物としては、ｐ型の導電型不純物の場合、Ｂ、ＢＦ２等のｐ型不純物イオン、ｎ型の導電型不純物の場合、Ａｓ、Ｐ等のｎ型不純物イオンを用いることができる。
【００１１】
また、ゲート電極１３は、メタルゲート電極として形成することもできる。すなわち、ゲート電極１３は、Ｗ、Ｔａ、Ｔｉ、Ｈｆ、Ｚｒ、Ｒｕ、Ｐｔ、Ｉｒ、Ｍｏ、Ａｌ等の金属材料、又はこれらの金属材料から選択される少なくとも１つの金属材料を含む合金材料から形成することもできる。また、ゲート電極１３は、メタルゲート電極と半導体結晶から形成される電極とを積層して形成することもできる。
【００１２】
ゲート絶縁膜１２は、半導体基板１０の表面の所定の領域に形成され、ゲート電極１３と半導体基板１０とを絶縁する。ゲート絶縁膜１２は、絶縁材料、高誘電材料から形成することができる。絶縁材料としては、例えば、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ等を用いることができる。また、高誘電材料としては、ＨｆＳｉＯＮ、ＨｆＳｉＯ、ＨｆＯ等のＨｆ系材料、ＺｒＳｉＯＮ、ＺｒＳｉＯ、ＺｒＯ等のＺｒ系材料、及びＹ２Ｏ３等のＹ系材料を用いることができる。
【００１３】
ゲート側壁１６は、ゲート電極１３の側壁表面に接すると共に、チャネル領域１５の直上の半導体基板１０の一部及び第２エピタキシャル層１８の表面の一部と接して形成される。ゲート側壁１６は、絶縁材料から形成され、例えば、ＳｉＮ、ＳｉＯ２、ＴＥＯＳ(Tetraethoxysilane)等から形成される。ゲート側壁１６は、複数種類の絶縁材料を含む多層構造を有して形成することもできる。また、ゲート側壁１６は、ゲート側壁１６のゲート電極１３と接している面とゲート側壁１６の外部表面との間の距離、すなわち、ゲート側壁１６の幅が３０ｎｍ程度となるように形成される。
【００１４】
第１エピタキシャル層１７は、一方の側面が半導体基板１０に接して形成される。第１エピタキシャル層１７は、半導体基板１０を形成する材料の格子定数とは異なる格子定数を有する材料から形成され、チャネル領域１５に所定の歪みを生じさせる。これにより、第１エピタキシャル層１７は、チャネル領域１５におけるキャリア移動度を向上させる。具体的に、第１エピタキシャル層１７は、半導体基板１０がＳｉから形成される場合、ＳｉＧｅから形成する。この第１エピタキシャル層１７のイオン注入領域１９に含まれない部分には、導電型不純物は含まれていない。ただし、第１エピタキシャル層１７に接している第２エピタキシャル層１８又はイオン注入領域１９から導電型不純物が拡散することがある。しかし、この場合、拡散する導電型不純物は低濃度であるので、実質的には導電型不純物を含まないものといえる。一例として、第１エピタキシャル層１７は、７５ｎｍ程度の厚さとなるように形成される。また、イオン注入領域１９と一部が重なるため、ソース・ドレイン領域の一部として機能する。
【００１５】
半導体基板１０を形成する材料の格子定数より、第１エピタキシャル層１７を形成する材料の格子定数が大きい場合、第１エピタキシャル層１７は、チャネル領域１５に圧縮歪みを与える。これにより、チャネル領域１５での正孔の移動度が向上する。一方、半導体基板１０を形成する材料の格子定数より、第１エピタキシャル層１７を形成する材料の格子定数が小さい場合、第１エピタキシャル層１７は、チャネル領域１５に引張り歪みを与える。これにより、チャネル領域１５での電子の移動度が向上する。
【００１６】
なお、第１エピタキシャル層１７は、半導体基板１０の側からゲート電極１３の側に向かってＧｅの組成比が徐々に変化したグレーデッド層として形成することもできる。例えば、第１エピタキシャル層１７は、半導体基板１０の側から成長方向にＧｅの組成比が漸次増大するように形成することができる。
【００１７】
第２エピタキシャル層１８は、第１エピタキシャル層１７の上に形成される。この場合において、第２エピタキシャル層１８は、一方の側面が半導体基板１０に接して形成される。本発明の実施の形態において、第２エピタキシャル層１８は、所定の濃度の導電型不純物を含んで形成され、イオン注入領域１９に含まれない部分はソース・ドレイン・エクステンション領域として機能する。このソース・ドレイン・エクステンション領域として機能する部分に含まれる導電型不純物は、第１エピタキシャル層１７のイオン注入領域１９に含まれない部分よりも高濃度である。第２エピタキシャル層１８に含まれる導電型不純物は、ｐ型トランジスタの場合はｐ型不純物イオンであり、ｎ型トランジスタの場合はｎ型不純物イオンである。また、第１エピタキシャル層１７と同様に、イオン注入領域１９と一部が重なるため、ソース・ドレイン領域の一部として機能する。
【００１８】
本発明の実施の形態に係る第２エピタキシャル層１８は、一例として、ｐ型不純物としてのＢが所定の濃度で注入されて形成される。そして、第２エピタキシャル層１８は、半導体装置１に要求されるショートチャネル特性からその厚さが決定され、例えば、１５ｎｍから２０ｎｍの範囲の厚さで形成される。第２エピタキシャル層１８は、一例として、１５ｎｍ程度の厚さとなるように形成される。第２エピタキシャル層１８に含まれる導電型不純物は、第２エピタキシャル層１８の結晶成長時にインサイチュで注入されるため、イオン注入法等により結晶成長後に注入する場合と比較して、接合界面における不純物濃度プロファイルが急峻であり、ショートチャネル特性に優れる。
【００１９】
イオン注入領域１９は、ソース・ドレイン領域の形成を目的として、ゲート側壁１６をマスクとして半導体基板１０と、第１エピタキシャル層１７と、第２エピタキシャル層１８とに所定のイオンが所定の濃度で注入されることにより形成される。ここで、注入される導電型不純物の濃度は、第２エピタキシャル層１８に含まれる導電型不純物より高い濃度である。導電型不純物としては、ｐ型不純物イオン、又はｎ型不純物イオンが挙げられる。
【００２０】
素子分離領域１１ａ及び素子分離領域１１ｂは、絶縁材料から形成される。一例として、素子分離領域１１ａ及び素子分離領域１１ｂは、ＳｉＯ２から形成される。具体的に、素子分離領域１１ａ及び素子分離領域１１ｂは、ＳＴＩ(Shallow Trench Isolation)構造を有して形成される。
【００２１】
なお、ゲート電極１３の上面にシリサイド層を形成することもできる。例えば、シリサイド層は、Ｎｉ、Ｐｔ、Ｃｏ、Ｅｒ、Ｙ、Ｙｂ、Ｔｉ、Ｐｄ、ＮｉＰｔ、ＣｏＮｉ等の金属材料とシリコンとの化合物から形成される。シリサイド層は、ゲート電極１３がメタルゲート電極ではない場合、ゲート電極１３の上部の所定の領域をシリサイド化して形成することができる。また、ゲート電極１３の全てをシリサイド化して、フルシリサイドゲート電極としてゲート電極１３を形成することもできる。
【００２２】
（半導体装置の製造方法）
図２Ａから図２Ｃは、本発明の実施の形態に係る半導体装置の製造工程を示す。
【００２３】
まず、図２Ａの（ａ）に示すように、半導体基板１０内に素子分離領域１１ａ及び素子分離領域１１ｂを形成する。続いて、イオン注入法により所定の導電型不純物を半導体基板１０の表面に注入して、図示しないウェルを形成する。なお、チャネル領域１５が形成される領域に、所定の導電型不純物を注入することもできる。続いて、ＲＴＡ(Rapid Thermal Annealing)等の熱処理法を用いて、半導体基板１０に熱処理を施す。これにより、半導体基板１０に注入した導電型不純物が活性化される。
【００２４】
なお、上記説明におけるイオン注入法において、ｐ型トランジスタを形成する場合には、導電型不純物としてｎ型不純物イオン（例えば、Ａｓ、Ｐ等のイオン）を注入してｎ型ウェルを形成する。一方、ｎ型トランジスタを形成する場合には、導電型不純物としてｐ型不純物イオン（例えば、Ｂ、ＢＦ２等のイオン）を注入してｐ型ウェルを形成する。
【００２５】
次に、半導体基板１０の表面にゲート絶縁膜１２と、ゲート電極１３と、ハードマスク２０とを形成する。具体的には、まず、ゲート絶縁膜１２を形成する材料膜（例えば、ＳｉＯ２膜）と、ゲート電極１３を形成する材料膜（例えば、多結晶Ｓｉ膜）と、ハードマスク２０を形成する材料膜（例えば、ＳｉＮ膜またはＳｉＯ２膜）とを、熱酸化法又はＬＰＣＶＤ(Low Pressure Chemical Vapor Deposition)法を用いてこの順に形成する。
【００２６】
なお、ゲート電極１３を形成する材料膜が多結晶Ｓｉ膜から形成される場合、ゲート電極１３を形成する材料膜を形成した後、イオン注入法を用いてゲート電極１３を形成する材料膜に所定の導電型不純物を注入する。注入する導電型不純物としては、ｐ型トランジスタを形成する場合はｐ型不純物イオン、ｎ型トランジスタを形成する場合はｎ型不純物イオンを用いる。
【００２７】
次に、光リソグラフィー法、Ｘ線リソグラフィー法、又は電子ビームリソグラフィー法と、ＲＩＥ(Reactive Ion Etching)とを用いて、ハードマスク２０を形成する材料膜と、ゲート電極１３を形成する材料膜と、ゲート絶縁膜１２を形成する材料膜とをエッチング加工する。これにより、図２Ａの（ａ）に示すような、ゲート電極側壁１３ａを有するゲート電極１３が、ゲート絶縁膜１２を介して半導体基板１０の上の所定の位置に形成される。
【００２８】
次に、図２Ａの（ｂ）に示すように、ゲート電極側壁１３ａにオフセットスペーサとしてのゲート側壁２２を形成する。ゲート側壁２２は、例えば、以下のように形成する。すなわち、まず、熱酸化法を用いてＳｉＯ２膜をゲート絶縁膜１２と、ゲート電極１３と、ハードマスク２０とを覆うように形成する。続いて、形成したＳｉＯ２膜の上に、ＬＰＣＶＤ法を用いてゲート側壁２２の材料膜（例えば、ＳｉＮ膜）を形成する。そして、ＲＩＥ法を用いてゲート側壁２２の材料膜をエッチング加工することにより、ゲート側壁２２を形成する。ここで、ゲート電極側壁１３ａの表面からゲート側壁表面２２ａまでの厚さは、最終的に形成される半導体装置１のショートチャネル特性が劣化しない範囲で薄くすることが好ましく、一例として、５ｎｍから１５ｎｍの範囲の厚さとなるようにゲート側壁２２は形成される。
【００２９】
次に、図２Ａの（ｃ）に示すように、ゲート側壁２２及びゲート電極１３の直下の半導体基板１０のチャネル領域１５としての領域が残るように、半導体基板１０の上面から所定の深さまでを、ＲＩＥ法等によりエッチングする。具体的には、少なくともチャネル領域１５が形成される領域に隣接する半導体基板１０の領域を、エッチングにより除去する。これにより凹部１４が形成される。ここで、凹部１４の底部である凹部表面１４ａから半導体基板１０の基板表面１０ａまでの距離が、一例として、９０ｎｍ程度となるように半導体基板１０はエッチングされる。なお、ゲート側壁２２及びゲート電極１３の直下の半導体基板１０の領域だけを残すようにエッチングすることがプロセス工程の簡略化上好ましいが、少なくともチャネル領域１５が形成される領域に隣接する半導体基板１０の所定の領域が除去されれば、例えば、素子分離領域１１ａ及び素子分離領域１１ｂの近傍の半導体基板１０は除去しなくてもよい。
【００３０】
続いて、図２Ｂの（ｄ）に示すように、気相エピタキシャル成長法を用いて、第１エピタキシャル層１７としてのＳｉＧｅ層を凹部１４が充填されるように成長する。第１エピタキシャル層１７としてのＳｉＧｅ層は、例えば、Ｓｉ原料としてのシラン（ＳｉＨ４）と、Ｇｅ原料としてのゲルマン（ＧｅＨ４）とを用いて、水素ガス雰囲気中、所定の温度環境下においてＳｉＧｅ結晶をエピタキシャル成長させることにより形成される。この場合において、第１エピタキシャル層１７の表面ラフネスは、以下に述べる第１エピタキシャル層１７のエッチング時における表面粗さを低減させることを目的として、可能な限り小さくすることが望ましい。例えば、第１エピタキシャル層１７の成長条件を調整することにより、第１エピタキシャル層１７の表面ラフネスを所定の値内に収めることが望ましい。一例として、第１エピタキシャル層１７の表面ラフネスは、エクステンション部としての第２エピタキシャル層１８が形成される深さの１０％程度（例えば、エクステンション部としての第２エピタキシャル層１８が形成される深さが１５ｎｍであるとき、１．５ｎｍ程度）が許容範囲となる。
【００３１】
次に、図２Ｂの（ｅ）に示すように、ＲＩＥ法等を用いて、第１エピタキシャル層１７を半導体基板１０側に向かって、所定厚までエッチングする。ここで、第１エピタキシャル層１７のチャネル領域１５に隣接している部分が少なくとも除去されるように、第１エピタキシャル層１７をエッチングする。また、エクステンション部としての第２エピタキシャル層１８が形成される深さに対応する深さまで、第１エピタキシャル層１７をエッチングする。一例として、第１エピタキシャル層１７の表面から１５ｎｍから２０ｎｍの深さまで、第１エピタキシャル層１７をエッチングする。これにより、半導体基板１０のチャネル領域１５の側面が露出する。
【００３２】
続いて、図２Ｂの（ｆ）に示すように、第１エピタキシャル層１７の上にエクステンション部としての第２エピタキシャル層１８をエピタキシャル成長する。具体的には、導電型不純物としてのＢが注入されたＳｉＧｅ層を、第２エピタキシャル層１８としてエピタキシャル成長する。すなわち、図２Ｂの（ｅ）においてエッチングした深さに対応する膜厚を有する第２エピタキシャル層１８としてのＢを含むＳｉＧｅ層を、第１エピタキシャル層１７の上に形成する。
【００３３】
次に、図２Ｃの（ｇ）に示すように、ハードマスク２０及びゲート側壁２２を除去する。例えば、所定のエッチャントを用いたウェットエッチング法により、ゲート側壁２２を除去する。そして、図２Ｃの（ｈ）に示すように、ソース・ドレイン及びシリサイド用のスペーサとしてのゲート側壁１６を、ゲート電極側壁１３ａに形成する。
【００３４】
ゲート側壁１６は、例えば、以下のように形成する。すなわち、まず、熱酸化法を用いてＳｉＯ２膜をゲート絶縁膜１２と、ゲート電極１３とを覆うように形成する。続いて、形成したＳｉＯ２膜の上に、ＬＰＣＶＤ法を用いてゲート側壁２２の材料膜（例えば、ＳｉＯ２膜又はＳｉＮ膜）を形成する。そして、ＲＩＥ法を用いてゲート側壁１６の材料膜をエッチング加工することにより、ゲート側壁１６を形成する。ここで、ゲート電極側壁１３ａからゲート側壁底部１６ａまでの距離、すなわち、ゲート側壁１６の幅の最大値が、約３０ｎｍ程度となるようにゲート側壁１６を形成する。したがって、ゲート側壁１６の下には１５ｎｍから２５ｎｍのエクステンション部としての第２エピタキシャル層１８が入り込むこととなる。
【００３５】
なお、ゲート電極１３上にシリサイド層を形成する場合、以下のようにシリサイド層を形成することができる。例えば、まず、ゲート電極１３が露出している領域に形成される自然酸化膜をフッ酸処理で除去した後、当該露出している領域を金属膜で覆う。金属膜としては、一例としてＮｉ等が挙げられ、金属膜の形成法としては、一例として、スパッタリング法が挙げられる。そして、金属膜を形成した後、ＲＴＡにより金属膜とゲート電極１３とをシリサイド化させる。これにより、ゲート電極１３上にシリサイド層が形成される。また、形成した金属膜のうちゲート電極１３との間でシリサイド化しなかった部分は、硫酸と過酸化水素水とを所定の割合で混合したエッチャントを用いてエッチング除去する。
【００３６】
続いて、図２Ｃの（ｉ）に示すように、ゲート側壁６をマスクとして、第２エピタキシャル層１８の上面に垂直な方向から、所定の導電型不純物のイオンをイオン注入法等により注入する。このときの導電型不純物イオンは、第２エピタキシャル層１８にインサイチュで注入された導電型不純物の濃度より高い濃度で注入されるため、イオン注入領域１９は不純物高濃度領域となる。これにより、ソース・ドレイン領域としてのイオン注入領域１９が形成される。そして、本発明の実施の形態に係る半導体装置１が形成される。
【００３７】
図３（ａ）は、本発明の実施の形態に係る半導体装置の部分断面図を示し、（ｂ）は、比較例に係る半導体装置の部分断面図を示す。
【００３８】
図３（ａ）に示すように、本発明の実施の形態に係る半導体装置１においては、第１エピタキシャル層１７の端部と第２エピタキシャル層１８の端部とはそれぞれ、半導体基板１０と接している。すなわち、第１エピタキシャル層１７はその端部において半導体基板１０と接して界面３１を形成する。同様にして、第２エピタキシャル層１８はその端部において半導体基板１０と接して界面３０を形成する。これにより、ゲート側壁１６の表面において、導電型不純物を含む第２エピタキシャル層１８と半導体基板１０との界面を規定できる。
【００３９】
本発明の実施の形態に係る半導体装置１においては、ＳｉＧｅから形成される第１エピタキシャル層１７をエピタキシャル成長して、第１エピタキシャル層１７の上部領域の一部をＲＩＥによりエッチング除去する。そして、その後、Ｂを含むＳｉＧｅから形成される第２エピタキシャル層１８を第１エピタキシャル層１７の上にエピタキシャル成長させる。したがって、第１エピタキシャル層１７の端部、及び第２エピタキシャル層１８の端部の双方が半導体基板１０に接することとなる。
【００４０】
一方、本発明の実施の形態に係る半導体装置１に類似した構造は、比較例に係る図３（ｂ）に示すように、第１エピタキシャル層１７をエピタキシャル成長させるときにＧｅの組成比を成長の途中で変化させることによって形成することができる。しかしながら、この場合、ゲート側壁１６の直下の半導体基板１０の凹部１４の底面だけでなく側面から結晶が成長するため、側面成長領域４０が形成される。これは、（１００）面である凹部１４の底部からの結晶成長速度よりも、（１１０）面である凹部１４の側面からの結晶成長速度の方が遅いので、第１エピタキシャル層１７は、である凹部１４の底面から優先してエピタキシャル成長するものの、（１１０）面である凹部１４の側面からの結晶成長速度をゼロに制御することが困難であることによる。
【００４１】
図３の（ｂ）に示す側面成長領域４０は、第１エピタキシャル層１７の一部であり、ＳｉＧｅから形成されているので、抵抗率が高い。したがって、上記説明における図２Ａから図２Ｃに示した本発明の実施の形態のように、第１エピタキシャル層１７の上部所定の領域をＲＩＥによるエッチングで除去した後、第１エピタキシャル層１７の上に第２エピタキシャル層１８を形成して、第１エピタキシャル層１７としてのＳｉＧｅ層と第２エピタキシャル層１８としてのＢを含むＳｉＧｅ層との２段構造を形成することが好ましい。
【００４２】
（本発明の実施の形態の効果）
本発明の実施の形態に係る半導体装置１によれば、ゲート側壁２２を形成することによりゲート電極１３に近接した位置にリセスとしての凹部１４を形成し、第１エピタキシャル層１７を形成した後に第２エピタキシャル層１８を形成する領域をエッチングにより除去してから第２エピタキシャル層１８を形成するので、チャネル領域１５に加わる歪み量を所望の量に維持しつつ、接合界面における不純物濃度プロファイルが急峻な第２エピタキシャル層１８をチャネル領域１５に近づけることができる。これにより、ショートチャネル特性の劣化及び歪みの劣化を抑制して、寄生抵抗を低減した半導体装置１を提供することができる。
【００４３】
［他の実施の形態］
以上、本発明の実施の形態を説明したが、上記に記載した実施の形態は特許請求の範囲に係る発明を限定するものではない。
【００４４】
例えば、第２エピタキシャル層１８として、Ｓｉを注入することにより、表面付近のＳｉ濃度を上げて表面のシリサイド化を容易にしたＳｉＧｅ層を形成してもよい。また、第２エピタキシャル層１８は、注入する導電性不純物の濃度を、第１エピタキシャル層１７からゲート電極１３の方向に沿って、徐々に変えて形成することもできる。
【００４５】
また、実施の形態の中で説明した特徴の組合せの全てが発明の課題を解決するための手段に必須であるとは限らない。
【図面の簡単な説明】
【００４６】
【図１】本発明の実施の形態に係る半導体装置の断面図である。
【図２Ａ】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図である。
【図２Ｂ】本発明の実施の形態に係る半導体装置の製造工程を示す図である。
【図２Ｃ】本発明の実施の形態に係る半導体装置の製造工程を示す図である。
【図３】（ａ）は、本発明の実施の形態に係る半導体装置の部分断面図であり、（ｂ）は、比較例に係る半導体装置の部分断面図である。
【符号の説明】
【００４７】
１    半導体装置
１０  半導体基板
１２  ゲート絶縁膜
１３  ゲート電極
１５  チャネル領域
１６  ゲート側壁
１７  第１エピタキシャル層
１８  第２エピタキシャル層
【図１】
2009099702.tif 000003
【図２Ａ】
2009099702.tif 000004
【図２Ｂ】
2009099702.tif 000005
【図２Ｃ】
2009099702.tif 000006
【図３】
2009099702.tif 000007