(57)【要約】【課題】フェージングシミュレータ用として、サンプル周期より短い時間のデジタル遅延補間信号を生成する。【解決手段】最小遅延時間（ディレー分解能）より長い周期（低いサンプル周期）で信号をＡ／Ｄ変換し、最小遅延時間に相当する周期の振幅値をデジタル的に補間し、最小遅延時間でサンプリングされた信号を得る際、元のサンプル点のサンプル値ａ〜ｅをナイキストフィルタを用いてデジタル的に補間することにより、サンプル周期Ｔｓより短い遅延時間を持つデジタル遅延補間信号を新サンプル点Ａで生成することができる。【選択図】図５
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【特許請求の範囲】
【請求項１】
サンプル周期Ｔｓ（周波数ｆｓ＝１／Ｔｓ）でＡ／Ｄ変換されたアナログ信号の各サンプル点のサンプル値に対し時間Ｔｓ／ｎ（ｎは、２以上の自然数）前の各サンプル点のサンプル値を補間により生成するデジタル遅延補間信号発生方法であって、
アナログ信号の前記各サンプル点の前記各サンプル値と、該各サンプル値の１つ前のサンプル値との間のｎ−１個の各仮想サンプル点の各サンプル値を仮にゼロと置く過程と、
アナログ信号の前記各サンプル点の前記各サンプル値に対して、アナログ信号の前記各サンプル点で値が１、この両隣の前記各サンプル点で値がゼロとなるインパルス応答を持ち、周波数ｆｓ／２以上で振幅がゼロとなるナイキストフィルタ又は周波数ｆｓ／２以上近傍の周波数で振幅がゼロとなる前記ナイキストフィルタに近似するフィルタを通す過程と、
アナログ信号の前記各サンプル点の時間Ｔｓ／ｎ前の前記各仮想サンプル点のサンプル値を生成する際、当該各仮想サンプル点の前記インパルス応答値の和を当該サンプル値として生成する過程と、
を備えることを特徴とするデジタル遅延補間信号発生方法。
【請求項２】
請求項１記載の方法を用いて、サンプル周期ＴｓでＡ／Ｄ変換されたアナログ信号の各サンプル点のサンプル値に対し時間Ｔｓ／ｎ（ｎは、２以上の自然数）前の各サンプル点のサンプル値を補間により生成して出力するデジタル遅延補間信号発生装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、サンプル周期ＴｓでＡ／Ｄ変換されたアナログ信号の各サンプル点のサンプル値に対し時間Ｔｓ／ｎ（ｎは、２以上の自然数）前の各サンプル点のサンプル値を補間により生成するデジタル遅延補間信号発生方法及びその装置に関し、たとえば携帯電話等移動通信装置の耐フェージング（ｆａｄｉｎｇ）性能を評価するフェージングシミュレータ等に適用して好適なデジタル遅延補間信号発生方法及びその装置に関する。
【背景技術】
【０００２】
遅延時間の異なる複数の伝搬経路（マルチパス）を模擬するため、遅延発生回路、レイリーフェージング発生回路、相対レベル設定回路を単位とした回路ユニットを一経路分とし、想定される伝搬経路数に相当する数の回路ユニットと、分配回路、合成回路から構成されるフェージングシミュレータが知られている（非特許文献１）。
【０００３】
また、１つの直交変調器を用いてＩＱ信号に対して雑音を付加するフェージングシミュレータも提案されている（特許文献１）。
【０００４】
このようなフェージングシミュレータを使用して、携帯電話等移動通信装置の耐フェージング性能を、室内で評価することができる。
【０００５】
一般に、デジタル処理により元の信号に対し、遅延信号を生成する際、最小遅延時間（ディレー分解能）に相当する速度で入力信号をＡ／Ｄ変換し（サンプリングし）バッファにデータを保持する。そして、目的の遅延時間になったタイミングでバッファからデータを読み出してＤ／Ａ変換することにより遅延信号を生成する。
【０００６】
【特許文献１】特開平９−１３５２７４号公報
【非特許文献１】移動通信ハンドブック、齊藤忠夫・立川敬二  共編  平成７年１１月１５日発行  株式会社オーム社（Ｐ２０７−Ｐ２１０）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、近時、前記遅延信号の最小遅延時間として、０．１［ｎｓ］程度のオーダーが要求されている。
【０００８】
しかしながら、上記した一般的な遅延信号の生成技術により、この０．１［ｎｓ］程度の最小遅延時間を実現するためには、１０［ＧＨｚ］以上で動作するＡ／Ｄ変換器、Ｄ／Ａ変換器が必要とされ、このようなハードウエアの実現は困難である。
【０００９】
この発明はこのような課題を考慮してなされたものであり、遅延信号を生成する際に、ハードウエアの高速性の要求を軽減することを可能とするデジタル遅延補間信号発生方法及びその装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
この発明に係るデジタル遅延補間信号発生方法は、サンプル周期Ｔｓ（周波数ｆｓ＝１／Ｔｓ）でＡ／Ｄ変換されたアナログ信号の各サンプル点のサンプル値に対し時間Ｔｓ／ｎ（ｎは、２以上の自然数）前の各サンプル点のサンプル値を補間により生成するデジタル遅延補間信号発生方法であって、アナログ信号の前記各サンプル点の前記各サンプル値と、該各サンプル値の１つ前のサンプル値との間のｎ−１個の各仮想サンプル点の各サンプル値を仮にゼロと置く過程と、アナログ信号の前記各サンプル点の前記各サンプル値に対して、アナログ信号の前記各サンプル点で値が１、この両隣の前記各サンプル点で値がゼロとなるインパルス応答を持ち、周波数ｆｓ／２以上で振幅がゼロとなるナイキストフィルタ又は周波数ｆｓ／２以上近傍の周波数で振幅がゼロとなる前記ナイキストフィルタに近似するフィルタを通す過程と、アナログ信号の前記各サンプル点の時間Ｔｓ／ｎ前の前記各仮想サンプル点のサンプル値を生成する際、当該各仮想サンプル点の前記インパルス応答値の和を当該サンプル値として生成する過程と、を備えることを特徴とする。
【００１１】
この発明によれば、ハードウエアの高速性の要求を略１／ｎに低減することができる。実際上、例えば、信号帯域幅が４０［ＭＨｚ］であるとき、サンプリング周波数を５倍（オーバーサンプリングレート）の余裕を見て２００［ＭＨｚ］とした場合、サンプル周期Ｔｓは、Ｔｓ＝５［ｎｓ］となる。一例としてｎ＝５０分割とすれば、Ｔｓ／ｎ＝５／５０＝０．１［ｎｓ］の遅延分解能を得ることができる。この場合、この発明の信号処理は、Ａ／Ｄ変換器等のサンプル周期ＴｓをＴｓ＝５［ｎｓ］で実行すればよいので実現することが容易である。
【００１２】
この方法を用いて、サンプル周期ＴｓでＡ／Ｄ変換されたアナログ信号の各サンプル点のサンプル値に対し時間Ｔｓ／ｎ（ｎは、２以上の自然数）前の各サンプル点のサンプル値を補間により生成して出力するデジタル遅延補間信号発生装置もこの発明に含まれる。なお、ナイキストフィルタ、いわゆる理想低域フィルタに近似するフィルタとして、コサインロールオフフィルタを用いることができる。
【発明の効果】
【００１３】
この発明によれば、デジタル遅延信号を発生する際に、ハードウエアの高速性の要求を軽減することができる。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照して、この発明のデジタル遅延補間信号発生方法を実施するフェージングシミュレータについて説明する。
【００１５】
図１は、フェージングシミュレータ１０の基本的な構成例を示している。このフェージングシミュレータ１０は、伝搬路数を６経路にしている。
【００１６】
一例として信号帯域幅４０［ＭＨｚ］の入力信号Ｓｉが、入力端子１２を通じて、Ａ／Ｄ変換器１４に供給される。Ａ／Ｄ変換器１４により、一例としてのサンプル周期（サンプリング周期）Ｔｓ＝５［ｎｓ］でＡ／Ｄ変換された入力信号Ｓｉ（アナログ信号）の８ビットの各サンプル点のサンプル値とされ、各デジタル遅延回路１６に供給される。
【００１７】
各デジタル遅延回路１６は、例えば、ＰＬＤ（Programmable  Ｌogic  Ｄevice）で構成され、それぞれ、入力信号Ｓｉの各サンプル点のサンプル値を、一例として０．１［ｎｓ］、０．２［ｎｓ］、０．３［ｎｓ］、０．４［ｎｓ］、０．５［ｎｓ］、０．６［ｎｓ］遅延させた遅延信号（デジタル遅延補間信号）Ｓｄを生成し、上記サンプル周期Ｔｓに同期した同一変換周期を有する各Ｄ／Ａ変換器１８に供給する。各Ｄ／Ａ変換器１８により６個のアナログ信号の遅延信号が生成される。
【００１８】
各アナログ信号の遅延信号は、折返し雑音を除去するための遮断周波数ｆｓ／２（ｆｓ＝１／Ｔｓ）の各ローパスフィルタ２０を通じて各レイリーフェージング発生回路２２に入力され、各レイリーフェージング発生回路２２により位相分布が一様・振幅がレイリー分布となる信号に変換され、合成回路２４に出力される。合成回路２４は、これら６個の信号を合成し、６経路を模擬したフェージング模擬信号Ｓｏとして出力端子２６に供給する。
【００１９】
なお、前記のレイリーフェージング発生回路２２は、上記非特許文献１及び特許文献１にも記載されているように、基本的には、ガウス雑音信号発生回路と直交変調回路とから構成され、入力信号を同相成分と直交成分に分配し、二つの独立なベースバンド帯のガウス雑音信号により、おのおの平衡変調した後合成し出力する構成となっている。
【００２０】
次に、デジタル遅延回路１６の動作、換言すれば、デジタル遅延補間信号発生方法を実施するデジタル遅延補間信号発生装置の動作について、Ａ：基本処理手順、Ｂ：基本処理手順の処理を簡略した手順の順に説明する。
【００２１】
なお、目標とする最小遅延時間、換言すればディレー分解能は、０．１［ｎｓ］としているので、サンプル周期Ｔｓ＝５［ｎｓ］を考慮すれば、分割数ｎは、ｎ＝５０分割となるが、５０分割では図面が繁雑となり見難くなるので、以下、図面は、分割数ｎ＝４として説明する。
【００２２】
Ａ：基本処理手順
まず、図２Ａに示すサンプル周期Ｔｓ＝１／ｆｓでＡ／Ｄ変換器１４によりサンプリングされたアナログ信号Ｓｉを、図２Ｂに示すように、サンプル周期Ｔｓの１／４時間サンプルに変換する場合の処理手順を説明する。
【００２３】
図２Ａには、サンプリングされたアナログ信号Ｓｉの時間領域と周波数領域の成分を示す。時間領域の図において、サンプル周期Ｔｓ毎に描いた矢印の先端がサンプル点（図２Ａでは５点描いている。）のサンプル値であるものとする。なお、スペクトラムを模式的に描いた周波数領域の図から分かるように、サンプリング周波数ｆｓのｆｓ／２以上の周波数には折返し雑音が発生するが、この折返し雑音は、ローパスフィルタ２０により除去される。
【００２４】
図２Ｂは、目的とする時間領域と周波数領域の成分（変換）を示している。時間領域の図では、１／４サンプル周期Ｔｓ／４毎にデジタル遅延補間信号が挿入され、周波数領域でｆｓ／２以下のスペクトラムと、４倍サンプリング周波数ｆｓｈ＝ｆｓ×４に対して±ｆｓ／２のスペクトラムが現れていることが分かる。
【００２５】
図２Ｂの時間領域の図のように、１／４サンプル周期Ｔｓ／４を実現するために、まず、図３の時間領域の図に示すように、１／４サンプル周期Ｔｓ／４で、振幅（サンプル値）がゼロとなる新たなサンプル点を挿入する。
【００２６】
このとき、図３の周波数領域の図に示すように、サンプル周期Ｔｓが１／４となったため、４倍サンプリング周波数ｆｓｈの１／２以下の帯域ｆｓｈ／２内に、もとの折返し雑音が残ってしまうことになる。
【００２７】
図３に示す各成分を、図２Ｂに示した目的とする成分にするためには、図４に示すように、時間領域では、元のサンプル点（図２Ａの時間領域上、矢印のある点）で振幅が１、隣りのサンプル点で振幅がゼロとなるようなインパルス応答を持ち、かつ周波数領域で周波数ｆｓ／２以上で振幅がゼロ値となるナイキストフィルタを通すことにより実現できる。
【００２８】
図５Ａ〜図５Ｃに、追加された新たなサンプル点が、図４に示したナイキストフィルタによって補間されて生成される様子を示す。
【００２９】
この場合、例えば、図５Ａ中、中央のサンプル値ｃの元のサンプル点からＴｓ／４遅延した新サンプル点（仮想サンプル点）Ａの値を、新サンプル点Ａに時間的に近い周りの全ての元のサンプル点のサンプル値ａ、ｂ、ｃ、ｄ、ｅ（残りのサンプル値はゼロのため、この５点が残る。）を用いてデジタル補間して生成する。
【００３０】
すなわち、図５Ｂに示すように、元のサンプル点のサンプル値ａ、ｂ、ｃ、ｄ、ｅに、図４に示したインパルス応答を乗じる。この場合、新サンプル点Ａのサンプル値（デジタル補間値）は、新サンプル点Ａにおける、元のサンプル点のサンプル値ａ、ｂ、ｃ、ｄ、ｅのインパルス応答値（図５Ｂ中、新サンプル点Ａに示した５個の黒丸）の成分の和（畳み込み値）となる。
【００３１】
このようにすれば、図５Ｃに示すように、新サンプル点Ａにおいて、インパルス応答値の成分の和を採った、新サンプル点Ａにおける値、すなわちデジタル遅延補間信号が得られる。新サンプル点Ａの縦の点線で示したような処理を他の新サンプル点（仮想サンプル点）に対しても同様に行うことにより全仮想サンプル点に対して目的とした信号を得ることができる。
【００３２】
Ｂ．処理手順の簡略化
図３、図４、図５Ａ、図５Ｂ、及び図５Ｃを参照して説明した上記の基本処理手順では、元のサンプル周期Ｔｓに対して１／４サンプル周期（サンプル時間）Ｔｓ／４の信号を生成しているが、フェージングシミュレータ１０で要求される最小遅延時間は０．１［ｎｓ］であるので、０．１［ｎｓ］周期で基本処理手順を実行する必要があり、現時点では、ハードウエアの実現性に乏しい。もちろん、ハードウエアの発展に伴い、この基本処理手順により元のサンプル周期Ｔｓに対して１／４サンプル周期での信号を実用的に作成することができる。
【００３３】
現時点では、このハードウエアの制限を軽減するため、図６Ａ、図６Ｂ、図６Ｃに示すように、必要となる遅延時間に対応する新サンプル点のみを演算対象とすることで処理の簡略化を図ることができる。
【００３４】
必要となる遅延時間は、６個のデジタル遅延回路１６のそれぞれでは、元のサンプル点に対して０．１［ｎｓ］、０．２［ｎｓ］、…［０．６］ｎｓである。各演算処理は、それぞれのデジタル遅延回路１６において、元のサンプル周期Ｔｓ内で処理を行えばよい。
【００３５】
実際上、このサンプル周期Ｔｓは、例えば、信号帯域幅が４０［ＭＨｚ］（周期は２５［ｎｓ］）であるので、サンプリング周波数を５倍（オーバーサンプリングレート）の余裕を見て２００［ＭＨｚ］とした場合、サンプル周期Ｔｓは、Ｔｓ＝５［ｎｓ］となる。ｎ＝５０分割とすれば、Ｔｓ／ｎ＝５／５０＝０．１［ｎｓ］の遅延分解能を得ることができる。このように信号処理を、サンプル周期Ｔｓ＝５［ｎｓ］で実行すればよいので、ＰＬＤ、ＤＳＰ、ＦＰＧＡ等で処理可能な周期といえる。
【００３６】
そこで、図６Ａに示すように、元のサンプル点に対して時間ｔだけ遅延したデジタル遅延補間信号を作る場合を考える。図６Ａにおいて黒三角で示した点は仮想サンプル点であり、１／４サンプル周期Ｔｓ／４で、挿入された振幅（サンプル値）がゼロとなる新たなサンプル点（仮想サンプル点）を示している。
【００３７】
この場合、図６Ｂに示すように、太線で示すサンプル値（デジタル遅延補間信号である補間値）が得られればよい。点線で示すサンプル値（補間値）の生成は不要である。
【００３８】
よって、図６Ｃに示すように、元のサンプル周期Ｔｓで太線で示す新サンプル点で上述した新サンプル点Ａにおけるのと同様な演算をし、元のサンプル周期Ｔｓで各Ｄ／Ａ変換器１８によりＤ／Ａ変換すればよい。
【００３９】
以上説明したように上述した実施形態によれば、Ａ／Ｄ変換器１４によりサンプル周期ＴｓでＡ／Ｄ変換されたアナログ信号Ｓｉの各サンプル点のサンプル値に対し時間Ｔｓ／ｎ（ｎは、２以上の自然数）前の各サンプル点のサンプル値を補間により生成する際、アナログ信号Ｓｉの前記各サンプル点の前記各サンプル値と、該各サンプル値の１つ前のサンプル値との間のｎ−１個の各仮想サンプル点Ｔｓ／ｎの各サンプル値を仮にゼロと置く過程と（図３、図６Ａ参照）、アナログ信号Ｓｉの前記各サンプル点の前記サンプル値に対して、アナログ信号Ｓｉの前記各サンプル点で値が１、この両隣のサンプル点で値がゼロとなるインパルス応答を持ち、周波数ｆｓ／２以上で振幅がゼロとなるナイキストフィルタ（図４）を通す過程と、アナログ信号の前記各サンプル点の時間Ｔｓ／ｎ前の前記各仮想サンプル点のサンプル値を生成する際、当該各仮想サンプル点の前記インパルス応答値の和をサンプル値として生成する過程（図６Ｃ）と、を備えることを特徴とする。
【００４０】
この実施形態によれば、ハードウエアの高速性の要求を略１／ｎに低減することができる。
【００４１】
すなわち、最小遅延時間（ディレー分解能）より長い周期（低いサンプル周期）で信号をＡ／Ｄ変換し、最小遅延時間に相当する周期の振幅値をデジタル的に補間し、最小遅延時間でサンプルされた信号を得る際、元のサンプル点のサンプル値を、ナイキストフィルタを用いてデジタル的に補間して生成することにより、サンプル周期Ｔｓより短い遅延時間を持つデジタル遅延補間信号Ｓｄを新サンプル点で生成することができる。この場合、新サンプル点は、６個のデジタル遅延回路１６で、それぞれ、遅延時間Ｔｓ／ｎ（この例では、０．１［ｎｓ］）、遅延時間２×（Ｔｓ／ｎ）（この例では、０．２［ｎｓ］）、遅延時間３×（Ｔｓ／ｎ）（この例では、０．３［ｎｓ］）、遅延時間４×（Ｔｓ／ｎ）（この例では、０．４［ｎｓ］）、遅延時間５×（Ｔｓ／ｎ）（この例では、０．５［ｎｓ］）、遅延時間６×（Ｔｓ／ｎ）（この例では、０．６［ｎｓ］）のデジタル遅延補間信号Ｓｄを生成する。
【００４２】
図１に示す各デジタル遅延回路１６で生成された、０．１［ｎｓ］ずつ遅延された各デジタル遅延補間信号Ｓｄは、各Ｄ／Ａ変換器１８を通じてアナログ信号とされた後、折返し雑音を除去するための遮断周波数ｆｓ／２（ｆｓ＝１／Ｔｓ）のローパスフィルタ２０を通じてレイリーフェージング発生回路２２に入力され、位相分布が一様・振幅がレイリー分布となる信号に変換され、合成回路２４に出力される。合成回路２４は、これら６個の信号を合成し、６経路（６個のマルチパス）を模擬したフェージング模擬信号Ｓｏとして出力端子２６に供給する。
【００４３】
出力端子２６には、図示しない携帯電話、無線ＬＡＮ機器等の移動通信機器であるＤＵＴ（Device  Under  Test：被試験デバイス）が接続され、使用（模擬試験）に供される。
【００４４】
なお、この発明は、上述の実施形態に限らず、例えば、ナイキストフィルタそのものではなく、理想低域フィルタであるナイキストフィルタに代替して周波数ｆｓ／２以上近傍の周波数で振幅がゼロとなり、前記ナイキストフィルタに近似するコサインロールオフフィルタを用いる等、この明細書の記載内容に基づき、種々の構成を採り得ることはもちろんである。なお、コサインロールオフフィルタの制動係数αの値として、α＝０．２〜０．６程度範囲の値を用いることができるが、この範囲に限定されるものではなく、仕様・用途・ハードウエア資源に応じて適当な値を採用すればよい。
【図面の簡単な説明】
【００４５】
【図１】この発明のデジタル遅延補間信号発生方法を実施するフェージングシミュレータの基本的な構成図である。
【図２】図２Ａは、サンプルされたアナログ信号の時間領域と周波数領域の説明図、図２Ｂは、目的とする信号の時間領域と周波数領域の説明図である。
【図３】１／４サンプル周期で振幅ゼロの新サンプル点を挿入した場合の時間領域と周波数領域の説明図である。
【図４】時間領域の元のサンプル点で振幅が１、隣りのサンプル点で振幅がゼロ値となるようなインパルス応答を持ち、周波数領域でサンプリング周波数の１／２以上で振幅がゼロ値となるナイキストフィルタの説明図である。
【図５】図５Ａは、新サンプル点のサンプル値を得るための補間に用いる元のサンプル点と値をゼロと置いた仮想サンプル点の説明図、図５Ｂは新サンプル点でのデジタル遅延補間信号生成の説明図、図５Ｃは目的とする信号が得られた状態を示す説明図である。
【図６】図６Ａは、所定遅延時間の新サンプル点のサンプル値を得るための補間に用いる元のサンプル点と値をゼロと置いた仮想サンプル点の説明図、図６Ｂは、所定遅延時間の新サンプル点のサンプル値であるデジタル遅延補間信号が生成された状態を示す説明図、図６Ｃは、デジタル遅延補間信号を生成するために演算が必要な仮想サンプル点の説明図である。
【符号の説明】
【００４６】
１０…フェージングシミュレータ        １２…入力端子
１４…Ａ／Ｄ変換器                    １６…デジタル遅延回路
１８…Ｄ／Ａ変換器                    ２０…ローパスフィルタ
２２…レイリーフェージング発生回路    ２４…合成回路
２６…出力端子
【図１】
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【図２】
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【図３】
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【図４】
2009171101.tif 000006
【図５】
2009171101.tif 000007
【図６】
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