(57)【要約】【課題】制御信号を外部から入力するための端子を設けなくても高精度の遅延測定が可能な半導体装置を提供する。【解決手段】この半導体装置は、入力回路に入力され出力回路から出力される信号の遅延評価を行うためのテスト回路を含み、テスト回路が、入力回路から出力される信号を遅延させる第１の遅延回路と、複数のゲート回路を直列に接続することによって構成され、第１の遅延回路から出力される信号をさらに遅延させる第２の遅延回路と、配線パターンによって構成され、第１の遅延回路から出力される信号を伝搬するスルーパスと、第２の遅延回路の信号とスルーパスの信号との内の一方を制御信号に従って選択して出力回路に供給するセレクタと、入力回路から出力される信号に基づいて、第２の遅延回路の信号とスルーパスの信号とをセレクタが交互に選択するように制御信号を生成する制御信号生成回路とを具備する。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力回路に入力され出力回路から出力される信号の遅延評価を行うためのテスト回路を含む半導体装置であって、前記テスト回路が、
前記入力回路から出力される信号を遅延させる第１の遅延回路と、
複数のゲート回路を直列に接続することによって構成され、前記第１の遅延回路から出力される信号をさらに遅延させる第２の遅延回路と、
配線パターンによって構成され、前記第１の遅延回路から出力される信号を伝搬するスルーパスと、
前記第２の遅延回路から出力される信号と前記スルーパスを介して伝搬される信号との内の一方を制御信号に従って選択して前記出力回路に供給するセレクタと、
前記入力回路から出力される信号に基づいて、前記第２の遅延回路から出力される信号と前記スルーパスを介して伝搬される信号とを前記セレクタが交互に選択するように制御信号を生成する制御信号生成回路と、
を具備する、半導体装置。
【請求項２】
前記第１の遅延回路が、複数のゲート回路を直列に接続することによって構成される、請求項１記載の半導体装置。
【請求項３】
前記セレクタが、制御信号が第１のレベルにあるときに、前記第２の遅延回路から出力される信号を選択し、制御信号が第２のレベルにあるときに、前記スルーパスを介して伝搬される信号を選択する、請求項１又は２記載の半導体装置。
【請求項４】
前記制御信号生成回路が、Ｄフリップフロップを含み、該Ｄフリップフロップが、前記入力回路から出力される信号が入力されるクロック信号入力端子と、制御信号を出力する出力端子とを有し、反転出力端子から出力される信号をデータ入力端子に入力して、前記入力回路から出力される信号の立ち上がりエッジに同期して制御信号のレベルを反転する、請求項１〜３のいずれか１項記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的に半導体装置に関し、特に、遅延時間を測定するためのテスト回路が設けられた半導体装置に関する。
【背景技術】
【０００２】
ＡＳＩＣ（Application Specific IC：特定用途向けＩＣ）等の半導体装置においては、各種の論理回路を実現するための複数のセルを組み合わせてレイアウト領域内に配置し、これらのセル間を配線することにより、レイアウト設計が行われている。半導体装置のレイアウト設計においては、各セルにおける遅延時間を考慮した上で、回路が正常に動作するか否かを検証する必要がある。遅延時間としては、トランジスタ等の回路素子による遅延時間と、配線による遅延時間とが算入される。
【０００３】
そのために、半導体装置のレイアウト設計に用いるライブラリに、遅延時間を測定するためのテスト回路を装備して、テスト回路を内蔵する半導体装置を実際に製造し、ＬＳＩテスタ等を用いて、テスト回路における遅延時間を測定することにより遅延評価が行われる。
【０００４】
図４に、従来の半導体装置におけるテスト回路の例を示す。このテスト回路は、直列に接続された複数のインバータによって構成されており、テスト回路の入力ノードＡは入力回路に接続されており、テスト回路の出力ノードＸは出力回路に接続されている。
【０００５】
このようなテスト回路を半導体チップに搭載する場合に、入力回路と入力ノードＡとの間の配線長α、及び、出力ノードＸと出力回路との間の配線長βは、半導体チップのサイズにより異なってくる。また、半導体チップのサイズが同一であっても、半導体チップ内の回路配置が異なれば、配線長α及びβが異なってくる。さらに、ＬＳＩテスタを用いてテスト回路における遅延時間を測定する場合には、浮遊容量や寄生抵抗等の違いにより、同一の半導体チップを測定してもテスタ間で測定値のばらつきが生じてしまう。
【０００６】
このような問題を解決するために、特許文献１には、チップサイズや測定機器に依存しない遅延評価が可能な半導体装置及びそのテスト方法が開示されている。特許文献１の図３に示されているように、この半導体装置は、入力Ｉ／Ｏセル２００からの入力信号を、第１の遅延回路１５０と所与の配線層とを介して出力Ｉ／Ｏセル２１４に出力する第１の遅延パスと、入力Ｉ／Ｏセル２００からの入力信号を、遅延回路を含まず所与の配線層を介して出力Ｉ／Ｏセル２１４に出力するスルーパス２１０と、第１の遅延パス及びスルーパスのいずれを介して出力Ｉ／Ｏセル２１４に出力させるかを切り換える遅延パス切換回路１５２とを有している。
【０００７】
特許文献１によれば、遅延回路を介した遅延時間から遅延回路を介さない遅延時間を差し引くことにより、図４に示す配線長α及びβによる影響がキャンセルされると共に、チップサイズ、遅延素子の配置位置、ＬＳＩテスタの浮遊容量や寄生抵抗等の影響もキャンセルされるので、高精度の遅延測定が可能となる。しかしながら、遅延パスとスルーパスとを切り換えるための制御信号（測定切換信号）を外部から入力する必要があるので、テスト用のピン（端子）が増加してしまうという問題がある。
【特許文献１】特許第３４８７２８１号公報（第１、３頁、図３）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
そこで、上記の点に鑑み、本発明は、制御信号を外部から入力するための端子を設けなくても高精度の遅延測定が可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
以上の課題を解決するため、本発明の１つの観点に係る半導体装置は、入力回路に入力され出力回路から出力される信号の遅延評価を行うためのテスト回路を含む半導体装置であって、テスト回路が、入力回路から出力される信号を遅延させる第１の遅延回路と、複数のゲート回路を直列に接続することによって構成され、第１の遅延回路から出力される信号をさらに遅延させる第２の遅延回路と、配線パターンによって構成され、第１の遅延回路から出力される信号を伝搬するスルーパスと、第２の遅延回路から出力される信号とスルーパスを介して伝搬される信号との内の一方を制御信号に従って選択して出力回路に供給するセレクタと、入力回路から出力される信号に基づいて、第２の遅延回路から出力される信号とスルーパスを介して伝搬される信号とをセレクタが交互に選択するように制御信号を生成する制御信号生成回路とを具備する。
【００１０】
ここで、第１の遅延回路が、複数のゲート回路を直列に接続することによって構成されるようにしても良い。また、セレクタが、制御信号が第１のレベルにあるときに、第２の遅延回路から出力される信号を選択し、制御信号が第２のレベルにあるときに、スルーパスを介して伝搬される信号を選択するようにしても良い。
【００１１】
さらに、制御信号生成回路が、Ｄフリップフロップを含み、該Ｄフリップフロップが、入力回路から出力される信号が入力されるクロック信号入力端子と、制御信号を出力する出力端子とを有し、反転出力端子から出力される信号をデータ入力端子に入力して、入力回路から出力される信号の立ち上がりエッジに同期して制御信号のレベルを反転するようにしても良い。
【発明の効果】
【００１２】
本発明によれば、入力回路から出力される信号に基づいて、第２の遅延回路から出力される信号とスルーパスを介して伝搬される信号とをセレクタが交互に選択するように制御信号を生成することにより、制御信号を外部から入力するための端子を設けなくても高精度の遅延測定が可能な半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明を実施するための最良の形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の一実施形態に係る半導体装置の一部の構成を示す図である。図１に示すように、この半導体装置においては、入力回路１０と出力回路２０との間に、遅延時間を測定するためのテスト回路３０が接続される。テスト回路３０の回路構成及びレイアウトは、半導体装置のレイアウト設計に用いるライブラリに装備されている。テスト回路３０を内蔵する半導体装置が実際に製造された際には、ＬＳＩテスタ等を用いて、テスト回路３０における遅延時間を測定することにより遅延評価が行われる。
【００１４】
入力回路１０は、入力パッド及びＩ／Ｏセルを含み、出力回路２０は、Ｉ／Ｏセル及び出力パッドを含んでいる。入力回路１０には、テスト回路３０の入力ノードＡが接続され、出力回路２０には、テスト回路３０の出力ノードＸが接続される。ここで、入力回路１０と入力ノードＡとの間の配線長をαとし、出力ノードＸと出力回路２０との間の配線長をβとする。配線長α及びβは、半導体チップのサイズにより異なる。また、半導体チップのサイズが同一であっても、半導体チップ内の回路配置が異なれば、配線長α及びβも異なる。
【００１５】
テスト回路３０は、タイミング調整用の遅延回路３１と、遅延時間測定用の遅延回路３２と、スルーパス３３と、セレクタ３４と、バッファ用のインバータ３５と、制御信号生成回路３６とを含んでいる。
【００１６】
遅延回路３１は、入力回路１０から出力される信号を遅延させ、遅延回路３２は、遅延回路３１から出力される信号をさらに遅延させる。遅延回路３１及び３２は、例えば、複数のゲート回路（論理回路）を直列に接続することによって構成される。本実施形態においては、遅延回路３１が、直列に接続された４００個のインバータによって構成されており、その遅延時間は約１０ｎｓである。また、遅延回路３２は、直列に接続された１０００個のインバータによって構成されており、その遅延時間は約２０ｎｓである。遅延回路３２において、複数のゲート回路を折り返して複数の列（図１においては２列）に並べるようにレイアウトすることにより、遅延回路３２の入力ノードと出力ノードとを近付けることができる。
【００１７】
ここで、遅延回路３１から出力される信号が遅延回路３２を介してセレクタ３４のノードＢに伝搬されるパスを遅延パスという。一方、スルーパス３３は、配線パターンによって構成され、遅延回路３１から出力される信号をセレクタ３４のノードＣに伝搬する。
【００１８】
セレクタ３４は、遅延回路３２から出力される信号とスルーパス３３を介して伝搬される信号との内の一方を制御信号に従って選択し、インバータ３５を介して出力回路２０に供給する。本実施形態においては、セレクタ３４が、２つのＡＮＤゲート（１つのＡＮＤゲートの一方の入力は負論理）と、１つのＯＲゲートとによって構成され、制御信号がローレベルであるときに、遅延回路３２から出力される信号を選択し、制御信号がハイレベルであるときに、スルーパス３３を介して伝搬される信号を選択する。
【００１９】
制御信号生成回路３６は、入力回路１０から出力される信号に基づいて、遅延回路３２から出力される信号とスルーパス３３を介して伝搬される信号とをセレクタ３４が交互に選択するように制御信号を生成し、ノードＹを介してセレクタ３４に供給する。本実施形態においては、制御信号生成回路３６が、Ｄフリップフロップによって構成される。Ｄフリップフロップは、入力回路１０から出力される信号が入力されるクロック信号入力端子Ｃと、制御信号を出力する出力端子Ｑとを有し、反転出力端子Ｑバーから出力される信号をデータ入力端子Ｄに入力することにより、入力回路１０から出力される信号の立ち上がりエッジに同期して制御信号のレベルを反転する。
【００２０】
ここで、制御信号生成回路３６は、入力回路１０から出力される信号に基づいて制御信号を生成するが、遅延回路３２及びスルーパス３３に入力される信号は遅延回路３１によって遅延されているので、遅延回路３２又はスルーパス３３からセレクタ３４に信号が入力されるよりも先に、セレクタ３４における信号の選択が行われる。
【００２１】
図２は、図１に示す制御信号生成回路の構成例を示す回路図である。図２に示すように、制御信号生成回路（Ｄフリップフロップ）３６は、データ入力端子Ｄから信号が入力されるインバータＩＮＶ１と、クロック信号入力端子Ｃから信号が入力されるインバータＩＮＶ２と、インバータＩＮＶ２の出力信号のレベルを反転するインバータＩＮＶ３と、第１のアナログスイッチを構成するＰチャネルＭＯＳトランジスタＱＰ１及びＮチャネルＭＯＳトランジスタＱＮ１と、第２のアナログスイッチを構成するＰチャネルＭＯＳトランジスタＱＰ２及びＮチャネルＭＯＳトランジスタＱＮ２と、第１又は第２のアナログスイッチから信号が入力されるインバータＩＮＶ４と、インバータＩＮＶ４の出力信号のレベルを反転するインバータＩＮＶ５とを含んでいる。
【００２２】
第１のアナログスイッチには、インバータＩＮＶ５の出力信号が入力され、第２のアナログスイッチには、インバータＩＮＶ１の出力信号が入力される。第１及び第２のアナログスイッチは、インバータＩＮＶ２の出力信号及びインバータＩＮＶ３の出力信号に従って交互にオン／オフする。
【００２３】
さらに、制御信号生成回路（Ｄフリップフロップ）３６は、第３のアナログスイッチを構成するＰチャネルＭＯＳトランジスタＱＰ３及びＮチャネルＭＯＳトランジスタＱＮ３と、第４のアナログスイッチを構成するＰチャネルＭＯＳトランジスタＱＰ４及びＮチャネルＭＯＳトランジスタＱＮ４と、第３又は第４のアナログスイッチから信号が入力されるインバータＩＮＶ６と、インバータＩＮＶ６の出力信号のレベルを反転するＩＮＶ７及びＩＮＶ８と、インバータＩＮＶ８の出力信号のレベルを反転するＩＮＶ９とを含んでいる。
【００２４】
第３のアナログスイッチには、インバータＩＮＶ８の出力信号が入力され、第４のアナログスイッチには、インバータＩＮＶ４の出力信号が入力される。第３及び第４のアナログスイッチは、インバータＩＮＶ２の出力信号及びインバータＩＮＶ３の出力信号に従って交互にオン／オフする。
【００２５】
このような構成により、クロック信号入力端子Ｃから入力される信号がローレベルからハイレベルに立ち上がる際に、第１のアナログスイッチがオンすると共に第２のアナログスイッチがオフして、データ入力端子Ｄに入力されている信号がインバータＩＮＶ４の出力において保持される。また、第３のアナログスイッチがオフすると共に第４のアナログスイッチがオンするので、インバータＩＮＶ４の出力信号が出力端子Ｑから出力される。
【００２６】
一方、クロック信号入力端子Ｃから入力される信号がハイレベルからローレベルに変化すると、第１のアナログスイッチがオフすると共に第２のアナログスイッチがオンして、データ入力端子Ｄに入力されている信号がインバータＩＮＶ４から出力される。また、第３のアナログスイッチがオンすると共に第４のアナログスイッチがオフするので、出力端子Ｑの信号がそのまま保持される。なお、反転出力端子Ｑバーからは、出力端子Ｑにおける信号レベルを反転した信号が出力される。
【００２７】
次に、図１に示すテスト回路の動作について説明する。
図３は、図１に示すテスト回路の各部における波形を示すタイミングチャートである。図３においては、図１に示すノードＡ〜Ｄ及びＸにおける波形が示されている。テスト回路３０の入力ノードＡに所定のパルス幅を有する正のパルスを印加すると、遅延回路３１によって遅延時間Ｄ１だけ遅延されたパルスがノードＣに伝搬され、遅延回路３１及び３２によって遅延時間（Ｄ１＋Ｄ２）だけ遅延されたパルスがノードＢに伝搬される。
【００２８】
制御信号生成回路（Ｄフリップフロップ）３６の出力端子Ｑにおける制御信号の初期値がローレベルである場合には、テスト回路３０の入力ノードＡにおける最初のパルスの立ち上がりエッジに同期してノードＹにおける制御信号がローレベルからハイレベルに移行し、セレクタ３４がスルーパス３３を選択する。その結果、テスト回路３０の出力ノードＸには、スルーパス３３〜インバータ３５を介した負のパルスが伝搬され、テスト回路３０の入力ノードＡにおける最初のパルスの立ち上がりエッジを基準として、出力ノードＸにおける負のパルスの立ち下がりエッジまでの遅延時間Ｔ１を測定することができる。
【００２９】
また、テスト回路３０の入力ノードＡがハイレベルからローレベルに移行しても、セレクタ３４はスルーパス３３を選択したままであり、テスト回路３０の入力ノードＡにおける最初のパルスの立ち下がりエッジを基準として、出力ノードＸにおける負のパルスの立ち上がりエッジまでの遅延時間Ｔ３を測定することができる。
【００３０】
次に、テスト回路３０の入力ノードＡにおける第２番目のパルスの立ち上がりエッジに同期してノードＹにおける制御信号がハイレベルからローレベルに移行し、セレクタ３４が遅延パスを選択する。その結果、テスト回路３０の出力ノードＸには、遅延パス〜インバータ３５を介した負のパルスが伝搬され、テスト回路３０の入力ノードＡにおける第２番目のパルスの立ち上がりエッジを基準として、出力ノードＸにおける負のパルスの立ち下がりエッジまでの遅延時間Ｔ２を測定することができる。
【００３１】
また、テスト回路３０の入力ノードＡがハイレベルからローレベルに移行しても、セレクタ３４は遅延パスを選択したままであり、テスト回路３０の入力ノードＡにおける第２番目のパルスの立ち下がりエッジを基準として、出力ノードＸにおける負のパルスの立ち上がりエッジまでの遅延時間Ｔ４を測定することができる。
【００３２】
これらに基づいて、時間差｜Ｔ２−Ｔ１｜又は｜Ｔ４−Ｔ３｜を演算することにより、遅延回路３２における遅延時間を求めることができる。これにより、配線長α及びβの影響や、ＬＳＩテスタの浮遊容量や寄生抵抗等の影響を排除して、テスト回路３０における遅延時間の測定を行うことが可能となる。
【００３３】
以上においては、制御信号生成回路（Ｄフリップフロップ）３６の出力端子Ｑにおける制御信号の初期値がローレベルである場合について説明したが、制御信号の初期値がハイレベルである場合には、テスト回路３０の入力ノードＡにおける最初のパルスの立ち上がりエッジに同期してノードＹにおける制御信号がハイレベルからローレベルに移行し、セレクタ３４が遅延パスを選択する。その結果、テスト回路３０の出力ノードＸには、遅延パス〜インバータ３５を介した負のパルスが伝搬される。その際に、テスト回路３０の入力ノードＡにおける最初のパルスの立ち上がりエッジを基準として、出力ノードＸにおける負のパルスの立ち下がりエッジまでの遅延時間Ｔ１が測定され、テスト回路３０の入力ノードＡにおける最初のパルスの立ち下がりエッジを基準として、出力ノードＸにおける負のパルスの立ち上がりエッジまでの遅延時間Ｔ３が測定される。
【００３４】
次に、テスト回路３０の入力ノードＡにおける第２番目のパルスの立ち上がりエッジに同期してノードＹにおける制御信号がローレベルからハイレベルに移行し、セレクタ３４がスルーパス３３を選択する。その結果、テスト回路３０の出力ノードＸには、スルーパス３３〜インバータ３５を介した負のパルスが伝搬される。その際に、テスト回路３０の入力ノードＡにおける第２番目のパルスの立ち上がりエッジを基準として、出力ノードＸにおける負のパルスの立ち下がりエッジまでの遅延時間Ｔ２が測定され、テスト回路３０の入力ノードＡにおける第２番目のパルスの立ち下がりエッジを基準として、出力ノードＸにおける負のパルスの立ち上がりエッジまでの遅延時間Ｔ４が測定される。従って、上記と同様に、時間差｜Ｔ２−Ｔ１｜又は｜Ｔ４−Ｔ３｜を演算することにより、遅延回路３２における遅延時間を求めることができる。
【産業上の利用可能性】
【００３５】
本発明は、遅延時間を測定するためのテスト回路が設けられた半導体装置において利用することが可能である。
【図面の簡単な説明】
【００３６】
【図１】本発明の一実施形態に係る半導体装置の一部の構成を示す図。
【図２】図１に示す制御信号生成回路の構成例を示す回路図。
【図３】図１に示すテスト回路の各部における波形を示すタイミングチャート。
【図４】従来の半導体装置におけるテスト回路の例を示す図。
【符号の説明】
【００３７】
１０  入力回路、  ２０  出力回路、  ３０  テスト回路、  ３１  タイミング調整用の遅延回路、  ３２  遅延時間測定用の遅延回路、  ３３  スルーパス、  ３４  セレクタ、  ３５  インバータ、  ３６  制御信号生成回路、  ＩＮＶ１〜ＩＮＶ９  インバータ、  ＱＰ１〜ＱＰ４  ＰチャネルＭＯＳトランジスタ、  ＱＮ１〜ＱＮ４  ＮチャネルＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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