(57)【要約】【課題】個々の差動信号レシーバに入力される差動信号間のスキュー補正だけでなく、各差動信号レシーバから出力される画像データ信号間のスキュー補正を行う。【解決手段】差動インタフェースを、差動信号ドライバ１１ａ〜１１ｃとスキュー補正差動信号レシーバ１３ａ〜１３ｂとから構成する。各差動信号レシーバ１３ａ〜１３ｂの前段に、差動信号受信回路１７に入力される差動信号間のスキュー（立ち上がり時間及び立ち下がり時間のズレ）を補正する波形調整回路１８ａ，１８ｂを設ける。各差動信号レシーバ１３ａ〜１３ｃの後段に、差動信号受信回路１７から出力されるデータ信号間のスキュー（遅延時間のズレ）を補正する遅延回路１９を設ける。これにより、各差動信号受信回路１７に入力される差動信号間のスキュー、及び各遅延回路１９から出力される画像データ信号間のスキューを補正することができる。【選択図】図２
2009171390.tif 000002
【特許請求の範囲】
【請求項１】
差動信号を出力する複数の差動信号出力回路にそれぞれ一対の差動信号伝送路を介して接続され、前記差動信号出力回路から出力される前記差動信号を受信してデータ信号に変換する複数の差動信号受信回路と、
前記各差動信号受信回路の前段に設けられ、前記一対の差動信号伝送路を介して前記差動信号受信回路に入力される前記差動信号間のスキューを補正する複数の第１スキュー補正回路と、
前記各差動信号受信回路の後段に設けられ、前記各差動信号受信回路から出力される前記データ信号間のスキューを補正する複数の第２スキュー補正回路とを備えることを特徴とする差動信号受信装置。
【請求項２】
外部からクロック信号及びシリアル信号が入力され、前記クロック信号に同期して前記シリアル信号をパラレル化したパラレル信号に基づいて、前記複数の第１及び第２スキュー補正回路を一括して駆動する駆動回路を備えることを特徴とする請求項１記載の差動信号受信装置。
【請求項３】
前記第１スキュー補正回路は、容量が異なる複数のコンデンサと、前記各コンデンサと前記一対の差動信号伝送路との接続及び遮断を個々に選択可能な第１選択回路とを有しており、
前記駆動回路は、前記第１選択回路を駆動して、前記一対の差動信号伝送路に接続する前記コンデンサを選択することで、前記各差動信号受信回路にそれぞれ入力される前記差動信号の立ち上がり時間及び立ち下り時間を調整することにより、前記差動信号間のスキューを補正することを特徴とする請求項２記載の差動信号受信装置。
【請求項４】
前記第２スキュー補正回路は、前記データ信号を遅延させる遅延時間が異なる複数の遅延ゲートと、前記各遅延ゲートの中からいずれかを選択可能な第２選択回路とを有しており、
前記駆動回路は、前記第２選択回路を駆動して、前記データ信号の遅延を行う前記遅延ゲートを選択することで、前記各差動信号受信回路からそれぞれ出力される前記データ信号の遅延時間を調整することにより、前記データ信号間のスキューを補正することを特徴とする請求項２または３いずれか１項記載の差動信号受信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の差動信号出力回路からそれぞれ出力される差動信号を受信する複数の差動信号受信回路を備える差動信号受信装置に関するものである。
【背景技術】
【０００２】
ＣＣＤイメージセンサなどの撮像素子を用いて撮像した撮影画像をデジタルの画像データに変換し、メモリカードなどの記録媒体に記録するデジタルカメラが普及している。デジタルカメラは、撮像素子により撮影された撮像画像の画像データ信号を画像処理回路等に高速に伝送するインタフェースとして、差動インタフェースを使用している（例えば、特許文献１参照）。差動インタフェースは、差動信号ドライバと、差動信号レシーバとから構成され、両者は一対の差動信号伝送路を介して接続されている。
【０００３】
差動信号ドライバは、撮像素子から出力される画像データ信号をポジティブ（＋）の差動信号とネガティブ（−）の差動信号とに変換し、両差動信号伝送路を介して、差動信号レシーバに向けて出力する。差動信号レシーバは、差動信号ドライバから出力されたポジティブの差動信号とネガティブの差動信号との差がプラスであればＨ（Ｈｉｇｈ）レベルとして判別し、両者の差がマイナスであればＬ（Ｌｏｗ）レベルとして判別して、受信した差動信号を画像データ信号に変換する。
【０００４】
ところで、差動インタフェースを用いたデータの伝送方式では、両差動信号伝送路の線路長差や配線容量差等に起因して、差動信号レシーバに入力される差動信号間にスキューが発生する。スキューは、差動信号の信号波形の立ち上がり時間及び立ち下り時間の遅延（図４参照）や、信号波形の遅延（図７参照）などであり、コモンモードノイズの発生の原因となる。コモンモードノイズは、信号ライン（作動信号伝送路）と接地間にノイズ源が存在し、各差動信号伝送路を同一方向に流れるノイズ電流である。このようなコモンモードノイズの発生を抑えるため、差動信号間のスキューの発生を抑える様々な対策が提案されている。
【０００５】
例えば、差動信号ドライバ内に遅延素子を設けることより、両差動信号伝送路を伝送される差動信号間のスキューを補正する方法が提案されている（例えば、特許文献２参照）。また、差動信号ドライバから出力された差動信号と、差動信号ドライバの前段のデータ信号と比較して、差動信号に対する画像データ信号のディレイの大きさを検出し、この検出結果に基づき、差動信号ドライバのドライブ能力や差動信号伝送路の容量を変化させることにより、差動信号間のスキューを補正する方法が提案されている（例えば、特許文献３参照）。
【特許文献１】特開２００６−１０７２９２号公報
【特許文献２】特開２００４−３２７７９７号公報
【特許文献３】特開２００４−３２０４７１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、画像データ信号の伝送を行う場合には、多くの出力線が必要とされる。このため、差動インタフェースには、差動信号ドライバと差動信号レシーバとのペアが複数設けられている。この際に、上記特許文献２及び３に記載の方法では、個々の差動信号レシーバに入力される差動信号間のスキュー補正は可能であるが、各差動信号レシーバから出力される画像データ信号間のスキュー補正ができないという問題がある。
【０００７】
本発明は上記問題を解決するためになされたものであり、複数の差動信号ドライバから各差動信号レシーバにそれぞれ入力される差動信号間のスキュー補正に加えて、各差動信号レシーバから出力されるデータ信号間のスキューを補正することができる差動信号受信装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記問題を解決するため、本発明の差動信号受信装置は、差動信号を出力する複数の差動信号出力回路にそれぞれ一対の差動信号伝送路を介して接続され、前記差動信号出力回路から出力される前記差動信号を受信してデータ信号に変換する複数の差動信号受信回路と、前記各差動信号受信回路の前段に設けられ、前記一対の差動信号伝送路を介して前記差動信号受信回路に入力される前記差動信号間のスキューを補正する複数の第１スキュー補正回路と、前記各差動信号受信回路の後段に設けられ、前記各差動信号受信回路から出力される前記データ信号間のスキューを補正する複数の第２スキュー補正回路とを備えることを特徴とする。
【０００９】
外部からクロック信号及びシリアル信号が入力され、前記クロック信号に同期して前記シリアル信号をパラレル化したパラレル信号に基づいて、前記複数の第１及び第２スキュー補正回路を一括して駆動する駆動回路を備えることが好ましい。これにより、駆動回路を複数設ける必要がなくなるので、装置を低コスト化することができる。
【００１０】
前記第１スキュー補正回路は、容量が異なる複数のコンデンサと、前記各コンデンサと前記一対の差動信号伝送路との接続及び遮断を個々に選択可能な第１選択回路とを有しており、前記駆動回路は、前記第１選択回路を駆動して、前記一対の差動信号伝送路に接続する前記コンデンサを選択することで、前記各差動信号受信回路にそれぞれ入力される前記差動信号の立ち上がり時間及び立ち下り時間を調整することにより、前記差動信号間のスキューを補正することが好ましい。
【００１１】
前記第２スキュー補正回路は、前記データ信号を遅延させる遅延時間が異なる複数の遅延ゲートと、前記各遅延ゲートの中からいずれかを選択可能な第２選択回路とを有しており、前記駆動回路は、前記第２選択回路を駆動して、前記データ信号の遅延を行う前記遅延ゲートを選択することで、前記各差動信号受信回路からそれぞれ出力される前記データ信号の遅延時間を調整することにより、前記データ信号間のスキューを補正することが好ましい。
【発明の効果】
【００１２】
本発明の差動信号受信装置は、各差動信号受信回路の前段及び後段にそれぞれ第１スキュー補正回路及び第２スキュー補正回路を設けるようにしたので、個々の差動信号受信回路に入力される差動信号間のスキュー補正だけでなく、各差動信号受信回路から出力される画像データ信号間のスキュー補正を行うことができる。これにより、各信号間のスキューの発生、及びスキューの発生に起因するコモンモードノイズの発生を低減させることができる。
【発明を実施するための最良の形態】
【００１３】
図１に示す差動インタフェース１０は、例えば、デジタルカメラ（図示せず）に設けられ、撮像素子（図示せず）により撮影された撮像画像の画像データ信号を画像処理回路等に高速に伝送するためのインタフェースである。差動インタフェース１０は、撮像素子から複数の出力線で出力される画像データ信号をそれぞれ差動信号に変換して伝送する。
【００１４】
差動インタフェース１０は、大別して、差動信号ドライバ１１ａ〜１１ｃと、各差動信号ドライバ１１ａ〜１１ｃに一対の差動信号伝送路（以下、単に伝送路という）１２を介して接続され、各差動信号ドライバ１１ａ〜１１ｃとそれぞれペアになる複数のスキュー補正差動信号レシーバ（以下、単に差動信号レシーバという）１３ａ〜１３ｃと、差動信号レシーバ駆動回路（以下、単に駆動回路という）１４とから構成されている。なお、本実施形態では、差動信号ドライバと差動信号レシーバとのペアは３組しか設けられていないが、本発明はこれに限定されるものではなく、４組以上設けられていてもよい。
【００１５】
各差動信号ドライバ１１ａ〜１１ｃは、本発明の差動信号出力回路に相当するものである。各差動信号ドライバ１１ａ〜１１ｃは、入力端子ＤＩＮに入力された画像データ信号をポジティブ及びネガティブの差動信号に変換して、それぞれ出力端子ＯＵＴ＋，ＯＵＴ−から出力する。なお、画像データ信号を差動信号に変換する方法については周知であるので、ここでは説明を省略する。
【００１６】
両出力端子ＯＵＴ＋，ＯＵＴ−から出力された差動信号は、伝送路１２を介して差動信号レシーバ１３ａ〜１３ｃに入力される。伝送路１２は、差動信号ドライバ１１ａ〜１１ｃの出力端子ＯＵＴ＋と、差動信号レシーバ１３ａ〜１３ｃの入力端子ＩＮ＋とを接続する第１伝送路１２ａと、出力端子ＯＵＴ−と入力端子ＩＮ−とを接続する第２伝送路１２ｂとからなる。両伝送路１２ａ，１２ｂの差動信号レシーバ１３ａ〜１３ｃ側の端部は、電流電圧変換用抵抗１５により接続されている。電流電圧変換用抵抗１５は、各差動信号ドライバ１１ａ〜１１ｃから電流として出力される差動信号を電圧に変換する。
【００１７】
各差動信号レシーバ１３ａ〜１３ｃは、本発明の差動信号受信装置に相当するものである。各差動信号レシーバ１３ａ〜１３ｃは、伝送路１２を介して各差動信号ドライバ１１ａ〜１１ｃから入力された作動信号を画像データ信号に変換し、変換した画像データ信号を出力端子ＤＯＵＴから出力する。この際に、各差動信号レシーバ１３ａ〜１３ｃは、差動信号間のスキュー補正、及び画像データ信号間のスキュー補正を行う。駆動回路１４は、各差動信号レシーバ１３ａ〜１３ｃに設けられたスキュー補正用の回路を駆動する。
【００１８】
図２に示すように、各差動信号レシーバ１３ａ〜１３ｃは、大別して差動信号受信回路１７と、波形調整回路１８ａ，１８ｂ（第１スキュー補正回路）と、遅延回路１９（第２スキュー補正回路）とから構成されている。差動信号受信回路１７は、入力端子ＩＮ＋，ＩＮ−にそれぞれ入力された差動信号を画像データ信号に変換する。なお、差動信号を画像データ信号に変換する方法についても周知であるので、ここでは説明を省略する。差動信号受信回路１７から出力された画像データ信号は、遅延回路１９に入力される。
【００１９】
波形調整回路１８ａ，１８ｂは、各差動信号受信回路１７の前段に設けられており、各差動信号受信回路１７にそれぞれ入力される各差動信号の立ち上がり時間及び立ち下がり時間（以下、単に変化時間（時定数）という）のズレ（スキュー）を補正する。この変化時間のズレは、上述したように、各第１及び第２伝送路１２ａ，１２ｂの線路長差や配線容量差に起因して発生する。遅延回路１９は、各差動信号受信回路１７の後段に設けられており、各差動信号受信回路１７からそれぞれ出力される画像データ信号の遅延時間のズレ（スキュー）を補正する。この遅延時間のズレは、各差動信号受信回路１７の性能のバラツキや、各差動信号受信回路１７と各遅延回路１９と接続する接続線路２０ｃの線路長差や配線容量差に起因して発生する。
【００２０】
波形調整回路１８ａは、その接続端子ＰＳが入力端子ＩＮ＋と差動信号受信回路１７とを接続する接続線路２０ａに接続されており、ポジティブの差動信号の変化時間のズレを調整する。また、波形調整回路１８ｂは、その接続端子ＭＳが入力端子ＩＮ−と差動信号受信回路１７とを接続する接続線路２０ｂに接続されており、ネガティブの差動信号の変化時間のズレを調整する。
【００２１】
図３に示すように、波形調整回路１８ａ，１８ｂは同じ構成であり、コンデンサ並列回路２２と、第１選択回路２３とから構成される。コンデンサ並列回路２２は、接続端子ＰＳ（ＭＳ）から３つに分岐にした分岐線路２５と、アース２６から３つに分岐した分岐線路２７と、両分岐線路２５，２７を介して並列に接続された第１〜第３コンデンサ２８ａ〜２８ｃと、各分岐線路２５にそれぞれ設けられたｎ型の第１〜第３ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタスイッチ（以下、単に第１〜第３スイッチという）ＳＷ１〜ＳＷ３とを備えている。なお、スイッチはｎ型ＭＯＳトランジスタスイッチに限定されるものではなく、各種スイッチを用いてよい。
【００２２】
第１〜第３コンデンサ２８ａ〜２８ｃは、それぞれ容量が異なっている。本実施形態では、第１コンデンサ２８ａの容量が最も低く、第３コンデンサ２８ｃの容量が最も高い。第１スイッチＳＷ１がＯＮ・ＯＦＦされると、第１コンデンサ２８ａと接続線路２０ａ，２０ｂ（図２参照）との間がそれぞれ接続または遮断される。同様に、第２或いは第３スイッチＳＷ２，ＳＷ３がＯＮ・ＯＦＦされると、第２或いは第３コンデンサ２８ｂ，２８ｃと接続線路２０ａ，２０ｂとの間がそれぞれ接続または遮断される。そして、各スイッチＳＷ１〜ＳＷ３が全てＯＦＦされると、各コンデンサ２８ａ〜２８ｃはいずれも接続線路２０ａ，２０ｂには接続されない。
【００２３】
接続線路２０ａ，２０ｂにコンデンサが接続されると、接続線路２０ａ，２０ｂを伝送する差動信号の変化時間が長くなる。変化時間は、各接続線路２０ａ，２０ｂに接続されるコンデンサの容量が大きくなるほど長くなる。
【００２４】
図４に、第１〜第３コンデンサ２８ａ〜２８ｃがそれぞれ接続線路２０ａ，２０ｂに接続されていない時のポジティブ（＋）、ネガティブ（−）の差動信号の波形をＷ０（実線）で表す。第１〜第３コンデンサ２８ａ〜２８ｃをそれぞれ接続線路２０ａ，２０ｂに接続した時の両差動信号の波形をＷ１（点線）、Ｗ２（１点鎖線）、Ｗ３（２点鎖線）で表す。波形Ｗ１〜Ｗ３を比較すると、第１コンデンサ２８ａを接続した場合の変化時間が最も短くなり、第３コンデンサ２８ｃを接続した場合の変化時間が最も長くなる。
【００２５】
このように本実施形態では、接続線路２０ａ，２０ｂに接続する第１〜第３コンデンサ２８ａ〜２８ｃを選択することで、各差動信号受信回路１７に入力される各差動信号の変化時間を３段階で調整（長く）することができる。各差動信号受信回路１７にそれぞれ入力される各差動信号のスキュー（変化時間のズレ）を補正する場合には、変化時間が最も長い差動信号を基準として、他の差動信号の変化時間を長くする。
【００２６】
各差動信号受信回路１７にそれぞれ入力される各差動信号の変化時間は、例えば電圧波形を検出可能なオシロスコープ等の波形検出装置３０（図２参照）を用いて求める。波形検出装置３０は、波形調整回路１８ａ，１８ｂの前段で、接続線路２０ａ，２０ｂを伝送する差動信号の波形を検出する。そして、波形の検出結果から、差動信号受信回路１７に入力される差動信号の変化時間が求められる。
【００２７】
各差動信号受信回路１７にそれぞれ入力される各差動信号の変化時間が求められたら、最も変化時間が長くなる差動信号を基準として決定する。次いで、基準となる差動信号の変化時間と、他の差動信号の変化時間とのズレ（以下、単に変化時間のズレという）が最小になるように、他の差動信号を伝送する接続線路２０ａ，２０ｂに接続されたコンデンサ並列回路２２を駆動する。具体的には、第１〜第３スイッチ２９ａ〜２９ｃのＯＮ・ＯＦＦを設定する。
【００２８】
例えば、第１〜第３コンデンサ２８ａ〜２８ｃを接続線路２０ａ，２０ｂに接続しない時に、変化時間のズレが最小になる場合には、第１〜第３スイッチＳＷ１〜ＳＷ３は全てＯＦＦされる。また、第１〜第３コンデンサ２８ａ〜２８ｃをそれぞれ接続線路２０ａ，２０ｂに接続した時に、変化時間のズレが最小になる場合には、第１〜第３スイッチＳＷ１〜ＳＷ３をそれぞれＯＮする。
【００２９】
変化時間のズレを最小にする各スイッチＳＷ１〜ＳＷ３のスイッチ設定を決定するため、例えば、各コンデンサ２８ａ〜２８ｃを接続線路２０ａ，２０ｂにそれぞれ接続したときに、τ＝ＣＲ（τ：時定数（変化時間）、Ｃ：配線容量、Ｒ：配線抵抗の関係から、差動信号の変化時間がどの程度長くなるのかを予め測定しておく。このコンデンサ性能測定結果を参照することで、変化時間のズレに基づき、最も変化時間のズレが小さくなるスイッチ設定を決定することができる。なお、スイッチ設定の決定は、例えばデジタルカメラの駆動回路（図示せず）により、コンデンサ並列回路２２ごとに行われる。
【００３０】
図３に戻って、コンデンサ並列回路２２の各スイッチＳＷ１〜ＳＷ３のＯＮ・ＯＦＦは、第１選択回路２３により選択される。第１選択回路２３は、周知のデコーダ回路と基本的には同じ構成であり、２つの入力端子ＰＳ（ＭＳ）０、ＰＳ（ＭＳ）１への制御信号の入力値に基づき、スイッチＳＷ１〜ＳＷ３のいずれかを選択する選択信号を出力する。
【００３１】
第１選択回路２３は、２入力１出力タイプの第１〜第３ＡＮＤ回路３２ａ〜３２ｃを備えている。各ＡＮＤ回路３２ａ〜３２ｃの出力部は、接続線路３３を介して、第１〜第３スイッチＳＷ１〜ＳＷ３にそれぞれ接続されている。各スイッチＳＷ１〜ＳＷ３は、選択信号がＨｉｇｈレベルの場合はＯＮされ、Ｌｏｗレベルの場合はＯＦＦされる。
【００３２】
各ＡＮＤ回路３２ａ〜３２ｃの入力部は、２つに分岐した分岐線路３４を介して入力端子ＰＳ（ＭＳ）０に接続されているとともに、２つに分岐した分岐線路３５を介して入力端子ＰＳ（ＭＳ）１に接続されている。各分岐線路３４，３５の一方の線路には、それぞれＮＯＴ回路３６が接続されている。本実施形態では、第１ＡＮＤ回路３２ａの入力部は、それぞれＮＯＴ回路３６を介して入力端子ＰＳ（ＭＳ）０，ＰＳ（ＭＳ）１に接続されている。第２ＡＮＤ回路３２ｂの入力部は、入力端子ＰＳ（ＭＳ）０に直接接続されているとともに、ＮＯＴ回路３６を介して入力端子ＰＳ（ＭＳ）１に接続されている。第３ＡＮＤ回路３２ｃの入力部は、ＮＯＴ回路３６を介して入力端子ＰＳ（ＭＳ）０に接続されているとともに、入力端子ＰＳ（ＭＳ）１に直接接続されている。
【００３３】
このように第１選択回路２３を構成することにより、図５に示すように、各入力端子ＰＳ（ＭＳ）０，ＰＳ（ＭＳ）１への制御信号の入力値に応じて、各スイッチＳＷ１〜ＳＷ３のＯＮ・ＯＦＦを選択することができる。なお、図５中のＰＳ（ＭＳ）０，ＰＳ（ＭＳ）１欄の「１」は、各入力端子にＨｉｇｈレベルの制御信号が入力されていることを示し、「０」は、Ｌｏｗレベルの制御信号が入力されていることを示している。また、ＳＷ１〜ＳＷ３欄の「１」、「０」は、選択信号のレベルを示し、「１」の場合はスイッチがＯＮ、「０」の場合はスイッチがＯＦＦされていることを示す。
【００３４】
両入力端子ＰＳ（ＭＳ）０，ＰＳ（ＭＳ）１の制御信号が共に「０」場合には、第１スイッチＳＷ１のみがＯＮされる。入力端子ＰＳ（ＭＳ）０または入力端子ＰＳ（ＭＳ）１のみの制御信号が「１」の場合には、それぞれ第２スイッチＳＷ２、第３スイッチＳＷ３のみがＯＮされる。そして、両入力端子ＰＳ（ＭＳ）０，ＰＳ（ＭＳ）１の制御信号が共に「１」の場合には、各スイッチＳＷ１〜ＳＷ３が全てＯＦＦされる。
【００３５】
デジタルカメラの駆動回路は、上述した方法で最も変化時間のズレが小さくなるスイッチ設定を決定したら、各入力端子ＰＳ（ＭＳ）０，ＰＳ（ＭＳ）１への制御信号の入力を適宜設定することで、決定したスイッチ設定に従って各スイッチＳＷ１〜ＳＷ３をそれぞれＯＮ・ＯＦＦさせる。これにより、各差動信号レシーバ１３ａ〜１３ｃの差動信号受信回路１７にそれぞれ入力される各差動信号間のスキュー（変化時間のズレ）が最小となるような補正が行われる。
【００３６】
図６に示すように、遅延回路１９は、画像データ信号が入力される入力端子ＩＮから３つに分岐した分岐線路３８と、分岐線路３８の２つの線路Ｌ１，Ｌ２にそれぞれ設けられた第１遅延ゲート３９及び第２遅延ゲート４０と、第２選択回路４１とから構成される。なお、図中の符号Ｌ３は、遅延ゲートが設けられていない分岐線路３８の残り一つの線路である。入力端子ＩＮに入力された画像データ信号は、第２選択回路４１により選択された線路Ｌ１〜Ｌ３のいずれかを通過する。
【００３７】
第１遅延ゲート３９は、１つの遅延素子Ａを接続したものであり、第２遅延ゲート４０は、２つの遅延素子Ａを直列に接続したものである。遅延素子Ａは、差動信号受信回路１７から出力されるデータ信号を遅延させるものである。遅延素子としては、例えばゲート遅延回路に限られず、データ信号の遅延時間を調整できるものであれば特に限定はされない。
【００３８】
図７に、画像データ信号が、線路Ｌ３を通過した時の波形をＷＡ（実線）で示し、線路Ｌ１の第１遅延ゲート３９を通過した時の波形をＷＢ（点線）で示し、線路Ｌ２の第２遅延ゲート４０を通過した時の波形をＷＣ（一点鎖線）で示す。波形ＷＢとＷＣを比較すると、第２遅延ゲート４０の方が第１遅延ゲート３９よりも遅延素子の接続数が多いため、第２遅延ゲート４０を通過する画像データ信号の方が、第１遅延ゲート３９を通過する画像データ信号よりも遅延時間が長くなる。
【００３９】
従って、入力端子ＩＮに入力された画像データ信号を、各線路Ｌ１〜Ｌ３のいずれを通過させるかを選択することで、画像データ信号の遅延時間を２段階で長くすることができる。各画像データ信号の遅延時間のズレを補正する場合には、上述の波形調整回路１８ａ，１８ｂで説明を行ったように、遅延時間が最も長い画像データ信号を基準として、他の画像データ信号の遅延時間を長くする。
【００４０】
遅延時間が最も長い（基準となる）画像データ信号は、上述の波形検出装置３０（図２参照）を用いて各差動信号受信回路１７からそれぞれ出力される画像データ信号の波形を検出することで、判別することができる。また、波形検出装置３０による検出結果から、基準となる画像データ信号と、他の画像データ信号との遅延時間のズレ（以下、単に遅延時間のズレという）が求められる。従って、遅延時間のズレが最小となるように、他の画像データ信号が入力される遅延回路１９において、線路Ｌ１〜Ｌ３のいずれかが選択される。
【００４１】
遅延時間のズレを最小にする線路Ｌ１〜Ｌ３の選択を決定するため、上述の変化時間のズレ補正で説明したように、画像データ信号が各遅延ゲート３９，４０をそれぞれ通過した時に、遅延時間がどの程度長くなるのかを予め測定しておく。このゲート性能測定結果を参照することで、遅延時間のズレに基づき、最も遅延時間のズレが小さくなる線路の設定を決定することができる。なお、線路設定の決定は、例えばデジタルカメラの駆動回路（図示せず）により遅延回路１９ごとに行われる。
【００４２】
図６に戻って、第２選択回路４１は、マルチプレクサ回路であり、２つの入力端子Ｄ０，Ｄ１への制御信号の入力値に応じて、各線路Ｌ１〜Ｌ３の中からいずれかを選択して、画像データ信号を通過させることができる。
【００４３】
第２選択回路４１は、３入力１出力タイプの第１〜第４ＮＡＮＤ回路４６ａ〜４６ｄを備えている。第１ＮＡＮＤ回路４６ａの出力部は、接続線路４７を介して遅延回路１９の出力端子ＯＵＴに接続されている。なお、出力端子ＯＵＴは、差動信号レシーバ１３ａ〜１３ｃの出力端子ＤＯＵＴに接続されている。第１ＮＡＮＤ回路４６ａの入力部は、接続線路４８を介して、第２〜第４ＮＡＮＤ回路４６ｂ〜４６ｃの出力部にそれぞれ接続されている。
【００４４】
第２〜第４ＮＡＮＤ回路４６ｂ〜４６ｄの入力部の１つは、線路Ｌ３、線路Ｌ１（第１遅延ゲート３９）、線路Ｌ２（第２遅延ゲート４０）にそれぞれ接続されている。また、第２〜第４ＮＡＮＤ回路４６ｂ〜４６ｄの入力部の残りの２つは、分岐線路４９を介して入力端子Ｄ０に接続されているとともに、分岐線路５０を介して入力端子Ｄ１に接続されている。各分岐線路４９，５０の一方の線路には、それぞれＮＯＴ回路３６が接続されている。
【００４５】
本実施形態では、第２ＮＡＮＤ回路４６ｂの２つの入力部は、それぞれＮＯＴ回路３６を介して入力端子Ｄ０，Ｄ１に接続されている。第３ＮＡＮＤ回路４６ｃの２つの入力部のうち、一方は入力端子Ｄ０に直接接続されているとともに、他方はＮＯＴ回路３６を介して入力端子Ｄ１に接続されている。第４ＮＡＮＤ回路４６ｄの２つの入力部のうち、一方はＮＯＴ回路３６を介して入力端子Ｄ０に接続されているとともに、他方は入力端子Ｄ１に直接接続されている。
【００４６】
このように第２選択回路４１を構成することにより、図８に示すように、各入力端子Ｄ０，Ｄ１への制御信号の入力値を選択することで、画像データ信号を通過させる線路Ｌ１〜Ｌ３を選択することができる。各入力端子Ｄ０，Ｄ１への制御信号の入力値が共に「０」の場合には、第３及び第４ＮＡＮＤ回路４６ｃ，４６ｄの入力部には、少なくとも制御信号「０」が入力されるため、第３及び第４ＮＡＮＤ回路４６ｃ，４６ｄからの出力信号は「１」で固定されてしまう。その結果、線路Ｌ１，Ｌ２（第１及び第２遅延ゲート３９，４０）は、実質的には無効になる。
【００４７】
これに対して、第２ＮＡＮＤ回路４６ｂには、制御信号「１」しか入力されないため、第２ＮＡＮＤ回路４６ｂの出力信号は、線路Ｌ３を通過する画像データ信号に応じて変化する。入力される画像データ信号が「１」、「０」であれば、第２ＮＡＮＤ回路４６ｂの出力信号はそれぞれ「０」、「１」となる。そして、第２ＮＡＮＤ回路４６ｂの出力信号が「０」の場合は、第１ＮＡＮＤ回路４６ａの入力部には、第２〜第４ＮＡＮＤ回路４６ｂ〜４６ｄからそれぞれ「０」、「１」、「１」が入力される。その結果、第１ＮＡＮＤ回路４６ａの出力信号は「１」となる。同様にして、第２ＮＡＮＤ回路４６ｂの出力信号が「１」の場合は、第１ＮＡＮＤ回路４６ａの入力部には「１」、「１」、「１」が入力されるため、その出力信号は「０」となる。従って、各入力端子Ｄ０，Ｄ１への制御信号の入力が共に「０」の場合には、線路Ｌ１のみが選択される。
【００４８】
入力端子Ｄ０への制御信号の入力が「０」、入力端子Ｄ１への制御信号の入力が「１」の場合には、第２及び第３ＮＡＮＤ回路４６ｂ，４６ｃからの出力信号が「１」で固定される一方で、第４ＮＡＮＤ回路４６ｄからの出力信号は、線路Ｌ２（第２遅延ゲート４０）を通過する画像データ信号に応じて変化する。つまり、線路Ｌ２のみが選択される。
【００４９】
入力端子Ｄ０への制御信号の入力が「１」、入力端子Ｄ１への制御信号の入力が「０」の場合には、第２及び第４ＮＡＮＤ回路４６ｂ，４６ｄからの出力信号が「１」で固定される一方で、第３ＮＡＮＤ回路４６ｃからの出力信号は、線路Ｌ１（第１遅延ゲート３９）を通過する画像データ信号に応じて変化する。つまり、線路Ｌ１が選択される。
【００５０】
また、各入力端子Ｄ０，Ｄ１への制御信号の入力が共に「１」の場合には、第２〜第４ＮＡＮＤ回路４６ｂ〜４６ｄからの出力信号がそれぞれ「１」で固定されてしまうため、線路Ｌ１〜Ｌ３が全て実質的に無効になってしまう。このため、各入力端子Ｄ０，Ｄ１に対して同時に制御信号「１」を入力することは禁止されている。
【００５１】
デジタルカメラの駆動回路は、上述した方法で最も遅延時間のズレが小さくなる線路設定を決定したら、各入力端子Ｄ０，Ｄ１への制御信号の入力を適宜設定することで、決定した線路設定に従って線路（遅延ゲート）を選択する。これにより、各差動信号レシーバ１３ａ〜１３ｃの差動信号受信回路１７からそれぞれ出力される各画像データ信号のスキュー（遅延時間のズレ）が最小となるような補正が行われる。
【００５２】
以上説明したように、各差動信号レシーバ１３ａ〜１３ｃの波形調整回路１８ａ，１８ｂ及び遅延回路１９を駆動することにより、各差動信号レシーバ１３ａ〜１３ｃの差動信号受信回路１７にそれぞれ入力される各差動信号のスキュー（変化時間のズレ）、差動信号受信回路１７からそれぞれ出力されるデータ信号のスキュー（遅延時間のズレ）を補正することができる。各差動信号レシーバ１３ａ〜１３ｃの各回路１８ａ，１８ｂ，１９は、駆動回路１４により一括して駆動される。以下、図９〜図１１を用いて駆動回路１４について説明を行う。
【００５３】
駆動回路１４は、カスケード接続された１８個のＤ型フリップフロップ回路５３により構成された所謂１８ビットのシフトレジスタである（図１０参照）。駆動回路１４には、例えばデジタルカメラの駆動回路から、クロック信号と、このクロック信号に同期したシリアル信号形式のレシーバ制御信号とが入力される。レシーバ制御信号は、クロック信号により駆動回路１４内でシフトされて１８ビットのパラレル信号として出力（変換）される。そして、駆動回路１４は、パラレル信号形式のレシーバ制御信号を各差動信号レシーバ１３ａ〜１３ｃに出力する。なお、シフトレジスタによるシリアル−パラレル変換処理は周知であるため、ここでは説明を省略する。
【００５４】
パラレル信号形式のレシーバ制御信号は、差動信号レシーバ１３ａ〜１３ｃの各入力端子ＰＳ０〜Ｄ１にそれぞれ入力される。差動信号レシーバ１３ａの各入力端子ＰＳ０〜Ｄ１には、差動信号レシーバ１３ａの設定を行うためのレシーバ設定１（図１１参照）のレシーバ制御信号が入力される。具体的には、差動信号レシーバ１３ａの入力端子ＰＳ０，ＰＳ１，ＭＳ０，ＭＳ１に、波形調整回路１８ａ，１８ｂを駆動するレシーバ制御信号ＰＳ０−１，ＰＳ１−１，ＭＳ０−１，ＭＳ１−１（波形調整回路設定１）がそれぞれ入力される。また、入力端子Ｄ０，Ｄ１に、遅延回路１９を駆動するレシーバ制御信号Ｄ０−１，Ｄ１−１（遅延回路設定１）が入力される。
【００５５】
同様に、差動信号レシーバ１３ｂの各入力端子ＰＳ０〜Ｄ１には、差動信号レシーバ１３ｂの設定を行うためのレシーバ設定２（図１１参照）のレシーバ制御信号が入力される。具体的には、各入力端子ＰＳ０〜Ｄ１に対して、波形調整回路１８ａ，１８ｂを駆動するレシーバ制御信号ＰＳ０−２〜ＭＳ１−２（波形調整回路設定２）、遅延回路１９を駆動するレシーバ制御信号Ｄ０−２，Ｄ１−２（遅延回路設定２）がそれぞれ入力される。また、差動信号レシーバ１３ｃの各入力端子ＰＳ０〜Ｄ１には、差動信号レシーバ１３ｃの設定を行うためのレシーバ設定３（波形調整回路設定３、遅延回路設定３）のレシーバ制御信号ＰＳ０−３〜Ｄ１−３がそれぞれ入力される。
【００５６】
デジタルカメラの駆動回路は、上述したようにスイッチ設定及び線路設定をそれぞれ決定したら、駆動回路１４へ入力するクロック信号及びレシーバ制御信号の周波数や波形を適宜設定することで、駆動回路１４から各差動信号レシーバ１３ａ〜１３ｃに対して、スイッチ設定及び線路設定を実行するためのレシーバ制御信号を出力させる。これにより、各差動信号レシーバ１３ａ〜１３ｃの波形調整回路１８ａ，１８ｂ及び遅延回路１９を駆動回路１４で一括して制御することができる。その結果、駆動回路を複数設ける必要がなくなるので、差動インタフェース１０を低コスト化することができる。
【００５７】
次に、本実施形態の差動インタフェース１０のスキュー補正処理について説明を行う。なお、差動インタフェース１０の各伝送路１２（図１参照）、及び接続線路２０ｃ（図３参照）の線路長や配線容量は基本的には変わらないので、スキュー補正は、メーカにおけるデジタルカメラの検査工程で１回行えばよい。
【００５８】
検査工程の検査員は、図示しない試験装置から各差動信号ドライバ１１ａ〜１１ｃにテスト用の画像データ信号を入力させる。次いで、検査員は、波形検出装置３０を用いて、各差動信号レシーバ１７の接続線路２０ａ、２０ｂを伝送する各差動信号、つまり、各差動信号受信回路１７にそれぞれ入力される各差動信号の波形を検出して、各差動信号の変化時間を求める。検査員は、最も変化時間が長くなる差動信号を基準として決定するとともに、基準となる差動信号の変化時間と、他の差動信号の変化時間とのズレを求める。そして、検査員は、求めた変化時間のズレをデジタルカメラの駆動回路（図示せず）に入力する。
【００５９】
デジタルカメラの駆動回路は、入力された変化時間のズレに基づき、上述の予め求めたコンデンサ性能測定結果を参照して、最も変化時間のズレが小さくなるスイッチ設定を、各差動信号レシーバ１３ａ〜１３ｃの波形調整回路１８ａ，１８ｂ（基準となる差動信号に対応する波形調整回路は除く）ごとに決定する。
【００６０】
検査員は、上述の変化時間のズレの入力が完了したら、波形検出装置３０を用いて各差動信号受信回路１７から出力される画像データ信号の波形を検出する。そして、検査員は、遅延時間が最も長い画像データ信号を基準として決定するとともに、基準となる画像データ信号と、他の画像データ信号との遅延時間のズレを求める。そして、検査員は、求めた遅延時間のズレをデジタルカメラの駆動回路に入力する。
【００６１】
デジタルカメラの駆動回路は、入力された遅延時間のズレに基づき、上述の予め求めたゲート性能測定結果を参照して、最も遅延時間のズレが小さくなる線路設定を、各差動信号レシーバ１３ａ〜１３ｃの遅延回路１９（基準となる画像データ信号に対応する遅延回路は除く）ごとに決定する。
【００６２】
次いで、デジタルカメラの駆動回路は、先に決定したスイッチ設定及び線路設定に従って波形や周波数等が適宜設定されたクロック信号、及びシリアル信号形式のレシーバ制御信号を駆動回路１４に入力する。駆動回路１４は、入力されたシリアル信号形式のレシーバ制御信号をパラレル信号に変換し、変換したパラレル信号形式のレシーバ制御信号を各差動信号レシーバ１３ａ〜１３ｃの入力端子ＰＳ０〜Ｄ１にそれぞれ出力する。
【００６３】
駆動回路１４から入力されるレシーバ制御信号に基づいて、各差動信号レシーバ１３ａ〜１３ｃの波形調整回路１８ａ，１８ｂは、最も変化時間のズレが小さくなるスイッチ設定に従って各スイッチＳＷ１〜ＳＷ３をそれぞれＯＮ・ＯＦＦさせるとともに、遅延回路１９は、最も遅延時間のズレが小さくなる線路（遅延ゲート）を選択する。これにより、各差動信号レシーバ１３ａ〜１３ｃの差動信号受信回路１７にそれぞれ入力される差動信号間のスキュー（変化時間のズレ）、及び差動信号受信回路１７からそれぞれ出力される画像データ信号間のスキュー（遅延時間のズレ）が補正される。
【００６４】
以上のように本発明の差動インタフェース１０では、個々の差動信号レシーバに入力される差動信号間のスキュー補正だけでなく、各差動信号レシーバから出力される画像データ信号間のスキュー補正を行うことができる。これにより、差動インタフェースが差動信号ドライバ及び差動信号レシーバのペアを複数備えている場合において、各信号間のスキューの発生、及びスキューの発生に起因するコモンモードノイズの発生を低減させることができる。
【００６５】
なお、上記実施形態では、第１及び第２選択回路２３，４１として、デコーダ回路やマルチプレクサ回路を例に挙げて説明を行ったが、本発明はこれに限定されるものではなく、第１〜第３スイッチＳＷ１〜３のＯＮ・ＯＦＦや、線路Ｌ１〜Ｌ３の選択を可能な各種回路を用いてよい。
【００６６】
また、上記実施形態の波形調整回路１８ａ，１８ｂには、差動信号の変化時間（時定数）を調整するための回路としてコンデンサ並列回路２２が設けられている場合を例に挙げて説明を行ったが、本発明はこれに限定されるものではなく、差動信号の変化時間の調整可能であれば各種回路を用いてよい。さらに、上述の遅延回路等を用いて各作動信号間の遅延時間のズレを補正するようにしてもよい。
【００６７】
なお、上記実施形態では、差動信号レシーバ１３ａ〜１３ｃによるスキュー補正を、デジタルカメラの検査工程で１回だけ行う場合を例に挙げて説明を行ったが、本発明はこれに限定されるものではなく、デジタルカメラが常時或いは定期的にスキュー補正を行うようにしてもよい。この場合には、デジタルカメラ（差動インタフェース）に差動信号及び画像データ信号の波形を検出する波形検出回路等を設けて、上述の波形検出装置３３で波形検出を行ったときと同様にして、変化時間及び遅延時間のズレを求め、求めた変化時間及び遅延時間のズレをデジタルカメラの駆動回路に入力する。これにより、常時或いは定期的にスキュー補正を行うことができる。
【００６８】
また、上記実施形態では、差動信号間のスキュー補正と、画像データ信号間のスキュー補正を同時に行う場合を例に挙げて説明を行ったが、本発明はこれに限定されるものではない。例えば、差動信号間のスキュー補正が完了した後で、画像データ信号間のスキュー（遅延時間のズレ）を検出してスキュー補正を行うようにしてもよい。
【００６９】
なお、上記実施形態では、波形調整回路１８ａ，１８ｂとして、各差動信号受信回路１７に入力される各差動信号の変化時間を３段階で調整可能な回路を例に挙げて説明を行ったが、本発明はこれに限定されるものではなく、変化時間を２段階或いは４段階以上で調整可能な回路を用いてよい。また、遅延回路１９として、画像データ信号の遅延時間を３段階以上で長くすることができる回路を用いてもよい。
【００７０】
なお、上記実施形態は、デジタルカメラに設けられた差動インタフェースを例に挙げて説明を行ったが、本発明はこれに限定されるものではない。例えば、各種測定を測定装置（オシロスコープなど）のプローブと装置本体とを接続する差動インタフェースなど、各種電子機器（装置）に設けられる差動インタフェースに本発明を適用することができる。
【図面の簡単な説明】
【００７１】
【図１】差動インタフェースの構成を概略的に説明するための説明図である。
【図２】スキュー補正作動信号レシーバの構成を概略的に説明するための説明図である。
【図３】波形調整回路の構成を概略的に説明するための説明図である。
【図４】波形調整回路による差動信号のスキュー補正を説明するための説明図である。
【図５】波形調整回路による第１〜第３スイッチのＯＮ・ＯＦＦの切替を説明するための説明図である。
【図６】遅延回路の構成を概略的に説明するための説明図である。
【図７】遅延回路による画像データ信号のスキュー補正を説明するための説明図である。
【図８】遅延回路による線路Ｌ１〜Ｌ３の選択を説明するための説明図である。
【図９】一つの差動信号レシーバ駆動回路により、各差動信号レシーバの波形調整回路及び遅延回路が一括して駆動されることを説明するための説明図である。
【図１０】差動信号レシーバ駆動回路の構成を概略的に説明するための説明図である。
【図１１】差動信号レシーバ駆動回路によるレシーバ制御信号のシリアル−パラレル変換処理を説明するための説明図である。
【符号の説明】
【００７２】
１０  差動インタフェース
１１  差動信号ドライバ
１２  差動信号伝送路
１３  スキュー補正差動信号レシーバ
１４  差動信号レシーバ駆動回路
１７  差動信号受信回路
１８ａ，１８ｂ  波形調整回路
１９  遅延回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2009171390.tif 000008
【図７】
2009171390.tif 000009
【図８】
2009171390.tif 000010
【図９】
2009171390.tif 000011
【図１０】
2009171390.tif 000012
【図１１】
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