(57)【要約】【課題】本発明は、静電気耐量の高い横型ＭＯＳトランジスタ及びこれを用いた半導体装置を提供することを目的とする。【解決手段】第１導電型の半導体層６０、６０ａと、  該半導体層上に、酸化膜１２を介して形成されたゲート１０と、  該ゲートの両側で、かつ前記半導体層表面に形成された前記第１導電型のドレイン２０及びソース３０と、  該ソースの横に隣接し、前記ゲート及び前記ドレインと反対側の前記半導体層表面に形成された第２導電型のバックゲート４０と、  前記ソース及び前記バックゲートの側部及び底部を下方から覆うように前記半導体層表面に形成された前記第２導電型のボディ領域５０とを有する横型ＭＯＳトランジスタトランジスタ２５０、２５０ａであって、  前記ボディ領域は、前記ソースの側部にチャネル領域５１を有し、前記ソース及び前記バックゲートの下部に、抵抗成分Ｒｂが前記チャネル領域よりも高い高抵抗領域５２を有することを特徴とする。【選択図】図１
2009038130.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体層と、
該半導体層上に、酸化膜を介して形成されたゲートと、
該ゲートの両側で、かつ前記半導体層表面に形成された前記第１導電型のドレイン及びソースと、
該ソースの横に隣接し、前記ゲート及び前記ドレインと反対側の前記半導体層表面に形成された第２導電型のバックゲートと、
前記ソース及び前記バックゲートの側部及び底部を下方から覆うように前記半導体層表面に形成された前記第２導電型のボディ領域とを有する横型ＭＯＳトランジスタであって、
前記ボディ領域は、前記ソースの側部にチャネル領域を有し、前記ソース及び前記バックゲートの下部に、抵抗成分が前記チャネル領域よりも高い高抵抗領域を有することを特徴とする横型ＭＯＳトランジスタ。
【請求項２】
前記高抵抗領域は、前記第２導電型の不純物濃度が、前記チャネル領域よりも低いことを特徴とする請求項１に記載の横型ＭＯＳトランジスタ。
【請求項３】
前記高抵抗領域は、前記ボディ領域の底部まで形成され、前記チャネル領域と、前記バックゲート側部のバックゲート側ボディ領域とを完全に分割していることを特徴とする請求項１又は２に記載の横型ＭＯＳトランジスタ。
【請求項４】
前記半導体層は、エピタキシャル層又はウェル層であることを特徴とする請求項１乃至３のいずれか一項に記載の横型ＭＯＳトランジスタ。
【請求項５】
前記半導体層は、第２導電型の半導体基板上に形成されていることを特徴とする請求項１乃至４のいずれか一項に記載の横型ＭＯＳトランジスタ。
【請求項６】
前記第１導電型はｎ型であり、前記第２導電型はｐ型であることを特徴とする請求項１乃至５のいずれか一項に記載の横型ＭＯＳトランジスタ。
【請求項７】
請求項１乃至６のいずれか一項に記載の横型ＭＯＳトランジスタを有し、
該横型ＭＯＳトランジスタを用いたトランジスタ回路が形成された半導体基板を備えたことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、横型ＭＯＳトランジスタ及びこれを用いた半導体装置に関し、特に、ソースとバックゲートを下方から覆うボディ領域を有する横型ＭＯＳトランジスタ及びこれを用いた半導体装置に関する。
【背景技術】
【０００２】
従来から、ＭＯＳトランジスタのＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ  Ｄｉｓｃｈｒａｇｅ、静電気放電）に対する静電破壊耐量を改善し、静電気パルスによる熱破壊を防止するため、スナップバックという現象が利用されている。
【０００３】
図４は、従来から用いられているｎＭＯＳＦＥＴにおける、スナップバックの原理を説明するための図である。図４において、Ｗｅｌｌ層としたＰ型半導体基板１７０上に、酸化絶縁膜１１１を介して、ゲート１１０が形成されている。ゲート１１０の両側には、ドレイン１２０及びソース１３０が形成され、ドレイン１２０の上にはドレインコンタクト１２１、ソース１３０の上にはソースコンタクト１３１が形成されている。ドレイン１２０及びソース１３０はｎ型拡散領域であり、ドレイン１２０、Ｐ型半導体基板１７０及びソース１３０で、ＮＰＮ型の寄生トランジスタ２００が形成されている。
【０００４】
ドレイン１２０に正極性の静電気放電パルスが加わり、電流ＩＥＳＤが流れた場合、電流ＩＥＳＤが大きいと、ドレイン１２０−Ｐ型半導体基板７０間のｐｎ接合が逆バイアスされ、ブレークダウンが生じる。このとき、ブレークダウン電流Ｉｄを継続しつつ、ドレインに印加される電圧Ｖｄを上げていくと、ブレークダウン電流Ｉｄは増加する。ブレークダウン電流Ｉｄは、ドレイン１２０−Ｐ型半導体基板１７０間を流れるが、ブレークダウン電流Ｉｄを大きくしていくと、Ｐ型半導体基板１７０の寄生抵抗ＲＳＵＢによりＰ型半導体基板１７０の電位が上昇する。この電位上昇によってベース−エミッタ間の電圧が約０．６Ｖを超えると、ソース１３０からＰ型半導体基板１７０に電子の注入が発生し、ドレインに達する。つまり、バイポーラ動作に移行し、寄生ＮＰＮトランジスタ２００が動作する。この、寄生トランジスタ２００が動作した状態がスナップバックである。かかるスナップバックに入ると、ドレイン１２０に印加された静電気パルスが接地端子に放電され、内部回路が保護される。
【０００５】
図５は、従来のｎチャネル横型ＭＯＳトランジスタ３５０の断面構成を示した図である。図５において、Ｐ型半導体基板１７０の上に、エピタキシャル層又はウェル層で形成されたｎ層１６０が形成されている。ｎ層１６０の上には、酸化膜１１２を介して、ゲート１１０が形成されている。ゲート１１０の両側で、ｎ層１６０の表面には、ドレイン１２０及びソース１３０が形成されている。ドレイン１２０及びソース１３０は、ｎ型拡散層で形成されている。そして、ゲート１１０とドレイン１２０との間にはＬＯＣＯＳ１９０が形成されており、ドレイン１２０は、ゲート１１０から横方向に離間した位置に形成されている。ソース１３０の横には、ゲート１１０及びドレイン１２０と反対方向に、バックゲート１４０が形成されている。ソース１３０及びバックゲート１４０は、側部及び底部が下からｐ型のボディ領域１５０で覆われている。図４と同様に、図５においても、ｎ層１６０と、ｐ型ボディ領域１５０と、ｎ型拡散層で形成されているソース１３０との間で、ＮＰＮ型の寄生トランジスタ２００が構成されている。ｎチャネル横型ＭＯＳトランジスタ３５０は、側部はアイソレーション１８０により隣接する回路と分離されている。なお、ゲート１１０はゲート引出線１１１、ドレイン１２０はドレイン引出線１２１、ソース１３０はソース引出線１３１、バックゲート１４０はバックゲート引出線１４１を各々有し、その上部には各々電極が設けられるように構成されている。ドレイン１２０の電極は、オープンドレインとして用いられる。
【０００６】
通常の動作は、ゲート１１０に正電位が印加されると、ゲート１１０の下部のｐ型のボディ領域１５０のチャネル領域が開き、ドレイン１２０−ソース１３０間の横方向の電流が流れ易くなる動作を行う。
【０００７】
一方、ドレイン１２０に正極性の大きな静電気パルスが入力した場合には、ｎ層１６０とｐ型のボディ領域１５０との間のｐｎ接合に逆バイアスがかかり、ブレークダウン電流が流れる。そして、ｐ型ボディ領域１５０内の寄生トランジスタ２００のベース−エミッタ間が約０．６Ｖ以上になると、ブレークダウン電流がバックゲート１４０に流れて内部素子が保護される。
【０００８】
なお、他にスナップバックを利用した半導体装置の技術として、一導電型半導体基板上にゲート電極を有し、ゲート電極の両側の半導体基板表面に該半導体基板と反対導電型のソース・ドレイン不純物を有し、これらソース・ドレイン不純物拡散層の少なくとも一方の電極取出部が、ソース・ドレイン不純物拡散層と同一導電型で低濃度の不純物拡散層を介して設けられた半導体装置が知られている（例えば、特許文献１参照）。
【特許文献１】特開平１０−１２７４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、上述の図５に示した従来技術の構成において、通常ｐ型ボディ領域１５０は、不純物濃度が高濃度で形成されており、その寄生抵抗Ｒｐは低抵抗である。従って、ドレイン１２０から大きな静電気パルスが入り込み、ｎ層１６０−ｐ型ボディ領域１５０間をブレークダウン電流が流れても、寄生トランジスタ２００のベース−エミッタ間の電圧が０．６Ｖまでなかなか上がらず、スナップバック状態になり難かった。よって、特にｎチャネル横型ＭＯＳトランジスタ３５０がパワートランジスタ等に利用され、オープンドレインで用いられる場合には、ＥＳＤ耐量が弱くなってしまうという問題があった。
【００１０】
また、上述の特許文献１では、スナップバックに入ってから半導体装置を流れる電流により発生する熱をいかに分散させるかについては着目されているが、スナップバックに入り易くする点については何ら考慮されておらず、やはりスナップバックに入り難いという共通の問題があった。
【００１１】
そこで、本発明は、横型ＭＯＳトランジスタに大きな静電気パルスが印加された場合に、スナップバックに入り易くし、静電気耐量の高い横型ＭＯＳトランジスタ及びこれを用いた半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するため、第１の発明に係る横型ＭＯＳトランジスタ（２５０、２５０ａ）は、第１導電型の半導体層（６０、６０ａ）と、
該半導体層（６０、６０ａ）上に、酸化膜（１２）を介して形成されたゲート(１０)と、
該ゲート(１０)の両側で、かつ前記半導体層（６０、６０ａ）表面に形成された前記第１導電型のドレイン(２０)及びソース(３０)と、
該ソース(３０)の横に隣接し、前記ゲート(１０)及び前記ドレイン(２０)と反対側の前記半導体層（６０、６０ａ）表面に形成された第２導電型のバックゲート(４０)と、
前記ソース(３０)及び前記バックゲート(４０)の側部及び底部を下方から覆うように前記半導体層（６０、６０ａ）表面に形成された前記第２導電型のボディ領域(５０)とを有する横型ＭＯＳトランジスタトランジスタ（２５０、２５０ａ）であって、
前記ボディ領域(５０)は、前記ソース(３０)の側部にチャネル領域(５１)を有し、前記ソース(３０)及び前記バックゲート(４０)の下部に、抵抗成分（Ｒｂ）が前記チャネル領域(５１)よりも高い高抵抗領域(５２)を有することを特徴とする。
【００１３】
これにより、横型ＭＯＳトランジスタ内の寄生トランジスタのベース−エミッタ間電圧を容易に高めることができ、スナップバックに入り易くすることにより、横型トランジスタの静電気耐量を向上させることができる。
【００１４】
第２の発明は、第１の発明に係る横型ＭＯＳトランジスタトランジスタ（２５０、２５０ａ）において、
前記高抵抗領域(５２)は、前記第２導電型の不純物濃度が、前記チャネル領域(５１)よりも低いことを特徴とする。
【００１５】
これにより、拡散領域であるボディ領域の不純物濃度を制御することにより、高抵抗領域を設けることができる。
【００１６】
第３の発明は、第１又は第２の発明に係る横型ＭＯＳトランジスタトランジスタ（２５０、２５０ａ）において、
前記高抵抗領域(５２)は、前記ボディ領域（５０）の底部まで形成され、前記チャネル領域(５１)と、前記バックゲート側部のバックゲート側ボディ領域(５３)とを完全に分割していることを特徴とする。
【００１７】
これにより、十分なチャネル領域と高抵抗領域の領域を確保し、大きな静電気パルスの印加に対しては、確実にスナップバックに入る構成とすることができ、横型ＭＯＳトランジスタの静電気耐量を確実に向上させることができる。
【００１８】
第４の発明は、第１〜３のいずれか一つの発明に係る横型ＭＯＳトランジスタにおいて、
前記半導体層は、エピタキシャル層又はウェル層であることを特徴とする。
【００１９】
これにより、一般的に用いられるエピタキシャル層又はウェル層に対して、本発明を好適に適用できる。
【００２０】
第５の発明は、第１〜４のいずれか一つの発明に係る横型ＭＯＳトランジスタ（２５０、２５０ａ）において、
前記半導体層（６０、６０ａ）は、第２導電型の半導体基板(７０)上に形成されていることを特徴とする。
【００２１】
これにより、半導体基板上に、静電気耐量の高いＭＯＳトランジスタを形成することができる。
【００２２】
第６の発明は、第１〜５のいずれか一つの発明に係る横型ＭＯＳトランジスタ（２５０、２５０ａ）において、
前記第１導電型はｎ型であり、前記第２導電型はｐ型であることを特徴とする。
【００２３】
これにより、パワーＭＯＳトランジスタ等に頻度多く用いられるｎチャネル横型ＭＯＳトランジスタに本発明を適用することができ、本発明を使用頻度の高い横型ＭＯＳトランジスタに最適に適用することができる。
【００２４】
第７の発明に係る半導体装置は、第１〜６のいずれか１つの発明に係る横型ＭＯＳトランジスタ（２５０、２５０ａ）を有し、
該横型ＭＯＳトランジスタ（２５０、２５０ａ）を用いたトランジスタ回路が形成された半導体基板(７０)を備えたことを特徴とする。
【００２５】
これにより、本発明の横型ＭＯＳトランジスタを半導体集積回路装置等の半導体装置に適用することができ、静電気耐量の高い半導体装置とすることができる。
【００２６】
なお、上記括弧内の参照符号は、理解を容易にするために付したものであり、一例に過ぎず、図示の態様に限定されるものではない。
【発明の効果】
【００２７】
本発明によれば、横型ＭＯＳトランジスタ及び半導体装置の静電気耐量を向上させることができる。
【発明を実施するための最良の形態】
【００２８】
以下、図面を参照して、本発明を実施するための最良の形態の説明を行う。
【実施例１】
【００２９】
図１は、本発明を適用した実施例１に係る横型ＭＯＳトランジスタ２５０の断面構成を示した図である。横型ＭＯＳトランジスタ２５０は、いわゆるＬＤＭＯＳ（Ｌａｔｅｒａｌｌｙ  Ｄｉｆｆｕｓｅｄ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）が適用されてよい。
【００３０】
図１において、実施例１に係る横型ＭＯＳトランジスタ２５０は、第２の導電型の半導体基板７０の上に、第１の導電型の半導体層６０が形成されている。半導体層６０は、例えば、エピタキシャル層や、ウェル層で形成されてよい。半導体層６０の上には、酸化膜１２を介してゲート１０が形成されている。ゲート１０の両側で、半導体層６０の表面には、ドレイン２０及びソース３０が形成されている。ゲート１０とドレイン２０との間には、ＬＯＣＯＳ９０が形成されており、ドレイン２０はゲート１０と横方向にやや離間して形成されている。ソース３０の横に隣接し、ゲート１０及びドレイン２０と離れた反対側の半導体層６０の表面には、バックゲート４０が形成されている。ドレイン２０及びソース３０は、第１の導電型の拡散層で形成され、バックゲート４０は、第２の導電型の拡散層で形成されている。また、ゲート１０にはゲート引出線１１が接続され、図示しない上層に設けられたゲート電極を形成する。同様に、ドレイン２０にはドレイン引出線２１が接続されて図示しない上層にドレイン電極が形成され、ソース３０にはソース引出線３１が接続され、図示しない上層にソース電極が形成される。また、バックゲート４０も同様に、バックゲート引出線４１が接続され、図示しない上層にバックゲート電極が設けられる。
【００３１】
本実施例に係る横型ＭＯＳトランジスタ２５０が、例えば、パワーＭＯＳトランジスタの出力段に適用された場合には、ドレイン電極はオープンドレインとして用いられるが、本実施例に係る横型ＭＯＳトランジスタは、そのようなオープンドレイン状態であっても、高い静電気耐量を有する。
【００３２】
半導体層６０の表面には、ＬＯＣＯＳ９０が設けられ、アクティブ領域と非アクティブ領域を分けている。また、半導体層６０の両側の側部には、アイソレーション８０が形成され、拡散層のＰＮ分離を行っている。
【００３３】
ボディ領域５０は、第２の導電型の拡散層で形成され、ソース３０及びバックゲート４０の両側の部分である側部と底部を下方から覆うように形成されている。ボディ領域５０は、チャネル領域５１と、高抵抗領域５２と、バックゲート側ボディ領域５３とを含む。チャネル領域５１は、ドレイン２０−ソース３０間を導通させるキャリアが通過する領域であり、ソース３０のドレイン２０側の側部に形成される。高抵抗領域５２は、ソース３０及びバックゲート４０の下方に形成された、チャネル領域５１よりも抵抗成分Ｒｂが高い領域である。抵抗成分Ｒｂを高くするのは、種々の手法が適用されてよいが、例えば、本実施例においては、高抵抗領域５２の不純物濃度が、チャネル領域５１よりも低くなるように構成されている。チャネル領域５１は、低オン抵抗を実現するために、不純物濃度が高濃度で形成されることが好ましいが、高抵抗領域５２は、例えば不純物濃度をチャネル領域５１よりも低く形成することにより、その抵抗Ｒｂを高くすることができる。
【００３４】
横型ＭＯＳトランジスタ２５０は、半導体層６０及びソース３０が第１の導電型で形成され、これらに挟まれたボディ領域５０のチャネル領域５１が第２の導電型で形成されているので、これらによる寄生バイポーラトランジスタ１００を有する。また、バックゲート４０は、ボディ領域５０と同じ第２の導電型で形成されているので、ここにキャリアの移動が可能なように構成されている。
【００３５】
このように、本実施例に係る横型ＭＯＳトランジスタ２５０は、横拡がりでチャネル領域５１を形成している。横拡がりで制御を行うため、ゲート長を短くでき、高耐圧であって、低オン抵抗が可能な構成となっている。
【００３６】
次に、かかる構成を有する本実施例に係るＭＯＳトランジスタ２５０の具体的な動作について説明する。なお、これ以降の説明においては、理解の容易のために第１導電型がｎ型、第２導電型がｐ型のｎチャネル横型ＭＯＳトランジスタの例について説明するが、第１導電型をｐ型、第２導電型をｎ型とした場合にも、同様に本実施例に係る横型ＭＯＳトランジスタ２５０を適用することができる。
【００３７】
横型ＭＯＳトランジスタ２５０をｎチャネルＭＯＳトランジスタとして構成した場合には、ドレイン２０、ソース３０及び半導体層６０はｎ型拡散層として構成され、バックゲート４０、ボディ領域５０及び半導体基板７０はｐ型に構成される。そして、寄生トランジスタ１００は、ｎ型半導体層６０、ｐ型ボディ領域のチャネル領域５１及びソース３０により、ＮＰＮ型バイポーラトランジスタとして構成される。
【００３８】
ｎチャネル横型ＭＯＳトランジスタ２５０は、通常の動作においては、ゲート１０に正電圧が印加されることにより、ｐ型ボディ領域５０のチャネル領域５１が開き、電子がｎ型半導体層６０を通ってソース３０とドレイン２０間を移動し、通電がなされる。このとき、寄生トランジスタ１００はオフした状態である。
【００３９】
一方、ｎチャネル横型ＭＯＳトランジスタ２５０は、オープンドレイン状態であるドレイン電極から静電気パルスが印加された場合には、ドレイン２０からｎ型半導体層６０を介して電流が流れ、ｎ型半導体層６０−ｐ型チャネル領域５１間に逆バイアスがかかり、ブレークダウン電流が流れる。ブレークダウン電流は、寄生トランジスタ１００のコレクタ−ベース間電流に相当するが、このときベース−エミッタ間の電圧ＶＢＥが約０．６Ｖ以上になれば、寄生トランジスタ１００はオンとなって動作し、接地端子であるソース３０に放電し、内部回路は保護される。
【００４０】
ここで、ソースと同様に接地端子であるバックゲート４０とチャネル領域５１との間、すなわち寄生トランジスタ１００のベース−エミッタ間には、高抵抗の抵抗成分Ｒｂを有する高抵抗領域５２が存在するので、容易にベース−エミッタ間の電圧ＶＢＥが上がるようになっている。そして、ベース−エミッタ間電圧ＶＢＥが上がり、約０．６Ｖ以上になると、ソース３０からｐ型ボディ領域への電子の注入が始まり、寄生トランジスタ１００がバイポーラ動作に移行し、コレクタ電流が流れ、スナップバックに入る。これにより、静電気パルスはソース３０に放電し、内部回路は保護されることになる。
【００４１】
このように、本実施例に係るｎチャネル横型ＭＯＳトランジスタ２５０によれば、ｐ型ボディ領域５０内の、チャネル領域５1とソース３０及びバックゲート４０との間に高抵抗の抵抗成分Ｒｂを有する高抵抗領域５２を設けることにより、ドレイン２０から静電気パルスが印加されたときに、寄生トランジスタ１００のベース−エミッタ間電圧ＶＢＥが容易に約０．６Ｖ以上に達し、スナップバックに入るので、内部回路を確実に保護できる。
【００４２】
なお、高抵抗領域５２は、ソース３０及びバックゲート４０とチャネル領域５１との間に設けられ、チャネル領域５１とバックゲート４０との間の経路に確実に高抵抗領域５２が挟まれ、高抵抗Ｒｂが間に接続された状態になるように構成されていればよく、例えば、高抵抗領域５２のソース３０側の境界５２ａがもう少し内側に入り込んでもよいし、底部５２ｂがもう少し上方に位置し、下方からｐ型ボディ領域５０の低抵抗領域が覆うように構成されていてもよい。かかる構成においても、寄生バイポーラトランジスタ１００のベース−エミッタ間電圧ＶＢＥを増加し易くし、スナップバックに入りやすい構成とできるからである。
【００４３】
しかしながら、半導体製造プロセスにおいては、プロセスフローの工程はより少なく済む方が好ましく、本実施例に係る横型ＭＯＳトランジスタ２５０においても、ｐ型ボディ領域５０の形成プロセスにおいても、工程数は少ない方が好ましい。かかる観点から、例えば、本実施例に係る横型ＭＯＳトランジスタ２５０のｐ型ボディ領域５０の形成プロセスは、高抵抗領域５２を形成したい所には、最初にｎ型ウェル層を形成しておき、そこにｐ型の不純物を打ち込むということを行う。ｎウェル層が存在する分、ｐ型不純物の濃度が薄くなり、結果的にｎウェル層が存在した位置は低濃度ｐ−層となり、高抵抗領域５２を形成することができる。また、ｎウェル層が存在しない部分５１、５３は、従来通り高濃度のｐ＋層となり、ｐ型ボディ領域を形成する。このような工程により、プロセスの工程数を増やすことなく、又は１工程のみ増やすだけで、容易にｐ型ボディ領域５０内に高抵抗領域５２を形成でき、静電気耐量の高い横型ＭＯＳトランジスタ２５０を形成することができる。
【００４４】
かかる工程により、本実施例に係る横型ＭＯＳトランジスタ２５０を形成した場合には、ｐ型ボディ領域５０は、ソース３０及びバックゲート４０の両側には高濃度のｐ＋領域である部分５１、５３が形成され、ソース３０及びバックゲート４０の下方であるｐ型ボディ領域５０の中央部には、低濃度のｐ−領域である高抵抗領域５２が両側から下方まで高濃度のｐ＋領域に挟まれるように形成されることになる。この場合には、ソース３０及びバックゲート４０の両側のｐ型ボディ領域は、両方とも高濃度のｐ＋領域となるので、チャネル領域５１と、バックゲート４０側の側部の部分５３は、同一不純物濃度の低抵抗領域となる。従って、本実施例に係る横型ＭＯＳトランジスタ２５０においては、チャネル領域５１と高抵抗領域５２との関係で、チャネル領域５１よりも高抵抗領域５２が高抵抗であればよいが、上述の工程によりｐ型ボディ領域５０を形成した場合には、高抵抗領域５２が、低抵抗領域５１、５３に挟まれるような構成となる。
【００４５】
なお、例に挙げて説明した製造プロセスは、本実施例に係る横型ＭＯＳトランジスタ２５０の構成を実現する一例を示しただけであるので、その製造プロセス及び構成は、図１のような構成には限定されず、寄生トランジスタ１００のベース−エミッタ間の抵抗成分Ｒｂが高くなる構成であれば、種々の態様により本実施例に係る横型ＭＯＳトランジスタ２５０を実現できることは言うまでもない。
【００４６】
図２は、本実施例に係る横型ＭＯＳトランジスタ２５０のドレインに、静電気パルスが印加された場合の特性を示した図である。
【００４７】
図２において、横軸は静電気パルスの電圧、縦軸は静電気パルスの電流が示されている。特性曲線Ｌ１は、スナップバックが起こり難い従来の横型ＭＯＳトランジスタ３５０の特性曲線であり、特性曲線Ｌ２は、本実施例に係る横型ＭＯＳトランジスタ２５０の特性曲線を示している。従来の特性曲線Ｌ１では、静電気パルスによる電圧及び電流が増加したままであるが、本実施例に係る横型ＭＯＳトランジスタ２５０によれば、静電気パルスの電圧が少し増加した段階でスナップバックに入り、電圧及び電流が大幅に減少して放電がなされていることが分かる。
【００４８】
このように、本実施例に係る横型ＭＯＳトランジスタ２５０によれば、大きな静電気パルスの印加があったときに、容易にスナップバックに入らせることができ、熱による内部回路の破損を防ぐことができる。
【実施例２】
【００４９】
図３は、本発明を適用した実施例２に係るｎチャネル横型トランジスタ２５０ａの断面構成図である。
【００５０】
図３において、ゲート１０、ドレイン２０、ソース３０、バックゲート４０、ｐ型ボディ領域５０及びＬＯＣＯＳ９０の構成は、実施例１に係るｎチャネル横型トランジスタ２５０と同様であるので、同一の参照符号を付し、その説明を省略する。実施例２においては、実施例１におけるｎ型半導体層６０の部分にｎ型エピタキシャル層６０ａが適用され、アイソレーション８０の部分にｐ型のアイソレーション８０ａとｐ型埋め込み層８１が適用され、ｎ型半導体層６０ａとｐ型半導体基板７０との間に新たにｎ型埋め込み層１０５が設けられた点でのみ異なっている。
【００５１】
図３において、ｎ型エピタキシャル層６０ａ、ｐ型アイソレーション８０ａ及びｐ型埋め込み層は、実施例１におけるｎ型半導体層６０と、アイソレーション８０と役割は同じで、実質的な差異は無い。一方、ｎ型埋め込み層１０５は、寄生抵抗を減少させ、ラッチアップを防止するための埋め込み層である。つまり、図１の構成では、ｐ型ボディ領域５０と、ｎ型半導体層６０と、ｐ型半導体基板７０で寄生ＰＮＰトランジスタを形成してしまうので、例えば、横型ＭＯＳトランジスタ２５０ａがパワートランジスタ等に利用された大電流が流されたときに、寄生ＰＮＰトランジスタの動作を抑えるために設けられている。これにより、通常時の横型ＭＯＳトランジスタ２５０ａの寄生抵抗を減少させ、低オン抵抗での動作を実現することができる。
【００５２】
一方、ゲート１０、ドレイン２０、ソース３０、ｐ型ボディ領域５０及びｎ型エピタキシャル層６０ａ同士の関係においては、実施例１と同様に、ｎ型エピタキシャル層６０ａ、チャネル領域５１及びソース３０との間でＮＰＮ型の寄生トランジスタ１００が形成され、寄生トランジスタ１００のベース−エミッタ間に高抵抗領域５２が設けられている。よって、静電気パルスがドレイン２０に印加されたときには、高抵抗領域５２の存在により寄生トランジスタ１００を速やかにバイポーラ動作に移行させ、静電エネルギーを早目に放出する動作を確実に実行させ、ＥＳＤ耐量の高い横型ＭＯＳトランジスタ２５０ａとすることができる。
【００５３】
このように、ゲート１０、ドレイン２０、ソース３０、ｐ型ボディ領域５０及びｎ型半導体層６０、６０ａ同士の関係が保たれていれば、周囲の構造は、種々の態様を適用することができ、用途に応じて、種々の変形が可能である。これにより、静電気耐量を高めつつ、高耐圧で低オン抵抗の横型ＭＯＳトランジスタ２５０ａを種々の態様により実現できる。
【００５４】
なお、実施例２においては、説明の容易のためにｎチャネル横型ＭＯＳトランジスタ２５０ａの例のみを説明したが、ｐ型とｎ型の関係を交換し、ｐチャネル横型ＭＯＳトランジスタ２５０ａとして構成してもよい。
【００５５】
実施例１及び実施例２において説明したように、本実施例に係る横型ＭＯＳトランジスタ２５０、２５０ａは、半導体基板７０上に形成される。半導体基板７０上には、本実施例に係る横型ＭＯＳトランジスタ２５０、２５０ａを適用したトランジスタ回路が形成されてよく、例えば、電源回路等に適用されてよい。そして、所定の機能を有して半導体基板７０上に形成されたトランジスタ回路は、パッケージ等に収容された半導体集積回路等の半導体装置として構成されてよい。これにより、静電気耐量の高い半導体装置として構成することができる。
【００５６】
以上、本発明の好ましい実施例について詳説したが、本発明は、上述した実施例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施例に種々の変形及び置換を加えることができる。
【図面の簡単な説明】
【００５７】
【図１】本発明の実施例１に係る横型ＭＯＳトランジスタ２５０の断面構成図である。
【図２】実施例１に係る横型ＭＯＳトランジスタ２５０に静電気パルスが印加された場合の特性図である。
【図３】実施例２に係るｎチャネル横型トランジスタ２５０ａの断面構成図である。
【図４】従来のｎＭＯＳＦＥＴにおける、スナップバックの原理を説明する図である。
【図５】従来のｎチャネル横型ＭＯＳトランジスタ３５０の断面構成図である。
【符号の説明】
【００５８】
１０    ゲート
１１    ゲート引出線
１２、２２    酸化膜
２０    ドレイン
２１    ドレイン引出線
３０    ソース
３１    ソース引出線
４０    バックゲート
４１    バックゲート引出線
５０    ボディ領域
５１    チャネル領域
５２、５２ａ、５２ａ    高抵抗領域
Ｒｂ    高抵抗の抵抗成分
５３    バックゲート側ボディ領域
６０、６０ａ    半導体層
７０    半導体基板
８０、８０ａ、８１    アイソレーション
９０    ＬＯＣＯＳ
１００    寄生トランジスタ
１０５    ｎ型埋め込み層
２５０、２５０ａ    横型ＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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