(57)【要約】【課題】小型で駆動力が高い半導体装置及びその製造方法を提供する。【解決手段】半導体装置１において、シリコン基板２のｐＭＯＳ領域ＲｐにｐＭＯＳ８を形成し、ｎＭＯＳ領域ＲｎにｎＭＯＳ９を形成する。次に、ｐＭＯＳ領域Ｒｐを覆うように、内部に圧縮応力が生じている圧縮応力膜１１を形成し、圧縮応力膜１１におけるｎＭＯＳ領域Ｒｎ側の端側面上に緩衝膜１３を形成し、ｎＭＯＳ領域Ｒｎ、圧縮応力膜１１の端部、及び緩衝膜１３を覆うように、内部に引張応力が生じている引張応力膜１２を形成する。緩衝膜１３は、その内部応力の大きさが圧縮応力膜１１の圧縮応力の大きさ及び引張応力膜１２の引張応力の大きさよりも小さい膜とする。【選択図】図１
2009099726.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の第１領域に形成されたｐチャネル型電界効果トランジスタと、
前記半導体基板の第２領域に形成されたｎチャネル型電界効果トランジスタと、
前記第１領域を覆い、内部に圧縮応力が生じている圧縮応力膜と、
前記第２領域を覆い、内部に引張応力が生じている引張応力膜と、
前記半導体基板上における前記ｐチャネル型電界効果トランジスタと前記ｎチャネル型電界効果トランジスタとの間に配置され、内部応力の大きさが前記圧縮応力膜の圧縮応力の大きさ及び前記引張応力膜の引張応力の大きさよりも小さい緩衝膜と、
を備えたことを特徴とする半導体装置。
【請求項２】
前記緩衝膜は、前記圧縮応力膜及び前記引張応力膜のうち一方の膜における他方の膜側の端側面上に設けられており、前記圧縮応力膜及び前記引張応力膜のうち他方の膜の端部は、前記一方の膜における前記他方の膜側の端部及び前記緩衝膜を覆っていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記緩衝膜は、複数の層が積層された多層膜であることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
半導体基板の第１領域にｐチャネル型電界効果トランジスタを形成すると共に、第２領域にｎチャネル型電界効果トランジスタを形成する工程と、
前記第１領域を覆うように、内部に圧縮応力が生じている圧縮応力膜を形成する工程と、
全面に、内部応力の大きさが前記圧縮応力膜の圧縮応力の大きさよりも小さい緩衝膜を形成する工程と、
前記緩衝膜が少なくとも前記圧縮応力膜の前記第２領域側の端側面上に残留するように、前記緩衝膜に対してエッチングを施す工程と、
全面に、内部にその大きさが前記緩衝膜の内部応力の大きさよりも大きい引張応力が生じている引張応力膜を形成する工程と、
前記第２領域、前記圧縮応力膜における前記第２領域側の端部上及び前記緩衝膜上に残留するように、前記引張応力膜を選択的に除去する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板の第１領域にｐチャネル型電界効果トランジスタを形成すると共に、第２領域にｎチャネル型電界効果トランジスタを形成する工程と、
前記第２領域を覆うように、内部に引張応力が生じている引張応力膜を形成する工程と、
全面に、内部応力の大きさが前記引張応力膜の引張応力の大きさよりも小さい緩衝膜を形成する工程と、
前記緩衝膜が少なくとも前記引張応力膜の前記第１領域側の端側面上に残留するように、前記緩衝膜に対してエッチングを施す工程と、
全面に、内部にその大きさが前記緩衝膜の内部応力の大きさよりも大きい圧縮応力が生じている圧縮応力膜を形成する工程と、
前記第１領域、前記引張応力膜における前記第１領域側の端部上及び前記緩衝膜上に残留するように、前記圧縮応力膜を選択的に除去する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、ｐチャネル型電界効果トランジスタ及びｎチャネル型電界効果トランジスタの双方を備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置として、ｐチャネル型電界効果トランジスタ（ｐ−ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、以下、「ｐＭＯＳ」という）及びｎチャネル型電界効果トランジスタ（ｎ−ＭＯＳＦＥＴ、以下、「ｎＭＯＳ」という）の双方が設けられた半導体装置が広く使用されている。そして、近年、ｐＭＯＳのチャネル領域を圧縮すること、すなわち、チャネル領域の格子間隔を本来の格子定数よりも小さくすることによって、ｐＭＯＳの駆動力が向上し、ｎＭＯＳのチャネル領域を伸張すること、すなわち、チャネル領域の格子間隔を本来の格子定数よりも大きくすることによって、ｎＭＯＳの駆動力が向上することが知られている。
【０００３】
そこで、膜の応力を利用してトランジスタの駆動力を高める技術、すなわち、ＤＳＬ（Dual Stress Liner）技術が開発されている。例えば特許文献１には、ｐＭＯＳ及びｎＭＯＳの双方の駆動力を向上させることを目的として、ｐＭＯＳ領域には、ゲート電極間領域をゲート電極同士が離隔する方向に押し広げることにより、ゲート電極直下のチャネル領域を圧縮する膜を形成し、ｎＭＯＳ領域には、ゲート電極を相互に近づく方向に引っ張ることにより、ゲート電極直下のチャネル領域を伸張させる膜を形成する技術が開示されている。
【０００４】
しかしながら、このような半導体装置においては、例えばＣＭＯＳ（Complementary Metal Oxide Semiconductor：相補型金属酸化膜半導体）を形成する場合のように、ｐＭＯＳとｎＭＯＳとを相互に近接させて配置する場合が多い。このような場合には、ｐＭＯＳ領域とｎＭＯＳ領域との境界付近においては、ｐＭＯＳ領域に配置された膜が基板に付与する圧縮力とｎＭＯＳ領域に配置された膜が基板に付与する伸張力とが相殺されてしまう。この結果、境界付近に配置されたトランジスタの駆動力は、境界から離れた位置に配置されたトランジスタの駆動力と比べて低くなるという問題が発生する。このように、一部のトランジスタの駆動力が他のトランジスタの駆動力よりも低くなると、回路動作に支障をきたす可能性がある。この問題は、半導体装置が微細化され、ｐＭＯＳ領域とｎＭＯＳ領域との間の距離が小さくなると、より顕著になる。逆に、全てのトランジスタについて一定の駆動力を確保しようとすると、ｐＭＯＳ領域とｎＭＯＳ領域とをある程度離隔しておかなくてはならず、半導体装置の小型化が阻害されてしまう。
【０００５】
【特許文献１】特開２００５−５７３０１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、小型で駆動力が高い半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、半導体基板と、前記半導体基板の第１領域に形成されたｐチャネル型電界効果トランジスタと、前記半導体基板の第２領域に形成されたｎチャネル型電界効果トランジスタと、前記第１領域を覆い、内部に圧縮応力が生じている圧縮応力膜と、前記第２領域を覆い、内部に引張応力が生じている引張応力膜と、前記半導体基板上における前記ｐチャネル型電界効果トランジスタと前記ｎチャネル型電界効果トランジスタとの間に配置され、内部応力の大きさが前記圧縮応力膜の圧縮応力の大きさ及び前記引張応力膜の引張応力の大きさよりも小さい緩衝膜と、を備えたことを特徴とする半導体装置が提供される。
【０００８】
本発明の他の一態様によれば、半導体基板の第１領域にｐチャネル型電界効果トランジスタを形成すると共に、第２領域にｎチャネル型電界効果トランジスタを形成する工程と、前記第１領域を覆うように、内部に圧縮応力が生じている圧縮応力膜を形成する工程と、全面に、内部応力の大きさが前記圧縮応力膜の圧縮応力の大きさよりも小さい緩衝膜を形成する工程と、前記緩衝膜が少なくとも前記圧縮応力膜の前記第２領域側の端側面上に残留するように、前記緩衝膜に対してエッチングを施す工程と、全面に、内部にその大きさが前記緩衝膜の内部応力の大きさよりも大きい引張応力が生じている引張応力膜を形成する工程と、前記第２領域、前記圧縮応力膜における前記第２領域側の端部上及び前記緩衝膜上に残留するように、前記引張応力膜を選択的に除去する工程と、を備えたことを特徴とする半導体装置の製造方法が提供される。
【０００９】
本発明の更に他の一態様によれば、半導体基板の第１領域にｐチャネル型電界効果トランジスタを形成すると共に、第２領域にｎチャネル型電界効果トランジスタを形成する工程と、前記第２領域を覆うように、内部に引張応力が生じている引張応力膜を形成する工程と、全面に、内部応力の大きさが前記引張応力膜の引張応力の大きさよりも小さい緩衝膜を形成する工程と、前記緩衝膜が少なくとも前記引張応力膜の前記第１領域側の端側面上に残留するように、前記緩衝膜に対してエッチングを施す工程と、全面に、内部にその大きさが前記緩衝膜の内部応力の大きさよりも大きい圧縮応力が生じている圧縮応力膜を形成する工程と、前記第１領域、前記引張応力膜における前記第１領域側の端部上及び前記緩衝膜上に残留するように、前記圧縮応力膜を選択的に除去する工程と、を備えたことを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００１０】
本発明によれば、小型で駆動力が高い半導体装置及びその製造方法を実現することができる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照しつつ、本発明の実施形態について説明する。  
先ず、本発明の第１の実施形態について説明する。  
図１は、本実施形態に係る半導体装置を例示する平面図であり、  
図２は、図１に示すＡ−Ａ’線による断面図である。なお、図２においては、本実施形態の特徴部分が強調されており、各部の寸法の比率は必ずしも図１と一致していない。
【００１２】
図１及び図２に示すように、本実施形態に係る半導体装置１においては、例えば単結晶のシリコンからなるシリコン基板２が設けられており、シリコン基板２上にはゲート酸化膜（図示せず）が形成されている。また、シリコン基板２には、ｐＭＯＳ領域ＲｐとｎＭＯＳ領域Ｒｎとが相互に隣接して設定されている。ｐＭＯＳ領域Ｒｐ及びｎＭＯＳ領域Ｒｎにおいては、それぞれ、シリコン基板２内に不純物が注入された活性化領域３が形成されている。シリコン基板２の上面に対して垂直な方向から見て（以下、「平面視で」という）、活性化領域３の形状は矩形である。
【００１３】
シリコン基板２上におけるｐＭＯＳ領域Ｒｐ及びｎＭＯＳ領域Ｒｎには、それぞれ、活性化領域３を跨ぐように複数本のゲート電極４が設けられている。ゲート電極４の形状はストライプ状であり、ｐＭＯＳ領域ＲｐからｎＭＯＳ領域Ｒｎに向かう方向に沿って相互に平行に配列されている。すなわち、各ゲート電極４は、シリコン基板２の上面に平行な方向であって、ｐＭＯＳ領域ＲｐからｎＭＯＳ領域Ｒｎに向かう方向に対して直交する方向に延びている。ゲート電極４は例えばポリシリコンからなり、その高さは例えば１００ｎｍ（ナノメートル）である。また、ゲート電極４の両側面を覆うように、側壁５が設けられている。側壁５は例えば酸化シリコンにより形成されている。なお、図を見易くするために、図１においては、側壁５は図示を省略されている。
【００１４】
活性化領域３におけるゲート電極４の直下域には、チャネル領域６が形成されている。また、活性化領域３におけるゲート電極４の直下域以外の領域は、ソース・ドレイン領域７となっている。これにより、ｐＭＯＳ領域Ｒｐにおいては、複数のｐチャネル型電界効果トランジスタ（ｐＭＯＳ）８が形成されている。また、ｎＭＯＳ領域Ｒｎにおいては、複数のｎチャネル型電界効果トランジスタ（ｎＭＯＳ）９が形成されている。
【００１５】
また、シリコン基板２上には、シリコン基板２のｐＭＯＳ領域Ｒｐを覆うように、圧縮応力膜１１が設けられている。圧縮応力膜１１は、各ｐＭＯＳ８のゲート電極４及び側壁５を覆っている。圧縮応力膜１１においては、シリコン基板２によって拘束されることにより内部に圧縮応力が生じており、圧縮応力膜１１自体は拘束に逆らって伸張しようとしている。
【００１６】
一方、シリコン基板２のｎＭＯＳ領域Ｒｎを覆うように、引張応力膜１２が設けられている。引張応力膜１２は、各ｎＭＯＳ９のゲート電極４及び側壁５を覆っている。引張応力膜１２においては、シリコン基板２によって拘束されることにより内部に引張応力が生じており、引張応力膜１２自体は拘束に逆らって縮小しようとしている。
【００１７】
ｐＭＯＳ領域ＲｐとｎＭＯＳ領域Ｒｎとの境界近傍において、圧縮応力膜１１の端部と引張応力膜１２の端部とは重なり合っている。具体的には、引張応力膜１２のｐＭＯＳ領域Ｒｐ側の端部は、圧縮応力膜１１のｎＭＯＳ領域Ｒｎ側の端部上に乗り上げている。圧縮応力膜１１及び引張応力膜１２の膜厚は、例えば、６０ｎｍである。また、圧縮応力膜１１及び引張応力膜１２は、例えば、プラズマＣＶＤ法（Chemical Vapor Deposition法：化学気相成長法）によって形成された窒化シリコン膜である。プラズマＣＶＤ法における成膜条件を制御することにより、例えば窒化シリコン膜の組成比を制御し、膜の内部応力の方向及び大きさを調整することができる。
【００１８】
そして、圧縮応力膜１１におけるｎＭＯＳ領域Ｒｎ側の端部の側方、すなわち、端側面上には、緩衝膜１３が設けられている。従って、緩衝膜１３は、ｐＭＯＳ領域ＲｐとｎＭＯＳ領域Ｒｎとの境界又はその近傍に配置されており、ｐＭＯＳ８とｎＭＯＳ９との間に配置されている。緩衝膜１３は圧縮応力膜１１の端面と接しており、引張応力膜１２によって覆われている。すなわち、引張応力膜１２の圧縮応力膜１１側の端部は、圧縮応力膜１１の引張応力膜１２側の端部及び緩衝膜１３を覆っている。
【００１９】
緩衝膜１３は、例えば軟質な無機材料により形成されており、その内部応力は圧縮応力膜１１の内部応力及び引張応力膜１２の内部応力よりも小さい。例えば、圧縮応力膜１１の内部応力は、大きさが３．３ＧＰａ（ギガパスカル）の圧縮応力であり、引張応力膜１２の内部応力は、大きさが１．７ＧＰａの引張応力である。この場合、緩衝膜１３の内部応力は、大きさが１．７ＧＰａ未満の圧縮応力又は引張応力であり、例えば、大きさが０．８ＧＰａ未満の引張応力である。緩衝膜１３は、例えば、ＴＥＯＳ（Tetra-Ethyl-Ortho-Silicate：正珪酸四エチル（Si(OC2H5)4））を原料としたＣＶＤによって形成された酸化シリコン膜、又は、ＮＳＧ（Non Silicate Glass：ノンシリケートガラス）からなる膜である。また、圧縮応力膜１１、引張応力膜１２及び緩衝膜１３の上方には、層間絶縁膜（図示せず）等が設けられており、コンタクト（図示せず）が形成されている。
【００２０】
次に、上述の如く構成された本実施形態に係る半導体装置の動作について説明する。  
図３は、本実施形態に係る半導体装置の動作を例示する断面図である。  
図３に示すように、半導体装置１においては、ｐＭＯＳ領域Ｒｐにおけるゲート電極４間に形成された圧縮応力膜１１が、その内部応力（圧縮応力）によって自分自身が伸張しようとすることにより、シリコン基板２に対して、隣り合うゲート電極４同士が離隔するような方向に力を印加する。これにより、シリコン基板２におけるゲート電極４間の領域を押し広げ、その分、ゲート電極４の直下域に形成されたチャネル領域６を圧縮する。この結果、チャネル領域６におけるシリコンの格子間隔が、本来の格子定数よりも小さくなる。これにより、ｐＭＯＳ８の駆動力が向上する。なお、このとき、ゲート電極４の電極長はゲート電極４間の領域の長さと比べて十分に短いため、ゲート電極４上に形成された圧縮応力膜１１の影響は無視することができる。
【００２１】
一方、ｎＭＯＳ領域Ｒｎにおけるゲート電極４間に形成された引張応力膜１２は、その内部応力（引張応力）によって自分自身が縮小しようとすることにより、シリコン基板２に対して、隣り合うゲート電極４同士が近づくような方向に力を印加する。これにより、シリコン基板２におけるゲート電極４間の領域を縮小させ、その分、ゲート電極４の直下域に形成されたチャネル領域６を伸張させる。この結果、チャネル領域６におけるシリコンの格子間隔が、本来の格子定数よりも大きくなる。これにより、ｎＭＯＳ９の駆動力が向上する。
【００２２】
このとき、半導体装置１においては、圧縮応力膜１１と引張応力膜１２との間に緩衝膜１３が設けられていることにより、シリコン基板２における緩衝膜１３の直下に位置する部分は、力が実質的に印加されない部分となる。これにより、圧縮応力膜１１がシリコン基板２内に形成する応力場がｎＭＯＳ領域Ｒｎに及び、ｎＭＯＳ領域Ｒｎ内に形成されている応力場を緩和してしまうことがない。また、引張応力膜１２がシリコン基板２内に形成する応力場がｐＭＯＳ領域Ｒｐに及び、ｐＭＯＳ領域Ｒｐ内に形成されている応力場を緩和してしまうことがない。この結果、ｐＭＯＳ領域ＲｐとｎＭＯＳ領域Ｒｎとの境界付近に形成されたトランジスタの駆動力が低下することを防止できる。また、ｐＭＯＳ領域ＲｐとｎＭＯＳ領域Ｒｎとの間の距離を小さくすることができ、半導体装置１の小型化を図ることができる。
【００２３】
これに対して、仮に、緩衝膜１３が設けられていないと、圧縮応力膜１１による応力場がｎＭＯＳ領域Ｒｎ内に到達すると共に、引張応力膜１２による応力場がｐＭＯＳ領域Ｒｐ内に到達し、互いの応力を緩和してしまう。この結果、ｐＭＯＳ領域ＲｐとｎＭＯＳ領域Ｒｎとの境界付近に形成されたトランジスタの駆動力が低下してしまう。
【００２４】
次に、本実施形態に係る半導体装置の製造方法について説明する。  
図４（ａ）乃至（ｅ）は、本実施形態に係る半導体装置の製造方法を例示する工程断面図である。なお、図４（ａ）乃至（ｅ）に示す断面は図２と同じ断面であるが、便宜上、シリコン基板２（図２参照）は図示を省略している。
【００２５】
先ず、図４（ａ）に示すように、通常の方法により、シリコン基板２（図２参照）上及びシリコン基板２の内部にゲート酸化膜、ゲート電極４、側壁５、チャネル領域６（図２参照）及びソース・ドレイン領域７（図２参照）を形成することにより、ｐＭＯＳ領域Ｒｐに複数のｐＭＯＳ８を形成し、ｎＭＯＳ領域Ｒｎに複数のｎＭＯＳ９を形成する。
【００２６】
次に、シリコン基板２上の全面に、各ｐＭＯＳ８及び各ｎＭＯＳ９のゲート電極４及び側壁５を覆うように、圧縮応力膜１１を形成する。圧縮応力膜１１は、内部に圧縮応力が生じている膜であり、例えば、プラズマＣＶＤ法によって窒化シリコンを堆積させて形成する。
【００２７】
次に、図４（ｂ）に示すように、感光性レジスト（図示せず）を全面に成膜した後、ｐＭＯＳ領域Ｒｐを覆いｎＭＯＳ領域Ｒｎを露出させるようにパターニングする。そして、この感光性レジストをマスクとして異方性エッチングを施す。これにより、圧縮応力膜１１をｎＭＯＳ領域Ｒｎから除去し、ｐＭＯＳ領域Ｒｐに残留させる。
【００２８】
次に、図４（ｃ）に示すように、シリコン基板２上の全面に、圧縮応力膜１１を覆うように緩衝膜１３を形成する。このとき、緩衝膜１３の膜厚は、圧縮応力膜１１の膜厚以上とする。緩衝膜１３は、その内部応力の大きさが、圧縮応力膜１１の内部応力（圧縮応力）の大きさよりも小さい膜である。緩衝膜１３は例えば、ＴＥＯＳを原料としたＣＶＤによって、酸化シリコンを堆積させることにより形成する。
【００２９】
次に、図４（ｄ）に示すように、全面に対して異方性エッチングを施す。これにより、緩衝膜１３はエッチバックされ、圧縮応力膜１１の端側面上にのみ残留する。なお、このエッチングは、異方性エッチングと等方性エッチングとを組み合わせて行ってもよい。これにより、緩衝膜１３の残留部分の形状を最適化できる。
【００３０】
次に、図４（ｅ）に示すように、シリコン基板２上の全面に、圧縮応力膜１１及び緩衝膜１３を覆うように、引張応力膜１２を形成する。引張応力膜１２は、内部にその大きさが緩衝膜１３の内部応力の大きさよりも大きい引張応力が生じている膜であり、例えば、プラズマＣＶＤ法によって窒化シリコンを堆積させて形成する。
【００３１】
次に、図１及び図２に示すように、感光性レジスト（図示せず）を全面に成膜した後、ｎＭＯＳ領域Ｒｎ、圧縮応力膜１１におけるｎＭＯＳ領域Ｒｎ側の端部及び緩衝膜１３を覆い、ｐＭＯＳ領域ＲｐにおけるｎＭＯＳ領域Ｒｎ側の端部以外の部分を露出させるようにパターニングする。そして、この感光性レジストをマスクとして、引張応力膜１２に対して異方性エッチングを施す。これにより、引張応力膜１２をｐＭＯＳ領域Ｒｐの大部分から除去し、ｎＭＯＳ領域Ｒｎ、圧縮応力膜１１におけるｎＭＯＳ領域Ｒｎ側の端部上、及び緩衝膜１３上に残留させる。なお、引張応力膜１２に対するエッチングは、異方性エッチングと等方性エッチングとを組み合わせたエッチングとしてもよい。次に、圧縮応力膜１１、引張応力膜１２及び緩衝膜１３の上方に層間絶縁膜（図示せず）等を形成し、コンタクト（図示せず）を形成する。これにより、半導体装置１が製造される。
【００３２】
次に、本実施形態の効果について説明する。  
本実施形態によれば、圧縮応力膜１１がｐＭＯＳ８のチャネル領域６を圧縮し、引張応力膜１２がｎＭＯＳ９のチャネル領域６を伸張させることにより、これらのトランジスタの駆動力を向上させることができる。そして、このとき、ｐＭＯＳ８とｎＭＯＳ９との間に緩衝膜１３が設けられていることにより、圧縮応力膜１１による応力場がｎＭＯＳ領域Ｒｎに到達し、引張応力膜１２による応力場がｐＭＯＳ領域Ｒｐに到達し、互いの応力を緩和してしまうことを抑制できる。これにより、ｐＭＯＳ領域ＲｐとｎＭＯＳ領域Ｒｎとの境界付近に配置されたトランジスタの駆動力が低下することを防止できる。この結果、全てのトランジスタの駆動力が高いレベルで均一になるため、回路の安定性が向上する。また、この半導体装置を設計する際に、ｐＭＯＳ領域とｎＭＯＳ領域との境界に関するデザインルールを緩和することができる。例えば、ｐＭＯＳ領域とｎＭＯＳ領域との間の距離を短縮することができる。
【００３３】
また、本実施形態によれば、緩衝膜１３の形成に際して、リソグラフィ工程を実施する必要がなく、圧縮応力膜１１を利用したセルフアライン工程により緩衝膜１３を形成することができる。このため、微細化された半導体装置を製造する際にも、位置合わせずれを考慮する必要がなく、緩衝膜１３を容易に形成することができる。
【００３４】
更に、本実施形態によれば、引張応力膜１２の端部を、圧縮応力膜１１の端部及び緩衝膜１３に重ならせている。これにより、圧縮応力膜１１及び引張応力膜１２を加工する際に、十分なマージンを確保することができる。従って、本実施形態に係る半導体装置は、製造が容易である。
【００３５】
次に、第１の実施形態の第１の変形例について説明する。  
図５（ａ）は本変形例に係る半導体装置の製造方法を例示する工程断面図であり、（ｂ）はこの半導体装置を例示する断面図である。なお、図５（ａ）及び（ｂ）に示す断面は図２と同じ断面であるが、便宜上、シリコン基板２（図２参照）は図示を省略している。
【００３６】
本変形例に係る半導体装置の製造方法のうち、緩衝膜１３を全面に形成する工程までは、前述の第１の実施形態と同様である。すなわち、図４（ｃ）に示すように、シリコン基板２にｐＭＯＳ８及びｎＭＯＳ９を形成し、ｐＭＯＳ領域Ｒｐに圧縮応力膜１１を形成し、この圧縮応力膜１１を覆うように、全面に緩衝膜１３を形成する。
【００３７】
次に、前述の第１の実施形態と同様に、全面に異方性エッチングを施して、緩衝膜１３をエッチバックするが、このとき、図５（ａ）に示すように、緩衝膜１３が、圧縮応力膜１１の端側面上の他に、圧縮応力膜１１上における側壁５の直上域付近、すなわち、ｐＭＯＳ８のゲート電極４に起因する段差部分にも残留してしまうことがある。この場合、図５（ｂ）に示すように、この段差部分に残留した緩衝膜１３は、半導体装置の完成後も残留する。但し、この段差部分に残留した緩衝膜１３は、シリコン基板２に対して作用することはなく、従って、トランジスタの動作に影響を及ぼすことがない。このため、本変形例においても、前述の第１の実施形態と同様な効果を得ることができる。本変形例における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。
【００３８】
次に、第１の実施形態の第２の変形例について説明する。  
図６（ａ）は本変形例に係る半導体装置の製造方法を例示する工程断面図であり、（ｂ）はこの半導体装置を例示する断面図であり、（ｃ）は本変形例に係る他の半導体装置の製造方法を例示する工程断面図である。なお、図６（ａ）乃至（ｃ）に示す断面は図２と同じ断面であるが、便宜上、シリコン基板２（図２参照）は図示を省略している。
【００３９】
本変形例に係る半導体装置の製造方法のうち、緩衝膜１３を全面に形成する工程までは、前述の第１の実施形態及びその第１の変形例と同様である。すなわち、図４（ｃ）に示すように、シリコン基板２上の全面に緩衝膜１３を形成する。
【００４０】
次に、前述の第１の実施形態及びその第１の変形例と同様に、全面に異方性エッチングを施して、緩衝膜１３をエッチバックするが、このとき、図６（ａ）に示すように、緩衝膜１３が、圧縮応力膜１１の端側面上、及び圧縮応力膜１１上におけるｐＭＯＳ８のゲート電極４に起因する段差部分の他に、ｎＭＯＳ９の側壁５の側面上にも残留してしまうことがある。この場合は、図６（ｂ）に示すように、これらの緩衝膜１３は、半導体装置の完成後も残留する。
【００４１】
図６（ｂ）に示す半導体装置においても、ｐＭＯＳ領域ＲｐとｎＭＯＳ領域Ｒｎとの境界付近に緩衝膜１３が設けられているため、ｐＭＯＳ８及びｎＭＯＳ９の駆動力の低下を抑制することができる。但し、引張応力膜１２とｎＭＯＳ９のゲート電極４との間に緩衝膜１３が介在するため、引張応力膜１２がｎＭＯＳ９のチャネル領域７を伸張させる効果がやや低下することがある。これを解消するためには、図６（ａ）に示す工程の後に、図６（ｃ）に示すように、ｎＭＯＳ領域Ｒｎを露出させるような感光性レジスト１６を、リソグラフィ技術を用いて形成し、この感光性レジスト１６をマスクとしてエッチングを施し、ｎＭＯＳ９の側壁５の側面上に残留した緩衝膜１３を除去すればよい。なお、このときのエッチングは、例えば、異方性エッチングと等方性エッチングとを組み合わせたエッチングとする。これにより、製造される半導体装置の最終形状は、図５（ｂ）に示すような形状となり、前述の第１の実施形態に係る半導体装置１と同様な性能を得ることができる。本変形例における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。
【００４２】
次に、本発明の第２の実施形態について説明する。  
図７（ａ）は本実施形態に係る半導体装置の製造方法を例示する工程断面図であり、（ｂ）は、本実施形態に係る半導体装置を例示する断面図である。  
また、図８（ａ）は本実施形態に係る他の半導体装置の製造方法を例示する工程断面図であり、（ｂ）は本実施形態に係る更に他の半導体装置の製造方法を例示する工程断面図である。  
なお、図７（ａ）及び（ｂ）並びに図８（ａ）及び（ｂ）に示す断面は図２と同じ断面であるが、便宜上、図７（ａ）並びに図８（ａ）及び（ｂ）においては、シリコン基板２（図７（ｂ）参照）の図示を省略している。
【００４３】
本実施形態は、緩衝膜を２層構造の多層膜とした実施形態である。本実施形態に係る半導体装置の製造方法においては、先ず、図４（ａ）及び（ｂ）に示す工程により、ｐＭＯＳ領域Ｒｐに圧縮応力膜１１を形成する。  
次に、図７（ａ）に示すように、全面に、２層の緩衝膜１７を形成する。例えば、緩衝膜１７の下層１７ａとして、ＴＥＯＳにより酸化シリコン（ＳｉＯ２）膜を形成する。次に、上層１７ｂとして、窒化シリコン（ＳｉＮ）膜を形成する。以後の工程は、前述の第１の実施形態における図４（ｄ）及び（ｅ）に示す工程と同様である。
【００４４】
これにより、図７（ｂ）に示すように、本実施形態に係る半導体装置２１においては、緩衝膜１７を２層構造とすることができる。この結果、圧縮応力膜１１の端側面上に残留させる緩衝膜１７の形状を精密に制御することができる。なお、緩衝膜１７をエッチバックする際の条件によっては、図８（ａ）に示すように、圧縮応力膜１１上におけるｐＭＯＳ８のゲート電極４に起因する段差部分にも、緩衝膜１７が残留する場合がある。又は、図８（ｂ）に示すように、更にｎＭＯＳ９の側壁５の側面上にも、緩衝膜１７が残留する場合がある。本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。なお、緩衝膜は３層以上の多層膜としてもよい。
【００４５】
次に、本発明の第３の実施形態について説明する。  
図９は、本実施形態に係る半導体装置を例示する断面図である。  
図９に示すように、本実施形態に係る半導体装置３１おいては、ｐＭＯＳ領域ＲｐとｎＭＯＳ領域Ｒｎとの境界近傍において、圧縮応力膜１１のｎＭＯＳ領域Ｒｎ側の端部が、引張応力膜１２のｐＭＯＳ領域Ｒｐ側の端部及び緩衝膜１３を覆っている。
【００４６】
このような構造は、前述の第１の実施形態に対して、圧縮応力膜１１及び引張応力膜１２の形成順序を逆にすることによって実現することができる。すなわち、シリコン基板２にｐＭＯＳ８及びｎＭＯＳ９を形成した後、先ず、ｎＭＯＳ領域Ｒｎを覆うように引張応力膜１２を形成し、次に、全面に緩衝膜１３を形成し、エッチバックして、引張応力膜１２の端側面上に残留させ、その後、ｐＭＯＳ領域Ｒｐ、引張応力膜１２の端部、及び緩衝膜１３を覆うように、圧縮応力膜１１を形成する。
【００４７】
本実施形態においても、前述の第１の実施形態と同様に、緩衝膜１３によって応力の緩和を防止することができる。また、引張応力膜１２及び圧縮応力膜１１の加工マージンを確保することができるため、加工が容易である。本実施形態における上記以外の構成、製造方法、動作及び効果は、前述の第１の実施形態と同様である。
【００４８】
以上、実施形態及びその変形例を参照して本発明を説明したが、本発明はこれらの実施形態及び変形例に限定されるものではない。前述の実施形態又は変形例に対して、当業者が適宜、構成要素の追加、削除、設計変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。例えば、基板の材料はシリコンには限定されず、他の半導体材料であってもよい。また、前述の各実施形態及び各変形例は、相互に組み合わせて実施することも可能である。例えば、前述の第３の実施形態において、前述の第２の実施形態に示したように、緩衝膜を多層膜としてもよい。
【図面の簡単な説明】
【００４９】
【図１】本発明の第１の実施形態に係る半導体装置を例示する平面図である。
【図２】図１に示すＡ−Ａ’線による断面図である。
【図３】第１の実施形態に係る半導体装置の動作を例示する断面図である。
【図４】（ａ）乃至（ｅ）は、第１の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図５】（ａ）は第１の実施形態の第１の変形例に係る半導体装置の製造方法を例示する工程断面図であり、（ｂ）はこの半導体装置を例示する断面図である。
【図６】（ａ）は第１の実施形態の第２の変形例に係る半導体装置の製造方法を例示する工程断面図であり、（ｂ）はこの半導体装置を例示する断面図であり、（ｃ）は本変形例に係る他の半導体装置の製造方法を例示する工程断面図である。
【図７】（ａ）は本発明の第２の実施形態に係る半導体装置の製造方法を例示する工程断面図であり、（ｂ）は、本実施形態に係る半導体装置を例示する断面図である。
【図８】（ａ）は第２の実施形態に係る他の半導体装置の製造方法を例示する工程断面図であり、（ｂ）は本実施形態に係る更に他の半導体装置の製造方法を例示する工程断面図である。
【図９】本発明の第３の実施形態に係る半導体装置を例示する断面図である。
【符号の説明】
【００５０】
１、２１、３１  半導体装置、２  シリコン基板、３  活性化領域、４  ゲート電極、５  側壁、６  チャネル領域、７  ソース・ドレイン領域、８  ｐＭＯＳ、９  ｎＭＯＳ、１１  圧縮応力膜、１２  引張応力膜、１３  緩衝膜、１６  感光性レジスト、１７  緩衝膜、１７ａ  下層、１７ｂ  上層、Ｒｐ  ｐＭＯＳ領域、Ｒｎ  ｎＭＯＳ領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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