(57)【要約】【課題】有機ＥＬ表示装置において、走査線のレイアウトに起因する回路素子数や容量値の増加に対する制約あるいは高精細度化の障害を緩和する。【解決手段】電源供給線１０５DSL を、有機ＥＬ素子１２７の下部電極５０４が配されるアノード層Ｌ３に補助配線５１５として設ける。書込走査線１０４WSや映像信号線１０６HSは配線層Ｌ１，Ｌ２に設ける。下部電極５０４が配設されるアノード層Ｌ３と同一の層に配設した補助配線５１５を、電源駆動パルスDSL 用の電源供給線１０５DSL として利用することで電源供給線１０５DSL を配線層Ｌ１，Ｌ２に配設することが不要になる、または配線層Ｌ１，Ｌ２における配線幅を狭くすることができる。従前の画素ピッチを維持する場合は回路素子数の増加や容量値の増加が容易に可能となる。素子サイズを従前の状態に維持する場合は、従前よりも画素ピッチを小さくできるのでパネルの高精細化が可能となる。【選択図】図１０Ｂ
2009169071.tif 000002
【特許請求の範囲】
【請求項１】
駆動電流を生成する駆動トランジスタ、前記駆動トランジスタの出力端に接続された電気光学素子、映像信号の信号電位に応じた情報を保持する保持容量、および前記映像信号の信号電位に応じた情報を前記保持容量に書き込むサンプリングトランジスタを具備し、前記保持容量に保持された情報に基づく駆動電流を前記駆動トランジスタで生成して前記電気光学素子に流すことで当該電気光学素子が発光する画素回路が行列状に配置されている画素アレイ部と、
前記サンプリングトランジスタを水平周期で順次制御することで前記画素回路を線順次走査して１行分の各保持容量に映像信号の信号電位に応じた情報を書き込むための書込走査パルスを前記サンプリングトランジスタに出力する書込走査部、第１電位と当該第１電位とは異なる第２電位とが選択的に切り替る電源駆動パルスを前記駆動トランジスタの電源供給端に供給する駆動走査部、および前記書込走査部での前記線順次走査に合わせて１行分の映像信号を前記映像信号線に供給する水平駆動部を具備する制御部と、
前記書込走査部からの前記書込走査パルスを前記サンプリングトランジスタに供給するための書込走査線と、
前記駆動走査部からの前記電源駆動パルスを前記駆動トランジスタの電源供給端に供給するための電源供給線と、
前記水平駆動部からの前記映像信号を前記サンプリングトランジスタに供給するための映像信号線とを備え、
前記電気光学素子は、前記駆動トランジスタと接続された下部電極と、当該下部電極の上に順次積層された有機層および上部電極を有しており、
前記書込走査線、前記電源供給線、および前記映像信号線の内の何れかが、前記下部電極が配設される層と同一の層に配設されている補助配線により構成されており、
前記書込走査線、前記電源供給線、および前記映像信号線の内の残りの配線は、前記下部電極が配設される層とは異なる配線層に配設されている
ことを特徴とする表示装置。
【請求項２】
前記電源供給線が、前記下部電極が配設される層と同一の層に配設されている前記補助配線により構成されており、
前記書込走査線と前記映像信号線は、前記下部電極が配設される層とは異なる配線層に配設されている
ことを特徴とする請求項１に記載の表示装置。
【請求項３】
前記電源供給線は、前記下部電極が配設される層とは異なる配線層に、前記補助配線と電気的に並走される基本配線をも有して構成されている
ことを特徴とする請求項２に記載の表示装置。
【請求項４】
前記上部電極と電気的に並走される第２の補助配線が前記下部電極が配設される層と同一の層に配設されており、
当該第２の補助配線は、前記電源供給線用の前記補助配線と並走されている
ことを特徴とする請求項３に記載の表示装置。
【請求項５】
前記駆動電流を一定に維持する駆動信号一定化回路をさらに備えている
ことを特徴とする請求項１に記載の表示装置。
【請求項６】
前記駆動信号一定化回路は、基準電位と信号電位で切り替わる映像信号を前記サンプリングトランジスタに供給するとともに、駆動電流を前記電気光学素子に流すために使用される第１電位に対応する電圧が前記駆動トランジスタの前記電源供給端に供給されかつ映像信号における基準電位が前記サンプリングトランジスタに供給されている時間帯で前記サンプリングトランジスタを導通させることで前記駆動トランジスタの閾値電圧に対応する電圧を前記保持容量に保持させる閾値補正機能を実現するように構成されたものである
ことを特徴とする請求項５に記載の表示装置。
【請求項７】
前記駆動信号一定化回路は、前記駆動トランジスタの閾値電圧に対応する電圧を前記保持容量に保持させる閾値補正機能と、閾値補正動作の後に、前記サンプリングトランジスタを導通させることで前記保持容量に信号電位に応じた情報を書き込む際、前記駆動トランジスタの移動度に対する補正分を前記保持容量に書き込まれる信号に加える移動度補正機能とを実現するように構成されたものである
ことを特徴とする請求項５に記載の表示装置。
【請求項８】
前記駆動信号一定化回路は、前記保持容量が前記駆動トランジスタの制御入力端と前記駆動電流出力端の間に接続されることでブートストラップ機能を実現するように構成されたものである
ことを特徴とする請求項５に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気光学素子（表示素子や発光素子とも称される）を具備する画素回路（画素とも称される）が行列状に配列された画素アレイ部を有する表示装置に関する。より詳細には、駆動信号の大小によって輝度が変化する電気光学素子を表示素子として有する画素回路が行列状に配置されてなり、画素回路ごとに能動素子を有して当該能動素子によって画素単位で表示駆動が行なわれるアクティブマトリクス型の表示装置に関する。
【背景技術】
【０００２】
画素の表示素子として、印加される電圧や流れる電流によって輝度が変化する電気光学素子を用いた表示装置がある。たとえば、印加される電圧によって輝度が変化する電気光学素子としては液晶表示素子が代表例であり、流れる電流によって輝度が変化する電気光学素子としては、有機エレクトロルミネッセンス（Organic Electro Luminescence, 有機ＥＬ, Organic Light Emitting Diode, OLED；以下、有機ＥＬと記す） 素子が代表例である。後者の有機ＥＬ素子を用いた有機ＥＬ表示装置は、画素の表示素子として、自発光素子である電気光学素子を用いたいわゆる自発光型の表示装置である。
【０００３】
有機ＥＬ素子は有機薄膜に電界をかけると発光する現象を利用した電気光学素子である。有機ＥＬ素子は比較的低い印加電圧（たとえば１０Ｖ以下）で駆動できるため低消費電力である。また有機ＥＬ素子は自ら光を発する自発光素子であるため、液晶表示装置では必要とされるバックライトなどの補助照明部材を必要とせず、軽量化および薄型化が容易である。さらに、有機ＥＬ素子の応答速度は非常に高速である（たとえば数μｓ程度）ので、動画表示時の残像が発生しない。これらの利点があることから、電気光学素子として有機ＥＬ素子を用いた平面自発光型の表示装置の開発が近年盛んになっている。
【０００４】
ところで、液晶表示素子を用いた液晶表示装置や有機ＥＬ素子を用いた有機ＥＬ表示装置を始めとする電気光学素子を用いた表示装置においては、その駆動方式として、単純（パッシブ）マトリクス方式とアクティブマトリクス方式とを採ることができる。ただし、単純マトリクス方式の表示装置は、構造が単純であるもの、大型でかつ高精細の表示装置の実現が難しいなどの問題がある。
【０００５】
このため、近年、画素内部の発光素子に供給する画素信号を、同様に画素内部に設けた能動素子、たとえば絶縁ゲート型電界効果トランジスタ（一般には、薄膜トランジスタ(Thin Film Transistor ;ＴＦＴ)をスイッチングトランジスタとして使用して制御するアクティブマトリクス方式の開発が盛んに行なわれている。
【０００６】
ここで、画素回路内の電気光学素子を発光させる際には、映像信号線を介して供給される入力画像信号をスイッチングトランジスタ（サンプリングトランジスタと称する）で駆動トランジスタのゲート端（制御入力端子）に設けられた保持容量（画素容量とも称する）に取り込み、取り込んだ入力画像信号に応じた駆動信号を電気光学素子に供給する。
【０００７】
電気光学素子として液晶表示素子を用いる液晶表示装置では、液晶表示素子が電圧駆動型の素子であることから、保持容量に取り込んだ入力画像信号に応じた電圧信号そのもので液晶表示素子を駆動する。これに対して、電気光学素子として有機ＥＬ素子などの電流駆動型の素子を用いる有機ＥＬ表示装置では、保持容量に取り込んだ入力画像信号に応じた駆動信号（電圧信号）を駆動トランジスタで電流信号に変換して、その駆動電流を有機ＥＬ素子などに供給する。
【０００８】
有機ＥＬ素子を代表例とする電流駆動型の電気光学素子では、駆動電流値が異なると発光輝度も異なる。よって、安定した輝度で発光させるためには、安定した駆動電流を電気光学素子に供給することが肝要となる。たとえば、有機ＥＬ素子に駆動電流を供給する駆動方式としては、定電流駆動方式と定電圧駆動方式とに大別できる（周知の技術であるので、ここでは公知文献の提示はしない）。
【０００９】
有機ＥＬ素子の電圧−電流特性は傾きの大きい特性を有するので、定電圧駆動を行なうと、僅かな電圧のばらつきや素子特性のばらつきが大きな電流のばらつきを生じ大きな輝度ばらつきをもたらす。よって、一般的には、駆動トランジスタを飽和領域で使用する定電流駆動が用いられる。もちろん、定電流駆動でも、電流変動があれば輝度ばらつきを招くが、小さな電流ばらつきであれば小さな輝度ばらつきしか生じない。
【００１０】
逆に言えば、定電流駆動方式であっても、電気光学素子の発光輝度が不変であるためには、入力画像信号に応じて保持容量に書き込まれ保持される駆動信号が一定であることが重要となる。たとえば、有機ＥＬ素子の発光輝度が不変であるためには、入力画像信号に応じた駆動電流が一定であることが重要となる。
【００１１】
ところが、プロセス変動により電気光学素子を駆動する能動素子（駆動トランジスタ）の閾値電圧や移動度がばらついてしまう。また、有機ＥＬ素子などの電気光学素子の特性が経時的に変動する。特に、低温ポリシリコンＴＦＴ基板などを用いる場合、トランジスタの閾値特性や移動度特性のばらつきが大きい。このような駆動用の能動素子の特性ばらつきや電気光学素子の特性変動があると、定電流駆動方式であっても、発光輝度に影響を与えてしまう。
【００１２】
このため、表示装置の画面全体に亘って発光輝度を均一に制御するため、各画素回路内で上述した駆動用の能動素子や電気光学素子の特性変動に起因する輝度変動を補正するための仕組みが種々検討されている（特許文献１参照）。
【００１３】
【特許文献１】特開２００６−２１５２１３号公報
【００１４】
たとえば、特許文献１に記載の仕組みでは、有機ＥＬ素子用の画素回路として、駆動トランジスタの閾値電圧にばらつきや経時変化があった場合でも駆動電流を一定にするための閾値補正機能や、駆動トランジスタの移動度にばらつきや経時変化があった場合でも駆動電流を一定にするための移動度補正機能や、有機ＥＬ素子の電流−電圧特性に経時変化があった場合でも駆動電流を一定にするためのブートストラップ機能が提案されている。
【００１５】
これら閾値補正機能や移動度補正機能などを実現するには、サンプリングトランジスタあるいは閾値補正用や移動度補正用に追加する各トランジスタをパルス信号によって所定のタイミングでオンオフさせることが必要となる。
【００１６】
なお、閾値補正動作や移動度補正動作を実現するに当たっては、画素回路の構成や駆動タイミングとして様々な仕組みが考えられており、閾値補正期間や移動度補正期間は、１つのトランジスタのオン期間もしくはオフ期間のみで決定される場合もあれば、２つのトランジスタのオン期間同士もしくはオフ期間同士あるいはオン期間とオフ期間の各重なり期間で決定される場合もある。
【００１７】
また、特許文献２〜６に記載の仕組みでは、画素レイアウトについて様々な手法が提案されている。
【００１８】
【特許文献２】特開２００５−１９７２０２
【特許文献３】特開平０５−２９９１７７
【特許文献４】特開２００６−１１３３７６
【特許文献５】特開２００５−１５８５８３
【特許文献６】特開２００３−３１６２９１
【発明の開示】
【発明が解決しようとする課題】
【００１９】
しかしながら、閾値補正機能や、移動度補正機能や、ブートストラップ機能を働かせるためには、各種のトランジスタをオン／オフ制御する必要があり、そのために各種の走査線を画素アレイ部に縦方向や横方向に形成する必要がある。そのために、回路素子数の増加や容量値の増加が容易でない、あるいは高精細化の障害となるなどの問題がある。
【００２０】
また、特許文献１に記載の仕組みでは、補正用の電位を供給する配線と、補正用のスイッチングトランジスタと、それを駆動するスイッチング用のパルスが必要であり、駆動トランジスタおよびサンプリングトランジスタを含めると５つのトランジスタを使用する５ＴＲ駆動の構成を採っており、画素回路の構成が複雑である。画素回路の構成要素が多いことから、表示装置の高精細化の妨げとなる。その結果、５ＴＲ駆動の構成では、携帯機器（モバイル機器）などの小型の電子機器で用いられる表示装置への適用が困難になる。
【００２１】
このため、画素回路の簡素化を図りつつ、回路素子数や容量値の増加、あるいは高精細化を容易にする仕組みの開発要求がある。この際には、回路素子数や容量値の増加あるいは高精細化を容易にするとともに、画素回路の簡素化に伴って、５ＴＲ駆動の構成では生じていない問題が新たに発生することがないようにすることも考慮されるべきである。
【００２２】
本発明は、上記事情に鑑みてなされたもので、先ず、走査線のレイアウトに起因する回路素子数や容量値の増加に対する制約あるいは高精細度化の障害を緩和し、表示品質の向上を図ることのできる仕組みを提供することを目的とする。
【００２３】
さらに好ましくは、画素回路の簡素化により表示装置の高精細化を可能にする仕組みを提供することを目的とする。
【００２４】
また、画素回路の簡素化に当たっては、好ましくは、駆動トランジスタや電気光学素子の特性ばらつきによる輝度変化を抑制することの可能な仕組みを提供することを目的とする。
【課題を解決するための手段】
【００２５】
本発明に係る表示装置の一形態は、駆動電流を生成する駆動トランジスタ、駆動トランジスタの出力端に接続された電気光学素子、映像信号の信号電位に応じた情報を保持する保持容量、および映像信号の信号電位に応じた情報を保持容量に書き込むサンプリングトランジスタを具備し、保持容量に保持された情報に基づく駆動電流を駆動トランジスタで生成して電気光学素子に流すことで電気光学素子が発光する画素回路が行列状に配置されている画素アレイ部を備える。
【００２６】
また、当該表示装置は、サンプリングトランジスタを水平周期で順次制御することで画素回路を線順次走査して１行分の各保持容量に映像信号の信号電位に応じた情報を書き込むための書込走査パルスをサンプリングトランジスタに出力する書込走査部、第１電位と当該第１電位とは異なる第２電位とが選択的に切り替る電源駆動パルスを駆動トランジスタの電源供給端に供給する駆動走査部、および書込走査部での線順次走査に合わせて１行分の映像信号を映像信号線に供給する水平駆動部を具備する制御部を備える。
【００２７】
さらに表示装置は、書込走査部からの書込走査パルスをサンプリングトランジスタに供給するための書込走査線と、駆動走査部からの電源駆動パルスを駆動トランジスタの電源供給端に供給するための電源供給線と、水平駆動部からの映像信号をサンプリングトランジスタに供給するための映像信号線とを備える。さらに表示装置は、電気光学素子は、駆動トランジスタと接続された下部電極と、当該下部電極の上に順次積層された有機層および上部電極を有している。
【００２８】
そして、本発明に係る表示装置の特徴的な事項として、書込走査線、電源供給線、および映像信号線の内の何れかが、下部電極が配設される層と同一の層に配設されている補助配線により構成されており、書込走査線、電源供給線、および映像信号線の内の残りの配線は、下部電極が配設される層とは異なる配線層に配設されている。
【００２９】
つまり、下部電極が配設される層と同一の層に補助配線を配設し、この補助配線を、たとえば第１電位と第２電位との間でパルス駆動される電源駆動パルスを伝達するための電源供給線やその他の配線（書込駆動パルス用の書込走査線や映像信号用の映像信号線）に用いることを特徴とするのである。
【００３０】
下部電極が配設される層と同一の層に配設した補助配線を、駆動パルスや映像信号を伝達するための走査線として利用することで、その走査線を従来の一般的な配線層に配設することが不要になる、もしくは従来の一般的な配線層における配線幅を狭くすることができる。
【発明の効果】
【００３１】
本発明の一形態によれば、従来一般的な配線層に配設していた走査線を、下部電極が配設される層と同一の層に配設した補助配線で構成するので、従来の一般的な配線層における配線を削減する（完全に無くすことを含む）ことができる。その走査線用のレイアウト面積の削減により、画素全体のレイアウト面積を削減することができる。
【００３２】
その結果、従前の画素ピッチ（画素サイズ）を維持する場合は回路素子数の増加や容量値の増加が容易に可能となる。また、素子サイズを従前の状態に維持する場合は、従前よりも画素ピッチ（画素サイズ）を小さくできるのでパネルの高精細化が可能となる。
【００３３】
ここで、閾値補正機能およびそれに先立つ閾値補正準備機能（初期化機能）や移動度補正機能を実現するに当たって、駆動トランジスタの電源供給端を第１電位と第２電位と間で遷移させる、つまり電源電圧をスイッチングパルスとして使用することが有効に機能する。すなわち、閾値補正機能や移動度補正機能を組み込むため、各画素回路の駆動トランジスタに供給する電源電圧をスイッチングパルスとして使用すると、補正用のスイッチングトランジスタやその制御入力端を制御する走査線が不要になる。
【００３４】
結果として、２ＴＲ駆動の構成をベースとして各トランジスタの駆動タイミングなどの変形を加えるだけでよく、画素回路の構成素子数と配線本数が大幅に削減でき、画素アレイ部を縮小することができ、表示装置の高精細化を達成し易くなる。画素回路の簡素化を図りつつ、走査線の一部を電気光学素子の下部電極が配設される層と同一の層に配設した補助配線で構成することで、パネルの高精細化がより容易に可能となる。素子数や配線数が少ないため高精細化に適しており、高精細の表示が求められる小型の表示装置を容易に実現できる。
【発明を実施するための最良の形態】
【００３５】
以下、図面を参照して本発明の実施形態について詳細に説明する。
【００３６】
＜表示装置の全体概要＞
図１および図１Ａは、本発明に係る表示装置の一実施形態であるアクティブマトリクス型表示装置の構成の概略を示すブロック図である。図１は、一般的なアクティブマトリクス型表示装置の構成の概略を示すブロック図であり、図１Ａは、そのカラー画像表示対応のものの概略を示すブロック図である。
【００３７】
ここで示す構成例では、たとえば画素の表示素子（電気光学素子、発光素子）として有機ＥＬ素子を、能動素子としてポリシリコン薄膜トランジスタ（ＴＦＴ；Thin Film Transistor）をそれぞれ用い、薄膜トランジスタを形成した半導体基板上に有機ＥＬ素子を形成してなるアクティブマトリクス型有機ＥＬディスプレイ（以下「有機ＥＬ表示装置」と称する）に適用した場合を例に採って説明する。
【００３８】
なお、以下の全体構成の説明においては、画素の表示素子として有機ＥＬ素子を例に具体的に説明するが、これは一例であって、対象となる表示素子は有機ＥＬ素子に限らない。一般的に電流駆動で発光する表示素子の全てに、後述する全ての実施形態が同様に適用できる。
【００３９】
図１に示すように、表示装置１は、複数の表示素子としての有機ＥＬ素子（図示せず）を持った画素回路（画素とも称される）Ｐが表示アスペクト比である縦横比がＸ：Ｙ（たとえば９：１６）の有効映像領域を構成するように配置された表示パネル部１００と、この表示パネル部１００を駆動制御する種々のパルス信号を発するパネル制御部の一例である駆動信号生成部（いわゆるタイミングジェネレータ）２００と、映像信号処理部２２０を備えている。駆動信号生成部２００と映像信号処理部２２０とは、１チップのＩＣ（Integrated Circuit；半導体集積回路）に内蔵され、本例では、表示パネル部１００の外部に配置されている。
【００４０】
なお、製品形態としては、図示のように、表示パネル部１００、駆動信号生成部２００、および映像信号処理部２２０の全てを備えたモジュール（複合部品）形態の表示装置１として提供されることに限らず、たとえば、表示パネル部１００のみで表示装置１として提供することも可能である。
【００４１】
また、表示装置１は、封止された構成のモジュール形状のものをも含む。たとえば、画素アレイ部１０２に透明なガラスなどの対向部に貼り付けられて形成された表示モジュールが該当する。透明な対向部には、カラーフィルタ、保護膜、遮光膜などが設けられてもよい。表示モジュールには、外部から画素アレイ部１０２への映像信号Ｖsig や各種の駆動パルスを入出力するための回路部やＦＰＣ（フレキシブルプリントサーキット）などが設けられていてもよい。
【００４２】
また、このような表示装置１は、様々な電子機器、たとえば半導体メモリやミニディスク（ＭＤ）やカセットテープなどの記録媒体を利用した携帯型の音楽プレイヤー、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話などの携帯端末装置、ビデオカメラなど、電子機器に入力された映像信号や電子機器内で生成した映像信号を、静止画像や動画像（映像）として表示するあらゆる分野の電子機器の表示部に利用できる。
【００４３】
表示パネル部１００は、基板１０１の上に、画素回路Ｐがｎ行×ｍ列のマトリクス状に配列された画素アレイ部１０２と、画素回路Ｐを垂直方向に走査する垂直駆動部１０３と、画素回路Ｐを水平方向に走査する水平駆動部（水平セレクタあるいはデータ線駆動部とも称される）１０６と、各駆動部１０３，１０６と外部回路とのインタフェースをとるインタフェース（ＩＦ）部１３０と、外部接続用の端子部（パッド部）１０８などが集積形成されている。すなわち、垂直駆動部１０３や水平駆動部１０６やインタフェース部１３０などの周辺駆動回路が、画素アレイ部１０２と同一の基板１０１上に形成された構成となっている。
【００４４】
インタフェース部１３０は、垂直駆動部１０３と外部回路とのインタフェースをとる垂直ＩＦ部１３３と、水平駆動部１０６と外部回路とのインタフェースをとる水平ＩＦ部１３６を有する。
【００４５】
垂直駆動部１０３（書込走査部１０４および駆動走査部１０５）と水平駆動部１０６とで、信号電位の保持容量への書込みや、閾値補正動作や、移動度補正動作や、ブートストラップ動作を制御する制御部１０９が構成される。この制御部１０９とインタフェース部１３０（垂直ＩＦ部１３３や水平ＩＦ部１３６）を含めて、画素アレイ部１０２の画素回路Ｐを駆動する駆動回路を構成している。
【００４６】
垂直駆動部１０３としては、たとえば、書込走査部（ライトスキャナＷＳ；Write Scan）１０４や電源供給能力を有する電源スキャナとして機能する駆動走査部（ドライブスキャナＤＳ；Drive Scan）１０５を有する。画素アレイ部１０２は、一例として、図示する左右方向の一方側もしくは両側から書込走査部１０４および駆動走査部１０５で駆動され、かつ図示する上下方向の一方側もしくは両側から水平駆動部１０６で駆動されるようになっている。
【００４７】
端子部１０８には、表示装置１の外部に配された駆動信号生成部２００から、種々のパルス信号が供給されるようになっている。また同様に、映像信号処理部２２０から映像信号Ｖsig が供給されるようになっている。カラー表示対応の場合には、色別（本例ではＲ（赤），Ｇ（緑），Ｂ（青）の３原色）の映像信号Ｖsig_Ｒ，Ｇ，Ｂが供給される。
【００４８】
一例としては、垂直駆動用のパルス信号として、垂直方向の書込み開始パルスの一例であるシフトスタートパルスSPDS，SPWSや垂直走査クロックCKDS，CKWS（必要に応じて位相反転した垂直走査クロックxCKDS ，xCKWS も）など必要なパルス信号が供給される。また、水平駆動用のパルス信号として、水平方向の書込み開始パルスの一例である水平スタートパルスSPH や水平走査クロックCKH （必要に応じて位相反転した水平走査クロックxCKHも）など必要なパルス信号が供給される。
【００４９】
端子部１０８の各端子は、配線１０９を介して、垂直駆動部１０３や水平駆動部１０６に接続されるようになっている。たとえば、端子部１０８に供給された各パルスは、必要に応じて図示を割愛したレベルシフタ部で電圧レベルを内部的に調整した後、バッファを介して垂直駆動部１０３の各部や水平駆動部１０６に供給される。
【００５０】
画素アレイ部１０２は、図示を割愛するが（詳細は後述する）、表示素子としての有機ＥＬ素子に対して画素トランジスタが設けられた画素回路Ｐが行列状に２次元配置され、この画素配列に対して行ごとに走査線が配線されるとともに、列ごとに信号線が配線された構成となっている。
【００５１】
たとえば、画素アレイ部１０２には、走査線（ゲート線）１０４WSと映像信号線（データ線）１０６HSが形成されている。両者の交差部分には図示を割愛した有機ＥＬ素子とこれを駆動する薄膜トランジスタが形成される。有機ＥＬ素子と薄膜トランジスタの組み合わせで画素回路Ｐを構成する。
【００５２】
具体的には、マトリクス状に配列された各画素回路Ｐに対しては、書込走査部１０４によって書込駆動パルスWSで駆動されるｎ行分の書込走査線１０４WS_1〜１０４WS_nおよび駆動走査部１０５によって電源駆動パルスDSL で駆動されるｎ行分の電源供給線１０５DSL_1 〜１０５DSL_n が画素行ごとに配線される。
【００５３】
書込走査部１０４および駆動走査部１０５は、論理ゲートの組合せ（ラッチやシフトレジスタなども含む）によって構成され、画素アレイ部１０２の各画素回路Ｐを行単位で選択する、すなわち、駆動信号生成部２００から供給される垂直駆動系のパルス信号に基づき、書込走査線１０４WSおよび電源供給線１０５DSL を介して各画素回路Ｐを順次選択する。
【００５４】
水平駆動部１０６は、論理ゲートの組合せ（ラッチやシフトレジスタなども含む）によって構成され、画素アレイ部１０２の各画素回路Ｐを列単位で選択する、すなわち、駆動信号生成部２００から供給される水平駆動系のパルス信号に基づき、選択された画素回路Ｐに対し映像信号線１０６HSを介して映像信号Ｖsig の内の所定電位をサンプリングして保持容量に書き込ませる。
【００５５】
本実施形態の表示装置１は、線順次駆動や点順次駆動が可能になっており、垂直駆動部１０３の書込走査部１０４および駆動走査部１０５は線順次で（つまり行単位で）で画素アレイ部１０２を走査するとともに、これに同期して水平駆動部１０６が、画像信号を、１水平ライン分を同時に（線順次の場合）、あるいは画素単位で（点順次の場合）、画素アレイ部１０２に書き込む。
【００５６】
カラー画像表示対応をとるには、画素アレイ部１０２には、たとえば図１Ａに示すように、色別（本例ではＲ（赤），Ｇ（緑），Ｂ（青）の３原色）のサブピクセルとして画素回路Ｐ_R，Ｐ_G，Ｐ_Bを所定の配列順で縦ストライプ状に設ける。１組の色別のサブピクセル（画素回路Ｐ_R，Ｐ_G，Ｐ_B）によりカラーの１画素が構成される。ここでは、サブピクセルレイアウトの一例として縦ストライプ状に各色のサブピクセルを配置したストライプ構造のものを示しているが、サブピクセルレイアウトはこのような配列例に限定されるものではない。サブピクセルを垂直方向にシフトさせた形態を採用してもよい。
【００５７】
なお、図１および図１Ａでは、画素アレイ部１０２の一方側にのみ垂直駆動部１０３の各要素（書込走査部１０４や駆動走査部１０５）を配置する構成を示しているが、垂直駆動部１０３の各要素を画素アレイ部１０２を挟んで左右両側に配置する構成を採ることも可能である。また、図１Ａに示すように、垂直駆動部１０３の各要素の一方と他方を左右の各別に配置する構成を採ることも可能である。
【００５８】
同様に、図１および図１Ａでは、画素アレイ部１０２の一方側にのみ水平駆動部１０６を配置する構成を示しているが、画素アレイ部１０２を挟んで上下両側に水平駆動部１０６を配置する構成を採ることも可能である。
【００５９】
本例では、シフトスタートパルスSPDS，SPWS、垂直走査クロックCKDS，CKWSや水平スタートパルスSPH 、水平走査クロックCKH などのパルス信号を表示パネル部１００の外部から入力する構成としているが、これらの各種のタイミングパルスを生成する駆動信号生成部２００を表示パネル部１００上に搭載することも可能である。
【００６０】
＜画素回路＞
図２および図２Ａは、本実施形態の基本構成の画素回路Ｐと、当該画素回路Ｐを備えた有機ＥＬ表示装置の一実施形態を示す図である。本実施形態の基本構成の画素回路Ｐを画素アレイ部１０２に備える表示装置１を本実施形態の基本構成の表示装置１と称する。図２は基本構成を示し、図２Ａは具体的な構成を示す。なお、表示パネル部１００の基板１０１上において画素回路Ｐの周辺部に設けられた垂直駆動部１０３と水平駆動部１０６も合わせて示している。図３は、有機ＥＬ素子１２７や駆動トランジスタ１２１の特性ばらつきが駆動電流Ｉdsに与える影響を説明する図であり、図３Ａは、その改善手法の概念を説明する図である。
【００６１】
本実施形態に係る表示装置の一形態は、映像信号Ｖsig に基づいて画素回路Ｐ内の電気光学素子（本例では有機ＥＬ素子１２７）を発光させる表示装置１であって、先ず、画素アレイ部１０２に行列状に配される画素回路Ｐ内に、少なくとも、駆動電流を生成する駆動トランジスタ１２１、駆動トランジスタ１２１の制御入力端（ゲート端が典型例）と出力端（ソース端が典型例）の間に接続された保持容量１２０、駆動トランジスタ１２１の出力端に接続された電気光学素子の一例である有機ＥＬ素子１２７、および保持容量１２０に信号振幅Ｖinに応じた情報を書き込むサンプリングトランジスタ１２５を備える。この画素回路Ｐにおいては、保持容量１２０に保持された情報に基づく駆動電流Ｉdsを駆動トランジスタ１２１で生成して電気光学素子の一例である有機ＥＬ素子１２７に流すことで有機ＥＬ素子１２７を発光させる。
【００６２】
サンプリングトランジスタ１２５で保持容量１２０に信号振幅Ｖinに応じた情報を書き込むので、サンプリングトランジスタ１２５は、その入力端（ソース端もしくはドレイン端の一方）に信号電位（Ｖofs ＋Ｖin）を取り込み、その出力端（ソース端もしくはドレイン端の他方）に接続された保持容量１２０に信号振幅Ｖinに応じた情報を書き込む。もちろん、サンプリングトランジスタ１２５の出力端は、駆動トランジスタ１２１の制御入力端にも接続されている。
【００６３】
なお、ここで示した画素回路Ｐの接続構成は、最も基本的な構成を示したもので、画素回路Ｐは、少なくとも前述の各構成要素を含むものであればよく、これらの構成要素以外（つまり他の構成要素）が含まれていてもよい。また、「接続」は、直接に接続されている場合に限らず、他の構成要素を介在して接続されている場合でもよい。
【００６４】
たとえば、接続間には、必要に応じてさらに、スイッチング用のトランジスタや、ある機能を持った機能部などを介在させるなどの変更が加えられることがある。典型的には、表示期間（換言すれば非発光時間）を動的に制御するためにスイッチング用のトランジスタを、駆動トランジスタ１２１の出力端と電気光学素子（有機ＥＬ素子１２７）と間に、もしくは駆動トランジスタ１２１の電源供給端（ドレイン端が典型例）と電源供給用の配線である電源線（本例では電源供給線１０５DSL ）と間に配することがある。
【００６５】
このような変形態様の画素回路であっても、本実施形態で説明する構成や作用を実現し得るものである限り、それらの変形態様も、本発明に係る表示装置の一実施形態を実現する画素回路である。
【００６６】
また、画素回路Ｐを駆動するための周辺部には、たとえば、サンプリングトランジスタ１２５を水平周期で順次制御することで画素回路Ｐを線順次走査して、１行分の各保持容量１２０に映像信号Ｖsig の信号振幅Ｖinに応じた情報を書き込む書込走査部１０４、および書込走査部１０４での線順次走査に合わせて１行分の各駆動トランジスタ１２１の電源供給端に印加される電源供給を制御するための走査駆動パルス（電源駆動パルスDSL ）を出力する駆動走査部１０５を具備する制御部１０９を設ける。
【００６７】
また、制御部１０９には、書込走査部１０４での線順次走査に合わせて各水平周期内で基準電位Ｖｏと信号電位（Ｖofs ＋Ｖin）で切り替わる映像信号Ｖsig がサンプリングトランジスタ１２５に供給されるように制御する水平駆動部１０６を設ける。
【００６８】
制御部１０９は、好ましくは、保持容量１２０に信号振幅Ｖinに対応する情報が書き込まれた時点でサンプリングトランジスタ１２５を非導通状態にして駆動トランジスタ１２１の制御入力端への映像信号Ｖsig の供給を停止させ、駆動トランジスタ１２１の出力端の電位変動に制御入力端の電位が連動するブートストラップ動作を行なうように制御するのがよい。
【００６９】
制御部１０９は、好ましくは、ブートストラップ動作を、サンプリング動作の終了後の発光開始の初期でも実行するようにする。すなわち、信号電位（Ｖofs ＋Ｖin）がサンプリングトランジスタ１２５に供給されている状態でサンプリングトランジスタ１２５を導通状態にした後にサンプリングトランジスタ１２５を非導通状態にすることで、駆動トランジスタ１２１の制御入力端と出力端の電位差が一定に維持されるようにする。
【００７０】
また、制御部１０９は、好ましくはブートストラップ動作を、発光期間において電気光学素子（有機ＥＬ素子１２７）の経時変動補正動作を実現するように制御する。このため、制御部１０９は、保持容量１２０に保持された情報に基づく駆動電流Ｉdsが電気光学素子（有機ＥＬ素子１２７）に流れている期間は継続的にサンプリングトランジスタ１２５を非導通状態にしておくことで、制御入力端と出力端の電圧を一定に維持可能にして電気光学素子の経時変動補正動作を実現するとよい。
【００７１】
発光時における保持容量１２０のブートストラップ動作により有機ＥＬ素子１２７の電流−電圧特性が経時変動しても駆動トランジスタ１２１の制御入力端と出力端の電位差をブートストラップした保持容量１２０により一定に保つことで、常に一定の発光輝度を保つようにするのである。
【００７２】
また、好ましくは、制御部１０９は、基準電位Ｖｏがサンプリングトランジスタ１２５の入力端（ソース端が典型例）に供給されている時間帯でサンプリングトランジスタ１２５を導通させることで駆動トランジスタ１２１の閾値電圧Ｖthに対応する電圧を保持容量１２０に保持するための閾値補正動作を行なうように制御する。
【００７３】
この閾値補正動作は、必要に応じて、信号振幅Ｖinに対応する情報の保持容量１２０への書込みに先行する複数の水平周期で繰り返し実行するとよい。ここで「必要に応じて」とは、１水平周期内の閾値補正期間では駆動トランジスタ１２１の閾値電圧に相当する電圧を十分に保持容量１２０へ保持させることができない場合を意味する。閾値補正動作の複数回の実行により、確実に駆動トランジスタ１２１の閾値電圧Ｖthに相当する電圧を保持容量１２０に保持させるのである。
【００７４】
また、さらに好ましくは、制御部１０９は、閾値補正動作に先立って、サンプリングトランジスタ１２５の入力端に基準電位Ｖｏが供給されている時間帯でサンプリングトランジスタ１２５を導通させて閾値補正用の準備動作（放電動作や初期化動作）を実行するように制御する。閾値補正動作前に駆動トランジスタ１２１の制御入力端と出力端の電位を初期化しておくのである。より詳しくは、制御入力端と出力端と間に保持容量１２０を接続しておくことで、保持容量１２０の両端の電位差が閾値電圧Ｖth以上になるように設定するのである。
【００７５】
なお、２ＴＲ駆動構成における閾値補正に当たっては、制御部１０９には、書込走査部１０４での線順次走査に合わせて１行分の各画素回路Ｐに、駆動電流Ｉdsを電気光学素子（有機ＥＬ素子１２７）に流すために使用される第１電位Ｖcc_Hと第１電位Ｖcc_Hとは異なる第２電位Ｖcc_Lとを切り替えて出力する駆動走査部１０５を設け、駆動トランジスタ１２１の電源供給端子に第１電位Ｖcc_Hに対応する電圧が供給され、かつサンプリングトランジスタ１２１に映像信号Ｖsig における信号振幅Ｖinが供給されている時間帯でサンプリングトランジスタ１２５を導通させることで閾値補正動作を行なうように制御するのがよい。
【００７６】
また、２ＴＲ駆動構成における閾値補正の準備動作に当たっては、駆動トランジスタ１２１の電源供給端に第２電位Ｖcc_Lに対応する電圧が供給され、かつサンプリングトランジスタ１２５に信号電位（Ｖofs ＋Ｖin）が供給されている時間帯でサンプリングトランジスタ１２５を導通させて、駆動トランジスタ１２１の制御入力端の電位を基準電位Ｖinに、また出力端の電位を第２電位Ｖcc_Lに初期化するのがよい。
【００７７】
さらに好ましくは、制御部１０９は、閾値補正動作の後、駆動トランジスタ１２１に第１電位Ｖcc_Hに対応する電圧が供給され、サンプリングトランジスタ１２５に信号電位（Ｖofs ＋Ｖin）が供給されている時間帯でサンプリングトランジスタ１２５を導通させることで保持容量１２０に信号振幅Ｖinの情報を書き込む際、駆動トランジスタ１２１の移動度μに対する補正分を保持容量１２０に書き込まれる情報に加えるように制御する。この際には、サンプリングトランジスタ１２５に信号電位（Ｖofs ＋Ｖin）が供給されている時間帯内の所定位置で、その時間帯より短い期間だけサンプリングトランジスタ１２５を導通させるとよい。以下２ＴＲ構成での画素回路Ｐの一例について具体的に説明する。
【００７８】
図２および図２Ａに示す本実施形態の画素回路Ｐは、基本的にｎチャネル型の薄膜電界効果トランジスタで駆動トランジスタが構成されている点に特徴を有する。また、有機ＥＬ素子の経時劣化による当該有機ＥＬ素子への駆動電流Ｉdsの変動を抑制するための回路、すなわち電気光学素子の一例である有機ＥＬ素子の電流−電圧特性の変化を補正して駆動電流Ｉdsを一定に維持する駆動信号一定化回路（その１）を備え、また駆動トランジスタの特性変動（閾値電圧ばらつきや移動度ばらつき）による駆動電流変動を防ぐ閾値補正機能や移動度補正機能を実現して駆動電流Ｉdsを一定に維持する駆動方式を採用した点に特徴を有する。
【００７９】
駆動トランジスタ１２１の特性変動（たとえば閾値電圧や移動度などのばらつきや変動）による駆動電流Ｉdsに与える影響を抑制する方法としては、２ＴＲ構成の駆動回路をそのまま駆動信号一定化回路（その１）として採用しつつ、各トランジスタ１２１，１２５の駆動タイミングを工夫することで対処する。
【００８０】
本実施形態の画素回路Ｐは、２ＴＲ駆動の構成であり、素子数や配線数が少ないため、高精細化が可能であることに加えて、映像信号Ｖsig の劣化なくサンプリングできるため、良好な画質を得ることができる。
【００８１】
また本実施形態の画素回路Ｐは、保持容量１２０の接続態様に特徴を有し、有機ＥＬ素子１２７の経時劣化による駆動電流変動を防ぐ回路として、駆動信号一定化回路（その２）の一例であるブートストラップ回路を構成している。有機ＥＬ素子の電流−電圧特性に経時変化があった場合でも駆動電流を一定にする（駆動電流変動を防ぐ）ブートストラップ機能を実現する駆動信号一定化回路（その２）を備えた点に特徴を有するのである。
【００８２】
詳細は後述するが、本実施形態の画素回路Ｐは、書込みゲインやブートストラップゲインや移動度補正期間に関係する補助容量を備える。ただし、この補助容量を備えることは必須ではない。本実施形態の画素回路Ｐを駆動するに当たっての基本的な制御動作は、補助容量を備えていない画素回路Ｐに対するものと同様である。
【００８３】
駆動トランジスタを始めとする各トランジスタとしてはＭＯＳトランジスタを使用する。この場合、駆動トランジスタについては、ゲート端を制御入力端として取り扱い、ソース端およびドレイン端の何れか一方（ここではソース端とする）を出力端として取り扱い、他方を電源供給端（ここではドレイン端とする）として取り扱う。
【００８４】
具体的には図２および図２Ａに示すように、本実施形態の画素回路Ｐは、それぞれｎチャネル型の駆動トランジスタ１２１およびサンプリングトランジスタ１２５と、電流が流れることで発光する電気光学素子の一例である有機ＥＬ素子１２７とを有する。一般に、有機ＥＬ素子１２７は整流性があるためダイオードの記号で表している。なお、有機ＥＬ素子１２７には、寄生容量Ｃelが存在する。図では、この寄生容量Ｃelを有機ＥＬ素子１２７（ダイオード状のもの）と並列に示す。
【００８５】
駆動トランジスタ１２１は、ドレイン端Ｄが第１電源電位を供給する電源供給線DSL に接続され、ソース端（出力端）Ｓが、有機ＥＬ素子１２７のアノード端Ａに接続され（その接続点をノードＮＤ１２１とする）、有機ＥＬ素子１２７のカソード端Ｋが基準電位を供給する全画素共通の接地配線Ｖcath（GND ）に接続されている。
【００８６】
なお、接地配線Ｖcathは、それ用の単一層の配線（上層配線）のみとしてもよいし、たとえばアノード用の配線が形成されるアノード層に、カソード配線用の補助配線を設けてカソード配線の抵抗値を低減するようにしてもよい。この補助配線は、画素アレイ部１０２（表示エリア）内に格子状または列または行状に配線され、上層配線と同電位で固定電位である。
【００８７】
サンプリングトランジスタ１２５は、ゲート端Ｇが書込走査部１０４からの書込走査線１０４WSに接続され、ドレイン端Ｄが映像信号線１０６HSに接続され、ソース端Ｓが駆動トランジスタ１２１のゲート端Ｇに接続されている（その接続点をノードＮＤ１２２とする）。サンプリングトランジスタ１２５のゲート端Ｇには、書込走査部１０４からアクティブＨの書込駆動パルスWSが供給される。サンプリングトランジスタ１２５は、ソース端Ｓとドレイン端Ｄとを逆転させた接続態様とすることもできる。
【００８８】
駆動トランジスタ１２１のドレイン端Ｄは、電源スキャナとして機能する駆動走査部１０５からの電源供給線１０５DSL に接続されている。電源供給線１０５DSL は、この電源供給線１０５DSL そのものが、駆動トランジスタ１２１に対しての電源供給能力を備える点に特徴を有する。
【００８９】
駆動走査部１０５は、駆動トランジスタ１２１のドレイン端Ｄに対して、それぞれ電源電圧に相当する高電圧側の第１電位Ｖcc_Hと閾値補正に先立つ準備動作に利用される低電圧側の第２電位Ｖcc_L（初期化電圧もしくはイニシャル電圧Ｖini とも称される）とを切り替えて供給する。
【００９０】
駆動トランジスタ１２１のドレイン端Ｄ側を第１電位Ｖcc_Hと第２電位Ｖcc_Lの２値をとる電源駆動パルスDSL で駆動することで、閾値補正に先立つ準備動作を行なうことを可能にしている。第２電位Ｖcc_Lとしては、映像信号線１０６HSにおける映像信号Ｖsig の基準電位Ｖｏ（オフセット電圧Ｖofs とも称する）より十分低い電位とする。具体的には、駆動トランジスタ１２１のゲート・ソース間電圧Ｖgs（ゲート電位Ｖｇとソース電位Ｖｓの差）が駆動トランジスタ１２１の閾値電圧Ｖthより大きくなるように、電源供給線１０５DSL の低電位側の第２電位Ｖcc_Lを設定する。なお、基準電位Ｖｏ（Ｖofs ）は、閾値補正動作に先立つ初期化動作に利用するとともに映像信号線１０６HSを予めプリチャージにしておくためにも利用する。
【００９１】
このような画素回路Ｐでは、有機ＥＬ素子１２７を駆動するときには、駆動トランジスタ１２１のドレイン端Ｄに第１電位Ｖcc_Hが供給され、ソース端Ｓが有機ＥＬ素子１２７のアノード端Ａ側に接続されることで、全体としてソースフォロワ回路を形成するようになっている。
【００９２】
このような画素回路Ｐを採用する場合、駆動トランジスタ１２１の他に走査用に１つのスイッチングトランジスタ（サンプリングトランジスタ１２５）を使用する２ＴＲ駆動の構成を採るとともに、各スイッチングトランジスタを制御する電源駆動パルスDSL および書込駆動パルスWSのオン／オフタイミングの設定により、有機ＥＬ素子１２７の経時劣化や駆動トランジスタ１２１の特性変動（たとえば閾値電圧や移動度などのばらつきや変動）による駆動電流Ｉdsに与える影響を防ぐ点に特徴を有する。
【００９３】
加えて、本実施形態の表示装置１においては、画素回路Ｐごとに、ノードＮＤ１２１（駆動トランジスタ１２１のソース端Ｓおよび保持容量１２０の一方の端子と有機ＥＬ素子１２７のアノード端Ａの接続点）に容量値Ｃsub の容量素子である補助容量３１０を追加し、補助容量３１０の他方の端子（ノードＮＤ３１０と称する）の接続箇所を自行（自段）の電源供給線１０５DSL とする。補助容量３１０は、有機ＥＬ素子１２７（その寄生容量Ｃel）と電気回路的に並列接続されたものとなる。
【００９４】
本実施形態では、図２Ａに具体例を示すように、全ての有機ＥＬ素子１２７のカソード端Ｋが接続される全画素共通の接地配線Ｖcath（上層配線でもよいし補助配線でもよい）とノードＮＤ３１０を接続することにする。ノードＮＤ３１０の接続点は、本実施形態では、有機ＥＬ素子１２７のカソード配線としているが、これ以外にも、たとえば自段（行）の電源供給線１０５DSL とすることや、自段（行）以外の電源供給線１０５DSL とすることや、任意の値（接地電位を含む）の固定電位とすることも考えられる。ノードＮＤ３１０の接続点が何れであるかによって、それぞれ長短（利点と欠点）があるが、ここではその説明を割愛する。
【００９５】
保持容量１２０の容量値Ｃｓと有機ＥＬ素子１２７の寄生容量Ｃelの容量値Ｃelは、書込みゲインＧinput とブートストラップゲインＧbst の間で折り合いを付け、各ゲインが適度なものとなるように決定する。補助容量３１０の容量値Ｃsub を調整することで書込みゲインＧinput とブートストラップゲインＧbst を調整できるようになる。
【００９６】
また、このことを利用すると、ＲＧＢ３画素間で容量値Ｃsub を相対的に調整することで、ホワイトバランスを取ることもできる。すなわち、Ｒ，Ｇ，Ｂの各色用の有機ＥＬ素子１２７の発光効率が異なるので、補助容量３１０がない場合には、同一の駆動電流Ｉds（つまり同一の信号振幅Ｖin）のときにはホワイトバランスが取れないので、色別に信号振幅Ｖinを異ならせることでホワイトバランスを取ることになる。これに対して、補助容量３１０の容量値Ｃsub をＲＧＢ３画素間で相対的に調整することで、同一の駆動電流Ｉds（つまり同一の信号振幅Ｖin）のときにでもホワイトバランスが取れるようになる。
【００９７】
加えて、補助容量３１０を追加することで、閾値補正動作に影響を与えることなく、移動度μの補正に要する時間（移動度補正時間）を調整することができるようにもなる。補助容量３１０を利用して移動度補正時間を調整可能にすることで、画素回路Ｐの駆動が高速化しても、十分に移動度の補正を行なうことができるようになる。
【００９８】
＜基本動作＞
先ず、図２および図２Ａに示す本実施形態の画素回路Ｐの特徴を説明する上での比較例として、図示を割愛するが、補助容量３１０を備えておらず、保持容量１２０は、一方の端子がノードＮＤ１２２に接続され、他方の端子が全画素共通の接地配線Ｖcath（GND ）に接続されている場合での動作について説明する。以下、このような画素回路Ｐを第１比較例の画素回路Ｐと称する。またここでは図示を割愛するが、本実施形態の画素回路Ｐから補助容量３１０を外した構成を第２比較例の画素回路Ｐと称する。
【００９９】
第１比較例の画素回路Ｐに対する変形例として、発光期間を制御する発光制御トランジスタを追加した３ＴＲ型とする場合、たとえば、駆動トランジスタ１２１のソース端をｎチャネル型の発光制御トランジスタのドレイン端Ｄに接続し、発光制御トランジスタのソース端Ｓを有機ＥＬ素子１２７のアノード端に接続する。
【０１００】
第１比較例（３ＴＲ型とした変形例も含む）の画素回路Ｐでは、発光制御トランジスタを設けるか否かに関わらず、有機ＥＬ素子１２７を駆動するときには、駆動トランジスタ１２１のドレイン端Ｄ側が第１電源電位に接続され、ソース端Ｓが有機ＥＬ素子１２７のアノード端Ａ側に接続されることで、全体としてソースフォロワ回路を形成するようになっている。
【０１０１】
第１比較例の画素回路Ｐを駆動する際のタイミングチャートの図示は割愛するが、映像信号線１０６HSが映像信号Ｖsig の有効期間である信号電位にある時間帯に、書込走査線WSの電位が高レベルに遷移することで、ｎチャネル型のサンプリングトランジスタ１２５はオン状態となり、信号線HSから供給される映像信号線電位を保持容量１２０に充電する。この期間が映像信号Ｖsig のサンプリング期間となり、それ以降が保持期間となる。これにより駆動トランジスタ１２１のゲート端Ｇの電位（ゲート電位Ｖｇ）は上昇を開始し、ドレイン電流を流し始める。そのため、有機ＥＬ素子１２７のアノード電位は上昇し発光を開始する。
【０１０２】
この後、書込駆動パルスWSが低レベルに遷移すると、保持容量１２０にその時点の映像信号線電位、つまり、映像信号Ｖsig の電位の内の有効期間の電位（信号電位）が保持される。これによって、駆動トランジスタ１２１のゲート電位Ｖｇが一定となり、発光輝度が次のフレーム（またはフィールド）まで一定に維持される。
【０１０３】
ここで、第１比較例の画素回路Ｐでは、駆動トランジスタ１２１のソース端Ｓの電位（ソース電位Ｖｓ）は、駆動トランジスタ１２１と有機ＥＬ素子１２７との動作点で決まり、その電圧値は駆動トランジスタ１２１のゲート電位Ｖｇによって異なる値を持ってしまう。
【０１０４】
一般的に、ＭＯＳ型の駆動トランジスタ１２１は飽和領域で駆動される。よって、飽和領域で動作するトランジスタのドレイン端−ソース間に流れる電流をＩds、移動度をμ、チャネル幅（ゲート幅）をＷ、チャネル長（ゲート長）をＬ、ゲート容量（単位面積当たりのゲート酸化膜容量）をＣoxは、トランジスタの閾値電圧をＶthとすると、駆動トランジスタ１２１は下記の式（１）に示した値を持つ定電流源となっている。式（１）から明らかなように、飽和領域ではトランジスタのドレイン電流Ｉdsはゲート・ソース間電圧Ｖgsによって制御される。
【０１０５】
【数１】
2009169071.tif 000003
【０１０６】
＜有機ＥＬ素子のＩ−Ｖ特性＞
図３（１）に示す有機ＥＬ素子の電流−電圧（Ｉ−Ｖ）特性において、実線で示す曲線が初期状態時の特性を示し、破線で示す曲線が経時変化後の特性を示している。一般的に有機ＥＬ素子のＩ−Ｖ特性は、グラフに示すように時間が経過すると劣化する。
【０１０７】
第１比較例の画素回路Ｐでは、この経時劣化により動作点が変化してしまい、同じゲート電位Ｖｇを印加しても駆動トランジスタ１２１のソース電位Ｖｓは変化してしまう。これにより、駆動トランジスタ１２１のゲート・ソース間電圧Ｖgsは変化してしまう。特性式（１）から明らかなように、ゲート・ソース間電圧Ｖgsが変動すると、たとえゲート電位Ｖｇが一定であっても駆動電流Ｉdsが変動し、同時に有機ＥＬ素子１２７に流れる電流値も変化する。このように有機ＥＬ素子１２７のＩ−Ｖ特性が変化すると、図２に示したソースフォロワ構成を持つ第１比較例の画素回路Ｐでは、有機ＥＬ素子１２７の発光輝度が経時的に変化してしまう。
【０１０８】
駆動トランジスタ１２１としてｎチャネル型を使用した単純な回路では、ソース端Ｓが有機ＥＬ素子１２７側に接続されてしまうため、有機ＥＬ素子１２７の経時変化とともに、ゲート・ソース間電圧Ｖgsが変化してしまい、有機ＥＬ素子１２７に流れる電流量が変化し、その結果、発光輝度は変化してしまうのである。
【０１０９】
発光素子の一例である有機ＥＬ素子１２７の特性の経時変動による有機ＥＬ素子１２７のアノード電位変動は、駆動トランジスタ１２１のゲート・ソース間電圧Ｖgsの変動となって現れ、ドレイン電流（駆動電流Ｉds）の変動を引き起こす。この原因による駆動電流の変動は画素回路Ｐごとの発光輝度のばらつきとなって現れ、画質の劣化が起きる。
【０１１０】
これに対して、詳細は後述するが、駆動トランジスタ１２１のソース端Ｓの電位Ｖｓの変動にゲート端Ｇの電位Ｖｇが連動するようにするブートストラップ機能を実現する回路構成および駆動タイミングとすることで、有機ＥＬ素子１２７の特性の経時変動による有機ＥＬ素子１２７のアノード電位変動（つまりソース電位変動）があっても、その変動を相殺するようにゲート電位Ｖｇを変動させることで、画面輝度の均一性（ユニフォーミティ）を確保できる。ブートストラップ機能が、有機ＥＬ素子を代表とする電流駆動型の発光素子の経時劣化補正能力を向上させることができる。
【０１１１】
もちろん、このブートストラップ機能は、発光開始時点で、有機ＥＬ素子１２７に発光電流Ｉelが流れ始め、それによってアノード・カソード間電圧Ｖelが安定となるまで上昇していく過程で、そのアノード・カソード間電圧Ｖelの変動に伴って駆動トランジスタ１２１のソース電位Ｖｓが変動する際にも機能する。
【０１１２】
＜駆動トランジスタのＶgs−Ｉds特性＞
また、駆動トランジスタ１２１の製造プロセスのばらつきにより、画素回路Ｐごとに閾値電圧や移動度などの特性変動がある。駆動トランジスタ１２１を飽和領域で駆動する場合においても、この特性変動により、駆動トランジスタ１２１に同一のゲート電位を与えても、画素回路Ｐごとにドレイン電流（駆動電流Ｉds）が変動し、発光輝度のばらつきになって現れる。
【０１１３】
たとえば、図３（２）は、駆動トランジスタ１２１の閾値ばらつきに着目した電圧電流（Ｖgs−Ｉds）特性を示す図である。閾値電圧がＶth１とＶth２で異なる２個の駆動トランジスタ１２１について、それぞれ特性カーブを挙げてある。
【０１１４】
前述のように、駆動トランジスタ１２１が飽和領域で動作しているときのドレイン電流Ｉdsは、特性式（１）で表される。特性式（１）から明らかなように、閾値電圧Ｖthが変動すると、ゲート・ソース間電圧Ｖgsが一定であってもドレイン電流Ｉdsが変動する。つまり、閾値電圧Ｖthのばらつきに対して何ら対策を施さないと、図３（２）に示すように、閾値電圧がＶth１のときＶgsに対応する駆動電流がＩds１となるのに対して、閾値電圧がＶth２のときの同じゲート電圧Ｖgsに対応する駆動電流Ｉds２はＩds１と異なってしまう。
【０１１５】
また、図３（３）は、駆動トランジスタ１２１の移動度ばらつきに着目した電圧電流（Ｖgs−Ｉds）特性を示す図である。移動度がμ１とμ２で異なる２個の駆動トランジスタ１２１について、それぞれ特性カーブを挙げてある。
【０１１６】
特性式（１）から明らかなように、移動度μが変動すると、ゲート・ソース間電圧Ｖgsが一定であってもドレイン電流Ｉdsが変動する。つまり、移動度μのばらつきに対して何ら対策を施さないと、図３（３）に示すように、移動度がμ１のときゲート・ソース間電圧Ｖgsに対応する駆動電流がＩds１となるのに対して、移動度がμ２のときの同じゲート・ソース間電圧Ｖgsに対応する駆動電流Ｉds２はＩds１と異なってしまう。
【０１１７】
＜閾値補正および移動度補正の概念＞
これに対して、閾値補正機能および移動度補正機能を実現する駆動タイミング（詳細は後述する）とすることで、図３Ａの各図から理解されるように、それらの変動の影響を抑制でき、画面輝度の均一性（ユニフォーミティ）を確保できる。
【０１１８】
本実施形態の閾値補正動作および移動度補正動作では、詳細は後述するが、書込みゲインが１（理想値）であると仮定した場合、発光時のゲート・ソース間電圧Ｖgsが“Ｖin＋Ｖth−ΔＶ”で表されるようにすることで、ドレイン・ソース間電流Ｉdsが、閾値電圧Ｖthのばらつきや変動に依存しないようにするとともに、移動度μのばらつきや変動に依存しないようにする。結果として、閾値電圧Ｖthや移動度μが製造プロセスにより変動しても、駆動電流Ｉdsは変動せず、有機ＥＬ素子１２７の発光輝度も変動しない。
【０１１９】
たとえば、図３Ａの各図においては、駆動トランジスタ１２１の電流電圧特性を、横軸に信号振幅Ｖinをとり、縦軸に駆動電流Ｉdsをとって、閾値電圧Ｖthが比較的低く移動度μが比較的大きい駆動トランジスタ１２１で構成された画素回路Ｐａ（実線のカーブ）と、逆に閾値電圧Ｖthが比較的高く移動度μが比較的小さい駆動トランジスタ１２１で構成された画素回路Ｐｂ（点線のカーブ）について、それぞれ特性カーブを挙げてある。
【０１２０】
図３Ａ（１）は、閾値補正および移動度補正ともに実行しない場合である。このときには画素回路Ｐａおよび画素回路Ｐｂで閾値電圧Ｖthおよび移動度μの補正が全く実行されないため、閾値電圧Ｖthや移動度μの違いでＶin−Ｉds特性に大きな違いが出てしまう。したがって、同じ信号振幅Ｖinを与えても、駆動電流Ｉdsすなわち発光輝度が異なってしまい、画面輝度の均一性（ユニフォーミティ）が得られない。
【０１２１】
図３Ａ（２）は、閾値補正を実行する一方、移動度補正を実行しない場合である。このとき画素回路Ｐａと画素回路Ｐｂで閾値電圧Ｖthの違いはキャンセルされる。しかしながら移動度μの相違はそのまま現れている。したがって信号振幅Ｖinが高い領域（すなわち輝度が高い領域）で、移動度μの違いが顕著に現れ、同じ階調でも輝度が違ってしまう。具体的には、同じ階調（同じ信号振幅Ｖin）で、移動度μの大きい画素回路Ｐａの輝度（駆動電流Ｉds）は高く、移動度μの小さい画素回路Ｐｂの輝度は低くなる。
【０１２２】
図３Ａ（３）は閾値補正および移動度補正ともに実行する場合である。閾値電圧Ｖthおよび移動度μの相違は完全に補正され、その結果、画素回路Ｐａと画素回路ＰｂのＶin−Ｉds特性は一致する。したがって、全ての階調（信号振幅Ｖin）で輝度（Ｉds）が同一レベルとなり、画面輝度の均一性（ユニフォーミティ）が顕著に改善される。
【０１２３】
図３Ａ（４）は、閾値補正および移動度補正ともに実行するものの、閾値電圧Ｖthの補正が不十分な場合である。たとえば、１回の閾値補正動作では駆動トランジスタ１２１の閾値電圧Ｖthに相当する電圧を十分に保持容量１２０へ保持させることができない場合がその一例である。このときには、閾値電圧Ｖthの差が除去されないため、画素回路Ｐａと画素回路Ｐｂでは低階調の領域で輝度（駆動電流Ｉds）に差が出てしまう。よって、閾値電圧Ｖthの補正が不十分な場合は低階調で輝度のムラが現れ画質を損なうことになる。
【０１２４】
＜画素回路の動作：第２比較例＞
図４は、第２比較例や図２および図２Ａに示した本実施形態の画素回路Ｐに関する駆動タイミングの一例として、線順次方式で信号振幅Ｖinの情報を保持容量１２０に書き込む際の動作を説明するタイミングチャートである。
【０１２５】
図４においては、時間軸を共通にして、書込走査線１０４WSの電位変化、電源供給線１０５DSL の電位変化、および映像信号線１０６HSの電位変化を表してある。また、これらの電位変化と並行に、駆動トランジスタ１２１のゲート電位Ｖｇおよびソース電位Ｖｓの変化も表してある。基本的には、書込走査線１０４WSや電源供給線１０５DSL の１行ごとに、１水平走査期間だけ遅れて同じような駆動を行なう。
【０１２６】
第１比較例の画素回路Ｐにおける有機ＥＬ素子１２７の経時劣化による駆動電流変動を防ぐ回路（ブートストラップ回路）を搭載し、また駆動トランジスタ１２１の特性変動（閾値電圧ばらつきや移動度ばらつき）による駆動電流変動を防ぐ駆動方式を採用したのが図２および図２Ａに示す本実施形態や図示しない第２比較例（補助容量３１０を備えていない構成）の画素回路Ｐである。
【０１２７】
第２比較例（事実上、本実施形態の画素回路Ｐも同様；以下駆動タイミングに関して同様）の画素回路Ｐにおいて、駆動タイミングとしては、先ず、サンプリングトランジスタ１２５は、書込走査線１０４WSから供給された書込駆動パルスWSに応じて導通し、映像信号線１０６HSから供給された映像信号Ｖsig をサンプリングして保持容量１２０に保持する。この点は、基本的には、第１比較例の画素回路Ｐを駆動する場合と同じである。
【０１２８】
以下では、説明や理解を容易にするため、特段の断りのない限り、書込みゲインが１（理想値）であると仮定して説明する。ここで、書込みゲインとは、信号振幅Ｖinに対応する保持容量１２０に書き込まれる情報の大きさの割合を意味する。具体的には、電気回路的に保持容量１２０と並列に配置される寄生容量を含めた全容量Ｃ１と、電気回路的に保持容量１２０と直列に配置される全容量Ｃ２との容量直列回路において、信号振幅Ｖinを容量直列回路に供給したときに容量Ｃ１に配分される電荷量に関係する。式で表せば、書込みゲインＧinput ＝Ｃ２／（Ｃ１＋Ｃ２）＝１−Ｃ１／（Ｃ１＋Ｃ２）となる。
【０１２９】
なお、第２比較例の画素回路Ｐにおける駆動タイミングは、映像信号Ｖsig の信号振幅Ｖinの情報を保持容量１２０に書き込む際に、順次走査の観点からは、１行分の映像信号を同時に各列の映像信号線１０６HSに伝達する線順次駆動を行なう。
【０１３０】
２ＴＲ構成の画素回路Ｐにおいて、第２比較例の画素回路Ｐにおける駆動タイミングでの閾値補正と移動度補正を行なう際の基本的な考え方においては、先ず、映像信号Ｖsig を基準電位Ｖｏ（Ｖofs ）と信号電位（Ｖofs ＋Ｖin）とを１Ｈ期間内において時分割で有するものとする。具体的には、映像信号Ｖsig が非有効期間である基準電位Ｖｏ（Ｖofs ）にある期間を１水平期間の前半部とし、有効期間である信号電位（Ｖofs ＋Ｖin）にある期間を１水平期間の後半部とする。
【０１３１】
また信号書込みに用いる書込駆動パルスWSを閾値補正や移動度補正にも用いることとし、１Ｈ期間内に２回、書込駆動パルスWSをアクティブにしてサンプリングトランジスタ１２５をオンする。そして、１回目のオンタイミングにて閾値補正を行ない、２回目のオンタイミングにて信号電圧書込みと移動度補正を同時に行なう。その後、駆動トランジスタ１２１は、第１電位（高電位側）にある電源供給線１０５DSL から電流の供給を受け保持容量１２０に保持された信号電位（映像信号Ｖsig の有効期間の電位に対応する電位）に応じて駆動電流Ｉdsを有機ＥＬ素子１２７に流す。
【０１３２】
たとえば、垂直駆動部１０３は、電源供給線１０５DSL が第１電位にありかつ映像信号線１０６HSが映像信号Ｖsig の非有効期間である基準電位Ｖｏ（Ｖofs ）にある時間帯でサンプリングトランジスタ１２５を導通させる制御信号として書込駆動パルスWSを出力して、駆動トランジスタ１２１の閾値電圧Ｖthに相当する電圧を保持容量１２０に保持しておく。この動作が閾値補正機能を実現する。この閾値補正機能により、画素回路Ｐごとにばらつく駆動トランジスタ１２１の閾値電圧Ｖthの影響をキャンセルすることができる。
【０１３３】
第２比較例の画素回路Ｐにおける駆動タイミングとしては、垂直駆動部１０３は、信号振幅Ｖinのサンプリングに先行する複数の水平期間で閾値補正動作を繰り返し実行して確実に駆動トランジスタ１２１の閾値電圧Ｖthに相当する電圧を保持容量１２０に保持するようにするのがよい。
【０１３４】
このように、第２比較例の画素回路Ｐにおいて、閾値補正動作を複数回実行することで、十分に長い書込み時間を確保する。こうすることで、駆動トランジスタ１２１の閾値電圧Ｖthに相当する電圧を確実に保持容量１２０に予め保持することができる。
【０１３５】
この保持された閾値電圧Ｖthに相当する電圧は駆動トランジスタ１２１の閾値電圧Ｖthのキャンセルに用いられる。したがって、画素回路Ｐごとに駆動トランジスタ１２１の閾値電圧Ｖthがばらついていても、画素回路Ｐごとに完全にキャンセルされるため、画像のユニフォーミティすなわち表示装置の画面全体に亘る発光輝度の均一性が高まる。特に信号電位が低階調のときに現れがちな輝度ムラを防ぐことができる。
【０１３６】
好ましくは、垂直駆動部１０３は、閾値補正動作に先立って、電源供給線１０５DSL が第２電位にありかつ映像信号線１０６HSが映像信号Ｖsig の非有効期間である基準電位Ｖｏ（Ｖofs ）にある時間帯で、書込駆動パルスWSをアクティブ（本例ではＨレベル）にしてサンプリングトランジスタ１２５を導通させ、その後に書込駆動パルスWSをアクティブＨにしたままで電源供給線１０５DSL を第１電位に設定する。
【０１３７】
こうすることで、ソース端Ｓを基準電位Ｖｏ（Ｖofs ）より十分低い第２電位Ｖcc_Lにセットし（放電期間Ｃ）かつ駆動トランジスタ１２１のゲート端Ｇを基準電位Ｖｏ（Ｖofs ）にセットしてから（初期化期間Ｄ）、閾値補正動作を開始する（閾値補正期間Ｅ）。このようなゲート電位およびソース電位のリセット動作（初期化動作）により、後続する閾値補正動作を確実に実行することが可能になる。なお、放電期間Ｃと初期化期間Ｄとを合わせて、駆動トランジスタ１２１のゲート電位Ｖｇとソース電位Ｖｓを初期化する閾値補正準備期間とも称する。
【０１３８】
閾値補正期間Ｅでは、電源供給線１０５DSL の電位が低電位側の第２電位Ｖcc_Lから高電位側の第１電位Ｖcc_Hに遷移することで、駆動トランジスタ１２１のソース電位Ｖｓが上昇を開始する。すなわち、駆動トランジスタ１２１のゲート端Ｇは映像信号Ｖsig の基準電位Ｖｏ（Ｖofs ）に保持されており、駆動トランジスタ１２１のソース端Ｓの電位Ｖｓが上昇して駆動トランジスタ１２１がカットオフするまでドレイン電流が流れようとする。カットオフすると駆動トランジスタ１２１のソース電位Ｖｓは“Ｖｏ−Ｖth”となる。なお、閾値補正期間Ｅでは、ドレイン電流が専ら保持容量１２０側（Ｃｓ＜＜Ｃel時）に流れ、有機ＥＬ素子１２７側には流れないようにするため、有機ＥＬ素子１２７がカットオフとなるように共通接地配線cathの電位Ｖcathを設定しておく。
【０１３９】
有機ＥＬ素子１２７の等価回路はダイオードと寄生容量Ｃelの並列回路で表されるため、“Ｖel≦Ｖcath＋ＶthEL”である限り、つまり、有機ＥＬ素子１２７のリーク電流が駆動トランジスタ１２１に流れる電流よりもかなり小さい限り、駆動トランジスタ１２１の電流は保持容量１２０と寄生容量Ｃelを充電するために使われる。
【０１４０】
この結果、駆動トランジスタ１２１を流れるドレイン電流の電流路が遮断されると、有機ＥＬ素子１２７のアノード端Ａの電圧ＶelつまりノードＮＤ１２１の電位は、時間とともに上昇してゆく。そして、ノードＮＤ１２１の電位（ソース電位Ｖｓ）とノードＮＤ１２２の電圧（ゲート電位Ｖｇ）との電位差がちょうど閾値電圧Ｖthとなったところで駆動トランジスタ１２１はオン状態からオフ状態となり、ドレイン電流は流れなくなり、閾値補正期間が終了する。つまり、一定時間経過後、駆動トランジスタ１２１のゲート・ソース間電圧Ｖgsは閾値電圧Ｖthという値をとる。
【０１４１】
ここで、閾値補正動作は１回のみ実行するものとすることもできるが、このことは必須ではない。１水平期間を処理サイクルとして、閾値補正動作を複数回に亘って繰り返すようにしてもよい。たとえば、実際には、閾値電圧Ｖthに相当する電圧が、駆動トランジスタ１２１のゲート端Ｇとソース端Ｓと間に接続された保持容量１２０に書き込まれることになる。しかしながら、閾値補正期間Ｅは、書込駆動パルスWSをアクティブＨにしたタイミングからインアクティブＬに戻すタイミングまでであり、この期間が十分に確保されていないときには、それ以前に終了してしまうこととなる。この問題を解消するには、閾値補正動作を複数回繰り返すのがよい。ここでは、そのタイミングについては図示を割愛する。
【０１４２】
なお、閾値補正動作を複数回実行する場合に、１水平期間が閾値補正動作の処理サイクルとなるのは、行ごとに、サンプリングトランジスタ１２５が信号振幅Ｖinの情報を保持容量１２０にサンプリングする前に、閾値補正動作に先立って、電源供給線１０５DSL の電位を第２電位Ｖcc_Lにセットし、また駆動トランジスタ１２１のゲートを基準電位Ｖinにセットし、さらにソース電位を第２電位Ｖcc_Lにセットする初期化動作を経てから、電源供給線１０５DSL の電位が第１電位Ｖcc_Hにある状態でかつ映像信号線１０６HSが基準電位Ｖｏ（Ｖofs ）にある時間帯でサンプリングトランジスタ１２５を導通させて駆動トランジスタ１２１の閾値電圧Ｖthに対応する電圧を保持容量１２０に保持させようとする閾値補正動作を行なうからである。
【０１４３】
必然的に、閾値補正期間は、１水平期間よりも短くなってしまう。したがって、保持容量１２０の容量Ｃｓや第２電位Ｖcc_Lの大きさ関係やその他の要因で、この短い１回分の閾値補正動作期間では、閾値電圧Ｖthに対応する正確な電圧を保持容量１２０に保持仕切れないケースも起こり得る。閾値補正動作を複数回実行するのが好ましいのは、この対処のためである。すなわち、信号振幅Ｖinの保持容量１２０へのサンプリング（信号書込み）に先行する複数の水平周期で、閾値補正動作を繰り返し実行することで確実に駆動トランジスタ１２１の閾値電圧Ｖthに相当する電圧を保持容量１２０に保持させるのである。
【０１４４】
また、第２比較例の画素回路Ｐにおいては、閾値補正機能に加えて、移動度補正機能を備えている。すなわち、垂直駆動部１０３は、映像信号線１０６HSが映像信号Ｖsig の有効期間である信号電位（Ｖofs ＋Ｖin）にある時間帯にサンプリングトランジスタ１２５を導通状態にするため、書込走査線１０４WSに供給する書込駆動パルスWSを、上述の時間帯より短い期間だけアクティブ（本例ではＨレベル）にする。この書込駆動パルスWSのアクティブ期間（サンプリング期間でもあり移動度補正期間でもある）を適切に設定することで、保持容量１２０に信号振幅Ｖinに応じた情報を保持する際、同時に駆動トランジスタ１２１の移動度μに対する補正を加える。水平駆動部１０６により映像信号線１０６HSに信号電位（Ｖofs ＋Ｖin）を実際に供給して、書込駆動パルスWSをアクティブＨにする期間を、保持容量１２０への信号振幅Ｖinの書込み期間（サンプリング期間とも称する）とする。
【０１４５】
特に、第２比較例の画素回路Ｐにおける駆動タイミングでは、電源供給線１０５DSL が高電位側である第１電位Ｖcc_Hにあり、かつ、映像信号Ｖsig が有効期間にある時間帯内（信号振幅Ｖinの期間）で書込駆動パルスWSをアクティブにしている。つまり、その結果、移動度補正時間（サンプリング期間も）は、映像信号線１０６HSの電位が、映像信号Ｖsig の有効期間の信号電位（Ｖofs ＋Ｖin）にある時間幅と書込駆動パルスWSのアクティブ期間の両者が重なった範囲で決まる。特に、本実施形態では、映像信号線１０６HSが信号電位にある時間幅の中に入るように書込駆動パルスWSのアクティブ期間幅を細めに決めているため、結果的に移動度補正時間は書込駆動パルスWSで決まる。正確には、移動度補正時間（サンプリング期間も）は、書込駆動パルスWS立ち上がってサンプリングトランジスタ１２５がオンしてから、同じく書込駆動パルスWSが立ち下がってサンプリングトランジスタ１２５がオフするまでの時間となる。
【０１４６】
サンプリング期間においては、駆動トランジスタ１２１のゲート電位Ｖｇが信号電位（Ｖofs ＋Ｖin）にある状態でサンプリングトランジスタ１２５が導通（オン）状態となる。したがって、書込み＆移動度補正期間Ｈでは、駆動トランジスタ１２１のゲート端Ｇが信号電位（Ｖofs ＋Ｖin）に固定された状態で、駆動トランジスタ１２１に駆動電流Ｉdsが流れる。信号振幅Ｖinに対応する情報は駆動トランジスタ１２１の閾値電圧Ｖthに足し込む形で保持される。この結果、駆動トランジスタ１２１の閾値電圧Ｖthの変動は常にキャンセルされる形となるので、閾値補正を行なっていることになる。この閾値補正によって、保持容量１２０に保持されるゲート・ソース間電圧Ｖgsは、“Ｖsig ＋Ｖth”＝“Ｖin＋Ｖth”となる。また、同時に、このサンプリング期間で移動度補正を実行するので、第２比較例の画素回路Ｐにおける駆動タイミングにおいて、サンプリング期間は移動度補正期間を兼ねることとなる（書込み＆移動度補正期間Ｈ）。
【０１４７】
ここで、有機ＥＬ素子１２７の閾値電圧をＶthELとしたとき、“Ｖｏ−Ｖth＜ＶthEL”と設定しておくことで、有機ＥＬ素子１２７は、逆バイアス状態におかれ、カットオフ状態（ハイインピーダンス状態）にあるため、発光することはなく、また、ダイオード特性ではなく単純な容量特性を示すようになる。よって駆動トランジスタ１２１に流れるドレイン電流（駆動電流Ｉds）は保持容量１２０の容量値Ｃｓと有機ＥＬ素子１２７の寄生容量（等価容量）Ｃelの容量値Ｃelの両者を結合した容量“Ｃ＝Ｃｓ＋Ｃel”に書き込まれていく。これにより、駆動トランジスタ１２１のドレイン電流は有機ＥＬ素子１２７の寄生容量Ｃelに流れ込み充電を開始する。その結果、駆動トランジスタ１２１のソース電位Ｖｓは上昇していく。
【０１４８】
図４のタイミングチャートでは、この上昇分をΔＶで表してある。この上昇分、すなわち移動度補正パラメータである負帰還量ΔＶは、閾値補正によって保持容量１２０に保持されるゲート・ソース間電圧“Ｖgs＝Ｖin＋Ｖth”から差し引かれることになり、“Ｖgs＝Ｖin＋Ｖth−ΔＶ”となるので、負帰還をかけたことになる。このとき、駆動トランジスタ１２１のソース電位Ｖｓは、ゲート電位Ｖｇ（＝Ｖin）から保持容量に保持される電圧“Ｖgs＝Ｖin＋Ｖth−ΔＶ”を差し引いた値“−Ｖth＋ΔＶ”となる。
【０１４９】
このようにして、第２比較例の画素回路Ｐにおける駆動タイミングでは、書込み＆移動度補正期間Ｈにおいて、信号振幅Ｖinのサンプリングと移動度μを補正する負帰還量（移動度補正パラメータ）ΔＶの調整が行なわれる。書込走査部１０４は、書込み＆移動度補正期間Ｈの時間幅を調整可能であり、これにより保持容量１２０に対する駆動電流Ｉdsの負帰還量を最適化することができる。
【０１５０】
ここで「負帰還量を最適化する」とは、映像信号電位の黒レベルから白レベルまでの範囲で、どのレベルにおいても適切に移動度補正を行なうことができるようにすることを意味する。ゲート・ソース間電圧Ｖgsにかける負帰還量は、ドレイン電流Ｉdsの取り出し時間すなわち書込み＆移動度補正期間Ｈに依存しており、この期間を長くとる程、負帰還量が大きくなる。負帰還量ΔＶはΔＶ＝Ｉds・ｔ／Ｃelである。
【０１５１】
この式から明らかなように、駆動トランジスタ１２１のドレイン・ソース間電流である駆動電流Ｉdsが大きい程、負帰還量ΔＶは大きくなる。逆に、駆動トランジスタ１２１の駆動電流Ｉdsが小さいとき、負帰還量ΔＶは小さくなる。このように、負帰還量ΔＶは駆動電流Ｉdsに応じて決まる。
【０１５２】
また、信号振幅Ｖinが大きいほど駆動電流Ｉdsは大きくなり、負帰還量ΔＶの絶対値も大きくなる。したがって、発光輝度レベルに応じた移動度補正を実現できる。その際、書込み＆移動度補正期間Ｈは必ずしも一定である必要はなく、逆に駆動電流Ｉdsに応じて調整することが好ましい場合がある。たとえば、駆動電流Ｉdsが大きい場合、移動度補正期間ｔは短めにし、逆に駆動電流Ｉdsが小さくなると、書込み＆移動度補正期間Ｈは長めに設定するのがよい。
【０１５３】
また、負帰還量ΔＶは、Ｉds・Ｃel／ｔであり、画素回路Ｐごとに移動度μのばらつきに起因して駆動電流Ｉdsがばらつく場合でも、それぞれに応じた負帰還量ΔＶとなるので、画素回路Ｐごとの移動度μのばらつきを補正することができる。つまり、信号振幅Ｖinを一定とした場合、駆動トランジスタ１２１の移動度μが大きいほど負帰還量ΔＶの絶対値が大きくなる。換言すると、移動度μが大きいほど負帰還量ΔＶが大きくなるので、画素回路Ｐごとの移動度μのばらつきを取り除くことができる。
【０１５４】
このようにして、第２比較例の画素回路Ｐにおける駆動タイミングでは、書込み＆移動度補正期間Ｈにて、信号振幅Ｖinのサンプリングと移動度μのばらつきを補正するための負帰還量ΔＶの調整が同時に行なわれる。もちろん、負帰還量ΔＶは書込み＆移動度補正期間Ｈの時間幅を調整することで最適化可能である。
【０１５５】
また、第２比較例の画素回路Ｐにおいては、ブートストラップ機能も備えている。すなわち、書込走査部１０４は、保持容量１２０に信号振幅Ｖinに対応する情報が保持された段階で書込走査線１０４WSに対する書込駆動パルスWSの印加を解除し（すなわちインアクティブＬ（ロー）にして）、サンプリングトランジスタ１２５を非導通状態にして駆動トランジスタ１２１のゲート端Ｇを映像信号線１０６HSから電気的に切り離す（発光期間Ｉ）。発光期間Ｉに進むと、水平駆動部１０６は、その後の適当な時点で映像信号線１０６HSの電位を基準電位Ｖｏ（Ｖofs ）に戻す。この後、次のフレーム（もしくはフィールド）に移って、再び、閾値補正準備動作、閾値補正動作、移動度補正動作、および発光動作が繰り返される。
【０１５６】
発光期間Ｉでは、駆動トランジスタ１２１のゲート端Ｇは映像信号線１０６HSから切り離される。駆動トランジスタ１２１のゲート端Ｇへの信号電位（Ｖofs ＋Ｖin）の印加が解除されるので、駆動トランジスタ１２１のゲート電位Ｖｇは上昇可能となる。駆動トランジスタ１２１のゲート端Ｇとソース端Ｓと間には保持容量１２０が接続されており、その保持容量１２０による効果によって、ブートストラップ動作が行なわれる。ブートストラップゲインが１（理想値）であると仮定した場合、駆動トランジスタ１２１のソース電位Ｖｓの変動にゲート電位Ｖｇが連動するようになり、ゲート・ソース間電圧Ｖgsを一定に維持することができる。
【０１５７】
このとき、駆動トランジスタ１２１に流れる駆動電流Ｉdsは有機ＥＬ素子１２７に流れ、有機ＥＬ素子１２７のアノード電位は駆動電流Ｉdsに応じて上昇する。この上昇分をＶelとする。やがて、ソース電位Ｖｓの上昇に伴い、有機ＥＬ素子１２７の逆バイアス状態は解消されるので、駆動電流Ｉdsの流入により有機ＥＬ素子１２７は実際に発光を開始する。このときの有機ＥＬ素子１２７のアノード電位の上昇（Ｖel）は、駆動トランジスタ１２１のソース電位Ｖｓの上昇に他ならず、駆動トランジスタ１２１のソース電位Ｖｓは、“−Ｖth＋ΔＶ＋Ｖel”となる。
【０１５８】
駆動電流Ｉds対ゲート電圧Ｖgsの関係は、先のトランジスタ特性を表した式（１）のＶgsに“Ｖin＋Ｖth−ΔＶ”を代入することで、式（２）のように表すことができる。式（２）において、ｋ＝（１／２）（Ｗ／Ｌ）Ｃoxである。
【０１５９】
【数２】
2009169071.tif 000004
【０１６０】
この式（２）から、閾値電圧Ｖthの項がキャンセルされており、有機ＥＬ素子１２７に供給される駆動電流Ｉdsは駆動トランジスタ１２１の閾値電圧Ｖthに依存しないことが分かる。基本的に駆動電流Ｉdsは映像信号Ｖsig の信号振幅Ｖin（詳しくは信号振幅Ｖinに対応して保持容量１２０に保持されるサンプリング電圧＝Ｖgs_121）によって決まる。換言すると、有機ＥＬ素子１２７は信号振幅Ｖinに応じた輝度で発光することになる。
【０１６１】
その際、信号振幅Ｖinは帰還量ΔＶで補正されている。この補正量ΔＶはちょうど式（２）の係数部に位置する移動度μの効果を打ち消すように働く。したがって、駆動電流Ｉdsは実質的に信号振幅Ｖinのみに依存することになる。駆動電流Ｉdsは閾値電圧Ｖthに依存しないので、閾値電圧Ｖthが製造プロセスにより変動しても、ドレイン・ソース間の駆動電流Ｉdsは変動せず、有機ＥＬ素子１２７の発光輝度も変動しない。
【０１６２】
また、駆動トランジスタ１２１のゲート端Ｇとソース端Ｓと間には保持容量１２０が接続されており、その保持容量１２０による効果により、発光期間の最初でブートストラップ動作が行なわれ、駆動トランジスタ１２１のゲート・ソース間電圧“Ｖgs＝Ｖin＋Ｖth−ΔＶ”を一定に維持したまま、駆動トランジスタ１２１のゲート電位Ｖｇおよびソース電位Ｖｓが上昇する。駆動トランジスタ１２１のソース電位Ｖｓが“−Ｖth＋ΔＶ＋Ｖel”となることで、ゲート電位Ｖｇは“Ｖin＋Ｖel”となる。
【０１６３】
このとき、駆動トランジスタ１２１のゲート・ソース間電圧Ｖgsは一定であるので、駆動トランジスタ１２１は、一定電流（駆動電流Ｉds）を有機ＥＬ素子１２７に流す。その結果、電圧降下が生じ、有機ＥＬ素子１２７のアノード端Ａの電位Ｖel（＝ノードＮＤ１２１の電位）は、有機ＥＬ素子１２７に飽和状態での駆動電流Ｉdsという電流が流れ得る電圧まで上昇する。
【０１６４】
ここで、有機ＥＬ素子１２７は、発光時間が長くなるとそのＩ−Ｖ特性が変化してしまう。そのため、時間の経過とともに、ノードＮＤ１２１の電位も変化する。しかしながら、このような有機ＥＬ素子１２７の経時劣化によりそのアノード電位が変動しても、保持容量１２０に保持されたゲート・ソース間電圧Ｖgsは常に“Ｖin＋Ｖth−ΔＶ”で一定に維持される。
【０１６５】
駆動トランジスタ１２１が定電流源として動作することから、有機ＥＬ素子１２７のＩ−Ｖ特性が経時変化し、これに伴って駆動トランジスタ１２１のソース電位Ｖｓが変化したとしても、保持容量１２０によって駆動トランジスタ１２１のゲート・ソース間電位Ｖgsが一定（≒Ｖin＋Ｖth−ΔＶ）に保たれているため、有機ＥＬ素子１２７に流れる電流は変わらず、したがって有機ＥＬ素子１２７の発光輝度も一定に保たれる。
【０１６６】
このような、有機ＥＬ素子１２７の特性変動に拘らず、駆動トランジスタ１２１のゲート・ソース間電圧を一定に維持し輝度を一定に維持する補正のための動作（保持容量１２０の効果による動作）をブートストラップ動作と呼ぶ。このブートストラップ動作により、有機ＥＬ素子１２７のＩ−Ｖ特性が経時的に変化しても、それに伴う輝度劣化のない画像表示が可能になる。
【０１６７】
つまり、第２比較例の画素回路Ｐとそれを駆動する駆動タイミングでは、電気光学素子の一例である有機ＥＬ素子１２７の電流−電圧特性の変化を補正して駆動電流を一定に維持する駆動信号一定化回路の一例であるブートストラップ回路が構成され、ブートストラップ動作が機能するようになっているのである。よって、有機ＥＬ素子１２７のＩ−Ｖ特性が劣化しても一定電流Ｉdsが常に流れ続けるため、有機ＥＬ素子１２７は画素信号Ｖsig に応じた輝度で発光を続けることになり輝度が変化することはない。
【０１６８】
また、第２比較例の画素回路Ｐとそれを駆動する駆動タイミングでは、駆動トランジスタ１２１の閾値電圧Ｖthを補正して駆動電流を一定に維持する駆動信号一定化回路の一例である閾値補正回路が構成され閾値補正動作が機能するようになっている。駆動トランジスタ１２１の閾値電圧Ｖthを反映させたゲート・ソース間電位Ｖgsとして、当該閾値電圧Ｖthのばらつきの影響を受けない一定電流Ｉdsを流すことができる。
【０１６９】
特に、図示を割愛しているが、１回の閾値補正動作の処理サイクルを１水平期間とし、複数回に亘って閾値補正動作を繰り返すようにすれば、確実に閾値電圧Ｖthを保持容量１２０に保持させることができる。閾値電圧Ｖthの画素間差が確実に除去され、階調に拘らず閾値電圧Ｖthのばらつきに起因する輝度ムラを抑制できる。
【０１７０】
これに対して、閾値補正動作を１回にするなど閾値電圧Ｖthの補正が不十分な場合は、つまり閾値電圧Ｖthが保持容量１２０に保持されていない場合には、異なる画素回路Ｐの間で、低階調の領域では輝度（駆動電流Ｉds）に差が出てしまう。よって閾値電圧の補正が不十分な場合は、低階調で輝度のムラが現れ画質を損なうことになる。
【０１７１】
加えて、第２比較例の画素回路Ｐにおける駆動タイミングでは、サンプリングトランジスタ１２５による信号振幅Ｖinに対応する情報の保持容量１２０への書込み動作と連動して駆動トランジスタ１２１の移動度μを補正して駆動電流を一定に維持する駆動信号一定化回路の一例である移動度補正回路が構成され移動度補正動作が機能するようになっている。駆動トランジスタ１２１のキャリア移動度μを反映させたゲート・ソース間電位Ｖgsとして、当該キャリア移動度μのばらつきの影響を受けない一定電流Ｉdsを流すことができる。
【０１７２】
つまり、第２比較例の画素回路Ｐは、駆動タイミングを工夫することで、閾値補正回路や移動度補正回路が自動的に構成され、駆動トランジスタ１２１の特性ばらつき（本例では閾値電圧Ｖthおよびキャリア移動度μのばらつき）による駆動電流Ｉdsに与える影響を防ぐために、閾値電圧Ｖthおよびキャリア移動度μによる影響を補正して駆動電流を一定に維持する駆動信号一定化回路として機能するようになっているのである。
【０１７３】
ブートストラップ動作だけでなく、閾値補正動作と移動度補正動作とを実行しているため、ブートストラップ動作で維持されるゲート・ソース間電圧Ｖgsは、閾値電圧Ｖthに相当する電圧と移動度補正用の電圧ΔＶとによって調整されているため、有機ＥＬ素子１２７の発光輝度は駆動トランジスタ１２１の閾値電圧Ｖthや移動度μのばらつきの影響を受けることがないし、有機ＥＬ素子１２７の経時劣化の影響も受けない。入力される信号振幅Ｖinに対応する安定した階調で表示でき、高画質の画像を得ることができる。
【０１７４】
また、第２比較例の画素回路Ｐは、ｎチャネル型の駆動トランジスタ１２１を用いたソースフォロア回路によって構成することができるために、現状のアノード・カソード電極の有機ＥＬ素子をそのまま用いても、有機ＥＬ素子１２７の駆動が可能になる。
【０１７５】
また、駆動トランジスタ１２１およびその周辺部のサンプリングトランジスタ１２５をも含めてｎチャネル型のみのトランジスタを用いて画素回路Ｐを構成することができ、ＴＦＴ作成においてもアモルファスシリコン（ａ−Ｓｉ）プロセスを用いることができるようになるため、ＴＦＴ基板の低コスト化が図れることになる。
【０１７６】
ところで、補助容量３１０を備えるか否かに関わらず、閾値補正機能や、移動度補正機能や、ブートストラップ機能を働かせるためには、各種のトランジスタ（本実施形態の画素回路Ｐではサンプリングトランジスタ１２５）をオン／オフ制御する必要があり、そのために各種の走査線（本実施形態では書込走査線１０４WS、電源供給線１０５DSL 、映像信号線１０６HS）を画素アレイ部１０２に縦方向や横方向に形成する必要がある。
【０１７７】
しかしながら、各種走査線や回路素子のレイアウト次第では、表示パネル部１００内での画素回路Ｐのレイアウト（以下ＴＦＴレイアウトとも称する）に占める走査線部分の比率が大きくなり、パネルの高精細化が困難になる。以下、この問題点とその対策手法について具体的に説明する。
【０１７８】
＜＜走査線と画素内配線について＞＞
図５〜図８は、画素アレイ部１０２の走査線（垂直配線と水平配線）や画素内の端子配線の配線形態（レイアウト）を説明する図である。ここで、図５は、有機ＥＬ素子１２７や補助容量３１０などの配置を説明する図である。詳しくは、図５は、一般的な有機ＥＬ表示装置における１画素分の層構造の概略を示した図である。ここで、図５（１）は１画素分の平面図であり、図５（２）は図５（１）におけるＡ−Ａ’線の断面図である。図５Ａは、有機ＥＬ素子１２７の下部電極と補助配線の比較例のレイアウトを示した図である。
【０１７９】
図６〜図６Ｂは、走査線を含む画素回路Ｐの従来のレイアウト例を示す。ここで、図６および図６Ａは、レイアウト例の基本概念を示し、図６Ｂは第５の手法のレイアウトの詳細例である。なお、図６および図６Ａに示す第１〜第４の手法のレイアウトは、隣接画素間で書込走査線１０４WSと電源供給線１０５DSL を近接して並走させた例であるのに対して、図６Ｂに示す第５の手法のレイアウトは、自画素内で書込走査線１０４WSと電源供給線１０５DSL を近接して並走させた例である。図７は、書込走査部１０４と駆動走査部１０５の出力回路の一例を説明する図である。図８は、１水平走査期間が短くなったときの問題を説明するタイミングチャートである。
【０１８０】
図５（１）に示す１画素分の平面図のように、基板１０１上に下部電極（たとえばアノード電極）５０４が配置され、その下部電極５０４上に有機ＥＬ素子１２７の開口部（以下ＥＬ開口部と称する）１２７ａが形成されている。下部電極５０４には接続孔（たとえばＴＦＴ−アノードコンタクト）５０４ａが設けられ、この接続孔５０４ａを介して下部電極５０４下に配された駆動トランジスタ１２１の入出力端（本例ではソース電極）に下部電極５０４が接続されるようになっている。
【０１８１】
下部電極５０４の周囲は絶縁膜パターン５０５で覆われて、有機ＥＬ素子１２７を構成する下部電極５０４、有機層５０６、上部電極５０８が積層されている部分のみが発光有効領域１２７ｂとなるように広く露出したＥＬ開口部１２７ａとされている。
【０１８２】
図５（２）には、  図５（１）におけるＡ−Ａ’線の断面図が示されている。図５（２）に示すように、基板１０１上の各画素回路Ｐに対応する位置に、画素回路を構成する駆動トランジスタ１２１やサンプリングトランジスタ１２５などの薄膜トランジスタＱや保持容量１２０（容量値Ｃｓ）や補助容量３１０（容量値Ｃsub ）などの回路素子は内部配線が配置され、その層（第１配線層Ｌ１）の上部に層間絶縁膜５０２ａ，５０２ｂ（酸化膜）が設けられる（図ではその回路素子の一部のみを示す）。
【０１８３】
層間絶縁膜５０２のさらに上部には、薄膜トランジスタＱに接続されたソース電極線およびドレイン電極線が設けられる。また、各素子（薄膜トランジスタＱ，保持容量１２０）を構成する導電層、およびソース電極線およびドレイン電極線を構成する導電層により、画素回路Ｐを構成する他の配線が形成される。
【０１８４】
そして、ソース電極線およびドレイン電極線などの層（第２配線層Ｌ２）を覆う状態で、さらに上層の平坦化膜として機能する層間絶縁膜５０３が設けられ、この層間絶縁膜５０３上に有機ＥＬ素子１２７が形成されている。有機ＥＬ素子１２７は、下層側から順に積層された下部電極（たとえばアノード電極）５０４、有機層５０６、および上部電極（たとえばカソード電極）５０８で構成されている。有機ＥＬ素子１２７は、下部電極５０４と上部電極５０８と間に誘電体である有機層５０６が挟まれた構造であるので、有機ＥＬ素子１２７は容量成分（寄生容量Ｃel）を持つことになる。
【０１８５】
有機層５０６は、詳細には、たとえば、低分子系の材料で多層構造を採用しており、下部電極５０４側から上部電極５０８側に向かって順に、たとえば、ホール注入層、ホール輸送層、発光層、電子輸送層（電子注入層を兼ねる）を持つ。そして、カラー表示対応の場合は、発光層の有機材料として、表示色に適合したものを使用する。
【０１８６】
下部電極５０４は、画素電極としてパターン形成されており、層間絶縁膜５０２に形成された接続孔５０４ａを介して駆動トランジスタ１２１のソース電極１２１ｓに接続されている。また、下部電極５０４と対向する上部電極５０８は全ての画素回路Ｐを覆うベタ膜として形成されている。
【０１８７】
このような層構造を持つ有機ＥＬ表示装置１においては、有機ＥＬ素子１２７が配列形成された基板１０１と反対側から発光光Ｌ１を取り出すいわゆるトップエミッション方式として構成することが、有機ＥＬ素子１０１の開口率を確保する上で有効になる。また、このようなトップエミッション方式であれば、有機ＥＬ素子１２７の開口率が、画素回路Ｐを構成する薄膜トランジスタＱのレイアウトには依存しない。このため、さらに複数の薄膜トランジスタＱや保持容量１２０を用いた画素回路Ｐを各画素に対応させて配置することもできる。
【０１８８】
下部電極５０４は、画素回路Ｐの配列に対応してマトリクス状に配置される（図５Ａを参照）。そして、この下部電極５０４の隣接画素間には、下部電極５０４と同一層で構成された補助配線５０５（第２の補助配線）が配線された構成となっている。補助配線５０５は、上部電極５０８のカソード配線と電気的な接続がとられる。
【０１８９】
図示を割愛した基板１０１上の最初に設けられる第１配線層Ｌ１は、薄膜トランジスタＱ（駆動トランジスタ１２１やサンプリングトランジスタ１２５）などの回路素子を形成するレイヤとしても使用される。たとえば、保持容量１２０（容量値Ｃｓ）は、一方の電極が第１配線層Ｌ１に形成され、それに対向する電極がポリシリコンで層間絶縁膜５０２ａ，５０２ｂ間に形成されている。補助容量３１０（容量値Ｃsub ）は、一方の電極が第１配線層Ｌ１および第２配線層Ｌ２に形成され、それらに対向する電極がポリシリコンで層間絶縁膜５０２ａ，５０２ｂ間に形成されている。
【０１９０】
第１配線層Ｌ１の電極とポリシリコンで第１の補助容量３１０ａが形成され、第２配線層Ｌ２の電極とポリシリコンで第２の補助容量３１０ｂが形成され、第１配線層Ｌ１の電極と第２配線層Ｌ１の電極とがコンタクトにより接続されることで、第１の補助容量３１０ａと第２の補助容量３１０ｂが並列接続された状態となっている。なお、補助容量３１０ｂを利用することは必須ではなく、保持容量１２０と同様に、第１配線層Ｌ１の電極とポリシリコンで構成される補助容量３１０ａのみとしてもよい。もちろん、この補助容量３１０自体を使用しない構成を採ることもできる。
【０１９１】
この表示装置１は、基板１０１と反対側から発光光を取り出すトプエミッション型であるため、下部電極５０４は遮光性が高く、かつ反射率の高い材料で構成される。一方、上部電極５０８は、光透過性の高い材料を用いて構成される。したがって、上部電極５０８の配線抵抗が大きくなる。上部電極５０８をベタ配線としても抵抗値の低減には限界がある。補助配線５０５は、この高抵抗の上部電極５０８と電気回路的に並列に配線することで、カソード配線全体としての抵抗値を低減するのに寄与する。図示を割愛するが、基板１０１において、トランジスタＱや有機ＥＬ素子１２７が配置されている側と反対側の面には、光リークや温度拡散のために遮光メタル層が設けられる。
【０１９２】
たとえば、有機ＥＬ素子１２７の下部電極と補助配線の比較例のレイアウトが図５Ａに示されている。この図に示すように、下部電極５０４は、マトリクス状に配置された画素回路Ｐの配列に対応して、その画素回路Ｐを取り囲むように格子状に配置され、さらに外周にも画素アレイ部１０２の全体を取り囲むように配置されている。そして、この下部電極５０４間に、下部電極５０４と同一層で構成された補助配線５０５が配線された構成となっている。前述のように、下部電極５０４が形成されるアノード層Ｌ３の補助配線５０５は、適当な箇所にて（図の例では各画素間の中心および外周の画素と対応する中心に）、カソードコンタクトKCにより、その上層の上部電極５０８と接続される。
【０１９３】
補助容量３１０のノードを有機ＥＬ素子１２７のカソード配線に接続するべく、第１配線層Ｌ１の電極と第２配線層Ｌ１の電極を、さらにコンタクトにより補助配線５０５に接続することで、最終的に上部電極５０８と接続されるようにしている。
【０１９４】
ところで、図２および図２Ａに示した画素回路Ｐの場合、画素アレイ部１０２においては、少なくとも垂直走査系統に関わる書込走査線１０４WSおよび電源供給線１０５DSL が縦／横の一方の配線（たとえば横配線とする）となり、これに対して水平走査系統に関わる映像信号線１０６HSが縦／横の他方の配線（たとえば縦配線とする）となる。また、有機ＥＬ素子１２７のカソード電位Ｖcathをベタ配線ではなく通常の配線とする場合であれば、カソード電位Ｖcath用の配線（以下カソード配線Ｗcathと称する）が横配線もしくは縦配線となる。
【０１９５】
ここで、前述の各配線（書込走査線１０４WS、電源供給線１０５DSL 、映像信号線１０６HS）は、横方向または縦方向に延び、画素アレイ部１０２の周辺に設けられた対応する走査部（書込走査部１０４、駆動走査部１０５、水平駆動部１０６）と接続される。
【０１９６】
画面の左右方向について考察した場合、詳細説明図は割愛するが、１行内の全ての画素回路Ｐに対して書込駆動パルスWSは書込走査部１０４から共通に供給されるので、書込駆動パルスWSの波形が配線容量や配線抵抗の影響で、書込走査部１０４から遠い画素回路Ｐ（遠側画素と称する）の方が書込走査部１０４から近い画素回路Ｐ（近側画素と称する）よりも、その波形鈍りが大きくなってしまう。そのため、配線容量や配線抵抗の分布特性が、閾値補正や移動度補正の動作に影響を与えることがある。
【０１９７】
同様のことは、電源供給線１０５DSL や映像信号線１０６HS（あるいはカソード配線Ｗcath）についても言えることであり、配線容量や配線抵抗の分布特性が、閾値補正や移動度補正の動作に影響を与えることがある。
【０１９８】
これらの点を考慮して、各配線は、一般的に、低抵抗にするべく、アルミニウムＡｌやモリブデンＭｏなどによる光透過性を有しない金属配線を使用して配線される。前述のように、縦配線と横配線が必要であるから、基本的には、縦配線と横配線の交差部でのオーバーラップのために、最低でも２層（第１配線層Ｌ１，第２配線層Ｌ２）の金属配線が必要になる。
【０１９９】
２層の金属配線を利用して各配線（書込走査線１０４WS、電源供給線１０５DSL 、映像信号線１０６HS、カソード配線Ｗcath）を配置する場合、何れを第１配線層Ｌ１に配置し何れを第２配線層Ｌ２に配置するかで、様々な配線（レイアウト）形態を採り得る。
【０２００】
たとえば、書込走査線１０４WSと電源供給線１０５DSL とを上層側および下層側の一方の金属配線にすることが考えられる。このとき、映像信号線１０６HSに関しては、第１の手法として図６（１）に示すように、画素回路Ｐ部分では上層側および下層側の一方の金属配線（図では第２配線層Ｌ２）にすると、同層の書込走査線１０４WSや電源供給線１０５DSL と交差する部分はオーバーラップさせる必要があるので、上層側および下層側の他方の金属配線にしてブリッジさせる（異なる層の金属配線をコンタクトで繋ぐ）必要がある。
【０２０１】
また、第２の手法として図６（２）に示すように、水平駆動部１０６Ｓの全体を上層側および下層側の他方（図では第１配線層Ｌ１）の金属配線にすることも考えられる。こうすることで、第１の手法のような他層の金属配線（第２配線層Ｌ２）とのブリッジを避けることができる。第１の手法との対比においては、縦配線である映像信号線１０６HSと横配線との下層側の金属配線とのブリッジの回数を少なくできるので、映像信号線１０６HSの負荷を軽減することができる利点がある。
【０２０２】
第１および第２の手法の何れにおいても、書込走査線１０４WSと電源供給線１０５DSL は同層の金属配線で同一方向にレイアウトされることになり、１画素内では離して（画素回路Ｐの上端と下端にて）並走させたとしても、隣接する画素回路Ｐとの関係においては同層（同じレイヤ）でごく近くを並走（隣接）することになる。
【０２０３】
また、前述のように、書込走査線１０４WSおよび電源供給線１０５DSL は、画素アレイ部１０２周辺（パネル端）の対応する書込走査部１０４、駆動走査部１０５までレイアウトされるため、非常に長い。したがって、配線間スペースが狭いと、対向面積が大きくなり、配線間に形成される静電容量（寄生容量）が大きくなる。また、走査線同士に限らず、走査線と画素内配線と間でも、同様のことが懸念される。
【０２０４】
たとえば、図６に示すように、走査線や画素内配線を形成する際に用いられるのは、半導体基板側の第１配線層と、第１配線層Ｌ１の上層側に絶縁体（層間絶縁膜５０２，５０３：画素回路Ｐの各構成要素を形成するためのものを含む）を挟んで配される第２配線層Ｌ２の２層である。ここで、第２配線層Ｌ２の配線はアルミAlなどの低抵抗材料が用いられるのに対して、第１配線層Ｌ１の配線は、低抵抗とは言っても、第２配線層Ｌ２の配線と比較して抵抗が高い材料（高抵抗材料）、たとえばモリブデンＭｏなどが使用される。
【０２０５】
画素回路Ｐにおいては、映像信号線１０６HSは信号振幅Ｖinに対応する情報を、サンプリングトランジスタ１２５を介して保持容量１２０に書き込む必要があり低インピーダンスであることが好ましく、また、電源供給線１０５DSL はそれそのものが駆動トランジスタ１２１に対して電源供給能力を持つ必要があり低インピーダンスであることが好ましく、何れも低抵抗化するため、第２配線層Ｌ２に設定する。
【０２０６】
映像信号線１０６HSは列方向に延在する縦配線であるのに対して、電源供給線１０５DSL は、水平期間ごとに第１電位Ｖcc_Hと第２電位Ｖcc_Lとでスイッチングするため、行方向に延在する横配線とする。映像信号線１０６HSと電源供給線１０５DSL をともに第２配線層Ｌ２に設定するには、必然的に、映像信号線１０６HSと電源供給線１０５DSL は直交（交差）しなければならない。このような低抵抗線同士が交差する配線態様を実現するためには、第２配線層Ｌ２に関しても多層配線技術が必要となる。実際の所は、ブリッジ部分を第１配線層Ｌ１を利用して形成することになる。
【０２０７】
一方、画素内配線に関しては、配線長が短く配線抵抗の分布特性が問題となることは殆どないので、基本的には、第１配線層Ｌ１および第２配線層Ｌ２の何れをも採用することができる。そのため、図６（１）に示す第１の手法や図６（２）あるいは図６Ａに示す第２の手法のように、トランジスタの端子に接続される配線と同層に画素内配線を配置することが考えられる。この場合、画素回路Ｐ内において、たとえば、映像信号線１０６HSと駆動トランジスタ１２１のゲート配線３１２と間で線間容量３１４（容量値Ｃｐ_0）が寄生容量として形成されてしまう。これは、レイアウト効率を考慮してゲート配線３１２を映像信号線１０６HSと同層で形成する場合に並走してしまい、並走部の平行平板容量によって比較的大きな容量値Ｃｐ_0の線間容量３１４が形成される。
【０２０８】
これに対して、線間容量３１４を小さくする仕組みとして、図６Ａ（１）や図６Ａ（２）に示すように、映像信号線１０６HSとゲート配線３１２を別レイヤに配置することが考えられる。たとえば、第３の手法として図６Ａ（１）に示すように、映像信号線１０６HSを第２配線層Ｌ２に配置し、駆動トランジスタ１２１のゲート配線３１２を第１配線層Ｌ１に配置する。あるいは、これとは逆に、第４の手法として図６Ａ（２）に示すように、映像信号線１０６HSを第１配線層Ｌ１に配置し、駆動トランジスタ１２１のゲート配線３１２を第２配線層Ｌ２に配置する。第３および第４の手法の何れも、ゲート配線３１２と映像信号線１０６HSの並走部分を別レイヤで配線することで線間容量３１４の低容量化を実現できる。
【０２０９】
このように、各種の走査線や画素内配線を画素回路Ｐ内に配置（レイアウト）する手法としては、様々な手法を採ることができる。ここで、一般的なレイアウト手法では、各種の走査線や画素内配線の線幅に関しては、主に線抵抗の側面から決めている。たとえば、電源供給線１０５DSL は特に駆動トランジスタ１２１を動作させる電源線として機能するので他の走査線（書込走査線１０４WSや映像信号線１０６HS）よりも太くし、残りの走査線（書込走査線１０４WSや映像信号線１０６HS）は線抵抗との兼合いを考慮して最適な太さにする。画素内配線は線抵抗がさほど問題とならないので適当な太さとされる。
【０２１０】
より具体的に説明すると、第２比較例や本実施形態の画素回路Ｐでは、駆動トランジスタ１２１の電源ライン（電源供給線１０５DSL ）をパルス化して第１電位Ｖcc_Hと第２電位Ｖcc_Lとの間でスイッチングするようにしているので、図７に示ように、駆動走査部１０５から発せられた電源駆動パルスDSL がその電源供給線１０５DSL を伝達する。
【０２１１】
図７に示すように、書込走査部１０４および駆動走査部１０５はともに、各行の書込走査線１０４WSや電源供給線１０５DSL をＨレベルとＬレベルで切り替えて１行分の全サンプリングトランジスタ１２５もしくは全発光制御トランジスタ１２２の各ゲート端Ｇを一斉に制御するようになっている。このため、書込走査線１０４WSや電源供給線１０５DSL と接続される部分には、十分な駆動能力を持つ出力回路４００，５００を備える。図では、１行分の出力回路４００，５００のみを示しているが、各行の書込走査線１０４WSや電源供給線１０５DSL ごとに出力回路４００，５００が設けられる。書込走査部１０４や駆動走査部１０５は、画素アレイ部１０２の外縁（いわゆる額縁部分）に設けられ、また図示を割愛するが、表示パネル部１００の外部に設けられた出力インピーダンスが十分に小さな電源回路から第１電位Ｖcc_Hと第２電位Ｖss_L（Ｖcc_H＞Ｖss_L）とが供給されるようになっている。
【０２１２】
本例の出力回路４００，５００は、同様の構成をしているので、以下代表して出力回路４００にて説明する。書込走査部１０４側の出力回路４００は、一例として、ｐチャネル型のトランジスタ（ｐ型トランジスタ）４０２と、ｎチャネル型のトランジスタ（ｎ型トランジスタ）４０４とを、第１電位Ｖcc_H用の供給端４００Ｈと第２電位Ｖss_L用の供給端４００Ｌとの間に直列に配置した構成となっている。ｐ型トランジスタ４０２のソース端Ｓは第１電位Ｖcc_H用の供給端４００Ｈに接続され、ｎ型トランジスタ４０４のソース端Ｓは第２電位Ｖss_L用の供給端４００Ｌに接続されている。ｐ型トランジスタ４０２とｎ型トランジスタ４０４の各ドレイン端Ｄを共通に接続し、その接続点を書込走査線１０４WSに接続している。全体としては、ＣＭＯＳインバータを構成している。
【０２１３】
ｐ型トランジスタ４０２とｎ型トランジスタ４０４の各ゲート端Ｇを共通に接続し、その接続点にアクティブＬの書込駆動パルスNWS を供給する。書込駆動パルスNWS がアクティブＬのときにはｎ型トランジスタ４０４がオフするとともにｐ型トランジスタ４０２がオンするので第１電位Ｖcc_Hが書込走査線１０４WSに供給される一方、書込駆動パルスNWS がインアクティブＨのときにはｐ型トランジスタ４０２がオフするとともにｎ型トランジスタ４０４がオンするので第２電位Ｖss_Lが書込走査線１０４WSに供給される。
【０２１４】
一方、駆動走査部１０５側の出力回路５００においては、ｐ型トランジスタ５０２とｎ型トランジスタ５０４の各ゲート端Ｇを共通に接続し、その接続点に走査駆動パルスNDSLを供給する。走査駆動パルスNDSLがＬのときにはｎ型トランジスタ５０４がオフするとともにｐ型トランジスタ５０２がオンするので第１電位Ｖcc_Hが電源供給線１０５DSL に供給される一方、走査駆動パルスNDSLがＨのときにはｐ型トランジスタ５０２がオフするとともにｎ型トランジスタ５０４がオンするので第２電位Ｖss_Lが電源供給線１０５DSL に供給される。これらの動作から分かるように出力回路４００，５００はインバータ型のバッファとして機能している。
【０２１５】
有機ＥＬ素子１２７が発光時にはパネル電源が第１電位Ｖcc_Hになっているので、電源駆動パルスDSL の最終段の出力回路５００のｐ型トランジスタ５０２がオンして、その電源電圧（第１電位Ｖcc_H）が画素回路Ｐに供給される。１画素の発光電流は数μＡであるが、たとえば水平方向に１０００画素程度あるので、電流は数ｍＡとなる。そのため、電源供給線１０５DSL の配線抵抗による電圧ドロップを抑制するために、たとえば図６、図６Ａ、あるいは図６Ｂに示すように、電源供給線１０５DSL は他の走査線よりも太くレイアウトする。このため、パネル内でのＴＦＴレイアウトに占める比率が大きくなり、パネルの高精細化が困難になる。
【０２１６】
また、図２や図２Ａに示した画素回路Ｐやその駆動方式として図４に示した駆動タイミングにしつつパネルの高精細化や高速駆動を実現する際には、走査線の線抵抗の問題がより一層複雑な関係を持って顕在化してくる。その問題を説明するタイミングチャートが図８に示されている。図４に示した駆動タイミングでの説明のように、２ＴＲ構成の画素回路Ｐにおいて、閾値補正動作と移動度方正動作を実現するには、図８（１）に示すように、１Ｈ期間内に２回、書込駆動パルスWSをアクティブにしてサンプリングトランジスタ１２５をオンし、１回目のオンタイミングにて閾値補正を行ない、２回目のオンタイミングにて信号電圧書込みと移動度補正を同時に行なう。
【０２１７】
ここで、倍速駆動のように、１水平走査期間が短くなると（倍速駆動では１／２になる）、その１／２にされた１水平走査期間内で２回、書込駆動パルスWSをアクティブにしてサンプリングトランジスタ１２５をオンし、１回目のオンタイミングにて閾値補正を行ない、２回目のオンタイミングにて信号電圧書込みと移動度補正を同時に行なわなければならない。
【０２１８】
このとき、図８（２）に示すように、１水平走査期間を短くしたのに合わせて、単純に相対的に１回目と２回目の各オン期間を短く設定していたのでは、たとえば閾値補正期間の絶対時間が短くなる。そのため、１回の閾値補正動作では駆動トランジスタ１２１の閾値電圧に相当する電圧を十分に保持容量１２０へ保持させることができなくなり、複数の水平周期で繰り返し閾値補正動作を実行することが必須となってしまい、全体の制御が複雑になってくる。
【０２１９】
また、この問題を解消するために、図８（３）に示すように、１回目のオン期間を従前と同等レベルに近づくように可能な範囲で延ばすことが考えられる。しかしながら、単純に１回目のオン期間を延ばしたのでは、映像信号Ｖsig を基準電位Ｖｏから信号電位（Ｖofs ＋Ｖin）に切り替えるタイミングも遅れることになり、その電位変化が映像信号線１０６HSの線抵抗に起因して遅延を持ち、１水平走査期間を短くしたことでその遅延の影響が無視できなくなるため、信号振幅Ｖinに対応する情報の保持容量１２０への書込みや移動度補正が適正にできない事態を招く。
【０２２０】
つまり、映像信号線１０６HSの線抵抗による映像信号線１０６HSの電位変化の遅延現象は、１水平走査期間が短くなるほど無視できなくなるのである。この問題を解消するには、１水平走査期間が短くなるほど映像信号線１０６HSの線抵抗を小さくする必要があり、一例として、映像信号線１０６HSを第２配線層Ｌ２にてアルミニウムＡｌで配線することが必要になってくる。
【０２２１】
しかしながら、このように映像信号線１０６HSを第２配線層Ｌ２にて配線すると、図６（１）の第１の手法や図６Ａ（２）の第４の手法のように、横配線である書込走査線１０４WSや電源供給線１０５DSL とが交差する部分に関して横配線と縦配線の何れか一方をオーバーラップさせる必要が生じ、その分、線抵抗が低減してしまう難点がある。
【０２２２】
＜改善手法：第１実施形態＞
図９〜図９Ｂは、走査線がＴＦＴレイアウトに占める面積比率を低減し得るようにした回路配置（レイアウト）の第１実施形態を説明する図である。ここで、図９は、画素回路Ｐの周辺の第１実施形態のレイアウト例の基本概念を示す。図９Ａは図９に対応した詳細例（配線の上下関係は無視する）の平面図である。図９Ｂは、図９に対応した有機ＥＬ素子１２７の下部電極５０４と同一層に設けられる補助配線のレイアウトを示した図である。
【０２２３】
後述する第２実施形態も含めて、本実施形態の改善手法のポイントは、特に配線抵抗が小さいことが要求される配線に関して、有機ＥＬ素子１２７の下部電極５０４と同一層に補助配線５１５（第１の補助配線）を配置する点に特徴を有する。たとえば、画素回路Ｐの電源配線や書込駆動パルスWS用や電源駆動パルスDSL や映像信号線１０６HS用の各種駆動パルス配線として補助配線５１５を用いることが考えられる。
【０２２４】
これにより、ＴＦＴ画素レイアウトにスペースが生まれ、従前の画素ピッチ（画素サイズ）を維持する場合は回路素子数の増加や容量などの増加が容易に可能となる。また、第１配線層Ｌ１や第２配線層Ｌ２における走査線のレイアウト面積を削減することができ、素子サイズを従前の状態に維持する場合は、従前よりも画素ピッチ（画素サイズ）を小さくできるのでパネルの高精細化が可能となる。
【０２２５】
なお、アノード層Ｌ３に補助配線５１５を配置するので、カソード配線用の補助配線５０５の一部もしくは全体を取り外すことになる。たとえば、パネル面積が小さい場合には補助配線５０５の全体を取り外しても、上部電極５０８（カソード配線）の抵抗値が問題となることはない。また、トップエミッション方式での高精細画素構造とする場合において、開口率を稼ぐために、補助配線５０５を画素アレイ部１０２の全体を取り囲むように配置するだけで、画素アレイ部１０２（表示エリア）内に格子状または列または行状に配線するレイアウトを用いないこともある。パネル面積が大きく上部電極５０８の抵抗値が問題となる場合には、補助配線５０５の一部を残すようにすればよい。
【０２２６】
ここで、有機ＥＬ素子１２７の下部電極５０４と同一層に配置する補助配線５１５は、第１配線層Ｌ１や第２配線層Ｌ２の既存の配線を取り外して、下部電極５０４が配置されるアノード層Ｌ３に設ける補助配線５１５のみとする第１の手法を採ることが考えられる。また、図５や図５Ａに示した比較例のレイアウトにおけるカソード配線用の補助配線５０５と同様に、第１配線層Ｌ１や第２配線層Ｌ２の既存の配線と補助配線５１５を併設する第２の手法を採ることも考えられる。第１実施形態では、第１の手法を採用する点で、第２の手法を採用する第２実施形態と異なる。
【０２２７】
つまり、本実施形態の改善手法においては、アノード層Ｌ３に走査線を補助配線５１５により配線する場合に、配線層Ｌ１，Ｌ２の既存の走査線と併設してもよいし、カソード配線の補助配線５０５を残しておいてもよいし、補助配線５１５のみとしてもよい。図９や後述する図１０では、これらの状態を、回路図上で模式的に示している。
【０２２８】
たとえば、第１実施形態の改善手法においては、比較例においてカソード配線用の補助配線５０５として用いていたアノード層Ｌ３の格子状配線を電源供給線１０５DSL 用の補助配線５１５として用いる。なお、第１実施形態の場合、従前は配線層Ｌ１，Ｌ２に設けていた電源供給線１０５DSL を完全に無くしているので、実質的にはもはや補助配線５１５と言えるものではなくなっている。
【０２２９】
こうすることで、図９Ａに示すように、画素回路Ｐ内のＴＦＴレイアウトから電源供給線１０５DSL 用のレイアウト面積を削減することができ、その削減分にその他の素子などをレイアウトすることができるようになる。
【０２３０】
駆動走査部１０５と画素アレイ部１０２との間の電源供給線１０５DSL の接続は、従来通り、表示パネル部１００の外周部の出力回路５００に設けられたバッファ（トランジスタ５０２，５０４）から配線層Ｌ１，Ｌ２で出力し、画素アレイ部１０２の外縁にてアノード層Ｌ３に補助配線５１５として設けられている電源供給線１０５DSL とコンタクト５１６により接続する。画素アレイ部１０２内の補助配線５１５（電源供給線１０５DSL ）は、各画素回路Ｐにおいて、配線層Ｌ１，Ｌ２に設けられている駆動トランジスタ１２１のドレイン配線（内部配線）とコンタクトを取る。
【０２３１】
このようなレイアウト構成により、従来レイアウトできなかった箇所を素子用のレイアウトに用いることができるようになり、素子数の増加や駆動トランジスタ１２１のサイズの増加、あるいは保持容量１２０や補助容量３１０の容量増加などが容易に可能となる。また、このような配線構造を用いることで、パネルの高精細化も可能となる。
【０２３２】
＜改善手法：第２実施形態＞
図１０〜図１０Ｃは、走査線がＴＦＴレイアウトに占める面積比率を低減し得るようにした回路配置（レイアウト）の第２実施形態を説明する図である。ここで、図１０は、画素回路Ｐの周辺の第２実施形態のレイアウト例の基本概念を示す。図１０Ａは図１０に対応した詳細例（配線の上下関係は無視する）の平面図である。図１０Ｂおよび図１０Ｃは、図１０に対応した有機ＥＬ素子１２７の下部電極５０４と同一層に設けられる補助配線のレイアウトを示した図である。
【０２３３】
第２実施形態における改善手法のポイントは、第１実施形態と同様に、特に配線抵抗が小さいことが要求される配線に関して、有機ＥＬ素子１２７の下部電極５０４と同一層に補助配線５１５を配置する点に特徴を有する。前述の第１実施形態との比較では、第１配線層Ｌ１や第２配線層Ｌ２の既存の配線と補助配線５１５を併設する第２の手法を採る点にある。図１０では、この状態を、回路図上で模式的に示している。
【０２３４】
たとえば、第２実施形態の改善手法においても、比較例においてカソード配線用の補助配線５０５として用いていたアノード層Ｌ３の格子状配線を電源供給線１０５DSL 用の補助配線５１５として用いる。なお、第２実施形態の場合、この補助配線５１５が、配線層Ｌ１，Ｌ２に設けている電源供給線１０５DSL と併設される。このとき、図１０Ｂに示すように、従前のカソード配線用の補助配線５０５をアノード層Ｌ３から完全に取り除いて電源供給線１０５DSL 用の補助配線５１５として用いることができる。
【０２３５】
あるいは、図１０Ｃに示すように、第２配線層Ｌ２に電源供給線１０５DSL を並走させている点に直目して、アノード層Ｌ３に従前よりも幅の狭い補助配線５０５を設け、電源供給線１０５DSL 用の補助配線５１５と並走させてもよい。アノード層Ｌ３に補助配線５０５を設けるので、補助配線５１５の幅を第１実施形態よりも狭くする必要があるが、第２配線層Ｌ２にも電源供給線１０５DSL を設けて電気回路的に並走させているので、線幅を狭くすることの不利益を電源供給線１０５DSL で補間できる。
【０２３６】
こうすることで、第２実施形態においても、図１０Ａに示すように、配線層Ｌ１，Ｌ２に設ける電源供給線１０５DSL の幅を狭くすることができる。その分、画素回路Ｐ内のＴＦＴレイアウトから電源供給線１０５DSL 用のレイアウト面積を削減することができ、その削減分にその他の素子などをレイアウトすることができるようになる。
【０２３７】
以上、本発明について実施形態を用いて説明したが、本発明の技術的範囲は前記実施形態に記載の範囲には限定されない。発明の要旨を逸脱しない範囲で前記実施形態に多様な変更または改良を加えることができ、そのような変更または改良を加えた形態も本発明の技術的範囲に含まれる。
【０２３８】
また、前記の実施形態は、クレーム（請求項）にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組合せの全てが発明の解決手段に必須であるとは限らない。前述した実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜の組合せにより種々の発明を抽出できる。実施形態に示される全構成要件から幾つかの構成要件が削除されても、効果が得られる限りにおいて、この幾つかの構成要件が削除された構成が発明として抽出され得る。
【０２３９】
たとえば、改善手法の第１あるいは第２実施形態においては、アノード層Ｌ３の補助配線５１５として電源供給線１０５DSL を適用する事例について説明したが、対象となる配線は、電源供給線１０５DSL に限らず、あらゆる配線を対象にできる。たとえば、書込駆動パルスWS用や映像信号線１０６HS用の配線として補助配線５１５を用いることができる。画像特性を良好なものとする上で、特に配線抵抗が小さいことが要求される配線に関して適用すればよいのである。これは、画像特性を良好なものとするときに配線抵抗が小さいことが要求される配線の場合、配線層Ｌ１，Ｌ２で配線しようとすると配線幅が太くなり、ＴＦＴレイアウトに占めるレイアウト比率が大きくなり、パネルの高精細化が困難になることに基づく。
【０２４０】
たとえば、映像信号線１０６HSをアノード層Ｌ３にてアルミニウムＡｌで配線すれば、縦配線である映像信号線１０６HSと横配線である書込走査線１０４WSや電源供給線１０５DSL とが同一の層で交差することがなく、映像信号線１０６HSを十分に小さな配線抵抗にできる利点が得られる。図８にて説明した倍速駆動のような１水平走査期間が短くなるケースで適用すると効果的である。
【０２４１】
また、考え方としては、特開２００６−２１５２１３号公報に記載の５ＴＲ構成などのように、駆動トランジスタ１２１の電源供給端（ドレイン端）側を一定の電圧にする形態のものにおいても、配線抵抗が小さいことが要求される配線をアノード層Ｌ３の補助配線５１５にて配線する手法を適用することができる。
【０２４２】
ただし、実体面としては、駆動トランジスタ１２１の電源供給端（ドレイン端）側を一定の電圧にする形態の場合、その要求は殆どないと考えてよい。これは、駆動トランジスタ１２１の電源供給端（ドレイン端）側を一定の電圧にする形態であれば、その配線を横配線とする必要がないことによる。すなわち、映像信号線１０６HSと同様に縦配線として映像信号線１０６HSと併走させることができるので、ブリッジを必要とすることなく、それらを第２配線層Ｌ２でアルミニウムＡｌにて併走させて配線でき、両者の配線抵抗をともに十分に小さくすることができるからである。
【０２４３】
この点においては、電源供給線１０５DSL を横配線、映像信号線１０６HSを縦配線としなければならない形態のもの、つまり、閾値補正動作を実行するに当たり、駆動トランジスタ１２１の電源供給端を第１電位と第２電位と間で遷移させる、つまり電源電圧をスイッチングパルスとして使用する形態のものにおいて、配線抵抗が小さいことが要求される配線をアノード層Ｌ３の補助配線５１５にて配線する手法を適用することの効果が高い。
【０２４４】
＜駆動タイミングの変形例＞
また、画素回路Ｐが同じであっても、駆動タイミングの側面から様々な変形が可能である。たとえば、電源供給線１０５DSL の電位が第２電位Ｖcc_Lから第１電位Ｖcc_Hに遷移するタイミングを映像信号Ｖsig の非有効期間である基準電位Ｖｏ（Ｖofs ）の期間としつつ、様々な変形が可能である。
【０２４５】
たとえば、一変形例として、図示を割愛するが、図５Ａに示した駆動タイミングに対して、書込み＆移動度補正期間Ｈの設定方法を変形することができる。具体的には、先ず映像信号Ｖsig が基準電位Ｖｏ（Ｖofs ）から信号電位（Ｖofs ＋Ｖin）に遷移するタイミングｔ１５Ｖを図５Ａに示した駆動タイミングよりも１水平期間の後半側にシフトさせて、有効期間である信号振幅Ｖinすなわち信号電位（Ｖofs ＋Ｖin）の期間を狭くする。
【０２４６】
また、閾値補正動作の完了時（閾値補正期間Ｅの完了時）には、先ず、書込駆動パルスWSをアクティブＨにしたままで、水平駆動部１０６により映像信号線１０６HSに信号電位（Ｖofs ＋Ｖin）を供給して（ｔ１６）、書込駆動パルスWSをインアクティブＬにするまで（ｔ１７）の間を、保持容量１２０への画素信号Ｖsig の書き込み期間とする。信号振幅Ｖinに対応する情報は駆動トランジスタ１２１の閾値電圧Ｖthに足し込む形で保持される。この結果、駆動トランジスタ１２１の閾値電圧Ｖthの変動は常にキャンセルされる形となるので、閾値補正を行なっていることになる。この閾値補正動作によって、保持容量１２０に保持されるゲート・ソース間電圧Ｖgsは“Ｖsig ＋Ｖth”となる。また、同時に、信号書込期間ｔ１６〜ｔ１７で移動度補正を実行する。すなわち、タイミングｔ１６〜ｔ１７は、信号書込期間と移動度補正期間の双方を兼ねることとなる。
【０２４７】
なお、この移動度補正を実行する期間ｔ１６〜ｔ１７では、有機ＥＬ素子１２７は実際には逆バイアス状態にあるので発光することはない。この移動度補正期間ｔ１６〜ｔ１７では、駆動トランジスタ１２１のゲート端Ｇが映像信号Ｖsig のレベルに固定された状態で、駆動トランジスタ１２１に駆動電流Ｉdsが流れる。以下、図５Ａに示した駆動タイミングと同様である。
【０２４８】
この変形例の駆動タイミングでも、駆動トランジスタ１２１のドレイン端Ｄに対する電源供給のスイッチング動作は図５Ａに示した駆動タイミングと完全に同じであり、輝度ムラ（特に縦クロストーク）に対する抑制効果は前述の本実施形態と同様に享受できる。
【０２４９】
各駆動部（１０４，１０５，１０６）は、水平駆動部１０６が映像信号線１０６HSに供給する映像信号Ｖsig と書込走査部１０４が供給する書込駆動パルスWSとの相対的な位相差を調整して、移動度補正期間を最適化することができる。補助容量３１０の容量値Ｃsub を調整することでその移動度補正期間を調整できる。
【０２５０】
ただし、書込み＆移動度補正準備期間Ｇが存在せずに、タイミングｔ１６Ｖ〜ｔ１７Ｗが書込み＆移動度補正期間Ｈとなる。このため、書込走査線１０４WSや映像信号線１０６HSの配線抵抗や配線容量の距離依存の影響に起因する波形特性の相違が書込み＆移動度補正期間Ｈに影響を与えてしまう可能性がある。画面の書込走査部１０４に近い側と遠い側（すなわち画面の左右）でサンプリング電位や移動度補正時間が異なることになるので、画面の左右で輝度差が生じ、シェーディングとして視認される難点が懸念される。
【０２５１】
＜画素回路の変形例＞
また、画素回路Ｐの側面からの変更も可能である。たとえば、回路理論上は「双対の理」が成立するので、画素回路Ｐに対しては、この観点からの変形を加えることができる。この場合、図示を割愛するが、先ず、図２および図２Ａに示した画素回路Ｐがｎチャネル型のトランジスタを用いて構成しているのに対し、ｐチャネル型のトランジスタを用いて画素回路Ｐを構成する。これに合わせて映像信号Ｖsig の基準電位Ｖｏ（Ｖofs ）に対する信号振幅Ｖinの極性や電源電圧の大小関係を逆転させるなど、双対の理に従った変更を加える。
【０２５２】
たとえば「双対の理」に従った変形態様の画素回路Ｐでは、ｐチャネル型の駆動トランジスタ（以下ｐ型駆動トランジスタ１２１ｐと称する）のゲート端Ｇとソース端Ｓと間に保持容量１２０を接続し、ｐ型駆動トランジスタ１２１ｐのソース端Ｓを直接に有機ＥＬ素子１２７のカソード端Ｋに接続する。有機ＥＬ素子１２７のアノード端Ａは基準電位としてのアノード電位Ｖanode にする。このアノード電位Ｖanode は、基準電位を供給する全画素共通の基準電源（高電位側）に接続する。
【０２５３】
ｐ型駆動トランジスタ１２１ｐは、そのドレイン端Ｄが低電圧側の電源電位Ｖcc_Lに接続され、有機ＥＬ素子１２７を発光させる駆動電流Ｉdsを流す。映像信号線１０６HSと書込走査線１０４WSとの交差部にはｐチャネル型のサンプリングトランジスタ（以下ｐ型サンプリングトランジスタ１２５ｐと称する）を配する。ｐ型サンプリングトランジスタ１２５ｐは、ゲート端Ｇを書込走査部１０４からの書込走査線１０４WSに接続し、ドレイン端Ｄ（もしくはソース端Ｓ）を映像信号線１０６HSに接続し、ソース端Ｓ（もしくはドレイン端Ｄ）をｐ型駆動トランジスタ１２１ｐのゲート端Ｇと保持容量１２０の一方の端子との接続点に接続する。ｐ型サンプリングトランジスタ１２５ｐのゲート端Ｇには書込走査部１０４からアクティブＬの書込駆動パルスWSを供給する。
【０２５４】
このような双対の理を適用してトランジスタをｐ型にした変形例の有機ＥＬ表示装置においても、前述のｎ型にした有機ＥＬ表示装置と同様に、閾値補正動作、移動度補正動作、およびブートストラップ動作を実行することができる。
【０２５５】
もちろん、画素回路Ｐごとに補助容量３１０を追加することで、書込みゲインやブートストラップゲインを調整したり、あるいは移動度補正期間を調整したり、あるいはカラー表示の場合にはホワイトバランスをとることができる。
【０２５６】
このような画素回路Ｐであっても、電源ラインや走査線をアノード層Ｌ３に補助配線５１５で配線する前記第１あるいは第２実施形態の改善手法を適用することで、それらの配線がＴＦＴレイアウトに占めるレイアウト比率を小さくでき、回路素子数の増加や容量などの増加、あるいはパネルの高精細化が可能となる。
【０２５７】
なお、ここで説明した画素回路Ｐの変形例は、図２および図２Ａに示した構成に対して「双対の理」に従った変更を加えたものであるが、回路変更の手法はこれに限定されるものではない。閾値補正機能や移動度補正機能やブートストラップ機能などの駆動電流を一定に維持する機能（その実現のための駆動信号一定化回路）を備えるものであれば、２ＴＲ構成であるか否かは不問でありトランジスタ数が３個以上であってもよく、それらの全てに、前述の本実施形態の各改善手法を適用できる。様々な変形に対して、配線層Ｌ１，Ｌ２における走査線用の配線がＴＦＴレイアウトに占めるレイアウト比率を小さくして、回路素子数の増加や容量などの増加あるいはパネルの高精細化を図るという本実施形態の思想を適用することができる。
【図面の簡単な説明】
【０２５８】
【図１】本発明に係る表示装置の一実施形態であるアクティブマトリクス型表示装置の構成の概略を示すブロック図である。
【図１Ａ】本発明に係る表示装置の一実施形態であるアクティブマトリクス型表示装置の構成の概略を示すブロック図（カラー表示態様の場合）である。
【図２】本実施形態の画素回路を示す図（基本構成）である。
【図２Ａ】本実施形態の画素回路を示す図（具体例）である。
【図３】有機ＥＬ素子や駆動トランジスタの特性ばらつきが駆動電流に与える影響を説明する図である。
【図３Ａ】駆動トランジスタの特性ばらつきが駆動電流に与える影響の改善手法の概念を説明する図である。
【図４】第２比較例や本実施形態の画素回路に関する駆動タイミングの基本例を説明するタイミングチャートである。
【図５】有機ＥＬ素子や補助容量などの配置を説明する図である。
【図５Ａ】有機ＥＬ素子の下部電極と補助配線の比較例のレイアウトを示した図である。
【図６】画素回路のレイアウト（第１，第２の手法）を示す図（基本概念）である。
【図６Ａ】画素回路のレイアウト（第３，第４の手法）を示す図（基本概念）である。
【図６Ｂ】レイアウト（第５の手法）の詳細例である。
【図７】書込走査部と駆動走査部の出力回路の一例を説明する図である。
【図８】１水平走査期間が短くなったときの問題を説明するタイミングチャートである。
【図９】画素回路周辺の第１実施形態のレイアウト例の基本概念を示す図である。
【図９Ａ】図９に対応した詳細例の平面図である。
【図９Ｂ】図９に対応した有機ＥＬ素子の下部電極と同一層に設けられる補助配線のレイアウトを示した図である。
【図１０】画素回路周辺の第２実施形態のレイアウト例の基本概念を示す図である。
【図１０Ａ】図１０に対応した詳細例の平面図である。
【図１０Ｂ】図１０に対応した有機ＥＬ素子の下部電極と同一層に設けられる補助配線のレイアウトを示した図（その１）である。
【図１０Ｃ】図１０に対応した有機ＥＬ素子の下部電極と同一層に設けられる補助配線のレイアウトを示した図（その２）である。
【符号の説明】
【０２５９】
１…表示装置、１００…表示パネル部、１０１…基板、１０２…画素アレイ部、１０３…垂直駆動部、１０４…書込走査部、１０４WS…書込走査線、１０５…駆動走査部、１０５DSL …電源供給線 、１０６…水平駆動部、１０６HS…映像信号線、１０９…制御部、１２０…保持容量、１２１…駆動トランジスタ、１２５…サンプリングトランジスタ、１２７…有機ＥＬ素子、１３０…インタフェース部、１３３…垂直ＩＦ部、１３６…水平ＩＦ部、２００…駆動信号生成部、２２０…映像信号処理部、３１０…補助容量、３１２…駆動トランジスタのゲート配線、３１４…線間容量（寄生容量）、５０４…下部電極、５０５…補助配線（第２の補助配線）、５１５…補助配線（第１の補助配線）、５０６…有機層、５０８…上部電極、Ｃel…寄生容量、Ｐ…画素回路、ＮＤ１２１，ＮＤ１２２，ＮＤ３１０…ノード
【図１】
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【図１Ａ】
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【図２】
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【図２Ａ】
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【図３】
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【図３Ａ】
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【図４】
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【図５】
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【図５Ａ】
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【図６】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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【図９】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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