(57)【要約】【課題】電荷保持膜の損傷が抑制され、良好な電荷捕獲能力を有し、高い信頼性を有する不揮発性半導体記憶装置及びその製造方法を提供する。【解決手段】不揮発性半導体記憶装置は、半導体基板内１を列方向に延伸する第１の拡散層ビット線２ａと、第１の埋め込み絶縁膜３ａと、第１の電荷保持膜４ａと、半導体基板１の上方を行方向に延伸するワード線５とを有するメモリセル領域と、メモリセル領域と列方向に隣接し、注入拡散層７を有するコンタクト領域とを備えている。メモリセル領域とコンタクト領域の境界領域では、ワード線５と平行に延伸するダミーワード線１２と、第２の電荷保持膜４ｂと、第２の拡散層ビット線２ｂと、ダミーワード線１２及び第２の電荷保持膜４ｂの側面に接する第２の埋め込み絶縁膜３ｂとが備えられている。【選択図】図１
2009038283.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板内に列方向に延伸する複数の第１の拡散層ビット線と、前記複数の第１の拡散層ビット線の各々上に形成された第１の埋め込み絶縁膜と、前記半導体基板のうち、平面的に見て互いに隣り合う前記各第１の拡散層ビット線との間の領域上に形成された第１の電荷保持膜と、前記第１の電荷保持膜及び前記第１の埋め込み絶縁膜上に行方向に延伸し、前記複数の第１の拡散層ビット線と立体的に交差するように形成された複数のワード線とを有するメモリセルアレイ領域と、
前記半導体基板内に列方向に延伸する複数の素子分離領域と、前記半導体基板内であって、互いに隣り合う前記複数の素子分離領域の各々との間の領域に形成され、前記各第１の拡散層ビット線と電気的に接続された注入拡散層とを有し、前記メモリセルアレイ領域と列方向に隣接するコンタクト領域と、
前記半導体基板のうち、前記メモリセルアレイ領域と前記コンタクト領域との境界領域上に形成され、前記第１の電荷保持膜と同一構成を有する第２の電荷保持膜と、
前記境界領域における前記半導体基板内であって、前記注入拡散層の側方に形成され、前記第１の拡散層ビット線と同一構成を有し、前記第１の拡散層ビット線と前記注入拡散層とを接続する第２の拡散層ビット線と、
前記第２の拡散層ビット線上であって、前記境界領域に形成され、前記第２の電荷保持膜の前記コンタクト領域側の側面に接する第２の埋め込み絶縁膜と、
前記第２の電荷保持膜と前記第２の埋め込み絶縁膜の上に形成され、前記複数のワード線と平行に延伸するダミーワード線とを備えている不揮発性半導体記憶装置。
【請求項２】
前記第２の埋め込み絶縁膜は、前記素子分離領域上にも形成され、行方向に延伸することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記各第１の拡散層ビット線及び前記注入拡散層は、互いに同じ導電型の不純物を含んでおり、
前記注入拡散層に含まれる不純物の濃度は、前記各第１の拡散層ビット線に含まれる不純物の濃度よりも大きい請求項１又は２に記載の不揮発性半導体記憶装置。
【請求項４】
前記注入拡散層上に形成された金属シリサイド膜をさらに備えている請求項１〜３のうちいずれか１つに記載の不揮発性半導体記憶装置。
【請求項５】
前記複数のワード線、前記ダミーワード線、及び前記第２の埋め込み絶縁膜の行方向における側面上に形成されたサイドウォール膜をさらに備えている請求項１〜４のうちいずれか１つに記載の不揮発性半導体記憶装置。
【請求項６】
前記第２の埋め込み絶縁膜の行方向における前記コンタクト領域側の側面は、前記ダミーワード線の行方向における前記コンタクト領域側の側面と同一平面内に形成されている請求項１〜５のうちいずれか１つに記載の不揮発性半導体記憶装置。
【請求項７】
前記第１の電荷保持膜及び前記第２の電荷保持膜は、それぞれ酸化膜、窒化膜、及び酸化膜が下から順に積層されてなる積層構造膜である請求項１〜６のうちいずれか１つに記載の不揮発性半導体記憶装置。
【請求項８】
前記第１の電荷保持膜及び前記第２の電荷保持膜は、それぞれフローティングゲート構造を有する請求項１〜６のうちいずれか１つに記載の不揮発性半導体記憶装置。
【請求項９】
前記注入拡散層に含まれる不純物濃度は、前記第２の拡散層ビット線に含まれる不純物濃度と等しい請求項１又は２に記載の不揮発性半導体記憶装置。
【請求項１０】
半導体基板にメモリセルアレイ領域と、前記メモリセルアレイ領域と列方向に隣接するコンタクト領域とを備えた不揮発性半導体記憶装置の製造方法であって、
前記コンタクト領域において、前記半導体基板内に列方向に延伸する複数の素子分離領域を形成する工程（ａ）と、
前記工程（ａ）の後、前記メモリセルアレイ領域上には第１の電荷保持膜を形成し、前記メモリセルアレイ領域と前記コンタクト領域の境界領域上には第２の電荷保持膜を形成する工程（ｂ）と、
前記工程（ｂ）の後、前記第１の電荷保持膜及び前記第２の電荷保持膜をマスクとして、前記半導体基板内に不純物を導入することで、前記メモリセルアレイ領域には、前記半導体基板内に列方向に延伸する複数の第１の拡散層ビット線を形成し、前記境界領域には互いに隣接する前記複数の素子分離領域の各々の間に、第２の拡散層ビット線を形成する工程（ｃ）と、
前記複数の第１の拡散層ビット線の各々上に列方向に延伸する第１の埋め込み絶縁膜を形成し、前記第２の拡散層ビット線の上であって前記境界領域に形成され、前記第２の電荷保持膜の前記コンタクト領域側の側面に接する第２の埋め込み絶縁膜を形成する工程（ｄ）と、
前記半導体基板の全面上にワード線形成膜を堆積した後、前記ワード線形成膜、前記第１の電荷保持膜、及び前記第２の電荷保持膜をパターニングすることにより、前記メモリセルアレイ領域では、前記第１の埋め込み絶縁膜及び前記第１の電荷保持膜の上に行方向に延伸し、前記複数の第１の拡散層ビット線と立体的に交差する複数のワード線を形成し、前記境界領域では、前記第２の電荷保持膜及び前記第２の埋め込み絶縁膜の上に行方向に延伸するダミーワード線を形成する工程（ｅ）と、
前記工程（ｅ）の後、前記コンタクト領域における前記半導体基板内であって、互いに隣接する前記各素子分離領域の間に、前記第１の拡散層ビット線と同じ導電型の不純物が導入され、且つ、前記各第１の拡散層ビット線と電気的に接続された注入拡散層を形成する工程（ｆ）とを備えている不揮発性半導体記憶装置の製造方法。
【請求項１１】
前記工程（ｄ）では、前記第２の埋め込み絶縁膜は前記各素子分離領域上にも形成され、前記第２の拡散層ビット線上を行方向に延伸する請求項１０に記載の不揮発性半導体記憶装置の製造方法。
【請求項１２】
前記工程（ｆ）の後、前記注入拡散層上に金属シリサイド膜を形成する工程をさらに備えている請求項１０又は１１に記載の不揮発性半導体記憶装置の製造方法。
【請求項１３】
前記工程（ｆ）の後、前記金属シリサイド膜上に、前記注入拡散層を介して前記各第１の拡散層ビット線に接続されるコンタクトプラグを形成する工程をさらに備えている請求項１２に記載の不揮発性半導体記憶装置の製造方法。
【請求項１４】
前記工程（ｅ）の後、且つ、前記工程（ｆ）の前に、前記コンタクト領域に行方向に延伸し、前記ダミーワード線の一部及び前記第２の埋め込み絶縁膜の一部を露出させ、前記半導体基板及び前記素子分離領域の上面を底面とする第１の開口部を有する注入マスクを前記半導体基板の全面上に形成する工程（ｇ）をさらに備え、
前記工程（ｆ）では、前記第１の開口部から前記半導体基板内に前記不純物を導入することにより、前記注入拡散層を形成する請求項１０〜１３のうちいずれか１つに記載の不揮発性半導体記憶装置の製造方法。
【請求項１５】
前記工程（ｆ）において、前記注入拡散層に含まれる前記不純物の濃度は、前記第１の拡散層ビット線に含まれる前記不純物の濃度よりも大きい請求項１４に記載の不揮発性半導体記憶装置の製造方法。
【請求項１６】
前記工程（ｆ）の後に、前記注入マスクを除去した後、前記複数のワード線、前記ダミーワード線、及び前記第２の埋め込み絶縁膜の行方向における側面上にサイドウォール膜を形成する工程をさらに備えている請求項１４又は１５に記載の不揮発性半導体記憶装置の製造方法。
【請求項１７】
前記工程（ｃ）では、前記境界領域から前記コンタクト領域に亘って、互いに隣接する前記各素子分離領域の間に前記第２の拡散層ビット線を形成し、
前記工程（ｄ）では、前記第２の拡散層ビット線上であって、前記境界領域から前記コンタクト領域に亘って、前記第２の埋め込み絶縁膜を形成し、
前記工程（ｅ）の後、且つ、前記工程（ｆ）の前に、前記複数のワード線及び前記ダミーワード線をマスクとして、前記第２の埋め込み絶縁膜を選択的に除去することで、前記コンタクト領域に行方向に延伸し、前記ダミーワード線の側面及び前記第２の埋め込み絶縁膜の側面を露出させ、前記第２の拡散層ビット線及び前記各素子分離領域の上面を底面とする第２の開口部を形成する工程（ｈ）と、
前記工程（ｈ）の後、前記工程（ｆ）の前に、前記第２の開口部、前記複数のワード線、前記ダミーワード線、及び前記第２の埋め込み絶縁膜の行方向における側面上にサイドウォール膜を形成する工程（ｉ）とをさらに備えている請求項１０〜１３のうちいずれか１つに記載の不揮発性半導体記憶装置の製造方法。
【請求項１８】
前記工程（ｆ）では、前記サイドウォール膜をマスクとして、前記第２の拡散層ビット線内に前記不純物を導入することにより前記注入拡散層を形成する請求項１７に記載の不揮発性半導体記憶装置の製造方法。
【請求項１９】
前記工程（ｆ）において、前記注入拡散層に含まれる前記不純物の濃度は、前記第２の拡散層ビット線に含まれる前記不純物の濃度と等しい請求項１７に記載の不揮発性半導体記憶装置の製造方法。
【請求項２０】
半導体基板にメモリセルアレイ領域と、前記メモリセルアレイ領域と列方向に隣接するコンタクト領域とを備えた不揮発性半導体記憶装置の製造方法であって、
前記コンタクト領域において、前記半導体基板内に列方向に延伸する複数の素子分離領域を形成する工程（ａ）と、
前記工程（ａ）の後、前記メモリセルアレイ領域上には第１の電荷保持膜を形成し、前記メモリセルアレイ領域と前記コンタクト領域の境界領域上には第２の電荷保持膜を形成する工程（ｂ）と、
前記工程（ｂ）の後、前記第１の電荷保持膜及び前記第２の電荷保持膜をマスクとして、前記半導体基板内に不純物を導入することで、前記メモリセルアレイ領域には、前記半導体基板内に列方向に延伸する複数の第１の拡散層ビット線を形成し、前記境界領域には互いに隣接する前記複数の素子分離領域の各々の間に、第２の拡散層ビット線を形成すると同時に、前記コンタクト領域には互いに隣接する前記各素子分離領域の間に、前記第２の拡散層ビット線を介して前記第１の拡散層ビット線に接続される注入拡散層を形成する工程（ｃ）と、
前記複数の第１の拡散層ビット線の各々上に列方向に延伸する第１の埋め込み絶縁膜を形成し、前記第２の拡散層ビット線及び前記注入拡散層の上であって、前記境界領域から前記コンタクト領域に亘って形成され、前記第２の電荷保持膜の前記コンタクト領域側の側面に接する第２の埋め込み絶縁膜を形成する工程（ｄ）と、
前記半導体基板の全面上にワード線形成膜を堆積した後、前記ワード線形成膜、前記第１の電荷保持膜、及び前記第２の電荷保持膜をパターニングすることにより、前記メモリセルアレイ領域では、前記第１の埋め込み絶縁膜及び前記第１の電荷保持膜の上に行方向に延伸し、前記複数の第１の拡散層ビット線と立体的に交差する複数のワード線を形成し、前記境界領域では、前記第２の電荷保持膜及び前記第２の埋め込み絶縁膜の上に行方向に延伸するダミーワード線を形成する工程（ｅ）と、
前記工程（ｅ）の後、前記複数のワード線及び前記ダミーワード線をマスクとして、前記第２の埋め込み絶縁膜を選択的に除去することにより、前記コンタクト領域に行方向に延伸し、前記ダミーワード線の側面及び前記第２の埋め込み絶縁膜の側面を露出させ、前記第２の拡散層ビット線及び前記各素子分離領域の上面を底面とする開口部を形成する工程（ｆ）と、
前記工程（ｆ）の後、前記開口部、前記複数のワード線、前記ダミーワード線、前記第１の埋め込み絶縁膜、及び前記第２の埋め込み絶縁膜の行方向における側面上にサイドウォール膜を形成する工程（ｇ）とを備えている不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、不揮発性半導体記憶装置の高集積化に伴ってメモリセルサイズが縮小されてきており、これに対応するために、コンタクトレス方式のメモリセルアレイが考案されている。このコンタクトレス方式のメモリセルアレイとして、拡散層ビット線を金属配線に接続されるコンタクトプラグを共用する共用コンタクト構造を有する半導体記憶装置が提案されている（例えば、特許文献１、２参照）。
【０００３】
以下、従来の共用コンタクト構造を有する半導体記憶装置について、図１１〜図１５を用いて説明する。図１１（ａ）は、従来の半導体記憶装置の構成を示す上面図であり、図１１（ｂ）は、図１１（ａ）に示すXIｂ−XIｂ線における断面図である。
【０００４】
図１１（ａ）、（ｂ）に示すように、従来の半導体記憶装置は、半導体基板１０１内に列方向に延伸する拡散層ビット線１０２と、拡散層ビット線１０２上に形成され、酸化シリコンなどからなる埋め込み絶縁膜１０３と、半導体基板１０１のうち平面視して互いに隣り合う各拡散層ビット線１０２との間の領域上に形成された電荷保持膜（図示せず）と、電荷保持膜及び埋め込み絶縁膜１０３上に行方向に延伸するワード線１０５と、拡散層ビット線１０７と電気的に接続された注入拡散層１０７と、注入拡散層１０７上に形成されたコンタクトプラグ１０６と、半導体基板１０１内を列方向に延伸し、互いに隣り合う各注入拡散層１０７の間に形成された素子分離領域１０８とを備えている。
【０００５】
従来の半導体記憶装置では、互いに隣接する２つの拡散層ビット線１０２がソース・ドレインとして機能し、各拡散層ビット線１０２の間に設けられた電荷保持膜に保持されている電荷の大小を検知することで、メモリとして動作する。ここで、拡散層ビット線１０２と注入拡散層１０７とは互いに同じ導電型の不純物が導入されているため、拡散層ビット線１０２は注入拡散層１０７及びコンタクトプラグ１０６を介して、金属配線（図示せず）へ接続される。従って、従来の半導体記憶装置では、１本の拡散層ビット線１０２に対して１個のコンタクトプラグ１０６を設ければよいため、複数のメモリセルアレイでコンタクトプラグ１０６を共用することができ、メモリセル１つ当たりのコンタクトプラグの数を低減することが可能となる。
【０００６】
続いて、上述の従来の共用コンタクト構造を有する半導体記憶装置をさらに微細化した場合について説明する。図１２（ａ）は、従来の微細化された半導体記憶装置の構成を示す上面図である。また、図１２（ｂ）、（ｃ）は、それぞれ図１２（ａ）に示すXIIｂ−XIIｂ線、XIIｃ−XIIｃ線における断面図である。
【０００７】
図１２（ａ）〜（ｃ）に示すように、図１１（ａ）、（ｂ）に示す従来の半導体装置をさらに微細化すると、コンタクトプラグ１０６が形成されたコンタクト領域とワード線１０５とが接近するため、コンタクトプラグ１０６側に一番近いワード線は、「ダミーワード線１１２」として素子分離領域１０８上にも形成される。また、微細化に伴い、コンタクト抵抗を低減させるために、ワード線１０５、ダミーワード線１１２、注入拡散層１０７の表面にシリサイド層１０９が形成されている。
【０００８】
次に、従来の微細化された半導体記憶装置の製造方法について、図１３〜図１５を用いて説明する。図１３（ａ）は、従来の微細化された半導体記憶装置の製造方法を示す上面図である。図１３（ｂ）、（ｃ）、（ｄ）は、それぞれ図１３（ａ）に示すXIIIｂ−XIIIｂ線、XIIIｃ−XIIIｃ線、XIIIｄ−XIIIｄ線における断面図である。図１４及び図１５において、各図の（ａ）及び（ｄ）は、図１３（ａ）に示すXIIIｂ−XIIIｂ線に相当する断面図である。また、各図の（ｂ）及び（ｅ）は、図１３（ａ）に示すXIIIｃ−XIIIｃ線に相当する断面図であり、各図の（ｃ）及び（ｆ）は、図１３（ａ）に示すXIIIｄ−XIIIｄ線に相当する断面図である。
【０００９】
最初に、図１３（ａ）〜（ｄ）に示すように、例えばｐ型不純物が導入された半導体基板１０１を準備し、半導体基板１０１内に列方向に延伸する素子分離領域１０８を形成する。次に、半導体基板１０１の全面上に電荷保持膜１０４を堆積した後、所定の領域に残るように電荷保持膜１０４を選択的に除去する。その後、電荷保持膜１０４をマスクとして、半導体基板１０４内にｎ型不純物を導入することで、半導体基板１０４内に列方向に延伸する拡散層ビット線１０２を形成する。次いで、拡散層ビット線１０２上に酸化シリコンなどからなる埋め込み絶縁膜１０３を形成する。
【００１０】
次に、図１４（ａ）〜（ｃ）に示すように、半導体基板１０１の全面上に、ポリシリコンなどからなるワード線形成膜（図示せず）を成長させる。その後、ワード線形成膜を選択的に除去することで、電荷保持膜１０４及び埋め込み絶縁膜１０３の上に行方向に延伸し、拡散層ビット線１０２と立体的に交差するワード線１０５を形成する。
【００１１】
続いて、図１４（ｄ）〜（ｆ）に示すように、半導体基板１０１の全面上にレジスト１１１を形成した後、コンタクトプラグを形成する領域（コンタクト領域）に設けられたレジスト１１１を除去して開口部を形成する。その後、開口部から半導体基板１０１内にｎ型不純物をイオン注入することで、拡散層ビット線１０２に電気的に接続される注入拡散層１０７を形成する。なお、素子分離領域１０８内にはイオン注入されないため、注入拡散層１０７は互いに隣接する各素子分離領域１０８の間に形成される。
【００１２】
次に、図１５（ａ）〜（ｃ）に示すように、レジスト１１１を除去した後、ワード線１０５、及び埋め込み絶縁膜１０３の行方向における側面上にサイドウォール１１０を形成する。その後、図１５（ｄ）〜（ｆ）に示すように、注入拡散層１０７及びワード線１０５の表面をシリサイド化することで、シリサイド層１０９を形成する。次いで、注入拡散層１０７上にシリサイド層１０９を介して、コンタクトプラグ１０６を形成する。以上の工程により、従来の微細化された半導体記憶装置を製造することができる。
【特許文献１】米国特許出願公開第２００２／００１７６５９号明細書
【特許文献２】米国特許出願公開第２００２／０１２７７９４１号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、本願発明者らは、上述の従来の半導体記憶装置では、ダミーワード線１１２の下に設けられた電荷保持膜１０４が製造工程の途中で損傷する可能性があることを見出した。 
【００１４】
具体的には、図１４（ｄ）〜（ｆ）に示す工程で注入拡散層１０７を形成する際に、ダミーワード線１１２の下に設けられた電荷保持膜１０４の端部が露出した状態で、イオン注入が行われる。その結果、露出した電荷保持膜１０４は、イオン注入によりダメージを受けてしまう。ここで、不揮発性半導体記憶装置に備えられる電荷保持膜１０４は、高い電荷捕獲能力を有する必要があるため、損傷により電荷捕獲能力が低下してしまうのは大きな問題である。
【００１５】
また、ダミーワード線１１２の下に設けられた電荷保持膜１０４は、素子分離領域１０８と埋め込み絶縁膜１０３の間であって、非常に狭い領域上に設けられているため、力学的なストレスを受ける可能性も高い。さらに、メモリセルを動作させる際には、注入拡散層１０７に高電圧を印加するため、製造工程中に損傷を受けた電荷保持膜１０４があれば、損傷した部分の経時的な破壊が進行して、信頼性が低下する恐れがある。
【００１６】
さらに、ダミーワード線１１２には、データを書き込むことはないが、メモリの書き換え回数が多くなると、ディスターブ現象によりダミーワード線１１２の閾値電圧（Ｖｔ）が低下する減少が起こる。この閾値の低下により発生するリーク電流を抑制するために、ダミーセルに対しても書き換え行う場合がある。この場合、ダミーワード線１１２に対しても、高電圧が印加されるため、電荷保持膜１０４がより一層ダメージを受ける可能性がある。
【００１７】
本発明は上記に鑑みてなされたものであり、電荷保持膜の損傷が抑制され、良好な電荷捕獲能力を有し、高い信頼性を有する不揮発性半導体記憶装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１８】
上記課題を解決するために、本発明の不揮発性半導体記憶装置は、半導体基板と、前記半導体基板内に列方向に延伸する複数の第１の拡散層ビット線と、前記複数の第１の拡散層ビット線の各々上に形成された第１の埋め込み絶縁膜と、前記半導体基板のうち、平面的に見て互いに隣り合う前記各第１の拡散層ビット線との間の領域上に形成された第１の電荷保持膜と、前記第１の電荷保持膜及び前記第１の埋め込み絶縁膜上に行方向に延伸し、前記複数の第１の拡散層ビット線と立体的に交差するように形成された複数のワード線とを有するメモリセルアレイ領域と、前記半導体基板内に列方向に延伸する複数の素子分離領域と、前記半導体基板内であって、互いに隣り合う前記複数の素子分離領域の各々との間の領域に形成され、前記各第１の拡散層ビット線と電気的に接続された注入拡散層とを有し、前記メモリセルアレイ領域と列方向に隣接するコンタクト領域と、前記半導体基板のうち、前記メモリセルアレイ領域と前記コンタクト領域との境界領域上に形成され、前記第１の電荷保持膜と同一構成を有する第２の電荷保持膜と、前記境界領域における前記半導体基板内であって、前記注入拡散層の側方に形成され、前記第１の拡散層ビット線と同一構成を有し、前記第１の拡散層ビット線と前記注入拡散層とを接続する第２の拡散層ビット線と、前記第２の拡散層ビット線上であって、前記境界領域に形成され、前記第２の電荷保持膜の前記コンタクト領域側の側面に接する第２の埋め込み絶縁膜と、前記第２の電荷保持膜と前記第２の埋め込み絶縁膜の上に形成され、前記複数のワード線と平行に延伸するダミーワード線とを備えている。
【００１９】
この構成によれば、メモリセルアレイ領域とコンタクト領域との境界領域において、ダミーワード線の下に形成された第２の電荷保持膜の側面に接する第２の埋め込み絶縁膜が設けられている。このため、注入拡散層を形成する際には、第２の電荷保持膜が第２の埋め込み絶縁膜に保護された状態である。その結果、第２の電荷保持膜がイオン注入などによりダメージを受けるのを抑制することができる。従って、微細化されても、十分な電荷捕獲能力を有する電荷保持膜を備え、信頼性の高い不揮発性半導体記憶装置を実現することができる。
【００２０】
次に、本発明の不揮発性半導体記憶装置の第１の製造方法は、半導体基板にメモリセルアレイ領域と、前記メモリセルアレイ領域と列方向に隣接するコンタクト領域とを備えた不揮発性半導体記憶装置の製造方法であって、前記コンタクト領域において、前記半導体基板内に列方向に延伸する複数の素子分離領域を形成する工程（ａ）と、前記工程（ａ）の後、前記メモリセルアレイ領域上には第１の電荷保持膜を形成し、前記メモリセルアレイ領域と前記コンタクト領域の境界領域上には第２の電荷保持膜を形成する工程（ｂ）と、前記工程（ｂ）の後、前記第１の電荷保持膜及び前記第２の電荷保持膜をマスクとして、前記半導体基板内に不純物を導入することで、前記メモリセルアレイ領域には、前記半導体基板内に列方向に延伸する複数の第１の拡散層ビット線を形成し、前記境界領域には互いに隣接する前記複数の素子分離領域の各々の間に、第２の拡散層ビット線を形成する工程（ｃ）と、前記複数の第１の拡散層ビット線の各々上に列方向に延伸する第１の埋め込み絶縁膜を形成し、前記第２の拡散層ビット線の上であって前記境界領域に形成され、前記第２の電荷保持膜の前記コンタクト領域側の側面に接する第２の埋め込み絶縁膜を形成する工程（ｄ）と、前記半導体基板の全面上にワード線形成膜を堆積した後、前記ワード線形成膜、前記第１の電荷保持膜、及び前記第２の電荷保持膜をパターニングすることにより、前記メモリセルアレイ領域では、前記第１の埋め込み絶縁膜及び前記第１の電荷保持膜の上に行方向に延伸し、前記複数の第１の拡散層ビット線と立体的に交差する複数のワード線を形成し、前記境界領域では、前記第２の電荷保持膜及び前記第２の埋め込み絶縁膜の上に行方向に延伸するダミーワード線を形成する工程（ｅ）と、前記工程（ｅ）の後、前記コンタクト領域における前記半導体基板内であって、互いに隣接する前記各素子分離領域の間に、前記第１の拡散層ビット線と同じ導電型の不純物が導入され、且つ、前記各第１の拡散層ビット線と電気的に接続された注入拡散層を形成する工程（ｆ）とを備えている。
【００２１】
この方法によれば、工程（ｃ）及び工程（ｄ）で、メモリセル領域だけでなく、メモリセル領域とコンタクト領域との境界領域においても拡散層ビット線及び埋め込み絶縁膜を形成している。これにより、工程（ｆ）で注入拡散層を形成する際には、第２の電荷保持膜が第２の埋め込み絶縁膜に保護された状態で例えばイオン注入を行うことができる。その結果、製造工程中に電荷保持膜が露出して、ダメージを受けるのを抑制することができる。従って、本発明の第１の製造方法を用いれば、良好な電荷捕獲能力を有する電荷保持膜を備え、高い信頼性を有する不揮発性半導体記憶装置を製造することができる。
【００２２】
また、本発明の不揮発性半導体記憶装置の第２の製造方法は、半導体基板にメモリセルアレイ領域と、前記メモリセルアレイ領域と列方向に隣接するコンタクト領域とを備えた不揮発性半導体記憶装置の製造方法であって、前記コンタクト領域において、前記半導体基板内に列方向に延伸する複数の素子分離領域を形成する工程（ａ）と、前記工程（ａ）の後、前記メモリセルアレイ領域上には第１の電荷保持膜を形成し、前記メモリセルアレイ領域と前記コンタクト領域の境界領域上には第２の電荷保持膜を形成する工程（ｂ）と、前記工程（ｂ）の後、前記第１の電荷保持膜及び前記第２の電荷保持膜をマスクとして、前記半導体基板内に不純物を導入することで、前記メモリセルアレイ領域には、前記半導体基板内に列方向に延伸する複数の第１の拡散層ビット線を形成し、前記境界領域には互いに隣接する前記複数の素子分離領域の各々の間に、第２の拡散層ビット線を形成すると同時に、前記コンタクト領域には互いに隣接する前記各素子分離領域の間に、前記第２の拡散層ビット線を介して前記第１の拡散層ビット線に接続される注入拡散層を形成する工程（ｃ）と、前記複数の第１の拡散層ビット線の各々上に列方向に延伸する第１の埋め込み絶縁膜を形成し、前記第２の拡散層ビット線及び前記注入拡散層の上であって、前記境界領域から前記コンタクト領域に亘って形成され、前記第２の電荷保持膜の前記コンタクト領域側の側面に接する第２の埋め込み絶縁膜を形成する工程（ｄ）と、前記半導体基板の全面上にワード線形成膜を堆積した後、前記ワード線形成膜、前記第１の電荷保持膜、及び前記第２の電荷保持膜をパターニングすることにより、前記メモリセルアレイ領域では、前記第１の埋め込み絶縁膜及び前記第１の電荷保持膜の上に行方向に延伸し、前記複数の第１の拡散層ビット線と立体的に交差する複数のワード線を形成し、前記境界領域では、前記第２の電荷保持膜及び前記第２の埋め込み絶縁膜の上に行方向に延伸するダミーワード線を形成する工程（ｅ）と、前記工程（ｅ）の後、前記複数のワード線及び前記ダミーワード線をマスクとして、前記第２の埋め込み絶縁膜を選択的に除去することにより、前記コンタクト領域に行方向に延伸し、前記ダミーワード線の側面及び前記第２の埋め込み絶縁膜の側面を露出させ、前記第２の拡散層ビット線及び前記各素子分離領域の上面を底面とする開口部を形成する工程（ｆ）と、前記工程（ｆ）の後、前記開口部、前記複数のワード線、前記ダミーワード線、前記第１の埋め込み絶縁膜、及び前記第２の埋め込み絶縁膜の行方向における側面上にサイドウォール膜を形成する工程（ｇ）とを備えている。
【００２３】
この方法によれば、工程（ａ）で第１の拡散層ビット線及び第２の拡散層ビット線が形成されるとともに、コンタクト領域に形成された第２の拡散層ビット線を注入拡散層として機能させることができる。このため、各拡散層ビット線と注入拡散層とを同じ工程で形成することができ、電荷保持膜を形成した後に注入拡散層を形成するためのイオン注入を行う必要がなくなる。その結果、製造工程を簡略化でき、且つ、イオン注入の工程で電荷保持膜がダメージを受けるのを完全に防ぐことができる。従って、本発明の第２の製造方法を用いると、良好な電荷捕獲能力を有する電荷保持膜を備え、信頼性の高い不揮発性半導体記憶装置をより容易に製造することができる。
【発明の効果】
【００２４】
本発明の不揮発性半導体記憶装置及びその製造方法では、製造工程中に電荷保持膜にダメージが加わるのを抑制できるため、微細化されても良好な電荷捕獲能力を有する電荷保持膜を備え、信頼性の高い不揮発性半導体記憶装置を実現できる。
【発明を実施するための最良の形態】
【００２５】
（第１の実施形態）
以下、本発明の第１の実施形態に係る不揮発性半導体記憶装置及びその製造方法について、図面を参照しながら説明する。なお、本発明の実施形態においては、半導体基板内に拡散層ビット線が設けられた埋め込みビット線構造を有する不揮発性半導体記憶装置を一例に挙げる。図１（ａ）は、本実施形態の不揮発性半導体記憶装置の構成を示す上面図である。また、図１（ｂ）、（ｃ）、（ｄ）、（ｅ）は、それぞれ図１（ａ）に示すIｂ−Iｂ線、Iｃ−Iｃ線、Iｄ−Iｄ線、Iｅ−Iｅ線における断面図である。
【００２６】
図１（ａ）〜（ｅ）に示すように、本実施形態の不揮発性半導体記憶装置は、半導体基板１と、半導体基板１に形成されたメモリセルアレイ領域と、メモリセルアレイ領域と列方向に隣接するコンタクト領域とを備えている。最初に、メモリセルアレイ領域は、半導体基板１内に列方向に延伸する複数の第１の拡散層ビット線２ａと、各第１の拡散層ビット線２ａ上に形成された第１の埋め込み絶縁膜３ａと、半導体基板１のうち、互いに隣り合う各第１の拡散層ビット線２ａの間に形成された第１の電荷保持膜４ａと、第１の電荷保持膜４ａ及び第１の埋め込み絶縁膜３ａの上を行方向に延伸し、複数の第１の拡散層ビット線２ａと立体的に交差するように形成された複数のワード線５とを有している。
【００２７】
一方、コンタクト領域は、半導体基板１内に列方向に延伸する複数の素子分離領域８と、半導体基板１内であって、互いに隣り合う各素子分離領域８の間の領域に形成され、第１の拡散層ビット線２ａと電気的に接続された注入拡散層７と、注入拡散層７上に形成されたシリサイド層９と、シリサイド層９を介して注入拡散層７に接続されたコンタクトプラグ６とを有している。
【００２８】
さらに、本実施形態の不揮発性半導体記憶装置では、メモリセルアレイ領域とコンタクト領域との境界領域において、半導体基板１上に設けられ、第１の電荷保持膜４ａと同一構成を有する第２の電荷保持膜４ｂと、半導体基板１内であって、注入拡散層７の側方に形成され、第１の拡散層ビット線２ａと同一構成を有し、第１の拡散層ビット線２ａと注入拡散層７とを接続する第２の拡散層ビット線２ｂと、第２の拡散層ビット線２ｂ上に設けられ、コンタクト領域側における第２の電荷保持膜４ｂの側面に接する第２の埋め込み絶縁膜３ｂと、第２の電荷保持膜４ｂ及び第２の埋め込み絶縁膜３ｂの上に形成され、複数のワード線５と平行に延伸するダミーワード線１２とを有している。
【００２９】
また、メモリセル領域から境界領域にわたって、複数のワード線５、ダミーワード線１２、第１の埋め込み絶縁膜３ａ、第２の埋め込み絶縁膜３ｂの側面上には、サイドウォール１０が形成されている。なお、「ダミーワード線１２」とは、通常のメモリ動作において、データの書き込みが行われないダミーセルに設けられたワード線を意味している。
【００３０】
以上の構成を有する本実施形態の不揮発性半導体記憶装置では、メモリセルアレイ領域とコンタクト領域との境界領域において、ダミーワード線１２の下に形成された第２の電荷保持膜４ｂの側面に接する第２の埋め込み絶縁膜３ｂが設けられている。このため、注入拡散層７を形成する工程では、第２の電荷保持膜４ｂが第２の埋め込み絶縁膜３ｂに保護された状態で、注入拡散層７を形成することができる。その結果、電荷保持膜がイオン注入などによりダメージを受けるのを抑制できる。従って、微細化されても、十分な電荷捕獲能力を有する電荷保持膜を備え、信頼性の高い不揮発性半導体記憶装置を実現することができる。
【００３１】
次に、上述の構成を有する本実施形態の不揮発性半導体記憶装置の製造方法について、図２〜図１０を用いて説明する。なお、図２（ａ）は、本実施形態の不揮発性半導体記憶装置の製造方法を示す上面図である。また、図２（ｂ）、（ｃ）、（ｄ）は、それぞれ図２（ａ）に示すIIｂ−IIｂ線、IIｃ−IIｃ線、IIｄ−IIｄ線における断面図である。さらに、図３〜図１０において、各図の（ａ）及び（ｄ）は、図２（ａ）に示すIIｂ線−IIｂ線に相当する断面図である。同様にして、各図の（ｂ）及び（ｅ）は、図２（ａ）に示すIIｃ−IIｃ線に相当する断面図であり、各図の（ｃ）及び（ｆ）は、図２（ａ）に示すIIｄ−IIｄ線に相当する断面図である。
【００３２】
まず、図２（ａ）〜（ｄ）に示すように、例えばｐ型不純物が導入された半導体基板１を準備した後、コンタクト領域において半導体基板１内に列方向に延伸する複数の素子分離領域８を形成する。次に、半導体基板１の全面上に電荷保持膜を形成した後、選択的に除去することで、半導体基板１のメモリセルアレイ領域上には第１の電荷保持膜４ａを形成するとともに、メモリセルアレイ領域とコンタクト領域との境界領域（以降、単に「境界領域」と称す）の上には第２の電荷保持膜４ｂを形成する。次いで、第１の電荷保持膜４ａ、及び第２の電荷保持膜４ｂをマスクとして、半導体基板１内に例えばｎ型不純物を例えばドーズ量が１×１０１５ｃｍ−２で導入する。これにより、メモリセル領域には、半導体基板１内を列方向に延伸する複数の第１の拡散層ビット線２ａが形成され、境界領域には、半導体基板１内の互いに隣接する各素子分離領域８の間に、第２の拡散層ビット線２ｂが形成される。続いて、半導体基板１上の所定の領域に約１００ｎｍでシリコン酸化膜などからなる絶縁膜を堆積することにより、第１の拡散層ビット線２ａ上には、列方向に延伸する第１の埋め込み絶縁膜３ａを形成するとともに、第２の拡散層ビット線２ｂ上には、境界領域上に行方向に延伸し、少なくともコンタクト領域側の第２の電荷保持膜４ｂの側面に接する第２の埋め込み絶縁膜３ｂを形成する。
【００３３】
次に、図３（ａ）〜（ｃ）に示すように、半導体基板１の全面上に約１５０ｎｍでポリシリコンなどからなるワード線形成膜を形成する。その後、ワード線形成膜、第１の電荷保持膜４ａ、及び第２の電荷保持膜４ｂを選択的に除去することにより、メモリセルアレイ領域には、第１の埋め込み絶縁膜３ａ及び第１の電荷保持膜４ａの上に行方向に延伸し、複数の第１の拡散層ビット線２ａと立体的に交差する複数のワード線５を形成する。一方、境界領域上には、第２の電荷保持膜４ｂ及び第２の埋め込み絶縁膜３ｂの上に行方向に延伸するダミーワード線１２を形成する。
【００３４】
次に、図３（ｄ）〜（ｆ）に示すように、半導体基板１の全面上にレジスト１１を形成する。その後、レジスト１１を選択的に除去して、コンタクト領域に行方向に延伸し、ダミーワード線１２の一部及び第２の埋め込み絶縁膜３ｂの一部を露出させ、半導体基板１及び素子分離領域８の上面を底面とする開口部を形成する。続いて、開口部から半導体基板１内に例えばドーズ量が１×１０１５ｃｍ−２でｎ型不純物をイオン注入することにより、第２の拡散層ビット線２ｂを介して第１の拡散層ビット線２ａに電気的に接続される注入拡散層７を形成する。なお、素子分離領域８内には拡散層ビット線が形成されないため、注入拡散層７は、コンタクト領域に設けられた互いに隣接する各素子分離領域８の間に形成される。
【００３５】
次に、図４（ａ）〜（ｃ）に示すように、レジスト１１を除去した後、複数のワード線５、ダミーワード線１２、及び第２の埋め込み絶縁膜３ｂの行方向における側面上に、例えばシリコン酸化膜からなるサイドウォール１０を形成する。
【００３６】
続いて、図４（ｄ）〜（ｆ）に示すように、注入拡散層７、複数のワード線５、及びダミーワード線１２の表面をシリサイド化して、シリサイド層９を形成する。その後、注入拡散層７上に、シリサイド層９を介して注入拡散層７と金属配線（図示せず）等とを接続するコンタクトプラグ６を形成する。以降、所定の工程を経て、本実施形態の不揮発性半導体記憶装置を製造することができる。
【００３７】
本実施形態の不揮発性半導体記憶装置の製造方法の特徴は、メモリセル領域だけでなく、メモリセルアレイ領域とコンタクト領域の境界領域においても、拡散層ビット線及び埋め込み絶縁膜を形成することにある（図２（ｃ）参照）。これにより、図３（ａ）〜（ｃ）に示す工程で、注入拡散層７を形成する際には、第２の電荷保持膜４ｂが第２の埋め込み絶縁膜３ｂに保護された状態でイオン注入を行うことができる。その結果、製造工程中に第２の電荷保持膜４ｂが露出して、ダメージを受けるのを抑制することができる。従って、本実施形態の不揮発性半導体記憶装置の製造方法を用いれば、微細化されても良好な電荷捕獲能力を有する電荷保持膜を備え、高い信頼性を有する不揮発性半導体記憶装置を製造することができる。
【００３８】
また、ダミーワード線１２の下に良好な品質を有する第２の電荷保持膜４ｂを備えていると、リーク電流が発生するなど、ディスターブによる悪影響を抑制するために、ダミーワード線１２に対して高電圧を印加して書き換えを行う場合でも、不具合が生じることなくダミーワード線１２の書き換えを行うことができる。
【００３９】
なお、本実施形態の不揮発性半導体記憶装置及びその製造方法では、注入拡散層７に含まれる不純物（ｎ型不純物）の濃度は、第１の拡散層ビット線２ａ及び第２の拡散層ビット線２ｂに含まれる不純物の濃度よりも大きいことが好ましい。この場合、注入拡散層７のシート抵抗値を比較的低くすることができるため、メモリ動作を高速に行うことが可能となる。
【００４０】
また、第１の電荷保持膜４ａ及び第２の電荷保持膜４ｂは、それぞれ例えば、酸化膜、窒化膜、及び酸化膜が下から順に積層されてなる積層構造膜であってもよい。この場合、信頼性の高いＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）型の不揮発性半導体記憶装置を実現できる。また、第１の電荷保持膜４ａ及び第２の電荷保持膜４ｂがフローティングゲート構造を有していてもよい。
【００４１】
次に、本実施形態の不揮発性半導体記憶装置及び製造方法の変形例について、図５（ａ）〜（ｄ）を用いて説明する。図５（ａ）は、本実施形態の不揮発性半導体記憶装置の製造方法における変形例を示す上面図である。また、図５（ｂ）、（ｃ）、（ｄ）は、それぞれ図５（ａ）に示すVｂ−Vｂ線、Vｃ−Vｃ線、Vｄ−Vｄ線における断面図である。なお、図５（ａ）〜（ｄ）に示す工程は、上述の本実施形態の不揮発性半導体記憶装置の製造方法における図２（ａ）〜（ｄ）に示す工程に相当する。
【００４２】
図５（ａ）〜（ｄ）に示すように、本実施形態の不揮発性半導体記憶装置の製造方法の変形例では、上述の方法と同様にして、半導体基板１内に素子分離領域８を形成した後、半導体基板１の所定の領域上に設けられた第１の電荷保持膜４ａ及び第２の電荷保持膜４ｂをマスクとして、第１の拡散層ビット線２ａ及び第２の拡散層ビット線２ｂを形成する。
【００４３】
続いて、半導体基板１上の所定の領域にシリコン酸化膜などからなる絶縁膜を堆積することで、第１の拡散層ビット線２ａ上には、列方向に延伸する第１の埋め込み絶縁膜３ａを形成するとともに、第２の拡散層ビット線２ｂ上には、境界領域上であって、第２の電荷保持膜４ｂの側面に接する第２の埋め込み絶縁膜３ｂを形成する。この時、図５（ｄ）に示すように、第２の埋め込み絶縁膜３ｂは、素子分離領域８上で分断されており、境界領域上を延伸していない。
【００４４】
以上のように、第２の埋め込み絶縁膜３ｂが素子分離領域８上を延伸していなくても、境界領域上であって、互いに隣接する各素子分離領域８の間に設けられていると、後の工程で注入拡散層７（図３（ｅ）参照）を形成する際には、第２の電荷保持膜４ｂは第２の埋め込み絶縁膜３ｂに保護された状態で、イオン注入することが可能となる。従って、本実施形態の不揮発性半導体記憶装置の製造方法の変形例を用いても、上述の方法と同様の効果が得られる。
【００４５】
（第２の実施形態）
以下、本発明の第２の実施形態に係る不揮発性半導体記憶装置及びその製造方法について図面を参照しながら説明する。図６〜図９は、本実施形態の不揮発性半導体記憶装置の製造方法を示す図である。なお、図６（ａ）は、本実施形態の不揮発性半導体記憶装置の製造方法を示す上面図である。また、（ｂ）、（ｃ）、（ｄ）、（ｅ）は、それぞれ図６（ａ）に示すVIｂ−VIｂ線、VIｃ−VIｃ線、VIｄ−VIｄ線、VIｅ−VIｅ線における断面図である。また、図７〜図９において、各図の（ａ）及び（ｄ）は、図６（ａ）に示すVIｂ線−VIｂ線に相当する断面図である。同様にして、各図の（ｂ）及び（ｅ）は、図２（ａ）に示すVIｃ−VIｃ線に相当する断面図であり、各図の（ｃ）及び（ｆ）は、図２（ａ）に示すVIｄ−VIｄ線に相当する断面図である。最初に、本実施形態の製造方法について述べる。
【００４６】
図６（ａ）〜（ｄ）に示すように、まず、例えばｐ型不純物が導入された半導体基板１を準備した後、コンタクト領域において半導体基板１内に列方向に延伸する複数の素子分離領域８を形成する。次に、半導体基板１の全面上に電荷保持膜を形成した後、コンタクト領域を含む部分に形成された電荷保持膜を選択的に除去する。これにより、半導体基板１のメモリセルアレイ領域上には第１の電荷保持膜４ａを形成するとともに、メモリセルアレイ領域とコンタクト領域との境界領域（以降、単に「境界領域」と称す）の上には第２の電荷保持膜４ｂを形成する。
【００４７】
次いで、第１の電荷保持膜４ａ及び第２の電荷保持膜４ｂをマスクとして、半導体基板１内に例えばドーズ量が１×１０１５ｃｍ−２でｎ型不純物を導入する。これにより、メモリセル領域には、半導体基板１内に列方向に延伸する複数の第１の拡散層ビット線２ａが形成され、境界領域からコンタクト領域に亘って、半導体基板１内の互いに隣接する各素子分離領域８の間には、第２の拡散層ビット線２ｂが形成される。続いて、半導体基板１上の所定の領域に約１００ｎｍでシリコン酸化膜などからなる絶縁膜を堆積することにより、第１の拡散層ビット線２ａ上には、列方向に延伸する第１の埋め込み絶縁膜３ａを形成するとともに、第２の拡散層ビット線２ｂ上には、境界領域からコンタクト領域の全面に亘って設けられ、コンタクト領域側の第２の電荷保持膜４ｂの側面に接する第２の埋め込み絶縁膜３ｂを形成する。
【００４８】
次に、図７（ａ）〜（ｃ）に示すように、半導体基板１の全面上に約１５０ｎｍでポリシリコンなどからなるワード線形成膜を形成する。その後、ワード線形成膜、第１の電荷保持膜４ａ、第２の電荷保持膜４ｂを選択的に除去することにより、メモリセルアレイ領域には、第１の埋め込み絶縁膜３ａ及び第１の電荷保持膜４ａの上に行方向に延伸し、複数の第１の拡散層ビット線２ａと立体的に交差する複数のワード線５を形成する。一方、境界領域上には、第２の電荷保持膜４ｂ及び第２の埋め込み絶縁膜３ｂの上に行方向に延伸するダミーワード線１２を形成する。
【００４９】
次に、図７（ｄ）〜（ｆ）に示すように、ワード線５及びダミーワード線１２をマスクとして、第１の埋め込み絶縁膜３ａ及び第２の埋め込み絶縁膜３ｂを異方性エッチングにより選択的に除去する。この時、コンタクト領域には、ダミーワード線１２及び第２の埋め込み絶縁膜３ｂのコンタクト領域側の側面を露出させ、第２の拡散層ビット線２ｂ及び素子分離領域８の上面を底面とする開口部が形成される。
【００５０】
次に、図８（ａ）〜（ｃ）に示すように、ワード線５、ダミーワード線１２、第１の埋め込み絶縁膜３ａ、及び第２の埋め込み絶縁膜３ｂの側面にシリコン酸化膜などからなるサイドウォール１０を形成する。
【００５１】
続いて、図８（ｄ）〜（ｆ）に示すように、サイドウォール１０をマスクにして、開口部から第２の拡散層ビット線２ｂ内に例えばドーズ量が１×１０１５ｃｍ−２でｎ型不純物をイオン注入することにより、第２の拡散層ビット線２ｂを介して第１の拡散層ビット線２ａに電気的に接続される注入拡散層７を形成する。なお、素子分離領域８内には拡散層ビット線が形成されないため、注入拡散層７は、コンタクト領域に設けられた互いに隣接する各素子分離領域８の間に形成される。
【００５２】
次に、図９（ａ）〜（ｃ）に示すように、注入拡散層７、複数のワード線５、及びダミーワード線１２の表面をシリサイド化して、シリサイド層９を形成する。その後、注入拡散層７上に、シリサイド層９を介して注入拡散層７と金属配線（図示せず）等とを接続するコンタクトプラグ６を形成する。以降、所定の工程を経て、本実施形態の不揮発性半導体記憶装置を製造することができる。
【００５３】
ここで、図９（ａ）〜（ｃ）を用いて、本実施形態の不揮発性半導体記憶装置の構成について簡単に説明する。
【００５４】
図９（ａ）〜（ｃ）に示すように、本実施形態の不揮発性半導体記憶装置は、半導体基板１と、半導体基板１に形成されたメモリセルアレイ領域と、メモリセルアレイ領域と列方向に隣接するコンタクト領域とを備えている。最初に、メモリセルアレイ領域は、半導体基板１内に列方向に延伸する複数の第１の拡散層ビット線２ａと、各第１の拡散層ビット線２ａ上に形成された第１の埋め込み絶縁膜３ａと、半導体基板１のうち、互いに隣り合う各第１の拡散層ビット線２ａの間に形成された第１の電荷保持膜４ａと、第１の電荷保持膜４ａ及び第１の埋め込み絶縁膜３ａの上を行方向に延伸し、複数の第１の拡散層ビット線２ａと立体的に交差するように形成された複数のワード線５とを有している。
【００５５】
一方、コンタクト領域は、半導体基板１内に列方向に延伸する複数の素子分離領域８と、半導体基板１内であって、互いに隣り合う各素子分離領域８の間の領域に形成され、第１の拡散層ビット線２ａと電気的に接続された注入拡散層７と、注入拡散層７上に形成されたシリサイド層９と、シリサイド層９を介して注入拡散層７に接続されたコンタクトプラグ６とを有している。
【００５６】
さらに、本実施形態の不揮発性半導体記憶装置では、メモリセルアレイ領域とコンタクト領域との境界領域において、半導体基板１上に設けられ、第１の電荷保持膜４ａと同一構成を有する第２の電荷保持膜４ｂと、半導体基板１内であって、注入拡散層７の側方に形成され、第１の拡散層ビット線２ａと同一構成を有し、第１の拡散層ビット線２ａと注入拡散層７とを接続する第２の拡散層ビット線２ｂと、第２の拡散層ビット線２ｂ上に設けられ、コンタクト領域側における第２の電荷保持膜４ｂの側面に接する第２の埋め込み絶縁膜３ｂと、第２の電荷保持膜４ｂ及び第２の埋め込み絶縁膜３ｂの上に形成され、複数のワード線５と平行に延伸するダミーワード線１２とを有している。
【００５７】
また、メモリセル領域から境界領域にわたって、複数のワード線５、ダミーワード線１２、第１の埋め込み絶縁膜３ａ、第２の埋め込み絶縁膜３ｂの側面上には、サイドウォール１０が形成されている。なお、ダミーワード線１２のコンタクト領域側の行方向における側面は、第２の埋め込み絶縁膜３ｂのコンタクト領域側の行方向における側面と同一平面内に形成されている。
【００５８】
以上の構成を有する本実施形態の不揮発性半導体記憶装置の製造方法においては、上述の第１の実施形態の製造方法と同様にして、メモリセル領域とコンタクト領域の境界領域に、第２の拡散層ビット線２ｂ及び第２の埋め込み絶縁膜３ｂを形成している（図６（ｂ）参照）。さらに、上述の第１の実施形態の製造方法とは異なり、注入拡散層７を形成する前にサイドウォール１０を形成している（図８参照）。これにより、図８（ｄ）〜（ｆ）に示す工程で注入拡散層７を形成する際には、第２の電荷保持膜４ｂが第２の埋め込み絶縁膜３ｂだけでなくサイドウォール１０にも覆われた状態で、イオン注入を行うことができる。その結果、製造工程中に第２の電荷保持膜４ｂが損傷してしまうのをより確実に抑制することができるため、微細化されても良好な電荷捕獲能力を有する電荷保持膜を備え、高い信頼性を有する不揮発性半導体記憶装置を実現することができる。
【００５９】
また、本実施形態の不揮発性半導体記憶装置の製造方法では、図７（ｄ）〜（ｆ）に示す工程で第１の埋め込み絶縁膜３ａ及び第２の埋め込み絶縁膜３ｂをエッチングすることで、イオン注入を行う工程の前にサイドウォール１０を形成することができる。このため、レジストを形成することなく、サイドウォール１０をマスクとしてイオン注入を行うことが可能となり、製造工程を簡略化できる。その結果、比較的容易に、良好な特性を示す電荷保持膜を備えた不揮発性半導体記憶装置を製造することができる。
【００６０】
（第３の実施形態）
以下、本発明の第３の実施形態に係る不揮発性半導体記憶装置及びその製造方法について図面を参照しながら説明する。本実施形態の不揮発性半導体記憶装置の製造方法では、第２の実施形態の製造方法と一部の工程が異なっている。このため、ここでは構成については省略し、製造方法について簡略化して説明する。なお、図１０（ａ）は、本実施形態の不揮発性半導体記憶装置の構成を示す上面図である。また、図１０（ｂ）、（ｃ）、（ｄ）は、それぞれ図１０（ａ）に示すXｂ−Xｂ線、Xｃ−Xｃ線、Xｄ−Xｄ線、Xｅ−Xｅ線における断面図である。
【００６１】
まず、第２の実施形態の製造方法（図６参照）と同様にして、ｐ型不純物が導入された半導体基板１内に素子分離領域８を形成した後、半導体基板１の所定の領域上に第１の電荷保持膜４ａ及び第２の電荷保持膜４ｂを形成する。その後、第１の電荷保持膜４ａ及び第２の電荷保持膜４ｂをマスクにして、半導体基板１内に例えばドーズ量が１×１０１５ｃｍ−２でｎ型不純物を導入する。これにより、メモリセル領域には、半導体基板１内に列方向に延伸する複数の第１の拡散層ビット線２ａが形成され、境界領域には、半導体基板１内の互いに隣接する各素子分離領域８の間に、第２の拡散層ビット線２ｂが形成される。この時、コンタクト領域であって、互いに隣接する各素子分離領域８の間にも、第２の拡散層ビット線２ｂが形成される。ここで、本実施形態の不揮発性半導体記憶装置では、図１０（ａ）〜（ｄ）に示すように、コンタクト領域に形成された第２の拡散層ビット線２ｂを注入拡散層７として機能させる。従って、本工程において形成される第１の拡散層ビット線２ａ及び第２の拡散層ビット線２ｂのｎ型不純物濃度は、上述の第２の実施形態の製造方法において、図６に示す工程で形成される第１の拡散層ビット線２ａ及び第２の拡散層ビット線２ｂのｎ型不純物濃度よりも高くなっている。
【００６２】
以降、第２の実施形態の製造方法と同様にして、図７（ａ）〜（ｆ）、図８（ａ）〜（ｃ）に示す工程を行う。その後、図８（ｄ）〜（ｆ）に示すイオン注入を行う工程を行わず、図９（ａ）〜（ｃ）に示す工程で、シリサイド層９及びコンタクトプラグ６を形成する。以上の方法により、本実施形態の不揮発性半導体記憶装置を製造することができる。
【００６３】
本実施形態の不揮発性半導体記憶装置の製造方法の特徴は、第１の拡散層ビット線２ａ及び第２の拡散層ビット線２ｂを形成する際に、第２の実施形態の製造方法に比べて高い濃度を有するｎ型不純物を導入することにある。これにより、比較的不純物濃度の高い第１の拡散層ビット線２ａ及び第２の拡散層ビット線２ｂが形成されるとともに、コンタクト領域に形成された第２の拡散層ビット線２ｂを注入拡散層７として機能させることができる。このため、各拡散層ビット線と注入拡散層７とを同じ工程で形成することができ、電荷保持膜を形成した後に、注入拡散層を形成するためのイオン注入を行う必要がなくなる。その結果、製造工程を簡略化でき、且つ、イオン注入の工程で電荷保持膜がダメージを受けるのを完全に防ぐことができる。従って、本実施形態の不揮発性半導体記憶装置の製造方法を用いると、微細化されても良好な電荷捕獲能力を有する電荷保持膜を備え、信頼性の高い不揮発性メモリをより容易に製造することが可能となる。
【００６４】
なお、本実施形態の不揮発性半導体記憶装置の製造方法では、注入拡散層７に含まれる不純物濃度が十分に高くなっているため、注入拡散層７のシート抵抗値は、数１００Ω／ｓｑ程度に低くなる。このため、第１の実施形態及び第２の実施形態の製造方法と同様にして、注入拡散層７上にシリサイド層９やコンタクトプラグ６を不具合無く形成することができる。
【産業上の利用可能性】
【００６５】
本発明の不揮発性半導体記憶装置及びその製造方法は、共用コンタクト構造などを有する不揮発性半導体記憶装置の微細化に有用である。
【図面の簡単な説明】
【００６６】
【図１】（ａ）〜（ｅ）は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の構成を示す図である。
【図２】（ａ）〜（ｄ）は、第１の実施形態に係る不揮発性半導体記憶装置の製造方法を示す図である。
【図３】（ａ）〜（ｆ）は、第１の実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図４】（ａ）〜（ｆ）は、第１の実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図５】（ａ）〜（ｄ）は、第１の実施形態に係る不揮発性半導体記憶装置の製造方法の変形例を示す図である。
【図６】（ａ）〜（ｄ）は、本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造方法を示す図である。
【図７】（ａ）〜（ｆ）は、第２の実施形態に係る不揮発性半導体記憶装置の製造方法を示す図である。
【図８】（ａ）〜（ｆ）は、第２の実施形態に係る不揮発性半導体記憶装置の製造方法を示す図である。
【図９】（ａ）〜（ｃ）は、第２の実施形態に係る不揮発性半導体記憶装置の製造方法を示す図である。
【図１０】（ａ）〜（ｄ）は、本発明の第３の実施形態に係る不揮発性半導体記憶装置の構成を示す図である。
【図１１】（ａ）、（ｂ）は、従来の半導体記憶装置の構成を示す図である。
【図１２】（ａ）〜（ｃ）は、従来の微細化された半導体記憶装置の構成を示す図である。
【図１３】（ａ）〜（ｄ）は、従来の半導体記憶装置の製造方法を示す図である。
【図１４】（ａ）〜（ｆ）は、従来の半導体記憶装置の製造方法を示す断面図である。
【図１５】（ａ）〜（ｆ）は、従来の半導体記憶装置の製造方法を示す断面図である。
【符号の説明】
【００６７】
１      半導体基板 
２ａ    第１の拡散層ビット線 
２ｂ    第２の拡散層ビット線 
３ａ    第１の埋め込み絶縁膜 
３ｂ    第２の埋め込み絶縁膜 
４ａ    第１の電荷保持膜 
４ｂ    第２の電荷保持膜 
５      ワード線 
６      コンタクトプラグ 
７      注入拡散層 
８      素子分離領域 
９      シリサイド層 
１０      サイドウォール 
１１      レジスト 
１２      ダミーワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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