(57)【要約】【課題】製造の過程でチップクラックを可及的に防止可能な半導体装置を提供する。【解決手段】互いに対向する、装置の内部の側の面となる内部側面と、装置の外部の側の面となる外部側面と、を備えた、基板本体を準備し、少なくとも前記基板本体の前記外部側面に、導電性材料により、互いに電気的に繋がった、絶縁材料により覆われる非外部端子用パターンと、外部に電気的に導通可能な外部端子用パターンと、を有する、外部側配線パターンを形成し、前記外部側配線パターンのうちの前記非外部端子用パターンを絶縁膜で覆い、前記外部側配線パターンのうちの前記外部端子用パターン上に、前記絶縁膜との段差を縮め、或いは前記段差をなくすための金属メッキ層を形成し、前記基板本体の前記内部側面に半導体チップを取り付け、モールド樹脂で前記基板本体の前記内部側面を前記半導体チップとともにモールドする。【選択図】図５Ａ
2009032013.tif 000002
【特許請求の範囲】
【請求項１】
互いに対向する、装置の内部の側の面となる内部側面と、装置の外部の側の面となる外部側面と、を備えた、基板本体と、
少なくとも前記基板本体の前記外部側面に導電性材料により形成され、互いに電気的に繋がった、絶縁材料により覆われる非外部端子用パターンと、外部と電気的に導通可能な外部端子用パターンと、を有する、外部側配線パターンと、
前記外部側配線パターンのうちの前記非外部端子用パターンを覆う絶縁膜と、
前記外部端子用パターンとともに外部端子を構成し、かつ、前記外部側配線パターンのうちの前記外部端子用パターン上に、前記絶縁膜との段差を縮め、或いは前記段差をなくすように形成された金属メッキ層と、
前記基板の前記内部側面に取り付けられた半導体チップと、
前記基板の前記内部側面を前記半導体チップとともにモールドするモールド樹脂と、
を備えることを特徴とする半導体装置。
【請求項２】
前記金属メッキ層は、複数のメッキ層の積層体として構成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体チップは、積層された複数の半導体チップであることを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記外部側配線パターンは、前記非外部端子用パターンと前記外部端子用パターンとの間にそれらを連結する、前記外部端子用パターンよりも幅の狭い、連結用パターンを有し、
前記絶縁膜は、前記非外部端子用パターンから前記前記連結用パターンの途中まで覆っていることを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置。
【請求項５】
互いに対向する、装置の内部の側の面となる内部側面と、装置の外部の側の面となる外部側面と、を備えた、基板本体を準備し、
少なくとも前記基板本体の前記外部側面に、導電性材料により、互いに電気的に繋がった、絶縁材料により覆われる非外部端子用パターンと、外部に電気的に導通可能な外部端子用パターンと、を有する、外部側配線パターンを形成し、
前記外部側配線パターンのうちの前記非外部端子用パターンを絶縁膜で覆い、
前記外部側配線パターンのうちの前記外部端子用パターン上に、前記絶縁膜との段差を縮め、或いは前記段差をなくすための金属メッキ層を形成し、
前記基板本体の前記内部側面に半導体チップを取り付け、
モールド樹脂で前記基板本体の前記内部側面を前記半導体チップとともにモールドする、
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばＮＡＮＤメモリカード等の半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、ＳＤカード、ｍｉｎｉＳＤカード、ｍｉｃｒｏＳＤカード、ＸＤピクチャーカードなどのＮＡＮＤメモリカードのメモリ容量は、増加の一途をたどっている。メモリ容量を増加させる方法として、ＮＡＮＤメモリチップ自身の容量を増加させるほかに、半導体装置に搭載されるＮＡＮＤメモリチップの数を増やして容量を増加させる方法がある。搭載チップ数を増やす場合、メモリカードの大型化を避けるために、チップの上にチップを載せるチップ積層方式がある。例えば、特許文献１にはチップを積層した半導体装置が記載されている。
【特許文献１】特開２００６−３１３７９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明は、製造の過程におけるチップクラックを可及的に防止可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００４】
本願発明の一態様によれば、互いに対向する、装置の内部の側の面となる内部側面と、装置の外部の側の面となる外部側面と、を備えた、基板本体と、少なくとも前記基板本体の前記外部側面に導電性材料により形成され、互いに電気的に繋がった、絶縁材料により覆われる非外部端子用パターンと、外部と電気的に導通可能な外部端子用パターンと、を有する、外部側配線パターンと、前記外部側配線パターンのうちの前記非外部端子用パターンを覆う絶縁膜と、前記外部端子用パターンとともに外部端子を構成し、かつ、前記外部側配線パターンのうちの前記外部端子用パターン上に、前記絶縁膜との段差を縮め、或いは前記段差をなくすように形成された金属メッキ層と、前記基板の前記内部側面に取り付けられた半導体チップと、前記基板の前記内部側面を前記半導体チップとともにモールドするモールド樹脂と、を備えることを特徴とする半導体装置が提供される。
【発明を実施するための最良の形態】
【０００５】
本発明の実施形態を説明する前に、本発明者が本発明をするに至った経緯について説明する。
【０００６】
各種メモリカードの厚さはそれぞれ規格で定められており、厚さ方向の制限がある。よって、チップの積層数が増えるほど、各チップの厚さを薄くしておく必要がある。而して、チップは約１００〜１５０μｍ程度にまで薄化が進んでいる。この程度まで薄くするとチップの強度が低下し、半導体装置の製造工程においてチップクラックを起こす場合がある。
【０００７】
本発明者は、特に、チップを載せる基板から延びるメッキした外部端子と、それと隣り合う銅配線を保護するソルダーレジスト（高耐熱有機絶縁材料）との間に段差がある場合、モールド工程において、全体的に撓んで、その段差の箇所でチップは割れ易くなることを独自に知得した。この技術的課題は、上記のように本発明者が独自に認識したもので他の当業者は何ら認識すらしていない課題である。このモールド工程は、公知のように、上下の金型に、チップを搭載しワイヤーボンディングした基板を挟んで、モールド樹脂を圧入して樹脂封止を行い、基板、チップ及びボンデイングワイヤー等を保護するために行う。
【０００８】
本発明者は、このようなチップクラックの回避策の一つとして、ソルダーレジストを用いずに、外部端子及び銅配線をすべて金メッキする構造を採用することを考案した。しかし、この場合、金メッキの使用量が増えるため、基板のコスト高を招き、カードの価格が高くなるという問題が新たに生じるのではないかと考えた。
【０００９】
さらに、本発明者は、他の回避案として、モールドした後に、ソルダーレジスト塗布および金属メッキする方法を採用することを考えた。しかし、この方法は、モールド工程で基板が高温に晒されることにより基板の銅配線が酸化してしまう他、金属メッキする際の大電流によりチップを破壊するおそれがあることから、実際的には不可能ではないかと思料した。以上のことは、本発明者独自の技術的認識であって、他の当業者には知り得ないことである。
【００１０】
以下、本発明の実施形態について説明する。
【００１１】
図１ＡにＮＡＮＤメモリカード１０をその表面側からみた外観を示す。図１Ｂに示すように、このＮＡＮＤメモリカード１０の裏面には、外部端子１１が露呈状態に形成されている。外部端子１１の内側方向に基板のソルダーレジストを保護するためのラベル１２が貼られている。
【００１２】
図２ＡにこのＮＡＮＤメモリカード１０の回路構成を示す。このカード１０の回路は、コントローラチップ２１、ＮＡＮＤメモリチップ２２及びコンデンサ２３を有する。カード１０の外部端子１１としては、電源端子２４、グランド端子２５及び入出力信号端子２６ａ，２６ａ，・・・がある。電源端子２４及びグランド端子２５は、コントローラチップ２１及びＮＡＮＤメモリチップ２２のそれぞれにおける電源側及びグランド側に、それぞれ接続されている。電源端子２４とグランド端子２５の間にコンデンサ２３が接続されている。コンデンサ２３は、所謂パスコンと呼ばれるものであり、電源電圧の変動からメモリチップ等を保護するためのものである。入出力信号端子２６ａ，２６ａ，・・・は、コントローラチップ２１の外部用入出力信号端子に接続されている。コントローラチップ２１とＮＡＮＤメモリチップ２２間にも、信号データをやり取りするために、それぞれの入出力信号端子２６ｂ，２６ｂ，・・・が接続されている。
【００１３】
図２Ｂは、図２Ａの装置の変形例における回路図であり、図２Ａの装置と異なる点はコンデンサがないところにある。図２Ｂの回路において、図２Ａの回路と同等の回路要素に同一の符号を付して説明を省略する。
【００１４】
図３に、図２Ａのカードの断面構造の概略を、コンデンサ２３の図示を省略したものとして示す。図２Ｂのカードの断面図も図３と同様に示される。図３において、カードはケース４０、接着剤４１、基板パッケージ４２及びラベル４３（１２）を備えている。ケース４０と基板パッケージ４２が接着剤４１によって貼り合わせられている。ケース４０と基板パッケージ４２との張り合わせ面の反対側の面（裏面）にラベル４３（１２）が貼られている。このラベル４３（１２）は外部端子１１に隣り合うソルダーレジスト（図４Ａの５３ｂ）に貼られ、ソルダーレジスト５３ｂを保護するものである。
【００１５】
図３からわかるように、基板パッケージ４２は、基板４４、マウント剤４５、チップ４６、ボンディングワイヤー４７及びモールド樹脂４８を備える。基板４４上に、マウント剤４５によって、チップ４６（ＮＡＮＤメモリチップ、コントローラチップなど）が固着されている。チップ４６上の信号パッド、電源パッド及びグランドパッドは、ボンディングワイヤー４７（金ワイヤなど）で、基板４４上の配線のあるノード（図４Ａのボンディング用ポスト５０）と電気的に接続されている。また、モールド樹脂４８によって、チップ４６及びボンディングワイヤー４７は樹脂封止され、保護されている。
【００１６】
図４Ａに、図３から基板パッケージ４２だけを抜き出して、その詳細な構造を示す。基板４４は、ボンディング用ポスト５０、プリプレグ（基板本体）５１、銅配線５２（５２ａ，５２ｂ）、ソルダーレジスト５３（５３ａ，５３ｂ）、スルーホール５４及び金属メッキ層５５を備えている。プリプレグ５１は、半導体装置の内部の側となる内部側面（図中、上側面）と、半導体装置の外部の側となる外部側面（図中、下側面）と、スルーホール５４とを備える。銅配線５２は、内部側配線パターン５２ａ、外部側配線パターン５２ｂ及びビア５２ｃからなる。図４Ａからわかるように、前記内部側面に内部側配線パターン５２ａが形成され、前記外部側面に外部側配線パターン５２ｂが形成され、スルーホール５４に同じ配線材料によりビア５２ｃが形成されている。ビア５２ｃは、内部側配線パターン５２ａと外部側配線パターン５２ｂとを電気的に接続するものである。また、外部側配線パターン５２ｂは、大きく分けて、外部端子用パターン５２ｂ１と、非外部端子用パターン５２ｂ２とからなる。より詳細には、外部端子用パターン５２ｂ１と非外部端子用パターン５２ｂ２は、後述のように、連結用パターン５２ｂ３（図５Ａ，図６Ａ参照）により連結されている。外部端子用パターン５２ｂ１は外部と電気的に接続可能なものであり、前述の外部端子１１の一部を構成するものである。非外部端子用パターン５２ｂ２はソルダーレジスト５３（５３ｂ）で被われるものである。ソルダーレジスト５３は高耐熱の有機絶縁材料であり、内部側配線パターン５２ａ及び非外部端子用パターン５２ｂ２を保護するために塗布されている。これ以降、内部側配線パターン５２ａに塗布されたソルダーレジストを内部側ソルダーレジスト５３ａ、外部側配線パターン５２ｂに塗布されたソルダーレジストを外部側ソルダーレジスト５３ｂということにする。ボンディング用ポスト５０は、内部側ソルダーレジスト５３ａの所定の場所に形成された開口の部分において、内部側配線パターン５２ａ上に金メッキして形成されており、上述したところからもわかるように、銅配線５２を通じて、銅配線５２の一部としての外部端子用パターン５２ｂ１と電気的に接続されている。外部端子用パターン５２ｂ１の上には金属メッキ層５５が形成されて、外部端子５６を構成している。カードと外部機器との間の各種信号のやり取り、及び外部からカードへの電力供給は、外部端子５６を介して行われる。
【００１７】
図４Ｂに、図４Ａの装置の変形例を示す。相違点は金属メッキ層５５の厚さであり、この金属メッキ層５５の厚さを大きくすることで、外部端子５６と外部側ソルダーレジスト５３ｂとの段差をなくしている。
【００１８】
図４Ｃは図４Ａの装置の変形例であり、複数のチップ４６ａ，４６ｂ，４６ｃが積層されている場合の基板パッケージ４２の詳細な構造を示す。チップ４６ａ及び４６ｂはＮＡＮＤメモリチップを示す。チップ４６ｃはコントローラチップを示す。
【００１９】
なお、図４Ｂ及び図４Ｃにおいて、図４Ａと同一の構成要素には同一の符号を付して説明を省略する。
【００２０】
ここで、図４Ａ乃至図４Ｃの基板パッケージ４２の各種寸法を例示する。基板パッケージ４２の厚さは１．０５ｍｍであり、そのうち、モールド樹脂４８の厚さが０．７６ｍｍ、基板４４の厚さが０．２９ｍｍである。また、チップ４６及びＮＡＮＤメモリチップ４６ａ、４６ｂの厚さは１５０μｍであり、コントローラチップ４６ｃの厚さは１１０μｍである。マウント剤４５の厚さは２０μｍである。
【００２１】
次に、本発明の実施形態によればモールド工程におけるチップクラックを防止可能なことについて、その詳細を図５Ａ、図５Ｂを用いて説明する。
【００２２】
図５Ａに、図４Ｃ（又は図４Ａ）の外部端子５６と外部側ソルダーレジスト５３ｂの境界付近の断面の拡大図を示す。
【００２３】
プリプレグ５１の図中下側面に外部側配線パターン５２ｂ（外部端子用パターン５２ｂ１，非外部端子用パターン５２ｂ２，連結用パターン５２ｂ３）が形成されている。非外部端子用パターン５２ｂ２、及び連結用パターン５２ｂ３の一部には、外部側ソルダーレジスト５３ｂが塗布されている。この外部側ソルダーレジスト５３ｂが塗布されていない部分（外部端子用パターン５２ｂ２及び連結用パターン５２ｂ３の一部）と後述の金属メッキ層５５とが、半導体装置の外部端子５６となる。この外部端子５６の一部を構成する金属メッキ層５５は３層構造よりなる。即ち、外部端子用パターン５２ｂ１と連結用パターン５２ｂ３の一部の上に第１の金属メッキ層５５ａが形成され、その上に第２の金属メッキ層５５ｂが形成され、その上に第３の金属メッキ層５５ｃが形成されている。
【００２４】
ここで、各金属メッキ層５５ａ，５５ｂ，５５ｃを構成する金属について説明する。
【００２５】
第１金属メッキ層５５ａは、ニッケルを使用する。ニッケルは硬質ニッケルに比べてメッキ速度が速いため、メッキ時間の短縮化を図ることができる。また、ニッケルの代わりに銅を用いてもよい。銅メッキを使用することで、ニッケルを用いる場合に比べ低コストで製造可能という利点がある。
【００２６】
第２の金属メッキ層５５ｂは、硬質ニッケルを使用する。
【００２７】
第３の金属メッキ層５５ｃは、硬質金を使用する。
【００２８】
図５Ａからわかるように、金属メッキ層５５の厚さを大きくすることで、外部端子５６と外部側ソルダーレジスト５３ｂとの段差を小さくしている。
【００２９】
なお、第１金属メッキ層５５ａをより厚くして、外部端子５６と外部側ソルダーレジスト５３ｂとの段差をなくしてもよい。このことを図５Ｂに示す。図５Ｂは、図４Ｂの外部端子５６と外部側ソルダーレジスト５３ｂの境界付近の断面の拡大図を示している。段差をなくすことで、後述のようにモールド工程の際に基板４４を撓まなくすることができる。
【００３０】
以下、具体的に例示としての数値をもって説明する。
【００３１】
図５Ａにおいて、外部側ソルダーレジスト５３ｂの厚さは、１０〜２０μｍ（平均約１５μｍ）である。第１金属メッキ層５５ａ（ニッケル又は銅）及び第２金属メッキ層５５ｂ（硬質ニッケル）は、合わせて５〜１５μｍ（平均約１０μｍ）である。第３金属メッキ層５５ｃ（硬質金）は、０．５〜１．５μｍ（平均約０．７μｍ）である。
【００３２】
よって、図５Ａにおいて、外部端子５６と外部側ソルダーレジスト５３ｂとの段差は、平均約４．３μｍである。この値は、後述の、本発明者が先に考えたチップクラックが発生する装置例と比較して約１／４である。この場合、モールド工程においてチップクラックが発生しないことを本発明者は確認した。理由として、後述のように、段差の縮小により、モールドの圧力が加わった際、基板およびチップの撓みが小さくなるためと考えられる。
【００３３】
なお、外部側ソルダーレジスト５３ｂは、前記段差を縮めるために、連結用パターン５２ｂ３の形状等を工夫して薄くしている。このことを図６Ａ、図６Ｂを用いて説明する。
【００３４】
図６Ａは、外部端子５６と外部側ソルダーレジスト５３ｂの境界付近を拡大した平面図である。この図から明らかなように、連結用パターン５２ｂ３は、その幅が外部端子５６に比べて狭くなるように形成されている。前述のように、この連結用パターン５２ｂ３は、外部端子用パターン５２ｂ１と非外部端子用パターン５２ｂ２とを連結するものである。図６Ａ中のソルダーレジスト境界（ＳＢ）が示すように、外部側ソルダーレジスト５３ｂは連結用パターン５２ｂ３の途中まで塗布されている。
【００３５】
図６Ｂは、図６ＡのＡ−Ａ’線に沿う断面図である。プリプレグ５１上に連結用パターン５２ｂ３が配置されている。この連結用配線パターン５２ｂ３とプリプレグ５１を覆うように外部側ソルダーレジスト５３ｂが塗布されている。ここで、連結用パターン５２ｂ３同士の間隔が広いため、連結用パターン５２ｂ３の幅が外部端子用パターン５２ｂ１の幅と等しい場合に比べて、外部側ソルダーレジスト５３ｂの厚さを小さくすることができる。
【００３６】
次に、図６Ｃ乃至図６Ｇに、図６Ａの変形例を示す。
【００３７】
図６Ｃ乃至図６Ｅは、連結用パターン５２ｂ３の形状の変形例を示している。
【００３８】
一方、図６Ｆ及び図６Ｇの変形例は、ソルダーレジスト境界（ＳＢ）の形状の変形例を示している。即ち、連結用パターン５２ｂ３付近のソルダーレジスト境界（ＳＢ）を、非外部端子用パターン５２ｂ２の方に後退させている。このようにすることで、外部端子用パターン５２ｂ１と連結用パターン５２ｂ３の境界からみた外部側ソルダーレジスト５３ｂの厚さをより小さくすることができる。
【００３９】
なお、図６Ｃ乃至図６Ｇのいずれの例においても、外部側ソルダーレジスト５３ｂは連結用パターン５２ｂ３の途中まで塗布されている。
【００４０】
以上より、本実施形態によれば、既存の製造設備や製造工程を大きな影響を与えず、モールド工程におけるチップクラックを防止可能であり、これにより、安価な半導体装置用の基板及び半導体装置を提供することができる。
【００４１】
次に、ＮＡＮＤメモリカード１０の製造方法について説明する。図４Ａ乃至図４Ｃに示す装置のいずれも、製造方法は、ほぼ同様である。よって、ここでは図４Ｃを参照しながら説明する。
【００４２】
（１）ＮＡＮＤメモリチップを多数取りするウェハー、及びコントローラチップを多数取りするウェハーをそれぞれ裏面ラッピングする。その後、これらのウェハーをダイシングして、複数のチップ４６ｘ（４６ａ、４６ｂ、４６ｃ）に分離しておく。
【００４３】
（２）複数の基板４４，４４，・・・（ソルダーレジスト５３の塗布及び金属メッキ層５５のメッキ済み）を準備し、各基板４４にマウント剤４５を塗布し、前記チップ４６ｘの内の１つのＮＡＮＤメモリチップ４６ａをマウントする。
【００４４】
（３）以下、１つの基板４４に着目して説明する。チップ４６ａにさらにマウント剤４５を塗布し、ＮＡＮＤメモリチップ４６ｂをマウントする。
【００４５】
（４）さらにチップ４６ｂにマウント剤４５を塗布し、コントローラチップ４６ｃをマウントする。
【００４６】
（５）キュアを行い、これらのマウント剤４５，４５，４５を硬化させる。
【００４７】
（６）ボンディングワイヤー４７でボンデイングを行い、チップ４６ａ、４６ｂ、４６ｃと基板４４のボンディング用ポスト５０とを電気的に接続する。（以下、ここまでの過程で得られたものを中間ＮＡＮＤチップということにする。）
（７）モールド樹脂４８にてモールドを行い、チップ４６ａ、４６ｂ、４６ｃ及びボンデイングワイヤ４７を保護する。このモールド工程は、複数の中間ＮＡＮＤチップをモールド用の下金型に並べた後、上金型で蓋をし、モールド金型の一端から内部に溶融状態のモールド樹脂を圧入することにより行われる。この際、後述のように、中間ＮＡＮＤチップはほとんど傾くことなしにモールドが行われることから、基板４４の撓みもほとんど起きず、各チップ４６ａ，４６ｂ，４６ｃにクラックが生じることもない。
【００４８】
（８）複数の基板パッケージ４２がモールド樹脂で繋がった集合体が、前項のモールド工程で得られる。この集合体を、ダイシングによって１つの基板パッケージの大きさにカットして、複数の基板パッケージ４２を得る（図４Ａ等参照）。
【００４９】
（９）各基板パッケージ４２をＮＡＮＤメモリカード用の各ケース４０に格納し、接着剤４１で貼りあわせる（図３等参照）。
【００５０】
（１０）最後に、外部側ソルダーレジスト５３ｂの部分にラベル４３（１２）を貼る（図１Ｂ等参照）。
【００５１】
本発明によれば、上述のモールド工程においてもチップクラックの発生を効果的に防止できる。このことについて次に説明する。
【００５２】
なお、ここでは、理解を容易ならしめるため、図４Ａ又は図４Ｂの装置を作る場合について説明する。
【００５３】
図７Ａは、図４Ａの装置のモールド工程における、上述の中間ＮＡＮＤチップ７０の様子を示している。この中間ＮＡＮＤチップ７０は、モールド金型３の上に置かれ、圧入された溶融状態のモールド樹脂の圧力が上から加わっている。この圧力によって、中間ＮＡＮＤチップ７０は外部端子５６と外部側ソルダーレジスト５３ｂとに若干の段差があるため、図７Ａからわかるように、外部端子５６側が押されて全体的にわずかに傾いた状態になる。しかし、チップ４６と基板４４の撓みは小さいため、チップ４６のチップクラックは防止される。
【００５４】
図７Ｂは、図４Ｂの装置のモールド工程における、上述の中間ＮＡＮＤチップ７０の様子を示している。図７Ａの場合と同様に、この中間ＮＡＮＤチップ７０は、モールド金型３の上に置かれ、圧入された溶融状態のモールド樹脂の圧力が上から加わっている。しかし、外部端子５６と外部側ソルダーレジスト５３ｂとの段差がないため、中間ＮＡＮＤチップ７０は、図７Ｂからわかるように、全く傾かずにモールド金型３に対して平行な状態を保つ。よって、チップ４６と基板４４は全く撓まず、チップ４６のチップクラックは防止される。
【００５５】
次に、本発明者の知得する技術のうち、モールド工程でチップクラックが発生する場合の構成を図８に示し、具体的に例示的な数値をもって説明する。
【００５６】
ソルダ―レジストは、約２０μｍの厚さに塗布されたものである。一方、外部端子の一部を構成する金属メッキ部は、硬質ニッケルメッキ層１５５ａと、その上に形成された硬質金メッキ層１５５ｂとからなっている。各層のメッキの厚さは、硬質ニッケルメッキ層１５５ａが１．５μｍ〜５μｍ（平均約３μｍ）、硬質金メッキ層１５５ｂが０．３μｍ以上（平均０．５μｍ）である。メッキによるコストを抑えるため、薄く形成されている。よって、ソルダーレジストと外部端子とに平均約１６．５μｍの段差が生じる。このように段差が大きい状態では、モールド樹脂をモールド金型に圧入した際、チップ１４６と基板１４４が大きく撓む結果、チップ１４６にチップクラックが生じ易くなる。
【００５７】
特に、図８に示すように、メッキ部とソルダーレジスト部の境界線上にチップが実装される場合にチップクラックが発生しやすい。本発明者は、このような例としてＸＤピクチャーカードが挙げられることを知得している。
【００５８】
以上述べたように、本発明によれば、既存の製造設備や製造工程に大きな影響を与えず、モールド工程におけるチップクラックを防止可能であり、これにより、安価な半導体装置用の基板及び半導体装置を提供することができる。
【図面の簡単な説明】
【００５９】
【図１Ａ】本発明の実施形態のＮＡＮＤメモリカードの外観である。
【図１Ｂ】図１ＡのＮＡＮＤメモリカードを外部端子側からみた外観である。
【図２Ａ】ＮＡＮＤメモリカードの回路構成を示す図である。
【図２Ｂ】異なるＮＡＮＤメモリカードの回路構成を示す図である。
【図３】ＮＡＮＤメモリカードの概略断面図である。
【図４Ａ】基板パッケージの詳細な構造を示す図である。
【図４Ｂ】異なる基板パッケージの詳細な構造を示す図である。
【図４Ｃ】さらに異なる基板パッケージの詳細な構造を示す図である。
【図５Ａ】外部端子とソルダーレジストの境界付近の断面図である。
【図５Ｂ】異なる場合の外部端子とソルダーレジストの境界付近の断面図である。
【図６Ａ】外部端子とソルダーレジストの境界付近を拡大した平面図である。
【図６Ｂ】図６ＡのＡ−Ａ’線に沿う断面図である。
【図６Ｃ】異なる場合の外部端子とソルダーレジストの境界付近を拡大した平面図である。
【図６Ｄ】異なる場合の外部端子とソルダーレジストの境界付近を拡大した平面図である。
【図６Ｅ】異なる場合の外部端子とソルダーレジストの境界付近を拡大した平面図である。
【図６Ｆ】異なる場合の外部端子とソルダーレジストの境界付近を拡大した平面図である。
【図６Ｇ】異なる場合の外部端子とソルダーレジストの境界付近を拡大した平面図である。
【図７Ａ】本発明の実施形態のモールド工程における中間ＮＡＮＤチップの状態を示す図である。
【図７Ｂ】本発明の実施形態のモールド工程における中間ＮＡＮＤチップの状態を示す図である。
【図８】本発明者の知得するモールド工程におけるチップクラックを示す図である。
【符号の説明】
【００６０】
３    モールド金型
１０  ＮＡＮＤメモリカード
１１  外部端子
２１  コントローラチップ
２２  ＮＡＮＤメモリチップ
２３  コンデンサ
２４  電源端子
２５  グランド端子
２６ａ，２６ｂ  入出力信号端子
４０  ケース
４１  接着剤
４２  基板パッケージ
１２，４３  ラベル
４４  基板
４５  マウント剤
４６  チップ
４６ａ，４６ｂ  ＮＡＮＤメモリチップ
４６ｃ  コントローラチップ
４７  ボンディングワイヤー
４８  モールド樹脂
５０  ボンディング用ポスト
５１  プリプレグ
５２  銅配線
５２ａ  内部側配線パターン
５２ｂ  外部側配線パターン
５２ｂ１  外部端子用パターン
５２ｂ２  非外部端子用パターン
５２ｂ３  連結用パターン
５２ｃ  ビア
５３  ソルダーレジスト
５３ａ  内部側ソルダーレジスト
５３ｂ  外部側ソルダーレジスト
５４  スルーホール
５５  金属メッキ層
５５ａ  第１の金属メッキ層
５５ｂ  第２の金属メッキ層
５５ｃ  第３の金属メッキ層
５６  外部端子
７０  中間ＮＡＮＤチップ
１４４  基板
１４６  チップ
１５５ａ  硬質ニッケルメッキ層
１５５ｂ  硬質金メッキ層
１７０  中間ＮＡＮＤチップ  
【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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【図６Ｆ】
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【図６Ｇ】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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