(57)【要約】【課題】半導体素子のスタックキャパシタ及びその形成方法を提供する。【解決手段】この半導体素子のスタックキャパシタは、半導体基板上に、第１下部電極、第１キャパシタ絶縁膜、及び第２上部電極が順次に積層された構造を持つ第１キャパシタと、前記第１キャパシタ上に形成され、第２下部電極、第２キャパシタ絶縁膜、及び第２上部電極が順次に積層された構造を持つ第２キャパシタと、を含み、前記第１下部電極、前記第１上部電極、前記第２下部電極、及び前記第２上部電極のうち少なくとも２つは互いに垂直方向に整列され、同じ面積を有するとした。【選択図】図８
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に、第１下部電極、第１キャパシタ絶縁膜、及び第１上部電極が順次に積層された構造を持つ第１キャパシタと、
前記第１キャパシタ上に形成され、第２下部電極、第２キャパシタ絶縁膜、及び第２上部電極が順次に積層された構造を持つ第２キャパシタと、
を含み、
前記第１下部電極、前記第１上部電極、前記第２下部電極、及び前記第２上部電極のうち少なくとも２つは互いに垂直方向に整列され、同じ面積を持つことを特徴とする半導体素子のスタックキャパシタ。
【請求項２】
前記第１下部電極、前記第１上部電極、及び前記第２上部電極が垂直方向に整列され、同じ面積を持つことを特徴とする、請求項１に記載の半導体素子のスタックキャパシタ。
【請求項３】
前記第１キャパシタ絶縁膜は、前記第１下部電極及び前記第１上部電極と垂直方向に整列され、同じ面積を持つことを特徴とする、請求項２に記載の半導体素子のスタックキャパシタ。
【請求項４】
前記第２下部電極及び前記第２キャパシタ絶縁膜は垂直方向に整列され、同じ面積を持つことを特徴とする、請求項２に記載の半導体素子のスタックキャパシタ。
【請求項５】
前記半導体基板は、
下部金属配線と、
前記下部金属配線に連結される複数の下部コンタクトが形成された第１層間絶縁膜と、を含み、
前記複数の下部コンタクトのうちいずれか一つは、前記第１下部電極と連結されることを特徴とする、請求項１に記載の半導体素子のスタックキャパシタ。
【請求項６】
前記第１層間絶縁膜上に、前記第１キャパシタを含んで形成される第２層間絶縁膜と、
前記第２層間絶縁膜上に、前記第２キャパシタを含んで形成される第３層間絶縁膜と、
前記第３層間絶縁膜上に形成される第４層間絶縁膜と、
前記第３層間絶縁膜、第４層間絶縁膜、及び前記第２層間絶縁膜を貫通して前記第２下部電極に連結される第１コンタクトと、
前記第４層間絶縁膜を貫通して前記第２上部電極に連結される第２コンタクトと、
前記第４層間絶縁膜、第３層間絶縁膜、及び前記第２層間絶縁膜を貫通して前記下部コンタクトのうちいずれか一つに連結される第３コンタクトと、
前記第４層間絶縁膜上に形成され、前記第１コンタクト、第２コンタクト、及び第３コンタクトに連結される上部金属配線を含む第５層間絶縁膜と、
をさらに含むことを特徴とする、請求項５に記載の半導体素子のスタックキャパシタ。
【請求項７】
半導体基板上に、第１下部電極、第１キャパシタ絶縁膜、及び第１上部電極が順次に積層された構造を持つ第１キャパシタを形成する段階と、
前記第１キャパシタ上に、第２下部電極、第２キャパシタ絶縁膜、及び第２上部電極が順次に積層された構造を持つ第２キャパシタを形成する段階と、
を含み、
前記第１下部電極、前記第１上部電極、前記第２下部電極、及び前記第２上部電極のうち少なくとも２つは互いに垂直方向に整列され、同じ面積を持つように形成することを特徴とする半導体素子のスタックキャパシタ形成方法。
【請求項８】
前記第１下部電極、前記第１上部電極、及び前記第２上部電極が垂直方向に整列され、同じ面積を持つように形成することを特徴とする、請求項７に記載の半導体素子のスタックキャパシタ形成方法。
【請求項９】
前記第１キャパシタを形成する段階は、
前記半導体基板上に第１金属膜、第１絶縁膜、及び第２金属膜を順次に形成する段階と、
前記第２金属膜上に第１マスクを用いた露光工程及び現像工程を行い、第１フォトレジストパターンを形成する段階と、
前記第１フォトレジストパターンをエッチングマスクとして前記第２金属膜、前記第１絶縁膜、及び前記第１金属膜を順次にエッチングし、前記第２上部電極、前記第１キャパシタ絶縁膜、及び前記第２上部電極を形成する段階と、
を含むことを特徴とする、請求項８に記載の半導体素子のスタックキャパシタ形成方法。
【請求項１０】
前記第２キャパシタの形成前に、前記第１キャパシタの形成された半導体基板の全面に絶縁膜を形成する段階と、
前記第１上部電極が露出されるまでＣＭＰ工程のような平坦化工程を行い、第２層間絶縁膜を形成する段階と、
をさらに含むことを特徴とする、請求項９に記載の半導体素子のスタックキャパシタ形成方法。
【請求項１１】
前記第２キャパシタを形成する段階は、
前記第２層間絶縁膜及び前記第１上部電極の全面に、第３金属膜、第２絶縁膜、及び第４金属膜を順次に形成する段階と、
前記第１マスクを用いた露光工程及び現像工程を行い、前記第４金属膜上に第２フォトレジストパターンを形成する段階と、
前記第２フォトレジストパターンをエッチングマスクとして前記第４金属膜をエッチングし、前記第２上部電極を形成する段階と、
前記第２フォトレジストパターンを除去した後、前記第２層間絶縁膜上に第２マスクを用いた露光工程及び現像工程を行い、第３フォトレジストパターンを形成する段階と、
前記第３フォトレジストパターンをエッチングマスクとして前記第２絶縁膜及び前記第３金属膜をエッチングし、前記第２上部電極よりも広い面積を持つ第２キャパシタ絶縁膜及び前記第２下部電極を形成する段階と、
を含むことを特徴とする、請求項１０に記載の半導体素子のスタックキャパシタ形成方法。
【請求項１２】
前記第１金属膜及び前記第２金属膜は、タングステン（Ｗ）、アルミニウム（Ａｌ）、タンタル（Ｔａ）、タンタル窒化膜（ＴａＮ）のうちいずれか一つから形成され、
前記第１絶縁膜は、シリコン窒化膜（ＳｉＮ）及びシリコン酸化膜（ＳｉＯ２）のうちいずれか一つから形成されることを特徴とする、請求項９に記載の半導体素子のスタックキャパシタ形成方法。
【請求項１３】
前記第３金属膜及び前記第４金属膜は、タングステン（Ｗ）、アルミニウム（Ａｌ）、タンタル（Ｔａ）、タンタル窒化膜（ＴａＮ）のうちいずれか一つから形成され、
前記第２絶縁膜は、シリコン窒化膜（ＳｉＮ）及びシリコン酸化膜（ＳｉＯ２）のうちいずれか一つから形成されることを特徴とする、請求項１１に記載の半導体素子のスタックキャパシタ形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法に係り、特に、半導体素子のスタックキャパシタ及びその形成方法に関する。
【背景技術】
【０００２】
現在、高速動作を要求するロジック回路では、高容量キャパシタを具現するための半導体素子の開発及び研究が進行されている。一般的に、高容量キャパシタがＰＩＰ（Ｐｏｌｙｓｉｌｉｃｏｎ／Ｉｎｓｕｌａｔｏｒ／Ｐｏｌｙｓｉｌｉｃｏｎ）構造の場合では、上部電極及び下部電極に導電性ポリシリコンを使用するから、上部電極と絶縁体膜の界面、及び下部電極と絶縁体膜の界面において酸化反応がおき、このような酸化反応によって自然酸化膜が形成され、全体キャパシタンスの大きさが減るという問題があった。
【０００３】
これを解決するためにキャパシタの構造をＭＩＭ（Ｍｅｔａｌ／Ｉｎｓｕｌａｔｏｒ／Ｍｅｔａｌ）に変更したが、ＭＩＭ型キャパシタは、内部に空乏（ｄｅｐｌｅｃｔｉｏｎ）による寄生キャパシタンスがないから、高いＱ値を要求する高性能半導体装置で主に用いられている。さらに、キャパシタを単層から複層、すなわち、スタック型構造を採用することによって、高容量キャパシタンスを確保している。
【０００４】
図１は、一般的なスタックＭＩＭキャパシタを示す断面図である。図１に示すように、スタックＭＩＭキャパシタは、半導体基板１００上に第１キャパシタ及び第２キャパシタが積層され、該第１キャパシタは、金属膜である第１下部電極１１０、誘電膜である第１絶縁膜１２１及び金属膜である第１上部電極１２２が積層されてなり、該第２キャパシタは、金属膜である第２下部電極１２３、誘電膜である第２絶縁膜１３０及び金属膜である第２上部電極１４０が積層されてなる。
【０００５】
ここで、第１キャパシタの第１上部電極１２２は、第１下部電極１１０よりも狭い面積に形成されるので、第１キャパシタの両電極が形成された面積が互いに不一致することとなる。このように両電極が互いに異なる面積を持つように形成された第１キャパシタの製造工程は、相互に異なるマスクの製作及びマスクの適用を行わねばならず、工程数が増える。なお、第２キャパシタも同様に、互いに異なる面積を持つ両電極を備えるので、さらなるマスクの製作及びマスクの適用を行わねばならず、単層のキャパシタに比べて工程数がより増えるので、工程効率が低下し、結果としてキャパシタンスの低下を招くという問題があった。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は上記の問題点を解決するためのもので、その目的は、キャパシタンスの低下を防止することができる半導体素子のスタックキャパシタ及びその形成方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記の目的を達成するための本発明の実施例に係る半導体素子のスタックキャパシタは、半導体基板上に、第１下部電極、第１絶縁膜、及び第２上部電極が順次に積層された構造を持つ第１キャパシタと、該第１キャパシタ上に形成され、第２下部電極、第２絶縁膜、及び第２上部電極が順次に積層された構造を持つ第２キャパシタと、を含み、前記第１下部電極、前記第１上部電極、前記第２下部電極、及び前記第２上部電極のうち少なくとも２つは互いに垂直方向に整列され、同じ面積を有する構成とした。
【０００８】
上記の目的を達成するための本発明の実施例に係る半導体素子のスタックキャパシタ形成方法は、半導体基板上に、第１下部電極、第１キャパシタ絶縁膜、及び第２上部電極が順次に積層された構造を持つ第１キャパシタを形成する段階と、該第１キャパシタ上に、第２下部電極、第２キャパシタ絶縁膜、及び第２上部電極が順次に積層された構造を持つ第２キャパシタを形成する段階と、を含み、前記第１下部電極、前記第１上部電極、前記第２下部電極、及び前記第２上部電極のうち少なくとも２つは互いに垂直方向に整列され、同じ面積を持つように形成した。
【発明の効果】
【０００９】
本発明による半導体素子のスタックキャパシタ及びその形成方法によれば、第１キャパシタの電極と第２キャパシタの上部電極が垂直方向に整列され、面積が一致するようにしたため、スタックキャパシタの工程進行をし易くし、キャパシタンスの低下を防止することが可能になる。
【発明を実施するための最良の形態】
【００１０】
以下、添付の図面及び実施例を用いて、本発明を具体的に説明する。
【００１１】
図８は、本発明の実施例によるスタックキャパシタを含む半導体素子８００の断面図である。図８を参照すると、半導体素子８００は、基板１０、第１層間絶縁膜１２、下部金属配線１４、複数の下部コンタクト１６、第２層間絶縁膜２４、第３層間絶縁膜３２、スタックキャパシタ３７、第４層間絶縁膜３４、複数の上部コンタクト３８ａ，３８ｂ，３８ｃ、第５層間絶縁膜３６、及び上部金属配線４０を含む。
【００１２】
第１層間絶縁膜１２は基板上に形成され、下部金属配線１４及び複数の下部コンタクト１６は第１層間絶縁膜１２内に形成される。
【００１３】
第２層間絶縁膜２４は第１層間絶縁膜１２上に形成され、第３層間絶縁膜３２は第２層間絶縁膜２４上に形成される。
【００１４】
スタックキャパシタ３７は、第１キャパシタ２５上に第２キャパシタ３５が積層された構造を持つ。第１キャパシタ２５は、第１下部電極１８、第１キャパシタ絶縁膜２０、第１上部電極２２が順次に積層された構造を持つ。第２キャパシタ３５は、第２下部電極２６ｂ、第２キャパシタ絶縁膜２８ｂ及び第２上部電極３０ｂが順次に積層された構造を持つ。
【００１５】
ここで、第１キャパシタ２５の第１下部電極１８と第１上部電極２２は互いに同じ面積を持つように垂直方向に整列される。第１キャパシタ２５の第１下部電極１８は、第２キャパシタ３５の第２上部電極３０ｂと同じ面積を持つように垂直方向にお互い整列されることができる。また、第１キャパシタ２５の第１上部電極２２は第２キャパシタ３５の第２上部電極３０ｂと同じ面積を持つように垂直方向に整列されることができる。
【００１６】
したがって、第１キャパシタ２５の第１下部電極１８、第１上部電極２２、及び第２キャパシタ３５の第２上部電極３０ｂは、垂直方向に同じ面積を持つように整列されることができる。
【００１７】
第１キャパシタ２５は、第１層間絶縁膜１２上に形成され、第２キャパシタ３５は、第３層間絶縁膜３２内に形成される。第４層間絶縁膜３４は、第３層間絶縁膜３２上に形成される。
【００１８】
第１キャパシタ２５の第１下部電極１８は、第１層間絶縁膜１２内に形成された複数の下部コンタクト１６と連結される。
【００１９】
複数の上部コンタクト３８ａ，３８ｂ，３８ｃは、第４層間絶縁膜３４内に形成される。複数の上部コンタクト３８ａ，３８ｂ，３８ｃのうち第１上部コンタクト３８ａは、第２キャパシタ３５の第２下部電極２６ｂに連結される。複数の上部コンタクト３８ａ，３８ｂ，３８ｃのうち第２上部コンタクト３８ｂは、第２キャパシタ３５の第２上部電極３０ｂに連結される。複数の上部コンタクト３８ａ，３８ｂ，３８ｃのうち第３上部コンタクト３８ｃは、下部コンタクト１６のいずれか一つに連結される。
【００２０】
第５層間絶縁膜３６は、第４層間絶縁膜３４上に形成され、上部金属配線４０は、第５層間絶縁膜内に形成される。複数の上部コンタクト３８ａ，３８ｂ，３８ｃのそれぞれは、上部金属配線４０に連結される。
【００２１】
スタックキャパシタは、垂直方向に面積が一致するように整列された第１キャパシタ２５の電極１８，２２と第２キャパシタ３５の第２上部電極３０ｂとを含むように形成されることによって、スタックキャパシタの工程進行をし易くし、キャパシタンスの低下を防止することができる。
【００２２】
図２〜図８は、本発明による半導体素子のスタックキャパシタ形成方法を示す工程順序図である。
【００２３】
図２に示すように、基板１０上に下部金属配線１４を形成する。例えば、基板１０上に金属層（図示せず）を形成し、形成された金属層をパターニングして下部金属配線１４を形成すれば良い。
【００２４】
下部金属配線１４の形成された基板１０上に、第１層間絶縁膜１２を形成し、第１層間絶縁膜１２内に下部金属配線１４に連結される複数の下部コンタクト１６を形成する。
例えば、フォトリソグラフィ工程を通じて第１層間絶縁膜１２上に第１フォトレジストパターン（図示せず）を形成した後、該第１フォトレジストパターンをエッチングマスクとして第１層間絶縁膜１２を選択的にエッチングし、ビアホール（図示せず）及びトレンチ（図示せず）を形成する。第１フォトレジストパターンを除去した後、ビアホール及びトレンチに金属物質を埋め立て、複数の下部コンタクト１６を形成することができる。
【００２５】
ここで、基板１０には通常の半導体工程によってトランジスタなどの各種素子が形成され、該トランジスタと下部金属配線１４とが連結されることができる。
【００２６】
図３に示すように、第１層間絶縁膜１２上に複数の下部コンタクト１６のうち一部と連結される第１キャパシタ２５を形成する。例えば、第１層間絶縁膜１２上に第１金属膜、第１絶縁膜、第２金属膜を順次に形成した後、第２金属膜上に第１マスクを用いた露光及び現像工程を行い、第２フォトレジストパターン（図示せず）を形成する。
【００２７】
ここで、第１金属膜及び第２金属膜は、タングステン（Ｗ）、アルミニウム（Ａｌ）、タンタル（Ｔａ）、タンタル窒化膜（ＴａＮ）などのいずれかにずれば良く、第１絶縁膜は、シリコン窒化膜（ＳｉＮ）、シリコン酸化膜（ＳｉＯ２）などのいずれかにすれば良い。
【００２８】
続いて、第２フォトレジストパターンをエッチングマスクとして第１金属膜、第１絶縁膜、第２金属膜を順次にエッチングし、第１下部電極１８、第１キャパシタ絶縁膜２０、第１上部電極２２を形成する。ここで、第１下部電極１８、第１キャパシタ絶縁膜２０及び第１上部電極２２は、第１キャパシタ２５を形成する。
【００２９】
次に、図４に示すように、第１キャパシタ２５の形成された全面に絶縁膜を形成した後、第１上部電極２２が露出されるまでＣＭＰ工程のような平坦化工程を行い、第２層間絶縁膜２４を形成する。
【００３０】
続いて、図５に示すように、第２層間絶縁膜２４及び第１上部電極２２の全面に第３金属膜２６ａ、第２絶縁膜２８ａ、及び第４金属膜３０ａを順次に形成する。
【００３１】
ここで、第３金属膜２６ａ及び第４金属膜３０ａは、タングステン（Ｗ）、アルミニウム（Ａｌ）、タンタル（Ｔａ）、タンタル窒化膜（ＴａＮ）などのいずれかにすれば良く、第２絶縁膜２８ａは、シリコン窒化膜（ＳｉＮ）、シリコン酸化膜（ＳｉＯ２）などのいずれかにすれば良い。
【００３２】
次に、図６に示すように、第１キャパシタ２５の形成のためのパターニング時に使用された第１マスク（図示せず）を用いて第４金属膜３０ａ上に第３フォトレジストパターン（図示せず）を形成する。続いて、該第３フォトレジストパターンをエッチングマスクとして第４金属膜３０ａのみをエッチングし、第２上部電極３０ｂを形成する。第２上部電極３０ｂの形成後に、第３フォトレジストパターンは除去される。
【００３３】
ここで、第１キャパシタ２５の第１下部電極１８及び第１上部電極２２の形成工程時に使われた第１マスクを第２キャパシタ３５の第２上部電極３０ｂの形成工程時にも使用するので、これら電極１８，２２，３０ｂは垂直方向に整列されると共に、同じ面積を持つこととなる。
【００３４】
続いて、図７に示すように、第２上部電極３０ｂの形成された第２絶縁膜２８ａ上に第２マスク（図示せず）を用いて露光及び現像工程を行い、第４フォトレジストパターン（図示せず）を形成する。
【００３５】
該第４フォトレジストパターン（図示せず）は、第２及び第３フォトレジストパターン（図示せず）よりも広い面積を持つように形成されることができる。すなわち、第４フォトレジストパターンは、第２上部電極３０ｂを覆うことはもちろん、第２上部電極３０ｂの周囲の第２絶縁膜２８ａの表面まで覆うようにする。例えば、第４フォトレジストパターンは、第２上部電極３０ｂを基準にして同じ距離の隣接領域を覆うようにすれば良い。
【００３６】
続いて、第４フォトレジストパターンをエッチングマスクとして第２絶縁膜２８ａをエッチングし、第２上部電極３０ｂよりも広い面積を持つ第２キャパシタ絶縁膜２８ｂを形成する。
【００３７】
続いて、第２絶縁膜２８ａをエッチングした後、第４フォトレジストパターンをエッチングマスクとして第３金属膜２６ａをエッチングし、第２上部電極３０ｂよりも広い面積を持つ第２下部電極２６ｂを形成する。
【００３８】
この時、第２キャパシタ絶縁膜２８ｂ及び第２下部電極２６ｂは垂直方向に互いに整列され且つ同じ面積を有し、第２下部電極２６ｂは第１上部電極２２と接触する。
【００３９】
ここで、第２下部電極２６ｂ、第２キャパシタ絶縁膜２８ｂ、及び第２上部電極３０ｂは、第２キャパシタ３５を形成する。
【００４０】
最後に、図８に示すように、第２キャパシタ３５の形成された第２層間絶縁膜２４の全面に絶縁膜を形成した後、第２上部電極３０ｂが露出されるまでＣＭＰ工程のような平坦化工程を行い、第３層間絶縁膜３２を形成する。
【００４１】
続いて、第３層間絶縁膜３２及び第２キャパシタ３５が形成された基板１０上に第４層間絶縁膜３４及び第５層間絶縁膜３６を順次に形成する。
【００４２】
写真エッチング工程のようなパターニング工程を通じて第５層間絶縁膜３６、第４層間絶縁膜３４、第３層間絶縁膜３２、及び第２層間絶縁膜２４をパターニングし、トレンチ及びビアホールを形成した後、形成されたトレンチ及びビアホールに金属物質を埋め立て、上部金属配線４０及びこれに連結される複数の上部コンタクト３８ａ，３８ｂ，３８ｃを形成する。
【００４３】
次に、上部金属配線４０及び複数の上部コンタクト３８ａ，３８ｂ，３８ｃの形成についてより詳細に説明する。
【００４４】
例えば、第４層間絶縁膜３４を形成した後、第４層間絶縁膜３４上にコンタクト用フォトレジストパターン（図示せず）を形成する。続いて、該コンタクト用フォトレジストパターンをエッチングマスクとして第４層間絶縁膜３４、第３層間絶縁膜３２及び第２キャパシタ絶縁膜２８ｂを選択的にエッチングし、第２下部電極２６ｂの一部を露出させる第１ビアホール（図示せず）、第２上部電極３０ｂの一部を露出させる第２ビアホール（図示せず）、及び複数の下部コンタクト１６のいずれか一つを露出させる第３ビアホール（図示せず）を形成する。次いで、第１ビアホール、第２ビアホール、及び第３ビアホールに金属物質を埋め立て、第１上部コンタクト３８ａ、第２上部コンタクト３８ｂ、及び第３上部コンタクト３８ｃを形成する。
【００４５】
複数の上部コンタクト３８ａ，３８ｂ，３８ｃの形成された第４層間絶縁膜３４上に第５層間絶縁膜３６を形成する。続いて、第５層間絶縁膜３６をパターニングして複数のコンタクトを露出させるトレンチを形成し、該トレンチに金属物質を埋め立て、上部金属配線４０を形成することができる。
【００４６】
上記の複数のコンタクト及び上部金属配線の形成方法は、本発明の一実施例に過ぎず、本発明がこれに限定されることはない。
【００４７】
例えば、第１上部コンタクト３８ａは、第４層間絶縁膜３４、第３層間絶縁膜３２、及び第２キャパシタ絶縁膜２８ｂをパターニングして形成されたビアホールに金属物質が埋め立てられて形成されることができ、これは、上部金属配線４０と第２下部電極２６ｂとを連結する。
【００４８】
また、第２上部コンタクト３８ｂは、第４層間絶縁膜３４をパターニングして形成されたビアホールに金属物質が埋め立てられて形成され、これは、上部金属配線４０と第２キャパシタの第２上部電極３０ｂとを連結する。
【００４９】
そして、上部コンタクトのうち第３上部コンタクト３８ｃは、第４層間絶縁膜３４、第３層間絶縁膜３２及び第２層間絶縁膜２４をパターニングして形成されたビアホールに金属物質が埋め立てられて形成され、これは、下部金属配線に連結された下部コンタクト１６と上部金属配線４０とを連結する。ここで、下部コンタクト１６は、下部金属配線を通じて第１キャパシタの第１下部電極１８に連結される。
【００５０】
上部金属配線４０は、第５層間絶縁膜３６をパターニングして形成されたトレンチ（図示せず）に金属物質を埋め立てて形成する。
【００５１】
これで、互いに連結された第１キャパシタの第１下部電極１８と第１上部電極２２、第２キャパシタの第２下部電極２６ｂと第２上部電極３０ｂが備えられたスタックキャパシタの形成が完了する。
【００５２】
以上説明した如く、スタックキャパシタにおいて、第１キャパシタの第１下部電極１８及び第１上部電極２２は、第２キャパシタの第２上部電極３０ｂと垂直方向に整列され、同じ面積で形成されるので、第１キャパシタの両電極と第２キャパシタの一つの電極の面積は一致することになる。
【００５３】
したがって、一般的な第１及び第２キャパシタを構成する各電極の形成工程におけるマスクの製作及びマスクの適用時の工程回数に比べて、本発明による第１及び第２キャパシタを構成する各電極の形成工程の回数が減少するので、工程効率が増加し、キャパシタンスの低下を防止することができる。
【００５４】
以上説明してきた具体的な実施例及び図面は本発明を限定するためのものではなく、したがって、本発明の技術的思想を逸脱しない範囲内で様々な置換、変形及び変更が可能であるということは、本発明の属する技術分野における通常の知識を持つ者にとっては明白である。
【図面の簡単な説明】
【００５５】
【図１】一般的なスタックＭＩＭキャパシタを示す断面図である。
【図２】本発明の実施例による半導体素子のスタックキャパシタ形成方法を示す工程順序図である。
【図３】本発明の実施例による半導体素子のスタックキャパシタ形成方法を示す工程順序図である。
【図４】本発明の実施例による半導体素子のスタックキャパシタ形成方法を示す工程順序図である。
【図５】本発明の実施例による半導体素子のスタックキャパシタ形成方法を示す工程順序図である。
【図６】本発明の実施例による半導体素子のスタックキャパシタ形成方法を示す工程順序図である。
【図７】本発明の実施例による半導体素子のスタックキャパシタ形成方法を示す工程順序図である。
【図８】本発明の実施例による半導体素子のスタックキャパシタ形成方法を示す工程順序図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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