(57)【要約】【課題】  本発明は、半導体メモリ素子の動作時、非選択のメモリセルブロックのドレイン選択トランジスタと、ソース選択トランジスタ、及びサイドトランジスタをターンオフさせてメモリセルを通じて流れる漏洩電流を抑制し、素子の電気的特性を改善させる半導体メモリ素子を提供することにある。【解決手段】  複数（多数）のメモリセル、ドレイン及びソース選択トランジスタ、及びサイドワードライントランジスタがストリング構造で連結されているメモリセルブロックと、プリデコーディングされたアドレス信号に応答してブロック選択信号を出力し、前記ドレイン及びソース選択トランジスタ、及びサイドワードライントランジスタを制御するブロックデコーダ、及び前記ブロック選択信号に応答してグローバルワードラインを前記メモリセルブロックのワードラインに連結するブロックスイッチを含む構成としたことを特徴とする。【選択図】      図２
2009043394.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセル、ドレイン及びソース選択トランジスタ、及びサイドワードライントランジスタがストリング構造に連結されているメモリセルブロックと、
プリデコーディングされたアドレス信号に応答してブロック選択信号を出力し、前記ドレイン及びソース選択トランジスタ、及びサイドワードライントランジスタを制御するブロックデコーダと、
前記ブロック選択信号に応答してグローバルワードラインを前記メモリセルブロックのワードラインに連結するブロックスイッチと、
を含むことを特徴とする半導体メモリ素子。
【請求項２】
前記ブロックデコーダは、前記プリデコーディングされたアドレス信号に応答して制御信号を出力する制御信号発生部と、
第１及び第２の高電圧デコーディング信号に応答して出力ノードをプリチャージするプリチャージ部と、
前記制御信号に応答して前記出力ノードの電位を制御するイネーブル部と、
動作信号に応答して選択ノードをフローティングさせるか、または接地電源にディスチャージする選択信号発生部と、
前記イネーブル部の内部信号に応答して前記選択ノードの電位を前記ドレイン及びソース選択トランジスタ、及びサイドワードライントランジスタに印加する選択信号制御部と、
を含むことを特徴とする請求項１に記載の半導体メモリ素子。
【請求項３】
前記制御信号発生部は、
前記プリデコーディングされたアドレス信号を論理組み合わせて組合わせ信号を出力する第１のナンドゲートと、
前記組合わせ信号と前記第１のプログラムプリチャージ信号を論理組み合わせて前記制御信号を出力する第２のナンドゲートと、
を含むことを特徴とする請求項２に記載の半導体メモリ素子。
【請求項４】
前記プリチャージ回路は、
前記出力ノードとポンピング電圧との間に連結され、第１及び第２の高電圧デコーディング信号に応答してターンオンまたはターンオフされ、ターンオンされる時、前記ポンピング電圧を前記ブロックワードラインに伝達するスイッチング回路と、
前記ブロックワードラインの電圧を設定された電圧にクリッピングするクリッピング回路と、
を含むことを特徴とする請求項２に記載の半導体メモリ素子。
【請求項５】
前記イネーブル部は、
前記制御信号とブロックイネーブル信号を論理組合わせしてディスチャージ信号を出力するナンドゲートと、
前記出力ノードと接地電源との間に連結され、前記ディスチャージ信号に応答して前記出力ノードをディスチャージするＮＭＯＳトランジスタと、
を含むことを特徴とする請求項２に記載の半導体メモリ素子。
【請求項６】
前記選択信号発生部は、
前記動作信号の入力を受けてバッファリングする第１〜第３のインバータと、
前記選択ノードと接地電源との間に連結され、前記第３のインバータの出力信号に応答して前記選択ノードと前記接地電源を連結するＮＭＯＳトランジスタと、
を含むことを特徴とする請求項２に記載の半導体メモリ素子。
【請求項７】
前記選択信号制御部は、前記選択ノードと、前記メモリセルブロックのドレイン選択ライン、ソース選択ライン、及びサイドワードライン間にそれぞれ連結され、前記ディスチャージ信号に応答して前記選択ノードと、前記ドレイン選択ライン、ソース選択ライン、及び前記サイドワードラインをそれぞれ連結する第１〜第４のＮＭＯＳトランジスタと、
を含むことを特徴とする請求項５に記載の半導体メモリ素子。
【請求項８】
プリデコーディングされたアドレス信号に応答して制御信号を出力する制御信号発生部と、
高電圧コーディング信号に応答して出力ノードを高電圧にプリチャージするプリチャージ回路と、
前記制御信号に応答して前記出力ノードをディスチャージさせるイネーブル部と、
プログラムまたは読み出し動作時、前記制御信号に応答してメモリセルブロックのドレイン及びソース選択トランジスタ、及びサイドワードライントランジスタを制御する選択信号発生部と、
を含むことを特徴とするブロックデコーダ。
【請求項９】
前記選択信号発生部は、前記メモリセルブロックが選択される場合、前記ドレイン及びソース選択トランジスタ、及びサイドワードライントランジスタをターンオンさせることを特徴とする請求項８に記載のブロックデコーダ。
【請求項１０】
前記選択信号発生部は、前記メモリセルブロックが非選択される場合、前記ドレイン及びソース選択トランジスタ、及びサイドワードライントランジスタをターンオフさせることを特徴とする請求項８に記載のブロックデコーダ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ブロックデコーダ及びこれを含む半導体メモリ素子に関するものであり、特に、半導体メモリ素子の漏洩電流による素子の誤動作を防止するブロックデコーダ及びこれを含む半導体メモリ素子に関するものである。
【背景技術】
【０００２】
最近、電気的にプログラム(program)と消去(erase)が可能であり、一定周期でデータを再作成しなければならないリフレッシュ(refresh)機能が不要な半導体メモリ素子の需要が増加している。そして、さらに多くの容量のデータを格納する大容量メモリ素子の開発のためにメモリ素子の高集積化に関する技術が研究されている。これにより、フラッシュメモリに関する研究が活発に進行している。
【０００３】
フラッシュメモリは、一般に、ＮＡＮＤ型フラッシュメモリとＮＯＲ型フラッシュメモリに区分される。ＮＯＲ型フラッシュメモリは、メモリセルがそれぞれ独立にビットラインとワードラインに連結される構造を有するため、ランダムアクセス時間の特性に優れる。反面、ＮＡＮＤ型フラッシュメモリは、複数のメモリセルが直列に連結され、セルストリング(string)当たり一個のコンタクト(contact)のみが必要であるため、集積度の面で優れた特性を有する。従って、高集積フラッシュメモリには、主にＮＡＮＤ型構造が用いられる。
【０００４】
一般に、フラッシュメモリ素子は、メモリセルのプログラム(program)、リード(read)及び消去(erase)動作を行うために、ブロック(block)単位でメモリセルアレイを選択するためのブロックデコーダ(block decorder)が必要である。
【０００５】
図１は、従来技術によるブロックデコーダを説明するためのフラッシュメモリ素子の回路図である。
【０００６】
図１を参照すれば、ナンドゲートND1はアドレス信号XA，XB，XC，XDの入力を受けてこれを論理組み合わせ、ナンドゲートND2はナンドゲートND1の出力信号とプログラムプリチャージ信号PGMPREbの入力を受けてこれを論理組み合わせる。従って、ナンドゲートND1はアドレス信号XA，XB，XC，XDの少なくとも一つ以上がロウレベルであれば、ハイレベルの信号を出力し、ナンドゲートND2はナンドゲートND1の出力信号及びプログラムプリチャージ信号PGMPREbの一つ以上がロウ状態であれば、ハイレベルの信号を出力する。
【０００７】
ナンドゲートND3はナンドゲートND2出力信号とブロックイネーブル信号ENを論理組み合わせるが、ブロックイネーブル信号ENがロウレベルであれば、ハイレベルの信号を出力してトランジスタN2をターンオンさせる。これにより、ノードQ1が初期化される。
【０００８】
トランジスタN1は、プリチャージ信号PREに応答してターンオンされ、ナンドゲートND2の出力信号がノードQ1に印加されるようにする。ここで、ノードQ1の電位はブロック選択信号BLKWLとして作用する。一方、ポンピング電圧Ｖppレベルの第１及び第２の制御信号GA，GBにより、トランジスタN3，N4はそれぞれターンオンされ、ポンピング電圧ＶppがノードQ1に印加される。従って、ノードQ1の電位、即ち、ブロック選択信号BLKWLによりブロックスイッチ20が動作し、グローバルワードラインGWL<31;0>とメモリセルブロック30のワードラインが連結される。
【０００９】
上述したブロックデコーダを含む半導体メモリ素子は、動作時に一つのメモリセルブロックのみを選択してグローバルワードラインと連結し、非選択のメモリセルブロックはグローバルワードラインとの連結を遮断する。この時、非選択のメモリセルブロックでのメモリセルを通じたビットライン漏洩電流により選択されたメモリセルブロックのセンシングマージンが減少するようになる。即ち、非選択のメモリブロックでプリチャージされたビットラインのチャージ(charge)がメモリセルを通じてディスチャージされる漏洩電流が発生し、選択されたメモリセルのセンシング動作時に誤りが発生することがある。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明がなそうとする技術的課題は、半導体メモリ素子の動作時、非選択のメモリセルブロックのドレイン選択トランジスタと、ソース選択トランジスタ、及びサイドトランジスタをターンオフさせてメモリセルを通じて流れる漏洩電流を抑制し、素子の電気的特性を改善させる半導体メモリ素子を提供することにある。
【課題を解決するための手段】
【００１１】
本発明の実施例による半導体メモリ素子は、複数（多数）のメモリセル、ドレイン及びソース選択トランジスタ、及びサイドワードライントランジスタがストリング構造で連結されているメモリセルブロックと、プリデコーディングされたアドレス信号に応答してブロック選択信号を出力し、前記ドレイン及びソース選択トランジスタ、及びサイドワードライントランジスタを制御するブロックデコーダ、及び前記ブロック選択信号に応答してグローバルワードラインを前記メモリセルブロックのワードラインに連結するブロックスイッチを含む。
【００１２】
前記ブロックデコーダは、前記プリデコーディングされたアドレス信号に応答して制御信号を出力する制御信号発生部と、第１及び第２の高電圧デコーディング信号に応答して出力ノードをプリチャージするプリチャージ部と、前記制御信号に応答して前記出力ノードの電位を制御するイネーブル部と、動作信号に応答して選択ノードをフローティングさせるか、または接地電源でディスチャージする選択信号発生部、及び前記イネーブル部の内部信号に応答して前記選択ノードの電位を前記ドレイン及びソース選択トランジスタ、及びサイドワードライントランジスタに印加する選択信号制御部を含む。
【００１３】
前記制御信号発生部は、前記プリデコーディングされたアドレス信号を論理組み合わせて組合わせ信号を出力する第１のナンドゲート、及び前記組合わせ信号と前記第１のプログラムプリチャージ信号を論理組み合わせて前記制御信号を出力する第２のナンドゲートを含む。
【００１４】
前記プリチャージ回路は、前記出力ノードとポンピング電圧との間に連結され、第１及び第２の高電圧デコーディング信号に応答してターンオンまたはターンオフされ、ターンオンされる時、前記ポンピング電圧を前記ブロックワードラインに伝達するスイッチング回路、及び前記ブロックワードラインの電圧を設定された電圧でクリッピングするクリッピング回路を含む。
【００１５】
前記イネーブル部は、前記制御信号とブロックイネーブル信号を論理組合わせしてディスチャージ信号を出力するナンドゲート、及び前記出力ノードと接地電源との間に連結され、前記ディスチャージ信号に応答して前記出力ノードをディスチャージする。
【００１６】
前記選択信号発生部は、前記動作信号の入力を受けてバッファリングする第１〜第３のインバータ、及び前記選択ノードと接地電源との間に連結され、前記第３のインバータの出力信号に応答して前記選択ノードと前記接地電源を連結するＮＭＯＳトランジスタを含む。
【００１７】
前記選択信号制御部は、前記選択ノードと、前記メモリセルブロックのドレイン及びソース選択ライン、及びサイドワードライン間にそれぞれ連結され、前記ディスチャージ信号に応答して前記選択ノードと前記ドレイン及びソース選択ライン、及び前記サイドワードラインを連結する第１〜第４のＮＭＯＳトランジスタを含む。
【発明の効果】
【００１８】
本発明の実施例によれば、半導体メモリ素子の動作時、非選択のメモリセルブロックのドレイン選択トランジスタと、ソース選択トランジスタ、及びサイドトランジスタをターンオフさせ、メモリセルを通じて流れる漏洩電流を抑制して素子の電気的特性を改善させることができる。
【発明を実施するための最良の形態】
【００１９】
以下、添付した図面を参照し、本発明の好ましい実施例を説明する。しかし、本発明は、以下で開示される実施例により限定されるものではなく、互いに異なる多様な形態で具現されることができ、単に、本実施例は、本発明の開示が完全であるようにし、通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものである。
【００２０】
図２は、本発明の実施例による半導体メモリ素子の回路図である。
【００２１】
図２を参照すれば、半導体メモリ素子は、複数（多数）のメモリセル、ドレイン及びソース選択トランジスタDST，SST、及びサイドワードライントランジスタDSWT，SSWTがストリング構造で連結されているメモリセルブロック300、プリデコーディングされたアドレス信号XA<7:0>，XB<7:0>，XC<7:0>，XD<3:0>に応答してブロック選択信号BLKWLを出力するブロックデコーダ100、ブロック選択信号BLKWLに応答してグローバルワードラインGWL<0:31>、グローバルドレイン選択ラインGDSL、グローバルソース選択ラインGSSL、及びグローバルサイドワードラインGDSWL，GSSWLをメモリセルブロック300に連結するブロックスイッチ200を含む。
【００２２】
メモリセルブロック300のサイドワードライントランジスタDSWT，SSWTは、メモリセルのディスターバンス現象を減少させるために、ドレイン及びソース選択トランジスタDST，SSTとメモリセルとの間に配置させ、ドレイン及びソース選択トランジスタDST，SSTと同一に動作させる。
【００２３】
ブロックデコーダ100は、制御信号発生部110、イネーブル部120、プリチャージ部130、選択信号発生部140、及び選択信号制御部150を含む。
【００２４】
制御信号発生部110は、ＰＭＯＳトランジスタP11，P12とナンドゲートND11，ND12、及びＮＭＯＳトランジスタN11を含む。ＰＭＯＳトランジスタP11，P12は、ノードQと電源電圧Ｖccとの間に直列連結され、ノードQに電源電圧Ｖccを印加する。第１のナンドゲートND11は、プリデコーディングされたアドレス信号XA，XB，XC，XDを論理組み合わせて組合わせ信号をノードQに出力する。第２のナンドゲートND12は、第１のナンドゲートND11から出力された組合わせ信号と、第１のプログラムプリチャージ信号PGMPREbを論理組合わせして制御信号CONを出力する。ＮＭＯＳトランジスタN11は、プリチャージ信号PREに応答して制御信号CONをノードNAに転送する。
【００２５】
イネーブル部120は、ナンドゲートND13とＮＭＯＳトランジスタN12を含む。ナンドゲートND13は、制御信号CONとブロックイネーブル信号ENを論理組み合わせてディスチャージ信号DISを出力する。ＮＭＯＳトランジスタN12は、出力ノードNAと接地電源Ｖssとの間に連結され、ディスチャージ信号DISに応答して出力ノードNAを接地電源Ｖssレベルにディスチャージさせる。
【００２６】
プリチャージ回路130は、スイッチング回路131とクリッピング(clipping)回路132を含む。スイッチング回路131は、ＮＭＯＳトランジスタN13，N14を含む。ＮＭＯＳトランジスタN13のドレインはポンピング電圧Ｖppに連結され、そのソースはＮＭＯＳトランジスタN14のドレインに連結される。ＮＭＯＳトランジスタN14のソースは、ブロックワードラインBLKWLに連結される。ＮＭＯＳトランジスタN13，N14のゲートには第１及び第２のアドレスコーディング信号GA，GBがそれぞれ入力される。ＮＭＯＳトランジスタN18，N19は第１及び第２のアドレスコーディング信号GA，GBに応答してターンオンまたはターンオフされる。ＮＭＯＳトランジスタN13，N14はターンオンされる時、ブロックワードラインBLKWLをポンピング電圧Ｖppレベルにプリチャージする。即ち、スイッチング回路131は出力ノードNAとポンピング電圧Ｖppとの間に連結され、第１及び第２の高電圧デコーディング信号GA，GBに応答してターンオンまたはターンオフされ、ターンオンされる時、ポンピング電圧ＶppをブロックワードラインBLKWLに伝達する。プリチャージ部となるプリチャージ回路130は第１及び第２の高電圧デコーディング信号GA，GBに応答して出力ノードNAをプリチャージする。
【００２７】
クリッピング回路132はＮＭＯＳトランジスタN15，N16を含む。ＮＭＯＳトランジスタN15は、ＮＭＯＳトランジスタN16のドレインに逆方向にダイオードコネクション(diode connection)され、ＮＭＯＳトランジスタN16はブロックワードラインBLKWLに逆方向にダイオードコネクションされる。ＮＭＯＳトランジスタN15のドレインは、ポンピング電圧Ｖppに連結される。ＮＭＯＳトランジスタN15，N16はブロックワードラインBLKWLの電圧レベルが設定された電圧レベル以上に上昇する場合、これをクリッピングしてブロックワードラインBLKWLの電圧レベルを設定された電圧レベルに維持する。
【００２８】
選択信号発生部140は、第１〜第３のインバータIV11〜IV13及びＮＭＯＳトランジスタN21を含む。インバータIV11〜IV13は、プログラムまたは読み出し動作時にハイレベルに印加され、消去動作時にハイレベルに入力される動作信号TERASErの入力を受けてバッファリングして出力する。ＮＭＯＳトランジスタN21は、接地電源Ｖssと選択ノードSELGNDとの間に連結され、インバータIV11〜IV13の出力信号に応答して選択ノードSELGNDをフローティングまたは接地電源Ｖssレベルにディスチャージする。
【００２９】
選択信号制御部150は、第１〜第４のＮＭＯＳトランジスタN17〜N20を含む。ＮＭＯＳトランジスタN17〜N20それぞれは、選択ノードSELGNDとドレイン選択ラインDSL、ドレインサイドワードラインDSWL、ソースサイドワードラインSSWL、ソース選択ラインSSLとの間にそれぞれ連結され、イネーブル部120の内部信号となるディスチャージ信号DISに応答してドレイン選択ラインDSL、ドレインサイドワードラインDSWL、ソースサイドワードラインSSWL、及びソース選択ラインSSLを選択ノードSELGNDに連結する。
【００３０】
上述した半導体メモリ素子の動作を説明すれば、次の通りである。
【００３１】
まず、ブロックデコーダ100がメモリセルブロック300を選択する場合を説明すれば、次の通りである。
【００３２】
プリチャージ回路130は、第１及び第２のアドレスコーディング信号GA，GBがハイレベルに印加され、ブロックワードラインBLKWLをポンピング電圧Ｖppレベルにプリチャージする。即ち、プリチャージ回路130は、高電圧コーディング信号GA，GBに応答して出力ノードNAを高電圧にプリチャージする。
【００３３】
ブロックを選択するために、プリデコーディングされたアドレス信号XA，XB，XC，XDは、全てハイレベルに制御信号発生部110のナンドゲートND11に印加される。ナンドゲートND11は、プリデコーディングされたアドレス信号XA，XB，XC，XDを論理組み合わせてロウレベルの組合わせ信号を出力する。ナンドゲートND12は、プログラムまたは読み出し動作時ハイレベルに印加されるプログラムプリチャージ信号PGMPREbとナンドゲートND11の出力信号に応答してハイレベルの制御信号CONを出力する。
【００３４】
イネーブル部120のナンドゲートND13は、ハイレベルの制御信号CONとハイレベルのブロックイネーブル信号ENに応答してロウレベルのディスチャージ信号DISを出力する。ＮＭＯＳトランジスタN12は、ロウレベルのディスチャージ信号DISによりターンオフされる。これにより、ノードNAはポンピング電圧Ｖppレベルを維持してブロック選択信号BLKWLを出力する。
【００３５】
ブロックスイッチ200は、高電圧のブロック選択信号BLKWLに応答してグローバルワードラインGWL<0:31>、グローバルドレイン選択ラインGDSL、グローバルソース選択ラインGSSL、及びグローバルサイドワードラインGDSWL，GSSWLをメモリセルブロック300に連結する。
【００３６】
ブロックデコーダ100がメモリセルブロック300を非選択する場合を説明すれば、次の通りである。
【００３７】
プリチャージ回路130は、第１及び第２のアドレスコーディング信号GA，GBがハイレベルに印加され、ブロックワードラインBLKWLをポンピング電圧Ｖppレベルにプリチャージする。
【００３８】
プリデコーディングされたアドレス信号XA，XB，XC，XDは、少なくとも一つの信号がロウレベルに制御信号発生部110のナンドゲートND11に印加される。ナンドゲートND11は、プリデコーディングされたアドレス信号XA，XB，XC，XDを論理組み合わせてハイレベルの組合わせ信号を出力する。ナンドゲートND12は、プログラムまたは読み出し動作時ハイレベルに印加されるプログラムプリチャージ信号PGMPREbとナンドゲートND11の出力信号に応答してロウレベルの制御信号CONを出力する。
【００３９】
イネーブル部120のナンドゲートND13は、ロウレベルの制御信号CONとハイレベルのブロックイネーブル信号ENに応答してハイレベルのディスチャージ信号DISを出力する。ＮＭＯＳトランジスタN12は、ハイレベルのディスチャージ信号DISによりターンオンされる。これにより、ノードNAは接地電源Ｖssレベルにディスチャージされる。
【００４０】
ブロックスイッチ200は、ロウレベルのブロック選択信号BLKWLによりグローバルワードラインGWL<0:31>、グローバルドレイン選択ラインGDSL、グローバルソース選択ラインGSSL、及びグローバルサイドワードラインGDSWL，GSSWLをメモリセルブロック300と遮断する。
【００４１】
動作信号TERASErはロウレベルに印加され、選択信号発生部140は選択ノードSELGNDを接地電源Ｖssと連結させる。また、選択信号制御部150はハイレベルのディスチャージ信号DISに応答し、選択ノードSELGNDとドレイン選択ラインDSL、ドレインサイドワードラインDSWL、ソースサイドワードラインSSWL、及びソース選択ラインSSLをそれぞれ連結する。これにより、メモリセルブロック300のドレイン及びソース選択トランジスタ、及びサイドワードライントランジスタがターンオフされる。これにより、メモリセルを通じて発生する漏洩電流の発生を抑制することができる。
【００４２】
上記で説明した本発明の技術的思想は、好ましい実施例で具体的に記述されたが、上記実施例は、その説明のためのものであり、その制限のためのものではないことに注意しなければならない。また、本発明は、本発明の技術分野の通常の専門家であれば、本発明の技術的思想の範囲内で多様な実施例が可能であることを理解することができるものである。
【産業上の利用可能性】
【００４３】
本発明の活用例として、ブロックデコーダ及びこれを含む半導体メモリ素子に適用出来、特に、半導体メモリ素子の漏洩電流による素子の誤動作を防止するブロックデコーダ及びこれを含む半導体メモリ素子に適用出来る。
【図面の簡単な説明】
【００４４】
【図１】従来技術による半導体メモリ素子を説明するための構成図である。
【図２】本発明の実施例による半導体メモリ素子を説明するための回路図である。
【符号の説明】
【００４５】
100…ブロックデコーダ
200…ブロックスイッチ
300…メモリセルブロック
110…制御信号発生部
120…イネーブル部
130…プリチャージ部
140…選択信号発生部
150…選択信号制御部
【図１】
2009043394.tif 000003
【図２】
2009043394.tif 000004