(57)【要約】【課題】半導体装置の高集積化及び微細化に関する問題点を解決することを課題とする。また、上記の問題点を、低コストにて解決することを課題とする。【解決手段】絶縁表面を有する基板上に第１の単結晶半導体層を形成し、第１の単結晶半導体層上に第２の絶縁層を形成し、第２の絶縁層上の第１の単結晶半導体層の一部と重なる領域に導電層を形成し、第２の絶縁層及び導電層を覆うように第３の絶縁層を形成し、第３の絶縁層の上面を平坦化し、第３の絶縁層上に第４の絶縁層を形成し、第２の損傷領域を有する第２の単結晶半導体基板の表面と、第４の絶縁層とを貼り合わせ、第２の単結晶半導体基板を、第２の損傷領域において分離して、絶縁表面を有する基板上に第２の単結晶半導体層を形成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
絶縁表面上の第１の単結晶半導体層と、
前記第１の単結晶半導体層上の第１の絶縁層と、
前記第１の絶縁層上の導電層と、
前記導電層上の第２の絶縁層と、
前記第２の絶縁層上の第２の単結晶半導体層を有することを特徴とする半導体装置。
【請求項２】
絶縁表面上の第１の単結晶半導体層と、
前記第１の単結晶半導体層上の第１の絶縁層と、
前記第１の絶縁層上の導電層と、
前記導電層上の第２の絶縁層と、
前記第２の絶縁層上の第２の単結晶半導体層と、を有し、
前記導電層は、前記第１の絶縁層及び前記第２の絶縁層を介して、前記第１の単結晶半導体層及び前記第２の単結晶半導体層に電界を加えるためのものであることを特徴とする半導体装置。
【請求項３】
請求項１又は２において、
前記第１の単結晶半導体層、前記第１の絶縁層、及び前記導電層により、トップゲート型の第１のトランジスタが形成され、
前記導電層、前記第２の絶縁層、及び前記第２の単結晶半導体層により、ボトムゲート型の第２のトランジスタが形成されたことを特徴とする半導体装置。
【請求項４】
請求項３において、
前記第１のトランジスタのソース領域又はドレイン領域と、前記第２のトランジスタのソース領域又はドレイン領域には、それぞれ異なる導電性を付与する不純物元素が添加されていることを特徴とする半導体装置。
【請求項５】
請求項４において、
前記半導体装置は相補型半導体装置であることを特徴とする半導体装置。
【請求項６】
請求項１乃至５のいずれか一に記載の半導体装置を用いた電子機器。
【請求項７】
第１の損傷領域を有する第１の単結晶半導体基板の表面と、絶縁表面を有する基板の表面に形成された第１の絶縁層とを貼り合わせ、
前記第１の単結晶半導体基板を、前記第１の損傷領域において分離して、前記絶縁表面を有する基板上に第１の単結晶半導体層を形成し、
前記第１の単結晶半導体層上に第２の絶縁層を形成し、
前記第２の絶縁層上の前記第１の単結晶半導体層の一部と重なる領域に導電層を形成し、
前記第２の絶縁層及び前記導電層を覆うように第３の絶縁層を形成し、
前記第３の絶縁層の上面を平坦化し、
前記第３の絶縁層上に第４の絶縁層を形成し、
第２の損傷領域を有する第２の単結晶半導体基板の表面と、前記第４の絶縁層とを貼り合わせ、
前記第２の単結晶半導体基板を、前記第２の損傷領域において分離して、前記絶縁表面を有する基板上に第２の単結晶半導体層を形成することを特徴とする半導体装置の作製方法。
【請求項８】
第１の損傷領域を有する第１の単結晶半導体基板の表面に形成された第１の絶縁層と、絶縁表面を有する基板の表面とを貼り合わせ、
前記第１の単結晶半導体基板を、前記第１の損傷領域において分離して、前記絶縁表面を有する基板上に第１の単結晶半導体層を形成し、
前記第１の単結晶半導体層上に第２の絶縁層を形成し、
前記第２の絶縁層上の前記第１の単結晶半導体層の一部と重なる領域に導電層を形成し、
前記第２の絶縁層及び前記導電層を覆うように第３の絶縁層を形成し、
前記第３の絶縁層の上面を平坦化し、
前記第３の絶縁層上に第４の絶縁層を形成し、
第２の損傷領域を有する第２の単結晶半導体基板の表面と、前記第４の絶縁層とを貼り合わせ、
前記第２の単結晶半導体基板を、前記第２の損傷領域において分離して、前記絶縁表面を有する基板上に第２の単結晶半導体層を形成することを特徴とする半導体装置の作製方法。
【請求項９】
請求項７又は８において、
前記第１の単結晶半導体層、前記第２の絶縁層、及び前記導電層により、トップゲート型の第１のトランジスタを形成し、
前記導電層、前記第４の絶縁層、及び前記第２の単結晶半導体層により、ボトムゲート型の第２のトランジスタを形成することを特徴とする半導体装置の作製方法。
【請求項１０】
請求項９において、
前記第１のトランジスタのソース領域又はドレイン領域と、前記第２のトランジスタのソース領域又はドレイン領域には、それぞれ異なる導電性を付与する不純物元素を添加することを特徴とする半導体装置の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、及びその作製方法、電子機器に関する。
【背景技術】
【０００２】
現在、半導体集積回路の性能向上は、主にプロセスルールの微細化により進められている（ここで、プロセスルールとは、半導体装置内部の最小線幅をいう）。近年では６５ｎｍや４５ｎｍといったプロセスルールが採用されはじめており、半導体素子の微細化には一層の拍車がかかっている（例えば、特許文献１、特許文献２参照）。
【特許文献１】特開２００５−１０７１９５
【特許文献２】特開２００６−１４７８９７
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上述の如くプロセスルールの微細化により高集積化（いわば、２次元的な高集積化）を進めていった場合には、遠からず物理的な限界に達してしまう。例えば、回路パターンを形成するための露光機の解像度の限界を超えて微細化を進めることは困難である。また、仮に原子スケールの線幅（例えば、数ｎｍ程度以下）が実現できたとしても、リーク電流の増大や、宇宙線由来の中性子によるエラーの増大などにより、従来と同様の動作を実現することは困難である。
【０００４】
また、ガラス基板等の安価な基板を用いた半導体装置の場合には、基板自体に数十μｍ程度のうねりが存在する。このため、露光の際の焦点深度を十分に確保しなくてはならないが、焦点深度を確保すると解像度が低下してしまう。このため、いわゆるＬＳＩの場合と比較して、ガラス基板等の安価な基板を用いた半導体装置の集積度は低くなってしまうことになる。つまり、ガラス基板等の安価な基板を用いた半導体装置においては、ＬＳＩ以上に集積化が困難であるといえる。
【０００５】
上述の如き問題点に鑑み、本発明では、高集積化及び微細化に関する上記の問題点を解決した半導体装置を提供することを課題とする。また、工程数の増加を抑え、上記の問題点を低コストにて解決することを課題とする。
【課題を解決するための手段】
【０００６】
本発明では、２次元的な高集積化に代えて、３次元的な高集積化を実現する。これにより、プロセスルールの微細化によらず、半導体装置の高集積化を実現することができる。具体的には、２層以上に積層された単結晶半導体層を用いて半導体装置を作製する。また、単結晶半導体層に電界を加えるための導電層を共通化する。これにより、低コストに高集積化を実現することができる。ここで、単結晶半導体層を積層する方法としてはイオン注入剥離法を用いる。
【０００７】
本発明の半導体装置の一は、絶縁表面上の第１の単結晶半導体層と、第１の単結晶半導体層上の第１の絶縁層と、第１の絶縁層上の導電層と、導電層上の第２の絶縁層と、第２の絶縁層上の第２の単結晶半導体層を有することを特徴としている。
【０００８】
また、本発明の半導体装置の他の一は、絶縁表面上の第１の単結晶半導体層と、第１の単結晶半導体層上の第１の絶縁層と、第１の絶縁層上の導電層と、導電層上の第２の絶縁層と、第２の絶縁層上の第２の単結晶半導体層と、を有し、導電層は、第１の絶縁層及び第２の絶縁層を介して、第１の単結晶半導体層及び第２の単結晶半導体層に電界を加えるためのものであることを特徴としている。
【０００９】
上記において、第１の単結晶半導体層、第１の絶縁層、及び導電層により、トップゲート型の第１のトランジスタが形成され、導電層、第２の絶縁層、及び第２の単結晶半導体層により、ボトムゲート型の第２のトランジスタが形成されている。
【００１０】
また、上記において、第１のトランジスタのソース領域又はドレイン領域と、第２のトランジスタのソース領域又はドレイン領域には、同じ導電性を付与する不純物元素が添加されていても良いし、第１のトランジスタのソース領域又はドレイン領域と、第２のトランジスタのソース領域又はドレイン領域には、それぞれ異なる導電性を付与する不純物元素が添加されていても良い。
【００１１】
上記の如く、異なる導電性を付与する不純物元素を添加した場合には、第１のトランジスタ及び第２のトランジスタにより相補型半導体装置を形成することができる。また、上記の半導体装置を用いて様々な電子機器を提供することができる。
【００１２】
本発明の半導体装置の作製方法の一は、第１の損傷領域を有する第１の単結晶半導体基板の表面と、絶縁表面を有する基板の表面に形成された第１の絶縁層とを貼り合わせ、第１の単結晶半導体基板を、第１の損傷領域において分離して、絶縁表面を有する基板上に第１の単結晶半導体層を形成し、第１の単結晶半導体層上に第２の絶縁層を形成し、第２の絶縁層上の第１の単結晶半導体層の一部と重なる領域に導電層を形成し、第２の絶縁層及び導電層を覆うように第３の絶縁層を形成し、第３の絶縁層の上面を平坦化し、第３の絶縁層上に第４の絶縁層を形成し、第２の損傷領域を有する第２の単結晶半導体基板の表面と、第４の絶縁層とを貼り合わせ、第２の単結晶半導体基板を、第２の損傷領域において分離して、絶縁表面を有する基板上に第２の単結晶半導体層を形成することを特徴としている。
【００１３】
また、本発明の半導体装置の作製方法の他の一は、第１の損傷領域を有する第１の単結晶半導体基板の表面に形成された第１の絶縁層と、絶縁表面を有する基板の表面とを貼り合わせ、第１の単結晶半導体基板を、第１の損傷領域において分離して、絶縁表面を有する基板上に第１の単結晶半導体層を形成し、第１の単結晶半導体層上に第２の絶縁層を形成し、第２の絶縁層上の第１の単結晶半導体層の一部と重なる領域に導電層を形成し、第２の絶縁層及び導電層を覆うように第３の絶縁層を形成し、第３の絶縁層の上面を平坦化し、第３の絶縁層上に第４の絶縁層を形成し、第２の損傷領域を有する第２の単結晶半導体基板の表面と、第４の絶縁層とを貼り合わせ、第２の単結晶半導体基板を、第２の損傷領域において分離して、絶縁表面を有する基板上に第２の単結晶半導体層を形成することを特徴としている。
【００１４】
上記において、第１の単結晶半導体層、第２の絶縁層、及び導電層により、トップゲート型の第１のトランジスタを形成し、導電層、第４の絶縁層、及び第２の単結晶半導体層により、ボトムゲート型の第２のトランジスタを形成することができる。
【００１５】
また、上記において、第１のトランジスタのソース領域又はドレイン領域と、第２のトランジスタのソース領域又はドレイン領域には、同じ導電性を付与する不純物元素を添加しても良いし、第１のトランジスタのソース領域又はドレイン領域と、第２のトランジスタのソース領域又はドレイン領域には、それぞれ異なる導電性を付与する不純物元素を添加しても良い。
【００１６】
なお、本発明において、半導体装置とは、液晶表示装置やエレクトロルミネッセンス表示装置をはじめとする表示装置、ＲＦＩＤ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ  ＩＤｅｎｔｉｆｉｃａｔｉｏｎ）タグ、ＲＦタグ、ＲＦチップ、無線プロセッサ、無線メモリ、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）タグ、ＩＣラベル、電子タグ、電子チップ等と呼ばれる無線タグ、中央処理装置（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ（ＣＰＵ））をはじめとするマイクロプロセッサ、集積回路、その他、絶縁表面上に形成された単結晶半導体層を用いる装置全般を言うものとする。
【発明の効果】
【００１７】
本発明により、工程数の増加を抑えつつ高度に集積化した半導体装置を提供することができる。つまり、より小型の半導体装置を提供することができる。また、高性能な半導体装置を提供することができる。すなわち、高性能な半導体装置を低コストにて提供することができる。
【発明を実施するための最良の形態】
【００１８】
本発明の実施の形態について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いることとする。
【００１９】
（実施の形態１）
本実施の形態では、本発明の半導体装置の製造方法の一例について、図１乃至７を参照して説明する。
【００２０】
図１に、本発明の半導体装置の構成の一例を示す。図１（Ａ）は本発明の半導体装置の平面図であり、図１（Ｂ）は図１（Ａ）のＡ−Ｂにおける断面図であり、図１（Ｃ）は図１（Ａ）のＣ−Ｄにおける断面図である。なお、図１の構成はあくまでも一例であり、本発明は該構成に限定されるものではない。
【００２１】
図１に示す半導体装置は、２層の単結晶半導体層（単結晶半導体層１００及び単結晶半導体層１０２）を有している。単結晶半導体層１００は、絶縁層１０４、及び導電層１０６と共に第１のトランジスタ１０８を構成している。単結晶半導体層１０２は、導電層１０６及び絶縁層１１０と共に第２のトランジスタ１１２を構成している。ここで、第１のトランジスタ１０８はｎ型トランジスタであり、第２のトランジスタ１１２はｐ型トランジスタである。また、第１のトランジスタ１０８のソース領域又はドレイン領域の一部には、ソース電極又はドレイン電極１１４（以下、ソース配線又はドレイン配線とも言う）が電気的に接続されており、第２のトランジスタ１１２のソース領域又はドレイン領域の一部には、ソース電極又はドレイン電極１１６が電気的に接続されており、第１のトランジスタ及び第２のトランジスタのソース領域又はドレイン領域を電気的に接続するように、ソース電極又はドレイン電極１１８が設けられている。
【００２２】
図１（Ｄ）は、上記半導体装置の回路図である。図１（Ｄ）からも分かるように、第１のトランジスタ１０８及び第２のトランジスタ１１２により、相補型回路（より詳細には、ＣＭＯＳインバータ回路）が形成されている。導電層１０６は第１のトランジスタ１０８及び第２のトランジスタ１１２のゲート電極として機能し、ＣＭＯＳ回路の入力端子に当たる。また、ソース電極又はドレイン電極１１８は、ＣＭＯＳ回路の出力端子に当たる。
【００２３】
図１に示すように、単結晶半導体層を積層して半導体素子（例えば、トランジスタ）を形成することにより、高度に集積化した半導体装置を作製することができる。また、本発明では、全ての半導体素子を、単結晶半導体を用いて形成するから、アモルファス半導体や多結晶半導体を用いる場合と比較して、優れた特性の半導体装置を提供することができる。さらに、本発明においては、単結晶半導体層に電界を加えるための導電層（ゲート電極）を共通化することにより、トランジスタごとの導電層が不要となる。つまり、複数の導電層を積層して形成する必要がないため、低コストに半導体装置を作製することができる。図１の如き相補型回路（ＣＭＯＳ回路、相補型半導体装置とも言う）を形成する場合には、そのメリットは顕著である。
【００２４】
次に、本発明の半導体装置の製造方法の一例について図２乃至７を参照して以下に説明する。
【００２５】
はじめに、単結晶半導体基板２００を用意する。そして、単結晶半導体基板２００の表面にイオンを照射し、単結晶半導体基板２００中に損傷領域２０２及び単結晶半導体層２０４を形成する（図２（Ａ）参照）。損傷領域２０２の形成方法としては、半導体層への不純物元素の添加に用いられる方法（イオンドーピング法）や、イオン化したガスを質量分離して選択的に半導体層に注入する方法（イオン注入法）等が挙げられる。イオンの照射は、形成される単結晶半導体層２０４の厚さを考慮して行えば良い。該単結晶半導体層２０４の厚さは５ｎｍ乃至５００ｎｍ程度とすればよく、１０ｎｍ乃至２００ｎｍの厚さとするとより好ましい。イオンを照射する際の加速電圧は上記の厚さを考慮して決定することができる。
【００２６】
単結晶半導体基板２００は、単結晶半導体からなる基板であれば特に限られないが、本実施の形態においては一例として、単結晶シリコン基板を用いることとする。その他、ゲルマニウム基板や、ガリウムヒ素、インジウムリンなどの化合物半導体による基板を適用することもできる。
【００２７】
照射するイオンとしては、フッ素に代表されるハロゲンや、水素、ヘリウム等のイオンが挙げられる。ハロゲンのイオンとしてフッ素イオンを照射する場合には、原料ガスとしてＢＦ３を用いれば良い。たとえば、単結晶半導体基板２００として単結晶シリコン基板を用いて、該単結晶シリコン基板にフッ素イオンのようなハロゲンイオンを照射した場合には、損傷領域２０２には微小な空洞が形成される。これは、打ち込まれたハロゲンイオンがシリコン結晶格子内のシリコン原子を追い出すためと考えられる。このようにして形成された微小な空洞の体積を変化させることにより、単結晶シリコン基板を分離することができる。具体的には、低温の熱処理によって微小な空洞の体積変化を誘起する。なお、フッ素イオンを照射した後に、水素イオンを照射して空洞内に水素を含ませるようにしても良い。
【００２８】
また、同一の原子から成り、質量の異なる複数のイオンを照射してもよい。例えば、水素を用いる場合には、Ｈ＋、Ｈ２＋、Ｈ３＋イオンを含ませると共に、Ｈ３＋イオンの割合を高めておくと良い。Ｈ３＋イオンの割合を高めることで照射効率を高めることができるため、照射時間を短縮することができる。
【００２９】
なお、損傷領域２０２の形成前に、単結晶半導体基板２００の表面に保護層を形成する構成としても良い。保護層を形成することにより、イオンの照射に伴う単結晶半導体基板の表面の荒れを低減することができる。保護層としては、酸化シリコン、窒化シリコン、窒化酸化シリコン、酸化窒化シリコン等を用いることができる。
【００３０】
なお、酸化窒化シリコンとは、その組成において、窒素よりも酸素の含有量が多いものを示し、例えば、酸素が５０原子％以上７０原子％以下、窒素が０．５原子％以上１５原子％以下、珪素が２５原子％以上３５原子％以下、水素が０．１原子％以上１０原子％以下の範囲で含まれるものをいう。また、窒化酸化シリコンとは、その組成において、酸素よりも窒素の含有量が多いものを示し、例えば、酸素が５原子％以上３０原子％以下、窒素が２０原子％以上５５原子％以下、珪素が２５原子％以上３５原子％以下、水素が１０原子％以上２５原子％以下の範囲で含まれるものをいう。但し、上記範囲は、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ  Ｂａｃｋｓｃａｔｔｅｒｉｎｇ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）や、水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ  Ｆｏｒｗａｒｄ  Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合のものである。また、構成元素の含有比率は、その合計が１００原子％を超えない値をとる。
【００３１】
次に、絶縁表面を有する基板２０６上に、接合層２０８を形成する（図２（Ｂ）参照）。接合層２０８は、酸化シリコン膜を、有機シランガスを用いた化学気相成長法（ＣＶＤ法）により形成すると良い。その他に、シランガスを用いて化学気相成長法により作製される酸化シリコン膜を適用することもできる。なお、接合層２０８は絶縁性材料より形成されるため、絶縁層と呼ぶことができる。
【００３２】
なお、絶縁表面を有する基板２０６としては、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラス基板、石英基板、セラミック基板、サファイア基板等を用いることができる。好ましくはガラス基板を用いるのがよく、例えば第６世代（１５００ｍｍ×１８５０ｍｍ）、第７世代（１８７０ｍｍ×２２００ｍｍ）、第８世代（２２００ｍｍ×２４００ｍｍ）と呼ばれる大面積のマザーガラス基板を用いることもできる。大面積のマザーガラス基板を、絶縁表面を有する基板２０６として用いることで、半導体基板の大面積化が実現できる。なお、絶縁表面を有する基板２０６は上記の基板に限定されるものではない。例えば、耐熱温度が許せば樹脂材料からなる基板を用いることも可能である。もちろん、シリコンウエハのような単結晶半導体基板を用いても良い。この場合、単結晶半導体基板上に絶縁層を形成したものを用いれば良い。また、あらかじめ素子を形成した単結晶半導体基板上に絶縁層を形成したものを用いても良い。これにより、一層の集積化を図ることができる。
【００３３】
接合層２０８は平滑に形成され、親水性表面を有する。この接合層２０８としては酸化シリコン膜が適している。特に有機シランガスを用いて化学気相成長法により作製される酸化シリコン膜が好ましい。有機シランガスとしては、珪酸エチル（ＴＥＯＳ：Ｓｉ（ＯＣ２Ｈ５）４）、トリメチルシラン（（ＣＨ３）３ＳｉＨ）、テトラメチルシラン（（ＣＨ３）４Ｓｉ）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）等のシリコン含有化合物を用いることができる。
【００３４】
上記接合層２０８は、５ｎｍ乃至５００ｎｍ程度の厚さで設けられる。これにより、被成膜表面を平滑化すると共に当該膜の成長表面の平滑性を確保することが可能である。また、接合する基板との歪みを緩和することができる。なお、後の単結晶半導体基板２００にも同様の接合層を設けておくことができる。このように、接合を形成する面の一方若しくは双方を、有機シランを原材料として成膜した酸化シリコン膜とすることで、接合を非常に強固なものとすることができる。
【００３５】
なお、絶縁表面を有する基板２０６と接合層２０８との間に、バリア層を設ける構成としてもよい。バリア層は窒化シリコン、窒化酸化シリコン又は酸化窒化シリコンから選ばれた一又は複数の材料を用いて形成すると良い。なお、バリア層は単層構造でも良いし積層構造でも良い。バリア層は、絶縁表面を有する基板２０６中の可動イオンや水分等の不純物が、接合層２０８、又は、接合層２０８より上に形成される層に侵入することを防ぐために設けられる。なお、不純物の侵入を防ぐことができるのであれば、上記材料以外を用いたバリア層を形成しても良い。また、不純物の侵入が大きな問題とならない場合には、バリア層を設けない構成としても良い。
【００３６】
本実施の形態においては、単結晶半導体基板２００に損傷領域２０２を形成した後に、絶縁表面を有する基板２０６上に接合層２０８を形成する場合について説明したが、本発明はこれに限られない。本発明では、絶縁表面を有する基板２０６に単結晶半導体層２０４を形成することができればよいから、損傷領域２０２と接合層２０８の形成の順序は特に問われない。例えば、絶縁表面を有する基板２０６上に接合層２０８を形成した後に単結晶半導体基板２００に損傷領域２０２を形成しても良い。接合層２０８の形成と損傷領域２０２の形成の順序は特に問われず、各々を独立したタイミングにて形成することができる。
【００３７】
次に、接合層２０８と、単結晶半導体層２０４とを密接させる（図２（Ｃ）参照）。接合層２０８と単結晶半導体層２０４とを密接させて圧力をかけることで、水素結合や共有結合による強固な接合を形成することが可能である。なお、接合層２０８を介して絶縁表面を有する基板２０６と単結晶半導体基板２００とを貼り合わせた後には、加熱処理を行うことが好ましい。加熱処理を行うことで接合強度をより向上させることができる。なお、接合層２０８と単結晶半導体層２０４との間に下地層を形成する構成としても良い。下地層を形成することにより、単結晶半導体層２０４への可動イオン等の侵入を防ぐことができる。下地層は、上記バリア層と同様の材料を用いて作製することができるがこれに限られるものではない。例えば、単結晶半導体層２０４側から酸化窒化シリコン膜、窒化酸化シリコン膜を積層して下地層とすることができる。
【００３８】
良好な接合を形成するために、接合が形成される表面を活性化しておいても良い。例えば、接合を形成する面に原子ビーム又はイオンビームを照射する。原子ビーム又はイオンビームを利用する場合には、アルゴン等の不活性ガス原子ビーム又は不活性ガスイオンビームを用いることができる。その他に、プラズマ処理又はラジカル処理を行う。このような表面処理により、２００℃乃至４００℃程度の低温で異種材料間の接合を形成することができる。
【００３９】
次に、加熱処理を行い、損傷領域２０２の一部を分離面として単結晶半導体層２０４を単結晶半導体基板２００から分離する（図２（Ｄ）参照）。例えば、４００℃乃至６００℃の熱処理を行うことにより、損傷領域２０２に形成された微小な空洞の体積変化を誘起して分離させることができる。接合層２０８は絶縁表面を有する基板２０６と接合しているので、絶縁表面を有する基板２０６上には単結晶半導体層２０４が残存することとなる。なお、図２においては、損傷領域２０２と単結晶半導体層２０４との界面にて分離した様子を図示したが、本発明はこれに限られない。例えば、損傷領域２０２と単結晶半導体基板２００との界面にて分離しても良いし、損傷領域２０２の一部にて分離しても良い。分離が生じる領域は、損傷領域２０２を形成する際の条件により異なるものと考えられる。
【００４０】
なお、絶縁表面を有する基板２０６としてガラス基板を用いる場合には、ガラス基板の歪み点近傍、具体的には歪み点±５０℃で加熱を行えば良い。より具体的には、５８０℃以上６８０℃以下で行えばよい（ガラス基板の歪み点温度が６３０℃程度の場合）。なお、ガラス基板は加熱によって収縮するという性質を有する。このため、あらかじめガラス基板を歪み点近傍、具体的には歪み点±５０℃程度（若しくはそれ以上）で加熱しておくと、その後の加熱処理における収縮を抑制することができる。これにより、熱膨張率の異なる単結晶半導体層を接合したガラス基板に加熱処理を行う場合であっても、ガラス基板からの単結晶半導体層の剥離を防ぐことができる。また、ガラス基板及び単結晶半導体層の反りなどの変形を防止することもできる。
【００４１】
なお、ガラス基板を用いる場合には、加熱終了時の急速な冷却を避けることが好ましい。具体的には２℃／分以下、好ましくは０．５℃／分以下、より好ましくは０．３℃／分以下の速度で、歪み点以下の温度まで冷却するとよい。降温速度を小さくすることにより、ガラス基板が縮む際に生じる局所的な応力を緩和することができる。該加熱処理は大気圧下で行っても良いし、減圧下で行っても良い。雰囲気も窒素雰囲気、酸素雰囲気など、適宜設定することができる。なお、該加熱処理は、加熱後に収縮する性質を有する基板を用いる場合であればガラス基板に限らず適用することができる。
【００４２】
なお、接合の工程に係る加熱処理と、分離の工程に係る加熱処理とを同時に行うこともできる。この場合、１度の加熱処理で二つの工程を行うことができるため、低コストに半導体基板を作製することができる。
【００４３】
上記の工程によって得られた単結晶半導体層２０４については、化学的機械的研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）、レーザー光の照射、ドライエッチング等により表面を平坦化することが好ましい。単結晶半導体層２０４の平坦性を向上することにより、後に形成する半導体素子のばらつきを抑えることができる。なお、所望の特性が得られるようであれば、ＣＭＰやレーザー光照射、ドライエッチング等は省略してもかまわない。レーザー光の照射を行う場合には、イオン照射に起因する欠陥を低減することもできる。
【００４４】
次に、単結晶半導体層２０４を所望の形状にパターニングして、島状の単結晶半導体層２１０を形成する（図３（Ａ）参照）。パターニングの際のエッチング加工としては、プラズマエッチング（ドライエッチング）、ウエットエッチングのどちらを採用しても良いが、大面積基板を処理するにはプラズマエッチングが適している。エッチングガスとしては、ＣＦ４、ＮＦ３、Ｃｌ２、ＢＣｌ３、などのフッ素系又は塩素系のガスを用い、ＨｅやＡｒなどの不活性ガスを適宜加えても良い。また、大気圧放電のエッチング加工を適用すれば、局所的な放電加工も可能であり、基板の全面にマスク層を形成する必要はない。
【００４５】
単結晶半導体層２０４をパターニングして、島状の単結晶半導体層２１０を形成した後には、しきい値電圧を制御するために、硼素、アルミニウム、ガリウムなどのｐ型不純物を添加すると良い。例えば、ｐ型不純物として、硼素を１×１０１６ｃｍ−３以上１×１０１８ｃｍ−３以下の濃度で添加することができる。なお、適切な不純物濃度の単結晶半導体基板を用いることにより、しきい値電圧制御のためのドーピング工程は省略することができる。
【００４６】
次に、島状の単結晶半導体層２１０を覆う絶縁層２１２を形成する（図３（Ｂ）参照）。絶縁層２１２はゲート絶縁層として機能する。絶縁層２１２はスパッタリング法、ＣＶＤ法などを用い、厚さを２ｎｍ以上１５０ｎｍ以下程度として珪素を含む絶縁膜で形成する。具体的には、窒化珪素、酸化珪素、酸化窒化珪素、窒化酸化珪素に代表される珪素の酸化物材料又は窒化物材料等の材料で形成すればよい。なお、絶縁層２１２は単層構造であっても良いし、積層構造としても良い。さらに、島状の単結晶半導体層２１０と絶縁層２１２との間に、膜厚１ｎｍ以上１００ｎｍ以下、好ましくは１ｎｍ以上１０ｎｍ以下、より好ましくは２ｎｍ以上５ｎｍ以下の薄い酸化珪素膜を形成してもよい。なお、低い温度でリーク電流の少ないゲート絶縁層を形成するために、アルゴンなどの希ガス元素を反応ガスに含ませても良い。
【００４７】
次に、絶縁層２１２上に導電層を形成し、該導電層をパターニングすることで導電層２１４を形成する（図３（Ｃ）参照）。導電層２１４はゲート電極として機能する。ここでは、単層構造にて導電層２１４を形成したが、本発明はこれに限られない。２層以上の積層構造としても良い。導電層２１４の厚さとしては、２０ｎｍ以上５００ｎｍ以下程度が好適である。なお、導電層２１４は、スパッタリング法、蒸着法、ＣＶＤ法等の手法により形成することができる。用いることができる材料としては、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ネオジム（Ｎｄ）から選ばれた元素、又は前記の元素を主成分とする合金材料もしくは化合物材料等が挙げられる。リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体材料や、ＡｇＰｄＣｕ合金などを用いてもよい。
【００４８】
次に、導電層２１４をマスクとして、ｎ型を付与する不純物元素を添加し、不純物領域２１６及びチャネル形成領域２１８を形成する（図３（Ｄ）参照）。本実施の形態では、不純物元素を含むドーピングガスとしてホスフィン（ＰＨ３）を用いてドーピングを行う。ここでは、不純物領域２１６に、ｎ型を付与する不純物元素であるリン（Ｐ）が１×１０１９／ｃｍ３以上１×１０２１／ｃｍ３以下程度の濃度で含まれるようにする。
【００４９】
なお、本実施の形態においては、島状の単結晶半導体層２１０にｎ型を付与する不純物元素を添加する構成としたが、本発明はこれに限られない。ｐ型を付与する不純物元素を添加する構成としても良い。ｐ型を付与する不純物元素を添加する場合には、不純物元素（例えば、ボロン（Ｂ））の濃度が１×１０２０／ｃｍ３以上５×１０２１／ｃｍ３以下程度となるようにする。また、不純物領域２１６とチャネル形成領域２１８との間にＬＤＤ領域を形成する構成としても良い。ＬＤＤ領域における不純物元素の濃度は１×１０１７／ｃｍ３以上１×１０１９／ｃｍ３以下程度とするのが好適である。
【００５０】
以上の工程により、第１のトランジスタを構成する島状の単結晶半導体層２１０、絶縁層２１２、導電層２１４が形成されたことになる。なお、不純物領域２１６の活性化のために加熱処理等を施しても良い。
【００５１】
次に、絶縁層２１２及び導電層２１４を覆うように絶縁層２２０を形成する（図４（Ａ）参照）。絶縁層２１２はスパッタリング法、蒸着法、ＣＶＤ法、塗布法などを用いて形成することができる。絶縁層２１２に用いることができる材料としては、窒化珪素、酸化珪素、酸化窒化珪素、窒化酸化珪素に代表される珪素の酸化物材料又は窒化物材料等が挙げられる。また、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒素含有量が酸素含有量よりも多い窒化酸化アルミニウム、ダイアモンドライクカーボン（ＤＬＣ）、窒素含有炭素その他の無機絶縁性材料を含む物質から選ばれた材料を用いても良い。また、シロキサン樹脂を用いてもよい。なお、シロキサン樹脂とは、Ｓｉ−Ｏ−Ｓｉ結合を含む樹脂をいう。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、アリール基）が用いられる。有機基はフルオロ基を含んでいても良い。また、ポリイミド、アクリルポリマー、ポリアミド、ポリイミドアミド、ベンゾシクロブテン系材料、ポリシラザン等の有機絶縁性材料を用いることもできる。
【００５２】
絶縁層２２０の目的は、後に単結晶半導体層を接合する領域の平坦性を確保することにあるから、島状の単結晶半導体層２１０や絶縁層２１２、導電層２１４による凹凸が十分に小さい場合には、絶縁層２２０を形成しない構成としても構わない。しかしながら、凹凸がわずかに存在する場合であっても、接合の不良が生じる場合があるから、絶縁層２２０を設ける構成とすることが好ましい。
【００５３】
次に、絶縁層２２０の上面を、化学的機械的研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）、レーザー光の照射、ドライエッチング等により平坦化する（図４（Ｂ）参照）。より具体的には、導電層２１４の表面が露出する程度に平坦化すると良い。これにより、後に単結晶半導体層を接合する際の不良を大きく低減することができる。ここで、絶縁層２２０の上面が十分に平坦である場合には、該平坦化の工程は省略しても構わない。なお、導電層２１４の表面が露出する程度に平坦化（研磨等）を行うことにより、後に形成される接合層のみをゲート絶縁層として用いることができることになる。接合層は非常に緻密な膜であり、十分に薄く形成することができるから、該接合層はゲート絶縁層として好適であり、該接合層を用いて形成したトランジスタは、その特性が非常に優れたものとなる。
【００５４】
次に、絶縁層２２０上に接合層２２２を形成する。また、単結晶半導体基板２２４の表面から所定の深さにイオンを打ち込むことにより、損傷領域２２６及び単結晶半導体層２２８を形成する。そして、接合層２２２と単結晶半導体層２２８を密接させる（図４（Ｃ）参照）。接合層２２２と単結晶半導体層２２８とを密接させて圧力をかけることで、水素結合や共有結合による強固な接合を形成することが可能である。なお、接合層２２２と単結晶半導体層２２８を密接させた後には、加熱処理を行うことが好ましい。加熱処理を行うことで接合強度をより向上させることができる。なお、接合層２２２と単結晶半導体層２２８との間に下地層を形成する構成としても良いが、接合層２２２のみをゲート絶縁層として用いたい場合には、下地層は形成しない。下地層を形成する場合には、窒化シリコン、窒化酸化シリコン又は酸化窒化シリコンから選ばれた一又は複数の材料を用いて形成すると良い。ここで、接合層２２２は絶縁性材料より形成されるため、絶縁層と呼ぶことができる。
【００５５】
なお、絶縁層２２０上に接合層２２２を形成する工程と、単結晶半導体基板２２４に損傷領域２２６を形成する工程は、どちらを先に行っても良い。接合層２２２の形成と損傷領域２２６の形成の順序は特に問われず、各々を独立したタイミングにて形成することができる。接合に関する詳細については、上記の単結晶半導体層２０４と接合層２０８とを接合させる場合を参照できるため、ここでは省略する。
【００５６】
次に、加熱処理を行い、損傷領域２２６の一部を分離面として単結晶半導体層２２８を単結晶半導体基板２２４から分離する（図５（Ａ）参照）。例えば、４００℃乃至６００℃の熱処理を行うことにより、損傷領域２２６に形成された微小な空洞の体積変化を誘起して分離させることができる。これにより、絶縁層２２０上には単結晶半導体層２２８が残存することとなる。なお、図５においては、損傷領域２２６と単結晶半導体層２２８との界面にて分離した様子を図示したが、本発明はこれに限られない。例えば、損傷領域２２６と単結晶半導体基板２２４との界面にて分離しても良いし、損傷領域２２６の一部にて分離しても良い。分離が生じる領域は、損傷領域２２６を形成する際の条件により異なるものと考えられる。
【００５７】
なお、分離の際の加熱条件の詳細については、上記の単結晶半導体層２０４を形成する場合を参照できるため、ここでは省略する。以上の工程により、絶縁層２２０上に単結晶半導体層２２８を形成することができる（図５（Ｂ）参照）。
【００５８】
上記の工程によって得られた単結晶半導体層２２８については、化学的機械的研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）、レーザー光の照射、ドライエッチング等により表面を平坦化することが好ましい。単結晶半導体層２２８の平坦性を向上することにより、後に形成する半導体素子のばらつきを抑えることができる。なお、所望の特性が得られるようであれば、ＣＭＰやレーザー光照射、ドライエッチング等は省略してもかまわない。レーザー光の照射を行う場合には、イオン注入に起因する欠陥を低減することもできる。
【００５９】
次に、単結晶半導体層２２８を所望の形状にパターニングして、島状の単結晶半導体層２３０を形成する（図５（Ｃ）参照）。パターニングの際のエッチング加工としては、プラズマエッチング（ドライエッチング）、ウエットエッチングのどちらを採用しても良いが、大面積基板を処理するにはプラズマエッチングが適している。エッチングガスとしては、ＣＦ４、ＮＦ３、Ｃｌ２、ＢＣｌ３、などのフッ素系又は塩素系のガスを用い、ＨｅやＡｒなどの不活性ガスを適宜加えても良い。また、大気圧放電のエッチング加工を適用すれば、局所的な放電加工も可能であり、基板の全面にマスク層を形成する必要はない。
【００６０】
本実施の形態においては、島状の単結晶半導体層２３０が、島状の単結晶半導体層２１０より小さくなるようにパターニングする。これは、後に配線（又は電極）を形成する際に、島状の単結晶半導体層２１０と配線とのコンタクトを良好に形成するためである。ただし、島状の単結晶半導体層２１０と配線とのコンタクトが適切に形成できるのであれば、これに限られない。
【００６１】
単結晶半導体層２２８をパターニングして、島状の単結晶半導体層２３０を形成した後には、しきい値電圧を制御するために、硼素、アルミニウム、ガリウムなどのｐ型不純物を添加すると良い。例えば、ｐ型不純物として、硼素を１×１０１６ｃｍ−３以上１×１０１８ｃｍ−３以下の濃度で添加することができる。なお、適切な不純物濃度の単結晶半導体基板を用いることにより、しきい値電圧制御のためのドーピング工程は省略することができる。
【００６２】
次に、フォトリソグラフィ法を用いて、島状の単結晶半導体層２３０上にレジスト材料からなるマスク２３２を形成する（図６（Ａ）参照）。なお、マスク２３２は導電層２１４をマスクとして用いた裏面露光により自己整合的に形成しても良いし、メタルマスクを用いた上面からの露光により形成しても良い。裏面露光により自己整合的にマスク２３２を形成する場合には、単結晶半導体層や絶縁層を十分に透過する波長の光を用いることが好ましい。例えば、高圧水銀ランプのｇ線（波長：４３６ｎｍ）等を用いることができる。
【００６３】
その後、マスク２３２を用いてｐ型を付与する不純物元素を添加し、不純物領域２３４及びチャネル形成領域２３６を形成する（図６（Ｂ）参照）。本実施の形態では、不純物元素を含むドーピングガスとしてジボラン（Ｂ２Ｈ６）を用いてドーピングを行う。ここでは、不純物領域２３４にボロン（Ｂ）が１×１０２０／ｃｍ３以上５×１０２１／ｃｍ３以下程度の濃度で含まれるようにする。
【００６４】
なお、本実施の形態においては、島状の単結晶半導体層２３０にｐ型を付与する不純物元素を添加する構成としたが、本発明はこれに限られない。ｎ型を付与する不純物元素を添加する構成としても良い。また、不純物領域２３４とチャネル形成領域２３６との間にＬＤＤ領域を形成する構成としても良い。
【００６５】
その後、マスク２３２を除去する（図６（Ｃ）参照）。マスク２３２の除去後には、不純物領域２３４の活性化のための加熱処理等を施しても良い。以上により、第２のトランジスタを構成する島状の単結晶半導体層２３０、接合層２２２（絶縁層）、導電層２１４が形成されたことになる。
【００６６】
次に、島状の単結晶半導体層２３０及び接合層２２２を覆うように絶縁層２３８を形成する（図７（Ａ）参照）。絶縁層２３８はスパッタリング法、蒸着法、ＣＶＤ法、塗布法などを用いて形成することができる。絶縁層２３８に用いることができる材料としては、窒化珪素、酸化珪素、酸化窒化珪素、窒化酸化珪素に代表される珪素の酸化物材料又は窒化物材料等が挙げられる。また、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒素含有量が酸素含有量よりも多い窒化酸化アルミニウム、ダイアモンドライクカーボン（ＤＬＣ）、窒素含有炭素その他の無機絶縁性材料を含む物質から選ばれた材料を用いても良い。また、シロキサン樹脂を用いてもよい。なお、シロキサン樹脂とは、Ｓｉ−Ｏ−Ｓｉ結合を含む樹脂をいう。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、アリール基）が用いられる。有機基はフルオロ基を含んでいても良い。また、ポリイミド、アクリルポリマー、ポリアミド、ポリイミドアミド、ベンゾシクロブテン系材料、ポリシラザン等の有機絶縁性材料を用いることもできる。
【００６７】
次に、レジスト材料からなるマスクを用いて絶縁層２１２、絶縁層２２０、接合層２２２、絶縁層２３８にコンタクトホール（開口部）を形成する（図７（Ｂ）参照）。エッチングは、用いる材料の選択比によって、一回で行う構成としても良いし、複数回にて行う構成としても良い。
【００６８】
その後、開口部を覆うように導電層を形成し、該導電層をエッチングする。これにより、ソース領域又はドレイン領域の一部とそれぞれ電気的に接続するソース電極又はドレイン電極２４０（ソース配線又はドレイン配線とも言う）、ソース電極又はドレイン電極２４２、ソース電極又はドレイン電極２４４を形成する（図７（Ｃ）参照）。ソース電極又はドレイン電極には、アルミニウム（Ａｌ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、ネオジム（Ｎｄ）、クロム（Ｃｒ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、マグネシウム（Ｍｇ）、スカンジウム（Ｓｃ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、亜鉛（Ｚｎ）、ニオブ（Ｎｂ）、シリコン（Ｓｉ）、リン（Ｐ）、ボロン（Ｂ）、ヒ素（Ａｓ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、錫（Ｓｎ）から選択された一若しくは複数の元素、又は前記元素を成分として含有する化合物や合金材料（例えば、インジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）、酸化珪素を添加したインジウム錫酸化物（ＩＴＳＯ）、酸化亜鉛（ＺｎＯ）、アルミネオジム（Ａｌ−Ｎｄ）、マグネシウム銀（Ｍｇ−Ａｇ）など）、若しくはこれらの化合物を組み合わせた物質等が用いられる。その他にも、シリサイド（例えば、アルミシリコン、モリブデンシリコン、ニッケルシリサイド）や、窒素を含有する化合物（例えば、窒化チタン、窒化タンタル、窒化モリブデン）、リン（Ｐ）等の不純物元素をドーピングしたシリコン（Ｓｉ）等を用いることもできる。
【００６９】
以上の工程で、第１のトランジスタ及び第２のトランジスタからなる相補型回路２４６（ＣＭＯＳ回路）が形成された（図７（Ｃ）参照）。なお、本実施の形態においては、第１のトランジスタをｎ型とし、第２のトランジスタをｐ型としたが本発明はこれに限られない。第１のトランジスタをｐ型とし、第２のトランジスタをｎ型としても良い。また、異なる極性の二つのトランジスタを用いて相補型回路２４６を形成することに限られない。同じ極性のトランジスタを積層して形成しても良い。第１のトランジスタ及び第２のトランジスタを同じ極性とする場合には、ゲート電極として機能する導電層を独立して設けても良いし、共通化しても良い。例えば、第１のトランジスタと第２のトランジスタのチャネル形成領域への不純物元素の注入量を異ならせることで、ゲート電極を共通化した場合でも二つのトランジスタを独立させて動作させることが可能である。
【００７０】
なお、本実施の形態においては、チャネル長方向に対して第１のトランジスタを形成する島状の単結晶半導体層２１０と、第２のトランジスタを形成する島状の単結晶半導体層２３０との大きさを異ならせる構成としたが、例えば、図１９に示す構成のように、島状の単結晶半導体層２１０と島状の単結晶半導体層２３０とのチャネル幅方向の大きさを異ならせることも可能である。ここで、図１９（Ａ）は平面図であり、図１９（Ｂ）は、図１９（Ａ）のＥ−Ｆにおける断面図である。図１９において、ソース電極又はドレイン電極２４０（ソース配線又はドレイン配線とも言う）、ソース電極又はドレイン電極２４２、ソース電極又はドレイン電極２４４の対応関係は図７と同様であり、ソース電極又はドレイン電極２４４によって、二つのトランジスタが電気的に接続されている。また、図７と同様にゲート電極として機能する導電層２１４が設けられている。なお、ゲート電極として機能する導電層２１４はＣＭＯＳ回路の入力端子に当たり、ソース電極又はドレイン電極２４４はＣＭＯＳ回路の出力端子に当たる。図１９から分かるように、第１の（下層の）トランジスタのチャネル幅（Ｗ１）は第２の（上層の）トランジスタのチャネル幅（Ｗ２）より大きくなっている。
【００７１】
上記のように相補型回路を形成する場合には、第１のトランジスタをｐ型とし、第２のトランジスタをｎ型とすることで、二つのトランジスタの移動度の差を補完することができる。つまり、移動度の低いｐ型トランジスタのチャネル幅を、移動度の高いｎ型トランジスタのチャネル幅より大きくすることで、相対的にｐ型トランジスタを流れる電流を増加させることができる。すなわち、レイアウトの効率化と共に、相補型回路の動作の高速化を実現することができる。もちろん、上記構成に限らず、要求される電流等に応じて、第１のトランジスタと、第２のトランジスタのチャネル幅を適宜変更しても良い。
【００７２】
本発明の如く、単結晶半導体層を積層して半導体素子（例えば、トランジスタ）を形成することにより、プロセスルールの微細化に頼らずに、高度に集積化した半導体装置を作製することができる。つまり、小型かつ高性能な半導体装置を提供することができる。また、プロセスルールの微細化に起因する様々な問題点を解消することができる。また、すべての半導体素子を単結晶半導体を用いて形成するため、アモルファス半導体や多結晶半導体を用いる場合と比較して、優れた特性の半導体装置を提供することができる。
【００７３】
また、本発明においては、単結晶半導体層に電界を加える導電層（いわゆるゲート電極）を共通化する。これにより、複数の導電層を形成する必要がないため、低コストに半導体装置を作製することができる。特に、相補型回路（ＣＭＯＳ回路、相補型半導体装置とも言う）を形成する場合には、そのメリットは顕著である。例えば２層の単結晶半導体層にて形成されるすべての回路を相補型回路とした場合には、従来の如く１層の半導体層により相補型回路を形成する場合と比較して、実に２倍の集積度を実現することができる。しかも、ゲート電極はその大部分が共通化されるため、非常に低コストである。さらに、配線が共通化されるため、回路全体の配線長を短縮することができる。すなわち、配線容量に起因する消費電力を低減することができ、低消費電力化に大きく貢献する。
【００７４】
もちろん、３層以上の多層構造とすることにより、さらなる集積化を容易に実現することができる。この場合にも、本実施の形態にて説明した作製方法を参照して多層半導体構造を実現することができる。
【００７５】
（実施の形態２）
本実施の形態では、本発明の半導体装置の製造方法の別の一例について、図８乃至１３を参照して説明する。なお、本実施の形態において、実施の形態１を参照できる部分については詳細な説明を省略することとする。
【００７６】
はじめに、単結晶半導体基板８００を用意する。そして、単結晶半導体基板８００の表面から所定の深さにイオンを打ち込み、損傷領域８０２及び単結晶半導体層８０４を形成する（図８（Ａ）参照）。損傷領域８０２及び単結晶半導体層８０４の形成方法の詳細については、実施の形態１を参照できるため、ここでは省略する。
【００７７】
単結晶半導体基板８００は、単結晶半導体材料からなる基板であれば特に限られないが、本実施の形態においては一例として、単結晶シリコン基板を用いることとする。その他、ゲルマニウム基板や、ガリウムヒ素、インジウムリンなどの化合物半導体による基板を適用することもできる。
【００７８】
なお、損傷領域８０２の形成前に、単結晶半導体基板８００の表面に保護層を形成する構成としても良い。保護層を形成することにより、イオンの照射に伴う単結晶半導体基板の表面の荒れを低減することができる。保護層としては、酸化シリコン、窒化シリコン、窒化酸化シリコン、酸化窒化シリコン等を用いることができる。
【００７９】
次に、単結晶半導体層８０４上に、接合層８０６を形成する（図８（Ｂ）参照）。接合層８０６は、酸化シリコン膜を、有機シランガスを用いた化学気相成長法（ＣＶＤ法）により形成すると良い。その他に、シランガスを用いて化学気相成長法により作製される酸化シリコン膜を適用することもできる。なお、接合層８０６は絶縁性材料より形成されるため、絶縁層と呼ぶことができる。接合層８０６の詳細については、実施の形態１を参照できるため、ここでは省略する。
【００８０】
なお、単結晶半導体層８０４と接合層８０６との間に、下地層を設ける構成としてもよい。下地層は窒化シリコン、窒化酸化シリコン若しくは酸化窒化シリコンから選ばれた一又は複数の材料を用いて形成すると良い。なお、下地層は単層構造でも良いし積層構造でも良い。下地層は、可動イオンや水分等の不純物が、単結晶半導体層８０４に侵入することを防ぐために設けられる。なお、不純物の侵入を防ぐことができるのであれば、上記材料以外を用いた下地層を形成しても良い。また、不純物の侵入が大きな問題とならない場合には、下地層を設けない構成としても良い。上記にて保護層を形成した場合には、該保護層を下地層として用いても良い。
【００８１】
次に、絶縁表面を有する基板８０８と、接合層８０６とを密接させる（図８（Ｃ）参照）。絶縁表面を有する基板８０８と接合層８０６とを密接させて圧力をかけることで、水素結合や共有結合による強固な接合を形成することが可能である。なお、接合層８０６を介して絶縁表面を有する基板８０８と単結晶半導体基板８００とを貼り合わせた後には、加熱処理を行うことが好ましい。加熱処理を行うことで接合強度をより向上させることができる。また、接合層８０６と絶縁表面を有する基板８０８との間にバリア層を形成する構成としても良い。バリア層を形成することにより、単結晶半導体層８０４への可動イオン等の侵入を防ぐことができる。バリア層は、上記下地層と同様の材料を用いて作製することができるがこれに限られるものではない。
【００８２】
なお、絶縁表面を有する基板８０８としては、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラス基板、石英基板、セラミック基板、サファイア基板等を用いることができる。好ましくはガラス基板を用いるのがよく、例えば第６世代（１５００ｍｍ×１８５０ｍｍ）、第７世代（１８７０ｍｍ×２２００ｍｍ）、第８世代（２２００ｍｍ×２４００ｍｍ）と呼ばれる大面積のマザーガラス基板を用いることもできる。大面積のマザーガラス基板を、絶縁表面を有する基板８０８として用いることで、半導体基板の大面積化が実現できる。なお、絶縁表面を有する基板８０８は上記の基板に限定されるものではない。例えば、耐熱温度が許せば樹脂材料からなる基板を用いることも可能である。
【００８３】
良好な接合を形成するために、接合が形成される表面を活性化しておいても良い。例えば、接合を形成する面に原子ビーム若しくはイオンビームを照射する。原子ビーム又はイオンビームを利用する場合には、アルゴン等の不活性ガス原子ビーム又は不活性ガスイオンビームを用いることができる。その他に、プラズマ処理又はラジカル処理を行う。このような表面処理により、２００℃乃至４００℃程度の低温で異種材料間の接合を形成することができる。
【００８４】
次に、加熱処理を行い、損傷領域８０２の一部を分離面として単結晶半導体層８０４を単結晶半導体基板８００から分離する（図８（Ｄ）参照）。例えば、４００℃乃至６００℃の熱処理を行うことにより、損傷領域８０２に形成された微小な空洞の体積変化を誘起して分離させることができる。接合層８０６は絶縁表面を有する基板８０８と接合しているので、絶縁表面を有する基板８０８上には単結晶半導体層８０４が残存することとなる。なお、図８においては、損傷領域８０２と単結晶半導体層８０４との界面にて分離した様子を図示したが、本発明はこれに限られない。例えば、損傷領域８０２と単結晶半導体基板８００との界面にて分離しても良いし、損傷領域８０２の一部にて分離しても良い。分離が生じる領域は、損傷領域８０２を形成する際の条件により異なるものと考えられる。
【００８５】
その他の条件に関しては、実施の形態１を参照できるため、ここでは省略するものとする。
【００８６】
次に、単結晶半導体層８０４を所望の形状にパターニングして、島状の単結晶半導体層８１０を形成する（図９（Ａ）参照）。パターニングの際のエッチング加工としては、プラズマエッチング（ドライエッチング）、ウエットエッチングのどちらを採用しても良いが、大面積基板を処理するにはプラズマエッチングが適している。エッチングガスとしては、ＣＦ４、ＮＦ３、Ｃｌ２、ＢＣｌ３、などのフッ素系又は塩素系のガスを用い、ＨｅやＡｒなどの不活性ガスを適宜加えても良い。また、大気圧放電のエッチング加工を適用すれば、局所的な放電加工も可能であり、基板の全面にマスク層を形成する必要はない。
【００８７】
単結晶半導体層８０４をパターニングして、島状の単結晶半導体層８１０を形成した後には、しきい値電圧を制御するために、硼素、アルミニウム、ガリウムなどのｐ型不純物を添加すると良い。例えば、ｐ型不純物として、硼素を１×１０１６ｃｍ−３以上１×１０１８ｃｍ−３以下の濃度で添加することができる。なお、適切な不純物濃度の単結晶半導体基板を用いることにより、しきい値電圧制御のためのドーピング工程は省略することができる。
【００８８】
次に、島状の単結晶半導体層８１０を覆う絶縁層８１２を形成する（図９（Ｂ）参照）。絶縁層８１２はゲート絶縁層として機能する。絶縁層８１２はスパッタリング法、ＣＶＤ法などを用い、厚さを２ｎｍ以上１５０ｎｍ以下程度として珪素を含む絶縁膜で形成する。詳細については、実施の形態１を参照することができる。
【００８９】
次に、絶縁層８１２上に導電層を形成し、該導電層をパターニングすることで導電層８１４を形成する（図９（Ｃ）参照）。導電層８１４はゲート電極として機能する。詳細については、実施の形態１を参照することができる。
【００９０】
次に、導電層８１４をマスクとして、ｎ型を付与する不純物元素を添加し、不純物領域８１６及びチャネル形成領域８１８を形成する（図９（Ｄ）参照）。本実施の形態では、不純物元素を含むドーピングガスとしてホスフィン（ＰＨ３）を用いてドーピングを行う。ここでは、不純物領域８１６に、ｎ型を付与する不純物元素であるリン（Ｐ）が１×１０１９／ｃｍ３以上１×１０２１／ｃｍ３以下程度の濃度で含まれるようにする。
【００９１】
なお、本実施の形態においては、島状の単結晶半導体層８１０にｎ型を付与する不純物元素を添加する構成としたが、本発明はこれに限られない。ｐ型を付与する不純物元素を添加する構成としても良い。ｐ型を付与する不純物元素を添加する場合には、不純物元素（例えば、ボロン（Ｂ））の濃度が１×１０２０／ｃｍ３以上５×１０２１／ｃｍ３以下程度となるようにする。また、不純物領域８１６とチャネル形成領域８１８との間にＬＤＤ領域を形成する構成としても良い。ＬＤＤ領域における不純物元素の濃度は１×１０１７／ｃｍ３以上１×１０１９／ｃｍ３以下程度とするのが好適である。
【００９２】
以上の工程により、第１のトランジスタを構成する島状の単結晶半導体層８１０、絶縁層８１２、導電層８１４が形成されたことになる。なお、不純物領域８１６の活性化のために加熱処理等を施しても良い。
【００９３】
次に、絶縁層８１２及び導電層８１４を覆うように絶縁層８２０を形成する（図１０（Ａ）参照）。絶縁層８１２はスパッタリング法、蒸着法、ＣＶＤ法、塗布法などを用いて形成することができる。詳細については、実施の形態１を参照すればよい。
【００９４】
絶縁層８２０の目的は、後に単結晶半導体層を接合する領域の平坦性を確保することにあるから、島状の単結晶半導体層８１０や絶縁層８１２、導電層８１４による凹凸が十分に小さい場合には、絶縁層８２０を形成しない構成としても構わない。しかしながら、凹凸がわずかに存在する場合であっても、接合の不良が生じる場合があるから、絶縁層８２０を設ける構成とすることが好ましい。
【００９５】
次に、絶縁層８２０の上面を、化学的機械的研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）、レーザー光の照射、ドライエッチング等により平坦化する（図１０（Ｂ）参照）。より具体的には、導電層８１４の表面が露出する程度に平坦化すると良い。これにより、後に単結晶半導体層を接合する際の不良を大きく低減することができる。ここで、絶縁層８２０の上面が十分に平坦である場合には、該平坦化の工程は省略しても構わない。なお、導電層８１４の表面が露出する程度に平坦化（研磨等）を行うことにより、後に形成される接合層のみをゲート絶縁層として用いることができることになる。接合層は非常に緻密な膜であり、十分に薄く形成することができるから、該接合層はゲート絶縁層として好適であり、該接合層を用いて形成したトランジスタは、その特性が非常に優れたものとなる。
【００９６】
次に、単結晶半導体基板８２２の表面から所定の深さにイオンを打ち込むことにより、損傷領域８２４及び単結晶半導体層８２６を形成し、単結晶半導体層８２６上に接合層８２８を形成する。そして、接合層８２８と絶縁層８２０（及び導電層８１４）を密接させる（図１０（Ｃ）参照）。接合層８２８と絶縁層８２０とを密接させて圧力をかけることで、水素結合や共有結合による強固な接合を形成することが可能である。なお、接合層８２８と絶縁層８２０を密接させた後には、加熱処理を行うことが好ましい。加熱処理を行うことで接合強度をより向上させることができる。なお、単結晶半導体層８２６と接合層８２８との間に下地層を形成する構成としても良いが、接合層８２８のみをゲート絶縁層として用いたい場合には、下地層は形成しない。下地層を形成する場合には、窒化シリコン、窒化酸化シリコン若しくは酸化窒化シリコンから選ばれた一又は複数の材料を用いて形成すると良い。ここで、接合層８２８は絶縁性材料より形成されるため、絶縁層と呼ぶことができる。
【００９７】
次に、加熱処理を行い、損傷領域８２４の一部を分離面として単結晶半導体層８２６を単結晶半導体基板８２２から分離する（図１１（Ａ）参照）。例えば、４００℃乃至６００℃の熱処理を行うことにより、損傷領域８２４に形成された微小な空洞の体積変化を誘起して分離させることができる。これにより、絶縁層８２０上には単結晶半導体層８２６が残存することとなる。なお、図１１においては、損傷領域８２４と単結晶半導体層８２６との界面にて分離した様子を図示したが、本発明はこれに限られない。例えば、損傷領域８２４と単結晶半導体基板８２２との界面にて分離しても良いし、損傷領域８２４の一部にて分離しても良い。分離が生じる領域は、損傷領域８２４を形成する際の条件により異なるものと考えられる。
【００９８】
なお、詳細な条件等については、実施の形態１等を参照できるため、ここでは省略する。以上の工程により、絶縁層８２０上に単結晶半導体層８２６を形成することができる（図１１（Ｂ）参照）。
【００９９】
次に、単結晶半導体層８２６を所望の形状にパターニングして、島状の単結晶半導体層８３０を形成する（図１１（Ｃ）参照）。詳細については、実施の形態１を参照すればよい。
【０１００】
単結晶半導体層８２６をパターニングして、島状の単結晶半導体層８３０を形成した後には、しきい値電圧を制御するために、硼素、アルミニウム、ガリウムなどのｐ型不純物を添加すると良い。例えば、ｐ型不純物として、硼素を１×１０１６ｃｍ−３以上１×１０１８ｃｍ−３以下の濃度で添加することができる。なお、適切な不純物濃度の単結晶半導体基板を用いることにより、しきい値電圧制御のためのドーピング工程は省略することができる。
【０１０１】
次に、フォトリソグラフィ法を用いて、島状の単結晶半導体層８３０上にレジスト材料からなるマスク８３２を形成する（図１２（Ａ）参照）。そして、マスク８３２を用いて、ｐ型を付与する不純物元素を添加し、不純物領域８３４及びチャネル形成領域８３６を形成する（図１２（Ｂ）参照）。本実施の形態では、不純物元素を含むドーピングガスとしてジボラン（Ｂ２Ｈ６）を用いてドーピングを行う。ここでは、不純物領域８３４にボロン（Ｂ）が１×１０２０／ｃｍ３以上５×１０２１／ｃｍ３以下程度の濃度で含まれるようにする。
【０１０２】
なお、本実施の形態においては、島状の単結晶半導体層８３０にｐ型を付与する不純物元素を添加する構成としたが、本発明はこれに限られない。ｎ型を付与する不純物元素を添加する構成としても良い。また、不純物領域８３４とチャネル形成領域８３６との間にＬＤＤ領域を形成する構成としても良い。
【０１０３】
その後、マスク８３２を除去する（図１２（Ｃ）参照）。マスク８３２の除去後には、不純物領域８３４の活性化のための加熱処理等を施しても良い。以上により、第２のトランジスタを構成する島状の単結晶半導体層８３０、接合層８２８（絶縁層）、導電層８１４が形成されたことになる。
【０１０４】
次に、島状の単結晶半導体層８３０及び接合層８２８を覆うように絶縁層８３８を形成する（図１３（Ａ）参照）。詳細については、実施の形態１を参照することができる。
【０１０５】
次に、レジスト材料からなるマスクを用いて絶縁層８１２、絶縁層８２０、接合層８２８、絶縁層８３８にコンタクトホール（開口部）を形成する（図１３（Ｂ）参照）。エッチングは、用いる材料の選択比によって、一回で行う構成としても良いし、複数回にて行う構成としても良い。
【０１０６】
その後、開口部を覆うように導電層を形成し、該導電層をエッチングする。これにより、ソース領域又はドレイン領域の一部とそれぞれ電気的に接続するソース電極又はドレイン電極８４０（ソース配線又はドレイン配線とも言う）、ソース電極又はドレイン電極８４２、ソース電極又はドレイン電極８４４を形成する（図１３（Ｃ）参照）。詳細については、実施の形態１を参照することができる。
【０１０７】
以上の工程で、第１のトランジスタ及び第２のトランジスタからなる相補型回路８４６（ＣＭＯＳ回路）が形成された（図１３（Ｃ）参照）。なお、本実施の形態においては、第１のトランジスタをｎ型とし、第２のトランジスタをｐ型としたが本発明はこれに限られない。第１のトランジスタをｐ型とし、第２のトランジスタをｎ型としても良い。また、異なる極性の二つのトランジスタを用いて相補型回路８４６を形成することに限られない。同じ極性のトランジスタを積層して形成しても良い。
【０１０８】
また、本実施の形態においては、実施の形態１とは異なり、単結晶半導体基板側に接合層を設ける構成としたが、本発明はこれに限られない。実施の形態１の如く絶縁表面を有する基板側に接合層を設ける構成としても良い。また、第１のトランジスタの単結晶半導体層を形成する際の接合層は絶縁表面を有する基板側に形成し、第２のトランジスタの単結晶半導体層を形成する際の接合層は単結晶半導体基板側に形成する構成としても良い。もちろん、第１のトランジスタの単結晶半導体層を形成する際の接合層は単結晶半導体基板側に形成し、第２のトランジスタの単結晶半導体層を形成する際の接合層は絶縁表面を有する基板側に形成する構成としても良い。
【０１０９】
本発明の如く、単結晶半導体層を積層して半導体素子（例えば、トランジスタ）を形成することにより、プロセスルールの微細化に頼らずに、高度に集積化した半導体装置を作製することができる。つまり、プロセスルールの微細化に起因する様々な問題点を解消することができる。また、すべての半導体素子を単結晶半導体を用いて形成するため、アモルファス半導体や多結晶半導体を用いる場合と比較して、優れた特性の半導体装置を提供することができる。
【０１１０】
また、本発明においては、単結晶半導体層に電界を加える導電層（いわゆるゲート電極）を共通化する。これにより、複数の導電層を形成する必要がないため、低コストに半導体装置を作製することができる。特に、相補型回路（ＣＭＯＳ回路、相補型半導体装置とも言う）を形成する場合には、そのメリットは顕著である。例えば２層の単結晶半導体層にて形成されるすべての回路を相補型回路とした場合には、従来の如く１層の半導体層により相補型回路を形成する場合と比較して、実に２倍の集積度を実現することができる。しかも、ゲート電極はその大部分が共通化されるため、非常に低コストである。
【０１１１】
もちろん、３層以上の多層構造とすることにより、さらなる集積化を容易に実現することができる。この場合にも、本実施の形態にて説明した作製方法を参照してさらなる多層構造を実現することができる。
【０１１２】
本実施の形態は、実施の形態１と適宜組み合わせて用いることができる。
【０１１３】
（実施の形態３）
本実施の形態では、本発明の半導体装置の一例を、図１４を参照して説明する。なお、本実施の形態においては、半導体装置の一例として液晶表示装置を挙げて説明するが、本発明により作製できる半導体装置は液晶表示装置に限られるものではない。
【０１１４】
図１４に、本発明の液晶表示装置の一例を示す。図１４（Ａ）は液晶表示装置の平面図であり、図１４（Ｂ）は図１４（Ａ）のＥ−Ｆにおける断面図である。該液晶表示装置は、実施の形態１や実施の形態２などに示した方法を用いて絶縁表面を有する基板１４００上にトランジスタを形成した後、層間絶縁層１４０２、画素電極１４０４、スペーサ１４０６、配向膜として機能する絶縁層１４０８等を形成し、配向膜として機能する絶縁層１４１０、対向電極として機能する導電層１４１２、カラーフィルターとして機能する着色層１４１４、偏光子１４１６（偏光板ともいう）等が設けられた対向基板１４２０を貼り合わせ、空隙に液晶層１４１８を設けることで作製することができる。なお、絶縁表面を有する基板１４００にも偏光子１４２２（偏光板）を設けるが、本発明はこれに限られない。例えば、反射型の液晶表示装置においては、偏光子は、一方に設ければ良い。
【０１１５】
上記において、画素電極１４０４は、インジウム錫酸化物（ＩＴＯ）、酸化インジウムに酸化亜鉛（ＺｎＯ）を混合したＩＺＯ（ｉｎｄｉｕｍ  ｚｉｎｃ  ｏｘｉｄｅ）、酸化インジウムに酸化珪素（ＳｉＯ２）を混合した導電性材料、有機インジウム、有機スズ、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、又はタングステン（Ｗ）、モリブデン（Ｍｏ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）等の金属又はその合金、若しくはその金属窒化物を用いて形成することができる。また、導電性高分子（導電性ポリマーともいう）を含む導電性組成物を用いることもできる。導電性組成物は、薄膜におけるシート抵抗が１００００Ω／ｓｑ．以下であることが好ましい。また、光透過性を有する画素電極層として薄膜を形成する場合には、波長５５０ｎｍにおける透光率が７０％以上であることが好ましい。また、含まれる導電性高分子の抵抗率が０．１Ω・ｃｍ以下であることが好ましい。
【０１１６】
配向膜として機能する絶縁層１４０８や、配向膜として機能する絶縁層１４１０には、ラビング処理が施されている。これにより、液晶分子の配向を制御することができる。
【０１１７】
本実施の形態にて示した液晶表示装置は、外部端子接続領域１４５０、封止領域１４５２、駆動回路領域１４５４、及び画素領域１４５６より構成されている。
【０１１８】
外部端子接続領域１４５０では、画素領域１４５６と電気的に接続された端子電極層１４２４に、異方性導電体層１４２６を介してＦＰＣ１４２８が接続されている。ＦＰＣ１４２８は、外部からの信号を伝達する役目を担う。封止領域１４５２ではシール材１４３０を用いて絶縁表面を有する基板１４００と対向基板１４２０との封止が行われている。駆動回路領域１４５４にはｎチャネル型トランジスタとｐチャネル型トランジスタからなるＣＭＯＳ回路１４３２が設けられている。また、画素領域１４５６にはｎチャネル型トランジスタ１４３４、及び容量配線１４３６が形成されている。なお、画素領域１４５６におけるｎチャネル型トランジスタ１４３４は、ＣＭＯＳ回路１４３２のｎチャネル型トランジスタ（第１のトランジスタ）と同様にして作製することができる。また、容量配線１４３６は、各トランジスタにおいてゲート電極として機能する導電層と同じ層にて形成される。
【０１１９】
本実施の形態においては、画素領域１４５６のトランジスタとして、ｎチャネル型トランジスタを用いる構成としているが、これに限られず、ｐチャネル型トランジスタを用いる構成としても良い。ｐチャネル型トランジスタを用いる場合には、ＣＭＯＳ回路１４３２のｐチャネル型トランジスタ（第２のトランジスタ）と同様にして作製することができる。
【０１２０】
なお、画素領域１４５６に形成されるトランジスタを単結晶半導体にて形成する必要がない場合には、非晶質半導体、微結晶半導体、多結晶半導体等を適宜用いて画素領域１４５６のトランジスタを作製しても良い。
【０１２１】
本発明の如く、単結晶半導体層を積層してＣＭＯＳ回路１４３２を作製することにより、ＩＣチップを外付けで設ける必要が無いため、半導体装置の厚み及び額縁部分の面積を低減し、画素領域を有効に活用した半導体装置を低コストに提供することができる。特に、積層によりＣＭＯＳ回路１４３２を設けているため、単層にて同様の回路を形成する場合と比較して、回路の面積を低減することができる。すなわち、額縁の領域を十分に小さくすることができ、画素領域を最大限に活用することができる。
【０１２２】
なお、本実施の形態においては液晶表示装置の一例について説明したが、本発明はこれに限られるものではない。例えば、エレクトロルミネッセンス表示装置（発光装置、ＥＬ表示装置とも呼ばれる）や、電気泳動素子を用いる表示装置（電子ペーパ、電気泳動表示装置ともいわれる）等についても、同様の構成にて提供することができる。本実施の形態は、実施の形態１及び実施の形態２と適宜組み合わせて用いることができる。
【０１２３】
（実施の形態４）
本実施の形態では、本発明に係る半導体装置の別の例について、図１５及び１６を参照して説明する。なお、本実施の形態においては、マイクロプロセッサ及び電子タグを例に挙げて説明するが、本発明の半導体装置はこれらに限られるものではない。
【０１２４】
図１５に、本発明のマイクロプロセッサの構成の一例を示す。図１５のマイクロプロセッサ１５００は、本発明の半導体基板を用いて製造されるものである。該マイクロプロセッサ１５００は、演算回路１５０１（Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔ（ＡＬＵ））、演算回路制御部１５０２（ＡＬＵ  Ｃｏｎｔｒｏｌｌｅｒ）、命令解析部１５０３（Ｉｎｓｔｒｕｃｔｉｏｎ  Ｄｅｃｏｄｅｒ）、割り込み制御部１５０４（Ｉｎｔｅｒｒｕｐｔ  Ｃｏｎｔｒｏｌｌｅｒ）、タイミング制御部１５０５（Ｔｉｍｉｎｇ  Ｃｏｎｔｒｏｌｌｅｒ）、レジスタ１５０６（Ｒｅｇｉｓｔｅｒ）、レジスタ制御部１５０７（Ｒｅｇｉｓｔｅｒ  Ｃｏｎｔｒｏｌｌｅｒ）、バスインターフェース１５０８（Ｂｕｓ  Ｉ／Ｆ）、読み出し専用メモリ１５０９（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ（ＲＯＭ））、及びメモリインターフェース１５１０（ＲＯＭ  Ｉ／Ｆ）を有している。
【０１２５】
バスインターフェース１５０８を介してマイクロプロセッサ１５００に入力された命令は、命令解析部１５０３に入力され、デコードされた後、演算回路制御部１５０２、割り込み制御部１５０４、レジスタ制御部１５０７、タイミング制御部１５０５に入力される。演算回路制御部１５０２、割り込み制御部１５０４、レジスタ制御部１５０７、タイミング制御部１５０５は、デコードされた命令に基づき各種制御を行う。具体的に演算回路制御部１５０２は、演算回路１５０１の動作を制御するための信号を生成する。また、割り込み制御部１５０４は、マイクロプロセッサ１５００のプログラム実行中に、外部の入出力装置や周辺回路からの割り込み要求を、その優先度等から判断して処理する。レジスタ制御部１５０７は、レジスタ１５０６のアドレスを生成し、マイクロプロセッサ１５００の状態に応じてレジスタ１５０６の読み出しや書き込みを行う。タイミング制御部１５０５は、演算回路１５０１、演算回路制御部１５０２、命令解析部１５０３、割り込み制御部１５０４、レジスタ制御部１５０７の動作のタイミングを制御する信号を生成する。例えばタイミング制御部１５０５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。なお、図１５に示すマイクロプロセッサ１５００の構成は、あくまで一例であり、その用途によって適宜構成を変更することができる。
【０１２６】
本発明のマイクロプロセッサ１５００は、絶縁性表面を有する基板上に接合された結晶方位が一定の単結晶半導体層を用いて集積回路を形成しているため、処理速度の高速化、低消費電力化を実現できる。さらに、本発明の半導体基板を用いて作製されたマイクロプロセッサ１５００では、単結晶半導体層の表面と裏面にレーザー光を照射して、単結晶半導体層の結晶性や活性化率等を均一にしている。これにより、半導体素子の特性が向上するため、非常に高性能且つ信頼性の高いマイクロプロセッサを提供することができる。
【０１２７】
次に、非接触でデータの送受信を行うことのできる演算機能を備えた半導体装置の一例について図１６を参照して説明する。図１６は無線通信により外部装置と信号の送受信を行って動作する無線タグの一例である。なお、本発明の無線タグは内部に中央処理装置（ＣＰＵ）を有しており、いわば小型のコンピュータである。無線タグ１６００は、アナログ回路部１６０１とデジタル回路部１６０２を有している。アナログ回路部１６０１として、共振容量を有する共振回路１６０３、整流回路１６０４、定電圧回路１６０５、リセット回路１６０６、発振回路１６０７、復調回路１６０８、変調回路１６０９を有している。デジタル回路部１６０２は、ＲＦインターフェース１６１０、制御レジスタ１６１１、クロックコントローラ１６１２、インターフェース１６１３、中央処理装置１６１４、ランダムアクセスメモリ１６１５、読み出し専用メモリ１６１６を有している。
【０１２８】
このような構成の無線タグ１６００の動作は概略以下の通りである。アンテナ１６１７が信号を受信すると、共振回路１６０３により誘導起電力が発生する。誘導起電力は、整流回路１６０４を経て容量部１６１８に充電される。この容量部１６１８はセラミックコンデンサーや電気二重層コンデンサーなどのキャパシタで形成されていることが好ましい。容量部１６１８は無線タグ１６００と一体にて形成されていても良いし、別の部品として無線タグ１６００を構成する絶縁性表面を有する基板に取り付けられていても良い。
【０１２９】
リセット回路１６０６は、デジタル回路部１６０２をリセットし初期化する信号を生成する。例えば、電源電圧の上昇に遅延して立ち上がる信号をリセット信号として生成する。発振回路１６０７は、定電圧回路１６０５により生成される制御信号に応じて、クロック信号の周波数とデューティー比を変更する。ローパスフィルタで形成される復調回路１６０８は、例えば振幅変調（ＡＳＫ）方式の受信信号の振幅の変動を二値化する。変調回路１６０９は、振幅変調（ＡＳＫ）方式の送信信号の振幅を変動させて送信する。変調回路１６０９は、共振回路１６０３の共振点を変化させることにより通信信号の振幅を変化させている。クロックコントローラ１６１２は、電源電圧又は中央処理装置１６１４における消費電流に応じてクロック信号の周波数とデューティー比を変更するための制御信号を生成している。電源電圧の監視は電源管理回路１６１９が行っている。
【０１３０】
アンテナ１６１７から無線タグ１６００に入力された信号は復調回路１６０８で復調された後、ＲＦインターフェース１６１０で制御コマンドやデータなどに分けられる。制御コマンドは制御レジスタ１６１１に格納される。制御コマンドには、読み出し専用メモリ１６１６に記憶されているデータの読み出し、ランダムアクセスメモリ１６１５へのデータの書き込み、中央処理装置１６１４への演算命令などが含まれている。中央処理装置１６１４は、インターフェース１６１３を介して読み出し専用メモリ１６１６、ランダムアクセスメモリ１６１５、制御レジスタ１６１１にアクセスする。インターフェース１６１３は、中央処理装置１６１４が要求するアドレスより、読み出し専用メモリ１６１６、ランダムアクセスメモリ１６１５、制御レジスタ１６１１のいずれかに対するアクセス信号を生成する機能を有している。
【０１３１】
中央処理装置１６１４の演算方式は、読み出し専用メモリ１６１６にＯＳ（オペレーティングシステム）を記憶させておき、起動とともにプログラムを読み出し実行する方式を採用することができる。また、演算回路を構成して、演算処理をハードウェア的に処理する方式を採用することもできる。ハードウェアとソフトウェアを併用する方式では、専用の演算回路で一部の処理を行い、残りの演算を、プログラムを用いて中央処理装置１６１４が実行する方式を適用することができる。
【０１３２】
本発明の無線タグ１６００は、絶縁性表面を有する基板上に接合された結晶方位が一定の単結晶半導体層を用いて集積回路を形成しているため、処理速度の高速化、低消費電力化を実現できる。さらに、本発明の半導体基板を用いて作製された無線タグ１６００では、単結晶半導体層を積層することにより、高度の集積化を実現している。これにより、高性能な半導体素子の面積を低減することができるため、高性能かつ小型の無線タグを提供することができる。
【０１３３】
本実施の形態は、実施の形態１乃至３と適宜組み合わせて用いることができる。
【０１３４】
（実施の形態５）
本実施の形態では、本発明の半導体装置、特に表示装置を用いた電子機器について、図１７を参照して説明する。
【０１３５】
本発明の半導体装置を用いて作製される電子機器として、ビデオカメラ、デジタルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオコンポ等）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。
【０１３６】
図１７（Ａ）はテレビ受像器又はパーソナルコンピュータのモニタである。筺体１７０１、支持台１７０２、表示部１７０３、スピーカー部１７０４、ビデオ入力端子１７０５等を含む。表示部１７０３には、本発明の半導体装置が用いられている。本発明により、高性能且つ高信頼性のテレビ受像器又はパーソナルコンピュータのモニタを提供することができる。
【０１３７】
図１７（Ｂ）はデジタルカメラである。本体１７１１の正面部分には受像部１７１３が設けられており、本体１７１１の上面部分にはシャッターボタン１７１６が設けられている。また、本体１７１１の背面部分には、表示部１７１２、操作キー１７１４、及び外部接続ポート１７１５が設けられている。表示部１７１２には、本発明の半導体装置が用いられている。本発明により、高性能且つ高信頼性のデジタルカメラを提供することができる。
【０１３８】
図１７（Ｃ）はノート型パーソナルコンピュータである。本体１７２１には、キーボード１７２４、外部接続ポート１７２５、ポインティングデバイス１７２６が設けられている。また、本体１７２１には、表示部１７２３を有する筐体１７２２が取り付けられている。表示部１７２３には、本発明の半導体装置が用いられている。本発明により、高性能且つ高信頼性のノート型パーソナルコンピュータを提供することができる。
【０１３９】
図１７（Ｄ）はモバイルコンピュータであり、本体１７３１、表示部１７３２、スイッチ１７３３、操作キー１７３４、赤外線ポート１７３５等を含む。表示部１７３２にはアクティブマトリクス表示装置が設けられている。表示部１７３２には、本発明の半導体装置が用いられている。本発明により、高性能且つ高信頼性のモバイルコンピュータを提供することができる。
【０１４０】
図１７（Ｅ）は画像再生装置である。本体１７４１には、表示部１７４４、記録媒体読み込み部１７４５及び操作キー１７４６が設けられている。また、本体１７４１には、スピーカー部１７４７及び表示部１７４３それぞれを有する筐体１７４２が取り付けられている。表示部１７４３及び表示部１７４４それぞれには、本発明の半導体装置が用いられている。本発明により、高性能且つ高信頼性の画像再生装置を提供することができる。
【０１４１】
図１７（Ｆ）は電子書籍である。本体１７５１には操作キー１７５３が設けられている。また、本体１７５１には複数の表示部１７５２が取り付けられている。表示部１７５２には、本発明の半導体装置が用いられている。本発明により、高性能且つ高信頼性の電子書籍を提供することができる。
【０１４２】
図１７（Ｇ）はビデオカメラであり、本体１７６１には外部接続ポート１７６４、リモコン受信部１７６５、受像部１７６６、バッテリー１７６７、音声入力部１７６８、操作キー１７６９が設けられている、また、本体１７６１には、表示部１７６２を有する筐体１７６３が取り付けられている。表示部１７６２には、本発明の半導体装置が用いられている。本発明により、高性能且つ高信頼性のビデオカメラを提供することができる。
【０１４３】
図１７（Ｈ）は携帯電話であり、本体１７７１、筐体１７７２、表示部１７７３、音声入力部１７７４、音声出力部１７７５、操作キー１７７６、外部接続ポート１７７７、アンテナ１７７８等を含む。表示部１７７３には、本発明の半導体装置が用いられている。本発明により、高性能且つ高信頼性の携帯電話を提供することができる。
【０１４４】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。なお、本実施の形態は、実施の形態１乃至４と適宜組み合わせて用いることができる。
【０１４５】
（実施の形態６）
本実施の形態では、本発明の半導体装置、特に無線タグの用途について、図１８を参照して説明する。
【０１４６】
本発明により無線タグとして機能する半導体装置を形成することができる。無線タグの用途は多岐にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図１８（Ａ）参照）、包装用容器類（包装紙やボトル等、図１８（Ｃ）参照）、記録媒体（ＤＶＤソフトやビデオテープ等、図１８（Ｂ）参照）、乗物類（自転車等、図１８（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品類、植物類、衣類、生活用品類、電子機器等の商品や荷物の荷札（図１８（Ｅ）、（Ｆ）参照）等の物品に設けて使用することができる。なお、図１８において、無線タグは１８００で示すものである。
【０１４７】
なお、電子機器とは、例えば、液晶表示装置、ＥＬ表示装置、テレビジョン装置（単にテレビ、テレビ受像機、テレビジョン受像機とも呼ぶ）、携帯電話の他、実施の形態５にて示した物品等を指す。また、上記半導体装置を、動物類、人体等に用いることもできる。
【０１４８】
無線タグは、物品の表面に貼ったり、物品に埋め込んだりして、物品に固定される。例えば、本であれば紙に埋め込み、有機樹脂からなる包装用容器等であれば当該有機樹脂に埋め込むとよい。紙幣、硬貨、有価証券類、無記名債券類、証書類等にＲＦＩＤタグを設けることにより、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、電子機器等にＲＦＩＤタグを設けることにより、検品システムやレンタル店のシステムなどの効率化を図ることができる。本発明により作製することが可能な無線タグは、高い性能且つ信頼性を有しており、さまざまな物品に対して適用することができる。
【０１４９】
本発明により形成することが可能な無線タグを、物の管理や流通のシステムに応用することで、システムの高機能化を図ることができる。例えば、荷札に設けられるＲＦＩＤタグに記録された情報を、ベルトコンベアの脇に設けられたリーダライタで読み取ることにより、流通過程及び配達先等の情報が読み出され、商品の検品や荷物の分配を容易に行うことができる。
【０１５０】
以上の様に、本発明の適用範囲は極めて広く、あらゆる物品に対して用いることが可能である。なお、本実施の形態は、実施の形態１乃至５と適宜組み合わせて用いることができる。
【図面の簡単な説明】
【０１５１】
【図１】本発明の半導体装置の一例を示す図である。
【図２】本発明の半導体装置の作製工程を示す図である。
【図３】本発明の半導体装置の作製工程を示す図である。
【図４】本発明の半導体装置の作製工程を示す図である。
【図５】本発明の半導体装置の作製工程を示す図である。
【図６】本発明の半導体装置の作製工程を示す図である。
【図７】本発明の半導体装置の作製工程を示す図である。
【図８】本発明の半導体装置の作製工程を示す図である。
【図９】本発明の半導体装置の作製工程を示す図である。
【図１０】本発明の半導体装置の作製工程を示す図である。
【図１１】本発明の半導体装置の作製工程を示す図である。
【図１２】本発明の半導体装置の作製工程を示す図である。
【図１３】本発明の半導体装置の作製工程を示す図である。
【図１４】本発明の半導体装置の一例を示す図である。
【図１５】本発明の半導体装置の一例を示す図である。
【図１６】本発明の半導体装置の一例を示す図である。
【図１７】本発明の半導体装置を用いた電子機器を示す図である。
【図１８】本発明の半導体装置の用途を示す図である。
【図１９】本発明の半導体装置の一例を示す図である。
【符号の説明】
【０１５２】
１００    単結晶半導体層
１０２    単結晶半導体層
１０４    絶縁層
１０６    導電層
１０８    トランジスタ
１１０    絶縁層
１１２    トランジスタ
１１４    ソース電極又はドレイン電極
１１６    ソース電極又はドレイン電極
１１８    ソース電極又はドレイン電極
２００    単結晶半導体基板
２０２    損傷領域
２０４    単結晶半導体層
２０６    基板
２０８    接合層
２１０    単結晶半導体層
２１２    絶縁層
２１４    導電層
２１６    不純物領域
２１８    チャネル形成領域
２２０    絶縁層
２２２    接合層
２２４    単結晶半導体基板
２２６    損傷領域
２２８    単結晶半導体層
２３０    単結晶半導体層
２３２    マスク
２３４    不純物領域
２３６    チャネル形成領域
２３８    絶縁層
２４０    ソース電極又はドレイン電極
２４２    ソース電極又はドレイン電極
２４４    ソース電極又はドレイン電極
２４６    相補型回路
８００    単結晶半導体基板
８０２    損傷領域
８０４    単結晶半導体層
８０６    接合層
８０８    基板
８１０    単結晶半導体層
８１２    絶縁層
８１４    導電層
８１６    不純物領域
８１８    チャネル形成領域
８２０    絶縁層
８２２    単結晶半導体基板
８２４    損傷領域
８２６    単結晶半導体層
８２８    接合層
８３０    単結晶半導体層
８３２    マスク
８３４    不純物領域
８３６    チャネル形成領域
８３８    絶縁層
８４０    ソース電極又はドレイン電極
８４２    ソース電極又はドレイン電極
８４４    ソース電極又はドレイン電極
８４６    相補型回路
【図１】
2009038368.tif 000003
【図２】
2009038368.tif 000004
【図３】
2009038368.tif 000005
【図４】
2009038368.tif 000006
【図５】
2009038368.tif 000007
【図６】
2009038368.tif 000008
【図７】
2009038368.tif 000009
【図８】
2009038368.tif 000010
【図９】
2009038368.tif 000011
【図１０】
2009038368.tif 000012
【図１１】
2009038368.tif 000013
【図１２】
2009038368.tif 000014
【図１３】
2009038368.tif 000015
【図１４】
2009038368.tif 000016
【図１５】
2009038368.tif 000017
【図１６】
2009038368.tif 000018
【図１７】
2009038368.tif 000019
【図１８】
2009038368.tif 000020
【図１９】
2009038368.tif 000021