(57)【要約】【課題】無駄な電力消費を抑えて負荷を駆動する駆動回路を実現する。【解決手段】本発明の定電流ドライバ１は、負荷５に定電流を流す定電流回路２と、負荷５に駆動電圧Ｖｏを出力する内部電源３とを備える。定電流回路２は、出力部２１および入力部２２から構成されるカスコードカレントミラー回路を備え、トランジスタ２ａとトランジスタ２ｂとの接続点Ａにおける電圧ＶＡと、トランジスタ２ｃとトランジスタ２ｄとの接続点Ｂにおける電圧ＶＢとをコンパレータ４において比較する。内部電源３は、比較結果に応じて、電圧ＶＡと電圧ＶＢとが等しくなるように、駆動電圧Ｖｏを制御する。ここで、電圧ＶＢは、トランジスタ２ｄの飽和ドレイン電圧程度であるので、トランジスタ２ｂも飽和ドレイン電圧程度で動作することとなる。したがって、駆動電圧Ｖｏは必要以上に昇圧されず、無駄な電力消費を抑えることができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
負荷に定電流を流す定電流回路と、
前記負荷と前記定電流回路との直列回路に駆動電圧を出力する電圧生成回路とを備える駆動回路において、
前記定電流回路は、定電流源を入力電流とするカスコードカレントミラー回路を備え、
当該カスコードカレントミラー回路は、出力部と入力部とから構成され、
前記入力部は、直列に接続される２つのトランジスタを有し、
前記入力部の２つのトランジスタの一方は、前記定電流源に接続され、
前記電圧生成回路は、前記出力部のトランジスタのドレイン側における第１電圧と前記入力部の２つのトランジスタ同士の接続点における第２電圧とが等しくなるように、前記駆動電圧を制御することを特徴とする駆動回路。
【請求項２】
前記定電流回路は、前記負荷から電流を吸い込むことを特徴とする請求項１に記載の駆動回路。
【請求項３】
前記出力部は直列に接続される２つのトランジスタで構成され、当該出力部の２つのトランジスタは、第１トランジスタおよび第２トランジスタであり、前記第１トランジスタの一端は前記負荷に接続され、前記第１トランジスタの他端は前記第２トランジスタの一端に接続され、前記第２トランジスタの他端は接地され、
前記入力部の２つのトランジスタは、第３トランジスタおよび第４トランジスタであり、前記入力部は、さらに第５トランジスタを備え、
前記定電流源は、第１定電流源および第２定電流源であり、
前記第３トランジスタの一端は前記第１定電流源に接続され、
前記第５トランジスタの一端は前記第２定電流源に接続され、
前記第３トランジスタの他端は前記第４トランジスタの一端に接続され、
前記第４トランジスタの他端および前記第５トランジスタの他端は共に接地され、
前記第１トランジスタのゲートと前記第３トランジスタのゲートと前記第５トランジスタのゲートと前記第５トランジスタの一端とは互いに接続され、
前記第２トランジスタのゲートと前記第３トランジスタの一端と前記第４トランジスタのゲートとは互いに接続されたことを特徴とする請求項２に記載の駆動回路。
【請求項４】
前記出力部のトランジスタは、前記第１トランジスタおよび第２トランジスタの代わりに第６トランジスタを有し、前記第６トランジスタの一端は前記負荷に接続され、前記第６トランジスタの他端は接地され、
前記第６トランジスタのゲートと前記第３トランジスタの一端と前記第４トランジスタのゲートとは互いに接続されたことを特徴とする請求項３に記載の駆動回路。
【請求項５】
前記第１〜第４トランジスタのアスペクト比が互いに等しく、前記第１定電流源と前記第２定電流源の電流値が等しく、
前記第５トランジスタのアスペクト比は、前記第１〜第４トランジスタのアスペクト比の１／４〜１／１０であることを特徴とする請求項３に記載の駆動回路。
【請求項６】
前記第３、第４および第６トランジスタのアスペクト比が互いに等しく、前記第１定電流源と前記第２定電流源の電流値が等しく、
前記第５トランジスタのアスペクト比は、前記第３、第４および第６トランジスタのアスペクト比の１／４〜１／１０であることを特徴とする請求項４に記載の駆動回路。
【請求項７】
前記定電流回路は、前記負荷に電流を流し込むことを特徴とする請求項１に記載の駆動回路。
【請求項８】
前記出力部は直列に接続される２つのトランジスタで構成され、当該出力部の２つのトランジスタは、第７トランジスタおよび第８トランジスタであり、前記第７トランジスタの一端は前記負荷に接続され、前記第７トランジスタの他端は前記第８トランジスタの一端に接続され、前記第８トランジスタの他端は前記電圧生成回路に接続され、
前記入力部の２つのトランジスタは、第９トランジスタおよび第１０トランジスタであり、前記入力部は、さらに第１１トランジスタを備え、
前記定電流源は、第３定電流源および第４定電流源であり、
前記第９トランジスタの一端は前記第３定電流源に接続され、
前記第１１トランジスタの一端は前記第４定電流源に接続され、
前記第９トランジスタの他端は前記第１０トランジスタの一端に接続され、
前記第１０トランジスタの他端および前記第１１トランジスタの他端は共に、前記電圧生成回路に接続され、
前記第７トランジスタのゲートと前記第９トランジスタのゲートと前記第１１トランジスタのゲートと前記第１１トランジスタの一端とは互いに接続され、
前記第８トランジスタのゲートと前記第９トランジスタの一端と前記第１０トランジスタのゲートとは互いに接続されたことを特徴とする請求項７に記載の駆動回路。
【請求項９】
前記出力部のトランジスタは、前記第７トランジスタおよび第８トランジスタの代わりに第１２トランジスタを有し、前記第１２トランジスタの一端は前記負荷に接続され、前記第１２トランジスタの他端は前記電圧生成回路に接続され、
前記第１２トランジスタのゲートと前記第９トランジスタの一端と前記第１０トランジスタのゲートとは互いに接続されたことを特徴とする請求項８に記載の駆動回路。
【請求項１０】
前記第７〜第１０トランジスタのアスペクト比は互いに等しく、前記第３定電流源と前記第４定電流源の電流値が等しく、
前記第１１トランジスタのアスペクト比は、前記第７〜第１０トランジスタのアスペクト比の１／４〜１／１０であることを特徴とする請求項８に記載の駆動回路。
【請求項１１】
前記第９、第１０および第１２トランジスタのアスペクト比は互いに等しく、前記第３定電流源と前記第４定電流源の電流値が等しく、
前記第１１トランジスタのアスペクト比は、前記第９、第１０および第１２トランジスタのアスペクト比の１／４〜１／１０であることを特徴とする請求項９に記載の駆動回路。
【請求項１２】
前記出力部は並列に複数設けられ、
前記第２電圧と該出力部の中の１つにおける第１電圧とが等しくなるように、前記電圧生成回路は前記駆動電圧を制御することを特徴とする請求項１〜１１のいずれか１項に記載の駆動回路。
【請求項１３】
前記電圧生成回路は、ＤＣ−ＤＣコンバータであることを特徴とする請求項１〜１２のいずれか１項に記載の駆動回路。
【請求項１４】
前記負荷は、抵抗であることを特徴とする請求項１〜１３のいずれか１項に記載の駆動回路。
【請求項１５】
前記負荷は、発光ダイオードであることを特徴とする請求項１〜１３のいずれか１項に記載の駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、定電流回路および内部電源から構成され、低電力損失を特徴とする定電流ドライバ（駆動回路）に関するものである。
【背景技術】
【０００２】
図８は、一般的な定電流ドライバ１０１の構成を示している。定電流ドライバ１０１は、定電流回路１０２ａ、ＤＣ−ＤＣコンバータ等の内部電源１０３、電圧検出回路（コンパレータ）１０４から構成されており、ＩＣに内臓されている。内部電源１０３と定電流回路１０２との間に、外部接続部品であるＬＥＤ等の負荷１０５が接続される。定電流ドライバ１０１は、定電流回路１０２が負荷１０５から電流を吸い込む方式であり、定電流回路１０２の出力端子電圧を電圧検出回路１０４で観測した結果をもとに、内部電源１０３の昇圧または降圧を行うことにより、定電流回路１０２の出力端子電圧を一定の電圧に保つようになっている。以下に定電流ドライバ１０１の詳細な回路説明を述べる。
【０００３】
定電流回路１０２が負荷１０５から電流を吸い込む時、定電流回路１０２の出力端子電圧ＶＺは、内部電源１０３の駆動電圧Ｖｏより負荷１０５の電圧降下分だけ下がった電圧になる。ここで内部電源１０３の駆動電圧Ｖｏが低すぎれば、定電流回路１０２の出力端子電圧ＶＺも最適値よりも低くなる。逆に駆動電圧Ｖｏが高すぎれば、出力端子電圧ＶＺも目標値より高くなる。
【０００４】
電圧検出回路１０４は、出力端子電圧ＶＺをＩＣ内部の基準電圧Ｖｒｅｆと比較して、出力端子電圧ＶＺが基準電圧Ｖｒｅｆよりも低ければ内部電源１０３の駆動電圧Ｖｏを現状よりも高くする一方、出力端子電圧Ｖｏが目標値よりも高ければ内部電源を現状よりも低くするような制御信号を内部電源１０３に出力する。この制御信号を元に、内部電源１０３の昇圧または降圧の制御が行われ、所定の定電流が負荷１０５に流れたときの出力端子電圧ＶＺが基準電圧Ｖｒｅｆと等しくなるように、内部電源１０３の駆動電圧Ｖｏも安定させる。
【０００５】
ここで、例えば、定電流回路１０２は、ＮｃｈＭＯＳトランジスタであるトランジスタ１０２ｄ、トランジスタ１０２ｂおよび定電流回路１０２ｃを有し、トランジスタ１０２ｄおよびトランジスタ１０２ｂは、カレントミラー回路を形成している。トランジスタ１０２ｂは、定電流回路１０２の出力トランジスタとなり、この場合、定電流回路１０２の出力端子はトランジスタ１０２ｂのドレイン側となる。
【０００６】
図９は、ＮｃｈＭＯＳトランジスタの電流−電圧特性を示すグラフである。ドレイン電圧の変化に対して出力電流の変化が小さく水平になっている領域は、飽和特性領域と呼ばれ、ドレイン電圧の増加にあわせてドレイン電流が増加していく領域は、非飽和特性領域と呼ばれる。定電流回路１０２が一定の電流を吸い込むために、トランジスタ１０２ｂは飽和特性領域で動作する必要がある。
【０００７】
しかしながら、飽和特性領域は、温度や出力電流の他、トランジスタのＯＮ抵抗、特性ばらつき等により変動する。飽和特性領域におけるドレイン電圧の下限を、飽和ドレイン電圧とすると、例えば、動作温度が１００℃の場合、実線に示すように、飽和ドレイン電圧は高くなり、動作温度が２５℃の場合、点線に示すように、飽和ドレイン電圧は低くなる。また、ゲート電圧が高く（出力電流が多く）なるほど、飽和ドレイン電圧は高くなる。
【０００８】
したがって、負荷１０５の駆動時に、トランジスタ１０２ｂが常に飽和特性領域を維持するためには、前記の変動を加味して、トランジスタ１０２ｂのドレイン電圧を設定する必要がある。トランジスタ１０２ｂのドレイン電圧は、定電流回路１０２の出力端子電圧ＶＺと等しいので、前記の変動を加味して、トランジスタ１０２ｂのドレイン電圧にマージンをもたせるように、電圧検出回路１０４に入力される基準電圧Ｖｒｅｆが設定される。例えば、出力電流が多く動作温度が１００℃の場合でもトランジスタ１０２ｂが飽和特性領域で動作するように、基準電圧Ｖｒｅｆは、図中の縦線に示すように設定される。
【０００９】
しかしながら、仮に、出力電流が少なく温度が低い状態、つまり飽和ドレイン電圧が低い値となるときであっても、出力端子電圧ＶＺは基準電圧Ｖｒｅｆと同程度になるよう制御されるため、飽和ドレイン電圧よりもはるかに高くなる。この場合、内部電源１０３が不必要に昇圧されている状態であり、定電流回路１０２の出力端子電圧ＶＺとトランジスタ１０２ｂの飽和ドレイン電圧との間で無駄な電力を消費していることになる。すなわち、図中三角形で示す領域が、無駄な電力消費となる。
【００１０】
そこで、無駄な電力消費を抑えて負荷を駆動する定電流ドライバが提案されている（例えば、特許文献１）。
【００１１】
図１０は、特許文献１に開示されている定電流ドライバ２０１を示している。定電流ドライバ２０１は、定電流回路２０２、内部電源（ＤＣ−ＤＣコンバータ）２０３および誤差増幅回路（コンパレータ）２０４から構成されており、内部電源２０３と定電流回路２０２との間に、負荷となるＬＥＤ系列２０５が接続される。
【００１２】
定電流回路２０２は、ＮｃｈＭＯＳトランジスタであるトランジスタ２０２ａ、トランジスタ２０２ｂおよび定電流回路２０２ｃを有し、トランジスタ２０２ａおよびトランジスタ２０２ｂは、カレントミラー回路を形成している。定電流回路２０２の出力端子はトランジスタ２０２ｂのドレイン側となる。
【００１３】
誤差増幅回路２０４には、トランジスタ２０２ａのドレイン電圧Ｖｄｓ１とトランジスタ２０２ｂのドレイン電圧Ｖｄｓ２とが入力される。誤差増幅回路２０４は、電圧Ｖｄｓ１と電圧Ｖｄｓ２との電圧比較を行い、比較結果に応じた制御信号を内部電源２０３に出力する。これにより、電圧Ｖｄｓ１と電圧Ｖｄｓ２とが等しくなるように、内部電源２０３の駆動電圧Ｖｏが制御される。
【００１４】
ドレイン電圧Ｖｄｓ１は、トランジスタ２０２ａが飽和特性領域で動作するように保持されるので、定電流回路２０２ｃのばらつき量に応じて内部電源２０３の駆動電圧Ｖｏを制御することができる。したがって、定電流源の出力端子電圧を基準電圧と比較することにより内部電源の駆動電圧を制御する構成に比べ、ある程度無駄な電力消費を抑えることができる。
【特許文献１】特開２００７−９５９０７号公報（２００７年４月１２日公開）
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかしながら、特許文献１の構成であっても、相当程度の無駄な電力消費を生じてしまうという問題がある。
【００１６】
具体的には、図１０に示す定電流ドライバ２０１では、トランジスタ２０２ａのドレイン電圧Ｖｄｓ１はトランジスタ２０２ａのＶｇｓとなる。２０２ａ、２０２ｂの飽和ドレイン電圧はＶｇｓ−Ｖｔｈ程度であり、図１０の回路では、トランジスタ２０２ａのドレイン電圧Ｖｄｓ１が、トランジスタ２０２ｄの飽和ドレイン電圧付近に設定されることにはならない。
【００１７】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、無駄な電力消費を抑えて負荷を駆動する駆動回路を実現することにある。
【課題を解決するための手段】
【００１８】
本発明に係る駆動回路は、上記課題を解決するために、負荷に定電流を流す定電流回路と、前記負荷と前記定電流回路との直列回路に駆動電圧を出力する電圧生成回路とを備える駆動回路において、前記定電流回路は、定電流源を入力電流とするカスコードカレントミラー回路を備え、当該カスコードカレントミラー回路は、出力部と入力部とから構成され、前記入力部は、直列に接続される２つのトランジスタを有し、前記入力部の２つのトランジスタの一方は、前記定電流源に接続され、前記電圧生成回路は、前記出力部のトランジスタのドレイン側における第１電圧と前記入力部の２つのトランジスタ同士の接続点における第２電圧とが等しくなるように、前記駆動電圧を制御することを特徴としている。
【００１９】
上記の構成によれば、電圧生成回路が駆動電圧を生成し、定電流回路が定電流を生成することにより、負荷が駆動される。定電流回路は、出力部と入力部とから構成されるカスコードカレントミラー回路を備える。出力部の２つのトランジスタの一方が負荷に接続され、入力部の２つのトランジスタの一方が定電流源に接続されることにより、負荷に定電流が流される。
【００２０】
ここで、カスコードカレントミラー回路を構成するトランジスタの入力部において、定電流源に接続されていない方のトランジスタのドレイン電圧は、定電流源に接続されている側のトランジスタのソース電圧により定まる。このソース電圧、つまり前記第２電圧は、定電流源に接続されている側のトランジスタのゲート電圧を制御することで、任意の値に制御できる。前記第１電圧は、前記第２電圧と等しくなるように、前記駆動電圧が制御されるため、前記第２電圧を適当な値に制御することで、出力部の第１電圧も任意の値に制御することが可能である。
【００２１】
これにより、前記第２電圧、つまり入力部の２つのトランジスタのうち定電流源に接続されていない側のドレイン電圧を、飽和ドレイン電圧程度に設定しても、出力部の第１電圧も同様に、負荷に接続されていない側のトランジスタの飽和ドレイン電圧程度になるように駆動電圧が制御される。従って、駆動電圧は必要以上に昇圧されず、無駄な電力消費を抑えて負荷を駆動する駆動回路を実現できるという効果を奏する。
【００２２】
本発明に係る駆動回路では、前記定電流回路は、前記負荷から電流を吸い込んでもよく、また、前記定電流回路は、前記負荷に電流を流し込んでもよい。
【００２３】
本発明に係る駆動回路では、前記出力部は直列に接続される２つのトランジスタで構成され、当該出力部の２つのトランジスタは、第１トランジスタおよび第２トランジスタであり、前記第１トランジスタの一端は前記負荷に接続され、前記第１トランジスタの他端は前記第２トランジスタの一端に接続され、前記第２トランジスタの他端は接地され、前記入力部の２つのトランジスタは、第３トランジスタおよび第４トランジスタであり、前記入力部は、さらに第５トランジスタを備え、前記定電流源は、第１定電流源および第２定電流源であり、前記第３トランジスタの一端は前記第１定電流源に接続され、前記第５トランジスタの一端は前記第２定電流源に接続され、前記第３トランジスタの他端は前記第４トランジスタの一端に接続され、前記第４トランジスタの他端および前記第５トランジスタの他端は共に接地され、前記第１トランジスタのゲートと前記第３トランジスタのゲートと前記第５トランジスタのゲートと前記第５トランジスタの一端とは互いに接続され、前記第２トランジスタのゲートと前記第３トランジスタの一端と前記第４トランジスタのゲートとは互いに接続されることが好ましい。
【００２４】
上記の構成によれば、第３トランジスタと第４トランジスタとの接続点における電圧（第２電圧）は、第１〜第５トランジスタのアスペクト比によって決まる。したがって、第１〜第５トランジスタのアスペクト比を適宜設定することにより、第２電圧を所望の値に設定することができる。ここで、電圧生成回路は、出力部の第１トランジスタと第２トランジスタとの接続点における電圧（第１電圧）と第２電圧とが等しくなるように、駆動電圧を制御するので、第２電圧を飽和ドレイン電圧程度に設定することにより、第２トランジスタも飽和ドレイン電圧程度で動作させることができる。したがって、電圧生成回路による無駄な昇圧を抑えることができる。
【００２５】
本発明に係る駆動回路では、前記出力部のトランジスタは、前記第１トランジスタおよび第２トランジスタの代わりに第６トランジスタを有し、前記第６トランジスタの一端は前記負荷に接続され、前記第６トランジスタの他端は接地され、前記第６トランジスタのゲートと前記第３トランジスタの一端と前記第４トランジスタのゲートとは互いに接続されてもよい。
【００２６】
すなわち、前記出力部のトランジスタは、第６トランジスタだけで構成されることも可能である。前記第６トランジスタの一端は前記負荷に接続され、前記第６トランジスタの他端は接地され、前記入力部の２つのトランジスタは、第３トランジスタおよび第４トランジスタであり、前記入力部は、さらに第５トランジスタを備え、前記定電流源は、第１定電流源および第２定電流源であり、前記第３トランジスタの一端は前記第１定電流源に接続され、前記第５トランジスタの一端は前記第２定電流源に接続され、前記第３トランジスタの他端は前記第４トランジスタの一端に接続され、前記第４トランジスタの他端および前記第５トランジスタの他端は共に接地され、前記第３トランジスタのゲートと前記第５トランジスタのゲートと前記第５トランジスタの一端とは互いに接続され、前記第６トランジスタのゲートと前記第３トランジスタの一端と前記第４トランジスタのゲートとは互いに接続される。
【００２７】
上記の構成によれば、第３、第４、第５および第６トランジスタによってカスコードカレントミラー回路が構成されている。カスコードカレントミラー回路を構成するトランジスタの入力部において、定電流源に接続されていない方の前記第４トランジスタのドレイン電圧（第２電圧）は、定電流源に接続されている側の前記第３トランジスタのソース電圧により定まる。出力部の第６トランジスタのドレイン電圧（第１電圧）は、前記第２電圧と等しくなるように、前記駆動電圧が制御される。ここで、第２電圧は、第３〜第６トランジスタのアスペクト比によって決まるので、第３〜第６トランジスタのアスペクト比を適宜設定することにより、第２電圧を所望の値に設定することができる。先の説明と同様に、前記第２電圧を飽和ドレイン電圧程度に設定することで、出力部の第１電圧も同様に、飽和ドレイン電圧程度になるように駆動電圧が制御される。従って、駆動電圧は必要以上に昇圧されず、無駄な電力消費を抑えて負荷を駆動する駆動回路を実現できるという効果を奏する。
【００２８】
また、この構成においては、出力部のトランジスタを１つにすることでサイズのチップサイズの低減が図れる。また、トランジスタが直列になっていない分、駆動電圧を低くすることもできる。
【００２９】
本発明に係る駆動回路では、前記第１〜第４トランジスタのアスペクト比が互いに等しく、前記第１定電流源と前記第２定電流源の電流値が等しく、前記第５トランジスタのアスペクト比は、前記第１〜第４トランジスタのアスペクト比の１／４〜１／１０であることが好ましい。
【００３０】
上記の構成によれば、第１〜第５トランジスタによってカスコードカレントミラー回路が構成されている。ここで、第５トランジスタのアスペクト比は、第１〜第４トランジスタのアスペクト比の１／４〜１／１０であるので、入力部の第４トランジスタのドレイン電圧は、飽和ドレイン電圧程度になる。電圧生成回路は、出力部の第１トランジスタと第２トランジスタとの接続点における電圧（第１電圧）と入力部の第３トランジスタと第４トランジスタとの接続点における電圧（第２電圧）とが等しくなるように、駆動電圧を制御するので、第２トランジスタのドレイン電圧は第４トランジスタのドレイン電圧と等しくなる。したがって、第２トランジスタも飽和ドレイン電圧程度で動作する。したがって、電圧生成回路による昇圧が最小限で済むので、無駄な電力消費をほぼ抑えることができる。
【００３１】
また、カスコードカレントミラー回路を構成するトランジスタは、いずれも飽和特性領域で動作するので、定電流回路はより安定した定電流を生成できる。
【００３２】
なお、前記第１〜第４トランジスタのアスペクト比は互いに等しく、前記第５トランジスタのアスペクト比は、前記第１〜第４トランジスタのアスペクト比の１／４であることが理想的である。
【００３３】
本発明に係る駆動回路では、前記第３、第４および第６トランジスタのアスペクト比が互いに等しく、前記第１定電流源と前記第２定電流源の電流値が等しく、前記第５トランジスタのアスペクト比は、前記第３、第４および第６トランジスタのアスペクト比の１／４〜１／１０であることが好ましい。
【００３４】
上記の構成によれば、第３〜第６トランジスタによってカスコードカレントミラー回路が構成されている。ここで、第５トランジスタのアスペクト比は、第３、第４および第６トランジスタのアスペクト比の１／４〜１／１０であるので、入力部の第４トランジスタのドレイン電圧は、飽和ドレイン電圧程度になる。電圧生成回路は、出力部の第６トランジスタのドレイン電圧（第１電圧）と入力部の第３トランジスタと第４トランジスタとの接続点における電圧（第２電圧）とが等しくなるように、駆動電圧を制御するので、第６トランジスタのドレイン電圧は第４トランジスタのドレイン電圧と等しくなる。したがって、第６トランジスタも飽和ドレイン電圧程度で動作する。したがって、電圧生成回路による昇圧が最小限で済むので、無駄な電力消費を抑えることができる。
【００３５】
なお、前記第３〜第４，第６トランジスタのアスペクト比は互いに等しく、前記第５トランジスタのアスペクト比は、前記第３〜第４，第６トランジスタのアスペクト比の１／４であることが理想的である。これにより、第４トランジスタのドレイン電圧は、飽和ドレイン電圧と等しくなるので、無駄な電力消費をほぼ完全に抑えることができる。
【００３６】
本発明に係る駆動回路では、前記出力部は直列に接続される２つのトランジスタで構成され、当該出力部の２つのトランジスタは、第７トランジスタおよび第８トランジスタであり、前記第７トランジスタの一端は前記負荷に接続され、前記第７トランジスタの他端は前記第８トランジスタの一端に接続され、前記第８トランジスタの他端は前記電圧生成回路に接続され、前記入力部の２つのトランジスタは、第９トランジスタおよび第１０トランジスタであり、前記入力部は、さらに第１１トランジスタを備え、前記定電流源は、第３定電流源および第４定電流源であり、前記第９トランジスタの一端は前記第３定電流源に接続され、前記第１１トランジスタの一端は前記第４定電流源に接続され、前記第９トランジスタの他端は前記第１０トランジスタの一端に接続され、前記第１０トランジスタの他端および前記第１１トランジスタの他端は共に、前記電圧生成回路に接続され、前記第７トランジスタのゲートと前記第９トランジスタのゲートと前記第１１トランジスタのゲートと前記第１１トランジスタの一端とは互いに接続され、前記第８トランジスタのゲートと前記第９トランジスタの一端と前記第１０トランジスタのゲートとは互いに接続されることが好ましい。
【００３７】
上記の構成によれば、第９トランジスタと第１０トランジスタとの接続点における電圧（第２電圧）は、第７〜第１１トランジスタのアスペクト比によって決まる。したがって、第７〜第１１トランジスタのアスペクト比を適宜設定することにより、第２電圧を所望の値に設定することができる。ここで、電圧生成回路は、出力部の第７トランジスタと第８トランジスタとの接続点における電圧（第１電圧）と第２電圧とが等しくなるように、駆動電圧を制御するので、第２電圧を飽和ドレイン電圧程度に設定することにより、第８トランジスタも飽和ドレイン電圧程度で動作させることができる。したがって、電圧生成回路による無駄な昇圧を抑えることができる。
【００３８】
本発明に係る駆動回路では、前記出力部のトランジスタは、前記第７トランジスタおよび第８トランジスタの代わりに第１２トランジスタを有し、前記第１２トランジスタの一端は前記負荷に接続され、前記第１２トランジスタの他端は前記電圧生成回路に接続され、前記第１２トランジスタのゲートと前記第９トランジスタの一端と前記第１０トランジスタのゲートとは互いに接続されてもよい。すなわち、前記出力部のトランジスタは、第１２トランジスタだけで構成されることも可能である。
【００３９】
上記の構成によれば、第９、第１０、第１１および第１２トランジスタによってカスコードカレントミラー回路が構成されている。カスコードカレントミラー回路を構成するトランジスタの入力部において、定電流源に接続されていない方の前記第１０トランジスタのドレイン電圧（第２電圧）は、定電流源に接続されている側の前記第９トランジスタのソース電圧により定まる。出力部の第１２トランジスタのドレイン電圧（第１電圧）は、前記第２電圧と等しくなるように、前記駆動電圧が制御される。ここで、第２電圧は、第９〜第１２トランジスタのアスペクト比によって決まるので、第９〜第１２トランジスタのアスペクト比を適宜設定することにより、第２電圧を所望の値に設定することができる。先の説明と同様に、前記第２電圧を飽和ドレイン電圧程度に設定することで、出力部の第１電圧も同様に、飽和ドレイン電圧程度になるように駆動電圧が制御される。従って、駆動電圧は必要以上に昇圧されず、無駄な電力消費を抑えて負荷を駆動する駆動回路を実現できるという効果を奏する。
【００４０】
また、この構成においては、出力部のトランジスタを１つにすることでサイズのチップサイズの低減が図れる。また、トランジスタが直列になっていない分、駆動電圧を低くすることもできる。
【００４１】
本発明に係る駆動回路では、前記第７〜第１０トランジスタのアスペクト比は互いに等しく、前記第３定電流源と前記第４定電流源の電流値が等しく、
前記第１１トランジスタのアスペクト比は、前記第７〜第１０トランジスタのアスペクト比の１／４〜１／１０であることが好ましい。
【００４２】
上記の構成によれば、第７〜第１１トランジスタによってカスコードカレントミラー回路が構成されている。ここで、第１１トランジスタのアスペクト比は、第７〜第１０トランジスタのアスペクト比の１／４〜１／１０であるので、入力部の第１０トランジスタのドレイン電圧は、飽和ドレイン電圧程度になる。電圧生成回路は、出力部の第７トランジスタと第８トランジスタとの接続点における電圧（第１電圧）と入力部の第９トランジスタと第１０トランジスタとの接続点における電圧（第２電圧）とが等しくなるように、駆動電圧を制御するので、第８トランジスタのドレイン電圧は第１０トランジスタのドレイン電圧と等しくなる。したがって、第８トランジスタも飽和ドレイン電圧程度で動作する。したがって、電圧生成回路による昇圧が最小限で済むので、無駄な電力消費を抑えることができる。
【００４３】
また、カスコードカレントミラー回路を構成するトランジスタは、いずれも飽和特性領域で動作するので、定電流回路はより安定した定電流を生成できる。
【００４４】
なお、前記第７〜第１０トランジスタのアスペクト比は互いに等しく、前記第１１トランジスタのアスペクト比は、前記第７〜第１０トランジスタのアスペクト比の１／４であることが理想的である。これにより、第１０トランジスタのドレイン電圧は、飽和ドレイン電圧と等しくなるので、無駄な電力消費をほぼ完全に抑えることができる。
【００４５】
本発明に係る駆動回路では、前記第９、第１０および第１２トランジスタのアスペクト比は互いに等しく、前記第３定電流源と前記第４定電流源の電流値が等しく、前記第１１トランジスタのアスペクト比は、前記第９、第１０および第１２トランジスタのアスペクト比の１／４〜１／１０であることが好ましい。
【００４６】
上記の構成によれば、第９〜第１２トランジスタによってカスコードカレントミラー回路が構成されている。ここで、第１１トランジスタのアスペクト比は、第９、第１０および第１２トランジスタのアスペクト比の１／４〜１／１０であるので、入力部の第１０トランジスタのドレイン電圧は、飽和ドレイン電圧程度になる。電圧生成回路は、出力部の第１２トランジスタのドレイン電圧（第１電圧）と入力部の第９トランジスタと第１０トランジスタとの接続点における電圧（第２電圧）とが等しくなるように、駆動電圧を制御するので、第１２トランジスタのドレイン電圧は第１０トランジスタのドレイン電圧と等しくなる。したがって、第１２トランジスタも飽和ドレイン電圧程度で動作する。したがって、電圧生成回路による昇圧が最小限で済むので、無駄な電力消費をほぼ抑えることができる。
【００４７】
なお、前記第９〜第１０，第１２トランジスタのアスペクト比は互いに等しく、前記第１１トランジスタのアスペクト比は、前記第９〜第１０，第１２トランジスタのアスペクト比の１／４であることが理想的である。
【００４８】
本発明に係る駆動回路では、前記出力部は並列に複数設けられ、前記第２電圧と該出力部の中の１つにおける第１電圧とが等しくなるように、前記電圧生成回路は前記駆動電圧を制御することが好ましい。
【００４９】
上記の構成によれば、出力部が並列に複数設けられているので、出力部の数に応じた定電流を負荷に流すことができる。また、各出力部における２つのトランジスタ同士の接続点における電圧は等しくなるので、第２電圧と出力部の中の１つにおける第１電圧とが等しくなるように駆動電圧を制御すれば、各出力部における２つのトランジスタの中で、負荷に接続されていないトランジスタは、飽和ドレイン電圧に近い電圧で動作する。したがって、無駄な電力消費を抑えつつ、出力部の数に応じた定電流を負荷に流すことができる駆動回路を実現できる。
【００５０】
本発明に係る駆動回路では、前記電圧生成回路は、ＤＣ−ＤＣコンバータであることが好ましい。
【００５１】
上記の構成によれば、入力電圧を高効率で駆動電圧に昇圧することができる。
【００５２】
本発明に係る駆動回路では、前記負荷は、抵抗であってもよい。
【００５３】
上記の構成によれば、定電流により抵抗での消費電力（発熱）が決定される。電圧生成回路は、抵抗に定電流を流すのに必要な最小限の駆動電圧を出力するので、定電流回路での電力損失を低減でき、抵抗での消費電力を一定に保つことができる。
【００５４】
本発明に係る駆動回路では、前記負荷は、発光ダイオードであってもよい。
【００５５】
上記の構成によれば、定電流を流した時の発光ダイオードの順方向電圧ＶＦにバラツキがあるため、発光ダイオードごとに最適な駆動電圧が異なる。本発明に係る駆動回路は、発光ダイオードに必要最小限の駆動電圧を出力しながら定電流を流すので、無駄な電力消費を低減して、一定の輝度を得ることができる。
【発明の効果】
【００５６】
本発明に係る駆動回路は、以上のように、前記定電流回路は、定電流源を入力電流とするカスコードカレントミラー回路を備え、当該カスコードカレントミラー回路は、出力部と入力部とから構成され、前記入力部は、直列に接続される２つのトランジスタを有し、前記入力部の２つのトランジスタの一方は、前記定電流源に接続され、前記電圧生成回路は、前記出力部のトランジスタのドレイン側における第１電圧と前記入力部の２つのトランジスタ同士の接続点における第２電圧とが等しくなるように、前記駆動電圧を制御するので、無駄な電力消費を抑えて負荷を駆動する駆動回路を実現できるという効果を奏する。
【発明を実施するための最良の形態】
【００５７】
（実施の形態１）
本発明の一実施形態について図１ないし図４に基づいて説明すると以下の通りである。
【００５８】
図２は、本実施の形態に係る定電流ドライバ１の概略構成を示すブロック図である。図２に示すように、定電流ドライバ１は、定電流回路２、内部電源３および電圧検出回路４を備え、負荷５に接続される。電圧検出回路４で定電流回路２の動作電圧を検出し、検出結果により内部電源３を制御することで、負荷５と定電流回路２との間での電力損失を抑えながら負荷５を駆動する。
【００５９】
図１は、本実施の形態に係る定電流ドライバ１の構成を示す回路図である。定電流ドライバ１は、定電流回路２、内部電源３およびコンパレータ（電圧検出回路）４を有しており、内部電源３と定電流回路２との間に、負荷５が接続される。定電流回路２は、負荷５から電流を吸い込むことにより、負荷５に定電流を流す。内部電源３は、外部から印加される電源電圧Ｖｃｃを昇圧して、定電流回路２および負荷５に駆動電圧Ｖｏを出力する。
【００６０】
ここで、定電流回路２は、２個の定電流源２３、２４及びカスコードカレントミラー回路を備えている。当該カスコードカレントミラー回路は、出力部２１および入力部２２から構成され、定電流源２３、２４を入力電流として定電流を生成する。出力部２１は、２個のＮｃｈＭＯＳトランジスタ２ａ、２ｂを備え、入力部２２は、３個のＮｃｈＭＯＳトランジスタ２ｃ、２ｄ、２ｅを備えている。トランジスタ２ｂ、２ｄ、２ｅのソースは接地されている。トランジスタ２ｄのドレインは、トランジスタ２ｃのソースと接続され、トランジスタ２ｂのドレインは、トランジスタ２ａのソースと接続されている。トランジスタ２ａのドレインは、負荷５と接続され、トランジスタ２ｃ、２ｅのドレインは、それぞれ定電流源２３、２４と接続されている。トランジスタ２ｄ、２ｂの両ゲートは互いに接続されると共に、トランジスタ２ｃのドレインと接続されている。トランジスタ２ａ、２ｃ、２ｅの各ゲートは互いに接続されていると共に、トランジスタ２ｅのドレインと接続されている。また、定電流源２３、２４の電流値は互いに等しくなるように設定されている。
【００６１】
さらに、トランジスタのアスペクト比（ゲート幅Ｗとゲート長Ｌとの比率Ｗ／Ｌ）について、トランジスタ２ａ、２ｂ、２ｃ、２ｄのアスペクト比は互いに同一であるのに対し、トランジスタ２ｅのアスペクト比のみ異なっている。すなわち、トランジスタ２ｅのアスペクト比は、トランジスタ２ａ〜２ｄのアスペクト比の１／４である。各トランジスタのアスペクト比をこのように設定することで、トランジスタ２ｄのドレインとトランジスタ２ｃのソースとの接続点Ａの電圧ＶＡが、トランジスタ２ｄの飽和ドレイン電圧程度になる。
【００６２】
そこで、本実施の形態では、トランジスタ２ａのソースとトランジスタ２ｂのドレインとの接続点Ａの電圧ＶＡ（第１電圧）、および、トランジスタ２ｃのソースとトランジスタ２ｄのドレインとの接続点Ｂの電圧ＶＢ（第２電圧）をコンパレータ４に入力する。コンパレータ４は、電圧ＶＡと電圧ＶＢとを比較し、比較結果に応じた制御信号を内部電源３に出力する。内部電源３は、当該制御信号に基づき、電圧ＶＡと電圧ＶＢとが等しくなるように、駆動電圧Ｖｏを制御する。
【００６３】
上記のように、電圧ＶＢはトランジスタ２ｄの飽和ドレイン電圧程度になるので、飽和ドレイン電圧がプロセスばらつきや温度によって変動しても、電圧ＶＢもそれに連動して変動する。さらに、コンパレータ４が、電圧ＶＡと電圧ＶＢとが等しくなるように、内部電源３に対しフィードバック制御を行うので、電圧ＶＡ、すなわちトランジスタ２ｂのドレイン電圧が、トランジスタ２ｄの飽和ドレイン電圧程度になる。トランジスタ２ｂとトランジスタ２ｄとは、アスペクト比が同一であるので、トランジスタ特性も同一である。したがって、電圧ＶＡもトランジスタ２ｂの飽和ドレイン電圧程度になる。
【００６４】
このように、プロセスばらつきや温度等による変動に関わらず、電圧ＶＡがトランジスタ２ｂの飽和ドレイン電圧程度になるように内部電源３が制御されるので、内部電源３の駆動電圧Ｖｏの昇圧は、必要最小限で済み、無駄な電力消費をほぼ抑えることができる。
【００６５】
続いて、トランジスタ２ａ〜２ｅのアスペクト比を上記のように設定することで、電圧ＶＢがトランジスタ２ｄの飽和ドレイン電圧程度になる原理について説明する。
【００６６】
図９に示すトランジスタ特性は、一般に次のような式で表される。
【００６７】
ＩＤ≒（Ｗ／Ｌ）×μ×Ｃｏｘ÷２×（ＶＧＳ−ＶＴ）２      …式（１）
ＶＧＳ＝ＶＴ＋√（２ＩＤ÷（（Ｗ／Ｌ）×μ×Ｃｏｘ））      …式（２）
ここで、上式における各パラメータは、
ＩＤ：ドレイン電流
Ｌ：ゲート長
Ｗ：ゲート幅
μ：移動度
Ｃｏｘ：ゲート酸化膜単位面積容量
ＶＧＳ：ゲート−ソース間電圧
ＶＴ：閾値電圧
である。ＶＧＳ−ＶＴはオーバードライブ電圧Ｖｏｖと呼ばれ、ドレイン電圧ＶＤＳ＞ＶＧＳ−ＶＴ＝Ｖｏｖを満たすときにトランジスタは飽和特性領域で動作する。つまり、飽和ドレイン電圧で動作しているときは、飽和ドレイン電圧をＶＤｓａｔとして、ＶＤｓａｔ＝Ｖｏｖとなる。
【００６８】
続いて、図１に示す定電流回路２に設けられるカスケード・カレントミラー回路について説明する。定電流回路２がカレントミラー回路として動作するためには、それぞれのトランジスタ２ａ〜２ｅが飽和特性領域で動作していることが必要となる。ここで、定電流回路２と負荷５との間の接続点Ｋでの電圧ＶＫに着目すると、トランジスタ２ａ、２ｂのそれぞれがＶＤｓａｔ＝Ｖｏｖの状態で動作している場合、電圧ＶＫの下限は２ＶＤｓａｔとなる。このときの電圧ＶＢはＶＤｓａｔである。
【００６９】
また、飽和ドレイン電圧で動作しているときのトランジスタではＶＤＳ＝ＶＧＳ−ＶＴ＝Ｖｏｖが成り立つので、ＶＧＳ＝ＶＴ＋Ｖｏｖとなる。したがって、トランジスタ２ａのゲート電圧は、
Ｖｏｖ＋ＶＧＳ＝Ｖｏｖ＋ＶＴ＋Ｖｏｖ＝ＶＴ＋２Ｖｏｖ      …式（３）
トランジスタ２ｂのゲート電圧は、
ＶＧＳ＝ＶＴ＋Ｖｏｖ      …式（４）
となる。このような関係を定電流源２３、２４から作り出すことが出来れば、電圧ＶＡを可能な限り低い電圧にしてカレントミラー回路として動作させることが出来る。
【００７０】
ここで、トランジスタ２ａ〜２ｄのトランジスタアスペクト比をＷ／Ｌ、トランジスタ２ｅのアスペクト比をＷ’／Ｌ’とすると、トランジスタ２ｅのゲート電圧ＶＧＳは、式（２）から、
ＶＧＳ＝ＶＴ＋√（２ＩＤ÷（（Ｗ’／Ｌ’）×μ×Ｃｏｘ））      …式（５）
となり、トランジスタ２ａのゲート電圧とトランジスタ２ｅのゲート電圧とが等しくなる場合、式（３）および式（５）から、
ＶＴ＋２Ｖｏｖ＝ＶＴ＋√（２ＩＤ÷（（Ｗ’／Ｌ’）×μ×Ｃｏｘ））
２Ｖｏｖ＝２√（２ＩＤ÷（（Ｗ／Ｌ）×μ×Ｃｏｘ））
＝√（２ＩＤ÷（（Ｗ’／Ｌ’）×μ×Ｃｏｘ））
（Ｗ／Ｌ）×μ×Ｃｏｘ＝４（（Ｗ’／Ｌ’）×μ×Ｃｏｘ）
（Ｗ／Ｌ）＝４（Ｗ’／Ｌ’）      …式（６）
式（６）を満たす場合、トランジスタ２ｄのゲート電圧は、ＶＴ＋Ｖｏｖとなり、トランジスタ２ｄのドレイン電圧はＶｏｖとなる。すなわち、トランジスタ２ｅのアスペクト比を、トランジスタ２ａ〜２ｄのアスペクト比の１／４に設定することで、電圧ＶＢがトランジスタ２ｄの飽和ドレイン電圧程度になる。
【００７１】
なお、アスペクト比１／４というのは理想的な値であり、実際のデバイスにおいては、製造プロセス等におけるばらつき等を考慮して、トランジスタ２ｅのアスペクト比が、トランジスタ２ａ〜２ｄのアスペクト比の１／４〜１／１０程度になるように、マージンをもたせて構成してもよい。
【００７２】
続いて、本実施の形態に係る定電流ドライバの他の変形例について説明する。
【００７３】
図３は、本実施の形態に係る定電流ドライバ１１の構成を示す回路図である。定電流ドライバ１１は、定電流回路１２、内部電源３およびコンパレータ４を有しており、内部電源３と定電流回路１２との間に、負荷５が接続される。なお、内部電源３およびコンパレータ４は、定電流ドライバ１におけるものと同一である。
【００７４】
定電流回路１２は、図１に示す定電流回路２において、出力部２１を出力部１２１に置き換えた構成である。出力部１２１は、１つのＮｃｈＭＯＳトランジスタ１２ａを備えており、トランジスタ１２ａのドレインは負荷５に接続され、トランジスタ１２ａのソースは接地されている。また、トランジスタ１２ａのゲートは、トランジスタ２ｄのゲートおよびトランジスタ２ｃのドレインに接続されている。
【００７５】
ここで、トランジスタ１２ａのドレインと負荷５との接続点Ｃの電圧ＶＣ（第１電圧）と、トランジスタ２ｃのソースとトランジスタ２ｄのドレインとの接続点Ｂの電圧ＶＢ（第２電圧）とをコンパレータ４に入力する。コンパレータ４は、電圧ＶＢと電圧ＶＣとを比較し、比較結果に応じた制御信号を内部電源３に出力する。内部電源３は、当該制御信号に基づき、電圧ＶＢと電圧ＶＣとが等しくなるように、駆動電圧Ｖｏを制御する。
【００７６】
さらに、トランジスタ２ｃ、２ｄおよびトランジスタ１２ａのアスペクト比は互いに等しく、トランジスタ２ｅのアスペクト比は、トランジスタ２ｃ、２ｄおよびトランジスタ１２ａのアスペクト比の１／４〜１／１０に設定されている。これにより、トランジスタ２ｄのドレイン電圧、すなわち電圧ＶＢは、飽和ドレイン電圧程度になる。上記のように内部電源３は、電圧ＶＢと電圧ＶＣが等しくなるように、駆動電圧Ｖｏを制御するので、トランジスタ１２ａのドレイン電圧は、トランジスタ２ｄのドレイン電圧と等しくなる。したがって、トランジスタ１２ａも飽和ドレイン電圧程度で動作する。したがって、内部電源３による昇圧が最小限で済むので、無駄な電力消費をほぼ抑えることができる。
【００７７】
なお、トランジスタ１２ａのドレインが直接負荷５につながるため、負荷５での電圧降下の揺らぎなどによりトランジスタ１２ａのドレイン電圧が揺らぎやすく、トランジスタ１２ａがミラーしている電流も揺らぎやすくなる。また、実際のデバイスにおいては、製造プロセス等におけるばらつき等を考慮して、トランジスタ２ｅのアスペクト比が、トランジスタ２ｃ、２ｄおよびトランジスタ１２ａのアスペクト比の１／４〜１／１０程度になるように、マージンをもたせて構成してもよい。
【００７８】
図４は、本実施の形態に係る定電流ドライバ３１の構成を示す回路図である。定電流ドライバ３１は、定電流回路３２、内部電源３およびコンパレータ４を有しており、内部電源３と定電流回路３２との間に、負荷５が接続される。なお、内部電源３およびコンパレータ４は、定電流ドライバ１、１１におけるものと同一である。
【００７９】
定電流回路３２は、図１に示す定電流回路２と同様に、２個の定電流源２３、２４及びカスコードカレントミラー回路を備えている。当該カスコードカレントミラー回路は、２つの出力部３２１ａ、３２１ｂおよび入力部２２から構成され、定電流源２３、２４を入力電流として定電流を生成する。出力部３２１ａおよび出力部３２１ｂは並列接続されている。出力部３２１ａおよび入力部２２は、図１に示す出力部２１および入力部２２と同一であるので、構成要素には同一の符号を付して、細部の説明は省略する。すなわち、定電流回路３２は、定電流回路２に、さらに出力部３２１ｂを設けた構成と同一である。
【００８０】
出力部３２１ｂは、出力部３２１ａと同様、２個のＮｃｈＭＯＳトランジスタ２ｈ、２ｉを備えている。トランジスタ２ｉのソースは接地され、トランジスタ２ｉのドレインとトランジスタ２ｈのソースとが接続されている。トランジスタ２ｈのドレインは、トランジスタ２ａのドレインとともに負荷５に接続されている。このように、出力部を２個並列に設けることにより、負荷に流される電流量を増やすことができる。
【００８１】
定電流ドライバ３１では、定電流ドライバ１と同様に、トランジスタ２ｂのドレインとトランジスタ２ａのソースとの接続点Ａの電圧ＶＡ、および、トランジスタ２ｄのドレインとトランジスタ２ｃのソースとの接続点Ｂの電圧ＶＢがコンパレータ４に入力される。これにより、電圧ＶＡと電圧ＶＢとが等しくなるように、内部電源３は駆動電圧Ｖｏを制御する。
【００８２】
ここで、トランジスタ２ｂ、２ａ、２ｈ、２ｉに流れる電流密度は等しいので、トランジスタ２ｈのソースとトランジスタ２ｉのドレインとの接続点Ｄの電圧ＶＤは、電圧ＶＡと等しくなる。したがって、トランジスタ２ｈ、２ｉのドレイン電圧は、どちらも飽和ドレイン電圧程度となるので、無駄な電力消費は抑えられる。
【００８３】
なお、図４では、出力部が２個設けられる構成について説明したが、出力部を３個以上設けてもよい。この場合でも、出力部の中の１つにおける２つのトランジスタ同士の接続点の電圧を第１電圧として、第１電圧と第２電圧とを比較すればよい。
【００８４】
また、定電流ドライバ３１において、各出力部３２１ａ・３２１ｂを図３に示す出力部１２１に置き換えた構成としてもよい。このような構成であっても、出力部を複数設けることで、同様の効果を得ることができる。
【００８５】
なお、内部電源３は、例えばレギュレータであってもよいが、ＤＣ−ＤＣコンバータであることが好ましい。内部電源３がレギュレータであると、駆動電圧が低い場合、レギュレータでの電力損失が大きくなる。一方、内部電源３がＤＣ−ＤＣコンバータであると、入力電圧を高効率で駆動電圧に昇圧することができる。
【００８６】
また、負荷５は、例えば、抵抗や発光ダイオードである。負荷５が抵抗の場合、抵抗での消費電力（発熱）を一定に保つことができる。また、負荷５が発光ダイオードの場合、一定の輝度を得ることができる。
【００８７】
さらに、トランジスタ２ａのドレインと負荷との接続点における電圧と、トランジスタ２ｃのドレインと定電流源２３との接続点における電圧とが等しくなるように、内部電源３の駆動電圧Ｖｏを制御してもよい。このようにしても、無駄な電力消費を低減できる。
【００８８】
（実施の形態２）
本発明の他の実施形態について図５ないし図７に基づいて説明すると以下の通りである。前述の実施の形態１では、定電流回路が負荷から電流を吸い込むことにより、負荷に定電流を流す構成について説明したが、本実施の形態では、定電流回路が負荷に電流を流し込むことにより、負荷に定電流を流す構成について説明する。
【００８９】
図５は、本実施の形態に係る定電流ドライバ４１の構成を示す回路図である。定電流ドライバ４１は、定電流回路４２、内部電源３およびコンパレータ４を有しており、内部電源３、定電流回路４２および負荷５がこの順に直列に接続される。なお、内部電源３およびコンパレータ４は、図１に示す定電流ドライバ１におけるものと同一である。このように、定電流ドライバ４１は、定電流回路４２が負荷５に電流を流し込む構成である。
【００９０】
定電流回路４２は、２個の定電流源４３、４４及び出力部４２１および入力部４２２から構成されるカスコードカレントミラー回路を備えている。当該カスコードカレントミラー回路は、定電流源４３、４４を入力電流として定電流を生成する。出力部４２１は、２個のＰｃｈＭＯＳトランジスタ４２ａ、４２ｂを備え、入力部４２２は、３個のＰｃｈＭＯＳトランジスタ４２ｃ、４２ｄ、４２ｅを備えている。トランジスタ４２ｂ、４２ｄ、４２ｅのソースは内部電源３に接続されている。トランジスタ４２ｄのドレインは、トランジスタ４２ｃのソースと接続され、トランジスタ４２ｂのドレインは、トランジスタ４２ａのソースと接続されている。トランジスタ４２ａのドレインは、負荷５と接続され、トランジスタ４２ｃ、４２ｅのドレインは、それぞれ定電流源４３、４４と接続されている。トランジスタ４２ｂ、４２ｄの両ゲートは互いに接続されると共に、トランジスタ４２ｃのドレインと接続されている。トランジスタ４２ａ、４２ｃ、４２ｅの各ゲートは互いに接続されていると共に、トランジスタ４２ｅのドレインと接続されている。また、定電流源４３、４４の電流値は互いに等しくなるように設定されている。
【００９１】
さらに、トランジスタのアスペクト比（Ｗ／Ｌ）について、トランジスタ４２ａ、４２ｂ、４２ｃ、４２ｄのアスペクト比は互いに同一であるのに対し、トランジスタ４２ｅのアスペクト比は、トランジスタ２ａ〜２ｄのアスペクト比の１／４である。各トランジスタのアスペクト比をこのように設定することで、トランジスタ４２ｃのソースとトランジスタ４２ｄのドレインとの接続点Ｆの電圧ＶＦが、トランジスタ４２ｄの飽和ドレイン電圧程度になる。
【００９２】
そこで、本実施の形態では、トランジスタ４２ａのソースとトランジスタ４２ｂのドレインとの接続点Ｅの電圧ＶＥ（第１電圧）、および、トランジスタ４２ｃのソースとトランジスタ４２ｄのドレインとの接続点Ｆの電圧ＶＦ（第２電圧）をコンパレータ４に入力する。コンパレータ４は、電圧ＶＥと電圧ＶＦとを比較し、比較結果に応じた制御信号を内部電源３に出力する。内部電源３は、当該制御信号に基づき、電圧ＶＥと電圧ＶＦとが等しくなるように、駆動電圧Ｖｏを制御する。
電圧ＶＥと電圧ＶＦとを比較する。コンパレータ４は、当該比較結果に応じた制御信号を内部電源３に出力し、電圧ＶＥと電圧ＶＦとが等しくなるように、内部電源３の駆動電圧Ｖｏを制御する。
【００９３】
具体的には、電圧ＶＥが電圧ＶＦよりも小さくなれば、内部電源３により駆動電圧Ｖｏが昇圧され、電圧ＶＥが電圧ＶＦよりも大きくなれば、内部電源３により駆動電圧Ｖｏが降圧される。
【００９４】
上記のように、電圧ＶＦはトランジスタ４２ｄの飽和ドレイン電圧程度になるので、飽和ドレイン電圧がプロセスばらつきや温度によって変動しても、電圧ＶＦもそれに連動して変動する。さらに、コンパレータ４が、電圧ＶＥと電圧ＶＦとが等しくなるように、内部電源３に対しフィードバック制御を行うので、電圧ＶＥ、すなわちトランジスタ４２ｂのドレイン電圧が、トランジスタ２ｄの飽和ドレイン電圧程度になる。トランジスタ４２ｂとトランジスタ４２ｄとは、アスペクト比が同一であるので、トランジスタ特性も同一である。したがって、電圧ＶＥもトランジスタ４２ｂの飽和ドレイン電圧程度になる。
【００９５】
このように、プロセスばらつきや温度等による変動に関わらず、電圧ＶＥがトランジスタ４２ｂの飽和ドレイン電圧程度になるように内部電源３が制御されるので、内部電源３の駆動電圧Ｖｏの昇圧は、必要最小限で済み、無駄な電力消費を極力抑えることができる。
【００９６】
なお、トランジスタ４２ａ〜４２ｅのアスペクト比を上記のように設定することで、電圧ＶＦがトランジスタ４２ｄの飽和ドレイン電圧程度になる原理は、実施の形態１における説明と略同様である。
【００９７】
なお、アスペクト比１／４というのは理想的な値であり、実際のデバイスにおいては、製造プロセス等におけるばらつき等を考慮して、トランジスタ４２ｅのアスペクト比が、トランジスタ４２ａ〜４２ｄのアスペクト比の１／４〜１／１０程度になるように、マージンをもたせて構成してもよい。
【００９８】
続いて、本実施の形態に係る定電流ドライバの他の変形例について説明する。
【００９９】
図６は、本実施の形態に係る定電流ドライバ５１の構成を示す回路図である。定電流ドライバ５１は、定電流回路５２、内部電源３およびコンパレータ４を有しており、内部電源３、定電流回路５２および負荷５がこの順に直列に接続される。なお、内部電源３およびコンパレータ４は、定電流ドライバ４１におけるものと同一である。
【０１００】
定電流回路５２は、図５に示す定電流回路４２において、出力部４２１を出力部５２１に置き換えた構成である。出力部５２１は、１つのＮｃｈＭＯＳトランジスタ５２ａを備えており、トランジスタ５２ａのドレインは負荷５に接続され、トランジスタ５２ａのソースは内部電源３に接続されている。また、トランジスタ５２ａのゲートは、トランジスタ４２ｄのゲートおよびトランジスタ４２ｃのドレインに接続されている。
【０１０１】
ここで、トランジスタ５２ａのドレインと負荷５との接続点Ｇの電圧ＶＧ（第１電圧）と、トランジスタ４２ｃのソースとトランジスタ４２ｄのドレインとの接続点Ｆの電圧ＶＦ（第２電圧）とをコンパレータ４に入力する。コンパレータ４は、電圧ＶＦと電圧ＶＧとを比較し、比較結果に応じた制御信号を内部電源３に出力する。内部電源３は、当該制御信号に基づき、電圧ＶＦと電圧ＶＧとが等しくなるように、駆動電圧Ｖｏを制御する。
【０１０２】
さらに、トランジスタ４２ｃ、４２ｄおよびトランジスタ５２ａのアスペクト比は互いに等しく、トランジスタ４２ｅのアスペクト比は、トランジスタ４２ｃ、４２ｄおよびトランジスタ５２ａのアスペクト比の１／４に設定されている。これにより、トランジスタ４２ｄのドレイン電圧、すなわち電圧ＶＦは、飽和ドレイン電圧程度になる。上記のように内部電源３は、電圧ＶＦと電圧ＶＧが等しくなるように、駆動電圧Ｖｏを制御するので、トランジスタ５２ａのドレイン電圧は、トランジスタ４２ｄのドレイン電圧と等しくなる。したがって、トランジスタ５２ａも飽和ドレイン電圧程度で動作する。したがって、内部電源３による昇圧が最小限で済むので、無駄な電力消費をほぼ抑えることができる。
【０１０３】
なお、トランジスタ５２ａのドレインが直接負荷５につながるため、負荷５での電圧降下の揺らぎなどによりトランジスタ５２ａのドレイン電圧が揺らぎやすく、トランジスタ５２ａがミラーしている電流も揺らぎやすくなる。また、実際のデバイスにおいては、製造プロセス等におけるばらつき等を考慮して、トランジスタ５２ｅのアスペクト比が、トランジスタ４２ｃ、４２ｄおよびトランジスタ５２ａのアスペクト比の１／４〜１／１０程度になるように、マージンをもたせて構成してもよい。
【０１０４】
図７は、本実施の形態に係る定電流ドライバ６１の構成を示す回路図である。定電流ドライバ６１は、定電流回路６２、内部電源３およびコンパレータ４を有しており、内部電源３、定電流回路５２および負荷５がこの順に直列に接続される。なお、内部電源３およびコンパレータ４は、定電流ドライバ４１、５１におけるものと同一である。
【０１０５】
定電流回路６２は、図５に示す定電流回路４２と同様に、２個の定電流源４３、４４及びカスコードカレントミラー回路を備えている。当該カスコードカレントミラー回路は、２つの出力部６２１ａ、６２１ｂおよび入力部４２２から構成され、定電流源４３、４４を入力電流として定電流を生成する。出力部６２１ａおよび出力部６２１ｂは並列接続されている。出力部６２１ａおよび入力部４２２は、図５に示す出力部４２１および入力部４２２と同一であるので、構成要素には同一の符号を付して、細部の説明は省略する。すなわち、定電流回路６２は、定電流回路４２に、さらに出力部６２１ｂを設けた構成と同一である。
【０１０６】
出力部６２１ｂは、出力部６２１ａと同様、２個のＰｃｈＭＯＳトランジスタ４２ｈ、４２ｉを備えている。トランジスタ４２ｉのソースは内部電源３に接続され、トランジスタ４２ｉのドレインはトランジスタ４２ｈのソースに接続されている。トランジスタ４２ｈのドレインは、トランジスタ４２ａのドレインとともに負荷５に接続されている。このように、出力部を２個並列に設けることにより、負荷に流される電流量を増やすことができる。
【０１０７】
定電流ドライバ６１では、定電流ドライバ４１と同様に、トランジスタ４２ｂのドレインとトランジスタ４２ａのソースとの接続点Ｅの電圧ＶＥ、および、トランジスタ４２ｄのドレインとトランジスタ４２ｃのソースとの接続点Ｆの電圧ＶＦがコンパレータ４に入力される。これにより、内部電源３は、電圧ＶＥと電圧ＶＦとが等しくなるように、駆動電圧Ｖｏを制御する。
【０１０８】
ここで、トランジスタ４２ａ、４２ｂ、４２ｈ、４２ｉに流れる電流密度は等しいので、トランジスタ４２ｈのソースとトランジスタ４２ｉのドレインとの接続点Ｈの電圧ＶＨは、電圧ＶＥと等しくなる。したがって、トランジスタ４２ｈ、４２ｉのドレイン電圧は、どちらも飽和ドレイン電圧程度となるので、無駄な電力消費は抑えられる。
【０１０９】
なお、図７では、出力部が２個設けられる構成について説明したが、出力部を３個以上並列に設けてもよい。この場合でも、出力部の中の１つにおける直列に接続された２個トランジスタ同士の接続点の電圧を、電圧ＶＦと比較して、内部電源３の駆動電圧Ｖｏをフィードバック制御することにより、出力部の各トランジスタのドレイン電圧は、飽和ドレイン電圧程度となるので、無駄な電力消費を抑えることができる。
【０１１０】
また、定電流ドライバ６１において、各出力部６２１ａ・６２１ｂを図６に示す出力部５２１に置き換えた構成としてもよい。このような構成であっても、出力部を複数設けることで、同様の効果を得ることができる。
【０１１１】
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【０１１２】
本発明に係る駆動回路は、ダイオード等の負荷を駆動する駆動回路に好適に適用できる。
【図面の簡単な説明】
【０１１３】
【図１】本発明の第１の実施形態に係る定電流ドライバの概略構成を示す回路図である。
【図２】上記定電流ドライバの概略構成を示すブロック図である。
【図３】本発明の第１の実施形態に係る他の定電流ドライバの概略構成を示す回路図である。
【図４】本発明の第１の実施形態に係るさらに他の定電流ドライバの概略構成を示す回路図である。
【図５】本発明の第２の実施形態に係る定電流ドライバの概略構成を示す回路図である。
【図６】本発明の第２の実施形態に係る他の定電流ドライバの概略構成を示す回路図である。
【図７】本発明の第２の実施形態に係るさらに他の定電流ドライバの概略構成を示す回路図である。
【図８】一般的な定電流ドライバの構成を示す回路図である。
【図９】ＮｃｈＭＯＳトランジスタの電流−電圧特性を示すグラフである。
【図１０】従来の定電流ドライバの構成を示す回路図である。
【符号の説明】
【０１１４】
１、１１、３１、４１、５１、６１    定電流ドライバ（駆動回路）
２、１２、３２、４２、５２、６２    定電流回路
３    内部電源（電圧生成回路）
５    負荷
２１、１２１、３２１ａ、３２１ｂ、４２１、５２１、６２１ａ、６２１ｂ    出力部
２２、４２２    入力部
２３    定電流源（第１定電流源）
２４    定電流源（第２定電流源）
４３    定電流源（第３定電流源）
４４    定電流源（第４定電流源）
２ａ    トランジスタ（第１トランジスタ）
２ｂ    トランジスタ（第２トランジスタ）
２ｃ    トランジスタ（第３トランジスタ）
２ｄ    トランジスタ（第４トランジスタ）
２ｅ    トランジスタ（第５トランジスタ）
１２ａ  トランジスタ（第６トランジスタ）
４２ａ  トランジスタ（第７トランジスタ）
４２ｂ  トランジスタ（第８トランジスタ）
４２ｃ  トランジスタ（第９トランジスタ）
４２ｄ  トランジスタ（第１０トランジスタ）
４２ｅ  トランジスタ（第１１トランジスタ）
５２ａ  トランジスタ（第１２トランジスタ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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