(57)【要約】【課題】ＣＭＯＳ素子及びその製造方法を提供する。【解決手段】基板上に形成されたエピ層と、エピ層のそれぞれ異なる領域上に形成された第１及び第２半導体層と、第１及び第２半導体層上にそれぞれ形成されたＰＭＯＳ及びＮＭＯＳトランジスタと、を備えるＣＭＯＳ素子である。【選択図】図１
2009099956.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成されたエピ層と、
前記エピ層のそれぞれ異なる領域上に形成された第１及び第２半導体層と、
前記第１及び第２半導体層上にそれぞれ形成されたＰＭＯＳ及びＮＭＯＳトランジスタと、を備えることを特徴とするＣＭＯＳ素子。
【請求項２】
前記エピ層は、ＳｉＧｅ層であることを特徴とする請求項１に記載のＣＭＯＳ素子。
【請求項３】
前記第１半導体層は、順次に積層された下部層と上部層とを備え、前記下部層は、チャンネルが形成される層であり、前記上部層は、キャッピング層であることを特徴とする請求項１に記載のＣＭＯＳ素子。
【請求項４】
前記下部層は、圧縮変形されたＧｅ層または圧縮変形されたＧａＡｓ層であることを特徴とする請求項３に記載のＣＭＯＳ素子。
【請求項５】
前記キャッピング層は、Ｓｉ層であることを特徴とする請求項３に記載のＣＭＯＳ素子。
【請求項６】
前記キャッピング層の厚さは、３ないし２０ｎｍであることを特徴とする請求項３に記載のＣＭＯＳ素子。
【請求項７】
前記第２半導体層は、引張変形されたＳｉ層であることを特徴とする請求項１に記載のＣＭＯＳ素子。
【請求項８】
基板のそれぞれ異なる領域上に形成された第１及び第２半導体層と、
前記第１及び第２半導体層上にそれぞれ形成されたＰＭＯＳ及びＮＭＯＳトランジスタと、を備え、
前記第１半導体層は、チャンネルが形成される下部層及び前記下部層上にキャッピング層を備え、
前記キャッピング層と前記第２半導体層とは、同じ物質で形成されたことを特徴とするＣＭＯＳ素子。
【請求項９】
前記基板上にＳｉＧｅ層が備えられ、前記ＳｉＧｅ層上に前記第１及び第２半導体層が形成されたことを特徴とする請求項８に記載のＣＭＯＳ素子。
【請求項１０】
前記下部層は、圧縮変形されたＧｅ層または圧縮変形されたＧａＡｓ層であることを特徴とする請求項８に記載のＣＭＯＳ素子。
【請求項１１】
前記第２半導体層は、引張変形されたＳｉ層であることを特徴とする請求項８に記載のＣＭＯＳ素子。
【請求項１２】
前記キャッピング層の厚さは、３ないし２０ｎｍであることを特徴とする請求項８に記載のＣＭＯＳ素子。
【請求項１３】
基板上にエピ層を形成する工程と、
前記エピ層の第１及び第２領域上にそれぞれ第１及び第２半導体層を形成する工程と、
前記第１及び第２半導体層上にそれぞれＰＭＯＳ及びＮＭＯＳトランジスタを形成する工程と、を含むことを特徴とするＣＭＯＳ素子の製造方法。
【請求項１４】
前記エピ層は、ＳｉＧｅで形成することを特徴とする請求項１３に記載のＣＭＯＳ素子の製造方法。
【請求項１５】
前記第１半導体層は、順次に積層された下部層及び上部層を備え、前記下部層は、チャンネルが形成される層であり、前記上部層は、キャッピング層であることを特徴とする請求項１３に記載のＣＭＯＳ素子の製造方法。
【請求項１６】
前記エピ層の前記第１及び第２領域上にそれぞれ前記第１及び第２半導体層を形成する工程は、
前記第１領域上に前記下部層を形成する工程と、
前記下部層上に前記キャッピング層を形成し、前記第２領域上に前記第２半導体層を形成する工程と、を含むことを特徴とする請求項１５に記載のＣＭＯＳ素子の製造方法。
【請求項１７】
前記第２半導体層と前記キャッピング層は、同じ物質で形成することを特徴とする請求項１５に記載のＣＭＯＳ素子の製造方法。
【請求項１８】
前記第２半導体層と前記キャッピング層は、同時に形成することを特徴とする請求項１７に記載のＣＭＯＳ素子の製造方法。
【請求項１９】
前記第２半導体層は、引張変形されたＳｉ層であることを特徴とする請求項１３または請求項１７に記載のＣＭＯＳ素子の製造方法。
【請求項２０】
前記下部層は、圧縮変形されたＧｅ層または圧縮変形されたＧａＡｓ層であることを特徴とする請求項１５に記載のＣＭＯＳ素子の製造方法。
【請求項２１】
前記キャッピング層は、３ないし２０ｎｍの厚さに形成することを特徴とする請求項１５に記載のＣＭＯＳ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及びその製造方法に係り、特にＣＭＯＳ素子及びその製造方法に関する。
【背景技術】
【０００２】
周知のように、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタは、電子機器分野に広く使われている。特に、ＰチャンネルＭＯＳ（ＰＭＯＳ）トランジスタとＮチャンネルＭＯＳ（ＮＭＯＳ）トランジスタとを一つの素子内に共に形成して、相補的な動作を行うようにしたＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）素子は、多くの長所のために多様な電子機器に利用される。ＣＭＯＳ素子の長所としては、低い消費電力、広い動作領域及び高いノイズマージンなどが挙げられる。
【０００３】
メモリ素子のような電子機器の動作速度の改善、小型化、及び製造コストの低減、に対する要求が高まるにつれて、ＣＭＯＳ素子の動作速度及び集積度を向上させるための多くの研究が進められている。
【０００４】
一般的に、トランジスタのチャンネル長を短くすれば、集積度を向上させ、チャンネルを通じて流れる電流の量を増加させる。しかし、チャンネル長が臨界値以下に短くなれば、ソースとチャンネルとの電位がドレインの電位により影響を受ける、いわゆる短チャンネル効果が発生する。したがって、チャンネル長を縮小させる方法によりトランジスタの動作速度及び集積度を向上させるのには限界がある。
【０００５】
これにより、最近では、チャンネルのキャリア移動度を増加させてトランジスタの出力電流を高め、スイッチング能力を改善しようとする研究が進められている。しかし、これと関連して既に提案された技術は、高価なＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を使用するか、またはウェーハボンディング法を使用するなど、製造が複雑であり、製造コストが高いという問題がある。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする課題は、キャリア移動度の高いチャンネルを有し、製造が容易であり、製造コストを低減できるＣＭＯＳ素子を提供するところにある。
【０００７】
本発明が解決しようとする他の課題は、前記ＣＭＯＳ素子の製造方法を提供するところにある。
【課題を解決するための手段】
【０００８】
前記課題を解決するために、本発明の一実施形態は、基板上に形成されたエピ層と、前記エピ層のそれぞれ異なる領域上に形成された第１及び第２半導体層と、前記第１及び第２半導体層上にそれぞれ形成されたＰＭＯＳ及びＮＭＯＳトランジスタと、を備えるＣＭＯＳ素子を提供する。
【０００９】
前記エピ層は、ＳｉＧｅ層でありうる。
前記第１半導体層は、順次に積層された下部層と上部層とを備え、前記下部層は、チャンネルが形成される層であり、前記上部層は、キャッピング層でありうる。
前記下部層は、圧縮変形されたＧｅ層または圧縮変形されたＧａＡｓ層でありうる。
前記キャッピング層は、Ｓｉ層でありうる。
前記キャッピング層の厚さは、３ないし２０ｎｍでありうる。
前記第２半導体層は、引張変形されたＳｉ層でありうる。
【００１０】
本発明の他の実施形態は、基板のそれぞれ異なる領域上に形成された第１及び第２半導体層と、前記第１及び第２半導体層にそれぞれ形成されたＰＭＯＳ及びＮＭＯＳトランジスタと、を備え、前記第１半導体層は、チャンネルが形成される下部層及び前記下部層上にキャッピング層を備え、前記キャッピング層と前記第２半導体層は、同じ物質で形成されたＣＭＯＳ素子を提供する。
【００１１】
前記基板上にＳｉＧｅ層が備えられ、前記ＳｉＧｅ層上に前記第１及び第２半導体層が形成される。
前記下部層は、圧縮変形されたＧｅ層または圧縮変形されたＧａＡｓ層でありうる。
前記第２半導体層は、引張変形されたＳｉ層でありうる。
前記キャッピング層の厚さは、３ないし２０ｎｍでありうる。
【００１２】
前記他の課題を解決するために、本発明のさらなる他の実施形態は、基板上にエピ層を形成する工程と、前記エピ層の第１及び第２領域上にそれぞれ第１及び第２半導体層を形成する工程と、前記第１及び第２半導体層にそれぞれＰＭＯＳ及びＮＭＯＳトランジスタを形成する工程と、を含むＣＭＯＳ素子の製造方法を提供する。
【００１３】
前記エピ層は、ＳｉＧｅで形成できる。
前記第１半導体層は、順次に積層された下部層及び上部層を備え、前記下部層は、チャンネルが形成される層であり、前記上部層は、キャッピング層でありうる。
前記エピ層の前記第１及び第２領域上にそれぞれ前記第１及び第２半導体層を形成する工程は、前記第１領域上に前記下部層を形成する工程と、前記下部層上に前記キャッピング層を形成し、前記第２領域上に前記第２半導体層を形成する工程と、を含む。
前記第２半導体層と前記キャッピング層は、同じ物質で形成できる。
前記第２半導体層と前記キャッピング層は、同時に形成できる。
前記第２半導体層は、引張変形されたＳｉ層でありうる。
前記下部層は、圧縮変形されたＧｅ層または圧縮変形されたＧａＡｓ層でありうる。
前記キャッピング層は、３ないし２０ｎｍの厚さに形成できる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の望ましい実施形態によるＣＭＯＳ素子及びその製造方法を、添付された図面を参照して詳細に説明する。この過程で、図面に示した層や領域の厚さは、明細書の明確性のために多少誇張されて示されたものである。詳細な説明の全体にわたって、同じ参照番号は同じ構成要素を表す。
【００１５】
図１は、本発明の実施形態によるＣＭＯＳ素子を示す断面図である。
【００１６】
図１に示すように、基板１００上に所定のエピ層１１０が形成されている。基板１００は、Ｓｉ基板であり、エピ層１１０は、ＳｉＧｅ層、例えばＳｉ０．５Ｇｅ０．５層でありうる。エピ層１１０のそれぞれ異なる二つの領域上に、第１半導体層ＳＬ１と第２半導体層ＳＬ２とが備えられている。第１半導体層ＳＬ１と第２半導体層ＳＬ２との間のエピ層１１０上に、分離層として絶縁層１１５が備えられる。
【００１７】
第１半導体層ＳＬ１は、エピ層１１０上に順次に積層された下部層１２０及び上部層１３０ａを備えるが、下部層１２０は、チャンネルが形成される層であり、上部層１３０ａは、キャッピング層である。下部層１２０は、Ｇｅ層またはＧａＡｓ層であり、上部層１３０ａは、Ｓｉ層でありうる。第２半導体層ＳＬ２は、Ｓｉ層でありうる。
【００１８】
下部層１２０と第２半導体層ＳＬ２とは、エピ層１１０上にエピタキシャル成長させた層であるが、下部層１２０は、圧縮変形された層であり、第２半導体層ＳＬ２は、引張変形された層でありうる。下部層１２０が圧縮変形し、第２半導体層ＳＬ２が引張変形することは、エピ層１１０、下部層１２０及び第２半導体層ＳＬ２を構成する物質の格子定数の差に起因する。例えば、ＳｉＧｅ（エピ層１１０の物質の一例）の格子定数は、Ｓｉ（第２半導体層ＳＬ２の物質の一例）の格子定数より大きいため、ＳｉＧｅ層上で成長されたＳｉ層は引張変形する。そして、ＳｉＧｅの格子定数は、ＧｅまたはＧａＡｓ（下部層１２０の物質の一例）の格子定数より小さいため、ＳｉＧｅ層上に成長されたＧｅ層またはＧａＡｓ層は圧縮変形する。エピ層１１０、下部層１２０及び第２半導体層ＳＬ２は、それぞれＳｉＧｅ層、Ｇｅ層（または、ＧａＡｓ層）及びＳｉ層に限定されない。格子定数がＳｉより大きく、ＧｅまたはＧａＡｓより小さい物質であれば、エピ層１１０を構成する物質として使われる。
【００１９】
第１半導体層ＳＬ１にＰＭＯＳトランジスタＰＴ１が形成されており、第２半導体層ＳＬ２にＮＭＯＳトランジスタＮＴ１が形成されている。ＰＭＯＳトランジスタＰＴ１は、第１ゲートＧ１、及び第１半導体ＳＬ１の両側に形成された第１ソースＳ１及び第１ドレインＤ１を備えている。つまり、第１ゲートＧ１は第１ソースＳ１及び第１ドレインＤ１の間に位置して、第１半導体ＳＬ１上に形成されている。ここで、第１ソースＳ１及び第１ドレインＤ１は、ｐ＋ドーピング領域でありうる。ＮＭＯＳトランジスタＮＴ１は、第２ゲートＧ２、及び第２半導体ＳＬ２の両側に形成された第２ソースＳ２及び第２ドレインＤ２を備えている。つまり、第２ゲートＧ２は第２ソースＳ２及び第２ドレインＤ２の間に位置して、第２半導体ＳＬ２上に形成されている。第２ソースＳ２及び第２ドレインＤ２は、ｎ＋ドーピング領域でありうる。第１ゲートＧ１は、第１半導体ＳＬ１上に順次に積層された第１ゲート絶縁層１４０ａと第１ゲート導電層１５０ａとを備え、これと同様に、第２ゲートＧ２は、第２ゲート絶縁層１４０ｂと第２ゲート導電層１５０ｂとを備えている。第１ゲート導電層１５０ａの物質と第２ゲート導電層１５０ｂの物質とは、同じであるか、または異なる。第１及び第２ゲートＧ１，Ｇ２それぞれの両側壁に絶縁スペーサ１６０がさらに備えられる。
【００２０】
第１ゲート絶縁層１４０ａを下部層１２０上に直接形成する場合、下部層１２０の特性が劣化するため、下部層１２０をキャッピングする上部層１３０ａが必要である。前述したように、上部層１３０ａはＳｉ層であるが、上部層１３０ａは、チャンネルとして利用されない。その理由は、第１ゲート導電層１５０ａに所定の電圧を印加したとき、上部層１３０ａより下部層１２０内にチャンネルがさらに速く形成されるためである。ただし、このように下部層１２０内にチャンネルを容易に形成させるためには、上部層１３０ａを約３ないし２０ｎｍの薄い厚さに形成することが望ましい。
【００２１】
第１ソースＳ１と第１ドレインＤ１との間の下部層１２０は、正孔が移動する通路であるＰチャンネルである。前述したように、下部層１２０は、Ｇｅ層またはＧａＡｓ層であるが、それらは圧縮変形された層でありうる。Ｇｅ層またはＧａＡｓ層内で正孔が移動する速度は、Ｓｉ層内で正孔が移動する速度より速い。また、圧縮変形されたＧｅ層または圧縮変形されたＧａＡｓ層内で正孔が移動する速度は、変形しないＧｅ層または変形しないＧａＡｓ層内で正孔が移動する速度より速い。したがって、前記Ｐチャンネルは、高い正孔移動度を有し、ＰＭＯＳトランジスタＰＴ１は、速い動作速度及び優秀なスイッチング特性を有することができる。
【００２２】
第２ソースＳ２と第２ドレインＤ２との間の第２半導体層ＳＬ２は、電子が移動する通路であるＮチャンネルである。前記Ｎチャンネルとして利用される第２半導体層ＳＬ２は、引張変形されたＳｉ層であるが、引張変形されたＳｉ層内で電子が移動する速度は、変形しないＳｉ層内で電子が移動する速度より速い。すなわち、前記Ｎチャンネルは、高い電子移動度を有することができる。したがって、ＮＭＯＳトランジスタＮＴ１も、速い動作速度及び優秀なスイッチング特性を有することができる。
【００２３】
さらに、第１ソースＳ１、第１ドレインＤ１、第２ソースＳ２及び第２ドレインＤ２にショットキー障壁接合を形成すれば、それらのコンタクト抵抗を低めることができるため、ＣＭＯＳ素子の動作速度をさらに速めることができる。
【００２４】
図２Ａないし図２Ｅは、本発明の実施形態によるＣＭＯＳ素子の製造方法を示す断面図である。
【００２５】
図２Ａに示すように、基板１００上にエピ層１１０を形成する。基板１００は、Ｓｉ基板であり、エピ層１１０は、ＳｉＧｅ層、例えばＳｉ０．５Ｇｅ０．５層でありうる。エピ層１１０の一部上に絶縁層１１５を形成する。絶縁層１１５は、シリコン酸化物層またはシリコン窒化物層でありうる。絶縁層１１５が形成されていないエピ層１１０上に下部層１２０を形成する。下部層１２０は、エピタキシャル成長されたＧｅ層またはＧａＡｓ層であるが、それらは圧縮変形された層でありうる。下部層１２０の高さは、絶縁層１１５の高さより低い。
【００２６】
次いで、絶縁層１１５の一部を除去して、図２Ｂに示したように、下部層１２０と離隔されたエピ層１１０の一部を露出させる。
【００２７】
図２Ｃに示すように、絶縁層１１５が除去されて露出されたエピ層１１０及び下部層１２０上に半導体層１３０を形成する。半導体層１３０はＳｉ層であり、エピタキシャル成長法で形成できる。このとき、絶縁層１１５上にも半導体層１３０が形成されるが、絶縁層１１５上に形成された半導体層１３０の結晶構造は、エピ層１１０及び下部層１２０上に形成された半導体層１３０の結晶構造と異なる。例えば、絶縁層１１５上に形成された半導体層１３０は、非晶質または多結晶質でありうる。しかし、エピタキシャル成長工程の条件を調節して半導体層１３０の側面成長を促進すれば、絶縁層１１５上にもエピタキシャルな半導体層１３０を形成できる。また、場合によっては、絶縁層１１５上に半導体層１３０が形成されないこともある。
【００２８】
絶縁層１１５をエッチング停止層として利用して、半導体層１３０を絶縁層１１５が露出されるまでエッチングする。前記エッチングは、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法で行える。前記エッチングの結果が図２Ｄに示されている。図２Ｄにおいて、エピ層１１０上に残留された半導体層ＳＬ２は、図１の第２半導体層ＳＬ２と等価であり、下部層１２０上に残留された半導体層１３０ａは、図１の上部層１３０ａと等価である。以下では、エピ層１１０上の半導体層ＳＬ２を第２半導体層ＳＬ２とし、下部層１２０上の半導体層１３０ａを上部層１３０ａとする。下部層１２０と上部層１３０ａは、図１の第１半導体層ＳＬ１を構成する。
【００２９】
図２Ｅに示すように、第１半導体層ＳＬ１にＰＭＯＳトランジスタＰＴ１を形成し、第２半導体層ＳＬ２にＮＭＯＳトランジスタＮＴ１を形成する。さらに具体的に説明すれば、第１及び第２半導体層ＳＬ１及びＳＬ２上にそれぞれ第１及び第２ゲートＧ１，Ｇ２を形成した後、第１及び第２ゲートＧ１，Ｇ２のそれぞれの両側壁に絶縁スペーサ１６０を形成する。第１ゲートＧ１は、第１半導体層ＳＬ１上に順次に積層された第１ゲート絶縁層１４０ａと第１ゲート導電層１５０ａとを備え、第２ゲートＧ２は、第２ゲート絶縁層１４０ｂと第２ゲート導電層１５０ｂとを備える。第１ゲート導電層１５０ａの物質と第２ゲート導電層１５０ｂの物質は、同じであるか、または異っていてもよい。次いで、第１ゲートＧ１の両側の第１半導体層ＳＬ１内にｐ型不純物を高濃度でドーピングして第１ソースＳ１及び第１ドレインＤ１を形成し、第２ゲートＧ２の両側の第２半導体層ＳＬ２内にｎ型不純物を高濃度でドーピングして第２ソースＳ２及び第２ドレインＤ２を形成する。第１ゲートＧ１、第１ソースＳ１及び第１ドレインＤ１は、ＰＭＯＳトランジスタＰＴ１を構成し、第２ゲートＧ２、第２ソースＳ２及び第２ドレインＤ２は、ＮＭＯＳトランジスタＮＴ１を構成する。
【００３０】
次いで、図示していないが、第１ソースＳ１、第１ドレインＤ１、第２ソースＳ２及び第２ドレインＤ２上に金属層を形成した後、それらに対するアニーリング工程を行える。前記アニーリング工程により、第１ソースＳ１、第１ドレインＤ１、第２ソースＳ２及び第２ドレインＤ２のドーパントが偏析されて、ショットキー障壁接合が形成される。その結果、第１ソースＳ１、第１ドレインＤ１、第２ソースＳ２及び第２ドレインＤ２のコンタクト抵抗が低くなる。
【００３１】
前述した本発明の実施形態によるＣＭＯＳ素子の製造方法は、多様に変形されうる。例えば、図２Ｄの構造物を得る方法が変わりうる。その一例が図３Ａないし図３Ｃに示されている。
【００３２】
図３Ａに示すように、図２Ｂの絶縁層１１５より厚い絶縁層１１５’が形成されている。絶縁層１１５’の厚さを除いた残りの構成は、図２Ｂと同一である。
【００３３】
図３Ｂに示すように、エピ層１１０及び下部層１２０上にエピタキシャル成長法で半導体層１３０を成長させる。
【００３４】
次いで、半導体層１３０と絶縁層１１５’とにＣＭＰを行うと、図３Ｃに示したような構造が得られる。図３Ｃの構造は、図２Ｄの構造と同一である。それ以後の素子の製造方法は、前述した通りである。
【００３５】
本発明の実施形態によるＣＭＯＳ素子は、Ｓｉ基板からウェーハボンディングなしに製造できるため、Ｓｉ基板でない他の基板、例えばＳＯＩ基板を利用するか、またはウェーハボンディング法を利用しなければならない場合と比べて製造工程が単純であり、製造コストが低減される。特に、本発明の実施形態によるＣＭＯＳ素子の製造方法において、第２半導体層ＳＬ２と上部層１３０ａとは、同じ物質で同時に成長されるため、すなわち、一回のエピタキシャル成長工程で形成されるため、これによる工程数減少及びコスト低減効果が得られる。
【００３６】
前記した説明で多くの事項が具体的に記載されているが、それらは、発明の範囲を限定するというより、望ましい実施形態の例示として解釈されなければならない。例えば、当業者ならば、図１のＣＭＯＳ素子の構造及び構成要素は、変形及び多様化されうることが分かり、また、図２Ａないし図２Ｅに示したＣＭＯＳ素子の製造方法も多様に変形されうることが分かるであろう。例えば、第２半導体層ＳＬ２と上部層１３０ａとは、相異なる物質で形成され、同時ではない相異なる時点で別々に形成されるということが分かるであろう。したがって、本発明の範囲は、説明された実施形態により決まるものではなく、特許請求の範囲に記載の技術的思想により決まらねばならない。
【産業上の利用可能性】
【００３７】
本発明は、電子機器関連の技術分野に適用可能である。
【図面の簡単な説明】
【００３８】
【図１】本発明の実施形態によるＣＭＯＳ素子を示す断面図である。
【図２Ａ】本発明の実施形態によるＣＭＯＳ素子の製造方法を示す断面図である。
【図２Ｂ】本発明の実施形態によるＣＭＯＳ素子の製造方法を示す断面図である。
【図２Ｃ】本発明の実施形態によるＣＭＯＳ素子の製造方法を示す断面図である。
【図２Ｄ】本発明の実施形態によるＣＭＯＳ素子の製造方法を示す断面図である。
【図２Ｅ】本発明の実施形態によるＣＭＯＳ素子の製造方法を示す断面図である。
【図３Ａ】本発明の他の実施形態によるＣＭＯＳ素子の製造方法を説明するための断面図である。
【図３Ｂ】本発明の他の実施形態によるＣＭＯＳ素子の製造方法を説明するための断面図である。
【図３Ｃ】本発明の他の実施形態によるＣＭＯＳ素子の製造方法を説明するための断面図である。
【符号の説明】
【００３９】
１００    基板
１１０    エピ層
１１５    絶縁層
１２０    下部層
１３０    半導体層
１３０ａ    上部層
１４０ａ    第１ゲート絶縁層
１４０ｂ    第２ゲート絶縁層
１５０ａ    第１ゲート導電層
１５０ｂ    第２ゲート導電層
１６０    絶縁スペーサ
Ｄ１    第１ドレイン
Ｄ２    第２ドレイン
Ｇ１    第１ゲート
Ｇ２    第２ゲート
ＮＴ１    ＮＭＯＳトランジスタ
ＰＴ１    ＰＭＯＳトランジスタ
Ｓ１    第１ソース
Ｓ２    第２ソース
ＳＬ１    第１半導体層
ＳＬ２    第２半導体層
【図１】
2009099956.tif 000003
【図２Ａ】
2009099956.tif 000004
【図２Ｂ】
2009099956.tif 000005
【図２Ｃ】
2009099956.tif 000006
【図２Ｄ】
2009099956.tif 000007
【図２Ｅ】
2009099956.tif 000008
【図３Ａ】
2009099956.tif 000009
【図３Ｂ】
2009099956.tif 000010
【図３Ｃ】
2009099956.tif 000011