(57)【要約】【課題】容量素子の歩留まりおよび信頼性の低下を抑制する。【解決手段】半導体装置１００は、半導体基板の上部に設けられ、ＳｉＯ2膜１０３およびＳｉＯ2膜１０３中に埋設された第一銅配線１０５を含む第一配線層、第一配線層上に設けられたＳｉＯ2膜１０９、ＳｉＯ2膜１０９上に設けられたＳｉＯ2膜１１１、ＳｉＯ2膜１１１上に設けられた容量素子１２１を含む。容量素子１２１は、ＳｉＯ2膜１１１上に設けられた下部電極１１５、下部電極１１５の上部に対向して設けられた上部電極１１９およびこれらの間に設けられた容量絶縁膜１１７から構成されている。第一銅配線１０５の上面に突起部１３５が設けられている。ＳｉＯ2膜１１１の上面は平坦である。【選択図】図１
2009038367.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上部に設けられ、第一絶縁膜および該第一絶縁膜中に埋設された配線を含む第一配線層と、
前記第一配線層上に設けられた第二絶縁膜と、
前記第二絶縁膜上に設けられた第三絶縁膜と、
前記第三絶縁膜上に設けられた容量素子と、
を含み、
前記容量素子が、前記第三絶縁膜上に設けられた下部電極と、該下部電極の上部に対向して設けられた上部電極と、前記下部電極と前記上部電極の間に設けられた容量絶縁膜と、から構成されており、
前記配線の上面に突起部が設けられ、前記第三絶縁膜の上面が平坦である半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記容量素子の前記下部電極が前記第三絶縁膜に接して設けられている半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
上面視において、前記容量絶縁膜と前記配線とが重なっており、前記配線の上面の前記突起部は、前記容量絶縁膜に重なる位置に設けられた半導体装置。
【請求項４】
請求項１乃至３いずれかに記載の半導体装置において、
前記第一絶縁膜と前記第二絶縁膜との間に、前記配線に接して設けられるとともに前記配線の上部を覆う拡散防止膜が設けられ、
前記突起部の形成領域において、前記拡散防止膜が、前記突起部の形状に対応して前記第二絶縁膜の側に突出している、半導体装置。
【請求項５】
請求項１乃至４いずれかに記載の半導体装置において、前記突起部に対応する位置において、前記第二絶縁膜の上面が、前記半導体基板の側に凹んでいる、半導体装置。
【請求項６】
請求項１乃至５いずれかに記載の半導体装置において、前記突起部の形成領域以外の領域において、前記第三絶縁膜の厚さが前記第二絶縁膜の厚さ以下である、半導体装置。
【請求項７】
請求項１乃至６いずれかに記載の半導体装置において、前記配線の材料が、銅含有金属である、半導体装置。
【請求項８】
請求項１乃至７に記載の半導体装置において、断面視において、前記配線の上面の幅が１μｍ以上である、半導体装置。
【請求項９】
請求項１乃至８いずれかに記載の半導体装置において、前記容量素子が、平行平板型である、半導体装置。
【請求項１０】
請求項１乃至９いずれかに記載の半導体装置において、
前記上部電極は、面積が前記下部電極に比して小さく、前記下部電極の一部上に設けられており、
前記下部電極のうち前記上部電極が設けられていない部分の上面側に接続された第一接続プラグと、
前記上部電極の上面側に接続された第二接続プラグと、
をさらに有する、半導体装置。
【請求項１１】
請求項１乃至１０いずれかに記載の半導体装置において、
前記第三絶縁膜上に設けられて前記容量素子を覆う第四絶縁膜と、
前記第四絶縁膜上に設けられた第二配線層と、
をさらに含む、半導体装置。
【請求項１２】
半導体基板の上部に第一絶縁膜を形成する工程と、
前記第一絶縁膜中に埋め込まれるように配線を形成する工程と、
前記配線の上面に、突起部を形成する工程と、
前記突起部が形成された前記配線および前記第一絶縁膜上に、第二絶縁膜を形成する工程と、
前記第二絶縁膜の表面を平坦化する工程と、
平坦化された前記第二絶縁膜上に、第三絶縁膜を形成する工程と、
前記第三絶縁膜上に、下部電極を形成する工程と、
前記下部電極上に、容量絶縁膜を形成する工程と、
前記容量絶縁膜上に、上部電極を形成する工程と、
を含む、半導体装置の製造方法。
【請求項１３】
請求項１２に記載の半導体装置の製造方法において、
前記容量絶縁膜を形成する工程は、前記下部電極上であって前記突起部に重なる位置を含む領域に、容量絶縁膜を形成することを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１２または１３に記載の半導体装置の製造方法において、第三絶縁膜を形成する前記工程の後、下部電極を形成する前記工程の前に、前記第三絶縁膜を平坦化する工程を含む、半導体装置の製造方法。
【請求項１５】
請求項１２乃至１４いずれかに記載の半導体装置の製造方法において、
突起部を形成する前記工程が、前記第一絶縁膜上に、化学気相成長法により前記配線の上部を覆う拡散防止膜を形成する工程であって、
拡散防止膜を形成する前記工程が、前記半導体基板を２００℃以上４５０℃以下の温度に加熱する工程を含む、半導体装置の製造方法。
【請求項１６】
請求項１２乃至１５いずれかに記載の半導体装置の製造方法において、
配線を形成する前記工程が、ダマシン法により銅含有金属から構成された前記配線を形成する工程である、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＭＩＭ（Metal Insulator Metal）素子を備える半導体装置として、従来、特許文献１および２に記載のものがある。
特許文献１には、メモリセルアレイ領域と周辺回路領域を含む半導体チップが記載されている。この半導体チップにおいては、周辺回路領域において、不純物半導体領域に接続する第１配線層が、層間絶縁膜の上面にわたって形成されおり、第１配線層の上部はキャップ絶縁膜に覆われている。キャップ絶縁膜上の基板全面にＳＯＧ（Spin On Glass）膜が形成され、このＳＯＧ膜は、ＣＭＰ（Chemical Mechanical Polishing）法により研磨されて、その表面が平坦化される。これにより、同文献によれば、この後のフォトリソグラフィ工程のフォーカスマージンを向上させることができるとされている。メモリセル領域には、研磨されたＳＯＧ膜よりも上層に容量素子が形成される。
【０００３】
また、特許文献２には、配線上にＭＩＭ素子を形成する際に、配線にディッシングが生じたり、配線層上面にエロージョンが生じた際にも、ＭＩＭ素子の信頼性を向上させる技術が記載されている。具体的には、配線上の層間絶縁膜の表面を平坦化した後、下部電極を形成している。これにより、層間絶縁膜と下部電極が略平坦となり、層間絶縁膜の下面に凹凸が生じていても、容量素子がその凹凸の影響を受けないようにすることができるとされている。同文献に記載の技術は、配線上面のディッシングやエロージョンなどの凹みに伴う凹凸に対しては所定の効果があった。
【特許文献１】特開平１１−８７６５０号公報
【特許文献２】特開２００７−４９０８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところが、本発明者が鋭意検討したところ、配線上面にヒロック等の突起が形成された際に、配線上に形成される容量素子の信頼性が、リーク等により低下する現象が新たに見出された。
以下、配線形成工程において、配線上面にヒロック等の突起が形成される点について、具体例を挙げて説明する。
【０００５】
図７〜図９は、半導体装置の製造工程を示す断面図である。図７〜図９には、ダマシン法により銅配線を形成した後、その上部に容量素子を形成する工程が示されている。
まず、図７（ａ）に示したように、シリコン酸化膜（以下、ＳｉＯ2膜と略す。）２０３に溝を形成した後、銅の拡散を防止するバリアメタル層（不図示）を形成する。続いて、溝をめっき等により銅で埋め込んだ後、ＣＭＰ法で研磨を行うことにより、銅配線２０５を形成する。
【０００６】
次に、ＳｉＯ2膜２０３上に、銅配線２０５を覆う拡散防止膜として、ＣＶＤ（Chemical Vapor Deposition）法により、拡散防止膜２０７を形成した後（図７（ｂ））、拡散防止膜２０７上にＳｉＯ2膜２０９を積層する（図７（ｃ））。拡散防止膜２０７の材料としては、たとえば、炭化窒化ケイ素（以下、ＳｉＣＮと略す。）や、炭化ケイ素（以下、ＳｉＣと略す。）が用いられる。ＣＭＰ法によりＳｉＯ2膜２０９を研磨した後（図８（ａ））、ＳｉＯ2膜２０９上に、導電膜２４５、絶縁膜２４７および導電膜２４９を順次形成し（図８（ｂ））、これらを所定の形状に加工することにより、下部電極２１５、容量絶縁膜２１７および上部電極２１９からなる容量素子２２１を銅配線２０５の上部に形成する（図９））。
【０００７】
ところが、上記製造工程中、拡散防止膜２０７をＣＶＤ法により形成する場合、通常、シリコン基板（不図示）が２００〜４５０℃程度に加熱される。このとき、加熱により銅配線２０５の上面の一部が隆起して、突起部２３５が形成される場合があることが見出された（図７（ｂ））。
【０００８】
突起部２３５が形成されると、突起部２３５の形状に対応して、拡散防止膜２０７についても成膜時に段差部２３７が設けられてしまう。そして、拡散防止膜２０７上に形成されたＳｉＯ2膜２０９にも、空隙部２４１や凹部２４３が形成される（図７（ｃ））。ＳｉＯ2膜２０９にこうした成膜不良が生じた場合、ＳｉＯ2膜２０９をＣＭＰ法により研磨した後も、ＳｉＯ2膜２０９の上面が充分に平坦化されずに、凹部２３９が残ってしまうことがある（図８（ａ））。そして、凹部２３９が残った状態で容量素子２２１を形成すると、図８（ｂ）および図９に示したように、導電膜２４５、絶縁膜２４７および導電膜２４９にも、それぞれ、段差部２５１、段差部２５３および段差部２５５が形成されてしまう。このため、絶縁膜２４７つまり容量絶縁膜２１７の一部に成膜不良が生じたり、容量絶縁膜２１７の耐圧が低下して、容量素子２２１のリーク欠陥が生じる懸念があった。
【０００９】
以上のように、ＳｉＯ2膜２０９が充分に平坦化されない状態で上部に容量素子２２１を形成すると、容量絶縁膜２１７の耐圧が部分的に低下する等の信頼性の低下が生じ、容量素子２２１の歩留まりの低下や使用時の信頼性の低下につながる。
【００１０】
こうしたヒロック状の突起部が形成された場合、背景技術の項で前述した特許文献１および２に記載の技術を用いても、容量素子の信頼性の低下を抑制する点で、なお改善の余地があった。
まず、特許文献１では、メモリセルアレイ領域と周辺回路領域との境界近傍に形成される、比較的曲率の大きい段差（グローバル段差）の上層への影響を低減する技術である。このため、メモリセル領域内の局所的な段差を解消するという点では、改善の余地があった。
【００１１】
また、特許文献２に記載の技術は、ＭＩＭ素子下のＣｕ配線のＣＭＰ中のデイッシングや、ＣＭＰ後の洗浄中のエッチングまたはコロージョン等による凹みに対しては有効であった。しかし、Ｃｕ配線の上面の一部が突起状になる場合には、対応できない懸念があった。具体的には、同文献のように、拡散防止膜上に単層の絶縁膜を形成し、その表面をＣＭＰ法で平坦化しようとした場合、突起部２３５のように孤立した出っ張りを解消するためには、絶縁膜の膜厚を過度に厚くする必要があり、現実的でなかった。また、突起部２３５上に形成された絶縁膜２１７は、突起部２３５の直上部分に欠陥を生じているため、ＣＭＰの化学的作用により、凹みが大きくなることがあった。
【課題を解決するための手段】
【００１２】
本発明によれば、
半導体基板の上部に設けられ、第一絶縁膜および該第一絶縁膜中に埋設された配線を含む第一配線層と、
前記第一配線層上に設けられた第二絶縁膜と、
前記第二絶縁膜上に設けられた第三絶縁膜と、
前記第三絶縁膜上に設けられた容量素子と、
を含み、
前記容量素子が、前記第三絶縁膜上に設けられた下部電極と、該下部電極の上部に対向して設けられた上部電極と、前記下部電極と前記上部電極の間に設けられた容量絶縁膜と、から構成されており、
前記配線の上面に突起部が設けられ、前記第三絶縁膜の上面が平坦である半導体装置が提供される。
【００１３】
本発明においては、第一配線層の上に、第二絶縁膜と第三絶縁膜を介して、下部電極、容量絶縁膜および上部電極によってＭＩＭ型容量素子が構成されている。このような構成をとることにより、配線の上面に突起部が設けられているにも関わらず、第三絶縁膜の上面における平坦性が充分に確保される。なお、第三絶縁膜は、半導体基板上の全面にわたって平坦に形成することができる。よって、容量素子が、第一配線層中の配線の突起部の影響を受けないようにできるため、容量絶縁膜の耐圧の低下を抑制することができる。よって、本発明の半導体装置は、容量素子の製造歩留まりに優れ、信頼性に優れた構成となっている。
【００１４】
また、本発明の半導体装置においては、上面視において、容量絶縁膜と配線とが重なっており、配線の上面に設けられた突起部は、容量絶縁膜に重なる位置に設けられていてもよい。このような場合でも、本発明の半導体装置によれば、第三絶縁膜の上面における平坦性が充分に確保されて、容量素子が第一配線層中の配線の突起部の影響を受けないようにできるため、容量絶縁膜の耐圧の低下を抑制することができる。
【００１５】
また、この半導体装置において、さらに、第三絶縁膜の膜厚を第二絶縁膜の膜厚以下とすれば、容量素子の信頼性の低下を確保しつつ、第二および第三絶縁膜からなる積層膜全体の厚さが過度に厚くなりすぎないようにすることができる。このため、第二および第三絶縁膜からなる積層膜中に、配線に接続するプラグを形成する場合にも、プラグを容易に形成できる構成となっている。
【００１６】
また、本発明によれば、
半導体基板の上部に第一絶縁膜を形成する工程と、
前記第一絶縁膜中に埋め込まれるように配線を形成する工程と、
前記配線の上面に、突起部を形成する工程と、
前記突起部が形成された前記配線および前記第一絶縁膜上に、第二絶縁膜を形成する工程と、
前記第二絶縁膜の表面を平坦化する工程と、
平坦化された前記第二絶縁膜上に、第三絶縁膜を形成する工程と、
前記第三絶縁膜上に、下部電極を形成する工程と、
前記下部電極上に、容量絶縁膜を形成する工程と、
前記容量絶縁膜上に、上部電極を形成する工程と、
を含む、半導体装置の製造方法が提供される。
【００１７】
この製造方法においては、配線に突起部が形成された後、容量素子の下部電極を形成する工程の前に、第二絶縁膜を形成し、これを平坦化した後、さらに第三絶縁膜を積層する。これにより、第二絶縁膜の下部において、配線に突起部が形成された場合であっても、第三絶縁膜の上面が、容量素子の形成に影響を与えない程度に平坦化される。これにより、突起部の上部に形成される容量絶縁膜の耐圧の低下を防ぐことができる。
【発明の効果】
【００１８】
本発明によれば、歩留まりおよび信頼性に優れた容量素子を備える半導体装置およびその製造方法が実現される。
【発明を実施するための最良の形態】
【００１９】
以下、図面を参照しつつ、本発明による半導体装置およびその製造方法の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
【００２０】
図１は、本実施形態における半導体装置の構成を示す断面図である。図１に示した半導体装置１００は、シリコン基板等の半導体基板（不図示）の上部に、第一配線層（シリコン酸化膜（以下、ＳｉＯ2膜と略す。）１０３、第一銅（Ｃｕ）配線１０５）、第二絶縁膜（ＳｉＯ2膜１０９）、第三絶縁膜（ＳｉＯ2膜１１１）および容量素子１２１がこの順に積層された構成となっている。また、ＳｉＯ2膜１１１上に、容量素子１２１を覆う第四絶縁膜（ＳｉＯ2膜１１３）が設けられ、ＳｉＯ2膜１１３上にさらに第二配線層（炭化窒化ケイ素（以下、ＳｉＣＮと略す。）膜１２９、ＳｉＯ2膜１３１、第二銅（Ｃｕ）配線１３３）が設けられている。
【００２１】
第一配線層は、第一絶縁膜（ＳｉＯ2膜１０３）およびＳｉＯ2膜１０３中に埋設された配線（第一銅配線１０５）を含む。断面視における第一銅配線１０５の上面の幅は、たとえば１μｍ以上である。なお、ＳｉＯ2膜１０３と第一銅配線１０５との界面には、バリアメタル膜（不図示）が設けられている。なお、図１は、配線（第一銅配線１０５）の延在方向と垂直な方向の断面図を示している。配線（第一銅配線１０５）の延在方向と平行な方向の断面図については、後述する（図２）。
【００２２】
容量素子１２１は、平行平板型のＭＩＭ型容量素子であり、ＳｉＯ2膜１１１上に設けられた下部電極１１５、下部電極１１５の上部に対向して設けられた上部電極１１９、および下部電極１１５と上部電極１１９の間に設けられた容量絶縁膜１１７から構成されている。容量素子１２１は、上面視（平面視）で、上部電極１１９の面積が容量絶縁膜１１７および下部電極１１５に比して小さく、これらの一部上に設けられている。容量絶縁膜１１７を構成する絶縁膜は、下部電極１１５の全面にわたって設けられているが、当該絶縁膜のうち下部電極１１５および上部電極１１９によって挟まれた部分のみが容量絶縁膜１１７として機能する。また、当該絶縁膜のうち容量絶縁膜１１７以外の部分は、第一接続プラグ１２５を形成する際に、エッチングストッパ膜として機能する。第一接続プラグ１２５は、下部電極１１５のうち、上部電極１１９が設けられていない部分の上面側に接続されている。第二接続プラグ１２７は上部電極１１９の上面側に接続されている。
【００２３】
下部電極１１５の材料としては、たとえば、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）または窒化タングステン（ＷＮ）等の金属を用いることができる。上部電極１１９の材料としては、下部電極１１５と同様のものを用いてもよく、相異なるものを用いてもよい。容量絶縁膜１１７の材料としては、たとえば、窒化ケイ素、ジルコニウムオキサイド、タンタルオキサイド、ジルコニウムタンタルオキサイド等が挙げられる。容量絶縁膜１１７は、ＣＶＤまたは反応性スパッタ等により成膜することができる。下部電極１１５、容量絶縁膜１１７および上部電極１１９の厚さは、たとえば、それぞれ１００ｎｍ以上３００ｎｍ以下、５ｎｍ以上２０ｎｍ以下および５０ｎｍ以上２００ｎｍ以下である。
【００２４】
容量絶縁膜１１７および上部電極１１９が設けられた領域は、第一銅配線１０５の少なくとも一部に対向している。つまり、平面視で、当該領域の少なくとも一部が第一銅配線１０５の少なくとも一部に重なっている。また、上面視において、容量素子１２１の容量絶縁膜１１７と第一銅配線１０５とが重なっており、容量絶縁膜１１７に重なる位置において、第一銅配線１０５の上面に突起部１３５が設けられている。
【００２５】
突起部１３５は、第一銅配線１０５の上面の一部に形成されたヒロックである。突起部１３５の高さは、第一銅配線１０５のように、配線材料が銅含有金属の場合、たとえば５０ｎｍ以上２００ｎｍ以下である。断面視における突起部１３５の幅は、たとえば０．０５μｍ以上５μｍ以下である。また、突起部１３５の下面の面積は、たとえば０．００２５μｍ2以上２５μｍ2以下である。
【００２６】
ＳｉＯ2膜１０３とＳｉＯ2膜１０９との間には、拡散防止膜として機能するＳｉＣＮ膜１０７が設けられている。ＳｉＣＮ膜１０７は、第一銅配線１０５に接して設けられるとともに、第一銅配線１０５の上部を覆っている。なお、ＳｉＣＮ膜１０７は、第一銅配線１０５中のＣｕの拡散を防止するとともに、後述する第三接続プラグ１２３を形成する際のエッチングストッパ膜としても機能する。ＳｉＣＮ膜１０７は、突起部１３５に対応する位置において、突起部１３５の形状に対応してＳｉＯ2膜１０９の側に突出している。より具体的には、ＳｉＣＮ膜１０７には、突起部１３５の形状に追随して段差部１３７が設けられている。なおＳｉＣＮ膜１０７の厚さは、突起部１３５の形成領域以外の領域において、たとえば５０ｎｍ以上１５０ｎｍ以下である。
【００２７】
また、突起部１３５に対応する位置において、ＳｉＣＮ膜１０７の上部に接して設けられたＳｉＯ2膜１０９の上面には、半導体基板（不図示）の側に凹んだ凹部１３９が設けられている。ＳｉＯ2膜１０９の上面は、ＣＭＰ法により研磨された研磨面である。また、突起部１３５の形成領域以外の領域において、ＳｉＯ2膜１０９の厚さは、たとえば１００ｎｍ以上４００ｎｍ以下である。
【００２８】
一方、ＳｉＯ2膜１０９の上部に接して設けられたＳｉＯ2膜１１１の上面は、平坦であり、容量素子１２１の下部電極１１５が、ＳｉＯ2膜１１１の上面に接して設けられている。なお、ＳｉＯ2膜１１１の上面が平坦であるとは、容量素子１２１の容量絶縁膜１１７の成膜不良が実用上問題ない程度に抑制される程度に平坦であることをいう。また、凹部１３９の上部において、ＳｉＯ2膜１１１の上面は、容量絶縁膜１１７の成膜不良による耐圧低下が実用上問題ない程度に平坦化されていればよく、ＣＭＰ法により研磨された研磨面であってもよいし、成膜後、研磨工程等の平坦化を施されていない状態であってもよい。また、ＳｉＯ2膜１１１は、半導体基板上の全面にわたって平坦に形成することができる。
ＳｉＯ2膜１１１の膜厚は、ＳｉＯ2膜１１１上面の平坦性が充分に確保できる程度であればよく、たとえば、突起部１３５の形成領域以外の領域において、５０ｎｍ以上２００ｎｍ以下である。また、突起部１３５の形成領域以外の領域において、ＳｉＯ2膜１１１の厚さがＳｉＯ2膜１０９の厚さ以下であってもよい。したがって、ＳｉＯ2膜１０９およびＳｉＯ2膜１１１の合計膜厚が過度に厚くなることはない。
【００２９】
また、容量素子１２１の上部には、第二銅配線１３３が形成されている。第二銅配線１３３は、ＳｉＯ2膜１３１およびＳｉＣＮ膜１２９に埋め込まれている。第一銅配線１０５と第二銅配線１３３とは、第三接続プラグ１２３を介して接続している。また、容量素子１２１の下部電極１１５および上部電極１１９は、それぞれ、第一接続プラグ１２５および第二接続プラグ１２７を介して第二銅配線１３３に接続している。なお、本実施形態においては、第一接続プラグ１２５、第二接続プラグ１２７および第三接続プラグ１２３の材料として、第一銅配線１０５および第二銅配線１３３と同様に、Ｃｕを用いている。
【００３０】
図２は、第一銅配線１０５および第二銅配線１３３の延在方向と平行な方向の断面図である。なお、図２は図１のＩＩ−ＩＩ線に沿った方向の断面図に相当する。第一銅配線１０５の上面には、突起部１３５が形成されている。図２に示すように、この突起部１３５は、上面視で、容量絶縁膜１１７と重なる位置に形成される場合や、容量絶縁膜１１７と重ならない位置に形成される場合がある。本実施の形態の半導体装置１００の構成によれば、突起部１３５は、上面視で、容量絶縁膜１１７と重なる位置に形成された場合であっても、容量素子１２１が第一銅配線１０５の突起部１３５の影響を受けないようにできるため、容量絶縁膜１１７の耐圧の低下を抑制することができる。
【００３１】
次に、半導体装置１００の製造方法を説明する。半導体装置１００の製造工程は、以下の工程を含む。
半導体基板（不図示）の上部に第一絶縁膜（ＳｉＯ2膜１０３）を形成する工程、
ＳｉＯ2膜１０３中に埋め込まれるように配線（第一銅配線１０５）を形成する工程、
第一銅配線１０５の上面に、突起部１３５を形成する工程、
突起部１３５が形成された第一銅配線１０５およびＳｉＯ2膜１０３上に、第二絶縁膜（ＳｉＯ2膜１０９）を形成する工程、
ＳｉＯ2膜１０９の表面を平坦化する工程、
平坦化されたＳｉＯ2膜１０９上に、第三絶縁膜（ＳｉＯ2膜１１１）を形成する工程、
ＳｉＯ2膜１１１上に、下部電極１１５を形成する工程、
下部電極１１５上に、容量絶縁膜１１７を形成する工程、および容量絶縁膜１１７上に、上部電極１１９を形成する工程。
本実施形態では、突起部１３５を形成する工程は、化学気相成長（ＣＶＤ）法により第一銅配線１０５の上部を覆う拡散防止膜（ＳｉＣＮ膜１０７）を形成する工程である。
【００３２】
以下、図３〜図５を参照して、各工程を具体的に説明する。図３〜図５は、図１に示した半導体装置１００の製造工程を示す断面図である。
まず、トランジスタ等の所定の素子が形成されたシリコン基板（不図示）の上部に、ダマシン法により第一配線層を形成する（図３（ａ））。はじめに、ＣＶＤ（Chemical Vapor Deposition）により、層間絶縁膜としてＳｉＯ2膜１０３を形成し、ＳｉＯ2膜１０３の上面をＣＭＰ法により平坦化する。なお、ＳｉＯ2膜１０３の上面が予め平坦である場合は、本工程を省略することができる。
【００３３】
次に、フォトリソグラフィーおよびドライエッチング工程を経て、ＳｉＯ2膜１０３の所定の領域を選択的に除去して配線溝を形成する。続いて、タンタルナイトライド（ＴａＮ）からなるバリアメタル（不図示）を、膜厚３０ｎｍ〜５０ｎｍ程度で全面に形成する。次いで、Ｃｕシード層を５０〜２００ｎｍ程度成膜し、その上に電解めっき法によりＣｕ膜を５００〜１０００ｎｍ程度成膜する。続いて、ＣＭＰ処理によりＳｉＯ2膜１０３の上面が露出するまでＣｕ膜を研磨する。これにより、第一銅配線１０５が形成される（図３（ａ））。なお、この段階では、第一銅配線１０５の上面に急峻な凹凸はなく、突起部１３５は形成されていない。
【００３４】
続いて、ＳｉＯ2膜１０３上に、ＣＶＤ法により、第一銅配線１０５の上部を覆うＳｉＣＮ膜１０７を形成する（図３（ｂ））。この工程は、シリコン基板（不図示）を２００℃以上４５０℃以下、さらに具体的には、２５０℃以上３５０℃以下の温度に加熱する工程を含む。図７〜図９を参照して前述したように、ＳｉＣＮ膜１０７を成長させる際に、第一銅配線１０５の上面の一部が隆起して突起部１３５が形成されるとともに、ＳｉＣＮ膜１０７の突起部１３５に対応する位置に段差部１３７が形成される。
【００３５】
ここで、本発明の検討により、Ｃｕのヒロック（突起部１３５）は、第一銅配線１０５の体積に依存して発生頻度が多くなることが見出された。
図６は、第一銅配線１０５の配線幅Ｗ（μｍ）と、突起部１３５の発生頻度（％）との関係を示す図である。図６に示したように、第一銅配線１０５の線幅が１μｍより細い場合には、容量素子１２１に欠陥を与えるような突起はほとんど発生しないが、１μｍ以上では急激に突起が発生する頻度が高まることがわかる。なお、図６では、ＳｉＣＮ膜１０７形成時の加熱温度を３５０℃としたときの例を示した。
【００３６】
図３にもどり、ＳｉＣＮ膜１０７上に、ＣＶＤ法等により、ＳｉＯ2膜１０９を形成する（図３（ｃ））。成膜後のＳｉＯ2膜１０９には、図３（ｃ）に示したように、空隙部１４１や上面の凹部１４３が形成される。これらは、突起部１３５に対応する位置、たとえば突起部１３５上に形成される。
【００３７】
そこで、次に、ＳｉＯ2膜１０９の上面をＣＭＰ法により研磨して、平坦化する（図４（ａ））。ただし、平坦化後のＳｉＯ2膜１０９の上面には、凹部１３９が残存しているため、ＳｉＯ2膜１０９の直上に容量素子１２１を形成した場合、容量絶縁膜１１７の成膜不良が生じる懸念がある。
【００３８】
このため、ＳｉＯ2膜１０９の研磨面上に、ＣＶＤ法等によりさらにＳｉＯ2膜１１１を積層する（図４（ｂ））。なお、ＳｉＯ2膜１１１上面の平坦化の程度により、ＳｉＯ2膜１１１を形成後、下部電極１１５を形成する前に、ＣＭＰ法等によりＳｉＯ2膜１１１の上面を研磨して平坦化してもよい。
【００３９】
以上の工程により、突起部１３５の上部において、ＳｉＯ2膜１１１の上面が充分に平坦化な状態となる。そこで、表面が平坦化されたＳｉＯ2膜１１１上に、下部電極１１５となる導電膜１４５、容量絶縁膜１１７となる絶縁膜１４７および上部電極１１９となる導電膜１４９を順次形成する（図５（ａ））。そして、導電膜１４５および絶縁膜１４７を所望の形状に加工する。これにより、下部電極１１５および容量絶縁膜１１７が形成される。さらに、フォトリソグラフィーおよびドライエッチング工程により、導電膜１４９を所望の形状に加工する。これにより、上部電極１１９が形成される。以上により、下部電極１１５、容量絶縁膜１１７および上部電極１１９から構成される容量素子１２１が形成される（図５（ｂ））。
【００４０】
次に、ＣＶＤ法等を用いて、容量素子１２１を覆うように層間絶縁膜としてＳｉＯ2膜１１３を形成し、ＣＭＰ法によりＳｉＯ2膜１１３を平坦化する。ＳｉＯ2膜１１３のでき上がり膜厚は、たとえば７５０〜８００ｎｍ程度とする。さらに、フォトリソグラフィーとドライエッチング技術により、第一接続プラグ１２５、第二接続プラグ１２７および第三接続プラグ１２３用の接続孔を形成する。続いて、第一銅配線１０５を形成したプロセスと同様にして、バリアメタル、Ｃｕシード層およびＣｕ膜を形成した後、ＣＭＰ処理により、ＳｉＯ2膜１１３の表面が露出するまでＣｕ膜を研磨する。これにより、第一接続プラグ１２５、第二接続プラグ１２７および第三接続プラグ１２３が形成される。
【００４１】
そして、ＳｉＯ2膜１１３、第一接続プラグ１２５、第二接続プラグ１２７および第三接続プラグ１２３の上に、拡散防止膜として機能するＳｉＣＮ膜１２９とＳｉＯ2膜１３１とを順次形成する。フォトリソグラフィーおよびドライエッチング工程により、ＳｉＣＮ膜１２９及びＳｉＯ2膜１３１を貫通する配線溝を形成した後、第一銅配線１０５を形成したプロセスと同様にして、各接続プラグに接続する第二銅配線１３３を形成する。以上により、図１に示す半導体装置１００が得られる。
【００４２】
次に、本実施形態の作用効果を説明する。
本実施形態においては、突起部１３５が形成された第一銅配線１０５と下部電極１１５との間に、ＳｉＯ2膜１０９およびＳｉＯ2膜１１１が積層されており、少なくともＳｉＯ2膜１０９の上面が研磨処理された面となっている。このため、ＳｉＯ2膜１１１上に下部電極１１５を形成する前に、ＳｉＯ2膜１１１の表面が充分に平坦化されており、ＳｉＯ2膜１１１と下部電極１１５との界面が平坦である。よって、第一銅配線１０５の上面の一部にヒロック状の突起部１３５が形成されている場合にも、平面視で突起部１３５に重なる位置に形成される容量素子１２１が突起部１３５の影響を受けない。具体的には、突起部１３５の上部において、容量絶縁膜１１７の膜質が弱くなり、膜が形成されなかったり、絶縁膜破壊が起こったりしないようにすることができる。これにより、容量絶縁膜１１７の耐圧の低下やリーク欠陥の発生を防ぐことができる。
【００４３】
このように、本実施形態においては、容量素子１２１直下の第一銅配線１０５にヒロックの突起があったとしても、ＳｉＯ2膜１１１上面の平坦性が充分確保されるため、歩留まりおよび信頼性に優れた容量素子１２１を備える半導体装置１００およびその製造方法が実現されている。この作用効果は、容量素子１２１直下の配線の材料が銅含有金属であるときに顕著に発揮される。また、断面視における第一銅配線１０５の幅が１μｍ以上であるときに、より一層顕著に発揮される。
【００４４】
また、本実施形態においては、ＳｉＯ2膜１０９を形成し、平坦化した後、ＳｉＯ2膜１１１を積層することにより、第一銅配線１０５に突起部１３５が形成されている場合にも、ＳｉＯ2膜１０９およびＳｉＯ2膜１１１の合計膜厚が過度に厚くなることなく、ＳｉＯ2膜１１１表面を平坦な状態にすることができる。よって、ＳｉＯ2膜１１１上面の平坦性を確保するとともに、ＳｉＯ2膜１０９およびＳｉＯ2膜１１１を貫通する第三接続プラグ１２３の形成不良を抑制するとともに、これを容易に形成することができる。
【００４５】
また、半導体装置１００においては、下部電極１１５の面積が上部電極１１９の面積よりも大きいため、容量素子１２１の上から見て上部電極１１９が設けられていない部分に第一接続プラグ１２５を接続することにより、下部電極１１５に対して半導体装置１００の上側つまりＳｉＯ2膜１１３の側からコンタクトをとることが可能となっている。したがって、下部電極１１５のコンタクトプラグを第一銅配線１０５の突起部１３５に接続して設ける必要がなく、低抵抗で安定したコンタクトをとることが可能である。
【００４６】
また、容量素子１２１として、平行平板型のＭＩＭ型素子を用いる場合、容量素子の底面積が広いため、容量素子直下の第一銅配線１０５のヒロック等の突起の影響を受けずに、歩留まりおよび信頼性に優れた容量素子を備える半導体装置およびその製造方法を提供するという、本発明の効果は特に顕著に発揮される。
【００４７】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【００４８】
たとえば、以上の実施形態においては、接続プラグ（第一接続プラグ１２５、第二接続プラグ１２７および第三接続プラグ１２３）および配線（第一銅配線１０５、第二銅配線１３３）をそれぞれシングルダマシン法により個別に形成する例を示したが、デユアルダマシン法により、これらのプラグおよび配線をまとめて形成してもよい。
【００４９】
また、以上の実施形態では、配線が銅配線である場合を例に説明したが、配線は、Ｃｕを主成分としてＡｌまたはＡｇを含む金属等の銅含有金属であってもよい。なお、本明細書においては、銅も「銅含有金属」に含まれる。また、配線の材料は銅含有金属には限られず、たとえばアルミ配線であってもよい。
【００５０】
また、以上の実施形態では、第二絶縁膜がＳｉＯ2膜１０９である場合を例に説明したが、第二絶縁膜は、ＣＭＰ等による平坦化が可能な絶縁膜であれば、どのような膜種であってもよい。また、第一、第三および第四絶縁膜（ＳｉＯ2膜１０３、ＳｉＯ2膜１１１およびＳｉＯ2膜１１３）についても、ＳｉＯ2膜には限られない。第一〜第四絶縁膜として、他に、たとえば、ＳｉＯＦ、有機低誘電率膜もしくは無機低誘電率膜、またはこれらの複合膜が挙げられる。なお、低誘電率膜は、たとえば比誘電率が２．５以下の膜であり、たとえば、ＳｉＯＣ（ＳｉＯＣＨ）、メチルシルセスキオキサン（ＭＳＱ）、水素化メチルシルセスキオキサン（ＨＳＱ）、または有機ポリシロキサン等の多孔質絶縁膜により構成することができる。
【００５１】
また、以上の実施形態では、第一銅配線１０５上の拡散防止膜およびＳｉＯ2膜１１３上の拡散防止膜が、いずれも炭化窒化ケイ素膜である場合を例に説明したが、拡散防止膜の材料はこれには限られず、たとえば窒化ケイ素膜、炭化ケイ素膜、酸窒化ケイ素膜等を用いてもよい。また、これらの拡散防止膜の材料は同じであってもよいし異なっていてもよい。
【００５２】
また、以上の実施形態では、容量素子が平行平板型のＭＩＭ型容量素子である場合を例に説明したが、容量素子の形状は、特に平行平板型に制限されることはなく、たとえばトレンチ型容量素子であってもよい。トレンチ型の容量素子でも、底面積が広く、第一配線層中の配線と重なり部分を持つ場合には本発明の構成と製造方法は有効である。
【図面の簡単な説明】
【００５３】
【図１】実施形態における半導体装置の構成を示す断面図である。
【図２】実施形態における半導体装置の配線の延在方向と平行な断面図であって、図１のＩＩ−ＩＩ線に沿った方向の断面図である。
【図３】図１の半導体装置の製造工程を示す断面図である。
【図４】図１の半導体装置の製造工程を示す断面図である。
【図５】図１の半導体装置の製造工程を示す断面図である。
【図６】実施形態における半導体装置の配線幅とヒロックの発生頻度との関係を示す図である。
【図７】半導体装置の製造工程を示す断面図である。
【図８】半導体装置の製造工程を示す断面図である。
【図９】半導体装置の製造工程を示す断面図である。
【符号の説明】
【００５４】
１００  半導体装置
１０３  ＳｉＯ2膜
１０５  第一銅配線
１０７  ＳｉＣＮ膜
１０９  ＳｉＯ2膜
１１１  ＳｉＯ2膜
１１３  ＳｉＯ2膜
１１５  下部電極
１１７  容量絶縁膜
１１９  上部電極
１２１  容量素子
１２３  第三接続プラグ
１２５  第一接続プラグ
１２７  第二接続プラグ
１２９  ＳｉＣＮ膜
１３１  ＳｉＯ2膜
１３３  第二銅配線
１３５  突起部
１３７  段差部
１３９  凹部
１４１  空隙部
１４３  凹部
１４５  導電膜
１４７  絶縁膜
１４９  導電膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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