(57)【要約】【課題】負性容量を抑制することで、素子の信頼性を向上させる。【解決手段】絶縁ゲート型半導体装置１０は、第１導電型の半導体層１３と、半導体層１３の表面に所定の間隔で設けられた複数のトレンチ１４Ａ、１４Ｂ、１４Ｃ、１４Ｄと、トレンチ１４Ａ、１４Ｂの間に形成された第２導電型のベース層１７と、トレンチ１４Ｂ、１４Ｃ、１４Ｄ間に形成されベース層１７よりも大きな拡散深さを有する第２導電型のダミーベース層３４、３５と、トレンチ１４Ａ、１４Ｂ、１４Ｃ、１４Ｄ内部に絶縁膜１５を介して導体が埋め込まれて形成されるゲート電極１６Ａ、１６Ｂ、１６Ｃ、１６Ｄと、ベース層１７の表面に形成されたエミッタ層１９Ａ、１９Ｂと、半導体層１３の他方の面に形成された第２導電型のコレクタ層１１を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板の第１の表面に所定の間隔で設けられた複数のゲートトレンチと、
前記半導体基板の第１の表面の第１の領域に形成された第２導電型のベース層と、
前記半導体基板の第１の表面の第２の領域において前記ゲートトレンチ間に形成され前記ベース層よりも大きな拡散深さを有する第２導電型のダミーベース層と、
前記ゲートトレンチ内部に絶縁膜を介して導体が埋め込まれて形成されるゲート電極と、
前記ベース層の表面に前記ゲートトレンチと接するように選択的に形成された第１導電型のエミッタ層と、
前記エミッタ層及び前記ベース層に接続するように形成されたエミッタ電極と、
前記半導体基板の第２の表面に形成された第２導電型のコレクタ層と、
前記コレクタ層に接続するように形成されたコレクタ電極と、
を備えたことを特徴とする半導体装置。
【請求項２】
前記ダミーベース層の深さは、前記ゲートトレンチの深さと略同一である請求項１記載の半導体装置。
【請求項３】
前記ダミーベース層の第２導電型の不純物の濃度分布の前記第１のピークは、深さ方向において、前記エミッタ層と前記ベース層との接合深さよりも深く、前記第２のピークは深さ方向において前記ベース層と前記半導体基板との接合深さよりも深いことを特徴とする請求項２に記載の半導体装置。
【請求項４】
第１導電型の半導体基板の一方の表面に、第２導電型のベース層、及び前記ベース層よりも拡散深さが大きい第２導電型のダミーベース層を所定のピッチでイオン注入により形成する工程と、
前記ベース層と前記ダミーベース層との間の前記半導体基板の表面から前記ベース層よりも深く、前記ダミーベース層と略同一の深さに達する複数のゲートトレンチを形成する工程と、
前記ゲートトレンチ内部にゲート絶縁膜を形成する工程と、
前記ゲートトレンチ内部にゲート絶縁膜を介して導体を埋め込んでゲート電極を形成する工程と、
前記第１拡散層の表面に前記ゲートトレンチに接するように選択的に第１導電型のエミッタ層をイオン注入により形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項５】
前記ベース層及び前記ダミーベース層を形成する工程は、
前記半導体基板上に酸化膜を形成する工程と、
前記ベース層及び前記ダミーベース層を形成すべき領域の前記酸化膜を除去する工程と、
前記酸化膜及び前記酸化膜を除去した領域をフォトレジストで覆い、前記ダミーベース層を形成すべき部分にのみ開口を有するフォトレジスト層を形成する工程と、
前記酸化膜及び前記フォトレジスト層をマスクとして、前記ベース層及び前記ダミーベース層を形成すべき領域に、同時に、第２導電型の不純物イオンの高加速イオン注入を行う工程と、
を含む請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、トレンチゲートを有する半導体装置の構造及びその製造方法に関する。
【背景技術】
【０００２】
従来、パワーエレクトロニクス分野のスイッチング素子としてＩＥＧＴ（Ｉｎｊｅｃｔｉｏｎ  Ｅｎｈａｎｃｅｄ  Ｇａｔｅ  ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）が周知である。
【０００３】
トレンチゲート型のＩＥＧＴ素子では、Ｎ型半導体層の一方の面にＰ型ベース層が形成され、Ｐ型ベース層からＮ型半導体層に達する複数のトレンチが設けられている。トレンチ内部には絶縁膜を介して導体層が埋め込まれゲート電極が形成されている。２つのトレンチゲート電極に挟まれたＰ型ベース層の表面にはＮ＋型エミッタ層が形成されている。Ｎ＋型エミッタ層の上部には、エミッタ電極が形成されている。Ｎ＋型エミッタ層が形成されていないＰ型ベース層のセル領域はダミーセルを構成する。Ｎ型半導体層の他方の面にはＰ型コレクタ層が形成され、Ｐ型コレクタ層の上にはコレクタ電極が形成されている（例えば、特許文献１、特許文献２、特許文献３）。
【０００４】
コレクタ電極に電圧を印加して、ＩＥＧＴをターンオンさせると、Ｐ型コレクタ層からの正孔が、ダミーセル領域のＮ型半導体層とトレンチゲート絶縁膜との間に達し、Ｎ型半導体層の界面に正孔のチャネルが形成される。この正孔のチャネルによってゲート電極に負の電荷が励起され、ゲート電極に負の微分容量（以下、負性容量という）が生じる。
【０００５】
この負性容量の作用により、ＩＥＧＴ素子のターンオン時に、ゲート電圧が振動して上昇（跳ね上がり）し、スイッチング速度（ｄＶ/ｄｔ）が異常に大きくなり、コレクタ電流が急激に流れて素子の破壊を引き起こす危険性がある。
【特許文献１】特開２００６−２４５４７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、負性容量を抑制すると同時に、負荷短絡耐量の向上を図ることで、素子の信頼性を向上させることを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一つの態様において、半導体装置は、第１導電型の半導体基板と、半導体基板の第１の表面に所定の間隔で設けられた複数のゲートトレンチと、半導体基板の第１の表面の第１の領域に形成された第２導電型のベース層と、半導体基板の第１の表面の第２の領域においてゲートトレンチ間に形成されベース層よりも大きな拡散深さを有する第２導電型のダミーベース層と、ゲートトレンチ内部に絶縁膜を介して導体が埋め込まれて形成されるゲート電極と、ベース層の表面にゲートトレンチと接するように選択的に形成された第１導電型のエミッタ層と、エミッタ層及びベース層に接続するように形成されたエミッタ電極と、半導体基板の第２の表面に形成された第２導電型のコレクタ層と、コレクタ層に接続するように形成されたコレクタ電極とを備えたことを特徴とする。
【０００８】
本発明の他の態様において、半導体装置の製造方法は、第１導電型の半導体基板の一方の表面に、第２導電型のベース層、及びベース層よりも拡散深さが大きい第２導電型のダミーベース層を所定のピッチでイオン注入により形成する工程と、ベース層とダミーベース層との間の半導体基板の表面からベース層よりも深く、ダミーベース層と略同一の深さに達する複数のゲートトレンチを形成する工程と、ゲートトレンチ内部にゲート絶縁膜を形成する工程と、ゲートトレンチ内部にゲート絶縁膜を介して導体を埋め込んでゲート電極を形成する工程と、第１拡散層の表面にゲートトレンチに接するように選択的に第１導電型のエミッタ層をイオン注入により形成する工程を備えたことを特徴とする。
【発明の効果】
【０００９】
本発明によれば、負性容量を抑制することができ、ターンオン時のゲート電圧の異常振動を防止することができる。また、負荷短絡耐量の向上を図ることもできる。結果として、素子の信頼性が向上する。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照しながら、本発明に係る絶縁ゲート型半導体装置の実施の形態について詳細に説明する。
【００１１】
図１は、本発明の実施形態に係る絶縁ゲート型半導体装置の一部の構造断面図を概略的に示したものである。図２は、図１に対応する素子パターンレイアウトの一部を概略的に示した平面図である。図２において、説明の都合上、素子の表面を覆う酸化膜、エミッタ電極等は省略してある。図１は、図２のＡ-Ａ’断面図を示している。
【００１２】
本実施の形態に係る絶縁ゲート型半導体装置１０は、トランジスタとして機能する駆動セル２０、及び、該駆動セル２０と隣接して配置されたダミーセル３０とが交互に形成されて構成されている。駆動セル２０とダミーセル３０は、Ｎ-／Ｎ+／Ｐ+型基板３７内に形成されている。Ｎ-／Ｎ+／Ｐ+型基板３７は、Ｎ-型半導体層１３の裏面に、高不純物濃度のＮ+型バッファ層１２を介して、高不純物濃度のＰ+型コレクタ層１１が形成されて構成されたものである。Ｎ-／Ｎ+／Ｐ+型基板３７は、Ｐ+型基板１１上にエピタキシャル成長によりＮ+型バッファ層１２を形成し、さらにその上にエピタキシャル成長によって、Ｎ+型バッファ層１２より不純物濃度の低いＮ-型半導体層１３を形成することにより得ることができる。他に、Ｎ-／Ｎ+／Ｐ+型基板３７は、Ｎ+型バッファ層１２上に、Ｎ-型半導体層１３を形成し、Ｎ+型バッファ層１２の裏面にＰ+型コレクタ層１１を形成することにより得ることもできる。
【００１３】
Ｎ-型半導体層１３内には、例えば一定間隔で、縦方向（深さ方向）に伸長するトレンチ１４Ａ、１４Ｂ、１４Ｃ、１４Ｄが形成されている。各トレンチ１４Ａ、１４Ｂ、１４Ｃ、１４Ｄの内壁面にはゲート酸化膜１５Ａ、１５Ｂ、１５Ｃ、１５Ｄがそれぞれ形成されている。トレンチ１４Ａ、１４Ｂ、１４Ｃ、１４Ｄの内部には例えばポリシリコンのような導電性膜が埋め込まれており、トレンチゲート電極１６Ａ、１６Ｂ、１６Ｃ、１６Ｄを構成している。このうち、トレンチゲート電極１６Ａ、１６Ｂ、１６Ｄは駆動ゲート電極であり、トレンチゲート電極１６Ｂと１６Ｄに挟まれたトレンチゲート電極１６Ｃはダミーゲート電極である。ゲート電極１６Ｂ、１６Ｃ、１６Ｄの上部には共通に層間絶縁膜３１が形成されており、ダミーゲート電極１６Ｃは、トレンチゲート電極１６Ｂ及び１６Ｄと電気的に絶縁されている。
【００１４】
駆動セル２０は、Ｎ-型半導体層１３内部のトレンチゲート電極１６Ａと１６Ｂとの間の領域に形成された、所望の深さのＰ型ベース拡散層１７、及びその上部に選択的に形成されＰ型ベース拡散層１７よりも高濃度に不純物ドープされたＰ+型コンタクト層１８を備える。Ｐ型ベース拡散層１７表面には、Ｎ+型エミッタ拡散層１９Ａ、１９Ｂが形成されている。Ｎ+型エミッタ拡散層１９Ａ、１９Ｂは横方向に伸張し、それぞれトレンチゲート電極１６Ａ、１６Ｂの側面とゲート酸化膜１５Ａ，１５Ｂを介して接している。Ｎ+型エミッタ拡散層１９Ａ、１９Ｂの露出面及びＰ+型ベース拡散層１８の露出面は、以下で詳細に説明するようにコンタクト領域を構成する。駆動セル２０は、ダミーセル３０を挟んで、等間隔で設けられている。他に、間隔を変えて、間欠的に設けられていてもよい。
【００１５】
ダミーセル３０は、Ｎ-型半導体層１３内部のトレンチゲート電極１６Ｂ、１６Ｃ、１６Ｄの間の領域に形成された、所望の深さのＰ型ダミーベース拡散層３４、３５を備える。各トレンチ１４Ａ、１４Ｂ、１４Ｃ、１４Ｄの間隔が一定となるように、ダミートレンチ１４Ｃが設けられている。ダミートレンチ１４Ｃの内部にはポリシリコンが埋め込まれており、ダミーゲート電極１６Ｃを構成する。ここで、ダミーゲート電極１６Ｃは、素子１０の動作とは無関係であるため、省略することも可能である。Ｐ型ダミーベース拡散層３４、３５は、上記したＰ型ベース拡散層１７よりも深い位置まで拡散されて形成されている。具体的には、Ｐ型ダミーベース拡散層３４は、トレンチ１４Ｂ、１４Ｃ、１４Ｄとほぼ同じ深さとなるように形成されている。ここで「ほぼ同じ」とは、トレンチ１４Ｂ、１４Ｃ、１４Ｄの側面がＰ型ダミーベース拡散層３４により覆われることにより、前述の負性容量が無視できる程度になっていればよく、具体的には１μｍ程度以下であればよい。ダミーセル３０にはＮ+型エミッタ拡散層は形成されていない。
【００１６】
次に、本実施の形態に係る絶縁ゲート型半導体装置１０のパターンレイアウトについて詳細に説明する。図２は、本実施の形態に係る絶縁ゲート型半導体素子１０の平面図である。なお、図１は、図２のＡ−Ａ’断面図である。図２に示すように、トレンチ１４Ａ、１４Ｂ、１４Ｃ、１４Ｄはストライプ状に且つ同一ピッチで設けられている。
【００１７】
トレンチ１４Ａとトレンチ１４Ｂとの間には、エミッタ拡散層１９Ａ、１９Ｂが形成されている。エミッタ拡散層１９Ａ、１９Ｂは層間絶縁膜３１に覆われてストライプ領域４１Ａ、４１Ｂを備え、またエミッタ電極３３と接続するコンタクト領域４０に位置するストライプ領域４２Ａ、４２Ｂを有する。さらに、エミッタ拡散層１９Ａ、１９Ｂは、ストライプ領域４２Ａ、４２Ｂを接続するべくＸ方向に延びる連結部４４を備えている。
【００１８】
このコンタクト領域４０には、ストライプ領域４２Ａと４２Ｂの間の領域において、長手方向（Ｙ方向）に等ピッチで形成されたＰ+型コンタクト層１８の露出面４３が露出している。そして、該露出面４３の各々の間に前述の連結部４４が形成される。これにより、エミッタ拡散層１９Ａ、１９Ｂは、全体として梯子状のエミッタ層として構成される。他に、エミッタ拡散層１９Ａ、１９Ｂは、連結部４４により連結されず、ストライプ状部分、４１Ａ、４１Ｂ、４２Ａ、４２Ｂのみから構成されてもよい。
【００１９】
図１に戻って説明を続ける。素子表面には、層間絶縁膜３１が形成されている。コンタクト領域４０に対応する層間絶縁膜３１の部分にはコンタクトホール３２が開口されている。層間絶縁膜３１の上部及びコンタクトホール３２の内部には共通に例えばアルミニウムから成る導体膜が形成されている。この導体膜が所望のパターンにパターニングされて、エミッタ電極３３及び配線を構成する。さらに、Ｐ+型コレクタ層１１の裏面にはコレクタ電極３８が形成されている。
【００２０】
次に、本実施の形態に係る半導体装置の駆動セル２０のベース拡散層１７及びダミーセル３０のダミーベース拡散層３４の深さ方向の不純物濃度プロファイルについて図面を参照しながら説明する。図３は、駆動セル２０及びダミーセル３０について、それぞれのベース領域１７、３４での深さ方向の不純物濃度プロファイルを示したグラフである。曲線５１は、駆動セル２０のＰ型ベース拡散層１７のボロン（Ｂ）濃度プロファイルを示す。本実施の形態に係る半導体装置の駆動セル２０において、Ｐ型ベース拡散層１７の不純物濃度曲線５１は、エミッタ拡散層１９Ａ、１９Ｂとベース拡散層１７との接合の深さよりも深い位置（例えば、深さ約２μｍ）に不純物濃度のピークを有している。これにより、負荷短絡耐量の向上を図ることができる。
【００２１】
一方、ダミーセル３０において、Ｐ型ダミーベース拡散層３４の不純物濃度曲線５２は、ベース拡散層内部（深さ約２μｍ）及びそれより深い位置（深さ約４．２μｍ）の２箇所に不純物濃度のピークを有している。このように、より深い位置に不純物濃度のピークをもう一つ作成することにより、Ｐ型ダミーベース拡散層３４を駆動セルのＰ型ベース拡散層１７と比べより深い位置まで一様に拡散させることが可能となる。
【００２２】
以下で詳細に説明するように、不純物濃度プロファイルを適宜調節することにより、Ｐ型ダミーベース拡散層３４、３５の深さをトレンチ１４Ｂ、１４Ｃの深さと同じ程度に形成することができる。こうすることにより、トレンチゲート電極１６Ｂ、１６Ｃの側面がＰ型ダミーベース拡散層３４、３５によって完全に覆われるため、トレンチゲート電極１６Ｂ、１６Ｃの底部付近側面とダミーベース拡散層３４の底面直下に蓄積されるコレクタ層１１から注入された正孔との間に負性容量が発生するのを抑制することができる。結果として、ターンオン時のゲート電位の異常振動の発生が抑制され、素子の信頼性が向上する。
【００２３】
続いて、本実施の形態に係る絶縁ゲート半導体装置１０の動作原理について説明する。
【００２４】
エミッタ電極３３に対して正の電圧をコレクタ電極３８に印加し、閾値を超える正の電圧をトレンチゲート電極１６Ａ、１６Ｂに印加すると、素子がターンオンする。Ｐ型ベース拡散層１７には電子のチャネルが形成され、エミッタ層１９Ａ、１９ＢからＰ型ベース層１７へ電子が流れ込む。一方、コレクタ層１１からＮ＋型バッファ層１２を介してＮ−型半導体層１３へ正孔が注入される。
【００２５】
ＩＥＧＴでは、ＩＧＢＴに比べ、エミッタの電子注入効率が促進されている。従来のＩＧＢＴの場合、Ｐコレクタ層から注入された正孔は、Ｐベース層が正孔に対して障壁とならないためにＰベース層に向かって単調に減少する。そのためオン電圧が高い。これに対して、ＩＥＧＴでは、トレンチ構造とダミーベース構造によるエミッタコンタクトの間引き構造の組み合わせにより、正孔に対する障壁が形成されている。そのため、正孔のＰベース層への流れ込みが減少し、相対的に電子の注入量が増加する。
【００２６】
隣り合うトレンチにより挟まれた複数のＰ型ベース拡散層のうち、Ｎ+型エミッタ層が形成されていないダミーベース拡散層３４、３５の直下には、正孔が蓄積されるため、伝導度変調効果が高くなり、オン抵抗が低減すると同時に最大遮断電流密度を大きくすることができる。
【００２７】
従来は、ターンオン時に、ダミーベース３４の直下に蓄積された正孔とトレンチゲート電極の底部付近側面との間に負性容量が生じ、その容量の作用によって、ゲート電圧が振動上昇してスイッチング速度（ｄＶ／ｄｔ）が異常に大きくなって、素子破壊の危険性があった。
【００２８】
本実施の形態によれば、ダミーベース層３４が深くまで均一に拡散されて形成されているため、トレンチゲートの側面とダミーベース層３４の直下に蓄積されたホールとの間での負性容量の発生が大幅に抑制される。結果として、ターンオン時のゲート電圧の振動によるスイッチング速度の異常な増大が抑制され、素子の信頼性が向上する。
【００２９】
続いて、本実施の形態に係るトレンチゲート半導体装置１０の製造方法について、図面を参照しながら説明する。図４Ａから４Ｇは、本実施の形態に係る絶縁ゲート型半導体装置１０の製造プロセスの一部を概略的に示したものである。図４Ａから図４Ｄまでは同一縮尺で示す。図４Ｅ及び図４Ｆは図４Ｄの点線領域を拡大して示している。また、図４Ｇは、完成断面図を概略的に示している。これらの図面間で各構成要素の縮尺は、説明の都合上、必ずしも同一ではない。
【００３０】
まず、工程１として、図４Ａに示すように、Ｎ-／Ｎ+／Ｐ+型シリコン基板３７を準備する。ここで、Ｎ-／Ｎ+／Ｐ+型シリコン基板３７の代わりにＮ型シリコン基板であってもよい。
【００３１】
次に、工程２として、図４Ｂに示すように、熱酸化処理により、Ｎ-型半導体層１３の上に例えばシリコン酸化膜（ＳｉＯ２）のような絶縁膜６０を形成する。次いで、全面にフォトレジストを塗布し、フォトリソグラフィー技術によって、素子１０の最外周部に開口を有するマスク形成する。次いで、そのマスクを使って、例えばボロン（Ｂ）を所定濃度でイオン注入し、Ｐ+型終端ガードリング（ＧＲ）拡散層６１を形成する。
【００３２】
次に、工程３として、図４Ｃに示すように、フォトリソグラフィー技術により酸化膜６０をパターニングし、Ｐ型ベース層１７及びＰ型ダミーベース拡散層３４を形成すべき部分の酸化膜６０を除去する。
【００３３】
次に、工程４として、図４Ｄに示すように、バッファ酸化膜（図示せず）を形成し、その上にフォトレジストを塗布した後、フォトリソグラフィー技術により、ダミーセル３０を形成すべき領域にのみ選択的に開口を有するフォトレジスト層６４を形成する。次いで、該フォトレジスト層６４を透過し、酸化膜６２を透過しない高エネルギーで加速したボロン（Ｂ）を、例えば、３×１０１９ｃｍ−２程度のドーズ量でイオン注入する。これにより、１回のイオン注入により、ベース領域には表面から２μｍ程度、ダミーベース領域には表面から４μｍ程度の位置に不純物ドープ濃度プロファイルのピークが形成される。次いで、フォトレジスト層６４を除去し、熱拡散を行うことにより、Ｐ型ベース層１７及びＰ型ベース層１７より深い位置まで均一に拡散されたＰ型ダミーベース拡散層３４が同時に形成される。このとき、Ｐ型ベース層１７からのサイド拡散により、ダミーベース層３４、３５の領域にもＰ型ベース層１７とほぼ同じ深さに不純物濃度のピークが現れる。ここで、ダミーベース層３４、３５の幅が広い場合には、サイド拡散の広がる範囲を超えるため２つのピークが現れない場合もある。
【００３４】
次に、工程５として、図４Ｅに示すように、フォトレジストを塗布し、フォトリソグラフィー技術により、所定のピッチＰの間隔をおいて開口を有するマスクを作成する。そのマスクを使って、ドライエッチングにより、Ｐ型ベース拡散層１７の表面からＮ-型半導体層１３に達するトレンチ１４Ａ、１４Ｂ、１４Ｃ、１４Ｄ、１４Ｅを形成する。次いで、熱酸化等により、トレンチの内側を含め表面全体に例えばシリコン酸化膜などの絶縁膜６６を形成する。この絶縁膜６６が、後にゲート酸化膜１５Ａ、１５Ｂ、１５Ｃ、１５Ｄ、１５Ｅとなる。次いで、トレンチ１４Ａ、１４Ｂ、１４Ｃ、１４Ｄ、１４Ｅの内部にポリシリコンを埋め込む。その後、フォトリソグラフィー及びエッチングプロセスによりゲート電極１６Ａ、１６Ｂ、１６Ｃ、１６Ｄ、１６Ｅを形成する。所望により、保護ダイオード用のポリシリコン層（図示せず）を同時に形成してもよい。
【００３５】
次に、工程６として、図４Ｆに示すように、レジストを塗布し、フォトリソグラフィー技術を使って、所望の位置に開口を有するマスクを形成し、該マスクを用いて、イオン注入によりＰ+型コンタクト層１８を形成する。次いで、再びレジストを塗布し、フォトリソグラフィー技術を使って、駆動セル領域についてのみ梯子状の開口部を有するマスクを形成する。次いで、該マスクを使って、例えばリン（Ｐ）を所望の濃度でイオン注入することにより、Ｎ+型エミッタ拡散層１９Ａ、１９Ｂを形成する。次いで、素子領域全体に、例えば熱ＣＶＤまたはプラズマＣＶＤ法により、所望の厚さの層間絶縁膜３１を堆積する。次いで、フォトレジストを塗布し、フォトリソグラフィー技術により所望の位置に開口を有するマスクを形成し、それを使って、ＲＩＥ等のドライエッチングを行いコンタクトホール３２を形成する。その後、スパッタ法により、例えばアルミニウム薄膜を全面に堆積する。次いで、フォトリソグラフィー及びエッチングプロセスにより所望のパターンの金属配線層を形成する。こうして、エミッタ電極３３及び配線が形成される。
【００３６】
最後に、工程７として、図４Ｇに示すように、ポリイミド膜を全面に堆積し、フォトリソグラフィー技術とドライエッチングプロセスにより、パッシベーション膜６９Ａ、６９Ｂを形成する。次いで、Ｐ+型コレクタ層１１の裏面にスパッタ法により例えば、アルミニウム、ニッケルなどの金属膜を堆積しコレクタ電極３８を形成する。
【図面の簡単な説明】
【００３７】
【図１】本発明の実施形態に係る絶縁ゲート型半導体装置の一部の構造断面図を略示したものである。
【図２】本発明の実施形態に係る絶縁ゲート型半導体装置の一部の平面図である。
【図３】本発明の実施形態に係る絶縁ゲート型半導体装置のベース層の濃度プロファイルを略示したものである。
【図４Ａ】本発明の実施形態に係る絶縁ゲート型半導体装置の製造プロセスを説明する図である。
【図４Ｂ】本発明の実施形態に係る絶縁ゲート型半導体装置の製造プロセスを説明する図である。
【図４Ｃ】本発明の実施形態に係る絶縁ゲート型半導体装置の製造プロセスを説明する図である。
【図４Ｄ】本発明の実施形態に係る絶縁ゲート型半導体装置の製造プロセスを説明する図である。
【図４Ｅ】本発明の実施形態に係る絶縁ゲート型半導体装置の製造プロセスを説明する図である。
【図４Ｆ】本発明の実施形態に係る絶縁ゲート型半導体装置の製造プロセスを説明する図である。
【図４Ｇ】本発明の実施形態に係る絶縁ゲート型半導体装置の製造プロセスを説明する図である。
【符号の説明】
【００３８】
１０・・・絶縁ゲート型半導体装置、    １１・・・コレクタ層、    １２・・・バッファ層、  １３・・・Ｎ-型半導体層、  １４Ａ〜１４Ｄ・・・トレンチ、  １５Ａ〜１５Ｄ・・・ゲート酸化膜、  １６Ａ〜１６Ｄ・・・トレンチゲート電極、  １７・・・Ｐ型ベース拡散層、  １８・・・Ｐ+型コンタクト層、  １９Ａ、１９Ｂ・・・Ｎ+型エミッタ拡散層、  ２０・・・駆動セル、  ３０・・・ダミーセル、  ３１・・・層間絶縁膜、  ３２・・・コンタクトホール、  ３３・・・エミッタ電極、  ３４・・・Ｐ型ダミーベース拡散層、  ３５・・・Ｐ型ダミーベース拡散層、３７・・・シリコン基板、  ３８・・・コレクタ電極。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図４Ｇ】
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