(57)【要約】      （修正有）【課題】フューズ回路が占める面積の削減。【解決手段】フラッシュメモリ素子に関するものであり、データ格納のためのメモリセルを含み、上記メモリセルのうちの一部に初期データを格納するメモリセルアレイ、上記メモリセルにプログラムするためのデータを提供するか、または上記メモリセルに格納されたデータを読み出す頁バッファ回路を含む頁バッファ部、上記フラッシュメモリ素子が動作を開始する時、上記頁バッファ部を制御して上記メモリセルアレイに格納された初期データを読み出すように制御し、読み出された初期データのエラーを判断して訂正する制御部、及び上記制御部がエラー訂正を行った初期データをラッチする初期データラッチ部を含む。【選択図】図２
2009043389.tif 000002
【特許請求の範囲】
【請求項１】
フラッシュメモリ素子において、
データ格納のためのメモリセルを含み、上記メモリセルのうちの一部に初期データを格納するメモリセルアレイ;
上記メモリセルにプログラムするためのデータを提供するか、または上記メモリセルに格納されたデータを読み出す頁バッファ回路を含む頁バッファ部;
上記フラッシュメモリ素子が動作を開始する時、上記頁バッファ部を制御して上記メモリセルアレイに格納された初期データを読み出すように制御し、読み出された初期データのエラーを判断して訂正する制御部;及び
上記制御部がエラー訂正を行った初期データをラッチする初期データラッチ部
を含むフラッシュメモリ素子。
【請求項２】
上記フラッシュメモリ素子は、
入出力制御部を通じて入力されるアドレスにより上記メモリセルアレイのワードラインを選択するXデコーダ;及び
上記複数の頁バッファ回路それぞれに一つずつ対応するように連結され、データ入出力ラインに、さらに連結されてプログラムするデータを上記頁バッファ回路に転送するか、または上記頁バッファ回路から転送される読み出しデータをデータ入出力ラインに出力するYデコーダを含む請求項１に記載のフラッシュメモリ素子。
【請求項３】
上記制御部は、
上記頁バッファ部が読み出した初期データのエラー発生如何を判断し、エラーが発生しないデータを上記初期データラッチ部に伝達するためのデータ判断部;及び
上記初期データが格納されたメモリセルアレイの住所情報を格納する格納手段を含むことを特徴とする請求項１に記載のフラッシュメモリ素子。
【請求項４】
上記メモリセルアレイは、
上記制御部により設定されるアドレスを有し、初期データを格納する初期データ格納部を含むことを特徴とする請求項１に記載のフラッシュメモリ素子。
【請求項５】
上記初期データ格納部は、
上記初期データラッチ部に格納するための初期データが格納される第1のデータ部;及び
上記第1のデータ部と反対となる論理レベルのデータが格納される第2のデータ部を含むことを特徴とする請求項４に記載のフラッシュメモリ素子。
【請求項６】
上記データ判断部は、
上記第1のデータ部と第2のデータ部のデータを比較し、その結果に応じた制御信号を出力する制御信号出力手段;及び
上記制御信号出力手段が出力する制御信号に従って上記第1のデータ部のデータを上記初期データラッチ部に伝達するデータ転送部を含むことを特徴とする請求項５に記載のフラッシュメモリ素子。
【請求項７】
上記制御信号出力手段は、
上記第1のデータ部と第2のデータ部のデータをそれぞれ論理組み合わせてその結果を出力する論理組合わせ素子であることを特徴とする請求項６に記載のフラッシュメモリ素子。
【請求項８】
上記制御信号出力手段は、
上記第1のデータ部と第2のデータ部のデータが互いに反対となる論理レベルを有する場合、上記データ転送部が第1のデータを上記初期データラッチ部に転送させる制御信号を出力することを特徴とする請求項６に記載のフラッシュメモリ素子。
【請求項９】
上記初期データ格納部は、
上記初期データラッチ部に格納される初期データを格納する第3のデータ部;及び
上記第3のデータ部に格納される初期データのエラー制御のためのエラー確認データを格納する第4のデータ部を含むことを特徴とする請求項４に記載のフラッシュメモリ素子。
【請求項１０】
上記第4のデータ部は、
上記第3のデータ部に含まれるデータのうち、論理レベルが'1'であるデータが偶数の場合と奇数の場合に対してそれぞれ異なる論理レベルで表されるエラー確認データが格納されることを特徴とする請求項９に記載のフラッシュメモリ素子。
【請求項１１】
上記データ判断部は、
上記読み出されたデータにエラーが発生したものと判断されれば、上記頁バッファ部が該当初期データを再び読み出すように制御することを特徴とする請求項３に記載のフラッシュメモリ素子。
【請求項１２】
フラッシュメモリ素子の動作方法において、
電源が入力されてパワーオンリセット動作を行う段階;
予め設定されたメモリセルのアドレス情報に従って初期データを読み出す段階;及び
上記読み出された初期データを臨時格納し、上記格納された初期データに従ってフラッシュメモリ素子の動作を制御する段階
を含むフラッシュメモリ素子の動作方法。
【請求項１３】
上記読み出される初期データを臨時格納する前に、
上記読み出されたデータのエラー発生如何を判断する段階;及び
上記判断結果エラーが発生した場合、エラー訂正を行う段階
を含む請求項１２に記載のフラッシュメモリ素子の動作方法。
【請求項１４】
上記エラーの訂正は、
上記エラーが発生したデータを格納するメモリセルのデータを再び読み出す段階を含む請求項１３に記載のフラッシュメモリ素子の動作方法。
【請求項１５】
上記初期データが格納されるアドレス情報に従って、外部から入力されるデータを格納して初期データを変更する段階を含む請求項１２に記載のフラッシュメモリ素子の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリ素子に関するものであり、特に、動作初期のデータ格納及び動作方法を提供するフラッシュメモリ素子及びその動作方法に関するものである。
【背景技術】
【０００２】
最近、カムコーダ、デジタルカメラ、携帯電話、MP3(MPEG-1 Layer3)プレーヤなどのようなモバイル(mobile)製品に関する需要が増加するにつれてモバイル製品の動作性能をより向上させるための努力がなされている。
【０００３】
モバイル製品に適用されるナンドフラッシュメモリ素子は、適用される製品の動作特性に合うように内部オプションが決定され、それぞれのアプリケーション(応用)プログラムにより動作する。
【０００４】
新たな技術が開発されながらモバイル製品で要求するアプリケーションが増え、これによりナンドフラッシュメモリ素子に多様なオプションを与える技術が必要である。
【０００５】
図１は、一般的なフラッシュメモリ素子のブロック図である。
【０００６】
図１を参照すれば、一般的なフラッシュメモリ素子(100)は、データの格納をメモリセルで構成されるメモリセルアレイ(110)と、上記メモリセルアレイ(110)にデータを格納するか、または上記メモリセルアレイ(110)に格納されたデータを読み出すための周辺回路部(120)と、上記周辺回路部(120)を制御してフラッシュメモリ素子(100)の動作制御を行う制御部(130)と、上記フラッシュメモリ素子(100)が初期に動作を開始する時、動作に必要なオプション情報を臨時格納する初期データラッチ部(140)と、フューズ回路で構成され、上記初期データラッチ部(140)に格納する初期オプション情報を格納するフューズ回路部(150)を含む。
【０００７】
メモリセルアレイ(110)には多数のメモリセルが含まれ、周辺回路部(120)の動作によりメモリセルにデータが格納されるか、またはメモリセルに格納されたデータが読み出される。
【０００８】
周辺回路部(120)はメモリセルアレイ(110)に連結され、メモリセルにデータをプログラムするか、またはメモリセルからデータを読み出すための頁バッファ回路などを含む。
【０００９】
制御部(130)は、周辺回路部(120)の動作制御のための制御信号を出力する。
【００１０】
フューズ回路部(150)は、物理的にカッティングしてデータを格納する機能をするフューズ回路を複数含んでおり、それぞれのフューズ回路が格納している情報を組み合わせてフラッシュメモリ素子(100)の動作制御のためのオプション情報が構成される。
【００１１】
上記オプション情報は、フラッシュメモリ素子(100)が適用されるシステムにより最適化されて動作させるための電圧設定情報などを含んでおり、フラッシュメモリ素子(100)の初期動作時に初期データラッチ部(140)でラッチされ、制御部(130)がこれを用いることができるようにする。
【００１２】
しかし、上記オプション情報を格納するためのフューズ回路部(150)のフューズ回路は、トランジスタに比べて多くの領域を占めており、これにより高集積化されているメモリチップの縮小に影響を及ぼす。これは、技術の変化にも拘わらず、フューズ回路が占める領域を減らすのが困難であるためである。また、フューズ回路は、一度カッティングされれば、再びショット(short)させることができないため、誤ったカッティングによる歩留まりの損失も無視することができない。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
従って、本発明がなそうとする技術的課題は、フューズ回路が占める面積を減らし、オプション情報をフラッシュメモリアレイに格納して用いられるフラッシュメモリ素子及びその動作方法を提供することにある。
【課題を解決するための手段】
【００１４】
上記技術的課題を達成するための本発明の一面によるフラッシュメモリ素子は、
【００１５】
フラッシュメモリ素子において、データ格納のためのメモリセルを含み、上記メモリセルのうちの一部に初期データを格納するメモリセルアレイ;上記メモリセルにプログラムするためのデータを提供するか、または上記メモリセルに格納されたデータを読み出す頁バッファ回路を含む頁バッファ部;上記フラッシュメモリ素子が動作を開始する時、上記頁バッファ部を制御して上記メモリセルアレイに格納された初期データを読み出すように制御し、読み出された初期データのエラーを判断して訂正する制御部;及び上記制御部がエラー訂正を行った初期データをラッチする初期データラッチ部を含む。
【００１６】
上記フラッシュメモリ素子は、入出力制御部を通じて入力されるアドレスにより上記メモリセルアレイのワードラインを選択するXデコーダ;及び上記複数の頁バッファ回路それぞれに一つずつ対応するように連結され、データ入出力ラインにさらに連結され、プログラムするデータを上記頁バッファ回路に転送するか、または上記頁バッファ回路から転送される読み出しデータをデータ入出力ラインに出力するYデコーダを含む。
【００１７】
上記制御部は、上記頁バッファ部が読み出した初期データのエラー発生如何を判断し、エラーが発生しないデータを上記初期データラッチ部に伝達するためのデータ判断部;及び上記初期データが格納されたメモリセルアレイの住所情報を格納する格納手段を含むことを特徴とする。
【００１８】
上記メモリセルアレイは、上記制御部により設定されるアドレスを有し、初期データを格納する初期データ格納部を含むことを特徴とする。
【００１９】
上記初期データ格納部は、上記初期データラッチ部に格納するための初期データが格納される第1のデータ部;及び上記第1のデータ部と反対となる論理レベルのデータが格納される第2のデータ部を含むことを特徴とする。
【００２０】
上記データ判断部は、上記第1のデータ部と第2のデータ部のデータを比較し、その結果に応じた制御信号を出力する制御信号出力手段;及び上記制御信号出力手段が出力する制御信号に従って上記第1のデータ部のデータを上記初期データラッチ部に伝達するデータ転送部を含むことを特徴とする。
【００２１】
上記制御信号出力手段は、上記第1のデータ部と第2のデータ部のデータをそれぞれ論理組み合わせてその結果を出力する論理組合わせ素子であることを特徴とする。
【００２２】
上記制御信号出力手段は、上記第1のデータ部と第2のデータ部のデータが互いに反対となる論理レベルを有する場合、上記データ転送部が第1のデータを上記初期データラッチ部に転送するようにする制御信号を出力することを特徴とする。
【００２３】
上記初期データ格納部は、上記初期データラッチ部に格納される初期データを格納する第3のデータ部;及び上記第3のデータ部に格納される初期データのエラー制御のためのエラー確認データを格納する第4のデータ部を含むことを特徴とする。
【００２４】
上記第4のデータ部は、上記第3のデータ部に含まれるデータのうち、論理レベルが'1'であるデータが偶数の場合と奇数の場合に対してそれぞれ異なる論理レベルで表現されるエラー確認データが格納されることを特徴とする。
【００２５】
上記データ判断部は、上記読み出されたデータにエラーが発生したと判断されれば、上記頁バッファ部が該当初期データを再び読み出すように制御することを特徴とする。
【００２６】
本発明の他の特徴によるフラッシュメモリ素子の動作方法は、
【００２７】
フラッシュメモリ素子の動作方法において、電源が入力されてパワーオンリセット動作を行う段階;予め設定されたメモリセルのアドレス情報に従って初期データを読み出す段階;及び上記読み出された初期データを臨時格納し、上記格納された初期データに従ってフラッシュメモリ素子の動作を制御する段階を含む。
【００２８】
上記読み出される初期データを臨時格納する前に、上記読み出されたデータのエラー発生如何を判断する段階;及び上記判断結果エラーが発生した場合、エラー訂正を行う段階を含む。
【００２９】
上記エラーの訂正は、上記エラーが発生したデータを格納するメモリセルのデータを再び読み出す段階を含む。
【００３０】
上記初期データが格納されるアドレス情報に従って、外部から入力されるデータを格納して初期データを変更する段階を含む。
【発明の効果】
【００３１】
以上で説明した通り、本発明によるフラッシュ素子及びその動作方法は、動作制御のためのオプション情報をメモリセルアレイに格納することにより、フューズ回路が占める面積を減らすことができる。
【発明を実施するための最良の形態】
【００３２】
以下、添付した図面を参照し、本発明の望ましい実施例を説明する。しかし、本発明は、以下で開示される実施例により限定されるものではなく、互いに異なる多様な形態で具現されることができ、単に本実施例は、本発明の開示が完全であるようにして通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものである。
【００３３】
図２は、本発明の実施例によるフラッシュメモリ素子のブロック図である。
【００３４】
図２を参照すれば、本発明の実施例によるフラッシュメモリ素子(200)は、ビットライン(BL)とワードライン(WL)で連結されるメモリセルを含むメモリセルアレイ(210)と、上記メモリセルアレイ(210)のビットライン対にそれぞれ連結され、メモリセルにプログラムするデータをラッチして提供するか、またはメモリセルに格納されたデータを読み出してラッチする頁バッファ回路を含む頁バッファ部(220)と、入力されるアドレスにより上記頁バッファ部(220)のデータ入出力経路を提供するYデコーダ(230)と、上記入力アドレスによりメモリセルアレイ(210)のワードラインを選択するXデコーダ(240)と、上記フラッシュメモリ素子(200)の初期動作に必要なオプション情報をラッチする初期データラッチ部(250)と、動作に必要な電圧を提供する電圧提供部(260)と、上記フラッシュメモリ素子(200)が動作制御を行う制御部(270)及びYデコーダ(230)と制御部(270)と連結されて外部とのデータ入出力を制御する入出力制御部(280)を含む。
【００３５】
メモリセルアレイ(210)は、メモリセルがビットラインとワードラインを介して連結されて構成され、制御部(270)が指定するアドレスのメモリセルで構成される初期データ格納部(211)を含む。初期データ格納部(211)は、メモリセルアレイ(210)の一部のメモリセルで構成されるが、制御部(270)により指定されるアドレスに属するメモリセルで構成される。
【００３６】
初期データ格納部(210)のメモリセルにはフラッシュメモリ素子(200)の初期動作のためのオプション情報が格納されるが、この時、格納された初期データのエラーを制御するために多様な方法でデータを格納することができる。
【００３７】
頁バッファ部(220)は、メモリセルアレイ(210)のビットライン対にそれぞれ連結される頁バッファ回路で構成されるが、頁バッファ回路はそれぞれ連結されるビットラインに含まれるメモリセルにプログラムするデータを臨時格納して提供するか、またはメモリセルに格納されたデータを読み出して臨時格納する多数のラッチ回路を含んでいる。上記頁バッファ部(220)の頁バッファ回路は、メモリセルに格納されたデータを読み出してYデコーダ(230)が提供する入出力経路を通じて入出力制御部(280)を通じて外部に読み出しデータを提供する。また、頁バッファ回路は、初期化データ読み出し時に読み出されるデータを制御部(270)に転送する。
【００３８】
Yデコーダ(230)は、入力アドレスにより頁バッファ部(220)の頁バッファ回路と入出力制御部(280)の間に経路を提供する. Xデコーダ(240)は、上記入力アドレスによりメモリセルアレイ(210)のワードラインを選択する。
【００３９】
初期データラッチ部(250)は、頁バッファ部(220)が初期データ格納部(211)から読み出した初期データを制御部(270)を通じて伝達を受けて臨時格納する。
【００４０】
高電圧提供部(260)は、制御部(270)の制御によりプログラムまたは読み出し動作のための電圧を生成して提供する。
【００４１】
制御部(270)は、フラッシュメモリ素子(200)の動作を制御し、頁バッファ部(220)から伝達される初期データのエラー発生如何を判断し、エラーが発生しない初期データを初期データラッチ部(250)に伝達するデータ判断部(271)を含む。また、制御部(270)は、初期データが格納されたメモリセルアレイ(210)の住所情報を含み、フラッシュメモリ素子(200)の動作制御のためのアルゴリズムなどが格納する格納部(272)を含む。
【００４２】
データ判断部(271)は、初期データ格納部(211)に格納される初期データに従ってエラー発生如何を判断し、エラーが発生しないデータのみを初期データラッチ部(250)に伝達する。この時、データ判断部(271)が初期データのエラー発生を判断することは、初期データ格納部(211)に格納されたデータの形式に応じて異なる。初期データ格納部(211)に格納されるデータは、読み出し時にエラーが発生する場合、これを容易に判断して訂正し得るようにする形式で格納される。
【００４３】
上記フラッシュメモリ素子(200)が初期に動作を開始する時、初期データ格納部(211)に格納された初期データを初期データラッチ部(250)でラッチさせる動作は、次のように行われる。
【００４４】
図３Ａは、本発明の実施例によるフラッシュメモリ素子の動作順序図である。
【００４５】
図３Ａを参照すれば、図２のような本発明の実施例によるフラッシュメモリ素子(200)は、最初に動作開始のためにパワーがオンされれば(S310)、パワーオンリセット信号が印加される(S320)。
【００４６】
パワーオンリセット信号に従ってフラッシュメモリ素子(200)の各機能ブロックは、初期化動作を行う(S330)。この時の初期化過程は、制御部(270)により制御され、予め設定された状態でそれぞれの回路の状態を設定するものであり、フラッシュメモリ素子(200)が正常に動作するための最小限の設定をする過程である。
【００４７】
上記初期化が完了すれば、制御部(270)はフラッシュメモリ素子(200)が正常に動作するように制御するためのオプション情報である初期データを初期データラッチ部(250)でラッチさせる。このために制御部(270)は、まずレッドビジー(Read Busy; R/B)信号を印加する(S340)。
【００４８】
上記R/B信号が印加された状態で、制御部(270)は頁バッファ部(220)を制御し、メモリセルアレイ(210)の初期データ格納部(211)に格納されている初期データを読み出すようにし、読み出されるデータのエラーを訂正して初期データラッチ部(250)でラッチさせる(S350)。このため、制御部(270)は、メモリセルアレイ(210)中で初期データが格納されている初期データ格納部(211)のアドレス情報を予め知っていなければならない。
【００４９】
上記初期データを全て初期データラッチ部(250)でラッチすれば、制御部(270)はR/B信号を解除し、他の動作を可能にする(S360)。
【００５０】
上記段階(S350)の初期データを初期データラッチ部(250)に格納する過程をさらに詳しく説明すれば、次のようにある。
【００５１】
図３Ｂは、図３Ａの初期化データラッチ動作の順序図である。
【００５２】
図３Ｂを参照すれば、R/B信号が印加された後(S340)、制御部(270)は内部的に設定されている初期データ格納部(211)のアドレスを設定し(S351)、頁バッファ部(220)がデータを読み出すようにする(S352)。上記初期データ格納部(211)のアドレス情報は、制御部(270)の格納部(272)に格納される。
【００５３】
上記アドレスの設定(S351)により、Xデコーダ(240)は初期データ格納部(211)のワードラインを選択し、頁バッファ部(220)はカラムアドレスを選択してデータを読み出し、制御部(270)に出力する(S353)。
【００５４】
制御部(270)は、頁バッファ部(220)から伝達される初期データのエラー発生を確認し、エラーのない初期データを初期データラッチ部(250)に転送する。初期データラッチ部(250)は、制御部(270)のデータ判断部(271)が伝達する初期データを順にラッチして格納する。
【００５５】
上記初期データ読み出し過程は、初期データ格納部(211)で設定されたアドレスに対してカラムアドレスを増加させながら繰り返され(S354, S356)、全てのアドレスに対して初期データ読み出しが完了すれば、R/B信号を解除する(S360)。
【００５６】
一方、データ判断部(270)が読み出された初期データのエラーを判断し、エラーを訂正する方法は、初期データ格納部(211)に格納された初期データの形式ごとに異なる。
【００５７】
図４Ａは、本発明の第1実施例による初期データ格納の例を示した図である。
【００５８】
本発明の第1実施例による初期データ格納形式は、初期データを反転して格納する方式である。即ち、図４Ａを参照すれば、第1のデータ群(410)と第2のデータ群(420)は、それぞれ反転するデータが格納される。この時、実際に用いられる初期データは、第1のデータ群(410)に格納されるデータである。これは、メモリセルそれぞれに格納されるデータが'1'または'0'の二進データであるため、可能である。
【００５９】
例えば、初期データは第1〜第4のデータ(D0〜D3)として第1のデータ群(410)に格納され、第1〜第4のデータそれぞれの反転するデータが第5〜第8のデータ(D4〜D7)として第2のデータ群(420)に格納される。そして、第1のデータ群(410)と第2のデータ群(420)のデータを読み出した後、エラー発生を確認して初期データラッチ部(250)に伝達される。
【００６０】
本発明の実施例により、初期データラッチ部(250)は、第1〜第8のラッチ部(251〜258)を含んでおり、データ判断部(271)から出力されるデータが順に格納される。
【００６１】
図４Ａに示された最初のデータを、例えば、実際の初期データラッチ部(250)の第1のラッチ部(251)に格納されるデータとして、第1のデータ群(410)は'0101'であり、第2のデータ群(420)は'1010'である。データ判断部(410)は、読み出されて入力される第1のデータ群(410)のデータと第2のデータ群(420)のデータを比較して互いに反対となる論理レベル有する場合は、正常にデータが読み出されたと判断する。しかし、第1のデータ群(410)と第2のデータ群(420)が互いに同じ論理レベルを有するデータで読み出されたとすれば、読み出しエラーが発生したものと判断し、データを初期データラッチ部(250)に伝達しない。
【００６２】
エラーが発生したと判断される時は、再び読み出しを行うように制御する。上記エラーを確認するデータ判断部(271)は次のように構成され得る。
【００６３】
図４Ｂは、図４Ａのように格納されたデータを初期化データでラッチするためのデータ判断部を示す。
【００６４】
図４Ｂを参照すれば、本発明の第1実施例のように初期データを格納した場合、エラー判断のために、第1のデータ群(410)の入力を受け、制御信号に従って出力するデータ転送部(273)と、上記第1のデータ群(410)と第2のデータ群(420)を比較して比較結果による制御信号を出力するエクスクルーシブオーアールゲート(XOR)を含む。
【００６５】
データ転送部(273)は、第1のデータ群(410)の初期データを順に入力を受け、ハイレベルの制御信号が入力されれば、入力を受けた初期データを初期データラッチ部(250)に伝達する。
【００６６】
上記制御信号を出力するエクスクルーシブオーアールゲート(XOR)は、入力されるデータの論理レベルが反対の場合のみハイレベルの信号を出力する論理ゲートである。従って、データ転送部(273)は、第1のデータ群(410)と第2のデータ群(420)のデータが互いに反対となる論理レベルを有する場合のみ入力される初期データを初期データラッチ部(250)に伝達する。
【００６７】
先に言及した通り、もし読み出しエラーが発生して第1のデータ群(410)と第2のデータ群(420)が互いに同一の論理レベルを有するデータの場合に、データ転送部(273)は入力される初期データを初期データラッチ部(250)に転送しない。また、制御部(270)は、読み出しエラーが発生したものと判断し、該当初期データの読み出しを再び行うように頁バッファ部(220)を制御する。
【００６８】
本発明が第1実施例のように第1のデータ群(410)と第2のデータ群(420)を互いに異なる論理レベルを有するように格納する方法以外に、次のような方式で初期データを格納し、エラー判断及び訂正をすることもできる。
【００６９】
図５は、本発明の第2実施例による初期データ格納の例を示した図である。
【００７０】
図５を参照すれば、本発明の第2実施例による初期データ格納方法は、第1〜第8のデータ(D0〜D7)のいずれか一つのデータ、ここでは、第8のデータ(D7)を用いてエラー確認をする。即ち、第1〜第7のデータ(D0〜D6)に含まれる'1'の個数が偶数であれば、第8のデータ(D7)を'0'と設定し、第1〜第7のデータ(D0〜D6)に含まれる'1'の個数が奇数であれば、第8のデータ(D7)を'1'と設定する。
【００７１】
図５を参照すれば、最初の行の第1〜第7のデータ(D0〜D6)には'1'が6と偶数であるため、第8のデータ(D7)が'0'のデータを有する。データ判断部(271)は、頁バッファ部(220)から入力される初期データを図5のように分類し、第8のデータ(D7)のデータと第1〜第7のデータ(D0〜D6)に含まれた'1'のデータの個数が合っているかを判断してエラーを確認することができる。そして、エラーが発生した場合は、再び読み出す。
【００７２】
一方、上記初期データ格納部(211)に格納される初期データを変更するためには、入出力制御部(280)を通じて変更するデータの入力を受け、制御部(270)が上記初期データ格納部(211)のアドレスを設定してデータプログラム動作を行うことにより、初期データの変更が可能である。
【００７３】
また、上記初期データ格納部(211)をメモリセルアレイ(210)の内部ではなく別途の格納手段で具備することが可能である。
【００７４】
上記のようにメモリセルアレイ(210)の一部を初期データ格納のために割り当てることにより、多くの面積を占めるフューズ回路が必要でないため、フラッシュメモリ素子のレイアウト面積を減らすことができる。
【００７５】
上記で説明した本発明の技術的思想は、望ましい実施例で具体的に記述されたが、上記実施例はその説明のためのものであり、その制限のためのものではないことに注意しなければならない。また、本発明は、本発明の技術分野の通常の専門家であれば、本発明の技術的思想の範囲内において多様な実施例が可能であることを理解することができるものである。
【図面の簡単な説明】
【００７６】
【図１】一般的なフラッシュメモリ素子のブロック図である。
【図２】本発明の実施例によるフラッシュメモリ素子のブロック図である。
【図３Ａ】本発明の実施例によるフラッシュメモリ素子の動作順序図である。
【図３Ｂ】図３Ａの初期化データラッチ動作の順序図である。
【図４Ａ】本発明の第1実施例による初期化データ格納の例を示した図である。
【図４Ｂ】図４Ａのように格納されたデータを初期化データでラッチするためのデータ判断部を示す。
【図５】本発明の第2実施例による初期化データ格納の例を示した図である。
【符号の説明】
【００７７】
200 :フラッシュメモリ素子
210 :メモリセルアレイ
220 :頁バッファ部   
230 : Yデコーダ
240 : Xデコーダ    
250 :初期データラッチ部
260 :高電圧提供部   
270 :制御部
280 :入出力制御部
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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