(57)【要約】【課題】カウンタクロックの鈍りやＤｕｔｙ比崩れを緩和して、イメージセンサの高速駆動化を実現することができるＡＤＣを提供する。【解決手段】分周器５を用いてカウンタクロックを分周し、分周したカウンタクロックに基づいてＤＡＣ２でランプ波を生成し、ランプ波をＬＰＦ７で鈍らせた後に、コンパレータ８に入力する。コンパレータでは鈍ったランプ波と画素出力とを比較し、コンパレータの比較時間をカウンタ９によってカウントする。【選択図】図１
2009077172.tif 000002
【特許請求の範囲】
【請求項１】
所定のカウンタクロックが供給されるカウンタクロック供給線と、
該カウンタクロック供給線と接続され、入力されたカウンタクロックを分周する分周器と、
該分周器により生成される分周クロックに基づいてアナログ信号をデジタル信号に変換するための参照信号を生成する参照信号生成部と、
該参照信号生成部により生成される参照信号を平滑化する平滑化手段と、
変換対象であるアナログ信号と前記平滑化された参照信号を比較する比較部と、
前記カウンタクロック供給線と接続され、入力されたカウンタクロックに基づいて前記比較部における比較処理が完了した時点のカウント値を保持するカウンタ部とを備える
ことを特徴とするアナログデジタル変換器。
【請求項２】
前記平滑化手段が有するキャパシタに所定の電気信号を供給する電気信号供給手段と、
前記参照信号生成部のリセット時に前記キャパシタを前記参照信号生成部から切り離すと共に、前記キャパシタと前記電気信号供給手段とを接続する接続切替手段とを備える
ことを特徴とする請求項１に記載のアナログデジタル変換器。
【請求項３】
入射光に応じたアナログ信号を生成する撮像部と、
該撮像部で生成されたアナログ信号をデジタル信号に変換するアナログデジタル変換器とを備える撮像装置において、
前記アナログデジタル変換器は、
所定のカウンタクロックが供給されるカウンタクロック供給線と、
該カウンタクロック供給線と接続され、入力されたカウンタクロックを分周する分周器と、
該分周器により生成される分周クロックに基づいてアナログ信号をデジタル信号に変換するための参照信号を生成する参照信号生成部と、
該参照信号生成部により生成される参照信号を平滑化する平滑化手段と、
変換対象であるアナログ信号と前記平滑化された参照信号を比較する比較部と、
前記カウンタクロック供給線と接続され、入力されたカウンタクロックに基づいて前記比較部における比較処理が完了した時点のカウント値を保持するカウンタ部とを備える
ことを特徴とする撮像装置。
【請求項４】
前記平滑化手段が有するキャパシタに所定の電気信号を供給する電気信号供給手段と、
前記参照信号生成部のリセット時に前記キャパシタを前記参照信号生成部から切り離すと共に、前記キャパシタと前記電気信号供給手段とを接続する接続切替手段とを備える
ことを特徴とする請求項３に記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はアナログデジタル変換器（ＡＤＣ（Ａｎａｌｏｇ  ｔｏ  Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ））及びこうしたＡＤＣを備える撮像装置に関する。詳しくは、アナログ信号を時間に変換することによって、アナログ値をデジタル値に変換するＡＤＣ及びこうしたＡＤＣを備える撮像装置に係るものである。
【背景技術】
【０００２】
ＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）型やＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ−ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型の固体撮像装置（イメージセンサ）では、画素トランジスタが多数配列された撮像部を有し、撮像部で蓄積された信号電荷に応じた電気信号が順に読み出されることとなるが、撮像部から読み出されたアナログの電気信号を、ＡＤＣにてデジタル信号に変換して外部に出力する方式が一般に採られている（例えば、特許文献１、特許文献２参照。）。
【０００３】
以下、図面を用いて従来のＡＤＣの一例について説明を行なう。なお、図５は従来のＡＤＣの構成を説明するための模式図であり、図６は従来のＡＤＣの原理を説明するための模式図である。
図５で示す従来のＡＤＣ１０１は、カウンタクロックが供給されるカウンタクロック供給線１０２と、カウンタクロック供給線と接続されたデジタルアナログ変換器（ＤＡＣ（Ｄｉｇｉｔａｌ  ｔｏ  Ａｎａｌｏｇ  Ｃｏｎｖｅｒｔｅｒ））１０３と、ＤＡＣと接続されたコンパレータ１０４と、コンパレータ及びカウンタクロック供給線と接続されたカウンタ１０５とから構成されている。
【０００４】
上記したＤＡＣ１０３は、カウンタクロック供給線１０２を介して入力されるカウンタクロック（図６中の"カウンタクロック"参照。）の立ち上がりタイミング及び立ち下がりタイミングでその出力値が一定割合で減少するランプ波（アナログ信号）を出力する様に構成されている（図６中の"ＤＡＣ出力（ランプ波）"参照。）。
【０００５】
また、上記したコンパレータ１０４では、撮像部（画素）１０６から読み出されたアナログ信号である画素出力（図６中の"画素出力値"参照。）とランプ波が入力され、画素出力とランプ波の関係が「（ランプ波）＞（画素出力）」の関係を満たす場合にはハイレベル（Ｈレベル）信号を出力し、「（ランプ波）＜（画素出力）」の関係を満たす場合にはローレベル（Ｌレベル）信号を出力する様に構成されている（図６中の"コンパレータ出力"参照。）。
【０００６】
更に、上記したカウンタ１０５はＤＤＲ（Ｄｏｕｂｌｅ  Ｄａｔｅ  Ｒａｔｅ）カウンタであり、即ち、入力されるカウタクロックの立ち上がりタイミング及び立ち下がりタイミングの両方でカウントする構成を採るカウンタであり（図６中の"カウンタ出力"参照。）、コンパレータからの出力信号がＬレベルとなったタイミングでカウントが停止する様に構成されている。
【０００７】
上記の様に構成されたＡＤＣでは、コンパレータの出力がＨレベル信号からＬレベル信号に反転したタイミング、即ち、ランプ波が画素出力よりも小さくなったタイミングでカウントを停止し、そのカウンタ値を画素出力のデジタル値として出力し、画素出力（電気信号）を時間に変換することでアナログ値（画素出力）をデジタル値（カウンタ値）に変換しているのである。
【０００８】
なお、上記した従来のＡＤＣの構成においては、カウンタクロックの立ち上がりタイミング及び立ち下がりタイミングでその出力値が一定割合で減少するランプ波を出力することができる様に、ＤＡＣにはカウンタと同一周波数のカウンタクロックを入力している。
【０００９】
【特許文献１】特開２０００−１５２０８２号公報
【特許文献２】特開２００２−２３２２９１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ところで、近年はイメージセンサの多画素化、高速読み出し化が進んでおり、そのためにイメージセンサの駆動についても高速化が進んでいる。そして、イメージセンサの駆動の高速化が進むと、カウンタのカウント動作が高速化し、必然的にカウンタクロックの周波数を高くする必要がある。
【００１１】
しかしながら、カウンタクロックの周波数を高くすると、カウンタクロックの鈍りの問題やＤｕｔｙ比の問題が生じてしまう。
即ち、ＤＡＣとカウンタに同一周波数のカウンタクロックを入力する必要があるために、イメージセンサ内にカウンタクロック供給線を長距離に渡って引き回しており、こうしたカウンタクロック供給線の配線負荷等によって時定数が大きくなってしまう。そのために、カウンタクロック発生装置からＤＡＣへカウンタクロックが到達するまでの経路でカウンタクロックが鈍ってしまい、カウンタクロックの鈍りの程度が大きくなり過ぎた場合には、ＤＡＣへカウンタクロックが充分に到達しないといった不具合が考えられる。また、カウンタクロック発生装置からＤＡＣへカウンタクロックが到達するまでの経路でカウンタクロックのＤｕｔｙ比が崩れてしまうといった不具合も考えられる。
【００１２】
なお、カウンタとしてＤＤＲカウンタを用いた場合には、カウンタクロックのＤｕｔｙ比が崩れることによって、ランプ波のリニアリティーが悪化してしまうといった不具合も生じることとなる。
【００１３】
以下、カウンタクロックのＤｕｔｙ比が崩れることによるランプ波のリニアリティーの悪化について詳細に説明を行なう。
図７はＤＡＣの構成としてＤＤＲカウンタを用いた場合に、カウンタクロックのＤｕｔｙ比が崩れるとＤＡＣで生成されるランプ波のリニアリティーが悪化する現象を説明するための模式的な回路図であり、ここで示す回路では、同一の電流源が５つ形成され、ＤＤＲカウンタで電流源を制御可能に構成されている。また、ＤＤＲカウンタにはカウンタクロックＣＫが入力されて、ＤＤＲカウンタの出力でＤＡＣの電流源を制御する構成とされている。なお、ＤＡＣの出力部は抵抗R［Ω］で終端されており、ＤＡＣの出力Ｒａｍｐ＿ＯｕｔはＩｔｏｔａｌ×Ｒ［Ｖ］となる。
【００１４】
上記の様に構成されたＤＡＣでは、ＤＤＲカウンタはカウンタクロックＣＫの立ち上がり及び立ち下がりの両方のタイミングでカウントを進め、そのカウンタ値の分だけ電流源をオフの状態とし、その様に制御を行うことでカウントが１つ進むとＩｔｏｔａｌは電流源１つ分のＩｕｎｉｔ［Ａ］だけ減少し、Ｒａｍｐ＿Ｏｕｔの電圧もＩｕｎｉｔ×Ｒ［Ｖ］だけ減少することとなる。
【００１５】
ここで、カウンタクロックＣＫの立ち上がりと立ち下がりが一定の間隔の場合（即ち、カウンタクロックのＨレベル期間とＬレベル期間が等しい場合）には、カウントの分だけ電流源をオフの状態としていくと、電流源をオフの状態とするタイミングが一定間隔であるために、ランプ波は一定の間隔で減少していくこととなるものの（図７中符合Ａで示すグラフ参照。）、カウンタクロックの立ち上がりと立ち下がりが一定の間隔ではない場合（即ち、カウンタクロックのＨレベル期間とＬレベル期間が異なる場合）には、カウントの分だけ電流源をオフの状態にしていくと、電流源をオフの状態とするタイミングが一定間隔ではないために、ランプ波は一定の間隔では減少しないこととなる（図７中符合Ｂで示すグラフ参照。）。
即ち、上記した様に、カウンタクロックＣＫのＤｕｔｙ比が崩れ、Ｈレベル期間とＬレベル期間が異なる状態においては、ランプ波のリニアリティーが悪化してしまうこととなる。
【００１６】
以上の通り、カウンタクロックの鈍りの問題やＤｕｔｙ比の問題からイメージセンサの高速駆動化を充分に図ることができていないのが実情である。
【００１７】
なお、特開２００６−５０２３１号公報には、カウンタのカウントが進むにつれてランプ波の減少する割合を徐々に増加させていくことで時間解像度を増加させる技術が開示されているものの、こうした技術ではＤＡＣの駆動周波数を下げることはできず、イメージセンサの高速駆動化を実現することはできない。
【００１８】
本発明は以上の点に鑑みて創案されたものであって、イメージセンサの高速駆動化を実現することができるＡＤＣ及びこうしたＡＤＣを利用した撮像措置を提供することを目的とするものである。
【課題を解決するための手段】
【００１９】
上記の目的を達成するために、本発明に係るＡＤ変換器は、所定のカウンタクロックが供給されるカウンタクロック供給線と、該カウンタクロック供給線と接続され、入力されたカウンタクロックを分周する分周器と、該分周器により生成される分周クロックに基づいてアナログ信号をデジタル信号に変換するための参照信号を生成する参照信号生成部と、該参照信号生成部により生成される参照信号を平滑化する平滑化手段と、変換対象であるアナログ信号と前記平滑化された参照信号を比較する比較部と、前記カウンタクロック供給線と接続され、入力されたカウンタクロックに基づいて前記比較部における比較処理が完了した時点のカウント値を保持するカウンタ部とを備える。
【００２０】
また、上記の目的を達成するために、本発明に係る撮像装置は、入射光に応じたアナログ信号を生成する撮像部と、該撮像部で生成されたアナログ信号をデジタル信号に変換するアナログデジタル変換器とを備える撮像装置において、前記アナログデジタル変換器は、所定のカウンタクロックが供給されるカウンタクロック供給線と、該カウンタクロック供給線と接続され、入力されたカウンタクロックを分周する分周器と、該分周器により生成される分周クロックに基づいてアナログ信号をデジタル信号に変換するための参照信号を生成する参照信号生成部と、該参照信号生成部により生成される参照信号を平滑化する平滑化手段と、変換対象であるアナログ信号と前記平滑化された参照信号を比較する比較部と、前記カウンタクロック供給線と接続され、入力されたカウンタクロックに基づいて前記比較部における比較処理が完了した時点のカウント値を保持するカウンタ部とを備える。
【００２１】
ここで、平滑化手段で参照信号生成部により生成される参照信号を平滑化することによって、参照信号生成部に入力する入力信号の周波数を低くしたとしても、平滑化された参照信号の分解能にはほとんど違いがないこととなる。
そして、参照信号生成部に入力する入力信号の周波数を低くしたとしても、平滑化された参照信号の分解能にはほとんど違いがないために、分周器により分周された分周クロックに基づいて参照信号を生成することが可能となり、結果としてカウンタクロックの鈍りの影響を低減することができる。
【００２２】
また、分周器によってカウンタクロックを分周することでＤｕｔｙ比を改善することができる。
【００２３】
以下、［１］参照信号を平滑化することによって、参照信号生成部に入力する入力信号の周波数を低くしたとしても、平滑化された参照信号の分解能にはほとんど違いが生じない点、［２］分周クロックに基づいて参照信号を生成することによってカウンタクロックの鈍りの影響を低減することができる点、［３］分周することでＤｕｔｙ比を改善することができる点について詳細に説明を行なう。
【００２４】
［１］平滑化された参照信号の分解能はほとんど違いが生じない点
図８（ａ）はＤＡＣ（参照信号生成部の一例）によって生成されるランプ波（参照信号の一例）を示しており、ここで示すランプ波はカウンタクロックの立ち上がりタイミング及び立ち下がりタイミングでその出力値が一定割合で減少している（図８（ａ）中符合ａで示すランプ波参照。）。そして、ＤＡＣによって生成されるランプ波の分解能はＤＡＣに入力するカウンタクロックの周波数を低くすると、それに応じて低くなり、具体的には、ＤＡＣに入力するカウンタクロックの分解能を１ｂｉｔ下げるとランプ波の分解能も１ｂｉｔ下がり（図８（ａ）中符合ｂで示すランプ波参照。）、ＤＡＣに入力するカウンタクロックの分解能を２ｂｉｔ下げるとランプ波の分解能も２ｂｉｔ下がることとなる（図８（ａ）中符合ｃで示すランプ波参照。）。
【００２５】
一方、図８（ｂ）はＤＡＣによって生成されるランプ波をＬＰＦ（低域通過濾波器（Ｌｏｗ  Ｐａｓｓ  Ｆｉｌｔｅｒ））（平滑化手段の一例）によって鈍らせたランプ波を示している。ここで示すランプ波は、ＤＡＣ出力線にＬＰＦを入れることでＤＡＣ出力線の時定数が大きくなってランプ波が鈍り、ランプ波が鈍ることでカウンタクロックの立ち上がりタイミングや立ち下がりタイミングとは無関係に常に一定の割合で減少している（図８（ｂ）中符合ａ参照。）。
そして、カウンタクロックの立ち上がりタイミングや立ち下がりタイミングとは無関係に常に一定の割合で減少する程度まで鈍らせたランプ波の分解能はＤＡＣに入力するカウンタクロックの周波数を低くしたとしてもほとんど違いが見られず、具体的には、ＤＡＣに入力するカウンタクロックの分解能を１ｂｉｔ下げても鈍らせたランプ波の分解能に違いは生じず（図８（ｂ）中符合ｂで示すランプ波出力値参照。）、ＤＡＣに入力するカウンタクロックの分解能を２ｂｉｔ下げても鈍らせたランプ波の分解能に違いは生じない（図８（ｃ）中号ｃで示すランプ波出力値参照。）。
【００２６】
従って、上述の通り、参照信号を平滑化することによって、参照信号生成部に入力する入力信号の周波数を低くしたとしても分解能はほとんど違いを生じないのである。
【００２７】
［２］カウンタクロックの鈍りの影響を低減することができる点
先ず、カウンタクロックの鈍りの程度を示す値として、線型形における一次の周波数応答を示す値である時定数が知られており、図９（ａ）で示す様なＲＣ回路に、ＶＩＮで示す様な矩形波を入力した場合に、ＲＣ回路を通過した後のＶＯＵＴは鈍った波形となり、この鈍りの程度は回路の負荷（図９で示す回路の場合にはＲとＣ）によって決定され、その程度を示した値が時定数であり、時定数τには以下の［１式］の関係が成立する。
【００２８】
［１式］
2009077172.tif 000003
【００２９】
ここで、ＶＯＵＴの立ち上がりは、波形が上昇し始めてからの時間をｔＵＰとすると、Ｖｏｕｔ＿ＵＰは以下の［２式］で表され、時間ｔＵＰ＝τの時にＶＯＵＴ＿ＵＰ＝ＶＤＤ（１−ｅ−１）≒０．６３２ＶＤＤとなるために、時定数τは波形の定常値の約６３．２％に達する時間と言うことができる。また、時間ｔＵＰ＝２τの時にＶＯＵＴ＿ＵＰ＝ＶＤＤ（１−ｅ−２）≒０．８６５ＶＤＤとなるために、波形の定常値の約９０％まで達することとなる。
一方、ＶＯＵＴの立ち下がりは、波形が下降し始めてからの時間をｔＤＯＷＮとすると、ＶＯＵＴ＿ＤＯＷＮは以下の［３式］で表され、時間ｔＤＯＷＮ＝τの時にＶＯＵＴ＿ＤＯＷＮ＝ＶＤＤ（ｅ−１）≒０．３６８ＶＤＤとなる。
【００３０】
［２式］
2009077172.tif 000004
【００３１】
［３式］
2009077172.tif 000005
【００３２】
なお、ここではＲＣ回路を例に挙げて説明を行っているが、ＲＬ回路やＲＬＣ回路においても時定数τの関係式は変わるものの、時定数τは、時間ｔ＝τの時に波形の定常値の約６３．２％に達する値であり、回路や配線等による負荷が増えるとその値も増加することとなる。即ち、上記した通り、時定数τは回路や配線負荷によって決まる波形の鈍り具合を示す値ということができる。
【００３３】
そして、カウンタクロックの場合にはカウンタクロックの経路上の配線負荷や回路負荷によってカウンタクロックにかかる時定数が決定されることとなるのであるが、時定数τは周波数には依存するものではないために、カウンタクロックを分周したとしても、即ち、カウンタクロックの周波数を低くしたとしてもカウンタクロックにかかる時定数は変わらずに、波形の鈍り方は同じであるということができる。換言すると、図９（ｂ）で示す様に分周（２分周）したとしてもカウンタクロックにかかる時定数は変わらないために、波形の鈍り方は同じということになる。
【００３４】
従って、分周した方が分周していない時よりも一周期が長いために、分周クロックに基づいて参照信号を生成することによって、時定数によるカウンタクロックの鈍りの影響が見え難くなるのである。
【００３５】
［３］分周することによってＤｕｔｙ比を改善することができる点
Ｄｕｔｙ比とは、クロックの１周期におけるＨレベル期間とＬレベル期間の比率のことであり、１周期の長さをＴ、Ｈレベル期間の長さをＨとすると、Ｄｕｔｙ比＝Ｈ／Ｔ×１００（％）で示すことができる（図１０参照。）。
【００３６】
さて、図１１はクロックを２分周する分周器の原理として一般的に知られている回路構成及びタイミングチャートを示しており、ここで示す分周器は２段フリップフフロップ（ＦＦ）構成とされており、２段目のＦＦの反転出力ＸＱが１段目のＦＦの入力Ｄに入力され、２段目のＣＫには１段目のＣＫの反転信号が入力されている。
【００３７】
なお、ＦＦの動作としては、ＸＣＬＲがＬレベル期間はＦＦがリセットされ、ＱがＬレベル固定、ＸＱがＨレベル固定となる。一方、ＸＣＬＲがＨレベル期間はＣＫの状態に応じて入力Ｄのデータを取り込み保持することとなる。また、ＣＫがＬレベル期間は入力Ｄのデータを取り込み、そのままＱに出力し、ＣＫの立ち上がりでＦＦのデータを確定することとなる。一方、ＣＫがＨレベル期間はＣＫの立ち上がりで確定したデータをＱから出力し続けることとなり、ＸＱはＱの反転の信号を出力する。
【００３８】
上記の様にＦＦが動作を行なう場合に、図１１（ａ）で示すタイミングチャートにおいてＸＣＬＲがＨレベル期間となった後のＴ１〜Ｔ４の各タイミングについて説明を行なう。
先ず、Ｔ１のタイミングでＣＫがＬレベルとなるので１段目のＦＦがｘｏｕｔの信号を取り込み出力ｆｆ１＿ｏｕｔがＨレベルとなる。次に、Ｔ２のタイミングでＣＫがＨレベルとなるために、１段目のＦＦはＣＫの立ち上がりでデータを確定する。ＣＫの立ち上がり時のｘｏｕｔはＨレベルなのでＨレベルのデータを確定する。ＣＫがＨレベルの期間はＣＫの立ち上がりで確定したＨレベルを出力し続けることとなる。２段目のＦＦはＣＫに１段目のＣＫの反転信号が入っているため、ＣＫのＨレベルの期間にｆｆ１＿ｏｕｔの信号をＦＦ内に取り込むこととなり、Ｄｉｖｉｄｅｒ＿ｏｕｔからＨレベルを出力する。そのときｘｏｕｔはＤｉｖｉｄｅｒ＿ｏｕｔの反転信号のためＬレベルとなる。次にＴ３のタイミングになると、ＣＫがＬレベルになるために、１段目のＦＦがｘｏｕｔを取り込んでｆｆ１＿ｏｕｔがＬレベルとなり、２段目のＦＦはＣＫの立ち下がりでデータを確定したｆｆ１＿ｏｕｔ＝Ｈレベルのデータを出力し続ける。次にＴ４のタイミングでＣＫがＨレベルとなり、１段目の出力ｆｆ１＿ｏｕｔはＣＫの立ち上がりで確定したｘｏｕｔ＝Ｌレベルを出力し続け、２段目の出力はｆｆ１＿ｏｕｔ＝Ｌレベルを取り込みＤｉｖｉｄｅｒ＿ｏｕｔ＝Ｌレベルを出力する。この様にＴ１〜Ｔ４のタイミングが繰り返されて、結果としてＣＫを分周したクロックがＤｉｖｉｄｅｒ＿ｏｕｔに出力されることとなる。
【００３９】
図１１（ｂ）は図１１で示す分周器にＤｕｔｙ比が崩れたクロックが入った場合の動作タイミングチャートを示しており、図１１（ｂ）から、Ｔ１〜Ｔ４のタイミングで上記と同様に動作を行なった場合には、Ｄｕｔｙ比が崩れたクロックであっても分周器を通った後のＤｉｖｉｄｅｒ＿ｏｕｔはＤｕｔｙ比が改善された波形となることが分かる。
これは、図１１で示す構成の分周器の場合には、２段目のＦＦがＣＫの立ち上がりのみに同期してデータが変化するものであるために、Ｄｕｔｙ比が崩れたＣＫであったとしてもジッタ（ｊｉｔｔｅｒ）が無い（若しくは無視できる程小さい）場合には１周期の長さは同じであり、ＣＫの立ち上がりまたは立ち下がりのどちらかだけに着目するとＣＫの立ち上がりまたは立ち下がりは常に一定のタイミングであるために、Ｄｉｖｉｄｅｒ＿ｏｕｔのタイミングは一定のタイミングとなり、即ち、分周器で分周することによってＤｕｔｙ比を改善することができる。
【発明の効果】
【００４０】
本発明のＡＤＣ及びこうしたＡＤＣを備える撮像装置では、カウンタクロックの鈍りの影響を低減することができると共に、Ｄｕｔｙ比の改善をも行なうことができ、イメージセンサの高速駆動化を実現することができる。
【発明を実施するための最良の形態】
【００４１】
以下、本発明の実施の形態について図面を参照しながら説明し、本発明の理解に供する。
図１は本発明を適用した撮像装置の一例を説明するための模式図であり、図２は本発明を適用した撮像装置の一例におけるＡＤＣの原理を説明するための模式図である。
本発明を適用した撮像装置１は、入力光に応じたアナログ信号を生成する撮像部（画素）２と、撮像部で生成されたアナログ信号をデジタル信号に変換するＡＤＣ３とを備える。
【００４２】
ＡＤＣ３は、カウンタクロックが供給されるカウンタクロック供給線４と、カウンタクロック供給線と接続された分周器５と、分周器と接続されたＤＡＣ６と、ＤＡＣと接続されたＬＰＦ７と、ＬＰＦと接続されたコンパレータ８と、コンパレータ及びカウンタクロック供給線と接続されたカウンタ９とから構成されている。
【００４３】
上記した分周器５は、例えば、図１１で示す様な回路構成の汎用的な分周器であり、カウンタクロックを介して入力されるカウンタクロック（図２中の"カウンタクロック"参照。）を２分周することができる様に構成されている。なお、ここでは２分周する場合を例に挙げて説明を行っているが、３分周や４分周であっても構わないのは勿論である。
【００４４】
また、ＤＡＣ６は、分周器３を経て入力される２分周されたカウンタクロック（図２中の"分周クロック"参照。）の立ち上がりタイミング及び立ち下がりタイミングでその出力値が一定割合で減少するランプ波を出力する様に構成されている（図２中の"ＤＡＣ出力（ランプ波）"参照。）。
【００４５】
更に、ＬＰＦ７は、ＤＡＣ出力線に接続されてＤＡＣ出力線の時定数を大きくし、２分周されたカウンタクロックの立ち上がりタイミングや立ち下がりタイミングとは無関係に常に一定割合で減少する様にランプ波を鈍らせている（図２中の"ＬＰＦ後ランプ波"参照。）。
【００４６】
また、コンパレータ８は、撮像部（画素）２から読み出されたアナログ信号である画素出力（図２中の"画素出力値"参照。）とＬＰＦを経たランプ波（以下、「ＬＰＦ後ランプ波」と称する。）が入力され、画素出力とＬＰＦ後ランプ波の関係が「（ＬＰＦ後ランプ波）＞（画素出力）」の関係を満たす場合にはＨレベル信号を出力し、「（ＬＰＦ後ランプ波）＜（画素出力）」の関係を満たす場合にはＬレベル信号を出力する様に構成されている（図２中の"コンパレータ出力"参照。）。
【００４７】
また、カウンタ９は、ＤＤＲカウンタであり、コンパレータからの出力信号がＬレベルとなったタイミングでカウントが停止する様に構成されている（図２中の"カウンタ出力"参照。）。なお、本実施例ではＤＤＲカウンタを例に挙げて説明を行っているが、特にカウンタの種類を限定するものではないことは勿論である。
【００４８】
ここで、本実施例では、２分周されたカウンタクロックの立ち上がりタイミング及び立ち下がりタイミングでその出力が一定の割合で減少していくランプ波を出力するＤＡＣを例に挙げ、コンパレータからの出力信号がＬレベルとなったタイミングでカウンタのカウントが停止する場合を例に挙げて説明を行っているが、ＤＡＣが２分周されたカウンタクロックの立ち上がりタイミング及び立ち下がりタイミングでその出力が一定の割合で増加していくランプ波を出力し、コンパレータからの出力信号がＨレベルとなったタイミングでカウンタのカウントを停止する構成としても良い。
【００４９】
上記した本発明を適用した撮像装置の一例では、ＤＡＣ出力線にＬＰＦを入れることで、ＤＡＣへ分周したカウンタクロックを使用することができ、そのために、カウンタクロックの周波数を高くしたとしても配線等の時定数による鈍りの影響が見え難くなり、カウンタクロックの周波数を高くすることによる不具合を軽減することが可能となる。
【００５０】
また、ＤＡＣにＤｕｔｙ比が改善されたクロックを使用することが可能となり、回路起因や温度等の外部要因によるＤｕｔｙ比崩れの問題をも低減することができる。
【００５１】
更に、ＤＡＣがカウンタよりも低い分解能で設計することができるために、従来の回路構成、即ち、ＤＡＣとカウンタの分解能を同一としていた回路構成よりも小さく設計を行なうことが可能となり、回路面積削減による理収向上や回路削減による消費電力ダウンの効果が期待できる。
【００５２】
ところで、ＤＡＣ出力線にＬＰＦを入れた場合には、ランプ波のリセット時のセトリングが問題となる可能性がある。即ち、カウンタでのカウント終了後に、次のカウントに備えるべくランプ波の出力をカウント始めのレベルまで戻す必要があり、こうした動作をランプ波のリセットと称するのであるが、ＤＡＣ出力線にＬＰＦを入れた場合にはＤＡＣ出力線の負荷が増大するためにセトリング時間が長くなってしまい、求められる仕様時間内にセトリングが行えない場合も考えられる。
【００５３】
そこで、本発明を適用した撮像装置の変形例として、ランプ波のリセット時にはＬＰＦをＤＡＣ出力線から切り離して別の電圧源若しくは電流源により電荷をチャージ（プリチャージ）できる機能を備えることが好ましい（図３（ａ）参照。）。
【００５４】
具体的には、図３（ｂ）で示す様に、ＬＰＦのキャパシタの接続先をスイッチ回路で切替可能に構成し、カウンタクロックをカウントして時間的にＤＡＣ出力が減少若しくは増加していく動作時にはキャパシタをＤＡＣ出力線に接続してＬＰＦの機能を果たす様にする。一方、カウンタのカウントが終了し、ランプ波をリセットする場合にはキャパシタをＤＡＣ出力線から切り離してプリチャージ用の回路１０を用いてキャパシタのＤＡＣ出力線に接続されていたノードの電位がランプ波のリセット電位と同じ電位になるまで電荷をチャージ若しくは電荷を引き抜く動作を行なう。なお、リセット時にキャパシタに電荷をチャージ若しくは引き抜く動作を行なうことができるのであれば、プリチャージの方式はいかなる方式であっても良い。
【００５５】
本発明を適用した撮像装置の変形例では、プリチャージ機能を有する回路を用いることによって、リセット時にＬＰＦのキャパシタを切り離してＤＡＣ出力の負荷を軽減し、ＬＰＦをＤＡＣ出力に入れることによって問題となり得るリセット時のセトリングの問題を軽減することができる。
【００５６】
なお、上記の通り、本発明を適用した撮像装置では、ＤＡＣに入力するカウンタクロックの鈍りの影響を見え難くなると共に、ＤＡＣに入力するカウンタクロックのＤｕｔｙ比崩れの問題をも低減することができるために、本発明を適用した撮像装置の実用例としては、カウンタクロック発生装置からカウンタまでの経路を短くして、カウンタに入力するカウンタクロックの鈍りの影響やＤｕｔｙ比崩れを抑制することができる構成が好ましいと考えられる。
【００５７】
即ち、カウンタクロック発生装置からカウンタにカウンタクロック供給線を配し、その後に、ＤＡＣへカウンタクロック供給線を配するといった構成が好ましいと考えられ、具体的には、［１］カウンタクロック発生装置（図示せず）からカウンタクロック供給線を介してカウンタにカウンタクロックを入力し、カウンタの直後に配置された分周器でカウンタクロックを分周し、分周したカウンタクロックをＤＡＣに入力する構成（図４（ａ）参照。）や、［２］カウンタクロック発生装置（図示せず）からカウンタクロック供給線を介してカウンタにカウンタクロックを入力し、続いて、カウンタからＤＡＣの直前に配置された分周器にカウンタクロックを入力し、分周器で分周したカウンタクロックをＤＡＣに入力する構成（図４（ｂ）参照。）が考えられる。
【００５８】
ここで、カウンタ側に分周器を入れた場合（図４（ａ）の場合）には、配線等の負荷によるカウンタクロックの鈍りの影響を軽減することができると共に、消費電力の軽減をより図ることができることとなる。一方、ＤＡＣ側に分周器を入れた場合（図４（ｂ）の場合）には、ほとんどＤｕｔｙ比が崩れていない状態のクロックをＤＡＣに入力することができる。
【図面の簡単な説明】
【００５９】
【図１】本発明を適用した撮像装置の一例を説明するための模式図である。
【図２】本発明を適用した撮像装置の一例におけるＡＤＣの原理を説明するための模式図である。
【図３】ランプ波のリセット時のセトリングを説明するための模式図である。
【図４】本発明を適用した撮像装置の実用例を説明するための模式図である。
【図５】従来のＡＤＣの構成を説明するための模式図である。
【図６】従来のＡＤＣの原理を説明するための模式図である。
【図７】ランプ波のリニアリティーの悪化を説明するための模式図である。
【図８】ＬＰＦを介した場合のランプ波形状を説明するための模式図である。
【図９】カウンタクロックの鈍りを説明するための模式図である。
【図１０】Ｄｕｔｙ比を説明するための模式図である。
【図１１】分周器を説明するための模式図である。
【符号の説明】
【００６０】
１    撮像装置
２    撮像部（画素）
３    ＡＤＣ
４    カウンタクロック供給線
５    分周器
６    ＤＡＣ
７    ＬＰＦ
８    コンパレータ
９    カウンタ
１０    プリチャージ用の回路
【図１】
2009077172.tif 000006
【図２】
2009077172.tif 000007
【図３】
2009077172.tif 000008
【図４】
2009077172.tif 000009
【図５】
2009077172.tif 000010
【図６】
2009077172.tif 000011
【図７】
2009077172.tif 000012
【図８】
2009077172.tif 000013
【図９】
2009077172.tif 000014
【図１０】
2009077172.tif 000015
【図１１】
2009077172.tif 000016