(57)【要約】【課題】低コストな半導体圧力センサ装置を提供する。【解決手段】例えば、圧力センサＳＥＮのオフセット調整を行うため、外部抵抗ＲＥと、このＲＥの両端に接続され、プロセッサＭＣＵ等の半導体チップ内部で形成される内蔵抵抗回路ＩＲＣ１とを設ける。ＩＲＣ１は、例えば、ＲＥの両端の間に直列接続されたＮ個の内蔵抵抗ＲＩ１〜ＲＩｎと、この直列抵抗の各ノードの電圧の中からいずれか１個を選択して信号ＩＮｎとして出力する（Ｎ＋１）個のスイッチＳＷ０〜ＳＷｎを含んでいる。ＲＥは、例えば数十Ω〜数百Ωで高い絶対値精度のものであり、ＲＩ１〜ＲＩｎは、それぞれが例えば数ｋΩで、相対値精度が高いものである。これにより、オフセット調整範囲は、ＲＥが主体となり高い絶対値精度で定まり、この範囲内での調整分解能も、ＲＩの相対値精度に伴い高い精度が得られる。【選択図】図４
2009156658.tif 000002
【特許請求の範囲】
【請求項１】
第１ノードと第２ノードの間に接続された第１圧力検出用抵抗と、
前記第２ノードと第３ノードの間に接続された第２圧力検出用抵抗と、
前記第３ノードと第４ノードの間に接続された第３圧力検出用抵抗と、
前記第４ノードと第５ノードの間に接続された第４圧力検出用抵抗と、
前記第１ノードと前記第５ノードの間に接続されたオフセット調整用抵抗と、
前記第１ノードと前記第５ノードの間に設けられ、複数のスイッチと、自身の合成抵抗値が前記オフセット調整用抵抗のオーダーに比べて十分大きくされた複数の内蔵抵抗とを含んだ内蔵抵抗回路とを備え、
前記内蔵抵抗回路は、一つの半導体チップ上に形成され、前記複数のスイッチに対する選択信号が入力されることで、前記第１ノードの電圧と前記第５ノードの電圧の範囲内から前記選択信号に応じて選択した電圧を出力ノードに伝達するように構成されたことを特徴とする半導体圧力センサ装置。
【請求項２】
請求項１記載の半導体圧力センサ装置において、
前記オフセット調整用抵抗は、前記半導体チップの外部に設けられることを特徴とする半導体圧力センサ装置。
【請求項３】
請求項１記載の半導体圧力センサ装置において、
前記内蔵抵抗回路内に含まれる前記複数の内蔵抵抗は、ポリシリコンによって形成されることを特徴とする半導体圧力センサ装置。
【請求項４】
請求項１または２記載の半導体圧力センサ装置において、
前記内蔵抵抗回路は、
前記第１ノードと前記第５ノードの間に直列接続され、それぞれの抵抗値がほぼ同一とされた複数の第１内蔵抵抗と、
前記複数の第１内蔵抵抗間のそれぞれの接続ノードの電圧を前記選択信号に応じて前記出力ノードに伝達する複数の第１スイッチとを有することを特徴とする半導体圧力センサ装置。
【請求項５】
請求項１または２記載の半導体圧力センサ装置において、
前記内蔵抵抗回路は、
前記第１ノードと前記第５ノードの間に直列接続され、それぞれの抵抗値が同一となるように設計された複数の第２内蔵抵抗と、
前記選択信号に応じて前記複数の第２内蔵抵抗のいずれか一つを選択し、この選択した第２内蔵抵抗の一端の電圧を第６ノードに、他端の電圧を第７ノードに伝達する複数の第２スイッチと、
前記第６ノードと前記第７ノードの間に直列接続され、それぞれの抵抗値がほぼ同一とされた複数の第３内蔵抵抗と、
前記複数の第３内蔵抵抗間のそれぞれの接続ノードの電圧を前記選択信号に応じて前記出力ノードに伝達する複数の第３スイッチとを有することを特徴とする半導体圧力センサ装置。
【請求項６】
請求項１または２記載の半導体圧力センサ装置において、
前記内蔵抵抗回路は、
前記第１ノードと前記出力ノードの間に直列接続され、それぞれの抵抗値がほぼ同一とされた複数の第４内蔵抵抗と、
前記複数の第４内蔵抵抗にそれぞれ対応して設けられ、前記選択信号に応じて前記複数の第４内蔵抵抗のいずれか一つまたは複数を選択し、この選択した第４内蔵抵抗の両端をショートする複数の第４スイッチと、
前記出力ノードと前記第５ノードの間に直列接続され、それぞれの抵抗値がほぼ同一とされた複数の第５内蔵抵抗と、
前記複数の第５内蔵抵抗にそれぞれ対応して設けられ、前記選択信号に応じて前記複数の第５内蔵抵抗のいずれか一つまたは複数を選択し、この選択した第５内蔵抵抗の両端をショートする複数の第５スイッチとを有することを特徴とする半導体圧力センサ装置。
【請求項７】
第１ノードと第２ノードの間に接続された第１圧力検出用抵抗と、
前記第２ノードと第３ノードの間に接続された第２圧力検出用抵抗と、
前記第３ノードと第４ノードの間に接続された第３圧力検出用抵抗と、
前記第４ノードと第５ノードの間に接続された第４圧力検出用抵抗と、
前記第１ノードと前記第５ノードの間に接続されたオフセット調整用抵抗と、
半導体チップ上に形成された、内蔵抵抗回路、増幅回路、アナログ−ディジタル変換回路、およびプロセッサを含んだ情報処理装置とを備え、
前記内蔵抵抗回路は、
前記第１ノードと前記第５ノードの間に設けられ、自身の合成抵抗値が前記オフセット調整用抵抗のオーダーに比べて十分大きくされ、前記第１ノードの電圧と前記第５ノードの電圧の間を分圧する複数の内蔵抵抗と、
前記複数の内蔵抵抗を利用して、スイッチ選択信号に応じた分圧比となる電圧を第６ノードに伝達する複数のスイッチとを備え、
前記増幅回路は、前記第３ノードと前記第６ノードの電圧差を増幅し、
前記アナログ−ディジタル変換回路は、前記増幅回路によって増幅されたアナログ電圧をディジタル信号に変換し、
前記プロセッサは、前記ディジタル信号から圧力値を算出することを特徴とする半導体圧力センサ装置。
【請求項８】
請求項７記載の半導体圧力センサ装置において、
前記オフセット調整用抵抗は、前記半導体チップの外部に設けられることを特徴とする半導体圧力センサ装置。
【請求項９】
請求項７記載の半導体圧力センサ装置において、
前記内蔵抵抗回路内に含まれる前記複数の内蔵抵抗は、ポリシリコンによって形成されることを特徴とする半導体圧力センサ装置。
【請求項１０】
請求項７または８記載の半導体圧力センサ装置において、
前記情報処理装置には、オフセット調整プログラムが実装され、
前記プロセッサは、前記オフセット調整プログラムを実行した際に、
前記スイッチ選択信号の値を設定する第１処理と、
前記アナログ−ディジタル変換回路のディジタル信号を読み取る第２処理と、
前記第２処理で読み取ったディジタル信号を判定して、前記ディジタル信号に対応するアナログ電圧が所定値よりも小さくなるような前記スイッチ選択信号の値を探索する第３処理とを実行することを特徴とする半導体圧力センサ装置。
【請求項１１】
半導体基板に形成されたデータ処理装置であって、
前記データ処理装置は、
圧力センサが結合されるべき第１、第２及び第３端子と、
前記第２端子と前記第３端子の間に結合された複数の抵抗素子と、
前記複数の抵抗素子の接続部に結合された複数のスイッチ素子と
前記複数のスイッチ素子から選択された１つのスイッチ素子を導通状態とするための第１設定値を格納可能な第１レジスタと、
前記第１端子と前記選択された１つのスイッチ素子の出力とを受ける増幅回路と、
前記増幅回路の増幅率を設定するための第２設定値を格納可能な第２レジスタと、
前記増幅回路の出力を受けるアナログ−ディジタル変換回路とを備えることを特徴とするデータ処理装置。
【請求項１２】
請求項１１記載のデータ処理装置において、さらに、
バスと
前記バスに結合されたＣＰＵと、
前記第１及び前記第２レジスタに設定されるべき前記第１及び前記第２設定値を格納するメモリと有し、
前記第１及び前記第２設定値は、前記データ処理装置の初期化に応答して、前記メモリから前記第１及び前記第２レジスタへ前記バスを介して設定されることを特徴とするデータ処理装置。
【請求項１３】
請求項１１記載のデータ処理装置において、
前記メモリは、電気的に書き込み及び消去が可能な不揮発性メモリであり、
前記不揮発性メモリは、前記第１及び前記第２設定値を算出するための第１プログラムと、前記圧力センサからの信号から圧力を算出する動作プログラムが格納されることを特徴とするデータ処理装置。
【請求項１４】
請求項１１〜１３のいずれか１項に記載のデータ処理装置を用いた血圧計。
【請求項１５】
請求項１１〜１３のいずれか１項に記載のデータ処理装置を用いた掃除機。
【請求項１６】
請求項１１〜１３のいずれか１項に記載のデータ処理装置を用いた気圧計。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体圧力センサ装置及びデータ処理装置に関し、特に、オフセット調整機能を含んだ半導体圧力センサ装置に適用して有益な技術に関するものである。
【背景技術】
【０００２】
例えば、特許文献１には、ブリッジ回路からなる圧力センサと、このブリッジ回路の回路ループ内にオフセット調整用回路が挿入された半導体圧力センサ回路が示されている。このオフセット調整用回路は、回路ループの一部を開放した２つのノード間に、並列接続の抵抗体を接続可能な構成となっており、どの抵抗体を接続するかをスイッチ素子の開閉によって選択することで等価的にノード間に可変抵抗を接続したような構成となっている。なお、スイッチ素子の開閉情報は、ＥＥＰＲＯＭ（Electronically Erasable and Programmable Read Only Memory）に記憶される。
【０００３】
また、非特許文献１には、ブリッジ回路からなるゲージ圧用センサ素子の仕様が示されている。このセンサ素子では、ブリッジ回路の回路ループの一部が開放され、ブリッジ回路のオフセット調整を行いたい場合に、この開放された部分に例えば２００Ωのゼロバランストリマ抵抗（ＶＲ０）を挿入する旨が記載されている。
【特許文献１】特開平５−２４８９７５号公報
【非特許文献１】「ＦＰＮ、ＦＧＮ−６データシート」、［ｏｎｌｉｎｅ］、［平成１９年１１月１９日検索］、インターネット＜ＵＲＬ：ｈｔｔｐ：／／ｗｗｗ．ｆｕｊｉｋｕｒａ．ｃｏ．ｊｐ／００／ｓｅｎｓｏｒ／ｊｐｎ／ｊ＿ｐｄｆ／ｊ＿ｆｐｎｇｎ．ｐｄｆ＞
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、前記のような半導体圧力センサ装置及びデータ処理装置の技術について、本発明者が検討した結果、以下のようなことが明らかとなった。
【０００５】
図１４は、本発明の前提として検討した半導体圧力センサ装置において、その構成の一例を示す回路図である。この半導体圧力センサ装置は、前述した非特許文献１の構成例を反映したものとなっている。図１４の半導体圧力センサ装置では、４つの圧力センサ素子（ピエゾ抵抗）ＲＰ１〜ＲＰ４によってブリッジ回路（ホイートストンブリッジ回路）が構成され、ＲＰ３とＲＰ４の接続ノードを基準にＲＰ１とＲＰ２の接続ノードに定電流源ＩＳからの定電流が供給されている。
【０００６】
ＲＰ１とＲＰ４の間には、例えば２００Ωといった可変抵抗（ゼロバランストリマ抵抗）ＶＲ０が接続され、このＶＲ０上のノードと、ＲＰ２とＲＰ３の接続ノードとの電位差がブリッジ回路の出力となって増幅回路ＡＭＰで増幅される。このＡＭＰの出力は、アナログ−ディジタル変換部ＡＤＣによってディジタル値に変換され、これを処理することでＲＰ１〜ＲＰ４の抵抗値の不平衡度合いならびに圧力が検出される。
【０００７】
可変抵抗ＶＲ０は、ＲＰ１側とＲＰ４側の抵抗分割比を例えばダイヤル等によって機械的に調整可能なものとなっている。例えば、ＲＰ１〜ＲＰ４の製造誤差等によって、ブリッジ回路の出力にＤＣオフセット成分が存在すると、このオフセット電圧も増幅回路ＡＭＰによって増幅されるため、ＡＤＣの有効入力電圧範囲が狭くなる。そこで、このＤＣオフセット成分をゼロに近づけるため、ＲＰ１〜ＲＰ４の外圧がゼロの状態で、ブリッジ回路の出力がゼロに近づくようにＶＲ０の抵抗分割比が調整される。
【０００８】
しかしながら、この場合、可変抵抗ＶＲ０を外部部品として設ける必要があり、小型化の障害になると共に、部品コストも増大する。また、可変抵抗ＶＲ０の抵抗分割比の調整を手動で行う必要があるため、調整コストが増大し、さらに、機械的な調整であるため、振動等による変動で信頼性が損なわれる恐れもある。そこで、例えば、特許文献１の技術を用いることが考えられる。
【０００９】
図１５は、本発明の前提として検討した半導体圧力センサ装置において、その他の構成の一例を示す回路図であり、前述した特許文献１の技術を反映したものである。図１５に示す半導体圧力センサ装置は、図１４と同様に、ブリッジ回路を構成する４つの圧力センサ素子ＲＰ１〜ＲＰ４を備え、ＲＰ１とＲＰ４の間には、オフセット調整回路ＯＦＣ＿Ｂが挿入されている。オフセット調整回路ＯＦＣ＿Ｂは、並列接続された５つの外部抵抗ＲＥ１１〜ＲＥ１５を含み、この内の４つの外部抵抗ＲＥ１２〜ＲＥ１５は、それぞれスイッチＳＷ１２〜ＳＷ１５を介してＲＰ１とＲＰ４間に接続される構成となっている。そして、このＯＦＣ＿ＢとＲＰ４の接続ノードと、ＲＰ２とＲＰ３の接続ノードとの電位差が増幅回路ＡＭＰで増幅される。
【００１０】
また、図１５の半導体圧力センサ装置は、データ処理装置としてのプロセッサ（マイクロコンピュータ等）ＭＣＵを備える。ＭＣＵは、アナログ−ディジタル変換部ＡＤＣや、情報処理部ＰＲＣを含み、前述した増幅回路ＡＭＰの出力から圧力値を算出する。さらに、ＭＣＵは、予め外部のＥＥＰＲＯＭに格納されたＳＷ１２〜ＳＷ１５のオン・オフ情報に基づいてＳＷ１２〜ＳＷ１５のオン・オフを制御する。ＥＥＰＲＯＭには、予め、圧力がゼロの状態で試験を行ってブリッジ回路のオフセット電圧が最もゼロに近づいた時のＳＷ１２〜ＳＷ１５のオン・オフ情報が格納されている。
【００１１】
しかしながら、この場合、オフセット調整回路ＯＦＣ＿Ｂは、図１４のような抵抗分割比ではなくＲＰ１側のみの抵抗値を調整する構成となっているため、場合によってはオフセット調整自体が困難となることも予想される。また、並列接続による合成抵抗によって調整を行うため、調整の刻み幅を一定にするのが困難であり、高精度なオフセット調整が十分に行えない恐れがある。さらに、例えば２Ω刻みといったオフセット調整を行うためには、勿論、各外部抵抗ＲＥ１１〜ＲＥ１５は、その絶対値精度および相対値精度が高いものを用いる必要がある。そうすると、部品コストの増大なども懸念される。すなわち、図１５の場合でのオフセット調整回路では、ＳＷ１２〜ＳＷ１５を選択することで、ＲＰ１とＲＰ４間のオフセット調整回路の抵抗値が変わるため、圧力センサのＲＰ１とＲＰ４の抵抗値が変わることと等価となり、圧力センサの圧力値に対する感度（出力電圧値）が変わるという問題が生じる。このように、オフセットを調整することで圧力センサの圧力値に対する感度が変わると、後段の増幅回路の利得も調整する必要性が生じる。
【００１２】
一方、各外部抵抗ＲＥ１１〜ＲＥ１５の実装面積の削減、ならびにこのような外部部品の調達コスト等の削減を図るためには、ＲＥ１１〜ＲＥ１５をプロセッサＭＣＵ内の半導体チップ上で形成することが考えられる。しかしながら、半導体チップで形成した抵抗は、相対値精度は高くできるが、絶対値精度は、例えば±２０％程度である。絶対値精度を上げるためには、例えばレーザトリミングやダイオードザッピング等による抵抗トリミングが必要となる。仮に半導体チップ上で２Ω程度の等価抵抗値を得るためには、例えば、設計値を数十〜数百Ωとする抵抗を多数形成する必要があり、チップ面積が大きくなってしまう。また、絶対値精度のトリミングを実行すると、その調整コストも必要となる。更には、外付けの圧力センサの仕様（ブリッジ抵抗値）などが変わると、場合によっては、オフセット調整回路ＯＦＣ＿Ｂの各抵抗値を見直す必要があり、半導体チップの変更が必要となる。このようなことから、図１５のようなオフセット調整回路ＯＦＣ＿ＢをプロセッサＭＣＵ内に形成することは実用的とは言えない。
【００１３】
本発明は、このようなことを鑑みてなされたものであり、その目的の一つは、低コストな半導体圧力センサ装置を提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、次の通りである。
【００１５】
本発明の一実施の形態による半導体圧力センサ装置は、ブリッジ回路状に構成された圧力検出用抵抗と、このブリッジ回路内の４個のノードのいずれか１個を開放し、そこに挿入されたオフセット調整用抵抗と、このオフセット調整用抵抗と並列に設けられ、一つの半導体チップ上に形成された内蔵抵抗回路とを有するものとなっている。この内蔵抵抗回路は、複数のスイッチと、自身の合成抵抗値がオフセット調整用抵抗のオーダーに比べて十分大きい又は例えば１桁以上大きいオーダーとなるように設計された複数の内蔵抵抗とを含み、オフセット調整用抵抗の両端の電圧範囲内からスイッチの選択信号に応じた任意の電圧を出力可能に構成されている。より具体的には、オフセット調整用抵抗の両端の電圧を複数の内蔵抵抗によって分圧し、この複数の内蔵抵抗を利用して、スイッチの選択信号に応じた分圧比となる電圧を出力可能に構成されている。
【００１６】
このような構成を用いると、オフセット調整用抵抗と内蔵抵抗の抵抗値の違いにより、オフセット調整用抵抗が主体的となってオフセット電圧の調整範囲を決定し、内蔵抵抗回路が、この調整範囲内の任意の電圧を選択して出力する。この場合、オフセット電圧の調整範囲の精度は、オフセット調整用抵抗の絶対値精度に依存し、この調整範囲内の分解能精度は、複数の内蔵抵抗の相対値精度に依存することになる。したがって、複数の内蔵抵抗は、絶対値精度は低いが高い相対値精度は容易に実現可能な半導体チップ上で形成することができるため、外部部品の調達コストや実装コスト等の観点で低コストな半導体圧力センサ装置を実現できる。
【００１７】
また、本発明の一実施の形態による半導体圧力センサ装置は、前述したような構成において、内蔵抵抗回路が、プロセッサやデータ処理装置等の情報処理装置に含まれているものとなっている。この情報処理装置は、内蔵抵抗回路に加えて、この内蔵抵抗回路の出力電圧と前述したブリッジ回路（圧力センサ）内の他の１個のノードから得られる出力電圧とを差動増幅する増幅回路と、その出力を変換するＡ／Ｄ変換回路と、この変換値を処理して圧力を算出するプロセッサなどを含んでいる。
【００１８】
このような構成を用いると、内蔵抵抗回路によるオフセット調整をプロセッサを用いた自動プログラム処理で行うことが可能となる。すなわち、プロセッサによる自動プログラム処理によって、内蔵抵抗回路のスイッチを設定し、その時のＡ／Ｄ変換回路の出力を判断することで、オフセットをより小さくできるようなスイッチの設定値を自動探索可能となる。これによって、オフセット調整に伴う処理コストなどを低減できる。
【発明の効果】
【００１９】
本発明の一実施の形態による半導体圧力センサ装置及びデータ処理装置を用いることで、コストの低減が実現可能になる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。以下の実施の形態においては、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００２１】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２２】
（実施の形態１）
図１は、本発明の実施の形態１による半導体圧力センサ装置において、その構成の一例を示すブロック図である。図２は、図１における圧力センサＳＥＮの構成例を示すものであり、（ａ）は全体の断面図、（ｂ）はその主要部となる半導体チップＣＰの平面図である。図１に示す半導体圧力センサ装置は、圧力センサＳＥＮと、データ処理装置としてのプロセッサ（マイクロコンピュータ等）ＭＣＵと、外部抵抗ＲＥなどによって構成される。
【００２３】
圧力センサＳＥＮは、図２（ａ），（ｂ）に示すように、半導体チップＣＰがプラスチック等からなるケースＣＳに格納された構成となっている。半導体チップＣＰは、図２（ｂ）に示すように、４辺のそれぞれに形成されたピエゾ抵抗ＲＰ１〜ＲＰ４を含んでいる。このＲＰ１〜ＲＰ４が形成された領域の周辺領域にはパッドＰＤ１〜ＰＤ５が形成され、図２（ａ）に示すように、半導体チップＣＰの厚さに関しては、ＲＰ１〜ＲＰ４が形成された領域がその周辺領域よりも薄く形成されている。
【００２４】
図２（ｂ）の半導体チップＣＰにおいて、ＲＰ１の一端はＰＤ１に配線接続され、他端はＰＤ４に配線接続されると共にＲＰ２の一端に配線接続される。ＲＰ２の他端はＰＤ５に配線接続されると共にＲＰ３の一端に配線接続され、ＲＰ３の他端はＰＤ３に配線接続されると共にＲＰ４の一端に配線接続される。ＲＰ４の他端は、ＰＤ２に配線接続される。すなわち、ＲＰ１〜ＲＰ４は、ＲＰ１とＲＰ４の接続ノードがＰＤ１とＰＤ２により開放されたブリッジ回路となっている。
【００２５】
このような半導体チップＣＰは、図２（ａ）に示すように、ガラス台座等の絶縁部材ＩＮＳに取り付けられ、絶縁部材ＩＮＳと共にケースＣＳに格納される。また、各パッドＰＤ１〜ＰＤ５は、ボンディングワイヤＢＷを介して外部リードＬＤに接続される。また、ケースＣＳの中心部には圧力導入口が設けられており、ここから圧力（気圧）が加えられる。半導体チップＣＰ上のＲＰ１〜ＲＰ４は、この圧力に応じて歪み、それぞれの抵抗値が変化する。そこで、例えばＰＤ４とＰＤ３の間に定電流源を接続し、ＰＤ１（ＰＤ２）とＰＤ５の間に生じた電位差を読み取ることでこの抵抗値の不平衡度合いが算出され、圧力が算出される。ただし、図１４等で述べたように、このようなブリッジ回路には、通常、オフセット電圧が生じるため、予めＰＤ１とＰＤ２を用いてオフセット電圧をゼロに近づけるための調整を行っておく必要がある。
【００２６】
図１において、プロセッサＭＣＵは、公知のＣＭＯＳ半導体製造方法によって半導体基板（又は半導体チップ）上に形成されており、例えば、バスＢＵＳを介して相互に接続されたＣＰＵ（中央処理装置：Central Processing Unit）、ＲＡＭ（ランダムアクセスメモリ：Random Access Memory）、不揮発性メモリＮＶ、アナログ−ディジタル変換部ＡＤＣ、外部インタフェース部ＩＦＣ、制御ブロックＣＴＬ、およびその他周辺モジュールＰＥＲＩ等を含んでいる。不揮発性メモリＮＶは、電気的に書き込み及び消去が可能な不揮発性メモリとされ、例えば、フラッシュメモリ、ＥＥＰＲＯＭ、相変化メモリ、ＭＲＡＭ（Magnetoresistive Random Access Memory）などである。
【００２７】
外部インタフェース部ＩＦＣは、外部入出力端子Ｐ３，Ｐ４を介して所望データの入出力を行う。周辺モジュールＰＥＲＩは、特に限定はされないが、例えば、タイマモジュールやＬＣＤ（Liquid Crystal Display）コントローラモジュールなどプロセッサが一般的に備え得る機能モジュールである。ここでは、周辺モジュールＰＥＲＩは、外部入出力端子Ｐ５，Ｐ６を介して所望データの入出力が可能な構成となっている。なお、プロセッサＭＣＵは、通常、一つの半導体チップで実現されるが、場合によってはＭＣＰ（Multi Chip Package）等のように複数の半導体チップで実現される場合もある。
【００２８】
さらに、図１のプロセッサＭＣＵは、前述した圧力センサＳＥＮのパッドＰＤ１，ＰＤ２，ＰＤ５にそれぞれ接続される外部入力端子Ｐ１，Ｐ２，Ｐ７と、内蔵抵抗回路ＩＲＣと、増幅回路ＡＭＰとを備えている。前述した外部抵抗ＲＥは、このＰ１（ＰＤ１）とＰ２（ＰＤ２）の間に接続される。内蔵抵抗回路ＩＲＣは、詳細は後述するが、オフセット調整機能の一部を担い、Ｐ１の電位とＰ２の電位の間の範囲で、設定値ＤＡに応じた所定の電位を信号ＩＮｎとして増幅回路ＡＭＰに出力する機能を備える。増幅回路ＡＭＰは、外部入力端子Ｐ７から入力された信号ＩＮｐとＩＲＣからの信号ＩＮｎとの電位差を増幅して、アナログ−ディジタル変換部ＡＤＣに出力する。ＡＤＣは、ＡＭＰからのアナログ信号をディジタル信号に変換し、ＣＰＵがこのディジタル信号を受け取って所定の処理を行うことで圧力が算出される。
【００２９】
また、制御ブロックＣＴＬは、例えば、２つのレジスタＲＥＧ１，ＲＥＧ２を含み、ＲＥＧ１に前述した内蔵抵抗回路ＩＲＣの設定値ＤＡを保持し、ＲＥＧ２に増幅回路ＡＭＰの設定値ＤＢを保持する。これらの設定値は、例えば、プロセッサＭＣＵのパワーオンリセットの際や圧力測定に伴いイニシャルプログラムを実行する際などのプロセッサＭＣＵの初期化時に、不揮発性メモリＮＶからバスＢＵＳを介してロード（設定）される。なお、増幅回路ＡＭＰの設定値ＤＢとは、例えばＡＭＰの増幅率（すなわち感度）などを調整するための設定値である。
【００３０】
このような構成において、本実施の形態１の半導体圧力センサ装置の主要な特徴は、外部抵抗ＲＥと、プロセッサＭＣＵ内に設けた内蔵抵抗回路ＩＲＣとの組合せによって圧力センサＳＥＮのオフセット電圧を調整することにある。図３は、図１の半導体圧力センサ装置において、そのオフセット調整に関連した主要部の構成例を示す概略図である。
【００３１】
図３の半導体圧力センサ装置は、ピエゾ抵抗ＲＰ１〜ＲＰ４からなる圧力センサＳＥＮと、プロセッサＭＣＵと、外部抵抗ＲＥとを含んでいる。ＲＰ１とＲＰ２の接続ノードは、定電流源ＩＳに接続され、ＲＰ３とＲＰ４の接続ノードは、接地電圧ノードＧＮＤに接続される。前述したように、ＲＰ１の一端（外部入力端子Ｐ１）とＲＰ４の一端（外部入力端子Ｐ２）からなる開放端には、外部抵抗ＲＥが接続され、更に、これと並列にＭＣＵ内の内蔵抵抗回路ＩＲＣが接続される。この外部抵抗ＲＥと内蔵抵抗回路ＩＲＣは、オフセット調整回路ＯＦＣ＿Ａとなる。ここで、外部抵抗ＲＥは、絶対値精度が高いものを用いる。
【００３２】
ＭＣＵ内では、増幅回路ＡＭＰが、内蔵抵抗回路ＩＲＣの出力となる信号ＩＮｎと、ＲＰ２とＲＰ３の接続ノードから外部入力端子Ｐ７を介して入力された信号ＩＮｐとの電位差を増幅してアナログ−ディジタル変換部ＡＤＣに出力する。そして、この変換後のディジタル信号がＣＰＵ等に該当する情報処理部ＰＲＣで処理され、圧力が検出される。また、情報処理部ＰＲＣは、レジスタＲＥＧ１内に、内蔵抵抗回路ＩＲＣの設定値ＤＡを書き込む。
【００３３】
図４は、図３の半導体圧力センサ装置において、その内蔵抵抗回路ＩＲＣ周りの詳細な構成例を示す回路図である。図４に示す内蔵抵抗回路ＩＲＣ１は、外部入力端子Ｐ１とＰ２の間に直列接続されたｎ個の内蔵抵抗素子（以下、内蔵抵抗という）ＲＩ１〜ＲＩｎと、（ｎ＋１）個のスイッチ素子（以下、スイッチという）ＳＷ０〜ＳＷｎから構成される。ＳＷ０〜ＳＷｎは、Ｐ１の電圧信号、Ｐ２の電圧信号ならびにＲＩ１〜ＲＩｎ内の各接続ノードの電圧信号の中から前述した設定値ＤＡに応じていずれか１つの電圧信号を選択し、それを信号ＩＮｎとして増幅回路ＡＭＰに伝達する。ＲＥＧ１に設定された設定値ＤＡは、特に制限されないが、デコーダＤＥＣ１によってデコードされてＳＷ０〜ＳＷｎへ供給され、ＳＷ０〜ＳＷｎのオン又はオフが制御される。ここでは、各スイッチＳＷ０〜ＳＷｎとして、ＰＭＯＳトランジスタＭＰと、ＮＭＯＳトランジスタＭＮと、これらを同時にオンまたはオフに駆動するためのインバータ回路ＩＶとからなる所謂ＣＭＯＳスイッチを用いているが、必ずしもＣＭＯＳスイッチに限定されるものではない。ただし、各スイッチＳＷ０〜ＳＷｎは、オン抵抗（電圧降下）およびオン抵抗の電圧依存性が可能な限り小さい方が望ましく、この観点からはＣＭＯＳスイッチを用いるとよい。
【００３４】
この各スイッチＳＷ０〜ＳＷｎのいずれかによって伝達された信号ＩＮｎと外部入力端子Ｐ７を介して入力された信号ＩＮｐの電位差は、増幅回路ＡＭＰで増幅される。増幅回路ＡＭＰは、特に限定はされないが、例えば、オペアンプ回路ＯＰ１〜ＯＰ３と、抵抗Ｒ１〜Ｒ６と、可変抵抗ＶＲ１からなる所謂インスツルメンテーションアンプで構成される。ＯＰ１は、（＋）入力ノードに入力された信号ＩＮｐを増幅し、ＯＰ２は、（＋）入力ノードに入力された信号ＩＮｎを増幅し、ＯＰ３は、ＯＰ１の出力とＯＰ２の出力を差動増幅する。なお、増幅回路ＡＭＰの初段ＯＰ１、ＯＰ２は、ＣＭＯＳオペアンプやＪ−ＦＥＴオペアンプのような、入力電流が極めて小さく無視できる増幅回路が望ましい。すなわち、アンプ入力の前段には、スイッチＳＷ０〜ＳＷｎの選択によって変化する直列抵抗が入る為、アンプ入力電流が大きいとその電圧降下によって、ＤＣオフセットが発生するため、アンプ入力電流がほぼ０（ゼロ）に近い、ＣＭＯＳオペアンプやＪ−ＦＥＴ（接合型ＦＥＴ）オペアンプが望ましい。
【００３５】
Ｒ１は、ＯＰ１の出力ノードと（−）入力ノードの間に設けられ、Ｒ２は、ＯＰ２の出力ノードと（−）入力ノードの間に設けられる。Ｒ３は、ＯＰ１の出力ノードとＯＰ３の（＋）入力ノードの間に設けられ、Ｒ４は、ＯＰ２の出力ノードとＯＰ３の（−）入力ノードの間に設けられる。Ｒ５は、ＯＰ３の（＋）入力ノードと接地電圧ノードＧＮＤの間に設けられ、Ｒ６は、ＯＰ３の出力ノードと（−）入力ノードの間に設けられる。また、ＶＲ１は、ＯＰ１の（−）入力ノードとＯＰ２の（−）入力ノードの間に設けられる。
【００３６】
通常、各抵抗値は、Ｒ１＝Ｒ２、Ｒ３＝Ｒ４、Ｒ５＝Ｒ６に設定され、この場合のＯＰ３の出力ノードの電圧Ｖｏｐ３は式（１）となる。
Ｖｏｐ３＝（ＩＮｐ−ＩＮｎ）・（１＋２・Ｒ１／ＶＲ１）・（Ｒ５／Ｒ３）    （１）
ここで、ＶＲ１の抵抗値は、前述したようにレジスタＲＥＧ２の設定値ＤＢを、特に制限されないが、デコーダＤＥＣ２によってデコードした信号によって設定でき、これによって、式（１）から判るように増幅回路ＡＭＰの増幅率が可変設定可能となる。
【００３７】
この図４の構成において、圧力センサＳＥＮのオフセットを調整する際には、圧力センサＳＥＮに対する外圧をゼロとした条件で、内蔵抵抗回路ＩＲＣ１内の各スイッチＳＷ０〜ＳＷｎの中から、信号ＩＮｐと信号ＩＮｎの電位差が最もゼロに近づくスイッチを選択する。ここで、ＩＲＣ１内の各内蔵抵抗ＲＩ１〜ＲＩｎの抵抗値をそれぞれ同一（又はほぼ同一）とした場合、外部抵抗ＲＥの両端電圧となるＰ１の電圧とＰ２の電圧の間をＲＩ１〜ＲＩｎの本数（ｎ）に応じたステップ幅で等分割（又はほぼ等分割）し、その中からの任意の電圧を選択することが可能となる。例えば、ｎ＝１６とした場合は、Ｐ１の電圧とＰ２の電圧の間を１６等分し、Ｐ１の電圧及びＰ２の電圧を含めて１７個の選択肢の中からいずれかを選ぶことができる。そして、内蔵抵抗ＲＩの本数（ｎ）を増やす程、そのステップ幅の分解能が高まる。
【００３８】
このような構成を用いると、代表的には例えば次のような効果を得ることができる。まず、第１点目の効果として、等価的に高い絶対値精度の抵抗を用いてその分割比を高精度に調整することが可能になる。前述したように、半導体チップ内に形成した内蔵抵抗ＲＩは、高い相対値精度（例えば３〜５％）を実現することは容易であるが、高い絶対値精度を実現することは困難である。そこで、図４において、外部抵抗ＲＥは例えば数十Ω〜数百Ωで絶対値精度が高いものを用い、各内蔵抵抗ＲＩ１〜ＲＩｎは、その合成抵抗値のオーダーがＲＥの抵抗値のオーダーよりも十分大きくなるように又は少なくとも１桁程度以上大きくなる（即ち数百Ω〜数ｋΩ以上となる）ように設計する。
【００３９】
なお、より望ましくは、例えば外部抵抗ＲＥを数十Ωとした場合、２桁〜３桁以上大きくなる（即ち数ｋΩ〜数十ｋΩ以上となる）ように設計する。そうすると、外部入力端子Ｐ１とＰ２の間の合成抵抗値は、外部抵抗ＲＥが支配的となって決まるため高い絶対値精度が得られ、内蔵抵抗ＲＩの絶対値精度のばらつきには殆ど影響しない。一方、内蔵抵抗ＲＩは、高い相対値精度を実現できるため、前述したステップ幅の精度（すなわち外部抵抗ＲＥの分割比、言い換えればＰ１とＰ２の間の分圧比）を高めることができる。
【００４０】
一例として、例えば、各ピエゾ抵抗ＲＰ１〜ＲＰ４の標準抵抗値を５ｋΩ、定電流源ＩＳを０．５３３ｍＡ、外部抵抗ＲＥを７５Ω、各内蔵抵抗ＲＩ１〜ＲＩｎの抵抗値を５ｋΩとして、内蔵抵抗の本数を１６本（ｎ＝１６）とする。この場合、Ｐ１とＰ２間の電圧は２０ｍＶ（（０．５３３ｍＡ／２）×７５Ω）程度となり、この間を１．２５ｍＶステップで調整可能となる。ここで、外部抵抗ＲＥの絶対値精度を±１％、内蔵抵抗ＲＩの絶対値精度を±３０％と仮定する。
【００４１】
そうすると、Ｐ１とＰ２間の標準時の合成抵抗値は、７５Ωと８０ｋΩの並列抵抗となり、７４．９３０Ωとなる。また、最大時の合成抵抗値は、（７５×１．０１Ω）と（８０ｋ×１．３Ω）の並列抵抗となり、７５．６９５Ωとなる。一方、最小値の合成抵抗値は、（７５×０．９９Ω）と（８０ｋ×０．７Ω）の並列抵抗となり、７４．１５２Ωとなる。したがって、標準時の合成抵抗値を基準にすると、最大時は＋１．０２％、最小時は−１．０４％であり、内蔵抵抗ＲＩの絶対値精度の影響は０．０２〜０．０４％程度に過ぎない。また、例えば、各内蔵抵抗ＲＩ１〜ＲＩｎの抵抗値を２ｋΩとして同様に計算した場合でも、内蔵抵抗ＲＩの絶対値精度の影響は０．０５〜０．１０％程度に過ぎない。
【００４２】
次に、第２点目の効果として、外部抵抗ＲＥを併用しているため、様々な仕様の圧力センサＳＥＮに対して柔軟に対応可能となる。すなわち、例えばブリッジ抵抗がそれぞれ異なる圧力センサＳＥＮに対しては、それぞれに応じた抵抗値を持つ外部抵抗ＲＥを設ければよく、プロセッサＭＣＵ内の内蔵抵抗回路ＩＲＣ１自体はそのまま共通使用可能である。第３点目の効果としては、前述した特許文献１や非特許文献１の場合と比べて、外部部品の調達や実装等に伴うコストを低減でき、低コストな半導体圧力センサ装置を実現可能となる。
【００４３】
なお、ここでは、外部抵抗ＲＥを用いたが、この外部抵抗ＲＥを、トリミング等を用いて絶対精度を確保した内蔵抵抗としてプロセッサＭＣＵ内に形成することも可能である。この場合、前述した第２点目の効果は得られないが、第３点目の効果がより得られることになる。勿論、トリミング等に伴う絶対精度の調整コストが加わることにはなるが、この外部抵抗ＲＥに該当する一つの内蔵抵抗のみを調整すればよいため、コストの増大も軽微と言える。
【００４４】
図５は、図４の内蔵抵抗回路ＩＲＣにおいて、その内蔵抵抗ＲＩのレイアウト構成例を示す平面図である。内蔵抵抗ＲＩは、例えば、半導体基板内に形成した拡散層の抵抗や、半導体基板上に形成したポリシリコン層の抵抗などを用いて実現できる。中でも特に、数ｋΩといった高い抵抗値を容易かつ小面積で実現するには、ポリシリコン層を用いることが望ましい。図５は、ポリシリコン層を用いて１６個の内蔵抵抗ＲＩ１〜ＲＩ１６を形成した場合のチップレイアウトの一例を示している。
【００４５】
図５では、プロセッサＭＣＵの半導体基板ＭＣＵ＿ＳＵＢの上層で、４行４列のマトリクス状にポリシリコン層からなる内蔵抵抗ＲＩ１〜ＲＩ１６が形成されている。各内蔵抵抗ＲＩは、例えばシート抵抗Ｒｓ＝５００Ω／□のポリシリコン層を４スクエア分用いて２ｋΩの抵抗値となっている。なお、位置を明示していないＲＩ２〜ＲＩ１５に関しては、例えば、行方向にＳ字を描くように割り当てたり、列方向にＳ字を描くように割り当てればよい。また、図示はしないが、このポリシリコン層が形成される領域の直下部分では、半導体基板ＭＣＵ＿ＳＵＢ上に図４に示したスイッチ（ＣＭＯＳスイッチ）ＳＷが形成される。このようにポリシリコン層を規則的に近接配置することで、例えば３〜５％といった相対値精度を実現することができる。
【００４６】
以上、本実施の形態１の半導体圧力センサ装置を用いることで、代表的には低コスト化などを実現可能となる。
【００４７】
（実施の形態２）
本実施の形態２では、実施の形態１で述べたようなオフセット調整を自動で行う機能について説明する。図６は、本発明の実施の形態２による半導体圧力センサ装置において、図１のプロセッサＭＣＵが備えるアドレス空間の一例を示す説明図である。
【００４８】
図１のプロセッサＭＣＵは、図６に示すように、例えば、ＲＡＭのアドレス空間、不揮発性メモリＮＶのアドレス空間、各種レジスタＲＥＧのアドレス空間などを含んでいる。不揮発性メモリＮＶのアドレス空間（ＮＶの記憶領域内）には、圧力センサＳＥＮを用いて圧力計測を行う際の動作制御プログラムや、前述したオフセット調整および増幅回路のゲイン調整を自動で行う圧力センサ補正プログラムや、前述した設定値ＤＡ，ＤＢなどが含まれている。また、各種レジスタＲＥＧのアドレス空間（ＲＥＧの記憶領域内）には、図１の制御ブロックＣＴＬ内のレジスタＲＥＧ１，ＲＥＧ２に記憶された設定値ＤＡ，ＤＢが含まれている。
【００４９】
図７は、図６における圧力センサ補正プログラムの処理内容の一例を示すフロー図である。図８は、図７の補足図であり、図１および図４の構成例を備えた半導体圧力センサ装置の概略図である。図８に示す構成例は、図１および図４の構成例における主要部を抽出したものとなっている。ここでは、アナログ−ディジタル変換部ＡＤＣの変換結果を格納する変換結果レジスタＲＥＧ３が示され、また、オフセット調整レジスタＲＥＧ１の出力がデコーダＤＥＣ１を介して内蔵抵抗回路ＩＲＣ１内の各スイッチＳＷに設定される構成例が示されている。以降、図８を参照しながら図７の処理内容の説明を行う。
【００５０】
図７に示すように、圧力センサ補正プログラムは、オフセット調整プログラムとゲイン調整プログラムとを含んでいる。オフセット調整を行う際には、最初に圧力センサＳＥＮを無負荷状態に設定し（Ｓ７０１）、オフセット調整プログラムを実行する。オフセット調整プログラムでは、まず、ＣＰＵが、増幅回路（利得可変増幅回路）ＡＭＰが採り得るゲインの最大値をゲイン調整レジスタＲＥＧ２に設定する（Ｓ７０２）。次いで、ＣＰＵが、内蔵抵抗回路ＩＲＣ１のオフセット補正電圧が設定可能範囲の最大となるようにオフセット調整レジスタＲＥＧ１を設定する（Ｓ７０３）。すなわち、図８の構成例の場合には、内蔵抵抗回路ＩＲＣ１内のスイッチＳＷ１またはＳＷｎをオンに設定する。
【００５１】
続いて、ＣＰＵは、アナログ−ディジタル変換部ＡＤＣにＡ／Ｄ変換を実行させる（Ｓ７０４）。これによって、変換結果レジスタＲＥＧ３には、無負荷時の圧力センサＳＥＮの計測結果となる（「センサのオフセット電圧」＋「オフセット補正電圧」）×「増幅回路のゲイン」が格納される。なお、センサのオフセット電圧とは、仮に内蔵抵抗回路ＩＲＣ１が無い状態で発生するオフセット電圧を意味する。次いで、ＣＰＵは、変換結果レジスタＲＥＧ３をリードし（Ｓ７０５）、このリードされた変換結果を「増幅回路のゲイン」で除算する（Ｓ７０６）。これによって、（「センサのオフセット電圧」＋「オフセット補正電圧」）の値が算出される。
【００５２】
最後に、ＣＰＵは、この（「センサのオフセット電圧」＋「オフセット補正電圧」）となるオフセット成分の計測値が規定値以下（理想はゼロ）となるようなオフセット調整レジスタＲＥＧ１の設定値ＤＡを探索し、その設定値ＤＡをＲＥＧ１に格納する（Ｓ７０７）。すなわち、仮に、内蔵抵抗回路ＩＲＣ１によるオフセット補正電圧の調整範囲が−１０ｍＶ〜＋１０ｍＶであり、スイッチＳＷ１をオンにした条件でのオフセット成分の計測値が−１０ｍＶだったとすると、ＳＷ１〜ＳＷｎの中間（ｎ／２）近辺に位置するスイッチＳＷをオンにすればオフセット成分がほぼゼロになる筈である。このように、オフセット成分の計測値に応じて、そのオフセット成分を最も打ち消せるスイッチＳＷが判別できるため、そのスイッチＳＷをオンにする設定を行う。
【００５３】
このように、オフセット調整プログラムをプロセッサＭＣＵ内に実装することで、オフセット調整を自動で行うことが可能となる。例えば、ピエゾ抵抗からなる圧力センサは、温度環境等によってオフセット成分が変動する恐れがある。このような自動オフセット調整プログラムを用いると、測定環境が変化した場合でも、ユーザからの命令によって又はシステムの電源投入時のイニシャライズなどに伴って圧力センサの自動オフセット補正を容易に行うことができ、システム全体としての測定精度を向上させることができる。
【００５４】
なお、図７に示したオフセット調整プログラムでは、オフセット成分の計測値に応じてそれを最も打ち消せるスイッチＳＷの判別を行ったが、更に、誤差等を考慮するならば、当該スイッチＳＷと、その前後に位置するスイッチＳＷをそれぞれオンにして、それらの計測結果を確認するような処理を加えてもよい。また、図７に示したオフセット調整プログラムは、勿論これに限定されるものではなく、ＣＰＵが、設定値ＤＡとその際の変換結果レジスタＲＥＧ３の値を用いながら、ＲＥＧ３の値（すなわちオフセット成分）が所定値よりも小さくなる（限りなくゼロに近づく）ような設定値ＤＡを自動探索するものであればよい。
【００５５】
例えば、スイッチＳＷ１〜ＳＷｎを順次オンしていき、その中でオフセット成分の計測値が最も小さかった時のスイッチＳＷを解とする方法などでもよい。ただし、スイッチＳＷの数が多くなるとオフセット調整に時間を要するため、調整時間の観点では図７のように、演算によってオンするスイッチＳＷをある程度絞りこむような処理フローが有益となる。
【００５６】
以上のようにしてオフセット調整が完了した後は、図７に示すように増幅回路ＡＭＰのゲイン調整を行う。ゲイン調整を行う際には、最初に圧力センサＳＥＮにシステムの想定する最大圧力を印加し（Ｓ７０８）、ゲイン調整プログラムを実行する。ゲイン調整プログラムでは、まず、ＣＰＵが、増幅回路（利得可変増幅回路）ＡＭＰが採り得るゲインの最小値をゲイン調整レジスタＲＥＧ２に設定する（Ｓ７０９）。次いで、ＣＰＵは、アナログ−ディジタル変換部ＡＤＣにＡ／Ｄ変換を実行させる（Ｓ７１０）。これによって、変換結果レジスタＲＥＧ３には、最大負荷時の圧力センサＳＥＮの計測結果となる「最大負荷時の圧力センサ出力電圧」×「増幅回路のゲイン」が格納される。
【００５７】
続いて、ＣＰＵは、変換結果レジスタＲＥＧ３をリードし（Ｓ７１１）、このリードされた変換結果を「増幅回路のゲイン」で除算する（Ｓ７１２）。これによって、「最大負荷時のセンサ出力電圧」の値が算出される。その後、ＣＰＵは、「アナログ−ディジタル変換部ＡＤＣがディジタルデータに変換可能な最大電圧」÷「最大負荷時のセンサ出力電圧」を演算する（Ｓ７１３）。これによって、「最大分解能となるゲイン」（すなわちＡＤＣの入力電圧範囲を最大限に生かせる増幅回路ＡＭＰのゲイン）が算出される。最後に、ＣＰＵは、「最大分解能となるゲイン」をゲイン調整レジスタＲＥＧ２に設定する（Ｓ７１４）。
【００５８】
このように、ゲイン調整プログラムをプロセッサＭＣＵ内に実装することで、圧力測定の分解能を最大にするためのゲイン調整を自動で行うことが可能となる。なお、前述したオフセット調整プログラムに関しては、Ｓ７０１において予め圧力センサを無負荷状態とする処理が必要とされるが、例えば、血圧計等ではシステム内部でこの機構を容易に実現できるため、このＳ７０１の処理と連動して実行すればよい。一方、このゲイン調整プログラムは、Ｓ７０８において予め圧力センサに最大圧力を印加しておく処理が必要とされるが、この機構をシステム内部に備えるのは容易とは言えないため、外部の機構を用いて必要に応じて実行すればよい。
【００５９】
なお、オフセット調整プログラムおよびゲイン調整プログラムを、専用の論理回路で構成しても、同様な動作を実施することが可能であることは、容易に理解されるであろう。
【００６０】
（実施の形態３）
本実施の形態３では、実施の形態１で述べた図４の内蔵抵抗回路ＩＲＣ１の変形例について説明する。図９は、本発明の実施の形態３による半導体圧力センサ装置において、図１の内蔵抵抗回路ＩＲＣ周りの詳細な構成例を示す回路図である。図９に示す内蔵抵抗回路ＩＲＣ２は、例えば、４個の内蔵抵抗ＲＩ１１〜ＲＩ１４と、８個のスイッチ（ＣＭＯＳスイッチ）ＳＷ１１ａ〜１４ａ，ＳＷ１１ｂ〜１４ｂと、４個の内蔵抵抗ＲＩ２１〜ＲＩ２４と５個のスイッチ（ＣＭＯＳスイッチ）ＳＷ２０〜ＳＷ２４から構成される。
【００６１】
４個の内蔵抵抗ＲＩ１１〜ＲＩ１４は、外部入力端子Ｐ１とＰ２の間に直列に接続される。８個のスイッチＳＷ１１ａ〜１４ａ，ＳＷ１１ｂ〜１４ｂは、このＲＩ１１〜ＲＩ１４のいずれか１個の両端電圧をそれぞれ２個のノードＮ９０，Ｎ９１に伝達する。例えば、ＲＩ１１の一端の電圧信号は、ＳＷ１１ａを介してＮ９０に伝達され、他端の電圧信号は、ＳＷ１１ｂを介してＮ９１に伝達される。同様に、ＲＩ１２，ＲＩ１３，ＲＩ１４の一端の電圧信号は、それぞれ、ＳＷ１２ａ，ＳＷ１３ａ，ＳＷ１４ａを介してＮ９０に伝達され、ＲＩ１２，ＲＩ１３，ＲＩ１４の他端の電圧信号は、それぞれ、ＳＷ１２ｂ，ＳＷ１３ｂ，ＳＷ１４ｂを介してＮ９１に伝達される。
【００６２】
４個の内蔵抵抗ＲＩ２１〜ＲＩ２４は、このノードＮ９０とＮ９１の間に直列に接続される。５個のスイッチＳＷ２０〜ＳＷ２４は、Ｎ９０の電圧信号かＲＩ２１〜ＲＩ２４のそれぞれの接続ノードの電圧信号かＮ９１の電圧信号かを、レジスタＲＥＧ１に格納された設定値ＤＡに基づいて選択し、それを前述した信号ＩＮｎとして増幅回路ＡＭＰに伝達する。また、設定値ＤＡは、このＳＷ２０〜ＳＷ２４の選択情報（オン・オフ情報）に加えて、前述したＳＷ１１ａ〜１４ａ，ＳＷ１１ｂ〜１４ｂの選択情報も含んでいる。この場合、（ＳＷ１１ａ，１１ｂ）、（ＳＷ１２ａ，１２ｂ）、（ＳＷ１３ａ，１３ｂ）、（ＳＷ１４ａ，１４ｂ）からなる４組の中からいずれか１組をオンに設定することになる。
【００６３】
なお、ＲＩ１１〜ＲＩ１４はそれぞれ同一の抵抗値とし、ＲＩ２１〜ＲＩ２４もそれぞれ同一の抵抗値とし、ＲＩ１１〜ＲＩ１４のそれぞれとＲＩ２１〜ＲＩ２４のそれぞれの抵抗値は、同一であっても異なっていてもよい。また、図９における増幅回路ＡＭＰは、図４と同様の回路構成となっており、信号ＩＮｎと外部入力端子Ｐ７を介して入力された信号ＩＮｐの電位差を増幅し、その結果をアナログ−ディジタル変換部ＡＤＣに出力する。この増幅回路ＡＭＰの増幅率は、図４で説明したように、レジスタＲＥＧ２に格納された設定値ＤＢによって設定可能となっている。
【００６４】
この図９のような構成を用いると、図４で述べたような各種効果に加えて、小面積で高分解能なオフセット調整が実現可能となる。すなわち、ＲＩ１１〜ＲＩ１４によって外部入力端子Ｐ１とＰ２の間の電圧範囲を４等分し、この４等分された電圧範囲のいずれかを選択して、その電圧範囲を更にＲＩ２１〜ＲＩ２４によって４等分できるため、８個の内蔵抵抗ＲＩと１３個のスイッチＳＷによってＰ１とＰ２間の電圧範囲を１６等分することができる。図４の構成例で１６等分を行うためには１６個の内蔵抵抗ＲＩと１７個のスイッチＳＷが必要となる。
【００６５】
なお、図９では、４個の直列抵抗で１段階目の分割を行い、更に４個の直列抵抗で２段階目の分割を行う構成としたが、勿論これらの数に限定されるものではない。例えば１０個の直列抵抗の２段構成とすることでＰ１とＰ２間の電圧範囲を１００等分でき、また、４個の直列抵抗を３段構成とすることでＰ１とＰ２間の電圧範囲を６４等分できる。このＰ１とＰ２間の電圧範囲の分解ステップ数が大きくなるほど、図９の構成例の方が図４の構成例に比べて面積的に有利となる。なお、更に面積削減が必要であるならば、各スイッチＳＷの構成としてＣＭＯＳスイッチの代わりに例えばＰＭＯＳスイッチやＮＭＯＳスイッチなどを用いることも可能である。この場合、オン抵抗が十分に小さくなるようにゲートバイアスを設定する。
【００６６】
次に、図４の場合と同様にして、内蔵抵抗ＲＩの絶対値精度の影響を検討する。一例として、例えば、各ピエゾ抵抗ＲＰ１〜ＲＰ４の標準抵抗値を５ｋΩ、定電流源ＩＳを０．５３３ｍＡ、外部抵抗ＲＥを７５Ω、各内蔵抵抗ＲＩ１１〜ＲＩ１４，ＲＩ２１〜ＲＩ２４の抵抗値を５ｋΩとする。この場合、Ｐ１とＰ２間の電圧は２０ｍＶ程度となり、この間を１．２５ｍＶステップで調整可能となる。ここで、外部抵抗ＲＥの絶対値精度を±１％、内蔵抵抗ＲＩの絶対値精度を±３０％と仮定する。
【００６７】
Ｐ１とＰ２間の合成抵抗を求める際の等価回路は、Ｐ１とＰ２間に外部抵抗ＲＥと内蔵抵抗ＲＩ１１〜ＲＩ１４が並列接続され、更にＲＩ１１〜ＲＩ１４のいずれか一つの内蔵抵抗と内蔵抵抗ＲＩ２１〜ＲＩ２４が並列接続された回路となる。この等価回路において、ＲＩ２１〜ＲＩ２４の部分の絶対値精度のばらつきは、ＲＩ１１〜ＲＩ１４の部分の絶対値精度のばらつき比べてＰ１とＰ２間の合成抵抗に与える影響が十分に小さいため、ここでは、ＲＩ２１〜ＲＩ２４の部分の絶対値精度のばらつきは無いものとする。この場合、ＲＩ１１〜ＲＩ１４のいずれか一つとＲＩ２１〜ＲＩ２４の並列接続部分に関しては、ＲＩ１１〜ＲＩ１４を各々５ｋΩ、ＲＩ２１〜ＲＩ２４を各々５ｋΩとした場合、その標準的な合成抵抗値は１９ｋΩとなる。
【００６８】
したがって、Ｐ１とＰ２間の標準時の合成抵抗値は、７５Ωと１９ｋΩの並列抵抗となり、７４．７０５Ωとなる。また、最大時の合成抵抗値は、（７５×１．０１Ω）と（１９ｋ×１．３Ω）の並列抵抗となり、７５．５１８Ωとなる。一方、最小値の合成抵抗値は、（７５×０．９９Ω）と（１９ｋ×０．７Ω）の並列抵抗となり、７３．８３８Ωとなる。したがって、標準時の合成抵抗値を基準にすると、最大時は＋１．０９％、最小時は−１．１６％であり、内蔵抵抗ＲＩの絶対値精度の影響は０．０９〜０．１６％程度に過ぎない。ただし、前述した図４の構成例の場合（０．０２〜０．０４％）と比べると、影響が大きくなるため、精度の観点では、図４の構成例の方が望ましい。
【００６９】
（実施の形態４）
本実施の形態４では、実施の形態１で述べた図４の内蔵抵抗回路ＩＲＣ１の他の変形例について説明する。図１０は、本発明の実施の形態４による半導体圧力センサ装置において、図１の内蔵抵抗回路ＩＲＣ周りの詳細な構成例を示す回路図である。図１０に示す内蔵抵抗回路ＩＲＣ３は、例えば、６個の内蔵抵抗ＲＩａ１，ＲＩａ２，ＲＩａ４，ＲＩｂ１，ＲＩｂ２，ＲＩｂ４と、６個のスイッチ（ＣＭＯＳスイッチ）ＳＷａ１，ＳＷａ２，ＳＷａ４，ＳＷｂ１，ＳＷｂ２，ＳＷｂ４から構成される。
【００７０】
内蔵抵抗ＲＩａ１，ＲＩａ２，ＲＩａ４は、外部入力端子Ｐ１とノードＮ１０の間に直列に接続され、内蔵抵抗ＲＩｂ１，ＲＩｂ２，ＲＩｂ４は、ノードＮ１０と外部入力端子Ｐ２の間に直列に接続される。スイッチＳＷａ１は、ＲＩａ１と並列に接続され、同様に、スイッチＳＷａ２，ＳＷａ４，ＳＷｂ１，ＳＷｂ２，ＳＷｂ４は、それぞれ、ＲＩａ２，ＲＩａ４，ＲＩｂ１，ＲＩｂ２，ＲＩｂ４と並列に接続される。これらのスイッチＳＷのオン・オフは、レジスタＲＥＧ１に格納された設定値ＤＡによって制御される。ノードＮ１０は、内蔵抵抗回路ＩＲＣ３の出力ノードとなり、信号ＩＮｎのノードとなる。
【００７１】
また、図１０における増幅回路ＡＭＰは、図４と同様の回路構成となっており、信号ＩＮｎと外部入力端子Ｐ７を介して入力された信号ＩＮｐの電位差を増幅し、その結果をアナログ−ディジタル変換部ＡＤＣに出力する。この増幅回路ＡＭＰの増幅率は、図４で説明したように、レジスタＲＥＧ２に格納した設定値ＤＢによって設定可能となっている。
【００７２】
このような構成において、各内蔵抵抗ＲＩの抵抗値は、例えば、ＲＩａ１＝ＲＩｂ１、ＲＩａ２＝ＲＩｂ２、ＲＩａ４＝ＲＩｂ４とし、ＲＩａ２（ＲＩｂ２）はＲＩａ１（ＲＩｂ１）の２倍の抵抗値とし、ＲＩａ４（ＲＩｂ４）はＲＩａ１（ＲＩｂ１）の４倍の抵抗値とする。仮にＲＩａ１を１０ｋΩとすると、ＲＩａ２＝２０ｋΩ、ＲＩａ４＝４０ｋΩとなる。そうすると、ＳＷａ１，ＳＷａ２，ＳＷａ４のオン・オフの組合せを制御することで、Ｐ１とノードＮ１０間の抵抗値は、ＲＩａ１の抵抗値の０倍、１倍、２倍、…、７倍といったように８通りの設定が可能である。例えば、（ＳＷａ１，ＳＷａ２，ＳＷａ４）＝（オン，オン，オン）とすれば０倍、（オフ，オン，オン）とすれば１倍、（オフ，オフ，オン）とすれば３倍に設定できる。
【００７３】
同様に、ＳＷｂ１，ＳＷｂ２，ＳＷｂ４のオン・オフの組合せを制御することで、ノードＮ１０とＰ２間の抵抗値も、８通りの設定が可能である。したがって、等価的に外部抵抗ＲＥの抵抗分割比を６４通り（８通り×８通り）に設定可能となる。言い換えれば、Ｐ１とＰ２の間の電圧範囲の中からそれぞれ電圧値が異なる６４通りの電圧信号を抽出可能となる。ただし、実際には、この６４通りの中に例えば抵抗分割比が１：１になる場合などが重複しているため、実質的にはその半分程度の選択肢数となる。
【００７４】
この図１０のような構成を用いると、図４で述べたような各種効果に加えて、小面積で高分解能なオフセット調整が実現可能となる。すなわち、図４の構成例を用いて例えば３２通り程度の選択肢を得るためには、３２個の内蔵抵抗ＲＩと３３個のスイッチＳＷが必要となるが、図１０の構成例では、６個の内蔵抵抗ＲＩと６個のスイッチＳＷでよい。ただし、図１０の構成例では、各ステップの電圧幅が一定とはならないため、オフセット調整の容易性の観点からは、図４や図９の構成例の方が望ましい。
【００７５】
なお、ここでは、６個の内蔵抵抗およびスイッチを設けたが、勿論、それ以上の内蔵抵抗およびスイッチを設けてもよい。例えば、８個の内蔵抵抗を設けた場合は、Ｐ１とＮ１０の間に４個の内蔵抵抗ＲＩａ１、ＲＩａ２（２倍）、ＲＩａ４（４倍）、ＲＩａ８（８倍）を設け、Ｎ１０とＰ２の間にも同様に４個の内蔵抵抗を設ける。すなわち、基準となる内蔵抵抗（ここではＲＩａ１）に対して、抵抗値が２Ｎ倍となるものを順次設ける。また、ここでは、ＲＩａ１＝ＲＩｂ１、ＲＩａ２＝ＲＩｂ２、ＲＩａ４＝ＲＩｂ４としたが、ＲＩａ１≠ＲＩｂ１、ＲＩａ２≠ＲＩｂ２、ＲＩａ４≠ＲＩｂ４とすることもできる。そうすると、オフセット調整方法はより複雑になるものの選択肢の数を更に増大させることができる。
【００７６】
（実施の形態５）
本実施の形態５では、これまでに説明したような半導体圧力センサ装置の代表的な適用例について説明する。図１１は、本発明の実施の形態５による半導体圧力センサ装置において、それを電子血圧計に適用した場合の概略構成例を示すブロック図である。図１２は、本発明の実施の形態５による半導体圧力センサ装置において、それを電気掃除機に適用した場合の概略構成例を示すブロック図である。図１３は、本発明の実施の形態５による半導体圧力センサ装置において、それを気圧計に適用した場合の概略構成例を示すブロック図である。
【００７７】
図１１に示す電子血圧計は、実施の形態１〜４で述べたような圧力センサＳＥＮ１、プロセッサＭＣＵ、および外部抵抗ＲＥ１に加えて、各種部品が含まれている。例えば、カフ部ＣＧＨは、広く知られているように腕に巻いて使用される部品であり、圧力センサＳＥＮ１には、このカフ部ＣＧＨからの圧力が印加される。バルブ制御部ＶＣＴＬおよびモータ・ポンプ制御部ＰＣＴＬは、プロセッサＭＣＵによって制御され、血圧測定を行う際にこのカフ部ＣＧＨに印加する空気圧を調整する。制御スイッチ部ＳＷＢ１は、例えば、電源ボタンやリセットボタンなどのようにユーザインタフェースとなる各種操作スイッチに該当し、プロセッサＭＣＵは、これらの情報を受けて所定の動作を行う。
【００７８】
乾電池ＢＡＴ１、ＤＣアダプタＡＤＰおよびレギュレータＶＲＥＧは、プロセッサＭＣＵ等に対して電力を供給する。メモリＭＥＭ１は、例えば、不揮発性メモリであり、圧力センサＳＥＮ１で計測された血圧値の記録等が蓄積される。液晶パネルＬＣＤは、プロセッサＭＣＵによって制御され、計測された血圧値等を表示する。なお、プロセッサＭＣＵ内の情報処理部ＰＲＣは、図１におけるＣＰＵやＲＡＭ等に該当するものである。
【００７９】
図１２に示す電気掃除機は、実施の形態１〜４で述べたような圧力センサＳＥＮ２、プロセッサＭＣＵ、および外部抵抗ＲＥ２に加えて、各種部品が含まれている。例えば、キー入力スイッチ部ＳＷＢ２は、電源スイッチや吸引パワーの調整スイッチといったユーザインタフェースとなる各種操作スイッチに該当し、プロセッサＭＣＵは、これらの情報を受けて所定の動作を行う。電源部ＰＷは、プロセッサＭＣＵ等に電力の供給を行う。
【００８０】
圧力センサＳＥＮ２は、例えば、ゴミの吸引口などに設けられ、ゴミ詰まりといった異常検出や、吸引パワーの制御などで用いられる。ＤＣ／ＡＣ変換部（インバータ）ＰＩＶは、プロセッサＭＣＵによる制御に基づいてモータＭ１の回転を制御する。モータＭ１は、その回転に応じた吸引パワーを発生する。電動ブラシ制御部ＢＣＴＬは、プロセッサＭＣＵによる制御に基づいてモータＭ２の回転を制御する。モータＭ２は、掃除機のノズル部に設けられ、ノズル部に取り付けられたブラシを回転させる。ドライバ部ＤＲＶは、プロセッサＭＣＵによる制御に基づいて例えばゴミ詰まり等を通知する表示・ブザー部ＤＩＳを駆動する。
【００８１】
図１３に示す気圧計は、実施の形態１〜４で述べたような圧力センサＳＥＮ３、プロセッサＭＣＵ、および外部抵抗ＲＥ３に加えて、各種部品が含まれている。制御スイッチ部ＳＷＢ３は、ユーザインタフェースとなる各種操作スイッチであり、プロセッサＭＣＵは、これらの情報を受けて所定の動作を行う。乾電池ＢＡＴ３は、プロセッサＭＣＵ等に電力の供給を行う。メモリＭＥＭ３は、例えば、不揮発性メモリであり、圧力センサＳＥＮ３で計測された気圧の記録等が蓄積される。液晶パネルＬＣＤは、プロセッサＭＣＵによって制御され、計測された気圧の表示等を行う。
【００８２】
以上に例示したように本実施の形態による半導体圧力センサ装置は、様々な用途に適用可能である。このように用途が異なった場合、圧力センサＳＥＮ１〜ＳＥＮ３の各ブリッジ抵抗等の仕様が若干異なり、これに伴いオフセット電圧の調整範囲も異なる場合もあるが、それは外部抵抗ＲＥ１〜ＲＥ３によって調整でき、プロセッサＭＣＵ自体は共通使用可能である。したがって、特に、プロセッサＭＣＵを提供する側からの観点で低コスト化が実現可能となる。
【００８３】
以上、本発明者よりなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００８４】
例えば、図４、図９、図１０においては、内蔵抵抗回路ＩＲＣの具体的構成例を示したが、勿論、これらに限定されるものではない。すなわち、外部抵抗ＲＥの両端に対して、合成抵抗値がＲＥの抵抗値のオーダーよりも例えば一桁以上（望ましくは二桁以上）大きいオーダーとなる複数の抵抗を接続し、このＲＥが主体となって定められる両端電圧値の範囲の中から、この接続した複数の抵抗を利用して任意の電圧値を選択できる回路であればよい。
【産業上の利用可能性】
【００８５】
本発明の一実施の形態による半導体圧力センサ装置は、例えば電子血圧計を代表に高精度な圧力測定が求められる製品に適用して特に有益な技術であり、これに限らず、各種圧力センサシステム全般に対して広く適用可能である。
【図面の簡単な説明】
【００８６】
【図１】本発明の実施の形態１による半導体圧力センサ装置において、その構成の一例を示すブロック図である。
【図２】図１における圧力センサの構成例を示すものであり、（ａ）は全体の断面図、（ｂ）はその主要部となる半導体チップの平面図である。
【図３】図１の半導体圧力センサ装置において、そのオフセット調整に関連した主要部の構成例を示す概略図である。
【図４】図３の半導体圧力センサ装置において、その内蔵抵抗回路周りの詳細な構成例を示す回路図である。
【図５】図４の内蔵抵抗回路において、その内蔵抵抗のレイアウト構成例を示す平面図である。
【図６】本発明の実施の形態２による半導体圧力センサ装置において、図１のプロセッサが備えるアドレス空間の一例を示す説明図である。
【図７】図６における圧力センサ補正プログラムの処理内容の一例を示すフロー図である。
【図８】図７の補足図であり、図１および図４の構成例を備えた半導体圧力センサ装置の概略図である。
【図９】本発明の実施の形態３による半導体圧力センサ装置において、図１の内蔵抵抗回路周りの詳細な構成例を示す回路図である。
【図１０】本発明の実施の形態４による半導体圧力センサ装置において、図１の内蔵抵抗回路周りの詳細な構成例を示す回路図である。
【図１１】本発明の実施の形態５による半導体圧力センサ装置において、それを電子血圧計に適用した場合の概略構成例を示すブロック図である。
【図１２】本発明の実施の形態５による半導体圧力センサ装置において、それを電気掃除機に適用した場合の概略構成例を示すブロック図である。
【図１３】本発明の実施の形態５による半導体圧力センサ装置において、それを気圧計に適用した場合の概略構成例を示すブロック図である。
【図１４】本発明の前提として検討した半導体圧力センサ装置において、その構成の一例を示す回路図である。
【図１５】本発明の前提として検討した半導体圧力センサ装置において、その他の構成の一例を示す回路図である。
【符号の説明】
【００８７】
ＡＤＣ  アナログ−ディジタル変換部
ＡＤＰ  ＤＣアダプタ
ＡＭＰ  増幅回路
ＢＡＴ  乾電池
ＢＣＴＬ  電動ブラシ制御部
ＢＵＳ  バス
ＢＷ  ボンディングワイヤ
ＣＧＨ  カフ部
ＣＰ  半導体チップ
ＣＳ  ケース
ＣＴＬ  制御ブロック
ＤＥＣ  デコーダ
ＤＩＳ  表示・ブザー部
ＤＲＶ  ドライバ部
ＩＦＣ  外部インタフェース部
ＩＮ  信号
ＩＮＳ  絶縁部材
ＩＲＣ  内蔵抵抗回路
ＩＳ  定電流源
ＩＶ  インバータ回路
ＬＣＤ  液晶パネル
ＬＤ  リード
Ｍ  モータ
ＭＣＵ  プロセッサ
ＭＣＵ＿ＳＵＢ  半導体基板
ＭＥＭ  メモリ
ＭＮ  ＮＭＯＳトランジスタ
ＭＰ  ＰＭＯＳトランジスタ
Ｎ  ノード
ＮＶ  不揮発性メモリ
ＯＦＣ  オフセット調整回路
ＯＰ  オペアンプ回路
Ｐ  外部端子
ＰＣＴＬ  モータ・ポンプ制御部
ＰＤ  パッド
ＰＥＲＩ  周辺モジュール
ＰＩＶ  ＤＣ／ＡＣ変換部
ＰＲＣ  情報処理部
ＰＷ  電源部
Ｒ  抵抗
ＲＥ  外部抵抗
ＲＥＧ  レジスタ
ＲＩ  内蔵抵抗
ＲＰ  ピエゾ抵抗
ＳＥＮ  圧力センサ
ＳＷ  スイッチ
ＳＷＢ  スイッチ部
ＶＣＴＬ  バルブ制御部
ＶＲ  可変抵抗
ＶＲＥＧ  レギュレータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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