(57)【要約】【課題】断線を防ぐことが可能な半導体装置の製造方法を提供する。【解決手段】ＰＭＯＳトランジスタにおいて、ｐ型活性領域１２２が、ラインの幅方向においてｎ型活性領域１２１の一部の領域と重なるように形成される。従って、ｎ型活性領域１２１とｐ型活性領域１２２とが互いに接するように混在する場合（バッティングディフュージョン）においても、ｎ型活性領域１２１とｐ型活性領域１２２との界面付近に低濃度領域が生じることを防ぐことができる。【選択図】図３
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【特許請求の範囲】
【請求項１】
半導体基板において、分離絶縁膜に囲まれた素子領域を形成する素子領域形成工程と、
前記素子領域の表面付近において、第１導電型ウェルを形成する第１導電型ウェル形成工程と、
前記第１導電型ウェルの表面付近において、第１導電型不純物を注入することにより、前記第１導電型ウェルに電位を供給するための第１導電型活性領域を形成する第１導電型活性領域形成工程と、
前記第１導電型活性領域形成工程の後に、前記第１導電型ウェルの表面付近において、少なくとも前記第１導電型活性領域の一部の領域と重なるように第２導電型不純物を注入することにより、ソースまたはドレインとして動作する第２導電型活性領域を形成する第２導電型活性領域形成工程と
を備える半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法であって、
前記第２導電型活性領域形成工程の後に、前記第１および第２導電型活性領域をシリサイド化させるシリサイド工程
をさらに備える半導体装置の製造方法。
【請求項３】
請求項１又は請求項２に記載の半導体装置の製造方法であって、
前記第１導電型活性領域形成工程において、前記第１導電型活性領域は、ラインとして形成され、
前記第２導電型活性領域形成工程において、前記第２導電型不純物は、前記ラインの幅方向に前記第１導電型活性領域と全て重なるように注入される
をさらに備える半導体装置の製造方法。
【請求項４】
請求項３に記載の半導体装置の製造方法であって、
前記第１導電型活性領域において、前記ラインの長さ方向に複数個のコンタクト配線を所定の間隔で形成するコンタクト配線形成工程
をさらに備え、
前記第２導電型活性領域形成工程において、前記第２導電型不純物は、前記一部の領域が前記ラインの長さ方向に前記所定の間隔より長くなるように注入される
半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、配線における断線を防ぐための技術に関する。
【背景技術】
【０００２】
従来から、通信用ＬＳＩやＣＭＯＳロジック製品等のＭＯＳトランジスタを多数含む半導体装置においては、配線におけるコンタクト抵抗を低減するために、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタをサリサイド工程によりシリサイド化させている。また、これらのトランジスタにおいては、半導体基板上に形成された複数の素子領域が、ＳＴＩ膜やＬＯＣＯＳ膜等の分離絶縁膜で囲まれることにより互いに区切られている（例えば特許文献１）。
【０００３】
ＰＭＯＳトランジスタにおいては、ｎ型ウェルの表面付近に、ソースまたはドレインとして動作するｐ型活性領域（ソース／ドレイン領域）と、ｎ型ウェルに電位を供給するためのｎ型活性領域（タップ領域）とが形成される。また、ＮＭＯＳトランジスタにおいては、ｐ型ウェルの表面付近に、ソースまたはドレインとして動作するｎ型活性領域（ソース／ドレイン領域）と、ｐ型ウェルに電位を供給するためのｐ型活性領域（タップ領域）とが形成される。これらのソース／ドレイン領域およびタップ領域は、サリサイド工程によりシリサイド化された後に、コンタクト配線へ接続される。
【０００４】
このような半導体装置においては、分離絶縁膜で囲まれた一の素子領域内に、ｐ型活性領域とｎ型活性領域とが互いに接するように混在する場合がある（バッティングディフュージョン）。例えば、ＰＭＯＳトランジスタにおいては、一の素子領域内に形成されたｎ型ウェルにおいて、ソース／ドレイン領域としてのｐ型活性領域とタップ領域としてのｎ型活性領域とが互いに接するように混在することとなる。
【０００５】
【特許文献１】特開２００６−３４４７０８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従来の半導体装置の製造方法では、バッティングディフュージョンにおけるｐ型活性領域とｎ型活性領域との界面が面一となるようにレイアウト設計が行われている。
【０００７】
しかし、ｐ型活性領域やｎ型活性領域を形成する場合には、リソグラフィ工程において誤差が生じ得るので、界面が面一となるように設計した場合には、界面付近に、いずれの不純物濃度も低い低濃度領域が生じてしまうことがある。このような場合には、低濃度領域は、サリサイド工程で十分にシリサイド化されないので、断線に繋がる場合があるという問題点があった。
【０００８】
本発明は以上の問題点を解決するためになされたものであり、断線を防ぐことが可能な半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一実施の形態において、ＰＭＯＳトランジスタは、ソースまたはドレインとして動作するｐ型活性領域が、ラインの幅方向において、ｎ型ウェルに電位を供給するためのｎ型活性領域の一部の領域と重なるように形成される。
【発明の効果】
【００１０】
本発明によれば、ｎ型活性領域とｐ型活性領域とが互いに接するように混在する場合（バッティングディフュージョン）においても、ｎ型活性領域とｐ型活性領域との界面付近に低濃度領域が生じることを防ぐことができる。よって、断線を防ぐことができる。
【発明を実施するための最良の形態】
【００１１】
＜実施の形態１＞
図１は、実施の形態１に係る半導体の製造方法の一工程を示す断面図である。本実施の形態に係る半導体装置は、ＰＭＯＳおよびＮＭＯＳを多数含んで構成されるものである。
【００１２】
図１に示されるように、Ｓｉ基板１００においては、ＳＴＩ膜１１０で囲まれることにより区切られた素子領域の表面付近においては、Ａｓ等のｎ型（第１導電型）不純物を注入することにより、ｎ型ウェル１２０が形成されているとともに、Ｂ等のｐ型（第２導電型）不純物を注入することにより、ｐ型ウェル１３０が形成されている。
【００１３】
ｎ型ウェル１２０の表面付近においては、Ａｓ等のｎ型不純物を注入することにより、ｎ型ウェル１２０に電位を供給するためのｎ型活性領域１２１が形成されているとともに、Ｂ等のｐ型不純物を注入することにより、ソースまたはドレインとして動作するｐ型活性領域１２２が形成されている。
【００１４】
ｐ型ウェル１３０の表面付近においては、Ａｓ等のｎ型不純物を注入することにより、ソースまたはドレインとして動作するｎ型活性領域１３１が形成されているとともに、Ｂ等のｐ型不純物を注入することにより、ｐ型ウェル１３０に電位を供給するためのｐ型活性領域１３２が形成されている。
【００１５】
すなわち、各ウェルにおいては、ウェルと同じ導電型の領域がタップ領域となり、ウェルと逆の導電型の領域がソース／ドレイン領域となる。
【００１６】
図２は、図１のｎ型ウェル１２０を用いてＰＭＯＳトランジスタを構成した例を示す断面図である。ソースとして動作するｐ型活性領域１２２ｓとドレインとして動作するｐ型活性領域１２２ｄとの間に介在するｎ型ウェル１２０の領域上には、ゲート絶縁膜１４１およびゲート電極１４２がこの順に形成されている。
【００１７】
図３は、本実施の形態に係るＰＭＯＳトランジスタにおけるｎ型活性領域１２１とｐ型活性領域１２２とのレイアウトを模式的に示す上面図である。図３に示されるように、一般的なレイアウトでは、ＭＯＳトランジスタにおいてウェルに電位を供給するためのタップ領域（ＰＭＯＳトランジスタにおいてはｎ型活性領域１２１）は、ライン状に形成される。
【００１８】
図３（ａ）に示されるＰＭＯＳトランジスタは、図３（ｂ）に示される従来のＰＭＯＳトランジスタとは異なり、ｐ型活性領域１２２が、ラインの幅方向（図の上下方向）においてｎ型活性領域１２１の一部の領域と重なるように形成される。従って、ｎ型活性領域１２１とｐ型活性領域１２２とが互いに接するように混在する場合（バッティングディフュージョン）においても、ｎ型活性領域１２１とｐ型活性領域１２２との界面付近に低濃度領域が生じることを防ぐことができる。
【００１９】
図４〜５は、図３（ａ）に示されるＰＭＯＳトランジスタの製造方法の一工程を示す断面図である。
【００２０】
まず、図４に示されるように、ｎ型ウェル１２０に、開口部１５３を有するレジストマスク１５１を用いて、Ａｓ等のｎ型不純物を注入することにより、タップ領域としてのｎ型活性領域１２１を形成する。
【００２１】
次に、図５に示されるように、ｎ型ウェル１２０に、Ｂ等のｐ型不純物を注入することにより、ソースドレイン領域としてのｐ型活性領域１２２を形成する。このとき、ｎ型活性領域１２１とｐ型活性領域１２２とを面一に形成する場合（点線）に比較して、より大きい開口部１５４を有するレジストマスク１５２を用いる。これにより、ｐ型活性領域１２２をより広く形成することができる。すなわち、ｐ型活性領域１２２を、ｎ型活性領域１２１の一部の領域と重なるように（重なり部分１２３を有するように）、形成できる。
【００２２】
以下、ｎ型ウェル１２０の所定の領域上に、ゲート絶縁膜１４１、ゲート電極１４２およびサイドウォールを順次形成した後に、これらを覆うようにＣｏを形成する。そして、熱処理を行うことにより、Ｓｉ基板１００に含まれるＳｉとＣｏとをシリサイド反応させた後に、未反応のＣｏを除去する。これにより、ｎ型活性領域１２１、ｐ型活性領域１２２、およびゲート電極１４２の上部を選択的にシリサイド化し、上部に形成されるコンタクト配線との配線抵抗を低減することが可能となる。
【００２３】
図６は、本実施の形態により製造される半導体装置の構造をより詳細に示す上面図（図６（ａ））およびそのＡ−Ａ’断面図（図６（ｂ））である。
【００２４】
図６（ａ）に示されるように、ｎ型ウェル１２０において、ｎ型ウェル１２０に電位を供給するためのｎ型活性領域１２１と、ＰＭＯＳトランジスタのソースまたはドレインとして動作するｐ型活性領域１２２とが形成されている。ｎ型活性領域１２１は、タップ配線としてのコンタクト配線１６０に接続されており、ｐ型活性領域１２２は、ソース配線またはドレイン配線としてのコンタクト配線１６０に接続されている。図６（ｂ）に示されるように、ｎ型活性領域１２１とｐ型活性領域１２２とは、一部で重なるように（重なり部分１２３を有するように）形成されている。
【００２５】
図７は、ｎ型活性領域１２１とｐ型活性領域１２２との重なり部分１２３の大きさを模式的に示す上面図である。
【００２６】
図７（ａ）に示されるように、一般的な半導体装置の製造方法では、リソグラフィ工程における誤差は３０ｎｍ程度である。また、不純物の注入工程および拡散工程における拡がりは１０ｎｍ程度である（言い換えれば、レイアウトにおいてｎ型活性領域１２１とｐ型活性領域１２２とが面一に設計された場合には、他の誤差等を無視すると、１０ｎｍ程度の重なり部分が生じる）。従って、図７（ｂ）に示されるように、レイアウトにおいて、３０ｎｍ−１０ｎｍ＝２０ｎｍの重なり部分１２３を確保することにより、断線を防ぐことが可能となる。
【００２７】
このように、本実施の形態に係る半導体装置の製造方法によれば、ｎ型活性領域１２１とｐ型活性領域１２２とが重なり部分１２３を有するように不純物を注入するので、ｎ型活性領域１２１とｐ型活性領域１２２との界面付近において低濃度領域が形成されることを防ぐことができる。従って、ｎ型活性領域１２１とｐ型活性領域１２２とが互いに接するように混在する場合（バッティングディフュージョン）においても、タップ領域またはソース／ドレイン領域とコンタクト配線１６０との断線を防ぐことができる。
【００２８】
＜実施の形態２＞
実施の形態１では、図３に示されるように、ライン状に形成されたタップ領域としてのｎ型活性領域１２１において、ソース／ドレイン領域としてのｐ型活性領域１２２が、ラインの幅方向においてｎ型活性領域１２１の一部と重なるように形成される場合について説明した。しかし、ｐ型活性領域１２２は、ｎ型活性領域１２１の一部に限らず、あるいは、ラインの幅方向においてｎ型活性領域１２１と全て重なるように形成されてもよい。
【００２９】
図８は、実施の形態２に係るＰＭＯＳトランジスタにおけるｎ型活性領域１２１とｐ型活性領域１２２とのレイアウトを模式的に示す上面図である。図８は、図３（ａ）において、ライン状に形成されたタップ領域としてのｎ型活性領域１２１において、ラインの幅全体にわたって重なるようにｐ型活性領域１２２を形成したものである。
【００３０】
一般的な半導体装置のレイアウト設計では、ライン状のタップ領域の幅（太さ）は、設計可能な範囲における最小値（最小単位）に設定される場合が多い。しかし、図３（ａ）のようなレイアウト設計を行った場合には、タップ領域より細い重なり部分を形成する必要があるので、タップ領域の幅を最小単位に設定することができない（すなわち、重なり部分を設けるためには、タップ領域の幅を最小単位より大きく設定する必要がある）。
【００３１】
図８（ａ）〜（ｂ）に示されるように、重なり部分をタップ領域の幅全体とすることにより、タップ領域の幅を最小単位に設定することが可能となる。なお、図８（ａ）〜（ｂ）いずれにおいても、ｐ型活性領域１２２は、解像装置により、繋がった一領域として解像可能である。
【００３２】
このように、本実施の形態に係る半導体装置の製造方法は、実施の形態１において、ｐ型活性領域１２２を、ライン状のｎ型活性領域１２１の幅方向に全て重なるように形成する。従って、実施の形態１の効果に加えて、レイアウト設計の自由度を高めることができるという効果を奏する。
【００３３】
＜実施の形態３＞
実施の形態２においては、図８を参照して、ライン状のタップ領域の幅について説明したが、実施の形態３においては、ライン状のタップ領域の長さについて説明する。
【００３４】
図９は、本実施の形態に係るＰＭＯＳトランジスタにおけるｎ型活性領域１２１とｐ型活性領域１２２とのレイアウトを模式的に示す上面図である。
【００３５】
ライン状のタップ領域としてのｎ型活性領域１２１には、複数のコンタクト配線１６０が、ｎ型活性領域１２１の長さ方向において、所定の間隔（コンタクトピッチ＋配線ホールサイズ）を保ちつつ形成される。
【００３６】
また、ソース／ドレインとして動作するｐ型活性領域１２２は、ラインの幅方向においてｎ型活性領域１２１全体にわたって重なるように形成される。このとき、ｎ型活性領域１２１とｐ型活性領域１２２との重なり部分の長さが上記の所定の間隔より大きくなるように設計することにより、一のｐ型活性領域１２２に少なくとも一のコンタクト配線１６０の全体を配置させることが可能となる。これにより、ｐ型活性領域１２２における電位を安定させることが可能となる。
【００３７】
このように、本実施の形態に係る半導体装置の製造方法は、実施の形態２において、ｐ型活性領域１２２を、ｎ型活性領域１２１との重なり部分がコンタクト配線１６０同士の間隔より長くなるように形成する。従って、実施の形態２の効果に加えて、一のｐ型活性領域１２２において少なくとも一のコンタクト配線１６０の全体を配置させることにより電位を安定させることができるという効果を奏する。
【図面の簡単な説明】
【００３８】
【図１】実施の形態１に係る半導体装置の製造方法の一工程を示す断面図である。
【図２】実施の形態１に係るＰＭＯＳトランジスタを示す断面図である。
【図３】実施の形態１に係るＰＭＯＳトランジスタにおけるｎ型活性領域とｐ型活性領域とのレイアウトを模式的に示す上面図である。
【図４】実施の形態１に係るＰＭＯＳトランジスタの製造方法の一工程を示す断面図である。
【図５】実施の形態１に係るＰＭＯＳトランジスタの製造方法の一工程を示す断面図である。
【図６】実施の形態１に係る半導体装置の構造を詳細に示す上面図である。
【図７】実施の形態１に係るＰＭＯＳトランジスタにおけるｎ型活性領域とｐ型活性領域との重なり部分の大きさを模式的に示す上面図である。
【図８】実施の形態２に係るＰＭＯＳトランジスタにおけるｎ型活性領域とｐ型活性領域とのレイアウトを模式的に示す上面図である。
【図９】実施の形態３に係るＰＭＯＳトランジスタにおけるｎ型活性領域とｐ型活性領域とのレイアウトを模式的に示す上面図である。
【符号の説明】
【００３９】
１００  Ｓｉ基板、１１０  ＳＴＩ膜、１２０  ｎ型ウェル、１２１，１３１  ｎ型活性領域、１２２，１３２  ｐ型活性領域、１２３  重なり部分、１３０  ｐ型ウェル、１４１  ゲート絶縁膜、１４２  ゲート電極、１５１，１５２  レジストマスク、１６０  コンタクト配線、１５３，１５４  開口部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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