(57)【要約】【課題】本発明は、カルコゲナイド固体電解質のメモリセル、陽極及び陰極をそれぞれ備えた複数のＣＢＲＡＭメモリの製造方法に関する。【解決手段】本方法は、１．３Ｗ／ｍ／Ｋよりも高い高熱伝導性物質製であって、一組のコンタクト（２８）を覆う副層（３０）を提供する段階と、その後、この副層上に、カルコゲナイド層（３２）と電極層（３４）と第二コンタクトを備えた層（３６）とを備えた三重層（３２、３４、３６）を提供する段階と、最後に、エッチング段階とを備える。【選択図】図５Ｆ
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【特許請求の範囲】
【請求項１】
カルコゲナイド固体電解質のメモリセル、陽極及び陰極をそれぞれ備えた複数のＣＢＲＡＭメモリの製造方法であって、
ａ）半導体支持体（２０）上に、絶縁層（２２）を提供する段階と、
ｂ）前記絶縁層（２２）内に、各メモリポイント用の一組の第一コンタクト（２８）を提供する段階と、
ｃ）前記絶縁層及び前記第一コンタクト上に、１．３Ｗ／ｍ／Ｋよりも高い高熱伝導性物質製であって、前記一組の第一コンタクト（２８）を覆う副層（３０、２６‐１）を提供する段階と、
ｄ）前記副層（３０、２６‐１）上に、カルコゲナイド層（３２）と陽極層（３４）と第二コンタクトの層（３６）とを備えた三重層（３２、３４、３６）を提供する段階と、
ｅ）互いに電気的に絶縁された個々のメモリポイントを提供するために、前記第一コンタクトの上に位置する領域の間をエッチングする段階と、を備えた製造方法。
【請求項２】
前記副層（３０、２６‐１）が、１００Ｗ／ｍ／Ｋよりも高い熱伝導率を有する物質製である、請求項１に記載の製造方法。
【請求項３】
前記副層（３０、２６‐１）が、金属物質製である、請求項１または請求項２のいずれかに記載の製造方法。
【請求項４】
前記副層（３０、２６‐１）が、１ｎｍまたは５ｎｍよりも厚くて、５０ｎｍまたは１００ｎｍよりも薄い厚さを有する、請求項１から請求項３のいずれか一項に記載の製造方法。
【請求項５】
前記カルコゲナイドがＳｅベースである、請求項１から請求項４のいずれか一項に記載の製造方法。
【請求項６】
前記陽極層（３４）が銀製である、請求項１から請求項５のいずれか一項に記載の製造方法。
【請求項７】
前記ｂ）段階が、
前記第一コンタクト（２８）を提供するためにエッチングされた前記絶縁層（２２）上に金属層（２６）を提供する段階と、
前記絶縁層（２２）及び前記第一コンタクト（２８）まで前記金属層（２６）を研磨する段階と、を備えた、請求項１から請求項６のいずれか一項に記載の製造方法。
【請求項８】
前記ｂ）段階及び前記ｃ）段階が、
前記第一コンタクト（２８）を提供するためにエッチングされた前記絶縁層（２２）上に金属層（２６）を提供する段階と、
高熱伝導性物質製の前記副層を形成する残留層（２６‐１）を残すように前記金属層（２６）を研磨する段階と、を備えた、請求項１から請求項６のいずれか一項に記載の製造方法。
【請求項９】
基板（２０）にアドレス指定トランジスタを提供する段階を備えた、請求項１から請求項８のいずれか一項に記載の製造方法。
【請求項１０】
前記カルコゲナイドが金属でドーピングされている、請求項１から請求項９のいずれか一項に記載の製造方法。
【請求項１１】
前記金属でドーピングされているカルコゲナイドが、ＡｇＧｅＳｅ型、ＡｇＧｅＳｂＳｅ型、ＡｇＧｅＳ、ＡｓＳ、または、ＡｓＳｅ型である、請求項１０に記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、書き換え可能メモリの分野に係り、特に不揮発性書き換え可能メモリの分野に関する。
【０００２】
本発明は、特にＣＢＲＡＭ不揮発性書き換え可能メモリに応用される。
【背景技術】
【０００３】
対象とする応用及び性能に応じて、異なる種類のメモリが用いられる。
【０００４】
高速書き込み時間が要求される場合には（例えば、マイクロプロセッサの計算等）、複数のトランジスタを配置した構成のＳＲＡＭメモリが用いられる。
【０００５】
このメモリの欠点は、揮発性である点と、比較的大きなメモリポイントのサイズが大きな記憶容量を有していない点とである。
【０００６】
大きな記憶容量を有するために、キャパシタに電荷を蓄えるという構成のＤＲＡＭメモリが用いられる。
【０００７】
このメモリは、より長い書き込み時間（数十ｎｓ）を有する。また、このメモリも揮発性であり、その情報保持時間は略数十ｍｓである。最後に、電源を切っても情報を記憶しておくことが要求される応用に対しては、電界効果トランジスタのフローティングゲートに電荷を蓄えるＥＥＰＲＯＭメモリまたはフラッシュメモリが用いられる。これらのメモリは不揮発性である。この種類のメモリの欠点は長い書き込み時間（数マイクロ秒）及び１０６回の書き込みサイクルという限られたサイクル性である。
【０００８】
現在用いられる書き換え可能不揮発性メモリ（ＥＥＰＲＯＭまたはフラッシュメモリ）の動作原理は、電界効果トランジスタのフローティングゲート上に電荷を蓄えることである。
【０００９】
従って、各メモリポイントは、減少させたサイズを有する一つ以上のシリコンコンポーネントから作製され、読み出し信号の減少及び情報保持時間の減少に繋がる。よって、このような種類のメモリの密度が限定されているということが理解される。
【００１０】
更に、これらのメモリは、トンネル効果によって電子がフローティングゲートを越えるのに必要とされる時間がその書き込み時間となるため、比較的長い書き込み時間（数マイクロ秒）を有する。
【００１１】
また、これらのメモリは限られたサイクル性（１０６）も有する。実際のところ、酸化物中に欠陥が形成されることによって、電子がフローティングゲートから漏れ出すので、書き込みサイクルが行われるにつれて、その保持力は減少する。
【００１２】
新世代の書き換え可能不揮発性メモリ用に、様々なメモリのコンセプトが考えられている。
【００１３】
活性物質として、強誘電性物質（ＦＥＲＡＭメモリ）、磁性物質（ＭＲＡＭメモリ）または相変化性物質（ＰＣ‐ＲＡＭメモリ）、または、イオン伝導性物質（ＰＭＣメモリ）を挙げることができる。
【００１４】
本発明は、特に、ＣＢＲＡＭ及びＰＭＣメモリの分野に関する。従来技術によるＰＭＣメモリを図１に示す。
【００１５】
ＰＭＣメモリの動作原理は、陰極６（例えばＮｉ製）と可溶性陽極８（例えばＡｇ製）との間に配置された固体電解質４（例えばＧｅＳｅ）中におけるイオン（例えばＡｇ＋）移動に基づいている。
【００１６】
参照符号１４は絶縁体を指称する。
【００１７】
読み出し信号は、オンとオフの二つの状態の間の電気抵抗率の差に起因する。
【００１８】
オフ状態では、イオンはアレイ４中に分散していて、高抵抗相を提供する。陽極８と陰極６との間に数百ｍＶの電位差を数十ｎｓのパルスで印加することによって、イオンが陰極６に向けて移動し、金属の堆積物をもたらす。よって、低抵抗性のＯＮ状態が達成される。
【００１９】
同一の強度及び時間ではあるが逆符号で電位差を印加することによって、金属堆積物が再びイオンとして電解質４中に溶解して、再びオフ状態が達成される。
【００２０】
ＰＭＣメモリの主な利点は、他の不揮発性メモリ（ＥＥＰＲＯＭ、ＭＲＡＭ、ＰＣＲＡＭ）の電圧と比較して、書き込み電圧が１Ｖ未満と低い点である。
【００２１】
【特許文献１】米国特許出願公開第２００２／１２７８８６号明細書（Ｊｏｈｎ  Ｔ．Ｍｏｏｒｅ（米国）外、２００２年９月１２日）（段落［００１５］〜［００２８］、図１〜図６）
【特許文献２】米国特許出願公開第２００３／０５２３３０号明細書（Ｒｉｔａ  Ｊ．Ｋｌｅｉｎ（米国）、２００３年３月２０日）（段落［０００６］、［００３２］、図２Ｄ、２Ｅ、２Ｆ）
【特許文献３】米国特許第６３４８３６５号明細書（Ｊｏｈｎ  Ｔ．Ｍｏｏｒｅ（米国）外、２００２年２月１９日）（図６）
【特許文献４】米国特許出願公開第２００３／０４３６３１号明細書（Ｔｅｒｒｙ  Ｌ．Ｇｉｌｔｏｎ（米国）外、２００３年３月６日）（全文）
【非特許文献１】Ｒ．Ｎｅａｌｅ、“ＭＩＣＲＯＮ  ＴＯ  ＬＯＯＫ  ＡＧＡＩＮ  ＡＴ  ＮＯＮ‐ＶＯＬＡＴＩＬＥ  ＡＭＯＲＰＨＯＵＳ  ＭＥＭＯＲＹ”、ＥＬＥＣＴＲＯＮＩＣ  ＥＮＧＩＮＥＥＲＩＮＧ、（英国ロンドン）、ＭＯＲＧＡＮ‐ＧＲＡＭＰＩＡＮ社、２００２年４月、第７４巻、ｐ．５６−６４（図３）
【非特許文献２】Ｗｅｉ  Ｗａｎｇ外、“Ｓｔｒｕｃｔｕｒｅ  ａｎｄ  ｐｒｏｐｅｒｔｙ  ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ  ｏｆ  Ｂｉ２−ｘＳｂｘＴｅ３  ｔｈｅｒｍｏｅｌｅｃｔｒｉｃ  ｆｉｌｍｓ  ｐｒｅｐａｒｅｄ  ｂｙ  ｅｌｅｃｔｒｏｄｅｐｏｓｉｔｉｏｎ”、ＷＵＪＩ  ＣＡＩＬＩＡＯ  ＸＵＥＢＡＯ‐ＪＯＵＲＮＡＬ  ＯＦ  ＩＮＯＲＧＡＮＩＣ  ＭＡＴＥＲＩＡＬＳ、（中国北京）、２００５年９月、第２０巻、第５号、ｐ．１２３４−１２３８（要約）
【発明の開示】
【発明が解決しようとする課題】
【００２２】
信頼できるＣＢＲＡＭメモリポイントアレイを得るためには、陽極物質８の一様な分布が求められる。このことは、Ａｇ＋イオンの移動性が、特に電気的ストレスに晒された場合に非常に高いために、非常に困難である。
【００２３】
本発明者は、こうした層（例えばスパッタリングによるＡｇ製）の製造において、カルコゲナイド物質の層４に温度勾配が現れることを発見した。即ち、衝撃に晒される上面は、一定量のエネルギーを受け取り、そのエネルギーが熱として分散して温度上昇をもたらす。温度上昇は、検討されている領域に異なる構造（一方では陰極６に対応する金属部分、他方では側面の絶縁体）を備えた基板の熱伝導率に応じて異なる。Ｓｅベースのカルコゲナイド物質は非常に大きな熱電係数を有するので（Ｓｅに対して〜１ｍＶ／Ｋ）、温度勾配は電位差を誘起し、より冷たい領域は負に帯電して、Ａｇ＋イオンを引き寄せる。
【００２４】
例えば、これらの領域は、図２に示されるような、タングステンプラグ（陰極６を提供する）の表面であることを示すことができる。図２は、既知の種類のメモリの表面上にエネルギーを提供する際の温度プロファイルのシミュレーションを示す。この図において、領域６、及び、領域４（カルコゲナイド、この場合ＡｇＧｅＳｅ）が識別されている。
【００２５】
図３に示されるように、メモリポイントを提供するプロセス中に、銀（Ａｇ）クラスター１７が、層の変形や、装置の下方のコンタクトと上方のコンタクトとの間の短絡をもたらし得るということを見て取ることができる。参照符号１９及び２１は、絶縁基板に向かい合う領域において基板上に残存している過剰の銀を指称する。
【００２６】
従って、課題は、このような問題を無くすこと、または、少なくとも低減することができる新規プロセスを見つけ出すことである。
【００２７】
本発明は、この課題を解決しようとするものである。
【課題を解決するための手段】
【００２８】
本発明は特に、カルコゲナイド固体電解質のメモリセル、陽極及び陰極をそれぞれ備えた複数のＣＢＲＡＭメモリの製造方法に関する。本方法は、
ａ）半導体支持体上に、絶縁層を提供する段階と、
ｂ）この絶縁層内に、各メモリポイント用の一組の第一コンタクトを提供する段階と、
ｃ）絶縁層及びコンタクト上に、１．３Ｗ／ｍ／Ｋよりも高い高熱伝導性物質製であって、一組の第一コンタクトを覆う副層を提供する段階と、
ｄ）この副層上に、カルコゲナイド層と陽極層と第二コンタクトの層とを備えた三重層を提供する段階と、
ｅ）互いに電気的に絶縁された個々のメモリポイントを提供するために、第一コンタクトの上に位置する領域の間をエッチングする段階と、を備える。
【００２９】
本発明による方法中においては、高い熱伝導率を有する一貫性のある副層を提供することによって、カルコゲナイド物質中の温度勾配が減少する。
【００３０】
不活性陰極として機能可能なこの副層は、活性積層体と同時にエッチング可能である。この構成においては、温度勾配、またその結果として、電気勾配が、現在知られている構造よりも低い。従って、コンタクト上に蓄積する陽極物質が少なくなり、装置の短絡が少なくなることが観測される。
【００３１】
段階ｄ）中において、三重層が、高熱伝導性物質製の副層の上に提供される。この三重層は、カルコゲナイド層と、陽極層と、第二コンタクトの層とを備える。副層のどの点においても、この三重層は、一方では高熱伝導性物質の副層によって、他方では第一コンタクトまたは絶縁層のどちらかによって、支持体から離隔されている。
【００３２】
陽極層は純銀製であることが好ましい。
【００３３】
一実施形態によると、段階ｂ）は、
‐  第一コンタクトを提供するためにエッチングされた絶縁層上に金属層を提供する段階と、
‐  絶縁層及び第一コンタクトまでこの金属層を研磨する段階と、を備える。
【００３４】
他の実施形態によると、段階ｂ）及び段階ｃ）は、
‐  第一コンタクトを提供するためにエッチングされた絶縁層上に金属層を提供する段階と、
‐  高熱伝導性物質製の副層を形成する残留層を残すように金属層を研磨する段階と、を備える。
【００３５】
カルコゲナイドはＳｅベースであり得る。
【００３６】
カルコゲナイドは金属でドーピングされ得る。例えば、ＡｇＧｅＳｅ型、ＡｇＧｅＳｂＳｅ型、ＡｇＧｅＳ、ＡｓＳ、または、ＡｓＳｅ型である。
【発明の効果】
【００３７】
本発明による方法によって得られるＣＢＲＡＭメモリ構造は強化された信頼性を有する。
【００３８】
また、陰極における金属クラスターに因る影響も低減されるので、本発明は、メモリポイントにおけるトポグラフィを低減させることもできる。
【発明を実施するための最良の形態】
【００３９】
ＰＭＣメモリ製造用の本発明による方法の第一例を、図５Ａ〜図５Ｅを参照して説明する。
【００４０】
基板２０（例えばシリコン製）を最初に選択する（図５Ａ）。この基板は、図には示されていないがコンポーネントを含み得る。この基板上に、将来的なメモリポイントをアドレスするトランジスタを予め作製しておくことができる。図４は、ＷＬライン及びＢＬコラムの信号によって制御される本発明による４ＰＭＣメモリポイントアレイを示す。
【００４１】
その後、絶縁体製の層２２（例えば、ＳｉＯ２酸化物層またはＳｉ３Ｎ４窒化物層）をこの基板２０上に提供する。その後、この層２２に開口部２４を基板２０の表面までエッチングする（図５Ｂ）。開口部は、将来的なメモリポイントを局在化する。
【００４２】
その後、金属層２６がこのセットを覆うのと同時に、金属コーティング２８が、既にエッチングされている開口部２４を充填する。実際のところ、形成されるコーティング２６はコンフォーマルコーティングである。即ち、表面２６’は一様に平坦ではなく、逆に、キャビティ２４を再現してしまい、その上において僅かにつぶれ得る（図５Ｃの領域２６”を参照）。キャビティ２４内に提供されたコーティング２８はそれぞれ、個々のメモリポイントのコンタクトとなる。
【００４３】
その後、研磨段階が、例えば機械化学研磨で（図５Ｄ）、表面２２’まで実施される。表面２２’は、層２２の表面、または、層２２の元々の表面によって定められたレベルよりも低い、エッチングによって達成された表面のどちらかである。コーティング２８の自由部分はこの表面２２’と同一平面である。
【００４４】
この表面２２’上に、層３０を連続して提供することができる（図５Ｅ）。この層の物質は、その後に堆積されるカルコゲナイド物質の熱伝導率よりも高い熱伝導率を有する。即ち、その熱伝導率は１．３Ｗ／ｍ／Ｋであることが好ましく、より好ましくはこの値よりも高く、例えば５０Ｗ／ｍ／Ｋまたは１００Ｗ／ｍ／Ｋよりも高い。例えば、伝導性の良い金属物質または炭素である。既に形成されている個々のコンタクト２８は全て、同一の層３０に接続及び接触されている。
【００４５】
連続的なものにするために、層３０は少なくとも原子層と同じ厚さを有するが、少なくとも１ｎｍの厚さを有することが好ましく、５ｎｍを超える厚さを有することが更に好ましく、その熱的特性が、基板平面（その基板平面上に層３０は形成されている）において、一貫性のあるものになる。層３０の厚さの上限は、その物質の関数であり、また、メモリポイント用に後に用いられるカルコゲナイド物質の関数でもある。例えば、それが提供する直列抵抗が、将来的なメモリセルのオン状態の抵抗（つまり、数十ｋΩ（例えば２０ｋΩや５０ｋΩ））を超過しないようにする。典型的には、その厚さは５０ｎｍ未満である。
【００４６】
この層３０の表面３０’は、ＰＭＣメモリポイントを提供する様々な段階を実施するための出発表面として機能し得る。カルコゲナイド層３２、そして、陽極層３４（例えば、銀製（可能な限り純度の高い）、または銅製）、最後に、コンタクトの層３６（図５Ｆ）を、この表面３０’上に堆積可能である。これらの段階において、副層３０のおかげで、陽極層３４の原子移動が顕著に減少していることが分かる。図９（後述する）に示されるように、特に０．５ｎｍまたは０．７ｎｍの厚さから、層３０の最小の厚さにおいても有利な効果を認めることができる。
【００４７】
このようにして構築された積層体には、メモリポイントに位置する領域の間に、つまり、コーティング２８によって提供されたコンタクトの真上に位置する領域またはスタッドの間にフォトリソグラフィ及びエッチング工程がかけられ得る（図５Ｇ）。このエッチング段階は、互いに異なるメモリポイントのコンタクト２８に接続している副層３０の一部を除去することを可能にする。これによって、互いに電気的に絶縁されている個々のスタッドまたはメモリポイントが得られる。しかしながら、これらのポイントのそれぞれは、副層３０の残留部分のために、製造プロセスの経過を追う。参照符号４０は、異なるメモリポイントの間に堆積されその後平坦化され得る絶縁体（例えば、ＳｉＯ２）を指称する。
【００４８】
上述のプロセスの代替例を、図６Ａ及び６Ｂを用いて説明する。ここで、図６Ａは図５Ｃと同一である。しかしながら、層２６の物質は、研磨工程の後に、その上に三重層３２，３４、３６を直接堆積可能な物質である。この場合、研磨工程は、表面２２’までは実施されず、層２６‐１が残される（図６Ｂ）。よって、層２６の物質の熱伝導率は、１．３Ｗ／ｍ／Ｋ以上と高く、更に好ましくは５０Ｗ／ｍ／Ｋまたは１００Ｗ／ｍ／Ｋよりも高い。例えば、伝導性の良い金属物質または炭素である。既に形成されているコンタクト２８は全て、同一の層２６‐１に接続及び接触されている。この層２６‐１の厚さは、層３０に関して上述したように、少なくとも１ｎｍであり、更に好ましくは、５ｎｍ超で５０ｎｍ未満であり、同一の基準（層２６‐１の直列抵抗は、将来的なメモリセルの“オン”状態の抵抗（つまり、数十ｋΩ（例えば２０ｋΩや５０ｋΩ））を超過しない）に従って選択可能である。その後、図５Ｆ及び５Ｇの段階が連続的に実施され得る。この代替例の利点は、表面２２’までの研磨の後に新たな層３０を堆積させる必要がない点である。
【００４９】
従って、どのような代替例が実施されようとも、一貫性のある温度及び高い熱伝導性を備えた表面３０または２６‐１上にカルコゲナイド層３２が堆積される。
【００５０】
本発明による方法によって、陽極層３４の原子移動が顕著に減少する。このような方法は、特に最高純度の銀から作製された陽極を製造することを可能にし、陽極物質として、銀セレン化物ＡｇＳｅ等の物質を使用する必要がない。
【００５１】
以下の計算を用いて、熱電効果の下でのＧｅＳｅ中を銀原子が移動する距離を求めることができる。
【００５２】
まず、中性電荷の原子の数を求めることができる。
原子容（ｃｍ３／モル）において、
‐  銀：  １０．３ｃｍ３／モル
‐  ゲルマニウム：  １３．６ｃｍ３／モル
‐  セレン：  １６．５ｃｍ３／モル
であり、カルコゲナイドＡｇ３３Ｇｅ１７Ｓｅ５０のモル体積が、略１３９６ｃｍ３／ｍｏｌ（つまり、７．１６×１０−４モル／ｃｍ３）と求められる。
【００５３】
飽和状態において、カルコゲナイド物質は、最大で３３％のＡｇ原子を受け入れて、その内の２０％が移動性である。４．７×１０−３モル／ｃｍ３の移動性Ａｇ原子が存在している。つまり、略ｎ＝２．８５×１０２１原子／ｃｍ３の移動性Ａｇ原子が存在している。これらの原子の移動度を以下のように求めることができる：
σを電気伝導率（略３×１０−４Ω−１・ｃｍ−１）、ｑを帯電した原子の電気素量（＝１．６×１０−１９Ｃ）、ｎを帯電した原子の密度、μを移動度（ｍ２Ｖ−１・ｓ−１単位）とすると、
σ＝ｑｎμ
μ＝σ／ｑｎ＝３×１０−２／（１．６×１０−１９・４×１０２７）
＝６．６×１０−１１ｍ２・Ｖ−１．ｓ−１
となる。
【００５４】
Δｌ（移動距離）及びｔ（移動時間）も求めることができる。ｖをイオンの移動速度、μをその移動度、ΔＶを電位勾配、Ｅを電場とすると、
ｖ＝Δｌ／ｔ＝μ・Ｅ及びＥ＝ΔＶ／Δｌ
であり、
Δｌ＝√（μ・ΔＶ・ｔ）
ｔ＝Δｌ２／μ／ΔＶ
となる。
【００５５】
Ｓｅベースのコンポーネントに対して、１μｍにおける勾配で熱電効果を計算することができる。Ｓを熱電係数（ｍＶ／Ｋ単位、Ｓｅに対してＳ＝＋１ｍＶ／Ｋ）とすると、
ΔＴ＝１Ｋ  ⇒ΔＶ＝１ｍＶ及びｔ＝１５ｓ
となる。
【００５６】
この計算は、１Ｋの温度偏差が１μｍの距離に現れると、銀がこの距離を踏破するのに略２０秒必要であるということを示す。堆積時間は略１分であり、このことが、タングステンプラグ６（図３を参照）の周囲に少なくとも１マイクロメートルの広がりでＡｇの枯渇した領域が現れることの説明となる。この問題の解決策は、本発明による（特に上述の代替例の一つによる）方法を正確に実施することである。
【００５７】
また、層３０の厚さ及び物質は、電熱シミュレーションによっても最適化可能であり、例えば、ＦＥＭＬＡＢソフトウェア等の市販のマルチ物理モデリングソフトウェアを用いて実施可能である。
【００５８】
副層３０の影響を示すことのできるモデリングの結果を、図７Ａ及び７Ｂに示す。これらの図面は、副層がない場合（図７Ａ）と副層がある場合（図７Ｂ）とのＣＢＲＡＭ積層体に対して計算した温度分布を示す。この計算は、厚さ１０ｎｍ及び１７４Ｗｍ／Ｋというタングステンの伝導率である熱伝導率の（タングステン）副層３０に対して行ったものである。
【００５９】
これらの図面において、（タングステン）スタッド６を見て取ることができる。一方で、参照符号４０は周囲の（ＳｉＯ２）絶縁体に対応する。層３２はカルコゲナイドから成る。二つの点Ａ及びＢがこれらの図面において識別される。点Ｂは、伝導性スタッドと絶縁領域とカルコゲナイド層３２との間の境界に位置する。一方、点Ａは絶縁体及びカルコゲナイドの境界に位置する。
【００６０】
図８は、カルコゲナイド層とスタッドとの間の界面に位置する点Ｏ（図７Ａ及び７Ｂを参照）からの、カルコゲナイド層３２の下限に従う方向に沿った、二つの温度プロファイル（Ｋ）を示す。
【００６１】
プロファイルＩは、副層３０のない図７Ａの場合に対応する。一方、プロファイルＩＩは、副層３０のある図７Ｂの場合に対応する。この第二のプロファイルは、第一のものよりも明らかに圧縮されていて、その最大の大きさは０．４Ｋである。一方、第一のものは略０．８Ｋの大きさを有する。点Ａと点Ｂの両方を考慮すると、プロファイルＩからプロファイルＩＩに移ると、点Ａの温度は明らかに低下している。一方、点Ｂの温度は上昇している。従って、本発明により積層体に副層３０または２６‐１が挿入されると、全体的な温度の圧縮つまりスムージングが起こる。この温度のスムージングによって、上述のクラスター化現象（特に図３を参照）を顕著に減少させることができる。
【００６２】
ＣＢＲＡＭ装置は、低炭素含有量の障壁３０を用いて製造されている。０．７から７ｎｍの異なる障壁の厚さを試験した。活性積層体は以下の通りである：
‐  ０．７ｎｍ、３ｎｍまたは７ｎｍの異なる厚さの炭素層３０
‐  厚さ５５ｎｍのカルコゲナイドＧｅＳｅ層３２
‐  厚さ４０ｎｍのＡｇ層３４
‐  厚さ１４０ｎｍのＡｕコンタクトを備えた層３６
【００６３】
炭素層３０を備えていない既知の構造を備えた装置も製造した。
【００６４】
図９は、（炭素）副層３０の厚さによる、製造生産高における短絡した装置の割合を示す。層３０の厚さが厚くなると、装置の短絡の割合の低下が認められる。この割合は、層３０または２６‐１を備えていない装置に対する４５と５０％との間の値から、厚さ略０．７ｎｍを有する副層に対する略３０％（図の点Ａにおいて；０．７ｎｍは上述の試験する厚さの一つに対応する）にまで変化する。その後、厚さ略３ｎｍまでは、割合が実質的に同じままであり、３ｎｍを超えると再び実質的に減少する。３ｎｍまたは４ｎｍを超える厚さに対しては、実質的に２０％と３０％との間の値に達する。従って、下方の障壁３０のおかげで、欠陥装置の数が平均的には略半分になる。層３０の厚さが４ｎｍまたは５ｎｍを超えると、５０％を超える改善となる。従って、本発明は、ＰＭＣメモリポイントアレイにおける有効な装置の効率を上昇させることができる。
【図面の簡単な説明】
【００６５】
【図１】既知のＰＭＣ装置を示す。
【図２】既知のプロセスにおける、表面上にエネルギーを提供する際の温度プロファイルのシミュレーションを示す。
【図３】コンタクトスタッド上へのＡｇのクラスター化のブロック図である。
【図４】ＰＭＣメモリアレイの概略図である。
【図５Ａ】本発明によるプロセスを実施するための段階を示す。
【図５Ｂ】本発明によるプロセスを実施するための段階を示す。
【図５Ｃ】本発明によるプロセスを実施するための段階を示す。
【図５Ｄ】本発明によるプロセスを実施するための段階を示す。
【図５Ｅ】本発明によるプロセスを実施するための段階を示す。
【図５Ｆ】本発明によるプロセスを実施するための段階を示す。
【図５Ｇ】本発明によるプロセスを実施するための段階を示す。
【図６Ａ】本発明による代替プロセスの段階である。
【図６Ｂ】本発明による代替プロセスの段階である。
【図７Ａ】障壁層を備えていないＣＢＲＡＭ構造における温度分布の計算結果を示す。
【図７Ｂ】本発明による障壁層を備えたＣＢＲＡＭ構造における温度分布の計算結果を示す。
【図８】障壁層を備えていないＣＢＲＡＭ構造及び本発明による障壁層を備えたＣＢＲＡＭ構造における、カルコゲナイド物質層の下方の界面における、側方向に沿った温度プロファイルである。
【図９】障壁副層の厚さによる、短絡した装置の数の変化を示す。
【符号の説明】
【００６６】
４  固体電解質
６  陰極
８  可溶性陽極
１４  絶縁体
１７  銀クラスター
１９、２１  銀
２０  基板
２２  絶縁層
２４  開口部
２６  金属層
２８  第一コンタクト
３０  副層
３２  カルコゲナイド層
３４  陽極層
３６  第二コンタクト
４０  絶縁体
【図１】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図５Ｆ】
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【図５Ｇ】
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【図６Ａ】
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【図６Ｂ】
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【図９】
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【図２】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【外国語明細書】
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