(57)【要約】【課題】高分解能のＤＡ変換器を備える被試験デバイスを、そのＤＡ変換器以下の分解能を有するＡＤ変換器を用いて試験する。【解決手段】デジタル入力信号に応じたアナログ出力信号を出力する被試験デバイスを試験する試験装置であって、試験用のデジタル入力信号を被試験デバイスに供給する試験信号供給部と、試験用のデジタル入力信号に応じたアナログ基準信号を出力する基準信号出力部と、試験用のデジタル入力信号に応じて被試験デバイスが出力するアナログ出力信号と、アナログ基準信号との差を示すアナログ差分信号を出力する差分器と、アナログ差分信号に基づいて、被試験デバイスが出力したアナログ出力信号の良否を判定する判定部とを備える。【選択図】図１
2009038770.tif 000002
【特許請求の範囲】
【請求項１】
デジタル入力信号に応じたアナログ出力信号を出力する被試験デバイスを試験する試験装置であって、
試験用のデジタル入力信号を前記被試験デバイスに供給する試験信号供給部と、
試験用の前記デジタル入力信号に応じたアナログ基準信号を出力する基準信号出力部と、
試験用の前記デジタル入力信号に応じて前記被試験デバイスが出力するアナログ出力信号と、前記アナログ基準信号との差を示すアナログ差分信号を出力する差分器と、
前記アナログ差分信号に基づいて、前記被試験デバイスが出力した前記アナログ出力信号の良否を判定する判定部と
を備える試験装置。
【請求項２】
前記判定部は、
前記アナログ差分信号をデジタル差分信号に変換するＡＤ（アナログ−デジタル）変換器と、
前記デジタル差分信号の値に基づいて、前記被試験デバイスが出力した前記アナログ出力信号の良否を判定する判定器と
を有する請求項１に記載の試験装置。
【請求項３】
前記差分器は、前記アナログ出力信号と前記アナログ基準信号との差を増幅した前記アナログ差分信号を出力する請求項２に記載の試験装置。
【請求項４】
前記基準信号出力部は、
試験用の前記デジタル入力信号が、前記デジタル入力信号の値の取り得る範囲を分割した複数の分割範囲のいずれに含まれるかを決定し、
試験用の前記デジタル入力信号が含まれる分割範囲に対応して定められた前記アナログ基準信号を出力する
請求項３に記載の試験装置。
【請求項５】
前記基準信号出力部は、試験用の前記デジタル入力信号に応じて前記被試験デバイスが出力すべき前記アナログ出力信号の期待値に応じた前記アナログ基準信号を出力する請求項３に記載の試験装置。
【請求項６】
前記基準信号出力部は、前記期待値から予め定められたオフセット値を減じた前記アナログ基準信号を出力する請求項５に記載の試験装置。
【請求項７】
複数の前記基準信号出力部と、
前記複数の基準信号出力部のうち選択した前記基準信号出力部が出力する前記アナログ基準信号を前記差分器に供給する選択部と、
を備え、
試験用の第１の前記デジタル入力信号に対する第１の前記アナログ出力信号の試験中において第１の前記基準信号出力部から第１の前記アナログ基準信号が前記差分器に供給されるのと並行して、第２の前記基準信号出力部は、前記第１のデジタル入力信号の次に前記被試験デバイスに入力すべき第２の前記デジタル入力信号に対応する第２の前記アナログ基準信号を準備する請求項３に記載の試験装置。
【請求項８】
前記差分器は、前記アナログ差分信号の値の範囲を予め定められた範囲内に制限する制限部を有する請求項３に記載の試験装置。
【請求項９】
前記試験信号供給部は、前記デジタル入力信号の各ビットを順次１とし、他のビットを０とした複数の前記デジタル入力信号を順次前記被試験デバイスに供給し、
前記判定部は、前記複数のデジタル入力信号の少なくとも１つについて前記デジタル差分信号が予め定められた誤差範囲外となったことを条件として、前記被試験デバイスを不良と判定する
請求項３に記載の試験装置。
【請求項１０】
被試験デバイスを製造する製造段階と、製造された被試験デバイスを、請求項１に記載の試験装置により試験して選別する選別段階とを有する製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、試験装置に関する。特に本発明は、被試験デバイスの試験結果をアナログ−デジタル変換器（ＡＤ変換器）で変換して判定する試験装置に関する。
【背景技術】
【０００２】
従来、高分解能のデジタル−アナログ変換器（ＤＡ変換器）を備える被試験デバイスを試験することを目的として、被試験デバイス中のＤＡ変換器の分解能と同等以上の高い分解能を有するＡＤ変換器を備える試験装置が知られている（特許文献１参照）。
【特許文献１】特開平７−３２１６５４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
高分解能のＤＡ変換器を備える被試験デバイスを試験することを目的として、ＤＡ変換器と同等以上に高分解能のＡＤ変換器を試験装置に備えなければならなかった。しかし、高分解能のＡＤ変換器は構造が複雑になる。そのような高い分解能を有するＡＤ変換器を試験装置に備える場合、製造が難しくなり、製造コストが上がっていた。
【０００４】
そこで本発明は、上記の課題を解決することのできる試験装置を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【０００５】
本発明の第１の形態によると、デジタル入力信号に応じたアナログ出力信号を出力する被試験デバイスを試験する試験装置であって、試験用のデジタル入力信号を前記被試験デバイスに供給する試験信号供給部と、試験用の前記デジタル入力信号に応じたアナログ基準信号を出力する基準信号出力部と、試験用の前記デジタル入力信号に応じて前記被試験デバイスが出力するアナログ出力信号と、前記アナログ基準信号との差を示すアナログ差分信号を出力する差分器と、前記アナログ差分信号に基づいて、前記被試験デバイスが出力した前記アナログ出力信号の良否を判定する判定部とを備える試験装置を提供する。
【０００６】
本発明の第２の形態によると、被試験デバイスを製造する製造段階と、製造された被試験デバイスを、デジタル入力信号に応じたアナログ出力信号を出力する被試験デバイスを試験する試験装置により試験して選別する選別段階とを有する製造方法であって、試験用のデジタル入力信号を前記被試験デバイスに供給する試験信号供給部と、試験用の前記デジタル入力信号に応じたアナログ基準信号を出力する基準信号出力部と、試験用の前記デジタル入力信号に応じて前記被試験デバイスが出力するアナログ出力信号と、前記アナログ基準信号との差を示すアナログ差分信号を出力する差分器と、前記アナログ差分信号に基づいて、前記被試験デバイスが出力した前記アナログ出力信号の良否を判定する判定部とを備える試験装置により試験して選別する選別段階を有する製造方法を提供する。
【０００７】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【発明を実施するための最良の形態】
【０００８】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図１は、本実施の形態にかかる試験装置１の一例の構成を示す。本実施形態に係る試験装置１は、被試験デバイス２を試験する。より具体的には、試験装置１は、ＤＡ変換器を備える被試験デバイス２からのアナログ出力信号１０２を、比較的低コストのＡＤ変喚器、すなわち例えば当該ＤＡ変換器と比較し低分解能、狭測定レンジ、及び／又は、低ビット数のＡＤ変換器等を用いて試験することを可能にする。
【０００９】
試験装置１は、制御部１０と、試験信号供給部１１と、基準信号出力部１２と、差分器１３、及び判定部１４を備える。制御部１０は、例えば、マイクロプロセッサおよびメモリ等を有して試験装置１内の各部の動作を制御する。又、制御部１０は、試験用のデジタル入力信号１０１を発生させて試験信号供給部１１に供給する。試験信号供給部１１は、制御部１０の制御により、被試験デバイス２に対して、試験用のデジタル入力信号１０１を供給する。試験信号供給部１１は、複数のデジタル入力信号１０１を、順次被試験デバイス２に供給する。試験用のデジタル入力信号１０１は、例えば、各ビットを順次１として、他のビットを０とする。
【００１０】
本実施形態では、制御部１０は、基準信号出力部１２に、試験中に複数のデジタル入力信号１０１に応じて被試験デバイス２が出力する複数のアナログ出力信号１０２のそれぞれの期待値を、出力部制御信号５０１を介して供給する。又、制御部１０は、判定部１４にも、アナログ出力信号１０２の各期待値を、判定部制御信号５０２を介して供給する。被試験デバイス２は、試験信号供給部１１から入力するデジタル入力信号１０１をＤＡ変換器でアナログ出力信号１０２に変換して差分器１３に出力する。本実施形態のＤＡ変換器は変換出力を電圧値で出力するので、本実施形態のアナログ出力信号１０２は、電圧出力値となる。
【００１１】
基準信号出力部１２は、制御部１０から入力した出力部制御信号５０１中のアナログ出力信号１０２の各期待値に基づいて、試験用のデジタル入力信号１０１に応じたアナログ基準信号２０１を生成して出力する。基準信号出力部１２のより詳しい構成は、図２を用いて後述する。
【００１２】
差分器１３は、試験用のデジタル入力信号１０１に応じて被試験デバイス２が出力するアナログ出力信号１０２と、基準信号出力部１２からのアナログ基準信号２０１を入力する。差分器１３は、アナログ出力信号１０２とアナログ基準信号２０１との差を示すアナログ差分信号１０３を生成して出力する。差分器１３のより詳しい構成は、図３を用いて後述する。
【００１３】
判定部１４は、差分器１３からのアナログ差分信号１０３が入力すると共に、制御部１０からのアナログ出力信号１０２の各期待値が判定部制御信号５０２を介して入力する。判定部１４は、入力したアナログ差分信号１０３とアナログ出力信号１０２の各期待値に基づいて、被試験デバイス２が出力したアナログ出力信号１０２の良否を判定する。判定部１４のより詳しい構成は、図４を用いて後述する。
【００１４】
以上の構成により試験装置１は、アナログ出力信号１０２とアナログ基準信号２０１との差分であるアナログ差分信号１０３を、被試験デバイス２中に備えられたＤＡ変換器の分解能以下であるＡＤ変換器等を用いて計測すればよい。そして、試験装置１は、その計測結果を用いて、被試験デバイス２が出力するアナログ出力信号の良否を判定することができる。
【００１５】
図２は、本実施の形態にかかる基準信号出力部１２の一例の構成を示す。基準信号出力部１２は、範囲決定部４１とアナログ基準信号発生部４２を有する。範囲決定部４１は、制御部１０から入力される出力部制御信号５０１に含まれる被試験デバイス２の試験結果出力の期待値が予め設定した複数の分割範囲のいずれに含まれるかを決定して範囲決定信号６０１を出力する。
【００１６】
複数の分割範囲とは、デジタル入力信号の値のとりえる範囲を分割した範囲であってもよい。分割範囲についてより詳しくは、図５(ａ)、(ｂ)を用いて後述する。アナログ基準信号発生部４２は、範囲決定信号６０１から、その分割範囲に対応して定められたアナログ基準信号２０１を出力する。
【００１７】
図３は、本実施の形態にかかる差分器１３の一例の構成を示す。差分器１３は、差分演算部３１と増幅部３２を有する。差分演算部３１は、被試験デバイス２からのアナログ出力信号１０２と、基準信号出力部１２からのアナログ基準信号２０１との差分を演算して、その演算結果をアナログ差分信号４０１として出力する。一例として差分器１３は、アナログ出力信号１０２−アナログ基準信号２０１を算出して、アナログ差分信号４０１として出力する。
【００１８】
次に増幅部３２は、差分演算部３１から入力するアナログ差分信号４０１を所定倍に増幅したアナログ差分信号１０３を出力する。例えば、増幅部３２が、アナログ差分信号４０１の電圧を２倍に増幅してアナログ差分信号１０３として出力する場合には、アナログ出力信号１０２の電圧の変動幅に対して２倍の変動幅になる。その場合、後段の判定部１４では、例えば、アナログ差分信号１０３の増幅度と、アナログ基準信号２０１の電圧値が減算されていることを反映してアナログ出力信号の値を求めることができるので、比較的低分解能のＡＤ変換器等を用いてアナログ出力信号１０２の判定が可能になる。
【００１９】
図４は、本実施形態にかかる判定部１４の一例の構成を示す。判定部１４は、ＡＤ変換器２１と判定器２２を有する。ＡＤ変換器２１は、差分器１３から入力するアナログ差分信号１０３をデジタル差分信号３０１に変換して判定器２２に出力する。本実施形態では、上記したようにＡＤ変換器２１として、被試験デバイス２内に備えられたＤＡ変換器の分解能以下等のＡＤ変換器を用いてもよい。判定器２２は、ＡＤ変換器２１から入力するデジタル差分信号３０１によりデジタル化されたアナログ差分信号１０３の電圧値と、制御部１０から判定部制御信号５０２を介して入力するアナログ出力信号１０２の各期待値に基づいて、被試験デバイス２が出力したアナログ出力信号１０２の良否を判定して判定出力１０４を出力する。
【００２０】
本実施形態の判定部１４は、被試験デバイス２から出力されるアナログ出力信号１０２の値を、次の式１により求めることができる。
Ｖｏ＝Ｖａ＋Ｖｍ／Ｇ    ・・・（１）
ただし、アナログ出力信号１０２の電圧値をＶｏ、アナログ基準信号２０１の電圧値をＶａ、アナログ差分信号１０３の電圧値をＶｍ、増幅部３２による増幅度をＧとする。
【００２１】
判定器２２は、例えば、試験信号供給部１１から被試験デバイス２へと供給した複数のデジタル入力信号１０１の少なくとも１つに対して、デジタル差分信号３０１が誤差範囲外となったことを条件として、被試験デバイス２を不良と判定する。判定器２２は、ＡＤ変換器２１から出力されるデジタル差分信号３０１の誤差範囲として、例えば、被試験デバイス２の要求仕様等に基づき予め定められた範囲の設定を受けることができる。
【００２２】
図５（ａ）、（ｂ）は、本実施の形態にかかる基準信号出力部１２及び差分器１３の出力の一例を示す。図５（ａ）は、横軸にデジタル入力信号１０１の値をとり、縦軸にアナログ出力信号１０２の電圧Ｖをとって示した図である。デジタル入力信号１０１の値の範囲は、範囲Ｖｉ１、範囲Ｖｉ２、範囲Ｖｉ３、範囲Ｖｉ４に分割される。デジタル入力信号１０１の値の各範囲は、本図に示したように各々同じ範囲幅であってよく、これに代えて異なる範囲幅であってもよい。
【００２３】
被試験デバイス２が出力するアナログ出力信号１０２の値の範囲は、デジタル入力信号１０１の値の範囲に対応して、０Ｖから電圧Ｖａ１の範囲Ｖｏ１、電圧Ｖａ１から電圧Ｖａ２の範囲Ｖｏ２、電圧Ｖａ２から電圧Ｖａ３の範囲Ｖｏ３、電圧Ｖａ３から電圧Ｖａ４の範囲Ｖｏ４に分割される。この場合、アナログ出力信号１０２の値の各範囲も、理想的には各々同じ範囲幅となる。例えば、デジタル入力信号１０１の値の範囲が範囲Ｖｉ１ならば、理想的な被試験デバイス２が出力するアナログ出力信号１０２の値の範囲は、範囲Ｖｏ１となる。
【００２４】
アナログ基準信号発生部４２は、デジタル入力信号１０１の値が含まれる範囲に対応するアナログ基準信号２０１を出力する。具体的には、アナログ基準信号発生部４２は、デジタル入力信号１０１の下限値、上限値、又は中間値等に対応して被試験デバイス２が出力すべきアナログ出力信号の値を出力してもよい。又、アナログ基準信号発生部４２は、デジタル入力信号１０１の下限値から予め定められたマージン分を減じた値、又は、上限値に予め定められたマージン分を加えた値をアナログ基準信号２０１として出力してもよい。本実施形態において、基準信号出力部１２から出力されるアナログ基準信号２０１は、デジタル入力信号１０１の値の範囲が範囲Ｖｉ１である場合には０Ｖ、範囲Ｖｉ２である場合にはＶａ１、範囲Ｖｉ３である場合にはＶａ２、範囲Ｖｉ４である場合にはＶａ３となる。
【００２５】
図５（ｂ）は、横軸にデジタル入力信号１０１の値をとり、縦軸に図５（ａ）のアナログ出力信号１０２に対応するアナログ差分信号４０１の電圧Ｖをとって示した図である。本実施形態において、差分演算部３１から出力されるアナログ差分信号４０１は、デジタル入力信号１０１の増加に対して、デジタル入力信号１０１の値の範囲毎に０Ｖから増加して図示したように鋸歯状になる。
【００２６】
差分演算部３１から出力されたアナログ差分信号４０１は、増幅部３２で増幅される。増幅部３２は、増幅したアナログ差分信号１０３を判定部１４に出力する。判定部１４の判定器２２は、上記式１に示したように、アナログ出力信号１０２の値Ｖｏを、アナログ差分信号１０３の増幅度Ｇと、アナログ基準信号２０１の電圧値Ｖａと、アナログ差分信号１０３の電圧値Ｖｍを用いて求める。
【００２７】
次いで、判定器２２は、アナログ出力信号１０２の値Ｖｏが、例えば、制御部１０から入力するアナログ出力信号１０２の各期待値に対して予め定めた誤差範囲内であるか否かにより、被試験デバイス２の良否を判定して、判定結果を判定出力１０４として出力する。この場合、判定器２２は、例えば、被試験デバイス２に入力するデジタル入力信号１０１に応じた理想の出力電圧値（期待値）に対して、アナログ出力信号１０２の値が所定の誤差範囲内であるか否かを判定してよい。このように本実施形態によれば、被試験デバイス２内に備えられたＤＡ変換器より低分解能のＡＤ変換器２１等を用いて、被試験デバイス２から出力されるアナログ出力信号１０２を判定できる。
【００２８】
図６（ａ）は、本実施の形態の第１変形例にかかる試験装置１の構成を示す。本変形例に係る試験装置１において、図１〜図５に示した試験装置１と同様の機能・構成を有する部分については、同じ符号を付与して、相違点を除き説明を省略する。第１変形例のＤＡ変換器は変換出力を電流値で出力するので、第１変形例のアナログ出力信号１０２は、電流出力値となる。
【００２９】
第１変形例にかかる試験装置１は、基準信号出力部１２ａ、差分演算部３１、電流−電圧変換回路３３、ＡＤ変換器２１、制御回路１６、演算回路１７、メモリ１８、及び表示器１９を備える。基準信号出力部１２ａは、制御部１０ａからの出力部制御信号５０１ａにより制御される可変電流源であってよい。第１変形例の試験装置１では、出力部制御信号５０１ａに上記した被試験デバイス２の試験結果出力の期待値を含む。制御回路１６は、判定部１４の判定器２２の機能、制御部１０に対応する制御部１０ａの機能、及び試験信号供給部１１に対応する試験信号供給部１１ａの機能を有している。
【００３０】
制御回路１６は、被試験デバイス２に供給すべきデジタル入力信号１０１ａを順次生成する。又、制御回路１６は、判定出力１０４と期待値とを比較して、被試験デバイス２の良否を判定してもよい。演算回路１７は、制御回路１６の制御を受けて、制御回路の処理に必要な演算を行う。制御回路１６及び演算回路１７は、例えば、マイクロプロセッサであってもよい。メモリ１８は、制御回路１６等が実行すべきプログラム及び制御回路１６等が用いるデータ、すなわち例えば、デジタル入力信号１０１ａを生成するためのパラメータ、デジタル差分信号３０１の期待値等のデータを記憶する。表示器１９は、例えば、判定出力１０４に基づいて、被試験デバイス２の試験結果を表示してよい。又、表示器１９は、例えば、試験装置１に被試験デバイス２に対するデジタル入力信号１０１の内容を設定する場合に、その設定内容を表示させても良い。
【００３１】
図６（ｂ）は、電流−電圧変換回路３３を含む差分器１３ａの一例の構成を示す。電流−電圧変換回路３３は、演算増幅器３３１と抵抗３３２を含む。演算増幅器３３１の反転入力端子は、アナログ出力信号１０２ａとアナログ基準信号２０１ａの合流点に接続される。演算増幅器３３１の非反転入力端子は接地される。
【００３２】
演算増幅器３３１は、アナログ出力信号１０２ａとアナログ基準信号２０１ａの合流点の電位とは極性が逆で、所定の倍率で増幅された電圧のアナログ差分信号１０３を出力する。抵抗３３２は、演算増幅器３３１に負帰還をかけるように接続されている。他の構成は、図１に示した実施形態と同様であってもよい。
【００３３】
本変形例の判定部１４は、被試験デバイス２から出力されるアナログ出力信号１０２ａの値を、次の式２により求めることができる。
Ｉｏ＝Ｉａ＋Ｖｍ／Ｋ    ・・・（２）
ただし、アナログ出力信号１０２ａの電流値をＩｏ、アナログ基準信号２０１ａの電流値をＩａ、アナログ差分信号１０３の電圧値をＶｍ、電流−電圧変換回路３３による電流−電圧変換係数をＫとする。このように、本変形例による試験装置１は、被試験デバイス２からの試験結果出力が電流値である場合でも、被試験デバイス２内に備えられたＤＡ変換器の分解能以下、変換可能範囲以下、又はビット数以下の仕様のＡＤ変換器２１を用いて、被試験デバイス２から出力されるアナログ出力信号１０２を判定できる。
【００３４】
図７は、本実施の形態の第２変形例にかかる試験装置１の構成を示す。第２変形例にかかる試験装置１において、図６に示した試験装置１と同様の機能・構成を有する部分については、同じ符号を付与して、相違点を除き説明を省略する。本変形例でも、制御回路１６は、判定部１４の判定器２２の機能、制御部１０に対応する制御部１０ａの機能、及び試験信号供給部１１に対応する試験信号供給部１１ａの機能を有している。また、演算回路１７、メモリ１８、表示器１９、及び電流−電圧変換回路３３は、第１変形例と同様であってもよい。他の機能・構成は、図６に示した第１変形例と同様であってもよい。第２変形例のＤＡ変換器も変換出力を電流値で出力するので、第２変形例のアナログ出力信号１０２は、電流出力値となる。
【００３５】
本変形例の判定部１４は、被試験デバイス２から出力されるアナログ出力信号１０２ａの値を、次の式３により求めることができる。
Ｉｏ＝（Ｖａ＋Ｖｍ／Ｇ）／Ｋ    ・・・（３）
ただし、アナログ出力信号１０２ａの電流値をＩｏ、アナログ基準信号２０１の電圧値をＶａ、アナログ差分信号１０３の電圧値をＶｍ、増幅部３２による増幅度をＧ、電流−電圧変換回路３３による電流−電圧変換係数をＫとする。このように、本変形例による試験装置１は、被試験デバイス２からの試験結果出力が電流値で、基準信号出力部１２が可変電圧源である場合でも、被試験デバイス２内に備えられたＤＡ変換器の分解能以下、変換可能範囲以下、又はビット数以下の仕様のＡＤ変換器２１を用いて、被試験デバイス２から出力されるアナログ出力信号１０２を判定できる。
【００３６】
図８は、本実施の形態の第３変形例にかかる試験装置１の構成を示す。第３変形例にかかる試験装置１において、図７に示した試験装置１と同様の機能・構成を有する部分については、同じ符号を付与して、相違点を除き説明を省略する。本変形例でも、制御回路１６は、判定部１４の判定器２２の機能、制御部１０ａに対応する制御部１０の機能、及び試験信号供給部１１ａに対応する試験信号供給部１１の機能を有している。また、演算回路１７、メモリ１８、及び表示器１９についても、上記した第２変形例と同様であってもよい。
【００３７】
信号処理回路３５は、例えば、電流−電圧変換回路、ローパスフィルタ等のフィルタ回路、減衰器、増幅器等である。信号処理回路３５は、入力するアナログ出力信号１０２の値に対して信号処理を実施する。制御部１０は、基準信号出力部１２から出力されるアナログ基準信号２０１の値を、被試験デバイス２の試験結果出力の期待値を含む出力部制御信号５０１により調整する。制御部１０は、例えば、差分演算部３１の出力値が、上記した各実施形態の何れかと同様になるように出力部制御信号５０１を出力する。
【００３８】
また、本変形例では、被試験デバイス２から出力されるアナログ出力信号１０２は、上記した式１により求めることができる。他の構成は、図１に示した実施形態と同様であってもよい。このように、本変形例によれば、被試験デバイス２からの試験結果出力であるアナログ出力信号１０２に対して信号処理を施して比較的低分解能のＡＤ変換器２１を用いて、被試験デバイス２から出力されるアナログ出力信号１０２を判定できる。
【００３９】
図９は、本実施の形態にかかる試験装置１の構成の他の例を示す。本例に係る試験装置１において、図１〜図８に示した試験装置１と同様の機能・構成を有する部分については、同じ符号を付与して、相違点を除き説明を省略する。
【００４０】
本例の基準信号出力部１２は、アナログ出力信号１０２を分割した各分割範囲に対応して、基準信号出力部１２が出力すべきアナログ基準信号２０１の期待値を、予め出力部制御信号５０１を介して受け取ると共に、アナログ出力信号１０２を入力する。基準信号出力部１２は、実際のアナログ出力信号１０２に基づくアナログ基準信号２０１を、差分器１３及び判定部１４に出力する。本例に係る範囲決定部４１（図２参照）は、被試験デバイス２から入力されるアナログ出力信号１０２が、例えば、図５（ａ）に示したように予め設定した複数の分割範囲のいずれに含まれるかを決定して範囲決定信号６０１を出力する。以降の動作は、上記した実施形態と同様となるので説明を省略する。
【００４１】
本例の判定部１４は、差分器１３からのアナログ差分信号１０３と、制御部１０からのアナログ出力信号１０２の各期待値に加えて、基準信号出力部１２からアナログ基準信号２０１が入力する。判定部１４は、入力したアナログ差分信号１０３及びアナログ基準信号２０１と、アナログ出力信号１０２の期待値に基づいて、被試験デバイス２が出力したアナログ出力信号１０２の良否を判定する。このように本例によれば、基準信号出力部１２が、基準信号を発生させるためにアナログ出力信号１０２を用いることにより、被試験デバイス２の試験結果出力の範囲を正確に決定することができるので、判定部１４は、アナログ出力信号１０２の良否をより正確に判定できる。
【００４２】
図１０は、本実施の形態にかかる基準信号出力部１２の変形例の構成を示す。本変形例にかかる基準信号出力部１２において、図２に示した基準信号出力部１２と同様の機能・構成を有する部分については、同じ符号を付与して、相違点を除き説明を省略する。本変形例にかかる試験装置１は、被試験デバイス２にデジタル入力信号１０１を供給して、デジタル入力信号１０１に応じて被試験デバイス２が出力するアナログ出力信号１０２と、当該アナログ出力信号１０２の期待値との比較結果に基づいて、アナログ出力信号１０２の良否を判定する。
【００４３】
本変形例の制御部１０は、試験用のデジタル入力信号１０１を被試験デバイス２に出力する場合に、被試験デバイス２の試験結果の期待値Ｖｅ、または、期待値Ｖｅに応じた値を出力部制御信号５０１に含めて基準信号出力部１２に出力する。期待値Ｖｅは、デジタル入力信号１０１に対応する値を、被試験デバイス２の要求仕様等に基づき予め求められたものであってよい。
【００４４】
本変形例の基準信号出力部１２は、期待値判別部５１と、アナログ基準信号発生部５２を有する。期待値判別部５１は、試験用のデジタル入力信号１０１に応じて被試験デバイス２が出力すべきアナログ出力信号１０２の期待値Ｖｅを含む出力部制御信号５０１を入力する。期待値判別部５１は、入力する出力部制御信号５０１から期待値Ｖｅのレベルを判別して判別結果６０２を出力する。例えば、期待値判別部５１は、デジタル入力信号１０１が図５(ａ)に示したような分割範囲の何れに含まれるかを判別して、判別結果６０２を出力する。
【００４５】
アナログ基準信号発生部５２は、期待値判別部５１の判別結果６０２に基づいて、期待値Ｖｅに応じたアナログ基準信号２０１を生成して出力する。また、アナログ基準信号発生部５２は、例えば、図２のアナログ基準信号発生部４２と同様にアナログ基準信号２０１を出力してもよく、又は、期待値Ｖｅをアナログ値に変換してアナログ基準信号２０１として出力しても良い。
【００４６】
図１１（ａ）、（ｂ）は、本実施の形態にかかる基準信号出力部１２及び差分器１３の変形例の出力の一例を示す。図１１（ａ）は、横軸にデジタル入力信号１０１の値をとり、縦軸にアナログ出力信号１０２の期待値Ｖｅをとって示している。制御部１０は、デジタル入力信号１０１の値に対応する期待値Ｖｅを出力部制御信号５０１に含めて基準信号出力部１２に供給する。基準信号出力部１２は、期待値Ｖｅに対応するアナログ基準信号２０１を予め設定している。期待値Ｖｅに対応するアナログ基準信号２０１は、例えば、上記した図５（ａ）の説明において、横軸を期待値Ｖｅとした場合としても良い。そして、基準信号出力部１２は、期待値Ｖｅが入力すると、その期待値Ｖｅに対応するアナログ基準信号２０１を出力する。
【００４７】
図１１（ｂ）は、アナログ出力信号１０２の期待値Ｖｅが図１１(ａ)に示したようにデジタル入力信号値に応じて変位する場合のアナログ差分信号１０３を、横軸にデジタル入力信号値をとり、縦軸に電圧Ｖをとって示している。この場合の差分演算部３１は、アナログ差分信号４０１として、図示したようにアナログ基準信号２０１の電圧値に対するアナログ出力信号１０２の電圧値の誤差分を出力する。差分演算部３１から出力されたアナログ差分信号４０１は、増幅部３２で増幅されてアナログ差分信号１０３となる。
【００４８】
増幅部３２は、増幅したアナログ差分信号１０３を判定部１４に出力する。以降の動作は、上記した実施形態における電圧値Ｖａを期待値Ｖｅに置き換えることで、上記した実施形態と同様となるので説明を省略する。このように、本変形例によれば、基準信号を発生させるために期待値を用いることにより、判定器２２でアナログ差分信号１０３の判定が可能になる。
【００４９】
図１２は、本実施の形態にかかる基準信号出力部１２の他の変形例を示す。本変形例にかかる基準信号出力部１２において、図１０に示した基準信号出力部１２と同様な機能・構成を有する部分については、同じ符号を付与して、相違点を除き説明を省略する。図１２の基準信号出力部１２は、オフセット値を減算したアナログ基準信号２０１を出力する。この場合、差分器１３は、中心値を０Ｖから正側にシフトさせたアナログ差分信号１０３を出力する。
【００５０】
本変形例でも、制御部１０は期待値を入力する。基準信号出力部１２は、期待値判別部６２と、オフセット値発生部６３と、アナログ基準信号発生部６４を有する。期待値判別部６２は、図１０の期待値判別部５１と同様に判別結果６０２を出力してよい。
【００５１】
オフセット値発生部６３は、判別結果６０２からオフセット値を生成してアナログ基準信号発生部６４に出力してもよい。オフセット値発生部６３は、オフセット値として、例えば、一定値を用いてよく、あるいは、期待値に対応する段階的な値を用いてもよい。又、オフセット値発生部６３は、オフセット値を、被試験デバイス２の要求仕様等に基づき予め求めて格納しておいてもよい。段階的な値としては、例えば、図５に示した電圧Ｖａ１〜Ｖａ４と同様な値を用いても良い。
【００５２】
アナログ基準信号発生部６４は、例えば、判別結果６０２からオフセット値発生部６３の出力を減算する。これによりアナログ基準信号発生部６４は、期待値の中心値が負側にシフトされたアナログ基準信号２０１を出力する。
【００５３】
このようにして、本変形例の基準信号出力部１２は、期待値から予め定められたオフセット値を減じたアナログ基準信号２０１を出力する。すると、本変形例の差分器１３から出力されるアナログ差分信号１０３は、図５(ｂ)又は図１０(ｂ)の実施形態よりもオフセット値の分だけ高い値となる。これにより判定部１４は、アナログ差分信号１０３を、例えば、極性が正側の範囲だけで容易に判定できる。
【００５４】
図１３は、本実施の形態にかかる試験装置１の第４変形例を示す。第４変形例にかかる試験装置１において、図１に示した試験装置１と同様な機能・構成を有する部分については、同じ符号を付与して、相違点を除き説明を省略する。第４変形例にかかる試験装置１は、基準信号出力部１２として、第１の基準信号出力部１２ｂ、第２の基準信号出力部１２ｃ、・・・、第ｎの基準信号出力部１２ｎ（但し、ｎ：ｎ＞１の正の整数、以下ｎは同様）の複数を備える。選択部１５は、第１の基準信号出力部１２ｂ、第２の基準信号出力部１２ｃ、・・・、第ｎの基準信号出力部１２ｎからの第１のアナログ基準信号２０１ｂ、第２のアナログ基準信号２０１ｃ、・・・、第ｎのアナログ基準信号２０１ｎを入力して、これらの中から選択したアナログ基準信号２０１ｚを差分器１３に出力する。
【００５５】
試験用の第１のデジタル入力信号１０１に対して、被試験デバイス２から第１のアナログ出力信号１０２が出力される試験中に、第１の基準信号出力部１２ｂは、第１のアナログ基準信号２０１ｂを差分器１３に供給する。それと並行して、第２の基準信号出力部１２ｃでは、第１のデジタル入力信号１０１の次に被試験デバイス２に入力すべき第２のデジタル入力信号１０１に対応する第２のアナログ基準信号２０１ｃを準備する。その場合に選択部１５は、まず第１のアナログ基準信号２０１ｂを選択して、アナログ基準信号２０１ｚとして差分器１３に出力した後、次に第２のアナログ基準信号２０１ｃを選択して、アナログ基準信号２０１ｚとして差分器１３に出力する。
【００５６】
以下、選択部１５は、同様にして次の第１のアナログ基準信号２０１ｂ〜第ｎのアナログ基準信号２０１ｎを順次選択して、アナログ基準信号２０１ｚとして差分器１３に出力する。なお、各基準信号出力部１２ｂ〜ｎがアナログ基準信号２０１ｂ〜ｎを準備することは、例えば、出力前の信号を所定値に収束させるセトリング等の処理、又は、安定化させる処理を実施することであってよい。このように試験装置１の第４変形例によれば、第１のアナログ基準信号２０１ｂを差分器１３に供給する間に、第２のアナログ基準信号２０１ｃを準備することができ、各アナログ基準信号２０１ｂ〜ｎの出力速度を向上させることができる。
【００５７】
図１４は、本実施の形態にかかる差分器１３の変形例を示す。図１４において、図３に示した差分器１３と同様な機能・構成を有する部分については、同じ符号を付与して、相違点を除き説明を省略する。増幅部３２は、入力値が上限又は下限の範囲を超えると飽和してしまう場合がある。その場合、判定部１４は、増幅部３２が飽和状態から回復するまでアナログ差分信号１０３の正常な判断ができなくなる。本変形例の差分器１３は、アナログ差分信号１０３が上限値又は下限値の範囲外とならないように、増幅前のアナログ差分信号４０１を制限する制限部３４を有する。
【００５８】
制限部３４は、アナログ差分信号１０３の値の範囲を、予め定められた範囲内に制限する。具体的には、制限部３４は、アナログ差分信号４０１の値を、増幅部３２が飽和しないように定めた上限値及び下限値の範囲内に制限する。制限部３４は、設計時に制限する範囲を、例えば、増幅部３２の仕様等に基づき定めてよい。
【００５９】
制限部３４は、例えば、制限部３４内にアナログ差分信号４０１を制限する回路を設けて制限してよい。又、制限回路は、例えば、クランプ機能を有するダイオード等の半導体により形成してもよく、制限範囲が異なる複数の制限回路から選択又は設定できるように設けてもよい。このように本変形例によれば、増幅されたアナログ差分信号１０３の上限値又は下限値が飽和しないようにでき、判定部１４でアナログ差分信号１０３を正常に判断することができる。
【００６０】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【図面の簡単な説明】
【００６１】
【図１】本実施の形態にかかる試験装置１の構成の一例を示す。
【図２】本実施の形態にかかる基準信号出力部１２の構成の一例を示す。
【図３】本実施の形態にかかる基準信号出力部１２及び差分器１３の出力の一例を示す。
【図４】本実施の形態にかかる差分器１３の構成の一例を示す。
【図５】本実施の形態にかかる判定部１４の構成の一例を示す。
【図６】（ａ）、（ｂ）は本実施の形態にかかる試験装置１の第１変形例を示す。
【図７】本実施の形態にかかる試験装置１の第２変形例を示す。
【図８】本実施の形態にかかる試験装置１の第３変形例を示す。
【図９】本実施の形態にかかる試験装置１の構成の他の例を示す。
【図１０】本実施の形態にかかる基準信号出力部１２の変形例を示す。
【図１１】（ａ）、（ｂ）は本実施の形態にかかる基準信号出力部１２及び差分器１３の変形例を示す。
【図１２】本実施の形態にかかる基準信号出力部１２の他の変形例を示す。
【図１３】本実施の形態にかかる試験装置１の第４変形例を示す。
【図１４】本実施の形態にかかる差分器１３の変形例を示す。
【符号の説明】
【００６２】
１  試験装置
２  被試験デバイス
１０  制御部
１０ａ  制御部
１１  試験信号供給部
１１ａ  試験信号供給部
１２  基準信号出力部
１２ａ  基準信号出力部
１２ｂ  第１の基準信号出力部
１２ｃ  第２の基準信号出力部
１２ｎ  第ｎの基準信号出力部
１３  差分器
１３ａ  差分器
１３ｂ  差分器
１３ｃ  差分器
１４  判定部
１６  制御回路
１７  演算回路
１８  メモリ
１９  表示器
２１  ＡＤ変換器
２２  判定器
３１  差分演算部
３２  増幅部
３３  電流−電圧変換回路
３４  制限部
３５  信号処理回路
４１  範囲決定部
４２  アナログ基準信号発生部
５１  期待値判別部
５２  アナログ基準信号発生部
６２  期待値判別部
６３  オフセット値発生部
６４  アナログ基準信号発生部
１０１  デジタル入力信号
１０１ａ  デジタル入力信号
１０２  アナログ出力信号
１０２ａ  アナログ出力信号
１０３  アナログ差分信号
１０４  判定出力
１０５  基準情報信号
２０１  アナログ基準信号
２０１ａ  アナログ基準信号
２０１ｂ  第１のアナログ基準信号
２０１ｃ  第２のアナログ基準信号
２０１ｎ  第ｎのアナログ基準信号
２０１ｚ  アナログ基準信号
３０１  デジタル差分信号
３３１  演算増幅器
３３２  抵抗
４０１  アナログ差分信号
４０２  制限後アナログ差分信号
５０１  出力部制御信号
５０１ａ  出力部制御信号
５０２  判定部制御信号
６０１  範囲決定信号
６０２  判別結果
６０３  オフセット値信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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