(57)【要約】【課題】短チャネル効果の発生を防止しつつ、かつシリサイド層端部でのリーク電流の発生を防止した半導体装置を提供する。【解決手段】シリコン基板上に、ゲート金属、ハードマスク、および第１スペーサを形成する工程と、第１スペーサの両側のシリコン基板に拡散層を形成する工程と、シリコン基板の温度を５００℃以下に保持しながら、シリコン基板を窒化シリコン層で覆う工程と、窒化シリコン層に窒素プラズマを照射し窒素濃度を高くする工程と、窒化シリコン層をエッチングして、第１スペーサを覆う第２スペーサを形成する工程と、第２スペーサの両側のシリコン基板にソース／ドレイン領域を形成する工程と、フッ化水素酸を用いてシリコン基板の表面をエッチングする工程と、シリコン基板上に金属層を形成し、熱処理によりソース／ドレイン領域中に金属シリサイド層を形成する工程とを含む。【選択図】図１
2009021463.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板を準備する工程と、
該シリコン基板上に、ゲート絶縁膜を介して、ゲート金属、該ゲート金属上のハードマスク、および該ゲート金属の両側面を覆う第１スペーサを形成する工程と、
該第１スペーサの両側の該シリコン基板に拡散層を形成する工程と、
該シリコン基板の温度を５００℃以下に保持しながら、該シリコン基板を窒化シリコン層で覆う堆積工程と、
該窒化シリコン層に窒素プラズマを照射し、該窒化シリコン層の窒素濃度を高くする窒化工程と、
該窒化シリコン層をエッチングして、該第１スペーサを覆う第２スペーサを形成する工程と、
該第２スペーサの両側の該シリコン基板にソース／ドレイン領域を形成する工程と、
フッ化水素酸を用いて該シリコン基板の表面をエッチングする工程と、
該シリコン基板上に金属層を形成し、熱処理によりソース／ドレイン領域中に金属シリサイド層を形成した後、該金属層を除去する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項２】
上記堆積工程が、４００℃以上４５０℃以下の温度で行われることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
上記窒化工程が、上記窒化シリコン層の表面部分の窒素濃度を高くする工程であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
上記窒化工程後の上記窒化シリコン層の表面部分の窒素濃度が１０２２／ｃｍ３のオーダーであり、上記第２スペーサの表面部分の窒素濃度が１０２１／ｃｍ３のオーダーであることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
シリコン基板と、
該シリコン基板上に、ゲート絶縁膜を介して設けられたゲート金属と、
該ゲート金属の両側面を覆う第１スペーサ、および該第１スペーサを覆う窒化シリコンの第２スペーサと、
該第２スペーサの両側の該シリコン基板に形成されたソース／ドレイン領域と、
該ソース／ドレイン領域中に形成された金属シリサイド層とを含み、
該第２スペーサ層の窒素濃度が、表面部分において該ゲート金属に隣接する部分より高いことを特徴とする半導体装置。
【請求項６】
上記表面部分の窒素濃度が、１０２１／ｃｍ３のオーダーであることを特徴とする請求項５に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、短ゲート長のＭＯＳ型半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来のＭＯＳＦＥＴの製造方法では、シリコン基板上にゲート電極を形成した後、イオン注入によりエクステンション領域やＨａｌｏ領域を形成した。次に、ゲート電極の側面を窒化シリコンのスペーサ（サイドウォール）で覆い、再度イオン注入によりソース／ドレイン領域を形成した。次に、シリコン基板の表面をフッ化水素酸でエッチングして清浄なシリコン基板の表面を露出させた後、金属層を形成して、熱処理によりソース／ドレイン領域に金属シリサイド層を形成した。
【非特許文献１】Bijan Davari et al., "A High-Performance 0.25-μm CMOS Technology : II-Technology", IEEE Transactions on Electron Devices, Vol. 39, No.4, pp.967-975 (1992)
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、窒化シリコンのスペーサを形成工程では、６００℃以上の温度で数１０分〜数１００分の熱処理が行われるため、エクステンション領域に含まれるドーパントが熱拡散し、ＭＯＳＦＥＴの短チャネル効果が顕著になるという問題があった。また、イオン注入されたドーパントが結晶の格子位置から格子間に移動し、不活性化するという問題もあった。
【０００４】
これに対して、スペーサ形成温度を、ドーパントの熱拡散が発生しにくい５００℃以下に設定することも考えられるが、低温で作製した窒化シリコンではフッ化水素酸に対するエッチング速度が大きくなり、フッ化水素酸を用いたシリコン基板のエッチング工程においてスペーサもエッチングされた。この結果、スペーサ層をマスクとして形成する金属シリサイド層とソース／ドレインのチャネル側端部との距離が小さくなり、電界集中によるリーク電流が発生するという問題があった。
【０００５】
そこで、本発明は、短チャネル効果の発生を防止しつつ、かつシリサイド層端部でのリーク電流の発生を防止した半導体装置の製造方法の提供を目的とする。
【課題を解決するための手段】
【０００６】
本発明は、シリコン基板を準備する工程と、シリコン基板上に、ゲート絶縁膜を介して、ゲート金属、ゲート金属上のハードマスク、およびゲート金属の両側面を覆う第１スペーサを形成する工程と、第１スペーサの両側のシリコン基板に拡散層を形成する工程と、シリコン基板の温度を５００℃以下に保持しながら、シリコン基板を窒化シリコン層で覆う堆積工程と、窒化シリコン層に窒素プラズマを照射し、窒化シリコン層の窒素濃度を高くする窒化工程と、窒化シリコン層をエッチングして、第１スペーサを覆う第２スペーサを形成する工程と、第２スペーサの両側のシリコン基板にソース／ドレイン領域を形成する工程と、フッ化水素酸を用いてシリコン基板の表面をエッチングする工程と、シリコン基板上に金属層を形成し、熱処理によりソース／ドレイン領域中に金属シリサイド層を形成した後、金属層を除去する工程とを含むことを特徴とする半導体装置の製造方法である。
【０００７】
また、本発明は、シリコン基板と、シリコン基板上に、ゲート絶縁膜を介して設けられたゲート金属と、ゲート金属の両側面を覆う第１スペーサ、および第１スペーサを覆う窒化シリコンの第２スペーサと、第２スペーサの両側のシリコン基板に形成されたソース／ドレイン領域と、ソース／ドレイン領域中に形成された金属シリサイド層とを含み、第２スペーサ層の窒素濃度が、表面部分においてゲート金属に隣接する部分より高いことを特徴とする半導体装置でもある。
【発明の効果】
【０００８】
本発明にかかる製造方法によれば、短チャネル効果の発生、およびシリサイド層端部でのリーク電流の発生を防止し、短ゲート長の半導体装置の提供が可能となる。
【０００９】
また、本発明にかかる半導体装置では、しきい値電圧を低下させず、ゲート長を短くすることができる。
【発明を実施するための最良の形態】
【００１０】
以下に、図面を参照しながら、本発明の好適な実施の形態について説明する。なお、以下の説明では、「上」、「下」、「左」、「右」およびこれらの用語を含む名称を適宜使用するが、これらの方向は図面を参照した発明の理解を容易にするために用いるものであり、実施形態を上下反転、あるいは任意の方向に回転した形態も、当然に本願発明の技術的範囲に含まれる。
【００１１】
図１は、全体が１００で表される、本実施の形態にかかるｐチャネルＭＯＳＦＥＴの断面図である。ＭＯＳＦＥＴ１００は、例えばシリコンからなる半導体基板１を含む。半導体基板１の上には、例えば、いわゆるｈｉｇｈ−ｋ材料である酸化ハフニウムからなるゲート絶縁膜２が設けられている。ゲート絶縁膜２の上には、仕事関数制御用として、例えばＴａＳｉＮからなる第１ゲート金属３が形成され、その上に例えばタングステンからなる第２ゲート金属４、例えば窒化シリコンからなるハードマスク５が形成されている。第１、第２ゲート電極３、４及びハードマスク５の側面に、例えば、酸化シリコンからなる第１スペーサ６、窒化シリコンからなる第２スペーサ１９が設けられている。半導体基板１には、第１ゲート金属３を挟んでその両側にソース／ドレイン領域１２、エクステンション領域７、およびパンチスルーストッパ用のＨａｌｏ領域８がそれぞれ設けられている。
【００１２】
次に、図２Ａ〜２Ｉを用いて、本実施の形態にかかるＭＯＳＦＥＴ１００の製造方法について説明する。図２Ａ〜２Ｉは、ＭＯＳＦＥＴ１００の製造工程の断面図であり、図中、図１と同一符号は同一又は相当箇所を示す。ＭＯＳＦＥＴ１００の製造工程は、以下の工程１〜９を含む。
【００１３】
工程１：図２Ａに示すように、例えばシリコンからなるｎ型の半導体基板１を準備する。半導体基板１は、ｎ型のウエル領域を有する基板でも構わない。半導体基板１の上には、例えば、酸化ハフニウムからなるゲート絶縁膜２を原子層成長法で形成する。
次に、例えばＴａＳｉＮからなる第１ゲート金属層、タングステンからなる第２ゲート金属層をＣＶＤ法で形成し、更にその上に窒化シリコンからなるハードマスク５を形成する。
続いて、ハードマスク５をマスクに用いたエッチングにより第１ゲート電極層、第２ゲート金属層をエッチングし、図２Ａに示すような第１ゲート電極３、第２ゲート電極４、およびハードマスク５の積層構造を作製する。
【００１４】
工程２：図２Ｂに示すように、膜厚１０ｎｍ程度の酸化シリコン膜を全面に形成した後、異方性エッチングにより第１スペーサ６を形成する。続いて、第１スペーサ６をマスクに用いたイオン注入法で、ホウ素等のｐ型イオンを注入し、エクステンション領域（拡散層）１０を形成する。イオンの注入量は例えば１×１０１５／ｃｍ２程度である。更に、ヒ素等のｎ型イオンを注入し、パンチスルーストッパ用のＨａｌｏ領域（拡散層）８を形成する。イオンの注入量は例えば４×１０１３／ｃｍ２程度である。
【００１５】
工程３：図２Ｃに示すように、５００℃以下の基板温度で、ＣＶＤ法等により窒化シリコン膜９全面に形成する。基板温度は、４００℃以上で５００℃以下が好ましく、好ましくは４５０℃である。窒化シリコン膜９の膜厚は、例えば５０ｎｍである。
【００１６】
工程４：図２Ｄに示すように、窒素プラズマ１０を照射し、窒化シリコン膜９の表面部分の窒素濃度を高くする。図３は、窒化シリコン膜９の深さ方向の窒素濃度分布であり、横軸が深さ方向、縦軸が窒素濃度を示す。例えば、窒化シリコン膜９の表面近傍の窒素濃度は１０２２／ｃｍ３程度であり、窒素が導入される膜厚は、窒化シリコン膜９の膜厚５０ｎｍに対して３０ｎｍ程度である。かかる工程では、窒化シリコン膜９の表面から５分の３程度の深さまで窒素を導入し、窒化シリコン膜９の下部の半導体基板１には窒素が到達しないようにする。これにより、ゲート絶縁膜２に窒素が導入され、高温負バイアス時にしきい値電圧が変動する負バイアス温度不安定性（ＮＢＴＩ：Negative Bias Temperature Instability）を抑制できる。
【００１７】
工程５：図２Ｅに示すように、プラズマエッチング等により窒化シリコン膜９をエッチバックし、第１スペーサ６の外側に、窒化シリコンからなる第２スペーサ１９を形成する。この場合の第２スペーサ１９の表面部分の窒素濃度は、１０２１／ｃｍ３程度である。
【００１８】
工程６：図２Ｆに示すように、第２スペーサ１９等を注入マスクに用いたイオン注入により、半導体基板１にソース／ドレイン領域１２を形成する。注入イオンには、例えばホウ素が用いられる。イオン注入後、アニール炉を用いて約１０００℃で熱処理を行い、注入イオンを活性化する。なお、かかる熱処理工程に換えて、可視光を１ｍｓｅｃ程度照射するランプアニールを用いても構わない。
【００１９】
工程７：図２Ｇに示すように、半導体基板１の表面を、例えばフッ化水素酸を用いてエッチングする。かかる工程で、半導体基板１の表面に形成された例えば酸化シリコンのような表面酸化膜が除去され、清浄な半導体基板１の表面が露出する。
上述のように、５００℃以下の温度で作製した窒化シリコン膜は、フッ化水素酸によってエッチングされやすい。しかしながら、本実施の形態では、窒化シリコンからなる第２スペーサ１９中の窒素濃度が、表面部分で高くなり１０２１／ｃｍ３程度となっている。このため、フッ化水素酸を用いたエッチング工程においても、第２スペーサ１９は殆どエッチングされず、エッチングされても非常に少量（例えば５ｎｍ以下）となる。
【００２０】
工程８：例えばＣＶＤ法を用いてニッケル層を全面に堆積させた後、熱処理を行いソース／ドレイン領域１２をシリサイド化する。続いて、残ったニッケル層を除去することにより、図２Ｈに示すように、例えばＮｉＳｉからなるシリサイド層１３を形成する。
【００２１】
シリサイド層１３と、ソース／ドレイン領域１２のチャネル側端部との距離は、第２スペーサ１９の厚み（図２Ｈでは、半導体基板１の表面における横方向の厚み）により決定される。本実施の形態にかかる方法では、フッ化水素酸を用いたエッチング工程において第２スペーサ１９は殆どエッチングされないため、シリサイド層１３とソース／ドレイン領域１２のチャネル側端部との距離を設計通りに制御できる。この結果、シリサイド層１３と、ソース／ドレイン領域１２のチャネル側端部との間での電界集中を緩和し、リーク電流の発生を防止できる。
【００２２】
工程９：最後に、図２Ｉに示すように、必要に応じて、酸化シリコン等の層間絶縁層１４、シリサイド層１３と電気的に接続されたＴｉＮ等のバリアメタル層１５、タングステン等の埋め込み層１６や、アルミニウム等からなる配線層１７を形成する。
以上の工程で、本実施の形態にかかるｐチャネルＭＯＳＦＥＴ１００が完成する。
【００２３】
図４は、本実施の形態にかかる製造方法（窒化シリコン層の作製温度：４５０℃）と、従来の製造方法（窒化シリコン層の作製温度：６００℃）で作製したＭＯＳＦＥＴのゲート特性である。図４において、横軸がＭＯＳＦＥＴのゲート長、縦軸がしきい値電圧を表す。
【００２４】
図４からわかるように、ＭＯＳＦＥＴの小型化が進みゲート長が短くなると、しきい値電圧が低下する。この傾向は、本発明（○で表示）より従来例（△で表示）で顕著となる。
【００２５】
図５は、全体が２００で表される、従来のＭＯＳＦＥＴの断面図であり、図５中、図１と同一符号は、同一又は相当箇所を示す。ＭＯＳＦＥＴ２００では、エクステンション領域７等に含まれるドーパントの熱拡散を防止するために、第２スペーサ６は５００℃以下の温度で形成される。このため、フッ化水素酸によって第２スペーサ６はエッチングされやすい。この結果、上述の工程７において第２スペーサ６の膜厚が薄くなり、シリサイド層２３とソース／ドレイン領域１２のチャネル側端部との距離が短くなる。この結果、図５中に矢印Ａで示した方向にリーク電流が発生する。特に、ゲート長が短くなると、シリサイド層２３とソース／ドレイン領域１２のチャネル側端部との距離がより短くなり、リーク電流が発生しやすくなり、しきい値電圧の低下を招くこととなる。
【００２６】
このように、本実施の形態にかかるＭＯＳＦＥＴ１００では、しきい値電圧を低下させることなく従来構造のＭＯＳＦＥＴ２００よりゲート長を短くすることが可能となる。
【００２７】
なお、本実施の形態では、ｐチャネルＭＯＳＦＥＴについて説明したが、本実施の形態にかかる製造方法は、ｎチャネルＭＯＳＦＥＴや、例えばＭＩＳＦＥＴ等の他の構造の半導体装置にも適用可能である。
【００２８】
また、半導体基板は、例えばシリコンから形成したが、例えば炭化シリコンのようなシリコンを含む他の半導体材料から形成しても良い。
【図面の簡単な説明】
【００２９】
【図１】本発明の実施の形態にかかるＭＯＳＦＥＴの断面図である。
【図２Ａ】本発明の実施の形態にかかるＭＯＳＦＥＴの製造工程の断面図である。
【図２Ｂ】本発明の実施の形態にかかるＭＯＳＦＥＴの製造工程の断面図である。
【図２Ｃ】本発明の実施の形態にかかるＭＯＳＦＥＴの製造工程の断面図である。
【図２Ｄ】本発明の実施の形態にかかるＭＯＳＦＥＴの製造工程の断面図である。
【図２Ｅ】本発明の実施の形態にかかるＭＯＳＦＥＴの製造工程の断面図である。
【図２Ｆ】本発明の実施の形態にかかるＭＯＳＦＥＴの製造工程の断面図である。
【図２Ｇ】本発明の実施の形態にかかるＭＯＳＦＥＴの製造工程の断面図である。
【図２Ｈ】本発明の実施の形態にかかるＭＯＳＦＥＴの製造工程の断面図である。
【図２Ｉ】本発明の実施の形態にかかるＭＯＳＦＥＴの製造工程の断面図である。
【図３】窒化シリコン膜中の窒素濃度分布である。
【図４】ＭＯＳＦＥＴのゲート特性である。
【図５】従来のＭＯＳＦＥＴの断面図である。
【符号の説明】
【００３０】
１  半導体基板、２  ゲート絶縁膜、３  第１ゲート金属、４  第２ゲート金属、５  ハードマスク、６  第１スペーサ、７  エクステンション領域、８  Ｈａｌｏ領域、１２  ソース／ドレイン領域、１３  シリサイド層、１９  第２スペーサ、１００  ＭＯＳＦＥＴ。
【図１】
2009021463.tif 000003
【図２Ａ】
2009021463.tif 000004
【図２Ｂ】
2009021463.tif 000005
【図２Ｃ】
2009021463.tif 000006
【図２Ｄ】
2009021463.tif 000007
【図２Ｅ】
2009021463.tif 000008
【図２Ｆ】
2009021463.tif 000009
【図２Ｇ】
2009021463.tif 000010
【図２Ｈ】
2009021463.tif 000011
【図２Ｉ】
2009021463.tif 000012
【図３】
2009021463.tif 000013
【図４】
2009021463.tif 000014
【図５】
2009021463.tif 000015