(57)【要約】【課題】高集積化且つ高性能化した半導体装置の歩留まり予測を高精度で行えるようにする。【解決手段】半導体装置の製造工程途中において、半導体装置の膜質特性を測定し、測定されたデータを用いて半導体装置の歩留まりを予測する。【選択図】図１１
2009032855.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置の歩留まりを予測する方法であって、
前記半導体装置の製造工程途中において、前記半導体装置の膜質特性を測定し、測定されたデータを用いて前記半導体装置の歩留まりを予測することを特徴とする半導体装置の歩留まり予測方法。
【請求項２】
半導体装置の歩留まりを予測する方法であって、
前記半導体装置の製造工程途中において、前記半導体装置の膜質特性を測定し、測定されたデータを図形データとしてデータベースに記憶する工程（ａ）と、
前記データベースに記憶されている前記図形データを用いて多変量解析を行う工程（ｂ）と、
前記工程（ｂ）で得られた解析結果を用いて前記半導体装置の歩留まりを予測する工程（ｃ）とを備えていることを特徴とする半導体装置の歩留まり予測方法。
【請求項３】
請求項２に記載の半導体装置の歩留まり予測方法において、
前記半導体装置の複数の膜質特性のそれぞれについて前記工程（ａ）、前記工程（ｂ）及び工程（ｃ）を実施し、前記複数の膜質特性のそれぞれについて予測された前記半導体装置の歩留まりを互いに積算することによって、前記半導体装置の最終歩留まりを予測する工程（ｄ）を備えていることを特徴とする半導体装置の歩留まり予測方法。
【請求項４】
請求項３に記載の半導体装置の歩留まり予測方法において、
前記工程（ｄ）において、前記複数の膜質特性のそれぞれをランダム不良要因又はシステマチック不良要因に分類すると共に不良要因種別毎に分類し、
前記半導体装置の最終歩留まりをＹ、前記半導体装置の前記ランダム不良要因による歩留まりをＹｒ、前記半導体装置の前記システマチック不良要因による歩留まりをＹｓ、前記複数の膜質特性のうち前記ランダム不良要因に分類された膜質特性のそれぞれについて予測された前記半導体装置の歩留まりをＹｒＣ１、ＹｒＣ２、ＹｒＣ３・・・、前記複数の膜質特性のうち前記システマチック不良要因に分類された膜質特性のそれぞれについて予測された前記半導体装置の歩留まりをＹｓＣ１、ＹｓＣ２、ＹｓＣ３・・・としたときに、
Ｙ＝Ｙｒ＋Ｙｓ
＝（ＹｒＣ１×ＹｒＣ２×ＹｒＣ３・・・）＋（ＹｓＣ１×ＹｓＣ２×ＹｓＣ３・・・）
の関係式を用いて、前記半導体装置の最終歩留まりＹを算出することを特徴とする半導体装置の歩留まり予測方法。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体装置の歩留まり予測方法において、
前記半導体装置の膜質特性は、絶縁膜の脱離水分量若しくは膜中水分量、金属膜の結晶構造若しくは配向性、又は基板若しくはトレンチ構造の応力のうちの少なくとも１つであることを特徴とする半導体装置の歩留まり予測方法。
【請求項６】
請求項１〜５のいずれか１項に記載の半導体装置の歩留まり予測方法において、
前記半導体装置の膜質特性の測定に用いられる分析手法は、ＥＤＳ、ＡＥＳ、ＸＰＳ、ラマン分光、ＴＤＳ、Ｘ線回折、ＥＢＰＳ又はＦＴ−ＩＲのうちの少なくとも１つであることを特徴とする半導体装置の歩留まり予測方法。
【請求項７】
半導体装置の歩留まりを予測するシステムであって、
前記半導体装置の製造工程途中において、前記半導体装置の膜質特性を測定し、測定されたデータを図形データとして認識する膜質特性評価手段と、
前記膜質特性評価手段によって得られた前記図形データを記憶する膜質特性データ記憶手段と、
前記膜質特性データ記憶手段に記憶されている前記図形データを用いて多変量解析を行う多変量解析手段と、
前記多変量解析手段によって得られた解析結果を用いて前記半導体装置の歩留まりを予測する歩留まり予測手段とを備えていることを特徴とする半導体装置の歩留まり予測システム。
【請求項８】
請求項７に記載の半導体装置の歩留まり予測システムにおいて、
前記歩留まり予測手段は、前記半導体装置の複数の膜質特性のそれぞれについて予測した前記半導体装置の歩留まりを互いに積算することによって、前記半導体装置の最終歩留まりを予測することを特徴とする半導体装置の歩留まり予測システム。
【請求項９】
請求項７又は８に記載の半導体装置の歩留まり予測システムにおいて、
前記半導体装置の膜質特性は、絶縁膜の脱離水分量若しくは膜中水分量、金属膜の結晶構造若しくは配向性、又は基板若しくはトレンチ構造の応力のうちの少なくとも１つであることを特徴とする半導体装置の歩留まり予測システム。
【請求項１０】
請求項７〜９のいずれか１項に記載の半導体装置の歩留まり予測システムにおいて、
前記半導体装置の膜質特性の測定に用いる分析手法は、ＥＤＳ、ＡＥＳ、ＸＰＳ、ラマン分光、ＴＤＳ、Ｘ線回折、ＥＢＰＳ又はＦＴ−ＩＲのうちの少なくとも１つであることを特徴とする半導体装置の歩留まり予測システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、歩留まり予測方法及び歩留まり予測システムに関し、特に、半導体装置の製造工程におけるインラインでの膜質特性評価に基づく歩留まり予測方法及び歩留まり予測システムに関する。
【背景技術】
【０００２】
近年の半導体装置の開発競争は厳しく、２〜３年で世代の交替を余儀なくされている。このような環境において、開発から量産まで短期間で設計完成度を上げることが強く求められている。このようなタイムスケジュールの中、半導体装置の不良原因を特定し、早急に半導体装置の歩留まりを向上させるシステム作りが重要である。また、安定的に半導体装置を供給するために、半導体装置の製造工程途中において歩留まりを予測することは不可欠である。
【０００３】
このような半導体装置の製造工程途中における歩留まり予測法の一例として、従来から半導体装置の設計レイアウトと欠陥検査装置によって得られた欠陥データとの重ね合わせにより、インライン欠陥検査工程において高精度な歩留まり予測を行っている。この従来のインライン欠陥検査について、以下に簡単に説明する（例えば特許文献１参照）。
【０００４】
図１５に示すように、従来のインライン欠陥検査においては、欠陥検査装置１０４によって収集した半導体装置の画像データと半導体装置のレイアウトデータ１１１とを重ね合わせることによって、不良となる可能性のある箇所を抽出し、抽出した不良候補の配線の配線不良モード種別を識別し、その配線不良モード種別が半導体装置に及ぼす影響を判定することにより、半導体装置の歩留まりを予測することができる。
【特許文献１】特開２００３−２３０５６公報（特に段落０００８、０００９）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、半導体装置の高集積化及び高性能化に伴って半導体装置の製造方法が複雑化且つ高度化した結果、前述の従来のインライン欠陥検査による歩留まり予測を用いた場合、その予測結果の精度が悪いために、半導体製造プロセスマージンの減少等に起因する歩留まり低下等の多発を十分に防止することができなくなってきている。
【０００６】
前記に鑑み、本発明は、高集積化且つ高性能化した半導体装置の歩留まり予測を高精度で行えるようにすることを目的とする。
【課題を解決するための手段】
【０００７】
前記の目的を達成するために、本願発明者は、従来のインライン欠陥検査による歩留まり予測結果の精度が悪い原因について検討したところ、次のような知見を得るに至った。
【０００８】
従来の欠陥検査方法においては、主として、ステッパーのレンズ収差による配線パターンの細りに起因する断線若しくはパターン倒れ、又はパーティクル等に起因する配線パターンの短絡等については、これらを判別することができた。
【０００９】
しかしながら、微細化に伴い、特に、欠陥検査装置によって検出できないような要因、例えばＢＰＳＧ（boro-phospho silicate glass ）膜、ＵＳＧ（undoped silicate glass）膜若しくはＴＥＯＳ（tetraethylorthosilicate ）膜に代表される層間絶縁膜の脱離水分量若しくは膜中水分量のばらつき、ＴｉＮ膜、Ａｌ膜若しくはＣｕ膜に代表される金属膜の配向性若しくは結晶構造のばらつき、又はＳｉ基板に代表される基板の応力のばらつき若しくはトレンチ構造における応力集中度のばらつき等（以下、このような半導体装置の構成要素に内在する要因を「膜質特性」と総称する）に起因した不良モードが無視できないものとなってきていることが判明した。その結果、従来の欠陥検査のみによる歩留まり予測方法を用いた場合には、予測結果の精度が不十分になってしまう。
【００１０】
そこで、本願発明者は、半導体装置の製造に関与する膜質特性をインラインで測定して例えば多変量解析等を行うことにより、従来の欠陥検査装置による歩留まり予測よりもさらに精度の高い歩留まり予測を行うことができる、インライン評価による半導体装置の歩留まり予測方法及び歩留まり予測システムを想到した。
【００１１】
具体的には、本発明に係る第１の半導体装置の歩留まり予測方法は、半導体装置の製造工程途中において、前記半導体装置の膜質特性を測定し、測定されたデータを用いて前記半導体装置の歩留まりを予測する。
【００１２】
また、本発明に係る第２の半導体装置の歩留まり予測方法は、半導体装置の製造工程途中において、前記半導体装置の膜質特性を測定し、測定されたデータを図形データとしてデータベースに記憶する工程（ａ）と、前記データベースに記憶されている前記図形データを用いて多変量解析を行う工程（ｂ）と、前記工程（ｂ）で得られた解析結果を用いて前記半導体装置の歩留まりを予測する工程（ｃ）とを備えている。
【００１３】
本発明の第２の半導体装置の歩留まり予測方法において、前記半導体装置の複数の膜質特性のそれぞれについて前記工程（ａ）、前記工程（ｂ）及び工程（ｃ）を実施し、前記複数の膜質特性のそれぞれについて予測された前記半導体装置の歩留まりを互いに積算することによって、前記半導体装置の最終歩留まりを予測する工程（ｄ）を備えていてもよい。ここで、半導体装置の最終歩留まりの予測に際しては、従来のインライン欠陥検査により予測された歩留まりを含めてもよい。
【００１４】
本発明の第２の半導体装置の歩留まり予測方法において、最終歩留まりを予測する工程（ｄ）を備えている場合、前記工程（ｄ）において、前記複数の膜質特性のそれぞれをランダム不良要因又はシステマチック不良要因に分類すると共に不良要因種別（つまり膜質特性の種類）毎に分類し、前記半導体装置の最終歩留まりをＹ、前記半導体装置の前記ランダム不良要因による歩留まりをＹｒ、前記半導体装置の前記システマチック不良要因による歩留まりをＹｓ、前記複数の膜質特性のうち前記ランダム不良要因に分類された膜質特性のそれぞれについて予測された前記半導体装置の歩留まりをＹｒＣ１、ＹｒＣ２、ＹｒＣ３・・・、前記複数の膜質特性のうち前記システマチック不良要因に分類された膜質特性のそれぞれについて予測された前記半導体装置の歩留まりをＹｓＣ１、ＹｓＣ２、ＹｓＣ３・・・としたときに、
Ｙ＝Ｙｒ＋Ｙｓ
＝（ＹｒＣ１×ＹｒＣ２×ＹｒＣ３・・・）＋（ＹｓＣ１×ＹｓＣ２×ＹｓＣ３・・・）
の関係式を用いて、前記半導体装置の最終歩留まりＹを算出してもよい。
【００１５】
ここで、システマチック不良要因に分類される膜質特性については第３の実施形態等で述べるが、ランダム不良要因に分類される膜質特性としては例えば次のような例を挙げることができる。
【００１６】
図１６は、強誘電体キャパシタに使用されるＳＢＴ（タンタル酸ストロンチウムビスマス）膜をエッチングした際にウェハ上に発生した欠陥（パーティクル）を欠陥検査装置によって調べた結果の一例を示す。図１６から明らかなように、ウエハ全面に亘って欠陥（パーティクル）が検出されていることがわかる。
【００１７】
図１７（ａ）及び（ｂ）は、強誘電体キャパシタのＳＢＴ膜をエッチングした際のパーティクルの発生メカニズムを示す。図１７（ａ）に示すように、基板（図示省略）上の第１の絶縁膜５１中にプラグ５２が設けられ、当該プラグ５２と接続する下部電極５３が第１の絶縁膜５１上に形成されている。下部電極５３はその上面を除いて第２の絶縁膜５４に覆われている。この状態で、下部電極５３上に形成されたＳＢＴ膜５５に対して、レジストマスク５６を用いて、Ｃｌ系のエッチングガスによるエッチングを行うと、Ｂｉ−Ｃｌの反応物５７が基板表面に付着する。その後、図１７（ｂ）に示すように、レジストマスク５６をアッシングにより除去すると、その際の熱処理によって、反応物５７はＢｉとＣｌ2 に分解され、Ｂｉ結晶からなる非常に微細なパーティクル５８が生成される（Ｂｉ−Ｃｌ  →  Ｂｉ＋Ｃｌ2   ⇒  Ｂｉ）。パーティクル５８は、図１６に示すように、ウェハ全面において発生し、後工程の配線コンタクトに悪影響を及ぼし、その結果、半導体デバイスの歩留りに影響を与えることになる。以上のように、ＳＢＴ膜の膜質特性はランダム不良要因に分類されるものである。
【００１８】
尚、前述の関係式において、ランダム不良要因による歩留まりＹｒは、「膜質特性以外のランダム不良要因」による歩留まり、例えば従来のインライン欠陥検査により予測された歩留まりをさらに積算することにより得られるものであってもよい。
【００１９】
また、前述の関係式において、システマチック不良要因による歩留まりＹｓは、「膜質特性以外のシステマチック不良要因」による歩留まりをさらに積算することにより得られるものであってもよい。膜質特性以外のシステマチック不良要因としては例えば次のような例を挙げることができる。
【００２０】
図１８は、０．２４μｍスペースのソース・ドレイン不純物拡散層の電気抵抗と半導体基板の活性領域を規定するドライエッチング後寸法との関係を示す。図１８からわかるように、半導体基板の活性領域を規定するドライエッチング後寸法が増加するに伴い、ソース・ドレイン不純物拡散層の電気抵抗が正の一次関数的に上昇しており、ソース・ドレイン不純物拡散層の電気抵抗と半導体基板の活性領域を規定するドライエッチング後寸法との間に相関関係があることがわかる。
【００２１】
これは、半導体基板の活性領域を規定するドライエッチング後寸法が太くなるに従い、ソース・ドレイン不純物拡散層の寸法が細くなることに起因するものであり、この相関関係により、ロット間やウエハ面内で半導体基板の活性領域を規定するドライエッチング後寸法が変動すると、ソース・ドレイン不純物拡散層の電気抵抗も変動することがわかる。
【００２２】
図１９は、ウェハ面内でのソース・ドレイン不純物拡散層の電気抵抗（単位：Ω／μｍ）の分布を示す。図１９からわかるように、ウェハ面内においてソース・ドレイン不純物拡散層の電気抵抗はばらつきを持っている。図１９に示すデータと、図１８に示す、半導体基板の活性領域を規定するドライエッチング後寸法とソース・ドレイン不純物拡散層の電気抵抗との正の一次関数的関係とから、ソース・ドレイン不純物拡散層の電気抵抗に起因するウェハ面内のシステマチック不良は、半導体基板の活性領域を規定するドライエッチング後寸法のウェハ面内におけるばらつき、つまり「膜質特性以外のパラメータ」と関連していることがわかる。
【００２３】
以上のように、ソース・ドレイン不純物拡散層の電気抵抗と半導体基板の活性領域を規定するドライエッチング後寸法との関係が、システマチック不良と「膜質特性以外のパラメータ」との関係を示す一例となる。
【００２４】
本発明の第１又は第２の半導体装置の歩留まり予測方法において、前記半導体装置の膜質特性は、絶縁膜の脱離水分量若しくは膜中水分量、金属膜の結晶構造若しくは配向性、又は基板若しくはトレンチ構造の応力のうちの少なくとも１つであってもよい。
【００２５】
本発明の第１又は第２の半導体装置の歩留まり予測方法において、前記半導体装置の膜質特性の測定に用いられる分析手法は、ＥＤＳ、ＡＥＳ、ＸＰＳ、ラマン分光、ＴＤＳ、Ｘ線回折、ＥＢＰＳ又はＦＴ−ＩＲのうちの少なくとも１つであってもよい。
【００２６】
本発明に係る半導体装置の歩留まり予測システムは、半導体装置の製造工程途中において、前記半導体装置の膜質特性を測定し、測定されたデータを図形データとして認識する膜質特性評価手段と、前記膜質特性評価手段によって得られた前記図形データを記憶する膜質特性データ記憶手段と、前記膜質特性データ記憶手段に記憶されている前記図形データを用いて多変量解析を行う多変量解析手段と、前記多変量解析手段によって得られた解析結果を用いて前記半導体装置の歩留まりを予測する歩留まり予測手段とを備えている。
【００２７】
本発明の半導体装置の歩留まり予測システムにおいて、前記歩留まり予測手段は、前記半導体装置の複数の膜質特性のそれぞれについて予測した前記半導体装置の歩留まりを互いに積算することによって、前記半導体装置の最終歩留まりを予測してもよい。ここで、半導体装置の最終歩留まりの予測に際しては、従来のインライン欠陥検査により予測された歩留まりを含めてもよい。
【００２８】
本発明の半導体装置の歩留まり予測システムにおいて、前記半導体装置の膜質特性は、絶縁膜の脱離水分量若しくは膜中水分量、金属膜の結晶構造若しくは配向性、又は基板若しくはトレンチ構造の応力のうちの少なくとも１つであってもよい。
【００２９】
本発明の半導体装置の歩留まり予測システムにおいて、前記半導体装置の膜質特性の測定に用いる分析手法は、ＥＤＳ、ＡＥＳ、ＸＰＳ、ラマン分光、ＴＤＳ、Ｘ線回折、ＥＢＰＳ又はＦＴ−ＩＲのうちの少なくとも１つであってもよい。
【００３０】
尚、本発明において、「膜質特性」は、製造工程途中で除去される部材の特性や、半導体装置の構成要素の特性と相関を持つプロセス条件等も含むものとする。
【００３１】
また、本発明において、膜質特性又はその解析結果を用いて歩留まりを予測する際には、予め求められた歩留まりと膜質特性との直接的又は間接的な相関関係を用いてもよい。
【発明の効果】
【００３２】
本発明によれば、半導体装置の製造に関与する膜質特性をインラインで測定して例えば多変量解析等を行うことにより、従来の欠陥検査装置による歩留まり予測よりもさらに精度の高い歩留まり予測を行うことができる、インライン評価による半導体装置の歩留まり予測方法及び歩留まり予測システムを提供することができる。
【発明を実施するための最良の形態】
【００３３】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置の歩留まり予測方法について図面を参照しながら説明する。
【００３４】
図１は、本実施形態の歩留まり予測方法の適用対象となる、強誘電体キャパシタを含む半導体装置の要部を模式的に示す断面図である。図１に示すように、半導体基板６の上部に形成されている活性領域７の上に、下部水素バリア膜１、下部電極２、強誘電体キャパシタ膜３及び上部電極４が順次形成されている。ここで、下部電極２と強誘電体キャパシタ膜３と上部電極４とからキャパシタが構成されており、当該キャパシタの上面及び側面を覆うように上部水素バリア膜５が形成されている。すなわち、強誘電体は水素による還元に弱いため、水素侵入を防止する下部水素バリア膜１及び上部水素バリア膜５によって前記キャパシタは完全に被覆されている。
【００３５】
尚、強誘電体膜３には下部電極２及び上部電極４を通じて電位が印加されている。具体的には、下部電極２には、下部水素バリア膜１と活性領域７とを通じて外部から電位を印加することができる。また、上部電極４には、下部電極２と同時に形成された導電体（下部電極２とは電気的に分離されている。図示省略）と下部水素バリア膜１と活性領域７とを通じて外部から電位を印加することができる。このような構造により、強誘電体膜３を水素バリア膜によって完全に被覆しながら、外部から電位を印加することができる。
【００３６】
一般に、強誘電体キャパシタの容量絶縁膜となる強誘電体膜は層状のペロブスカイト型結晶構造を有している。このような構造を持つ強誘電体膜は半導体プロセス中において水素の影響により還元され、その結果、強誘電体特性が低下し又は消失することが知られている。そこで、水素による還元を防止するために強誘電体キャパシタの周囲の一部分又は全部を水素バリア膜によって覆う技術が用いられている。
【００３７】
図２は、周囲を水素バリア膜によって完全に覆われた強誘電体キャパシタについて、当該強誘電体キャパシタ上を覆うオゾンＢＰＳＧ膜（ＴＥＯＳを材料とし、酸化剤にオゾンガスを用いた常圧ＣＶＤ（chemical vapor deposition ）によって得られる）を形成する際のＴＥＯＳ流量（製造工程途中で測定される「膜質特性」の一つ）と強誘電体キャパシタ（半導体装置）の歩留まりとの関係を本願発明者が調べた結果を示している。尚、図２において、歩留まりを示す縦軸及びＴＥＯＳ流量を示す横軸のそれぞれのスケールについては任意スケールとしている。また、図２に示す条件１〜３については、後述する第３の実施形態（図１２）において説明する。
【００３８】
図２から明らかなように、オゾンＢＰＳＧ膜形成時のＴＥＯＳ流量が増大するほど、半導体装置の歩留まりが単調に低下していることがわかる。
【００３９】
このように、周囲を水素バリア膜によって完全に覆われた強誘電体キャパシタであるにもかかわらず、図２に示すように、当該強誘電体キャパシタ上を覆うオゾンＢＰＳＧ膜を形成する際のＴＥＯＳ流量が増加するに従って当該強誘電体キャパシタの歩留まりが低下してしまう原因について、本願発明者が検討したところ、以下のような知見を得た。
【００４０】
図３は、本願発明者がオゾンＢＰＳＧ膜をＴＤＳ（Thermal Desorption Spectroscopy ）を用いて分析した結果を示す。図３において、横軸はＴＥＯＳ流量（任意スケール）を示し、縦軸は単位面積あたりのオゾンＢＰＳＧ膜からの脱離水分量（Ｈ2 Ｏ分子数）を示している。
【００４１】
図３から、ＴＥＯＳ流量が増大するほど、オゾンＢＰＳＧ膜からの脱離水分量が増大していることが分かる。
【００４２】
また、図４は、図１に示す強誘電体キャパシタの周囲を覆う水素バリア膜に関し、当該強誘電体キャパシタの下側を覆う水素バリア膜と、当該強誘電体キャパシタの上側及び側面を覆う水素バリア膜との接合部を本願発明者がＴＥＭ（Transmission Electron Microscopy）によって調べることにより得られたＴＥＭ像を示す。
【００４３】
図４から、強誘電体キャパシタの下側を覆う水素バリア膜と、強誘電体キャパシタの側面を覆う水素バリア膜とは完全には接合しておらず、両者の間に隙間があることがわかる。このような隙間があると、水素がこの隙間から強誘電体キャパシタ内に容易に侵入し、その結果、強誘電体キャパシタの特性が劣化して、最終的に半導体装置としての歩留まりが低下していることが推測される。
【００４４】
そこで、本願発明者がさらに実験を重ねた結果、図４に示した隙間の大小は、オゾンＢＰＳＧ膜を形成する際のＴＥＯＳ流量に依存していることが判明した。具体的には、オゾンＢＰＳＧ膜を形成する際のＴＥＯＳ流量が多いほど、オゾンＢＰＳＧ膜からの脱離水分量が多くなり、強誘電体キャパシタの下側を覆う水素バリア膜の側壁部の過剰酸化量が増加する。この結果、ＴＥＯＳ流量が増加するほど過剰酸化領域が増えるので、強誘電体キャパシタの下側を覆う水素バリア膜と強誘電体キャパシタの側面を覆う水素バリア膜との間の隙間が広がり、水素が強誘電体キャパシタ内により容易に侵入しやすくなる。従って、強誘電体キャパシタの特性が劣化して、最終的に半導体装置としての歩留まりが低下する。
【００４５】
以上に説明したように、本実施形態によれば、オゾンＢＰＳＧ膜の膜質特性であるＴＥＯＳ流量と半導体装置の歩留まりとの関係は一次曲線（図２）で示され、また、当該ＴＥＯＳ流量とオゾンＢＰＳＧ膜からの脱離水分量との関係も一次曲線（図３）で示されるため、例えばＴＤＳを用いてオゾンＢＰＳＧ膜からの脱離水分量を解析し、その結果を、予め求められた図２及び図３に示す関係にあてはめることによって、半導体装置の歩留まりを予測できることがわかる。
【００４６】
すなわち、本実施形態によれば、半導体装置の製造工程途中において例えばオゾンＢＰＳＧ膜の膜質特性をインラインで測定し且つ解析することによって、従来の欠陥検査装置による歩留まり予測よりもさらに精度の高い半導体装置の歩留まり予測を行うことができる。その結果、この膜質特性に基づく歩留まりの予測結果を用いて、半導体装置の製造工程途中において、半導体装置の製造工程の不具合に対して直ちに対策を講じることができる。また、大幅な歩留まり低下が避けられないことが判明した場合には、当該製造工程以降の製造工程処理を中止して製造途中で当該半導体装置を廃棄することにより、無駄な製造費用の発生を防止することが可能となる。
【００４７】
尚、本実施形態には示していないが、オゾンＢＰＳＧ膜からの脱離水分量を測定する代わりに、例えばＦＴ−ＩＲ（Fourier-transform Infrared Spectroscopy ）を用いてオゾンＢＰＳＧ膜中のＯＨ結合量を測定することによっても、本実施形態と同様の結果を得ることができる（この場合、ＴＥＯＳ流量とＯＨ結合量との間の相関関係を用いる）。
【００４８】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置の歩留まり予測方法について、図面を参照しながら説明する。
【００４９】
図５は、本実施形態の歩留まり予測方法の適用対象となる、トランジスタを含む半導体装置の要部を模式的に示す断面図である。図５に示すように、半導体基板１０の上に、ポリシリコンからなるゲート電極１１が形成されている。ゲート電極１１の側面には、窒化シリコン膜からなるＬＤＤ（Lightly Doped Drain ）スペーサ１２を介して、酸化シリコン膜からなるＬＤＤ酸化膜１３が形成されている。また、ゲート電極１１の上面にはＣｏサリサイド１４が形成されている。尚、ゲート電極１１、ＬＤＤスペーサ１２、ＬＤＤ酸化膜１３及びＣｏサリサイド１４を覆うキャップメタル１５は、製造工程途中で除去され、最終の構造には残らない。
【００５０】
近年の微細化プロセスにおいては、半導体集積回路の動作高速性を得るためにトランジスタにシリサイド構造を採用している。そのため、シリサイド構造においてシリサイドの断線が発生すると、配線抵抗が大きく上昇して歩留まり低下の大きな要因となる。特に、トランジスタのゲートにシリサイド断線が発生すると、回路の遅延やアナログ回路の抵抗変動などが生じ、これらは半導体装置の動作特性に大きな影響を与えることが分かっている。
【００５１】
図６は、ゲート電極上部にコバルトシリサイド構造を有するトランジスタについて、コバルトシリサイド製造工程で用いられるキャップメタル（一例としてＴｉＮ膜）の膜厚（製造工程途中で測定される「膜質特性」の一つ）とトランジスタ（半導体装置）の歩留まりとの関係を本願発明者が調べた結果を示している。尚、図６において、歩留まりを示す縦軸及びＴｉＮ膜の膜厚を示す横軸のそれぞれのスケールについては任意スケールとしている。
【００５２】
図６から明らかなように、コバルトシリサイド製造工程で用いられるキャップＴｉＮ膜の膜厚がある膜厚を超えて増大するに従って、半導体装置の歩留まりが単調に低下していることがわかる。
【００５３】
この原因について、本願発明者が検討したところ、以下のような知見を得た。
【００５４】
図７は、本願発明者がＴｉＮ膜の結晶方位をＸ線（ＸＰＳ（X-ray Photoelectron Spectroscopy））を用いて分析した結果を示す。図７において、横軸はＴｉＮ膜の膜厚（任意スケール）を示し、縦軸はＸ線回折強度（単位はｃｐｓ（cycle per second））を示している。
【００５５】
図７から、ＴｉＮ膜厚が厚くなるに従って、ＴｉＮ（１１１）方位の結晶成分が増加する一方、ＴｉＮ（２００）方位の結晶成分の増加はほとんどなく、ＴｉＮ膜においては柱状結晶成分が支配的になることがわかる。
【００５６】
すなわち、ＴｉＮ膜厚が厚くなるに従って、図８（ａ）に示すように、ＴｉＮ膜においては柱状結晶が急増する結果、図５に示すトランジスタにおいては、図８（ｂ）に示すように、特にゲート電極１１のエッジ部においてクラックが発生しやすくなり、この部分での酸素バリア性が低下してコバルトシリサイド反応の局所的な劣化が生じるものと推定される。このように、コバルトシリサイド反応の局所的な劣化が生じると、シリサイド断線が発生するため、トランジスタの抵抗は大きく上昇し、その結果、半導体装置の歩留まりが低下する。
【００５７】
以上に説明したように、本実施形態によれば、コバルトシリサイド製造工程で用いられるキャップＴｉＮ膜の膜厚（膜質特性の１つ）と半導体装置の歩留まりとの関係は一次曲線（図６）で示され、また、当該ＴｉＮ膜厚とＴｉＮ膜の配向性との関係も図７のように示されるため、例えばＸＰＳ分析を用いてＴｉＮ膜の配向性を解析し、その結果を、予め求められた図６及び図７に示す関係にあてはめることによって、半導体装置の歩留まりを予測できることがわかる。
【００５８】
すなわち、本実施形態によれば、半導体装置の製造工程途中において例えばキャップＴｉＮ膜の膜質特性をインラインで測定し且つ解析することによって、従来の欠陥検査装置による歩留まり予測よりもさらに精度の高い半導体装置の歩留まり予測を行うことができる。その結果、この膜質特性に基づく歩留まりの予測結果を用いて、半導体装置の製造工程途中において、半導体装置の製造工程の不具合に対して直ちに対策を講じることができる。また、大幅な歩留まり低下が避けられないことが判明した場合には、当該製造工程以降の製造工程処理を中止して製造途中で当該半導体装置を廃棄することにより、無駄な製造費用の発生を防止することが可能となる。
【００５９】
尚、本実施形態には示していないが、ＴｉＮ膜の配向性を解析する代わりに、例えばＸ線回折を用いてＴｉＮ膜の結晶構造を解析することによっても、本実施形態と同様の結果を得ることができる（この場合、ＴｉＮ膜厚と結晶構造との間の相関関係を用いる）。
【００６０】
また、第１及び第２の実施形態で示した膜質特性以外の他の膜質特性の測定結果、例えば、素子分離構造（ＳＴＩ（Shallow Trench Isolation））の底部における応力のラマン分光測定結果、ニッケルシリサイド膜中のニッケル及びシリコンの結晶構造のＸＲＤ（X-ray Diffractometry）測定結果又はラマン分光測定結果、強誘電体膜の結晶方位分布又はＣｕ膜に代表されるメタル膜の結晶方位分布のＥＢＳＰ（Electron Back Scattering Pattern）測定結果等を用いても、本実施形態と同様の半導体装置の歩留まり予測を行うことができる。
【００６１】
図９は、ニッケルシリサイド膜中のニッケル及びシリコンの結晶構造を本願発明者がラマン分光により測定した結果の一例を示している。図９においては、条件（シリサイド形成条件）Ａ、Ｃ、Ｅのそれぞれと対応する測定結果を示している。尚、図９において、横軸は波数（単位：ｃｍ-1）を示し、縦軸は強度（任意スケール）を示す。
【００６２】
図９から、ニッケルシリサイド膜中のニッケル及びシリコンの結晶構造及び組成比が前記条件によって異なることが分かる。具体的には、条件ＡのニッケルシリサイドはＮｉＳｉ構造を持つ。また、条件ＢからＤになるに従い、ニッケルシリサイド中のＮｉＳｉ2 ／ＮｉＳｉ比が１に近づき、条件Ｅのニッケルシリサイドは完全なＮｉＳｉ2 構造を持つ。尚、半導体装置中の細線部の抵抗については、ニッケルシリサイドがＮｉＳｉ構造を持つ場合には低くなり、ニッケルシリサイドがＮｉＳｉ2 構造を持つ場合には高くなることが知られており、この細線部の抵抗が上昇すると、半導体装置の歩留まりは低下する。
【００６３】
以上に説明したように、本発明は、インラインで測定・解析される種々の膜質特性と半導体装置の歩留まりとの間に密接な関係があることに着目して、インラインで膜質特性を検査することにより速やかに半導体装置の歩留まりを予測することを特徴としている。
【００６４】
さらに、本発明においては、このような歩留まり予測に基づいて、半導体装置の製造工程途中において、半導体装置の製造工程の不具合に対して直ちに対策を講じることができる。また、大幅な歩留まり低下が避けられないことが判明した場合には、当該製造工程以降の製造工程処理を中止して製造途中で当該半導体装置を廃棄することにより、無駄な製造費用の発生を防止することが可能となる。
【００６５】
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置の歩留まり予測方法及び歩留まり予測システムについて、図面を参照しながら説明する。
【００６６】
図１０は、本実施形態の歩留まり予測システム、具体的には、半導体装置の膜質特性のインライン評価を用いた歩留まり予測システムの構成を模式的に示した図である。
【００６７】
図１０に示すように、本実施形態の歩留まり予測システムは、半導体装置の製造工程途中において半導体装置の膜質特性を測定して測定データを図形データとして認識する膜質特性評価手段２１と、例えば従来技術と同様のパターン欠陥検査装置を用いて欠陥評価を行う欠陥評価手段２２と、膜質特性評価手段２１によって得られた図形データを蓄積する膜質データベース２３と、欠陥評価手段２２によって得られた欠陥データ（キラー欠陥相関データ）を蓄積する欠陥データベース２４と、膜質データベース２３に記憶されている図形データを用いて多変量解析を行う多変量解析手段２５と、多変量解析手段２５によって得られた解析結果や欠陥データベース２４に記憶されている欠陥データを用いて半導体装置の歩留まりを予測する歩留まり予測手段２６とを備えている。
【００６８】
尚、本実施形態においては、評価対象の膜質特性の種類等に応じて、膜質特性評価手段２１は例えば膜質特性評価手段２１Ａ、２１Ｂ及び２１Ｃから構成され、膜質データベース２３は例えば膜質データベース２３Ａ及び２３Ｂから構成され、多変量解析手段２５は多変量解析手段２５Ａ及び２５Ｂから構成されている。また、欠陥評価手段２２は、評価対象の欠陥の種類等に応じて、欠陥評価手段２２Ａ及び２２Ｂから構成されている。
【００６９】
また、本実施形態において、膜質特性評価手段２１や欠陥評価手段２２のうち解析的処理を行う部分、多変量解析手段２５、及び歩留まり予測手段２６は、例えば、本実施形態の歩留まり予測システムとネットワーク接続されたコンピュータ上で動作するプログラムとして実現することができる。また、膜質データベース２３及び欠陥データベース２４は、例えば、前記コンピュータを構成するハードディスク等のデータ記憶手段において実現することができる。
【００７０】
また、本実施形態の膜質特性評価手段２１においては、例えばＥＤＳ（Energy Dispersive X-ray Spectroscopy）、ＡＥＳ（Auger Electron Spectroscopy ）、ＸＰＳ、ラマン分光、ＴＤＳ、Ｘ線回折（ＸＲＤ）、ＥＢＳＰ又はＦＴ−ＩＲ等のうちの少なくとも１つが用いられる。
【００７１】
また、本実施形態の膜質特性評価手段２１によって、評価情報として、例えば絶縁膜若しくは金属膜の脱離水素量、膜中水分量、原子結合状態（結晶構造）、結晶配向性若しくは化学組成比、又は基板若しくはトレンチ構造の応力等が得られると共に、分析結果として、Ｘ線反射スペクトル、赤外吸収スペクトル又はラマン散乱振動スペクトル等のデータが得られる。
【００７２】
以下、本実施形態の歩留まり予測方法について、図１１のフローチャートを参照しながら説明する。
【００７３】
まず、ステップＳ１において、膜質特性評価手段２１を用いて、製造工程途中の半導体装置に関する所望の膜質特性データを取得すると共に、取得した膜質特性データを図形データとして膜質データベース２３に記憶する。
【００７４】
ここで、本実施形態における図形データの認識方法について説明する。図１２（ａ）〜（ｃ）は、異なるＴＥＯＳ流量を用いて形成されたオゾンＢＰＳＧ膜を本願発明者がＴＤＳ分析した結果を示している。図１２（ａ）〜（ｃ）において、横軸は温度を示し、縦軸は脱離水分量の強度を示している。すなわち、図１２（ａ）〜（ｃ）は、成膜時の脱離水分量の温度依存性を示している。尚、図１２（ａ）〜（ｃ）の条件１〜３は、前述の図２に示す条件１〜３のＴＥＯＳ流量と対応する。
【００７５】
図１２（ａ）〜（ｃ）に示すようなデータの取得後、当該データを後述の処理において取り扱いやすくするため、条件１〜３でのＴＤＳ分析結果である図１２（ａ）〜（ｃ）のグラフにおける特徴的な点を結ぶことによって、図１３（ａ）〜（ｃ）の模式図に示すような簡略化したグラフ（図形）を得る。すなわち、図１２（ａ）〜（ｃ）に示す条件１〜３でのＴＤＳ分析結果はそれぞれ、図１３（ａ）〜（ｃ）に示す図形１〜３と対応する。
【００７６】
図１３（ａ）〜（ｃ）からわかるように、条件１〜３でのＴＤＳ分析結果における頂点（ピーク）の高さはそれぞれ異なっている。具体的には、条件１でのＴＤＳ分析結果のピークが一番低く、条件３でのＴＤＳ分析結果のピークが一番高い。このように、ステップＳ１においては、取得した膜質特性データにおける特徴的な点を結ぶことによって、当該データを、簡略化した図形データとして認識し、当該図形データを膜質データベース２３に記憶する。
【００７７】
次に、ステップＳ２において、ステップＳ１で得られたパターン認識結果、つまり膜質データベース２３に記憶されている図形データを用いて多変量解析手段２５が多変量解析を実施する。
【００７８】
ここで、異なる条件により得られた膜質特性評価結果を用いて半導体装置の歩留まりを解析する手順について説明する。
【００７９】
例えば、異なるＴＥＯＳ流量条件において得られた脱離水分量を用いて半導体装置の歩留まりを解析する場合には、ＰＬＳ（Partial Least Square）法によるパターン認識に基づく多変量解析技術を用いる。具体的には、まず、予めＴＤＳ法により得られた脱離水分量の測定パターン、例えば異なる３つのＴＥＯＳ流量条件（流量Ｔ1 ＜流量Ｔ2 ＜流量Ｔ3 ）での脱離水分量の測定パターンをデータベースに蓄積しておく。次に、分析対象の試料の脱離水分量をＴＤＳ分析により解析し、それにより得られた脱離水分量の測定パターン（未知の図形Ａ）について、データベースに蓄積されている既知の脱離水分量の測定パターン（既知の図形１〜３）のそれぞれとの差分を求め、下記（式１）で表される残差Σｘ2 を最小にする条件として、分析対象の試料のＴＥＯＳ流量ＴA を求める。
【００８０】
Σｘi 2 ＝Σ（ｆ（Ｔi ）−ｆ（ＴA ））2 ・・・（式１）
但し、（式１）において、Σは総和を表し、ｉは１から３までの整数を表し、ｆ（Ｔi ）はＴＥＯＳ流量Ｔi での脱離水分量の測定パターン（既知の図形１〜３）を表し、ｆ（ＴA ）は分析対象の試料について得られた脱離水分量の測定パターン（未知の図形Ａ）を表す。
【００８１】
具体的には、予めデータベースに蓄積されている３つのＴＥＯＳ流量条件（流量Ｔ1 ＜流量Ｔ2 ＜流量Ｔ3 ）での脱離水分量の測定パターン（例えば図１４（ａ）〜（ｃ）に示す既知の図形１〜３）と、分析対象の試料について得られた脱離水分量の測定パターン（例えば図１４（ｄ）に示す未知の図形Ａ）との差分（各横軸座標での差分）を求め、当該差分を用いて例えば最小二乗法等の多変量解析を行うことにより、前記（式１）で表される残差Σｘ2 を最小にする条件として、図１４（ｅ）に示すように、分析対象の試料のＴＥＯＳ流量ＴA を求めることができる。
【００８２】
次に、ステップＳ３において、ステップＳ２で得られた解析結果を用いて歩留まり予測手段２６が半導体装置の歩留まりを予測する。例えば、前述のように、分析対象の試料のＴＥＯＳ流量ＴA が求まれば、第１の実施形態で説明したように、求めたＴＥＯＳ流量ＴA を図２に示す関係にあてはめることによって、半導体装置の歩留まりを予測することができる。また、半導体装置の複数の膜質特性のそれぞれについてステップＳ１〜Ｓ３を実施し、各膜質特性について予測された歩留まりを互いに積算することによって、半導体装置の最終歩留まりを予測してもよい。
【００８３】
ところで、半導体装置の歩留まりは、ランダム不良要因による歩留まりＹｒと、システマチック不良要因による歩留まりＹｓとに分けられる。
【００８４】
本来、「膜質特性」は半導体基板（ウェハ）内の位置に依存せず一様であることが望ましいのであるが、現実には製造装置特性等に起因して、「膜質特性」が半導体基板内においてある一定の分布を有していることが多い。例えばウェハの中心付近と周縁付近との間では膜質特性にばらつきが存在する。この場合、半導体装置の不良（つまり歩留まり低下）が例えばウェハ中心部で多くなるなどの一定の傾向が生じる。このような不良をシステマチック不良と称する。
【００８５】
また、例えばパーティクルによる欠陥のように、前述のようなウェハ内での特性分布における傾向を持たず、ランダムに半導体装置の不良（つまり歩留まり低下）を生じる要因もある。このような不良をランダム不良と称する。
【００８６】
そこで、本実施形態においては、半導体装置の最終歩留まりの予測に用いる複数の膜質特性のそれぞれをランダム不良要因又はシステマチック不良要因に分類すると共に不良要因種別（以下、カテゴリーと称する）毎に分類する。また、ランダム不良要因に分類された膜質特性について予測された歩留まりをＹｒＣｎ（ｎ：自然数）、システマチック不良要因に分類された膜質特性について予測された歩留まりをＹｓＣｍ（ｍ：自然数）とすると、各歩留まりＹｒＣｎ、ＹｓＣｍはそれぞれ互いに独立して半導体装置の最終歩留まりＹに影響を及ぼすため、これらの歩留まりＹｒＣｎ、ＹｓＣｍを積算することによって、半導体装置の最終歩留まりＹを下記（式２）に従って算出することができる。
Ｙ＝Ｙｒ＋Ｙｓ
＝（ＹｒＣ１×ＹｒＣ２×ＹｒＣ３・・・）＋（ＹｓＣ１×ＹｓＣ２×ＹｓＣ３・・・）
・・・（式２）
例えば「膜質特性」であるＴＥＯＳ流量はシステマチック不良要因であるので、ＴＥＯＳ流量を用いて得られた歩留まりは、システマチック不良要因による歩留まりＹｓを構成するＹｓＣ１として扱うことができる。同様に、他のシステマチック不良要因についてもＹｓＣ２、ＹｓＣ３・・・として求めていくことによって、最終的に歩留まりＹｓを求めることができる。また、「膜質特性以外のシステマチック不良要因」による歩留まりをさらに積算することにより、歩留まりＹｓを求めてもよい。
【００８７】
また，ランダム不良要因による歩留まりＹｒは、主としてパーティクルに起因する歩留まり低下によって決まるものであるので、半導体装置の製造工程毎に、ＹｒＣ１、ＹｒＣ２、ＹｒＣ３・・・を求めていくことによって、最終的に歩留まりＹｒを求めることができる。ここで、ＹｒＣ１、ＹｒＣ２、ＹｒＣ３・・・の算出に必要な欠陥評価は、例えば、図１０に示す欠陥評価手段２２によって実施され、それにより得られた欠陥データ（キラー欠陥相関データ）が欠陥データベース２４に蓄積されており、その欠陥データを用いて歩留まり予測手段２６が歩留まりＹｒの算出を行う。また、「膜質特性以外のシステマチック不良要因」による歩留まりをさらに積算することにより、歩留まりＹｒを求めてもよい。
【００８８】
以上に説明したように、本実施形態によれば、半導体装置の製造に関与する種々の膜質特性を測定して多変量解析等の分析を行うことにより、半導体装置の最終歩留まりＹを、従来の欠陥検査装置による歩留まり予測と比べてさらに高精度で予測することができる。
【産業上の利用可能性】
【００８９】
本発明は半導体装置の歩留まり予測方法及び歩留まり予測システムに関し、半導体装置の製造に関与する膜質特性をインラインで測定して多変量解析等を行うことにより、従来の欠陥検査装置による歩留まり予測よりもさらに精度の高い歩留まり予測を行うことができるので、非常に有用である。
【図面の簡単な説明】
【００９０】
【図１】図１は、本発明の第１の実施形態に係る半導体装置の歩留まり予測方法の適用対象となる、強誘電体キャパシタを含む半導体装置の要部を模式的に示す断面図である。
【図２】図２は、強誘電体キャパシタを覆うオゾンＢＰＳＧ膜を形成する際のＴＥＯＳ流量とその強誘電体キャパシタが搭載された半導体装置の歩留まりとの関係を本願発明者が調べた結果を示す図である。
【図３】図３は、本願発明者がオゾンＢＰＳＧ膜をＴＤＳを用いて分析した結果を示す図である。
【図４】図４は、図１に示す強誘電体キャパシタの下側を覆う水素バリア膜と、当該強誘電体キャパシタの上側及び側面を覆う水素バリア膜との接合部を本願発明者がＴＥＭによって調べることにより得られたＴＥＭ像を示す図である。
【図５】図５は、本発明の第２の実施形態に係る半導体装置の歩留まり予測方法の適用対象となる、トランジスタを含む半導体装置の要部を模式的に示す断面図である。
【図６】図６は、ゲート電極上部にコバルトシリサイド構造を有するトランジスタについて、コバルトシリサイド製造工程で用いられるキャップＴｉＮ膜の膜厚とそのトランジスタが搭載された半導体装置の歩留まりとの関係を本願発明者が調べた結果を示す図である。
【図７】図７は、本願発明者がＴｉＮ膜の結晶方位をＸ線を用いて分析した結果を示す図である。
【図８】図８（ａ）は、厚いＴｉＮ膜において柱状結晶が支配的になった様子を示す図であり、図８（ｂ）は、ＴｉＮ膜において柱状結晶が急増した結果としてゲート電極エッジ部でクラックが発生した様子を示す図である。
【図９】図９は、ニッケルシリサイド膜中のニッケル及びシリコンの結晶構造を本願発明者がラマン分光により測定した結果を示す図である。
【図１０】図１０は、本発明の第３の実施形態に係る半導体装置の歩留まり予測システムの構成を模式的に示した図である。
【図１１】図１１は、本発明の第３の実施形態に係る半導体装置の歩留まり予測方法のフローチャートである。
【図１２】図１２（ａ）〜（ｃ）は、異なるＴＥＯＳ流量を用いて形成されたオゾンＢＰＳＧ膜を本願発明者がＴＤＳ分析した結果を示す図である。
【図１３】図１３（ａ）〜（ｃ）は、図１２（ａ）〜（ｃ）のグラフにおける特徴的な点を結ぶことによって得られた簡略化したグラフ（図形）を示す図である。
【図１４】図１４（ａ）〜（ｅ）は、本発明の第３の実施形態に係る半導体装置の歩留まり予測方法のステップＳ２の処理内容を説明するための図である。
【図１５】図１５は、従来の欠陥検査システムの構成を示す図である。
【図１６】図１６は、強誘電体キャパシタに使用されるＳＢＴ膜をエッチングした際にウェハ上に発生した欠陥を本願発明者が欠陥検査装置によって調べた結果の一例を示す図である。
【図１７】図１７（ａ）及び（ｂ）は、強誘電体キャパシタのＳＢＴ膜をエッチングした際のパーティクルの発生メカニズムを示す図である。
【図１８】図１８は、ソース・ドレイン不純物拡散層の電気抵抗と半導体基板の活性領域を規定するドライエッチング後寸法との関係を本願発明者が調べた結果を示す図である。
【図１９】図１９は、ウェハ面内でのソース・ドレイン不純物拡散層の電気抵抗の分布を本願発明者が調べた結果を示す図である。
【符号の説明】
【００９１】
１    下部水素バリア膜
２    下部電極
３    強誘電体キャパシタ膜
４    上部電極
５    上部水素バリア膜
６    半導体基板
７    活性領域
１０    半導体基板
１１    ゲート電極
１２    ＬＤＤスペーサ
１３    ＬＤＤ酸化膜
１４    Ｃｏサリサイド
１５    キャップメタル
２１（２１Ａ〜２１Ｃ）    膜質特性評価手段
２２（２２Ａ、２２Ｂ）    欠陥評価手段
２３（２３Ａ、２３Ｂ）    膜質データベース
２４    欠陥データベース
２５（２５Ａ、２５Ｂ）    多変量解析手段
２６    歩留まり予測手段
５１    第１の絶縁膜
５２    プラグ
５３    下部電極
５４    第２の絶縁膜
５５    ＳＢＴ膜
５６    レジストマスク
５７    反応物
５８    パーティクル
【図１】
2009032855.tif 000003
【図２】
2009032855.tif 000004
【図３】
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【図５】
2009032855.tif 000006
【図６】
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【図７】
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【図８】
2009032855.tif 000009
【図９】
2009032855.tif 000010
【図１０】
2009032855.tif 000011
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１７】
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【図１８】
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【図１９】
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【図４】
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【図１６】
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