(57)【要約】【課題】アバランシェ耐量を向上させることができる半導体装置を提供する。【解決手段】半導体装置１０は、ｎ＋型半導体基板１上にｎ−エピタキシャル層２とｐ型ピラー領域３とが交互に設けられている。ｎ−型エピタキシャル層２の表面にはｐ型ベース領域４が設けられ、ｐ型ベース領域４の表面にはｎ＋型ソース領域５が設けられている。ｐ型ベース領域４及びｎ＋型ソース領域５に接合するようにソース電極Ｓが設けられている。ｎ＋型ソース領域５とｎ−型エピタキシャル層２との間にチャネルを形成するためｐ型ベース領域４にゲート絶縁膜７を介してゲート電極Ｇが設けられている。ｐ型ベース領域４の最外周部を取り囲むように設けられたｐ−型ガードリング領域９がｐ型ベース領域４よりもｐ型ベース領域４の上面からの深さ方向距離が長くなるように設けられ、且つｐ型ベース領域４の最外周部と接触している。【選択図】図１
2009141185.tif 000002
【特許請求の範囲】
【請求項１】
相互に対向する上面及び下面を有する第１導電型の半導体基板と、
前記半導体基板の上面上に第１導電型の第１半導体ピラー領域と第２導電型の第２半導体ピラー領域とを前記半導体基板の上面に沿った方向に交互に設けてなるスーパージャンクション領域と、
前記半導体基板の下面に電気的に接続された第１の主電極と、
前記スーパージャンクション領域の上面に選択的に設けられた第２導電型の半導体ベース領域と、
前記半導体ベース領域の上面に選択的に設けられた第１導電型の半導体拡散領域と、
前記半導体ベース領域及び前記半導体拡散領域に電気的に接続するように設けられた第２の主電極と、
前記半導体拡散領域から前記半導体ベース領域を介して前記第１半導体ピラー領域に亘る領域に絶縁膜を介して設けられた制御電極と、
前記半導体ベース領域の最外周部を取り囲むように設けられた第２導電型のガードリング領域とを備え、
前記ガードリング領域は前記半導体ベース領域よりも前記半導体ベース領域の上面からの深さ方向距離が長くなるように設けられ、且つ前記半導体ベース領域の最外周部と接触していることを特徴とする半導体装置。
【請求項２】
前記制御電極は、前記半導体ベース領域の上面から前記第１半導体ピラー領域に達するように設けられたトレンチ内に前記絶縁膜を介して設けられ、前記ガードリング領域は前記トレンチよりも前記半導体ベース領域の上面からの深さ方向距離が長くなるように設けられていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第２半導体ピラー領域上の前記半導体ベース領域中に設けられたコンタクトトレンチを更に備え、
前記第２の主電極は前記コンタクトトレンチ内にも埋め込まれていることを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
相互に対向する上面及び下面を有する第１導電型の半導体基板上に設けられた第１導電型半導体層の上面に選択的に第２導電型不純物を導入して第２導電型のガードリング領域を形成する工程と、
前記第１導電型半導体層の上面に選択的に第２導電型不純物を導入して前記ガードリング領域よりも前記第１導電型半導体層の上面からの深さ方向距離が短く、且つ最外周部の端部が前記ガードリング領域と接するように第２導電型の半導体ベース領域を形成する工程と、
前記半導体基板に絶縁膜を介して制御電極を形成する工程と、
前記第１導電型半導体層中に第２導電型の半導体ピラー領域を形成する工程と、
前記半導体ベース領域に選択的に第１導電型の半導体拡散領域を形成する工程と、
前記半導体基板の下面に電気的に接続された第１の主電極を形成する工程と、
前記半導体ベース領域及び前記半導体拡散領域に電気的に接続するように第２の主電極を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項５】
前記第２導電型の半導体ピラー領域上の前記半導体ベース領域中にコンタクトトレンチを形成する工程を更に備え、
前記コンタクトトレンチ内にも埋め込むように前記第２の主電極を形成することを特徴とする請求項４記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特にスーパージャンクション構造を含む半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、パワーＭＯＳＦＥＴは、高耐圧のスイッチング電源や移動通信機器等の省エネルギースイッチング分野において急速に市場を拡大している。このパワーＭＯＳＦＥＴは、パワーマネージメント回路や、リチウムイオン電池の安全回路に使用されるため、高耐圧化、低電圧駆動化、低オン抵抗化、及びスイッチング損失の低減化が求められる。
【０００３】
ここで、パワーＭＯＳＦＥＴのオン抵抗は、主にチャネル抵抗とドリフト抵抗からなり、従来このドリフト層の低抵抗化を実現するために、ドリフト層にｐ型層とｎ型層を交互に配置したスーパージャンクション構造が知られている。スーパージャンクション構造はｐ型ピラー層とｎ型ピラー層に含まれる不純物のネットチャージ量（正味電荷総量）を同等とすることで、擬似的にノンドープ層を作り出し、高耐圧を保持しつつ、高ドープされたｎ型ピラー層を通して電流を流すことで、材料限界を超えた低オン抵抗を実現するための構造である。スーパージャンクション構造において、終端領域における耐圧を保持するために、ガードリング層を設ける構成が知られている（特許文献１参照）。
【０００４】
このスーパージャンクション構造を有する半導体装置において、ＭＯＳＦＥＴが形成される素子領域における耐圧よりも、これを囲う終端領域における耐圧を大きくする必要がある。終端領域における耐圧の方が低い場合には、半導体素子全体での耐圧は終端領域の耐圧で決まることとなり、高いアバランシェ耐量を得ることができない。
【特許文献１】特開２００６−２７８８２６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、終端領域におけるアバランシェ耐量の高いスーパージャンクション構造を有する半導体装置及びその半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様に係る半導体装置は、相互に対向する上面及び下面を有する第１導電型の半導体基板と、前記半導体基板の上面上に第１導電型の第１半導体ピラー領域と第２導電型の第２半導体ピラー領域とを前記半導体基板の上面に沿った方向に交互に設けてなるスーパージャンクション領域と、前記半導体基板の下面に電気的に接続された第１の主電極と、前記スーパージャンクション領域の上面に選択的に設けられた第２導電型の半導体ベース領域と、前記半導体ベース領域の上面に選択的に設けられた第１導電型の半導体拡散領域と、前記半導体ベース領域及び前記半導体拡散領域に電気的に接続するように設けられた第２の主電極と、前記半導体拡散領域から前記半導体ベース領域を介して前記第１半導体ピラー領域に亘る領域に絶縁膜を介して設けられた制御電極と、前記半導体ベース領域の最外周部を取り囲むように設けられた第２導電型のガードリング領域とを備え、前記ガードリング領域は前記半導体ベース領域よりも前記半導体ベース領域の上面からの深さ方向距離が長くなるように設けられ、且つ前記半導体ベース領域の最外周部と接触していることを特徴とする。
【０００７】
また、本発明の一態様に係る半導体装置の製造方法は、相互に対向する上面及び下面を有する第１導電型の半導体基板上に設けられた第１導電型半導体層の上面に選択的に第２導電型不純物を導入して第２導電型のガードリング領域を形成する工程と、前記第１導電型半導体層の上面に選択的に第２導電型不純物を導入して前記ガードリング領域よりも前記第１導電型半導体層の上面からの深さ方向距離が短く、且つ最外周部の端部が前記ガードリング領域と接するように第２導電型の半導体ベース領域を形成する工程と、前記半導体基板に絶縁膜を介して制御電極を形成する工程と、前記第１導電型半導体層中に第２導電型の半導体ピラー領域を形成する工程と、前記半導体ベース領域に選択的に第１導電型の半導体拡散領域を形成する工程と、前記半導体基板の下面に電気的に接続された第１の主電極を形成する工程と、前記半導体ベース領域及び前記半導体拡散領域に電気的に接続するように第２の主電極を形成する工程と、を備えることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、終端領域におけるアバランシェ耐量の高いスーパージャンクション構造を有する半導体装置及びその半導体装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【０００９】
以下、添付した図面を参照して本発明の実施の形態について説明する。なお、以下の実施の形態では第１導電型をｎ型、第２導電型をｐ型としたＭＯＳＦＥＴを例にとって説明する。また、以下に記載する「ｐ＋型」はｐ型不純物濃度が高い半導体を示し、「ｐ−型」はｐ型不純物濃度が低い半導体を示す。これと同様に、「ｎ＋型」、「ｎ−型」は、それぞれ、ｎ型不純物濃度が高い半導体、ｎ型不純物濃度が低い半導体を示す。
【００１０】
（第１の実施の形態）
図１は、本発明の第１の実施形態に係る半導体装置の構造を示す断面図である。図１に示す本実施形態の半導体装置は、スーパージャンクション構造を有するｎチャネルのトレンチゲート型ＭＯＳＦＥＴに本発明を適用したものである。図１は、ＭＯＳＦＥＴの素子形成領域及び終端領域を示している。
【００１１】
図１に示すように、本実施形態に係る半導体装置１０は、相互に対向する上面及び下面を有するｎ＋型半導体基板１の上面上にｎ−型エピタキシャル層２が設けられている。ｎ−型エピタキシャル層２中に、断面が縦長短冊状のｐ型ピラー領域３が配置されている。ｎ−型エピタキシャル層２とｐ型ピラー領域３は、ｎ＋型半導体基板１の上面に沿った方向に交互に設けられ、スーパージャンクション構造を形成している。スーパージャンクション構造は、ＭＯＳＦＥＴが形成される素子形成領域Ｍだけでなく、その外周の終端領域Ｅにも形成されている。また、繰り返し設けられたｐ型ピラー領域３及びその間に設けられたピラー状のｎ−型エピタキシャル層２の上には、これらｐ型ピラー領域３及びピラー状のｎ−型エピタキシャル層２に接続されてｐ型ベース領域４が設けられている。更に、ｐ型ベース領域４の上面には、ｐ型ベース領域４を介してこれらｐ型ピラー領域３に接続されるｎ＋型ソース領域５及びｐ＋型高濃度領域６が選択的に設けられている。
【００１２】
また、ｐ型ベース領域４の上面には、ｎ−型エピタキシャル層２内部まで届くトレンチＴが設けられている。トレンチＴの側面及び底面にはゲート絶縁膜７が設けられ、このゲート絶縁膜７を介してトレンチＴの内側にゲート電極Ｇが埋め込まれている。また、ゲート電極Ｇの上には層間絶縁膜８が設けられている。このゲート電極Ｇは、閾値電圧以上のゲート電圧を印加されることにより、縦方向に延びるチャネルをｐ型ベース領域４に形成してＭＯＳＦＥＴを導通させるものである。更に、ｐ型ベース領域４の上には、ｎ＋型ソース領域５及びｐ＋型高濃度領域６に接続されると共に、ｐ型ベース領域４を介してｐ型ピラー領域３と電気的に接続するようにソース電極Ｓが形成されている。また、ｎ＋型半導体基板１の下面に電気的に接続するようにドレイン電極Ｄが設けられている。
【００１３】
ここで、図面左側に示す半導体装置の素子形成領域Ｍでは、ｎ＋型ソース領域５がｐ型ベース領域４の表面に設けられ、垂直方向（Ｙ方向）にｎｐｎ接合された半導体素子が設けられている。一方、図面右側の終端領域Ｅでは、ｎ＋型ソース領域５は設けられておらず、垂直方向（Ｙ方向）にｎｐｎ接合を備えた半導体素子は存在しない。
【００１４】
なお、図１の例では、ｐ型ピラー領域３の底部はｎ＋型半導体基板１と接しておらず、ｐ型ピラー領域３の底部とｎ＋型半導体基板１との間にはｎ−型エピタキシャル層２の一部が存在するようにされている。ｐ型ピラー領域３の底部がｎ＋型半導体基板１と接するように構成することも可能である。ｐ型ベース領域４は、耐圧特性の向上のため、素子形成領域Ｍだけでなく、終端領域Ｅにも部分的に延長されている。
【００１５】
この終端領域Ｅに延長されたｐ型ベース領域４の最外周部を取り囲むように、ｐ型エピタキシャル層２の表面にｐ−型ガードリング領域９が設けられている。ｐ−型ガードリング領域９の厚さＴguardは終端領域Ｅに延長されて設けられたｐ型ベース領域４の厚さよりも厚く設けられている。ｐ−型ガードリング領域９は、ｐ型ベース領域４及びトレンチＴよりもｐ型ベース領域４の上面からの深さ方向距離が長くなるように形成され、且つｐ型ベース領域４の最外周部と接触している。ｐ−型ガードリング領域９はｐ型ベース領域４と重なりを持つように設けられ、終端領域Ｅまで延長されたｐ型ベース領域４の最外周部の端部を覆っている。
【００１６】
次に、半導体装置１０の動作について図１を用いて説明する。この動作において、素子形成領域Ｍに形成された各ＭＯＳＦＥＴのｎ＋型ソース領域５及びｐ型ベース領域４は接地されている。また、ドレイン領域であるｎ＋型半導体基板１には、ドレイン電極Ｄを介して所定の正電圧が印加されている。
【００１７】
半導体装置１０をオン動作させる場合、所定の正電圧を各ＭＯＳＦＥＴのゲート電極Ｇに印加する。これにより、ｐ型ベース領域４のチャネル領域には、ｎ型の反転層が形成される。ｎ＋型ソース領域５からの電子は、この反転層を通り、ドリフト領域であるｎ−型エピタキシャル層２に注入され、ドレイン領域であるｎ＋型半導体基板１に達する。よって、電流がｎ＋型半導体基板１からｎ＋型ソース領域５に流れることになる。 
【００１８】
一方、半導体装置１０をオフ動作させる場合、各ＭＯＳＦＥＴのゲート電極Ｇがしきい値電圧以下となるように、ゲート電極Ｇに印加する電圧を制御する。これにより、ｐ型ベース領域４のチャネル領域の反転層が消失し、ｎ＋型ソース領域５からｎ−型エピタキシャル層２への電子の注入が停止する。よって、ドレイン領域であるｎ＋型半導体基板１からｎ＋型ソース領域５に電流が流れない。そして、オフ動作時、ｎ−型エピタキシャル層２とｐ型ピラー領域３により形成されるｐｎ接合界面から横方向に延びる空乏層により、半導体装置１０の耐圧が保持される。
【００１９】
本実施の形態における半導体装置１０のオフ時に、ｐ型ベース領域４及びｐ型ピラー領域３とｎ−型エピタキシャル層２との間のｐｎ接合界面から空乏層が伸びて形成される。終端領域Ｅに延長したｐ型ベース領域４の端部下側の近傍に形成される空乏層には曲率の大きな箇所が生じる。空乏層の曲率の大きな箇所には電界が集中し、半導体装置１０の終端領域Ｅの耐圧が低下する要因となる。しかし、本実施の形態に係る半導体装置１０は、終端領域に延長しているｐ型ベース領域４の最外周部と接触するようにｐ−型ガードリング領域９が設けられている。
【００２０】
ｐ型ベース領域４がｐ−型ガードリング領域９の最外周部と接触することにより、ｐ型ベース領域４から広がる空乏層が極端な曲率を有することを防ぎ、電界の集中を緩和することができる。電界の集中による終端領域Ｅでのアバランシェ降伏を防止することができ、終端領域Ｅにおいて半導体装置１０が破壊することがない。終端領域Ｅにおける耐圧は、素子形成領域Ｍにおける耐圧よりも高くなるため、アバランシェ電流は素子形成領域Ｍに流れることとなる。アバランシェ電流は面積の広い素子形成領域Ｍにおいて分担されるため、素子形成領域Ｍにおいてもアバランシェ耐量は高く保たれる。この結果、半導体装置１０全体のアバランシェ耐量を向上させることができる。
【００２１】
ここで、本実施の形態に係る半導体装置１０において、素子形成領域Ｍと終端領域Ｅの耐圧は、ｐ−型ガードリング領域９の厚さＴguard、ｎ−型エピタキシャル層２の厚さＴepi及びｎ−型エピタキシャル層２の濃度等の関係によって決定される。ｐ−型ガードリング領域９の厚さＴguardや、ｎ−型エピタキシャル層２の厚さ・濃度を調整することにより、終端領域Ｅにおける耐圧を素子形成領域Ｍにおける耐圧に比べて高くすることができる。
【００２２】
図２はｎ−型エピタキシャル層２の厚さＴepi、ｐ−型ガードリング領域９の厚さＴguardと耐圧の関係を示すグラフである。この結果は、本実施の形態に係る半導体装置１０において、ｐ型ピラー領域３の深さＴpを１．７μｍ、ｎ−型エピタキシャル層２の濃度を４×１０１６ｃｍ−３として、ｎ−型エピタキシャル層２の厚さＴepiとｐ−型ガードリング領域９の厚さＴguardを変化させた場合の関係を示している。この場合、図２に示すようにｐ−型ガードリング領域９の厚さＴguardが２．０μｍのとき、ｎ−型エピタキシャル層２の厚さＴepiが４μｍ以上で素子形成領域Ｍの耐圧よりも終端領域Ｅの耐圧の方が高くなる。よって、本実施の形態に係る半導体装置１０において、ｐ−型ガードリング領域９の厚さＴguardが２．０μｍ以上のとき、ｎ−型エピタキシャル層２の厚さＴepiを４μｍ以上にすることにより、終端領域Ｅの耐圧を素子形成領域Ｍの耐圧よりも高めることができる。
【００２３】
また、本実施の形態に係る半導体装置１０において、素子形成領域Ｍと終端領域Ｅの耐圧は、ｐ−型ガードリング領域９の厚さＴguard、ｎ−型エピタキシャル層２の厚さＴepiのほか、ｐ型ピラー領域３の深さＴp等の関係によっても決定される。ｐ−型ガードリング領域９の厚さＴguard、ｎ−型エピタキシャル層２の厚さＴepi又はｐ型ピラー領域３の深さＴpを調整することにより、終端領域Ｅにおける耐圧を素子形成領域Ｍにおける耐圧に比べて高くすることができる。
【００２４】
図３乃至図４はｎ−型エピタキシャル層２の厚さＴepi、ｐ−型ガードリング領域９の厚さＴguardと耐圧の関係を示すグラフである。図３はｎ−型エピタキシャル層２の濃度を２．６×１０１６ｃｍ−３として、ｐ型ピラー領域３の深さＴpを１．３μｍとした場合、図４はｎ−型エピタキシャル層２の濃度を３．０×１０１６ｃｍ−３として、ｐ型ピラー領域３の深さＴpを１．５μｍとした場合についてのグラフである。図３乃至図４は、このような場合においてｐ−型ガードリング領域９の厚さＴguardを１．７μｍ、２．０μｍ、２．３μｍに変化させたときの関係を示している。図３乃至図４に示すように、ｐ型ピラー領域３の深さＴpを深く形成した場合、ｎ−型エピタキシャル層２を厚く、且つｐ−型ガードリング層９を厚く形成することにより終端領域Ｅの耐圧が素子形成領域Ｍの耐圧を上回るように構成することができる。本実施の形態に係る半導体装置１０において、ｎ−型エピタキシャル層２の厚さＴepiを４μｍとした場合、ｐ−型ガードリング領域９の厚さＴguardをｐ型ピラー領域３の深さＴp＋０．３μｍ以上となるように形成することにより、終端領域Ｅの耐圧を素子形成領域Ｍの耐圧よりも高めることができる。
【００２５】
次に、第１の実施形態に係る半導体装置の製造方法について、図面を参照して説明する。図５〜図８は第１の実施形態に係るトレンチＭＯＳＦＥＴの製造方法を示す工程図である。
【００２６】
はじめに、相互に対抗する上面及び下面を有する高濃度基板のｎ＋型半導体基板１上に設けられたｎ−型エピタキシャル層２の上面に選択的にマスクを形成する。ボロン等のｐ型不純物を半導体装置の終端領域となる箇所のｎ−型エピタキシャル層２の上面に導入する。その後マスクを除去し、例えば熱によりボロンを拡散させてｐ−型ガードリング領域９を形成する。その後、ｎ−型エピタキシャル層２の表面に選択的にマスクを形成して、ボロン等のｐ型不純物をｎ−型エピタキシャル層２の上面に導入する。マスクを除去し、例えば熱によりボロンを拡散させてｐ型ベース領域４を形成する。この際、ｐ型ベース領域４はｐ−型ガードリング領域９よりもｎ−エピタキシャル層２の上面からの深さ方向距離が短く、且つｐ型ベース領域４の最外周部の端部がｐ−型ガードリング領域９と接するように形成する（図５参照）。
【００２７】
次に、ｐ型ベース領域４の上面に酸化膜を堆積させてパターニングを行い、酸化膜の一部をシリコン表面が露面するまで除去する。このパターニングされた酸化膜をマスクとしてｎ−型エピタキシャル層２の内部まで達するトレンチＴを形成する。トレンチＴを形成した後に酸化膜を除去し、トレンチＴの底面及び側壁にゲート絶縁膜７をプラズマＣＶＤ法等により形成する。トレンチＴ内にゲート絶縁膜７を介してポリシリコンを埋め込みゲート電極Ｇを形成する。そして、ゲート電極Ｇの上面に、層間絶縁膜８を堆積させた後、ゲート電極Ｇ間に位置する層間絶縁膜８を除去する（図６参照）。
【００２８】
次に、ｐ型ベース領域４上及びｐ−型ガードリング領域９上を含むｎ−型エピタキシャル層２の表面全体に酸化膜１１を堆積する。酸化膜１１をパターニングしてエッチングを行い、素子形成領域Ｍ上及び終端領域Ｅ上の酸化膜１１に開口部ａを形成する（図７参照）。
【００２９】
この酸化膜１１をマスクとしてｎ−型エピタキシャル層２内にイオンを導入する。また、同一の酸化膜１１をマスクとしてｐ型ベース領域４内に速度を変化させてイオンを導入する。酸化膜１１を除去した後、例えば熱によりイオンを拡散させてｎ−型エピタキシャル層２内にｐ型ピラー領域３を、ｐ型ベース領域４内にｐ＋型高濃度領域６を形成する（図８参照）。
【００３０】
次に、素子形成領域Ｍのｐ型ベース領域４中にイオンの導入を行い、ｎ＋型ソース領域５を選択的に形成する。その後、ｐ型ベース領域４上に例えばアルミニウム電極をスパッタした後エッチングを行い、ｐ型ベース領域４及びｎ＋型ソース領域５に電気的に接続するようにソース電極Ｓを形成する。またｎ＋型半導体基板１の下面を研磨した後にドレイン電極Ｄを設ける。以上のようにして図１に示す半導体装置を製造することができる。
【００３１】
また、本実施の形態で示したような高速イオン注入によるｐ型ピラー領域３の形成に限らず、スーパージャンクション構造を有するＭＯＳＦＥＴの一般的な製造方法と同様の工程で製造することも可能である。すなわち、ｐ型ピラー領域３を形成する領域にトレンチｔ１を形成し、エピタキシャル成長法を用いてこのトレンチｔ１を埋め込むようにｐ型ピラー領域３を形成することも可能である。終端領域Ｅに延長されたｐ型ベース領域４の最外周部の端部がｐ−型ガードリング領域９と接触しているように製造する限り、製造工程は種々の変更が可能である。
【００３２】
（第２の実施の形態）
次に、本発明の第２の実施の形態を、図９を参照して説明する。この第２の実施形態は、第１の実施形態のｐ＋型高濃度領域６がｐ型ベース領域４上に設けられたトレンチｔ２下に形成され、トレンチｔ２内にソースメタルＳＭが配されている点において第１の実施形態と異なる。
【００３３】
図９は、第２の実施形態に係る半導体装置の縦断面図である。この縦断面図は、第１の実施形態と同様に半導体装置の素子形成領域及び終端領域を示す図である。
【００３４】
図９に示すように、本実施の形態に係る半導体装置２０は、ｐ型ベース領域４上にトレンチｔ２が形成され、トレンチｔ２の下部にｐ＋型高濃度領域６が設けられている。更に、トレンチｔ２内にソースメタルＳＭが埋め込まれている。なお、素子形成領域Ｍでは、ソースメタルＳＭの左右にｎ＋型ソース領域５が位置し、ソースメタルＳＭとｎ＋型ソース領域５とがコンタクトしている。なお、その他の構成については第１の実施形態と略同一であるため、同一符号を付すことによりその説明を省略する。
【００３５】
次に、第２の実施形態に係る半導体装置の製造方法について、図面を参照して説明する。図１０は第２の実施形態に係るトレンチＭＯＳＦＥＴの製造方法を示す工程図である。第２の実施の形態に係る半導体装置の製造方法は、図７に示す酸化膜を形成する工程までは第１の実施形態に係る半導体装置の製造方法と同様である。
【００３６】
酸化膜１１を形成した後、この酸化膜１１をマスクとしてｎ−型エピタキシャル層２内にイオンを導入する。また、この同じ酸化膜１１をマスクとしてｐ型ベース領域４内にトレンチｔ２を形成する。そして、このトレンチｔ２の底部からｐ型ベース領域４内にイオンを導入する。酸化膜１１を除去した後、例えば熱によりイオンを拡散させてｎ−型エピタキシャル層２内にｐ型ピラー領域３を、ｐ型ベース領域４内にｐ＋型高濃度領域６を形成する（図１０参照）。
【００３７】
次に、素子形成領域Ｍのｐ型ベース領域４中にイオンの導入を行い、ｎ＋型ソース領域５を選択的に形成する。その後、トレンチｔ２の内部を含むｐ型ベース領域４上にソース電極をスパッタした後エッチングを行い、ソース電極Ｓ及びソースメタルＳＭを形成する。またｎ＋型半導体基板１の裏面を研磨した後にドレイン電極Ｄを設ける。以上のようにして図９に示す半導体装置を製造することができる。
【００３８】
このように、トレンチｔ２の内部にもソースメタルＳＭを配することで、ｎ＋型ソース領域５とソース電極Ｓとのコンタクト面積を大きくとることができ、これによりオン抵抗を削減することができる。
【００３９】
以上、本発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加等が可能である。例えば、実施の形態では、ｎチャネル型のトレンチＭＯＳＦＥＴを例にして説明したが、本発明は、ｐチャネル型のトレンチＭＯＳＦＥＴについても同様に適用することができる。
【図面の簡単な説明】
【００４０】
【図１】第１の実施の形態に係る半導体装置の縦断面図である。
【図２】ｎ−型エピタキシャル層の厚さと耐圧の関係を示すグラフである。
【図３】ｎ−型エピタキシャル層の厚さと耐圧の関係を示すグラフである。
【図４】ｎ−型エピタキシャル層の厚さと耐圧の関係を示すグラフである。
【図５】第１の実施の形態に係る半導体装置の製造方法を表す工程図である。
【図６】第１の実施の形態に係る半導体装置の製造方法を表す工程図である。
【図７】第１の実施の形態に係る半導体装置の製造方法を表す工程図である。
【図８】第１の実施の形態に係る半導体装置の製造方法を表す工程図である。
【図９】第２の実施の形態に係る半導体装置の縦断面図である。
【図１０】第２の実施の形態に係る半導体装置の製造方法を表す工程図である。
【符号の説明】
【００４１】
１・・・ｎ＋型半導体基板、  ２・・・ｎ−型エピタキシャル層、  ３・・・ｐ型ピラー領域、  ４・・・ｐ型ベース領域、  ５・・・ｎ＋型ソース領域、  ６・・・ｐ＋型高濃度領域、  ７・・・ゲート絶縁膜、  ８・・・層間絶縁膜、  ９・・・ｐ−型ガードリング領域、  １０、２０・・・半導体装置、  Ｔ・・・トレンチ、  Ｇ・・・ゲート電極、  Ｓ・・・ソース電極、  Ｄ・・・ドレイン電極。
【図１】
2009141185.tif 000003
【図２】
2009141185.tif 000004
【図３】
2009141185.tif 000005
【図４】
2009141185.tif 000006
【図５】
2009141185.tif 000007
【図６】
2009141185.tif 000008
【図７】
2009141185.tif 000009
【図８】
2009141185.tif 000010
【図９】
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【図１０】
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