(57)【要約】      （修正有）【課題】アクセス時間の短縮化を図った半導体記憶装置を提供する。【解決手段】メモリセルとセンスアンプとの間のビット線に設けられて、導通度が連続的に変化自在なスイッチと、アクセス要求信号に応じて該スイッチの導通度を変化せしめるスイッチ制御回路とを含む。これによりセンスアンプ活性初期におけるビット線電荷の放電に起因する内部電源電圧の降下を抑制されると共に、センスアンプ活性後期における再書き込み動作の高速化が可能となる。【選択図】図３
2009032315.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも１つのビット線と、前記ビット線に接続されてこれに各々が自身の保持電位を供給する複数のメモリセルと、前記ビット線に接続されて前記保持電位を増幅して前記ビット線に供給するセンスアンプと、を含む半導体記憶装置であって、
前記メモリセルと前記センスアンプとの間のビット線に設けられて、導通度が連続的に変化自在なスイッチと、
アクセス要求信号に応じて前記スイッチの導通度を変化せしめるスイッチ制御回路と、
を含むことを特徴とする半導体記憶装置。
【請求項２】
前記スイッチ制御回路は、前記導通度を高く変化せしめることで前記ビット線を介して前記メモリセルの保持電位を前記センスアンプに伝達せしめた後に前記導通度を低く変化せしめ、前記センスアンプが伝達された保持電圧を増幅してこれを前記ビット線に供給する時間経過につれて前記導通度を徐々に高くすることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記スイッチ制御回路は、前記導通度を徐々に高くする途中において、前記導通度を急激に高く変化せしめることを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記スイッチはゲート入力される電位に応じて導通度を変化自在なトランジスタであり、前記トランジスタのゲートと前記導通度を低くするに足る電位を供給する電源ラインとを短絡する短絡スイッチをさらに含むことを特徴とする先行する請求項１〜３記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ダイナミックランダムアクセスメモリ（DRAM）の如く複数のキャパシタ型メモリセルがメモリセルアレイをなす半導体記憶装置に関する。
【背景技術】
【０００２】
図１は、従来の半導体記憶装置の回路構成を示している。図示されように、半導体記憶装置であるDRAMはメモリセルML、MRにビット情報を保持している。かかる半導体記憶装置におけるRAS（Row  Address  Strobe）動作では、選択されたワード線、例えばWL1のレベルがVPP（"High"）レベルにされ、ワード線WL1に接続されるメモリセルMRから電荷がビット線BLへと放出される。この場合、放出された電荷によりビット線BLとビット線BLb間に生じる電位差ΔVをセンスアンプSAにより検知するために電位差ΔVがより大きいこ
とが求められる。そのため、例えば、センスアンプSAと選択されていないワード線WL0側のメモリセルMLとの接続をトランスファゲートTG1を用いて一時切断する方法が知られている。
【０００３】
しかしながら、トランスファゲートTG2を挟んでメモリセル側に接続されているビット線BLの負荷容量に起因して、センスアンプがセンス動作を行ってΔVを増幅する際に、ビ
ット線BLをVDDA（ビット情報保持電位）レベルとすると共にビット線BLbをVSS（接地）レベルとするまでに時間を要するという問題や、センスラッチ時におけるビット線BL充放電によりピーク電流が増加しセンスアンプ電源が追従できずに供給すべき電源電圧としてのVDDAレベルからの落ち込みが激しくなるという問題がある。例えば、図２に示されるように、センスアンプ電源SLPの電位がセンスラッチ開始時においてVDDAレベルから落ち込む現象が発生する。
【０００４】
かかる問題に対処するために、メモリセルMR側のトランスファゲートに入力されるTGR信号をセンスラッチ開始時にのみVDDAレベルにすることでメモリセルMRに繋がるトランスファゲートTG2をOFF状態にし、メモリセルMR側の負荷容量がセンスアンプSAにセンスラッチ開始時にのみ掛からなくすることで、該トランスファゲートTG2を挟んだセンスアンプ側のビット線BLの電位がVDDAレベルに素早く増幅されるようにする方法がある。かかる方法に類似の技術としては特許文献１が参照される。
【特許文献１】特開２００３−１６８２９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、近年、プロセスの微細化やメモリの大容量化に伴いメモリセルの電荷容量が減少する一方でビット線に接続されるべきメモリセルの数が増加している。かかる状況下では、ビット線充放電によるピーク電流に対してセンスアンプ電源が追従できずに供給すべき電源電圧の落ち込みがより激しくなり、結果的にセンスアンプの増幅時間の増大を招きアクセス時間の短縮化が困難になって来ている。
【０００６】
本発明は以上の問題に鑑みて発明されたものであり、その目的は、プロセスの微細化やメモリの大容量化においてもアクセス時間の短縮化を図った半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００７】
本発明による半導体記憶装置は、少なくとも１つのビット線と、該ビット線に接続されてこれに各々が自身の保持電位を供給する複数のメモリセルと、該ビット線に接続されて該保持電位を増幅して該ビット線に供給するセンスアンプと、を含む半導体記憶装置であり、該メモリセルと該センスアンプとの間のビット線に設けられて、導通度が連続的に変化自在なスイッチと、アクセス要求信号に応じて該スイッチの導通度を変化せしめるスイッチ制御回路と、を含むことを特徴とする。
【発明の効果】
【０００８】
本発明による半導体記憶装置によれば、センスアンプがメモリセルの保持電圧を増幅してこれをビット線に供給する時間経過につれてセンスアンプとメモリセルとの導通度を高くしてＯＮ状態にする如き動作が可能となる。これにより、アクセス時間の短縮化を図ることができる。
【発明を実施するための最良の形態】
【０００９】
本発明の実施例について添付の図面を参照しつつ詳細に説明する。尚、以下の説明において、参照符号にnmosを付したトランジスタはNMOSトランジスタであることを示し、pmosを付したトランジスタはPMOSトランジスタであることを示している。
＜第１の実施例＞
図３は、第１の実施例を示し、本発明による半導体記憶装置の回路構成を示している。半導体記憶装置は、複数のワード線WL0及びWLnと２つのビット線BL及びBLbからなるビット線対の交差位置にメモリセルML及びMRを含む。ワード線WL0及びWLnは行（ロウ）を選択する制御信号線であり、ビット線BL及びBLbからなるビット線対は列（カラム）を選択する制御信号線である。シェアードセンスアンプ型のセンスアンプSAがビット線BL及びBLbと間に接続され、センスアンプ電源SLN及びSLPから供給される電圧に応じてビット線BL及びBLb間の充放電を行う。
【００１０】
センスアンプSAに接続されたビット線BLは、トランジスタnmosLを介してワード線WL0側に伸張すると共に、トランジスタnmosRを介してワード線WL1側に伸張する。トランジスタnmosLは、TG制御回路C1Lによりブロックセレクト信号L、Rに応じて生成されるTGL信号に応じてON/OFF動作する。トランジスタnmosRは、TG制御回路C1Rによりブロックセレクト信号L、Rに応じて生成されるTGR信号に応じてON/OFF動作する。また、センスアンプSAに接続されたビット線BLbは、トランジスタnmosLbを介してワード線WL0側に伸張すると共に、トランジスタnmosRを介してワード線WL1側に伸張する。トランジスタnmosLbはTGL信号に応じてON/OFF動作する。トランジスタnmosRbはTGR信号に応じてON/OFF動作する。
【００１１】
トランジスタnmosL及びトランジスタnmosRは、本発明の構成要素としてのスイッチに相当し、導通度が連続的に変化自在なスイッチとして機能する。かかるスイッチはその導通度が実用上最も高く変化されてON状態となり、最も低く変化されてOFF状態になる。
【００１２】
ブロックセレクト信号L及びブロックセレクト信号Rの各々は、読込または書込のために外部から入力されるアクセス要求信号に応じて生成される信号である。ブロックセレクト信号LはセンスアンプSAを挟んで図面左側のワード線WL0に接続されるメモリセルMLを含むL側ブロックが選択されたことを示す信号であり、ブロックセレクト信号RはセンスアンプSAを挟んで図面右側のワード線WL1に連なるメモリセルMRを含むR側ブロックが選択されたことを示す信号である。例えば、ブロックセレクト信号RにVPP（"High"）レベルが入力されたとすると、TGL信号がVSSレベルになりトランジスタnmosL及びトランジスタnmosLbがOFFとなってワード線WL0側のビット線BLとビット線BLbがセンスアンプSAから切り離されると共に、TGR信号がVPPレベルになりトランジスタnmosR及びトランジスタnmosRbがONとなってワード線WL1側のビット線BLとビット線BLbがセンスアンプSAに接続される。
【００１３】
トランジスタnmosLを挟んでセンスアンプSAとは反対側に伸張したビット線BLはメモリセルMLを経てメモリセルプレート電圧を供給する電源VCPに接続される。メモリセルMLはワード線WL0がVPPレベルになることでON動作するNMOSトランジスタとビット情報を担うビットセル容量とを含むキャパシタ型のセルである。同様に、トランジスタnmosRを挟んでセンスアンプSAとは反対側に伸張したビット線BLはメモリセルMRを経て電源VCPに接続される。メモリセルMRはワード線WL1がVPPレベルになることでON動作するNMOSトランジスタとビット情報を担うビットセル容量とを含む。
【００１４】
例えば、ワード線WL1にVPPレベルが入力されると、ビット線BLにメモリセルMRより電荷が放出され、ビット線BLとビット線BLb間に電位差ΔVが出力される。センスアンプSA
は、ΔVが出力された後にセンスアンプ電源SLPがVDDAレベルに且つセンスアンプ電源SL
NがVSSレベルにされることで活性化されセンス動作を開始し、電位差ΔVを増幅する。
ビット線BLがVDDAレベルにビット線BLbがVSSレベルに到達した後に読出または書込が行われる。次いで、ワード線WL1にVSSレベルが入力されることでメモリセルMRは電荷を保持した状態のまま,電源SLPがVDDAよりオープン状態へ、電源SLNがVSSよりオープン状態となり、センス動作が停止となる。ブロックセレクト信号RにVSSレベルが入力されることでTGL信号がVPPレベルとなる。最後に、ビット線BL、ビット線BLb、電源SLP及び電源SLNの電位がイコライズ動作により電源VBLの電位にされる。
【００１５】
以上の説明において、電源VPPはワード線用昇圧電源であり、電源VDDAはアレイ用降圧電源であり、電源VSSは接地電位を与える電源である。電源VBLはビット線イコライズ用電源であり、電源VCPはメモリセルプレート電源である。電源VBL及び電源VCP双方の電圧はVDDAレベルの半分（half）電圧にされる。
【００１６】
尚、図３に示された回路構成は説明の容易性から簡略化した例であって、本発明による半導体記憶装置は、通常、多数のワード線及び多数のビット線対により配列構成をなす多数のメモリセルを含むメモリセルアレイとして実現される。
【００１７】
図４は、図３に示されたTG制御回路の詳細の構成を示している。TG制御回路C1RはTGR信号を制御する回路である。TG制御回路C1LはTGL信号を制御する回路である。TG制御回路C1R及びC1Lはブロックセレクト信号Lとブロックセレクト信号Rとが入れ替わっている点以外は同一の回路構成を有している。従って、TG制御回路C1Rについてのみ以下説明する。
【００１８】
TG制御回路C1Rは、外部から入力されるブロックセレクト信号R、並びにTGIN2端子及びTGIN1端子の電位に応じてTGR信号を制御する回路であり、ブロックセレクト信号Rを反転回路により反転してTGR信号として出力する従来の回路に相当する部分である。
【００１９】
ブロックセレクト信号RはNAND回路nand1に入力される。NAND回路nand1は、さらに、TGIN2端子、TGIN1端子及びTG_P端子の各電位が入力される。NAND回路nand1の出力はトランジスタpmos1にゲート入力される。TG_P端子はトランジスタpmos0を介してTG_out端子に接続される。トランジスタpmos0のゲートにはブロックセレクト信号Rが入力される。TGIN1端子にはTGR信号をVDDAレベルまで下降させるタイミングを与える制御信号が供給される。TGIN2端子にはVDDAレベルまで下降させたTGR信号を再びVPPレベルに向けて回復させ始めるタイミングを与える制御信号が供給される。
【００２０】
ブロックセレクト信号Lは、反転回路inv1に入力されると共にトランジスタnmos0のゲートに入力される。反転回路inv1の出力（VPP/VSSレベル）はTG_P端子に接続され、TG_P端子は、上記したようにNAND回路nand1及びトランジスタpmos1に接続されると共に、トランジスタpmos2の一方に接続される。トランジスタpmos2の他方は並列接続されたトランジスタnmos1及びトランジスタpmos3の一方に接続される。トランジスタnmos1及びトランジスタpmos3の他方はTG_out端子に接続される。トランジスタnmos1のゲートにはNAND回路nand1の出力が接続され、トランジスタpmos3のゲートにはNAND回路nand1の出力が反転回路inv2を介して接続される。
【００２１】
トランジスタpmos2は、TG信号遷移速度制御回路C2を構成し、そのゲートにはTGTILT信号が入力される。TGTILT信号の電圧レベルは、TGR信号を徐々にVPPレベルまで持っていく際の傾きを決定する。従って、該電圧レベルは本発明を適用する実際の半導体記憶装置に応じて適切な値に調整される必要がある。また、PMOSトランジスタであるトランジスタpmos2に代えてNMOSトランジスタが用いられても良い。
【００２２】
トランジスタpmos1とトランジスタnmos0とは電源VDDAと電源VSSとの間でTG_out端子を介して直例に接続され、TG_out端子からTGR信号が出力される。
【００２３】
図５は、第１の実施例における動作波形を示している。ここで、横軸は時間であり縦軸には、入力されるブロックセレクト信号やTGR信号等の各制御信号の電位変化と共に、これら制御信号に応じて得られる電源SLP等の各電位変化が示されている。本図を参照しつつ、第１の実施例における動作について以下説明する。尚、(M)の表記はビット線の途中に設けられたトランジスタを挟んでメモリ側の電位を示し、(SA)の表記はセンスアンプ側の電位を示している。
【００２４】
前提としてメモリセルMRを含むブロックが選択されるとする。ブロックセレクト信号LにVSSレベルが入力され、ブロックセレクト信号RにVPPレベルが入力される。これにより先ずTGL信号はVSSレベルとなり、TGR信号はVPPレベルを保持する。また、TG_P端子の電位はVPPレベルを保持している。
【００２５】
その後、ワード線WL1にVPPレベルが入力されることでメモリセルMRより電荷が放出され、ビット線BLとビット線BLb間に電位差ΔVが出力される。センスアンプSAが電源SLP
及びSLNにより活性化されてセンス動作が開始される。センス動作の開始とほぼ同時に、TGIN1端子にVPPレベルが入力され、NAND回路nand1がVSSレベルを出力し、トランジスタpmos1がONとなりTGR信号が短い遷移時間でVDDAレベルになる。TGR信号がVDDAレベル、TGL信号がVSSレベルになることにより、トランスファーゲートTG1、TG2間に閉じ込められたビット線BLとTG1よりセンスアンプ側とメモリセルR側のビット線BLbの電位を、センス動作により増幅する。その後、TGIN1端子にVSSレベルが入力されることで、NAND回路nand1がVPPレベルを出力する。それを受けて、スイッチとして動作するトランジスタnmos1とトランジスタpmos3とがONとなり、抵抗として動作するトランジスタpmos2を介して電流がTGR信号のラインに供給され、TGR信号の電位が徐々にVPPレベルになり、センス動作により、トランスファーゲートTG2を挟んでメモリセル側のBLも増幅される。このときのTGR信号電位の傾きはトランジスタpmos2の電流量＋αに依存する。かかる電流量制御はトランジスタpmos2のゲート電圧やゲート幅調整の如きサイズ調整で行われ得る。
【００２６】
その後、センスアンプSAは、VDDAレベルに維持されて落ち込みが回避されたセンスアンプ電源SLPとVSSレベルのセンスアンプ電源SLNとに基づいてセンス動作を行い電位差Δ
Vを増幅する。ビット線BLがVDDAレベルにビット線BLbがVSSレベルに到達した後に読出または書込が行われる。次いで、ワード線WL1にVSSレベルが入力されることでメモリセルMRは電荷を保持した状態のままセンス動作が停止となる。ブロックセレクト信号RにVSSレベルが入力されることでTGL信号がVPPレベルとなる。最後に、ビット線BL、ビット線BLb、電源SLP及び電源SLNの電位がイコライズ動作により電源VBLの電位にされる。
【００２７】
以上の第１の実施例において、TGR信号がセンスラッチ開始時にセンスアンプの電源と同等のVDDAレベルにされることにより、トランジスタnmosRbはONのままであるが、トランジスタnmosRのゲート電位はVDDA−Vtにされ、ゲート電位のわずかな変動に応じてＯＮ状態とＯＦＦ状態との間で連続的に導通度が変化自在なスイッチとして働く。そのため、メモリセルMR側のビット線BLの負荷容量が完全にセンスアンプにかからなくなり、センスアンプSA側のビット線BLがVDDAレベルにすばやく増幅される。その後、TGR信号の電位が徐々にVPPレベルになることで、メモリセルMR側のビット線BLの負荷容量がセンスアンプに徐々にかかるようになる。
【００２８】
通常、センスアンプ電源SLPの電圧は外部電源電圧を内部的に降圧することにより準備されことから、急激な負荷の増大に対しては瞬時に反応できない。本発明を適用することで、センスラッチ開始時にのみセンスアンプSA側だけの充放電によって１次の少量の消費電流を流すことで電圧落ち込みが少量にとどめられる。その後、かかる落ち込みを受けてセンスアンプ電源SLPが反応して電圧レベルを回復するにつれてセンスアンプとメモリセルアレイとを徐々に接続され、メモリセル側のビット線BLの充放電による２次の大量の消費電流が平準化して流れるようにされる。これにより、センスアンプ電源の急激な電圧レベルの落ち込みが緩和され、結果としてビット線BL及びビット線BLb間の電位差ΔVの増
幅にかかる時間（RAS - CAS Delay Time）が短縮される。
＜第２の実施例＞
図６は、第２の実施例を示し、本発明による半導体記憶装置の回路構成を示している。ここで、第２の実施例は基本的に第１の実施例におけると同様の形態であるが、TG制御回路の構成においてTG信号遷移時間制御回路が追加される。以下、TG信号遷移時間制御回路についてのみ説明する。
【００２９】
図６を参照すると、TG信号遷移時間制御回路C3はNAND回路nand0と反転回路inv0とで構成される。NAND回路nand0にはブロックセレクト信号RとTGIN1端子の信号とが入力され、NAND回路nand0の出力は反転回路inv0に入力され、反転回路inv0の出力はトランジスタpmos0のゲートに入力される。
【００３０】
図７は、第２の実施例における動作波形チャートを示している。ここで、横軸は時間であり縦軸には、入力されるブロックセレクト信号やTGR信号等の各制御信号の電位変化と共に、これら制御信号に応じて得られる電源SLP等の各電位変化が示されている。本図を参照しつつ、第２の実施例における動作について以下説明する。
【００３１】
前提としてメモリセルMRを含むブロックが選択されるとする。ブロックセレクト信号LにVSSレベルが入力され、ブロックセレクト信号RにVPPレベルが入力される。その後、ワード線WL1にVPPレベルが入力されることでメモリセルMRより電荷が放出され、ビット線BLとビット線BLb間に電位差ΔVが出力される。センスアンプSAが電源SLP及びSLNに
より活性化されてセンス動作が開始される。センス動作の開始とほぼ同時に、TGIN1端子にVPPレベルが入力され、TGR信号が短い遷移時間でVDDAレベルになる。その後、初期状態がVPPレベルであったTGIN2端子にVSSレベルが入力されることで、TGR信号の電位が徐々にVPPレベルに向けて上昇する。以上は第1の実施例における動作と同様である。
【００３２】
TGR信号の電位が徐々に上昇している過程において、TG信号遷移時間制御回路C3はブロックセレクト信号RとTGIN1端子の信号の入力を受けてVPPレベルを出力し、トランジスタpmos0はOFF状態である。かかる過程の途中において従前ではVPPレベルのTGIN1端子にVSSレベルが入力される。かかる入力を受けてnand1はVPPを出力し、TG信号遷移時間制御回路C3はVSSレベルを出力する。これにより、トランジスタpmos1がOFF、トランジスタpmos0がONになり、TG_P端子のVPPレベルがTGR信号のラインに短絡され、TGR信号の電位が短い遷移時間でVPPレベルになる。その後の動作は第２の実施例と同様である。
【００３３】
以上の第３の実施例において、TGR信号が徐々にVPPレベルに向かっている状態で、ビット線BLがVDDAレベルに近づきセンスアンプ電源SLAの落ち込みが少量と判断される時点で、短い遷移時間でTGR信号がVPPレベルにされ、センスアンプSAメモリセルMRとが完全にＯＮ状態にされる。これにより、メモリセル側ビット線BLへの電流供給が余分に制限されることなくビット線BLの電位が増幅されるので、増幅にかかる時間（RAS active Time）がさらに短縮される。
＜第３の実施例＞
図８は、第３の実施例を示し、本発明による半導体記憶装置の回路構成を示している。ここで、第３の実施例は基本的に第１または第２の実施例におけると同様の形態であるが、電源短絡スイッチとTG短絡制御回路とが追加されている。そこで、以下、電源短絡スイッチとTG短絡制御回路とについてのみ説明する。
【００３４】
図８を参照すると、TGL信号のラインに電源短絡スイッチC4Lが接続されている。電源短絡スイッチC4Lは、TGL信号のラインにトランジスタnmos2の一方が接続され、トランジスタnmos2の他方がアレイ用降圧電源である電源VDDAに接続される。同様に、TGR信号のラインに電源短絡スイッチC4Rが接続されている。電源短絡スイッチC4Rは、TGR信号のラインにトランジスタnmos3の一方が接続され、トランジスタnmos3の他方がアレイ用降圧電源である電源VDDAに接続される。電源短絡スイッチC4L及び電源短絡スイッチC4Rの各々は好ましくはセンスアンプの近傍に設けられる。これにより配線抵抗や配線容量に起因する制御遅延が最小化され得る。
【００３５】
トランジスタnmos2及びトランジスタnmos3の各ゲートとの端子を各々TG_AL端子及びTG_AR端子とすると、TG_AL端子及びTG_AR端子の各々にはTG短絡制御回路C5L及びC5Rの出力が各々接続される。
【００３６】
図９は、図８に示されたTG短絡制御回路の詳細の構成を示している。図８に示されたTG短絡制御回路C5L及びC5Rの各々は、ブロックセレクト信号Lとブロックセレクト信号Rとが入れ替わっている点以外は同一の回路構成を有している。従って、TG短絡制御回路C5Rについてのみ以下説明する。
【００３７】
TG短絡制御回路C5Rは、ブロックセレクト信号Rとセンスアンプ制御信号とに応じて"High"（VPPレベル）パルスを生成する回路であり、NAND回路nand4と、遅延回路delay4と、反転回路inv4と、NOR回路nor4とから構成される。ブロックセレクト信号Rとセンスアンプ制御信号とはNAND回路nand4に入力され、NAND回路nand4の出力は遅延回路delay4に入力されると共に、NOR回路nor4に入力される。遅延回路delay4の出力は反転回路inv4に入力される。反転回路inv4の出力は、NAND回路nand4の出力と共に、NOR回路nor4に入力される。反転回路inv4の出力は、図８に示されたTG_AR端子に供給される。
【００３８】
図１０は、第３の実施例における動作波形チャートを示している。ここで、横軸は時間であり縦軸には、入力されるブロックセレクト信号やTGR信号等の各制御信号の電位変化と共に、これら制御信号に応じて得られる電源SLP等の各電位変化が示されている。本図を参照しつつ、第３の実施例における動作について以下説明する。
【００３９】
第３の実施例における動作は、センス動作が開始されるタイミングの前までは第１または第２の実施例の場合と同様である。センス動作が開始されるタイミングで、TG短絡制御回路C5Rにブロックセレクト信号RとしてVPPレベルが入力され且つセンスアンプ制御信号としてVPPレベルが入力される。これにより、TG_AR端子を介して"High"（VPPレベル）パルスがトランジスタnmos3のゲートに入力され、瞬間的にTGR信号のラインと電源VDDAとが短絡される。かかる短絡動作によりTGR信号はVDDAレベルに瞬時に下降され遷移時間が加速される。その後の動作は、第１または第２の実施例における動作と同様である。
【００４０】
以上の第３の実施例において、電源短絡スイッチ及びTG短絡制御回路を含むことにより、TGR信号がVPPレベルからVDDAレベルまで下降するまでの時間がより短縮される。このことにより、センスアンプ側ビット線BLの増幅時間（RAS-CAS Delay Time）が短縮される。また、第１または第２の実施例の場合におけるTGIN2端子を"Low"（VSSレベル）にしてTGR信号をVPPレベルを徐々に持っていく開始タイミングをより早くすることができ、全体のビット線BLの増幅時間をさらに短縮することができる。
【００４１】
また、本第３の実施例における構成は、第１または第２の実施例における構成に併用される形態に限定されず、センスラッチ時にのみ単にトランスファゲートをＯＦＦ状態とするだけで後にこれを徐々にＯＮ状態とする構成を含まない従来の形態にも適用し得る。
【産業上の利用可能性】
【００４２】
以上の第１〜第３の実施例において、センスアンプとしてシェアードセンスアンプを用いる形態が説明されたが、同様の回路を用いることにより片側センスアンプを使用する形態にも本発明は適用可能である。
【図面の簡単な説明】
【００４３】
【図１】従来の半導体記憶装置の回路構成を示すブロックである。
【図２】従来の回路構成における動作波形を示すタイムチャートである。
【図３】第１の実施例を示し、本発明による半導体記憶装置の回路構成を示すブロック図である。
【図４】図３に示したTG制御回路の詳細の構成を示すブロック図である。
【図５】第１の実施例における動作波形を示すタイムチャートである。
【図６】第２の実施例を示し、本発明による半導体記憶装置に含まれるTG制御回路の詳細構成を示すブロック図である。
【図７】第２の実施例における動作波形を示すタイムチャートである。
【図８】第３の実施例を示し、本発明による半導体記憶装置の回路構成を示すブロック図である。
【図９】図８に示したTG短絡制御回路の詳細の構成を示すブロック図である。
【図１０】第３の実施例に動作波形を示すタイムチャートである。
【符号の説明】
【００４４】
SA  センスアンプ
BL、BLb  ビット線
C1R、C1L  TG 制御回路
C2  TG信号遷移速度制御回路
C3  TG信号遷移時間制御回路
C4L、C4R  電源短絡スイッチ
C5L、C5R  TG短絡制御回路
L、R  ブロックセレクト信号
ML、MR  メモリセル
SLN、SLP  センスアンプ電源
VBL、VCP、VDDA、VPP、VSS  電源
WL0、WL1  ワード線
【図１】
2009032315.tif 000003
【図２】
2009032315.tif 000004
【図３】
2009032315.tif 000005
【図４】
2009032315.tif 000006
【図５】
2009032315.tif 000007
【図６】
2009032315.tif 000008
【図７】
2009032315.tif 000009
【図８】
2009032315.tif 000010
【図９】
2009032315.tif 000011
【図１０】
2009032315.tif 000012