(57)【要約】【課題】閾値の変動や接合リークの増大、コスト増加を招くことなく内部容量を増加することが可能なＳＲＡＭセルを提供する。【解決手段】ドライバトランジスタＤＴ１、ＤＴ２、ロードトランジスタＬＴ１、ＬＴ２を含み、データを与えられて保持するデータ保持部と、データ保持部とビット線対ＢＬ、／ＢＬとの間にソース、ドレインが接続され、ゲートがワード線に接続されたトランスファゲートトランジスタＴＧＴ１、ＴＧＴ２を含み、ビット線対から転送されてきたデータをデータ保持部に転送し、あるいはデータ保持部に保持されたデータを与えられてビット線対に転送するデータ転送部とを備え、ドライバトランジスタとロードトランジスタの少なくともいずれか一つが、トランスファトランジスタよりゲートとソースとの間の容量、及びゲートとドレインとの間の容量が大きいことを特徴とする。【選択図】図１
2009043971.tif 000002
【特許請求の範囲】
【請求項１】
ドライバトランジスタ及びロードトランジスタを含み、データを与えられて保持するデータ保持部と、
前記データ保持部とビット線対との間にソース、ドレインが接続され、ゲートがワード線に接続されたトランスファゲートトランジスタを含み、前記ビット線対から転送されてきた前記データを前記データ保持部に転送し、あるいは前記データ保持部に保持された前記データを与えられて前記ビット線対に転送するデータ転送部とを備え、
前記ドライバトランジスタと前記ロードトランジスタの少なくともいずれか一つが、前記トランスファトランジスタよりゲートとソースとの間の容量、及びゲートとドレインとの間の容量が大きいことを特徴とするＳＲＡＭセルを有する半導体装置。
【請求項２】
前記ドライバトランジスタと前記ロードトランジスタの少なくともいずれか一つの側壁が、前記トランスファゲートトランジスタの側壁より高い誘電率を有することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ドライバトランジスタと前記ロードトランジスタの少なくともいずれか一つのソースエクステンションとゲート電極とのオーバラップ、及びドレインエクステンションとゲート電極とのオーバラップの長さが、前記トランスファトランジスタのものより長いことを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記ドライバトランジスタと前記ロードトランジスタの少なくともいずれか一つの側壁が、前記トランスファトランジスタの側壁より厚いことを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
前記ドライバトランジスタと前記ロードトランジスタの少なくともいずれか一つの側壁が、酸化ジルコニウム（ＺｒＯ２）、酸化ハフニウム（ＨｆＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化チタン（ＴｉＯ２）の少なくともいずれか一つを含み、前記トランスファトランジスタの側壁はこれらの材料を含んでいないことを特徴とする請求項２記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関する。
【背景技術】
【０００２】
近年、微細化によりＳＲＡＭ（Static Random Access Memory）においてＧＨｚを超える高速動作が可能になった。しかし、微細化に伴ってＰチャネル型ＭＯＳトランジスタから成るロードトランジスタとＮチャネル型ＭＯＳトランジスタから成るドライバトランジスタによるフリップフロップの内部容量が低下し、トランジスタの微細化に伴う直流レベルに対するセル安定性マージンの低下とあいまって、高周波信号に対する動作マージンの低下がもたらされている。
【特許文献１】特開２００４−３４２７９０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明は、閾値の変動や接合リークの増大、コスト増加を招くことなく内部容量を増加することが可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００４】
本発明の一態様による半導体装置は、ドライバトランジスタ及びロードトランジスタを含み、データを与えられて保持するデータ保持部と、前記データ保持部とビット線対との間にソース、ドレインが接続され、ゲートがワード線に接続されたトランスファゲートトランジスタを含み、前記ビット線対から転送されてきた前記データを前記データ保持部に転送し、あるいは前記データ保持部に保持された前記データを与えられて前記ビット線対に転送するデータ転送部とを備え、前記ドライバトランジスタと前記ロードトランジスタの少なくともいずれか一つが、前記トランスファトランジスタよりゲートとソースとの間の容量、及びゲートとドレインとの間の容量が大きいことを特徴とするＳＲＡＭセルを有する。
【発明の効果】
【０００５】
本発明によれば、閾値の変動や接合リークの増大、大幅なコスト増加を招くことなく内部容量を増加することが可能な半導体装置が提供される。
【発明を実施するための最良の形態】
【０００６】
高速性と動作の安定性とを両立させるためには、動作速度に支配的な影響を与えるビット線容量を減少させるとともに、ＳＲＡＭセルの内部容量を増加させることが必要である。
【０００７】
ＳＲＡＭセルの内部容量を増加する手法としては、以下のような手法がある。
１）基板濃度を高くして接合容量を増やす。
２）ＤＲＡＭで用いられるような外部キャパシタをそれぞれのＳＲＡＭセルに付加する。
【０００８】
しかし、１）の手法では、閾値が不要に高くなったり接合リークが増大する等の問題が生じる。２）の手法では、大きい容量の付加が可能になる反面、外部キャパシタ形成のために製造コストの著しい増大を招くこととなる。本発明の実施の形態による半導体装置について、以下に図面を参照して説明する。
【０００９】
後述する実施の形態１〜３による半導体装置に含まれるＳＲＡＭセルの回路構成を図１に示す。電源端子ＶDDと接地端子ＶSSとの間に、Ｐチャネル型ＭＯＳトランジスタから成るロードトランジスタＬＴ１のソース、ドレインとＮチャネル型ＭＯＳトランジスタから成るドライバトランジスタＤＴ１のドレイン、ソースとが直列に接続され、これと並列に、ロードトランジスタＬＴ２のソース、ドレインとドライバトランジスタＤＴ２のドレイン、ソースとが直列に接続されている。
【００１０】
トランジスタＬＴ１及びＤＴ１のゲートとビット線ＢＬとの間に、Ｎチャネル型ＭＯＳトランジスタから成るトランスファゲートトランジスタＴＧＴ１のソース、ドレインが接続され、トランジスタＬＴ２及びＤＴ２のゲートとビット線／ＢＬとの間に、トランスファゲートトランジスタＴＧＴ２のソース、ドレインが接続されており、それぞれのトランジスタＴＧＴ１、ＴＧＴ２のゲートがワード線ＷＬに接続されている。
【００１１】
ここで、トランジスタＬＴ１及びＤＴ１、ＬＴ２及びＤＴ２によりフリップフロップが構成されている。内部容量として、トランジスタＬＴ１のドレインとトランジスタＤＴ１のドレインとトランジスタＬＴ２及びＤＴ２のゲートとの接続点における接合容量ＪＣ１、トランジスタＬＴ２のドレインとトランジスタＤＴ２のドレインとトランジスタＬＴ１及びＤＴ１のゲートとの接続点における接合容量ＪＣ２、トランジスタＬＴ１、ＤＴ１、ＬＴ２、ＤＴ２におけるドレイン（エクステンションを含む）とゲート、ソース（エクステンションを含む）とゲート間には、それぞれエクステンションとゲート間における容量とフリンジ容量とが加算されたオーバラップ容量ＦＣ１〜ＦＣ８が存在する。
【００１２】
一方、トランスファゲートトランジスタＴＧＴ１のドレイン、ソースの接続点には接合容量ＪＣ１１、ＪＣ１２、トランスファゲートトランジスタＴＧＴ２のドレイン、ソースの接続点には接合容量ＪＣ２１、ＪＣ２２、トランジスタＴＧＴ１のゲート、ドレイン間には、オーバラップ容量ＦＣ１２、ゲート、ソース間にはオーバラップ容量ＦＣ１１、トランジスタＴＧＴ２のゲート、ドレイン間には、オーバラップ容量ＦＣ２２、ゲート、ソース間にはオーバラップ容量ＦＣ２１が存在する。
【００１３】
ここで、ＳＲＡＭセルの内部容量のうちオーバラップ容量ＦＣ１〜ＦＣ８を相対的に大きくし、接合容量ＪＣ１、ＪＣ２は増加させない。さらにトランスファゲートトランジスタにおける接合容量ＪＣ１１、ＪＣ１２、ＪＣ２１、ＪＣ２２、オーバラップ容量ＦＣ１１、ＦＣ１２、ＦＣ２１、ＦＣ２２はいずれも増加させない。具体的な素子の構造並びに製造方法について、以下に実施の形態１〜３として説明する。
【００１４】
（１）実施の形態１
図１に示されたＳＲＡＭセルに含まれるトランジスタのうち、ロードトランジスタＬＴ１及びＬＴ２、ドライバトランジスタＤＴ１及びＤＴ２の縦断面構造を図２（ａ）に、トランスファゲートトランジスタＴＧＴ１及びＴＧＴ２の縦断面構造を図２（ｂ）に示す。
【００１５】
ロードトランジスタＬＴ１及びＬＴ２、ドライバトランジスタＤＴ１及びＤＴ２は、半導体基板１の表面上に、ゲート絶縁膜２、ゲート電極３が形成されているが、ゲート電極３の側壁６は、例えば２４というように高い誘電率を有する酸化ハフニウム（ＨｆＯ２）が用いられている。これにより、ゲート電極３とソースとの間、およびゲート電極３とドレインとの間のオーバラップ容量が大きくなっている。
【００１６】
ここで、側壁６に用いられる材料は酸化ハフニウム（ＨｆＯ２）に限らず、後述するトランスファーゲートにおける側壁より大きい誘電率を持つ絶縁体材料として、例えば酸化ジルコニウム（ＺｒＯ２）（誘電率＝１１〜１８．５）、酸化アルミニウム（Ａｌ２Ｏ３）（誘電率＝８．５〜１０）、又は酸化チタン（ＴｉＯ２）（誘電率＝５０〜１１０）、あるいはこれらのシリケート、あるいはこれらの元素を含む３元系以上の化合物であってもよい。
【００１７】
また側壁の構造は、図２（ａ）に示されるような単純な１層構造に限らず、高誘電体材料を含む積層構造であってもよく、あるいは後述する実施の形態３のようにＬ字型の側壁を含むものであってもよい。
【００１８】
一方、トランスファーゲートトランジスタＴＧＴ１及びＴＧＴ２は、図２（ｂ）に示されるように、半導体基板１の表面上に、ゲート絶縁膜２、ゲート電極３が形成されており、ゲート電極３の側壁５には、ドライバトランジスタＤＴ１、ＤＴ２及びロードトランジスタＬＴ１、ＬＴ２の側壁材料より低い誘電率を有する材料として、例えば誘電率が約７．９である窒化シリコン（ＳｉＮ）が用いられている。
【００１９】
図３の平面図に、本実施の形態１における半導体装置に含まれるＳＲＡＭセルのレイアウトの一例を示す。
【００２０】
太い破線で囲まれた領域ＦＦに、ロードトランジスタＬＴ１及びＬＴ２、ドライバトランジスタＤＴ１及びＤＴ２から成るフリップフロップが配置されている。この領域ＦＦに、ソース領域Ｓ１、ドレイン領域Ｄ１及びゲート電極Ｇ１を有し、コンタクトホールＣＨ１を介してソース領域Ｓ１が電源端子に接続されたロードトランジスタＬＴ１と、同じゲート電極Ｇ１を共有し、ソース領域Ｓ２、ドレイン領域Ｄ２を有し、コンタクトホールＣＨ２を介してソース領域Ｓ２が接地端子に接続されたドライバトランジスタＤＴ１と、ソース領域Ｓ３、ドレイン領域Ｄ３及びゲート電極Ｇ２を有し、コンタクトホールＣＨ３を介してソース領域Ｓ３が電源端子に接続されたロードトランジスタＬＴ２と、ゲート電極Ｇ２を共有し、ソース領域Ｓ４、ドレイン領域Ｄ４を有し、コンタクトホールＣＨ４を介してソース領域Ｓ４が接地端子に接続されたドライバトランジスタＤＴ２とを有する。ドライバトランジスタＤＴ１のドレイン領域Ｄ１はメタル配線層ＭＬ１に接続されて図示されていないトランスファゲートトランジスタＴＧＴ１のドレイン領域に接続され、ドライバトランジスタＤＴ２のドレイン領域Ｄ４はメタル配線層ＭＬ２に接続されて図示されていないトランスファゲートトランジスタＴＧＴ２のドレイン領域に接続されている。
【００２１】
この領域ＦＦに含まれるトランジスタＬＴ１及びＬＴ２、ＤＴ１及びＤＴ２が、図２（ａ）に示されたように高誘電率の材料で形成された側壁を有している。これにより、本実施の形態１による半導体装置によれば、コスト増加や閾値の変動を招くことなく内部容量が増大され、高周波信号に対して安定した動作を得ることができる。また、トランスファーゲートトランジスタＴＧＴ１及びＴＧＴ２は、側壁の材料の誘電率が相対的に低いためオーバラップ容量がトランジスタＬＴ１及びＬＴ２、ＤＴ１及びＤＴ２におけるオーバラップ容量より相対的に小さい。また接合容量も大きくならないので、ワード線負荷容量が増大したり接合リークが増大する等の問題を回避することができる。
【００２２】
本実施の形態１による半導体装置に含まれるＳＲＡＭセルを製造する手順について、以下に説明する。尚、図４〜図５における断面図は、図３におけるＡ−Ａ線に沿う縦断面を示すものである。ここで、図中左側のトランジスタがＮチャネル型ＭＯＳトランジスタから成るドライバトランジスタＤＴ１、ＤＴ２であり、右側のトランジスタがＮチャネル型ＭＯＳトランジスタから成るトランスファゲートトランジスタＴＧＴ１、ＴＧＴ２であるとする。
【００２３】
尚、Ｐチャネル型ＭＯＳトランジスタから成るロードトランジスタＬＤ１、ＬＤ２は、ドライバトランジスタＤＴ１、ＤＴ２とソース、ドレインの導電型が異なる点を除いて、他の構造は同一であり図示を省略する。
【００２４】
図４（ａ）に示されるように、通常のＣＭＯＳ工程に従って、半導体基板１の表面部分において図示されていない素子分離領域を設け、素子領域においてゲート絶縁膜２、多結晶シリコンから成るゲート電極３を形成する。
【００２５】
図４（ｂ）に示されるように、ゲート電極３をマスクとして不純物イオンを注入し、ドライバトランジスタＤＴ１、ＤＴ２、ロードトランジスタＬＴ１、ＬＴ２、トランスファゲートトランジスタＴＧＴ１、ＴＧＴ２のそれぞれに選択的にソースエクステンション４、ドレインエクステンション４を形成する。
【００２６】
図４（ｃ）に示されるように、半導体基板１の全面に４０ｎｍの膜厚で窒化シリコン（ＳｉＮ）膜５を堆積し、続けてリソグラフィ技術を用いてドライバトランジスタＤＴ１、ＤＴ２及びロードトランジスタＬＴ１、ＬＴ２を含む領域の窒化シリコン（ＳｉＮ）膜５を選択的に等方性エッチングにより除去する。
【００２７】
図４（ｄ）に示されるように、全面に４０ｎｍの膜厚で酸化ハフニウム（ＨｆＯ２）膜６を堆積する。図５（ａ）に示されるように、異方性プラズマエッチングによってドライバトランジスタＤＴ１、ＤＴ２及びロードトランジスタＬＴ１、ＬＴ２のゲート絶縁膜２及びゲート電極３の側面に酸化ハフニウム（ＨｆＯ２）から成る側壁６を形成する。
【００２８】
ドライバトランジスタＤＴ１、ＤＴ２及びロードトランジスタＬＴ１、ＬＴ２を含む領域をレジスト膜により覆い、他のトランスファゲートトランジスタＴＧＴ１、ＴＧＴ２を含む領域の酸化ハフニウム（ＨｆＯ２）膜６を等方性エッチングにより除去する。その後、異方性エッチングにより、図５（ｂ）に示されたように窒化シリコン（ＳｉＮ）から成る側壁５をトランスファゲートトランジスタＴＧＴ１、ＴＧ２のゲート絶縁膜２、ゲート電極３の側面に形成する。
【００２９】
以後は、通常のＣＭＯＳ工程と同様に、図５（ｃ）に示されたようにゲート電極３及び側壁６、ゲート電極３及び側壁５をそれぞれマスクとして不純物のイオン注入を行い、ソースエクステンション４、ドレインエクステンション４より深いソース７、ドレイン７を形成する。さらに、ゲート電極３及び側壁６を覆うように窒化シリコン膜１０を形成し、層間絶縁膜としてシリコン酸化膜１０を堆積する。ソース７、ドレイン７の表面が露出するようにコンタクトホールを開孔し、例えばタングステンから成るコンタクトプラグ９を埋め込み、これと接続するように例えば銅から成る配線層１１を形成する。
【００３０】
（２）実施の形態２
本発明の実施の形態２による半導体装置について説明する。上記実施の形態１では、ロードトランジスタＬＴ１、ＬＴ２、ドライバトランジスタＤＴ１、ＤＴ２の側壁が、トランスファゲートトランジスタＴＧＴ１、ＴＧＴ２の側壁より誘電率の高い材料により形成されている。
【００３１】
これに対し本実施の形態２では、ロードトランジスタＬＴ１、ＬＴ２、ドライバトランジスタＤＴ１、ＤＴ２におけるゲート電極とソースエクステンション、ゲート電極とドレインエクステンションとのオーバラップ（対向面積）が、トランスファゲートトランジスタＴＧＴ１、ＴＧＴ２におけるものよりも大きい点に特徴がある。
【００３２】
図６（ａ）に示されたように、ドライバトランジスタＤＴ１、ＤＴ２、ロードトランジスタＬＴ１、ＬＴ２として、半導体基板２１の表面上にゲート絶縁膜２２、ゲート電極２３が形成されており、その側面に絶縁材料から成る側壁２８が形成されている。そして、ゲート電極２３をマスクとして不純物がイオン注入されてソースエクステンション２７、ドレインエクステンション２７が形成され、ゲート電極２３及び側壁２９をマスクとして不純物がイオン注入されてソース、ドレイン２９が形成されている。
【００３３】
ここで、ゲート電極２３とソースエクステンション２７、ドレインエクステンション２７との間には、ゲート絶縁膜２２を介して容量Ｃ１が存在する。ゲート電極２３とソースエクステンション２７、ドレインエクステンション２７との間には、側壁２８を介して容量Ｃ２が存在する。さらに、ゲート電極２３とソース２９、ドレイン２９との間には、側壁２８を介して容量Ｃ３が存在する。
【００３４】
一方、図６（ｂ）に示されたように、トランスファゲートトランジスタとして、ゲート絶縁膜２２、ゲート電極２３、側壁２８が形成されている。ゲート電極２３をマスクとして不純物がイオン注入されてソースエクステンション２５、ドレインエクステンション２５が形成され、ゲート電極２３及び側壁２８をマスクとして不純物がイオン注入されてソース、ドレイン２９が形成されている。
【００３５】
ここで、ゲート電極２３とソースエクステンション２５、ドレインエクステンション２５との間には、ゲート絶縁膜２２を介して容量Ｃ１１が存在する。ゲート電極２３とソースエクステンション２５、ドレインエクステンション２５との間には、側壁２８を介して容量Ｃ１２が存在する。さらに、ゲート電極２３とソース２９、ドレイン２９との間には、側壁２８を介して容量Ｃ１３が存在する。
【００３６】
ロードトランジスタ、ドライバトランジスタにおけるソースエクステンション２７、ドレインエクステンション２７とゲート電極２３とのオーバラップが、トランスファゲートトランジスタにおけるものよりも大きくなるように、ソースエクステンション２７、ドレインエクステンション２７が形成されている。
【００３７】
これにより、ドライバトランジスタとロードトランジスタにおけるソースエクステンション２７、ドレインエクステンション２７とゲート電極２３との間で、ゲート絶縁膜２２を介して寄生する容量Ｃ１が、トランスファゲートトランジスタにおける容量Ｃ１１より大きくなることで、高周波信号に対して安定した動作が可能となる。
【００３８】
本実施の形態２における半導体装置を製造する手順について、図７〜図８を用いて説明する。この断面図は、上記実施の形態１と同様に図３におけるＡ−Ａ線に沿う縦断面を示すものである。
【００３９】
ここで、上記実施の形態１と同様に、図中左側のトランジスタがドライバトランジスタＤＴ１、ＤＴ２、右側のトランジスタがトランスファゲートトランジスタＴＧＴ１、ＴＧＴ２である。ロードトランジスタＬＤ１、ＬＤ２は、ドライバトランジスタＤＴ１、ＤＴ２とソース、ドレインの導電型が異なる点を除いて他の構造は同一であり図示を省略する。
【００４０】
図７（ａ）に示されたように、半導体基板２１の表面上に、図示されていない素子分離領域を形成し、素子領域においてゲート絶縁膜２２、ゲート電極２３を形成する。
【００４１】
図７（ｂ）に示されたように、ロードトランジスタＬＤ１、ＬＤ２、及び図示されていないドライバトランジスタＤＴ１、ＤＴ２を形成する領域をレジスト膜２４でマスクし、トランスファゲートトランジスタＴＧＴ１、ＴＧＴ２を形成する領域を露出する。この領域において、ゲート電極２３をマスクとして、Ａｓを加速電圧２ｋｅＶ、ドーズ量１Ｅ１５ｃｍ−２のイオン注入によってドライバトランジスタＤＴ１、ＤＴ２以外のトランスファゲートトランジスタＴＧＴ１、ＴＧＴ２のソースエクステンション２５、ドレインエクステンション２５を形成する。
【００４２】
図７（ｃ）に示されたように、トランスファゲートトランジスタＴＧＴ１、ＴＧＴ２を形成する領域をレジスト膜２６でマスクし、Ｎチャネル型ＭＯＳトランジスタから成るドライバトランジスタＤＴ１、ＤＴ２を形成する領域を露出する。この領域において、ゲート電極２３をマスクとして、Ａｓを加速電圧２ｋｅＶ、ドーズ量１．３Ｅ１５ｃｍ−２でイオン注入を行い、ドライバトランジスタＤＴ１、ＤＴ２のソースエクステンション２７、ドレインエクステンション２７を形成する。イオン注入の条件の相違により、ドライバトランジスタＤＴ１、ＤＴ２のオーバラップの長さＸ１の方が、トランスファゲートトランジスタＴＧＴ１、ＴＧＴ２のオーバラップの長さＸ２より長い。
【００４３】
図８（ａ）に示されたようにレジスト膜２６を剥離した後、図示されていないレジスト膜を形成してロードトランジスタＬＴ１、ＬＴ２を形成する領域を露出する。ロードトランジスタＬＴ１、ＬＴ２のソースエクステンション、ドレインエクステンションを形成する。このロードトランジスタＬＴ１、ＬＴ２におけるオーバラップの長さも、上述したドライバトランジスタＤＴ１、ＤＴ２の場合と同様に、トランスファゲートトランジスタＴＧＴ１、ＴＧＴ２のものより長い。
【００４４】
図８（ｂ）に示されたように、ゲート絶縁膜２２、ゲート電極２３の側面に側壁２８を例えば窒化シリコン（ＳｉＮ）を用いて形成する。ゲート電極２３及び側壁２８をマスクとして不純物をイオン注入し、ソース、ドレインの深い拡散層をＰチャネル型ＭＯＳトランジスタから成るロードトランジスタＬＴ１、ＬＴ２、Ｎチャネル型ＭＯＳトランジスタから成るドライバトランジスタＤＴ１、ＤＴ２、トランスファゲートトランジスタＴＧＴ１、ＴＧＴ２のそれぞれに形成する。
【００４５】
その後は、上記実施の形態１において説明したように、通常のＣＭＯＳ工程と同様に、層間絶縁膜を堆積し、コンタクトホールの開孔、コンタクトプラグの形成、並びに配線層の形成を行う。
【００４６】
（３）実施の形態３
本発明の実施の形態３による半導体装置について、図面を用いて説明する。
【００４７】
本実施の形態３では、図９（ａ）に示されたように、半導体基板４１上に形成されたゲート絶縁膜４２及びゲート電極４３を有するロードトランジスタＬＴ１、ＬＴ２とドライバトランジスタＤＴ１、ＤＴ２とにおいて、ゲート絶縁膜４２及びゲート電極４３の側面に窒化シリコン（ＳｉＮ）膜４５のみを用いて側壁を形成する。
【００４８】
一方、図９（ｂ）に示されたように、トランスファゲートトランジスタＴＧＴ１、ＴＧＴ２のゲート絶縁膜４２及びゲート電極４３の側面には、その内側に酸化シリコン（ＳｉＯ２）膜４４、外側に窒化シリコン（ＳｉＮ）膜４５を用いて側壁を形成する。
【００４９】
これにより、ゲート電極４３とソース、ゲート電極とドレインとの間に寄生するオーバラップ容量に関し、ドライバトランジスタＤＴ１、ＤＴ２、ロードトランジスタＬＴ１、ＬＴ２の方が、トランスファゲートＴＧＴ１、ＴＧＴ２のものより大きくなる。この結果、高周波信号に対してより安定した動作を得ることができる。
【００５０】
本発明の実施の形態３による半導体装置の製造方法について、図１０〜図１１を用いて説明する。尚、上記実施の形態１、２と同様に、これらの断面図は図３におけるＡ−Ａ線に沿う縦断面を示す。
【００５１】
ここで、上記実施の形態１、２と同様に、図中左側のトランジスタがドライバトランジスタＤＴ１、ＤＴ２、右側のトランジスタがトランスファゲートトランジスタＴＧＴ１、ＴＧＴ２である。ロードトランジスタＬＤ１、ＬＤ２は、ドライバトランジスタＤＴ１、ＤＴ２とソース、ドレインの導電型が異なる点を除いて他の構造は同一であり図示を省略する。
【００５２】
図１０（ａ）に示されたように、半導体基板４１の表面部分において図示されていない素子分離領域を形成し、素子領域においてゲート絶縁膜４２、ゲート電極４３を形成する。
【００５３】
図１０（ｂ）に示されたように、３ｎｍの膜厚で酸化シリコン（ＳｉＯ２）膜４４を全面に堆積する。
【００５４】
図１１（ａ）に示されたように、リソグラフィ技術を用いてロードトランジスタＬＴ１、ＬＴ２、及びドライバトランジスタＤＴ１、ＤＴ２を含む領域における酸化シリコン（ＳｉＯ２）膜４４を希釈ＨＦ溶液を用いて選択的に剥離する。この後、図１１（ｂ）に示されたように、全面に７０ｎｍの膜厚で窒化シリコン（ＳｉＮ）膜４５を堆積する。
【００５５】
図１１（ｃ）に示されたように、異方性エッチングによって窒化シリコン（ＳｉＮ）膜４５、酸化シリコン（ＳｉＯ２）膜４４にエッチバックを行う。これにより、ロードトランジスタＬＴ１、ＬＴ２及びドライバトランジスタＤＴ１、ＤＴ２のゲート絶縁膜４２、ゲート電極４３の側面に窒化シリコン（ＳｉＮ）膜４５から成る側壁を形成する。さらに、トランスファゲートトランジスタＴＧＴ１、ＴＧＴ２のゲート絶縁膜４２、ゲート電極４３の側面にＬ字型の酸化シリコン（ＳｉＯ２）膜４４及び窒化シリコン（ＳｉＮ）膜４５から成る側壁を形成する。
【００５６】
このような構造を有する本実施の形態３によれば、ロードトランジスタＬＴ１、ＬＴ２及びドライバトランジスタＤＴ１、ＤＴ２において相対的により誘電率の高い窒化シリコン（ＳｉＮ）のみから成る側壁が形成されるので、高周波信号に対して高い動作安定性を示す半導体装置を実現することが可能である。
【００５７】
上記実施の形態はいずれも一例であって本発明を限定するものではなく、本発明の技術的範囲内において様々に変形することが可能である。
【００５８】
上記実施の形態１〜３では、ロードトランジスタ及びドライバトランジスタの両方が、トランスファゲートトランジスタよりオーバラップ容量が大きい構造を有する。しかし、ロードトランジスタとドライバトランジスタの少なくともいずれか一つが、トランスファゲートトランジスタよりオーバラップ容量が大きい構造を有していればよい。
【００５９】
上記実施の形態１〜３によるＳＲＡＭは、図１に示されたように４個のロードトランジスタＬＴ１〜ＬＴ２、ドライブトランジスタＤＴ１〜ＤＴ２でフリップフロップが構成され、さらにトランスファゲートトランジスタＴＧＴ１〜ＴＧＴ２を有し、全体で６個のトランジスタを備えている。しかしこれに限らず、全体で８個または１０個のトランジスタ、あるいはそれ以外の数のトランジスタを備えた構成であってもよく、フリップフロップを形成するトランジスタが高誘電率の側壁を有するものであればよい。
【００６０】
また、ロードトランジスタ及びドライバトランジスタの側壁が、トランスファゲートトランジスタの側壁より厚く形成されることで、オーバラップ容量が大きい構造を有するものであってもよい。
【００６１】
さらには、上記実施の形態１〜３を組み合わせたものであってもよい。即ち、ロードトランジスタ及びドライバトランジスタの側壁とトランスファゲートトランジスタの側壁との間で、上記実施の形態１のように材料が異なる場合、上記実施の形態３と同様に層の構成が異なる場合、上記実施の形態２のようにゲート電極とソースエクステンション、ドレインエクステンションとの間のオーバラップの長さが異なる場合、さらには側壁の厚みが異なる場合のうち、いずれかを任意に組み合わせた構造であってもよい。
【００６２】
尚、上記実施の形態１〜３では、ＳＲＡＭセル内において、ロードトランジスタ及びドライバトランジスタと側壁の材料や構造、オーバラップの長さが異なるトランジスタとして、トランスファゲートトランジスタについて述べている。しかしＳＲＡＭセル以外の周辺回路を構成するトランジスタは、オーバラップ容量の増加を防ぐ必要があるため、トランスファゲートトランジスタと同様に、ロードトランジスタ及びドライバトランジスタと側壁の材料や構造、オーバラップの長さが異なるものとする。
【図面の簡単な説明】
【００６３】
【図１】本発明の実施の形態１〜３による半導体装置の構成を示す回路図。
【図２】本発明の実施の形態１による半導体装置に含まれるロードトランジスタ、ドライバトランジスタの構造と、トランスファゲートトランジスタの構造を示す縦断面図。
【図３】同実施の形態１による半導体装置のレイアウトを示す平面図。
【図４】同実施の形態１による半導体装置の製造方法を示す工程別素子の縦断面図。
【図５】同実施の形態１による半導体装置の製造方法を示す工程別素子の縦断面図。
【図６】本発明の実施の形態２による半導体装置に含まれるロードトランジスタ、ドライバトランジスタの構造と、トランスファゲートトランジスタの構造を示す縦断面図。
【図７】同実施の形態２による半導体装置の製造方法を示す工程別素子の縦断面図。
【図８】同実施の形態２による半導体装置の製造方法を示す工程別素子の縦断面図。
【図９】本発明の実施の形態３による半導体装置に含まれるロードトランジスタ、ドライバトランジスタの構造と、トランスファゲートトランジスタの構造を示す縦断面図。
【図１０】同実施の形態３による半導体装置の製造方法を示す工程別素子の縦断面図。
【図１１】同実施の形態３による半導体装置の製造方法を示す工程別素子の縦断面図。
【符号の説明】
【００６４】
ＴＧＴ１、ＴＧＴ２  トランスファゲートトランジスタ。ＬＴ１、ＬＴ２  ロードトランジスタ。ＤＴ１、ＤＴ２  ドライバトランジスタ。１、２１、４１  半導体基板。３、２３、４３  ゲート電極。５、６、２８、４４、４５  側壁。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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