(57)【要約】【課題】駆動能力に優れたＰＭＯＳトランジスタを実現する。【解決手段】半導体装置は、半導体基板１０１における素子分離領域１０２によって分離された活性領域１０４上に形成されたＰＭＯＳトランジスタであって、このＰＭＯＳトランジスタは、活性領域１０４上に形成されたゲート絶縁膜１０５ｂと、ゲート絶縁膜上に形成されたゲート電極１０６ｂと、サイドウォール１０８ｂと、ソース・ドレイン拡散層領域１０７ｂとを備える。ソース・ドレイン拡散層領域１０７ｂは、半導体基板１０１の主面に対して傾斜面１０１Ｂを有している。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板における素子分離領域によって分離された第１の活性領域上に形成されたＰＭＯＳトランジスタを有する半導体装置であって、
前記ＰＭＯＳトランジスタは、
前記第１の活性領域上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された第１のゲート電極と、
前記第１のゲート絶縁膜及び前記第１のゲート電極の側面に形成された第１の側壁絶縁膜と、
前記第１の活性領域における前記第１の側壁絶縁膜の外側方に形成された第１のソース・ドレイン拡散層領域とを備え、
前記第１のソース・ドレイン拡散層領域は、前記半導体基板の主面に対して傾斜面を有している、半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記傾斜面は、前記第１の活性領域の中央部を中心に左右対称に形成されている、半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記半導体基板における前記素子分離領域によって分離された第２の活性領域上に形成されたＮＭＯＳトランジスタをさらに有し、
前記ＮＭＯＳトランジスタは、
前記第２の活性領域上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された第２のゲート電極と、
前記第２のゲート絶縁膜及び前記第２のゲート電極の側面に形成された第２の側壁絶縁膜と、
前記第２の活性領域における前記第２の側壁絶縁膜の外側方に形成された第２のソース・ドレイン拡散層領域とを備え、
前記第２のソース・ドレイン拡散層領域は、前記半導体基板の主面に対して水平面を有している、半導体装置。
【請求項４】
半導体基板における素子分離領域によって分離されたＰＭＯＳトランジスタが形成される第１の活性領域に、前記半導体基板の主面に対して傾斜面を形成する工程（ａ）と、
前記工程（ａ）の後に、前記第１の活性領域上に第１のゲート絶縁膜を形成する工程（ｂ）と、
前記第１のゲート絶縁膜上に第１のゲート電極を形成する工程（ｃ）と、
前記第１のゲート絶縁膜及び前記第１のゲート電極の側面に第１の側壁絶縁膜を形成する工程（ｄ）と、
前記第１の活性領域における前記第１の側壁絶縁膜の外側方に第１のソース・ドレイン拡散層領域を形成する工程（ｅ）とを備える、半導体装置の製造方法。
【請求項５】
請求項４に記載の半導体装置の製造方法において、
前記工程（ａ）は、エッチングにより、前記傾斜面を形成する工程である、半導体装置の製造方法。
【請求項６】
請求項５に記載の半導体装置の製造方法において、
前記エッチングは、アンモニアと過酸化水素水との混合液、水酸化カリウム、又は、水酸化テトラメチルアンモニウムを用いたウェットエッチングである、半導体装置の製造方法。
【請求項７】
請求項５に記載の半導体装置の製造方法において、
前記エッチングは、塩酸又は臭化水素よりなるガスを用いたドライエッチングである、半導体装置の製造方法。
【請求項８】
請求項４に記載の半導体装置の製造方法において、
前記工程（ａ）よりも前に、前記第１の活性領域にイオン注入を行う工程をさらに備える、半導体装置の製造方法。
【請求項９】
請求項８に記載の半導体装置の製造方法において、
前記工程（ａ）は、前記半導体基板を酸化した後、前記酸化された膜を除去することにより、前記傾斜面を形成する工程である、半導体装置の製造方法。
【請求項１０】
請求項８に記載の半導体装置の製造方法において、
前記工程（ａ）は、前記半導体基板を熱処理することにより、前記傾斜面を形成する工程である、半導体装置の製造方法。
【請求項１１】
請求項４〜１０のうちのいずれか１項に記載の半導体装置の製造方法において、
前記工程（ｂ）は、前記半導体基板における前記素子分離領域によって分離されたＮＭＯＳトランジスタが形成される第２の活性領域上に、第２のゲート絶縁膜を形成する工程を含み、
前記工程（ｃ）は、前記第２のゲート絶縁膜上に第２のゲート電極を形成する工程を含み、
前記工程（ｄ）は、前記第２のゲート絶縁膜及び前記第２のゲート電極の側面に第２の側壁絶縁膜を形成する工程を含み、
前記工程（ｅ）は、前記第２の活性領域における前記第２の側壁絶縁膜の外側方に第２のソース・ドレイン拡散層領域を形成する工程を含む、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、半導体装置の駆動能力を向上させる技術に関する。
【背景技術】
【０００２】
半導体装置の高性能化に伴い、駆動電流を向上させる要求の高まりの中、駆動能力を向上させる方法のひとつとして、いわゆる「歪みシリコン技術」と呼ばれる下記（１）及び（２）の方法が提案されている（例えば、非特許文献１及び２参照）。
【０００３】
すなわち、（１）の方法では、ソース・ドレイン拡散層領域に、シリコンの格子定数とは異なる格子定数を有する材料層を形成することにより、ゲート電極下におけるキャリアが移動するチャネル領域に歪みをかけて、キャリアの移動度を向上させるというものである。例えば、ソース・ドレイン拡散層領域にＳｉＧｅ層を形成した場合、ホールの移動度が５０〜８０％程度上昇することが分かっている。
【０００４】
また、（２）の方法では、ゲート電極下におけるキャリアが移動するチャネル領域に、シリコンの格子定数とは異なる格子定数を有する材料層を形成することにより、ゲート電極下におけるキャリアが移動するチャネル領域に歪みをかけて、キャリアの移動度を向上させるというものである。例えば、ソース・ドレイン拡散層領域にＳｉＧｅ層を形成すると共に、チャネル領域にＳｉＣ層を形成した場合には、ホールの移動度が１００％程度上昇することが分かっている。
【非特許文献１】T.Ghani et.al., IEDM Technol. Dig., pp. 978-980, 2003
【非特許文献２】T.K.W.Ang et.al., Symp. VLSI Technol., pp. 42-43, 2007
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、ソース・ドレイン拡散層領域又はチャネル領域に、ＳｉＧｅ層又はＳｉＣ層を形成する場合には、シリコンの格子定数とは異なる格子定数を有する材料をシリコン基板上に選択的に成長させる方法が一般的であるため、以下の問題が生じる。
【０００６】
すなわち、選択的に成長させることは難しく、異常成長が発生することで表面モフォロジーが悪化する結果、ソース・ドレイン間又はソース・ゲート間でのリーク電流が発生するという問題がある。また、シリコン基板に対して十分成長しない場合には、チャネル領域に歪みが十分かからない一方で、シリコン基板に対して成長が十分過ぎる場合には、チャネル領域に歪みがかかり過ぎることで、シリコン基板に結晶欠陥が発生するため、リーク電流が増大するという問題等がある。
【０００７】
特に、選択成長に関して言えば、素子分離領域に囲まれた微細な活性領域を有するトランジスタ構造では、素子分離領域を構成する酸化膜からの選択成長は起きないため、ＳｉＧｅ層の成長が阻害されてしまうという、いわゆるファセット形成の問題が発生する。このように、素子分離領域を構成する酸化膜に囲まれた微細な活性領域を有するような微細構造のトランジスタでは、活性領域においてＳｉＧｅ層の成長が十分に進行しないため、チャネル領域に十分な歪みがかからなくなり、駆動能力が向上しないという問題が発生する。
【０００８】
前記に鑑み、本発明の目的は、駆動能力に優れた構造を有する半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００９】
前記目的を達成するために、本発明の一側面に係る半導体装置は、半導体基板における素子分離領域によって分離された第１の活性領域上に形成されたＰＭＯＳトランジスタを有する半導体装置であって、ＰＭＯＳトランジスタは、第１の活性領域上に形成された第１のゲート絶縁膜と、第１のゲート絶縁膜上に形成された第１のゲート電極と、第１のゲート絶縁膜及び第１のゲート電極の側面に形成された第１の側壁絶縁膜と、第１の活性領域における第１の側壁絶縁膜の外側方に形成された第１のソース・ドレイン拡散層領域とを備え、第１のソース・ドレイン拡散層領域は、半導体基板の主面に対して傾斜面を有している。
【００１０】
本発明の一側面に係る半導体装置において、傾斜面は、第１の活性領域の中央部を中心に左右対称に形成されている。
【００１１】
本発明の一側面に係る半導体装置において、半導体基板における素子分離領域によって分離された第２の活性領域上に形成されたＮＭＯＳトランジスタをさらに有し、ＮＭＯＳトランジスタは、第２の活性領域上に形成された第２のゲート絶縁膜と、第２のゲート絶縁膜上に形成された第２のゲート電極と、第２のゲート絶縁膜及び第２のゲート電極の側面に形成された第２の側壁絶縁膜と、第２の活性領域における第２の側壁絶縁膜の外側方に形成された第２のソース・ドレイン拡散層領域とを備え、第２のソース・ドレイン拡散層領域は、半導体基板の主面に対して水平面を有している。
【００１２】
本発明の一側面に係る半導体装置の製造方法は、半導体基板における素子分離領域によって分離されたＰＭＯＳトランジスタが形成される第１の活性領域に、半導体基板の主面に対して傾斜面を形成する工程（ａ）と、工程（ａ）の後に、第１の活性領域上に第１のゲート絶縁膜を形成する工程（ｂ）と、第１のゲート絶縁膜上に第１のゲート電極を形成する工程（ｃ）と、第１のゲート絶縁膜及び第１のゲート電極の側面に第１の側壁絶縁膜を形成する工程（ｄ）と、第１の活性領域における第１の側壁絶縁膜の外側方に第１のソース・ドレイン拡散層領域を形成する工程（ｅ）とを備える。
【００１３】
本発明の一側面に係る半導体装置の製造方法において、工程（ａ）は、エッチングにより、傾斜面を形成する工程である。
【００１４】
本発明の一側面に係る半導体装置の製造方法において、エッチングは、アンモニアと過酸化水素水との混合液、水酸化カリウム、又は、水酸化テトラメチルアンモニウムを用いたウェットエッチングである。
【００１５】
本発明の一側面に係る半導体装置の製造方法において、エッチングは、塩酸又は臭化水素よりなるガスを用いたドライエッチングである。
【００１６】
本発明の一側面に係る半導体装置の製造方法において、工程（ａ）よりも前に、第１の活性領域にイオン注入を行う工程をさらに備える。
【００１７】
本発明の一側面に係る半導体装置の製造方法において、工程（ａ）は、半導体基板を酸化した後、酸化された膜を除去することにより、傾斜面を形成する工程である。
【００１８】
本発明の一側面に係る半導体装置の製造方法において、工程（ａ）は、半導体基板を熱処理することにより、傾斜面を形成する工程である。
【００１９】
本発明の一側面に係る半導体装置の製造方法において、工程（ｂ）は、半導体基板における素子分離領域によって分離されたＮＭＯＳトランジスタが形成される第２の活性領域上に、第２のゲート絶縁膜を形成する工程を含み、工程（ｃ）は、第２のゲート絶縁膜上に第２のゲート電極を形成する工程を含み、工程（ｄ）は、第２のゲート絶縁膜及び第２のゲート電極の側面に第２の側壁絶縁膜を形成する工程を含み、工程（ｅ）は、第２の活性領域における第２の側壁絶縁膜の外側方に第２のソース・ドレイン拡散層領域を形成する工程を含む。
【発明の効果】
【００２０】
本発明によると、ＰＭＯＳトランジスタにおいて、ソース・ドレイン拡散層領域が半導体基板の主面に対して傾斜面を有しているため、ゲート電極下のチャネル領域に傾斜面が存在することから、Ｐ型半導体のキャリアとなるホールの移動度が向上し、駆動能力に優れた半導体装置を実現できる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の各実施形態について図面を参照しながら説明する。
【００２２】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体装置の構造を示す要部断面図である。
【００２３】
図１に示すＮＭＯＳトランジスタが形成されるＮＭＯＳ形成領域１０Ａにおいて、例えばシリコンからなる半導体基板１０１には、素子分離領域１０２によって囲まれ、ｐウェル（図示せず）が形成された活性領域１０３が形成されている。活性領域１０３上には、例えばＳｉＯＮ系の膜からなるゲート絶縁膜１０５ａを介して、ゲート電極１０６ａが形成されている。
【００２４】
活性領域１０３におけるゲート電極１０６ａの両側方下の領域には、ソース・ドレイン拡散層領域１０７ａが形成されている。なお、ソース・ドレイン拡散層領域１０７ａは、例えばヒ素やリンなどのｎ型不純物が注入された接合深さが比較的浅いソース・ドレイン拡散層領域（ｎ型エクステンション領域又はｎ型ＬＤＤ領域）と、例えばヒ素やリンなどのｎ型不純物が注入された接合深さが比較的深いソース・ドレイン拡散層領域とによって構成されている。
【００２５】
活性領域１０３上であって、ゲート電極１０６ａ及びゲート絶縁膜１０５ａの側面には、例えばＳｉＯ２からなるサイドウォール１０８ａが形成されている。なお、サイドウォール１０８ａは、断面形状がＬ字状の絶縁膜及び断面形状がＩ字状の絶縁膜の少なくとも一方を含む積層構造であってもよい。また、ソース・ドレイン拡散層領域１０７ａ及びゲート電極１０６ａの上層に例えばＮｉＳｉからなるシリサイド層を形成していてもよい。
【００２６】
一方、図１に示すＰＭＯＳトランジスタが形成されるＰＭＯＳ形成領域１０Ｂにおいて、半導体基板１０１には、素子分離領域１０２によって囲まれ、ｎウェル（図示せず）が形成された活性領域１０４が形成されている。活性領域１０４上には、例えばＳｉＯＮ系の膜からなるゲート絶縁膜１０５ｂを介して、ゲート電極１０６ｂが形成されている。
【００２７】
活性領域１０４におけるゲート電極１０６ｂの両側方下の領域には、ソース・ドレイン拡散層領域１０７ｂが形成されている。なお、ソース・ドレイン拡散層領域１０７ｂは、例えばボロン又はインジウムなどのｐ型不純物が注入された接合深さが比較的浅いソース・ドレイン拡散層領域（ｐ型エクステンション領域又はｐ型ＬＤＤ領域）と、例えばボロン又はインジウムなどのｐ型不純物が注入された接合深さが比較的深いソース・ドレイン拡散層領域とによって構成されている。
【００２８】
活性領域１０４上であって、ゲート電極１０６ｂ及びゲート絶縁膜１０５ｂの側面には、例えばＳｉＯ２からなるサイドウォール１０８ｂが形成されている。なお、サイドウォール１０８ｂは、断面形状がＬ字状の絶縁膜及び断面形状がＩ字状の絶縁膜の少なくとも一方を含む積層構造であってもよい。また、ソース・ドレイン拡散層領域１０７ｂ及びゲート電極１０６ｂの上層に例えばＮｉＳｉからなるシリサイド層を形成していてもよい。
【００２９】
なお、図示していないが、ＮＭＯＳ形成領域１０Ａ及びＰＭＯＳ形成領域１０Ｂにおいて、以上の構造の上に層間絶縁膜が形成されており、該層間絶縁膜を貫通するコンタクトプラグを介して配線が接続されて、他の領域と電気信号を伝搬できる構造となっている。
【００３０】
以上の構造を有する本実施形態に係る半導体装置では、図１に示すように、ＰＭＯＳ形成領域１０Ｂにおいて、半導体基板１０１の上面（ソース・ドレイン拡散層領域１０７ｂ）が、半導体基板１０１の主面に対して傾斜面１０１Ｂを有している。そして、当該傾斜面１０１Ｂは、素子分離領域１０２で囲まれる活性領域１０４の中央部を中心に左右対称になるように形成されている。傾斜面１０１Ｂの形状が対称的に形成されるのは、後述の製造方法で説明するように、活性領域１０４における素子分離領域１０２のエッジ部ではシリコン基板に歪みがかかり易い一方で、中央部ではシリコン基板に歪みがかからないため、シリコンの酸化速度又はエッチング速度が中央部分よりもエッジ部で速くなる等の理由である。
【００３１】
このように、活性領域１０４のソース・ドレイン拡散層領域１０７ｂが、半導体基板１０１上の主面に対して傾斜面１０１Ｂを有していることにより、トランジスタのチャネル領域となるゲート電極１０６ｂの直下の領域の部分も半導体基板１０１上の主面に対して傾斜面を有することになる。これにより、下記図２で説明するように、チャネル領域におけるキャリアであるホールの移動度が向上するため、ＰＭＯＳトランジスタの駆動能力が向上する。
【００３２】
ここで、図２は、シリコン基板の結晶面方位とホールの移動度との関係を示している。
【００３３】
図２に示すように、ホールの移動度はシリコン基板の結晶方位によって異なることが知られており、このために、半導体基板１０１における活性領域１０４のチャネル領域の部分が傾斜していると、ＮＭＯＳ形成領域１０Ａにおける半導体基板１０１の上面のようにその部分が水平面１０１Ａである場合（角度−４５°）に比べて、ＰＭＯＳトランジスタのキャリアであるホールの移動度が向上することになる。
【００３４】
このように、本実施形態に係る半導体装置によると、半導体基板１０１の上面に傾斜面１０１Ｂが存在し、その傾斜面１０１Ｂを有する領域上にＰＭＯＳトランジスタが形成されていることにより、駆動能力に優れたＰＭＯＳトランジスタを実現することができる。
【００３５】
一方で、ＮＭＯＳトランジスタのキャリアはホールではないため、本実施形態に係る半導体装置におけるＮＭＯＳ形成領域１０Ａでは、半導体基板１０１の上面に傾斜面を形成する必要はなく、水平面１０１Ｂとなっている。
【００３６】
なお、以上の本実施形態に係る半導体装置の構造に対して、従来技術で説明した歪みシリコン技術を適用した構造とすることも当然可能である。
【００３７】
−変形例−
図３は、本発明の第１の実施形態に係る半導体装置の構造の変形例を示す断面図である。
【００３８】
図３に示すように、本変形例に係る半導体装置の構造では、ＰＭＯＳ形成領域１０Ｂにおいて、ＰＭＯＳトランジスタが形成される位置が上述の図１に示した構造と異なっている。
【００３９】
すなわち、図１の構造では、ＰＭＯＳ形成領域１０Ｂにおいて、ＰＭＯＳトランジスタが、上述した傾斜面１０１Ｂの中央部を跨いで左右対称になるように形成された構造であったが、本変形例の構造では、ＰＭＯＳトランジスタが、傾斜面１０１Ｂの中央部を跨がずに素子分離領域１０２との間に形成された構造である。なお、ここでは、ＰＭＯＳトランジスタが２つ形成された構造を示しているが、その個数や位置に限定されるものではない。
【００４０】
以下、上述した第１の実施形態に係る半導体装置を製造する第１〜第４の方法について、第２〜第４の実施形態で順に説明する。
【００４１】
（第２の実施形態）
図４（ａ）〜（ｅ）は、本発明の第２の実施形態に係る半導体装置の製造方法であって、具体的には上述の第１の実施形態に係る半導体装置を製造する第１の方法を工程順に説明する要部断面図である。
【００４２】
まず、図４（ａ）に示すように、半導体基板２０１における例えばＳＴＩ（Shallow Trench Isolation）法等を用いて形成した素子分離領域２０２によって囲まれた領域に、所定のマスクを用い、ｐ型不純物をイオン注入することにより、ｐウェル（図示せず）を選択的に形成して、ＮＭＭＯＳ形成領域１０Ａに活性領域２０３を形成すると共に、所定のマスクを用い、ｎ型不純物をイオン注入することにより、ｎウェル（図示せず）を選択的に形成することにより、ＰＭＯＳ形成領域１０Ｂに活性領域２０４を形成する。
【００４３】
次に、図４（ｂ）に示すように、フォトリソグラフィー及びエッチング技術を用いて、ＮＭＯＳ形成領域１０Ａを覆うようにパターニングしたレジストパターン２１０を形成する。
【００４４】
次に、図４（ｃ）に示すように、レジストパターン２１０をマスクとして、重量パーセントが４０で９０℃の水酸化カリウム溶液を用いて、１０分間エッチングする。これにより、半導体基板２０１の主面の（１００）面に対して、（１１１）面が優先的にエッチングされるため、同図に示すように、ＰＭＯＳ形成領域１０Ｂにおいて、半導体基板２０１の上面に、傾斜面２０１Ｂが形成される。また、このとき、傾斜面２０１Ｂは、活性領域２０４の中央部を中心に左右対称に傾斜するように形成される。これは、上述の第１の実施形態にて説明したように、素子分離領域２０２のエッジ部におけるエッチング速度が活性領域２０４の中央部におけるエッチング速度よりも速くなるからである。一方、ＮＭＯＳ形成領域１０Ａでは、半導体基板２０１の上面は水平面２０１Ａのままである。
【００４５】
次に、図４（ｄ）に示すように、酸素アッシングを用いて、レジストパターン２１０を除去した後に、通常の成膜技術、リソグラフィー技術、エッチング技術、及び洗浄技術などを用いて、半導体素子を形成する。具体的には、活性領域２０３上に、例えばＳｉＯＮ系の膜からなるゲート絶縁膜２０５ａ及び例えばポリシリコンからなるゲート電極２０６ａを形成すると共に、活性領域２０４上に、例えばＳｉＯＮ系の膜からなるゲート絶縁膜２０５ｂ及び例えばポリシリコンからなるゲート電極２０６ｂを形成する。続いて、ゲート電極２０５ａをマスクに用いて、ｎ型不純物をイオン注入することより、活性領域２０３におけるゲート電極２０６ａの両側方下の領域に、接合深さが比較的浅いソース・ドレイン拡散層領域を形成すると共に、ゲート電極２０５ｂをマスクに用いて、ｐ型不純物をイオン注入することより、活性領域２０４におけるゲート電極２０６ｂの両側方下の領域に、接合深さが比較的浅いソース・ドレイン拡散層領域を形成する。続いて、ゲート絶縁膜２０５ａ及びゲート電極２０６ａの側面上に、例えばシリコン窒化膜からなるサイドウォール２０８ａを形成すると共に、ゲート絶縁膜２０５ｂ及びゲート電極２０６ｂの側面上に、例えばシリコン窒化膜からなるサイドウォール２０８ｂを形成する。続いて、ゲート電極２０５ａ及びサイドウォール２０６ａをマスクに用いて、ｎ型不純物をイオン注入することにより、活性領域２０３におけるサイドウォール２０８ａの外側方下の領域に、接合深さが比較的深いソース・ドレイン拡散層領域を形成すると共に、ゲート電極２０５ｂ及びサイドウォール２０６ｂをマスクに用いて、ｐ型不純物をイオン注入することにより、活性領域２０４におけるサイドウォール２０８ａの外側方下の領域に、接合深さが比較的深いソース・ドレイン拡散層領域を形成する。このようにして、ソース・ドレイン拡散層領域２０７ａ及び２０７ｂが形成される。その後、図示していないが、ＮＭＯＳ形成領域１０Ａ及びＰＭＯＳ形成領域１０Ｂにおいて、以上の構造の上に層間絶縁膜を形成し、該層間絶縁膜を貫通するコンタクトプラグを介して接続するように配線を形成する。このようにして、他の領域と電気信号を伝搬できる構造が形成される。
【００４６】
本実施形態に係る半導体装置の製造方法によると、エッチングレートが面方位に依存する性質を利用して活性領域２０４のソース・ドレイン拡散層領域２０７ｂの上面が、半導体基板２０１上の主面に対して傾斜面２０１Ｂを有するように形成することにより、トランジスタのチャネル領域となるゲート電極２０６ｂの直下の領域の部分も半導体基板２０１上の主面に対して傾斜面を有することになる。これにより、チャネル領域におけるキャリアであるホールの移動度が向上するため、ＰＭＯＳトランジスタの駆動能力が向上する。
【００４７】
また、本実施形態では、活性領域２０４におけるシリコン基板をエッチングする際に、水酸化カリウムを用いたが、濃度又は温度の条件を変えることにより、（１１１）面以外の面方位であっても優先的にエッチングすることが可能になる。また、水酸化カリウム以外に、アンモニアと過酸化水素水との混合液、水酸化テトラメチルアンモニウム等の薬液を用いてもかまわない。
【００４８】
さらに、本実施形態では、薬液を用いたウェットエッチングを例として説明したが、塩化水素ガス又は臭化水素ガスを用いたドライエッチングによるエッチングを行う場合であっても、上述と同様の効果を得ることができる。
【００４９】
（第３の実施形態）
図５（ａ）〜（ｅ）は、本発明の第３の実施形態に係る半導体装置の製造方法であって、具体的には上述の第１の実施形態に係る半導体装置を製造する第２の方法を工程順に説明する要部断面図である。
【００５０】
図５（ａ）〜（ｅ）に示す本実施形態に係る半導体装置の製造方法は、上述の図４（ａ）〜（ｅ）に示す第２の実施形態に係る半導体装置の製造方法と比べて、傾斜面を形成する方法が異なり、その他の工程は同様である。従って、以下では、傾斜面を形成する工程を中心に説明し、その他の工程は対応する工程と同様であるため、具体的な説明は省略する。
【００５１】
まず、図５（ａ）に示す工程を上述の図４（ａ）に示す工程と同様に行った後、図５（ｂ）に示すように、ＮＭＯＳ形成領域１０Ａを覆うレジストパターン３１１を形成する。その後、イオン注入技術を用いて、Ａｓを注入エネルギーが３００ｋｅＶであって、注入ドーズ量 １．０×１０１３ｃｍ−２程度でイオン注入３１０を行う。
【００５２】
次に、図５（ｃ）に示すように、重量パーセントが４０で９０℃の水酸化カリウム溶液を用いて、５分間エッチングする。これにより、半導体基板の主面の（１００）面に対して（１１１）面が優先的にエッチングされ、ＰＭＯＳ形成領域１０Ｂにおいて、半導体基板３０１の上面が、半導体基板３０１の主面に対して傾斜面３０１Ｂを有することになる。また、このとき、傾斜面３０１Ｂは、活性領域３０４の中央部を中心に左右対称に傾斜するように形成される。これは、上述の第１の実施形態にて説明したように、素子分離領域３０２のエッジ部におけるエッチング速度が活性領域３０４の中央部におけるエッチング速度よりも速くなるからである。一方、ＮＭＯＳ形成領域１０Ａでは、半導体基板３０１の上面は水平面３０１Ａのままである。
【００５３】
その後は、図５（ｄ）及び（ｅ）に示す工程を上述の図４（ｄ）及び（ｅ）と同様に行う。
【００５４】
本実施形態に係る半導体装置の製造方法によると、第２の実施形態と同様に、活性領域３０４のソース・ドレイン拡散層領域３０７ｂの上面が、半導体基板３０１上の主面に対して傾斜面３０１Ｂを有するように形成することにより、チャネル領域におけるキャリアであるホールの移動度が向上するため、ＰＭＯＳトランジスタの駆動能力が向上する。
【００５５】
また、本実施形態では、活性領域３０４におけるシリコン基板をエッチングする前に、イオン注入３１０を行うことにより、エッチングが進行しやすくなるため、エッチング時間を短縮することが可能となる。
【００５６】
また、本実施形態において、イオン注入３１０としてＡｓを用いた場合について説明したが、Ａｓ以外にも、Ｐなどのｎ型のウェルを形成できるものであればよいが、ＳｉやＦ、Ｎなどを用いることもできる。
【００５７】
また、本実施形態では、活性領域３０４におけるシリコン基板をエッチングする際に、水酸化カリウムを用いたが、濃度又は温度の条件を変えることにより、（１１１）面以外の面方位であっても優先的にエッチングすることが可能になる。また、水酸化カリウム以外に、アンモニアと過酸化水素水との混合液、水酸化テトラメチルアンモニウム等の薬液を用いてもかまわない。
【００５８】
さらに、本実施形態では、薬液を用いたウェットエッチングを例として説明したが、塩化水素ガス又は臭化水素ガスを用いたドライエッチングによるエッチングを行う場合であっても、上述と同様の効果を得ることができる。
【００５９】
（第４の実施形態）
図６（ａ）〜（ｅ）は、本発明の第４の実施形態に係る半導体装置の製造方法であって、具体的には上述の第１の実施形態に係る半導体装置を製造する第３の方法を工程順に説明する要部断面図である。
【００６０】
図６（ａ）〜（ｅ）に示す本実施形態に係る半導体装置の製造方法は、上述の図４（ａ）〜（ｅ）に示す第２の実施形態に係る半導体装置の製造方法と比べて、傾斜面を形成する方法が異なり、その他の工程は同様である。従って、以下では、傾斜面を形成する工程を中心に説明し、その他の工程は対応する工程と同様であるため、具体的な説明は省略する。
【００６１】
まず、図６（ａ）に示す工程を上述の図４（ａ）に示す工程と同様に行った後、図６（ｂ）に示すように、ＮＭＯＳ形成領域１０Ａを覆うレジストパターン４１１を形成する。その後、イオン注入技術を用いて、Ａｓを注入エネルギーが３００ｋｅＶであって、注入ドーズ量 １．０×１０１３ｃｍ−２でイオン注入４１０を行う。
【００６２】
次に、図６（ｃ）に示すように、酸素アッシングを用いてレジストパターン４１１を除去した後、プラズマ酸化を膜厚１０ｎｍ程度行い、酸化膜４１２を形成する。ここで、プラズマ酸化の条件としては、ＲＦ３００Ｗ、酸素分圧５Ｐａである。このようにすると、半導体基板の主面の（１００）面に対して、（１１１）面が優先的に酸化される。また、このとき、上述の第１の実施形態にて説明したように、素子分離領域４０２のエッジ部における酸化速度が活性領域４０４の中央部における酸化速度よりも速くなり、素子分離領域４０２のエッジ部における活性領域４０４の酸化膜厚が活性領域４０４の中央部における酸化膜厚よりも厚くなる。
【００６３】
次に、図６（ｄ）に示すように、活性領域４０４の表面に形成された酸化膜４１２をフッ化水素酸を用いて除去する。これにより、半導体基板４０１には、半導体基板４０１の主面に対して傾斜面４０１Ｂを有することになる。また、この傾斜面４０１Ｂは、活性領域４０４の中央部を中心に左右対称に傾斜するように形成されることになる。一方、ＮＭＯＳ形成領域１０Ａでは、半導体基板４０１の上面は水平面４０１Ａのままである。
【００６４】
その後は、図６（ｅ）に示す工程を図４（ｅ）に示した工程と同様に行う。
【００６５】
本実施形態に係る半導体装置の製造方法によると、第２の実施形態と同様に、活性領域４０４のソース・ドレイン拡散層領域４０７ｂの上面が、半導体基板４０１上の主面に対して傾斜面４０１Ｂを有するように形成することにより、チャネル領域におけるキャリアであるホールの移動度が向上するため、ＰＭＯＳトランジスタの駆動能力が向上する。
【００６６】
また、本実施形態において、イオン注入４１０としてＡｓを用いた場合について説明したが、Ａｓ以外にも、Ｐなどのｎ型のウェルを形成できるものであればよいが、ＳｉやＦ、Ｎなどを用いることもできる。
【００６７】
また、本実施形態では、活性領域４０４の上面をプラズマ酸化により酸化したが、熱酸化を行った場合であっても、上述と同様の効果を得ることができる。
【００６８】
（第５の実施形態）
図７（ａ）〜（ｅ）は、本発明の第５の実施形態に係る半導体装置の製造方法であって、具体的には上述の第１の実施形態に係る半導体装置を製造する第４の方法を工程順に説明する要部断面図である。
【００６９】
図７（ａ）〜（ｅ）に示す本実施形態に係る半導体装置の製造方法は、上述の図４（ａ）〜（ｅ）に示す第２の実施形態に係る半導体装置の製造方法と比べて、傾斜面を形成する方法が異なり、その他の工程は同様である。従って、以下では、傾斜面を形成する工程を中心に説明し、その他の工程は対応する工程と同様であるため、具体的な説明は省略する。
【００７０】
まず、図７（ａ）に示す工程を上述の図４（ａ）に示す工程と同様に行った後、図７（ｂ）に示すように、ＮＭＯＳ形成領域１０Ａを覆うレジストパターン５１１を形成する。その後、イオン注入技術を用いて、Ａｓを注入エネルギーが３００ｋｅＶであって、注入ドーズ量１．０×１０１３ｃｍ−２でイオン注入５１０を行う。
【００７１】
次に、図７（ｃ）に示すように、酸素アッシングを用いてレジストパターン５１１を除去した後、１２００℃でＮ２雰囲気下で３０分間アニール処理５１２を行う。このとき、活性領域５０４では、Ａｓが注入されているために、Ｓｉの融点か低下していることから、このアニールにより、図７（ｄ）に示すように、半導体基板５０１の上面が、半導体基板５０１の主面に対して傾斜面５０１Ｂを有することになる。また、このとき、活性領域５０４の表面は、表面張力によって中央部で丸味を帯びることで、中央部を中心に左右対称となるように傾斜面５０１Ｂが形成される。一方、ＮＭＯＳ形成領域１０Ａでは、半導体基板５０１の上面は水平面５０１Ａのままである。
【００７２】
その後は、図７（ｅ）に示す工程を図４（ｅ）に示した工程と同様に行う。
【００７３】
本実施形態に係る半導体装置の製造方法によると、第２の実施形態と同様に、活性領域５０４のソース・ドレイン拡散層領域５０７ｂの上面が、半導体基板５０１上の主面に対して傾斜面５０１Ｂを有するように形成することにより、チャネル領域におけるキャリアであるホールの移動度が向上するため、ＰＭＯＳトランジスタの駆動能力が向上する。
【００７４】
また、本実施形態において、イオン注入５１０としてＡｓを用いた場合について説明したが、Ａｓ以外にも、Ｐなどのｎ型のウェルを形成できるものであればよいが、ＳｉやＦ、Ｎなどを用いることもできる。
【産業上の利用可能性】
【００７５】
本発明は、半導体装置の製造方法、特に、駆動能力の高いトランジスタを製造する方法にとって有用である。
【図面の簡単な説明】
【００７６】
【図１】本発明の第１の実施形態に係る半導体装置の構造を示す要部断面図である。
【図２】本発明の第１の実施形態において、シリコン基板の結晶面方位とホールの移動度との関係図である。
【図３】本発明の第１の実施形態に係る半導体装置の構造の変形例を示す要部断面図である。
【図４】（ａ）〜（ｅ）は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す要部断面図である。
【図５】（ａ）〜（ｅ）は、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す要部断面図である。
【図６】（ａ）〜（ｅ）は、本発明の第４の実施形態に係る半導体装置の製造方法を工程順に示す要部断面図である。
【図７】（ａ）〜（ｅ）は、本発明の第５の実施形態に係る半導体装置の製造方法を工程順に示す要部断面図である。
【符号の説明】
【００７７】
１０Ａ  ｎ型ＭＯＳ形成領域（ＮＭＯＳ形成領域）
１０Ｂ  ｐ型ＭＯＳ形成領域（ＰＭＯＳ形成領域）
１０１、２０１、３０１、４０１、５０１  半導体基板（シリコン基板）
１０１Ａ、２０１Ａ、３０１Ａ、４０１Ａ、５０１Ａ  シリコン基板表面（水平面）
１０１Ｂ、２０１Ｂ、３０１Ｂ、４０１Ｂ、５０１Ｂ  シリコン基板表面（傾斜面）
１０２、２０２、３０２、４０２、５０２  素子分離領域
１０３、２０３、３０３、４０３、５０３  活性領域（ｎ型半導体領域）
１０４、２０４、３０４、４０４、５０４  活性領域（ｐ型半導体領域）
１０５ａ、２０５ａ、３０５ａ、４０５ａ、５０５ａ  ゲート絶縁膜
１０５ｂ、２０５ｂ、３０５ｂ、４０５ｂ、５０５ｂ  ゲート絶縁膜
１０６ａ、２０６ａ、３０６ａ、４０６ａ、５０６ａ  ゲート電極
１０６ｂ、２０６ｂ、３０６ｂ、４０６ｂ、５０６ｂ  ゲート電極
１０７ａ、２０７ａ、３０７ａ、４０７ａ、５０７ａ  ｎ型ソース・ドレイン拡散層領域
１０７ｂ、２０７ｂ、３０７ｂ、４０７ｂ、５０７ｂ  ｐ型ソース・ドレイン拡散層領域
１０８ａ、２０８ａ、３０８ａ、４０８ａ、５０８ａ  サイドウォール
２１０、３１１、４１１、５１１  レジストパターン
３１０、４１０、５１０  イオン注入
４１２  酸化膜
５１２  アニール処理
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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