(57)【要約】【課題】熱ストレスが小さく、ガードリング拡散層が浅いため終端長が短く、ガードリング拡散層の深さのばらつきが小さく、微細な素子構造の加工プロセス難度が低く、損失が低い電力用半導体装置及びその製造方法を提供する。【解決手段】トレンチゲート電極３が形成された素子領域５１及び素子領域５１を囲む終端領域５２が設定された電力用半導体装置１０１において、シリコン単結晶基板１上における終端領域５２に、耐圧用絶縁膜として改質シリコン酸化膜１１を設ける。改質シリコン酸化膜１１は、ＣＶＤ法によりシリコン酸化物を堆積した後、温度が８００度以上、時間が３０分間以上の熱処理を施して、膜質を改質（Densify）することにより形成する。【選択図】図１
2009021526.tif 000002
【特許請求の範囲】
【請求項１】
ゲート電極が形成された素子領域及び前記素子領域を囲む終端領域が設定された電力用半導体装置であって、
シリコン基板と、
前記シリコン基板上における少なくとも前記終端領域に設けられ、ＣＶＤ法によりシリコン酸化物が堆積された後、温度が８００度以上、時間が３０分間以上の熱処理が施されて形成され、シリコンに対してＮ型又はＰ型のドーパントとなる不純物を実質的に含有していないシリコン酸化膜と、
を備えたことを特徴とする電力用半導体装置。
【請求項２】
前記シリコン酸化膜は前記素子領域にも設けられており、前記シリコン酸化膜のうち前記終端領域に位置する部分の厚さは、前記素子領域に位置する部分の厚さ以上であることを特徴とする請求項１記載の電力用半導体装置。
【請求項３】
前記シリコン基板における前記終端領域に形成され、ガードリングとなる拡散層と、
前記シリコン基板上に設けられた熱酸化膜と、
をさらに備え、
前記拡散層の上面における前記シリコン酸化膜の端部の直下域において、前記シリコン基板の表面に段差が形成されていないことを特徴とする請求項１または２に記載の電力用半導体装置。
【請求項４】
ゲート電極が形成された素子領域及び前記素子領域を囲む終端領域が設定された電力用半導体装置の製造方法であって、
シリコン基板の前記素子領域に前記ゲート電極を形成する工程と、
前記シリコン基板上における少なくとも前記終端領域にＣＶＤ法によりシリコンに対してＮ型又はＰ型のドーパントとなる不純物を実質的に含有していないシリコン酸化物を堆積させる工程と、
堆積された前記シリコン酸化物に対して温度が８００度以上、時間が３０分間以上の熱処理を施してシリコン酸化膜を形成する工程と、
を備えたことを特徴とする電力用半導体装置の製造方法。
【請求項５】
前記熱処理後の前記シリコン酸化膜をバッファードフッ酸によりエッチングしたときのエッチングレートは、前記熱処理前の前記シリコン酸化物からなる膜を前記バッファードフッ酸によりエッチングしたときのエッチングレートの（１／６）乃至（３／５）倍であることを特徴とする請求項４記載の電力用半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力用半導体装置及びその製造方法に関し、より詳細には、ゲート電極が形成された素子領域、及びこの素子領域を囲む終端領域が設定され、少なくとも終端領域には耐圧を担保するシリコン酸化膜が設けられている電力用半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の高集積化に伴い、回路の微細化が進んでいる。これにより、高電流密度、低損失及び高耐圧が要求される電力用半導体装置、例えばＭＯＳ（Metal Oxide Semiconductor：金属酸化物半導体）ゲート型電力用半導体装置においても、ゲート電極構造の微細化及びトレンチゲートの狭化が図られている。一般に、電力用半導体装置において電流密度を向上させるためには、電流を流すためのキャリアの高蓄積化と、ＭＯＳチャンネル部分の低抵抗化が必要である。これらの要求を両立させるためには、トレンチゲート電極の配列周期を狭ピッチ化することが有効である。
【０００３】
一方、高耐圧電力用半導体装置の主要部分をなし、電流が主として流れる素子領域においては、層間膜としてＣＶＤ法（Chemical Vapor Deposition法：化学気相成長法）により形成された膜（ＣＶＤ膜）を用いるが、素子領域を囲む終端領域においては、高耐圧を得るために、電界に対する安定性がＣＶＤ膜よりも高い熱酸化膜を用いている。また十分な耐圧を得るために、この熱酸化膜を厚く形成している（例えば、特許文献１参照。）。
【０００４】
しかしながら、厚い熱酸化膜を形成するためには、高温で且つ長時間の熱処理が必要となる。例えば、１０００度程度の温度で２００分間程度の熱処理が必要となる。このため、作製途中の電力用半導体装置に大きな熱履歴を与えてしまい、熱的なストレスが印加され、ウェーハの反り及び各層間の界面における欠陥などが発生してしまう。
【０００５】
また、高温且つ長時間の熱処理を行うことにより、浅いガードリング拡散層の形成が困難になる。例えば、１０００度の温度で２００分間の熱処理を行うと、不純物として注入されたボロンは０．１〜０．２μｍ程度拡散してしまうため、深さが１μｍ以下の浅いガードリングの形成は難しくなる。また、不純物は深さ方向だけでなく水平方向にも拡散してしまうため、ガードリング拡散層の深さが深い場合、終端長が長くなる。この結果、チップ全体が大型化し、チップコストが高くなってしまう。また、終端領域に形成したガードリング拡散層の不純物が、熱拡散工程の際に酸化膜内に拡散してしまうため、拡散層の深さがばらついてしまうという問題がある。
【０００６】
更に、前述の厚い熱酸化膜は、素子領域の加工難度を著しく高めてしまう。例えば、厚い熱酸化膜の存在により、チップ内（ウェーハ内）の平坦性が失われるため、薄いレジスト膜を均一に塗布することができなくなる。このため、微細なトレンチゲート電極の形成が困難になる。また、チップ内の平坦性を確保しようとすると、層間絶縁膜を熱酸化膜よりも厚く堆積させて平坦化処理を行う必要がある。このため、この層間絶縁膜に形成されるコンタクトホール、すなわち、上層配線をゲート電極やソース（エミッタ）電極に接続するためのコンタクトホールを微細化しようとすると、コンタクトホールのアスペクト比が高くなってしまい、金属を埋め込む際の加工制御性が著しく低下してしまう。
【０００７】
【特許文献１】特開２００５−１８３７１９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、熱ストレスが小さく、ガードリング拡散層が浅いため終端長が短く、ガードリング拡散層の深さのばらつきが小さく、微細な素子構造の加工プロセス難度が低く、損失が低い電力用半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００９】
本発明の一態様によれば、ゲート電極が形成された素子領域及び前記素子領域を囲む終端領域が設定された電力用半導体装置であって、シリコン基板と、前記シリコン基板上における少なくとも前記終端領域に設けられ、ＣＶＤ法によりシリコン酸化物が堆積された後、温度が８００度以上、時間が３０分間以上の熱処理が施されて形成され、シリコンに対してＮ型又はＰ型のドーパントとなる不純物を実質的に含有していないシリコン酸化膜と、を備えたことを特徴とする電力用半導体装置が提供される。
【００１０】
本発明の他の一態様によれば、ゲート電極が形成された素子領域及び前記素子領域を囲む終端領域が設定された電力用半導体装置の製造方法であって、前記シリコン基板の前記素子領域に前記ゲート電極を形成する工程と、前記シリコン基板上における少なくとも前記終端領域にＣＶＤ法によりシリコンに対してＮ型又はＰ型のドーパントとなる不純物を実質的に含有していないシリコン酸化物を堆積させる工程と、堆積された前記シリコン酸化物に対して温度が８００度以上、時間が３０分間以上の熱処理を施してシリコン酸化膜を形成する工程と、を備えたことを特徴とする電力用半導体装置の製造方法が提供される。
【発明の効果】
【００１１】
本発明によれば、熱ストレスが小さく、ガードリング拡散層が浅いため終端長が短く、ガードリング拡散層の深さのばらつきが小さく、微細な素子構造の加工プロセス難度が低く、損失が低い電力用半導体装置及びその製造方法を実現することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施形態について図面を参照して詳細に説明する。  
先ず、本発明の第１の実施形態について説明する。  
図１は、本実施形態に係る電力用半導体装置を例示する断面図である。  
本実施形態に係る電力用半導体装置は、例えば縦型の電力用高耐圧半導体装置であり、例えばＩＧＢＴ（Insulated Gate Bipolar Transistor：絶縁ゲートバイポーラトランジスタ）である。
【００１３】
図１に示すように、本実施形態に係る電力用半導体装置１０１（以下、単に「装置１０１」ともいう）においては、装置１０１の中央部に配置され主として電流を流す素子領域５１と、素子領域５１を囲むように装置１０１の周辺部に配置された終端領域５２とが設定されている。なお、装置１０１は縦型の電力用半導体装置であるため、素子領域５１において電流が流れる方向は装置１０１の厚さ方向である。
【００１４】
電力用半導体装置１０１においては、例えばＮ型のシリコン単結晶基板１（以下、単に「基板１」ともいう）が設けられている。そして、素子領域５１における基板１の表層部には、チャネル領域（ベース領域）となるＰ型拡散層２が形成されており、このＰ型拡散層２を突き抜けるように、複数本のトレンチゲート電極３が形成されている。トレンチゲート電極３の深さは例えば４ミクロン（μｍ）であり、幅は例えば２ミクロン（μｍ）であり、配列ピッチは例えば６ミクロンである。各トレンチゲート電極３は、基板１の表面にトレンチ４が形成され、その内面上にゲート酸化膜５が成膜され、トレンチ４内にポリシリコン６が埋設されて構成されている。また、素子領域５１におけるトレンチゲート電極３間の領域は、電流が流れるメサ部７となっている。すなわち、素子領域５１においては、トレンチゲート電極３とメサ部７とが繰り返し配列されている。
【００１５】
更に、メサ部７におけるＰ型拡散層２の表面には、ソース（エミッタ）領域となる高濃度のＮ型拡散層８が形成されている。一方、終端領域５２においては、基板１の表層部に、素子領域５１のＰ型拡散層２よりも深いＰ型拡散層９が複数本形成されている。Ｐ型拡散層９は基板１の表面で耐圧を保持するガードリングとして機能する。
【００１６】
また、基板１上には薄い熱酸化膜１０が形成されており、終端領域５２における熱酸化膜１０上には改質シリコン酸化膜１１が設けられている。改質シリコン酸化膜１１は、ＣＶＤ法によって堆積され、膜質改質熱処理（Densify）が施された絶縁膜であり、厚さは例えば７００ナノメートル（ｎｍ）であり、Ｎ型又はＰ型ドーパントとなる不純物を実質的に含有していない。具体的には、改質シリコン酸化膜１１においては、Ｎ型又はＰ型とのドーパントとなる不純物の濃度は、１×１０１５ｃｍ−３以下に規制されている。改質シリコン酸化膜１１は、装置１の耐圧を主として担保するための絶縁膜（以下、「耐圧用絶縁膜」ともいう）である。
【００１７】
更に、薄い熱酸化膜１０上の全面には、改質シリコン酸化膜１１を覆うように、層間絶縁膜１２が設けられている。層間絶縁膜１２は、ＣＶＤ法により堆積されたシリコン酸化物により形成されている。更にまた、層間絶縁膜１２上には、上層金属配線１３が設けられている。上層金属配線１３は、例えば、Ｔｉ（チタン）層、ＴｉＮ（窒化チタン）層及びＡｌ（アルミニウム）層がこの順に積層されて形成されている。
【００１８】
そして、熱酸化膜１０、改質シリコン酸化膜１１及び層間絶縁膜１２におけるトレンチゲート電極３の直上域の一部、メサ部７の直上域の一部及びＰ型拡散層９（ガードリング）の直上域の一部には、コンタクトホール１４が形成されており、上層金属配線１３はコンタクトホール１４内に埋設されている。これにより、上層金属配線１３はコンタクトホール１４を介して、トレンチゲート電極３、メサ部７及びＰ型拡散層９に接続されている。上層金属配線１３のうち、トレンチゲート電極３に接続された部分（図示せず）は制御電極であり、メサ部７に接続された部分はエミッタ電極であり、Ｐ型拡散層９に接続された部分はフィールドプレートである。制御電極、エミッタ電極及びフィールドプレートは相互に絶縁されている。なお、図１に示す断面においては、エミッタ電極及びフィールドプレートのみが示されているが、制御電極は他の領域に形成されている。一方、基板１の裏面には、Ｐ型拡散層（図示せず）が設けられており、このＰ型拡散層に接続されたコレクタ電極（図示せず）が設けられている。
【００１９】
次に、本実施形態に係る電力用半導体装置１０１の製造方法について説明する。  
図２（ａ）及び（ｂ）、図３（ａ）乃至（ｃ）、図４（ａ）乃至（ｃ）並びに図５（ａ）及び（ｂ）は、本実施形態に係る電力用半導体装置の製造方法を例示する工程断面図である。
【００２０】
先ず、図２（ａ）に示すように、Ｎ型のシリコン単結晶基板１としてシリコンウェーハを準備し、この基板１に対してイオン注入及び熱拡散処理を施し、終端領域５２にガードリングとなる深いＰ型拡散層９を形成する。次に、素子領域５１に対してイオン注入及び熱拡散処理を施して、素子領域５１にチャネル領域となるＰ型拡散層２を形成する。Ｐ型拡散層２の深さは、Ｐ型拡散層９の深さよりも浅くする。このとき、基板１の表面には、イオン注入のために薄い熱酸化膜１０が形成されている。
【００２１】
次に、図２（ｂ）に示すように、ＣＶＤ法、例えば、ＴＥＯＳ（Tetra-Etyl-Ortho-Silicate：正珪酸四エチル（Si(OC2H5)4））を原料として用いたＬＰ−ＣＶＤ法（Low Pressure - CVD法）により、シリコン酸化物を例えば７００ナノメートルの厚さまで堆積する。このとき、このシリコン酸化物には、シリコンに対してＮ型又はＰ型のドーパントとなる不純物は実質的に含有されないようにする。具体的には、不純物濃度を１×１０１５ｃｍ−３以下とする。また、ＣＶＤ時の温度は例えば６５０度とする。次に、このシリコン酸化物からなる膜に対して熱処理を施し、膜質を改質（Densify）する。この熱処理は、酸化性ガス雰囲気又は不活性ガス雰囲気中、例えば、Ｈ２ガスとＯ２ガスとの体積比が１：１となる雰囲気中で行い、温度は８００度以上、例えば８００度とし、時間は３０分間以上、例えば３０分間とする。これにより、ＣＶＤ法により堆積されたシリコン酸化物が改質されて、耐圧性が優れた改質シリコン酸化膜１１となる。
【００２２】
その後、改質シリコン酸化膜１１上にフォトレジストを塗布し、露光及び現像してパターニングし、終端領域５２におけるＰ型拡散層９の直上域の一部を除く領域に、フォトレジスト膜１９を形成する。
【００２３】
次に、図３（ａ）に示すように、フォトレジスト膜１９（図２（ｂ）参照）をマスクとしてドライエッチングを行い、改質シリコン酸化膜１１をパターニングする。これにより、改質シリコン酸化膜１１を終端領域５２におけるＰ型拡散層９の直上域の一部を除く領域のみに残留させ、素子領域５１全体及びＰ型拡散層９の直上域の一部を開口する。その後、フォトレジスト膜１９を除去する。なお、改質シリコン酸化膜１１は、ＣＶＤ法によりシリコン酸化膜を堆積させた後、先にフォトレジスト膜１９をマスクとしてドライエッチングを行うことによりシリコン酸化膜をパターニングした後、膜質改質のための熱処理を施すことにより、形成してもよい。
【００２４】
次に、図３（ｂ）に示すように、ＣＶＤ法により、全面にシリコン酸化膜１６を例えば３００ナノメートルの厚さに堆積させる。その後、シリコン酸化膜１６上にフォトレジストを塗布し、露光及び現像し、トレンチゲート電極３（図１参照）を形成する予定の領域が開口されるようにパターニングして、フォトレジスト膜１７を形成する。このとき、フォトレジスト膜１７の開口部の幅を例えば２ミクロンとし、配列ピッチを例えば６ミクロンとする。
【００２５】
次に、図３（ｃ）に示すように、フォトレジスト膜１７をマスクとしてドライエッチングを施し、シリコン酸化膜１６及び熱酸化膜１０を選択的に除去する。これにより、基板１の表面まで到達する開口部を形成する。その後、フォトレジスト膜１７を除去する。
【００２６】
次に、図４（ａ）に示すように、シリコン酸化膜１６をマスクとしてエッチングを行い、基板１を所定の深さ、例えば４ミクロンの深さまで選択的に除去して、トレンチ４を形成する。トレンチ４は、Ｐ型拡散層２の下方まで到達するようにする。
【００２７】
次に、図４（ｂ）に示すように、弗酸処理を施してシリコン酸化膜１６を剥離する。その後、熱酸化により、トレンチ４の内面上に、厚さが例えば１００ナノメートルのゲート酸化膜５を形成する。そして、Ｎ型の不純物が添加されたポリシリコン６を例えば１ミクロンの厚さに堆積させる。
【００２８】
次に、図４（ｃ）に示すように、全面にドライエッチングを施してエッチバックを行い、熱酸化膜１０上に堆積されたポリシリコン６を除去し、ポリシリコン６をトレンチ４内にのみに残留させる。これにより、トレンチ４内にゲート酸化膜５を介してポリシリコン６が埋設されたトレンチゲート電極３が形成される。このとき、基板１の表面におけるトレンチゲート電極３間の部分がメサ部７となる。
【００２９】
その後、熱酸化を行って、熱酸化膜１０を修復し、熱酸化膜１０がポリシリコン６の上面も覆うようにする。そして、メサ部７の上部に対してＮ型不純物を注入し、ソース領域となるＮ型拡散層８を形成する。
【００３０】
次に、図５（ａ）に示すように、熱酸化膜１０上に、改質シリコン酸化膜１１を覆うように、ＣＶＤ法によりシリコン酸化物を例えば１０００ナノメートルの厚さに堆積させて、層間絶縁膜１２を形成する。
【００３１】
その後、必要に応じてＣＭＰ（Chemical Mechanical Polishing：化学的機械研磨）による平坦化処理を行う。すなわち、終端領域５２における厚い酸化膜（改質シリコン酸化膜１１及び層間絶縁膜１２）の存在により、後の工程においてコンタクトホール１４（図５（ｂ）参照）を形成するためのリソグラフィに影響を及ぼす場合には、ＣＭＰにより層間絶縁膜１２の上面を平坦化する。このとき、ＣＭＰによる研削量は、ＣＶＤ法によって成膜された層間絶縁膜１２のみを研削し、ＣＶＤ法及び膜質改質熱処理によって形成された改質シリコン酸化膜１１は研削しないような量とする。次に、層間絶縁膜１２上にフォトレジストを塗布し、露光及び現像してパターニングし、コンタクトホール１４を形成する予定の領域が開口されたフォトレジスト膜１８を形成する。
【００３２】
次に、図５（ｂ）に示すように、フォトレジスト膜１８（図５（ａ）参照）をマスクとしてドライエッチングを行い、トレンチゲート電極３、メサ部７及び拡散層９が露出するように、層間絶縁膜１２及び熱酸化膜１０を選択的に除去する。これにより、コンタクトホール１４を形成する。その後、フォトレジスト膜１８を除去する。
【００３３】
次に、図１に示すように、スパッタリング法により、Ｔｉ（チタン）、ＴｉＮ（窒化チタン）及びＡｌ（アルミニウム）をこの順に堆積させ、金属積層膜を形成する。その後、この金属積層膜をパターニングすることにより、上層金属配線１３を形成する。なお、この上層金属配線１３において、Ｔｉ層はバリアメタルとして機能する。その後、基板１としてのシリコンウェーハをダイシングすることにより、電極用半導体装置１０１が作製される。
【００３４】
本実施形態に係る電力用半導体装置１０１においては、終端領域５２における耐圧用絶縁膜、すなわち、耐圧を担保する改質シリコン酸化膜１１を、ＣＶＤ法によってシリコン酸化物を堆積させた後、このシリコン酸化物からなる膜に対して膜質改質熱処理を施すことにより形成している。前述の如く、ＣＶＤ法による成膜時の温度は例えば６５０度であり、その後の膜質改質熱処理の温度は例えば８００度である。これに対して、仮に熱酸化法によって耐圧用絶縁膜を形成すると、例えば１０００度の熱処理が必要となる。このように、本実施形態によれば、終端領域において耐圧を担保する耐圧用絶縁膜を比較的低い温度で形成することができるため、熱的なストレスが小さく、ウェーハの反り及び各層間の界面における欠陥の発生などを抑制することができる。また、終端領域５２においてガードリングとなるＰ型拡散層９を浅くできるため終端長を短くすることができる。これにより、チップサイズを小さくして、半導体装置の小型化を図ることができる。更に、Ｐ型拡散層９に含まれる不純物が熱酸化膜１０中及び改質シリコン酸化膜１１中に拡散することが抑制されるため、Ｐ型拡散層９の深さのばらつきが小さい。これにより、耐圧のばらつきを低減することができる。この結果、信頼性が高い電力用半導体装置を得ることができる。
【００３５】
また、本実施形態においては、前述の如く、改質シリコン酸化膜１１を形成する際に、ＣＶＤ法によりシリコン酸化物を堆積させた後、膜質改質熱処理（Densify）を行っている。このため、改質シリコン酸化膜１１は、ＣＶＤ法のみによって堆積された膜と比較して、耐圧性が優れている。すなわち、改質シリコン酸化膜１１は、シリコンに対してＮ型又はＰ型のドーパントとなる不純物を実質的に含有していないため、膜中に電荷が発生して基板１中の電位分布を変化させ、耐圧を下げてしまうことがない。この効果は、改質シリコン酸化膜１１中の不純物濃度を１×１０１５ｃｍ−３以下に規制することにより、確実に得ることができる。また、膜質改質熱処理により、ＣＶＤ酸化膜は熱酸化膜に膜質が近づく。これにより、安定した耐圧を得ることができる。
【００３６】
一例では、前述の電力用半導体装置１０１において、耐圧用絶縁膜の形成方法を、ＣＶＤ法及び膜質改質熱処理（本実施形態）、水素燃焼酸化による熱酸化法（従来例）又はＣＶＤ法のみ（比較例）とすると、装置の耐圧はそれぞれ下記表１のようになった。なお、この装置における耐圧の設計値は１２００Ｖ（ボルト）とした。
【００３７】
【表１】
2009021526.tif 000003
【００３８】
表１に示すように、本実施形態に係る電力用半導体装置１０１、すなわち、終端領域において耐圧性を担保する耐圧用絶縁膜（改質シリコン酸化膜１１）をＣＶＤ法及び膜質改質熱処理によって形成した電力用半導体装置は、耐圧用絶縁膜をＣＶＤ法のみにより形成した比較例の半導体装置よりも大幅に高く、耐圧用絶縁膜を熱酸化法により形成した従来の半導体装置と比較して遜色ない耐圧性を実現している。このように、本実施形態によれば、十分な耐圧を確保しつつ、熱ストレスが小さく、基板の反り及び欠陥の導入が少ない電力用半導体装置を得ることができる。この結果、基板の反りが小さいため歩留まりが高く、微細な素子構造の加工プロセス難度が低く、界面の欠陥が少ないためリーク電流が小さく損失が低く、ガードリング拡散層が浅いため終端長が短く、ガードリング拡散層の深さのばらつきが小さく信頼性が高い電力用半導体装置を得ることができる。
【００３９】
なお、上述のＣＶＤ法及び膜質改質熱処理により形成された改質シリコン酸化膜１１（以下、「改質膜」ともいう）のエッチングレートは、熱酸化法によって形成されたシリコン酸化膜（以下、「熱酸化膜」ともいう）のエッチングレートよりも高く、例えば、ＨＦを６質量％、ＮＨ４Ｆを３０質量％含有し、界面活性剤を含み、残部が水からなるバッファードフッ酸（ＢＨＦ６３Ｕ）を使用してエッチングを行った場合、改質膜のエッチングレートは、熱酸化膜のエッチングレートの１乃至２倍となる。すなわち、上述の装置１０１において、改質シリコン酸化膜１１のバッファードフッ酸によるエッチングレートは、熱酸化膜１０のバッファードフッ酸によるエッチングレートの１乃至２倍となる。
【００４０】
また、上述のバッファードフッ酸を使用してエッチングを行った場合、膜質改質処理後の改質膜のエッチングレートは、膜質改質処理前のシリコン酸化膜（ＣＶＤ膜）のエッチングレートの（１／６）乃至（３／５）倍となる。表２に、膜質改質処理前のシリコン酸化膜（ＣＶＤ膜）のエッチングレート（熱処理前）に対する膜質改質処理後のシリコン酸化膜（例えば、改質シリコン酸化膜１１）のエッチングレート（熱処理後）の比率を示す。表２において、「PE-CVD」とは、プラズマ化学気相成長法（Plasma-enhanced Chemical Vapor Deposition法）を示す。
【００４１】
【表２】
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【００４２】
更に、本実施形態においては、前述の如く、薄い熱酸化膜１０の直上に改質シリコン酸化膜１１を従来の熱酸化処理よりも低温且つ短時間の熱処理により形成することができるため、シリコン単結晶基板１の上面におけるガードリング拡散層（Ｐ型拡散層９）に相当する領域において、耐圧用絶縁膜（改質シリコン酸化膜１１）の端部に相当する位置を平坦にすることができる。
【００４３】
すなわち、本実施形態においては、図２（ａ）に示すように、シリコン単結晶基板１上に均一に熱酸化膜１０を形成した後、図３（ａ）に示すように、この熱酸化膜１０の直上に改質シリコン酸化膜１１を局所的に形成する。このため、この熱酸化膜１０の存在により、改質熱処理を酸化雰囲気中で行っても、又は、その後ゲート酸化工程を実施しても、シリコン単結晶基板１の表面におけるガードリング拡散層（Ｐ型拡散層９）内の領域には、段差が発生することがなく、平坦である。
【００４４】
これに対して、従来の製造方法では、基板１の表面におけるガードリング拡散層（Ｐ型拡散層９）内の領域に段差が形成されてしまう。これにより、後のゲート酸化工程の際に、この段差部分において、シリコンとシリコン酸化膜との間の応力差などにより、欠陥が発生してしまう。このような欠陥は、空乏層中においてキャリアの再結合の中心となり、リーク電流の原因となる。特に、ガードリング拡散層が浅い場合には、接合面がシリコン基板の表面に近くなり、基板表面付近の欠陥発生領域に空乏層が到達する可能性が高くなるため、リーク電流が増大しやすくなる。また、ガードリング拡散層の不純物濃度が低い場合にも、ガードリング拡散層の内側に空乏層が伸びやすくなり、基板表面付近の欠陥発生領域に空乏層が到達する可能性が高くなるため、リーク電流が増大しやすくなる。このように、基板表面に欠陥が発生すると、特にガードリング拡散層を浅くしたり、不純物濃度を低くする場合に、リーク電流が増大してしまう。
【００４５】
図６（ａ）及び（ｂ）は、従来の電力用半導体装置の製造方法を示す工程断面図である。従来の熱酸化法により耐圧用絶縁膜を形成する方法においては、図６（ａ）に示すように、シリコン単結晶基板２０１上に熱酸化法により耐圧用絶縁膜２０２を局所的に形成した後、図６（ｂ）に示すように、基板２０１上に拡散層を形成するための薄い熱酸化膜２０３を形成する。このとき、熱酸化膜２０３は、耐圧用絶縁膜２０２の直下域には形成されないため、基板２０１の表面、すなわち、基板２０１と耐圧用絶縁膜２０２及び熱酸化膜２０３との界面には、耐圧用絶縁膜２０２の端部の直下域において段差２０４が形成される。これに対して、本実施形態によれば、基板１の表面に段差を形成せず、平坦性を保つことができる。
【００４６】
このように、本実施形態においては、基板１の表面を平坦に保てるため、その後に実施するゲート酸化工程のような高温熱処理工程において、応力による欠陥を生じることがない。このため、半導体装置の阻止状態におけるリーク電流が小さくなる。また、特に浅いガードリング拡散層を形成する場合や、ベース拡散層（Ｐ型拡散層２）とガードリング拡散層（Ｐ型拡散層９）とを共通化する場合のように、ガードリング拡散層として不純物濃度が比較的低い拡散層を形成する場合に、リーク電流を低減することができる。
【００４７】
次に、本発明の第２の実施形態について説明する。  
図７は、本実施形態に係る電力用半導体装置を例示する断面図である。  
図７に示すように、本実施形態に係る電力用半導体装置１０２は、前述の第１の実施形態に係る電力用半導体装置１０１（図１参照）と比較して、ＣＶＤ法によって形成された層間絶縁膜１２（図１参照）が設けられておらず、全面にＣＶＤ法及び膜質改質熱処理によって形成された改質シリコン酸化膜１１が設けられている点が異なっている。改質シリコン酸化膜１１の厚さは例えば７００ナノメートルである。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。
【００４８】
次に、本実施形態に係る電力用半導体装置１０２の製造方法について説明する。  
図８（ａ）乃至（ｃ）、図９（ａ）乃至（ｃ）並びに図１０（ａ）及び（ｂ）は、本実施形態に係る電力用半導体装置の製造方法を例示する工程断面図である。  
本実施形態に係る製造方法は、前述の第１の実施形態と比較して、トレンチゲート電極を形成した後に、耐圧用絶縁膜を形成する点が異なっている。
【００４９】
すなわち、先ず、図８（ａ）に示すように、Ｎ型のシリコン単結晶基板１としてシリコンウェーハを準備し、この基板１の終端領域５２に対してイオン注入を行い、熱拡散処理を施し、ガードリングとなる深いＰ型拡散層９を形成する。次に、素子領域５１に対してイオン注入を行い、熱拡散処理を施して、チャネル領域（ベース領域）となるＰ型拡散層２を形成する。Ｐ型拡散層２の深さは、Ｐ型拡散層９の深さよりも浅くする。このとき、基板１の表面には、イオン注入のために薄い熱酸化膜１０が形成される。
【００５０】
次に、図８（ｂ）に示すように、ＣＶＤ法により厚さが例えば３００ナノメートルのシリコン酸化膜１６を成膜する。このシリコン酸化膜１６は、後の工程においてゲート電極用のトレンチ４（図７参照）を形成する際のマスクとなるものである。次に、シリコン酸化膜１６上にフォトレジストを塗布し、露光及び現像し、後の工程でトレンチゲート電極３（図７参照）が形成される予定の領域が開口したフォトレジスト膜１７を形成する。フォトレジスト膜１７の開口の幅は例えば２ミクロンとし、配列周期は例えば６ミクロンとする。
【００５１】
次に、図８（ｃ）に示すように、フォトレジスト膜１７をマスクとしてドライエッチングを施し、シリコン酸化膜１６及び熱酸化膜１０を選択的に除去する。これにより、基板１の表面まで到達する開口部を形成する。このとき、この開口部の幅は、フォトレジスト膜１７の開口部の幅と略等しくなり、例えば２ミクロンとなる。その後、フォトレジスト膜１７を除去する。
【００５２】
次に、図９（ａ）に示すように、シリコン酸化膜１６をマスクとしてエッチングを行い、基板１を所定の深さ、例えば４ミクロンの深さまで選択的に除去して、トレンチ４を形成する。
【００５３】
次に、図９（ｂ）に示すように、弗酸処理を施してシリコン酸化膜１６を剥離する。その後、熱酸化を行い、トレンチ４の内面上に、厚さが例えば１００ナノメートルのゲート酸化膜５を形成する。そして、Ｎ型の不純物、例えばＰ（リン）が添加されたポリシリコン６を例えば１ミクロンの厚さに堆積させる。
【００５４】
次に、図９（ｃ）に示すように、全面にドライエッチングを施してエッチバックし、ポリシリコン６をトレンチ４内のみに残留させる。これにより、トレンチ４の内面上にゲート酸化膜５が形成され、トレンチ４の内部にポリシリコン６が埋設されて、トレンチゲート電極３が形成される。このとき、基板１の表面におけるトレンチゲート電極３間の部分がメサ部７となる。
【００５５】
その後、熱酸化を行って、熱酸化膜１０を修復し、ポリシリコン６の上面も覆うようにする。そして、メサ部７の上部に対してＮ型不純物を注入し、ソース領域となる高濃度のＮ型拡散層８を形成する。
【００５６】
次に、図１０（ａ）に示すように、ＣＶＤ法により、シリコン酸化物を例えば７００ナノメートルの厚さまで堆積させる。このとき、このシリコン酸化物には、シリコンに対してＮ型又はＰ型のドーパントとなる不純物は実質的に含有されないようにする。また、このときの温度は例えば６５０度とする。次に、このシリコン酸化物からなる膜に対して熱処理を施し、膜質を改質（Densify）する。この熱処理は、酸化性ガス雰囲気又は不活性ガス雰囲気中において、８００度以上の温度で、３０分間以上の時間行う。例えば、Ｈ２ガスとＯ２ガスとの体積比が１：１となる混合ガス（Ｈ２／Ｏ２ガス）雰囲気中で、温度を８００度とし、時間を３０分間として行う。これにより、ＣＶＤ法により堆積されたシリコン酸化物が改質されて、耐圧性が優れた改質シリコン酸化膜１１となる。この改質シリコン酸化膜１１が耐圧用絶縁膜となる。
【００５７】
その後、必要に応じて、ＣＭＰにより平坦化処理を行う。すなわち、トレンチゲート電極３とメサ部７とに起因する凹凸の存在により、後の工程においてコンタクトホール１４（図１０（ｂ）参照）を形成するためのリソグラフィに影響を及ぼす場合には、ＣＭＰにより改質シリコン酸化膜１１の上面を平坦化する。次に、改質シリコン酸化膜１１上にフォトレジストを塗布し、露光及び現像してパターニングし、コンタクトホール１４を形成する予定の領域が開口されたフォトレジスト膜１８を形成する。
【００５８】
次に、図１０（ｂ）に示すように、フォトレジスト膜１８（図１０（ａ）参照）をマスクとしてドライエッチングを行い、トレンチゲート電極３、メサ部７及び拡散層９が露出するように、改質シリコン酸化膜１１及び熱酸化膜１０を選択的に除去する。これにより、コンタクトホール１４を形成する。その後、フォトレジスト膜１８を除去する。なお、本実施形態において例示した断面図には、トレンチゲート電極３に到達するコンタクトホールは図示されていないが、このコンタクトホールは他の領域に形成されている。
【００５９】
次に、図７に示すように、スパッタリング法により、Ｔｉ（チタン）、ＴｉＮ（窒化チタン）及びＡｌ（アルミニウム）をこの順に堆積させ、パターニングする。これにより、上層金属配線１３が形成される。なお、この上層金属配線１３において、Ｔｉ層はバリアメタルとして機能する。その後、基板１としてのシリコンウェーハをダイシングすることにより、電極用半導体装置１０２が作製される。
【００６０】
本実施形態においては、前述の第１の実施形態と同様に、耐圧用絶縁膜として、改質シリコン酸化膜１１をＣＶＤ法及び膜質改質熱処理により形成している。これにより、十分な耐圧を持ち、熱ストレスが小さく、基板の反り及び欠陥の導入が少ない電力用半導体装置を得ることができる。
【００６１】
また、本実施形態においては、図８（ａ）に示す工程においてイオン注入のための薄い熱酸化膜１０を形成した後、図１０（ａ）に示す工程において耐圧を保持するための改質シリコン酸化膜１１を形成している。これにより、改質シリコン酸化膜１１の端部において、基板１の表面、すなわち、基板１と熱酸化膜１０との界面は、段差がなく平坦である。このため、終端領域におけるシリコン基板１の表面に欠陥が形成されにくい。
【００６２】
更に、本実施形態においては、図８（ｂ）乃至図９（ａ）に示す工程でトレンチゲート電極３を形成するためのリソグラフィを行った後、図１０（ａ）に示す工程で、耐圧を担保するための改質シリコン酸化膜１１を形成している。これにより、トレンチゲート電極３を形成するためのリソグラフィを、改質シリコン酸化膜１１を形成する前の平坦な表面に対して行うことができる。このため、本実施形態によれば、トレンチゲート電極３の幅及び配列周期を微細化することが容易である。これによって、プロセス負荷を低減し、素子領域の微細化による高電流密度化と、厚い耐圧用絶縁膜を形成することによる高耐圧化及び低損失化とを、同時に実現することができる。
【００６３】
これに対して、従来の熱酸化により耐圧用絶縁膜を形成する方法では、高温且つ長時間の熱処理が必要となるため、ゲート電極を形成した後にこの熱処理を行うと、ゲート電極を形成するポリシリコンも酸化されてしまい、ゲート電極として機能しなくなる。従って、耐圧用絶縁膜の形成は、ゲート電極の形成前に行う必要がある。このため、ゲート電極を形成する際には、厚い耐圧用絶縁膜の上からリソグラフィを行うことになり、終端領域に残留させた耐圧用絶縁膜の端部が段差となってしまい、リソグラフィの適用が困難になる。
【００６４】
更にまた、本実施形態においては、前述の第１の実施形態とは異なり、終端領域５２に専用の絶縁膜を設けず、終端領域５２において耐圧を保持するための耐圧用絶縁膜と、素子領域５１においてトレンチゲート電極３及びメサ部７と上層金属配線１３とを絶縁するための層間絶縁膜とを共通化し、改質シリコン酸化膜１１に両方の機能を持たせている。これにより、前述の第１の実施形態のように、改質シリコン酸化膜１１の他に層間絶縁膜１２（図１参照）を形成する必要がなく、工程数を削減することができる。
【００６５】
次に、本発明の第３の実施形態について説明する。  
図１１は、本実施形態に係る電力用半導体装置を例示する断面図である。  
図１１に示すように、本実施形態に係る電力用半導体装置１０３においては、耐圧用絶縁膜が、改質シリコン酸化膜１１及び２２の２層膜となっている。例えば、改質シリコン酸化膜１１の厚さは２００ナノメートルであり、改質シリコン酸化膜２２の厚さは５００ナノメートルである。そして、素子領域５１においては、改質シリコン酸化膜１１のみが設けられており、終端領域５２においては、改質シリコン酸化膜１１及び２２が積層されている。すなわち、素子領域５１における耐圧用絶縁膜の厚さは例えば２００ナノメートルであり、終端領域５２における耐圧用絶縁膜の厚さは例えば７００ナノメートルである。
【００６６】
また、改質シリコン酸化膜１１及び２２を覆うように、層間絶縁膜２４が設けられている。更に、改質シリコン酸化膜１１には、Ｐ型拡散層９（ガードリング）、トレンチゲート電極３及びメサ部７にそれぞれ接続されたプラグ２１が埋設されており、プラグ２１は、改質シリコン酸化膜２２に形成された開口部２３又は層間絶縁膜２４に形成された開口部２５を介して、上層金属配線１３に接続されている。本実施形態における上記以外の構成は、前述の第２の実施形態と同様である。
【００６７】
次に、本実施形態に係る電力用半導体装置１０３の製造方法について説明する。  
図１２（ａ）乃至（ｃ）、図１３（ａ）乃至（ｃ）、図１４（ａ）乃至（ｃ）並びに図１５（ａ）乃至（ｃ）は、本実施形態に係る電力用半導体装置の製造方法を例示する工程断面図である。
【００６８】
図１２（ａ）乃至図１４（ｂ）に示す工程は、トレンチゲート電極の寸法及び周期を除き、前述の第２の実施形態における図８（ａ）乃至図１０（ｂ）に示す工程と同様である。すなわち、図１２（ａ）に示すように、Ｎ型のシリコン単結晶基板１（ウェーハ）の表面にＰ型拡散層９（ガードリング）及びＰ型拡散層２（チャネル領域）を形成する。このとき、基板１上の全面に熱酸化膜１０が形成される。次に、図１２（ｂ）に示すように、熱酸化膜１０上に、ＣＶＤ法により、厚さが例えば３００ナノメートルのシリコン酸化膜１６を形成する。次に、図１２（ｃ）に示すように、フォトレジスト膜１７をマスクとして、シリコン酸化膜１６及び熱酸化膜１０をパターニングする。
【００６９】
次に、図１３（ａ）に示すように、シリコン酸化膜１６をマスクとして基板１の表面にトレンチ４を形成する。このトレンチ４の深さは例えば６ミクロンとし、幅は例えば１ミクロンとし、配列ピッチは例えば２ミクロンとする。次に、図１３（ｂ）に示すように、シリコン酸化膜１６を剥離し、熱酸化により、トレンチ４の内面上に厚さが例えば１００ナノメートルのゲート酸化膜５を形成し、Ｐ（リン）が添加されたポリシリコン６を堆積させる。次に、図１３（ｃ）に示すように、ポリシリコン６をエッチバックしてトレンチ４の内部にのみ残留させ、トレンチゲート電極３を形成する。その後、後酸化を行い、また、メサ部７の上部にＮ型拡散層８（ソース領域）を形成する。
【００７０】
次に、図１４（ａ）に示すように、ＣＶＤ法により、シリコンに対してＮ型又はＰ型ドーパントとなる不純物を実質的に含まないシリコン酸化物を例えば２００ナノメートルの厚さに堆積させる。その後、このシリコン酸化物からなる膜に対して熱処理を施し、膜質を改質（Densify）する。この熱処理は、酸化性ガス雰囲気又は不活性ガス雰囲気中で、８００度以上の温度で、３０分間以上の時間行う。例えば、Ｈ２／Ｏ２ガス雰囲気中で８００度の温度に３０分間加熱する。これにより、ＣＶＤ法により堆積されたシリコン酸化物が改質されて、耐圧性が優れた改質シリコン酸化膜１１となる。この改質シリコン酸化膜１１が１層目の耐圧用絶縁膜となる。
【００７１】
その後、必要に応じて、ＣＭＰにより平坦化処理を行う。すなわち、トレンチゲート電極３とメサ部７とに起因する凹凸の存在により、後の工程においてコンタクトホール１４（図１４（ｂ）参照）を形成するためのリソグラフィに影響を及ぼす場合には、ＣＭＰにより改質シリコン酸化膜１１の上面を平坦化する。次に、改質シリコン酸化膜１１上にフォトレジストを塗布し、露光及び現像してパターニングし、コンタクトホール１４を形成する予定の領域が開口されたフォトレジスト膜１８を形成する。
【００７２】
次に、図１４（ｂ）に示すように、フォトレジスト膜１８をマスクとしてドライエッチングを行い、改質シリコン酸化膜１１及び熱酸化膜１０を選択的に除去して、トレンチゲート電極３の表面、メサ部７の表面及びＰ型拡散層９の表面を露出させる。これにより、コンタクトホール１４を形成する。その後、フォトレジスト膜１８を除去する。この工程までは、トレンチゲート電極の寸法及び周期を除き、前述の第２の実施形態と同様である。
【００７３】
本実施形態においては、次に、図１４（ｃ）に示すように、スパッタリング法により、バリアメタルであるＴｉ（チタン）層及びＴｉＮ（窒化チタン）層を成膜し、その後、ＣＶＤ法により、Ｗ（タングステン）を堆積させることにより、コンタクトホール１４内にプラグ２１を形成する。
【００７４】
次に、図１５（ａ）に示すように、ＣＶＤ法により、シリコンに対してＮ型又はＰ型ドーパントとなる不純物を実質的に含まないシリコン酸化物を、例えば５００ナノメートルの厚さに堆積させる。その後、このシリコン酸化物からなる膜に対して熱処理を施し、膜質を改質（Densify）する。この熱処理は、酸化性ガス雰囲気又は不活性ガス雰囲気中で、８００度以上の温度で、３０分間以上の時間行う。例えば、Ｈ２／Ｏ２ガス雰囲気中で８００度の温度に３０分間加熱する。これにより、ＣＶＤ法により堆積されたシリコン酸化物からなる膜が改質されて、耐圧性が優れた改質シリコン酸化膜２２となる。
【００７５】
次に、改質シリコン酸化膜２２上にフォトレジストを塗布し、露光及び現像してパターニングし、終端領域５２におけるプラグ２１の直上域及び素子領域５１全体が開口されたフォトレジスト膜２６を形成する。
【００７６】
次に、図１５（ｂ）に示すように、フォトレジスト膜２６（図５（ａ）参照）をマスクとしてドライエッチングを行い、改質シリコン酸化膜２２を選択的に除去する。これにより、改質シリコン酸化膜２２に関して、終端領域５２におけるプラグ２１の直上域に開口部２３を形成すると共に、素子領域５１全体を開口させる。このようにしてパターニングされた改質シリコン酸化膜２２が、２層目の耐圧用絶縁膜となる。その後、フォトレジスト膜２６を除去する。
【００７７】
次に、ＣＶＤ法により、例えばシリコン酸化物を３００ナノメートル堆積させて、層間絶縁膜２４を形成する。次に、フォトレジストを塗布し、露光及び現像し、素子領域５１及び終端領域５２におけるプラグ２１の直上域が開口されるようにパターニングする。これにより、フォトレジスト膜２７を形成する。
【００７８】
次に、図１５（ｃ）に示すように、フォトレジスト膜２７（図５（ｂ）参照）をマスクとしてドライエッチングを行い、層間絶縁膜２４におけるプラグ２１の直上域の一部に開口部２５を形成する。その後、フォトレジスト膜２７を除去する。
【００７９】
次に、図１１に示すように、スパッタリング法によりＴｉ（チタン）、ＴｉＮ（窒化チタン）及びＡｌ（アルミニウム）をこの順に堆積させる。これにより、改質シリコン酸化膜２２に形成された開口部２３の内部及び層間絶縁膜２４に形成された開口部２５の内部にアルミニウムを埋め込むと共に、層間絶縁膜２４上にアルミニウム層を成膜する。その後、ドライエッチング法により、このＴｉ／ＴｉＮ／Ａｌ層をパターニングする。これにより、アルミニウムからなる上層金属配線１３が形成される。この上層金属配線１３は、開口部２３及び開口部２５を介して、プラグ２１に接続され、プラグ２１は、トレンチゲート電極３、メサ部７及びＰ型拡散層９にそれぞれ接続される。その後、基板１としてのシリコンウェーハをダイシングすることにより、電極用半導体装置１０３が作製される。
【００８０】
本実施形態においては、耐圧用絶縁膜を改質シリコン酸化膜１１及び２２からなる２層構造とし、終端領域５２においては改質シリコン酸化膜１１及び改質シリコン酸化膜２２を積層させ、素子領域５１においては改質シリコン酸化膜１１のみを形成することより、終端領域５２における耐圧用絶縁膜の厚さを例えば７００ナノメートルと相対的に厚くし、素子領域５１における耐圧用絶縁膜の厚さを例えば２００ナノメートルと相対的に薄くしている。これにより、前述の第２の実施形態と比較して、終端領域５２においては十分な耐圧を保持しつつ、素子領域５１においてはプラグ２１のアスペクト比を低減できるため、トレンチゲート電極３をより微細に形成することができる。この結果、大電流・低損失化に必要となる素子領域の微細構造のプロセス難度を低減することが可能となる。本実施形態における上記以外の効果は、前述の第２の実施形態と同様である。
【００８１】
次に、本発明の第４の実施形態について説明する。  
図１６は、本実施形態に係る電力用半導体装置を例示する断面図である。  
図１６に示すように、本実施形態に係る電力用半導体装置１０４においては、前述の第３の実施形態と比較して、耐圧用絶縁膜が改質シリコン酸化膜１１のみにより構成されており、改質シリコン酸化膜１１は終端領域５２のみに形成されており、素子領域５１には設けられていない。このため、タングステンからなるプラグ２１（図１１参照）は設けられておらず、上層金属配線１３は、層間絶縁膜２４に形成されたコンタクトホール１４を介して、直接トレンチゲート電極３及びメサ部７に接続されている。本実施形態における上記以外の構成は、前述の第３の実施形態と同様である。
【００８２】
次に、本実施形態に係る電力用半導体装置１０４の製造方法について説明する。  
図１７（ａ）乃至（ｃ）及び図１８は、本実施形態に係る電力用半導体装置の製造方法を例示する工程断面図である。
先ず、前述の第３の実施形態における図１２（ａ）乃至図１３（ｃ）に示す工程を実施する。すなわち、Ｎ型のシリコン単結晶基板１の表面において、素子領域５１にＰ型拡散層２（チャネル領域）を形成し、複数本のトレンチゲート電極３を形成し、トレンチゲート電極３間のメサ部７の上部にＮ型拡散層８（ソース領域）を形成する。一方、終端領域５２にＰ型拡散層９を形成する。また、基板１上には薄い熱酸化膜１０を形成する。
【００８３】
そして、図１７（ａ）に示すように、ＣＶＤ法により、シリコンに対してＮ型又はＰ型ドーパントとなる不純物を実質的に含まないシリコン酸化物を例えば７００ナノメートルの厚さに堆積させる。その後、このシリコン酸化物からなる膜に対して熱処理を施し、膜質を改質（Densify）する。この熱処理は、酸化性ガス雰囲気又は不活性ガス雰囲気中で、８００度以上の温度で、３０分間以上の時間行う。例えば、Ｈ２／Ｏ２ガス雰囲気中で８００度の温度に３０分間加熱する。これにより、耐圧性が優れた改質シリコン酸化膜１１が形成される。
【００８４】
次に、図１７（ｂ）に示すように、改質シリコン酸化膜１１上にフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜をマスクとしてドライエッチングを行い、素子領域５１の全体及び終端領域５２におけるＰ型拡散層９の直上域の一部において、改質シリコン酸化膜１１を除去する。次に、図１７（ｃ）に示すように、ＣＶＤ法により、シリコン酸化物を例えば３００ナノメートルの厚さまで堆積させ、全面に層間絶縁膜２４を形成する。
【００８５】
次に、図１８に示すように、層間絶縁膜２４上にフォトレジストを塗布し、露光及び現像してパターニングし、コンタクトホール１４を形成する予定の領域が開口されたフォトレジスト膜２９を形成する。そして、このフォトレジスト膜２９をマスクとしてドライエッチングを行い、層間絶縁膜２４及び熱酸化膜１０を選択的に除去し、トレンチゲート電極３の一部、メサ部７の一部及びＰ型拡散層９の一部が露出するように、コンタクトホール１４を形成する。その後、フォトレジスト膜２９を除去する。
【００８６】
次に、図１６に示すように、スパッタリング法によりＴｉ（チタン）、ＴｉＮ（窒化チタン）及びＡｌ（アルミニウム）を堆積させ、このＴｉ／ＴｉＮ／Ａｌ層をドライエッチングによりパターニングすることにより、層間絶縁膜２４上に上層金属配線１３を形成する。上層金属配線１３は、層間絶縁膜２４に形成されたコンタクトホール１４内にも埋設され、トレンチゲート電極３、メサ部７及びＰ型拡散層９にそれぞれ接続される。その後、基板１としてのシリコンウェーハをダイシングすることにより、電極用半導体装置１０４が作製される。
【００８７】
本実施形態においては、前述の第３の実施形態と比較して、耐圧用絶縁膜を改質シリコン酸化膜１１のみにより形成し、また、タングステンからなるプラグ２１（図１１参照）を形成していないため、製造コストを低減することができる。本実施形態における上記以外の効果は、前述の第３の実施形態と同様である。すなわち、前述の第１の実施形態と比較して、トレンチゲート電極３を形成した後に、耐圧用絶縁膜としての改質シリコン酸化膜１１を形成しているため、トレンチゲート電極３の微細化が容易である。
【００８８】
次に、本発明の第５の実施形態について説明する。  
図１９は、本実施形態に係る半導体装置を例示する断面図である。  
図１９に示すように、本実施形態に係る電力用半導体装置１０５においては、前述の第３の実施形態に係る半導体装置１０３（図１１参照）と比較して、上層の改質シリコン酸化膜２２（図１１参照）が設けられておらず、下層の改質シリコン酸化膜１１のみが設けられている。そして、上層金属配線１３が２段構造となっている。これにより、上層金属配線１３のうち、ガードリング拡散層（Ｐ型拡散層９）に接続された部分、すなわち、フィールドプレート３３は、層間絶縁膜２４内に埋め込まれた下層部分３３ａと、層間絶縁膜２４上に配置された上層部分３３ｂとから構成されている。上層部分３３ｂのシリコン面（基板１の上面）からの高さは下層部分３３ａのシリコン面からの高さよりも高く、また、基板１の上面に垂直な方向から見て、上層部分３３ｂの外縁は下層部分３３ａの外縁の外側に位置している。すなわち、上層部分３３ｂは下層部分３３ａよりも、幅が広く、シリコン面からの高さが高くなっている。半導体装置１０５における上記以外の構成は、前述の第３の実施形態に係る半導体装置１０３と同様である。
【００８９】
次に、本実施形態に係る半導体装置の製造方法について説明する。  
図２０（ａ）及び（ｂ）は、本実施形態に係る半導体装置の製造方法を例示する工程断面図である。  
先ず、図１２（ａ）乃至図１４（ｃ）に示した方法により、図１４（ｃ）に示すような中間構造体を製造する。但し、このとき、ガードリング拡散層（Ｐ型拡散層９）の深さは３ミクロンとする。
【００９０】
次に、図２０（ａ）に示すように、改質シリコン酸化膜１１及びプラグ２１からなる層上に、シリコン酸化物を例えば３００ナノメートルの厚さに堆積させて、層間絶縁膜２４を形成する。次に、層間絶縁膜２４上にフォトレジスト膜３１を形成し、パターニングする。
【００９１】
次に、図２０（ｂ）に示すように、フォトレジスト膜３１をマスクとしてエッチングを行い、層間絶縁膜２４をパターニングする。これにより、層間絶縁膜２４において、プラグ２１の直上域の一部に連通されるように、選択的に開口部３２を形成する。このとき、開口部３２は、フィールドプレート３３の下層部分３３ａ（図１９参照）を形成する予定の領域にも形成する。その後、フォトレジスト膜３１をアッシングにより除去する。
【００９２】
次に、図１９に示すように、Ｔｉ及びＴｉＮをスパッタリングにより堆積させ、続けてＡｌをスパッタリングにより堆積させる。その後、Ａｌ層上にフォトレジスト膜（図示せず）を成膜してパターニングする。そして、このフォトレジスト膜をマスクとしてエッチングを行い、Ｔｉ／ＴｉＮ／Ａｌ層をパターニングする。これにより、上層金属配線１３を形成する。このとき、上層金属配線１３のうち、ガードリングとなるＰ型拡散層９に接続された部分はフィールドプレート３３となるが、その下層部分３３ａは層間絶縁膜２４の開口部３２内に埋め込まれ、上層部分３３ｂは層間絶縁膜２４上に配置される。これにより、半導体装置１０５が製造される。
【００９３】
次に、本実施形態の動作について説明する。  
図２１（ａ）乃至（ｃ）は、フィールドプレートが電界分布に及ぼす影響を例示する図であり、（ａ）はフィールドプレートが１段構成である場合を示し、（ｂ）はフィールドプレートが１段構成であって（ａ）よりも外周側まで延びている場合を示し、（ｃ）はフィールドプレートが２段構成である場合を示す。各図には、半導体装置の終端部分を示す模式的な断面図と、この断面図に対応する位置における電界Ｅの強さを示す模式的なグラフ図を示している。また、比較を容易にするために、図２１（ｂ）のグラフ図には、（ａ）のグラフ図に示された電界分布を破線で示している。
【００９４】
図２１（ａ）乃至（ｃ）に示すように、シリコン基板３０１の表面にガードリング拡散層３０２としてＰ型拡散層が形成され、このガードリング拡散層３０２よりも外周側に、ＥＱＰＲ（EQui-Potential Ring）３０３となるＮ型拡散層が形成され、ガードリング拡散層３０２及びＥＱＰＲ３０３にそれぞれフィールドプレート３０４が接続された半導体装置を想定する。これらは終端領域の最外周ガードリングに相当する。図２１（ｂ）に示すように、ガードリング拡散層３０２に接続されたフィールドプレート３０４を、（ａ）よりも外周側まで延ばすと、このフィールドプレート３０４の端部とガードリング拡散層３０２との間の領域における電界は小さくなり、フィールドプレート３０４の端部の電界が強くなる。このため、このフィールドプレートの端部を外周側まで延ばし過ぎると、電圧値が低くなってしまう。一方、フィールドプレートを短くし過ぎると、フィールドプレート３０４の端部とガードリング拡散層３０２との間の領域の電界は強くなるが、空乏層が外側に伸びないため、やはり電圧値は小さくなる。従って、フィールドプレートには、耐圧を最大化するための最適な構造が存在するが、１段構成では設計の自由度が低いため、形状の最適化に限界があり、よって耐圧の向上にも限界がある。これに対して、フィールドプレートを多段構成とすれば、形状の自由度が増大し、耐圧をより高くすることができる。
【００９５】
例として、図２１（ｃ）に示すように、フィールドプレート３０４を２段構成とし、各段の端部の位置を最適化することにより、１段構成とする場合と比較して、シリコン基板３０１内の電界分布を均一化することができる。これにより、電界Ｅの積分値である電圧に関して、図２１（ｃ）に示す電圧Ｖ２を、図２１（ａ）に示す電圧Ｖ１よりも高くすることができる。この結果、ガードリング間の電圧が高くなるため、ガードリングの本数を減らすことができ、終端長を短くすることができる。
【００９６】
次に、本実施形態の効果について説明する。  
本実施形態によれば、フィールドプレートを２段構成にすることにより、半導体装置内の電界集中を緩和する効果が増大するため、ガードリング（Ｐ型拡散層９）の本数を減らすことができる。これにより、終端長を短くし、チップサイズを小さくすることができる。また、ガードリングの深さを浅くすることができるため、拡散時間を短縮することができ、拡散工程のスループットが向上する。この場合は、基板に与える熱履歴も少なくなるため、ウェーハの反り及び欠陥密度も低減できる。なお、一般には、ガードリングの深さを浅くすると、接合面の曲率（１／Ｒ）が大きくなるため、電界が集中して耐圧が低下する傾向がある。しかしながら、本実施形態によれば、フィールドプレートを２段構成にして電界集中を効果的に抑制しているため、耐圧が低下することはない。このように、本実施形態によれば、半導体装置の小型化及び低コスト化が可能となると共に、信頼性が向上する。本実施形態における上記以外の構成、動作及び効果は、前述の第３の実施形態と同様である。
【００９７】
次に、第５の実施形態の第１の変形例について説明する。  
図２２は、本変形例に係る半導体装置を例示する断面図である。  
図２２に示すように、本変形例に係る半導体装置１０６においては、ガードリングをＰ型拡散層９（図１９参照）ではなく、Ｐ型拡散層２によって形成している。すなわち、ガードリング拡散層をベース拡散層と共通化している。
【００９８】
本変形例によれば、フィールドプレートを２段構成とすることにより、ガードリングを浅くすることができるため、耐圧が高い素子においても、ガードリングをベース拡散層（Ｐ型拡散層２）によって形成することが可能となる。これにより、工程数を削減することができる。本変形例における上記以外の構成、動作及び効果は、前述の第５の実施形態と同様である。
【００９９】
次に、第５の実施形態の第２の変形例について説明する。  
図２３は、本変形例に係る半導体装置を例示する断面図である。  
図２３に示すように、本変形例に係る半導体装置１０７においては、フィールドプレート３４が３段構成となっている。すなわち、フィールドプレート３４は下層部分３４ａ、中層部分３４ｂ及び上層部分３４ｃからなり、下層部分３４ａ及び中層部分３４ｂは層間絶縁膜２４内に埋め込まれており、上層部分３４ｃは層間絶縁膜２４上に配置されている。そして、上層部分３４ｃのシリコン面からの高さは中層部分３４ｂのシリコン面からの高さよりも高く、中層部分３４ｂのシリコン面からの高さは下層部分３４ａのシリコン面からの高さよりも高い。また、上層部分３４ｃの外周側の端部は中層部分３４ｂの外周側の端部よりも外周側に位置しており、中層部分３４ｂの外周側の端部は下層部分３４ａの外周側の端部よりも外周側に位置している。従って、上層部分３４ｃの幅は中層部分３４ｂの幅よりも大きく、中層部分３４ｂの幅は下層部分３４ａの幅よりも大きい。
【０１００】
本変形例によれば、フィールドプレートを３段構成とすることにより、２段構成とする場合と比較して、半導体装置内の電界分布をより一層均一化することができる。この結果、ガードリングの本数及び深さをより一層低減することができ、半導体装置のより一層の小型化、低コスト化、高信頼性化を図ることができる。本変形例における上記以外の構成、動作及び効果は、前述の第５の実施形態と同様である。
【０１０１】
以下、フィールドプレートの段数が基板内の電界分布に及ぼす影響を計算した結果について説明する。  
図２４（ａ）は、本計算例において想定した半導体装置を模式的に示す断面図であり、（ｂ）は、横軸に位置をとり、縦軸に電界の強度をとって、計算結果を示すグラフ図である。なお、図２４（ａ）に示す各部の構成は図２１と同じである。また、模式的断面図における各部の位置は、グラフ図の横軸に表す位置に対応している。更に、グラフ図の破線はフィールドプレートが２段構成である場合を示し、実線は３段構成である場合を示している。
【０１０２】
図２４（ａ）及び（ｂ）に示すように、フィールドプレートを３段構成にすると、２段構成の場合と比較して電界のピーク高さが下がり、電界分布が均一化される。これにより、保持できる電圧が向上する。本計算例においては、フィールドプレートが２段構成のときは、保持電圧が約３００Ｖであったのに対し、フィールドプレートを３段構成とすると、約４００Ｖまで向上した。
【０１０３】
なお、フィールドプレートは４段以上の多段構成としてもよい。これにより、半導体装置内の電界分布を均一化する効果をより一層向上させることができる。この場合にも、フィールドプレート内における上方に配置される層ほど、それより下方に配置される層よりも、外周部の端部をより外周側に位置させることが好ましい。
【０１０４】
以上、実施形態を参照して本発明を説明したが、本発明はこれらの実施形態には限定されない。例えば、前述の各実施形態及びそれらを組み合わせたものに対して、当業者が適宜構成要素の追加若しくは省略又は設計変更を加えたものも、本発明の特徴部分が実施されている限り、本発明の範囲に含まれる。
【０１０５】
例えば、電力用半導体装置の構造及び製造プロセス（膜種・膜厚・温度・時間等）は、前述の各実施形態に限定されるものではない。例えば、各実施形態においては、終端領域にガードリングを設ける例を示したが、リサーフ構造としてもよい。また、本発明に係る電力用半導体装置はＩＧＢＴには限定されず、例えば横型の装置であってもよく、例えば、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor：金属酸化物半導体電界効果トランジスタ）、ＳＩＴ（Static Induction Transistor：静電誘導トランジスタ）又はショットキーコンタクトを持つダイオードなどであってもよい。更に、膜質改質熱処理における雰囲気はＨ２／Ｏ２雰囲気には限定されず、酸化性雰囲気又は不活性雰囲気であればよく、例えば、Ａｒガス雰囲気又はＮ２ガス雰囲気であっても、膜質改質効果を得ることができる。
【図面の簡単な説明】
【０１０６】
【図１】本発明の第１の実施形態に係る電力用半導体装置を例示する断面図である。
【図２】（ａ）及び（ｂ）は、第１の実施形態に係る電力用半導体装置の製造方法を例示する工程断面図である。
【図３】（ａ）乃至（ｃ）は、第１の実施形態に係る電力用半導体装置の製造方法を例示する工程断面図である。
【図４】（ａ）乃至（ｃ）は、第１の実施形態に係る電力用半導体装置の製造方法を例示する工程断面図である。
【図５】（ａ）及び（ｂ）は、第１の実施形態に係る電力用半導体装置の製造方法を例示する工程断面図である。
【図６】（ａ）及び（ｂ）は、従来の電力用半導体装置の製造方法を示す工程断面図である。
【図７】本発明の第２の実施形態に係る電力用半導体装置を例示する断面図である。
【図８】（ａ）乃至（ｃ）は、第２の実施形態に係る電力用半導体装置の製造方法を例示する工程断面図である。
【図９】（ａ）乃至（ｃ）は、第２の実施形態に係る電力用半導体装置の製造方法を例示する工程断面図である。
【図１０】（ａ）及び（ｂ）は、第２の実施形態に係る電力用半導体装置の製造方法を例示する工程断面図である。
【図１１】本発明の第３の実施形態に係る電力用半導体装置を例示する断面図である。
【図１２】（ａ）乃至（ｃ）は、第３の実施形態に係る電力用半導体装置の製造方法を例示する工程断面図である。
【図１３】（ａ）乃至（ｃ）は、第３の実施形態に係る電力用半導体装置の製造方法を例示する工程断面図である。
【図１４】（ａ）乃至（ｃ）は、第３の実施形態に係る電力用半導体装置の製造方法を例示する工程断面図である。
【図１５】（ａ）乃至（ｃ）は、第３の実施形態に係る電力用半導体装置の製造方法を例示する工程断面図である。
【図１６】本発明の第４の実施形態に係る電力用半導体装置を例示する断面図である。
【図１７】（ａ）乃至（ｃ）は、第４の実施形態に係る電力用半導体装置の製造方法を例示する工程断面図である。
【図１８】第４の実施形態に係る電力用半導体装置の製造方法を例示する工程断面図である。
【図１９】本発明の第５の実施形態に係る半導体装置を例示する断面図である。
【図２０】（ａ）及び（ｂ）は、第５の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図２１】（ａ）乃至（ｃ）は、フィールドプレートが電界分布に及ぼす影響を例示する図であり、（ａ）はフィールドプレートが１段構成である場合を示し、（ｂ）はフィールドプレートが１段構成であって（ａ）よりも外周側まで延びている場合を示し、（ｃ）はフィールドプレートが２段構成である場合を示す。
【図２２】第５の実施形態の第１の変形例に係る半導体装置を例示する断面図である。
【図２３】第５の実施形態の第２の変形例に係る半導体装置を例示する断面図である。
【図２４】（ａ）は、第２の変形例の計算例において想定した半導体装置を模式的に示す断面図であり、（ｂ）は、横軸に位置をとり、縦軸に電界の強度をとって、計算結果を例示するグラフ図である。
【符号の説明】
【０１０７】
１  Ｎ型シリコン単結晶基板、２  Ｐ型拡散層（チャネル領域）、３  トレンチゲート電極、４  トレンチ、５  ゲート酸化膜、６  ポリシリコン、７  メサ部、８  Ｎ型拡散層（ソース領域）、９  Ｐ型拡散層（ガードリング）、１０  熱酸化膜、１１  改質シリコン酸化膜、１２  層間絶縁膜、１３  上層金属配線、１４  コンタクトホール、１６  シリコン酸化膜、１７、１８、１９  フォトレジスト膜、２１  プラグ、２２  改質シリコン酸化膜、２３  開口部、２４  層間絶縁膜、２５  開口部、２６、２７、２９、３１  フォトレジスト膜、３２  開口部、３３、３４  フィールドプレート、３３ａ  下層部分、３３ｂ  上層部分、３４ａ  下層部分、３４ｂ  中層部分、３４ｃ  上層部分、５１  素子領域、５２  終端領域、１０１、１０２、１０３、１０４、１０５、１０６、１０７  電力用半導体装置、２０１  シリコン単結晶基板、２０２  耐圧用絶縁膜、２０３  熱酸化膜、２０４  段差、３０１  シリコン基板、３０２  ガードリング拡散層、３０３  ＥＱＰＲ、３０４  フィールドプレート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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