(57)【要約】【課題】  バルク基板との接合容量をなくして動作速度の向上と消費電流の削減が可能な半導体装置及び製造工程が簡略化されたその製造方法を提供する。【解決手段】  複数の素子領域及びこれらを区画する素子分離領域１３を有するシリコンなどの半導体基板１と、半導体基板主面に形成されたソース／ドレイン領域１１及びゲート１２を有するＭＯＳトランジスタとを具備している。素子分離領域１３は、ＤＴＩ(Deep Trench Isolation) 構造であり、その底面は半導体基板１の裏面から露出している。半導体基板主面にモールド樹脂６を形成してから半導体基板１の裏面を研磨もしくはエッチングを行って半導体基板１を素子分離領域１３が露出するまで薄くする。外部端子となるはんだボール９は半導体基板１を薄くする前又は後に取り付ける。【選択図】  図１
2009099841.tif 000002
【特許請求の範囲】
【請求項１】
複数の素子領域及び当該素子領域を区画する素子分離領域を有する半導体基板と、
前記半導体基板主面にあって前記素子領域の少なくとも１つに形成された半導体素子とを具備し、
前記素子分離領域は、ＤＴＩ(Deep Trench Isolation) 構造であり、その底面は前記半導体基板裏面に露出していることを特徴とする半導体装置。
【請求項２】
前記素子分離領域にはシリコン酸化膜が埋め込まれていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体基板主面は、前記半導体素子を被覆するように保護絶縁膜が形成されていることを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記素子領域の少なくとも１つには前記半導体基板主面から裏面に至る通電領域が形成され、前記半導体基板表面には少なくとも１つの他の半導体基板が搭載されており、当該他の半導体基板に形成された半導体素子は、前記半導体基板に形成された前記半導体素子とは前記通電領域を介して電気的に接続されていることを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置。
【請求項５】
半導体基板主面にＤＴＩ構造の素子分離領域及び当該素子分離領域に区画される複数の素子領域を形成する工程と、
前記複数の素子領域に少なくとも１つの半導体素子を形成する工程と、
前記半導体素子の形成後、前記半導体基板裏面を前記素子分離領域の底面が露出するまで研磨もしくはエッチングする工程とを具備したことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びこの半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
従来、ＳＯＩ(Silicon On Insulator)基板に形成されたトランジスタ、例えば、ＣＭＯＳトランジスタは、ドレインとシリコン基板との容量が低いため、バルクシリコン基板上に形成したトランジスタより高速で動作することが知られている（特許文献１参照）。ＳＯＩ基板は、バルクシリコン基板とその上にシリコン酸化膜などの絶縁膜を介して形成されたシリコン単結晶膜から構成されている。
ＳＯＩ基板は、シリコン基板を酸化膜を介して張り合わせる方法やシリコン基板中にシリコン酸化膜をイオン注入法などにより形成される。しかし、このようにして形成されたＳＯＩ基板は、製造工程が通常のシリコン基板より複雑であり、高価である。
特許文献２には薄膜化した半導体装置を高い歩留りで製造することのできる半導体装置の製造方法が開示されている。即ち、半導体基板上方にはんだ接合用突起を備えた半導体ウエハのはんだ接合用突起を備えた表面上に、はんだ接合用突起間の空間を充填し、半導体ウエハに対して第１の接着力を示す樹脂層を形成する工程と、前記樹脂層に対して前記第１の接着力より大きい第２の接着力を示す背面研削テープを、前記樹脂層上に貼着する工程と、前記半導体基板の背面を研削する工程と、前記半導体ウエハから前記背面研削テープを剥離し、この時前記樹脂層を前記背面研削テープと共に剥離する工程とが示されている。
【特許文献１】特開２００６−２８７００６号公報
【特許文献２】特開２００４−２７３６０４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明は、バルク基板との接合容量をなくして動作速度の向上と消費電流の削減が可能な半導体装置及び製造工程が簡略化された当該半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００４】
本発明の半導体装置の一態様は、複数の素子領域及び当該素子領域を区画する素子分離領域を有する半導体基板と、前記半導体基板主面にあって前記素子領域の少なくとも１つに形成された半導体素子とを具備し、前記素子分離領域は、ＤＴＩ(Deep Trench Isolation) 構造であり、その底面は前記半導体基板裏面から露出していることを特徴としている。
本発明の半導体装置の製造方法の一態様は、半導体基板主面にＤＴＩ構造の素子分離領域及び当該素子分離領域に区画される複数の素子領域を形成する工程と、前記複数の素子領域に少なくとも１つの半導体素子を形成する工程と、前記半導体素子の形成後、前記半導体基板裏面を前記素子分離領域の底面が露出するまで研磨もしくはエッチングする工程とを具備したことを特徴としている。
【発明の効果】
【０００５】
本発明の半導体装置は、バルク基板との接合容量がなく、動作速度の向上と消費電流の削減が可能であり、その製造方法は、従来のＳＯＩ基板を用いた半導体装置の製造方法より簡略化されて安価である。
【発明を実施するための最良の形態】
【０００６】
以下、実施例を参照して発明の実施の形態を説明する。
【実施例１】
【０００７】
図１及び図２を参照して実施例１を説明する。
図１は、この実施例で説明するＣＳＰ(Chip Scale Package)化した半導体装置の断面図及び斜視図、図２は、この半導体装置を形成する製造工程断面図である。図１（ｂ）に示す斜視図のＡ領域は、図１（ａ）の断面図に対応している。図１に示すように、シリコンなどの半導体基板１には、素子領域を区画する素子分離領域１３が形成されている。素子領域には、ＭＯＳトランジスタが形成されている。ＭＯＳトランジスタは、半導体基板１主面の表面領域に形成されたソース／ドレイン領域１１と、ソース／ドレイン領域１１間の上にゲート絶縁膜を介して形成されたポリシリコンなどのゲート１２とを備えている。半導体基板１主面は、シリコン酸化物（ＳｉＯ２）などの層間絶縁膜２により被覆されている。層間絶縁膜２は、ＭＯＳトランジスタのゲート１２を被覆する。層間絶縁膜２の表面には複数のアルミニウム（Ａｌ）パッド３が設けられている。アルミニウムパッド３は、層間絶縁膜２に埋め込まれたタングステンなどからなる接続配線７を介してソースもしくはドレイン領域１１に電気的に接続される。
【０００８】
層間絶縁膜２及びその上に形成されたアルミニウムパッド３は、ポリイミドなどからなる保護絶縁膜４により被覆されている。アルミニウムパッド３の幾つかは部分的に保護絶縁膜４から露出している。そして、アルミニウムパッド３の露出部分には銅（Ｃｕ）配線５が設けられている。銅配線５は、アルミニウムパッド３の露出部分からその露出部分に隣接する保護絶縁膜４上に延在している。半導体基板１主面にはモールド樹脂６が設けられ、保護絶縁膜４を被覆している。
モールド樹脂６表面にはこの半導体装置の外部接続端子である複数のはんだボール９が配置されている。はんだボール９は、モールド樹脂６に埋め込まれた接続配線である銅（Ｃｕ）ポスト８を介して銅配線５の延在部分に電気的に接続されている。
【０００９】
次に、図２を参照してこの実施例の半導体装置の製造方法を説明する。
半導体基板１には、例えば、厚さ６２９μｍのシリコンウェーハを用いる。半導体基板１主面に厚さ１０μｍ程度を越えるディープトレンチ（ＤＴ：Deep Trench ）を形成し、このディープトレンチにシリコン酸化膜を埋め込んでＤＴＩ構造の素子分離領域１３を形成する。素子分離領域１３は、素子領域を区画し、素子領域には、半導体基板１主面に不純物のイオン注入法などによりソース／ドレイン領域１１を形成し、ソース／ドレイン領域１１間の上にシリコン酸化膜などのゲート絶縁膜を形成し、その上にポリシリコンなどのゲート１２を形成してＭＯＳトランジスタを形成する。
【００１０】
次に、半導体基板１主面上に、例えば、ＣＶＤ法などにより層間絶縁膜（ＳｉＯ２ ）２を形成し、ＭＯＳトランジスタのゲート１２を被覆する。その後、エッチング法などにより、層間絶縁膜２に底部にソース領域もしくはドレイン領域１１が露出したコンタクト孔を形成し、このコンタクト孔にメッキ法などにより銅などの接続配線７を形成する（図２（ａ））。その後、層間絶縁膜２に露出する接続配線７表面に接続するようにアルミニウムパッド３を形成する。次に、層間絶縁膜２及びその上に形成されたアルミニウムパッド３上にアルミニウムパッド３の幾つかが部分的に露出するように保護絶縁膜４を形成する。その後アルミニウムパッド３の露出部分には銅（Ｃｕ）配線５を設ける。
【００１１】
次に、保護絶縁膜４及びアルミニウムパッド３上にモールド樹脂６を形成する。このモールド樹脂６をＲＩＥなどのエッチングにより銅配線５の延在部が底面に露出するコンタクト孔を形成する。そして、このコンタクト孔にメッキ法などにより銅ポスト８を埋め込む。次に、複数のはんだボール９をモールド樹脂６に埋め込まれた銅ポスト８の露出する表面に接続する（図２（ｂ））。このはんだボール９を接続する工程は、図２（ｃ）に示す工程の後に行ってもよい。
次に、半導体基板１の裏面をＣＭＰ（Chemical Mechanical Polishing ）などの研磨やエッチングによって薄くする。この実施例では６２９μｍ厚の半導体ウェーハを１０μｍ程度の厚さにして素子分離領域１３の底面が露出するように構成する（図２（ｃ））。
【００１２】
以上の工程により、バルク基板との接合容量がなく、動作速度の向上と消費電流の削減が可能な半導体装置が得られる。また、ＳＯＩ基板のようにシリコン酸化膜が存在しないので、半導体装置の放熱性が向上する。その製造方法は、従来のＳＯＩ基板を用いた半導体装置のプロセスをそのまま利用でき、その設計思想はそのまま用いることができる。
【実施例２】
【００１３】
次に、図３を参照して実施例２を説明する。
図３は、この実施例で説明するＣＳＰ化したフリップチップタイプの半導体装置の断面図である。シリコンなどの半導体基板２０には、素子領域を区画する素子分離領域２３が形成されている。素子領域には、ＭＯＳトランジスタが形成されている。ＭＯＳトランジスタは、半導体基板２０主面の表面領域に形成されたソース／ドレイン領域２１と、ソース／ドレイン領域２１間の上にゲート絶縁膜を介して形成されたポリシリコンなどのゲート２２とを備えている。半導体基板２０主面は、シリコン酸化物（ＳｉＯ２）などの層間絶縁膜２３により被覆されている。層間絶縁膜２３は、ＭＯＳトランジスタのゲート２２を被覆する。層間絶縁膜２３の表面には複数のアルミニウム（Ａｌ）パッド２５が形成されている。アルミニウムパッド２５は、層間絶縁膜２３に埋め込まれた接続配線２７を介してソースもしくはドレイン領域２１に電気的に接続される。層間絶縁膜２３及びその上に形成されたアルミニウムパッド２５は、ポリイミドなどからなる保護絶縁膜２６により被覆されている。
【００１４】
アルミニウムパッド２５の幾つかは部分的に保護絶縁膜２６から露出している。そしてアルミニウムパッド３の露出部分には金属パッド２７が設けられている。半導体基板１主面にはモールド樹脂２６が設けられ保護絶縁膜２６を被覆している。金属パッド２７は、モールド樹脂２８に埋め込まれ表面はモールド樹脂２８から露出している。
次に、複数のはんだボール２９をアルミニウムパッド２５上に形成された金属パッド２７に接続する。このはんだボール２９を接続する工程は、次に説明するウェーハ厚を薄くする工程の後に行ってもよい。
次に、半導体基板２０の裏面をＣＭＰなどの研磨やエッチングによって薄くする。この実施例では６２９μｍ厚の半導体ウェーハを１０μｍ程度の厚さにして素子分離領域２３の底面が露出するように構成する。
【００１５】
以上の工程により、バルク基板との接合容量がなく、動作速度の向上と消費電流の削減が可能な半導体装置が得られる。また、ＳＯＩ基板のようにシリコン酸化膜が存在しないので、半導体装置の放熱性が向上する。その製造方法は、従来のＳＯＩ基板を用いた半導体装置のプロセスをそのまま利用でき、その設計思想はそのまま用いることができる。
【実施例３】
【００１６】
次に、図４及び図５を参照して実施例３を説明する。
図４は、この実施例で説明する半導体装置の断面図及び斜視図、図５は、チップをスタックしたＭＣＰ(Multi Chip Package)タイプの半導体装置の断面図である。図４に示すように、シリコンなどの半導体基板３０には、素子領域を区画する素子分離領域３３が形成されている。素子領域には、ＭＯＳトランジスタが形成されている。また、素子領域の幾つかにはボロンなどの不純物で高濃度にされた通電領域３４が形成されている。ＭＯＳトランジスタは、半導体基板３０主面の表面領域に形成されたソース／ドレイン領域３１と、ソース／ドレイン領域３１間の上にゲート絶縁膜を介して形成されたポリシリコンなどのゲート３２とを備えている。半導体基板３０主面は、シリコン酸化物（ＳｉＯ２ ）などの層間絶縁膜３５により被覆されている。層間絶縁膜３５は、ＭＯＳトランジスタのゲート３２を被覆する。層間絶縁膜３５は、ポリイミドなどの保護絶縁膜４６により被覆されている。
【００１７】
保護絶縁膜４６の表面には複数の金属膜などからなる接続配線３７が設けられている。接続配線３７は、層間絶縁膜３５に埋め込まれた接続配線構造３６を介してソースもしくはドレイン領域３１に電気的に接続される。また、接続配線３７は、半導体基板３０の内部に形成された通電領域３４にも電気的に接続されている。接続配線構造３６は、第１及び第２のアルミ配線層やこれらを接続する接続ポストなどから構成されている。
接続配線３７、保護絶縁膜４６は、エポキシなどのモールド樹脂３８により封止されている。モールド樹脂３８は、接続配線である銅ポスト３９が複数形成されている。銅ポスト３９は、接続配線３７に接続されている。半導体基板３０の裏面は、シリコン酸化膜４１により被覆されているが、通電領域３４が配置されている部分には通電領域３４上に形成されたアルミニウムなどからなる接続パッド４２が形成され、接続パッド４２は、シリコン酸化膜４２から露出している（図４）。
【００１８】
次に、外部接続端子であるはんだボール４０をシリコン酸化膜４１に露出する接続パッド４２に接続する。一方、シリコン酸化膜４１の上にシリコンチップ４３を搭載し、シリコンチップ４３の電極（図示しない）と接続パッド４２とをボンディングワイヤ４４により電気的に接続する。シリコンチップ４３及びボンディングワイヤ４４は、モールド樹脂４５により封止する（図５）。
シリコンチップ４３の信号は、接続パッド４２を介して通電領域３４に流れ、接続配線構造３６を通り、接続配線３７、銅ポスト３９を介してはんだボール４０から外部に送られる。また、半導体基板３０に形成されたＭＯＳトランジスタのソース／ドレイン領域３１は、接続配線構造３６、接続配線３７、銅ポスト３９を介してはんだボール４０に電気的に接続されている。
【００１９】
シリコンチップは、ボンディングワイヤにより半導体基板に形成されたＭＯＳトランジスタと電気的に接続されているが、ボンディングワイヤを用いないではんだボールを用いることができる。
以上の工程により、バルク基板との接合容量がなく、動作速度の向上と消費電流の削減が可能な半導体装置が得られる。また、ＳＯＩ基板のようにシリコン酸化膜が存在しないので、半導体装置の放熱性が向上する。また、この実施例では半導体基板に形成した通電領域を用いるので、ボンディングワイヤをチップ周辺まで引き出す必要が無くなり低コストで小型のスタック型半導体装置が得られる。
【図面の簡単な説明】
【００２０】
【図１】実施例１で説明するＣＳＰ化した半導体装置の断面図及び斜視図。
【図２】図１の半導体装置を形成する製造工程断面図。
【図３】実施例２で説明するＣＳＰ化したフリップチップタイプの半導体装置の断面図。
【図４】実施例３で説明する半導体装置の断面図及び斜視図。
【図５】図４に示すチップをスタックしたＭＣＰタイプの半導体装置の断面図。
【符号の説明】
【００２１】
１、２０、３０・・・半導体基板
９、２９、４０・・・はんだボール
１１、２１、３１・・・ソース／ドレイン領域
１２、２２、３２・・・ゲート
１３、２３、３３・・・素子分離領域（ＤＴＩ）
３４・・・通電領域
４３・・・シリコンチップ
【図１】
2009099841.tif 000003
【図２】
2009099841.tif 000004
【図３】
2009099841.tif 000005
【図４】
2009099841.tif 000006
【図５】
2009099841.tif 000007