(57)【要約】      （修正有）【課題】素子数が少なくても動作が速いレベルシフタ回路を提供する。【解決手段】入力電圧Ｖｉｎが接地電圧Ｖｓｓになり、ＰＭＯＳ３１及びＮＭＯＳ２１のゲート電圧（レベルシフタ部の入力端子の電圧）が電源電圧Ｖｄｄになると、ＮＭＯＳ２３がオンすることにより、ＰＭＯＳ３３及びＮＭＯＳ２２のドレイン電圧（レベルシフタ部の出力端子の電圧）が電源電圧Ｖｐｐになりやすくなり、出力電圧Ｖｏｕｔが接地電圧Ｖｓｓになりやすくなる。つまり、レベルシフタ回路の動作が速くなる。また、従来のレベルシフタ回路と比較し、インバータの数が少なくなるので、素子数が少なくなる。【選択図】図１
2009171084.tif 000002
【特許請求の範囲】
【請求項１】
レベルシフタ回路において、
入力された電圧を所定電圧にレベルシフトするレベルシフタ部と、
ソースが前記レベルシフタ部の出力端子に設けられ、ドレインに電源電圧を供給され、前記レベルシフタ部の入力端子がハイになるとオンするＮＭＯＳと、
を備えることを特徴とするレベルシフタ回路。
【請求項２】
前記ＮＭＯＳの閾値電圧は、前記レベルシフタ部のＮＭＯＳの閾値電圧よりも低いことを特徴とする請求項１記載のレベルシフタ回路。
【請求項３】
前記ＮＭＯＳは、ゲートが前記レベルシフタ部の入力端子に設けられ、バックゲートに接地電圧を供給されることを特徴とする請求項１記載のレベルシフタ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レベルシフタ回路に関する。
【背景技術】
【０００２】
従来のレベルシフタ回路について説明する。図２は、従来のレベルシフタ回路を示す図である。
【０００３】
レベルシフタ回路の入力端子がローになると、ＰＭＯＳＭ５及びＮＭＯＳＭ２のゲートがハイになり、ＰＭＯＳＭ５がオフし、ＮＭＯＳＭ２がオンし、ノードＰ１がローになる。すると、ＰＭＯＳＭ３がオンする。また、ＰＭＯＳＭ６のゲートがローになり、ＰＭＯＳＭ６がオンする。よって、ノードＰ２がハイになり、レベルシフタ回路の出力端子がローになる。この信号経路を、経路Ｂする。
【０００４】
また、レベルシフタ回路の入力端子がローになると、ＰＭＯＳＭ５及びＮＭＯＳＭ２のゲートがハイになり、ＰＭＯＳＭ５がオフし、ＮＭＯＳＭ２がオンし、ノードＰ１がローになる。すると、ノードＰ３がハイになり、レベルシフタ回路の出力端子がローになる。この信号経路を、経路Ａとする。
【０００５】
上記のように経路Ａ〜Ｂが存在し、経路Ａは経路Ｂよりも速い。この経路Ａにより、レベルシフタ回路の動作が速くなる（例えば、特許文献１参照）。
【特許文献１】特開２００７−３２９８１８号公報（図５）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、特許文献１によって開示された技術では、インバータＩ１〜Ｉ５が必要になり、素子数が多くなってしまう。
【０００７】
本発明は、上記課題に鑑みてなされ、素子数が少なくても動作が速いレベルシフタ回路を提供する。
【課題を解決するための手段】
【０００８】
本発明は、上記課題を解決するため、レベルシフタ回路において、入力された電圧を所定電圧にレベルシフトするレベルシフタ部と、ソースが前記レベルシフタ部の出力端子に設けられ、ドレインに電源電圧を供給され、前記レベルシフタ部の入力端子がハイになるとオンするＮＭＯＳと、を備えることを特徴とするレベルシフタ回路を提供する。
【発明の効果】
【０００９】
本発明では、レベルシフタ部の入力端子がハイになると、ＮＭＯＳがオンすることにより、レベルシフタ部の出力端子がハイになりやすくなる。つまり、レベルシフタ回路の動作が速くなる。
【００１０】
また、従来のレベルシフタ回路と比較し、インバータの数が少なくなるので、素子数が少なくなる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施形態を、図面を参照して説明する。
【００１２】
まず、レベルシフタ回路の構成について説明する。図１は、レベルシフタ回路を示す図である。
【００１３】
レベルシフタ回路は、インバータ１１〜１３、ＮＭＯＳ２１〜２３及びＰＭＯＳ３１〜３４を備えている。
【００１４】
インバータ１１は、電源電圧Ｖｄｄ及び接地電圧Ｖｓｓを供給され、入力端子がレベルシフタ回路の入力端子に接続され、出力端子がＮＭＯＳ２１とＰＭＯＳ３１とＮＭＯＳ２３のゲートに接続されている。インバータ１２は、電源電圧Ｖｄｄ及び接地電圧Ｖｓｓを供給され、入力端子がインバータ１１の出力端子に接続され、出力端子がＮＭＯＳ２２及びＰＭＯＳ３３のゲートに接続されている。インバータ１３は、電源電圧Ｖｐｐ及び接地電圧Ｖｓｓを供給され、入力端子がＰＭＯＳ３２のゲートとＰＭＯＳ３３のドレインとＮＭＯＳ２２のドレインとＮＭＯＳ２３のソースとに接続され、出力端子がレベルシフタ回路の出力端子に接続されている。ＰＭＯＳ３２は、ソースに電源電圧Ｖｐｐを供給され、ドレインがＰＭＯＳ３１のソースに接続されている。ＰＭＯＳ３１は、ドレインがＮＭＯＳ２１のドレイン及びＰＭＯＳ３４のゲートに接続されている。ＮＭＯＳ２１は、ソースに接地電圧Ｖｓｓを供給されている。ＰＭＯＳ３４は、ソースに電源電圧Ｖｐｐを供給され、ドレインがＰＭＯＳ３３のソースに接続されている。ＮＭＯＳ２２は、ソースに接地電圧Ｖｓｓを供給されている。ＮＭＯＳ２３は、ドレインに電源電圧Ｖｐｐを供給されている。ＰＭＯＳ３１〜３４は、バックゲートに電源端子Ｖｐｐを供給されている。ＮＭＯＳ２１〜２３は、バックゲートに接地端子Ｖｓｓを供給されている。
【００１５】
ここで、ＮＭＯＳ２３の閾値電圧はＮＭＯＳ２１〜２２の閾値電圧よりも低いので、ＮＭＯＳ２３はＮＭＯＳ２１〜２２よりもオンしやすい。また、電源電圧Ｖｐｐは電源電圧Ｖｄｄよりも高い。
【００１６】
また、インバータ１２とＮＭＯＳ２１〜２２とＰＭＯＳ３１〜３４とは、レベルシフト部を構成する。レベルシフト部は、電圧をＰＭＯＳ３１及びＮＭＯＳ２１のゲート（レベルシフタ部の入力端子）に入力され、その入力された電圧を所定電圧にレベルシフトし、その所定電圧をＰＭＯＳ３３及びＮＭＯＳ２２のドレイン（レベルシフタ部の出力端子）から出力する。
【００１７】
次に、レベルシフタ回路の動作について説明する。
【００１８】
入力電圧Ｖｉｎが接地電圧Ｖｓｓになると、インバータ１１により、ＰＭＯＳ３１及びＮＭＯＳ２１のゲート電圧（レベルシフタ部の入力端子の電圧）が電源電圧Ｖｄｄになり、ＰＭＯＳ３１がオフし、ＮＭＯＳ２１がオンする。すると、ＮＭＯＳ２１のドレイン電圧は接地電圧Ｖｓｓになり、ＰＭＯＳ３４がオンする。また、インバータ１２により、ＰＭＯＳ３３及びＮＭＯＳ２２のゲート電圧は接地電圧Ｖｓｓになり、ＰＭＯＳ３３はオンし、ＮＭＯＳ２２はオフする。よって、ＰＭＯＳ３３及びＮＭＯＳ２２のドレイン電圧（レベルシフタ部の出力端子の電圧）が電源電圧Ｖｐｐになり、インバータ１３により、出力電圧Ｖｏｕｔが接地電圧Ｖｓｓになる。
【００１９】
また、入力電圧Ｖｉｎが接地電圧Ｖｓｓになると、インバータ１１により、ＰＭＯＳ３１及びＮＭＯＳ２１のゲート電圧（レベルシフタ部の入力端子の電圧）が電源電圧Ｖｄｄになり、また、ＮＭＯＳ２３のゲート電圧が電源電圧Ｖｄｄになり、ＮＭＯＳ２３がオンする。すると、ＰＭＯＳ３３及びＮＭＯＳ２２のドレインと電源電圧Ｖｐｐが印加される電源端子との間に、ＰＭＯＳ３３〜３４を介する経路及びＮＭＯＳ２３を介する経路の２つの経路が存在するようになる。
【００２０】
スタンバイ時において、レベルシフタ回路は、ＰＭＯＳ３３〜３４及びＮＭＯＳ２３がオンし、ＮＭＯＳ２３のソース電圧及びドレイン電圧が電源電圧Ｖｐｐになるよう制御されている。すると、ＮＭＯＳ２３は、リーク電流を流しにくくなる。
【００２１】
このようにすると、入力電圧Ｖｉｎが接地電圧ＶｓｓになってＰＭＯＳ３１及びＮＭＯＳ２１のゲート電圧（レベルシフタ部の入力端子の電圧）が電源電圧Ｖｄｄになると、ＮＭＯＳ２３がオンすることにより、ＰＭＯＳ３３及びＮＭＯＳ２２のドレインと電源電圧Ｖｐｐが印加される電源端子との間に、ＰＭＯＳ３３〜３４を介する経路及びＮＭＯＳ２３を介する経路の２つの経路が存在し、ＰＭＯＳ３３及びＮＭＯＳ２２のドレインと接地電圧Ｖｓｓが印加される接地端子との間に、ＮＭＯＳ２２を介する経路の１つの経路が存在する。よって、ＰＭＯＳ３３及びＮＭＯＳ２２のドレイン電圧（レベルシフタ部の出力端子の電圧）が電源電圧Ｖｐｐになりやすくなり、出力電圧Ｖｏｕｔが接地電圧Ｖｓｓになりやすくなる。つまり、レベルシフタ回路の動作が速くなる。
【００２２】
また、従来のレベルシフタ回路と比較し、インバータの数が少なくなるので、素子数が少なくなる。よって、レベルシフタ回路の消費電力が少なくなる。また、レベルシフタ回路の面積が小さくなり、コストが安くなる。
【図面の簡単な説明】
【００２３】
【図１】レベルシフタ回路を示す図である。
【図２】従来のレベルシフタ回路を示す図である。
【符号の説明】
【００２４】
１１〜１３……インバータ    ２１〜２３……ＮＭＯＳ    ３１〜３４……ＰＭＯＳ
【図１】
2009171084.tif 000003
【図２】
2009171084.tif 000004