(57)【要約】【課題】不揮発性磁気メモリ装置１の欠陥セルを迅速に且つ低消費電力で検出する。【解決手段】第１導線と第２導線の各交差部に磁気記憶素子ＭＭとスイッチング素子ＴＲ１からなる単位セル４を構成し、第２導線ＢＬに接続するセンス回路ＣＯにより記憶情報を読み出す不揮発性磁気メモリ装置１において、第２導線ＢＬに接続し、磁気記憶素子ＭＭの不良を検出する不良判定器５を更に備え、スイッチング素子ＴＲ１を導通させて、第２導線ＢＬを介して単位セルの記憶情報を読み出す際に、不良判定器５が磁気記憶素子ＭＭの抵抗レベルが所定範囲を超えたか否かを検出して単位セル４の不良を判定することを特徴とする不揮発性磁気メモリ装置。【選択図】図１
2009043384.tif 000002
【特許請求の範囲】
【請求項１】
第１導線と前記第１導線に交差する第２導線と、前記第１導線と第２導線の各交差部に配置され、直列接続する磁気記憶素子とスイッチング素子を含む単位セルを複数有するメモリアレイ部と、前記第２導線に接続するセンス回路とを備え、前記単位セルを構成する前記磁気記憶素子の抵抗レベルが高抵抗レベルであるか低抵抗レベルであるかを前記センス回路により検出して、前記単位セルに記憶された情報を読み出す不揮発性磁気メモリ装置において、
前記第２導線に接続され、前記磁気記憶素子の不良を検出する不良判定器を更に供え、
前記第１導線に所定電圧を与えて前記スイッチング素子を導通させ、前記第２導線を介して前記単位セルの記憶情報を読み出す際に、前記不良判定器は、前記磁気記憶素子の抵抗レベルが所定範囲を超えたか否かを検出して前記単位セルの不良を判定することを特徴とする不揮発性磁気メモリ装置。
【請求項２】
前記不良判定器は、オープン不良を検出する第１比較器とショート不良を検出する第２比較器とを有し、前記第１及び前記第２比較器が夫々前記第２導線の電位レベルを検出することにより、前記磁気記憶素子の抵抗レベルが前記所定範囲の上限及び下限を超えたか否かを検出することを特徴とする請求項１に記載の不揮発性磁気メモリ装置。
【請求項３】
前記不良判定器は、前記センス回路により前記単位セルに記憶された情報を読み出す際に、前記磁気記憶素子の抵抗レベルが前記所定範囲の上限及び下限の複数のレベルを超えたか否かを時系列的に検出して前記単位セルの不良を判定することを特徴とする請求項１又は請求項２に記載の不揮発性磁気メモリ装置。
【請求項４】
冗長メモリアレイ部を更に備え、前記単位セルの記憶情報を読み出す際に前記不良判定器が不良を判定したときに、前記不良の単位セルを含む前記メモリアレイ部の所定領域が前記冗長メモリアレイ部により置き換えられることを特徴とする請求項１〜３のいずれか１項に記載の不揮発性磁気記憶メモリ装置。
【請求項５】
第１導線と前記第１導線に交差する第２導線と、前記第１導線と第２導線の各交差部に配置され、直列接続する磁気記憶素子とスイッチング素子を含む単位セルを複数有するメモリアレイ部と、前記第２導線に接続するセンス回路とを備え、前記単位セルを構成する前記磁気記憶素子の抵抗レベルが高抵抗レベルであるか低抵抗レベルであるかを前記センス回路により検出して、前記単位セルに記憶された情報を読み出す不揮発性磁気メモリ装置の駆動方法において、
前記第２導線に接続され、前記磁気記憶素子の不良を検出する不良判定器を更に備え、
前記第１導線に所定電圧を与えて前記スイッチング素子を導通させ、前記第２導線を介して前記単位セルの記憶情報を読み出す読み出しステップにおいて、前記不良判定器が前記磁気記憶素子の抵抗レベルを検出して前記単位セルの不良を判定する不良判定ステップを有することを特徴とする不揮発性磁気メモリ装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁気記憶素子からなる不揮発性メモリ装置に関し、特に、記憶情報読み出し時に欠陥メモリを検出する不揮発性メモリ装置に関する。
【背景技術】
【０００２】
高速に読み出し書き込みが可能であり、外部電力を必要としないで記憶状態が維持される磁気記憶素子を備えた不揮発性磁気メモリ装置が知られている。図７（ａ）は、この種の磁気記憶素子を表す模式的断面図である。上下の電極１０１、１００の間に、磁化の向きが固定される固定磁化層１０２と、外部磁界により磁化の向きが反転可能な強磁性体からなる記憶層１０３と、固定磁化層１０２と記憶層１０３に挟まれたトンネル電流が流れるトンネル絶縁層１０４から構成されている。図７(ａ)に示すように、固定磁化層１０２の磁化の向きは左から右の矢印方向に固定されている。記憶層１０３は、磁化の向きを左から右方向に、あるいは右から左方向に向けて反転させることができる。そして、固定磁化層１０２と記憶層１０３の磁化の方向が同じ方向を向いている状態で上下の電極１０１、１００間に電流を流したときの抵抗と、固定磁化層１０２と記憶層１０３の磁化方向が反対方向を向いている状態で上下電極１０１、１００間に電流を流したときの抵抗とは異なる値をとる。従って、記憶層１０３の磁化方向を制御することにより情報の書き込みを行うことができ、磁化方向に伴う抵抗差を検出して情報の読み出しを行うことができる。
【０００３】
図７（ｂ）は、１トランジスタ１磁気記憶素子（１Ｔ１Ｒ方式）の場合の、単位セルの回路図を表している。単位セルは、磁気記憶素子１０５とスイッチングトランジスタ１０６が直列に接続されている。磁気記憶素子１０５の矢印は記憶層１０３の磁化方向を模式的に表しており、例えば磁化方向が下向きの場合に磁気記憶素子１０５は高抵抗状態となり、磁化方向が上向きの場合に磁気記憶素子１０５は低抵抗状態となる。高抵抗状態を情報“０”、低抵抗状態を情報“１”とすれば、１ビットを構成することができる。
【０００４】
磁気記憶素子がスピン注入磁化反転メモリの場合には、上下の電極１０１、１００間に流す電流の方向により、記憶層１０３の磁化方向を制御する。スピン注入磁化反転メモリは、磁化の向きが固定された固定磁化層１０２を通過したスピン偏極電子が、磁化の向きが固定されていない記憶層１０３に侵入する際にスピントルクを与える。このとき、ある閾値以上の電流を流せば記憶層１０３である強磁性層が磁化反転する現象が生じる。この現象を利用してデータの書き換えを行う。反転させる磁化の向きは、流す電流の向き、即ち固定磁化層１０２から記憶層１０３に電流を流す、若しくは、記憶層１０３から固定磁化層１０２に電流を流すことにより制御する。
【０００５】
図７（ｃ）は、スピン注入磁化反転メモリの上下電極１０１、１００間に流す電流、即ち書き込み電流Ｉと、上下電極間１０１、１００間の抵抗Ｒの変化を表す模式図である。書き込み電流を正方向に増大させると、固定磁化層１０２の磁化方向に対して記憶層１０３の磁化が同方向へ反転して高抵抗Ｒｈ状態となり、情報“０”が書き込まれる。流す電流の極性を反転させて増大させると、記憶層１０３の磁化が再び反転して低抵抗Ｒｌ状態となり、情報“１”が書き込まれる。スピン注入磁化反転メモリを使用すれば、磁気記憶素子の外部から磁界を与えて磁化方向を反転させる場合と比較して、書き込み用ワード線を必要とせず、素子が微細化されても電流を増やさずに磁化反転できる、という利点がある。その反面、薄い絶縁膜１０４に直接正負の大電流を流す必要があるため、磁気記憶素子が破壊し易く、オープン不良になりやすい。
【０００６】
ところで、コンピュータ装置や携帯機器に使用される不揮発性メモリは容量が大規模化している。大容量の不揮発性メモリを無欠陥で作成することは、困難となってきている。そこで、半導体不揮発性メモリにおいては、製造途中で発生した欠陥を救済する方法として、予め冗長メモリを構成し、出荷時の検査によりメモリ素子に欠陥が発見されたときに、その欠陥部分を冗長メモリにより置き換える方法がとられている。また、出荷後に発生した欠陥を修正する方法も提案されている。
【０００７】
特許文献１には、半導体不揮発性メモリの欠陥救済方法が記載されている。この方法によれば、メモリ領域に主メモリ領域と冗長メモリ領域とを構成する。そして、主メモリ領域にデータを書き込んだ後に、書き込んだデータを読み出して正しく書き込まれたかどうかを判定するライトベリファイを行う。欠陥メモリセルが発見されたときは、その欠陥メモリを冗長メモリにより置き換える。そして、主メモリ領域の欠陥メモリのアドレスが指定されたときは、置き換えられた冗長メモリにアクセスすることにより、欠陥の救済を行う。特許文献１に記載される欠陥救済方法は、出荷後の使用時に発生する欠陥に対しても救済することができる。
【特許文献１】特開２００２−２５２９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
特許文献１の方法は、まずメモリ素子にデータを書き込んで、データが正しく書き込まれたかどうかを読み出し、書き込んだデータと読み出したデータとを比較するライトベリファイを行う。一般的にライトベリファイが成功しない場合には、成功するまで制限回数行い続ける。しかしながら、磁気記憶素子の場合は書き込みを行うためには記憶層の磁化方向を反転させることが必要である。記憶層の磁化反転には高い電流を必要とし、磁気記憶素子に大きなストレスを与える。一方、携帯機器等においては低消費電力化の要求が強い。従って、欠陥セルの検出のためのライトベリファイ動作を頻繁に行って電力を消費することは避けたい。また、ライトベリファイは書き込み動作と読み出し動作の少なくとも２回行う必要があり、多大な時間を要する。
【課題を解決するための手段】
【０００９】
本発明は、上記の課題を解決するために以下の手段を講じた。
【００１０】
請求項１に係る発明においては、第１導線と前記第１導線に交差する第２導線と、前記第１導線と第２導線の各交差部に配置され、直列接続する磁気記憶素子とスイッチング素子を含む単位セルを複数有するメモリアレイ部と、前記第２導線に接続するセンス回路とを備え、前記単位セルを構成する前記磁気記憶素子の抵抗レベルが高抵抗レベルであるか低抵抗レベルであるかを前記センス回路により検出して、前記単位セルに記憶された情報を読み出す不揮発性磁気メモリ装置において、前記第２導線に接続され、前記磁気記憶素子の不良を検出する不良判定器を更に供え、前記第１導線に所定電圧を与えて前記スイッチング素子を導通させ、前記第２導線を介して前記単位セルの記憶情報を読み出す際に、前記不良判定器は、前記磁気記憶素子の抵抗レベルが所定範囲を超えたか否かを検出して前記単位セルの不良を判定することを特徴とする不揮発性磁気メモリ装置とした。
【００１１】
即ち、ライトベリファイにより良／不良を判定する方式とは異なり、読み出しの時点で良／不良を判定する機構を有している。磁気記憶素子においてショートやオープンになった不良ビットは、通常の抵抗値とはかけ離れた値を示す。そのため、この種の不良ビットはライトエラーとは区別され、ライトベリファイを通して不良ビットを検出する必要はない。
【００１２】
請求項２に係る発明においては、前記不良判定器は、オープン不良を検出する第１比較器とショート不良を検出する第２比較器とを有し、前記第１及び前記第２比較器が夫々前記第２導線の電位レベルを検出することにより、前記磁気記憶素子の抵抗レベルが前記所定範囲の上限及び下限を超えたか否かを検出することを特徴とする請求項１に記載の不揮発性磁気メモリ装置とした。
【００１３】
請求項３に係る発明においては、前記不良判定器は、前記センス回路により前記単位セルに記憶された情報を読み出す際に、前記磁気記憶素子の抵抗レベルが前記所定範囲の上限及び下限の複数のレベルを超えたか否かを時系列的に検出して前記単位セルの不良を判定することを特徴とする請求項１又は請求項２に記載の不揮発性磁気メモリ装置とした。
【００１４】
請求項４に係る発明においては、冗長メモリアレイ部を更に備え、前記単位セルの記憶情報を読み出す際に前記不良判定器が不良を判定したときに、前記不良の単位セルを含む前記メモリアレイ部の所定領域が前記冗長メモリアレイ部により置き換えられることを特徴とする請求項１〜３のいずれか１項に記載の不揮発性磁気記憶メモリ装置とした。
【００１５】
請求項５に係る発明においては、第１導線と前記第１導線に交差する第２導線と、前記第１導線と第２導線の各交差部に配置され、直列接続する磁気記憶素子とスイッチング素子を含む単位セルを複数有するメモリアレイ部と、前記第２導線に接続するセンス回路とを備え、前記単位セルを構成する前記磁気記憶素子の抵抗レベルが高抵抗レベルであるか低抵抗レベルであるかを前記センス回路により検出して、前記単位セルに記憶された情報を読み出す不揮発性磁気メモリ装置の駆動方法において、前記第２導線に接続され、前記磁気記憶素子の不良を検出する不良判定器を更に備え、前記第１導線に所定電圧を与えて前記スイッチング素子を導通させ、前記第２導線を介して前記単位セルの記憶情報を読み出す読み出しステップにおいて、前記不良判定器が前記磁気記憶素子の抵抗レベルを検出して前記単位セルの不良を判定する不良判定ステップを有することを特徴とする不揮発性磁気メモリ装置の駆動方法とした。
【発明の効果】
【００１６】
本発明によれば、第１導線と第２導線の各交差部に配置され、磁気記憶素子とスイッチング素子が直列接続する単位セルを含むメモリアレイ部と、第２導線に接続され、単位セルに記憶された記憶情報を読み出すセンス回路とを備え、センス回路により単位セルを構成する磁気記憶素子の抵抗レベルを検出して、単位セルに記憶された記憶情報を読み出す不揮発性磁気メモリ装置であり、第２導線に接続され、磁気記憶素子の不良を検出する不良判定器を更に備えており、第１導線に所定電圧を与えてスイッチング素子を導通させ、第２導線を介して単位セルの記憶情報を読み出す際に、不良判定器が磁気記憶素子の抵抗レベルが所定範囲を超えたか否かを検出して前記単位セルの不良を判定するようにした。
【００１７】
これにより、欠陥セルを検出する際に、メモリアレイ部に検査用データを書き込み、読み出して書き込んだデータと読み出したデータとを比較する必要がない。そのため、データ書き込みのために大きな電流を流す必要がなく、メモリアレイ部にストレスを与えず、電力消費を増大させることなく、迅速に欠陥セルを検出することができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明について図面を用いて詳細に説明する。
【００１９】
図１は、本発明の不揮発性磁気メモリ装置の一実施形態を表す模式的回路図である。第１導線に相当する読み出しワード線ＷＬＲと第２導線に相当するビット線ＢＬの各交差部には、磁気記憶素子ＭＭとスイッチング素子に相当する電界効果トランジスタＴＲ１からなる単位セル４が配置されている。また、読み出しワード線ＷＬＲに平行して書き込みワード線ＷＬＷが形成されている。読み出しワード線ＷＬＲと書き込みワード線ＷＬＷは、ワードドライバ２に接続され、読み出し電圧や書き込み電流が与えられる。ビット線ＢＬにはセンス回路３が接続されている。また、ビット線ＢＬには不良判定器５が接続されている。
【００２０】
単位セル４は、磁気記憶素子ＭＭと電界効果トランジスタＴＲ１が直列に接続している。磁気記憶素子ＭＭの電界効果トランジスタＴＲ１に接続する端子と反対側の端子はビット線ＢＬに接続している。電界効果トランジスタＴＲ１の磁気記憶素子ＭＭに接続する端子と反対側の端子は、固定電位を有する電極８、例えばＧＮＤに接続している。磁気記憶素子ＭＭは、既に説明したように、固定磁化層と強磁性体からなる記憶層とがトンネル絶縁膜を介して積層されている。記憶層の磁化方向が固定磁化層の磁化方向と同じ方向を向いているときと、反対方向を向いているときとで、固定磁化層と記憶層間の抵抗が異なる。この抵抗の差を、読み出しワード線ＷＬＲに所定電圧を与えて電界効果トランジスタＴＲ１を導通し、ビット線ＢＬから磁気記憶素子ＭＭに読み出し電流を流して、磁気記憶素子ＭＭの抵抗変化をビット線ＢＬの電位変化として検出する。
【００２１】
センス回路３は、ビット線ＢＬに読み出し電流を与えるための電界効果トランジスタＴＲ２と、ビット線ＢＬの電位を検出するための比較回路ＣＯ１から構成されている。電界効果トランジスタＴＲ２と比較回路ＣＯ１が各ビット線ＢＬにそれぞれ接続されている。読み出し時に電界効果トランジスタＴＲ２を導通して所定の読み出し電流をビット線ＢＬに流す。すると磁気記憶素子ＭＭの抵抗の高低によりビット線ＢＬの電位が変化する。比較回路ＣＯ１は参照電圧Ｖｒｅｆとビット線ＢＬの電圧を入力し、ビット線ＢＬの電位が参照電圧の電位よりも高いときにその出力がＬ（ロウ）レベルとなり、ビット線ＢＬの電位が参照電圧の電位よりも低いときにその出力がＨ（ハイ）レベルとなる。これにより、磁気記憶素子ＭＭに記憶された記憶情報を読み出す。
【００２２】
不良判定器５は、各ビット線ＢＬに接続する不良判定回路６により構成されている。不良判定回路６は、２つの比較回路ＣＯ２、ＣＯ３と、この２つの比較回路の出力を入力する論理回路（ｅｘｃｌｕｓｉｖｅ  ＯＲ回路）ＸＯＲ１から構成されている。比較回路ＣＯ２は、一方の入力端がビット線ＢＬに接続し、他方の入力端が磁気記憶素子ＭＭのオープン欠陥を検出するための参照電圧Ｖｒｅｆ＿ｏを入力する。比較回路ＣＯ３は、一方の入力端がビット線ＢＬに接続し、他方の入力端が磁気記憶素子ＭＭのショート欠陥を検出するための参照電圧Ｖｒｅｆ＿ｓを入力する。論理回路ＸＯＲ１は、上記２つの比較回路ＣＯ３の出力を入力して、エクシクルーシブＯＲの論理出力を出力端７から出力する。
【００２３】
不良判定回路６は次のようにして単位セル４の不良を判定する。読み出しワード線ＷＬＲに所定の電圧を与えて電界効果トランジスタＴＲ１を導通させ、更に電界効果トランジスタＴＲ２を導通させてビット線ＢＬに読み出し電流を与えて、単位セル４に記憶された記憶情報をセンス回路３により読み出す。この読み出し動作のときに、参照電圧Ｖｒｅｆ＿ｏに参照電圧Ｖｒｅｆよりも高い第１電位レベルの電圧を与える。同様に、参照電圧Ｖｒｅｆ＿ｓに参照電圧Ｖｒｅｆよりも低い第２電位レベルの電圧を与える。
【００２４】
磁気記憶素子ＭＭがオープン欠陥であるときは、磁気記憶素子ＭＭの抵抗値は高くなり、電流が流れ難くなる。その結果、ビット線ＢＬの電位は上昇する。ビット線ＢＬの電位が参照電圧Ｖｒｅｆ＿ｏよりも高くなったときに、比較回路ＣＯ２の出力はＨレベルからＬレベルに反転する。このとき、比較回路ＣＯ３の出力もＬレベルであるから、論理回路ＸＯＲ１の出力端７はＨレベルからＬレベルへ反転してエラー信号を出力する。一方、磁気記憶素子ＭＭがショート欠陥であるときは、磁気記憶素子ＭＭの抵抗値は低くなり、電流が流れやすくなる。その結果、ビット線ＢＬの電位は低下する。ビット線の電位が参照電圧Ｖｒｅｆ＿ｓよりも低くなったときに、比較回路ＣＯ３の出力はＬレベルからＨレベルへ反転する。このとき、比較回路ＣＯ２の出力もＨレベルであるから、論理回路ＸＯＲ１の出力端７はＨレベルからＬレベルへ反転してエラー信号を出力する。
【００２５】
単位セル４の磁気記憶素子ＭＭが正常である場合には、ビット線ＢＬの電位は、参照電圧Ｖｒｅｆ＿ｏとＶｒｅｆ＿ｓの間となる。この場合には、比較回路ＣＯ２の出力はＨレベルとなり、比較回路ＣＯ２の出力はＬレベルとなる。従って、論理回路ＸＯＲ１のＨレベルとＬレベルを入力してその出力端７はＨレベルとなり、エラー信号は出力されない。
【００２６】
即ち、不良判定回路６は、読み出し時において、ビット線ＢＬの電位が第１電位レベルとしての参照電圧Ｖｒｅｆ＿ｏと第２電位レベルとしての参照電圧Ｖｒｅｆ＿ｓの範囲にあるときは単位セル４が正常であると判定し、上記範囲を超えたときは単位セルが不良であると、判定する。
【００２７】
なお、上記実施形態では単位セル４が１Ｔ１Ｒ方式について説明したが、これに限定されない。単位セルに互いに磁化方向が反転する２つの磁気記憶素子ＭＭを用いた方式等の他の方式を使用することができる。また、磁気記憶素子ＭＭとしてスピン注入磁化反転メモリを使用する場合には、書き込みワード線ＷＬＷは必ずしも必要としない。
【００２８】
図２を用いて、磁気記憶素子ＭＭの抵抗と欠陥の関係について説明する。図２（ａ）は、磁気記憶素子ＭＭのある母集団における抵抗の分布を示している。横軸が抵抗値であり縦軸が磁気記憶素子ＭＭの数である。参照抵抗Ｒｒｅｆを中心にして、高抵抗状態ＲＨの磁気記憶素子ＭＭと低抵抗状態ＲＬの磁気記憶素子ＭＭは所定の広がりを持って分布する。参照抵抗Ｒｒｅｆは比較回路ＣＯ２に与える参照電圧Ｖｒｅｆに対応している。高抵抗状態ＲＨと低抵抗状態ＲＬを検出することにより、記憶された情報が検出される。Ｖｒｅｆの設定は、擬似的な抵抗により設定してもよいし、参照電圧発生用の磁気記憶素子を用いて設定することができる。
【００２９】
図２（ｂ）は、磁気記憶素子ＭＭのある母集団における抵抗の分布を、ショート欠陥やオープン欠陥の抵抗分布を加えて示している。横示軸が抵抗値であり縦軸が磁気記憶素子ＭＭの数である。図に示すように、磁気記憶素子ＭＭの抵抗レベルが所定範囲、即ち、下限としての参照抵抗Ｒｒｅｆ＿ｓと上限としての参照抵抗Ｒｒｅｆ＿ｏの範囲を超えたときに、ショート欠陥又はオープン欠陥となる。従って、磁気記憶素子ＭＭの記憶情報を読み出す際に、低抵抗状態ＲＬ及び高抵抗状態ＲＨと区別して参照抵抗Ｒｒｅｆ＿ｓ及びＲｒｅｆ＿ｏを設定しておけばよい。
【００３０】
図２（ｃ）は、各抵抗領域間で磁気記憶素子ＭＭの数が連続的に分布する場合を示している。図２（ｃ）においては、低抵抗状態ＲＬの分布の上限レベルとして参照抵抗Ｒｒｅｆ＿Ｌ＿Ｈを設定している。また、高抵抗状態ＲＨの分布の下限レベルとして参照抵抗Ｒｒｅｆ＿Ｈ＿Ｌを設定している。このように設定しておけば、ショート欠陥やオープン欠陥になった磁気記憶素子ＭＭの他に、低抵抗状態ＲＬや高抵抗状態ＲＨの分布はずれを生じた磁気記憶素子ＭＭも検出することができる。
【００３１】
なお、上記実施形態においては、読み出し電流をビット線ＢＬから磁気記憶素子ＭＭを介して電極８に流した場合である。これとは反対に、電極８から磁気記憶素子ＭＭを介してビット線ＢＬに読み出し電流を流した場合には、オープン不良を検出する比較回路ＣＯ２に与える第１電位レベルとしての参照電圧Ｖｒｅｆ＿ｏは、ショート不良を検出する比較回路ＣＯ３に与える第２電位レベルとしての参照電圧Ｖｒｅｆ＿ｓより低くなる。
【００３２】
図３は、不揮発性磁気メモリ装置１の不良判定回路６の他の実施形態を表す回路図である。同一の部分又は同一の機能を有する部分には同一の符号を付している。図３に示すように、不良判定回路６は、４つの比較回路ＣＯ２、ＣＯ３、ＣＯ４及びＣＯ５と、これらの比較回路の出力を入力とする論理回路ＸＯＲ２から構成されている。各比較回路ＣＯ２〜ＣＯ５の一方の入力端はビット線ＢＬに接続してビット線ＢＬの電位を入力する。比較回路ＣＯ２の他方の入力端は参照電圧Ｖｒｅｆ＿ｏを、比較回路ＣＯ３の他方の入力端は参照電圧Ｖｒｅｆ＿ｓを夫々入力し、磁気記憶素子ＭＭのショート欠陥及びオープン欠陥の検出レベルを設定している。
【００３３】
更に、比較回路ＣＯ４の他方の入力端は参照電圧Ｖｒｅｆ＿Ｈ＿Ｌを、比較回路ＣＯ５の他方の入力端は参照電圧Ｖｒｅｆ＿Ｌ＿Ｈを夫々入力し、磁気記憶素子ＭＭの高抵抗状態の下限レベル及び低抵抗状態の上限レベルを設定している。本実施形態においては、図２（ｃ）の参照抵抗Ｒｒｅｆ＿Ｈ＿Ｌが参照電圧Ｖｒｅｆ＿Ｈ＿Ｌに対応し、参照抵抗Ｒｒｅｆ＿Ｌ＿Ｈが参照電圧Ｖｒｅｆ＿Ｌ＿Ｈに対応している。
【００３４】
各比較回路ＣＯ２〜ＣＯ５の出力が論理回路ＸＯＲ２に入力する。その結果、ビット線ＢＬの電位が、参照電圧Ｖｒｅｆ＿ｏよりも大きい場合と、参照電圧Ｖｒｅｆ＿Ｈ＿ＬとＶｒｅｆ＿Ｌ＿Ｈの間にある場合と、参照電圧Ｖｒｅｆ＿ｓより小さい場合に、論理回路ＸＯＲ２の出力端はＬレベルとなり、エラー信号を出力する。ビット線ＢＬの電位が、参照電圧Ｖｒｅｆ＿ｏとＶｒｅｆ＿Ｈ＿Ｌの間にある場合（磁気記憶素子ＭＭの抵抗レベルが高抵抗状態の範囲）と、参照電圧Ｖｒｅｆ＿Ｌ＿ＨとＶｒｅｆ＿ｓにある場合（磁気記憶素子ＭＭの抵抗レベルが低抵抗状態の範囲）は、論理回路ＸＯＲ２の出力端はＨレベルとなり、磁気記憶素子ＭＭは正常であることを示す。即ち、磁気記憶素子ＭＭの抵抗レベルが高抵抗レベルの範囲の上限及び下限を超えた場合と、磁気記憶素子ＭＭの抵抗レベルが低抵抗レベルの範囲の上限及び下限を超えた場合に、不良判定回路６は当該単位セル４を不良と判定する。
【００３５】
このように設定することにより、磁気記憶素子ＭＭがショート欠陥及びオープン欠陥になった場合の他に、低抵抗状態と高抵抗状態の分布から外れた磁気記憶素子ＭＭも欠陥セルとして検出することができる。
【００３６】
図４は、不揮発性磁気メモリ装置１の不良判定回路６の他の実施形態を表す回路図である。同一の部分または同一の機能を有する部分には同一の符号を付している。本実施形態においては、単一の比較回路ＣＯ６を用いて時系列的に欠陥セルを検出する。
【００３７】
図４において、比較回路ＣＯ６の一方の入力端はビット線ＢＬに接続し、他方の入力端は４つの参照電圧Ｖｒｅｆ＿ｏ、Ｖｒｅｆ＿Ｈ＿Ｌ、Ｖｒｅｆ＿Ｌ＿Ｈ、Ｖｒｅｆ＿ｓを時系列的に出力するセレクタＳＬの出力電圧を入力する。比較回路ＣＯ６の出力はエラー信号レジスタＥＲＲに入力され、エラー信号レジスタＥＲＲは比較回路ＣＯ６から時系列的に出力される上記参照電圧ごとの出力を記憶する。論理回路ＸＯＲ２は、記憶された参照電圧ごとの出力を並列に入力し、その出力端７からエラー信号を出力する。論理回路ＸＯＲ２の論理出力は、図３で説明したと同様である。
【００３８】
複数の比較回路を同時に作動させて欠陥セルを検出すると、読み出し時における消費電流が増大する。本実施形態のように、単一の比較回路ＣＯ６により参照電圧を時系列的に変えて欠陥セルを検出することにより、読み出し時の消費電流の増加を抑制することができる。高速読み出しが要求されない場合に特に有効である。なお、本実施形態では、セレクタＳＬにより４つの参照電圧を時系列的出力する例であるが、図１において説明したように、２つの参照電圧Ｖｒｅｆ＿ｏ、Ｖｒｅｆ＿ｓを時系列的に出力して、欠陥を検出するようにしてもよい。
【００３９】
また、参照電圧は、バイアス回路などを用いて発生させてもよいし、参照電圧発生用の磁気記憶素子を形成して発生させるようにしてもよい。例えば、ショート欠陥又は低抵抗状態の下限を判定する参照電圧レベルは、メモリアレイ部の磁気記憶素子ＭＭよりも面積が大きくデザインされた磁気記憶素子を使用する。あるいは、トンネル絶縁膜のない磁気記憶素子を適用する。オープン欠陥又は高抵抗状態の上限を判定する参照電圧レベルは、メモリアレイ部の磁気記憶素子ＭＭよりも面積が小さくデザインされた磁気記憶素子を使用する。あるいは、トンネル絶縁膜を厚くした磁気記憶素子を適用する。磁気記憶素子を用いて参照電圧を発生させることにより、磁気記憶素子ＭＭの製造時の特性ばらつきを吸収する、あるいは低減することができる。
【００４０】
以上説明してきた本発明による不揮発性磁気メモリ装置は、読み出し時に欠陥セルを検出する。磁気記憶素子ＭＭが欠陥セルと判定された場合は、この欠陥セルは、ライトエラーの場合と異なり素子自体が物理的に破壊している。そのためデータを正しく格納することができない。しかし、当該欠陥セルのアドレス情報を取得することができる。通常ライトエラーを訂正する場合、エラーコレクト回路（ＥＣＣ）を使用するが、これはハミング距離などの関係から、例えば情報ビット８ｂｉｔに対し検査ビット４ｂｉｔが必要である。しかし欠陥セルのアドレス情報が取得できた場合は、１ｂｉｔのパリティビットだけで不良メモリを訂正することができる。即ち、本発明による不揮発性磁気メモリ装置の場合には、検査ビットを少なくすることができるので、回路構成も簡単になりＥＣＣによる速度低下も低減することができる。
【００４１】
図５は、メモリアレイ部の欠陥セルを冗長メモリアレイ部により置き換え可能な不揮発性磁気メモリ装置１の実施形態を表すブロックダイアグラムである。同一の部分又は同一の機能を有する部分には同一の符号を付している。
【００４２】
図５に示すように、不揮発性磁気メモリ装置１は、メモリアレイ部１０と冗長メモリアレイ部１１を備えている。不揮発性磁気メモリ装置１は、メモリアレイ部１０及び冗長メモリアレイ部１１のワード線を駆動するためのワードドライバ２と、書き込み又は読み出し時にワード線を選択するためのローデコーダ１２と、書き込み時及び読み出し時にメモリアレイ部１０のビット線を駆動するためのライトドライバ１４と、メモリアレイ部１０の記憶情報を読み出して出力するセンス回路３と、参照電圧からなる不良レベル信号を入力し、メモリアレイ部１０の欠陥セルを検出するための不良判定器５と、冗長メモリアレイ部１１のビット線を駆動するためのライトドライバ１６と、冗長メモリアレイ部１１の記憶情報を読み出すセンス回路１３と、不良判定器５から欠陥セルを検出した情報を取得して欠陥セルのアドレスを記憶する不良アドレス記憶部２１と、入力アドレス信号とメモリアレイ部１０及び冗長メモリアレイ部１１のアドレスを比較するアドレス比較部１９と、読み出し又は書き込み時にビット線を選択するためのカラムデコーダ２０と、欠陥セルが含まれる所定領域の記憶情報を退避させる退避データ転送制御部１５と、退避データ転送制御部１５の制御によりセンス回路３により読み出された記憶情報を記憶するためのデータ退避記憶部１７と、アドレス信号、制御信号及びクロック信号を入力して上記各部を統括制御する制御部１８とから構成されている。
【００４３】
なお、本実施形態においては、メモリアレイ部１０の書き込み及び読み出しワード線は冗長メモリアレイ部１１に延在している。従って、ワードドライバ２により選択されるワード線は、同時に冗長メモリアレイ部のワード線を選択する。また、不良判定器５により欠陥セルが検出されたときは、当該欠陥セルを含むメモリアレイ部１０の所定領域が冗長メモリアレイ部１１に置き換えられる。
【００４４】
図６は、欠陥セルを検出したときに当該欠陥セルを冗長メモリにより置き換える手順を表すフローチャート図である。
【００４５】
書き込み処理（ステップＳ１）の後に読み出し処理（ステップＳ２）が行われる。読み出し処理の期間中に、不良判定回路６を起動させる。不良判定回路６の不良判定器５が欠陥セルを検出すると（ステップＳ３のＹｅｓ）、メモリアレイ部１０に対してアクセスを停止させるためのアクセス待ちフラグをＯＮする（ステップＳ４）。アクセス待ちフラグがＯＮすることにより、制御部１８はシステムに対して処理待ちの信号を出力して、ワードドライバ２及びライトドライバ１４はメモリアレイ部１０に対する書き込み及び読み出しを一旦停止する。制御部１８は、冗長メモリアレイ部１１に冗長メモリセルが残っているかどうか判定する（ステップＳ５）。制御部１８が、冗長メモリアレイ部１１に冗長メモリセルが残っていないと判定したときは（ステップＳ５のＮｏ）、不揮発性磁気メモリ装置１のシステムを終了する。この場合は、不揮発性磁気メモリ装置１は救済することができず、交換する必要がある。
【００４６】
制御部１８が、冗長メモリアレイ部１１に冗長メモリセルがまだ残っていると判定したときは（ステップＳ５のＹｅｓ）、退避データ転送制御部１５は、メモリアレイ部１０の欠陥セルを含む所定領域からセンス回路３を介して記憶情報を読み出し（ステップＳ６）、データ退避記憶部１７に記憶させる。また、不良アドレス記憶部２１は、欠陥セルを含む所定領域のアドレスを記憶する。制御部１８は、ワードドライバ２及びライトドライバ１６を駆動して、データ退避記憶部１７に退避した記憶情報を冗長メモリアレイ部１１に書き込む（ステップＳ７）。制御部１８は、アクセス待ちフラグをＯＦＦして（ステップＳ８）、読み出し動作を続行させる。メモリアレイ部１０の欠陥セルを含む所定領域のアドレスは、置き換えられた冗長メモリアレイ部１１のアドレスに置き換えられる。従って、制御部１８に入力したアドレス信号は、アドレス比較部１９において比較され、当該アドレス信号に応じて、メモリアレイ部１０と冗長メモリアレイ部１１にアクセス先が振り分けられる。
【００４７】
なお、上記欠陥セルを含む所定領域をメモリアレイ部１０から冗長メモリアレイ部１１に置き換える置き換え方法として、同一ロウ（ワード線）アドレス単位で置き換えるロウ冗長、同一カラム（ビット線）単位で置き換えるカラム冗長、同一ＩＯ(アイオー)単位で置き換えるＩＯ冗長などを使用する。このため、置き換え対象のメモリ素子には正常なメモリ素子が多数含まれる。従って、置き換えの際に当該領域の記憶情報を読み出して冗長メモリアレイ部１１に書き込む必要がある。この記憶情報の置き換えには、欠陥セルの情報を冗長メモリアレイ部１１に正しく書き込む必要があるが、欠陥セルの情報は、読み出しの際のエラーコレクトコードにより訂正すればよい。
【００４８】
以上説明してきたように、本発明においては、メモリアレイ部１０に記憶された情報を読み出す際に、ビット線ＢＬに接続された不良判定器５により欠陥セルを検出できるようにした。磁気記憶素子ＭＭへの書き込みは、メモリアレイ部１０に大きな電流を流すことが必要である。繰り返して書き込みを行うことによりストレスが蓄積し、欠陥セルが発生する。本発明によれば、この使用中に発生する欠陥セルを、大電流を流すことなく迅速に検出して冗長メモリに置き換えることができる。これにより、磁気記憶メモリの延命を図ることができる。
【図面の簡単な説明】
【００４９】
【図１】本発明の不揮発性磁気メモリ装置の実施形態を表す模式的回路図である。
【図２】本発明の不揮発性磁気メモリ装置の磁気記憶素子の抵抗と欠陥の関係を説明する説明図である。
【図３】本発明の不揮発性磁気メモリ装置の不良判定回路６の実施形態を表す回路図である。
【図４】本発明の不揮発性磁気メモリ装置の不良判定回路６の実施形態を表す回路図である。
【図５】本発明の不揮発性磁気メモリ装置の実施形態を表すブロックダイアグラムである。
【図６】本発明の不揮発性磁気メモリ装置の動作手順を表すフローチャート図である。
【図７】従来公知の磁気メモリを説明するための説明図である。
【符号の説明】
【００５０】
１  不揮発性磁気メモリ装置
２  ワードドライバ
３  センス回路
４  単位セル
５  不良判定器
６  不良判定回路
７  出力端
１０  メモリアレイ部
１１  冗長メモリアレイ部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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