(57)【要約】【課題】半導体集積回路において、進んだ製造プロセスにおいても、無駄に面積のオーバーヘッドが生じないメモリセルを実現する。【解決手段】情報保持回路２Ｂは、第１の反転回路１８Ａと、連続して直列に接続された同極の２個のトランジスタ１８ｃ、１８ｄを有する第２の反転回路１８Ｂとを備える。前記第１の反転回路１８Ａの出力は前記第２の反転回路１８Ｂの入力に接続され、前記第２の反転回路１８Ｂの出力は前記第１の反転回路１８Ａの入力に接続される。書き込み用ポートＡＷは、前記情報保持回路２Ｂに接続される。前記第２の反転回路１８Ｂの同極の２個のトランジスタ１８ｃ、１８ｄのうち１つのトランジスタ１８ｃのゲートは、前記書き込み用ポートＡＷのデータ信号が入力される。【選択図】図１８
2009043415.tif 000002
【特許請求の範囲】
【請求項１】
第１の反転回路及び第２の反転回路を備えた情報保持回路と、
前記情報保持回路に接続された書き込み用ポート部とを有し、
前記第１の反転回路の出力は、前記第２の反転回路の入力に接続され、
前記第２の反転回路の出力は、前記第１の反転回路の入力に接続され、
前記第２の反転回路は、連続して直列に接続された同極の複数のトランジスタを有し、
前記複数のトランジスタのうち少なくとも１つのトランジスタのゲートは、前記書き込み用ポート部のデータ信号が入力されている
ことを特徴とする半導体集積回路。
【請求項２】
前記請求項１記載の半導体集積回路において、
前記複数のトランジスタは、
第１のトランジスタと、
前記第１のトランジスタとは拡散層濃度、基板電圧又はゲート酸化膜圧のＭＯＳ特性が異なる第２のトランジスタとからなる
ことを特徴とする半導体集積回路。
【請求項３】
前記請求項１記載の半導体集積回路において、
前記複数のトランジスタのうち少なくとも１つのトランジスタのソースは、前記書き込み用ポート部のデータ信号の反転信号が入力されている
ことを特徴とする半導体集積回路。
【請求項４】
前記請求項１記載の半導体集積回路において、
前記書き込み用ポート部のデータ信号が入力されているトランジスタのソースは、前記書き込み用ポート部のデータ信号の反転信号が入力されている
ことを特徴とする半導体集積回路。
【請求項５】
前記請求項２記載の半導体集積回路において、
前記書き込み用ポート部のデータ信号の反転信号を出力するインバータを有し、
前記複数のトランジスタは、前記第２のトランジスタと前記ＭＯＳ特性が同じ第３のトランジスタを有し、
前記インバータは、前記第２のトランジスタと前記ＭＯＳ特性が同じ第４のトランジスタを有し、
前記第１のトランジスタと前記第２のトランジスタとの間の出力ノードは、前記第２のトランジスタ、前記第３のトランジスタ及び前記第４のトランジスタを介して接地されている
ことを特徴とする半導体集積回路。
【請求項６】
第１の反転回路及び第２の反転回路を備えた情報保持回路と、
前記情報保持回路に接続された複数の書き込み用ポート部とを有し、
前記第１の反転回路の出力は、前記第２の反転回路の入力に接続され、
前記第２の反転回路の出力は、前記第１の反転回路の入力に接続され、
前記第２の反転回路は、前記第２の反転回路の出力と接地電源との間に、連続して直列に接続された同極の複数のトランジスタを有し、
前記複数のトランジスタのうち１つのトランジスタは、ソースが前記接地電源に接地されている
ことを特徴とする半導体集積回路。
【請求項７】
前記請求項６記載の半導体集積回路において、
前記複数のトランジスタのうちソースが前記接地電源に接地されたトランジスタのゲートは、前記複数の書き込み用ポート部のうち活性化率が高いポート部のデータ信号が入力されている
ことを特徴とする半導体集積回路。
【請求項８】
前記請求項６記載の半導体集積回路において、
前記複数のトランジスタは、
第１のトランジスタと、
前記第１のトランジスタよりも前記第２の反転回路の出力から離れた位置に配置された第２のトランジスタとを有し、
前記第２のトランジスタのゲートが接続されている書き込み用ポート部の活性化率は、前記第１のトランジスタのゲートが接続されている書き込み用ポート部の活性化率よりも高い
ことを特徴とする半導体集積回路。
【請求項９】
前記請求項１〜８の何れか１項に記載の半導体集積回路において、
前記情報保持回路は、メモリセルである
ことを特徴とする半導体集積回路。
【請求項１０】
閾値電圧が同一の複数の第１のトランジスタからなる第１のダミー回路と、
前記第１のトランジスタと、前記第１のトランジスタとは異なる閾値電圧を有する第２のトランジスタとからなる第２のダミー回路と、
前記第１のトランジスタに供給する電源電圧を制御する第１の電源制御回路と、
前記第２のトランジスタに供給する電源電圧を制御する第２の電源制御回路とを有し、
前記１の電源制御回路は、前記第１のダミー回路からの出力信号の遅延した位相に基づいて前記第１のトランジスタに供給する電源電圧を制御し、
前記２の電源制御回路は、前記第１のトランジスタに供給する電源電圧が制御された後に、前記第２のダミー回路からの出力信号の遅延した位相に基づいて前記第２のトランジスタに供給する電源電圧を制御する
ことを特徴とする半導体集積回路。
【請求項１１】
前記請求項１０記載の半導体集積回路において、
前記第１のダミー回路及び前記第２のダミー回路はレジスタファイル内に配置され、
前記第１のダミー回路からの出力信号の遅延した位相と前記レジスタファイルの動作クロックとなる基準クロックとを比較する第１のカウンタ回路と、
前記第２のダミー回路からの出力信号の遅延した位相と前記基準クロックとを比較する第２のカウンタ回路とを有し、
前記１の電源制御回路は、前記第１のカウンタ回路の出力結果に基づいて前記第１のトランジスタに供給する電源電圧を制御し、
前記２の電源制御回路は、前記第２のカウンタ回路の出力結果に基づいて前記第２のトランジスタに供給する電源電圧を制御する
ことを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路、特に、多ポートを持つレジスタファイルの構成に関する。
【背景技術】
【０００２】
従来、半導体集積回路において、多ポートレジスタファイルを持つ場合には、この多ポートレジスタファイルに複数の機能ブロックを接続し、これら複数の機能ブロックによるデータの並列処置を行い得るようにしている。
【０００３】
例えば、特許文献１では、レジスタファイルを、書き込みポート数が２で読み出しポート数も２である多ポート型（２Write２Read （２Ｗ２Ｒ）型）とし、１Ｗ１Ｒ型の機能ブロックと他の１Ｗ１Ｒ型の機能ブロックとを前記２Ｗ２Ｒポート型のレジスタファイルに接続している。すなわち、この２Ｗ２Ｒポート型のレジスタファイルは、１つのメモリセルに対して、２個の読み出しポートと２個の書き込みポートとを用意し、１個の読み出しポート及び１個の書き込みポートを第１の機能ブロックに接続すると共に、他の１個の読み出しポート及び他の１個の書き込みポートを第２の機能ブロックに接続する構成としている。
【０００４】
また、前記メモリセルを含むトランジスタ回路では、従来、その構成トランジスタの閾値電圧、その構成トランジスタへの供給電圧、その構成トランジスタの活性化率、及びその消費電力との間には、与えられた所定活性化率の下では消費電力を最少にする閾値電圧及び供給電圧が存在することが、例えば非特許文献１に記載されている。
【特許文献１】特開平１１−１７５３９４号公報（図１３）
【非特許文献１】K.Nose et al., .Optimization of VDD and VTH for low-power and high-speed applications,. ASPDAC.00, pp. 469-474, Jan. 2000.
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、前記従来の多ポート型レジスタファイルを有する半導体集積回路では、次の欠点がある。
【０００６】
すなわち、従来の多ポート型レジスタファイルでは、既述の通り、接続される複数の機能ブロックの書き込みポート及び読み出しポートの合計数のポートが、１個のメモリセル毎に用意される。このため、多ポート型レジスタファイルは面積が増大する欠点がある。
【０００７】
更に、前記従来の多ポート型レジスタファイルでは、例えば、接続される１つの機能ブロックの活性化率（アクセス頻度）が高く、他の機能ブロックの活性化率が低い場合に、一方の活性化率の下で消費電力を最少に最適化するための供給電圧やトランジスタの閾値電圧が存在するものの、他方の活性化率でメモリセルを使用する際には、その供給電圧や閾値電圧は最適値とならないため、消費電力は最少化されず、無駄な消費電力が存在する課題があった。
【０００８】
そこで、例えば、従来のようにメモリセルを複数の機能ブロック間で共用する構成を採用せず、各機能ブロックでは専用のメモリセルを使用する構成を採用することが考えられる。この考えの下では、専用のメモリセル別に、その専用の機能ブロックの活性化率に対応した供給電圧や閾値電圧を設定することができて、消費電力を有効に削減できる。しかも、専用のメモリセルには、その専用の機能ブロックが有する読み出しポート及び書き込みポートの合計ポート数だけを設ければ良く、他の機能ブロックが有するポートの数だけ必要ポート数を削減でき、省面積化が可能である。
【０００９】
しかし、前記考えでは、ある機能ブロックが必要とするデータが、その専用のメモリセルではなく、他の機能ブロックの専用メモリセルに格納されている場合には、そのデータを自己の専用メモリセルに入れ替える作業を行い、その後、そのデータの読み出しを自己の専用メモリセルから行う必要が生じる。この場合に、例えば、自己の専用メモリセルに既に格納されているデータを一旦、外部レジスタに退避し、その後、他の機能ブロックの専用メモリセルからデータを自己の専用メモリセルに転送する構成を採用することが考えられるが、この考えでは、外部に設ける退避レジスタや、これに接続するデータバス等を必要とし、データのアクセスに時間を要すると共に、面積の増大を招くという課題が生じる。更に、微細化プロセスは、数十ナノオーダーのゲート長となり、リソグラフィーの限界や、量子効果によるリーク電流の増大などの課題がある。
【００１０】
本発明は、前記の課題に着目し、その目的は、１つのメモリセルに対する必要ポート数を削減しながら、且つデータのアクセスを短時間で行い得る多ポート型レジスタファイルを有する半導体集積回路を提供することにある。
【課題を解決するための手段】
【００１１】
前記の目的を達成するために、本発明では、各機能ブロックでは専用のメモリセルを使用する構成を基本的に採用しつつ、一方の機能ブロックで他方の機能ブロック専用のメモリセルのデータが必要となった際には、メモリセル間のデータの入れ替えをメモリセルアレイ内で行う構成を採用する。
【００１２】
具体的に、請求項１記載の発明の半導体集積回路は、第１の反転回路及び第２の反転回路を備えた情報保持回路と、前記情報保持回路に接続された書き込み用ポート部とを有し、前記第１の反転回路の出力は、前記第２の反転回路の入力に接続され、前記第２の反転回路の出力は、前記第１の反転回路の入力に接続され、前記第２の反転回路は、連続して直列に接続された同極の複数のトランジスタを有し、前記複数のトランジスタのうち少なくとも１つのトランジスタのゲートは、前記書き込み用ポート部のデータ信号が入力されていることを特徴とする。
【００１３】
請求項２記載の発明は、前記請求項１記載の半導体集積回路において、前記複数のトランジスタは、第１のトランジスタと、前記第１のトランジスタとは拡散層濃度、基板電圧又はゲート酸化膜圧のＭＯＳ特性が異なる第２のトランジスタとからなることを特徴とする。
【００１４】
請求項３記載の発明は、前記請求項１記載の半導体集積回路において、前記複数のトランジスタのうち少なくとも１つのトランジスタのソースは、前記書き込み用ポート部のデータ信号の反転信号が入力されていることを特徴とする。
【００１５】
請求項４記載の発明は、前記請求項１記載の半導体集積回路において、前記書き込み用ポート部のデータ信号が入力されているトランジスタのソースは、前記書き込み用ポート部のデータ信号の反転信号が入力されていることを特徴とする。
【００１６】
請求項５記載の発明は、前記請求項２記載の半導体集積回路において、前記書き込み用ポート部のデータ信号の反転信号を出力するインバータを有し、前記複数のトランジスタは、前記第２のトランジスタと前記ＭＯＳ特性が同じ第３のトランジスタを有し、前記インバータは、前記第２のトランジスタと前記ＭＯＳ特性が同じ第４のトランジスタを有し、前記第１のトランジスタと前記第２のトランジスタとの間の出力ノードは、前記第２のトランジスタ、前記第３のトランジスタ及び前記第４のトランジスタを介して接地されていることを特徴とする。
【００１７】
請求項６記載の発明の半導体集積回路は、第１の反転回路及び第２の反転回路を備えた情報保持回路と、前記情報保持回路に接続された複数の書き込み用ポート部とを有し、前記第１の反転回路の出力は、前記第２の反転回路の入力に接続され、前記第２の反転回路の出力は、前記第１の反転回路の入力に接続され、前記第２の反転回路は、前記第２の反転回路の出力と接地電源との間に、連続して直列に接続された同極の複数のトランジスタを有し、前記複数のトランジスタのうち１つのトランジスタは、ソースが前記接地電源に接地されていることを特徴とする。
【００１８】
請求項７記載の発明は、前記請求項６記載の半導体集積回路において、前記複数のトランジスタのうちソースが前記接地電源に接地されたトランジスタのゲートは、前記複数の書き込み用ポート部のうち活性化率が高いポート部のデータ信号が入力されていることを特徴とする。
【００１９】
請求項８記載の発明は、前記請求項６記載の半導体集積回路において、前記複数のトランジスタは、第１のトランジスタと、前記第１のトランジスタよりも前記第２の反転回路の出力から離れた位置に配置された第２のトランジスタとを有し、前記第２のトランジスタのゲートが接続されている書き込み用ポート部の活性化率は、前記第１のトランジスタのゲートが接続されている書き込み用ポート部の活性化率よりも高いことを特徴とする。
【００２０】
請求項９記載の発明は、前記請求項１〜８の何れか１項に記載の半導体集積回路において、前記情報保持回路は、メモリセルであることを特徴とする。
【００２１】
請求項１０記載の発明の半導体集積回路は、閾値電圧が同一の複数の第１のトランジスタからなる第１のダミー回路と、前記第１のトランジスタと、前記第１のトランジスタとは異なる閾値電圧を有する第２のトランジスタとからなる第２のダミー回路と、前記第１のトランジスタに供給する電源電圧を制御する第１の電源制御回路と、前記第２のトランジスタに供給する電源電圧を制御する第２の電源制御回路とを有し、前記１の電源制御回路は、前記第１のダミー回路からの出力信号の遅延した位相に基づいて前記第１のトランジスタに供給する電源電圧を制御し、前記２の電源制御回路は、前記第１のトランジスタに供給する電源電圧が制御された後に、前記第２のダミー回路からの出力信号の遅延した位相に基づいて前記第２のトランジスタに供給する電源電圧を制御することを特徴とする。
【００２２】
請求項１１記載の発明は、前記請求項１０記載の半導体集積回路において、前記第１のダミー回路及び前記第２のダミー回路はレジスタファイル内に配置され、前記第１のダミー回路からの出力信号の遅延した位相と前記レジスタファイルの動作クロックとなる基準クロックとを比較する第１のカウンタ回路と、前記第２のダミー回路からの出力信号の遅延した位相と前記基準クロックとを比較する第２のカウンタ回路とを有し、前記１の電源制御回路は、前記第１のカウンタ回路の出力結果に基づいて前記第１のトランジスタに供給する電源電圧を制御し、前記２の電源制御回路は、前記第２のカウンタ回路の出力結果に基づいて前記第２のトランジスタに供給する電源電圧を制御することを特徴とする。
【００２３】
以上により、本発明の半導体集積回路では、第１の情報保持回路は第１のポート部に基本的に専用であり、第２の情報保持回路は第２のポート部に基本的に専用であるので、これら情報保持回路には、自己の専用ポート部以外のポート部の分、ポート数が削減される。しかも、例えば、第１の情報保持回路の情報を第２のポート部から読み出す必要が生じた際には、第１の情報保持回路の情報がメモリセルアレイ内で入れ替え回路により第２の情報保持回路に入れ替えられるので、外部に退避レジスタ等を設けて情報の入れ替え作業を行う場合に比して、情報のアクセス速度が速くなり、短時間でのアクセスが可能である。
【００２４】
しかも、第１の情報保持回路の情報は常に専用の第１のポート部から読み込み／書き込みされるので、第１の情報保持回路や第１のポート部について、その供給する電源電圧や、その構成トランジスタの閾値電圧を、その専用の第１のポート部のアクセス頻度（活性化率）に応じた値に設定することができ、第１の情報保持回路及び第１のポート部の消費電力を最少に最適化することができる。このことは、第２の情報保持回路及び第２のポート部についても、同様である。
【００２５】
更に、本発明では、２つの情報保持回路間での情報の入れ替えは、ラッチ回路を介して行われる。この際、低電源電圧で動作する側の情報保持回路の情報が前記ラッチ回路にラッチされ、その後に、高電源電圧で動作する側の情報保持回路に出力されるので、低電源電圧側の情報保持回路の情報を高電源電圧側の情報保持回路に良好に入れ替えすることができる。従って、低電源電圧側の情報保持回路では、その電源電圧が低電圧であっても問題ない。
【００２６】
加えて、本発明では、トランジスタ並列部のうち、ＳＴＩ（Sharrow Trench Isolation 素子分離領域）の影響が強く出てトランジスタの性能劣化が懸念される端部では、動作速度の遅い側のポート部及び情報保持回路が配置され、トランジスタ並列部の内側でＳＴＩの影響が弱い領域では、動作速度の速い側のポート部及び情報保持回路が配置されているので、その動作速度の速い側のポート部及び情報保持回路の動作の高速性及び安定性が良好に確保される。
【００２７】
更に加えて、本発明では、２つの情報保持回路間での情報の入れ替えに際しては、メモリセルアレイに形成された２個のダミー情報保持回路間の情報の実際の入れ替え時間が反映されるので、製造プロセスのばらつき、温度、電圧などの外部環境による影響をさほど受けずに、情報保持回路間での情報の入れ替えを確実に行うことができ、動作の安定化が実現できる。
【００２８】
更に、本発明では、一時的保持回路にＨＩのデータを書き込む場合に、第２の反転回路の第１のＮＭＯＳトランジスタのゲート長を飽和電流を削減するように長く設定する必要がなく、短く設定できるので、面積の削減が可能であると共に、第１のＮＭＯＳトランジスタを短いゲート長のトランジスタを複数個直列接続して構成する必要がないので、進んだ微細化製造プロセスでも面積のオーバーヘッドが生じない。加えて、第１及び第２のＮＭＯＳトランジスタが直列接続されるので、ＤIＢＬ効果によって、サブスレッシュホルドリークの削減が可能である。
【００２９】
また、本発明では、第２の反転回路での２個のＮＭＯＳトランジスタと、情報入力用のポート部の信号の反転回路のＮＭＯＳトランジスタが直列に接続された３段の直列構造となるので、第２の反転回路のリーク電流が更に１／１０に低減される。
【００３０】
更に、本発明では、情報入力用のポート部の数が複数であって、第２の反転回路に備えられるＮＭＯＳトランジスタの個数が更に増え、それ等が直列に接続された構成であるので、リーク電流はより一層に削減される。
【００３１】
加えて、本発明では、第２の反転回路内において、ゲートの電位がＬになる確立の高いＮＭＯＳトランジスタのソース・ドレイン電圧を低く設定できるので、ゲートリーク電流の削減が可能となる。
【００３２】
また、本発明では、所定のＭＯＳ特性の複数のＭＯＳトランジスタで構成されたダミー回路と、それ等ＭＯＳトランジスタ及び他のＭＯＳ特性の複数のＭＯＳトランジスタで構成された他のダミー回路とに対して、各々、適切な電源電圧を供給できるので、低消費電力化が可能となる。
【発明の効果】
【００３３】
以上説明したように、本発明の半導体集積回路によれば、各ポート部を自己に専用の情報保持回路のみに接続したので、各情報保持回路のポート数を顕著に削減できると共に、各ポート部から自己に専用の情報保持回路以外の他の情報保持回路の情報を読み出す必要時には、メモリセルアレイ内に設けた入れ替え回路によって、前記他の情報保持回路の情報を自己に専用の情報保持回路に入れ替えたので、情報のアクセス速度を速く保持でき、短時間でのアクセスが可能である。更に、ポート部及びこれに専用の情報保持回路から成る組別に、自己の組のポート部のアクセス頻度（活性化率）に応じた電源電圧、構成トランジスタの閾値電圧を設定できて、各組の消費電力を低減できる効果を奏する。
【００３４】
更に、本発明によれば、低電源電圧側の情報保持回路の情報を良好に高電源電圧側の情報保持回路に入れ替えしながら、低電源電圧側の情報保持回路におけるその電源電圧の低電圧化が可能である。
【００３５】
加えて、本発明によれば、動作速度の速い側のポート部及び情報保持回路をトランジスタ並列部のうちＳＴＩの影響を受け難い内側に配置したので、その高速動作性及び安定性を良好に維持できる。
【００３６】
更に加えて、本発明によれば、２つの情報保持回路間での情報の入れ替えに際して、ダミー情報保持回路間の情報の実際の入れ替え時間を反映させたので、製造プロセスのばらつき、温度、電圧などの外部環境による影響をさほど受けずに、情報保持回路間での情報の入れ替えを確実に行うことができ、動作の安定化を実現できる。
【００３７】
加えて、本明によれば、一時的保持回路の面積の削減が可能であると共に、進んだ微細化製造プロセスでも面積のオーバーヘッドが生じることを抑制でき、更には、ＤIＢＬ効果によって、サブスレッシュホルドリークの削減が可能である。
【００３８】
また、本発明によれば、第２の反転回路のリーク電流を更に削減できる。
【００３９】
更に、本発明によれば、所定のＭＯＳ特性の複数のＭＯＳトランジスタを持つ複数のダミー回路に対して、適切な電源電圧を供給できるので、低消費電力化が可能である。
【発明を実施するための最良の形態】
【００４０】
以下、本発明の実施形態の半導体集積回路を図面に基づいて説明する。
【００４１】
（第１の実施形態）
図１は、本発明の第１の実施形態の半導体集積回路の全体構成を示す。
【００４２】
同図において、１はレジスタファイル、２Ａ及び２Ｂは各々機能ブロックである。前記レジスタファイル１は、書き込みポート数が２で読み出しポート数が３の２Ｗ３Ｒポート型である。一方の機能ブロック２Ａは書き込みポート数が１で読み出しポート数が２の１Ｗ２Ｒポート型であり、他方の機能ブロック２Ｂは書き込みポート数及び読み出しポート数が共に１の１Ｗ１Ｒポート型である。従って、レジスタファイル１と一方の機能ブロック２Ａとは、１本の書き込みデータ線Ａ-Ｗ１及び２本の読み出しデータ線Ａ-Ｒ１、Ａ-Ｒ２と接続され、レジスタファイル１と他方の機能ブロック２Ｂとは、各々１本の書き込みデータ線Ｂ-Ｗ１及び読み出しデータ線Ｂ-Ｒ１と接続される。
【００４３】
前記レジスタファイル１には、メモリセルアレイ５、書き込み／読み出し回路６、デコード回路７、制御回路８、遅延電圧変換回路９及びＤＬＬ回路１０が備えられる。前記メモリセルアレイ５は、更に、正規メモリセル群５ａと、５個のダミーメモリセル群５ｂ〜５ｆとを備える。これ等のダミーメモリセル群５ｂ〜５ｆは、正規メモリセル群５ａのビット線形状、ワード線形状及びメモリセル形状が同一に反映されている。前記書き込み／読み出し回路６は、前記２つの機能ブロック２Ａ、２Ｂと２本の書き込みデータ線Ａ-Ｗ１、Ｂ-Ｗ１及び３本の読み出しデータ線Ａ-Ｒ１、Ａ-Ｒ２、Ｂ-Ｒ１と接続される。前記制御回路８には、前記２個の機能ブロック２Ａ、２Ｂとの間でデータの書き込み／読み出しを行うためのアドレス信号、読み出し活性化信号及び書き込み活性化信号が入力され、前記ＤＬＬ回路１０には、クロック信号が入力される。
【００４４】
更に、図１に示した半導体集積回路には、３個の電源電圧制御回路１２ａ、１２ｂ、１２ｃと、３個の基板電圧制御回路１３ａ、１３ｂ、１３ｃが備えられるが、これ等の詳細については後述する。
【００４５】
図２は、前記正規メモリセル群５ａに対するデータ（情報）の書き込み／読み出し構造の詳細を示す。同図において、２０Ａは前記１Ｗ２Ｒ型の機能ブロック２Ａに専用の第１の保持回路（第１の情報保持回路）、３０Ｂは前記他方の１Ｗ１Ｒ型の機能ブロック２Ｂに専用の第２の保持回路（第２の情報保持回路）であり、各々、２個のインバータ回路Ｉ１、Ｉ２から成る。前記第１の保持回路２０Ａには、前記１Ｗ２Ｒ型の機能ブロック２Ａに専用の１個の第１の書き込みポート部（情報入力用の第１のポート部）２１ＡＷ、及び２個の第１の読み出しポート部（情報出力用の第１のポート部）２１ＡＲ１、２１ＡＲ２が接続される。前記第１の書き込みポート部２１ＡＷは、各１個のＰ型及びＮ型トランジスタＴｒ１、Ｔｒ２から成ると共に、書き込みデータ線Ａ-Ｗ１を介して機能ブロック２Ａに接続され、前記２個の読み出しポート部２１ＡＲ１、２１ＡＲ２は、各々、２個のＮ型トランジスタＴｒ３、Ｔｒ４から成ると共に、読み出しデータ線Ａ-Ｒ１、Ａ-Ｒ２を介して機能ブロック２Ａに接続される。前記書き込みポート部２１ＡＷのＮ型トランジスタＴｒ２のゲートには、データ書き込み用のワード線ＷＬＷＡが接続され、各読み出しポート部２１ＡＲ１、２１ＡＲ２のＮ型トランジスタＴｒ４ゲートにはデータ読み出し用ワード線ＷＬＲＡ１、ＷＬＲＡ２が接続される。
【００４６】
同様に、前記第２の保持回路３０Ｂには、前記１Ｗ１Ｒ型の機能ブロック２Ｂに専用の１個の第２の書き込みポート部（情報入力用の第２のポート部）３１ＡＷ、及び１個の第２の読み出しポート部（情報出力用の第２のポート部）３１ＡＲが接続される。前記第２の書き込みポート部３１ＡＷは、前記第１の書き込みポート部２１ＡＷと同様に各１個のＰ型及びＮ型トランジスタＴｒ１、Ｔｒ２から成ると共に、書き込みデータ線Ｂ-Ｗ１を介して機能ブロック２Ｂに接続され、前記読み出しポート部３１ＡＲは、前記読み出しポート部２１ＡＲ１と同様に２個のＮ型トランジスタＴｒ３、Ｔｒ４から成ると共に、読み出しデータ線Ｂ-Ｒ１を介して機能ブロック２Ｂに接続される。前記書き込みポート部３１ＡＷのＮ型トランジスタＴｒ２のゲートには、データ書き込み用のワード線ＷＬＷＢが接続され、各読み出しポート部３１ＡＲのＮ型トランジスタＴｒ４ゲートにはデータ読み出し用ワード線ＷＬＲＢが接続される。
【００４７】
更に、図２において、４０はラッチ回路（一時的保持回路）であって、４個のＰ型トランジスタＴｒ５〜Ｔｒ８と３個のＮ型トランジスタＴｒ９〜Ｔｒ１１とを備えた差動回路から成る。４１及び４２は転送回路であって、各々、４個のＮ型トランジスタＴｒ１２〜Ｔｒ１５、Ｔｒ１６〜Ｔｒ１９を備える。前記ラッチ回路４０は、前記第２の機能ブロック２Ｂ専用の第２の保持回路３０Ｂに接続され、内蔵するＮ型トランジスタＴｒ１１のゲートにＨレベルの制御信号Ｂ->ＬＥＮが入力された時に、前記第２の保持回路３０Ｂの保持データをラッチする。前記一方の転送回路４１は、前記ラッチ回路４０と前記第１の保持回路２０Ａとに接続され、２個のＮ型トランジスタＴｒ１３、Ｔｒ１５のゲートに制御信号Ｌ->ＡＥＮが入力された時に、前記ラッチ回路４０のラッチデータを第１の保持回路２０Ａに転送する。更に、他方の転送回路４２は、第１の保持回路２０Ａと第２の保持回路３０Ｂとに接続され、２個のＮ型トランジスタＴｒ１７、Ｔｒ１９のゲートに制御信号Ａ->ＢＥＮが入力された時に、前記第１の保持回路２０Ａの保持データを第２の保持回路３０Ｂに転送する。従って、前記ラッチ回路４０及び前記２個の転送回路４１、４２により、第１及び第２の保持回路２０Ａ、３０Ｂ間でデータの入れ替えを行う入れ替え回路４３を構成している。
【００４８】
図３は、前記入れ替え回路４３によるデータの入れ替えシーケンスを示すタイミングチャートを示す。同図では、最初、制御信号Ｂ->Ｌ ＥＮが活性化され、これによりラッチ回路４０が第２の保持回路３０Ｂの保持データをラッチする。その後、制御信号Ａ->ＢＥＮが活性化されて、第１の保持回路２０Ａの保持データが第２の保持回路３０Ｂに転送される。そして、第２の保持回路３０Ｂに第１の保持回路２０Ａのデータが格納されると、その後、制御信号Ａ->ＢＥＮが非活性化され、続いて、制御信号Ｌ->ＡＥＮが活性化されて、前記ラッチ回路４０でラッチされていた第２の保持回路３０Ｂのデータが第１の保持回路２０Ａに転送される。その後、制御信号Ｂ->ＬＥＮ及び制御信号Ｌ->ＡＥＮが非活性となって、第１及び第２の保持回路２０Ａ、３０Ｂ間のデータ入れ替えが完了する。
【００４９】
ここに、図１及び図２から判るように、第１の保持回路２０Ａは、１Ｗ２Ｒの第１の機能ブロック２Ａに基本的に専用であり、第２の保持回路３０Ｂは、１Ｗ１Ｒの第２の機能ブロック２Ｂに基本的に専用であるので、第１の保持回路２０Ａには、１Ｗ２Ｒの第１の機能ブロック２Ａの１個の書き込みポート部２１ＡＷ及び２個の読み出しポート部２１ＡＲ１、２１ＡＲ２のみが接続され、一方、第２の保持回路３０Ｂには、１Ｗ１Ｒの第２の機能ブロック２Ｂの１個の書き込みポート部３１ＢＷ及び１個の読み出しポート部３１ＢＲのみが接続される。従来では、各保持回路２０Ａ、３０Ｂに対して、各々、２つの機能ブロック２Ａ、２Ｂの合計ポート数（２Ｗ３Ｒ）（＝５）を配置する必要があったため、これと比較して、本実施形態では、半導体集積回路全体として、ポート数を半減でき、レジスタファイル１の面積を効果的に縮小できる。
【００５０】
しかも、例えば、第１の機能ブロック２Ａが自己に専用の第１の保持回路２０Ａに対してデータの読み出し／書き込みを行い、且つ、第２の機能ブロック２Ｂが自己に専用の第２の保持回路３０Ｂに対してデータの読み出し／書き込みを行った後、保持回路２０Ａ、３０Ｂ間でデータを入れ替えて使用する必要が生じた場合には、前記メモリセルアレイ５内のラッチ回路４０を介して第１及び第２の保持回路２０Ａ、３０Ｂ間でデータの入れ替えが行われる。このデータの入れ替えを、例えば、外部に退避レジスタを配置し、データバスを通じてレジスタファイル１と退避レジスタとを接続して行う場合には、レジスタファイル１のエントリ数の周期分だけ入れ替え時間を要するが、本実施形態では、僅か１周期で完了する。
【００５１】
従って、本実施形態のレジスタファイル１では、小面積で且つ高速なデータ書き込み／読み出し性能を発揮する。
【００５２】
また、前記図２において、ラッチ回路４０は、図２に示したように差動回路で構成されているので、第２の保持回路３０Ｂが低電源電圧で動作するものであっても、この第２の保持回路３０Ｂの保持データをラッチ回路４０に良好にラッチすることが可能である。従って、第２の機能ブロック２Ｂに専用の第２の書き込みポート部３１ＢＷ及び読み出しポート部３１ＢＲの活性化率（アクセス頻度）が低い場合や、これ等のポート部３１ＢＷ、３１ＢＲのアクセス速度が他のポート部より遅くてもかまわない場合には、第２の保持回路３０Ｂをより一層に低電源電圧に設定することができて、より一層の低消費電力化が可能となる。
【００５３】
図４は、前記書き込み及び読み出しの各ポート部２１ＡＷ、２１ＡＲ１、２１ＡＲ２、３１ＢＷ、３１ＢＲ、各保持回路２０Ａ、３０Ｂ、及びラッチ回路４０の活性化率（アクセス頻度）、構成トランジスタの閾値電圧及び供給を受ける電源電圧の関係を示す。
【００５４】
同図では、第１の書き込み及び読み出しポート部２１ＡＷ、２１ＡＲ１、２１ＡＲ２、第１の保持回路２０Ａの第１の組と、第２の書き込み及び読み出しポート部３１ＡＷ、３１ＡＲ、第２の保持回路３０Ｂの第２の組と、ラッチ回路４０の第３の組とは、活性化率（アクセス頻度）、構成トランジスタの閾値電圧及び供給を受ける電源電圧が相互に異なる。具体的に、前記第１の組は、前記第２及び第３の組よりも活性化率が高く、この高い活性化率に応じて構成トランジスタの閾値電圧が低く設定されると共に、供給を受ける電源電圧が高く設定される。一方、活性化率の最も低い第３の組では、構成トランジスタの閾値電圧は最も高く、供給を受ける電源電圧は最も低く設定される。活性化率が中間的な第２の組では、構成トランジスタの閾値電圧及び供給を受ける電源電圧は、前記第１の組と第３の組との間の値に設定される。
【００５５】
すなわち、トランジスタの活性化率（アクセス頻度）が高い場合には、そのトランジスタの閾値電圧を低く設定すれば、消費電力の低減化が可能であると共に、この閾値電圧の下でトランジスタの動作速度が所定速度を満たすように、そのトランジスタへの電源電圧を設定すれば、所定の動作速度を確保できる。前記のように、各組では、自己の組の活性化率に応じて、構成トランジスタの閾値電圧及び供給を受ける電源電圧が設定されるので、各組別に、構成トランジスタからのリーク電流を有効に低減して低消費電力化が可能であると共に、動作速度を所定速度に保証できる。
【００５６】
尚、メモリセルアレイ５中の各ポート部及び各保持回路を構成するトランジスタは、その基板が他のポート部及び保持回路の基板とは分離されていることにより、個別に閾値電圧の設定が可能となる。また、各ポート部及び保持回路を、予め、閾値電圧の異なるトランジスタで構成しておけば、より一層に有効な消費電力の低減化が可能である。
【００５７】
また、書き込み又は読み出しの各ポート部のアクセス速度が、その要求するスペックに応じて異なる場合には、その各ポート部間で、構成トランジスタのトランジスタ幅を予め異なったトランジスタ幅に生成しておけば、更に有効な低消費電力化となる。
【００５８】
前記図４に示した各組別の構成トランジスタの閾値電圧、及び供給を受ける電源電圧は、図１に示したように、前記各組別に設けた合計３個の基板電圧制御回路１３ａ〜３ｃ及び合計３個の電源電圧制御回路１２ａ〜１２ｃにより前記設定値に制御される。
【００５９】
図５は、前記基板電圧制御回路１３ａの内部構成を例示している。他の基板電圧制御回路１３ｂ、１３ｂについても同一構成である。同図に示した基板電圧制御回路１３ａは、温度変動やプロセス変動に拘わらず、トランジスタの閾値電圧を設定値に保持する回路であって、その出力端子ＢＮが第１の組のポート部及び保持回路を構成するＮ型トランジスタに基板に接続される。以下、図５に示した基板電圧制御回路１３ａの内部構成を説明する。
【００６０】
図５において、基板電圧制御回路１３ａは、閾値電圧モニター用のＮ型トランジスタＴｒｎを有する。このＮ型トランジスタＴｒｎは、前記レジスタファイル１内の正規メモリセル群５ａ内のＮ型トランジスタと同一製造工程で製造されたものである。このＮ型トランジスタＴｒｎには、定電流源８０から定電流が供給されている。この定電流源８０は、温度依存性がない、例えば定電流特性を示すバンドギャップリファレンス回路等により構成されており、その流す定電流値は、前記正規メモリセル群５ａ内のＮ型トランジスタに供給される電源電圧の下で且つそのＮ型トランジスタの設定閾値電圧の下でそのＮ型トランジスタが流す飽和電流値と等しい電流値である。前記モニター用のＮ型トランジスタＴｒｎは、前記定電流源８０からの定電流を電流−電圧変換し、その変換後の電圧（ドレイン電圧）Ｖｄは、２入力型の比較部８１に入力される。
【００６１】
前記比較部８１は、差動増幅器等により構成され、その一方の入力端子には、前記モニター用のＮ型トランジスタＴｒｎからの変換電圧Ｖｄが入力され、他方の入力端子には、基板電圧制御回路１３ａの制御対象である例えば第１の書き込み／読み出しポート部２１ＡＷ、２１ＡＲ１、２１ＡＲ２及び第１の保持回路２０Ａを構成するＮ型トランジスタへの電源電圧ＶＲＥＦが入力され、その出力側は、電圧リミット部８２を介して、出力端子ＢＮに接続されると共に前記モニター用のＮ型トランジスタＴｒｎの基板に接続される。前記比較部８１は、前記両入力電圧Ｖｄ、ＶＲＥＦが等しくなるように、前記モニター用のＮ型トランジスタＴｒｎの基板電圧を制御する。この制御された基板電圧は、前記出力端子ＢＮから出力されて、前記第１の組のポート部及び保持回路を構成するＮ型トランジスタの基板電圧とされる。尚、前記電圧リミット部８２は、出力端子ＢＮからの出力電圧の上限及び下限を、設定上限リミット電圧ＶＵ及び設定下限リミット電圧ＶＬに制限する。
【００６２】
従って、図５に示した基板電圧制御回路１３ａでは、供給される電源電圧ＶＲＥＦの下で、制御対象のＮ型トランジスタの実際飽和電流が一定値に保持制御されるので、その結果として、その制御対象のＮ型トランジスタの閾値電圧も設定閾値電圧値に保持されることになる。尚、図５では、正規メモリセル群５ａ内のＮ型トランジスタの基板電圧を設定値に保持制御する構成を示したが、Ｐ型トランジスタの基板電圧を設定値に保持制御する場合も同様であるので、その説明を省略する。
【００６３】
図１に示した電源電圧制御回路１２ａ〜１２ｃは、各々基本的に、自己の組の電源電圧を前記図４に示した設定電源電圧値に制御する機能を有すると共に、図１に示したように、遅延電圧変換回路９からの制御信号を受けて、生成する電源電圧の値を調整する。図１に示した遅延電圧変換回路９及びＤＬＬ回路１０は、前記第１〜第３の各組について、使用時の温度変動に起因して動作遅延が変動する場合に、その遅延変動を遅延電圧変換回路９で電圧変動に変換し、この電圧変動を内容とする制御信号でもって各組の電源電圧制御回路１２ａ〜１２ｃの生成電源電圧を調整することにより、各組の動作速度について温度変動の影響を受けないように対策するものである。
【００６４】
図６は、図１に示したＤＬＬ回路１０の内部構成を示す。また、図８は、図１に示した遅延電圧変換回路９の内部構成を例示している。図６のＤＬＬ回路１０は、読み出しポート、書き込みポート及び入れ替え回路４３の動作遅延の基準値を生成する。すなわち、ＤＬＬ回路１０は、直列接続した４個のバッファ５０ａ〜５０ｄから成る電圧制御遅延回路５０と、この電圧制御遅延回路５０の出力と所定クロック信号ＣＬとを受けて両者を比較する比較器５１と、この比較器５１の出力を受けて容量Ｃに充電するチャージポンプ５２とを備え、前記容量Ｃの充電状態は前記４個のバッファ５０ａ〜５０ｄにフィードバックされる。そして、電圧制御遅延回路５０の最初段のバッファ５０ａの出力信号は、出力端子５３ａからダミー読み出しポート部の遅延クロックとして出力され、２段目のバッファ５０ｂの出力信号は、出力端子５３ｂからダミー書き込みポート部の遅延クロックとして出力され、３段目のバッファ５０ｃの出力信号は、出力端子５３ｃからダミー切り替え遅延クロックとして出力される。これ等の遅延クロック及び所定クロック信号との関係を図７に示しておく。前記３種の遅延クロックは、予め、レジスタファイル１のアクセスバジェットにチューニングされている。
【００６５】
図８に示した遅延電圧変換回路９は、前記ＤＬＬ回路１０から前記３種の遅延クロックを受けて動作する。この遅延電圧変換回路９は、図１に示したダミーメモリセル群５ｂ〜５ｆの何れかに形成されたダミー読み出しポート部９ａ、ダミー書き込みポート部９ｂ及びダミー切り替え回路９ｃを備える。これ等のダミーポート部及び切り替え回路は、前記正規メモリセル群５ａに形成したポート部２１ＡＷ…及び切り替え回路４３と同一構成である。また、遅延電圧変換回路９には、前記ダミーのポート部及び切り替え回路に対応した合計３個の比較器９ｄ〜９ｆ及びカウンタ９ｇ〜９ｉとが備えられる。
【００６６】
そして、遅延電圧変換回路９では、所定のクロック信号で動作するダミー読み出しポート部９ａの出力信号と、前記ＤＬＬ回路１０からのダミー読み出しポート部の遅延クロック（基準遅延クロック）とを比較器９ｄで比較して、ダミー読み出しポート部９ａの遅延（読み出し時間）の方が遅い場合には、比較器９ｄからの出力によってカウンタ回路９ｇをインクリメントして、前記第１の組用の電源電圧制御回路１２ａの電源電圧値を上昇させるよう制御信号を調整する。同様に、前記ＤＬＬ回路１０からのダミー読み出しポート部の遅延クロックを受けて動作するダミー書き込みポート部９ｂの出力信号と、前記ＤＬＬ回路１０からのダミー書き込みポート部の遅延クロック（基準遅延クロック）とを比較器９ｅで比較して、ダミー書き込みポート部９ｂの遅延（書き込み時間）の方が遅い場合には、比較器９ｅからの出力によってカウンタ回路９ｈをインクリメントして、前記第２の組用の電源電圧制御回路１２ｂの電源電圧値を上昇させるよう制御信号を調整する。更に、前記ＤＬＬ回路１０からのダミー書き込みポート部の遅延クロックを受けて動作するダミー切り替え回路９ｃの出力信号と、前記ＤＬＬ回路１０からのダミー切り替え遅延クロック（基準遅延クロック）とを比較器９ｆで比較して、ダミー書き込み回路９ｃの遅延の方が遅い場合には、比較器９ｆからの出力によってカウンタ回路９ｉをインクリメントして、前記第３の組用の電源電圧制御回路１２ｃの電源電圧値を上昇させるよう制御信号を調整する。
【００６７】
従って、図６のＤＬＬ回路１０及び図８の遅延電圧変換回路９を使用すれば、前記ダミー読み出し／書き込みポート部９ａ、９ｂ及びダミー切り替え回路９ｃの動作遅延が温度変動に起因して変動しても、これに応じて、供給される電源電圧が電源電圧制御回路１２ａ〜１２ｃで調整されるので、前記ダミーの回路９ａ〜９ｃと同様の遅延を持つ正規の読み出し／書き込みポート部２１ＡＷ…及び切り替え回路４３の動作遅延を温度変動に拘わらずほぼ所定の一定値に保持することが可能である。
【００６８】
図９は、前記書き込み／読み出しポート部２１ＡＷ、３１ＢＲ…や保持回路２０Ａ、３０Ｂを生成した多数個のトランジスタのレイアウト構成の概略図を示す。同図では、Ｎ型基板６０上に前記ポート部及び保持回路を構成するトランジスタ列６１が形成される。このトランジスタ列６１のうち、端部に位置する複数のトランジスタを用いて、動作速度の比較的遅いポート部及び保持回路を構成し、一方、前記トランジスタ列６１のうち内側に位置する複数のトランジスタを用いて、動作速度の比較的速いポート部及び保持回路を構成する。この構成の採用により、前記Ｎ型基板６０上では、トランジスタ列６１の左右に位置する他のトランジスタ列６２、６３との間に素子分離領域（ＳＴＩ）６５が配置され、このＳＴＩの影響を受けてトランジスタ列６１の端部のトランジスタは劣化の程度が大きいが、動作速度の遅いポート部及び保持回路が配置されているので、その劣化の影響が少ない。一方、動作速度の速いポート部及び保持回路は、トランジスタ列６１の内側に位置していてＳＴＩの影響を受け難いトランジスタで構成されるので、その速い動作速度を良好に確保できる。
【００６９】
図１０は、ダミメモリセル群５ｄ内の複数のダミー保持回路を用いてデータの入れ替えを実際に行った結果を用いて、正規メモリセル群５ａでの２個の保持回路２０Ａ、３０Ｂ間のデータの入れ替えを確実に行うための構成を示す。
【００７０】
同図では、ダミーメモリセル群５ｄ内の図２相当回路５ｄ１、５ｄ２が２つ用いられると共に、制御回路８には、データ入れ替えの必要時を検出する検出回路７０と、この検出回路７０の出力信号を受けて、データ入れ替え用の６種の制御信号（入れ替え制御信号）Ｂ->ＬＥＮ＿Ｄ、Ｂ->ＬＥＮ、Ａ->ＢＥＮ＿Ｄ、Ａ->ＢＥＮ、Ｌ->ＡＥＮ＿Ｄ、Ｌ->ＡＥＮを生成する制御信号生成回路７１とが備えられる。
【００７１】
前記２つのダミー回路５ｄ１、５ｄ２は、図２の回路と基本構成は同様であるので、同一部分には図２の符号に続けて各々符号Ｄ１、Ｄ２を付して、その説明を省略する。前記一方のダミー回路５ｄ１は、第１のダミー保持回路（第１のダミー情報保持回路）２０ＡＤ１から第２のダミー保持回路（第２のダミー情報保持回路）３０ＢＤ１へのデータ入れ替えに要した時間の検出用であり、他方のダミー回路５ｄ２は、ダミーラッチ回路４０Ｄ２から第１のダミー保持回路２０ＡＤ２へのデータ入れ替えに要した時間の検出用である。第１のダミー回路５ｄ１では、第１の読み出しポート部２１ＡＲ２Ｄ１と第２の読み出しポート部３１ＢＲＤ１とが制御信号生成回路７１に接続される。一方、第２のダミー回路５ｄ２では、第１の読み出しポート部２１ＡＲ１Ｄ２が制御信号生成回路７１に接続されている。
【００７２】
前記検出回路７０は、バンクセレクト信号を受け、アクセス中のバンクが他のバンクに切り替わる時、換言すれば、第１及び第２の保持回路２０Ａ、３０Ｂに保持されるべきデータが保持された後では、前記バンクセレクト信号の電位変化を検出し、データの入れ替えの必要時と判断して、検出信号を出力する。
【００７３】
また、前記制御信号生成回路７１は、次のように動作する。すなわち、初期状態として、例えば、一方のダミー回路５ｄ１では、第１のダミー保持回路２０ＡＤ１には「１」データを、第２のダミー保持回路３０ＢＤ１及びダミーラッチ回路４０Ｄ１には共に「０」データを保持させる一方、他方のダミー回路５ｄ２では、第１のダミー保持回路２０ＡＤ２には「０」データを、第２のダミー保持回路３０ＢＤ２及びダミーラッチ回路４０Ｄ２には共に「１」データを保持させる。
【００７４】
更に、前記制御信号生成回路７１は、前記初期状態の後、前記検出回路７０から検出信号を受けたデータ入れ替えの必要時には、前記一方のダミー回路５ｄ１に対して、第１のダミー保持回路２０ＡＤ１から第２のダミー保持回路３０ＢＤ１へのデータ入れ替え用の制御信号Ａ->ＢＥＮ＿Ｄを出力すると共に、所定の時間差をもって図２の正規回路に対して、第１の保持回路２０Ａから第２の保持回路３０Ｂへのデータ入れ替え用の制御信号Ａ->ＢＥＮを出力する。その後、一方のダミー回路５ｄ１の第２のダミー保持回路３０ＢＤ１に第１のダミー保持回路２０ＡＤ１のデータが入れ替わって、このデータ「１」が読み出しポート部３１ＢＲＤ１から実際に読み出されると、前記両制御信号Ａ->ＢＥＮ＿Ｄ、Ａ->ＢＥＮの出力を所定の時間差をもって停止させると共に、今度は、他方のダミー回路５ｄ２に対して、ダミーラッチ回路４０Ｄ２から第１のダミー保持回路２０ＡＤ２へのデータ入れ替え用の制御信号Ｌ->ＡＥＮ＿Ｄを出力すると共に、所定の時間差をもって図２の正規回路に対して、ラッチ回路４０から第１の保持回路２０Ａへのデータ入れ替え用の制御信号Ｌ->ＡＥＮを出力する。
【００７５】
その後、制御信号生成回路７１は、他方のダミー回路５ｄ２において、ダミーラッチ回路４０Ｄ２のデータ「１」が第１のダミー保持回路２０ＡＤ２に転送されて、読み出しポート部２１ＡＲＤ２から読み出されると、前記両制御信号Ｌ->ＡＥＮ＿Ｄ、Ｌ->ＡＥＮの出力を所定の時間差をもって停止させる。
【００７６】
前記制御回路８に内蔵される検出回路７０及び制御信号生成回路７１により、ダミー回路５ｄ１、５ｄ２においてデータの入れ替えを実際に行い、その実際の入れ替え時間の結果を反映して、図２に示した正規回路での２個の保持回路２０Ａ、３０Ｂ間のデータの入れ替えを行うので、この正規回路でのデータの入れ替えを確実に行い、且つ、データの入れ替え終了後に前記制御信号Ｂ->ＬＥＮ、Ａ->ＢＥＮ、Ｌ->ＡＥＮの出力を終了することができる。
【００７７】
（ダミー保持回路を用いてデータの入れ替えを制御する構成の変形例）
図１１は、レジスタファイルのデータを読み出し動作後、ダミー回路で書き込み完了を検知し、２つのメモリセル間のデータの入れ替えを完了させる回路を構成する場合に、データ入れ替え用の６種の制御信号（入れ替え制御信号）Ｂ->ＬＥＮ＿Ｄ、Ｂ->ＬＥＮ、Ａ->ＢＥＮ＿Ｄ、Ａ->ＢＥＮ、Ｌ->ＡＥＮ＿Ｄ、Ｌ->ＡＥＮを生成する回路の変形例を示し、図１０に示したダミーメモリセル群５ｄ内の図２相当回路５ｄ１、５ｄ２及び制御信号生成回路７１に相当する。
【００７８】
図１１に示した回路も、図１０の説明で記述したと同様に、２つのダミー回路Ｒｅｐ１、Ｒｅｐ２を用いる。前記図１０では、書き込みビット線のデータを入れ替え、１つの書き込みポートにおいて書き込みを完了して初期状態に戻す構成としたが、図１１に示したダミー回路Ｒｅｐ１、Ｒｅｐ２では、２つの書き込みポートに接続されたビット線を、予め、固定電位に設定しておき、書き込み制御信号ＷＷＬ、及びその反転信号／ＷＷＬにより、書き込み完了を検知して、保持回路の情報を初期状態に戻す構成である。尚、図１１に付した符号１１Ａは、スイッチシンボルで簡略化して表現しているが、実際はＭＯＳトランジスタで形成され、且つ図中の近傍に記載した制御信号によりＯＮ／ＯＦＦ制御される。
【００７９】
図１２は、前記図１１の各ノードのタイミングチャートを示す。この図１２を用いて、更に、図１１の回路の構成及び動作を説明する。
【００８０】
レジスタファイルのクロック信号ＣＬＫが立上った後、レジスタファイルの読み出しポートの制御信号ＲＷＬが活性化され、ダイナミック回路ＤＣ１（図１０中の制御信号生成回路７１に相当する回路）のノードＤＷがプリチャージされる。その後、読み出し制御信号ＲＷＬが非活性になると、書き込み制御信号ＷＷＬ及び入れ替え制御信号Ｂ->Ｌの反転信号とが活性化され、ダイナミック回路ＤＣ３のノードＤＢＡがプリチャージされる。前記書き込み制御信号ＷＷＬの活性化により、ダイナミック回路ＤＣ１のノードＤＷがディスチャージされ、前記書き込み制御信号ＷＷＬと入れ替え制御信号Ｂ-＞Ｌの反転信号とが非活性になり、入れ替え制御信号Ａ->Ｂが活性化され、ダイナミック回路ＤＣ２のノードＤＣＢがプリチャージされる。また、ダイナミック回路ＤＣ３のノードＤＢＡが前記入れ替え制御信号Ａ->Ｂの活性化によりディスチャージされ、その後、前記入れ替え制御信号Ａ->Ｂが非活性になり、入れ替え制御信号Ｌ->Ａ信号が活性化されると、ダイナミック回路ＤＣ２のノードＤＣＢがディスチャージされて、入れ替え制御信号Ｌ->Ａが非活性となり、書き込み検知動作と２つの保持回路の情報の入れ替え動作とが完了する。
【００８１】
前記図１１に示した回路は、多ポートの書き込みポートを有する場合にメリットがあり、書き込みビット線を遷移する必要がないので、小面積化が可能である。尚、図１２でのタイミングチャートでは、クロック信号ＣＬＫの１サイクル中に、読み出し（Read）、書き込み（Write）、入れ替え（Copy）動作が完了しているが、読み出し（Read）、書き込み（Write）は、クロック信号の１サイクル中に完了して、入れ替え（Copy）動作は２サイクル目で完了しても良いのは勿論である。この場合は、入れ替え動作のためのレイテンシーが１サイクル発生するが、後述するマルチスレッド型のプロセッサの応用例などでは、性能劣化は僅かなものである。
【００８２】
（電源電圧制御の別の例）
図１３は、図４に示したポート部、保持回路及びラッチ回路の活性化率（アクセス頻度）、閾値電圧及び電源電圧の他の制御例を示す。図１３では、レジスタファイルが、７Ｒ５ＷのメモリセルＭＣＡと、１Ｒ１ＷのメモリセルＭＣＢと、これ等２つのメモリセルＭＣＡ、ＭＣＢ間でデータを入れ替える入れ替え回路（ラッチ回路）で構成される場合に、各メモリセルＭＣＡ、ＭＣＢのアクセス速度をほぼ一定にしようとした場合の制御例を示している。図中の閾値電圧、電源電圧は、製造プロセスにばらつきがなく、温度条件が最適であった場合の目標値を示す。
【００８３】
通常、レジスタファイルでは、ポート毎に活性化率（アクセス頻度）が異なった場合であっても、その動作スペックを満足するように、各ポートのアクセス速度は一定になるように制御される。本発明の特徴的な構成要素である入れ替え回路を付加した場合には、この入れ替え回路も、ほぼ一定のアクセス速度に揃えられることになる。一般に、消費電力を削減するために、活性化率に応じてＭＯＳトランジスタの閾値電圧を上げると、そのアクセス速度が遅くなる。このため、そのアクセス速度を補償するように、電源電圧は高めに設定される。前記図４では、低消費電力を主たる目的としていたので、活性化率が低い場合ほど電源電圧を低く設定したが、ほぼ一定のアクセス速度に揃えようとすると、アクセス頻度が低い場合ほど電源電圧を高くする必要がある。しかし、この場合であっても、尚も低消費電力化が可能である。例えば、９０nmのＣＭＯＳトランジスタで考えると、閾値電圧が２００ｍＶよりも約２００ｍＶ高ければ、リーク電流は１／１０００以下に削減でき、一方、電源電圧が０.８Ｖの場合と１Ｖの場合とでは、リーク電流の比率は１／４しか異ならないため、全体として、リーク電流は、低閾値電圧に設定するよりも、１／２５０削減できるからである。図１３において、入れ替え回路の閾値電圧と電源電圧値とが、一方のメモリセルＭＣＢと同じ値に設定されている理由は後述する。
【００８４】
図１４（ａ）は、図１３で示した活性化率や閾値電圧などの各種設定に基づき、且つ、メモリセルＭＣＡ、ＭＣＢの面積、製造プロセスのばらつき及び温度ばらつきを削減するために、閾値電圧の最適化を図った場合の回路図を示す。
【００８５】
図１４（ａ）においては、７Ｒ／５ＷのメモリセルＭＣＡ、１Ｒ／１ＷのメモリセルＭＣＢ、入れ替え回路（ラッチ回路）Ｌ１の各構成ＰＭＯＳトランジスタの閾値電圧は共通に設定しており、その各構成ＮＭＯＳトランジスタの閾値電圧のみを両メモリセルＭＣＡ、ＭＣＢ間で異ならせるように、予め、各々の製造プロセス工程で、低い閾値電圧及び高い閾値電圧に製造される。閾値電圧の設定は、各ジャンクションの濃度又はゲート酸化膜圧の材質や厚みを変化させることにより、可能である。
【００８６】
更に、メモリセルＭＣＡ、ＭＣＢと入れ替え回路Ｌ１の構成ＮＭＯＳトランジスタの基板には、温度ばらつきや製造プロセスばらつきに関わらず、ＮＭＯＳトランジスタの閾値電圧Ｖｔが一定値に設定できるように調整するための基板電圧が基板電圧生成回路（図示せず）から供給される。この場合の物理構造の断面を図１４（ｂ）に示す。
【００８７】
図１４（ｂ）において、メモリセルＭＣＡが有する低い閾値電圧ＬＶｔの図中左端のＮＭＯＳトランジスタには、同図（ｄ）及び（ｆ）にも示すように、基板電圧生成回路から基板電圧ＶＢＮがＰＷＥＬＬに供給され、メモリセルＭＣＢ及び入れ替え回路Ｌ１が有する高い閾値ＨＶｔの図中右端のＮＭＯＳトランジスタには、同図（ｃ）及び（ｅ）にも示すように、基板電圧生成回路からＶＢＮＣの基板電圧がＰＷＥＬＬ１に供給される。図１４（ｂ）中央のＰＭＯＳトランジスタには、基板電圧ＶＢＰがＮＷＥＬＬに供給される。このように、各回路によって活性率がある程度異なる場合であっても、物理配置を考慮して、閾値電圧と電源電圧とを共有することにより、小面積化が図られる。すなわち、メモリセルＭＣＢと入れ替え回路Ｌ１とは活性化率が異なるものの、その何れも活性化率が十分に低い点では共通しているので、閾値電圧と電源電圧とを共通にしており、基板分離による面積増大を最小限に抑えている。
【００８８】
また、ＰＭＯＳトランジスタについても、閾値電圧及び電源電圧を共通にすることにより、小面積化が図られる。何故なら、仮にＰＭＯＳトランジスタについても、アクセス頻度が異なる２種のメモリセルＭＣＡ、ＭＣＢ間で閾値電圧の設定を別にして、温度ばらつきやプロセスばらつきに関わらず一定の閾値電圧Ｖtを設定できるように、基板電圧生成回路から各ＰＭＯＳトランジスタの基板に別々の電源電圧を供給した場合には、ＰＭＯＳトランジスタのＮＷＥＬＬを別々にする必要が生じる。ＮＷＥＬＬの分離幅とＰＷＥＬＬの分離幅とでは、一般的に深いウェルが共通であるウェルの分離幅の方が大きくなる。従って、この場合であれば、ＮＷＥＬＬを分離した方がＰＷＥＬＬを分離する場合に比べてオーバーヘッドが大きいからである。例えば、９０ｎｍのＣＭＯＳ世代では、各々２ｕｍと１ｕｍである。
【００８９】
更に、図１４（ａ）においては、メモリセルＭＣＢの電源電圧はメモリセルＭＣＡよりも高電圧に設定され、入れ替え回路Ｌ１の電源電圧はメモリセルＭＣＢの電源電圧と同じ電圧値に設定される。この構成により、一方のメモリセルＭＣＢから入れ替え回路Ｌ１に先ずデータが入力され、次に他方のメモリセルＭＣＡから前記一方のメモリセルＭＣＢにデータが入力され、最後に、入れ替え回路Ｌ１から前記他方のメモリセルＭＣＡにデータが入力されることにより、データの入れ替えが行われる構成としている。これにより、貫通電流を抑制する効果がある。以下にその理由を詳述する。
【００９０】
仮に、メモリセルＭＣＢの書き込みポートの電源電圧が入れ替え回路Ｌ１の電源電圧よりも低く、メモリセルＭＣＢの書き込みポートと保持回路との接続点のノードがＨｉの場合、そのノードの電圧値は、入れ替え回路Ｌ１の電源電圧と等しくなる。しかし、メモリセルＭＣＢの書き込みポートの電源電圧は、低電圧であるので、前記ノードの電圧がメモリセルＭＣＢの書き込みポートの電源電圧より高くなり得る。すると、その書き込みポートに接続されるビット線の電位がＬの場合であっても、書き込みポートを形成するトランスファーゲートの構成ＰＭＯＳトランジスタのゲート電圧が、メモリセルＭＣＢの書き込みポートと保持回路との接続ノードの電源電圧よりも、ＰＭＯＳトランジスタの閾値電圧分低くなる可能性がある。そうすると、書き込みポートを形成するトランスファーゲートの構成ＰＭＯＳトランジスタは、ＯＮ状態となる。つまり、メモリセルＭＣＢの書き込みポートと保持回路との接続ノードから書き込みビット線に貫通電流が流れる可能性がある。しかし、図１４（ａ）の構成のように、メモリセルＭＣＢの電源電圧を入れ替え回路Ｌ１の電源電圧以上に設定しておけば、書き込みポートを形成するトランスファーゲートの構成ＰＭＯＳトランジスタのゲート電圧が、メモリセルＭＣＢの書き込みポートと保持回路との接続ノードの電源電圧よりもＰＭＯＳトランジスタの閾値電圧分低くなることはなく、貫通電流は流れないことになる。
【００９１】
次に、図１４のメモリセルを用いた場合の基板電圧の供給回路及び電源電圧の供給回路を用いるときのレジスタファイルの物理配置図を図１５に示す。このレジスタファイルは、１サイクル中に、読み出し動作とその完了後の書き込み動作とを行い、その後に、一方のメモリセルＭＣＡと他方のメモリセルＭＣＢとの間で入れ替え動作を行う。図１５に示した比較器１５Ｄ、１５Ｅ及びカウンタ１５Ｂ、１５Ｃは、図１における遅延電圧変換回路９に相当しており、これらとダミーメモリセル１Ｊとを合わせた構成を図１６に示す。尚、図１５において、電源制御回路Ｂ１Ｌ、Ｃ１Ｍや、基板生成回路Ｂ１Ｐ、Ｃ１Ｐは、レジスタファイルの内部又は外部の何れにあっても、電源電圧供給に対しての損失はそれほど変わらない。従って、他の半導体集積回路のブロックに同様の電源電圧を与える場合には、レジスタファイルの外部においてこれ等の電源制御回路を共有し、外部に与えない場合には、レジスタ内部に配置した方が、配線の引き回しなどの面積オーバーヘッドが少ないので、面積的に効率的である。
【００９２】
図１６に基づいて本例の電圧制御の構成の詳細について更に説明する。図１６に示した遅延電圧変換回路１６Ａにおいて、ＭＣＢダミー回路（第１のダミー回路）１６Ｃと、ＭＣＡダミー回路（第２のダミー回路）１６Ｂとは、図１５のダミーメモリセル群１Ｊに位置する。ＭＣＡダミー回路１６Ｂには、メモリセルＭＣＡからのデータの読み出しを検知する読み出し検知回路９０と、書き込みを検知する書き込み検知回路９１と、入れ替え検知回路１６Ｄとが存在する。前記読み出し検知回路９０は、クロック信号が入力されて動作し、書き込み検知回路９１は、前記読み出し検知回路９０から出力される読み出し検知信号が入力されて動作し、入れ替え検知回路１６Ｄは、前記書き込み検知回路９１から出力される書き込み検知信号が入力されて動作する。前記読み出し検知回路９０、書き込み検知回路９１、入れ替え検知回路１６Ｄの基本的な構成は、前記図１０及び図１１の回路構成と類似しており、ダミーメモリセルとダイナミック回路で構成されている。当業者であれば、図１０及び図１１に基づいて設計可能である。
【００９３】
前記ＭＣＡダミー回路１６Ｂについては、メモリセルＭＣＡの書き込みポート部、読み出しポート部、保持回路の何れも、低い閾値電圧ＬＶｔのＮＭＯＳトランジスタで構成されているので、同様に低い閾値電圧ＬＶｔのＮＭＯＳトランジスタで設計されている。入れ替え検知回路１６Ｄについては、図１３に示した入れ替え回路（ラッチ回路）と同様に、高い閾値電圧ＨＶｔのＮＭＯＳトランジスタで構成されている。
【００９４】
従って、ＭＣＡダミー回路１６Ｂは、クロック信号が読み出し検知回路９０に入力されたメモリからのデータ読み出し、メモリへのデータ書き込み、データ入れ替えの一連の処理が終わった後に、出力信号を出力する。比較器１５Ｄは、このＭＣＡダミー回路１６Ｂからの出力信号の遅延した位相を、レジスタファイルの動作クロックとなる基準クロックと比較し、その結果をカウンタ回路１５Ｂに出力する。カウンタ回路１５Ｂは、入れ替え検知回路１６Ｄからの出力信号の遅延が基準クロックよりも遅い場合にはインクリメントされ、入れ替え検知回路１６Ｄの出力信号の遅延が基準クロックよりも早い場合には、デクリメントされる。前記カウンタ回路１５Ｂのカウント結果は、電源制御回路（電源電圧調整回路及び電源電圧供給回路）Ｃ１Ｍに出力される。この電源制御回路Ｃ１Ｍは、インクリメントされている場合には電源電圧を上げるように、デクリメントされている場合には電源電圧を下げるように動作する。他方のＭＣＢダミー回路１６Ｃも、基本的な構成及び動作は前記ＭＣＡダミー回路１６Ｂと同様であるが、読み出し検知回路９２及び書き込み検知回路９３共に、高い閾値電圧ＨＶｔで構成されている。
【００９５】
図１７は、以上説明した図１６の回路のタイミングチャートを示す。これらの図１５〜図１７を用いて動作を説明する。
【００９６】
図１７においては、最初、ＭＣＡダミー回路１６ＢもＭＣＢダミー回路１６Ｃも何れも供給電源電圧が適正でなく、低い場合を示している。先ず、ＭＣＢダミー回路１６Ｃの出力信号の遅延と基準クロックの周期とを比較器１５Ｅで比較し、その結果、ＭＣＢダミー回路１６Ｃについては１サイクルで最適な電源電圧である１．０Ｖに設定される。２サイクル目からは、比較器１５Ｅは同位相である出力信号を出し、電源電圧は１．０Ｖに保持される。ＭＯＳトランジスタの高い閾値電圧ＨＶｔに対応する電源電圧（＝１．０Ｖ）が設定されることにより、ＭＣＡダミー回路１６Ｂ中の入れ替え検知回路１６Ｄの電源電圧が１．０Ｖに確定し、この状態で、ＭＣＡダミー回路１６Ｂの遅延と基準クロック信号とが同位相となるように設定することにより、ＭＣＡダミー回路１６Ｂの電源電圧も最適な電源電圧である０．８Ｖに設定される。３サイクル目からは、同位相であるので、電源電圧値は、０.８Ｖに保持される。
【００９７】
以上のように、高い閾値電圧ＨＶｔのＭＯＳトランジスタを用いた回路と、低い閾値電圧ＬＶｔのＭＯＳトランジスタを用いた回路とが混載されたパスにおいて、高い閾値電圧ＨＶｔ側の回路の電源電圧と低い閾値電圧ＬＶｔ側の回路の電源電圧とが異なり、その最適な電源電圧を与える方式において、図１６の回路は有効な構成であることが説明された。つまり、図１６では、所定の１つの閾値電圧を持つＭＯＳトランジスタのみで構成された回路の遅延と、定義された遅延値とを比較することにより、その回路の電源電圧を最初に決定し、その後、その電源電圧が決定されることにより、混載された他方の回路、即ち、別の所定の閾値電圧を持つＭＯＳトランジスタで構成された回路の電源電圧値を決定するものである。
【００９８】
全てのパスにおいて閾値電圧の異なるＭＯＳトランジスタの回路を複数混載させると、２つの不定値が存在し、何れの回路についても電源電圧を確定させることができないために、フィードバックループが収束しない。しかし、本例のように、単一の閾値電圧を持つ複数のＭＯＳトランジスタで構成したパスを用いて、先ず、所定の閾値電圧を持つＭＯＳトランジスタの回路の電源電圧を決定し、この決定された電源電圧を用いて、他の閾値電圧を持つＭＯＳトランジスタを含む回路の電源電圧を決定することにより、フィードバックループを収束させることができる。また、本方式は、前述した図８の回路方式と比較すると、ＤＬＬ回路などが要らず、更に小面積で実現できる。
【００９９】
尚、本例は、ＮＭＯＳトランジスタについてのみ閾値電圧の異なるＭＯＳトランジスタの回路を混載した例を示したが、ＰＭＯＳトランジスタについても、閾値電圧の異なる複数のＭＯＳトランジスタで構成された回路が混載されていても、同様である。また、閾値電圧が３種に異なる複数のＭＯＳトランジスタが混載する場合であっても、１種の閾値電圧を持つ複数のＭＯＳトランジスタで構成された回路、２種の閾値電圧を持つ複数のＭＯＳトランジスタで構成された回路、そして、３種の閾値電圧を持つ複数のＭＯＳトランジスタで構成された回路を生成すれば、本例の方式で電源電圧値を決定できるのは言うまでもない。
（メモリセルの他の変形例）
図１８は、レジスタファイルのメモリセルの他の変形例を示す。
【０１００】
同図は、図２における第２の書き込みポート部３１ＢＷ、転送回路４２、第２の保持回路３０Ｂ及び第２の読み出しポート部３１ＢＲを総合した構成、又は、第１の書き込みポート部２１ＡＷ、転送回路４１、第１の保持回路２０Ａ及び第１の読み出しポート部２１ＡＲ２を総合した構成に対応する１Ｒ／１Ｗのメモリセルを示している。
【０１０１】
同図において、書き込みポートＡＷは、データ２Ａ書き込みワード線ＷＬ２がＨｉの時、ディセーブルとなり、データを書き込むことができない。保持回路２Ｂにおける第１及び第２の反転回路１８Ａ、１８Ｂのうち、第２の反転回路１８Ｂは、１つのＰＭＯＳトランジスタ９４と、２つのＮＭＯＳトランジスタ１８ｃ、１８ｄから構成されている。第１のＮＭＯＳトランジスタ１８ｄのソースに第２のＮＭＯＳトランジスタ１８ｃのドレインが接続されており、第２のＮＭＯＳトランジスタ１８ｃのゲートは、データ２Ａ書き込みワード線ＷＬ２に接続されている。更に、前記第２のＮＭＯＳトランジスタ１８ｃのソースは、データ２Ａ書き込みワード線ＷＬ２を反転するインバータ回路ＩＮＶ８の出力に接続されている。以下、この回路の動作について説明する。
【０１０２】
前述した図２のレジスタファイルのメモリセルでは、書き込みビットラインからＨｉを書き込む場合に、第１の保持回路又は第２の保持回路内の反転回路Ｉ２のＮＭＯＳトランジスタのゲート長は、対となるＰＭＯＳトランジスタの電流能力と、ビットラインに接続された書き込み回路内のＰＭＯＳトランジスタの電流能力とによって決定される。つまり、反転回路Ｉ２のＮＭＯＳトランジスタの電流能力は、保持回路をＨｉにするＰＭＯＳトランジスタのドライブ能力よりも十分に小さくする必要がある。通常、これ等のレジスタファイルのメモリセルは小面積化が要望されており、各プロセス世代のＭＯＳトランジスタの最小トランジスタ幅に近いサイズを用いる。反転回路Ｉ２のＮＭＯＳトランジスタやＰＭＯＳトランジスタも、最小トランジスタ幅が要求される。最小トランジスタ幅を用いつつ、このドライブ能力の制約を満たすために、従来では、ＮＭＯＳトランジスタのゲート長を長くすることにより対応してきた。例えば、電源電圧０.８Ｖにおいて、このドライブ能力の制約を満たすトランジスタの大きさは、９０ｎｍプロセス世代の場合、反転回路Ｉ２のＰＭＯＳトランジスタのトランジスタ幅を０.３ｕｍ、ゲート長を０.１ｕｍとした場合、反転回路Ｉ２のＮＭＯＳトランジスタは、トランジスタ幅０.３ｕｍで、ゲート長は１ｕｍを必要とすることになる。
【０１０３】
しかしながら、６５ｎｍプロセス世代では、リソグラフィーの限界で、ゲート長が最小ゲート長の２倍程度のＭＯＳトランジスタを形成することしか出来ない。０.１ｕｍのゲート長のＮＭＯＳトランジスタを１０段直列に接続することにより、１ｕｍ相当のトランジスタを形成することができるが、この構成では、面積オーバーヘッドが大きくなり過ぎる。何故ならば、複数のＭＯＳトランジスタを直列に接続して形成した場合、この直列領域のディフュージョン幅は、最小ゲート長（この場合０．１ｕｍ）の約２倍が必要となるからである。つまり、１０段の直列トランジスタの場合、トランジスタのゲート長方向に、０.１*２*９=１.８ｕｍ位のディフュージョン幅が必要となり、１段でゲート長が１ｕｍのＮＭＯＳトランジスタで構成した場合よりも、かなり大きくなってしまうからである。
【０１０４】
これを解決するために、本願発明者は、前記図１８のようなメモリセルを考案した。同図では、データ２Ａ書き込みワード線ＷＬ２がＨｉの時は、ＮＭＯＳトランジスタ１８ｃはオン状態であるので、反転回路１８Ｂは、通常の反転論理回路としての機能を果たすことになる。一方、データ２Ａ書き込みワード線がＬの時は、ＮＭＯＳトランジスタ１８ｃはカットオフされるので、ＮＭＯＳトランジスタ１８ｃのドライブ能力を低くみせることができ、容易に保持回路２ＢにＨｉを書き込むことができる。この構成により、進んだ製造プロセスでも、無駄に面積のオーバーヘッドが生じないメモリセルを実現することができる。
【０１０５】
更に、図１８に示したメモリセルは、ＮＭＯＳトランジスタ１８ｃのソースを直接接地に接続するのではなく、データ２Ａ書き込みワード線ＷＬ２の反転回路ＩＮＶ８の出力に接続している点にも特徴がある。
【０１０６】
仮に、データ２Ａ書き込みワード線ＷＬ２の反転回路ＩＮＶ８がインバータで構成されていたとすると、反転回路１８ＢのＮＭＯＳトランジスタ１８ｄとＰＭＯＳトランジスタ９４との間の出力ノードは、ＮＭＯＳトランジスタ１８ｄ、１８ｃ、そしてデータ２Ａ書き込みワード線ＷＬ２の反転回路ＩＮＶ８内のＮＭＯＳトランジスタを経由して接地に接続されるので、これ等のＮＭＯＳトランジスタは、３段直列に接続した回路構成となっている。ＤIＢＬ（Drain Induced Barrier Lower）の影響により、ソース・ドレイン電圧が低いほどリークが削減され、１段のＮＭＯＳトランジスタと２段直列のＮＭＯＳトランジスタとでは、リーク電流の比率は１：１／４であり、３段直列のＮＭＯＳトランジスタの場合は１：１／１０となる。よって、ＮＭＯＳトランジスタ１８ｃのソースを直接接地する場合よりも、リーク電流は約６割削減可能となる。
【０１０７】
しかも、新たにＮＭＯＳトランジスタを設ける必要はなく、もともと存在していたインバータＩＮＶ８内のＮＭＯＳトランジスタへと直列に接続されるので、面積増加もない。尚、データ２Ａ書き込みワード線ＷＬ２の反転回路ＩＮＶ８はインバータ回路である必要はなく、他の回路でも構わないが、接地に接続されたＮＭＯＳトランジスタの直列段数が多くなるほど、リーク電流を削減することが可能である。
【０１０８】
尚、反転回路１８Ａの出力がＬとなる頻度が、Ｈとなる頻度に比して多い場合には、インバータ回路ＩＮＶ８の出力側にＮＭＯＳトランジスタ１８ｄのソースを接続し、ＮＭＯＳトランジスタ１８ｄのドレインとＮＭＯＳトランジスタ１８ｃのソースとを接続し、ＮＭＯＳトランジスタ１８ｃのドレインを反転回路１８Ａの入力側に接続する方が、好ましい。これにより、更なるゲートリーク電流の削減が可能となり、また読み出しポートＡＲのディスチャージ回数を削減できるので、消費電力を低減することを可能である。
【０１０９】
図１９は、レジスタファイルの更に別のメモリセルの変形例を示す図であり、３Ｗ／１Ｒのメモリセルを示す。
【０１１０】
保持回路２Ｂ中の第２の反転回路１９Ｂは、１つのＰＭＯＳトランジスタ９５と、このトランジスタ９５とゲート同士が接続された１つの第１のＮＭＯＳトランジスタ１９ｃと、３つの第２のＮＭＯＳトランジスタ１９ｄ、１９ｅ、１９ｆから構成されている。前記３つのＮＭＯＳトランジスタ１９ｄ、１９ｅ、１９ｆのゲートは、対応する３つの書き込みポートの各書き込みワード線ＷＬ２、ＷＬ３、ＷＬ４に接続されている。同図の反転回路１９Ｂでは、３つのデータ書き込みワード線ＷＬ２〜ＷＬ４がＨｉのときは、全てのＮＭＯＳトランジスタ１９ｃ、１９ｄ、１９ｅ、１９ｆはオン状態であるので、反転回路１９Ｂは、通常の反転論理回路としての機能を果たす。一方、何れかのデータ２Ａ書き込みワード線がＬの時には、対応するＮＭＯＳトランジスタ１９ｃ、１９ｄ、１９ｅ、１９ｆはカットオフされるので、容易に保持回路２ＢにＨｉを書き込むことができる。
【０１１１】
更に、第２の反転回路１９Ｂの第１のＮＭＯＳトランジスタ１９ｃから最も離れた第２のＮＭＯＳトランジスタ、即ち、接地側に最も近い第２のＮＭＯＳトランジスタ１９ｆに接続されたデータ２Ｃ書き込みワード線ＷＬ４の活性化率が一番高く、他の第２のＮＭＯＳトランジスタ１９ｅ、１９ｄの順で活性化率が低くなるように接続される。この構成により、ゲートリーク電流が削減されている。何故なら、何れかの書き込みワード線がＬであり、その他の書き込みワード線がＨｉの場合に、第２のＮＭＯＳトランジスタ１９ｆ、１９ｅ、１９ｄのソース・ドレイン電圧を比較すると、ＮＭＯＳトランジスタ１９ｆのソース・ドレイン電圧が一番低い。ゲートリーク電流は、ＭＯＳトランジスタのソース・ドレイン電圧の指数関数に比例するので、活性化率の一番高い書き込みワード線を、反転回路１９Ｂの４個のＮＭＯＳトランジスタのうち接地に最も近いＮＭＯＳトランジスタ１９ｆのゲートに接続することにより、ゲートリーク電流を最も削減することが可能となる。
【０１１２】
尚、反転回路１９Ａの出力がＬとなる頻度が、Ｈとなる頻度に比して多い場合には、反転回路１９Ａの入力側にＮＭＯＳトランジスタ１９ｄのドレインを接続し、ＮＭＯＳトランジスタ１９ｆのソースにＮＭＯＳトランジスタ１９ｃのドレインを接続し、ＮＭＯＳトランジスタ１９ｃのソースを接地することが、好ましい。これにより、更なるゲートリーク電流の削減が可能となり、また読み出しポートＡＲのディスチャージ回数を削減できるので、消費電力を低減することを可能である。
【０１１３】
（応用例）
図２０（ａ）は、図１の具体的な応用例を示す。
【０１１４】
同図において、１００はマルチスレッド型のプロセッサであり、複数のスレッドを切り替えて実行する。スレッドを切り替えると、コンテキストをメモリに退避復帰する必要が生じる。１は図１にも示されている本発明のレジスタファイル、１ａはコンテキスト退避復帰用のレジスタであって、図２の第２の保持回路３０Ｂを複数備えて構成される。１ｂは前記プロセッサ１００がその実行時に使用する通常のレジスタであって、図２の第１の保持回路２０Ａを複数備えて構成される。１０３は演算器であって、図２の機能ブロック２Ａの具体的な応用例である。１０７はデータバス、１０６はプロセッサ１００の外部にデータバス１０７を介して接続された外部メモリ、１０４は前記レジスタ１ａから外部メモリ１０６へコンテキストを退避したり、外部メモリ１０６からレジスタ１ａへコンテキストを復帰する転送装置であって、図２の機能ブロック２Ａの具体的な応用例である。１０５は、外部メモリ１０６のデータを格納するキャッシュメモリ、１０１は、前記転送装置１０４とレジスタファイル１と演算器１０３とを制御する制御部である。
【０１１５】
図２０（ｂ）は、プロセッサ１００のスレッドを切り替える際の動作を示したタイミング図である。ここで、時刻Ｔを境にスレッドがスレッドＡからスレッドＢに切り替わっている。時刻Ｔに近づくと、スレッドＢのコンテキストの復帰が始まる。右斜め斜線で示した部分がコンテキストの復帰を示しており、キャッシュ１０５と外部メモリ１０６との間でデータ転送が行われていない時間を利用して、外部メモリ１０６からレジスタ１ａへコンテキストを復帰している。プロセッサ１００がスレッドＡを実行しているのと並列に、スレッドＢのコンテキストを準備しているのである。そして、時刻Ｔになると、本発明のレジスタファイルの機能を用いて、レジスタ１ａの内容とレジスタ１ｂの内容とを入れ替える。こうすることにより、スレッドＡのコンテキストからスレッドＢのコンテキストに切り替わる。
【０１１６】
そして、時刻Ｔ以降では、スレッドＡのコンテキストの退避が行われる。左斜線で示した部分がコンテキストの退避を示しており、キャッシュ１０５と外部メモリ１０６との間でデータ転送が行われていない時間を利用して、レジスタ１ａから外部メモリ１０６へコンテキストを退避している。プロセッサ１００がスレッドＢを実行しているのと並列に、スレッドＡのコンテキストを外部メモリ１０６へ退避しているのである。
【０１１７】
以上のプロセッサ１００において、レジスタ１はコンテキストの退避復帰のペナルティを隠すために、プロセッサ１００がその実行時に使用する通常のレジスタ１ｂ以外に、コンテキスト退避復帰用のレジスタ１ａを備えている。この構成により、スレッドＡの実行中にスレッドＢのコンテキストを準備でき、時刻Ｔでは瞬間的にスレッドＢに切り替わることができる。従って、実行時に使用するレジスタ１ｂの倍の容量のレジスタを実装する必要があるが、本発明のレジスタファイルを用いることにより、小面積、低消費電力及び高速動作を実現することができる。
【０１１８】
図２１は、マルチスレッド型のプロセッサの変形例を示す。同図において、４００はマルチスレッド型のプロセッサであり、複数のスレッドを切り替えて実行する。前記図２０に示したプロセッサ１００では、１つの演算器１０３がロードストアと算術演算とを兼ねていたが、本例のプロセッサ４００では、３つの演算器４０８、４０９、４１０と、１つのロードストアユニット４０３とが実装されている。更に、演算器４０８、４０９、４１０は各々書き込みポート数が１で、読み出しポート数が２であり、ロードストアユニット４０３は書き込みポート数が２で読み出しポート数が１である。また、４０７はデータバス、４０６はプロセッサ４００の外部にデータバス４０７を介して接続された外部メモリ、４０４はレジスタファイル５０１内のコンテキスト退避復帰用のレジスタ５０１ａから外部メモリ４０６へコンテキストを退避したり、外部メモリ４０６から前記レジスタ５０１ａへコンテキストを復帰する転送装置である。４０５は外部メモリ４０６のデータを格納するキャッシュメモリ、４０１は、前記転送装置４０４とレジスタファイル５０１と演算器４０８、４０９、４１０とロードストアユニット４０３とを制御する制御部である。
【０１１９】
以上の構成のプロセッサ４００において、スレッドを切り替える際の動作を示したタイミング図は、前記図２０（ｂ）と同様である。
【０１２０】
以上のプロセッサ４００において、レジスタファイル５０１は、コンテキストの退避復帰のペナルティを隠すために、プロセッサ４００がその実行時に使用する通常のレジスタ５０１ｂ以外に、コンテキスト退避復帰用のレジスタ５０１ａを備えている。従って、実行時に使用するレジスタ５０１ｂの倍の容量のレジスタを実装する必要があるが、本発明のレジスタファイルを用いることにより、小面積、低消費電力及び高速動作を実現することができる。特に、レジスタ５０１ａとレジスタ５０１ｂのポート数が大きく異なる本変形例においては、その効果は図２０の場合以上に大きい。
【産業上の利用可能性】
【０１２１】
以上説明したように、本発明は、１つのメモリセルに対して必要なポート数を従来に比して効果的に低減できると共に、データのアクセス時間も短時間で済む多ポート型レジスタファイルを持つ半導体集積回路として、有用であり、この半導体集積回路を備えた携帯電話や、ＩＣカードチップ、又は据え置き型の電気製品としての使用に好適である。
【図面の簡単な説明】
【０１２２】
【図１】本発明の実施形態に係る半導体集積回路の構成を示す図である。
【図２】同半導体集積回路が有するレジスタファイルの内部構成の要部を示す図である。
【図３】同レジスタファイルでのデータの入れ替え動作のタイミングチャートを示す図である。
【図４】同半導体集積回路の書き込みポート部、読み出しポート部、保持回路及びラッチ回路の活性化率、構成トランジスタの閾値電圧及び電源電圧の関係を示す図である。
【図５】同半導体集積回路に備える基板電圧制御回路の内部構成を示す図である。
【図６】同半導体集積回路に備えるＤＬＬ回路の内部構成を示す図である。
【図７】同ＤＬＬ回路から出力される各種信号のタイミングチャートを示す図である。
【図８】同半導体集積回路に備える遅延電圧変換回路の内部構成を示す図である。
【図９】同半導体集積回路を構成するトランジスタ列における動作速度の速い回路部と動作速度の遅い回路部の配置位置の概略を説明する図である。
【図１０】同半導体集積回路に備える制御回路の内部構成、及び２つのダミー回路を使用した実際のデータ入れ替えを反映した各種制御信号の生成の詳細を示す回路図である。
【図１１】同半導体集積回路に備える制御回路及び２つのダミー回路を使用したデータ入れ替え信号生成回路の詳細を示す回路図である。
【図１２】同データ入れ替え信号生成回路によるデータの入れ替え動作のタイミングチャートを示す図である。
【図１３】アクセス速度を一定とする場合において、同半導体集積回路の書き込みポート部、読み出しポート部、保持回路及びラッチ回路の活性化率、構成トランジスタの閾値電圧及び電源電圧の関係を示す図である。
【図１４】図１３に示す関係を満たすレジスタファイルの内部構成の要部を示す図である。
【図１５】図１３に示す関係を満たす同レジスタファイルの全体概略構成を示す図である。
【図１６】遅延電圧変換回路の内部構成を示す回路図である。
【図１７】同遅延電圧変換回路の動作タイミングチャートを示す図である。
【図１８】レジスタファイル内の１Ｒ／１Ｗのメモリセルの回路構成を示す図である。
【図１９】レジスタファイル内の１Ｒ／３Ｗのメモリセルの回路構成を示す図である。
【図２０】（ａ）は同半導体集積回路の具体的な応用例であるプロセッサの内部構成を示す図、同図（ｂ）は同プロセッサでのスレッドの切り替えタイミングを示す図である。
【図２１】同半導体集積回路の具体的応用例である他のプロセッサの内部構成を示す図である。
【符号の説明】
【０１２３】
１                      レジスタファイル
２Ａ                    第１の機能ブロック
２Ｂ                    第２の機能ブロック
５                      メモリセルアレイ
５ａ                    正規メモリセル群
５ｂ〜５ｆ              ダミーメモリセル群
６                      読み出し／書き込み回路
７                      デコード回路
８                      制御回路
９                      遅延電圧変換回路
１０                    ＤＬＬ回路
１２ａ〜１２ｃ          電源電圧制御回路
１３ａ〜１３ｃ          基板電圧制御回路
２０Ａ                  第１の保持回路（第１の情報保持回路）
２０ＡＤ１、２０ＡＤ２  第１のダミー保持回路
（第１のダミー情報保持回路）
３０ＢＤ１、３０ＢＤ２  第２のダミー保持回路
（第２のダミー情報保持回路）
２１ＡＷ                第１の書き込みポート部
２１ＡＲ１、２１ＡＲ２  第１の読み出しポート部
３０Ｂ                  第２の保持回路（第２の情報保持回路）
３１ＡＷ                第２の書き込みポート部
３１ＡＲ                第２の読み出しポート部
４０                    ラッチ回路（一時的保持回路）
４１、４２              転送回路
４３                    入れ替え回路
６１                    トランジスタ列
７０                    検出回路
７１                    制御信号生成回路
１６Ｂ                  ＭＣＡダミー回路（第２のダミー回路）
１６Ｃ                  ＭＣＢダミー回路（第１のダミー回路）
Ｂ１Ｌ、Ｃ１Ｍ          電源制御回路
（電源電圧調整回路及び電源電圧供給回路）
【図１】
2009043415.tif 000003
【図２】
2009043415.tif 000004
【図３】
2009043415.tif 000005
【図４】
2009043415.tif 000006
【図５】
2009043415.tif 000007
【図６】
2009043415.tif 000008
【図７】
2009043415.tif 000009
【図８】
2009043415.tif 000010
【図９】
2009043415.tif 000011
【図１０】
2009043415.tif 000012
【図１１】
2009043415.tif 000013
【図１２】
2009043415.tif 000014
【図１３】
2009043415.tif 000015
【図１４】
2009043415.tif 000016
【図１５】
2009043415.tif 000017
【図１６】
2009043415.tif 000018
【図１７】
2009043415.tif 000019
【図１８】
2009043415.tif 000020
【図１９】
2009043415.tif 000021
【図２０】
2009043415.tif 000022
【図２１】
2009043415.tif 000023