(57)【要約】【課題】半導体集積回路を構成するトランジスタの特性ばらつきを増大させずに、トランジスタの駆動力を向上できるようにする。【解決手段】半導体装置は、基板の上に、複数のｐ型電界効果型トランジスタ、複数のｎ型電界効果型トランジスタ、Ｐ型基板コンタクト領域６及びＮ型基板コンタクト領域５を備えた集積回路からなる。ＰＭＯＳ活性領域１とＮＭＯＳ活性領域２との間のウェル分離７、隣接するＰＭＯＳ活性領域１同士の間の第１素子分離８ａ、隣接するＮＭＯＳ活性領域２同士の間の第２素子分離８ｂ、ＰＭＯＳ活性領域１とＮ型基板コンタクト領域５との間の第１素子基板コンタクト分離９ａ、ＮＭＯＳ活性領域２とｐ型基板コンタクト領域６との間の第２素子基板コンタクト分離９ｂは、それぞれ所定の幅を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板の上に、複数のｐ型電界効果型トランジスタ、複数のｎ型電界効果型トランジスタ、ｐ型基板コンタクト領域及びｎ型基板コンタクト領域を備えた集積回路からなる半導体装置であって、
隣接する前記ｐ型電界効果型トランジスタの活性領域と前記ｎ型電界効果型トランジスタの活性領域との間の第１分離領域と、
隣接する前記ｐ型電界効果型トランジスタの活性領域同士の間の第２分離領域と、
隣接する前記ｎ型電界効果型トランジスタの活性領域同士の間の第３分離領域と、
隣接する前記ｐ型電界効果型トランジスタの活性領域と前記ｎ型基板コンタクト領域との間の第４分離領域と、
隣接する前記ｎ型電界効果型トランジスタの活性領域と前記ｐ型基板コンタクト領域との間の第５分離領域とは、それぞれ所定の幅を有していることを特徴とする半導体装置。
【請求項２】
前記第２分離領域及び第３分離領域の幅は同一であり、前記第４分離領域及び第５分離領域の幅は同一であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
基板の上に、複数のｐ型電界効果型トランジスタと複数のｎ型電界効果型トランジスタとを備えた集積回路からなる半導体装置であって、
隣接する前記ｐ型電界効果型トランジスタの活性領域同士の間の第１分離領域及び隣接する前記ｎ型電界効果型トランジスタの活性領域同士の間の第２分離領域のうちの少なくとも一方の上にダミーゲート電極が形成され、
前記第１分離領域における前記ダミーゲート電極の一端と前記ｐ型電界効果型トランジスタの活性領域との間の第１分離幅と、前記ダミーゲート電極の他端と前記ｐ型電界効果型トランジスタの活性領域との間の第２分離幅と、前記第２分離領域における前記ダミーゲート電極の一端と前記ｎ型電界効果型トランジスタの活性領域との間の第３分離幅と、前記ダミーゲート電極の他端と前記ｎ型電界効果型トランジスタの活性領域との間の第４分離幅とは、それぞれ所定の長さを有していることを特徴とする半導体装置。
【請求項４】
前記第１分離幅及び第２分離幅は同一の長さであり、前記第３分離幅及び第４分離幅は同一の長さであることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１分離幅、第２分離幅、第３分離幅及び第４分離幅は、同一の長さであることを特徴とする請求項３に記載の半導体装置。
【請求項６】
前記ダミーゲート電極は所定の幅を有していることを特徴とする請求項３〜５のいずれか１項に記載の半導体装置。
【請求項７】
基板の上に、複数のｐ型電界効果型トランジスタと複数のｎ型電界効果型トランジスタとを備えた集積回路からなる半導体装置であって、
前記ｐ型電界効果型トランジスタの第１のゲート電極は、前記ｐ型電界効果型トランジスタの第１の活性領域の上に形成され、前記第１のゲート電極におけるゲート長方向側の側部と前記第１の活性領域のゲート長方向側の端部との間がそれぞれ離散的な第１の長さであり、
前記ｎ型電界効果型トランジスタの第２のゲート電極は、前記ｎ型電界効果型トランジスタの第２の活性領域の上に形成され、前記第２のゲート電極におけるゲート長方向側の側部と前記第２の活性領域のゲート長方向側の端部との間がそれぞれ離散的な第２の長さであることを特徴とする半導体装置。
【請求項８】
隣り合う前記ｐ型電界効果型トランジスタ同士及び隣り合う前記ｎ型電界効果型トランジスタ同士は、前記第１の活性領域及び第２の活性領域を共有していることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記第１の長さ又は前記第２の長さは、
α＋ゲートピッチ×（ゲート本数―１）  ・・・・・式（１）
で表され、αは前記第１のゲート電極の側部と前記第１の活性領域の端部又は前記第２のゲート電極の側部と前記第２の活性領域の端部との間の離散的な長さのうち最小の長さであることを特徴とする請求項７に記載の半導体装置。
【請求項１０】
前記集積回路は、ロジック回路又はアナログ回路であることを特徴とする請求項１〜９のうちいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタの特性のばらつきを低減させるレイアウトを備えた半導体装置に関する。
【背景技術】
【０００２】
従来より、半導体装置の製造プロセスにおける微細化技術が進展すると共に、ＭＯＳ（metal oxide semiconductor）型半導体装置等の特性の向上も達成されて、集積回路の性能の向上及び速度の向上が実現されてきた。しかしながら、近年、構造の微細化を単純に行うのみでは、トランジスタの駆動力の向上とリーク電流の低減との両者を実現することが難しくなってきている。従来のように、製造プロセスの微細化技術を進めるだけでは、高速且つ低消費電力のＬＳＩ（large scale integrated circuit）回路を実現することが困難である。
【０００３】
そこで、トランジスタのリーク電流を増大させずに駆動力を向上させる手法が提案されている。例えば、特開２００３−２０３９８９号公報に、ドレイン電流の特性を向上させる半導体装置の構造が記載されている。以下に、図７〜図９を用いて説明する。
【０００４】
図７は、従来のｐチャネル型電界効果トランジスタを含む半導体装置の平面図である。
【０００５】
図７に示されるように、対象とする半導体装置は、格子状に集積された複数のＰＭＯＳトランジスタであって、互いに隣り合うゲート電極３は、それぞれ隣接するＰＭＯＳトランジスタの活性領域１に細い素子分離（ＳＴＩ：shallow trench isolation）８が形成されて分離された活性領域の上に形成された構成である。
【０００６】
図８は、図７に示す集積回路において、素子分離８の溝幅とＰＭＯＳ活性領域１にかかる圧縮応力との関係を示している。
【０００７】
図８に示されるように、素子分離８の溝幅が広い場合には圧縮応力が小さく、素子分離８の溝幅が狭くなると、急激にＰＭＯＳ活性領域１への圧縮応力が増大することが分かる。
【０００８】
また、図９は、従来の半導体装置のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのドレイン電流の応力依存性を示している。ここでの応力は、プラスが引張応力であり、マイナスが圧縮応力を示している。
【０００９】
図９に示されるように、ＰＭＯＳトランジスタの場合、チャネルに平行な圧縮応力が増大すると、ドレイン電流も大きく増大することが分かる。
【００１０】
従って、図８及び図９から、素子分離８の溝幅を狭くすることにより、圧縮応力が増大して、圧縮応力の増大に伴って、ドレイン電流が増大することが分かる。すなわち素子分離８の溝幅を狭く設定することにより、ドレイン電流は増大するため、トランジスタの駆動力が向上する。
【００１１】
よって、図７に示すような素子分離８が形成された半導体装置を用いることによりトランジスタのリーク電流を増大させることなくドレイン電流すなわち駆動力を向上させることができる。このようにして、高速且つ低消費電力のＬＳＩを実現することが可能となる。
【特許文献１】特開２００３−２０３９８９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、従来の半導体装置は、トランジスタのリーク電流を増大させることなくドレイン電流すなわち駆動力を向上させることが可能であるが、ドレイン電流のばらつきについては改善できていない。すなわち、素子分離領域からトランジスタのチャネルに加わる応力は、素子分離領域の幅に依存するため、同一サイズのトランジスタであっても、素子分離領域の幅が異なれば、ドレイン電流が異なることになる。これがそのまま、ドレイン電流のばらつきの要因となっている。
【００１３】
また、ドレイン電流のばらつきが大きいと設計マージンを確保する必要があるため、ドレイン電流を向上させてトランジスタの駆動力を向上させても、ドレイン電流のばらつきによる設計マージンの拡大が必要になるため、チップサイズの縮小及びチップコストの低減を実現することが困難となる問題がある。
【００１４】
本発明は、前記従来の問題に鑑み、トランジスタの特性のばらつきを増大させずに、トランジスタの駆動力を向上させるレイアウトを有する半導体装置を得られるようにすることを目的とする。
【課題を解決するための手段】
【００１５】
前記の目的を達成するため、本発明は、半導体装置を素子分離領域からトランジスタのチャネルに加わる応力が揃うように、ゲート電極又は素子分離領域を形成する構成とする。
【００１６】
具体的に、本発明に係る第１の半導体装置は、基板の上に、複数のｐ型電界効果型トランジスタ、複数のｎ型電界効果型トランジスタ、ｐ型基板コンタクト領域及びｎ型基板コンタクト領域を備えた集積回路からなる半導体装置を対象とし、隣接するｐ型電界効果型トランジスタの活性領域とｎ型電界効果型トランジスタの活性領域との間の第１分離領域と、隣接するｐ型電界効果型トランジスタの活性領域同士の間の第２分離領域と、隣接するｎ型電界効果型トランジスタの活性領域同士の間の第３分離領域と、隣接するｐ型電界効果型トランジスタの活性領域とｎ型基板コンタクト領域との間の第４分離領域と、隣接するｎ型電界効果型トランジスタの活性領域とｐ型基板コンタクト領域との間の第５分離領域とは、それぞれ所定の幅を有していることを特徴とする。
【００１７】
本発明の第１の半導体装置によると、トランジスタの活性領域間の素子分離領域及びトランジスタの活性領域と基板コンタクト領域との間の素子分離領域の幅がそれぞれ所定の長さに形成されるため、それぞれのトランジスタのチャネルに加わる応力が揃えられる。このため、同一サイズのトランジスタにおいては、応力によるドレイン電流の変化量が揃えられるため、ドレイン電流がばらつくことを防止できる。
【００１８】
また、本発明の第１の半導体装置において、第２分離領域及び第３分離領域の幅は同一であり、第４分離領域及び第５分離領域の幅は同一であることが好ましい。
【００１９】
本発明に係る第２の半導体装置は、基板の上に、複数のｐ型電界効果型トランジスタと複数のｎ型電界効果型トランジスタとを備えた集積回路からなる半導体装置を対象とし、隣接するｐ型電界効果型トランジスタの活性領域同士の間の第１分離領域及び隣接するｎ型電界効果型トランジスタの活性領域同士の間の第２分離領域のうちの少なくとも一方の上にダミーゲート電極が形成され、第１分離領域におけるダミーゲート電極の一端とｐ型電界効果型トランジスタの活性領域との間の第１分離幅と、ダミーゲート電極の他端とｐ型電界効果型トランジスタの活性領域との間の第２分離幅と、第２分離領域におけるダミーゲート電極の一端とｎ型電界効果型トランジスタの活性領域との間の第３分離幅と、ダミーゲート電極の他端とｎ型電界効果型トランジスタの活性領域との間の第４分離幅とは、それぞれ所定の長さを有していることを特徴とする。
【００２０】
本発明の第２の半導体装置によると、トランジスタの活性領域を分離する素子分離領域の上にダミーゲート電極を形成する際に、活性領域の端部とダミーゲート電極との間が所定の長さになるように形成することにより、ダミーゲート電極が素子分離領域を押さえつけることで生じる、トランジスタのチャネルに加わる応力を揃えることができる。このため、同一サイズのトランジスタにおいては、応力によるドレイン電流の変化量を揃えることができるのでドレイン電流がばらつくことを防止できる。
【００２１】
また、本発明の第２の半導体装置において、第１分離幅及び第２分離幅は同一の長さであり、第３分離幅及び第４分離幅は同一の長さであることが好ましい。
【００２２】
このようにすると、各トランジスタのチャネルに加わる応力をさらに揃えることができる。
【００２３】
また、本発明の第２の半導体装置において、第１分離幅、第２分離幅、第３分離幅及び第４分離幅は、同一の長さであることが好ましい。
【００２４】
このようにすると、各トランジスタのチャネルに加わる応力をさらに一層揃えることができる。
【００２５】
また、本発明の第２の半導体装置において、ダミーゲート電極は所定の幅を有していることが好ましい。
【００２６】
このようにすると、各トランジスタチャネルに加わる応力がより一層揃うことになり、設計マージンも確実に削減することができる。
【００２７】
本発明に係る第３の半導体装置は、基板の上に、複数のｐ型電界効果型トランジスタと複数のｎ型電界効果型トランジスタとを備えた集積回路からなる半導体装置を対象とし、ｐ型電界効果型トランジスタの第１のゲート電極は、ｐ型電界効果型トランジスタの第１の活性領域の上に形成され、第１のゲート電極におけるゲート長方向側の側部と第１の活性領域のゲート長方向側の端部との間がそれぞれ離散的な第１の長さであり、ｎ型電界効果型トランジスタの第２のゲート電極は、ｎ型電界効果型トランジスタの第２の活性領域の上に形成され、第２のゲート電極におけるゲート長方向側の側部と第２の活性領域のゲート長方向側の端部との間がそれぞれ離散的な第２の長さであることを特徴とする。
【００２８】
本発明の第３の半導体装置によると、活性領域の上に形成されるゲート電極は、活性領域の端部とゲート電極との間の距離が離散的な所定の長さとなり、素子分離領域からそれぞれのトランジスタチャネルまでの距離が揃えられることになるため、トランジスタチャネルに加わる応力を揃えることができる。従って、応力よるドレイン電流の変化量が同一になるため、ドレイン電流の変化量を揃えることができるので、ドレイン電流がばらつくことを防止できる。
【００２９】
また、本発明の第３の半導体装置において、隣り合うｐ型電界効果型トランジスタ同士及び隣り合うｎ型電界効果型トランジスタ同士は、第１の活性領域及び第２の活性領域を共有していることが好ましい。
【００３０】
また、本発明の第３の半導体装置において、第１の長さ又は第２の長さは、α＋ゲートピッチ×（ゲート本数―１）  ・・・・・式（１）で表され、αは第１のゲート電極の側部と前記第１の活性領域の端部又は第２のゲート電極の側部と第２の活性領域の端部との間の離散的な長さのうち最小の長さであることが好ましい。
【００３１】
また、本発明の第１〜第３の半導体装置において集積回路は、ロジック回路又はアナログ回路であることが好ましい。
【発明の効果】
【００３２】
本発明に係る半導体装置によると、ドレイン電流を増大させるように素子分離領域又はゲート電極を設けることにより、素子分離領域又はゲート電極から各トランジスタのチャネルに加わる応力を揃えることができるため、ドレイン電流のばらつきを増大させることなく、トランジスタの駆動力を向上させることができる。また、ドレイン電流が増大するように素子分離領域を設ければ、ドレイン電流を増大させると共に設計マージンを削減することができるため、チップサイズの縮小及びチップコストの削減を実現することができる。
【発明を実施するための最良の形態】
【００３３】
（第１の実施形態）
本発明の第１の実施形態に係る半導体装置について、図面を参照しながら説明する。
【００３４】
図１は本発明の第１の実施形態に係る半導体装置の平面構成を示している。
【００３５】
図１に示すように、第１の実施形態は、例えば複数のインバータを実装したスタンダードセルであり、ＰＭＯＳ活性領域１及びＮＭＯＳ活性領域２の上に共通のゲート電極３及びコンタクト４が形成されている。素子分離領域は、ＰＭＯＳ活性領域１とＮＭＯＳ活性領域２との間にウェル分離７が所定の幅で形成され、隣接するＰＭＯＳ活性領域１同士の間に第１素子分離８ａが所定の幅で形成され、隣接するＮＭＯＳ活性領域２同士の間に第２素子分離８ｂが所定の幅で形成され、ＰＭＯＳ活性領域１とＮ型基板コンタクト領域５との間に第１素子基板コンタクト分離９ａが所定の幅で形成され、ＮＭＯＳ活性領域２とＰ型基板コンタクト領域６との間に第２素子基板コンタクト分離９ｂが、それぞれ所定の幅で形成されている。
【００３６】
具体的には、ＰＭＯＳ活性領域とＮＭＯＳ活性領域との間の分離、ＰＭＯＳ活性領域間又はＮＭＯＳ活性領域間の分離、活性領域からのゲート電極の突き出し部及びゲートピッチ等を考慮して設けられ、例えば、６５ｎｍ世代のインバータを複数実装したスタンダードセルの場合、ウェル分離７の幅は０．３μｍ程度、第１素子分離８ａ及び第２素子分離８ｂの幅は０．１５μｍ程度、第１素子基板コンタクト分離９ａ及び素子分離９ｂの幅は０．２μｍ程度に形成される。また、ゲート電極３がＰＭＯＳ活性領域１及びＮＭＯＳ活性領域２の上から突き出して形成される部分の突き出し部１３の長さは、例えば０．１５μｍ程度の所定の長さになるように形成される。
【００３７】
このように各素子分離を所定の幅に設定することにより、各素子分離からそれぞれのトランジスタチャネルに加わる応力を揃えることができる。また、活性領域からのゲート電極の突き出し部も所定の長さになるように形成することによって、ゲート電極からトランジスタチャネルに加わる応力をさらに揃えることができる。
【００３８】
また、ＰＭＯＳトランジスタに対しては、第１素子分離８ａの幅を例えば０．１５μｍに設定しているため、図８及び図９の従来の半導体装置に示されているように、応力によるドレイン電流が増大する効果を合わせて得ることができる。
【００３９】
さらに、各素子分離の幅がそれぞれ離散的な所定の幅に固定されるため、活性領域の加工工程においても、従来のように孤立パターンから密集パターンまでの全てのパターンに適応する加工条件を確立する必要がなく、最密集パターン又はそれに近いパターンに適応する加工条件を確立すればよい。すなわち、加工条件の更なる微調整が可能になるため、活性領域の加工限界及び加工精度を向上することができるので、素子サイズを従来よりも一層小さくすることが可能である。
【００４０】
図２は、本発明の半導体装置と従来技術による半導体装置とのドレイン電流ばらつきを示している。従来の半導体装置は、素子分離が０．１μｍから０．２５μｍの間の任意の幅を有する。
【００４１】
図２に示すように、従来の半導体装置ではドレイン電流のばらつきが最大１６％である。これは、セル内に形成された素子分離の幅が０．１μｍから０．２５μｍの間で任意に形成されているため、同一サイズのトランジスタが形成されていたとしても各素子分離からトランジスタチャネルに加わる応力が揃うことがないのでドレイン電流が変動することによる。このことに対し、第１の実施形態では各素子分離をそれぞれ離散的な所定の幅に設定しているため、各素子分離から各トランジスタチャネルに加わる応力を揃えることができるので、ドレイン電流ばらつきが最大でも３％程度に抑えることが可能である。このように、各素子分離を所定の幅に設定することは、ドレイン電流のばらつきを低減させると共に、設計マージンの削減も可能にしている。
【００４２】
第１の実施形態によると、トランジスタの活性領域間のウェル分離又は素子分離の幅及びトランジスタの活性領域と基板コンタクト領域との素子基板コンタクト分離の幅がそれぞれ所定の長さに形成されるため、それぞれのトランジスタのチャネルに加わる応力が揃えられる。このため、同一サイズのトランジスタにおいては、応力によるドレイン電流の変化量が揃えられるため、ドレイン電流がばらつくことを防止できる。
【００４３】
従って、各素子分離を形成する際に、ドレイン電流が増大するように素子分離の幅を設定すれば、トランジスタの駆動力を向上させて、ドレイン電流のばらつきを低減することが可能である。このように、ドレイン電流のばらつきを低減させることに伴って、設計マージンを削減することも可能であるから、チップサイズの縮小及びチップコストの低減を実現することができる。
【００４４】
また、活性領域の加工限界及び加工精度を向上させることができるため、素子サイズを従来よりも一層小さくすることができるので、更なるチップサイズの縮小及びチップコストの低減が可能である。
【００４５】
なお、第１の実施形態においては、第１素子分離８ａ及び第２素子分離８ｂと第１素子基板コンタクト分離９ａ及び第２素子基板コンタクト分離９ｂとがそれぞれ同一の幅を有する構成としたが、それぞれ異なる幅を有していたとしてもそれぞれのＭＯＳ型トランジスタに加えられる応力を揃えることができるため、ドレイン電流のばらつきを低減させることができる。すなわち、各トランジスタに加えられる応力が揃うように、それぞれの活性領域の周囲に形成される素子分離領域の幅を設定すれば良い。
【００４６】
なお、第１の実施形態において、ＬＳＩ内に適用する集積回路の一例としてインバータを複数実装したスタンダードセルを説明したが、スタンダードセル全般、ロジック回路ブロック又はアナログ回路ブロック等に適用可能である。また、特性ばらつきがクリティカルな回路ブロックに限定して用いても、回路ブロック全体に用いてもよい。
【００４７】
（第２の実施形態）
本発明の第２の実施形態に係る半導体装置について、図面を参照しながら説明する。第１の実施形態と同一の構成要素については、同一の符号を付すことにより説明を省略する。
【００４８】
図３は本発明の第２の実施形態に係る半導体装置の平面構成を示している。
【００４９】
図３に示すように、第２の実施形態は、例えば複数のインバータを実装したスタンダードセルであり、ＰＭＯＳ活性領域１及びＮＭＯＳ活性領域２の上に共通のゲート電極３が形成されている。ＰＭＯＳ活性領域１とＮＭＯＳ活性領域２との間にはウェル分離７、隣接するＰＭＯＳ活性領域１同士の間には第１素子分離８ａ、隣接するＮＭＯＳ活性領域２同士の間には第２素子分離８ｂ、ＰＭＯＳ活性領域１とＮ型基板コンタクト領域５との間には第１素子基板コンタクト分離９ａ及びＮＭＯＳ活性領域２とＰ型基板コンタクト領域６との間には第２素子基板コンタクト分離９ｂが形成されている。第２の実施形態においては、ウェル分離７、第１素子分離８ａ、第２素子分離８ｂ、第１素子基板コンタクト分離９ａ及び第２素子基板コンタクト分離９ｂの幅は、第１の実施形態とは異なり、それぞれ任意の長さに形成されている。
【００５０】
また、第１素子分離８ａ及び第２素子分離８ｂの上に所定のゲート長を有するダミーゲート電極１０が形成されている。ここで、第１素子分離８ａにおけるダミーゲート電極１０の左辺とＰＭＯＳ活性領域１との間の第１分離幅１１ａが所定の長さに形成され、ダミーゲート電極１０の右辺とＰＭＯＳ活性領域１との間の第２分離幅１１ｂが所定の長さに形成され、第２素子分離８ｂにおけるダミーゲート電極１０の左辺とＮＭＯＳ活性領域２との間の第３分離幅１１ｃが所定の長さに形成され、ダミーゲート電極１０の右辺とＮＭＯＳ活性領域２との間の第４分離幅１１ｄがそれぞれ所定の長さに形成されている。
【００５１】
第２の実施形態において、第１素子分離８ａ及び第２素子分離８ｂの上にダミーゲート電極１０が形成された場合、ダミーゲート電極１０が第１素子分離８ａ及び８ｂを押さえつけることでトランジスタチャネルに加わる応力が生じる。このため、トランジスタチャネルに加わる応力は、ダミーゲート電極１０とＰＭＯＳ活性領域１又はＮＭＯＳ活性領域２との距離及びダミーゲート電極１０の幅に依存する。このため、ダミーゲート電極１０とＰＭＯＳ活性領域１又はＮＭＯＳ活性領域２との距離、すなわち第１分離幅１１ａ〜第４分離幅１１ｄがそれぞれ所定の長さになるようにダミーゲート電極１０を形成することにより、従来のように第１素子分離８ａ及び第２素子分離８ｂにゲート電極１１を任意に形成する場合よりも第１素子分離８ａ及び第２素子分離８ｂから各トランジスタチャネルに加わる応力を揃えることができるため、ドレイン電流のばらつきを減少させることができる。
【００５２】
また、第１分離幅１１ａ〜第４分離幅１１ｄがそれぞれ所定の長さになるようにダミーゲート電極１０を形成することにより、第１素子分離８ａ及び第２素子分離８ｂの上にダミーゲート電極１０が規則的に形成されることになるため、ゲート電極の密度が増大する。このため、ゲート電極の加工工程において、従来のように孤立パターンから密集パターンまでの全てのパターンに適応する加工条件を確立する必要がなく、最密集パターン又はそれに近いパターンに適応する加工条件を確立すればよい。すなわち、加工条件の更なる微調整が可能になるため、ゲート電極の加工条件及び加工精度を向上させることができる。このことに伴って、素子サイズを減少させ、且つ素子特性を向上させることができる。
【００５３】
第２の実施形態によると、トランジスタの活性領域の素子分離の上に、活性領域からの距離が所定の長さになるようにダミーゲート電極を形成する形成することにより、ダミーゲート電極が素子分離を押さえつけることで生じる、トランジスタのチャネルに加わる応力を揃えることができる。このため、同一サイズのトランジスタにおいては、応力によるドレイン電流の変化量を揃えることができるのでドレイン電流がばらつくことを防止できる。
【００５４】
従って、素子分離における活性領域とダミーゲート電極との間の距離が所定の長さになるように素子分離の上にダミーゲート電極を形成する際に、活性領域とダミーゲート電極との間の素子分離の幅をドレイン電流が増大するように設定すれば、トランジスタの駆動力を向上させて、ドレイン電流のばらつきを低減することができる。上記の構成を有する複数のＭＯＳ型トランジスタからなる集積回路は、トランジスタの特性ばらつきを低減させて、設計マージンを削減することができる。すなわち、特性を向上させると共に、チップサイズの縮小及びチップコストの低減を実現することができる。
【００５５】
また、ゲート電極の加工限界及び加工精度が向上し、素子サイズを従来よりも一層小さくすることができるため、素子特性を向上させることもできる。このため、さらに一層のチップサイズの縮小及びチップコストの低減が可能である。
【００５６】
なお、第２の実施形態において、第１分離幅１１ａ〜第４分離幅１１ｄをそれぞれ所定の長さとなるように形成したが、第１素子分離８ａに設けられる第１分離幅１１ａ及び第２分離幅１１ｂが同一の長さであり、第２素子分離８ｂに設けられる第３分離幅１１ｃ及び第４分離幅１１ｄが同一の長さであれば、各トランジスタチャネルに加わる応力をさらに揃えることができる。また、第１分離幅１１ａ〜第４分離幅１１ｄが全て同一の長さであれば、各トランジスタチャネルに加わる応力をより一層揃えることができる。
【００５７】
また、第２の実施形態において、図３に示すように、隣接するＰＭＯＳ活性領域１同士の間の第１素子分離８ａ及び隣接するＮＭＯＳ活性領域２同士の間の第２素子分離８ｂに共通するダミーゲート電極１０を設けているが、第１素子分離８ａ及び８ｂの両方に共通している必要はなく、第１素子分離８ａと第２素子分離８ｂとの間で分断されて、第１素子分離８ａと第２素子分離８ｂとのそれぞれにダミーゲート電極１０が形成されていてもよい。また、ダミーゲート電極１０は、第１素子分離８ａ及び８ｂの全てに設けなくてもよく、第１素子分離８ａ又は８ｂに形成されていてもよい。すなわち、それぞれのトランジスタに加わる応力が揃うように、活性領域からの距離を所定値に設定して、素子分離の上にゲート電極を形成すれば良い。
【００５８】
また、第２の実施形態において、ダミーゲート電極１０のゲート長については特に規定しないが所定の長さに形成されていればよく、ゲート電極３と同一のゲート長と同一にしてもよい。このようにすると、各トランジスタチャネルに加わる応力がより一層揃うことになり、設計マージンも確実に削減することができるため、さらなる効果を上げることができる。すなわち、第１の実施形態と第２の実施形態とを組み合わせて実施することも可能であり、そのようにすることにより、効果をさらに高めることが可能である。
【００５９】
図４は第１の実施形態と第２の実施形態とを組み合わせた例を示している。
【００６０】
図４に示すように、ウェル分離７、第１素子分離８ａ及び第２素子分離８ｂ、及び第１素子基板コンタクト分離及び第２素子基板コンタクト分離がそれぞれ所定の幅を有するように形成され、第１素子分離８ａ及び第２素子分離８ｂに形成されたダミーゲート電極１０がＰＭＯＳ活性領域１又はＮＭＯＳ活性領域２との距離である第１分離幅１１ａ〜第４分離幅１１ｄが同一の所定の長さを有するように形成されている。
【００６１】
このようにすると、各素子分離からそれぞれのトランジスタチャネルに加わる応力が揃うと共に、ダミーゲート電極が素子分離を抑えるけることでトランジスタチャネルに加わる応力も揃えることができるため、ドレイン電流のばらつきを一層減少させることができる。
【００６２】
なお、第２の実施形態において、ＬＳＩ内に適用する集積回路の一例としてインバータを複数実装したスタンダードセルを説明したが、スタンダードセル全般、ロジック回路ブロック又はアナログ回路ブロック等に適用可能である。また、特性ばらつきがクリティカルな回路ブロックに限定して用いても、回路ブロック全体に用いてもよい。
【００６３】
（第３の実施形態）
本発明の第３の実施形態に係る半導体装置について、図面を参照しながら説明する。第３の実施形態においても、第２の実施形態と同様に第１の実施形態と同一の構成要素については、同一の符号を付すことにより説明を省略する。
【００６４】
図５は、本発明の第３の実施形態に係る半導体装置の平面構成を示している。
【００６５】
図５に示すように、第３の実施形態は、例えば、複数のインバータを実装したスタンダードセルであり、ＰＭＯＳ活性領域１及びＮＭＯＳ活性領域２の上に共通のゲート電極３が２本以上形成され、ＰＭＯＳ活性領域１とＮＭＯＳ活性領域２との間にはウェル分離７、隣接するＰＭＯＳ活性領域１同士の間には第１素子分離８ａ、隣接するＮＭＯＳ活性領域２同士の間には第２素子分離８ｂ、ＰＭＯＳ活性領域１とＮ型基板コンタクト領域５との間には第１素子基板コンタクト分離９ａ及びＮＭＯＳ活性領域２とＰ型基板コンタクト領域６との間には第２素子基板コンタクト分離９ｂが形成されている。第３の実施形態においても、ウェル分離７、第１素子分離８ａ、第２素子分離８ｂ、第１素子基板コンタクト分離９ａ及び素子基板コンタクト分離９ｂの幅は、第１の実施形態とは異なり、それぞれ任意の長さに形成されている。
【００６６】
第３の実施形態において、ゲート電極３は、ゲートピッチが０．３μｍ程度に揃えて形成されているため、ゲート電極３が形成されるＰＭＯＳ活性領域１又はＮＭＯＳ活性領域２におけるそれぞれの活性領域の端部からの距離は離散的な所定の長さになる。すなわち、ＰＭＯＳ活性領域１におけるゲート電極３の長辺と平行する端部と１つ目のゲート電極３と間の第１幅１２ａを所定の長さ（α）とし、ＮＭＯＳ活性領域２におけるゲート電極３の長辺と平行する端部と１つ目のゲート電極３と間の第２幅１２ｂを所定の長さ（β）とすると、ＰＭＯＳ活性領域１の端部と２つ目以降のゲート電極３との間の第３幅１２ｃは、α＋ゲートピッチ×（ゲート電極の数−１）の離散的な所定の長さとなり、ＮＭＯＳ活性領域２の端部と２つ目以降のゲート電極３との間の第４幅１２ｄは、β＋ゲートピッチ×（ゲート電極の数−１）の離散的な所定の長さになる。例えば、６５ｎｍ世代のインバータを複数実装したスタンダードセルの場合、ＰＭＯＳ活性領域１の端部から１つ目のゲート電極３は、ＰＭＯＳ活性領域１の端部とゲート電極３との間を０．１５μｍ程度、ゲートピッチを０．３μｍ程度に形成しているため、２つ目のゲート電極３とＰＭＯＳ活性領域１の端部との間は、０．４５μｍ程度、３つ目のゲート電極３とＰＭＯＳ活性領域１の端部との間は、０．７５μｍ程度になる。
【００６７】
また、ゲート電極３がＰＭＯＳ活性領域１及びＮＭＯＳ活性領域２の上から突き出して形成される部分の突き出し部１３の長さは、例えば０．１５μｍ程度の所定の長さになるように形成されている。
【００６８】
このように活性領域の端部とゲート電極との間の距離を離散的な所定の長さに形成すると、トランジスタチャネルに加わる応力は、素子分離からの距離に依存するため、素子分離からトランジスタチャネルに加わる応力を揃えることができる。また、活性領域からのゲート電極の突き出し部も所定の長さになるように形成することによって、ゲート電極からトランジスタチャネルに加わる応力をさらに揃えることができる。
【００６９】
第３の実施形態によると、活性領域の上にゲート電極を形成する際に、活性領域の端部とゲート電極との間の距離を離散的な所定の長さに形成すれば、素子分離からそれぞれのトランジスタチャネルまでの距離が揃えられることになり、トランジスタチャネルに加わる応力を揃えることができる。このように、同一サイズのトランジスタに、活性領域の端部とゲート電極との間の距離が同一になるように形成すれば、応力よるドレイン電流の変化量が同一になるため、ドレイン電流の変化量を揃えることができるので、ドレイン電流がばらつくことを防止できる。
【００７０】
従って、活性領域の端部とゲート電極との間の距離が同一になるように形成すると共に、ドレイン電流を増大させるように素子分離の幅を設定すれば、ドレイン電流の増大によるトランジスタの駆動力を向上させて、ドレイン電流のばらつきを低減させることができる。上記のような活性領域、素子分離及びゲート電極の構成を有する複数のＭＯＳ型トランジスタを用いて構成した集積回路は、複数の素子分離及びゲート電極からトランジスタチャネルに加わる応力を離散的な所定の長さに揃えることができ、トランジスタのドレイン電流のばらつきを低減すると共に、設計マージンを削減できる。すなわち、特性を向上させると共に、チップサイズの縮小及びチップコストの低減を実現することができる。
【００７１】
なお、第３の実施形態において、活性領域の端部とゲート電極との間の幅１２ａ〜１２ｄ及び活性領域からのゲート電極の突き出し部１３の両者をそれぞれ所定の長さとなるように形成したが、活性領域の端部とゲート電極との間の距離１２ａ〜１２ｄ又は活性領域からのゲート電極の突き出し部１３のどちらか一方を所定の長さに固定しても、ドレイン電流のばらつきを抑制する効果を得ることができる。
【００７２】
また、図５には、ＰＭＯＳ活性領域１の端部と１つ目のゲート電極３との間の第１幅１２ａ（α）とＮＭＯＳ活性領域２の端部と１つ目のゲート電極３との間の第２幅１２ｂ（β）とが異なる所定の幅を有するように図示しているが、幅は同一の長さであってもよい。第１幅１２ａ及び第２幅１２ｂを同一の値とすることによりさらに効果を上げることができる。この場合、ゲート電極３を共有する、ＰＭＯＳ活性領域１とＮＭＯＳ活性領域２とは、ゲート電極３が延びる方向と平行する端部が同一線上に設けられて形成される。ＰＭＯＳ活性領域１及びＮＭＯＳ活性領域２がそれぞれ隣接して形成される場合、隣接するＰＭＯＳ活性領域１同士の間の第１素子分離８ａ及び隣接するＮＭＯＳ活性領域２同士の間の第２素子分離８ｂが同一の長さを有して形成されることになる。すなわち、それぞれのトランジスタに加わる応力が揃うように、ゲート電極と素子分離領域との間が所定の長さとなるように素子分離領域、活性領域及びゲート電極を形成すれば良い。
【００７３】
従って、第１の実施形態と第３の実施形態とを組み合わせて実施することも可能である。また、第２の実施形態と第３の実施形態とを組み合わせて実施することも可能であり、第１の実施形態、第２の実施形態及び第３の実施形態を合わせて実施することも可能である。
【００７４】
図６は第１の実施形態と第３の実施形態とを組み合わせた例を示している。
【００７５】
図６に示すように、ウェル分離７、第１素子分離８ａ及び第２素子分離８ｂ、及び第１素子基板コンタクト分離及び第２素子基板コンタクト分離がそれぞれ所定の幅を有するように形成され、ＰＭＯＳ活性領域１及びＮＭＯＳ活性領域２には共通のゲート電極３が複数形成されており、該ゲート電極３は、ゲートピッチが揃えて形成されている。ＰＭＯＳ活性領域１及びＮＭＯＳ活性領域２におけるゲート電極３のゲート長方向側の端部は、直線上に形成されている。また、ゲート電極３における活性領域からの突き出し部１３の長さも所定の長さに形成されている。
【００７６】
このようにすると、各素子分離からそれぞれのトランジスタチャネルに加わる応力が揃うと共に、ゲート電極からそれぞれのトランジスタチャネルに加わる応力も揃えることができるため、ドレイン電流のばらつきを一層減少させることができる。
【００７７】
また、第３の実施形態において、ＬＳＩ内に適用する集積回路の一例としてインバータを複数実装したスタンダードセルを説明したが、スタンダードセル全般、ロジック回路ブロック又はアナログ回路ブロック等に適用可能である。また、特性ばらつきがクリティカルな回路ブロックに限定して用いても、回路ブロック全体に用いてもよい。
【産業上の利用可能性】
【００７８】
本発明に係る半導体装置は、トランジスタの特性ばらつきを増大させずに、トランジスタチャネルに加わる応力によるドレイン電流の変化量を揃えてトランジスタの駆動力を向上させ、スタンダードセル全般、ロジック回路ブロック、アナログ回路ブロック及び特性ばらつきがクリティカルな回路ブロック等に有用である。
【図面の簡単な説明】
【００７９】
【図１】本発明の第１の実施形態に係る半導体装置の平面図である。
【図２】本発明の第１の実施形態に係る半導体装置と従来の実施形態とのドレイン電流のばらつき量の比較を示す図である。
【図３】本発明の第２の実施形態に係る半導体装置の平面図である。
【図４】本発明の第２の実施形態の変形例に係る半導体装置の平面図である。
【図５】本発明の第３の実施形態に係る半導体装置の平面図である。
【図６】本発明の第３の実施形態の変形例に係る半導体装置の平面図である。
【図７】従来例に係る半導体装置の平面図である。
【図８】従来例に係る半導体装置の素子分離幅と応力との関係を示す図である。
【図９】従来例に係る半導体装置のドレイン電流変化率と応力との関係を示す図である。
【符号の説明】
【００８０】
１      ＰＭＯＳ活性領域
２      ＮＭＯＳ活性領域
３      ゲート電極
４      コンタクト
５      Ｎ型基板コンタクト領域
６      Ｐ型基板コンタクト領域
７      ウェル分離
８ａ    第１素子分離
８ｂ    第２素子分離
９ａ    第１素子基板コンタクト分離
９ｂ    第２素子基板コンタクト分離
１０    ダミーゲート電極
１１ａ  第１分離幅
１１ｂ  第２分離幅
１１ｃ  第３分離幅
１１ｄ  第４分離幅
１２ａ  第１幅
１２ｂ  第２幅
１２ｃ  第３幅
１２ｄ  第４幅
１３    突き出し部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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