(57)【要約】【課題】トップゲート型構造を有する半導体装置において、ゲート耐圧低下不良を改善できる半導体装置の製造方法を提供すること【解決手段】トップゲート型半導体装置の製造方法において、初期絶縁膜２に挟まれ、基板絶縁膜により半導体基板１と分離されるように形成されるｎ型半導体結晶層１６にｐ型ベース領域１３とｎ++型エミッタ領域１４を含む機能領域を形成する工程と、前記ｐ型ベース領域１３の表面にゲート絶縁膜９を介して形成されるゲート電極１０を有するＭＯＳゲートを形成する工程との間に前記初期絶縁膜２表面と前記ｎ型半導体結晶層１６表面との境界表面で、前記初期絶縁膜２表面を、前記ｎ型半導体結晶層１６表面より前記ゲート絶縁膜９の厚さの５０％乃至１００％の厚さ分低くなるようにエッチングして段差を形成する工程を有する半導体装置の製造方法とする。【選択図】        図１
2009038330.tif 000002
【特許請求の範囲】
【請求項１】
一導電型半導体基板表面に、第一開口部を間に挟んで直線状に配置される初期絶縁膜と、該初期絶縁膜より薄膜であって、前記第一開口部を含む前記半導体基板表面に形成される基板絶縁膜とを形成する第一工程、前記第一開口部内の基板絶縁膜に前記初期絶縁膜と平行な第二開口部を形成する第二工程、前記第一開口部内を前記初期絶縁膜と同程度の厚さに埋める一導電型半導体結晶層を形成する第三工程、該半導体結晶層に、前記第二開口部で前記半導体基板表面に接触する一導電型領域と、前記基板絶縁膜上にあって前記一導電型領域に隣接する他導電型ベース領域と、該他導電型ベース領域表面層に、選択的に形成される一導電型エミッタ領域と前記他導電型ベース領域より高濃度の他導電型ボディ領域とを形成する第四工程、前記一導電型領域と前記一導電型エミッタ領域とに挟まれる前記他導電型ベース領域の表面にゲート絶縁膜を介して形成されるゲート電極を形成する第五工程とを有する半導体装置の製造方法において、前記第四工程と第五工程の間に、前記初期絶縁膜表面と前記一導電型半導体結晶層表面とが接する境界表面で、前記初期絶縁膜表面を、前記一導電型半導体結晶層表面より、前記ゲート絶縁膜の厚さの５０％乃至１００％の厚さ分低くなるようにエッチングして段差を形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項２】
ゲート酸化膜を形成する処理温度を１０００℃以上とすることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
一導電型半導体基板表面に、直線状の初期絶縁膜であって、間に第一開口部を有する初期絶縁膜と、該初期絶縁膜より薄膜であって、前記第一開口部を含む前記半導体基板表面に形成される基板絶縁膜とを形成する第一工程、前記第一開口部内の基板絶縁膜に前記初期絶縁膜と平行な第二開口部を形成する第二工程、前記第一開口部内を前記初期絶縁膜と同程度の厚さに埋める一導電型半導体結晶層を備える第三工程、該半導体結晶層に、前記第二開口部で前記半導体基板表面に接触する一導電型領域と、前記基板絶縁膜上にあって前記一導電型領域に隣接する他導電型ベース領域と、該他導電型ベース領域表面に、選択的に形成される一導電型エミッタ領域と前記他導電型ベース領域より高濃度の他導電型ボディ領域とを形成する第四工程、前記一導電型領域と前記一導電型エミッタ領域とに挟まれる前記他導電型ベース領域の表面にゲート絶縁膜を介して形成されるゲート電極を形成する第五工程とを有する半導体装置の製造方法において、前記第四工程と第五工程の間に、前記初期絶縁膜表面と前記一導電型半導体結晶層表面とが接する境界表面であって、前記ゲート電極が覆う前記境界表面の前記一導電型半導体結晶層側の表面に形成される窒化シリコン膜をマスクとして用いて前記境界表面に接して選択的酸化膜を形成する工程を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力変換装置などに使用されるパワー半導体装置の製造方法に関する。
【背景技術】
【０００２】
本発明にかかるパワー半導体装置の一種であるＩＧＢＴについては、これまで数多くの改良によって、その性能の向上が図られてきている。ここで、ＩＧＢＴの性能とは、オフ時には、電圧を保持して電流を遮断し、オン時には、できる限り小さい電圧降下、すなわち、小さいオン電圧で電流を流すことができ、パワー損失の少ないスイッチングデバイスとしての性能のことである。
以下、本発明にかかるＩＧＢＴの特性等について簡単に説明する。ＩＧＢＴの保持可能な最大電圧、すなわち耐圧の大きさと、オン時の電圧降下(オン電圧)間には、いわゆるトレードオフの関係が存在し、高耐圧のＩＧＢＴほど厚い高抵抗層を必要とするのでオン電圧が高くなる。また、オン電圧とターンオフ損失の間にも、オフ直後の残留キャリアが多い構造ほど、オン電圧は低いがスイッチング損失（特に、ターンオフ損失）は大きくなるというトレードオフ関係があることはよく知られている。このようなトレードオフ関係のある両特性を共に改善することは一般的には困難とされている。最善の策はトレードオフ関係の最適化が得られるようにデバイスの構造設計をすることである。
最適なトレードオフ関係を実現するには、ドリフト層中のアノード側のキャリア濃度を下げるとともに、カソード側のキャリア濃度を上げることによって、アノード側とカソード側のキャリア濃度の比率が１：５程度になるようにすればよいことが知られている。さらに、ドリフト層でのキャリアライフタイムをできるだけ大きく保つことによって、ドリフト層内の平均キャリア濃度が高くなるようにすればよい。
【０００３】
アノード側のキャリア濃度を下げる方法としては、アノード層（コレクタ層）の総不純物量を下げることが実際に行われている。一方、カソード側のキャリア濃度を上げることの作用効果はＩＥ効果として、よく知られている。
さらに別途、表面カソード側を新規なキャリア高注入構造にすることにより、前述のオン電圧−ターンオフ損失のトレードオフを大幅に改善できるトップゲート型ＩＧＢＴについても既に特許文献によって公開されている（特許文献１、特許文献２、特許文献３）。以下、このトップゲート構造を有するＩＧＢＴの製造方法について、本発明にも関係するので図面を参照して詳細に説明する。以下、参照する図６〜図９はいずれも、ＩＧＢＴの製造方法を示すために製造工程順に並べたユニットセルの断面図である。簡潔な記述とするために、それらの図面については図番のみを示す。
図６（ａ）に示すように、ｎ-型Ｓｉ半導体基板１０１の全面に熱酸化またはＣＶＤ成長により膜厚０．７μｍの初期酸化膜１０２を形成する。次に初期酸化膜（ストッパ酸化膜）１０２を並列ストライプ状の平面パターンとなるように選択的にドライエッチングして、初期酸化膜１０２の並列ストライプ間が２０μｍ幅の第一開口部１０３を形成する（図６（ｂ））。並列ストライプ状平面パターンからなる初期酸化膜１０２自体の基板面方向の幅は３μｍ程度が好ましい。続いて、図６（ｃ）に示すように、熱酸化またはＣＶＤによって基板酸化膜１０４を厚さ０．１μｍの厚さに全面形成した後、フォトリソグラフィによって基板酸化膜１０４の中央にストライプ状初期酸化膜１０２に平行で幅１μｍの第二開口部１０５を形成する。
【０００４】
その後、第二開口部１０５によって露出したシリコン基板１０１表面をシード層としてｎ型エピタキシャル成長層１０６を成長させる。ｎ型エピタキシャル成長層１０６の成長が第二開口部１０５で始まってから成長面が基板酸化膜１０４の厚みを超えると成長は基板酸化膜１０４上を横方向にも進む。その後、端部の初期酸化膜１０２の膜厚を乗り越えて第一開口部１０３の全面を初期酸化膜１０２の厚さ以上に被覆した時点で成長をストップさせる（図６（ｃ））。
次に、初期酸化膜１０２を酸化膜ストッパーとして図７（ｄ）に示すようにｎ型エピタキシャル成長層１０６表面が初期酸化膜１０２の表面と高さが概ね等しい平坦な断面形状になるまで研磨を行う。研磨後のｎ型エピタキシャル成長層１０６の厚さは約０．６μｍ〜０．７μｍ程度になる。
次に、図７（ｅ）、（ｆ）に示すように、研磨後のｎ型エピタキシャル成長層１０６の表面に、厚さ３０ｎｍのバッファ酸化膜１０７ａを形成した後、フォトリソグラフィによりフォトレジスト３０をマスクにｐチャネル領域１０９をボロンのイオン注入および後、熱処理により形成後、図８（ｇ）、（ｈ）、（ｉ）に示すように、ｐ+ボディ領域１１２、ｎ++エミッタ領域１１３形成用のフォトパターン形成を行い、各フォトレジスト３０をマスクにしてボロンと砒素のイオン注入および１０００℃の後熱処理により各領域を形成する。元のｎ型エピタキシャル成長層１０６のままで残される領域をｎ+バッファ領域１０６ａとする。前記ｎ型エピタキシャル成長層１０６に、ｎ+バッファ領域１０６ａ、ｐチャネル領域１０９、ｐ+ボディ領域１１２、ｎ++エミッタ領域１１３などを形成した層を、以降、カソード膜１２０と称することもある。
【０００５】
次に、前記バッファ酸化膜１０７ａを除去し、カソード膜１２０表面を清浄化処理を施した後、図９（ｊ）に示すように、前記カソード膜１２０の上に、熱酸化あるいはＣＶＤによりゲート酸化膜１０７ｂを８０ｎｍの厚さで全面に形成する。さらにゲート電極となるポリシリコン層を５００ｎｍ程度の厚さで、ＣＶＤにより全面に形成し、このポリシリコン層に高濃度のリンをドープして低抵抗層とした後、フォトリソグラフィによりポリシリコン層の一部を除去して所定の形状の導電性ポリシリコンゲート電極１０８を形成する。
この際、前述のｐ+ボディ領域１１２とｎ++エミッタ領域１１３の形成工程では、ｐ+ボディ領域１１２がｎ++エミッタ領域１１３を面方向に下側から超えて、ゲート酸化膜１０７ｂの直下の、ｎチャネルが形成されるｐチャネル領域１０９にかかると、チャネル生成に悪影響を及ぼしてゲートしきい値電圧が上昇するなどの問題が発生するので、ｎ++エミッタ領域１１３下のｐ+ボディ領域１１２を所定の幅だけ、チャネルが生成されるｐチャネル領域１０９から遠ざける方向に後退させることが必要である。
その後、図９（ｋ）に示すように、厚さ約１μｍのＰＳＧ（フォスフォシリケートガラス）膜を全面に形成して層間絶縁膜１１４とする。続いて、この層間絶縁膜１１４にｎ++エミッタ領域１１３とエミッタ電極１１５とのコンタクトのためのコンタクト開口部１１６を形成し、アルミニウム電極（エミッタ電極）１１５を形成し、図示しない基板裏面のアノード側にアノード電極を形成することにより、従来のトップゲート構造を有するＩＧＢＴが完成する。このトップゲート型ＩＧＢＴによれば、オン電圧とターンオフ損失間のトレードオフを大幅に改善することができる。
【特許文献１】特開２００７−４３０２８号公報
【特許文献２】特開２００６−２３７５５３号公報
【特許文献３】米国特許出願公開第２００６／００７６５８３号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、前述した従来のトップゲート型ＩＧＢＴでは、カソード膜１２０にはオン状態では大電流を流し、阻止時においては高電界が印加されるため、良好なデバイス特性を得るにはカソード膜１２０としては結晶欠陥の少ない（あるいは無い）良質な結晶性シリコン半導体膜を形成する必要がある。このため従来の通常のＩＧＢＴには無い特殊なプロセスとして、前述のように、ｎ-型Ｓｉ半導体基板１０１上に形成された初期酸化膜（以下ストッパ酸化膜）１０２および基板酸化膜１０４に、第一開口部１０３、第二開口部１０５をそれぞれ形成した後、第一開口部１０３をｎ型シリコンエピタキシャル成長層１０６で埋め、続いて研磨処理によりストッパ酸化膜１０２の表面と面一に平坦化する工程と、研磨後に平坦化されたｎ型エピタキシャル成長層１０６に選択的にｎ+バッファ領域１０６ａ、ｐチャネル領域１０９、ｐ+ボディ領域１１２、ｎ++エミッタ領域１１３を形成する工程を有している。
さらに、前述のｎ型エピタキシャル成長層表面を平坦化する際に、研磨作業の終点を検知するストッパとして用いるストッパ酸化膜１０２表面とｎ型エピタキシャル成長層１０６表面とが相互に接する境界表面が必ず出現する。ところが、その後の工程でゲート酸化処理が行なわれると、前述の境界表面部分は熱酸化時の応力によって、境界でゲート酸化膜が薄膜化する現象が現れる。さらに、このように薄膜化した部分を含むゲート酸化膜上に前記ポリシリコンゲート電極が被覆されると、この薄膜部分でゲート酸化膜の耐圧が低下するという問題が発生する。
【０００７】
前述の図９（ｋ）に示すトップゲート型ＩＧＢＴのユニットセルの断面図は、ストッパ酸化膜１０２とカソード膜１２０の境界表面に、ゲート酸化膜１０７ｂおよびその上に形成されるポリシリコンゲート電極１０８が形成されない場所における一断面であるので、ゲート酸化膜１０７ｂの局部的薄膜化が示されていない。しかし、実際には、ＩＧＢＴチップ内の各ユニットセル上に形成されるポリシリコンゲート電極１０８は、図示しないゲート電極メタルとコンタクトさせるためにユニットセル外に引き出されて集合されるので、図２の、境界表面近傍の拡大断面図に示すように、カソード膜１２０とストッパ酸化膜１０２との境界表面上のゲート酸化膜１０７ｂ上にポリシリコンゲート電極１０８が形成される構造の部分が必ず存在する。そして、この図２に示すように、ゲート酸化膜１０７ｂの局部的薄膜部１２１に起因して、ゲート酸化膜１０７ｂの耐圧が著しく低下するといった問題が生じる。
本発明は、前述の問題点に鑑みてなされたものであり、本発明の目的は、トップゲート型構造を有する半導体装置において、ゲート耐圧低下不良を改善できる半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００８】
特許請求の範囲の請求項１記載の発明によれば、一導電型半導体基板表面に、第一開口部を間に挟んで直線状に配置される初期絶縁膜と、該初期絶縁膜より薄膜であって、前記第一開口部を含む前記半導体基板表面に形成される基板絶縁膜とを形成する第一工程、前記第一開口部内の基板絶縁膜に前記初期絶縁膜と平行に設けられる第二開口部を形成する第二工程、前記第一開口部内を前記初期絶縁膜と同程度の厚さに埋める一導電型半導体結晶層を形成する第三工程、該半導体結晶層に、前記第二開口部で前記半導体基板表面に接触する一導電型領域と、前記基板絶縁膜上にあって前記一導電型領域に隣接する他導電型ベース領域と、該他導電型ベース領域表面層に選択的に形成される一導電型エミッタ領域と、前記他導電型ベース領域内に選択的に他導電型ベース領域より高濃度に形成される他導電型ボディ領域とを形成する第四工程、前記一導電型領域と前記一導電型エミッタ領域とに挟まれる前記他導電型ベース領域の表面にゲート絶縁膜を介して形成されるゲート電極を形成する第五工程とを有する半導体装置の製造方法において、前記第四工程と第五工程の間に、前記初期絶縁膜表面と前記一導電型半導体結晶層表面とが接する境界表面で、前記初期絶縁膜表面を、前記一導電型半導体結晶層表面より、前記ゲート絶縁膜の厚さの５０％乃至１００％の厚さ分低くなるようにエッチングして段差を形成する工程を有する半導体装置の製造方法とする。
【０００９】
特許請求の範囲の請求項２記載の発明によれば、ゲート酸化膜を形成する処理温度を１０００℃以上とする特許請求の範囲の請求項１記載の半導体装置の製造方法とする。
特許請求の範囲の請求項３記載の発明によれば、一導電型半導体基板表面に、第一開口部を間に挟んで直線状に配置される初期絶縁膜と、該初期絶縁膜より薄膜であって、前記第一開口部を含む前記半導体基板表面に形成される基板絶縁膜とを形成する第一工程、前記第一開口部内の基板絶縁膜に前記初期絶縁膜と平行な第二開口部を形成する第二工程、前記第一開口部内を前記初期絶縁膜と同程度の厚さに埋める一導電型半導体結晶層を形成する第三工程、該半導体結晶層に、前記第二開口部で前記半導体基板表面に接触する一導電型領域と、前記基板絶縁膜上にあって前記一導電型領域に隣接する他導電型ベース領域と、該他導電型ベース領域表面層に、選択的に形成される一導電型エミッタ領域と前記他導電型ベース領域より高濃度の他導電型ボディ領域とを形成する第四工程、前記一導電型領域と前記一導電型エミッタ領域とに挟まれる前記他導電型ベース領域の表面にゲート絶縁膜を介して形成されるゲート電極を形成する第五工程とを有する半導体装置の製造方法において、前記第四工程と第五工程の間に、前記初期絶縁膜表面と前記一導電型半導体結晶層表面とが接する境界表面であって、前記ゲート電極が覆う前記境界表面の前記一導電型半導体結晶層側の表面に形成される窒化シリコン膜をマスクとして用いて前記境界表面に接して選択的酸化膜を形成する工程を有する半導体装置の製造方法とすることにより、前記本発明の目的が達成される。
【発明の効果】
【００１０】
本発明によれば、トップゲート型構造を有する半導体装置において、ゲート耐圧低下不良が改善される半導体装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明にかかる半導体装置の製造方法について、図面を参照して詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。
図１は、本発明にかかるトップゲート型ＩＧＢＴのユニットセルの断面図である。図２は本発明を説明するために参照する従来のトップゲート型ＩＧＢＴのゲート酸化膜の局部的薄膜部の拡大断面図である。図３、４は本発明の実施例１にかかるトップゲート型ＩＧＢＴの製造方法の特徴部分を示す拡大断面図である。図５はストッパ酸化膜の過剰エッチング時のゲート酸化膜の局部的薄膜部の拡大断面図である。図１０、図１１は本発明の実施例２にかかるトップゲート型ＩＧＢＴの製造方法の特徴部分を示す拡大断面図である。
【実施例１】
【００１２】
本発明の半導体装置の製造方法にかかる実施例１について、以下図１、図３、４を用いて説明する。図１に、実施例１にかかるトップゲート型ＩＧＢＴのユニットセルのＭＯＳゲート側のみの断面図を示す。ＭＯＳ型半導体装置としては、ＭＯＳＦＥＴ、ＩＧＢＴなどがあるが、本発明では、特徴部分がＭＯＳゲート側にあるので、いずれであってもよい。以降の説明では、ＩＧＢＴとして説明を続ける。シリコン半導体基板としては、ｎ型ＦＺ−シリコン基板１のミラー研磨仕上げを用いる。基板の比抵抗は３０〜２００Ωｃｍの範囲が好ましく、ＩＧＢＴに求められる耐圧によって選択する。たとえば、８０Ωｃｍの基板１を用いて作製すれば、耐圧１２００Ｖのトップゲート型ＩＧＢＴとすることができる。
前記図１に示すＩＧＢＴは、この断面図に示される範囲では、前記図９（ｋ）と、概ね同じである。図１の符号と図９（ｋ）の符号との対応関係を示す。図１の１、２、７、９、１０、１１、１２、１３、１４、１５、１６は図９（ｋ）の１０１、１０２、１０６ａ、１０７ｂ、１０８、１１４、１１５、１０９、１１３、１１２、１２０のこの順に対応する。図１のカソード膜１６はｎ+バッファ領域７、ｐチャネル領域１３、ｎ++エミッタ領域１４、ｐ+ボディ領域１５を合わせた膜を言う。
【００１３】
図３（ａ）は、前述の図２の拡大断面図と同様に、前記図１に示すＩＧＢＴの断面図には表れない、本発明にかかる、カソード膜１６と初期酸化膜２の境界表面であって、後工程で導電性ポリシリコン膜１０が覆うことになる基板表面部分の拡大断面図である。詳しくは、図３（ａ）は、前述の従来のトップゲート型ＩＧＢＴの製造方法を示す図７（ｄ）のステップと同様に、選択的に形成された初期絶縁膜をストッパ酸化膜２としてＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）によりｎ型エピタキシャル成長層を面一に研磨し、所定の拡散層を形成してカソード膜１６とする際に、その表面に形成される厚さ３０ｎｍのバッファ酸化膜１９（図７（ｈ）では１０７ａ）を有する製造ステップの前記ストッパ酸化膜２とカソード膜１６との境界表面の近傍の拡大断面図である。
この図３（ａ）の断面図に示される状態を製造方法の観点で説明すると、図３（ａ）は、前述のように、従来のトップゲート構造を有するＩＧＢＴの製造方法を示す図６、図７、図８を参照して説明した工程と同様の工程をほぼ終え、次工程図９（ｊ）のゲート酸化膜１０７ｂを形成する前の段階であって、図７（ｉ）のステップの基板表面にバッファ酸化膜１０７ａが残されている状態である。バッファ酸化膜１９（図８ではバッファ酸化膜１０７ａ）の形成は、カソード膜１６内に形成されるｐチャネル領域１３、ｐ+ボディ領域１５など（図３（ａ）には図示されない）の形成のために、カソード膜１６の表面にイオン注入の直前に行う処理であり、図３（ａ）の状態はそれらの図示しないｐチャネル領域１３、ｐ+ボディ領域１５の拡散層のドライブ工程を終えた後のものである。このようにバッファ酸化膜１９が形成されているので、図３（ａ）では境界表面に３０ｎｍ（０．０３μｍ）程度以下の段差のついた状態となっている（図８（ｈ）ではバッファ酸化膜１０７ａはカソード膜と初期酸化膜の両表面を覆うフラットな膜となっているが、実際には図３（ａ）のように段差がある）。この後、図３（ｂ）のようにストッパ酸化膜２の表面をエッチングにより削り、所定の大きさの段差とする。ここでは、所定の大きさの段差として、ストッパ酸化膜２のエッチング量は０．０５μｍとする。このストッパ酸化膜２のエッチングはドライエッチングでもフッ酸によるウェットエッチングでもどちらでも構わないが、エッチング量が０．０４μｍ以下ではエッチングばらつきがあった場合にバッファ酸化膜（厚さ０．０３μｍ）１９のエッチング残りが生じる可能性があり、０．１μｍ以上では、ストッパ酸化膜２の残膜厚さが不足する可能性がある。このようにしてストッパ酸化膜２の表面をカソード膜１６の表面よりも低くする段差を形成する。この状態が図３（ｂ）である。
【００１４】
次いで、図３（ｃ）に示すように、１０００℃以上の高温の希釈パイロジェニック酸化により犠牲酸化を行う。犠牲酸化膜１８の厚さは５０ｎｍである。犠牲酸化後の状態で、高温で希釈パイロジェニック酸化を行うことによって、酸化速度を抑制しつつ、酸化膜１８の粘性流動を起こすことができるため、コーナー部の酸化膜１８をより均一に形成することができる。図４（ｄ）ではこの犠牲酸化膜１８をフッ酸により除去した状態である。このフッ酸による犠牲酸化膜１８の除去工程では、オーバーエッチし過ぎると、ストッパ酸化膜の膜厚が薄くなってしまうため、オーバーエッチ量は犠牲酸化膜厚の２０％以下とする。図４（ｄ）の破線がエッチング前の状態であり、実線が犠牲酸化膜１８のエッチング後の境界近傍の表面である。
この後、厚さ８０ｎｍのゲート酸化膜９の形成を１０００℃以上の高温の希釈パイロジェニック酸化で行う。前述の犠牲酸化膜１８の形成時と同様に１０００℃以上で酸化を行うことで図４（ｅ）に示すようにコーナー部のゲート酸化膜９の薄膜化を回避できる。この後、図１に示すように、ポリシリコン膜を５００ｎｍ、ＣＶＤ法により堆積し、フォトリソグラフィ技術によりポリシリコンゲート電極１０を形成する。その後、層間絶縁膜１１の堆積後、層間絶縁膜１１にエミッタ電極とのコンタクト開口部を形成し、エミッタ電極の形成および図示しないゲート電極用メタル配線を行う一般的な工程が適用される。この結果、従来のゲート酸化膜に局部的な薄膜部を有する従来のトップゲート型ＩＧＢＴではゲート酸化膜耐圧が３０Ｖ以下であったのに対し、本発明にかかる実施例１で形成されたトップゲート型ＩＧＢＴでは、ゲート酸化膜耐圧６５Ｖ以上という良好な絶縁特性を得ることができた。
【００１５】
なお、前述した境界表面に段差を形成するためのストッパ酸化膜のエッチング工程において、そのエッチング量は後工程で、ゲート酸化膜９として形成する厚さである８０ｎｍ以上行うと段差が大きくなり過ぎて、図５（ａ）に示す断面図のように段差の途中に角が残る状態となり、ゲート酸化膜９の形成後も、最終的に図５（ｂ）のように、ｎ型エピタキシャル成長層１６とストッパ酸化膜２との境界の段差の途中のゲート酸化膜９自体に角部が形成されることになり、ゲート耐圧はゲート酸化膜９の角部で電界の集中が起きて低下する。また、エッチング量が多過ぎるとストッパ酸化膜２の残膜が薄くなり好ましくない。このため、ストッパ酸化膜２のエッチング量としては最終的なゲート酸化膜９の膜厚の５０％〜１００％、すなわち、実施例１の説明のように、ゲート酸化膜の厚さが８０ｎｍの場合、ストッパ酸化膜のエッチング量は４０ｎｍ〜８０ｎｍとすることが望ましいのである。
以上、本発明にかかる実施例１で説明したように、犠牲酸化膜の形成前にストッパ酸化膜をエッチングすることで、カソード膜表面よりストッパ酸化膜表面が低くなるような段差を境界表面に形成することによって、カソード膜とストッパ酸化膜の境界表面のゲート酸化膜の薄膜化を回避できるため、ゲート酸化膜耐圧を著しく向上させることができる。
【実施例２】
【００１６】
本発明の半導体装置の製造方法にかかる実施例２について、以下、図１、図１０〜図１２を用いて説明する。図１０（ａ）は、前記図７（ｄ）の製造ステップに相当するステップであり、ｎ+型エピタキシャルシリコン層１０６の研磨後表面と初期酸化膜１０２の表面との境界近傍であって、前記図７（ｄ）には図示されない、境界表面上にポリシリコンゲート電極が覆う部分の拡大断面図である。ｎ+型エピタキシャルシリコン７の研磨面の表面と初期酸化膜２の表面には段差が無く、面一である。
図１０（ｂ）は図１０（ａ）の基板表面に厚さ３０ｎｍのバッファ酸化膜１９を形成し、さらに、バッファ酸化膜１９の形成後に、ｐチャネル領域１３の形成のために、図示しないフォトリソグラフィによるパターニング、続いてイオン注入、ドライブ拡散処理を行ない、ｐチャネル領域１３を形成する工程を示す。次に減圧ＣＶＤ法により窒化シリコン膜を全面に堆積し、ｐ+ボディ領域１５の形成のためのマスクとするために前記窒化シリコン膜２０をパターニングし、ボロンイオン注入を行う（図１０（ｃ））。ここで、窒化シリコン膜とは、通常はＳｉ3Ｎ4膜を言うが、完全なＳｉ3Ｎ4組成比に限らず、異なる組成比のものが含まれていてもよい。以降の説明では、窒化シリコン膜を前述と同じ語意として用いる。
【００１７】
このボロンイオン注入後、さらに前記パターニング窒化シリコン膜２０を用いて酸化処理を行う。この酸化処理工程は前記イオン注入したボロンの活性化処理を兼ねており、ボロンイオンの注入層がｐ+ボディ領域１５となると同時に、窒化シリコン膜２０と初期酸化膜２とに挟まれたｐ+ボディ領域１５の表面が選択的に酸化されて厚いシリコン酸化膜（ＬＯＣＯＳ酸化膜）２１が形成される（図１０（ｄ））。
この後、窒化シリコン膜２０を除去し（図１１（ｅ））、犠牲酸化処理を行い（（図１１（ｆ））、さらにゲート酸化膜９を形成し（図１１（ｇ））、ゲート電極１０となる導電性ポリシリコン層をＣＶＤ法により厚さ５００ｎｍに堆積する（図１１（ｈ））。次に、導電性ポリシリコン層をフォトリソグラフィによりパターニングして、前記図１に示すようなゲート電極１０を形成する。続いて、フォトリソグラフィにより、図１に示すｎ++エミッタ領域１４を形成するためのフォトレジストパターンを形成し、ゲート電極１０および前記フォトレジストパターンをマスクにしてｎ++エミッタ領域１４をイオン注入により形成する。続いて、層間絶縁膜１１としてＰＳＧ（ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜を形成し、このＰＳＧ膜にｐ+ボディ領域１５とｎ++エミッタ領域１４の両表面に対応するエミッタコンタクトを開口する。次にエミッタ電極１２を形成することにより、ＭＯＳ半導体装置の表面側がほぼ完成する。トップゲート型ＩＧＢＴを形成する場合は、さらに、図示しないが、半導体基板の裏面を研磨して所要の厚さにした後、コレクタ層およびアノード電極を形成する。
【００１８】
以上説明した実施例２により作成された本発明にかかるトップゲート型ＩＧＢＴでは、カソード膜と初期酸化膜の境界表面のうち、導電性ポリシリコン膜に覆われる部分の境界表面には厚いＬＯＣＯＳ酸化膜が形成され、境界表面に形成され易い局部的に薄いゲート酸化膜部分が無くなるので、従来のトップゲート型ＩＧＢＴのゲート酸化膜の耐圧３０Ｖ以下に比べて、ゲート酸化膜の耐圧が６５Ｖとなり、著しくゲート耐圧の改善を図ることができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施例１にかかるトップゲート型ＩＧＢＴのユニットセルの断面図である。
【図２】従来のトップゲート型ＩＧＢＴのゲート酸化膜の局部的薄膜化を示す断面図である。
【図３】本発明の実施例１のトップゲート型ＩＧＢＴの製造方法にかかる拡大断面図である（その１）。
【図４】本発明の実施例１のトップゲート型ＩＧＢＴの製造方法にかかる拡大断面図である（その２）。
【図５】ストッパ酸化膜の過剰エッチング時のゲート酸化膜の局部的薄膜部の拡大断面図である。
【図６】従来のトップゲート型ＩＧＢＴの製造方法を示す断面図である（その１）。
【図７】従来のトップゲート型ＩＧＢＴの製造方法を示す断面図である（その２）。
【図８】従来のトップゲート型ＩＧＢＴの製造方法を示す断面図である（その３）。
【図９】従来のトップゲート型ＩＧＢＴの製造方法を示す断面図である（その４）。
【図１０】本発明の実施例２にかかるトップゲート型ＩＧＢＴの製造方法を示す半導体基板の要部断面図（その１）である。
【図１１】本発明の実施例２にかかるトップゲート型ＩＧＢＴの製造方法を示す半導体基板の要部断面図（その２）である。
【符号の説明】
【００２０】
１        ｎ-型Ｓｉ半導体基板
２        初期酸化膜、ストッパ酸化膜
７        ｎ+バッファ領域
９        ゲート酸化膜
１０      ポリシリコンゲート電極
１１      ＰＳＧ、層間絶縁膜
１２      エミッタ電極
１３      ｐチャネル領域
１４      ｎ++エミッタ領域
１５      ｐ+ボディ領域
１６      カソード膜、一導電型半導体結晶層
１８      犠牲酸化膜
１９      バッファ酸化膜
２０      窒化シリコン膜、Ｓｉ3Ｎ4膜
２１      ＬＯＣＯＳ酸化膜。                                                  
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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