(57)【要約】【課題】ビット線の初期充電時に過大な初期電流が流れるのを防止するこてができる電流検知型のセンスアンプを備えた半導体記憶装置を提供する。【解決手段】ビット線につながる複数のメモリセルと、ビット線を初期充電する初期充電回路を含み、ビット線に流れる電流値を検出して各メモリセルからの読み出しデータを判定するセンスアンプとを備える。センスアンプは、初期充電期間の最初の所定期間だけ電流値を抑制してビット線を初期充電し、初期充電の後半では制限されない通常の電流で初期充電が続行される。【選択図】図１
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【特許請求の範囲】
【請求項１】
ビット線につながる複数のメモリセルと、
初期充電期間の最初の所定期間だけ電流値を抑制して前記ビット線を初期充電する初期充電回路を含み前記ビット線に流れる電流値を検出して前記各メモリセルからの読み出しデータを判定する電流検知型のセンスアンプと
を備えたことを特徴とする半導体記憶装置。
【請求項２】
前記初期充電回路は、
電源に接続されて制限された電流を出力する電流制御回路と、
この電流制御回路の出力端に接続されて前記ビット線の初期充電期間の最初の所定期間だけ前記ビット線に前記電流制御回路から出力される電流を供給する第１のトランジスタと、
前記電源に接続されて前記ビット線の初期充電期間の最初の所定期間に続く期間に前記ビット線に電流を供給する第２のトランジスタと
を備えることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記初期充電回路は、
電源に接続されて前記ビット線の初期充電期間の最初の所定期間だけ電源電圧よりも低い低電源電圧を出力し、前記ビット線の初期充電期間の最初の所定期間に続く期間に前記電源電圧を出力する電源回路を備えたものであることを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
前記初期充電回路は、
前記ビット線の初期充電経路と電源との間に接続された充電電流をオンオフする充電スイッチトランジスタと、
この充電スイッチトランジスタのゲートに、前記ビット線の初期充電期間の最初の所定期間だけ通常の第１の制御電圧よりも前記充電スイッチトランジスタのオン抵抗が高くなる第２の制御信号を供給し、前記ビット線の初期充電期間の最初の所定期間に続く期間に前記第１の制御信号を供給する制御信号駆動回路と
を備えたことを特徴とする請求項１又は３記載の半導体記憶装置。
【請求項５】
前記センスアンプは、
前記ビット線及びセンスノードに電源から初期充電電流を供給する初期充電回路と、
前記センスノードに接続されたセンス用キャパシタと、
前記センスノードの電位から前記ビット線を流れる電流値を検出する電流弁別回路と、
この電流弁別回路の出力を読み出しデータとして保持するラッチと、
前記初期充電回路に接続されて前記ビット線及びセンスノードに蓄積された電荷を放電する放電回路と、
前記初期充電回路と前記放電回路の接続点と前記ビット線とを選択的に接続するビット線選択トランジスタと
を備えたことを特徴とする請求項１〜４の何れか１項記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＮＡＮＤセル、ＮＯＲセル、ＤＩＮＯＲ（Divided bit line ＮＯＲ）セル及びＡＮＤセル型ＥＥＰＲＯＭ等の半導体記憶装置に関し、特に改良された電流検知型のセンスアンプを有する半導体記憶装置に関する。
【背景技術】
【０００２】
フラッシュメモリ等の半導体記憶装置のセンスアンプは、基本的にメモリセルのデータに応じて流れるセル電流の有無又は大小を検知することにより、データの値を判定する。センスアンプは、通常、多数のメモリセルが接続されたビット線（データ線）に接続されるが、そのセンス方式には、大きく分けて電圧検知型と電流検知型とがある。
【０００３】
電圧検知型センスアンプは、例えばメモリセルから切り離された状態のビット線を所定電圧にプリチャージした後、選択メモリセルによってビット線を放電させ、そのビット線の放電状態をビット線につながるセンスノードで検出する。データセンス時、ビット線は電流源負荷から切り離され、セルデータにより決まるビット線電圧を検出する。
【０００４】
一方、電流検知型センスアンプは、ビット線を介してメモリセルに読み出し電流を流してデータセンスを行う。但し、この場合もセルデータによってビット線電圧が決まり、最終的にビット線につながるセンスノードでのデータ判定は、セル電流の相違に基づくセンスノードの電圧の相違を検出することになる。
【０００５】
電圧検知型センスアンプと電流検知型センスアンプは、一般に、次のような利害得失がある。電圧検知型は、ビット線の電荷充放電を利用するため、消費電力が少なくて済むが、ビット線容量が大きい大容量メモリでは、その充放電に時間がかかるため、高速センスが難しくなる。またセルデータに応じてビット線電圧を比較的大きく振幅させるため、隣接ビット線間のノイズが問題になる。
【０００６】
これに対して電流検知型センスアンプは、ビット線を介してメモリセルに読み出し電流を流しながらデータセンスすることで、高速センスが可能である。また、ビット線とセンスノードの間に配置するクランプ用トランジスタ（プリセンスアンプ）により、セルデータに応じたビット線電圧の振幅は小さく抑えることができ、ビット線間ノイズが問題となり難い。しかし、この場合でもビット線の読み出しは１つおきであり、データを読み出していないビット線を接地してシールドとして用いることにより、読み出し中のビット線の相互間の影響を排除するようにしている。
【０００７】
これに対し、センス動作の間中、ビット線電位を常に一定の電圧に固定する制御を行うことにより、隣接ビット線間への影響を排除して、全ビットラインを並列検知可能にしたＡＢＬ（All Bit Line）型のセンスアンプも提案されている（特許文献１）。
【０００８】
しかし、このような電流検知型センスアンプでは、電流を流しながらセンスする分、電圧検知型センスアンプに比べて消費電力が大きくなる。近年、素子の微細化が進むにつれ、ビット線の容量が大きくなり、ビット線を充電する時に電流を多く消費してしまうという問題がある。電圧検知型では、ビット線の充電時に電流制御回路で電流を制限することが可能であるが、電流検知型では、電流制御回路で制限された電源を使用すると、全てのビット線で電流を流す状態のとき、ビット線の電流が、セルトランジスタのしきい値で決まらずに、電流制御回路の負荷で決まってしまい、誤検知を起こしてしまう。そのため、電流検知型のセンスアンプでは、電源を、電流制御回路を介さずに直接接続しなくてはならず、ビット線の充電時に多くの電流を流してしまうという問題がある。特に、センスアンプの初期充電回路とビット線とが接続された直後の初期充電開始時には、過大な初期電流が流れてしまう。
【特許文献１】特表２００６−５００７２９号公報、段落００７６〜００７９、図１３
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、ビット線の初期充電時に過大な初期電流が流れるのを防止することができる電流検知型センスアンプを備えた半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の一態様に係る半導体記憶装置は、ビット線につながる複数のメモリセルと、初期充電期間の最初の所定期間だけ電流値を抑制して前記ビット線を初期充電する初期充電回路を含み前記ビット線に流れる電流値を検出して前記各メモリセルからの読み出しデータを判定する電流検知型のセンスアンプとを備えたことを特徴とする。
【発明の効果】
【００１１】
本発明によれば、ビット線の初期充電時に過大な初期電流が流れるのを防止することが可能な電流検知型センスアンプを備えた半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照して、この発明の実施の形態を説明する。
【００１３】
［第１の実施形態］
図１は、本発明の第１の実施の形態に係るセンスアンプ１００の要部を示す回路図である。このセンスアンプ１００は、例えばＮＡＮＤ型フラッシュメモリの読み出し回路として使用されるＡＢＬ型のセンスアンプである。
【００１４】
ビット線ＢＬには、複数のＮＡＮＤセルユニット２００が接続されている。ＮＡＮＤセルユニット２００は、複数のメモリセルＭ１〜Ｍｎを、隣接するもの同士でソース、ドレイン拡散層を共有する形で直列接続してなるメモリセル列と、このメモリセル列の一端とビット線ＢＬとの間に接続された選択ゲートトランジスタＳ１と、メモリセル列の他端とソース線ＣＥＬＳＲＣとの間に接続された選択ゲートトランジスタＳ２とを備えて構成されている。
【００１５】
センスアンプ１００は、主としてビット線ＢＬ及びセンスノードＳＥＮを初期充電する初期充電回路１と、センスノードＳＥＮに接続されたセンス用キャパシタ２と、センスノードＳＥＮの電位からビット線ＢＬに流れる電流値を検出する電流弁別回路３と、この電流弁別回路３の出力を読み出しデータとして保持するラッチ４と、ビット線ＢＬ及びセンスノードＳＥＮの電荷を放電させる放電回路５と、このセンスアンプ１００とビット線ＢＬとを接続するビット線選択トランジスタ６とを備えて構成されている。
【００１６】
初期充電回路１には、電源ＶＤＤに接続されて充電電流をオンオフする充電スイッチトランジスタとして、２つのＰＭＯＳトランジスタ１１，１２が並列に設けられ、ＰＭＯＳトランジスタ１２のソースは電源ＶＤＤに直接接続されるが、ＰＭＯＳトランジスタ１１のソースと電源ＶＤＤの間には、出力電流を制限する電流制御回路１３が介挿されている。
【００１７】
電流制御回路１３は、出力電流を制限するもので、例えば図２に示すように、ＰＭＯＳトランジスタ１３２及び抵抗１３３の直列回路の抵抗１３３による電圧降下分と基準電圧ＶＲＥＦとを演算増幅器１３１に入力し、両入力電圧が等しくなるような定電流をＰＭＯＳトランジスタ１３４に流すカレントミラー回路により構成することができる。
【００１８】
トランジスタ１１，１２のドレイン側は共通接続され、この共通接続端と、センスノードＳＥＮとの間には、ＰＭＯＳトランジスタ１４と、ＮＭＯＳトランジスタ１５とが直列に接続されている。また、センスノードＳＥＮとビット線選択トランジスタ５との間には、ＮＭＯＳトランジスタ１６と電圧クランプ用のＮＭＯＳトランジスタ１７の直列回路が挿入されている。更に、ＮＭＯＳトランジスタ１５，１６の直列回路と並列にＮＭＯＳトランジスタ１８が接続されている。これらＮＭＯＳトランジスタ１５，１６，１８は、ビット線ＢＬ及びセンスノードＳＥＮの充放電経路を切り換える。
【００１９】
電流弁別回路３は、センスノードＳＥＮを検出するＰＭＯＳトランジスタ３１と、このトランジスタ３１のソース−電源ＶＤＤ間に接続されたラッチタイミングで動作するＰＭＯＳトランジスタ３２とを備えて構成されている。ＰＭＯＳトランジスタ３１のドレイン側に、ＣＭＯＳインバータ４１，４２を逆並列接続してなるラッチ４が接続されている。このラッチ４の出力は、図示しない読み出しバスに繋がっている。また、放電回路５は、ＮＭＯＳトランジスタ５１，５２の直列回路からなる。
【００２０】
次に、このように構成された本実施形態に係るセンスアンプの動作を説明する。図３は、このセンスアンプのプリチャージ期間のタイミングチャートである。
【００２１】
プリチャージを開始するためには、まず、ＰＭＯＳトランジスタ１４のゲートに供給される制御信号ＩＮＶがローレベル、ＮＭＯＳトランジスタ１５，１６のゲートに供給される制御信号Ｈ００、ＸＸ０がハイレベル（図示せず）の状況で、ＮＭＯＳトランジスタ１７，１８のゲートに供給される制御信号ＢＬＣ，ＢＬＸが、ビット線ＢＬに電源ＶＤＤを通すことができる所定の電圧まで立ち上がる。続いて、ビット線選択トランジスタ６のゲートに供給される制御信号ＢＬＳが立ち上がると共に、ＰＭＯＳトランジスタ１１のゲートに入力される制御信号ＢＬＰが所定期間だけ立ち下がる。これにより、トランジスタ１１，１４，１５〜１８及び６がオン状態になるので、トランジスタ１５，１６及びトランジスタ１８の２つの経路を経由してビット線ＢＬ及びセンスノードＳＥＮに充電電流が流れる。しかし、充電経路には電流制御回路１３が介挿されているので、充電初期の瞬間的に流れる大電流を抑制することができる。初期電流が流れたら、制御信号ＢＬＰが立ち上がり、代わりに制御信号ＦＬＰが立ち下がるので、今度は、充電経路が電流制御回路１３を介さずに、電源ＶＤＤに直接接続されることになる。これにより、ビット線ＢＬに流れる電流は選択セルトランジスタのしきい値によって決まることになるので、誤検出されることは無い。
【００２２】
この実施形態によれば、ビット線の充電開始時の最も電流が高くなる期間に過大な初期電流が流れるのを防止することができる。
【００２３】
なお、プリチャージ期間が終了したら、以後の動作は従来と同様である。すなわち、トランジスタ１５がオフ状態とされ、選択セルがデータ“１”の場合、センスノードＳＥＮに充電された電荷がビット線ＢＬ及び選択セルを介して放電され、続いてトランジスタ１８経由でビット線ＢＬに流れる電流値を制御する。これにより、ビット線ＢＬが常に一定の電位に保たれて、隣接ビット線への影響を排除する。その後、センスノードＳＥＮの電位を検知することで、選択セルの記憶されているデータを判別する。判別されたデータはラッチ４でラッチされ、データ線を介して外部に出力される。続いてビット線ＢＬ及びセンスノードＳＥＮの電荷を放電回路５を介して放電する。
【００２４】
［第２の実施形態］
図４は、本発明の第２の実施の形態に係るセンスアンプの要部を示す回路図である。このセンスアンプが、先の実施形態と異なる点は、初期充電回路１′の構成である。この実施形態では、電流制御回路１３及びＰＭＯＳトランジスタ１１は設けられていない。その代わりに、初期充電回路１′は、充電スイッチ用のＰＭＯＳトランジスタ１２が電源ＶＤＤに直接接続されるのではなく、電源回路１９を介して電源ＶＤＤに接続される。
【００２５】
電源回路１９は、プリチャージ期間の最初の所定期間だけ通常の電源電圧ＶＤＤよりも若干低い電源電圧ＶＤＤＬを出力電圧Ｖｐとして出力する。この電源回路１９は、例えば図５に示すように構成することができる。すなわち、ＰＭＯＳトランジスタ１９２と抵抗１９３の直列回路には、抵抗１９４と抵抗１９５の並列回路が直列に接続されている。抵抗１９４，１９５は、それらの抵抗値ＲＨＰ、ＲＮＭが、ＲＨＰ＜ＲＮＭとなるように設定されている。抵抗１９４，１９５にはそれぞれ直列にＮＭＯＳトランジスタ１９６，１９７が接続され、これらトランジスタ１９６，１９７がそれぞれ制御信号ＨＰ，ＮＭによって択一的にオンする。演算増幅器１９１は、抵抗１９４，１９５のいずれかによる電圧降下分が、基準電圧ＶＲＥＦと等しくなるようにトランジスタ１９２に流す電流を制御するので、トランジスタ１９７がオンのとき（抵抗１９５に電流が流れたとき）の方が、トランジスタ１９６がオンのとき（抵抗１９４に電流が流れたとき）よりも低い出力電圧ＶＰを得ることができる。
【００２６】
また、この実施形態では、ＰＭＯＳトランジスタ１２のゲートに供給される制御信号ＦＬＴを制御するＦＬＴドライバ２０が設けられている。このＦＬＴドライバ２０は、プリチャージ期間の最初の所定期間だけハイレベルとローレベルの中間電位を供給する。図６に、このＦＬＴドライバ２０の構成例を示す。ＰＭＯＳトランジスタ２０２，２０３、ＮＭＯＳトランジスタ２０５及び抵抗２０６が直列に接続され、トランジスタ２０３，２０５の接続点が演算増幅器２０１の一方の入力としてフィードバックされている。演算増幅器２０１の他方の入力には基準電圧ＶＲＥＦが与えられている。演算増幅器２０１の出力は、ＰＭＯＳトランジスタ２０３のゲートを制御すると共に制御信号ＦＬＴとして出力されている。また、この出力端子には、プルアップ用のＰＭＯＳトランジスタ２０４が接続されている。
【００２７】
このように構成されたＦＬＴドライバ２０において、制御信号ＥＮＢがローレベルのときには、ＰＭＯＳトランジスタ２０４がオン、ＮＭＯＳトランジスタ２０５がオフになって制御信号ＦＬＴはハイレベルとなる。一方、制御信号ＥＮＢがハイレベルになると、ＰＭＯＳトランジスタ２０４はオフ、ＮＭＯＳトランジスタ２０５はオンになるので、制御信号ＦＬＴのレベルはローレベルとなるが、制御信号ＨＰがローレベルのときには、ＰＭＯＳトランジスタ２０２もオンになるので、ＰＭＯＳトランジスタ２０２，２０３、ＮＭＯＳトランジスタ２０５及び抵抗２０６の直列回路には電流が流れ、その電流値は、演算増幅器２０１によってトランジスタ２０３をコントロールすることにより一定値に制御される。このときの演算増幅器２０１の出力は、各トランジスタ２０２，２０３，２０５及び抵抗２０６の抵抗値で決まるハイレベルとローレベルの中間電圧であり、この電圧が制御信号ＦＬＴとして出力される  
次に、このように構成された本実施形態に係るセンスアンプの動作を説明する。図７は、このセンスアンプのプリチャージ期間のタイミングチャートである。
【００２８】
プリチャージを開始するためには、まず、ＰＭＯＳトランジスタ１４のゲートに供給される制御信号ＩＮＶがローレベル、ＮＭＯＳトランジスタ１５，１６のゲートに供給される制御信号Ｈ００、ＸＸ０がハイレベル（図示せず）の状況で、ＮＭＯＳトランジスタ１７，１８のゲートに供給される制御信号ＢＬＣ，ＢＬＸが、ビット線ＢＬに電源ＶＤＤを通すことができる所定の電圧まで立ち上がる。同時に、制御信号ＨＰ，ＮＭがそれぞれローベル及びハイレベルとなり、初期充電回路１′には、低めの電源電圧ＶＤＤＬが供給されると共に、ＰＭＯＳトランジスタ１２のゲートに制御信号ＦＬＴとして中間電圧が供給される。
【００２９】
続いて、ビット線選択トランジスタ６のゲートに供給される制御信号ＢＬＳが立ち上がる。これにより、トランジスタ１２，１４，１５〜１８及び６がオン状態になるので、トランジスタ１５，１６及びトランジスタ１８の２つの経路を経由してビット線ＢＬ及びセンスノードＳＥＮに充電電流が流れる。しかし、電源電圧ＶＰは、低めの電圧ＶＤＤＬに抑えられ、且つトランジスタ１２の制御電圧ＦＬＴが中間電圧であるため、充電初期の瞬間的に流れる大電流を抑制することができる。初期電流が流れたら、制御信号ＨＰ，ＮＭがそれぞれハイレベル及びローレベルに変化するので、電源電圧ＶＰが通常の電源電圧ＶＤＤに復帰し、トランジスタ１２の制御電圧ＦＬＴもローレベルに立ち下がる。これにより、ビット線ＢＬに流れる電流は選択セルトランジスタのしきい値によって決まることになるので、誤検出されることは無い。
【００３０】
この実施形態においても、ビット線の充電開始時の最も電流が高くなる期間に過大な初期電流が流れるのを防止することができる。
【００３１】
なお、以上の実施形態では、ＮＡＮＤ型フラッシュメモリのセンスアンプを例に取って説明したが、本発明は、ＮＡＮＤ型フラッシュメモリに限定されるものではなく、ＮＯＲ型、ＤＩＮＯＲ（Divided bit line ＮＯＲ）型及びＡＮＤ型ＥＥＰＲＯＭ等の半導体記憶装置にも適用可能である。
【図面の簡単な説明】
【００３２】
【図１】本発明の第1の実施形態に係るＮＡＮＤ型フラッシュメモリのセンスアンプの要部の回路図である。
【図２】同センスアンプにおける電流制御回路の具体例を示す回路図である。
【図３】同センスアンプのプリチャージ時の動作を説明するためのタイミングチャートである。
【図４】本発明の第２の実施形態に係るＮＡＮＤ型フラッシュメモリのセンスアンプの要部の回路図である。
【図５】同センスアンプにおける電源回路の具体例を示す回路図である。
【図６】同センスアンプにおけるＦＬＴドライバの個ヴイ具体例を示す回路図である。
【図７】同センスアンプのプリチャージ時の動作を説明するためのタイミングチャートである。
【符号の説明】
【００３３】
１，１′…初期充電回路、２…センス用キャパシタ、３…電流弁別回路、４…ラッチ、５…放電回路、６…ビット線選択トランジスタ、１３…電流制御回路、１９…電源回路、２０…ＦＬＴドライバ、１００，１０１…センスアンプ、２００…ＮＡＮＤセルユニット。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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