(57)【要約】      （修正有）【課題】消去されたセルのしきい値電圧分布を改善させるためにソフトプログラム段階を行う不揮発性メモリ装置のソフトプログラム方法を提供する。【解決手段】不揮発性メモリ装置のソフトプログラム方法は、消去動作が実施されたメモリセルのしきい値電圧を一定レベルに上昇させるソフトプログラム段階と、各セルストリング別にしきい値電圧以上にプログラムされたセルがあるかを判断する検証段階と、上記検証結果、全体のセルストリングがしきい値電圧以上にプログラムされたセルを一つ以上含むまで上記ソフトプログラムを反復する段階を含む。【選択図】図３
2009043390.tif 000002
【特許請求の範囲】
【請求項１】
消去動作が実施されたメモリセルのしきい値電圧を一定レベルに上昇させるソフトプログラム段階と、
各セルストリング別に検証電圧以上にプログラムされたセルがあるかを判断する検証段階と、
上記検証の結果、全体のセルストリングが検証電圧以上にプログラムされたセルを一つ以上含むまで上記ソフトプログラムを反復する段階を含むことを特徴とする不揮発性メモリ装置のソフトプログラム方法。
【請求項２】
上記ソフトプログラム段階は、ISPP(Incremental step pulse program)方式によりプログラムすることを特徴とする請求項１に記載の不揮発性メモリ装置のソフトプログラム方法。
【請求項３】
上記検証段階は、各ビットラインをハイレベルにプリチャージさせる段階と、
第1の電圧のビットライン選択信号を印加してビットラインと感知ノードを接続させる段階と、
上記ビットラインとセルストリングを接続させて全体ワードラインに0Vの検証電圧を印加する段階と、
第3電圧が印加される共通ソースラインとセルストリングを接続させる段階と、
上記ビットラインと感知ノードの接続を解除し、セルストリングに流れるセンシング電流のレベルを評価段階と、
上記第1の電圧より低い第2の電圧のビットライン選択信号を印加して上記ビットラインと感知ノードを接続させた後、特定セルのソフトプログラム如何をセンシングする段階を含むことを特徴とする請求項１に記載の不揮発性メモリ装置のソフトプログラム方法。
【請求項４】
上記第1の電圧と第2の電圧の差は、0.4V〜0.9Vであることを特徴とする請求項３に記載の不揮発性メモリ装置のソフトプログラム方法。
【請求項５】
上記第3電圧は、0.1〜0.5Vであることを特徴とする請求項３に記載の不揮発性メモリ装置のソフトプログラム方法。
【請求項６】
上記評価する段階に要される時間は、2〜7usであることを特徴とする請求項３に記載の不揮発性メモリ装置のソフトプログラム方法。
【請求項７】
セルストリングとハイレベルにプリチャージさせたビットラインを接続させる段階と、
各セルストリングに含まれた全てのセルのワードラインに0Vの検証電圧を印加する段階と、
上記ビットラインと感知ノードの接続を解除する段階と、
接地電圧より高いバイアス電圧が印加された共通ソースラインとセルストリングを接続させ、検証電圧以上にプログラムされたセルがあるかどうかを評価する段階と、
上記ビットラインと感知ノードを接続させた後、特定セルのソフトプログラム如何をセンシングする段階と、
センシングの結果、全体のセルストリングが検証電圧以上にプログラムされたセルを一つ以上含む場合、検証完了信号を出力する段階を含むことを特徴とする不揮発性メモリ装置のソフトプログラム検証方法。
【請求項８】
上記セルストリングとハイレベルにプリチャージさせたビットラインを接続させる段階は、第1の電圧のビットライン選択信号を印加してビットラインと感知ノードを接続させる段階を含むことを特徴とする請求項７に記載の不揮発性メモリ装置のソフトプログラム検証方法。
【請求項９】
上記センシングする段階は、上記第1の電圧より低い第2の電圧のビットライン選択信号を印加して上記ビットラインと感知ノードを接続させる段階を含むことを特徴とする請求項８に記載の不揮発性メモリ装置のソフトプログラム検証方法。
【請求項１０】
上記第1の電圧と第2の電圧の差は、0.4V〜0.9Vであることを特徴とする請求項９に記載の不揮発性メモリ装置のソフトプログラム検証方法。
【請求項１１】
上記共通ソースラインに印加されるバイアス電圧は、0.1〜0.5Vであることを特徴とする請求項７に記載の不揮発性メモリ装置のソフトプログラム検証方法。
【請求項１２】
上記評価する段階に要される時間は、2〜7usであることを特徴とする請求項７に記載の不揮発性メモリ装置のソフトプログラム検証方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、消去されたセルのしきい値電圧分布を改善させるためにソフトプログラム段階を行う不揮発性メモリ装置のソフトプログラム方法に関するものである。
【背景技術】
【０００２】
最近になって電気的にプログラム(program)と消去(erase)が可能であり、一定周期でデータを再作成しなければならないリフレッシュ(refresh)機能が不要な不揮発性メモリ素子に対する需要が増加している。
【０００３】
上記不揮発性メモリ装置は、通常、データが格納されるセルがマトリックス形態で構成されたメモリセルアレイ、上記メモリセルアレイの特定セルに対してメモリを書き込み、または特定セルに格納されたメモリを読み出す頁バッファを含む。上記頁バッファは特定メモリセルと接続されたビットライン対、メモリセルアレイに記録するデータを臨時格納するか、またはメモリセルアレイから特定セルのデータを読み出して臨時格納するレジスタ、特定ビットラインまたは特定レジスタの電圧レベルを感知する感知ノード、上記特定ビットラインと感知ノードの接続如何を制御するビットライン選択部を含む。
【０００４】
このような不揮発性メモリ装置に対して消去動作を実施する場合、消去されたメモリセルの電圧分布を改善するためにソフトプログラム動作を実施する。しかし、通常のソフトプログラム方法の場合、全体のセルストリングのうちの一つのセルストリングに含まれた一つのセルのしきい値電圧が検証電圧を超えた場合にも、全体のブロックのソフトプログラムが中断される。従って、ソフトプログラムにも拘わらず、消去されたセルのしきい値電圧分布の特性が容易に改善されない。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述した問題を解決するために、本願発明は、消去されたセルのしきい値電圧分布の特性を改善し得る不揮発性メモリ装置のソフトプログラム方法を提供することを目的とする。また、ソフトプログラム後の検証動作で負の検証電圧を印加せずにも検証を可能にするソフトプログラム検証方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上述した目的を達成するための本願発明の不揮発性メモリ装置のソフトプログラム方法は、消去動作が実施されたメモリセルのしきい値電圧を一定レベルに上昇させるソフトプログラム段階と、各セルストリング別に検証電圧以上にプログラムされたセルがあるかどうかを判断する検証段階と、上記検証結果、全体のセルストリングが検証電圧以上にプログラムされたセルを一つ以上含むまで上記ソフトプログラムを反復する段階を含むことを特徴とする。
【０００７】
また、本願発明の不揮発性メモリ装置のソフトプログラム検証方法は、セルストリングとハイレベルにプリチャージさせたビットラインを接続させる段階と、各セルストリングに含まれた全てのセルのワードラインに0Vの検証電圧を印加する段階と、上記ビットラインと感知ノードの接続を解除する段階と、接地電圧より高いバイアス電圧が印加された共通ソースラインとセルストリングを接続させて検証電圧以上にプログラムされたセルがあるかどうかを評価する段階と、上記ビットラインと感知ノードを接続させた後、特定セルのソフトプログラム如何をセンシングする段階と、センシング結果、全体のセルストリングが検証電圧以上にプログラムされたセルを一つ以上含む場合、検証完了信号を出力する段階を含むことを特徴とする。
【発明の効果】
【０００８】
上述した本願発明の構成により消去されたセルのしきい値電圧の分布を改善し得る。また、0Vの検証電圧を印加した状態でも負の検証電圧を印加したのと同様の効果が発生されて読み出しマージンを改善し得る。
【発明を実施するための最良の形態】
【０００９】
以下、添付した図面を参照し、本発明の望ましい実施例を詳しく考察する。
【００１０】
図１は、本願発明が適用される不揮発性メモリ装置を示した図である。
【００１１】
上記不揮発性メモリ装置は、メモリセルアレイ(100)、メモリセルアレイと接続されたイーブンビットライン(BLe)及びオードビットライン(BLo)、特定データを格納するレジスタ部(120)、上記ビットライン(BLe, BLo)と上記レジスタ部の接続点に形成される感知ノード(SO)、上記イーブンビットライン(BLe)またはオードビットライン(BLo)を感知ノード(SO)に選択的に接続させるビットライン選択部(110)を含む。
【００１２】
上記メモリセルアレイ(100)は、データを格納するメモリセル(MCe0, MCe1,・・・MCen及びMCo0, MCo1,・・・MCon)と、上記メモリセルを選択して活性化するワードライン(WL0, WL1,・・・,WLn)と、上記メモリセルのデータを入出力することができるビットライン(BLe, BLo)を含み、上記複数のワードライン及び複数のビットラインがマトリクス形態で配列された構造である。
【００１３】
上記メモリセルアレイ(100)は、ソース選択トランジスタ(SSL)とドレイン選択トランジスタ(DSL)、そして上記ソース選択トランジスタ(SSL)とドレイン選択トランジスタ(DSL)の間に直列接続された多数のメモリセル(MCe0, MCe1,・・・MCen及びMCo0, MCo1,・・・MCon)を含む。この時、このように上記選択トランジスタ(SSL, DSL)とメモリセルが直列接続されたことをセルストリングという。上記メモリセルのゲートは、ワードライン(WL0, WL1,・・・,WLn)に連結され、同一のワードラインに共通に連結されたメモリセルの集合を頁(page)という。それぞれのビットラインに連結された複数のセルストリングが共通ソースラインに並列に連結されてブロック(block)を構成する。
【００１４】
上記ビットライン選択部(110)は、第1のビットライン選択信号(BSLe)に応答し、上記イーブンビットライン(BLe)と感知ノード(SO)を接続させるNMOSトランジスタ(N116)と、第2のビットライン選択信号(BSLo)に応答して上記オードビットライン(BLo)と感知ノード(SO)を接続させるNMOSトランジスタ(N118)を含む。
【００１５】
また、上記ビットライン選択部(110)は、特定レベルの制御信号(VIRPWR)を印加する制御信号入力端、第1のディスチャージ信号(DISCHe)に応答して上記イーブンビットライン(BLe)と制御信号入力端を接続させるNMOSトランジスタ(N112)、第2のディスチャージ信号(DISCHo)に応答して上記オードビットライン(BLo)と制御信号入力端を接続させるNMOSトランジスタ(N114)を含む。
【００１６】
上記のような構成により、各ビットラインは、特定電圧レベルにディスチャージまたはプリチャージされる。また、感知ノードと接続され、感知ノードの電圧レベルがビットラインに印加されるか、またはビットラインの電圧レベルが感知ノードに印加される。
【００１７】
上記レジスタ部(120)は、上記感知ノードをハイレベルにプリチャージさせる感知ノードプリチャージ部(121)を含む。上記感知ノードプリチャージ部(121)は、プリチャージ信号(PRECH_N)に応答して感知ノード(SO)と電源電圧を接続させるPMOSトランジスタ(P121)を含む。従って、ロウレベルのプリチャージ信号(PRECH_N)に応答して上記PMOSトランジスタ(P121)は電源電圧(VDD)を感知ノードに印加させる。
【００１８】
また、上記レジスタ部(120)は、二つのインバータ(IV122, IV124)で構成されたラッチ(126)と、上記感知ノードの電圧レベルに応答して接地電圧を上記ラッチに供給する感知ノードセンシング部(122)、上記ラッチの第1のノード(QA)または第2のノード(QAb)に上記接地電圧を印加させるデータ設定部(124)、上記ラッチの第2のノード(QAb)のレベルに応じて検証完了信号を出力する検証部(128)を含む。
【００１９】
上記ラッチ(126)は、二つのインバータ(IV122, IV124)の入力端と出力端が互いに接続され、特定のデータを格納する。第1のインバータ(IV122)の出力端と第2のインバータ(IV124)の入力端が接続された所を第1のノード(QA)とし、第2のインバータ(IV124)の出力端と第1のインバータ(IV122)の入力端が接続された所を第2のノード(QAb)とする。従って、第1のノード(QA)にハイレベルデータが印加された場合には、第2のノード(QAb)にロウレベルデータが出力され、これは、再び第1のノード(QA)にハイレベルデータが出力されるようにして、第1のノード(QA)にハイレベルデータが格納される効果を奏する。同様に、第1のノード(QA)にロウレベルデータが印加された場合には、第2のノード(QAb)にハイレベルデータが出力され、これは、再び第1のノード(QA)にロウレベルデータが出力されるようにして、第1のノード(QA)にロウレベルデータが格納される効果を奏する。
【００２０】
上記感知ノードセンシング部(122)は、感知ノードのレベルに応じて接地電圧を上記データ設定部(124)を通じて上記ラッチ(126)に伝達させる。このために、感知ノードとゲートが接続され、上記データ設定部(124)と接地電源の間に接続されたNMOSトランジスタ(N122)を含む。従って、感知ノードにハイレベル電圧が印加された場合に、上記NMOSトランジスタ(N122)がターンオンされ、接地電圧を上記データ設定部(124)に伝達する。
【００２１】
上記データ設定部(124)は、第1のデータ設定信号(SET)または第2のデータ設定信号(RST)により、上記第1のノード(QA)に接地電圧を印加させる。これは、第1のデータ設定信号(SET)または第2のデータ設定信号(RST)により、上記第2のノード(QAb)に接地電圧を印加させることと同じ意味を有する。
【００２２】
このために、上記ラッチの第1のノード(QA)と感知ノードセンシング部(122)の間に接続され、第1のデータ設定信号(SET)に応答してターンオンされる第1のNMOSトランジスタ(N124)、上記ラッチの第2のノード(QAb)と感知ノードセンシング部(122)の間に接続され、リセット信号(RST)に応答してターンオンされる第2のNMOSトランジスタ(N126)を含む。
【００２３】
従って、感知ノードにハイレベル電圧が印加された場合、ハイレベルの第1のデータ設定信号(SET)が入力されれば、第1のNMOSトランジスタ(N124)がターンオンされ、第1のノード(QA)に接地電圧が印加される。これは、第1のノード(QA)にロウレベルデータが印加されるようにし、第2のノード(QAb)にハイレベルデータが印加されるようにする。
【００２４】
また、感知ノードにハイレベル電圧が印加された場合、ハイレベルの第2のデータ設定信号(RST)が入力されれば、第2のNMOSトランジスタ(N126)がターンオンされ、第2のノード(QAb)に接地電圧が印加される。これは、第2のノード(QAb)にロウレベルデータが印加されるようにし、第1のノード(QA)にハイレベルデータが印加されるようにする。
【００２５】
上記検証部(128)は、電源電圧端子と検証完了信号出力端子(nWDO)の間に接続され、上記ラッチの第2のノード(QAb)の電圧レベルに応答してターンオンされるPMOSトランジスタ(P128)を含む。
【００２６】
従って、第2のノード(QAb)にロウレベルデータが印加された場合には、上記PMOSトランジスタ(P128)がターンオンされ、電源電圧が上記検証完了信号出力端子(nWDO)に出力される。しかし、第2のノード(QAb)にハイレベルデータが印加された場合には、上記PMOSトランジスタ(P128)がターンオフされ、上記検証完了信号出力端子(nWDO)はロウレベルにディスチャージされる。
【００２７】
例えば、各頁バッファの第2のノード(QAb)がハイレベルデータ(または'1')に初期化されたと仮定する。この時、特定セルに対してプログラム動作をしようとする場合には、第2のノード(QAb)にロウレベルデータ(または'0')を格納させる。各ラッチに格納されたデータに従ってプログラム動作をし、該当セルのプログラム完了如何を検証する場合、該当セルがプログラムされた場合には、通常、各感知ノードにハイレベル電圧がセンシングされる。従って、感知ノードセンシング部(122)にハイレベル電圧が印加され、ハイレベルの第1のデータ設定信号(SET)が印加されれば、第2のノード(QAb)はハイレベルデータにデータが変更される。このように特定セルに対してプログラム動作が完了すれば、ハイレベルデータが格納され、上記検証完了信号出力端子(nWDO)は、ロウレベルにディスチャージされる。しかし、プログラム動作になされない場合には、感知ノードセンシング部(122)にロウレベル電圧が印加されるため、第2のノード(QAb)に格納されたロウレベルデータ(または'0')がそのまま維持され、上記検証完了信号出力端子(nWDO)は、電源電圧を出力する。従って、上記検証完了信号出力端子(nWDO)が全てロウレベルにディスチャージされれば、検証が完了したものと判断する。
【００２８】
ここで、このような不揮発性メモリ装置のソフトプログラム方法について詳察する。
【００２９】
図２Ａは通常のソフトプログラム方法の概念を示した図面であり、図２Ｂは通常のソフトプログラム方法を示した順序図であり、図２Ｃは通常のソフトプログラム方法の実施後にしきい値電圧の分布を示した図である。
【００３０】
図２Ａを参照すれば、全体のセルに対しブロック単位で消去動作を進行し、消去されたセル全体のしきい値電圧を一部上昇させるために、ソフトプログラム動作を実施する。上記ソフトプログラム動作は、検証電圧(PV1)を基準としてソフトプログラムの完了如何に対する検証動作を実施する。この時、上記検証動作は、全体のセルのうち、特定ストリングに含まれた一つ以上のセルが検証電圧(PV1)以上にプログラムされれば、全体ソフトプログラム動作を中止する。
【００３１】
上記方法をより具体的に詳察するために図２Ｂを参照すれば、まず全体のセルに対してプログラムパルスを印加する(段階210)。
【００３２】
次に、検証電圧以上にプログラムされたセルストリングがあるかを判断する(段階220)。図１を再び参照し、詳しく考察する。
【００３３】
検証動作のために上記ビットラインのうち、特定ビットラインをハイレベルにプリチャージさせ、全体のワードライン(WL0, WL1,・・・, WLn)に対しては上記検証電圧(PV1)を印加する。この時、特定セルストリングに含まれた特定セルのしきい値電圧が上記検証電圧(PV1)以上に上昇すれば、該当セルがターンオンされないため、該当セルストリングに対してはビットラインから共通ソースラインにつながる電流経路が形成されない。従って、該当セルストリングと接続されたビットラインは、プリチャージされたハイレベル電圧を維持する。
【００３４】
ハイレベルにプリチャージされたビットラインの電圧は感知ノードに印加され、感知ノードセンシング部(122)のNMOSトランジスタ(N122)をターンオンさせる。従って、第1のデータ設定信号または第2のデータ設定信号の印加如何により第2のノード(QAb)に格納されるデータが変更されることがある。
【００３５】
上記のようなセルストリングが一つでも発生した場合には、ソフトプログラムを中断する。従って、このような構成によれば、全体のブロックのうちの一つのセルのしきい値電圧が検証電圧(PV1)以上に上昇する場合、ソフトプログラム動作が終了する。
【００３６】
次に、上記判断の結果、全体のセルストリングのしきい値電圧の分布が検証電圧より低い場合には、プログラムパルスを反復して印加する(段階210)。
【００３７】
しかし、上記判断の結果、検証電圧以上にプログラムされたセルストリングが一つでもある場合には、ソフトプログラムを終了する(段階230)。
【００３８】
上記のようなソフトプログラム動作の問題を図２Ｃを参照して詳察する。前述のように一つのセルストリングのしきい値電圧が検証電圧以上に高くなった場合にプログラムを終了するようになるため、ブロック全体のしきい値電圧の分布が広くなる。即ち、しきい値電圧の上昇速度が相対的に速いセルストリング(3)とは異なり、その上昇速度が遅いセルストリング(1, 2)の場合には、そのしきい値電圧が依然として検証電圧より低いため、ブロック全体の観点から見れば、しきい値電圧の分布が広くなる。
【００３９】
図３は、本願発明の一実施例によるソフトプログラム方法を示した順序図である。まず、ブロック単位で消去動作を実施する(段階310)。
【００４０】
即ち、特定ブロックに含まれた全体のワードラインに対して0Vの電圧を印加して各セルのコントロールゲートに0V電圧を印加する。また、各セルのP-ウェル(図示せず)とN-基板(図示せず)にそれぞれ20V、ソースとドレインは、ビットラインとセレクトトランジスタ(DSL, SSL)ゲートの電圧を調節してフローティング状態になるようにする。その結果、コントロールゲートとP-ウェルの間に20Vの電位差が生じ、FN-トンネリングによりフローティングゲートからP-ウェルに電子が移動して消去動作がなされる。
【００４１】
次に、上記消去動作が実施されたメモリセルのしきい値電圧を一定レベルに上昇させるソフトプログラム動作を実施する(段階320)。
【００４２】
この時、各頁バッファのレジスタ部に含まれたラッチの第2のノード(QAb)は、ロウレベルデータに初期化されてプログラムが進行される。
【００４３】
また、各ワードラインにはハイレベル電圧が供給され、各セレクトトランジスタ(DSL, SSL)にもハイレベル電圧が供給される。
【００４４】
上記ソフトプログラムは、ISPP(Incremental step pulse program)プログラム方式を用いる。初期開始電圧は、通常のプログラム動作の開始電圧レベルより3〜4 V低く印加されるようにする。即ち、9〜10V程度を開始電圧とする。また、ステップ電圧は0.2〜0.3 Vとする。
【００４５】
次に、各セルストリングに対してソフトプログラムの完了如何を検証する(段階330)。
【００４６】
即ち、本願発明では、各セルストリング別に検証電圧(PV1)以上にプログラムされたセルが一つ以上存在するまでプログラム動作を持続する。
【００４７】
図面を通じてさらに詳しく詳察する。
【００４８】
図５は、本願発明の一実施例による検証動作が行われる回路図を示した図である。
【００４９】
即ち、各ワードラインには全て同一の検証電圧(PV1)を印加してプログラム如何を検証する。
【００５０】
望ましくは、上記検証電圧(PV1)で0Vの電圧を印加する。
【００５１】
この時、第1のセルストリング(510)に含まれた特定セルが検証電圧以上にプログラムされた場合には、該当セルがターンオンされないため、該当セルストリングに電流経路が形成されないようになり、感知ノードにハイレベル電圧がそのまま維持される。従って、図１で説明した感知ノードセンシング部を通じて接地電圧がラッチに印加され得る。これと同時に、ハイレベルの第1のデータ設定信号(SET)が印加されれば、ラッチの第2のノード(QAb)にハイレベルデータが格納される。即ち、プログラム動作時、ロウレベルデータに初期化された第2のノード(QAb)にハイレベルデータが印加される。
【００５２】
それにより、図１の検証部(128)にはハイレベルデータが印加され、検証完了信号出力端子(nWDO)はロウレベルにディスチャージされる。
【００５３】
一方、第2のセルストリング(520)の場合、一つのセルも検証電圧以上にプログラムされていない場合には、全てのセルがターンオンされるため、該当セルストリングに電流経路が形成され、感知ノードにロウレベル電圧が印加される。従って、感知ノードセンシング部は動作せず、ラッチの第2のノード(QAb)に格納された初期値(ロウレベルデータ)がそのまま維持される。
【００５４】
それにより、図１の検証部(128)にはロウレベルデータが印加され、検証完了信号出力端子(nWDO)はハイレベル信号を出力する。
【００５５】
本願発明では、全体のセルストリングが検証電圧以上にプログラムされたセルを一つ以上含むまでプログラム動作を反復する。言い換えれば、全体の頁バッファの検証部がロウレベル信号を出力するまでプログラム動作を反復する。
【００５６】
次に、上記判断の結果、一つのセルストリングのしきい値電圧の分布が検証電圧より低い場合には、プログラムパルスを反復して印加する(段階320)。
【００５７】
しかし、上記判断の結果、全体のセルストリングのしきい値電圧の分布が検証電圧以上の場合には、ソフトプログラムを終了する(段階340)。即ち、全体のセルストリングがしきい値電圧以上にプログラムされたセルを一つ以上含めばソフトプログラムを終了する。
【００５８】
図４は、本願発明の一実施例によるソフトプログラム終了時のしきい値電圧分布を示した図である。
【００５９】
図２Ｃと比較する時、しきい値電圧の分布幅が狭くなることが分かる。これは、各セルストリングのしきい値電圧が検証電圧以上にプログラムされたかを判断する本発明の特徴的な構成からはじまる効果である。
【００６０】
一方、上記検証電圧(PV1)で0Vの電圧が印加される場合、読み出しマージンが減少する問題が発生することがある。
【００６１】
図６Ａ及び６Ｂは、読み出しマージンの余裕程度によるディスターバンス発生時のフェイル発生如何を示した図である。
【００６２】
図６Ａのように検証ラインと読み出しラインの差が大きいため、読み出しマージンに余裕がある場合には、ディスターバンス(Disturbance)が発生した場合にも特別な影響がなくなる。
【００６３】
しかし、図６Ｂのように検証ラインと読み出しラインの差が小さいため、読み出しマージンに余裕がない場合には、ディスターバンスが発生することにより、フェイルビットが発生することがある。即ち、プログラムされない消去セルであるため、プログラムされたセルと読み出されるようになる。
【００６４】
このために、本発明では、ソフトプログラム時の検証ラインを負の方向側にさらに移動させ、読み出しマージンをさらに広くしようとする。
【００６５】
図７は、検証ラインを負の方向側に移動させようとする本願発明の目的を示した概念図である。
【００６６】
示された通り、検証ラインを負の方向側にさらに移動させれば、読み出しマージンがさらに広くなる。
【００６７】
このために、各ワードラインに負の電圧検証を印加する方法を考慮することができるが、これは、回路素子の側面で不可能であるため、負の検証電圧を印加したのと同じ効果を奏する方法を提供しようとする。
【００６８】
このような効果を奏するために、特定セルのプログラム如何に対してセンシングする動作区間でセルストリングに流れるセンシング電流を全体的に減少させる構成をとる。
【００６９】
図８は、本願発明の一実施例による検証動作時に印加される各種電圧信号を示した波形図である。
【００７０】
図１を再び参照し、具体的な内容を詳察する。
【００７１】
(1)T1区間
【００７２】
まず、検証しようとする特定セルを含むセルストリングと特定ビットラインを接続させる前にビットラインをディスチャージさせる。
【００７３】
イーブンディスチャージ信号(DISCHe)が、一定期間イネーブルされ、上記NMOSトランジスタ(N112)がターンオンされるが、バイアス電圧(VIRPWR)がロウレベルであるため、上記イーブンビットライン(BLe)がロウレベル電位にディスチャージされる。また、上記オードディスチャージ信号(DISCHo)がイネーブルされ、上記NMOSトランジスタ(N114)がターンオンされるため、上記オードビットライン(BLo)もロウレベル電位にディスチャージされる。
【００７４】
(2)T2区間
【００７５】
次に、検証しようとする特定セルを含むセルストリングと接続されるビットラインをハイレベルにプリチャージさせる。
【００７６】
このために、上記イーブンディスチャージ信号(DISCHe)を非活性化させ、上記NMOSトランジスタ(N112)をターンオフさせる。もし、オードビットラインと接続されるセルストリングを先に検証しようとする場合には、オードディスチャージ信号(DISCHo)を非活性化させ、上記NMOSトランジスタ(N114)をまずターンオフさせる。
【００７７】
次に、ロウレベルのプリチャージ信号(PRECH_N)を印加し、プリチャージ用トランジスタ(P121)を一定期間ターンオンさせ、感知ノード(SO)をハイレベルにプリチャージさせる。
【００７８】
次に、第1の電圧レベル(V1)のビットライン選択信号(BSLeまたはBSLo、イーブンビットラインを先に検証する場合には、BSLe信号から印加)を印加し、上記特定ビットライン(BLeまたはBLo)と感知ノード(SO)を接続させる。これにより、特定ビットライン(BLeまたはBLo)の電圧レベルが感知ノード(SO)の電圧レベルに応じてハイレベルに上昇する。
【００７９】
次に、ドレイン選択トランジスタ(DSL)にハイレベル電圧を印加して読み出そうとする特定セルを含むセルストリングと特定ビットラインを接続させる。
【００８０】
また、全体ワードラインに対してはOVの検証電圧(PV1)を印加する。
【００８１】
(3)T3区間
【００８２】
次に、ソース選択トランジスタ(SSL)にハイレベル電圧を印加し、メモリセルアレイの特定セルが含まれたセルストリングと共通ソースラインを接続させ、ビットラインから共通ソースラインにつながる電流経路を形成させる。
【００８３】
この時、本願発明の一実施例により共通ソースラインに供給されるバイアス電圧(VSL)を接地電圧より一定量高くする。望ましくは、上記バイアス電圧として0.1V〜0.5Vの電圧を供給する。
【００８４】
通常は、上記バイアス電圧に接地電圧を印加するが、一定量上昇した電圧を印加することにより、ハイレベルにプリチャージされたビットラインと共通ソースライン間の電圧差を減らすことにより、センシング電流を減少させるものである。
【００８５】
次に、ハイレベルであったビットライン選択信号をロウレベルに遷移させ、該当ビットラインと感知ノードの接続を一定時間解除させる。この期間の間、特定セルのプログラム如何により該当セルと接続されたビットラインの電圧レベルが変化する。
【００８６】
即ち、特定セルがプログラムされた場合にはしきい値電圧が高くなり、上記形成された電流経路を通じて電流が流れず、ビットラインの電圧レベルがそのまま維持され、プログラムされていない場合、即ち、消去されたセルの場合には、上記形成された電流経路を通じて電流が流れ、ビットラインの電圧レベルがロウレベルに落ちる。
【００８７】
この時、本願発明では、評価時間(tEVAL、即ち、T3区間)を通常の場合より減少させようとする。望ましくは、上記評価時間は2un〜7usであることを特徴とする。評価時間を減少させることにより、センシング電流を減少させることができる。
【００８８】
(4)T4区間
【００８９】
次に、プリチャージ信号(PRECH_N)をロウレベルからハイレベルに遷移させ、感知ノード(SO)と電源電圧の間の接続を解除させる。
【００９０】
次に、ロウレベルであったビットライン選択信号(BSLeまたはBSLo、イーブンビットラインを先に検証する場合には、BSLe信号から印加)を第2の電圧レベル(V2)に遷移させて該当ビットラインと感知ノード(SO)を一定時間接続させる。
【００９１】
一方、本願発明では、ビットライン選択信号に印加される第1の電圧(V1)と第2の電圧(V2)の差が通常の方法に比べてより大きく印加されるようにする。望ましくは、上記第1の電圧(V1)と第2の電圧(V2)の差が0.4〜0.9Vであることを特徴とする。このように、第1の電圧(V1)と第2の電圧(V2)の差をより大きく印加することにより、センシング電流を減少させる。上記のような構成のために、第1の電圧(V1)を通常の場合に比べてより大きく印加するか、または第2の電圧(V2)を通常の場合にさらに小さく印加する。
【００９２】
その後、ビットラインの電圧レベルに応じて感知ノード(SO)の電圧レベルが決定され、該当セルがプログラムされた場合にはハイレベルを維持するため、上記図1の感知ノードセンシング部(122)のNMOSトランジスタ(N122)がターンオンされる。この時、データ設定部(124)のNMOSトランジスタ(N124)にハイレベルの信号(SET)が印加されるため、プログラムされた場合には第2のノード(QAb)にハイレベルデータが格納される。
【００９３】
この時、如何なるレジスタにプログラム如何に関するデータが格納されるかは、設計者の意図により変更可能である。
【００９４】
このような過程を通じて特定セルのプログラム如何を読み出すようになる。
【００９５】
整理すれば、上記のような検証動作においてセルストリングに流れるセンシング電流を減少させるために、次のような構成段階をとる。
【００９６】
第1に、共通ソースラインに印加されるバイアス電圧を接地電圧より高く印加する。
【００９７】
第2に、ビットライン選択信号に印加される第1の電圧と第2の電圧の差を通常の場合に比べてより大きくする。
【００９８】
第3に、評価区間(tEVAL)の時間を通常の場合に比べて減少させる。
【００９９】
図９は、本願発明の構成による検証電圧の変化を示した図である。
【０１００】
上記図面では、共通ソースラインに印加されるバイアス電圧は一定に固定させ、ビットライン選択信号に印加される第1の電圧と第2の電圧の差と評価区間(tEVAL)の時間を変数として検証電圧を変化を詳察した。
【０１０１】
X軸の第2の電圧の減少により、第1の電圧と第2の電圧の差が大きくなることにより、検証電圧が負の方向に移動する様子が見られる。
【０１０２】
また、評価区間(tEVAL)の時間をさらに減少させることにより、検証電圧が負の方向に移動する様子が見られる。
【図面の簡単な説明】
【０１０３】
【図１】本願発明が適用される不揮発性メモリ装置を示した図である。
【図２Ａ】通常のソフトプログラム方法の概念を示した図である。
【図２Ｂ】通常のソフトプログラム方法を示した順序図である。
【図２Ｃ】通常のソフトプログラム方法の実施後のしきい値電圧の分布を示した図である。
【図３】本願発明の一実施例によるソフトプログラム方法を示した順序図である。
【図４】本願発明の一実施例によるソフトプログラム終了時のしきい値電圧分布を示した図である。
【図５】本願発明の一実施例による検証動作が行われる回路図を示した図である。
【図６Ａ】読み出しマージンの余裕程度によるディスターバンス発生時にのフェイル発生如何を示した図である。
【図６Ｂ】読み出しマージンの余裕程度によるディスターバンス発生時にのフェイル発生如何を示した図である。
【図７】検証ラインを負の方向側に移動させようとする本願発明の目的を示した概念図である。
【図８】本願発明の一実施例による検証動作時に印加される各種電圧信号を示した波形図である。
【図９】本願発明の構成による検証電圧の変化を示した図である。
【符号の説明】
【０１０４】
100:メモリセルアレイ 
110:ビットライン選択部
120:レジスタ部 
121:感知ノードプリチャージ部
122:感知ノードセンシング部 
124:データ設定部
126:ラッチ 
128:検証部
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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【図９】
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