(57)【要約】【課題】  号伝送速度が高速になるに伴い、データを正常に取り込めるタイミング幅が縮小する為、電源投入時にタイミング調整をしても、周囲環境、例えば、ノイズ等による電源電圧の変化、半導体装置の周囲温度(半導体装置自体の温度も含む)の変化により信号のタイミング変位が生じて正常な信号伝送ができなくなる問題が生じる。【解決手段】  LSI１の内部に変位量検出回路部７を新たに設け、変位検出回路部内の回路が電源投入後に動的に変化する変位量を出力し、その出力された変化量に基づいてタイミング制御回路が再度タイミングを調整することで、タイミング変位が生じても正常な信号伝送が行なわれるようにする。【選択図】  図１
2009021387.tif 000002
【特許請求の範囲】
【請求項１】
外部から入力されるクロック信号の位相を調整するための第１のタイミング調整回路と、
外部から入力されるデータ信号の位相を調整するための第２のタイミング調整回路と、
前記第１のタイミング調整回路を制御するための第１のレジスタと、
前記第２のタイミング調整回路を制御するための第２のレジスタと、
前記第１のタイミング調整回路と接続され、かつ、前記第１のレジスタおよび前記第２のレジスタに接続されている変位量検出回路と、を備えることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１のタイミング調整回路および前記第２のタイミング調整回路とは、電源投入後にそれぞれの信号の出力タイミングを調整する第１の出力タイミング調整を行い、
前記第１のタイミング調整回路および前記第２のタイミング調整回路の少なくとも一方は、前記第１の出力タイミングを調整を行なった後に、前記変位量検出回路の出力結果により、それぞれに対応する信号の出力タイミングを調整する第２の出力タイミング調整を行なうことを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記第２の出力タイミング調整は、前記データ信号を前記半導体装置の外部から受信している間に行なわれることを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記変位量検出回路は、位相比較回路を有し、
前記位相比較回路は、前記第１のタイミング調整回路から出力されたクロック信号と、前記半導体装置の環境変化を検出する検出回路からの出力信号との位相を比較することを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記検出回路は、リングオシレータであることを特徴とする半導体装置。
【請求項６】
請求項４記載の半導体装置において、
前記環境変化とは、前記半導体装置の電源電圧の変化又は前記半導体装置の温度の変化であることを特徴とする半導体装置。
【請求項７】
請求項１記載の半導体装置において、
前記第１のタイミング調整回路および前記第２のタイミング調整回路とは可変遅延素子であることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、例えば、スタンダードセル、ゲートアレイセル及びマクロセルを搭載する論理集積回路装置ならびにこのような論理集積回路を含んだコンピュータ等に利用して特に有効な技術に関するものである。
【背景技術】
【０００２】
半導体装置間の信号伝送においてクロック信号とデータ信号とを併走させる方法が広く使われているが、信号の伝送速度の高速化にともない、クロック信号とデータ信号のタイミング調整が困難になってくる。従来の技術では、装置の電源を投入した時に装置が通常稼働状態になる以前に高速信号を伝送する箇所においてクロック信号とデータ信号のタイミングを調整する方法が使われている。例えば、特許文献１では、高速データ転送を実現する為、データを送信する側のLSIからデータとクロックを伝送することで、高速伝送を実現している。
【０００３】
【特許文献１】特開２０００−３４７９９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、このようにクロック信号とデータ信号とを併走させる方法においては、信号伝送速度が高速になるに伴い、データを正常に取り込めるタイミング幅が縮小する為、電源投入時にタイミング調整をしても、周囲環境、例えば、ノイズ等による電源電圧の変化、半導体装置の周囲温度(半導体装置自体の温度も含む)の変化により信号のタイミング変位が生じて正常な信号伝送ができなくなる問題が生じる。
【課題を解決するための手段】
【０００５】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、次の通りである。
【０００６】
本発明に係る半導体装置は、外部から入力されるクロック信号の位相を調整するための第１のタイミング調整回路と、外部から入力されるデータ信号の位相を調整するための第２のタイミング調整回路と、第１のタイミング調整回路を制御するための第１のレジスタと、第２のタイミング調整回路を制御するための第２のレジスタと、第１のタイミング調整回路と接続され、かつ、第１のレジスタおよび第２のレジスタに接続されている変位量検出回路と、を備えたものである。
このように新たに変位量検出回路を設けたことにより、LSIの動作中に動的にクロック信号とデータ信号とのタイミング補正を行なうことができ、信号伝送速度が高速になった場合でも、環境変化でのタイミング変位による正常な信号伝送ができなくなるという課題を解決することができる。
【発明の効果】
【０００７】
本願において開示される発明の半導体装置においては、通常動作においてノイズ等による電源電圧の変化あるいは半導体装置の温度の動的変化に追従して入力データ信号とクロック信号のタイミングを動的に調整することで、タイミング変位が生じても正常な信号伝送が可能となる。
【発明を実施するための最良の形態】
【０００８】
以下、発明を実施するための最良の形態について説明する。同一の符号を用いた場合には、特に言及が無い限り、同一の構成のものである。
【０００９】
図１は本願発明に係るＬＳＩ（半導体装置）のフロアプランの１例である。LSI１は、入力回路部２、出力回路部３、論理回路部４及びSRAMあるいはDRAM等のマクロセル５、タイミング制御回路部６および変位量検出回路部７で構成されている。図１では、データ列８およびデータ列（データ信号）（DL）８を受信する為のクロック信号（CLK）９とが外部からLSI１に供給される様子を模式的に示している。そして、入力回路部２と論理回路部４とはタイミング制御回路部６を介して電気的に接続されている（図では省略）。また、変位検出回路部７はタイミング制御回路部６と電気的に接続されている（図では省略）。図１で、特徴的な点は、新たに変位量検出回路部６を設けた点であり、この点については、図２で詳細に説明する。
【００１０】
図１によって、半導体装置での動作を簡単に説明すると、電源投入時にはタイミング制御回路部６内の制御回路が動作し、その制御回路によってデータ列８とクロック信号９のタイミングとが最適なタイミングに調整される。そして、電源投入後の通常動作中において、変位量検出回路部７内の制御回路がタイミング調整後のクロック信号を基準クロックとし、変位量検出回路部７内の変位量検出回路によりＬＳＩの温度変化又はノイズ等による電源電圧の変化を検出し、電源投入後に生じるタイミングの変位量を計算する。その変位量を基にタイミング制御回路部６内の制御回路が入力回路部２内のタイミング調整回路（図示せず）を制御し、データ列８とクロック信号７のタイミングを調整する。変位量検出回路部７内の変位量検出回路は基準クロックを１周期として動作している為、通常動作中もクロック周期で変位量を検出することができる。そして、それに応じてタイミング制御回路部７内の制御回路が入力回路部２内のタイミング調整回路を制御するので、動的なタイミング調整が可能となり、高速データ転送であっても正常なデータの受信が可能となる。
【００１１】
図２は図１の変位量検出回路部７の構成を示したものである。変位量検出回路部７には、変位量検出回路が配置されており、変位量検出回路は、位相比較回路１０、LSIの環境の変化を検出するための検出回路１１、変位量を出力するために用いられるカウンタ０（１３）、レジスタ１（１４）、レジスタ０（１５）、レジスタ２（１８）、減算器（１６）および乗算器（１７）から成り立っている。検出回路１１は、発振回路で構成されており、本実施例では可変遅延素子１２を直列接続したリングオシレータとなっている。各構成の接続関係は、図２に示す通りである。なお、検出回路１１は、必ずしも変位量検出回路に含まれている必要はなく、例えば図１の論理回路部４内に配置されていても良い。
変位量検出の方法は、ＬＳＩ外部から供給されているクロック信号（CLK）のタイミング調整を行なった後の信号である基準クロック信号（CLK′）とＬＳＩ内部に搭載されているリングオシレータのような検出回路と発振回路と兼ね備えた回路により発生した発振信号とを比較することで検出する。ＬＳＩ内部に搭載された検出回路１１はＬＳＩ内部の温度変化又はノイズ等による電源電圧の変動によりその発振周波数が変動する。そして、周波数変動後の発振信号が位相比較器１０のIN側へ入力される。一方、基準クロック信号（CLK′）は位相比較回路１０のREF側へ入力される。その発振信号と基準クロック信号を位相比較回路１０にて位相を比較しその比較結果をUP信号あるいはDOWN信号として出力し、カウンタ０（１３）のカウントを実施する。レジスタ１（１４）はカウンタ０（１３）の値を保持する。ＬＳＩ内部に搭載された検出回路１１の発振周波数を基準クロックと同じ周波数になるようにカウンタ０（１３）が動作しその値をレジスタ１（１４）に格納し、動的に検出回路（１１）の発振周波数を制御する。一方、電源投入時に最適化したレジスタの値はレジスタ０（１４）に保持しておき、レジスタ１（１４）とレジスタ０（１５）との減算を減算器１６で行なうことで変位量（A）を計算し、出力する。本実施例においては減算器１６で計算したのち、減算結果に対して係数を乗算できるように乗算器１７が備わっている。これは、例えばクロック信号の伝搬遅延時間とデータ信号の伝搬遅延時間に差分がある場合には、データ信号の変位量（A）の算出には、減算器１６で出力された差分に係数を乗算する必要があり、このような場合にクロック信号の変位量をデータ信号の変位量（A）に変換するために乗算器１７が設けられている。また、レジスタ２（１８）はこのような変換を行なうための係数を格納し、外部から書き換え可能である。なお、検出回路１１のリングオシレータを構成する可変遅延素子１２は、それぞれレジスタ１の値に応じて遅延時間が変化する可変素子である。
【００１２】
本発明において特徴的な点は、上述のように、検出回路１１の発振周波数が、LSI内部の温度変化又はノイズ等による電源電圧の変化により変化するため、発振回路であると共にLSI内部の環境変化を検出するための検出回路である点にある。また、特に特徴的な点は、このように検出回路の出力信号が入力される変位量検出回路を新たに設けたことである。そのため、検出回路で環境変化を検出し、基準クロックの周波数と位相比較回路により比較することで、変位量を算出し、出力することができる。
【００１３】
図３は図１のタイミング制御回路部６の回路構成を示したものである。本図には図１で示した入力回路部２および論理回路部４も合わせて記載している。本実施例では、タイミング制御回路は、タイミング制御回路２０、フリップフロップ回路２１、ステートマシーン２２、カウンタ１（２３）、カウンタ（２４）、加算器２７、２８、レジスタ３（２５）およびレジスタ４（２６）から構成されている。タイミング制御回路部６では、LSI外部から入力されるクロック信号CLKおよびデータ信号（D０〜ｎ）の論理回路部４までの経路の途中に可変遅延素子からなるタイミング調整回路２０が挿入されているため、フリップフロップ回路２１までの遅延時間を変化させることができる。このタイミング調整回路によって、クロック信号CLKとデータ信号（D０〜ｎ）のタイミングを合わせることが可能となっている。なお、このタイミング調整回路は、必ずしもタイミング制御回路部内にある必要はなく、入出力回路部内にあっても良い。重要なのは、タイミング調整回路が入出力回路部の図示するインバータ回路と論理回路部４との電気的な経路の途中に配置されていることであり、レイアウト上のどの領域に存在するかではない。ステートマシン２２は装置の電源投入時に初期調整用の回路であり、初期設定時にデータ列（D０〜ｎ）の遅延時間を制御するカウンタ１（２３）、クロック信号CLKを制御するカウンタ２（２４）を制御する。可変遅延素子２０の遅延時間を直接制御するのは、データ列（D０〜ｎ）についてはレジスタ３（２５）、クロック信号（CLK）はレジスタ４（２６）であり、それぞれのレジスタはカウンタの値と図２の変位量検出回路部で出力した変位量（A）を加算器２３、２４にて加算した値を保持する。なお、装置の初期調整段階では変位量は０となるようにしておく。データ列のカウンタ１（２３）、加算器（２７）、レジスタ３（２５）は、各データ毎に独立に制御できるように、データ数分独立に回路を構成している（図示せず）。このように、各データ毎に独立して制御するのは、複数あるデータ信号を同じ伝搬遅延時間で設計するのは高速転送になればなる程困難であり、微調整を可能とするためである。
【００１４】
本回路は図２の変位量検出回路部６より出力された変位量（A）を用いてデータ信号とクロック信号のタイミングを調整または制御する回路である。図中のステートマシン２２は電源投入時にデータ信号（D０〜ｎ）とクロック信号（CLK′）のタイミングを調整する為の回路で、各データの取り込みを監視して各データのタイミング調整回路２０である可変遅延素子を制御しているカウンタ１（２３）を制御する。通常動作中は図２の変位量検出回路部７からの変位量（A）にてカウンタ１（２３）を制御することにより動的に各データ・クロックのタイミング調整回路２０を調整する。なお、複数のデータ信号（D０〜ｎ）とクロック信号（CLK′）とは全て独立で制御することが可能である。
【００１５】
図４に図３のタイミング調整回路２０の実施例を示す。図４はインバータからなるバッファゲート３０の段数をセレクタ３１により選択し、バッファゲートのゲート段数を可変にすることで遅延量を調整するタイミング制御回路の一例である。遅延量を大きくする場合には、バッファゲートのゲート段数を多くし、一方遅延量を小さくする場合には、バッファゲートの段数を小さくすることで、タイミングを調整する。
【００１６】
図５は図４とは異なるタイミング調整回路の一例である。出力信号にスイッチ４０及び負荷ゲート４１を設け、制御信号４２によりスイッチ４０のオン・オフにより負荷量を調整することで遅延量を調整するタイミング調整回路である。オン状態にあるスイッチの個数が多いほど、遅延量が大きく、個数が少ないほど、遅延量が小さくなる。図４に示したタイミング制御回路よりもバッファゲートが少ない分、タイミング制御回路の占有面積が小さくできるメリットがある。
【００１７】
以上、発明を実施するための最良の形態で説明したように、本願発明は、新たに変位量検出回路を設けたことにより、通常動作において半導体装置のノイズ等による電源電圧の変化あるいは半導体装置の温度の動的変化に追従して入力データ信号とクロック信号のタイミングを動的に調整することで、タイミング変位が生じても正常な信号伝送が可能となる。
【００１８】
また、本発明においては、LSI外部からにデータ信号を受信している間に動的にタイミング調整(補正)を行なうことにより、信号伝送動作を中断することなく、正常な高速信号伝送が可能となる。
【図面の簡単な説明】
【００１９】
【図１】この発明が適用された半導体装置の一チップフロアプラン例を示す図面である。
【図２】図１のチップフロアプラン例にある変位量検出回路部の例を示した図面である。
【図３】図１のチップフロアプラン例にあるタイミング制御回路部の回路構成を示した図面である。
【図４】タイミング調整回路の実施例を示した図面である。
【図５】タイミング調整回路の実施例を示した図面である。
【符号の説明】
【００２０】
１  LSI、  ２  入力回路部、  ３  出力回路部、  ４  論理回路部、  ５  マクロセル、  ６  タイミング制御回路部、  ７  変位量検出回路部、  ８  データ列（データ信号）、  ９  クロック信号、  １０  位相比較部、  １１  検出回路部、  １２、２０  可変遅延素子、  １３、２３、２４  カウンタ、  １４、１５、１８、２５、２６  レジスタ、  １６  減算器、  １７  乗算器、  A  変位量、  ２１  フリップフロップ回路、  ２２  ステートマシン、  ２７、２８  加算器、  ３０  バッファゲート、  ３１  セレクタ、  ４０  スイッチ、  ４１  負荷ゲート、  ４２  制御信号。
【図１】
2009021387.tif 000003
【図２】
2009021387.tif 000004
【図３】
2009021387.tif 000005
【図４】
2009021387.tif 000006
【図５】
2009021387.tif 000007