(57)【要約】【課題】  トンネル絶縁膜の薄膜化に頼らずとも、プログラム電圧の低減化を図れる不揮発性メモリセルを備えた半導体装置を提供すること。【解決手段】  半導体装置は、主面を有するシリコン基板１と、シリコン基板１の主面上に設けられた不揮発性メモリセルとを備し、前記主面は、溝状構造が形成された領域１Ａを含み、前記不揮発性メモリセルは、領域１Ａ上に形成されたトンネル絶縁膜としての第１の絶縁膜と、前記第１の絶縁膜上に設けられた電荷蓄積層と、前記電荷蓄積層上に設けられた第２の絶縁膜と、前記第２の絶縁膜上に設けられた制御ゲート電極とを含む。【選択図】      図３
2009032808.tif 000002
【特許請求の範囲】
【請求項１】
主面を有するシリコン基板と、
前記シリコン基板の主面上に設けられた不揮発性メモリセルと
を具備してなる半導体装置であって、
前記主面は、溝状構造または凹凸構造が形成された領域を含み、
前記不揮発性メモリセルは、
前記領域上に形成されたトンネル絶縁膜としての第１の絶縁膜と、
前記第１の絶縁膜上に設けられた電荷蓄積層と、
前記電荷蓄積層上に設けられた第２の絶縁膜と、
前記第２の絶縁膜上に設けられた制御ゲート電極と
を含むことを特徴とする半導体装置。
【請求項２】
前記主面の結晶面は、（１１０）面、（５５１）面、（３１１）面、（２２１）面、（５５３）面、（３３５）面、（１１２）面、（１１３）面、（１１５）面又は（１１７）面であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記溝状構造は複数のＶ字状の溝が連なってなる構造、前記凹凸構造は複数の先が尖った凸部を含む構造であることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記溝状構造または凹凸構造の曲率半径をｒ、前記第１の絶縁膜の膜厚をｄとした場合、ｒ／ｄ＜０．４を満たすことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記不揮発性メモリセルは、フローティングゲート型の不揮発性メモリセルであることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トンネル絶縁膜を含む不揮発性メモリセルを備えた半導体装置に関する。
【背景技術】
【０００２】
フローティングゲート型及びＭＯＮＯＳ型等の不揮発性半導体記憶装置は、メモリセルの微細化が進んでいる。しかし、プログラム電圧の低減化は進んでいない。プログラム電圧を下げられないと、セル間の電位相互干渉が増大したり、セル間に必要な耐圧が増大するなどの問題が起こる。
【０００３】
プログラム電圧を下げるための方法の一つとして、トンネル絶縁膜の薄膜化が提案されている。
【０００４】
しかしながら、トンネル絶縁膜の薄膜化は、電荷保持特性の劣化を伴う。これは、電荷蓄積層中に電子を注入し、トランジスタの閾値電圧を所定の値に設定した後、トランジスタを長時間放置すると、電荷蓄積層中から電荷が失われて、閾値電圧が変動するという現象である。ｎチャネルの場合、閾値電圧が低下するという変動が起こる。
【０００５】
閾値電圧の変動は、トンネル絶縁膜の薄膜化が進むほど顕著になる。大規模なメモリセルアレイにおいては、数１００〜１０００ｂｉｔ規模で、閾値電圧が変動するという不良セルが存在する。不良セルの発生確率は、トンネル絶縁膜の薄膜化で著しく増大する。
【０００６】
このようにトンネル絶縁膜の薄膜化は、電荷保持特性の劣化を招く。そのため、プログラム電圧を下げるために、トンネル絶縁膜を薄膜化するという解決手段は、容易には採用できないというのが現状である。
【０００７】
また、Ｎａｒｕｋｅらは、非特許文献１において、トンネル絶縁膜の薄膜化によるＳＩＬＣ(Stress Induced Leakage Current)発生の危険性を述べている。Ｎａｒｕｋｅらの論文の図１には、シリコン酸化膜のＪ−Ｅ特性が示されている。この論文の図１中、InitialのＪ−Ｅ特性は、ＦＮ(Fowler-Nordheim)トンネリング電流に支配されており、シリコン酸化膜ベースのトンネル絶縁膜では理想的な特性を示していると言える。しかしながら、上記論文の図１中、ストレス印加後のＪ−Ｅ特性においては、比較的低電界にて電流が流れるようになり、特性の劣化が見られるようになる。その傾向は酸化膜の薄膜化により顕著になる。これがトンネル絶縁膜の薄膜化を妨げている一番の要因である。現状では、８〜９ｎｍが薄膜化の下限であり、それより薄膜にすることは、トンネル絶縁膜のＪ−Ｅ特性が劣化するので難しい。
【非特許文献１】"Stress induced leakage current limiting to scale down EEPROM tunnel oxide thickness", in IEDM Technical Digest., 1988, pp.424-427.
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、トンネル絶縁膜の薄膜化に頼らずとも、プログラム電圧の低減化を図れる不揮発性メモリセルを備えた半導体装置を提供することにある。
【課題を解決するための手段】
【０００９】
本発明に係る半導体装置は、主面を有するシリコン基板と、前記シリコン基板の主面上に設けられた不揮発性メモリセルとを具備してなる半導体装置であって、前記主面は、溝状構造または凹凸構造が形成された領域を含み、前記不揮発性メモリセルは、前記領域上に形成されたトンネル絶縁膜としての第１の絶縁膜と、前記第１の絶縁膜上に設けられた電荷蓄積層と、前記電荷蓄積層上に設けられた第２の絶縁膜と、前記第２の絶縁膜上に設けられた制御ゲート電極とを含むことを特徴とする。
【発明の効果】
【００１０】
本発明によれば、トンネル絶縁膜の薄膜化に頼らずとも、プログラム電圧の低減化を図れる不揮発性メモリセルを備えた半導体装置を実現できるようになる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照しながら本発明の実施形態を説明する。
【００１２】
図１はＮＡＮＤ型フラッシュメモリのメモリセルアレイの一部を示す平面パターン、図２は図１に示したメモリセルアレイの等価回路を示している。
【００１３】
図１及び図２において、Ｍ１，Ｍ２，…，Ｍｎ−１，Ｍｎは複数のメモリセルを示しており、これらの複数のメモリセルＭ１，Ｍ２，…，Ｍｎ−１，Ｍｎは隣接するもの同士でソース／ドレインを共用する形で直列接続されたＮＡＮＤセルを構成している。ＮＡＮＤセルのドレイン端は選択トランジスタＱ１を介してビット線ＢＬに接続されている。ＮＡＮＤセルのソース端は選択トランジスタＱ２を介してソース線ＳＬに接続されている。
【００１４】
各メモリセルＭ１，Ｍ２，…，Ｍｎ−１，Ｍｎは、シリコン基板上にゲート絶縁膜を介して二層ゲート構造（浮遊ゲート（ＦＧ）電極上に絶縁膜を介して制御ゲート（ＣＧ）電極が積層された構造）を含むＭＯＳＦＥＴからなり、選択トランジスタＳＧ１，ＳＧ２もＭＯＳＦＥＴからなる。上記各ＭＯＳＦＥＴは同一のウェル基板上に形成されている。
【００１５】
メモリセルＭ１，Ｍ２，…，Ｍｎ−１，ＭｎのＣＧ電極は、それぞれ、メモリセルアレイの行方向に配設されたＣＧｉ線（ワード線）（ｉ＝１，２，…，ｎ−１，ｎ）に接続され、選択トランジスタＱ１，Ｑ２のゲート電極は、それぞれ、メモリセルアレイの行方向に配設された選択ゲート線ＳＧ１，ＳＧ２に接続されている。ワード線の一端は、メタル配線を介して周辺回路との接続パッドを有しており、素子分離絶縁膜上に形成された構造になっている。
【００１６】
図３−図１４は、本実施形態のＮＡＮＤ型フラッシュメモリの製造方法を示す断面図である。図３−図１２はチャネル幅方向の断面図であり、図１の矢視Ｂ−Ｂ’断面図に対応する。図１３−図１４はチャネル長方向の断面図であり、図１の矢視Ａ−Ａ’断面図に相当する。
【００１７】
［図３］
主面が（１１０）面のシリコン基板１が用意される。有機物、金属、パーティクルなどを除去するための洗浄前処理がシリコン基板１に対して行われる。洗浄前処理としては、通常、ＲＣＡ洗浄をベースとした薬液処理が良く用いられる。本実施形態では、オゾン水により自然酸化膜を形成し、さらに有機物汚染を除去した後に、ＤＨＦ処理にて、金属、パーティクルを除去するという、洗浄前処理が行われる。
【００１８】
上記洗浄前処理が行われたシリコン基板１に対して、純水を用いたリンス処理が３分間行われる。リンス時間は、３分には限定されず、１分〜１０分程度であれば構わない。
【００１９】
このような純水リンスを行うことにより、シリコン基板１の主面の＜−１１０＞方向に溝状構造物１Ａ（複数のＶ字状の溝が連なってなる構造）が形成される。溝状構造物１Ａが形成される理由は以下のように考えられる。
【００２０】
純水リンスを行うと、シリコン基板１の主面である（１１０）表面は、純水中のＯＨイオンでエッチングされる。一方、シリコン基板１の（１１１）面は、アルカリエッチング耐性が強い。その結果、ＯＨイオンによるエッチングが進むと、（１１１）ファセットが露出する。このような（１１１）ファセットを側面とする溝（三角溝）が連なることにより、溝状構造物１Ａは形成されると推測される。
【００２１】
純水の代わりに、アルカリ溶液を用いた処理でも、溝状構造物１Ａは形成される。Ｓｉをアルカリ溶液に浸漬させた際のＳｉ表面状態については、K.Sato et al.,”Roughening of single-crystal silicon surface etched by KOH water solution,” Sensors and Actuators, vol.73, 1999, pp.122-130. モデルについては、H.Akahori et al., “Atomic Order Flattening of Hydrogen-Terminated Si(110) substrate For Next Generation ULSI Devices,” in Ext. Abst. 2003, pp.458-459. に記載されている。
【００２２】
［図４］
シリコン基板１の主面上にシリコン酸化膜２が形成される。シリコン酸化膜２は、例えば、ラジカル酸化法、熱酸化法又は水蒸気酸化法により形成される。
【００２３】
［図５］
ＮＨ3 ガス等の窒化ガスを用いてシリコン酸化膜２を窒化することにより、シリコン基板１の主面上にトンネル絶縁膜としてのシリコンオキシナイトライド膜３が形成される。トンネル絶縁膜として他の絶縁膜を使用しても構わない。
【００２４】
［図６］
シリコンオキシナイトライド膜３上に、多結晶シリコン膜４、シリコン窒化膜５、酸化膜６が順次形成される。これらの膜４−６は、例えば、ＣＶＤ法により形成される。多結晶シリコン膜４は浮遊ゲート電極として使用される。シリコン窒化膜５及び酸化膜６はマスクとして使用される。浮遊ゲート電極は、金属あるいは金属シリサイドで構成されていても構わない。
【００２５】
［図７］
酸化膜６上にレジストパターン７が形成され、このレジストパターン７をマスクにして酸化膜６をエッチングすることにより、レジストパターン７のパターンが酸化膜６に転写される。
【００２６】
［図８］
レジストパターン７が除去され、酸化膜６をマスクにしてシリコン窒化膜５、多結晶シリコン膜４、オキシナイトライド膜３およびシリコン基板１をエッチングすることにより、素子分離（ＳＴＩ）のためのトレンチ８が形成される。この段階で、多結晶シリコン膜４からなる浮遊ゲート電極のチャネル幅方向の形状が決まる。
【００２７】
［図９］
トレンチ８の内壁が酸化され、図示しない酸化膜が形成される。トレンチ８が埋め込まれるように全面に素子分離絶縁膜９が形成され、その後、シリコン窒化膜５をストッパーに用いて、ＣＭＰプロセス（Chemical Mechanical Polishing）により、表面が平坦化される。
【００２８】
素子分離絶縁膜９は、代表的には、シリコン酸化膜であるが、シリコン窒化膜５をストッパーとして利用できれば、シリコン酸化膜以外の絶縁膜でも構わない。素子分離絶縁膜９は、例えば、プラズマＣＶＤ法により形成される。
【００２９】
［図１０］
シリコン窒化膜５と選択比をもってエッチングすることが可能な方法により、素子分離絶縁膜９を選択的に後退させることにより、多結晶シリコン膜４の上部を露出させる。上記エッチングは、ウエット及びドライのいずれも可能である。その後、ウエット処理によりシリコン窒化膜５が選択的に除去される。
【００３０】
［図１１］
多結晶シリコン膜４の上面及び側面の上に、ゲート電極間絶縁膜１０が形成される。浮遊ゲート電極及び制御ゲート電極が多結晶シリコン膜で構成されている場合、ゲート電極間絶縁膜１０はインターポリ絶縁膜と呼ばれる。
【００３１】
［図１２］
ゲート電極間絶縁膜１０上に、制御ゲート電極（ワード線）となる多結晶シリコン膜１１、シリコン窒化膜１２が順次形成される。多結晶シリコン膜１１及びシリコン窒化膜１２は、例えば、ＬＰＣＶＤ法により形成される。制御ゲート電極（ワード線）は、多結晶シリコン膜以外の導電性を有する膜で構成されていても構わない。
【００３２】
［図１３］
シリコン窒化膜１２上に図示しないレジストパターンが形成され、このレジストパターンをマスクにしてシリコン窒化膜１２がエッチングされてシリコン窒化膜１２に上記レジストパターンのパターンが転写され、その後、上記レジストパターンが除去される。
【００３３】
シリコン窒化膜１２をマスクにして、多結晶シリコン膜１１、ゲート電極間絶縁膜１０および多結晶シリコン膜４がエッチングされる。このようにして制御ゲート電極（ワード線）１１が形成され、かつ、浮遊ゲート電極４のチャネル長方向の形状が決定される。
【００３４】
［図１４］
ゲート構造４，９，１１の側面を含む領域にシリコン酸化膜１３が形成される。シリコン酸化膜１３は、例えば、熱酸化法又はラジカル酸化法により、形成される。シリコン酸化膜１３を形成する目的は、ＲＩＥエッチング時に導入されたゲート端のダメージを回復させ、ゲート絶縁膜の耐圧を向上させるためである。上記酸化工程は、一般に、後酸化工程と呼ばれ、この際に形成されるシリコン酸化膜１３は後酸化膜と称される。
【００３５】
シリコン酸化膜１３の形成後、イオン注入と熱アニールにより、ソース／ドレイン領域１４が形成される。その後、層間絶縁膜の形成工程、配線層の形成工程等の周知の工程を経てＮＡＮＤ型フラッシュメモリが完成する。
【００３６】
図１５は、制御ゲート電極１１に負の高電圧（プログラム電圧）が印加された時のトンネル絶縁膜３のコーナー部（屈曲部）及び平坦部の電気力線２１，２２を模式的に示す図である。
【００３７】
図１５に示すように、溝状構造物と（１１０）面（基準面）とのなす角θは、代表的には、８〜１２°である。θ＞１２°でも構わないが、大きすぎると電界集中による絶縁破壊が起こり易くなることから、好ましくはθ≦２０°である。θは、トンネル絶縁膜３を形成する前に行われる、純水リンス処理等の洗浄処理の条件（時間、温度、ｐＨ）により制御できる。
【００３８】
図１６は、制御ゲート電極１１に正の高電圧（プログラム電圧）及び正の低電圧が印加された時のトンネル絶縁膜３のコーナー部及び平坦部のバンド構造を示す図である。図１６において、ｓｕｂはシリコン基板１、ｔｕｎｎｅｌはトンネル絶縁膜３、ＦＧは浮遊ゲート電極(多結晶シリコン膜)１１を示している。
【００３９】
図１６から、トンネル絶縁膜３の平坦部のバンド構造は従来と同じであるが、トンネル絶縁膜３のコーナー部のバンド構造は従来と異なる。このコーナー部のバンド構造は、以下のように説明できる。
【００４０】
制御ゲート電極１１に正の高電圧が印加された時、図１５に示すように、電気力線２１は、トンネル絶縁膜３のコーナー部の下部（シリコン基板１と接する側の部分）において集中する。その結果、高電圧印加時には、コーナー部のバリアハイトが実効的に低減し、トンネル確率が高くなるので、Fowler-Nordheimトンネル電流(以下、ＦＮ電流という。)は流れ易くなる。
【００４１】
一方、制御ゲート電極１１に正の低電圧が印加された時、コーナー部における電界集中の影響が大きくなく、バンドの曲がりは小さい。その結果、低電圧印加時には、電子が感じるバリアハイトは、コーナー部でも平坦部でもほぼ同じとなる。
【００４２】
図１７に、平坦なシリコン基板上にトンネル絶縁膜３（厚さ７．８７ｎｍ，８．６１ｎｍ）を形成した場合のＦＮ電流電圧特性（比較例１，２）と、表面に溝状構造物１Ａが形成されたシリコン基板１上にトンネル絶縁膜３（厚さ８．６２ｎｍ）を形成した場合のＦＮ電流電圧特性（実施形態）を示す。
【００４３】
図１７から、比較例１（厚さ８．６１ｎｍ）のＦＮ電流電圧特性と、実施形態（厚さ８．６２ｎｍ）とを比較すると、低電圧領域におけるＦＮ電流の立ち上がり電圧は５Ｖとほぼ同じであるが、高電圧領域におけるＦＮ電流は実施形態の方が大きいことが分かる。すなわち、トンネル絶縁膜の厚さが同程度の場合、実施形態と比較例１とを比較すると、閾値電圧Ｖｔｈはほぼ同じであるが、同じ印加電圧（＞Ｖｔｈ）で得られるＦＮ電流密度は実施形態の方が明らかに大きいことが分かる。
【００４４】
１×１０-3Ａ／ｃｍ2 の電流密度を得るための印加電圧は、比較例１（厚さ８．６１ｎｍ）では８．３Ｖであるが、実施形態（厚さ８．６２ｎｍ）では７．６Ｖである。実施形態と同様に、７．６Ｖで１×１０-3Ａ／ｃｍ2 を得るためには、比較例２のように、トンネル絶縁膜の厚さを７．８７まで薄くする必要がある。しかし、比較例２の場合、トンネル絶縁膜の薄膜化による、電荷保持特性の劣化が生じる。
【００４５】
このように本実施形態によれば、低電圧領域においては、厚さ８．６１ｎｍのトンネル絶縁膜を用いた場合と同様のＦＮ電流電圧特性が得られ、一方、高電圧領域においては、より薄い厚さ７．８７ｎｍのトンネル絶縁膜を用いた場合と同様のＦＮ電流電圧特性が得られる。すなわち、低電圧領域ではＦＮ電流の増加が抑制され（電荷保持特性が維持され）、高電圧領域ではＦＮ電流が多くなる電流電圧特性が得られる。これにより、本実施形態によれば、電荷保持特性の劣化を抑制できる厚さを有するトンネル絶縁膜３を用いても（トンネル絶縁膜の薄膜化に頼らずとも）、プログラム電圧を下げられる不揮発性メモリセルを備えた半導体装置を実現できるようになる。
【００４６】
トンネル特性の改善が認められる、溝状構造物１Ａのピーク(山)からピーク(山)までの距離（ｐｐ距離）は、数ｎｍ程度である。実施形態では、ｐｐ距離５ｎｍ〜１５ｎｍとする。ｐｐ距離は、トンネル絶縁膜３を形成する前の洗浄前処理時における純水リンス時間を調整することで制御できる。
【００４７】
図１８に、トンネル絶縁膜３のコーナー部下の凸部（基板）の曲率半径ｒとトンネル絶縁膜３の実効的酸化膜厚（ＥＯＴ：Equivalent Oxide Thickness）ｄとの比(ｒ／ｄ)と、ＦＮ電流密度が１×１０-3Ａ／ｃｍ2 となる時の印加電圧との関係を示す。
【００４８】
図１６から、ｄが７．５ｎｍ及び８．６ｎｍのいずれの場合においても、印加電圧を低減させるためには、ｒ／ｄ＜０．４に設定すれば良いことが分かる。
【００４９】
また、ＦＮ電流密度が１×１０-3Ａ／ｃｍ2 、ＥＯＴが７．５ｎｍ及び８．６ｎｍの以外の場合でも、ｒ／ｄを所定値未満に設定することにより、必要なＦＮ電流密度を流す際の制御ゲート電圧値を下げられる。
【００５０】
なお、本発明は、上記実施形態に限定されるものではない。
【００５１】
例えば、上記実施形態では、主面が（１１０）面のシリコン基板の場合について説明したが、結晶学的に見て、実質的に、（１１０）面方位とほぼ等価な方向を向いている主面のシリコン基板を用いた場合にも同様に溝状構造物を形成することができ、同様の効果が得られる。具体的には、（５５１）面、（３１１）面、（２２１）面、（５５３）面、（３３５）面、（１１２）面、（１１３）面、（１１５）面、（１１７）面などがあげられる。
【００５２】
Ｋａｚｕｏ Ｓａｔｏ等によれば、”Ｓｅｎｓｏｒｓ ａｎｄ Ａｃｔｕａｔｏｒｓ ７３（１９９９）” （Ｐ１２２―１３０）に掲載された論文のＦｉｇ．２に、（１１０）面をアルカリエツチング処理した場合、＜−１１０＞方向に筋が走る表面形状となることが示されている。このように、（１１０）面と同様な表面形状が得られる領域としては、＜１００＞方向に０〜１２°までオフさせた面、例えば、８°オフの（５５１）面などが当てはまる。＜−１１０＞方向へは１°オフさせた面までは、同様な表面形状が得られる。したがって、当該論文のＦｉｇ．２に示された（１１０）面と同じ表面ラフネス挙動を示す面方位は、実質的に（１１０）面方位に含まれる。
【００５３】
（１００）面においても、表面のラフネスを制御することで、同様の効果が得られる。（１００）面での表面ラフネスの増加方法としては、Ｔ．Ｏｈｍｉらが、“Dependence of Surface Microroughness of CZ, FZ, and EPI Wafers on Wet Chemical Processing”, J. Electrochem. Soc. Vol. 139, No. 8, pp. 2133-2142 (1992)において、ゲート絶縁膜形成前のアルカリ洗浄（ＮＨ4 ＯＨ、Ｈ2 Ｏ2 、Ｈ2 Ｏの混合溶液を用いるＡＰＭ  Ｃｌｅａｎｉｎｇ）時に、ＮＨ4 ＯＨ濃度を変化させることで、（１００）面の表面が制御できることを示している。これにより、複数の先が尖った凸部を含む構造を実現できる。表面凸部の曲率半径ｒとトンネル絶縁膜厚ｄとの関係の図１８は、（１１０）面時と同様に、（１００）面でも応用できる。
【００５４】
また、上記実施形態では、ＮＡＮＤ型フラッシュメモリセル（フローティングゲート型の不揮発性メモリセル）を例に取り説明したが、浮遊ゲートに電荷蓄積層を使用したＭＯＮＯＳ型の不揮発性メモリセルなど、他のタイプの不揮発性メモリセルにも適用できる。
【００５５】
また、上記実施形態では、不揮発性メモリセルのノードについて言及しなかったが、本発明は、従来技術では対応が困難だと考えられる２０ｎｍ以下のノードに対しても有効である。
【００５６】
さらに、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【００５７】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
【図面の簡単な説明】
【００５８】
【図１】ＮＡＮＤ型フラッシュメモリのメモリセルアレイの平面図。
【図２】ＮＡＮＤ型フラッシュメモリのメモリセルの等価回路図。
【図３】実施形態のＮＡＮＤ型フラッシュメモリの製造方法を示す断面図。
【図４】図３に続く実施形態のＮＡＮＤ型フラッシュメモリの製造方法を示すチャネル幅方向の断面図。
【図５】図４に続く実施形態のＮＡＮＤ型フラッシュメモリの製造方法を示すチャネル幅方向の断面図。
【図６】図５に続く実施形態のＮＡＮＤ型フラッシュメモリの製造方法を示すチャネル幅方向の断面図。
【図７】図６に続く実施形態のＮＡＮＤ型フラッシュメモリの製造方法を示すチャネル幅方向の断面図。
【図８】図７に続く実施形態のＮＡＮＤ型フラッシュメモリの製造方法を示すチャネル幅方向の断面図。
【図９】図８に続く実施形態のＮＡＮＤ型フラッシュメモリの製造方法を示すチャネル幅方向の断面図。
【図１０】図９に続く実施形態のＮＡＮＤ型フラッシュメモリの製造方法を示すチャネル幅方向の断面図。
【図１１】図１０に続く実施形態のＮＡＮＤ型フラッシュメモリの製造方法を示すチャネル幅方向の断面図。
【図１２】図１１に続く実施形態のＮＡＮＤ型フラッシュメモリの製造方法を示すチャネル幅方向の断面図。
【図１３】図１１に続く実施形態のＮＡＮＤ型フラッシュメモリの製造方法を示すチャネル長方向の断面図。
【図１４】図１３に続く実施形態のＮＡＮＤ型フラッシュメモリの製造方法を示すチャネル長方向の断面図。
【図１５】制御ゲート電極に負の高電圧が印加された時のトンネル絶縁膜のコーナー部及び平坦部の電気力線を模式的に示す図。
【図１６】制御ゲート電極に負の高電圧及び負の低電圧が印加された時のトンネル絶縁膜のコーナー部及び平坦部のバンド構造を示す図。
【図１７】比較例１，２および実施形態のＦＮ電流電圧特性を示す図。
【図１８】実施形態のトンネル絶縁膜の実効的酸化膜厚ｄに対する曲率半径ｒの比(ｒ／ｄ)と、ＦＮ電流密度が１×１０-3Ａ／ｃｍ2 となる時の印加電圧との関係を示す図。
【符号の説明】
【００５９】
１…シリコン基板、１Ａ…溝状構造物、２…シリコン酸化膜、３…シリコンオキシナイトライド膜（第１の絶縁膜）、４…多結晶シリコン膜（電荷蓄積層）、５…シリコン窒化膜、６…酸化膜、７…レジストパターン、８…トレンチ、９…素子分離絶縁膜、１０…ゲート電極間絶縁膜（第２のゲート絶縁膜）、１１…多結晶シリコン膜（制御ゲート電極）、１２…シリコン窒化膜、１３…シリコン酸化膜、１４…ソース／ドレイン領域、２１，２２…電気力線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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