(57)【要約】【課題】３個以上の電極間の接続を切り替えができる簡単な構造の、小面積、不揮発、高機能のデバイスを提供する。【解決手段】少なくとも１つの電極が、固体電解質膜２の中を移動し易い銅、銀などを含む３つ以上の電極を有し、その電極は固体電解質膜を介して対向し、電圧を印加することにより電極間に導電パスが生成または消滅されてスイッチオン／スイッチオフ動作をさせる。さらに、２電極間に生成された導電パスは、別の第３の電極に電圧を印加することで、導電パスで繋がれた２電極間に電圧を印加することなく消滅させることが可能な半導体装置。【選択図】図２
2009021436.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に設けられ第１の金属を含む第１の電極と、
前記第１の電極と対向して設けられ、前記第１の金属と異なる第２の金属を含む少なくとも２つの第２の電極と、
前記第１の電極と前記少なくとも２つの第２の電極との間に介在する固体電解質膜とを有し、
前記第１の金属が、電圧印加によりイオン化し、前記固体電解質膜中を移動し前記移動経路に沿って堆積することで、前記固体電解質膜中に低抵抗な導電パスを生成する金属であることを特徴とする半導体装置。
【請求項２】
前記第１の電極と前記固体電解質膜との間にそれぞれと接して設けられ第３の金属を高濃度に含む固体電解質膜を有し、
前記第３の金属が、電圧印加によりイオン化し、前記固体電解質膜中を移動することで、前記固体電解質膜中に低抵抗な導電パスを生成する金属であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記低抵抗な導電パスは、前記第１の金属を含んでなる金属フィラメントからなることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記導電パスが、前記第１および第２の電極間に電圧を印加することなく持続的に保持される不揮発性を有することを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１の金属が、銅であることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記第１の金属が、銀であることを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記第１の金属と前記第３の金属が、銅または銀であることを特徴とする請求項２に記載の半導体装置。
【請求項８】
前記第１の金属がタングステンまたはタンタルであり、前記第３の金属が銅または銀であることを特徴とする請求項２に記載の半導体装置。
【請求項９】
前記第１の電極下部の少なくとも一部が、前記固体電解質膜と接していることを特徴とする請求項１に記載の半導体装置。
【請求項１０】
前記半導体基板上に平面的に設けられた前記第１の電極および前記少なくとも２つの第２の電極のそれぞれが、前記半導体基板の主面を基準に同じ標高で前記固体電解質膜と接していることを特徴とする請求項１に記載の半導体装置。
【請求項１１】
前記第１の電極および前記第２の電極の少なくともいずれか一つの電極が、前記半導体基板上に設けられた絶縁膜への埋め込み配線またはプラグで形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項１２】
前記第１の電極および前記第２の電極の少なくともいずれか一つの電極が、前記電極と接して設けられた絶縁膜との界面に、前記第１および第２の電極に含まれる金属の前記絶縁膜への拡散を抑制するバリアメタルを含むことを特徴とする請求項１に記載の半導体装置。
【請求項１３】
前記バリアメタルが、Ti、TiN、Ta、あるいはTaNであることを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記第１の電極および前記第２の電極のそれぞれの側壁の少なくとも一部が、固体電解質膜に接していることを特徴とする請求項１に記載の半導体装置。
【請求項１５】
半導体基板上に設けられた少なくとも３つの電極を有し、
前記少なくとも３つの電極のいずれか２つの第１および第２の電極間に印加される電圧により、前記第１および第２の電極間に形成された導電パスを、前記第１および第２の電極とは異なる第３の電極と前記第１または第２の電極との間に電圧を印加することで、前記第１および第２の電極間に電圧を印加することなく、前記第３の電極と前記第１または第２の電極との間に形成された前記導電パスとは別の導電パスに切り替えることを特徴とする半導体装置。
【請求項１６】
請求項１５に記載の半導体装置を具備してなる複数のセルで構成されたアレイを有し、
前記セルの各々は、電極間に導電パスを生成する時に陽電圧が印加される陽極電極と、負電圧が印加される陰極電極とを備え、
前記セルの一つが有する陰極電極の一つと、前記セルの一つとは別のセルが有する陽極電極の一つとが金属配線で電気的に接続されていることを特徴とする半導体装置。
【請求項１７】
前記セルの一つが有する陰極電極の一つと、前記セルの一つが有する陽極電極の一つとの間に電圧印加して導電パスを形成することにより、前記セルの一つが有する陽極電極と、前記別のセルが有する陽極電極とを電気的に接続し、
該電圧印加を別の複数のセルに適用することにより、前記アレイ内の複数のセルが所望の経路で電気的に接続されることを特徴とする請求項１６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に電気的切り替えが可能な不揮発性ロジックデバイスの高集積化、高性能化を実現する技術、その応用である人間に近い記憶および論理判断能力を持つ半導体装置に関する。
【背景技術】
【０００２】
従来のCMOSで構成されたロジックデバイスは、面積が大きいこと、電源OFF時にリセットされてしまうこと、という欠点があった。これに対して、非特許文献１ではロジックデバイスの１例であるクロスバスイッチで、構成要素であるSRAMとパストランジスタのうち面積が大きく揮発性のSRAM部分を、小面積かつ不揮発の固体電解質ナノスイッチで置換えることで問題を解決することを提案されている。
【０００３】
また、ロジックデバイスの進んだ応用先として、人工知能を実現する試みであるニューラルネットワーク(非特許文献２、３)がある。人の脳には、経験を元に迅速に判断したり必要な事項だけを記憶したりできるといった現在最先端のコンピュータでも実現できていない優れた機能がある。こうした機能を実現しようとする従来技術がニューラルネットワークだが、これまでの試みでは期待されたような成果は得られていない。
【０００４】
【非特許文献１】「インターナショナル  ソリッドーステート  サーキット  コンフェランス（International Solid-State Circuits Conference）」、２００４、p.15-19
【非特許文献２】甘利俊一、外山敬介編  「脳科学大事典」、朝倉書店 （２０００）
【非特許文献３】Jeff Hawkins and Sandra Blakeslee、“On intelligence”、Times Books （２００４）
【非特許文献４】http://www.taiiku.tsukuba.ac.jp/coe/symposium2.html
【非特許文献５】http://www.sat.t.u-tokyo.ac.jp/~kohno/lecturenotes.html
【非特許文献６】是角圭祐、森江隆、野村修、中野鉄平、真継優和、岩田穆「AD融合／混載アーキテクチャによる顔・物体認識のための画像フィルタリングプロセッサ」、電子情報通信学会 集積回路研究会、ICD2005-58、(2005)、p.19-24
【発明の開示】
【発明が解決しようとする課題】
【０００５】
セル間の配線接続の強度を変化させることで学習、記憶させるのがニューラルネットワークである。ハードウエア的観点から従来のニューラルネットワークは、セル同士を複雑に配線で接続する必要があったため、高機能の実現に必須の大規模化が実現できなかった。
【０００６】
本発明の目的は、３個以上の電極間の接続を切り替えができる簡単な構造のデバイスを提供し、大規模なロジックを小面積で実現することにある。
【０００７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明の半導体装置は、電圧印加により固体電解質膜中に金属フィラメントでできた導電パスの生成／消滅により、固体電解質膜を介して対向する電極間をスイッチングさせる。また、本発明の半導体装置は、固体電解質膜を介して対向する電極は、従来の半導体装置のように２つでは無く、３つ以上あり、なおかつそのうちの少なくとも3つは同じくらいの距離を隔てて対向している。更に固体電解質膜を介して対向している電極のうち1つ以上が銅、銀などの固体電解質膜中を移動しやすい原子を含むか、または固体電解質膜の一部に銅、銀などの固体電解質膜中を移動しやすい原子を高濃度で含むものである。
【０００９】
また、本発明の半導体装置は、スイッチング動作させる際に対応する電極間に電圧を印加する。すなわち銅、銀などの固体電解質膜中を移動しやすい原子を含む電極、または銅、銀などの固体電解質膜中を移動しやすい原子を含む固体電解質膜の部分に近接している電極を陽極になるようにすることで、固体電解質膜中にこれら金属でできたフィラメントが生成され電子の導電パスとなり、スイッチオン状態とできる。また逆の極性の電圧を印加することでスイッチオフ動作させる。本発明の半導体装置は、従来の固体電解質膜を用いたこれら2端子間の電圧印加によるスイッチング動作に加え、2端子間に生成された導電パスを第３の電極に電位を印加するだけで消滅させるという新しい動作をさせるものである。
【発明の効果】
【００１０】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
従来、複雑な構造であったロジックデバイスを固体電解質を用いた単純な構造のデバイスで作成することで、デバイスの小面積化による製造コストの低減が可能となる。また、簡単な構造ゆえ大規模化が可能であり、瞬時の認識、判断など人間の脳の優れた機能を実現することができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
＜実施例１＞
図１は、本発明の実施例１である半導体装置の一例を示した一部平面であり、図２は図１におけるA−A線断面図である。なお、図１の平面図において、図面を見やすくするために一部の部材は省略している。
本実施例の半導体装置は、電気抵抗の高い固体電解質膜材料中で銅などの金属イオンが微細な導電パスを形成することでスイッチオン状態、形成された導電パスが消滅することでスイッチオフ状態となる現象を用いたスイッチデバイスである。前記の導電パスの生成／消滅は、電極間に印加された電圧により固体電解質材料中を銅（Ｃｕ）などの金属イオンが移動する事で起こる。この半導体装置は、絶縁膜１１上に形成されたタングステンで形成された電極４ａ、４ｂとその間を絶縁する絶縁膜１２、絶縁膜１２と電極４ａ、４ｂの上に形成された固体電解質膜２とその上部に形成されたＣｕ電極３、そして銅電極３が極狭い領域で固体電解質膜２を介して電極４ａ、４ｂと接近するように設けられた絶縁膜１３を有する。
【００１２】
本実施例の半導体装置の動作を説明するために、図３のように３つの電極をＥｌｅｃｔｒｏｄｅ１、２、３と定義する。図３は、３つの電極が全て０Ｖで、固体電解質膜２の中には金属（Ｃｕ）でできた導電パスが生成されていない状態である。
【００１３】
図３の状態から電極間に導電パスを生成するためには、例えば図４（ａ）のようにElectrode１、２には０V、Electrode３には−２V程度の電位を印加し、Electrode１とElectrode３の間に電位差が生じさせる。Electrode１（Ｃｕ電極３）に含まれるＣｕ原子の一部は、固体電解質２との境界でCu＋にイオン化し固体電解質中に生じた電界によりElectrode３の方向に移動する。この反応が進むと、Ｃｕ原子は固体電解質中でフィラメントを形成する。Electrode１と３の間がＣｕのフィラメントで繋がると、このフィラメントが電子の導電パス１０となり、Electrode１と３の間の電流が飛躍的に増大する。これがスイッチオン動作である。生成された導電パス１０は、Electrode3の電位を０Vにしても存在し続ける不揮発性のものである。同様に図３の状態から図４（ｂ）のようにElectrode２に−２V程度の電位を印加すると導電パス１０がElectrode１と２の間に形成されスイッチオン状態となる。
【００１４】
逆に図４（ａ）で生成されている導電パス１０を切断するためには、Electrode１、２に０V、Electrode３に＋２Vを印加する。フィラメントを形成しているＣｕ原子はイオン化（Cu＋）して電界により固体電解質２中をElectrode１の方向に移動する。Electrode１の表面に到達するとCu＋からCuに戻り電極の一部を形成する。この反応が進むと、フィラメントを形成していたＣｕ原子が減少し、やがてフィラメントは消滅もしくは切断される。電子電流の導電パスが無くなるため、Electrode１と３の間の電流は激減する。これがスイッチオフ動作である。導電パスが切断されたスイッチオフ状態はElectrode３の電圧を０Vにしても維持される。同様に図４（ｂ）の状態から図５（ｂ）のようにElectrode２に＋２V程度の電位を印加するとElectrode１と２の間に形成された導電パス１０が切断され、スイッチオフ状態となる。
【００１５】
実施例１の半導体装置で、Electrode１−Electrode2間、Electrode１−Electrode3間、Electrode2−Electrode3間距離を同じ程度、たとえば数１0nm程度にすると、図４、５のような２電極間だけのスイッチオン／スイッチオフ動作に加え、電極間の干渉現象を利用した動作が可能となる。
【００１６】
実施例１の半導体装置を図４（ａ）の方法で図６（ａ）の状態、すなわちElectrode1−Electrode3間がオン状態でElectrode1−Electrode2間がオフ状態にする。この状態で、Electrode１、３に０V、Electrode２に−２Vの電位を印加する。すると、図４（ｂ）の動作と同様に、Electrode１からイオン化した銅（Cu＋）がElectrode２の方へ固体電解質膜２中を移動しＣｕフィラメントを形成する。Electrode1−Electrode2間がＣｕフィラメントで繋がると導電パス１０が形成され、Electrode1−Electrode2間がスイッチオン状態となる。これと同時に、図６（ａ）でフィラメントを形成していたＣｕ原子は、Electrode２に印加された−２Vの影響でイオン化されElectrode２の方向へ固体電解質膜２中を移動する。反応が進むとフィラメントを形成していたＣｕ原子が減少しやがて切断される。つまりElectrode１−Electrode３間はスイッチオフ状態となる。結果として、図６（ｂ）の動作では、Electrode１−Electrode３間に電位差を与えることなくElectrode１−Electrode３間からElectrode１−Electrode２間に導電パス１０を切り替えるという従来の半導体装置には無い新しい動作が実現されている。
【００１７】
図７〜図１０は、実施例１の半導体装置の製造方法の１例を示した断面図および平面図である。
まず、半導体基板１を用意する（図７（ａ））。続いて絶縁膜１１を例えばChemical Vapor Deposition（ＣＶＤ）法を用いて２００ｎｍ程度堆積する（図７（ｂ））。続いて、例えばタングステン膜４をＣＶＤ法を用いて１００ｎｍ程度堆積する（図７（ｃ））。
次にリソグラフィとドライエッチング技術により、タングステン膜４を、４ａと４ｂにパターニングする。パターニング形状の平面図が図８（ａ）、図８（ａ）のＡ−Ａ線断面図が図８（ｂ）である。
次に、シリコン酸化膜１２をＣＶＤ法で堆積する（図９（ａ））。このとき、図８（ａ）と（ｂ）でパターニングしたタングステン４のスペースがシリコン酸化膜１２で完全に埋まるようにする。
【００１８】
次に、化学的機械研磨（ＣＭＰ）法を用いてシリコン酸化膜１２の一部を除去し、タングステン４ａ、４ｂの上表面を露出させる（図９（ｂ））。次にシリコン酸化膜１３を１００ｎｍ程度堆積する（図９（ｃ））。
次にリソグラフィとドライエッチング技術により、シリコン酸化膜１３をパターニングしスペースを形成する。このとき、タングステン４ａ、４ｂの上表面の一部が露出するようにする（図１０（ａ））。
【００１９】
次に、固体電解質膜２とＣｕ膜３をスパッタ法または、ＣＶＤ法で堆積する（図１０（ｂ））。固体電解質膜２としては、たとえばCuS2、CuTaO、CuTaSなどを用いることができる。
次にリソグラフィとドライエッチング技術により、Ｃｕ電極膜３と固体電解質膜２をパターニングする（図１０（ｃ））。
【００２０】
その後、図には示してないが、層間絶縁膜を形成した後、Ｃｕ電極３、タングステン電極４ａ、４ｂに至るコンタクト孔および、半導体基板１上に形成した集積回路のコンタクト孔、を形成し、続いて金属膜を堆積してこれをパターニングして配線とし、半導体装置を完成した。
【００２１】
本実施の半導体装置は、単純な構造ゆえ小面積でありなおかつ不揮発のスイッチである。従来のＣＭＯＳを用いた大面積かつ揮発性のスイッチと比較して、製造コスト、機能の両面で上回ることができた。
＜実施例２＞
実施例１では、固体電解質膜を１層で形成し電極の１つ（電極３）を拡散しやすい元素Ｃｕで形成していたが、固体電解質膜を２層で形成し一方を拡散しやすい元素を高濃度で含むようにし、なおかつ純粋なＣｕ電極を用いないこともできる。
図１１は、本発明の実施例２である半導体集積回路装置の一例を示した図１のA−A線断面図である。
【００２２】
実施例１と同様に電極に電圧印加することで、Ｃｕを高濃度に含む固体電解質膜８から供給されるＣｕで固体電解質膜２にＣｕフィラメントを形成させること、固体電解質膜２に生成されたＣｕフィラメントのＣｕを固体電解質膜８に戻すことでＣｕフィラメントを消滅させることができる。固体電解質膜８はＣｕ原子を多く含み低抵抗なので、ほとんど電極の一部と考えられる。固体電解質膜２中にＣｕフィラメントを生成／消滅させることでスイッチオン／スイッチオフ動作を実現できる。図４から図６と同様の電圧印加により、実施例１の半導体装置と同じ動作を実現できる。
【００２３】
固体電解質膜２、固体電解質膜８の組合せとしては、例えば、固体電解質膜２／固体電解質膜８＝ＣｕＴａＯ／ＣｕＴａＳ、ＣｕＴａＯ／ＣｕＳ、ＷＯ３／ＣｕＴａＳ、ＷＯ３／ＣｕＳ、Ｔａ２Ｏ５／ＣｕＴａＳ、Ｔａ２Ｏ５／ＣｕＳなど、また銅の代わりに銀（Ａｇ）を固体電解質膜中の導電パスとなるフィラメント形成用金属原子としてＴａ２Ｏ５／Ａｇ２Ｓなどが可能である。
【００２４】
本実施例２の半導体装置は、図７〜図１０に示した実施例１の半導体装置の製造方法の１例で、固体電解質膜２を固体電解質膜２と固体電解質膜８の積層に、Ｃｕ膜３をタングステン膜４に変更することで製造可能である。
本実施の半導体装置は、単純な構造ゆえ小面積でありなおかつ不揮発のスイッチである。従来のＣＭＯＳを用いた大面積かつ揮発性のスイッチと比較して、製造コスト、機能の両面で上回ることができた。
＜実施例３＞
実施例１、２では、３電極を有する半導体装置の例であったが、電極の数を更に増やすこともできる。図１２（ａ）は本発明の実施例３である半導体集積回路装置の一例を示した一部平面図、図１２（ｂ）は図１２（ａ）のＡ−Ａ線断面図である。
【００２５】
実施例１と同様に、導電パスが固体電解質膜２に生成されていない状態、すなわち全電極間がスイッチオフの状態で、例えばElectrode２に−２Ｖ程度の電圧を印加しElectrode１、３、４、５を０Ｖにすると、Electrode１とElectrode２の間に導電パスが生成されスイッチオン状態となる。生成された導電パスはElectrode２に＋２V、Electrode１、３、４、５を０Ｖにすると切断、あるいは消滅できスイッチオフ状態とすることができる。また、Electrode１とElectrode２の間に導電パスが生成されていて他には導電パスが形成されていない状態で、例えばElectrode３に−２Vを印加しElectrode１、２、４、５を０Ｖにすると、Electrode３に印加された−２Vによる電界でElectrode１とElectrode２の間に生成されていた導電パスが消滅し代わりにElectrode１とElectrode３の間に導電パスが生成される。結果的に、Electrode１−Electrode２間に電位差を与えることなくElectrode１−Electrode２間からElectrode１−Electrode３間に導電パスを切り替えるという動作が実現される。このような導電パスの切り替え動作は、Electrode１−Electrode２、Electrode１−Electrode３、Electrode１−Electrode４、Electrode１−Electrode５の全ての電極間で相互に行なうことができる。
実施例１、２では電極の数は３つ、本実施例３では電極の数は５つだが更に電極数を増やすことももちろん可能である。
【００２６】
また、実施例２と同様に固体電解質膜２とＣｕ電極の組合せの代わりに、固体電解質膜２、固体電解質膜８、タングステン電極４の組合せを用いることも可能である。固体電解質膜２、固体電解質膜８の組合せについても実施例２と同様のものが可能である。
本実施の半導体装置は、単純な構造ゆえ小面積でありなおかつ不揮発のスイッチである。従来のＣＭＯＳを用いた大面積かつ揮発性のスイッチと比較して、製造コスト、機能の両面で上回ることができた。
＜実施例４＞
実施例１、２、３では、絶縁膜１３のスペースを利用して、極狭い範囲だけで固体電解質膜を介して電極間が近接するようにしたが、上側の電極と固体電解質膜の微細加工技術を用いることもできる。
【００２７】
図１３は、本発明の実施例４である半導体装置の一例を示した一部平面であり、図１４は図１３におけるA−Ａ線断面図である。なお、図１３の平面図において、図面を見やすくするために一部の部材は省略している。
本実施例４の半導体装置は、実施例２と同様に、固体電解質膜２、８の下側にタングステン電極が２個（電極４ａと４ｂ）、上側に電極が１個（電極１０４）を有する。動作原理は実施例２と同じであり、また動作電圧も同様である。
【００２８】
本実施例４の半導体装置の製造方法は、以下の通りである。実施例１の図９（ａ）の後、固体電解質膜２、固体電解質膜２よりもＣｕを高濃度で含み低低効率の固体電解質膜８、タングステン膜１０４を堆積する（図１５）。その後、リソグラフィとドライエッチング技術を用いて、タングステン膜１０４、固体電解質膜８、固体電解質膜２を順にパターニングする。
【００２９】
その後、図には示してないが、層間絶縁膜を形成した後、タングステン電極４ａ、４ｂ、１０４に至るコンタクト孔および、半導体基板１上に形成した集積回路のコンタクト孔、を形成し、続いて金属膜を堆積してこれをパターニングして配線とし、半導体装置を完成した。
【００３０】
本実施の半導体装置は、単純な構造ゆえ小面積でありなおかつ不揮発のスイッチである。従来のＣＭＯＳを用いた大面積かつ揮発性のスイッチと比較して、製造コスト、機能の両面で上回ることができた。
＜実施例５＞
図１６は、本発明の実施例５である半導体装置の一例を示した一部平面であり、図１７（ａ）と（ｂ）はそれぞれ図１６におけるA−O−Ｃ線断面図、A−O−B線断面図である。なお、図１６の平面図において、図面を見やすくするために一部の部材は省略している。
本実施例の半導体装置は、実施例１、２、３と同様に電気抵抗の高い固体電解質膜中でＣｕなどの金属イオンが微細な導電パスを生成することでスイッチオン状態、形成された導電パスを消滅させることでスイッチオフ状態となる現象を用いたスイッチデバイスである。前記の導電パスの生成／消滅は、電極間に印加する電圧により固体電解質膜中をＣｕなどの金属イオンが移動する事で生じさせる。
【００３１】
本実施例５の半導体装置は、絶縁膜１１と、絶縁膜１１に形成された溝内に埋め込まれたタングステン電極４ａ、４ｂと、同じく絶縁膜１１に形成された溝内に埋め込まれたＣｕ電極３と、前記電極４ａ、４ｂ、３が近接している部分を覆う固体電解質膜２を有する。
【００３２】
図１８のように３つの電極をＥｌｅｃｔｒｏｄｅ１、２、３と定義する。図１８は、３つの電極が全て０Ｖで、固体電解質膜２の中には金属（Ｃｕ）でできた導電パスが形成されていない状態である。
本実施例の半導体装置は、Ｅｌｅｃｔｒｏｄｅ１、２、３に実施例１で説明した図４、図５、図６と同様の電圧を印加することにより、固体電解質膜２中の導電パスの生成／消滅によるスイッチオン／スイッチオフ動作が可能である。実施例１と同様に、スイッチオン状態、スイッチオフ状態共に不揮発であり電極への電圧印加を止めても維持される。
【００３３】
図１９〜図２４は、実施例５の半導体装置の製造方法の１例を示した断面図および平面図である。
まず、半導体基板１を用意する（図１９（ａ））。続いて絶縁膜１１を例えばＣＶＤ法を用いて２００ｎｍ程度堆積する（図１９（ｂ））。続いて、リソグラフィとドライエッチング技術により、絶縁膜１１中に100ｎｍ程度の深さの溝（Ｔｒｅｎｃｈ）を２つ形成する。これらの溝は後の工程で、電極４ａ、４ｂが形成されるスペースである。この状態での平面図が図２０（ａ）、図２０（ａ）のＡ−Ａ線断面図が図２０（ｂ）である。
【００３４】
次に例えばタングステン膜４を溝が完全に埋まるように堆積する（図２１（ａ））。このときバリアメタルを溝表面に堆積しておくと、タングステン原子が不必要に絶縁膜１１中に拡散するのを防ぐことができる。バリアメタルにはたとえばＴｉ、ＴｉＮの積層膜を用いることができる。
【００３５】
次に、ＣＭＰ法を用いてタングステン膜４の一部を除去し、シリコン酸化膜１１の上表面を露出させる（図２１（ｂ））。シリコン酸化膜１１の上表面を露出させることで、図２０（ａ）と（ｂ）で形成した２つの溝に埋め込まれたタングステン４ａ、４ｂは残るが、４ａと４ｂは互いにシリコン酸化膜１１で分離される。
次に、リソグラフィとドライエッチング技術により、絶縁膜１１中に100ｎｍ程度の深さの溝（Ｔｒｅｎｃｈ）を１つ形成する。この溝は後の工程で、Ｃｕ電極３が形成されるスペースである。この状態での平面図が図２２（ａ）、図２２（ａ）のＡ−Ｏ−Ｂ線断面図が図２２（ｂ）である。次に例えば銅膜３を溝が完全に埋まるように堆積する（図２３（ａ））。このときバリアメタルを溝表面に堆積しておくと、Ｃｕ原子が不必要に絶縁膜１１中に拡散するのを防ぐことができる。バリアメタルにはたとえばＴａ、ＴａＮの積層膜を用いることができる。
【００３６】
次に、ＣＭＰ法を用いてＣｕ膜３の一部を除去し、シリコン酸化膜１１の上表面とタングステン電極４ａ、４ｂの上表面を露出させる（図２３（ｂ））。シリコン酸化膜１１の上表面とタングステン電極４ａ、４ｂの上表面を露出させることで、タングステン電極４ａ、４ｂ、Ｃｕ電極３は互いにシリコン酸化膜１１で分離される。
【００３７】
次に、固体電解質膜２をスパッタ法または、ＣＶＤ法で堆積する（図２４（ａ））。次にリソグラフィとドライエッチング技術により、固体電解質膜２をパターニングする（図２４（ｂ））。
その後、図には示してないが、層間絶縁膜を形成した後、タングステン電極４ａ、４ｂとＣｕ電極３に至るコンタクト孔および、半導体基板１上に形成した集積回路のコンタクト孔、を形成し、続いて金属膜を堆積してこれをパターニングして配線とし、半導体装置を完成した。
【００３８】
本実施の半導体装置は、単純な構造ゆえ小面積でありなおかつ不揮発のスイッチである。従来のＣＭＯＳを用いた大面積かつ揮発性のスイッチと比較して、製造コスト、機能の両面で上回ることができた。
＜実施例６＞
図２５は、本発明の実施例６である半導体装置の一例を示した一部平面であり、図２６は図２５におけるA−A線断面図である。なお、図２５の平面図において、図面を見やすくするために一部の部材は省略している。
【００３９】
本実施例の半導体装置は、実施例１〜５と同様に電気抵抗の高い固体電解質膜材料中でＣｕなどの金属イオンが微細な導電パスを生成することでスイッチオン状態、生成された導電パスが消滅することでスイッチオフ状態となる現象を用いたスイッチデバイスである。前記の導電パスの生成／消滅は、電極間に印加した電圧で固体電解質材料中をＣｕなどの金属イオンが移動する事で生じさせる。
【００４０】
このスイッチデバイスは、絶縁膜１１と、絶縁膜１１上に積層されたタングステン電極４、絶縁膜１２、タングステン電極１０４、絶縁膜１３、固体電解質膜２と固体電解質膜２よりもＣｕを高濃度に含み低抵抗率の固体電解質膜８、そして前記２つのタングステン電極とは固体電解質膜２、８を介して対抗した１つのタングステン電極２０４を有する。図２７のように３つの電極をＥｌｅｃｔｒｏｄｅ１、２、３と定義する。図２７は、３つの電極が全て０Ｖで、固体電解質膜２の中には金属（銅）でできた導電パスが生成されていない状態である。
【００４１】
本実施例の半導体装置は、Ｅｌｅｃｔｒｏｄｅ１、２、３に対して、実施例２で説明したのと同様の電圧印加を行うことで、固体電解質膜２中の導電パスの生成／消滅によるスイッチオン／スイッチオフ動作が可能である。実施例２と同様に、スイッチオン状態、スイッチオフ状態共に不揮発であり電極への電圧印加を止めても維持される。
【００４２】
図２８〜図３５は、本実施例６の半導体装置の製造方法の１例を示した断面図および平面図である。
まず、半導体基板１を用意する（図２８（ａ））。続いて絶縁膜１１を２００ｎｍ程度、タングステン電極４、絶縁膜１２、タングステン膜１０４、絶縁膜１３を例えばＣＶＤ法を用いて１００ｎｍ程度ずつ堆積する（図２８（ｂ））。続いて、リソグラフィとドライエッチング技術により、絶縁膜１３、タングステン膜１０４、絶縁膜１２、タングステン膜４をストライプ状にパターニングする。この状態での平面図が図２９（ａ）、図２９（ａ）のＢ−Ｂ線断面図が図２９（ｂ）である。
【００４３】
次に絶縁膜１４を前記ストライプ状にパターニングされた絶縁膜１３、タングステン膜１０４、絶縁膜１２、タングステン膜４が完全に埋まるように堆積する（図３０（ａ））。次に、ＣＭＰ法を用いて絶縁膜１４の一部を除去し、絶縁膜１３の上表面を露出させる（図３０（ｂ））。
【００４４】
次に、リソグラフィとドライエッチング技術により、前記ストライプ形状の積層膜をパターニングする。この段階での平面図が図３１、図３１のＡ−Ａ線断面が図３２（ａ）、Ｂ−Ｂ線断面が図３２（ｂ）である。
次に、固体電解質膜２、固体電解質膜２よりも銅を高濃度に含み低低効率の固体電解質膜８をスパッタ法または、ＣＶＤ法で堆積する（図３３（ａ））。このとき固体電解質膜２と固体電解質膜８の積層膜の厚さがタングステン膜４の厚さと等しくなるようにするとよい。
次に、タングステン膜２０４を例えばスパッタ法で堆積する（図３３（ｂ））。次に、レジスト２０を塗布する（図３４（ａ））。
【００４５】
次に、エッチバックによりレジスト２０の一部を除去しタングステン膜２０４の表面を露出させる（図３４（ｂ））。次にタングステン膜２０４だけを選択的にエッチングし固体電解質膜８に接している部分の標高がタングステン膜１０４の下表面とほぼ等しくなるようにする（図３５（ａ））。レジストを除去すると図３５（ｂ）となる。
【００４６】
その後、図には示してないが、層間絶縁膜を形成した後、３つのタングステン電極４、１０４、２０４に至るコンタクト孔および、半導体基板１上に形成した集積回路のコンタクト孔、を形成し、続いて金属膜を堆積してこれをパターニングして配線とし、半導体装置を完成した。
【００４７】
本実施の半導体装置は、単純な構造ゆえ小面積でありなおかつ不揮発のスイッチである。従来のＣＭＯＳを用いた大面積かつ揮発性のスイッチと比較して、製造コスト、機能の両面で上回ることができた。
＜実施例７＞
実施例１から６のような半導体装置は、記号的には図３６（ａ）のように書ける。導電パス生成時（スイッチオン動作時）の陽極を○、陰極を□で表している。図３６（ｂ）は電極Ａ−Ｃ間のスイッチオン動作、図３６（ｃ）は、電極Ａ−Ｃ間の導電パスを電極Ａ−Ｂ間に切替える動作を表している。この半導体装置を複数個使用して、図３７のように半導体装置の導電パス生成時の陽極と他の半導体装置の導電パス生成時の陰極を金属配線で接続しアレイを構成することができる。
【００４８】
図３８のように、半導体装置の１つの電極に例えば−2Ｖを印加すると、導電パスが複数の半導体装置内で形成され長距離の導電パスが同時生成できる。また、図３８で導電パスが生成された状態で、図３９のように別の電極に例えば−2Ｖを印加すると、新しく導電パスが生成されるのと同時に、導電パスが消滅する箇所ができ長距離の導電パス全体の切り替えができる。
本実施例の半導体装置は、多段のロジックのスイッチ切り替えを瞬時に行なうのに適した半導体装置であった。
＜実施例８＞
固体電解質膜中をＣｕ、Ａｇなどの金属が移動し、これらＣｕやＡｇのフィラメントを生成／消滅させることによるスイッチング現象は、大脳新皮質で見られる神経細胞どうしのシナプス結合の生成／消滅に類似している。シナプス結合は、神経細胞の興奮状態（電位パルス発振状態）を接続先の神経細胞に伝えるが、興奮状態の伝達に使用される頻度に応じて接続が強化されたり弱まったりする。この接続の強度の変化が、学習に対応していると考えられる。実施例１から６のようなスイッチングデバイスを相互に接続して神経細胞どうしのシナプス結合を模倣することが可能である。
【００４９】
神経細胞は複数（数千〜数万）のシナプスが１つの神経細胞に接続されているという意味で多入力である。また興奮状態を他の神経細胞に伝える軸索は1つの神経細胞あたり1本だけ存在するが、途中で多数の分岐をし、分岐先の先端で他の神経細胞にシナプス接続している意味で多出力である。
【００５０】
パルス電圧の多入力と多出力を模倣するための回路は、例えば図４０のように組むことができる。図４０は神経細胞１つに対応していて、入力１、２、３には他の神経細胞を模倣した回路からのパルス電圧が入力される。
【００５１】
このセル回路（神経細胞対応回路）は、複数の入力を積分するブロック(積分コンデンサーの付近)、神経細胞の種類や機能などに対応する閾値を外部から与えることができるコンパレータ回路ブロック（「閾値入力」が入っている付近）、パルス発生器からのパルス波形と、領域の神経細胞の興奮度を外部から上げ下げする広い意味の神経伝達物質の実効的総量に対応するＤＣバイアスとの和を入力する回路ブロック（「神経伝達物質対応入力」が入っている付近）、入力の積分値を出力パルス列の持続時間に変換する回路ブロック（コンパレータ回路ブロックからの出力信号により、図の中央部でスイッチを制御している付近）、1ｓｈｏｔ 回路で、パルス列終了後の休み時間を決める回路、およびイオンスイッチに接続する分岐出力ブロック（Output1〜3）より構成される。1ｓｈｏｔ中にコンデンサーが充電され、１ｓｈｏｔが終わると複数のスイッチが同期して切り替わるので、入力の積分値により電圧レベルがコンパレータレベルを瞬時に越え、積分コンデンサーが並列抵抗で放電されることにより、コンデンサーの蓄電量に対応する時間後にコンパレータレベルを下回るまで、出力側に接続されるイオンスイッチに安定なイオン導電パスを形成するのに十分なパルスが出力される。
【００５２】
各Ｉｎｐｕｔ、Ｏｕｔｐｕｔにオペアンプが１つずつ入れてあるが、これらはインピーダンスをマッチングさせるためのもので、それ以外の回路であらかじめ考慮しておけば必要ない。入力、出力側のオペアンプを除去して考えると、出力の分岐のいくつかが既にイオンスイッチによって他の神経細胞回路に接続されている場合、接続先の神経細胞回路の入力側は高い電圧レベルにホールドされているので、そちらに電流が流れることがなく、未接続の神経細胞に向かって電流が流れてイオン接続が形成される。セル回路間の接続を、異なる処理ではできるだけ共用しないようにする点が、従来のニューラルネットワークと異なる。
【００５３】
このように早い者勝ちで確率的に形成されるシナプス接続であるが、有効なものは生き残り、意味のないものは徐々に切れることによって最適化が行われる。実際の神経細胞ネットワークでは、有効なものは上位階層に信号が伝わって良いものと判断されると、報酬としてそのネットワーク領域の神経伝達物質の実効的総量を増加させ、またその領域の血流量を増加させ、活性化するフィードバック機構が存在するので、シナプス接続も強化される。このフィードバック入力による活性化の役割を、上記の神経伝達物質対応回路ブロックが果たす。この役割は従来のニューラルネットワークの教師信号の役割と似ているが、正否を判定して個別のセル回路の入力に与えるのではなく、領域を活性化している点が異なる。
【００５４】
神経伝達物質対応回路ブロックに上位階層から与える報酬は、予め決められた範囲のセル回路群に与えればよく、活性化すべき実際のネットワークの範囲と多少ズレていても、当該ネットワークの領域内のセル回路間には相互の出力伝達もあるので、正しい範囲が活性化すると考えられる。この回路ブロックへの入力波形は、電圧が上下に交互に繰り返す、近傍のセル回路用に統一されたクロックで生成されたパルス電圧と、報酬に対応するＤＣバイアス電圧からなる。実際の神経細胞では個々のセル回路が発火（興奮）するとパルスを出すが、電気回路では位相差によりうなりを生じて強い雑音を発生したり不安定になったりするおそれが有るのでこのようにした。
【００５５】
最初のイオン接続形成時は、ＤＣバイアス電圧はほとんど0であるため、シナプス対応部分にイオン導電パスを形成しようとするプラス電圧とマイナス電圧が交互に作用するが、電極の形状および材質の非対称から、プラス電圧の時にはインパクトイオン化でキャリアが増倍されることによる電流が相対的に多く流れ、それをきっかけに弱いながらも、イオン導電パスが形成され、保持される。好ましい論理処理ができるネットワークができたときには報酬ＤＣバイアス電圧が加わることにより、イオン導電パスが強化される。シナプス接続の強化に対応する。ＤＣバイアス電圧は、既に存在するイオン接続を強化するが、新たに生成することはない程度の値とする。
【００５６】
一方、コンパレータ回路ブロックは、コンパレータレベルの上がり下がりによって、複数の入力の1つで興奮状態になり出力を出すか、複数で興奮状態になり出力を出すか、すなわち、ディジタル論理回路のＯＲやＡＮＤに近い処理をすることもできる。出力を出さないセル回路が存在することは、セル回路のネットワークで処理される情報の過度の錯綜による混乱を防ぐために重要である。
図の回路では実際の神経細胞より１桁以上早い動作が可能であることを確認した。この実験では神経伝達物質対応のＤＣバイアス電圧としてはマイナスの電圧を印加した。
【００５７】
この回路の出力波形は、神経細胞のバースト（例えば、非特許文献５参照）と呼ばれる一定時間パルス列を出す興奮状態に対応している。コンパレータ入力は一定でも良いが、繰り返し矩形波を入力してもよい。実際の神経細胞の出力波形は正方向に大きく、負方向に小さい、というように正負非対称であるが、試作回路の出力波形は基本的に神経伝達物質対応ブロックに入れるパルス波形に依存するため、神経細胞が興奮時に発するパルス電圧波形に合わせることが可能である。例えばバースト出力だけを出すような神経細胞を模擬する場合、多少出力信号は変化するがＩｎｐｕｔからの入力以外の２つの入力信号は１本化してもよい。
【００５８】
入力パルスのタイミング差を重視する従来のセル回路ＳＴＤＰ（シナプス  タイミングディレイ  パルス回路）の例が（例えば、非特許文献４あるいは非特許文献６を参照]に述べられている。本報告の場合、バーストを構成する個々のパルスは、所定の範囲、例えば大脳新皮質の微細柱状構造であるコラムに相当する領域のセル回路には同じパルス発振回路からパルスが与えられるのでほとんど同期する。しかし、バーストの始まりと終わりはセル回路毎に異なる。従って、バーストの位相の同期が意味を持つことにより、前頭前野の神経細胞への複数入力の位相同期による総合判断なども模擬することができると考えられる。
【００５９】
次にシナプス対応部分との接続について述べる。
固体電解質中の金属イオンの電界移動のパターンには、少なくとも２つのパターンがある。
1つは固体電解質中で金属のプラスイオンが動きやすい、すなわちモビリティーが高い場合である。この場合、金属イオン濃度が高い導電パスが最初は形成されず、対電極、すなわち陰極に金属イオンが大量に堆積すると、そのピークが陽極まで達し、導電パスとなる。もう１つは金属のプラスイオンが動きにくい場合である。
【００６０】
この場合、金属イオンは膜のうち相対的に隙間の多い場所に押し込まれ、フィラメント状の導電パスを形成する。後者が、シナプス接続の模擬には適していると考えられる。イオンスイッチアレーでは、対電極を２つ持ち、相互に電界がオーバーラップしているので、１つの対電極への接続、続いてもう１つの対電極への接続時に横電界による元の接続の切断、という動作ができる。これら対電極には、別々のセル回路の出力が接続されている。対電極に対向するベース電極が、次の層のセル回路の入力に接続されている。
【００６１】
一般的には、対電極をベース電極の斜め上方の多角形の頂点に相当する位置に多数配置し、任意の１つまたは複数の電極とイオン導電パスで接続し、さらには切り替えが可能であると考えられる。
【００６２】
本発明のセル回路は、下記の理由でイオンスイッチを動作させるのに適していると考えられる。
１.  電圧が正負方向に振れるバースト状のパルス列を発生するので、固体電解質中のイオンを動かして導電パスを形成しやすい。
２.  導電パスができるか切れるかは神経伝達物質対応入力のＤＣバイアスによって決めることが可能。
３.  入力側のオペアンプを省略すれば、注目しているセル回路と、その先の既に積分コンデンサーに電荷が蓄積されているセル回路の入力電極との間には電位差が生じないので、自動的に未使用のセル回路へのイオン接続が形成される。
【００６３】
一定時間における入力パルスの積分値に応じて、回路の出力波形と固体電解質スイッチング素子への印加電圧が図４１のように決める。
この出力パルスが同様に組まれた次の回路の入力となる。複数の回路を互いに接続させた回路を動作させると、各回路の固体電解質スイッチング素子の抵抗を変化させることができる。抵抗の変化は、固体電解質膜中に形成される金属フィラメントの太さに依存する。この抵抗の変化を学習とみなすことができる。
このような回路どうしの接続を大規模化することで、人の大脳新皮質のもつ優れた機能を半導体で実現できる可能性がある。
【産業上の利用可能性】
【００６４】
本発明の半導体装置は、ロジックデバイスのスイッチ部分全般に用いて好適のものである。また、将来的には、脳機能を実現する半導体装置に用いて好適のものである。
【図面の簡単な説明】
【００６５】
【図１】本発明の実施例１と実施例２である半導体装置の一例を示した一部平面図である。
【図２】本発明の実施例１である半導体装置の一例を示した一部断面図（図１のＡ−Ａ線断面）である。
【図３】本発明の実施例１である半導体装置のスイッチオフ状態を示した一部断面図（図１のＡ−Ａ線断面）である。
【図４】（ａ）と（ｂ）は、本発明の実施例１である半導体装置のスイッチオン動作を示した一部断面図（図１のＡ−Ａ線断面）である。
【図５】（ａ）と（ｂ）は、本発明の実施例１である半導体装置のスイッチオフ動作を示した一部断面図（図１のＡ−Ａ線断面）である。
【図６】（ａ）は、本発明の実施例１である半導体装置でElectrode1 − Electrode3間がオン、Electrode1 − Electrode2間がオフの状態を示した一部断面図（図１のＡ−Ａ線断面）であり、（ｂ）は、本発明の実施例１である半導体装置の接続切り替え動作を示した一部断面図（図１のＡ−Ａ線断面）である。
【図７】（ａ）〜（ｃ）は、実施例１の半導体装置の製造方法の一例を示した断面図である。
【図８】（ａ）は、実施例１の半導体装置の製造方法の一例を示した平面図であり、（ｂ）は、実施例１の半導体装置の製造方法の一例を示した断面図である。
【図９】（ａ）〜（ｃ）は、実施例１の半導体装置の製造方法の一例を示した断面図である。
【図１０】（ａ）〜（ｃ）は、実施例１の半導体装置の製造方法の一例を示した断面図である。
【図１１】本発明の実施例２である半導体装置の一例を示した一部断面図（図１のＡ−Ａ線断面）である。
【図１２】（ａ）は、本発明の実施例３である半導体装置の一例を示した一部平面図であり、（ｂ）は、図１２（ａ）のＡ−Ａ線断面図である。
【図１３】本発明の実施例４である半導体装置の一例を示した一部平面図である。
【図１４】本発明の実施例４である半導体装置の一例を示した一部断面図である。図１３におけるＡ−Ａ線断面図である。
【図１５】実施例４の半導体装置の製造方法の一例を示した一部断面図である。
【図１６】本発明の実施例５である半導体装置の一例を示した一部平面図である。
【図１７】（ａ）は、本発明の実施例５である半導体装置の一例を示した一部断面図（図１６のＡ−Ｏ−Ｃ線断面）であり、（ｂ）は、本発明の実施例５である半導体装置の一例を示した一部断面図（図１６のＡ−Ｏ−Ｂ線断面）である。
【図１８】本発明の実施例５である半導体装置のスイッチオフ状態を示した一部平面図である。
【図１９】（ａ）と（ｂ）は、実施例５の半導体装置の製造方法の一例を示した一部断面図である。
【図２０】（ａ）は、実施例５の半導体装置の製造方法の一例を示した平面図であり、（ｂ）は、実施例５の半導体装置の製造方法の一例を示した一部断面図である。図２０（ａ）のＡ−Ｃ線断面図である。
【図２１】（ａ）と（ｂ）は、実施例５の半導体装置の製造方法の一例を示した一部断面図である。
【図２２】（ａ）は、実施例５の半導体装置の製造方法の一例を示した平面図であり、（ｂ）は、実施例５の半導体装置の製造方法の一例を示した一部断面図である。図２２（ａ）のＡ−Ｏ−Ｂ線断面図である。
【図２３】（ａ）と（ｂ）は、実施例５の半導体装置の製造方法の一例を示した一部断面図である。
【図２４】（ａ）と（ｂ）は、実施例５の半導体装置の製造方法の一例を示した一部断面図である。
【図２５】本発明の実施例６である半導体装置の一例を示した一部平面図である。
【図２６】本発明の実施例６である半導体装置の一例を示した一部断面図である。図２５におけるＡ−Ａ線断面図である。
【図２７】本発明の実施例６である半導体装置のスイッチオフ状態を示した一部平面図である。
【図２８】（ａ）と（ｂ）は、実施例６の半導体装置の製造方法の一例を示した一部断面図である。
【図２９】（ａ）は、実施例６の半導体装置の製造方法の一例を示した平面図であり、（ｂ）は、実施例６の半導体装置の製造方法の一例を示した一部断面図である。図２９（ａ）におけるＢ−Ｂ線断面図である。
【図３０】（ａ）と（ｂ）は、実施例６の半導体装置の製造方法の一例を示した一部断面図である。
【図３１】実施例６の半導体装置の製造方法の一例を示した一部平面図である。
【図３２】（ａ）は、実施例６の半導体装置の製造方法の一例を示した一部断面図である。図３１のＡ−Ａ線断面図であり、（ｂ）は、実施例６の半導体装置の製造方法の一例を示した一部断面図である。図３１のＢ−Ｂ線断面図である。
【図３３】（ａ）と（ｂ）は、実施例６の半導体装置の製造方法の一例を示した一部断面図である。
【図３４】（ａ）と（ｂ）は、実施例６の半導体装置の製造方法の一例を示した一部断面図である。
【図３５】（ａ）と（ｂ）は、実施例６の半導体装置の製造方法の一例を示した一部断面図である。
【図３６】（ａ）は、実施例７の半導体装置のアレイを構成する半導体装置を記号化して表したものの一例であり、（ｂ）は、実施例７の半導体装置のアレイを構成する半導体装置の電極Ａ−電極Ｃ間のスイッチオン動作を表したものであり、（ｃ）は、実施例７の半導体装置のアレイを構成する半導体装置の電極Ａ−電極Ｃ間の導電パスを電極Ａ−電極Ｂ間に切替える動作を表したものである。
【図３７】実施例７の半導体装置のアレイ構成の一例である。
【図３８】実施例７の半導体装置の導電パス切り替え動作の一例である。
【図３９】実施例７の半導体装置の導電パス切り替え動作の一例である。
【図４０】神経細胞を模倣したＣＥＬＬ回路図である。
【図４１】図４０の回路の入出力関係を示した図である。
【符号の説明】
【００６６】
1…半導体基板（シリコン基板）、
２…固体電解質膜、
３…銅、銀などの拡散しやすい原子を含む電極、
４、４ａ、４ｂ、４ｃ、４ｄ、１０４、２０４…タングステン、白金などの不活性金属材料で形成された電極、
８…銅、銀などの拡散しやすい原子を固体電解質膜２よりも高濃度に含み低抵抗率の固体電解質膜、
１０…金属でできた導電パス、
１１、１２、１３、１４…絶縁膜、
２０…レジスト、
Ｔｒｅｎｃｈ…溝、
Ｅｌｅｃｔｒｏｄｅ1…電極、
Ｅｌｅｃｔｒｏｄｅ２…電極、
Ｅｌｅｃｔｒｏｄｅ３…電極、
Ｅｌｅｃｔｒｏｄｅ４…電極、
Ｅｌｅｃｔｒｏｄｅ５…電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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