(57)【要約】【課題】半導体チップをパッケージングして半導体素子を形成した後、初期不良の発生を抑制するため、不良半導体素子を選別し取り除くためのバーンインテストが行われる場合がある。この場合、バーンインテストにより発生する良品半導体素子に対しても生じる特性変動情報を、半導体素子中に位置する半導体チップに記憶させるべく追記することは困難である。【解決手段】電気的に書き込み可能な情報記憶部９と、情報記憶部９からの読み出し信号、又は情報記憶部９への書き込み信号を伝達する第１のバス１１と、他のブロックからの信号を伝達する第２のバス１４と、第１のバス１１と、第２のバス１４と、のいずれか一方を選択信号に応じて選択し、データバス１２と接続させる切り替え回路１０と、を含む。半導体チップ２をモールドした後でも情報の書き込みが可能となり、履歴調査を行うための情報を逐次書き込むことが可能となる。【選択図】図１
2009021398.tif 000002
【特許請求の範囲】
【請求項１】
プロセス・デバイス情報を含む情報を記憶する、電気的に書き込み可能な不揮発性メモリブロックを含む情報記憶部と、
前記情報記憶部からの読み出し信号、又は前記情報記憶部への書き込み信号を伝達する第１のバスと、
他のブロックからの信号を伝達する第２のバスと、
前記第１のバスと、前記第２のバスと、のいずれか一方を選択信号に応じて選択し、データバスと接続させる切り替え回路と、を含むことを特徴とする半導体チップ。
【請求項２】
プロセス・デバイス情報を含む情報を記憶する、電気的に書き込み可能な不揮発性メモリブロックを含む情報記憶部と、
前記情報記憶部からの読み出し信号、又は前記情報記憶部への書き込み信号を伝達する第１のバスと、
他のブロックからの信号を伝達する第２のバスと、
前記第１のバスと、前記第２のバスと、のいずれか一方を選択信号に応じて選択し、データバスと接続させる切り替え回路と、を含む半導体チップへのプロセス・デバイス情報書き込み方法であって、
前記データバスから前記第１のバスを介して行われる前記情報記憶部への書き込み工程は、ウェハ状態での位置情報を含めて、前記ウェハ状態でプローブに電位を印加する工程を含むことを特徴とする半導体チップへのプロセス・デバイス情報書き込み方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップ及び半導体チップへのプロセス・デバイス情報書き込み方法に関する。
【背景技術】
【０００２】
ウェハ上に形成される半導体チップ内部でのパターンの微細化に伴い、配線間のショートなど、意図せぬ要因により不良品半導体チップが生じる場合がある。そこで、不良品半導体チップを選別して取り除くために、ウェハをチップ状に分離する前に、ウェハ段階でプローブテストを行い、不良品半導体チップを選別して取り除く処理が行われる。
【０００３】
ここで、半導体チップにウェハ内での位置情報を含むプロセス情報の追跡を可能とするため、半導体チップ内に複数のフューズを配置する構成が知られている。
【０００４】
そして、ウェハを半導体チップに分割する前に、複数備えられたフューズの断接状態をレーザ光により制御し、ウェハ内での位置に対する良品分布を追跡する技術が一般に知られている。
【０００５】
さらに、特許文献１に示すように、フューズの断接情報を電気的に、外部端子を通じて外部に出力する出力回路とを備えることで、パッケージング後においても電気的にプロセス情報を読み出し可能とする技術が知られている。この技術を適用することで、パッケージング後でも半導体素子のプロセス情報を得ることを可能としている。
【０００６】
【特許文献１】特開平７−３０７２５７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記した半導体チップを選別した後、さらに初期不良半導体チップを取り除き、良品半導体チップを選別するためのバーンインテストを行う場合がある。このとき、バーンインテスト前後で、良品半導体チップの特性についても、良品範囲内で変動する場合がある。このような特性変動情報などを半導体チップに記憶させるためにはメモリ量を増加させる必要があり、素子寸法が大きいフューズを用いた場合、半導体チップ面積が増大し集積度が低下するという課題がある。また、フューズへの信号書き込みには電気的な信号書き込みに比べ書き込み時間が長くかかるため、スループットが低下するという課題がある。
【０００８】
また、半導体チップをパッケージに納めた後では、新たにプロセス・デバイス情報を追記することが困難であるため、半導体素子の履歴追跡が十分に行えなくなるという課題がある。この課題は、特に半導体チップをパッケージに納めた後でバーンインテストを行う場合に重要な課題となる。
【０００９】
また、ゲートアレイの一部など、レーザ光を用いてのフューズの溶断構造を含まない半導体素子を製造する場合、半導体素子に位置情報を記憶させるために、新たに複数のフューズを半導体素子に配置する必要が生じ、工程数が増加する。そのため、歩留まりや信頼性の低下を引き起こすおそれがある。
【課題を解決するための手段】
【００１０】
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり以下の形態又は適用例として実現することが可能である。
【００１１】
［適用例１］本適用例にかかる半導体チップは、プロセス・デバイス情報を含む情報を記憶する、電気的に書き込み可能な不揮発性メモリブロックを含む情報記憶部と、前記情報記憶部からの読み出し信号、又は前記情報記憶部への書き込み信号を伝達する第１のバスと、他のブロックからの信号を伝達する第２のバスと、前記第１のバスと、前記第２のバスと、のいずれか一方を選択信号に応じて選択し、データバスと接続させる切り替え回路と、を含むことを特徴とする。
【００１２】
これによれば、この半導体チップは電気的に書き込み可能な不揮発性メモリブロックを含む情報記憶部を有しているため、製造情報を書き込むための情報量を、従来技術で用いられるフューズの切断により行われる製造情報の記憶手段と比べ、同一面積の記憶領域を割り当てた場合、記憶容量をより大きくとることができる。そのため、より詳細に製造情報を記憶し得る半導体チップを提供することが可能となる。また、半導体チップとして、救済用のフューズを必要としない構成を有するものを用いる場合、フューズの製造工程を省略することが可能となり、製造工程の短縮およびそれに伴う信頼性の向上、製造コストの低減を実現することが可能となる。
【００１３】
また、情報記憶部の出力と、他のブロックからの信号、即ち通常動作を行う出力とを切り替え回路を用いて外部と接続させる機構を有しているため、半導体チップの端子数を増加させることなく情報記憶部へのプロセス・デバイス情報の書き込みや、読み出しを行うことが可能となる。さらには、半導体チップをパッケージに納めた後でもプロセス・デバイス情報の書き込みや、読み出しが行えるため、パッケージに納めた後に生じる特性変動についても追記することが可能となる。
【００１４】
［適用例２］本適用例にかかる半導体チップへのプロセス・デバイス情報書き込み方法は、プロセス・デバイス情報を含む情報を記憶する、電気的に書き込み可能な不揮発性メモリブロックを含む情報記憶部と、前記情報記憶部からの読み出し信号、又は前記情報記憶部への書き込み信号を伝達する第１のバスと、他のブロックからの信号を伝達する第２のバスと、前記第１のバスと、前記第２のバスと、のいずれか一方を選択信号に応じて選択し、データバスと接続させる切り替え回路と、を含む半導体チップへのプロセス・デバイス情報書き込み方法であって、前記データバスから前記第１のバスを介して行われる前記情報記憶部への書き込み工程は、ウェハ状態での位置情報を含めて、前記ウェハ状態でプローブに電位を印加する工程を含むことを特徴とする。
【００１５】
これによれば、半導体チップのプロセス・デバイス特性に対して大きな影響を持つウェハ状態での半導体チップの位置情報が保存された状態でプロセス・デバイス情報を書き込むことができる。また、プローブに電位を印加してプロセス・デバイス情報を書き込む場合、レーザ光を用いてフューズを溶断する書き込み方法と比べ、極めて敏速にプロセス・デバイス情報を書き込むことが可能となる。
【発明を実施するための最良の形態】
【００１６】
以下、ウェハ段階で半導体チップの選別を行い、半導体チップをパッケージングして半導体素子に加工した後、バーンインテストにより再度選別を行う例について説明する。
【００１７】
図１（ａ）は、ウェハ１に配置される半導体チップ２の分布を示す平面図である。図１（ａ）に示すように半導体チップ２はウェハ１内に通常、複数個形成される。ここで、半導体チップ２中に記載されているアドレス番号１１３〜１１５、１２２〜１２６、１３１〜１３７、１４１〜１４７、１５１〜１５７、１６２〜１６６、１７３〜１７５は半導体チップ２のウェハ１内に位置する半導体チップ２のアドレスを意味している。
【００１８】
図１（ｂ）は半導体チップ２（ここでは一例としてアドレス１４６半導体チップ２とする）の拡大図である。
【００１９】
図２は、複数のプローブ４を備え、ウェハ１に配置される半導体チップ２を一括、または数回の走査で測定を行う、プローブカード３と、ステージ５と、制御ユニット７と、プローブカード３とステージ５とを動かす駆動ユニット（図示せず）を備えるプローブ測定装置１８の模式斜視図である。
【００２０】
測定に際しては、まずウェハ１をステージ５に搭載し、プローブカード３のプローブ４をウェハ１内に位置する各々の半導体チップ２に配置されるパッド６（図１（ｂ）参照）と図示せぬ駆動機構により位置合わせをする。そして、プローブ４とパッド６とを導通させることで制御ユニット７からの信号を各々の半導体チップ２に伝え、当該信号に対する応答を受け、良／不良の判定を行う。
【００２１】
良品と判断された半導体チップ２には図１（ｂ）に示すように、半導体チップ２の制御端子８（６）に書き込み信号を与え、切り替え回路１０を書き込み状態に制御し、第１のバス１１とデータバス１２とを接続させ、ウェハ１内での配置を含むプロセス情報を不揮発性メモリブロックを含む情報記憶部９に書き込む。プロセス情報としては、例えばウェハ番号やロットナンバーを挙げることができる。また、テスト回路に流れる電流値などをデバイス情報として書き込むことも好ましい。
【００２２】
このように、プローブ４（図２参照）を介してプロセス・デバイス情報を情報記憶部９に書き込むことで、レーザ光を用いてフューズを溶断する書き込み方法と比べ、極めて敏速にプロセス・デバイス情報を書き込むことが可能となる。また、フューズを用いる方法と比べ、同一面積でより大きな情報を記憶できるため、多量のデータを記憶することが可能となり、より詳しく履歴追跡を行うことが可能となる。
【００２３】
次に、図３（ａ），（ｂ）に示すように、ウェハ１（図１（ａ）参照）を分割し、例えばガラスエポキシ樹脂基板１５上に半導体チップ２を固定する。そして金ワイヤ１６を用いてボンディングする。そして、ボンディング後エポキシ樹脂１７などを用いて半導体チップ２を被覆し、半導体素子１３を形成する。半導体素子１３には、半導体チップ２と電気的に接続されている、はんだボール２０が形成される。図３（ａ）は、半導体チップ２を樹脂封入した半導体素子１３の部分開口図、（ｂ）は、半導体チップ２（図３（ａ）参照）に電力や信号を伝達するためのはんだボール２０を含む半導体素子１３の斜視図である。
【００２４】
続けて、バーンインテストを行う。そして、バーンインテスト終了後、半導体素子１３の選別を行う。この際、半導体素子１３の外に取り出されている制御端子８に読み出し信号を与え、図１（ｂ）に示す切り替え回路１０を読み出し状態に制御し、第１のバス１１とデータバス１２とを接続させ、バーンインテスト前のデバイス情報を情報記憶部９から読み出し、その結果とバーンインテスト後の結果とを比較する。
【００２５】
例えば、テスト回路に流れる電流値が規格内に収まっている場合でも、例えばバーンインテスト前の電流値が下限値ぎりぎりであり、バーンインテスト後の電流値が上限値ぎりぎりである場合には、半導体素子１３の信頼性は低いものと判断される。
【００２６】
このように、図１（ｂ）に示されるよう、電気的に書き込み可能な情報記憶部９を形成しておくことで、図３（ｂ）に示される半導体素子１３の特性の履歴を容易に調べることが可能となる。また新たな情報が得られるたびに情報を追記できることから、半導体素子１３を形成した後の試験結果を新たな情報として記憶させることが可能となる。
【００２７】
例えば、上記した情報が埋め込まれた半導体素子１３が顧客の受入段階、組立・調整段階、フィールド稼働段階で不具合が生じる場合がある。このような場合、その原因の追究と必要な是正措置について速やかに実施する必要がある。このとき、半導体素子１３の履歴を詳細に把握できていることで、より速やかに原因の追求が可能となり、必要な是正措置を速やかに実施することができる。
【００２８】
また、図１（ｂ）に示されるように、データバス１２に伝えられる信号は、制御端子８に加えられる信号に対応して、情報記憶部９と接続される第１のバス１１と、通常動作を行う第２のバス１４と、に切り替えることが可能となる。そのため、半導体素子１３（図３（ｂ）参照）に配置される端子数を増加させることなく通常動作と、プロセス・デバイス情報を扱う動作と、を切り分けて行うことが可能となる。
【００２９】
（変形例）
上記した実施形態では、バーンインテスト前に、図１（ａ）に示すウェハ１をダイシングし、パッケージに収めて、図３（ａ）に示す半導体素子１３を形成し、その後バーンインテストを行う実施形態について説明している。この実施形態に代えて、図１（ａ）に示すウェハ１をダイシングせずにバーンインテストを行い、図２に示すバーンインテストを終えたウェハ１ａの特性を勘案して、良／不良の判定を行っても良い。
【００３０】
この場合、図２に示すプローブ測定装置１８を用いてウェハ１の測定を行うと同時にプロセス・デバイス情報を書き込むことができるため、フューズを溶断して情報を書き込む方法と比べて高速でプロセス・デバイス情報を書き込むことができる。さらに、図１（ｂ）に示す情報記憶部９は不揮発性メモリブロックを含んでいるため、高い集積度を保つことが可能となる。
【００３１】
また、本実施形態では、ＢＧＡ型のパッケージに実装する例について記載したが、これは例えば、ＬＣＤモジュール上にＣＯＧ実装して組み込む形態をとることができる。この場合には、特に図１（ａ）に示すウェハ１の状態でバーンインテストを行うことが有効であり、上述した効果を得ることが可能となる。さらに、この場合には、図１（ｂ）に示す半導体チップ２の情報記憶部９をユーザに開放し、ＬＣＤパネルの製造情報書き込みに用いることで、ＬＣＤパネルの製造工程に対応するプロセス・デバイス情報を追記することが可能となり、特に不良解析で効果的な情報を得ることが可能となる。
【００３２】
また、試験項目としてバーンインテストに代えて低温動作、高温動作、高温高湿度動作などの試験項目を用いても良い。さらには、ＥＳＤ（静電気破壊）試験結果前後の特性変化を扱うことも好適である。特に、実験用のロットで重要な検査項目となるＥＳＤ試験は、パッケージ形状に強い相関を持つため、パッケージに収めた状態で測定することが好ましい。本実施形態では、ウェハ１のダイシング前に半導体チップ２にプロセス・デバイス情報が書き込まれている。そのため半導体チップ２をパッケージングした後においても、半導体チップ２のアドレスを読み出すことができる。そして、ＥＳＤ試験後の特性を書き込むことで、半導体チップ２のアドレス、ＥＳＤ試験前の特性、ＥＳＤ試験後の特性が書き込まれた半導体素子１３を提供することができる。
【図面の簡単な説明】
【００３３】
【図１】（ａ）は、ウェハに配置される半導体チップの分布を示す平面図、（ｂ）は半導体チップの拡大図。
【図２】複数のプローブを備えたプローブカードを含むプローブ測定装置の模式斜視図。
【図３】（ａ）は、半導体チップを樹脂封入した半導体素子の部分開口図、（ｂ）は半導体チップに電力や信号を伝達するためのはんだボールを含む半導体素子の斜視図。
【符号の説明】
【００３４】
１…ウェハ、１ａ…ウェハ、２…半導体チップ、３…プローブカード、４…プローブ、５…ステージ、６…パッド、７…制御ユニット、８…制御端子、９…情報記憶部、１０…切り替え回路、１１…第１のバス、１２…データバス、１３…半導体素子、１４…第２のバス、１５…ガラスエポキシ樹脂基板、１６…金ワイヤ、１７…エポキシ樹脂、１８…プローブ測定装置、２０…はんだボール。
【図１】
2009021398.tif 000003
【図２】
2009021398.tif 000004
【図３】
2009021398.tif 000005