(57)【要約】【課題】基板上の実装面積やコストの上昇を抑えつつ、既存のパラレルインターフェース部のみをもつ制御側回路と被制御側回路との間で非同期式シリアルバス接続を簡易に実現すること。【解決手段】ホスト側回路がパラレルバスコントローラ１００を有し、シリアルインターフェース部２０３をもつデバイスとの間でシリアル通信を行う。パラレル／シリアル変換したデータをデータバス（Ｄ０）から出力するとともに、シリアルインターフェース部２０３にてアドレスデータと該アドレスデータに対応するデータを選択するための選択用信号を、アドレスバス（Ａ０）からシリアルインターフェース部２０３に出力する。ホスト側からデバイス側にアドレス及びデータを１ビットずつシリアル通信で送信する。また、バス幅調整機能を実現するため、データバスで受信したデータを予め決められたビット幅のデータへと変換するビット幅変換部を設ける。【選択図】図３
2009032211.tif 000002
【特許請求の範囲】
【請求項１】
パラレルインターフェース部を有しかつ内部でパラレルデータとシリアルデータの間の変換処理を行う中央処理部と、シリアルインターフェース部を有するデバイスを備えた携帯電子機器であって、
前記中央処理部は、パラレルデータからシリアルデータに変換したデータをデータバスで前記パラレルインターフェース部からシリアルインターフェース部に出力するとともに、前記シリアルインターフェース部においてアドレスデータと該アドレスデータに対応するデータ選択する選択用信号をアドレスバスで前記パラレルインターフェース部から前記シリアルインターフェース部に出力し、アドレスデータ及び該アドレスデータに対応するデータを最上位ビット又は最下位ビットから順に１ビットずつ前記デバイスにシリアル通信で送信することを特徴とする携帯電子機器。
【請求項２】
前記データバスを介して前記パラレルインターフェース部から前記シリアルインターフェース部に対して２ビット以上のデータが送信される場合に、前記デバイスがデータバスで受信したデータを予め決められたビット幅のデータへと変換するビット幅変換部を備えることを特徴とする請求項１記載の携帯電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、中央処理装置等の中央処理部（以下、「ＣＰＵ」と略記する）における非同期パラレルインターフェースを利用して、所望のデバイスの非同期シリアルインターフェースとの間でシリアル通信を行えるようにした携帯電子機器に関する。
【背景技術】
【０００２】
電子機器内部におけるデバイス間のバスインターフェースには、例えば、パラレルバスインターフェースをもつＣＰＵをパラレルバス接続でターゲットデバイスに接続し、該デバイスを制御する構成が知られている。また、パラレルバスインターフェースをもつＣＰＵと、同期式インターフェースをもつターゲットデバイスとの間に、所定のコントローラ（ＳＰＩコントローラやＵＳＢコントローラ等）を介在させて該デバイスを制御する構成も知られている。例えば、特許文献１では、ホスト側とターゲットデバイス側にパラレル／シリアル変換回路、シリアル／パラレル変換回路を設けたインターフェース回路が開示されている。
【０００３】
図７は従来のパラレルバス接続の一例として、ＣＰＵを含むホスト側のパラレルバスコントローラ１００と、デバイス側のバスインターフェース部２００を示している。パラレルバスコントローラ１００、バスインターフェース部２００において、「Ａ０〜Ａ７」がアドレス端子を示し、「Ｄ０〜Ｄ７」がデータ端子を示している。また「ＲＤ」がリード端子、「ＷＲ」がライト端子、「ＣＳ」がチップセレクト端子をそれぞれ示している。
【０００４】
パラレルバスコントローラ１００の「Ａ０〜Ａ７」端子は、これらに対応したバスインターフェース部２００の「Ａ０〜Ａ７」端子の各々に接続され、同様にパラレルバスコントローラ１００の「Ｄ０〜Ｄ７」端子は、これらに対応したバスインターフェース部２００の「Ｄ０〜Ｄ７」端子の各々に接続される。そして、パラレルバスコントローラ１００、バスインターフェース部２００において、ＲＤ端子同士が接続され、ＷＲ端子同士が接続され、ＣＳ端子同士が接続される。
【０００５】
図８は、バスインターフェース部２００内の回路構成についてその要部を概略的に示している。「Ａ０〜Ａ７」端子からのアドレスデータはアドレス・バッファ２００ａに格納され、また「Ｄ０〜Ｄ７」端子からのデータは切替部２００ｂを介してライトデータ・バッファ２００ｃに格納される。そして、リードデータ・バッファ２００ｄ内のデータは切替部２００ｂを介して「Ｄ０〜Ｄ７」端子へと送出される。なお、切替部２００ｂの制御は、デコーダ２００ｅからの信号に基づいて行われ、デコーダ２００ｅにはＲＤ端子、ＷＲ端子、ＣＳ端子からの信号が供給される。また、各バッファ内のデータについては図示しない回路部において所定の内部処理が行われる。
【０００６】
このようなパラレルバス接続方式によると、ホスト側のパラレルバスコントローラに対して所望のデバイスを直接的に、かつ比較的高速に接続できるという利点がある。その反面で、端子同士の対応関係が１対１であり、配線の本数が多くなるために基板や配線の必要面積が大きくなり、また、デバイスのピン数が増加してパッケージサイズが大きくなってしまう。そして、バス幅（バスライン数）を調整できず固定したバス幅しか利用できない（例えば、システムでのバス帯域が低い場合に、バス幅を狭くすることで基板や配線に必要な面積を削減できない）。
【０００７】
次に、同期式シリアルバス接続について図９、図１０を用いて説明する。
【０００８】
図９は、同期式シリアルバス接続の一例として、ホスト（例えば、ＣＰＵ）側のパラレルバスコントローラ１００と、デバイス側のシリアルバスインターフェース部２０１、そして、両者の間に配置されたパラレル／シリアルインターフェース用のコントローラ３００を示している。なお、パラレルバスコントローラ１００については上記の通りであり、また、バスインターフェース部２０１は、「Ｄ０」で示すデータ端子、「ＣＬＫ」で示すクロック端子、「ＣＳ」で示すチップセレクト端子を備える。
【０００９】
コントローラ３００には、例えば、ＳＰＩ（シリアル・ペリフェラル・インタフェース）等に代表されるシリアルインタースが用いられ、「Ａ０〜Ａ７」がアドレス端子を示し、「Ｄ０〜Ｄ７」がデータ端子を示しており、また「ＲＤ」がリード端子、「ＷＲ」がライト端子、「ＣＳ」がチップセレクト端子をそれぞれ示している。これらの端子は、パラレルバスコントローラ１００において対応する各端子に接続される。また、コントローラ３００は、「Ｄ０」で示すデータ端子、「ＣＬＫ」で示すクロック端子、「ＣＳ」で示すチップセレクト端子を備え、これらの端子はバスインターフェース部２０１において対応する各端子に接続される。
【００１０】
図１０は、同期式シリアルバス接続の別例として、ホスト（例えば、ＣＰＵ）側のパラレルバスコントローラ１００と、デバイス側のシリアルバスインターフェース部２０２、そして、両者の間に配置されたＵＳＢ（Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ）コントローラ３０１を示している。なお、パラレルバスコントローラ１００については上記の通りであり、また、バスインターフェース部２０２は、「Ｄ＋」端子及び「Ｄ−」端子を備える。
【００１１】
ＵＳＢコントローラ３０１にはＰＬＬ（位相同期ループ）回路４００が設けられており、「Ａ０〜Ａ７」がアドレス端子を示し、「Ｄ０〜Ｄ７」がデータ端子を示しており、また「ＲＤ」がリード端子、「ＷＲ」がライト端子、「ＣＳ」がチップセレクト端子をそれぞれ示している。これらの端子は、パラレルバスコントローラ１００において対応する各端子に接続される。また、ＵＳＢコントローラ３０１は「Ｄ＋」端子及び「Ｄ−」端子を備えており、これらの端子はバスインターフェース部２０２において対応する各端子に接続される。
【００１２】
上記のような同期式シリアルバス接続方式では、中程度のデータ転送速度を得ることができ、コントローラ３００又は３０１とデバイス側バスインターフェース部２０１又は２０２の間の配線本数が少ないので、基板や配線に必要な面積を削減できるという利点が得られる。その反面で、コントローラ３００、３０１やＰＬＬ回路４００等が必要となるため、コスト上昇や部品点数の増加が問題となる。
【特許文献１】特開２００５−１４２６４３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
上記のように、従来のパラレルバス接続方式では、デバイス側のピン数、延いては配線数が多く、大きな占有面積を必要とし、またバス幅調整が容易でないという問題がある。
【００１４】
よって、ホスト側から制御されるデバイスがそれほど高速な伝送レートを必要としない場合には、シリアル接続方式を採用した方が基板上での実装面積の観点からは有利となる。
【００１５】
しかしながら、従来の同期式シリアル接続方式では、ホスト側のパラレルバスコントローラとは別にシリアルバス用コントローラやＰＬＬ回路等を追加する必要があるため、回路規模が大きくなり、コスト上昇を招く。
【００１６】
従って本発明の課題は、基板上の実装面積やコストの上昇を抑えつつ、既存のパラレルインターフェース部のみをもつ制御側回路と被制御側回路との間で非同期式シリアルバス接続を簡易に実現することにある。
【課題を解決するための手段】
【００１７】
本発明に係る携帯電子機器は、上記課題を解決するために、パラレルインターフェース部を有しかつ内部でパラレルデータとシリアルデータの間の変換処理を行う中央処理部と、シリアルインターフェース部を有するデバイスを備えた携帯電子機器であって、前記中央処理部は、パラレルデータからシリアルデータに変換したデータをデータバスで前記パラレルインターフェース部からシリアルインターフェース部に出力するとともに、前記シリアルインターフェース部においてアドレスデータと該アドレスデータに対応するデータ選択する選択用信号をアドレスバスで前記パラレルインターフェース部から前記シリアルインターフェース部に出力し、アドレスデータ及び該アドレスデータに対応するデータを最上位ビット又は最下位ビットから順に１ビットずつ前記デバイスにシリアル通信で送信することを特徴とする。
【００１８】
また、上記携帯電子機器にて前記データバスを介して前記パラレルインターフェース部から前記シリアルインターフェース部に対して２ビット以上のデータが送信される場合に、前記デバイスがデータバスで受信したデータを予め決められたビット幅のデータへと変換するビット幅変換部を備えることが好ましい。
【発明の効果】
【００１９】
本発明によれば、既存のパラレルインターフェース部のみをもつ制御側回路と被制御側回路との間で非同期式シリアルバス接続を簡易に実現することができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施の形態について説明する。
【００２１】
図１は、本発明に係る携帯電子機器の一例として携帯電話装置の外観斜視図を示す。なお、図１は、いわゆる折り畳み型の携帯電話装置の形態を示しているが、本発明に係る携帯電話装置の形態としては特にこれに限られない。例えば、両筐体を重ね合わせた状態から一方の筐体を一方向にスライドさせるようにしたスライド式や、重ね合せ方向に沿う軸線を中心に一方の筐体を回転させるようにした回転式（ターンタイプ）や、操作部と表示部とが一つの筐体に配置され、連結部を有さない形式（ストレートタイプ）でも良い。
【００２２】
携帯電子機器１は、操作部側筐体部２及び表示部側筐体部３を備える。操作部側筐体部２は、その表面部１０に、操作部１１と、携帯電子機器１の使用者が通話時に発した音声が入力されるマイク１２と、を備えて構成される。操作部１１は、各種設定や電話帳機能やメール機能等の各種機能を作動させるための機能設定操作ボタン１３と、電話番号の数字やメール等の文字等を入力するための入力操作ボタン１４と、各種操作における決定やスクロール等を行う決定操作ボタン１５と、から構成されている。
【００２３】
また、表示部側筐体部３は、表面部２０に、各種情報を表示するためのＬＣＤ（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ）表示部２１と、通話の相手側の音声を出力するスピーカ２２と、を備えて構成されている。
【００２４】
また、操作部側筐体部２の上端部と表示部側筐体部３の下端部とは、ヒンジ機構４を介して連結されている。また、携帯電子機器１は、ヒンジ機構４を介して連結された操作部側筐体部２と表示部側筐体部３とを相対的に回転することにより、操作部側筐体部２と表示部側筐体部３とが互いに開いた状態とし、あるいは操作部側筐体部２と表示部側筐体部３とを折り畳んだ状態にすることができる。
【００２５】
図２は、携帯電子機器１の機能を示す機能ブロック図である。携帯電子機器１は、操作部１１、マイク１２、メインアンテナ４０、ＲＦ回路部４１、ＬＣＤ制御部４２、音声処理部４３、メモリ４４、ＣＰＵ４５、電源部４６を操作部側に備え、ＬＣＤ表示部２１、スピーカ２２、ドライバＩＣ２３を表示部側に備えている。
【００２６】
メインアンテナ４０は、所定の使用周波数帯（例えば、８００ＭＨｚ）で外部装置と通信を行う。なお、本実施の形態では、所定の使用周波数帯として、８００ＭＨｚとしたが、これ以外の周波数帯であっても良い。また、メインアンテナ４０は、所定の使用周波数帯の他に、他の使用周波数帯（例えば、２ＧＨｚ）に対応できる、いわゆるデュアルバンド対応型による構成であってもよい。
【００２７】
ＲＦ回路部４１は、メインアンテナ４０によって受信した信号を復調処理し、処理後の信号をＣＰＵ４５に供給し、また、ＣＰＵ４５から供給された信号を変調処理し、メインアンテナ４０を介して外部装置（基地局）に送信する。
【００２８】
ＬＣＤ制御部４２は、ＣＰＵ４５による制御に従って、所定の画像処理を行い、処理後の画像データをドライバＩＣ２３に出力する。ドライバＩＣ２３は、ＬＣＤ制御部４２から供給された画像データをフレームメモリに蓄え、所定のタイミングでＬＣＤ表示部２１に出力する。
【００２９】
音声処理部４３は、ＣＰＵ４５による制御に従って、ＲＦ回路部４１から供給された信号に対して所定の音声処理を行い、処理後の信号をスピーカ２２に出力する。スピーカ２２は、音声処理部４３から供給された信号を外部に出力する。
【００３０】
また、音声処理部４３は、ＣＰＵ４５による制御に従って、マイク１２から入力された信号を処理し、処理後の信号をＲＦ回路部４１に出力する。ＲＦ回路部４１は、音声処理部４３から供給された信号に所定の処理を行い、処理後の信号をメインアンテナ４０に出力する。
【００３１】
電源部４６は、図示しない二次電池又は充電装置等から電源供給を受けて、所定電圧への変換後に、各回路部に必要な電圧を供給するために設けられており、電源制御用ＩＣ等を用いて構成される。
【００３２】
本発明に係る携帯電子機器１は、ＣＰＵ４５を含むホスト側がパラレルバスインターフェース部を有し、これをターゲットデバイス側のシリアルバスインターフェース部とシリアル通信で接続するものである。つまり携帯電子機器１は、ＣＰＵ４５等の制御側回路と、シリアルインターフェース部を有する被制御側回路を備えており、制御側回路ではパラレルデータとシリアルデータの間の変換がソフトウェア処理で行われ、パラレル／シリアル変換後のデータが制御側回路から被制御側回路へと送信され、また被制御側回路から制御側回路が受信したデータがシリアル／パラレル変換される。なお、具体的なターゲットデバイスとしては、上記音声処理部４３を構成する音源ＩＣや、ＵＡＲＴ（Ｕｎｉｖｅｒｓａｌ  Ａｓｙｎｃｈｒｏｎｏｕｓ  Ｒｅｃｅｉｖｅｒ  Ｔｒａｎｓｍｉｔｔｅｒ）回路、又はＩｒＤＡ（Ｉｎｆｒａｒｅｄ  Ｄａｔａ  Ａｓｓｏｃｉａｔｉｏｎ）モジュール等の赤外線による光無線データ通信回路を用いた各種信号処理部等が挙げられる。
【００３３】
図３は、本発明の第１の実施形態に係る構成例の要部を示す回路ブロック図であり、本例では１ビットのデータ線と１ビットのアドレス線を利用した形態を示す。
【００３４】
パラレルインターフェース部を構成するパラレルバスコントローラ１００については既述の通りである。つまり、ホスト側ではパラレルインターフェース部が複数のデータ端子（本例ではＤ０〜Ｄ７）及びアドレス端子（Ａ０〜Ａ７）とともにリード（ＲＤ）端子、ライト（ＷＲ）端子、チップセレクト（ＣＳ）端子を有し、複数のアドレス端子のうちの１つ（本例ではＡ０端子）及び複数のデータ端子のうちの１つ（本例ではＤ０端子）と、ＲＤ端子、ＷＲ端子、ＣＳ端子を使用する。
【００３５】
また、デバイス側のシリアルインターフェース部２０３は、Ａ端子、Ｄ端子、リード（ＲＤ）端子、ライト（ＷＲ）端子、チップセレクト（ＣＳ）端子を有しており、Ａ端子がパラレルバスコントローラ１００のＡ０端子に接続され、Ｄ端子がパラレルバスコントローラ１００のＤ０端子に接続されている。なお、ＲＤ端子、ＷＲ端子、ＣＳ端子については、パラレルバスコントローラ１００においてこれらの端子に対応する端子にそれぞれ接続される。また、チップセレクト信号は負論理とされる（該信号がＬoｗレベルの場合にデバイスが有効化される）。
【００３６】
データ転送処理においてホスト側ではソフトウェア処理でパラレル／シリアル変換されたデータ（アドレスデータとこれに対応するデータを含む）がパラレルバスコントローラ１００からデバイス側のシリアルインターフェース部２０３に伝送され、その内部回路によってシリアル／パラレル変換が行われる。これとは逆に、シリアルインターフェース部２０３の内部回路でパラレル／シリアル変換されたデータがパラレルバスコントローラ１００に送出されて、ホスト側では受信データをソフトウェア処理によりシリアル／パラレル変換を行う。
【００３７】
図４はデバイス側のシリアルインターフェース部２０３の構成例について要部を示す回路ブロック図である。
【００３８】
Ｄ端子が第１切替部２０３ａに接続され、Ｄ端子からの信号が第１切替部２０３ａを介してシリアル／パラレル変換部２０３ｂに送出される。このシリアル／パラレル変換部２０３ｂは、ホスト側から受けたシリアル信号をパラレル信号に変換し、第２切替部２０３ｃを介してアドレス・バッファ２０３ｄ又はライトデータ・バッファ２０３ｅに出力する。
【００３９】
リードデータ・バッファ２０３ｆに格納されたデータは、パラレル／シリアル変換部２０３ｇに送られ、ここでパラレルデータからシリアルデータへの変換が行われ、変換後の信号は第１切替部２０３ａを介してＤ端子に送出される。
【００４０】
デコーダ２０３ｈは、Ａ端子、ＷＲ端子、ＲＤ端子、ＣＳ端子からの各信号を受け取り、それらに信号状態に応じた出力信号を生成し、第１切替部２０３ａと第２切替部２０３ｃの切替状態を制御する。つまり、デコーダ２０３ｈから第１切替部２０３ａに送出される第１切替制御信号に応じて、第１切替部２０３ａがシリアル／パラレル変換部２０３ｂに対して信号を出力し又はパラレル／シリアル変換部２０３ｇからの信号が第１切替部２０３ａに入力される。また、デコーダ２０３ｈから第２切替部２０３ｃに送出される第２切替制御信号に応じて、第２切替部２０３ｃがアドレス・バッファ２０３ｄに対して信号を出力し又はライトデータ・バッファ２０３ｅに対して信号を出力する。
【００４１】
図５は信号シーケンスの一例を説明するためのタイミングチャート図である。
【００４２】
本例では、Ｄ端子の信号（「信号Ｄ」参照）として、「Ａ７〜Ａ０」で示す８ビットのシリアルデータが１ビットずつ順次に伝送され、これに続いて「Ｄ７〜Ｄ０」で示す８ビットのシリアルデータが１ビットずつ順次に伝送される。なお、本例では、最上位ビットから順に１ビットずつデータ伝送されるが、これに限らず、最下位ビットから順に１ビットずつデータ伝送を行ってもよい。
【００４３】
また、Ａ端子の信号（「信号Ａ」参照）は、アドレスデータではなく、「Ａ７〜Ａ０」で示すアドレスデータと、「Ｄ７〜Ｄ０」で示すデータを区別するためのアドレス信号（制御信号）である。つまり、この信号はデバイス側のシリアルインターフェース部２０３においてアドレスデータと該アドレスデータに対応するデータを選択するための選択用信号である。本例では、信号Ａの２値レベルが、アドレスデータの伝送期間においてＨｉｇｈレベルとされ、該アドレスデータに続くデータの伝送期間においてＬｏｗレベルとされる。
【００４４】
チップセレクト信号（「信号ＣＳ」参照）は負論理とされ、図５ではＬｏｗレベル期間の方がＨｉｇｈレベル期間よりも幅広のパルス信号である。また、リード・ストローブ信号（「信号ＲＤ」参照）やライト・ストローブ信号（「信号ＷＲ」参照）はチップセレクト信号に同期し、そのＬｏｗレベル期間がチップセレクト信号のＬｏｗレベル期間に比べて狭い幅をもつ。
【００４５】
ホスト側からデバイス側へのデータの書き込み時には、信号Ａ、信号ＷＲ、信号ＣＳがデコーダ２０３ｈに送られるとともに、信号Ｄが第１切替部２０３ａに送られる。デコーダ２０３ｈから第１切替部２０３ａに送出される第１切替制御信号によって信号Ｄがシリアル／パラレル変換部２０３ｂに出力される。そして、デコーダ２０３ｈから第２切替部２０３ｃに送出される第２切替制御信号によってアドレス・バッファ２０３ｄ又はライトデータ・バッファ２０３ｅが選択される。つまり、信号ＡがＨｉｇｈレベルの期間にアドレス・バッファ２０３ｄが選択され、これにアドレスデータ（Ａ７〜Ａ０）がパラレルデータとして格納される。また、信号ＡがＬｏｗレベルの期間にライトデータ・バッファ２０３ｅが選択され、これにデータ（Ｄ７〜Ｄ０）がパラレルデータとして格納される。
【００４６】
ホスト側からのデバイス側データの読み出し時には、信号Ａ、信号ＲＤ、信号ＣＳがデコーダ２０３ｈに送られる。リードデータ・バッファ２０３ｆに格納されたパラレルデータは、パラレル／シリアル変換部２０３ｇに送られてシリアルデータに変換される。そしてデコーダ２０３ｈから第１切替部２０３ａに送出される第１切替制御信号によってパラレル／シリアル変換部２０３ｇからの入力信号が選択され、Ｄ端子を介してシリアル信号としてホスト側のパラレルバスコントローラ１００のＤ０端子に送出されることになる。
【００４７】
上記のインターフェースでは、アドレスビットの転送中やデータビットの転送中に信号Ａの２値状態が変化する。そして、読み込み動作から書き込み動作への切替又はその逆の切替を行う場合には、データ転送及びシリアルデータとパラレルデータとの間の変換処理を中止し、読み込み又は書き込みを中止するために、中断シーケンスを認識する機能を持つ。この中断後にアドレス・バッファ２０３ｄへのアドレスデータの書き込みが始まると再び動作が正常に開始するように、再開シーケンスを認識する機能を持っている。
【００４８】
また、アドレスが規定ビット数を超えた場合には、アドレスの先頭ビットから再度シリアル／パラレル変換を行った上でアドレス・バッファ２０３ｄへのデータ取り込みを行う機能を持つことが好ましい。
【００４９】
また、本インターフェースにおいて連続読み出しモード又は連続書き込みモードに対応することが望ましく、前者のモードでは読み出し動作後、アドレス書き込みなしにデータ読み込みが続く場合に、内部アドレスの自動的なインクリメントを行うことでデータを連続して読み出すことができる。そして後者のモードではデータ書き込み動作後、アドレス書き込みなしにデータ書き込みが続く場合に、内部アドレスの自動的なインクリメントを行うことでデータを連続して書き込むことができる。
【００５０】
以上のインターフェースを介してホスト側パラレルバスコントローラ１００とデバイス側シリアルインターフェース部２０３との接続が可能となり、パラレルバスコントローラ１００における複数のデータバスの１つ（本例ではＤ０）をシリアルデータ信号の伝送に使用して、アドレス及びデータを伝送することができる。このように、ＣＰＵを含むホスト側回路は、既存のパラレルバスインターフェース部のみを利用してデバイス側回路とシリアル通信を行える。すなわち、ホスト側回路からデバイス側回路へのデータ伝送の場合、内部処理によってパラレルデータからシリアルデータに変換したデータをデータバスでパラレルバスコントローラ１００からシリアルインターフェース部２０３に出力するとともに、シリアルインターフェース部２０３においてアドレスデータと該アドレスデータに対応するデータを選択するための選択用信号（図５の「信号Ａ」参照）を、アドレスバスでパラレルバスコントローラ１００からシリアルインターフェース部２０３に出力する。これにより、アドレスデータ及び該アドレスデータに対応するデータを１ビットずつデバイス側回路にシリアル通信で送信することができる。また、デバイス側回路からホスト側回路へのデータ伝送の場合には、デバイス側回路内でパラレルデータからシリアルデータに変換したデータをデータバスでシリアルインターフェース部２０３からパラレルバスコントローラ１００に出力することにより、ホスト側回路がこのデータを１ビットずつシリアル通信で受信することができる。
【００５１】
図６は、本発明の第２の実施形態に係る構成例の要部を示す回路ブロック図であり、バス幅調整機能をもつデバイス側バスインターフェース部２０４の一例を示す。
【００５２】
図４に示した構成では複数のデータビットのうちの１ビットのデータバスを利用したが、本構成ではビット幅指定によってバス幅を自在に変更できる。すなわち、システムの設計や仕様に合わせてバス幅を任意に又は動的に調整できるという利点が得られる。
【００５３】
バスインターフェース部２０４は、「Ｄ０〜Ｄn-1」（例えばｎ＝８）で示すデータ端子をもち、これらは第１切替部２０４ａに接続されている。但し、これらの端子全てを常に使用する訳ではなく、指定したビット幅に応じて使用する端子が選択される。つまり、図に「ＢＴＷＤＴＨ」で示すビット幅指定端子が設けられており、これはビット幅指定レジスタ２０４ｉに接続されている。なお、Ａ端子、ＷＲ端子、ＲＤ端子、ＣＳ端子については前記と同様にデコーダ２０４ｈに接続される。
【００５４】
ｍビットからｎビットへのデータ変換部２０４ｂは、第１切替部２０４ａから入力されるｍビット幅のシリアルデータを、ｎビットのパラレルデータに変換する回路部であり、変換後のデータは第２切替部２０４ｃを介してアドレス・バッファ２０４ｄ又はライトデータ・バッファ２０４ｅに送られる。なお、ｍ、ｎはともに自然数の値をもつ変数であり、「ｎ」は最大利用可能ビット幅（例えば「ｎ＝８」）であり、「ｍ」はビット幅指定端子「ＢＴＷＤＴＨ」によってビット幅指定レジスタ２０４ｉに設定されるビット幅である（つまり、「ｎ≧ｍ」の関係を満たす）。また、ビット幅ｍの設定については、ビット幅指定レジスタ２０４ｉの内容（デフォルト値は、例えば１ビットとされ、この場合には図４のシリアル／パラレル変換部２０３ｂと同じである）を参照してデータ変換部２０４ｂで行われる。
【００５５】
ｎビットからｍビットへのデータ変換部２０４ｇは、リードデータ・バッファ２０４ｆから入力されるｎビットのパラレルデータを、ｍビット幅のシリアルデータに変換する回路部であり、変換後のデータは第１切替部２０４ａを介してｍ個のデータ端子からホスト側に出力される。なお、ビット幅ｍの設定については、ビット幅指定レジスタ２０４ｉの内容（デフォルト値は、例えば１ビットとされ、この場合には図４のパラレル／シリアル変換部２０３ｇと同じである）を参照してデータ変換部２０４ｇで行われる。
【００５６】
データ変換部２０４ｂ、２０４ｇはビット幅変換部２０４ｊを構成しており、データバスを介してパラレルインターフェース部からシリアルインターフェース部に対して２ビット以上のデータが送信される場合に、デバイス側においてデータバスで受信したビット幅ｍのデータを予め決められたｎビットのデータへと変換する。また、デバイス側でｎビットのデータをビット幅ｍのデータに変換してから、データバスを介してシリアルインターフェース部からパラレルインターフェース部に対して２ビット以上のデータが送信される。
【００５７】
デコーダ２０４ｈは、Ａ端子、ＷＲ端子、ＲＤ端子、ＣＳ端子からの各信号を受け取り、それらに信号状態に応じた出力信号を生成し、第１切替部２０４ａと第２切替部２０４ｃの切替状態を制御する。つまり、デコーダ２０４ｈから第１切替部２０３ａに送出される第１切替制御信号に応じて、第１切替部２０４ａがデータ変換部２０４ｂに対して信号を出力し又はデータ変換部２０４ｇからの信号が第１切替部２０４ａに入力される。また、デコーダ２０４ｈから第２切替部２０４ｃに送出される第２切替制御信号に応じて、第２切替部２０４ｃがアドレス・バッファ２０４ｄに対して信号を出力し又はライトデータ・バッファ２０４ｅに対して信号を出力する。
【００５８】
尚、データ読み込み動作やデータ書き込み動作については、ｍビットで指定されるバス幅でのシリアルデータ転送が行われることを除いて、前記第１の実施形態の場合と同様に行われる（よって、その詳細な説明を省略する）。
【００５９】
上記のように、バス幅を指定可能な本構成では、例えばビット幅ｍのシリアルデータと、ｎビットのパラレルデータとの間で変換処理を行う回路部が設けられる。
【００６０】
なお、本例では外部端子としてビット幅指定端子「ＢＴＷＤＴＨ」や、ホスト側からの書き込みが可能なビット幅指定レジスタ２０４ｉを設けたが、これに限らず、例えば、端子Ｄ０〜Ｄn-1の信号を監視することによってバス幅を自動認識する機能を持つように構成してもよい。すなわち、第１切替部２０４ａにおけるｎ個の端子のうち、何ビット分を使用するのかを認識する。そのためには、例えば、以下の認識機能をもつ回路構成が挙げられる。
【００６１】
（１）起動時のノイズ等によって誤動作しない安定な信号、例えば、十分に長い幅をもった特定の信号Ａ（アドレスビット幅を示す）を利用して、デバイス側で当該信号に基づくバス幅指定コマンドを受信する機能。
【００６２】
（２）信号Ｄ（Ｄ０〜Ｄn-1）について予め決められた状態、例えば、そのインアクティブ状態（Ｈｉｇｈレベル又はＬｏｗレベル）を決めておき、負論理のチップセレクト（ＣＳ）信号がＬｏｗレベルの時に、一度でも信号Ｄがインアクティブ状態から変化した場合に該信号が有効であると認識する機能。
【００６３】
要は、ホスト側からターゲットデバイス側に送出される最大ｎビットのうち、何ビット分が有効であるのか、あるいは何ビット分を無効にするのかを認識できれば如何なる方法を用いても構わない。なお、「ｎ＝ｍ」の場合には恒等変換となり、実質的な処理には相当しないため、これを除外してもよいが、高速処理が必要な状況においてこのような変換モードを一時的に現出させる余地を残しておくことも有用である。
【００６４】
以上のように、本発明に係る携帯電子機器１によれば、従来のパラレルバス接続方式に比べて配線本数が少なく（上記第１の実施形態では５線で済む）、配線に必要な基板上の面積を低減することができる。そして、ホスト側の非同期パラレルバスコントローラに対して、従来の同期式シリアルバス接続方式のようにパラレル／シリアル変換用のコントローラを設ける必要がないので、コストの削減や小型化に有利である。
【００６５】
また、ホスト側の装置では、既存のパラレルバスコントローラを利用することができ、パラレルデータとシリアルデータとの間の変換をソフトウェア処理に委ねることができるので、コントローラの改変やこれに伴うコスト上昇、構成の複雑化等を招くことも無い。
【００６６】
ターゲットデバイスとして、音源ＩＣや赤外線による光無線データ通信回路などを例示したが、電源部４６内の電源制御ＩＣをターゲットデバイスとすることもできる。この場合、シリアル／パラレル変換部分のインターフェース回路は、電源部４６に含まれる電源制御ＩＣ上に組み込まれている。このような電源制御ＩＣを汎用的に用意しておくことにより、共通の電源部がデザインされた複数機種を開発する上で、ＣＰＵに対するデバイス側のインターフェースがいかなるものであろうとも、ハードウェア上は電源制御ＩＣを介するだけで接続でき、ソフトウェア上で互いのコントロールを調整するのみで実装でき、しかも電源制御ＩＣとＣＰＵ、電源制御ＩＣと各デバイスのそれぞれの間は電源供給のため当然ながらに電源接続が必要であるため、元来互いに近傍に配置される傾向にある。そのため、このような仲介インターフェースを電源部の電源制御ＩＣに設けることは、電源制御ＩＣを仲介しても、元々の距離が近いデバイス同士であるため、デバイスをＣＰＵがコントロールしても、その配線距離が伸びてしまうということもほとんど無いというメリットもある。しかも、ＰＬＬ回路を用いる場合においても電源部の備えるＰＬＬ回路を使用するため、配線を集中させることが出来、高密度実装の妨げとはならない。
【００６７】
そして、上記第２の実施形態で説明したバス幅調整に基づくバス帯域の調整によって機能拡張を図ることで汎用性を高めるとともに、配線や基板の面積による制約条件に対して柔軟に対応できるようになる。また、バス幅調整によって、例えば、瞬間的にデータ転送レートを上昇させ又は低下させるといった要請に対応可能である（ＩｒＤＡモジュール等において装置の起動時や終了時に処理速度を低速化できる）。
【００６８】
なお、上記では、携帯電子機器の一例である携帯電話装置について説明したが、本発明がこれに限定される訳ではなく、例えば、ＰＨＳ（Ｐｅｒｓｏｎａｌ  Ｈａｎｄｙ  ｐｈｏｎｅ  Ｓｙｓｔｅｍ）、ＰＤＡ（Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔ）、ポータブルナビゲーション装置、ノート型コンピュータ等に幅広く適用することができる。
【図面の簡単な説明】
【００６９】
【図１】本発明に係る携帯電子機器の外観例を示す斜視図である。
【図２】本発明に係る携帯電子機器の回路機能を例示したブロック図である。
【図３】本発明の第１の実施形態に係る構成例の要部を示す回路ブロック図である。
【図４】本発明に係るデバイス側のシリアルインターフェース部の構成例についてその要部を示す回路ブロック図である。
【図５】本発明に係る信号シーケンスの一例を説明するためのタイミングチャート図である。
【図６】本発明の第２の実施形態に係る構成例の要部を示す回路ブロック図である。
【図７】従来のパラレルバス接続について説明するための回路ブロック図である。
【図８】バスインターフェース部内の回路構成の要部を概略的に示す図である。
【図９】同期式シリアルバス接続を説明するための回路ブロック図である。
【図１０】同期式シリアルバス接続の別例を説明するための回路ブロック図である。
【符号の説明】
【００７０】
１  携帯電子機器
４５  中央処理部
１００  パラレルインターフェース部（パラレルバスコントローラ）
２０３  シリアルインターフェース部
２０４ｊ  ビット幅変換部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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