(57)【要約】【課題】ｎ型のウエル領域に設定される電圧を調整して、寄生素子に無駄な電流が流れないようにすることを可能とする。【解決手段】第１伝導型（ｐ型）の第１領域（第１ｐ型領域ｐ１）と、前記第１伝導型とは逆伝導の第２伝導型（ｎ型）の第２領域（第１ｎ型領域ｎ１）と、ｐ型の第３領域（第２ｐ型領域ｐ２）と、ｎ型の第４領域（第２ｎ型領域ｎ２）とが順に接合されたサイリスタＴと、前記第２ｐ型領域ｐ２にゲート（ゲート電極２２）形成され、前記第２ｐ型領域ｐ２の下部にｎ型のウエル領域３１を有する半導体装置の駆動方法であって、前記第１ｐ型領域ｐ１をアノードとし、前記第２ｎ型領域ｎ２をカソードとし、前記サイリスタＴがオン状態のときの前記ウエル領域３１の電圧を前記ウエル領域３１から前記第２ｎ型領域ｎ２に電流が流れるように設定することを特徴とする。【選択図】図１
2009141296.tif 000002
【特許請求の範囲】
【請求項１】
第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合されたサイリスタと、前記第３領域にゲートが形成され、前記第３領域の下部に第２伝導型のウエル領域を有する半導体装置の駆動方法であって、
前記第１領域をアノードとし、
前記第４領域をカソードとし、
前記サイリスタがオン状態のときの前記ウエル領域の電圧を前記ウエル領域から前記第４領域に電流が流れるように設定する
ことを特徴とする半導体装置の駆動方法。
【請求項２】
前記サイリスタがオン状態のときの前記ウエル領域の電圧を前記第４領域の電圧より高く設定する
ことを特徴とする請求項１記載の半導体装置の駆動方法。
【請求項３】
前記サイリスタがオン状態のときの前記ウエル領域の電圧を前記第１領域の電圧以下で前記第４領域の電圧より高く設定する
ことを特徴とする請求項２記載の半導体装置の駆動方法。
【請求項４】
第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合されたサイリスタと、前記第３領域にゲートが形成され、前記第３領域の下部に第２伝導型のウエル領域を有する半導体装置の駆動方法であって、
前記第１領域をアノードとし、
前記第４領域をカソードとし、
前記サイリスタがオン状態のときの前記ウエル領域の電圧を、前記第４領域がエミッタとして動作し、前記ウエル領域がコレクタとして動作するように設定する
ことを特徴とする半導体装置の駆動方法。
【請求項５】
前記サイリスタがオン状態のときの前記ウエル領域の電圧を前記第４領域の電圧より高く設定する
ことを特徴とする請求項４記載の半導体装置の駆動方法。
【請求項６】
前記サイリスタがオン状態のときの前記ウエル領域の電圧を前記第１領域の電圧以下で前記第４領域の電圧より高く設定する
ことを特徴とする請求項５記載の半導体装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、サイリスタを有する半導体装置の駆動方法に関するものである。
【背景技術】
【０００２】
サイリスタを用い、サイリスタのターンオン、ターンオフ特性をサイリスタ上に実現したゲート電極により制御し、アクセストランジスタと直列に接続したメモリ（特にＳＲＡＭ向け）が提案されている（以下、Ｔ−ＲＡＭと呼ぶ）。これは、サイリスタのオフ領域を「０」、オン領域を「１」としてメモリー動作させるものである。
【０００３】
サイリスタは基本的にｐ型領域ｐ１とｎ型領域ｎ１とｐ型領域ｐ２とｎ型領域ｎ２とを順に接合したもので、例えば、ｎ型シリコンとｐ型シリコンとが４層に構成されたものである。以下、この基本構造をｐ１／ｎ１／ｐ２／ｎ２と記す。
Ｔ−ＲＡＭ社から、２種類の構造が提案されている。
一つは、ｐ１／ｎ１／ｐ２／ｎ２構造をシリコン基板上に縦型に構成したものである。
もう一つは、ＳＯＩ基板を用いて、ｐ１／ｎ１／ｐ２／ｎ２構造をシリコン層に横型に構成したものである。
いずれの構成においても、ｎ１／ｐ２／ｎ２のｐ２上にＭＯＳ構造を有するゲート電極を設けることで高速動作を可能にしている（例えば、非特許文献１−３、特許文献１参照）。
【０００４】
また、本発明の出願人およびＴ−ＲＡＭ社から、選択エピタキシャル成長技術を使う製造方法が提案されている（例えば、特許文献２参照）。
一方、本発明の出願人は、サイリスタをＭＯＳＦＥＴと同じプレーナ型でバルクシリコン（Ｂｕｌｋ−Ｓｉ）ウエハ上に作製し、選択エピタキシャル成長技術を組み合わせることでサイリスタを作製している。
しかし、バルクシリコンウエハを用いて作製した場合は、ＳＯＩ（Silicon on Insulator）基板を用いて作製した場合に比べ、ジャンクションの数が多いために寄生素子も多くなる。
【０００５】
通常、寄生素子は消費電流の増加を招いたり、ラッチアップを引き起こし、最悪の場合には素子を破壊してしまうなど、ネガチィブにしか働かないという問題がある。
このため、基本的に寄生素子は動作しないようにするのが通例である。
【０００６】
図２０に示すように、半導体基板１１に形成された素子分離領域１２によってサイリスタ形成領域１３が分離されている。このサイリスタ形成領域１３にｐ型ベースとなる第２ｐ型領域ｐ２が形成されている。この第２ｐ型領域ｐ２の下部には、ｎ型のウエル領域３１が形成され、上記素子分離領域１２とこのｎ型のウエル領域３１とで、上記第２ｐ型領域ｐ２が囲まれている。
上記第２ｐ型領域ｐ２上には、ゲート絶縁膜２１を介してゲート電極２２が形成され、ゲート電極２２の側壁にはサイドウォール２３、２４が形成されている。
また、ゲート電極２２の一方側の上記第２ｐ型領域ｐ２上にはｎ型ベースとなる第１ｎ型領域ｎ１が形成されている。
さらに、上記第１ｎ型領域ｎ１上にはアノードとなる第１ｐ型領域ｐ１が形成されている。
また、上記ゲート電極２２の他方側の上記第２ｐ型領域ｐ２上には、カソードとなる第２ｎ型領域ｎ２が形成されている。このカソードは、図示はしていないが、アクセストランジスタを介してビット線に接続されている。
【０００７】
通常、上記構成のサイリスタＴは、ｎ型のウエル領域３１は０Ｖまたはフロート状態に設定される。この場合、寄生素子となる第１ｐ型領域ｐ１（アノード）／第１ｎ型領域ｎ１（ｎ型ベース）／第２ｐ型領域ｐ２（ｐ型ベース）／ｎ型のウエル領域３１からなる寄生サイリスタがオン状態となる場合がある。
その結果、第１ｐ型領域ｐ１（アノード）からｎ型のウエル領域３１へ向かって電流が流れる可能性がある。
このように寄生素子に電流が流れると、サイリスタＴの電流を無駄に消費することになる。
【０００８】
【特許文献１】米国特許第６４６２３５９号明細書（Ｂ１）
【特許文献２】米国特許第６８８８１７６号明細書（Ｂ１）
【非特許文献１】Farid Nemati and James D. Plummer著  「A Novel High Density,Low Voltage SRAM Cell with a Vertical NDR Device」 1998 IEEE, VLSI Technology Tech.Dig. p.66 1998年
【非特許文献２】Farid Nemati and James D. Plummer著  「A Novel Thyristor-based SRAM Cell(T-RAM) for High-Speed, Low-Voltage, Giga-scale Memories」 1999 IEEE IEDM Tech., p.283 1999年
【非特許文献３】Farid Nemati, Hyun-Jin Cho, Scott Robins, Rajesh Gupta, Marc Tarabbia, Kevin J. Yang, Dennis Hayes, Vasudevan Gopalakrishnan著  「Fully Planar 0.562μm2 T-RAM Cell in a 130nm SOI CMOS Logic Technology for High-Density High-Performance SRAMs」 2004 IEEE IEDM Tech., p.273 2004年
【発明の開示】
【発明が解決しようとする課題】
【０００９】
解決しようとする問題点は、寄生素子となる第１ｐ型領域ｐ１（アノード）／第１ｎ型領域ｎ１（ｎ型ベース）／第２ｐ型領域ｐ２（ｐ型ベース）／ｎ型のウエル領域からなる寄生サイリスタがオン状態となり、第１ｐ型領域ｐ１（アノード）からｎ型のウエル領域へ向かって無駄な電流が流れる点である。
【００１０】
本発明は、ｎ型のウエル領域に設定される電圧を調整して、寄生素子に無駄な電流が流れないようにすることを可能にする。
【課題を解決するための手段】
【００１１】
本発明の半導体装置の駆動方法（第１駆動方法）は、第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合されたサイリスタと、前記第３領域にゲートが形成され、前記第３領域の下部に第２伝導型のウエル領域を有する半導体装置の駆動方法であって、前記第１領域をアノードとし、前記第４領域をカソードとし、前記サイリスタがオン状態のときの前記ウエル領域の電圧を前記ウエル領域から前記第４領域に電流が流れるように設定することを特徴とする。
【００１２】
本発明の半導体装置の第１駆動方法では、サイリスタがオン状態のときのウエル領域の電圧をウエル領域から第４領域に電流が流れるように設定することから、サイリスタの第１伝導型のベース領域となる第３領域に第２領域から第４領域に向かって流れるサイリスタのアノード電流とともに、第２伝導型のウエル領域、第１伝導型の第３領域および第２伝導型の第４領域で形成される寄生素子、すなわち寄生バイポーラトランジスタのベースに相当する第３領域がオン状態となっているので、ウエル領域から第４領域に電流が流れるようになる。
これによって、サイリスタのオン電流は増幅され、オン／オフ比が向上される。
【００１３】
本発明の半導体装置の駆動方法（第２駆動方法）は、第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合されたサイリスタと、前記第３領域にゲートが形成され、前記第３領域の下部に第２伝導型のウエル領域を有する半導体装置の駆動方法であって、前記第１領域をアノードとし、前記第４領域をカソードとし、前記サイリスタがオン状態のときの前記ウエル領域の電圧を、前記第４領域がエミッタとして動作し、前記ウエル領域がコレクタとして動作するように設定することを特徴とする。
【００１４】
本発明の半導体装置の第２駆動方法では、サイリスタがオン状態のときのウエル領域の電圧を、第４領域がエミッタとして動作し、ウエル領域がコレクタとして動作するように設定することから、サイリスタの第１伝導型のベース領域となる第３領域に第２領域から第４領域に向かって電流が流れるアノード電流とともに、第２伝導型のウエル領域、第１伝導型の第３領域および第２伝導型の第４領域で形成される寄生素子、すなわち寄生バイポーラトランジスタのベースに相当する第３領域がオン状態となるので、ウエル領域から第４領域にも電流が流れるようになる。
これによって、サイリスタのオン電流は増幅され、オン／オフ比が向上される。
【発明の効果】
【００１５】
本発明の半導体装置の駆動方法は、寄生素子に発生する電流がカソードとなる第４領域へ流れるようになることから、消費電流の無駄をなくすことができるとともに、サイリスタのオン電流を増幅することができる。
この結果、通常、大きい方がよいとされるオン電流とオフ電流の比も大きく取れるようになるので、オン／オフ比を高めることができるため、半導体装置の特性を向上できるという利点がある。
【発明を実施するための最良の形態】
【００１６】
本発明の半導体装置の駆動方法に係る一実施の形態（実施例）を、図１の概略構成断面図によって説明する。
【００１７】
図１に示すように、半導体基板１１に例えばｐ型のシリコン基板を用いる。この半導体基板１１には素子分離領域１２が形成され、この素子分離領域１２によってサイリスタ形成領域１３が分離されている。
上記サイリスタ形成領域１３にｐ型ベースとなる第２ｐ型領域ｐ２が形成されている。この第２ｐ型領域ｐ２の下部には、ｎ型のウエル領域３１が形成され、上記素子分離領域１２とこのｎ型のウエル領域３１とで、上記第２ｐ型領域ｐ２が囲まれている。
上記第２ｐ型領域ｐ２上には、ゲート絶縁膜２１を介してゲート電極２２が形成され、ゲート電極２２の側壁にはサイドウォール２３、２４が形成されている。
また、ゲート電極２２の一方側の上記第２ｐ型領域ｐ２上には、ゲート電極２２の側部に形成されたサイドウォール２４を介して、ｎ型ベースとなる第１ｎ型領域ｎ１が形成されている。
さらに、上記第１ｎ型領域ｎ１上にはアノードとなる第１ｐ型領域ｐ１が形成されている。この第１ｐ型領域ｐ１も上記サイドウォール２４によってゲート電極２２と電気的に分離されている。
また、上記ゲート電極２２の他方側の上記第２ｐ型領域ｐ２上には、ゲート電極２２の側部に形成されたサイドウォール２３を介して、カソードとなる第２ｎ型領域ｎ２が形成されている。このカソードは、図示はしていないが、アクセストランジスタに接続されている。
【００１８】
上記のようにサイリスタＴが構成されている。このサイリスタＴがオン状態のときの上記ウエル領域３１の電圧を上記ウエル領域３１から上記第２ｎ型領域ｎ２（第４領域）に電流が流れるように設定する。
例えば、上記ウエル領域３１の電圧を上記第２ｎ型領域ｎ２の電圧より高く設定する。さらには、上記ウエル領域３１の電圧を上記第１ｐ型領域ｐ１（第１領域）の電圧以下で上記第２ｎ型領域ｎ２（第４領域）の電圧より高く設定する。
【００１９】
また、上記のように構成されたサイリスタＴがオン状態のときの上記ウエル領域３１の電圧を、上記第２ｎ型領域ｎ２（第４領域）がエミッタとして動作し、上記ウエル領域３１がコレクタとして動作するように設定する。
例えば、上記ウエル領域３１の電圧を上記第２ｎ型領域ｎ２の電圧より高く設定する。さらには、上記ウエル領域３１の電圧を上記第１ｐ型領域ｐ１（第１領域）の電圧以下で上記第２ｎ型領域ｎ２（第４領域）の電圧より高く設定する。
【００２０】
例えば、上記アノードとなる第１ｐ型領域ｐ１（第１領域）を１．０Ｖ、上記カソードとなる第２ｎ型領域ｎ２（第４領域）を０Ｖに設定する。このときサイリスタＴのゲート電極２２は通常０Ｖであるが、このときにサイリスタＴ中のＭＯＳトランジスタがオン（ｏｎ）しないように注意して電圧を設置する。
さらにｎ型のウエル領域３１を０．２Ｖ〜１Ｖに設定する。この時点ではサイリスタＴはオフ（ｏｆｆ）状態であり第２ｎ型領域ｎ２（カソード）には電流は流れていない（なお、ジャンクションリーク分は流れることがある。）。
【００２１】
次に、サイリスタＴのゲート電極２２に例えば１Ｖ〜１．５Ｖ程度の電圧を印加する。このときに加える電圧はサイリスタＴ中のＭＯＳトランジスタに反転層が形成されＭＯＳトランジスタがオン（ｏｎ）になるように設定することが望ましい。
この状態でサイリスタＴ中にも第１ｐ型領域ｐ１（アノード）から第２ｎ型領域ｎ２（カソード）へ電流（電流経路１）が流れ始めるようになる。
それと同時に、ｎ型のウエル領域３１と第２ｎ型領域ｎ２（カソード）および第１ｐ型領域ｐ１（アノード）間にも電流が流れるようになる。
【００２２】
続いて、サイリスタＴのゲート電極２２に印加していた電圧をオフ（ｏｆｆ）時と同じ状態に戻す。
サイリスタＴのゲート電極２２の電圧が開放された後も、サイリスタＴはオン（ｏｎ）状態を維持する。すなわち、第１ｐ型領域ｐ１（アノード）から第２ｎ型領域ｎ２（カソード）へ電流（電流経路１）が流れる。
ここで、ｎ型のウエル領域３１から第２ｎ型領域ｎ２（カソード）へ電流（電流経路２）が流れ込むように、ｎ型のウエル領域３１の電圧を０．２Ｖ〜１Ｖ程度に調整する。すなわち、第２ｐ型領域ｐ２をベースとし、ｎ型のウエル領域３１をコレクタとして動作させ、第２ｎ型領域ｎ２をエミッタとして動作させるようにする。
ｎ型のウエル領域３１に印加する電圧は、０．２Ｖより低くなると、ｎ型のウエル領域３１から第２ｐ型領域ｐ２（ｐ型ベース）を通って第２ｎ型領域ｎ２（カソード）へ流れにくくなるためである。また、ｎ型のウエル領域３１の電圧を上記第１ｐ型領域ｐ１（アノード）より高く設定すると、ｎ型のウエル領域３１から第２ｐ型領域ｐ２（ｐ型ベース）、第１ｎ型領域ｎ１（ｎ型ベース）を通って第１ｐ型領域ｐ１（アノード）に流れてしまい、サイリスタＴのオン（ｏｎ）電流の流れを損失する方向に電流が流れることになる。
したがって、上記アノードとなる第１ｐ型領域ｐ１（第１領域）を１．０Ｖ、上記カソードとなる第２ｎ型領域ｎ２（第４領域）を０Ｖに設定するとき、上記ｎ型のウエル領域３１に印加する電圧は、０．２Ｖより高く、１．０Ｖ以下に設定する。
このときの最適電圧はデバイスの構造、とくにｎ型のウエル領域３１や第２ｐ型領域ｐ２（ｐ型ベース）の濃度に依存するので、適宜調整を行うことが望ましい。
以上のように電圧を設定することで、寄生デバイスの電流をサイリスタＴのオン（ｏｎ）電流の一部とすることができる。
【００２３】
次に、ｎ型のウエル領域に印加するバイアスをパラメータとして、カソード電流とタイミングの関係を示した図２、および図２のＡ部拡大図である図３によって説明する。
【００２４】
図２および図３に示すように、ｎ型のウエル領域３１にバイアスを印加していくと、ｎ型のウエル領域３１から第２ｎ型領域ｎ２（カソード）へ電流が流れ込むようになり、その結果カソード電流が増加しているのがわかる。カソード電流の増加は、ｎ型のウエル領域３１に印加するバイアスが０．２Ｖ以上になると、効果が現れ始める。そして、０．３Ｖ以上になるとその効果が顕著になり、０．４Ｖ以上では、同等の効果が得られることがわかる。なお、図面では、０．９Ｖまでを示したが、上記説明したように、１．０Ｖまでは効果が得られる。しかし、１Ｖ以上になると、１．０Ｖに設定したアノード電圧を超えることになるので、ｎ型のウエル領域３１からアノード側の第１ｐ型領域ｐ１へ電流が流れるようになるので好ましくなくなる。
図２および図３は、一例であり、デバイスの構造、特にｎ型のウエル領域３１や第２ｐ型領域ｐ２（ｐ型ベース）の濃度に依存するので、濃度が変化すると上記効果を維持するｎ型のウエル領域３１に印加する電圧（バイアス）も変化することになる。
【００２５】
しかしながら、上記ウエル領域３１の電圧を上記第１ｐ型領域ｐ１（第１領域）の電圧以下で上記第２ｎ型領域ｎ２（第４領域）の電圧より高く設定することにより、デバイスの構造に依存せず上記効果は得られる。
【００２６】
次に、上記サイリスタＴの動作を、図４〜図１５によって具体的に説明する。図４、図６、図８、図１０、図１２、図１４、図１６では、図示していないアクセストランジスタのゲート電極（トランジスタゲート）に印加される電圧、サイリスタのゲート電極２２（サイリスタゲート）に印加される電圧、アノード電圧、ｎ型のウエル領域に印加される電圧、カソードから出力される電圧（ビット線出力）のそれぞれと、時間との関係を示し、図５、図７、図９、図１１、図１３、図１５、図１７では、サイリスタＴに係る各タイミングでの電圧値の一例を示した。
なお、前記説明したように、カソードとなる第２ｎ型領域ｎ２は、図示はしていないが、アクセストランジスタを介してビット線に接続されている。
【００２７】
図４に示すように、アクセストランジスタがオフ（ｏｆｆ）状態、すなわち、スタンバイ（Standby）“０”状態では、図４に示すように、
アノード（第１ｐ型領域ｐ１）電圧：１．０Ｖ、
カソード（第２ｎ型領域ｎ２）電圧：０Ｖ、
サイリスタのゲート（ゲート電極２２）電圧：０Ｖ、
ｎ型のウエル領域３１の電圧：０．２Ｖ〜１．０Ｖ
に設定される。
実際のデバイスでは、上記サイリスタＴのカソード（第２ｎ型領域ｎ２）からアクセストランジスタ（図示せず）を介してビット線（図示せず）に接続されている。
【００２８】
次に、図６に示すように、アクセストランジスタのゲートに電圧が印加され、アクセストランジスタがオン（ｏｎ）状態、すなわち、読み出し（Read）“０”状態では、図７に示すように、
アノード（第１ｐ型領域ｐ１）電圧：１．０Ｖ、
カソード（第２ｎ型領域ｎ２）電圧：周辺回路へ接続、
サイリスタのゲート（ゲート電極２２）電圧：０Ｖ、
ｎ型のウエル領域３１の電圧：０．２Ｖ〜１．０Ｖ
に設定される。
【００２９】
次に、図８に示すように、アクセストランジスタのゲートに電圧が印加され、アクセストランジスタがオン（ｏｎ）状態、すなわち、書き込み（Write）“１”状態では、図９に示すように、
アノード（第１ｐ型領域ｐ１）電圧：１．０Ｖ、
カソード（第２ｎ型領域ｎ２）電圧：０Ｖ、
サイリスタのゲート（ゲート電極２２）電圧：１Ｖ、
ｎ型のウエル領域３１の電圧：０．２Ｖ〜１．０Ｖ
に設定される。
このとき、サイリスタＴはオン（ｏｎ）状態となって、第１ｐ型領域ｐ１（アノード）から、第１ｎ型領域ｎ１、第２ｐ型領域ｐ２を通り第２ｎ型領域ｎ２（カソード）へ電流（電流経路１）が流れる。
また、ｎ型のウエル領域３１から第２ｐ型領域ｐ２を通り第２ｎ型領域ｎ２（カソード）へ電流（電流経路２）が流れ込む。
【００３０】
次に、図１０に示すように、アクセストランジスタがオフ（ｏｆｆ）状態、すなわち、スタンバイ（Standby）“１”状態では、図１１に示すように、
アノード（第１ｐ型領域ｐ１）電圧：１．０Ｖ、
カソード（第２ｎ型領域ｎ２）電圧：０Ｖ、
サイリスタのゲート（ゲート電極２２）電圧：０Ｖ、
ｎ型のウエル領域３１の電圧：０．２Ｖ〜１．０Ｖ
に設定される。
このように、サイリスタＴのゲート電極２２の電圧が開放された後も、サイリスタＴはオン（ｏｎ）状態を維持する。すなわち、第１ｐ型領域ｐ１（アノード）から、第１ｎ型領域ｎ１、第２ｐ型領域ｐ２を通り第２ｎ型領域ｎ２（カソード）へ電流（電流経路１）が流れる。
また、ｎ型のウエル領域３１から第２ｐ型領域ｐ２を通り第２ｎ型領域ｎ２（カソード）へ電流（電流経路２）が流れる。
【００３１】
次に、図１２に示すように、アクセストランジスタのゲートに電圧が印加され、アクセストランジスタがオン（ｏｎ）状態、すなわち、読み出し（Read）“１”状態では、図１３に示すように、
アノード（第１ｐ型領域ｐ１）電圧：１．０Ｖ、
カソード（第２ｎ型領域ｎ２）電圧：周辺回路へ接続、
サイリスタのゲート（ゲート電極２２）電圧：０Ｖ、
ｎ型のウエル領域３１の電圧：０．２Ｖ〜１．０Ｖ
に設定される。
読み出し時は、読み出しビット線をセンス回路につなぎかえる。このとき、ビット線電位が徐々に上昇し、ある一定時間後にセンスするが、このタイミングでも、ｎ型のウエル領域３１の電位がビット線の電位より高くなるように調整されている。すなわち、ｎ型のウエル領域３１からカソードの第２ｎ型領域ｎ２方向に流れている電流経路２の電流の向きが変わらないように、ｎ型のウエル領域３１に印加する電圧を調整する。
上記状態では、、サイリスタＴはオン（ｏｎ）状態となって、第１ｐ型領域ｐ１（アノード）から、第１ｎ型領域ｎ１、第２ｐ型領域ｐ２を通り第２ｎ型領域ｎ２（カソード）へ電流（電流経路１）が流れる。
また、ｎ型のウエル領域３１から第２ｐ型領域ｐ２を通り第２ｎ型領域ｎ２（カソード）へ電流（電流経路２）が流れ込む。
【００３２】
次に、図１４に示すように、アクセストランジスタのゲートに電圧が印加され、アクセストランジスタがオン（ｏｎ）状態、すなわち、書き込み（Write）“０”状態では、図１５に示すように、
アノード（第１ｐ型領域ｐ１）電圧：−０．５Ｖ、
カソード（第２ｎ型領域ｎ２）電圧：０Ｖ、
サイリスタのゲート（ゲート電極２２）電圧：１Ｖ、
ｎ型のウエル領域３１の電圧：０．２Ｖ〜１．０Ｖ
に設定される。
このとき、アノード、カソード間は逆バイアスになり、サイリスタＴはオフ状態になり電流は流れなくなる。
しかしながら、実際には、書き込み（Write）“０”動作初期のほんの一瞬だけ、書き込み（Write）“１”時と逆方向の電流が流れる。また、それと同時にカソードからウエルにも流れる。
【００３３】
次に、図１６に示すように、アクセストランジスタのゲートに電圧が印加され、アクセストランジスタがオン（ｏｎ）状態、すなわち、読み出し（Read）“０”状態では、図１７に示すように、
アノード（第１ｐ型領域ｐ１）電圧：１．０Ｖ、
カソード（第２ｎ型領域ｎ２）電圧：周辺回路へ接続、
サイリスタのゲート（ゲート電極２２）電圧：０Ｖ、
ｎ型のウエル領域３１の電圧：０．２Ｖ〜１．０Ｖ
に設定される。
このときは、第２ｐ型領域ｐ２（ｐ型ベース）には電流は流れない。
【００３４】
上記説明したように、本発明の半導体装置の駆動方法では、サイリスタＴがオン状態のときのｎ型のウエル領域３１の電圧を、このｎ型のウエル領域３１から第２ｎ型領域ｎ２に電流が流れるように設定する。すなわち、サイリスタＴがオン状態のときのウエル領域３１の電圧を、第２ｎ型領域ｎ２がエミッタとして動作し、ウエル領域３１がコレクタとして動作するように設定する。このことから、サイリスタＴの第１伝導型のベース領域となる第２ｐ型領域ｐ２に第１ｎ型領域ｎ１から第２ｎ型領域ｎ２に向かって流れるサイリスタＴのアノード電流とともに、ｎ型のウエル領域３１、第２ｐ型領域ｐ２および第２ｎ型領域ｎ２で形成される寄生素子、すなわち寄生バイポーラトランジスタのベースに相当する第２ｎ型領域ｎ２がオン状態となっているので、ｎ型のウエル領域３１から第２ｎ型領域ｎ２に電流が流れるようになる。
これによって、サイリスタＴのオン電流は増幅され、オン／オフ比が向上される。
よって、本発明の半導体装置の駆動方法は、消費電流の無駄をなくすことができるとともに、サイリスタのオン電流を増幅することができる。
この結果、通常、大きい方がよいとされるオン電流とオフ電流の比も大きく取れるようになるので、オン／オフ比を高めることができるため、半導体装置の特性を向上できるという利点がある。
【００３５】
次に、前記図１に示した半導体装置の製造方法の一実施例を、図１８〜図１９の製造工程断面図によって説明する。
【００３６】
図１８（１）に示すように、半導体基板１１には例えばシリコン基板を用いる。この半導体基板１１にサイリスタ形成領域１３を分離する素子分離領域１２を形成する。
上記素子分離領域１２は、例えばＳＴＩ（Shallow Trench Isolation）構造で形成され、例えば３００ｎｍの深さに形成する。この素子分離領域１２の深さは、後に説明する第２ｐ型領域ｐ２、ウエル領域３１等によって適宜設定される。
次いで、サイリスタ形成領域１２の上記半導体基板１１にｎ型のウエル領域３１を形成する。このｎ型ウエル領域３１は、サイリスタ形成領域１２上を開口したレジストマスク（図示せず）を形成し、このレジストマスクを用いて、イオン注入法により形成される。
この時のイオン注入条件は、例えば、素子分離領域１２の深さが３００ｎｍの時、リンイオン（Ｐ+）を用い、打ち込みエネルギーを３００ｋｅＶ、ドーズ量を１×１０13ｃｍ-2に設定する。この打ち込みエネルギー、ドーズ量は素子分離領域１２の深さおよび第２ｐ型領域ｐ２の濃度に応じて適宜調整される。
もちろん、ドーパントはヒ素（Ａｓ）等の他のｎ型不純物を用いてもよい。
【００３７】
さらに上記レジストマスクを用いて、サイリスタ形成領域１２の半導体基板１１に、上記ｎ型のウエル領域３１上に接合するように、ｐ型領域を形成する。このｐ型領域がサイリスタの第２ｐ型領域ｐ２（第３領域）になる。
上記ウエル領域３１および第２ｐ型領域ｐ２は、どちらを先に形成してもよい。
【００３８】
上記第２領域ｐ２は、例えば、ｐ型ドーパントとしてホウ素（Ｂ）を１×１０18ｃｍ-3程度のドーパント濃度に導入することで形成する。この第２領域ｐ２のドーパント濃度は、１×１０17ｃｍ-3から１×１０19ｃｍ-3程度が望ましいが、基本的には、後に説明する第２伝導型（ｎ型）の第１ｎ型領域のドーパント濃度より低いことが必要である。
また、上記ｐ型ドーパントは、ホウ素（Ｂ）の他に、インジウム（Ｉｎ）等のｐ型不純物が用いられる。
【００３９】
次に、図１８（２）に示すように、上記半導体基板１１上にゲート絶縁膜２１を形成する。このゲート絶縁膜２１は、例えば酸化シリコン（ＳｉＯ2）膜で形成され、１ｎｍ〜１０ｎｍ程度の厚さに成膜される。
なお、上記ゲート絶縁膜２１は、酸化シリコン（ＳｉＯ2）に限らず、窒化酸化シリコン（ＳｉＯＮ）はもちろんのこと、酸化ハフニウム（ＨｆＯ2）、窒化酸化ハフニウム（ＨｆＯＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、ハフニウムシリケート（ＨｆＳｉＯ）、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ2Ｏ3）など通常のＣＭＯＳにおいて検討されているゲート絶縁膜材料を用いることもできる。
なお、半導体基板１１にサイリスタとともにＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを形成する場合、それらのトランジスタのゲート絶縁膜に上記ゲート絶縁膜２１を用いてもよく、またＰＭＯＳトランジスタのゲート絶縁膜、ＮＭＯＳトランジスタのゲート絶縁膜を上記ゲート絶縁膜２１と異なる膜厚、膜種で形成してもよい。
【００４０】
次に、上記サイリスタ形成領域１３の上記ゲート絶縁膜２１上にゲート電極２２を形成する。上記ゲート電極２２は、例えば多結晶シリコンで形成される。または金属ゲート電極とすることもでき、また、フルシリサイドもしくは部分シリサイド等のシリサイド電極で形成することも、またシリコンゲルマニウム（ＳｉＧｅ）などで形成することもできる。
【００４１】
上記各ゲート電極２２は、例えば、上記ゲート絶縁膜２１上にゲート電極形成膜を成膜した後、通常のレジスト塗布、リソグラフィー技術によるエッチングマスクの形成、そのエッチングマスクを用いたエッチング技術により、上記ゲート電極形成膜をエッチング加工されて形成される。
このエッチング技術には、通常のドライエッチング技術を用いることができる。もしくはウエットエッチングにより形成することも可能である。
また、ゲート電極形成膜上にハードマスク（図示せず）として、酸化シリコン（ＳｉＯ2）膜または窒化シリコン（Ｓｉ3Ｎ4）膜等を形成してもよい。
その後、上記エッチングマスクを除去する。
【００４２】
次に、上記各ゲート電極２２のそれぞれの側壁にサイドウォール２３、２４を形成する。例えば、各ゲート電極２２を被覆するようにサイドウォール形成膜を成膜した後、このサイドウォール形成膜をエッチバックすることで、上記サイドウォール２３、２４を形成することができる。
上記サイドウォール２３、２４は、酸化シリコン（ＳｉＯ2）または窒化シリコン（Ｓｉ3Ｎ4）のどちらで形成してもよく、またそれらの積層膜で形成してもよい。
【００４３】
次に、図１９（３）に示すように、上記サイリスタのゲート電極２２の一方側の第２ｐ型領域ｐ２の少なくとも一部上に、エピタキシャル成長によって、第２伝導型（ｎ型）の第１ｎ型領域ｎ１を形成し、さらにエピタキシャル成長によって、第１ｎ型領域ｎ１上に、第１伝導型（ｐ型）の第１ｐ型領域ｐ１を形成する。
【００４４】
次いで、上記サイリスタゲート電極２２Ｔの他方側の第２ｐ型領域ｐ２の少なくとも一部上に、エピタキシャル成長によって、第２伝導型（ｎ型）の第２ｎ型領域ｎ２を形成することで、サイリスタＴを完成させる。
【００４５】
以下、上記第１ｎ型領域ｎ１、第１ｐ型領域ｐ１および第２ｎ型領域ｎ２の具体的な形成方法を以下に説明する。
【００４６】
まず、上記半導体基板１１上に、上記各ゲート電極２２、各第１サイドウォール２３、２４等を被覆する第１絶縁膜（図示せず）を形成する。この第１絶縁膜は、例えば窒化シリコン膜で形成され、例えば２０ｎｍの厚さに形成される。
次いで、通常のレジスト塗布、リソグラフィー技術により、上記サイリスタのゲート電極２２（２２Ｔ）の一方側の第２ｐ型領域ｐ２上を開口したエッチングマスク（図示せず）を形成する。その後、このエッチングマスクを用いたエッチング加工により、上記第２ｐ型領域ｐ２上の上記第１絶縁膜に開口部を形成する。このエッチング加工により、選択エピタキシャル成長部分のみ半導体基板１１（第２ｐ型領域ｐ２）面を露出させることができる。
ここでは一例として、上記第１絶縁膜に窒化シリコン膜を用いたが、これはエピタキシャル成長時に選択性を取るためであるので、選択性が維持できればその他の種類の絶縁膜や膜厚を用いることができる。
さらには、この工程はサイドウォール形成と同時に行うこともできる。その後、上記エッチングマスクを除去する。
【００４７】
次に、上記第２ｐ型領域ｐ２上の上記開口部に第２伝導型（ｎ型）の第１ｎ型領域ｎ１を形成する。
このとき必要に応じて、シリコン（Ｓｉ）基板表面をフッ酸（ＨＦ）などの薬液や水素（Ｈ2）ガスなどを用いてクリーニングを行ってもよい。
上記第１ｎ型領域ｎ１は、例えば選択エピタキシャル成長により形成され、膜中のヒ素（Ａｓ）濃度が５×１０18ｃｍ-3となるようにした。
このときの選択エピタキシャル成長条件は、例えばドーパントガスにアルシン（ＡｓＨ3）ガスを用い、成膜時の基板温度を例えば７５０℃に設定するとともに、原料ガスの供給量、成膜雰囲気の圧力等を調整して、膜厚は例えば１００ｎｍとした。
上記ドーパント（ヒ素）濃度は、１×１０17ｃｍ-3から１×１０20ｃｍ-3程度が望ましい。また上記膜厚は５０ｎｍ〜３００ｎｍ程度が望ましい。また、上記ドーパントには、アルシン（ＡｓＨ3）ガスの他に、ホスヒン（ＰＨ3）やｎ型不純物を含む有機ソースなどを用いることができる。
【００４８】
さらに、上記エピタキシャル成長に連続して、エピタキシャル成長により上記第１ｎ型領域ｎ１上に第１伝導型（ｐ型）の第１ｐ型領域ｐ１を形成する。
この第１ｐ型領域ｐ１は、例えば選択エピタキシャル成長により形成され、膜中のホウ素（Ｂ）濃度が１×１０20ｃｍ-3となるようにした。
このときの選択エピタキシャル成長条件は、例えばドーパントガスにジボラン（Ｂ2Ｈ6）ガスを用い、成膜時の基板温度を例えば７５０℃に設定するとともに、原料ガスの供給量、成膜雰囲気の圧力等を調整して、膜厚は例えば２００ｎｍとした。
上記ドーパント（ホウ素）濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましく、上記第１ｎ型領域ｎ１の不純物濃度より高濃度であることが好ましい。また上記膜厚は５０ｎｍ〜３００ｎｍ程度が望ましいが、第１ｐ型領域ｐ１がアノード電極として機能を果たせる範囲であればよい。
また、ドーパントの原料ガスとしては、有機ソースなど、ｐ型不純物を含む有機ソースなどを用いることができる。
【００４９】
また第１ｐ型領域ｐ１を形成する前に、上記第１ｎ型領域ｎ１表面にウエット処理、またはドライエッチング等で前処理をしてもよい。
【００５０】
次に上記各ゲート電極２２、サイドウォール２３、２４、上記第１絶縁膜等を被覆する第２絶縁膜（図示せず）を形成する。この第２絶縁膜は、例えば窒化シリコン膜で形成され、例えば２０ｎｍの厚さに形成される。
次いで、通常のレジスト塗布、リソグラフィー技術により、上記サイリスタゲート電極２３Ｔの他方側の第２ｐ型領域ｐ２上を開口したエッチングマスク（図示せず）を形成する。
その後、このエッチングマスクを用いたエッチング加工により、上記第２ｐ型領域ｐ２上の上記第２絶縁膜、第１絶縁膜に開口部（図示せず）を形成する。このエッチング加工により、選択エピタキシャル成長部分のみ半導体基板１１（第２ｐ型領域ｐ２）面を露出させることができる。
ここでは一例として、上記第２絶縁膜に窒化シリコン膜を用いたが、これはエピタキシャル成長時に選択性を取るためであるので、選択性が維持できればその他の種類の絶縁膜や膜厚を用いることができる。
その後、上記エッチングマスクを除去する。
【００５１】
次に、上記第２ｐ型領域ｐ２上の上記開口部に第２伝導型（ｎ型）の第２ｎ型領域ｎ２を形成する。
この第２ｎ型領域ｎ２は、例えばシリコンの選択エピタキシャル成長により形成され、シリコン膜中のヒ素（Ａｓ）濃度が１×１０20ｃｍ-3となるようにした。
このときの選択エピタキシャル成長条件は、例えばドーパントガスにアルシン（ＡｓＨ3）ガスを用い、シリコンエピタキシャル層の成膜時の基板温度を例えば７５０℃に設定するとともに、原料ガスの供給量、成膜雰囲気の圧力等を調整して、膜厚は例えば２００ｎｍとした。
上記ドーパント（ヒ素）濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。また上記膜厚は５０ｎｍ〜３００ｎｍ程度が望ましいが、第２ｎ型領域ｎ２がカソード電極として機能を果たせる範囲であればよい。
また、上記ドーパントガスはホスヒン（ＰＨ3）や有機ソースなど、ｎ型不純物を用いることができる。
また、上記第２ｎ型領域ｎ２を形成するエピタキシャル成長前に、必要に応じて、半導体基板１１表面を、フッ酸（ＨＦ）などの薬液や、水素（Ｈ2）ガスなどを用いてクリーニングを行ってもよい。
【００５２】
また、上記実施例では、第１ｎ型領域ｎ１、第１ｐ型領域ｐ１、第２ｎ型領域ｎ２の順で作製したが、第２ｎ型領域ｎ２を先に形成した後に第１ｎ型領域ｎ１、第１ｐ型領域ｐ１の順に形成してもよい。
また、このとき必要に応じて、シリコン（Ｓｉ）基板表面をフッ酸（ＨＦ）などの薬液や水素（Ｈ2）ガスなどを用いてクリーニングを行ってもよい。
また、必要に応じて第１ｐ型領域ｐ１または第２ｎ型領域ｎ２を成膜した後、いずれかまたは両方に活性化アニールを行ってもよい。活性化のアニールとして例えば１０００℃まで急速加熱した後、直ちに冷却過程にはいるスパイクアニールを行う。このときのアニール条件は上記ドーパントの活性化が行える範囲でよい。
ここまででサイリスタＴの形成は完了する。
【００５３】
次に、通常の電極形成技術によって、第１ｐ型領域ｐ１に接続されるアノード電極（図示せず）と、第２ｎ型領域ｎ２に接続されるカソード電極（図示せず）とをそれぞれ形成する。
この際、両端部の第１ｐ型領域ｐ１と第２ｎ型領域ｎ２の露出させるため、各領域上の上記第１絶縁膜、第２絶縁膜を除去する。また、層間絶縁膜（図示せず）を形成する前に、ゲート電極２２上にハードマスクが形成されている場合にはそのハードマスクを除去し、各露出された第１ｐ型領域ｐ１、第２ｎ型領域ｎ２、ゲート電極２２上に、サリサイド工程によってシリサイド（チタンシリサイド、コバルトシリサイド、ニッケルシリサイド等）を形成してもよい。その後、通常の配線工程を行う。
このようにして、半導体基板１１にサイリスタＴが形成される。
【００５４】
また、ｎ型のウエル領域３１に電位を供給するには、例えば、サイリスタ形成領域１３と電気的に分離された状態、例えば素子分離領域に側部を囲まれた状態にｎ型のウエル領域３１に接続するコンタクト電極（図示せず）を形成し、このコンタクト電極に所望の電圧を印加すればよい。
【００５５】
なお、上記製造方法では、サイリスタＴの製造方法を説明したが、上記半導体基板１１に選択トランジスタ、周辺回路等を作り込む場合、例えば選択トランジスタや周辺回路のゲート絶縁膜、ゲート電極は、上記ゲート絶縁膜２１、ゲート電極２２と同時に形成することもできる。
【００５６】
上記実施例においては、サイリスタＴを形成するときには、第１ｎ型領域ｎ１、第１ｐ型領域ｐ１、第２ｎ型領域ｎ２をエピタキシャル成長により形成したが、第１ｐ型領域ｐ１のみエピタキシャル成長で形成し、第１ｎ型領域ｎ１、第２ｐ型領域ｐ２、第２ｎ型領域ｎ２をイオン注入法で形成してもよい。また第１ｐ型領域ｐ１と第１ｎ型領域ｎ１のみエピタキシャル成長で形成し、第２ｐ型領域ｐ２、第２ｎ型領域ｎ２をイオン注入法で形成してもよい。また全ての領域（第１ｎ型領域ｎ１、第１ｐ型領域ｐ１、第２ｎ型領域ｎ２、第２ｐ型領域ｐ２）をエピタキシャル成長で作成してもよく、またはイオン注入法で作製してもよい。
【００５７】
上記実施例では、半導体基板１１にバルクシリコン（Bulk-Si）ウエハを用いたが、ＳＯＩ基板やＧｅＯＩ（Germanium On Insulator）基板、ＳｉＧｅＯＩ（Silicon Germanium On Insulator）基板で作成してもよい。
【００５８】
上記実施例において、ｎ型をｐ型とし、ｐ型をｎ型としてもよい。このとき、上記ｎ型のウエル領域はｐ型のウエル領域で形成され、アクセストランジスタはアノード側に接合される。
すなわち、図示はしないが、半導体基板に例えばｎ型のシリコン基板を用いる。この半導体基板には素子分離領域が形成され、この素子分離領域によってサイリスタ形成領域が分離されている。
上記サイリスタ形成領域にｎ型ベースとなる第２ｎ型領域ｎ２が形成されている。この第２ｎ型領域ｎ２の下部には、ｐ型のウエル領域が形成され、上記素子分離領域とこのｐ型のウエル領域とで、上記第２ｎ型領域ｎ２が囲まれている。
上記第２ｎ型領域ｎ２上には、ゲート絶縁膜を介してゲート電極が形成され、ゲート電極の側壁にはサイドウォールが形成されている。
また、ゲート電極の一方側の上記第２ｎ型領域ｎ２上には、ゲート電極の側部に形成されたサイドウォールを介して、ｐ型ベースとなる第１ｐ型領域ｐ１が形成されている。
さらに、上記第１ｐ型領域ｐ１上にはカソードとなる第１ｎ型領域ｎ１が形成されている。この第１ｎ型領域ｎ１も上記サイドウォールによってゲート電極と電気的に分離されている。
また、上記ゲート電極の他方側の上記第２ｎ型領域ｎ２上には、ゲート電極の側部に形成されたサイドウォールを介して、アノードとなる第２ｐ型領域ｐ２が形成されている。このアノードは、図示はしていないが、アクセストランジスタに接続されている。
【図面の簡単な説明】
【００５９】
【図１】本発明の半導体装置の駆動方法に係る一実施の形態（実施例）を示した概略構成断面図である。
【図２】ｎ型のウエル領域に印加するバイアスをパラメータとして、カソード電流とタイミングの関係を示した図面である。
【図３】図２のＡ部の拡大図である。
【図４】トランジスタゲート電圧、サイリスタゲート電圧、アノード電圧、ウエル領域電圧、カソード電圧と、時間との関係図である。
【図５】サイリスタＴに係る各タイミングでの電圧値の一例を示した概略構成断面図である。
【図６】トランジスタゲート電圧、サイリスタゲート電圧、アノード電圧、ウエル領域電圧、カソード電圧と、時間との関係図である。
【図７】サイリスタＴに係る各タイミングでの電圧値の一例を示した概略構成断面図である。
【図８】トランジスタゲート電圧、サイリスタゲート電圧、アノード電圧、ウエル領域電圧、カソード電圧と、時間との関係図である。
【図９】サイリスタＴに係る各タイミングでの電圧値の一例を示した概略構成断面図である。
【図１０】トランジスタゲート電圧、サイリスタゲート電圧、アノード電圧、ウエル領域電圧、カソード電圧と、時間との関係図である。
【図１１】サイリスタＴに係る各タイミングでの電圧値の一例を示した概略構成断面図である。
【図１２】トランジスタゲート電圧、サイリスタゲート電圧、アノード電圧、ウエル領域電圧、カソード電圧と、時間との関係図である。
【図１３】サイリスタＴに係る各タイミングでの電圧値の一例を示した概略構成断面図である。
【図１４】トランジスタゲート電圧、サイリスタゲート電圧、アノード電圧、ウエル領域電圧、カソード電圧と、時間との関係図である。
【図１５】サイリスタＴに係る各タイミングでの電圧値の一例を示した概略構成断面図である。
【図１６】トランジスタゲート電圧、サイリスタゲート電圧、アノード電圧、ウエル領域電圧、カソード電圧と、時間との関係図である。
【図１７】サイリスタＴに係る各タイミングでの電圧値の一例を示した概略構成断面図である。
【図１８】本発明の半導体装置の製造方法の一実施例を示した製造工程断面図である。
【図１９】本発明の半導体装置の製造方法の一実施例を示した製造工程断面図である。
【図２０】従来のサイリスタＲＡＭのサイリスタの構成を示した概略構成断面図である。
【符号の説明】
【００６０】
１１…半導体基板、２２…ゲート電極、３１…ｎ型のウエル領域、ｐ１…第１ｐ型領域（第１領域）、ｎ１…第１ｎ型領域（第２領域）、ｐ２…第２ｐ型領域（第３領域）、ｎ２…第２ｎ型領域（第４領域）、Ｔ…サイリスタ
【図１】
2009141296.tif 000003
【図２】
2009141296.tif 000004
【図３】
2009141296.tif 000005
【図４】
2009141296.tif 000006
【図５】
2009141296.tif 000007
【図６】
2009141296.tif 000008
【図７】
2009141296.tif 000009
【図８】
2009141296.tif 000010
【図９】
2009141296.tif 000011
【図１０】
2009141296.tif 000012
【図１１】
2009141296.tif 000013
【図１２】
2009141296.tif 000014
【図１３】
2009141296.tif 000015
【図１４】
2009141296.tif 000016
【図１５】
2009141296.tif 000017
【図１６】
2009141296.tif 000018
【図１７】
2009141296.tif 000019
【図１８】
2009141296.tif 000020
【図１９】
2009141296.tif 000021
【図２０】
2009141296.tif 000022