(57)【要約】【課題】ゲートメタル及びソースメタルを備え、製造コストが低い半導体装置及びその製造方法を提供する。【解決手段】シリコン基板２、抵抗層４、チャネル層５及びソース層６がこの順に積層され、ソース層６及びチャネル層５を貫通して抵抗層４に到達するゲートトレンチ８が形成され、ゲートトレンチ８の内面上にゲート絶縁膜１１が形成され、ゲートトレンチ８内の下部にゲート電極１２が埋設された構造体について、ソース層６を貫通してチャネル層５内に到達するソーストレンチ９を形成する。次に、素子領域の全面に、Ｔｉ層１６、ＴｉＮ層１７及びＷ層１８がこの順に積層されたメタル膜を成膜する。次に、このメタル膜を選択的に除去し、ゲートトレンチ８内の上部及びソーストレンチ９内のみに残留させる。これにより、ゲートメタル１３とソースメタル１５とを同じ種類の金属材料により同時に形成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型のドレイン層と、
前記ドレイン層上に設けられた第２導電型のチャネル層と、
前記チャネル層上に設けられた第１導電型のソース層と、
前記ソース層を貫通し少なくとも前記チャネル層内に形成されたゲートトレンチと、
前記ソース層を貫通し前記チャネル層に到達したソーストレンチと、
前記ゲートトレンチの内面上に形成されたゲート絶縁膜と、
前記ゲートトレンチ内の下部に埋設されたゲート電極と、
前記ゲートトレンチ内の上部に埋設されたゲートメタルと、
前記ソーストレンチ内に埋設されたソースメタルと、
を備え、
前記ゲートメタルと前記ソースメタルとは、同じ種類の金属材料によって形成されていることを特徴とする半導体装置。
【請求項２】
前記ゲート絶縁膜と前記ゲートメタルとの間に介在し、前記ゲート絶縁膜とは異なる構成の絶縁膜をさらに備えたことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ゲートメタルの直上域を含む領域に設けられた絶縁性の層間膜と、
前記層間膜の直上域及び前記ソースメタルの直上域を含む領域に設けられたソース電極と、
をさらに備えたことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
第１導電型のドレイン層上に第２導電型のチャネル層が形成され、前記チャネル層上に第１導電型のソース層が形成され、少なくとも前記チャネル層内に前記ソース層を貫通するゲートトレンチが形成され、前記ゲートトレンチの内面上にゲート絶縁膜が形成され、前記ゲートトレンチ内の下部にゲート電極が埋設された構造体について、前記ソース層を貫通して前記チャネル層内に到達するソーストレンチを形成する工程と、
前記構造体上に金属材料からなるメタル膜を成膜する工程と、
前記メタル膜を選択的に除去し、前記ゲートトレンチ内の上部及び前記ソーストレンチ内に残留させる工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項５】
前記構造体について、前記ゲート絶縁膜とは異なる構成の絶縁膜を前記ゲート絶縁膜の露出部分を覆うように形成する工程と、
前記ソース層上に、前記絶縁膜とは異なる材料により形成され、前記ソーストレンチを形成する予定の領域が開口されたハードマスクを形成する工程と、
前記ハードマスクを除去する工程と、
前記絶縁膜における前記ゲート電極の上面上に形成された部分を除去する工程と、
をさらに備え、
前記ソーストレンチを形成する工程は、前記ハードマスクをマスクとして前記ソース層及び前記チャネル層に対してエッチングを施す工程を有することを特徴とする請求項４記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、トレンチゲートが設けられた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来より、縦形のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor：金属酸化物半導体電界効果トランジスタ）などの縦形の電力用半導体装置においては、セル面積を縮小し、オン抵抗を低減するために、チャネル層内に侵入するトレンチを形成し、このトレンチ内にポリシリコンを埋め込んで、ゲート電極を形成する技術が知られている。また、このゲート電極の抵抗を低減するために、ゲート電極の上部に金属部材（ゲートメタル）を埋め込む技術も知られている（例えば、特許文献１参照。）。
【０００３】
一方、このような半導体装置においては、アバランシェ耐量を向上させるために、チャネル層に到達するようなトレンチを形成し、このトレンチの内部にソース電極に接続された金属部材（ソースメタル）を埋設する技術も開発されている。これにより、半導体装置内で発生したキャリアを効率的に排出することができ、アバランシェ耐量が向上する。
【０００４】
しかしながら、ゲートメタル及びソースメタルを形成すると、工程数が増加し、半導体装置のコストが増大するという問題がある。
【０００５】
【特許文献１】特開２００７−３５８４１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、ゲートメタル及びソースメタルを備え、製造コストが低い半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、第１導電型のドレイン層と、前記ドレイン層上に設けられた第２導電型のチャネル層と、前記チャネル層上に設けられた第１導電型のソース層と、前記ソース層を貫通し少なくとも前記チャネル層内に形成されたゲートトレンチと、前記ソース層を貫通し前記チャネル層に到達したソーストレンチと、前記ゲートトレンチの内面上に形成されたゲート絶縁膜と、前記ゲートトレンチ内の下部に埋設されたゲート電極と、前記ゲートトレンチ内の上部に埋設されたゲートメタルと、前記ソーストレンチ内に埋設されたソースメタルと、を備え、前記ゲートメタルと前記ソースメタルとは、同じ種類の金属材料によって形成されていることを特徴とする半導体装置が提供される。
【０００８】
本発明の他の一態様によれば、第１導電型のドレイン層上に第２導電型のチャネル層が形成され、前記チャネル層上に第１導電型のソース層が形成され、少なくとも前記チャネル層内に前記ソース層を貫通するゲートトレンチが形成され、前記ゲートトレンチの内面上にゲート絶縁膜が形成され、前記ゲートトレンチ内の下部にゲート電極が埋設された構造体について、前記ソース層を貫通して前記チャネル層内に到達するソーストレンチを形成する工程と、前記構造体上に金属材料からなるメタル膜を成膜する工程と、前記メタル膜を選択的に除去し、前記ゲートトレンチ内の上部及び前記ソーストレンチ内に残留させる工程と、を備えたことを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【０００９】
本発明によれば、ゲートメタル及びソースメタルを備え、製造コストが低い半導体装置及びその製造方法を実現することができる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照しつつ、本発明の実施形態について説明する。
図１は、本実施形態に係る半導体装置を例示する断面図である。
【００１１】
図１に示すように、本実施形態に係る半導体装置１においては、縦形のトレンチゲート型ＭＯＳＦＥＴ（ＵＭＯＳ）が形成されている。すなわち、導電型が例えばＮ＋型の単結晶シリコンからなるシリコン基板２が設けられており、その上に、単結晶シリコンがエピタキシャル成長することにより、エピタキシャル層３が設けられている。エピタキシャル層３においては、導電型がＮ−型でありシリコン基板２に接続された抵抗層４が設けられており、抵抗層４の上層部における素子領域、すなわち、半導体装置１において主として電流が流れる領域には、導電型がＰ型であるチャネル層５が形成されており、チャネル層５における上層部の一部には、導電型がＮ型であるソース層６が形成されている。シリコン基板２及び抵抗層４により、ドレイン層が形成されている。
【００１２】
また、半導体装置１の素子領域には、エピタキシャル層３の上面側からソース層６及びチャネル層５を貫通して抵抗層４に到達する複数のゲートトレンチ８と、エピタキシャル層３の上面側からソース層６を貫通してチャネル層５に到達する複数のソーストレンチ９とが形成されている。上方から見て、ゲートトレンチ８及びソーストレンチ９は共にストライプ状であり、相互に平行且つ交互に配列されている。なお、ゲートトレンチ８は必ずしも抵抗層４に到達している必要はないが、少なくともチャネル層５内には形成されている必要がある。また、ソーストレンチ９の下端はチャネル層５内に位置している必要がある。
【００１３】
ゲートトレンチ８の内面上には、ゲート絶縁膜１１が形成されている。ゲート絶縁膜１１は、例えばＯＮＯ膜（Oxide Nitride Oxide film：酸化物−窒化物−酸化物膜）である。また、ゲートトレンチ８内の下部には、例えばポリシリコンからなるゲート電極１２が埋設されており、ゲートトレンチ８内の上部には、金属材料からなるゲートメタル１３が埋設されている。ゲートメタル１３はゲート電極１２に接している。
【００１４】
更に、ゲート絶縁膜１１とゲートメタル１３との間には、保護絶縁膜１４が介在している。保護絶縁膜１４は、例えばシリコン窒化物（ＳｉＮ）の単層からなり、従って、ＯＮＯ膜からなるゲート絶縁膜１１とは膜の構成が異なっている。ゲート電極１２はゲート絶縁膜１１によってエピタキシャル層３から絶縁されており、ゲートメタル１３は保護絶縁膜１４及びゲート絶縁膜１１によってエピタキシャル層３から絶縁されている。従って、ゲートメタル１３とエピタキシャル層３との間の距離は、ゲート電極１２とエピタキシャル層３との間の距離よりも大きい。
【００１５】
また、図１に示す例では、ゲート電極１２とゲートメタル１３との界面は、チャネル層５とソース層６との界面よりも低い位置にあり、従って、チャネル層５内に位置している。但し、ゲート電極１２とゲートメタル１３との界面は、チャネル層５とソース層６との界面よりも高い位置にあってもよい。この場合は、ゲート電極１２とゲートメタル１３との界面は、ソース層６内に位置する。
【００１６】
一方、ソーストレンチ９内には、金属材料からなるソースメタル１５が埋設されている。ゲートメタル１３の上面及びソースメタル１５の上面は、ソース層６の上面と略一致している。すなわち、ゲートメタル１３の上面、ソースメタル１５の上面及びエピタキシャル層３の上面は、略同一平面を構成している。
【００１７】
そして、ゲートメタル１３及びソースメタル１５は、同じ種類の金属材料により形成されている。なお、本明細書において「金属材料」というときは、純金属の他に合金及び導電性を有する金属化合物も含まれる。例えば、ゲートトレンチ８内におけるゲート電極１２の上面上及び保護絶縁膜１４の側面上には、Ｔｉ（チタン）層１６が形成されており、Ｔｉ層１６上にはＴｉＮ（チタンナイトライド）層１７が形成されており、ＴｉＮ層１７によって囲まれる空間には、Ｗ（タングステン層）１８が埋設されている。そして、ゲートトレンチ８内に設けられたＴｉ層１６、ＴｉＮ層１７及びＷ層１８により、ゲートメタル１３が形成されている。一方、ソーストレンチ９の内面上にはＴｉ層１６が形成されており、このＴｉ層１６上にはＴｉＮ層１７が形成されており、このＴｉＮ層１７によって囲まれる空間にはＷ層１８が埋設されている。そして、ソーストレンチ９内に設けられたＴｉ層１６、ＴｉＮ層１７及びＷ層１８により、ソースメタル１５が形成されている。
【００１８】
更に、エピタキシャル層３上におけるゲートトレンチ８の直上域を含む領域には、ゲートトレンチ８を覆うように、絶縁性の層間膜２１が設けられている。層間膜２１は、ソーストレンチ９の直上域には設けられていない。層間膜２１は、例えば、ＴＥＯＳ（Tetra-Ethyl-Ortho-Silicate：正珪酸四エチル（Si(OC2H5)4））を原料とするＣＶＤ法（Chemical Vapor Deposition法：化学気相成長法）により形成されたシリコン酸化膜である。
【００１９】
更にまた、エピタキシャル層３上における素子領域の全体には、層間膜２１を覆うように、ＴｉＷからなるＴｉＷ層２２が設けられている。ＴｉＷ層２２の厚さは例えば０．２μｍである。ＴｉＷ層２２上には、アルミニウム（Ａｌ）からなるＡｌ層２３が形成されている。Ａｌ層２３の厚さは例えば３．８μｍである。ＴｉＷ層２２及びＡｌ層２３により、厚さが例えば４．０μｍのソース電極２４が形成されている。すなわち、ソース電極２４は、エピタキシャル層３上の全面に、層間膜２１を覆うように形成されており、層間膜２１の直上域及びソースメタル１５の直上域を含む領域に設けられている。なお、ＴｉＷ層２２は、Ａｌ層２３を形成するＡｌがエピタキシャル層３内に拡散することを防止するバリアメタルである。ソース電極２４は、ソースメタル１５及びソース層６に対して接続され、ゲートメタル１３に対しては層間膜２１により絶縁されている。一方、シリコン基板２の下面上には、ドレイン電極２５が設けられている。
【００２０】
次に、上述の如く構成された本実施形態に係る半導体装置１の製造方法について説明する。
図２乃至図８は、本実施形態に係る半導体装置の製造方法を例示する工程断面図である。
先ず、図２に示すように、Ｎ＋型のシリコン基板２上に、Ｎ−型のエピタキシャル層３を形成する。次に、エピタキシャル層３の上面側からエッチングを施し、素子領域に複数本のゲートトレンチ８を形成する。次に、ゲートトレンチ８の内面上及びエピタキシャル層３の上面上に、ＯＮＯ膜からなるゲート絶縁膜１１を形成する。次に、素子領域の全面にポリシリコンを堆積させる。その後、エッチバックすることにより、ポリシリコンをゲートトレンチ８内の下部のみに残留させる。これにより、ゲートトレンチ８内の下部にゲート電極１２を形成する。
【００２１】
次に、上方からエピタキシャル層３の素子領域にＰ型不純物、例えば、ボロン（Ｂ）をイオン注入し、エピタキシャル層３の上層部にチャネル層５を形成する。このとき、エピタキシャル層３のうちチャネル層５にならなかった部分が、抵抗層４となる。その後、エピタキシャル層３上に形成されたゲート絶縁膜１１を除去する。
【００２２】
次に、図３に示すように、素子領域に上方からＮ型不純物、例えば、ヒ素（Ａｓ）をイオン注入し、チャネル層５の上層部の少なくとも一部にソース層６を形成する。これにより、Ｎ型のドレイン層（シリコン基板２及び抵抗層４）上にＰ型のチャネル層５が形成され、チャネル層５上にＮ型のソース層６が形成され、少なくともチャネル層５内にソース層６を貫通するゲートトレンチ８が形成され、ゲートトレンチ８の内面上にゲート絶縁膜１１が形成され、ゲートトレンチ８内の下部にゲート電極１２が埋設された構造体３１が作製される。
【００２３】
次に、図４に示すように、構造体３１の素子領域の全面にプラズマＣＶＤ法によりＳｉＮを堆積させてＳｉＮ膜を形成する。そして、このＳｉＮ膜を、ＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）又はウェットエッチングにより選択的に除去して、ゲートトレンチ８の直上域を含む領域に残留させる。これにより、単層のＳｉＮ膜からなる保護絶縁膜１４が、ゲート絶縁膜１１の露出部分を覆うように形成される。このとき、保護絶縁膜１４は、ソーストレンチ９（図１参照）を形成する予定の領域には残留させないようにする。
【００２４】
次に、図５に示すように、ソース層６上の全面に、シリコン酸化物、例えばＤＴＥＯＳ（Densified Tetra Ethyl Ortho Silicate）を原料とするシリコン酸化物からなるハードマスク３２を形成する。ハードマスク３２の厚さは、例えば１．６乃至１．８μｍとする。次に、このハードマスク３２をパターニングして、ソーストレンチ９（図１参照）を形成する予定の領域に開口部３２ａを形成する。そして、このハードマスク３２をマスクとしてエッチングを行い、エピタキシャル層３における開口部３２ａの直下域に相当する部分を選択的に除去し、ソーストレンチ９を形成する。ソーストレンチ９は、例えば、ゲートトレンチ８間の領域に形成する。
【００２５】
次に、図６に示すように、ウェットエッチングを施し、シリコン酸化物からなるハードマスク３２（図示せず）を除去する。このとき、ＯＮＯ膜からなるゲート絶縁膜１１にもシリコン酸化物が含まれているが、ゲート絶縁膜１１はシリコン窒化物からなる保護絶縁膜１４により保護されているため、このウェットエッチングによってゲート絶縁膜１１が損傷を受けることはない。次に、全面にＲＩＥを施して、ソース層６の上面上及びゲート電極１２の上面上に形成された保護絶縁膜１４を除去する。このとき、ゲートトレンチ８の内側面上には、保護絶縁膜１４が残留する。また、熱処理を施して、注入された不純物を活性化させる。
【００２６】
次に、図７に示すように、Ｔｉ／ＴｉＮブランケットＷ工程を実施する。すなわち、全面にＴｉ層１６を形成し、ＴｉＮ層１７を形成し、その後、Ｗ層１８を形成する。Ｔｉ層１６、ＴｉＮ層１７及びＷ層１８（以下、総称して「メタル膜」ともいう）は、ソース層６上に堆積される他に、ゲートトレンチ８内におけるゲート電極１２上及びソーストレンチ９内にも埋め込まれる。
【００２７】
次に、図８に示すように、ソース層６上からメタル膜を除去し、ゲートトレンチ８内及びソーストレンチ９内のみに残留させる。これにより、ゲートトレンチ８内に残留したメタル膜、すなわち、Ｔｉ層１６、ＴｉＮ層１７及びＷ層１８からゲートメタル１３が形成され、ソーストレンチ９内に残留したメタル膜からソースメタル１５が形成される。
【００２８】
次に、図１に示すように、ＴＥＯＳを原料とするＣＶＤ法によりソース層６上の全面にシリコン酸化膜を成膜する。次に、ＲＩＥによりこのシリコン酸化膜を選択的に除去し、ゲートトレンチ８の直上域を含む領域に残留させて層間膜２１を形成する。次に、ソース層６上の全面に、層間膜２１を覆うように、厚さが例えば０．２μｍのＴｉＷ層２２を形成する。次に、例えばＣＶＤ法により、ＴｉＷ層２２上の全面に、厚さが例えば３．８μｍのＡｌ層２３を形成する。これにより、ＴｉＷ層２２及びＡｌ層２３からなるソース電極２４が形成される。一方、シリコン基板２の下面上に、金属材料からなるドレイン電極２５を形成する。このようにして、半導体装置１が製造される。
【００２９】
このようにして製造した半導体装置１においては、ゲートメタル１３を介してゲート電極１２に閾値電圧よりも高い電位が印加されることにより、チャネル層５におけるゲートトレンチ８に接する領域に反転層が形成される。これにより、オン状態となり、ドレイン電極２５からシリコン基板２、抵抗層４、チャネル層５、ソース層６を介してソース電極２４に電流が流れる。一方、ゲート電極１２に閾値電圧よりも低い電位が印加されると、チャネル層５内の反転層が消え、オフ状態となる。また、オン状態のときに発生したキャリアは、オフ状態となったときには、ソースメタル１５を介してソース電極２４に速やかに排出される。
【００３０】
次に、本実施形態の作用効果について説明する。
本実施形態においては、図７に示す工程において、全面にメタル膜を成膜した後、図８に示す工程において、メタル膜をソース層６上から除去すると共に、ゲートトレンチ８内及びソーストレンチ９内に残留させることにより、ゲートメタル１３及びソースメタル１５を形成している。このように、ゲートメタル１３及びソースメタル１５を同一の工程により同時に形成しているため、製造コストを抑えることができる。
【００３１】
従って、本実施形態によれば、ゲートメタルが設けられているためゲート抵抗が低く、ソースメタルが設けられているためアバランシェ耐量が高く、微細化が容易で、ゲートメタル及びソースメタルを同一の工程で形成しているため製造コストが低い半導体装置を実現することができる。
【００３２】
また、本実施形態においては、ゲートメタル１３とゲート絶縁膜１１との間に保護絶縁膜１４が残留しているため、ゲートメタル１３とエピタキシャル層３との間の距離が、ゲート電極１２とエピタキシャル層３との間の距離よりも大きい。これにより、耐圧を高めると共に、ゲート電圧をチャネル領域５のみに効果的に印加することができる。
【００３３】
更に、本実施形態においては、図２に示す工程において、ゲートトレンチ８内に埋設されたポリシリコンのエッチバック量を調節することで、ゲート電極１２とゲートメタル１３との界面の位置を任意に制御することができる。例えば、この界面をソース層６内に位置させることもでき、また、チャネル層５内に位置させることもできる。これにより、半導体装置１の閾値電圧及び耐圧を任意に制御することができる。
【００３４】
更にまた、本実施形態においては、図４に示す工程において、ゲート絶縁膜１１の露出部分を覆うようにシリコン窒化物からなる保護絶縁膜１４を形成しているため、図６に示す工程において、シリコン酸化物からなるハードマスク３２を除去したときに、シリコン酸化物を含むゲート絶縁膜１１に損傷を与えることがない。
【００３５】
更にまた、本実施形態においては、不純物を活性化させるための熱処理などの高温プロセスは、図６に示す工程までに終了させており、図７に示す工程以後は、温度が例えば４２０℃を超えるような高温プロセスは行っていない。これにより、ゲートメタル１３及びソースメタル１５に含まれるタングステン（Ｗ）が高温により収縮したり、Ａｌ層２２に含まれるアルミニウム（Ａｌ）が溶融して移動したりすることがない。
【００３６】
以上、実施形態を参照して本発明を説明したが、本発明はこの実施形態に限定されるものではない。例えば、前述の実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更、又は、工程の追加、削除若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。例えば、前述の実施形態において、ゲートトレンチの直下にＮ＋拡散層を設けてもよい。また、前述の実施形態においては、半導体装置がＭＯＳＦＥＴである例を示したが、本発明はこれに限定されず、縦形のトレンチゲート構造を持つ半導体装置であれば適用可能であり、例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor：絶縁ゲートバイポーラトランジスタ）などにも適用可能である。
【図面の簡単な説明】
【００３７】
【図１】本発明の実施形態に係る半導体装置を例示する断面図である。
【図２】本実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図３】本実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図４】本実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図５】本実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図６】本実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図７】本実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図８】本実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【符号の説明】
【００３８】
１  半導体装置、２  シリコン基板、３  エピタキシャル層、４  抵抗層、５  チャネル層、６  ソース層、８  ゲートトレンチ、９  ソーストレンチ、１１  ゲート絶縁膜、１２  ゲート電極、１３  ゲートメタル、１４  保護絶縁膜、１５  ソースメタル、１６  Ｔｉ層、１７  ＴｉＮ層、１８  Ｗ層、２１  層間膜、２２  ＴｉＷ層、２３  Ａｌ層、２４  ソース電極、２５  ドレイン電極、３１  構造体、３２  ハードマスク、３２ａ  開口部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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