(57)【要約】【課題】ＰＭＯＳトランジスタのソース・ドレイン領域にＳｉＧｅ層が形成されており、当該ＳｉＧｅ層の上面がシリサイド化されている構成において、ソース・ドレイン領域と金属シリサイドとの接触抵抗の低減を図ることができる半導体装置を提供する。【解決手段】本発明に係る半導体装置は、半導体基板１、ＳｉＧｅ層７、高濃度Ｇｅ層８および金属シリサイド層９を備えている。ＳｉＧｅ層７は、ＰＭＯＳトランジスタ１００のソース・ドレイン領域となる半導体基板の表面内に形成される。高濃度Ｇｅ層８は、ＳｉＧｅ層上面に形成され、ＳｉＧｅ層７内におけるＧｅ濃度よりも高いＧｅ濃度を有する。金属シリサイド層９は、高濃度Ｇｅ層８上に形成される。【選択図】  図１
2009043938.tif 000002
【特許請求の範囲】
【請求項１】
ＰＭＯＳトランジスタが形成される半導体基板と、
前記ＰＭＯＳトランジスタのソース・ドレイン領域となる前記半導体基板の表面内に形成される、ＳｉＧｅ層と、
前記ＳｉＧｅ層上に形成され、前記ＳｉＧｅ層内におけるＧｅ濃度よりも高いＧｅ濃度を有する高濃度Ｇｅ層と、
前記高濃度Ｇｅ層上に形成される金属シリサイド層とを、備えている、
ことを特徴とする半導体装置。
【請求項２】
前記高濃度Ｇｅ層は、
前記半導体基板の上面以下の深さ位置に形成されている、
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板の表面内に形成されるエクステンション領域を、さらに備えており、
前記ＳｉＧｅ層の上面は、
エクステンション領域の接合深さ位置より上方に位置する、
ことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記ＳｉＧｅ層には、
Ｐ型の不純物が含まれており、
前記金属シリサイド層は、
Ｎｉと、Ｐ型シリコンとのショットキーバリヤハイトが前記Ｎｉよりも小さい所定の金属とを含む、Ｎｉ合金シリサイド層である、
ことを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記所定の金属の前記Ｎｉ合金シリサイド層内の濃度は、
前記高濃度Ｇｅ層に近いほど、高濃度である、
ことを特徴とする請求項４に記載の半導体装置。
【請求項６】
（Ａ）ＰＭＯＳトランジスタのソース・ドレイン領域となる半導体基板の上面部を除去することにより、リセス部を形成する工程と、
（Ｂ）前記リセス部にＳｉＧｅ層を形成する工程と、
（Ｃ）前記ＳｉＧｅ層上にＳｉ層を形成する工程と、
（Ｄ）前記Ｓｉ層上に、金属層を形成する工程と、
（Ｅ）熱処理により前記Ｓｉ層と前記金属層とを反応させ、金属シリサイド層を形成する工程とを、備えており、
前記工程（Ｃ）は、
前記金属シリサイド層の層厚よりも小さい層厚を有する前記Ｓｉ層を形成する工程であり、
前記工程（Ｅ）は、
前記加熱処理により、前記Ｓｉ層と前記金属層とを反応させると共に、前記ＳｉＧｅ層中のＳｉと前記金属層とを反応させることにより、前記ＳｉＧｅ層上に、高濃度Ｇｅ層および前記金属シリサイド層を形成する工程である、
ことを特徴とする半導体装置の製造方法。
【請求項７】
前記工程（Ｂ）は、
前記半導体基板の上面位置より下方に、前記ＳｉＧｅ層の上面が位置されるように、前記ＳｉＧｅ層を形成する工程である、
ことを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
（Ｆ）前記半導体基板の表面内に、エクステンション領域を形成する工程を、さらに備えており、
前記工程（Ｂ）は、
前記エクステンション領域の接合深さ位置より上方に、前記ＳｉＧｅ層の上面が位置されるように、前記ＳｉＧｅ層を形成する工程である、
ことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記工程（Ｂ）は、
前記リセス部に、Ｐ型の不純物が含まれたＳｉＧｅ層を形成する工程であり、
前記工程（Ｄ）は、
前記Ｓｉ層上に、Ｐ型シリコンとのショットキーバリヤハイトがＮｉよりも小さい所定の金属から成る所定の金属層と、Ｎｉ層とを、当該順に形成する工程である、
ことを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項１０】
前記工程（Ｂ）は、
前記リセス部に、Ｐ型の不純物が含まれたＳｉＧｅ層を形成する工程であり、
前記工程（Ｄ）は、
前記Ｓｉ層上に、Ｎｉと、ＰｄおよびＰｔの少なくとも一方とを含む、前記金属層を形成する工程であり、
前記工程（Ｅ）は、
（Ｅ−１）第一の熱処理により、前記Ｎｉよりも優先的に前記ＰｄまたはＰｔをシリサイド化させる工程と、
（Ｅ−２）前記第一の熱処理より高温である第二の熱処理により、前記Ｎｉをシリサイド化させる工程とを、含む、
ことを特徴とする請求項６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置および半導体装置の製造方法に係る発明であり、特に、ソース・ドレイン領域にＳｉＧｅ層が形成されているＰＭＯＳトランジスタを備える半導体装置および、当該半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
半導体デバイスの高性能化および高集積化が求められる中、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタの駆動電流向上のため、チャネル領域に歪を加える技術がますます重要になってきている。チャネル領域に歪を加える方法として、層間絶縁膜に高ストレスのシリコン窒化膜を形成する技術、または格子定数の異なる半導体をソース・ドレイン領域に形成する技術が挙げられる。後者の従来技術では、ソース・ドレイン領域となる部分にＳｉＧｅ層を形成することにより、ＰＭＯＳトランジスタのチャネル層に圧縮歪を発生させている。上面がシリサイド化されているＳｉＧｅ層がＰＭＯＳのソース・ドレイン領域に形成される技術の概要は、以下の通りである。
【０００３】
半導体基板上に、ゲート絶縁膜とゲート電極とから成るゲート構造を形成する。次に、ソース・ドレイン領域となる部分の半導体基板上面に、リセス部（凹部）を形成する。次に、エピタキシャル成長により、上記リセス部にＳｉＧｅ層を形成する。次に、ゲート構造を覆うように、半導体基板上にＮｉ膜とＴｉＮ膜とを当該順に積層させる。その後、熱処理を施す。これにより、ポリシリコンから成るゲート電極の上面およびＳｉＧｅ層上面にＮｉシリサイド膜が形成される。
【０００４】
なお、上述したように、ＳｉＧｅ層の上面に金属シリサイドを形成すると、金属シリサイドの抵抗が著しく増加する。これは、Ｓｉと比較してＧｅの反応生成熱が小さく、Ｓｉと優先的に反応することで、金属シリサイドが不均一形成され、凝集が起こるからである。当該金属シリサイドの抵抗増加の結果、トランジスタに必要な電圧を印加できず、ＰＭＯＳトランジスタは正常に動作しなくなる。
【０００５】
当該問題を解決する目的で、ＳｉＧｅ層上にＳｉ層を形成し、当該Ｓｉ層に金属を形成し、当該Ｓｉと金属とをのみ反応させることにより、ＳｉＧｅ層上に金属シリサイドを形成する技術がある。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、半導体デバイスの高集積化のため、トランジスタの微細化がさらに進み、ゲート長がさらに縮小されつつある。これにより、チャネル抵抗が減少する一方で、ゲート幅の縮小により、金属シリサイドとソース・ドレイン領域との接触抵抗がさらに増加しつつある。
【０００７】
トランジスタ動作に必要な電圧は、金属シリサイドと接続するコンタクトホールを経由して印加される。したがって、デバイスの微細化によりチャネル抵抗が減少するに従い、ソース・ドレイン領域と金属シリサイドとの接触抵抗の影響が無視できなくなり、トランジスタの駆動電流向上の妨げとなる。
【０００８】
そこで、本発明は、ＰＭＯＳトランジスタのソース・ドレイン領域にＳｉＧｅ層が形成されており、当該ＳｉＧｅ層の上面がシリサイド化されている構成において、ソース・ドレイン領域と金属シリサイドとの接触抵抗の低減を図ることができる半導体装置、および当該半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明に係る１の実施の形態においては、半導体装置は、以下の構成を備えている。すなわち、ＰＭＯＳトランジスタが形成される半導体基板と、半導体基板の表面内に形成されるＳｉＧｅ層と、ＳｉＧｅ層上面に形成される高濃度Ｇｅ層と、高濃度Ｇｅ層上に形成される金属シリサイド層とを、備えている。
【発明の効果】
【００１０】
上記実施の形態によれば、Ｇｅは、Ｓｉと比較してバンドギャップが狭い。したがって、ＳｉＧｅ層と金属シリサイド層との間に、高濃度Ｇｅ層を形成させることにより、ＳｉＧｅ層−金属シリサイド層間における接触抵抗を減少することができる。
【発明を実施するための最良の形態】
【００１１】
以下、この発明をその実施の形態を示す図面に基づいて具体的に説明する。
【００１２】
＜実施の形態１＞
図１は、本実施の形態に係るＰ−ＭＯＳＦＥＴ（ＭＯＳ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：以下、ＰＭＯＳトランジスタと称する）１００の構成を示す断面図である。また、図２は、図１の丸で囲まれた部分Ｃ１の拡大図である。
【００１３】
図１に示すように、半導体基板１には、ＰＭＯＳトランジスタ１００が形成されている。半導体基板１は、ｎ型不純物を含み、シリコンから成る（つまり、半導体基板１は、ｎ型である）。また、半導体基板１の表面内には、素子分離膜２が形成されており、当該素子分離膜２により、ＰＭＯＳトランジスタ１００は他の半導体素子と電気的に分離されている。また、半導体基板１上には、ゲート絶縁膜３とゲート電極４と金属シリサイド層５とが当該順に積層された積層体（以下、ゲート構造と称する）が形成されている。当該ゲート構造の側面部には、サイドウォール膜６が形成されている。
【００１４】
また、図１，２に示すように、ゲート構造の両脇の半導体基板１の表面内には、Ｐ型を有するＳｉＧｅ（シリコン・ゲルマニウム）層７が形成されている。つまり、ＰＭＯＳトランジスタ１００のソース・ドレイン領域となる半導体基板の表面内に、上記ＳｉＧｅ層７は形成される。また、ＳｉＧｅ層７上には、高濃度Ｇｅ層８が形成される。
【００１５】
ここで、高濃度Ｇｅ層８は、ＳｉＧｅ層７内におけるＧｅ濃度よりも高いＧｅ濃度を有する層である。当該意味において、高濃度Ｇｅ層８は、Ｇｅ偏析層と称することもできる。また、図１に示すように、高濃度Ｇｅ層８は、半導体基板１の上面を含むそれより深い位置に形成されている。また、高濃度Ｇｅ層８上には、金属シリサイド層９が形成される。
【００１６】
なお、ゲート構造の下方の半導体基板１の表面付近（換言すれば、ソース・ドレイン領域間）にチャネル領域が形成される。
【００１７】
次に、本実施の形態に係るＰＭＯＳトランジスタ１００の製造方法について、工程断面図を用いて説明する。
【００１８】
まず、図３に示すように、ＳＴＩ（シャロートレンチアイソレーション）法により、半導体基板１の表面内に、素子分離膜２を形成する。次に、半導体基板１上に、シリコン酸化膜（または、酸窒化膜やＨｆ酸化膜等）を形成する。そして、当該シリコン酸化膜上に、ポリシリコン層を形成する。さらに、ポリシリコン層上に、シリコン窒化膜またはシリコン酸化膜から成るハードマスク１２を形成する。
【００１９】
ハードマスク１２を所定の形状にパターニングした後、パターニング後のハードマスク１２をマスクとして使用して、シリコン酸化膜およびポリシリコン層に対して、エッチング処理を行う。これにより、図４に示すように、半導体基板１上に、ゲート絶縁膜３およびゲート電極４が当該順に積層されたゲート構造が形成される。なお、ゲート電極４上には、ハードマスク１２が残存している。
【００２０】
次に、上記ハードマスク１２およびゲート構造をマスクとして使用して、半導体基板１の上面に対してイオン注入処理を施す。当該イオン注入処理により、図５に示すように、ゲート構造の両脇の半導体基板１の表面内に、浅い接合のエクステンション領域１１が形成される。
【００２１】
次に、ハードマスク１２およびゲート構造を覆うように、シリコン酸化膜（若しくは、シリコン酸化膜とシリコン窒化膜との積層構造膜）を、半導体基板１上に形成する。その後、当該シリコン酸化膜に対して異方性エッチング処理を施す。これにより、図６に示すように、ゲート構造の両側面にサイドウォールスペーサー６が形成される。
【００２２】
次に、サイドウォールスペーサー６、ハードマスク１２、素子分離膜２をマスクとして使用して、半導体基板１の上面に対してエッチング処理を施す。つまり、ＰＭＯＳトランジスタ１００のソース・ドレイン領域となる半導体基板１の上面部を除去する。当該エッチング処理により、図７に示すように、ゲート構造の両脇の半導体基板１には、リセス部１５が形成される。ここで、当該リセス部１５の深さは、たとえば３０〜６０ｎｍ程度である。
【００２３】
次に、当該リセス部１５に対して、エピタキシャル成長法を施す。これにより、図８に示すように、リセス部１５内にＳｉＧｅ層７を成長（形成）させる。ここで、ＳｉＧｅ層７におけるＧｅの濃度は、たとえば１０〜２０％である。また、リセス部１５に形成されるＳｉＧｅ層７の上面位置が、半導体基板１の上面（換言すれば、ゲート絶縁膜３の底面）位置より下方になるように、当該ＳｉＧｅ層７の成長を調整しても良い（図８参照）。
【００２４】
次に、ＳｉＧｅ層７に対して、上記と異なる条件でエピタキシャル成長法を施す。これに、図９に示すように、ＳｉＧｅ層７上に、層厚１０〜１５ｎｍ程度のＳｉ層１８を成長（形成）させる。ここで、Ｓｉ層１８の層厚は、後に形成される金属シリサイド層９の層厚（たとえば、１２〜２０ｎｍ）よりも小さい。なお、後述するシリサイド処理後により形成される金属シリサイド層９において、組成の不均一（凝集）が生じないようにすることが望まれる。したがって、当該観点より、Ｓｉ層１８の層厚は、後に形成される金属シリサイド層９の層厚の８０〜９０％程度であることが望ましい。
【００２５】
次に、ゲート電極４上のハードマスク１２を除去する。ここで、素子分離膜２やサイドウォールスペーサー６がシリコン酸化膜から形成されている場合には、ハードマスク１２としてシリコン窒化膜を用いることが望ましい。これにより、リン酸により、当該ハードマスク１２のみを選択的に除去することができる。
【００２６】
その後、スパッタ法により、シリサイド化の対象となる金属層としてＮｉ層２０を、図９に示した製造途中の半導体装置上に形成する（図１０参照）。さらに、スパッタ法により、保護膜としてＴｉＮ層２１をＮｉ層２０上に形成する（図１０参照）。ここで、Ｎｉ層２０の層厚は、６〜１２ｎｍ程度であり、ＴｉＮ層２１の層厚は、１０〜２０ｎｍ程度である。ここで、ＳｉＧｅ層７および当該ＳｉＧｅ層７上に形成される構成の拡大図を、図１１に示す。
【００２７】
その後、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）法等による熱処理を、図１０に示した製造途中の半導体装置に対して施す。ここで、当該熱処理は、たとえば２５０〜４００℃で３０秒程度の条件で行われる。当該熱処理により、Ｎｉ層２０とＳｉ層１８とを反応させるとともに、Ｎｉ層２０とポリシリコンから成るゲート電極４とを反応させる（シリサイド処理）。
【００２８】
ここで、ＳｉＧｅ層７の上方に形成されたＮｉ層２０は、Ｓｉ層１８を全て消費し、さらにＳｉＧｅ層７中のＳｉと反応する。これは、Ｓｉ層１８の層厚を予め、金属（Ｎｉ）シリサイド層９の層厚よりも薄く設定したためである。このような層厚設定により、Ｎｉ層２０とＳｉＧｅ層７中のＳｉと確実に反応させることができる。
【００２９】
また、ＮｉとＳｉとの反応熱は−４５ｋＪ／ｍｏｌであるのに対し、ＮｉＧｅの反応熱は−３２ｋＪ／ｍｏｌである。したがって、ＮｉはＳｉとより安定に存在する。Ｓｉ層１８の層厚がＮｉ層２０の層厚の８０〜９０％程度とする。すると、Ｎｉ層２０の大部分（８０〜９０％程度）はＳｉＧｅ層７上に形成したＳｉ層１８と反応するため、安定なシリサイド反応が可能である。また、Ｎｉ層２０の残り（１０〜２０％程度）は、ＳｉＧｅ層７と反応する。しかし、Ｎｉは、Ｇｅと比較して、エネルギー的に有利なＳｉと優先的に反応する。よって、金属（Ｎｉ）シリサイド層９とＳｉＧｅ層７との間に、効果的に、Ｇｅが偏析し、結果として、図２に示したように、金属（Ｎｉ）シリサイド層９とＳｉＧｅ層７との間に、高濃度Ｇｅ層８が形成される。
【００３０】
つまり、上記シリサイド処理により、ＳｉＧｅ層７、高濃度Ｇｅ層８、および金属シリサイド層９が当該順に形成された積層体が形成される（図１，２）。さらに、当該シリサイド処理により、ゲート電極４上（内）には、金属シリサイド層５が形成される（図１）。
【００３１】
なお、上記シリサイド処理後、硫酸と過酸化水素水との混合薬液を用いて、未反応のＮｉ層２０およびＴｉＮ層２１を除去する。その後、金属シリサイド層５，９を低抵抗化するため、ＲＴＡ法等の熱処理を施す。当該熱処理は、たとえば４００℃から５００℃で３０秒程度の条件で行われる。
【００３２】
上記各工程により、図１に示した構成が完成する。その後、層間絶縁膜を形成し、ゲート電極４および金属シリサイド層９に到達するコンタクトホールを形成する。さらに、上層において導電性配線を形成することにより、ＰＭＯＳトランジスタ１００を含む半導体装置が形成される。
【００３３】
以上のように、本実施の形態に係る半導体装置では、ＳｉＧｅ層７の上面に、ＳｉＧｅ層７内におけるＧｅ濃度よりも高いＧｅ濃度を有する高濃度Ｇｅ層８が形成される。さらに、高濃度Ｇｅ層８上に金属シリサイド層９が形成される。
【００３４】
Ｇｅは、Ｓｉと比較してバンドギャップが狭い。したがって、ＳｉＧｅ層７と金属シリサイド層９との間に、高濃度Ｇｅ層８を形成させることにより、ＳｉＧｅ層７−金属シリサイド層９間における接触抵抗を減少することができる。当該接触抵抗の低減により、ＰＭＯＳトランジスタ１００の駆動電流を増加させることが可能となる。
【００３５】
また、上記のように、ＳｉＧｅ層７上に、金属シリサイド層９の層厚よりも小さい層厚を有するＳｉ層１８を形成する。そして、Ｓｉ層１８上に、シリサイド反応の対象となる金属層（Ｎｉ層）２０を形成する。その後、熱処理を施す。
【００３６】
以上のように、ＳｉＧｅ層７上のＳｉ層１８の層厚を、その後に形成される金属シリサイド層９の層厚より薄く設定する。これにより、ＳｉＧｅ層７と金属シリサイド層９との間に、効果的に高濃度Ｇｅ層８を形成させることができる。
【００３７】
また、図１２に示すように、半導体基板１の上面より上方の位置に、高濃度Ｇｅ層８を形成しても良い。しかし、図１に示すように、高濃度Ｇｅ層８を、半導体基板１の上面を含むそれよりも深い（下方）位置に形成することが望ましい。
【００３８】
上記のように、図１に示す位置に高濃度Ｇｅ層８を形成する。ここで、Ｇｅ濃度に依存して格子定数も変化するので、ＳｉＧｅ層７の格子定数よりも、高濃度Ｇｅ層８の格子定数の方が大きい。したがって、図１に示す構造では、ソース・ドレイン領域間のチャネルの近くに高濃度Ｇｅ層８が存在するので、図１２に示す構造の場合よりも、チャネルに生じる圧縮歪をさらに助長することができる。よって、ＰＭＯＳトランジスタ１００の駆動電流をさらに増加させることができる。つまり、より高速動作が可能な半導体装置を提供できる。
【００３９】
なお、リセス部１５にＳｉＧｅ層７を成長させる際に、半導体基板１の上面位置より下方に、ＳｉＧｅ層７の上面が位置されるように、当該ＳｉＧｅ層７を形成・成長させる。そして、その後のＳｉ層１８、Ｎｉ層２０等の形成処理およびシリサイド処理を施す。これにより、半導体基板１の上面を含むそれよりも深い（下方）位置に、高濃度Ｇｅ層８を容易に形成することができる。
【００４０】
ただし、図１に示す位置に高濃度Ｇｅ層８を形成する場合、エクステンション領域１１の接合深さ位置より上方にＳｉＧｅ層７の上面が位置されるように、当該ＳｉＧｅ層７を形成することが望まれる。これは、ＳｉＧｅ層７の上面がエクステンション領域１１の接合深さより深くなると、接合リーク電流が増加するからである。
【００４１】
＜実施の形態２＞
本実施の形態に係る半導体装置は、実施の形態１で説明した金属（Ｎｉ）シリサイド層９中に、所定の金属が含まれていることが特徴である。ここで、所定の金属とは、Ｎｉよりも小さい、Ｐ型シリコンとのショットキーバリヤハイト（ショットキー障壁）を有する金属である。
【００４２】
図１３は、本実施の形態に係る半導体装置の、ＳｉＧｅ層７および当該ＳｉＧｅ層７の上方に形成される構造の構成を示す拡大図である。
【００４３】
Ｐ型の不純物が含まれているＳｉＧｅ層７上には、実施の形態１で説明した高濃度Ｇｅ層８が形成されている。さらに、高濃度Ｇｅ層８上には、Ｎｉ合金シリサイド層５９が形成されている。
【００４４】
ここで、本実施の形態では、Ｎｉ合金シリサイド層５９には、主成分のＮｉの他に、所定の金属が含まれている。上記の通り、Ｐ型シリコンに対する所定の金属のショットキーバリヤハイトは、Ｐ型シリコンに対するＮｉのショットキーバリヤハイトよりも小さい。また、所定の金属のＮｉシリサイド層５９内の濃度は、高濃度Ｇｅ層８に近いほど、高濃度である。
【００４５】
つまり、図１３に示すように、Ｎｉ合金シリサイド層５９は、所定の金属の濃度が比較的高い層５９ａと、当該層５９ａよりも所定の金属の濃度が低い層５９ｂとから構成される。なお、上記の通り、高濃度Ｇｅ層８上に層５９ａが位置しており、当該層５９ａ上に層５９ｂが位置している。
【００４６】
上記所定の金属として、ルテニウム（Ｒｕ）、プラチナ（Ｐｔ）、バナジウム（Ｖ）、パラジウム（Ｐｄ）等を採用することができる。なお、Ｎｉ合金シリサイド層５９に、前記各元素の少なくも２種類以上を含んでも良い。
【００４７】
次に、本実施の形態に係る半導体装置の製造方法を、ＳｉＧｅ層７付近の拡大断面図を用いて説明する。
【００４８】
まず、図８で示したように、半導体基板１に形成されたリセス部１５に、ＳｉＧｅ層７を形成する。次に、ＳｉＧｅ層７上に、膜厚１０〜１５ｎｍ程度のＳｉ層１８を形成する（図１４）。ここで、イオン注入処理により、ＳｉＧｅ層７およびＳｉ層１８には、Ｐ型の不純物が含まれる。
【００４９】
次に、スパッタ法等により、Ｓｉ層１８上に、上記で列記した所定の金属から成る所定の金属層３１を形成する（図１４）。ここで、当該所定の金属層３１の層厚は１〜３ｎｍ程度である。さらに、実施の形態１と同様に、所定の金属層３１上に、Ｎｉ層２０（層厚５〜１０ｎｍ）を形成し、Ｎｉ層２０上にＴｉＮ膜２１を形成する（図１４）。
【００５０】
その後、ＲＴＡ法等による熱処理を、図１４に示した構成を有する製造途中の半導体装置に対して施す。ここで、当該熱処理は、たとえば２００〜４５０℃の条件で行われる。当該熱処理（シリサイド処理）により、図１５に示す構成が形成される。つまり、ＳｉＧｅ層７上に高濃度Ｇｅ層８が形成され、当該高濃度Ｇｅ層８上にＮｉ合金シリサイド層５９が形成される。ここで、所定の金属層３１がよりＳｉＧｅ層７に近い側に形成されていた。したがって、Ｎｉ合金シリサイド層５９において、高濃度Ｇｅ層８側の所定の金属の濃度が比較的高くなる（つまり、上記層５９ａ，５９ｂの堆積順にＮｉ合金シリサイド層５９は形成される）。
【００５１】
なお、高濃度Ｇｅ層８の形成原理は、実施の形態１で説明した通りである。また、所定の金属として、Ｎｉと比較して、Ｇｅと反応しやすい元素を選択すれば、高濃度Ｇｅ層８側のＮｉ合金シリサイド層５９における所定の金属の濃度を、さらに効果的に高濃度にすることができる。
【００５２】
たとえば、ＰｔＧｅの反応熱は−４６ｋＪ／ｍｏｌであり、ＰｔＮｉ化合物よりもＰｔＧｅ化合物の方が安定である。また、ＰｔＳｉの反応熱は−５９ｋＪ／ｍｏｌである。よって、ＰｔはＳｉと優先的に反応し、ＳｉＧｅ層７の上部において高濃度のＧｅが偏析する。しかし、ＰｔＮｉ化合物よりもＰｔＧｅ化合物の方が安定であるため、ＰｔはＳｉＧｅ層７側に形成される。つまり、所定の金属として、Ｎｉと比較して、Ｇｅと反応しやすい元素を選択すれば、図１５の構成がより効果的に形成される。
【００５３】
その後、選択的に未反応なＮｉ層２０とＴｉＮ層２１とを除去し、Ｎｉ合金シリサイド層５９の低抵抗化のための熱処理を施す。ここで、当該熱処理は、温度４００〜６００℃の条件で行われる。
【００５４】
その後の工程は、実施の形態１と同様である。
【００５５】
以上のように、本実施の形態では、ＳｉＧｅ層７には、Ｐ型の不純物が含まれており、Ｎｉ合金シリサイド層５９内に、所定の金属が添加されている。ここで、所定の金属は、Ｎｉよりも小さい、Ｐ型シリコンとのショットキーバリヤハイトを有する。
【００５６】
したがって、実施の形態１よりも、ＳｉＧｅ層７−Ｎｉ合金シリサイド層５９間における接触抵抗をさらに減少させることができる。
【００５７】
なお、上記構成のように、所定の金属のＮｉ合金シリサイド層５９内の濃度は、高濃度Ｇｅ層８に近いほど、高濃度であることが望ましい（図１３）。これにより、たとえば、Ｎｉ合金シリサイド層５９内に所定の金属が均一に添加されている場合よりも、さらに上記接触抵抗の低減を図ることができる。
【００５８】
また、上記の通り、ＳｉＧｅ層７上にＳｉ層１８を形成し、Ｓｉ層１８上に、所定の金属層３１とＮｉ層２０とを、当該順に形成する。これにより、高濃度Ｇｅ層８側のＮｉ合金シリサイド層５９内における所定の金属の濃度を、より効果的に、高濃度とすることができる。
【００５９】
なお、Ｎｉ合金シリサイド層５９内における所定の金属の濃度分布が任意で良いのであれば、下記の他の製造方法も採用できる。
【００６０】
つまり、Ｓｉ層１８形成後、Ｎｉと所定の金属（金属の原子数比は、例えば数ａｔｍ％から１０ａｔｍ％）とか成るスパッタターゲットを用いた、スパッタ法を実施する。これにより、Ｓｉ層１８上に、Ｎｉ合金層３５が形成される（図１６参照）。その後、Ｎｉ合金層３５上に、保護膜としてＴｉＮ膜２１を形成する（図１６参照）。その後、熱処理（２００〜３００℃）を施す。これにより、ＳｉＧｅ層７上に高濃度Ｇｅ層８、高濃度Ｇｅ層８上に所定の金属を含むＮｉ合金シリサイド層５９が形成される。ここで、当方方法により形成されるＮｉ合金シリサイド層５９における所定の金属の濃度分布は、均一である。さらにその後、Ｎｉシリサイド層の低抵抗化のために、４００〜６００℃程度の熱処理を施す。
【００６１】
なお、当該他の製造法方法の場合においても、スパッタターゲットとして、Ｎｉと比較してＧｅとの反応熱の高い所定の金属（たとえば、Ｐｔ，Ｖ等）を選択する。これにより、Ｎｉ合金層３５を形成する上記方法においても、Ｎｉ合金シリサイド層５９内の高濃度Ｇｅ層側において、所定の金属の濃度が高くすることができる。
【００６２】
＜実施の形態３＞
本実施の形態では、Ｎｉ合金シリサイド層５９内の所定の金属が高濃度Ｇｅ層８側において高濃度に含まれる構成の、実施の形態２以外の製造方法について説明する。ここで、所定の金属は、上記の通り、Ｎｉよりも小さい、Ｐ型シリコンとのショットキーバリヤハイト（ショットキー障壁）を有する。
【００６３】
本実施の形態に係る半導体装置の製造方法を、ＳｉＧｅ層７付近の拡大断面図を用いて説明する。
【００６４】
まず、図８で示したように、半導体基板１に形成されたリセス部１５に、ＳｉＧｅ層７を形成する。次に、ＳｉＧｅ層７上に、膜厚１０〜１５ｎｍ程度のＳｉ層１８を形成する（図１７）。ここで、イオン注入処理により、ＳｉＧｅ層７およびＳｉ層１８には、Ｐ型の不純物が含まれる。
【００６５】
次に、Ｎｉ（主成分）とＰｄ（３％から１０％）とから成るスパッタターゲットを用いた、スパッタ法を実施する。これにより、Ｓｉ層１８上に、層厚５〜１２ｎｍ程度のＮｉ−Ｐｄ合金層４１が形成される（図１７）。その後、Ｎｉ−Ｐｄ合金層４１上に、保護膜として、膜厚１５ｎｍ程度のＴｉＮ膜２１を形成する（図１７）。当該Ｐｄは、実施の形態２で説明した所定の金属であり、さらにＮｉよりも低温でシリサイド反応する元素である。
【００６６】
その後、シリサイド化のために第一の熱処理を施す。当該第一の熱処理により、Ｓｉ層１８とＮｉ−Ｐｄ合金層４１中のＰｄとを優先的に反応させる。ここで、当該第一の熱処理として、温度１５０〜２２０℃、時間３０〜６０秒程度の条件のＲＴＡ処理を採用できる。当該第一の熱処理により、図１８に示すように、Ｓｉ層１８の層厚は減少し、当該Ｓｉ層１８上にはＰｄシリサイド層４２が形成される。なお、Ｐｄがシリサイドされることにより、Ｎｉ−Ｐｄ合金層４１は、Ｐｄ濃度が減少したＮｉ−Ｐｄ合金層４３となる（図１８）。
【００６７】
その後、さらなるＮｉシリサイド化のために、第一の熱処理より高温な第二の熱処理を施す。当該第二の熱処理により、残りのＳｉ層１８はＮｉ層４３と完全に反応し、Ｓｉ層１８との反応後は、Ｎｉ層４３は、ＳｉＧｅ層７中のＳｉと反応する。ここで、当該第二の熱処理として、温度２５０〜４００℃、時間３０〜６０秒程度の条件のＲＴＡ処理を採用できる。
【００６８】
上記のように、シリサイド化処理に際して、第一の熱処理と当該第一の熱処理より高温である第二の熱処理とから成る、２段階熱処理を行う。第一の熱処理により、Ｐｄが優先的にシリサイド化され、Ｎｉ層４３より下層にＰｄシリサイド層４２が形成される（図１８）。したがって、第二の熱処理を施すことにより、図１３に示すように、Ｎｉ合金シリサイド層５９が形成されると共に、当該Ｎｉ合金シリサイド層５９内の高濃度Ｇｅ層８側において、Ｐｄ（所定の金属）が高濃度に含まれる。
【００６９】
その後、Ｎｉ合金シリサイド層５９の低抵抗化のために、４００〜６００℃程度の熱処理を施す。以降の工程は実施の形態１と同じである。
【００７０】
なお、本実施の形態では、ＮｉにＰｄを添加したスパッタターゲットを用いて、Ｓｉ層１８上にＮｉ−Ｐｄ合金層４１を形成した。しかし、ＮｉにＰｔを添加したスパッタターゲットを用いて、Ｓｉ層１８上にＮｉ−Ｐｔ合金層を形成し、その後、シリサイド化のために、上記第一の熱処理および第二の熱処理を施しても良い。この場合においても、図１３に示すように、Ｎｉ合金シリサイド層５９内の高濃度Ｇｅ層８側において、Ｐｔ（所定の金属）を高濃度に含ませることができる。
【００７１】
また、ＮｉにＰｄおよびＰｔを添加したスパッタターゲットを用いて、Ｓｉ層１８上に、Ｎｉ−Ｐｔ−Ｐｄ合金層を形成し、その後、シリサイド化のために、上記第一の熱処理および第二の熱処理を施しても良い。
【図面の簡単な説明】
【００７２】
【図１】実施の形態１に係る半導体装置の構成を示す断面図である。
【図２】ＳｉＧｅ層付近の構成を示す拡大断面図である。
【図３】実施の形態１に係る半導体装置の製造方法を説明するための工程断面図である。
【図４】実施の形態１に係る半導体装置の製造方法を説明するための工程断面図である。
【図５】実施の形態１に係る半導体装置の製造方法を説明するための工程断面図である。
【図６】実施の形態１に係る半導体装置の製造方法を説明するための工程断面図である。
【図７】実施の形態１に係る半導体装置の製造方法を説明するための工程断面図である。
【図８】実施の形態１に係る半導体装置の製造方法を説明するための工程断面図である。
【図９】実施の形態１に係る半導体装置の製造方法を説明するための工程断面図である。
【図１０】実施の形態１に係る半導体装置の製造方法を説明するための工程断面図である。
【図１１】ＳｉＧｅ層付近の構成を示す拡大断面図である。
【図１２】実施の形態１に係る半導体装置の他の構成を示す断面図である。
【図１３】実施の形態２に係る半導体装置のＳｉＧｅ層付近の構成を示す断面図である。
【図１４】実施の形態２に係る半導体装置の製造方法を説明するための拡大工程断面図である。
【図１５】実施の形態２に係る半導体装置の製造方法を説明するための拡大工程断面図である。
【図１６】実施の形態２に係る半導体装置の他の製造方法を説明するための拡大工程断面図である。
【図１７】実施の形態３に係る半導体装置の製造方法を説明するための拡大工程断面図である。
【図１８】実施の形態３に係る半導体装置の製造方法を説明するための拡大工程断面図である。
【符号の説明】
【００７３】
１  半導体基板、２  素子分離膜、３  ゲート絶縁膜、４  ゲート電極、５，９  金属（Ｎｉ）シリサイド層、６  サイドウォールスペーサー、７  ＧｅＳｉ層、８  高濃度Ｇｅ層、９ａ  所定の金属高濃度層、１１  エクステンション領域、１５  リセス部、１８  Ｓｉ層、２０，４３  Ｎｉ層、２１  ＴｉＮ層、３１  所定の金属層、３５  Ｎｉ合金層、４１  Ｎｉ−Ｐｄ合金層、４２  Ｐｄシリサイド層、５９  Ｎｉ合金シリサイド層、１００  ＰＭＯＳＦＥＴ（ＰＭＯＳトランジスタ）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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