(57)【要約】【課題】記憶情報のセキュリティ性の高い半導体装置を製造工程数の増加を抑えて製造することのできる技術を提供する。【解決手段】半導体基板１０の主面に細い配線Ｍ１ａと太い配線Ｍ１ｂとを形成した後、高密度プラズマＣＶＤ法によりこれら配線Ｍ１ａ，Ｍ１ｂを覆う絶縁膜２６を堆積し、さらに遮光膜２７および下層絶縁膜２８ａを順次堆積する。続いて下層絶縁膜２８ａの表面をＣＭＰ法により研磨して太い配線Ｍ１ｂの上の遮光膜２７を露出させ、さらに太い配線Ｍ１ｂの上の遮光膜２７を研磨して除去した後、上層絶縁膜２８ｂを堆積する。続いて太い配線Ｍ１ｂの上の絶縁膜２６および上層絶縁膜２８ｂに、太い配線Ｍ１ｂに達する接続孔２９ａを形成した後、接続孔２９ａの内部にプラグ３１を埋め込む。【選択図】図１５
2009021428.tif 000002
【特許請求の範囲】
【請求項１】
以下の工程を含むことを特徴とする半導体装置の製造方法：
（ａ）半導体基板の主面に第１金属膜を堆積した後、前記第１金属膜をパターニングして第１幅を有する第１配線と、前記第１幅よりも大きい第２幅を有する第２配線とを形成する工程；
（ｂ）前記半導体基板の主面に前記第１および第２配線を覆う第１絶縁膜を高密度プラズマＣＶＤ法により堆積する工程；
（ｃ）前記（ｂ）工程の後、前記半導体基板の主面に第２金属膜を堆積する工程；
（ｄ）前記（ｃ）工程の後、前記半導体基板の主面に第２絶縁膜を堆積する工程；
（ｅ）前記第２絶縁膜の表面を研磨して前記第２配線の上の前記第２金属膜を露出させた後、前記第２配線の上の露出した前記第２金属膜を研磨して除去する工程；
（ｆ）前記（ｅ）工程の後、前記半導体基板の主面に第３絶縁膜を堆積する工程；
（ｇ）前記第２配線の上の前記第１および第３絶縁膜に、前記第２配線に達する第１接続孔を形成し、前記第１接続孔の内部にプラグを埋め込む工程。
【請求項２】
請求項１記載の半導体装置の製造方法において、前記（ｂ）工程では、前記第１配線の上に上部が尖った凸形状の前記第１絶縁膜が形成され、前記第２配線の上に上部が平坦な凸形状の前記第１絶縁膜が形成されることを特徴とする半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法において、前記第１配線の上に形成される前記第１絶縁膜の凸形状の先端部分が、前記第２配線の上に形成される前記第１絶縁膜の凸形状の平坦部分よりも低いことを特徴とする半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、前記第１配線の前記第１幅は１μｍ以下であることを特徴とする半導体装置の製造方法。
【請求項５】
請求項１記載の半導体装置の製造方法において、前記第２配線の前記第２幅は５０μｍ以上であることを特徴とする半導体装置の製造方法。
【請求項６】
請求項１記載の半導体装置の製造方法において、前記第２金属膜の厚さは０．１μｍ以下であることを特徴とする半導体装置の製造方法。
【請求項７】
請求項１記載の半導体装置の製造方法において、前記（ｅ）工程では、ＣＭＰ法により前記第２絶縁膜、および前記第２配線の上の露出した前記第２金属膜を研磨することを特徴とする半導体装置の製造方法。
【請求項８】
請求項１記載の半導体装置の製造方法において、前記（ｃ）工程と前記（ｄ）工程との間に以下の工程をさらに含むことを特徴とする半導体装置の製造方法；
（ｈ）前記第２金属膜をパターニングして、前記第２金属膜からなるダミーパターンを形成する工程。
【請求項９】
請求項８記載の半導体装置の製造方法において、前記（ｇ）工程において、さらに以下の工程を含むことを特徴とする半導体装置の製造方法；
（ｇ１）前記第１配線の上の前記第１、第２および第３絶縁膜に、前記第１配線および前記ダミーパターンに接続する第２接続孔を形成し、前記第２接続孔の内部にプラグを埋め込む工程。
【請求項１０】
以下の工程を含むことを特徴とする半導体装置の製造方法：
（ａ）半導体基板の主面に第１金属膜を堆積した後、前記第１金属膜をパターニングして第１幅を有する最上層配線と、パッド電極とを形成する工程；
（ｂ）前記半導体基板の主面に前記最上層配線および前記パッド電極を覆う第１絶縁膜を高密度プラズマＣＶＤ法により堆積する工程；
（ｃ）前記（ｂ）工程の後、前記半導体基板の主面に第２金属膜を堆積する工程；
（ｄ）前記（ｃ）工程の後、前記半導体基板の主面に第２絶縁膜を堆積する工程；
（ｅ）前記第２絶縁膜の表面を研磨して前記パッド電極の上の前記第２金属膜を露出させた後、前記パッド電極の上の露出した前記第２金属膜を研磨して除去する工程；
（ｆ）前記（ｅ）工程の後、前記半導体基板の主面に第３絶縁膜を堆積する工程；
（ｇ）前記パッド電極の上の前記第１および第３絶縁膜に、前記パッド電極の表面を露出させる開口部を形成する工程。
【請求項１１】
請求項１０記載の半導体装置の製造方法において、前記（ｂ）工程では、前記最上層配線の上に上部が尖った凸形状の前記第１絶縁膜が形成され、前記パッド電極の上に上部が平坦な凸形状の前記第１絶縁膜が形成されることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、前記最上層配線の上に形成される前記第１絶縁膜の凸形状の先端部分が、前記パッド電極の上に形成される前記第１絶縁膜の凸形状の平坦部分よりも低いことを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１０記載の半導体装置の製造方法において、前記最上層配線の第１幅は１μｍ以下であることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１０記載の半導体装置の製造方法において、前記第２金属膜の厚さは０．１μｍ以下であることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１０記載の半導体装置の製造方法において、前記（ｅ）工程では、ＣＭＰ法により前記第２絶縁膜、および前記パッド電極の上の露出した前記第２金属膜を研磨することを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１０記載の半導体装置の製造方法において、前記（ｃ）工程と前記（ｄ）工程との間に以下の工程をさらに含むことを特徴とする半導体装置の製造方法；
（ｈ）前記第２金属膜をパターニングして、前記第２金属膜からなるダミーパターンを形成する工程。
【請求項１７】
以下の工程を含むことを特徴とする半導体装置の製造方法：
（ａ）半導体基板の主面に第１ゲート長の第１ゲート電極を有する第１電界効果トランジスタと、前記第１ゲート長よりも長い第２ゲート長の第２ゲート電極を有する第２電界効果トランジスタとを形成する工程；
（ｂ）前記半導体基板の主面に前記第１および第２ゲート電極を覆う第１絶縁膜を高密度プラズマＣＶＤ法により堆積する工程；
（ｃ）前記（ｂ）工程の後、前記半導体基板の主面に第２金属膜を堆積する工程；
（ｄ）前記（ｃ）工程の後、前記半導体基板の主面に第２絶縁膜を堆積する工程；
（ｅ）前記第２絶縁膜の表面を研磨して前記第２ゲート電極の上の前記第２金属膜を露出させた後、前記第２ゲート電極の上の露出した前記第２金属膜を研磨して除去する工程；
（ｆ）前記（ｅ）工程の後、前記半導体基板の主面に第３絶縁膜を堆積する工程；
（ｇ）前記第２ゲート電極の上の前記第１および第３絶縁膜に、前記第２ゲート電極に達する第１接続孔を形成し、前記第１接続孔の内部にプラグを埋め込む工程。
【請求項１８】
請求項１７記載の半導体装置の製造方法において、前記（ｂ）工程では、前記第１ゲート電極の上に上部が尖った凸形状の前記第１絶縁膜が形成され、前記第２ゲート電極の上に上部が平坦な凸形状の前記第１絶縁膜が形成されることを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１８記載の半導体装置の製造方法において、前記第１ゲート電極の上に形成される前記第１絶縁膜の凸形状の先端部分が、前記第２ゲート電極の上に形成される前記第１絶縁膜の凸形状の平坦部分よりも低いことを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１７記載の半導体装置の製造方法において、前記第１ゲート電極の前記第１ゲート長は１μｍ以下であることを特徴とする半導体装置の製造方法。
【請求項２１】
請求項１７記載の半導体装置の製造方法において、前記第２ゲート電極の前記第１ゲート長は５０μｍ以上であることを特徴とする半導体装置の製造方法。
【請求項２２】
請求項１７記載の半導体装置の製造方法において、前記第２金属膜の厚さは０．１μｍ以下であることを特徴とする半導体装置の製造方法。
【請求項２３】
請求項１７記載の半導体装置の製造方法において、前記（ｅ）工程では、ＣＭＰ法により前記第２絶縁膜、および前記第２ゲート電極の上の露出した前記第２金属膜を研磨することを特徴とする半導体装置の製造方法。
【請求項２４】
請求項１７記載の半導体装置の製造方法において、前記（ｃ）工程と前記（ｄ）工程との間に以下の工程をさらに含むことを特徴とする半導体装置の製造方法；
（ｈ）前記第２金属膜をパターニングして、前記第２金属膜からなるダミーパターンを形成する工程。
【請求項２５】
請求項２４記載の半導体装置の製造方法において、前記（ｇ）工程において、さらに以下の工程を含むことを特徴とする半導体装置の製造方法；
（ｇ１）前記第１ゲート電極の上の前記第１、第２および第３絶縁膜に、前記第１のゲート電極および前記ダミーパターンに接続する第２接続孔を形成し、前記第２接続孔の内部にプラグを埋め込む工程。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、情報を記憶処理する機能を有するＩＣ（Integrated Circuit）カード等の半導体装置の製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
半導体集積回路に、絶縁層を挟む少なくとも一対の配線層と、絶縁層内に下側の配線層内に設けられた配線を覆うように形成された遮蔽膜と、各配線層および絶縁層を貫通して基板に達するように形成された内部が空洞である開口部を備えることにより、半導体集積回路を薬液処理法またはドライエッチ法により回路解析される場合には、遮蔽膜および各遮蔽膜の下層である絶縁膜が順次溶解し、さらに配線層が崩壊して、半導体集積回路が回路解析されることを防ぐ技術が特開２００４−１０３８１３号公報（特許文献１）に開示されている。
【０００３】
また、半導体チップの集積回路に駆動電圧を供給する電源電圧供給用の配線を半導体チップの主面を覆うように配置し、半導体チップに記憶された情報を解析するために配線を除去してしまうと集積回路が動作せず情報解析ができないような構成とすることにより、半導体装置に記憶された情報のセキュリティ性を向上させる技術がＷＯ０３／１５１６９号パンフレット（特許文献２）に開示されている。
【特許文献１】特開２００４−１０３８１３号公報（段落［００４０］〜［００４３］、図１）
【特許文献２】国際特許公開ＷＯ０３／１５１６９号パンフレット（図４）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
重要な情報を記憶処理する機能を備えたＩＣカード等の半導体装置では、第三者による記憶情報の解読または回路の解析等を防ぐために、様々なセキュリティ対策が取られている。
【０００５】
例えば強い光やレーザを照射することにより、回路の誤動作を誘発させて不正アクセスを狙う光アタックに対しては、半導体装置内に光検知素子を搭載するまたは不透明な層を配置するなどの対策方法がある。また、回路解析に対しては、不透明な層を配置して回路パターンを隠す、特異パターンを無くす、ダミーパターンを配置して回路パターンを見え難くする、ダミーパターンが切断等されると回路動作が停止するなどの対策方法がある。
【０００６】
しかしながら、上記光アタックの対策として光検知素子を用いても、この素子を避けて回路に光、例えば遮光フラッシュやレーザを照射することは可能である。また、上記回路解析の対策として不透明な層を配置すると、回路としては不要な層を形成しなくてはならず半導体装置のリソグラフィ工程やエッチンング工程等の製造工程数が増加する。また、上記回路解析の対策としてダミーパターンを配置しても、ダミーパターンを除去することによりその下の回路パターンを読み取ることは可能であり、また、ダミーパターンの切断等により回路動作を停止させるためには、回路としては不要な層を形成しなくてはならず半導体装置のリソグラフィ工程やエッチンング工程等の製造工程数が増加する。
【０００７】
本発明の目的は、記憶情報のセキュリティ性の高い半導体装置を製造工程数の増加を抑えて製造することのできる技術を提供することにある。
【０００８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１０】
本発明による半導体装置の製造方法は、半導体基板の主面に第１幅を有する細い配線と第１幅よりも大きい第２幅を有する太い配線とを形成する工程、これら配線を覆う第１絶縁膜を高密度プラズマＣＶＤ法により堆積する工程、第１絶縁膜の上に遮光膜を堆積する工程、遮光膜の上に第２絶縁膜を堆積する工程、第２絶縁膜の表面を研磨して太い配線の上の遮光膜を露出させた後、太い配線の上の露出した遮光膜を研磨して除去する工程、第３絶縁膜を堆積する工程、太い配線の上の第１および第３絶縁膜に、太い配線に達する接続孔を形成し、接続孔の内部にプラグを埋め込む工程を有する。
【００１１】
本発明による半導体装置の製造方法は、半導体基板の主面に第１幅を有する最上層配線とパッド電極とを形成する工程、最上層配線およびパッド電極を覆う第１絶縁膜を高密度プラズマＣＶＤ法により堆積する工程、第１絶縁膜の上に遮光膜を堆積する工程、遮光膜の上に第２絶縁膜を堆積する工程、第２絶縁膜の表面を研磨してパッド電極の上の遮光膜を露出させた後、パッド電極の上の露出した遮光膜を研磨して除去する工程、第３絶縁膜を堆積する工程、パッド電極の上の第１および第３絶縁膜に、パッド電極の表面を露出する開口部を形成する工程を有する。
【００１２】
本発明による半導体装置の製造方法は、半導体基板の主面に第１ゲート長の短チャネルゲート電極を有する第１電界効果トランジスタと、第１ゲート長よりも長い第２ゲート長の長チャネルゲート電極を有する第２電界効果トランジスタとを形成する工程、これらゲート電極を覆う第１絶縁膜を高密度プラズマＣＶＤ法により堆積する工程、第１絶縁膜の上に遮光膜を堆積する工程、遮光膜の上に第２絶縁膜を堆積する工程、第２絶縁膜の表面を研磨して長チャネルゲート電極の上の遮光膜を露出させた後、長チャネルゲート電極の上の露出した遮光膜を研磨して除去する工程、第３絶縁膜を堆積する工程、長チャネルゲート電極の上の第１および第３絶縁膜に、長チャネルゲート電極に達する接続孔を形成し、接続孔の内部にプラグを埋め込む工程を有する。
【発明の効果】
【００１３】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１４】
製造工程数の増加を抑えて、光アタックによる不正アクセスまたは光学的な回路解析を防ぐことのできる遮光膜を有し、また、半導体チップに記憶された情報を解析することを不可能とするダミー回路を組み込んだ記憶情報のセキュリティ性の高い半導体装置を製造することができる。
【発明を実施するための最良の形態】
【００１５】
本実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１６】
また、本実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、本実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、本実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１７】
また、本実施の形態においては、電界効果トランジスタを代表するＭＩＳ・ＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｐチャネル型のＭＩＳ・ＦＥＴをｐＭＩＳと略し、ｎチャネル型のＭＩＳ・ＦＥＴをｎＭＩＳと略す。また、本実施の形態において、ウエハと言うときは、Ｓｉ（Silicon）単結晶ウエハを主とするが、それのみではなく、ＳＯＩ（Silicon On Insulator）ウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。
【００１８】
また、本実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１９】
（実施の形態１）
本実施の形態１によるＩＣカードについて図１〜図４を用いて説明する。図１はＩＣカード（半導体装置）の全体平面図、図２は図１のＸ１−Ｘ１線の断面図、図３は図１のＩＣカードを構成する半導体チップの平面図、図４は図２の変形例であるＩＣカードにおける図１のＸ１−Ｘ１線の断面図である。
【００２０】
図１および図２に示すように、このＩＣカード１は、例えば電子マネー、クレジットカード、携帯電話、有料衛星放送受信機、身分証明書、免許証、保険証、電子カルテ、電子乗車券等、金融、流通、医療、交通、運輸または教育等における各種の情報記憶媒体として使用されている。ＩＣカード１のカード本体１Ｓは、例えば平面長方形状のプラスチックの薄板からなる。カード本体１Ｓの縦横寸法は、例えば８５．４７〜８５．７２×５３．９２〜５４．０３ｃｍ程度、厚さは、例えば０．６８〜１．８４ｍｍ程度である。
【００２１】
このカード本体１Ｓの主面側の一部には、平面略短形状の情報格納領域ＩＭＡが設けられている。この情報格納領域ＩＭＡにおいてカード本体１Ｓには溝２が掘られており、その溝２内に、半導体チップ３を内包するパッケージ４が埋め込まれるように収容されている。情報格納領域ＩＭＡの縦横寸法は、例えば１１．４×１２．６ｃｍ程度である。
【００２２】
半導体チップ３は、その主面（デバイス形成面）を溝２の底に向け、かつ、その裏面をパッケージ基板４ａに接合させた状態でパッケージ基板４ａ上に実装されている。図３に示すように、半導体チップ３の主面には、例えばメモリ回路３ａおよびその動作を制御するＣＰＵ（Central Processing Unit）等のような論理回路群３ｂで構成される集積回路が形成されている。メモリ回路３ａは、例えばＥＥＰＲＯＭ（Electric Erasable Programmable Read Only Memory）、フラッシュメモリ、マスクＲＯＭ等のような不揮発性記憶素子および／またはＲＡＭ（Random Access Memory）のようなメモリ素子群で構成されている。
【００２３】
この半導体チップ３に形成された集積回路の電極は、半導体チップ３の主面に設けられたボンディングパッド等のような外部端子ＢＰによって引き出されている。このボンディングパッドは、例えば金等からなるボンディングワイヤ４ｂを通じてパッケージ基板４ａの主面のランドと電気的に接続されている。このような半導体チップ３およびボンディングワイヤ４ｂは、例えばエポキシ系樹脂等からなる封止樹脂４ｃによって封止されている。上記パッケージ基板４ａの裏面、すなわち、半導体チップ３の実装面とは反対側の面は、ＩＣカード１の表面側に面している。パッケージ基板４ａの裏面には、パッケージ基板４ａの主面の電極と電気的に接続された複数の電極が設けられており、これを通じて外部から半導体チップ３に対してデータの授受が行えるようになっている。
【００２４】
ただし、半導体チップ３の実装方式は、前記図２に示したものに限定されるものではなく、例えば図４に示すようなフェイスダウンボンディング方式を採用してもよい。すなわち、外部端子ＢＰ上にバンプ電極４ｄが形成され、かつ、半導体チップ３の主面をパッケージ基板４ａに向けた状態で、半導体チップ３の主面に形成されたバンプ電極４ｄを介して半導体チップ３をパッケージ基板４ａ上に実装する方式を採用してもよい。半導体チップ３の集積回路は、外部端子ＢＰおよびバンプ電極４ｄを通じてパッケージ基板４ａの配線と電気的に接続されている。
【００２５】
次に、本実施の形態１によるＩＣカードに備わる半導体チップの製造方法を図５〜図１６に示す半導体チップの主面における素子領域の要部断面図を用いて説明する。半導体チップには各種半導体素子が形成されるが、ここではＣＭＯＳ（Complementary Metal Oxide Semiconductor）デバイスを例示し、さらに各種半導体素子を電気的に接続する配線として６層配線を例示する。
【００２６】
まず、図５に示すように、例えばｐ型の単結晶シリコンからなる半導体基板（半導体ウエハと称する平面略円形状の半導体の薄板）１０を用意する。次に、半導体基板１０の主面の素子分離領域に絶縁膜からなる分離部１１を形成した後、半導体基板１０に不純物をイオン注入してｐ型ウェル１２およびｎ型ウェル１３を形成する。ｐ型ウェル１２にはｐ型の導電性を示す不純物、例えばボロンをイオン注入し、ｎ型ウェル１３にはｎ型の導電性を示す不純物、例えばリンまたはヒ素をイオン注入する。
【００２７】
次に、図６に示すように、半導体基板１０の表面を洗浄した後、半導体基板１０を熱酸化して、例えば厚さ５ｎｍ程度のゲート絶縁膜１４を半導体基板１０の表面（ｐ型ウェル１２およびｎ型ウェル１３のそれぞれの表面）に形成する。続いて、ｎＭＩＳ形成領域のゲート絶縁膜１４の上にｎ型多結晶シリコン膜で構成されるゲート電極１５ｎを形成し、ｐＭＩＳ形成領域のゲート絶縁膜１４の上にｐ型多結晶シリコン膜で構成されるゲート電極１５ｐを形成する。
【００２８】
次に、ｐＭＩＳ形成領域をレジストパターンで覆った後、ｎＭＩＳのゲート電極１５ｎをマスクとして半導体基板１０のｎＭＩＳ形成領域（ｐ型ウェル１２）にｎ型不純物、例えばリンまたはヒ素をイオン注入し、ｎＭＩＳの相対的に低濃度なソース・ドレイン拡張領域１６を形成する。同様に、ｎＭＩＳ形成領域をレジストパターンで覆った後、ｐＭＩＳのゲート電極１５ｐをマスクとして半導体基板１０のｐＭＩＳ形成領域（ｎ型ウェル１３）にｐ型不純物、例えばフッ化ボロンをイオン注入し、ｐＭＩＳの相対的に低濃度なソース・ドレイン拡張領域１７を形成する。
【００２９】
次に、図７に示すように、ｎＭＩＳのゲート電極１５ｎおよびｐＭＩＳのゲート電極１５ｐのそれぞれの側壁に、例えばサイドウォール１８を形成する。次に、ｐＭＩＳ形成領域をレジストパターンで覆った後、ｎＭＩＳのゲート電極１５ｎおよびサイドウォール１８をマスクとして半導体基板１０のｎＭＩＳ形成領域（ｐ型ウェル１２）にｎ型不純物、例えばヒ素をイオン注入し、ｎＭＩＳの相対的に高濃度なソース・ドレイン拡散領域１９を形成する。同様に、ｎＭＩＳ形成領域をレジストパターンで覆った後、ｐＭＩＳのゲート電極１５ｐおよびサイドウォール１８をマスクとして半導体基板１０のｐＭＩＳ形成領域（ｎ型ウェル１３）にｐ型不純物、例えばフッ化ボロンをイオン注入し、ｐＭＩＳの相対的に高濃度なソース・ドレイン拡散領域２０を形成する。
【００３０】
次に、図８に示すように、例えばサリサイド技術によりｎＭＩＳのゲート電極１５ｎおよびソース・ドレイン拡散領域１９の表面、ならびにｐＭＩＳのゲート電極１５ｐおよびソース・ドレイン拡散領域２０の表面に低抵抗のシリサイド層２１、例えばニッケルシリサイド層またはコバルトシリサイド層等を形成する。これまでの製造工程により、半導体基板１０の主面にＣＭＯＳデバイスの他、その製造工程を省略した種々の半導体素子が形成される。この後、以下に説明する各種半導体素子を電気的に接続する配線が形成される。
【００３１】
次に、半導体基板１０の主面にプラズマＣＶＤ（Chemical Vapor Deposition）法によりＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜を堆積して絶縁膜２２を形成する。その後、絶縁膜２２の表面をＣＭＰ（Chemical Mechanical Polishing）法により研磨して、その表面を平坦化する。
【００３２】
次に、レジストパターンをマスクとしたドライエッチング法により絶縁膜２２を加工し、例えばｎＭＩＳおよびｐＭＩＳのゲート電極１５ｎ，１５ｐ、ソース・ドレイン拡散領域１９，２０等に接続する接続孔２３を形成する。続いて半導体基板１０の主面にバリアメタル膜２４を形成する。バリアメタル膜２４は、例えばチタン膜、窒化チタン膜等である。さらにバリアメタル膜２４の上に金属膜、例えばタングステン膜を堆積し、例えばＣＭＰ法でこの金属膜の表面を平坦化することによって接続孔２３の内部に金属膜を埋め込みプラグ２５を形成する。
【００３３】
次に、図９に示すように、半導体基板１０の主面に、例えばスパッタリング法により金属膜（第１金属膜）、例えばアルミニウム膜またはタングステン膜を堆積した後、レジストパターンをマスクとしたドライエッチング法により金属膜を加工して第１層目の配線を形成する。
【００３４】
第１層目の配線には、比較的幅が細く（第１幅）、かつ比較的配線間のスペースが狭い配線（以下、細い配線（第１配線）と記す）Ｍ１ａと、比較的幅が太い（第２の幅）配線（以下、太い配線（第２配線）と記す）Ｍ１ｂとが形成される。細い配線Ｍ１ａは、主として半導体基板１０の主面に形成されたｎＭＩＳ、ｐＭＩＳ、抵抗素子または容量素子等の種々の半導体素子に接続されて、信号、情報または電源のやり取りに使用される。また、太い配線Ｍ１ｂは、主として第１層目の配線よりも上層の配線がプラグを介して接続される配線として使用される。細い配線Ｍ１ａの配線幅および配線間スペースは、例えば１μｍ以下が適切な範囲と考えられ（他の条件によってはこの範囲に限定されないことはもとよりである）、さらに０．５μｍ程度が最も好適と考えられる。また、太い配線Ｍ１ｂの幅は、例えば５０μｍ以上が適切な範囲と考えられ（他の条件によってはこの範囲に限定されないことはもとよりである）、さらに６０μｍ程度の周辺範囲が最も好適と考えられる。
【００３５】
次に、図１０に示すように、半導体基板１０の主面に、例えばＥＣＲ（Electron Cyclotron Resonance）、ＩＣＰ（Inductively Coupled Plasma）またはヘリコン波等のプラズマ源を用いた高密度プラズマＣＶＤ法により絶縁膜（第１絶縁膜）２６、例えば酸化シリコン膜を堆積する。太い配線Ｍ１ｂの上に堆積される絶縁膜２６の厚さは、例えば５００ｎｍ程度であり、高密度プラズマＣＶＤ法における絶縁膜２６の成膜条件は、Ｅｔｃｈ／Ｄｅｐ比＝０．２０〜０．２５である。ここで、Ｅｔｃｈ／Ｄｅｐ比とは、絶縁膜２６を堆積する量に対して、絶縁膜２６の角部が削られる割合を示している。高密度プラズマＣＶＤ法では、活性種のプラズマ発生領域から半導体基板への到達の指向性が強く、半導体基板側にバイアスを印加することによるスパッタエッチング効果を利用して、堆積とエッチングの同時進行により狭い領域（例えば細い配線Ｍ１ａ間の狭いスペース内）へ絶縁膜を埋め込むことが可能である。また、この方法で形成された絶縁膜の表面には、堆積とエッチングの同時進行によって形成された特殊な形状の突起が存在する。本実施の形態１では、高密度プラズマＣＶＤ法により形成された絶縁膜２６の特殊な形状の突起を利用する。すなわち、細い配線Ｍ１ａの上には上部が尖った凸形状（三角屋根状）の絶縁膜２６を形成し、太い配線Ｍ１ｂの上には上部が平坦な凸形状の絶縁膜２６を形成する。さらに、細い配線Ｍ１ａの上に堆積された絶縁膜２６の凸形状の先端部分を太い配線Ｍ１ｂの上に堆積された絶縁膜２６の凸形状の平坦部分よりも低く形成する。
【００３６】
次に、図１１に示すように、絶縁膜２６の上に、例えばアルミニウム、タングステン、窒化タンタル等の金属からなる遮光膜（第２金属膜）２７を、例えばスパッタリング法またはＣＶＤ法により堆積する。遮光膜２７の厚さは、例えば０．１μｍ以下が適切な範囲と考えられ（他の条件によってはこの範囲に限定されないことはもとよりである）、さらに０．０５〜０．０６μｍ程度の周辺範囲が最も好適と考えられる。
【００３７】
なお、遮光膜２７が除去されると半導体チップ内の各種回路素子の動作が停止して、半導体チップに記憶された情報を解析されることを不可能とする機能を遮光膜２７に持たせる場合は、さらにリソグラフィ工程およびドライエッチング工程を追加して遮光膜２７をパターニングして、遮光膜２７からなるダミーパターンを形成する。
【００３８】
次に、図１２に示すように、遮光膜２７の上にプラズマＣＶＤ法によりＴＥＯＳ膜を堆積して下層絶縁膜（第２絶縁膜）２８ａを形成する。その後、図１３に示すように、下層絶縁膜２８ａの表面をＣＭＰ法により研磨する。下層絶縁膜２８ａの表面をＣＭＰ法により研磨することにより、その表面は平坦化される。さらに、太い配線Ｍ１ｂの上に堆積された絶縁膜２６の凸形状の平坦部分を覆う遮光膜２７が露出するまでＣＭＰ法による研磨を続けて、露出した遮光膜２７のみを除去する。前述したように、細い配線Ｍ１ａの上に堆積された絶縁膜２６の凸形状の先端部分は、太い配線Ｍ１ｂの上に堆積された絶縁膜２６の凸形状の平坦部分よりも低く形成されているので、細い配線Ｍ１ａの上に堆積された絶縁膜２６の凸形状の先端部分を覆う遮光膜２７は除去されずに残る。
【００３９】
次に、図１４に示すように、半導体基板１０の主面にプラズマＣＶＤ法によりＴＥＯＳ膜を堆積して上層絶縁膜（第３絶縁膜）２８ｂを形成する。次に、図１５に示すように、レジストパターンをマスクとしたドライエッチング法により上層絶縁膜２８ｂ、遮光膜２７および絶縁膜２６を順次加工し、太い配線Ｍ１ｂに達する接続孔（第１接続孔）２９ａを形成する。なお、遮光膜２７が除去されると半導体チップ内の各種回路素子の動作を停止して、半導体チップに記憶された情報が解析されることを不可能とするダミー回路を組み込む場合は、そのダミー回路を動作させるための接続孔（第２接続孔）２９ｂも接続孔２９ａと同時に形成する。続いて接続孔２９ａ，２９ｂの内部にバリアメタル膜３０および埋め込みプラグ３１を形成する。
【００４０】
このように、半導体チップのほぼ全面を遮光膜２７で覆うことができるので、半導体チップ内に形成されている各種回路素子を隠し、光アタックによる不正アクセスまたは光学的な回路解析を防いで、暗号化された情報や暗号化技術の流出を防ぐことができる。また、金属膜および絶縁膜の成膜工程は追加されるが、その他の工程、例えばリソグラフィ工程またはドライエッチング工程等は不要であることから、製造工程数の増加を抑えて、上記機能を有する半導体チップを製造することができる。
【００４１】
さらに、リソグラフィ工程およびドライエッチング工程をそれぞれ１工程ずつ追加する必要はあるが、遮光膜２７をパターニングして遮光膜２７からなるダミーパターンを形成することにより、遮光膜２７が除去された場合に半導体チップ内の各種回路素子の動作を停止して、半導体チップに記憶された情報を解析することを不可能とするダミー回路を組み込むこともできる。このようにダミー回路を組み込むことによっても暗号化された情報や暗号化技術の流出等を防ぐことができる。
【００４２】
次に、例えばシングルダマシン法により第２層目の配線を形成する。まず、図１６に示すように、半導体基板１０の主面にストッパ絶縁膜３２および配線形成用の絶縁膜３３を順次形成する。ストッパ絶縁膜３２は絶縁膜３３への溝加工の際にエッチングストッパとなる膜であり、絶縁膜３３に対してエッチング選択比を有する材料を用いる。ストッパ絶縁膜３２は、例えばプラズマＣＶＤ法により形成される窒化シリコン膜とし、絶縁膜３３は、例えばプラズマＣＶＤ法により形成される酸化シリコン膜とすることができる。
【００４３】
次に、レジストパターンをマスクとしたドライエッチング法によりストッパ絶縁膜３２および絶縁膜３３の所定の領域に配線溝３４を形成した後、半導体基板１０の主面にバリアメタル膜３５を形成する。バリアメタル膜３５は、例えば窒化チタン膜、タンタル膜または窒化タンタル膜等である。続いてＣＶＤ法またはスパッタリング法によりバリアメタル膜３５の上に銅のシード層を形成し、さらに電解めっき法を用いてシード層の上に銅めっき膜を形成する。銅めっき膜により配線溝３４の内部を埋め込む。続いて配線溝３４以外の領域の銅めっき膜、シード層およびバリアメタル膜をＣＭＰ法により除去して、銅を主導電材料とする第２層目の配線Ｍ２を形成する。
【００４４】
次に、例えばデュアルダマシン法により第３層目の配線を形成する。まず、半導体基板１０の主面にキャップ絶縁膜３６および層間絶縁膜３７を順次形成する。キャップ絶縁膜３６は層間絶縁膜３７に対してエッチング選択比を有する材料で構成され、例えばプラズマＣＶＤ法により形成される窒化シリコン膜とすることができる。さらにキャップ絶縁膜３６は第２層目の配線Ｍ２を構成する銅の拡散を防止する保護膜としての機能を有している。層間絶縁膜３７は、例えばプラズマＣＶＤ法により形成されるＴＥＯＳ膜とすることができる。
【００４５】
次に、配線溝形成用のレジストパターンをマスクとしたドライエッチング法により層間絶縁膜３７を加工し、続いてキャップ絶縁膜３６をエッチングストッパとし、孔形成用のレジストパターンをマスクとしたドライエッチング法により層間絶縁膜３７およびキャップ絶縁膜３６を順次加工する。これにより、キャップ絶縁膜３６および層間絶縁膜３７に接続孔３８が形成され、層間絶縁膜３７に配線溝３９が形成される。
【００４６】
次に、接続孔３８および配線溝３９の内部を含む半導体基板１０の主面にバリアメタル膜４０を形成する。続いてＣＶＤ法またはスパッタリング法によりバリアメタル膜４０の上に銅のシード層を形成し、さらに電解めっき法を用いてシード層の上に銅めっき膜を形成する。銅めっき膜により接続孔３８および配線溝３９の内部を埋め込む。続いて接続孔３８および配線溝３９以外の領域の銅めっき膜、シード層およびバリアメタル膜４０をＣＭＰ法により除去して、銅を主導電材料とする第３層目の配線Ｍ３を形成する。第３層目の配線Ｍ３と下層配線である第２層目の配線Ｍ２とを接続する接続部材は第３層目の配線Ｍ３と一体に形成される。
【００４７】
その後、例えば前述した第３層目の配線Ｍ３と同様な方法により、最上層の配線を除くさらに上層の配線、すなわち第４層目の配線Ｍ４および第５層目の配線Ｍ５を順次形成する。次に、半導体基板１０の主面に絶縁膜４１、例えば酸化シリコン膜を堆積した後、レジストパターンをマスクとしたエッチング法により絶縁膜４１を加工し、所定の箇所に接続孔４２を形成する。続いて、半導体基板１０の主面に金属膜、例えばアルミニウム膜を堆積した後、レジストパターンをマスクとしたエッチング法により金属膜を加工し、第６層目の配線Ｍ６を形成する。続いて、半導体基板１０の主面に窒化シリコン膜４３を形成し、窒化シリコン膜４３の上に酸化シリコン膜４４を形成する。これら窒化シリコン膜４３および酸化シリコン膜４４は、外部からの水分や不純物の侵入防止およびα線の透過の抑制を行うパッシベーション膜として機能する。
【００４８】
次に、レジストパターンをマスクとしたエッチング法により窒化シリコン膜４３および酸化シリコン膜４４を順次加工し、第６層目の配線Ｍ６の一部（ボンディングパッド部）を露出させる。続いて露出した第６層目の配線Ｍ６の上に金膜およびニッケル膜等の積層膜からなるバンプ下地電極４５を形成し、バンプ下地電極４５の上に金または半田等からなるバンプ電極４６を形成する。このバンプ電極４６は外部接続用電極となる。この後、半導体ウエハから半導体チップに個々に切り分けられ、カード本体に実装されて本実施の形態１であるＩＣカード（半導体装置）１が完成するが、それらの説明は省略する。
【００４９】
なお、図１６では、バンプ電極４６を介してパッケージ基板の電極と接続する前記図４に示した半導体チップを例示したが、ボンディングワイヤを介してパッケージ基板の電極と接続する前記図２に示した半導体チップも同様に形成することができる。この場合は、バンプ下地電極４５およびバンプ電極４６は形成されない。
【００５０】
また、本実施の形態１では、遮光膜２７を第１層目の配線Ｍ１ａ，Ｍ１ｂと第２層目の配線Ｍ２との間に形成したが、第２層目の配線Ｍ２から最上層の配線（本実施の形態１では第６層目の配線Ｍ６）までのいずれか２つの連続した上下に位置する配線の間、すなわち第２層目の配線Ｍ２と第３層目の配線Ｍ３との間、第３層目の配線Ｍ３と第４層目の配線Ｍ４との間、第４層目と配線Ｍ４と第５層目の配線Ｍ５との間、第５層目の配線Ｍ５と第６層目の配線Ｍ６との間に形成することができる。
【００５１】
このように、本実施の形態１によれば、製造工程数の増加を抑えて、多層配線のうち、いずれか２つの連続した上下に位置する配線の間に、半導体チップ内に形成されている各種回路素子を隠すことのできる遮光膜２７を形成することが可能となり、光アタックによる不正アクセスまたは光学的な回路解析を防ぐことができる。さらに、遮光膜２７をパターニングすれば、遮光膜２７が除去された場合に半導体チップ内の各種回路素子の動作を停止して、半導体チップに記憶された情報を解析することを不可能とするダミー回路を組み込むこともできる。これらにより、暗号化された情報や暗号化技術の流出を防ぐことができる。
【００５２】
（実施の形態２）
前述した実施の形態１では、遮光膜を半導体チップ内の第１層目の配線から最上層の配線の間に形成した例を説明したが、本実施の形態２では、遮光膜を半導体チップ内の最上層の配線の上に形成した例について説明する。
【００５３】
本実施の形態２によるＩＣカードに備わる半導体チップの製造方法を図１７〜図２０に示す半導体チップの主面における素子領域の要部断面図を用いて説明する。本実施の形態２である半導体チップ内の各種半導体素子および多層配線の製造は、前述した実施の形態１と同様であるためその説明を省略する。
【００５４】
図１７に示すように、最上層の配線、例えば第６層目の配線Ｍ６を形成する。第６層目の配線Ｍ６には、比較的幅が細く（第１幅）、かつ比較的配線間のスペースが狭い配線Ｍ６ａと、バンプ電極が接続される面積が相対的に広い矩形状のパッド電極Ｍ６ｂとが形成される。配線Ｍ６ａの配線幅および配線間スペースは、例えば１μｍ以下が適切な範囲と考えられ（他の条件によってはこの範囲に限定されないことはもとよりである）、さらに０．５μｍ程度が最も好適と考えられる。
【００５５】
次に、半導体基板１０の主面に、例えばＥＣＲ、ＩＣＰまたはヘリコン波等のプラズマ源を用いた高密度プラズマＣＶＤ法により絶縁膜（第１絶縁膜）５０、例えば酸化シリコン膜を堆積する。パッド電極Ｍ６ｂの上に堆積される絶縁膜５０の厚さは、例えば７００ｎｍ程度であり、高密度プラズマＣＶＤ法における絶縁膜５０の成膜条件は、Ｅｔｃｈ／Ｄｅｐ比＝０．２０〜０．２５である。ここで、Ｅｔｃｈ／Ｄｅｐ比とは、絶縁膜５０を堆積する量に対して、絶縁膜５０の角部が削られる割合を示している。すなわち、前述した実施の形態１と同様に、配線Ｍ６ａの上には上部が尖った凸形状の絶縁膜５０が形成され、パッド電極Ｍ６ｂの上には上部が平坦な凸形状の絶縁膜５０が形成される。さらに、配線Ｍ６ａの上に堆積された絶縁膜５０の凸形状の先端部分はパッド電極Ｍ６ｂの上に堆積された絶縁膜５０の凸形状の平坦部分よりも低く形成される。
【００５６】
次に、絶縁膜５０の上に、例えばアルミニウム、タングステン、窒化タンタル等の金属からなる遮光膜（第２金属膜）５１を、例えばスパッタリング法またはＣＶＤ法により堆積する。遮光膜５１の厚さは、例えば０．１μｍ以下が適切な範囲と考えられ（他の条件によってはこの範囲に限定されないことはもとよりである）、さらに０．０５〜０．０６μｍ程度の周辺範囲が最も好適と考えられる。
【００５７】
次に、遮光膜５１の上にプラズマＣＶＤ法によりＴＥＯＳ膜を堆積して下層絶縁膜（第２絶縁膜）５２ａを形成する。その後、図１８に示すように、下層絶縁膜５２ａの表面をＣＭＰ法により研磨する。下層絶縁膜５２ａの表面をＣＭＰ法により研磨することにより、その表面は平坦化される。さらに、パッド電極Ｍ６ｂの上に堆積された絶縁膜５０の凸形状の平坦部分を覆う遮光膜５１が露出するまでＣＭＰ法による研磨を続けて、露出した遮光膜５１のみを除去する。前述したように、配線Ｍ６ａの上に堆積された絶縁膜５０の凸形状の先端部分は、パッド電極Ｍ６ｂの上に堆積された絶縁膜５０の凸形状の平坦部分よりも低く形成されているので、配線Ｍ６ａの上に堆積された絶縁膜５０の凸形状の先端部分を覆う遮光膜５１は除去されずに残る。
【００５８】
なお、遮光膜５１が除去されると半導体チップ内の各種回路素子の動作を停止して、半導体チップに記憶された情報が解析されることを不可能とするダミー回路を組み込む場合は、さらにリソグラフィ工程およびドライエッチング工程を追加して遮光膜５１をパターニングする。
【００５９】
次に、図１９に示すように、半導体基板１０の主面にプラズマＣＶＤ法により窒化シリコン膜を堆積して上層絶縁膜（第３絶縁膜）５２ｂを形成する。次に、図２０に示すように、レジストパターンをマスクとしたエッチング法により上層絶縁膜５２ｂ、遮光膜５１および絶縁膜５０を順次加工し、パッド電極Ｍ６ｂに達する所定の箇所に開口部５３を形成する。この後、開口部５３内のパッド電極Ｍ６ｂと接続するように、前述の実施の形態１と同様に、バンプ電極４６またはボンディングワイヤ等の外部接続用電極が形成される。
【００６０】
このように、本実施の形態２によれば、最上層の配線の上に遮光膜５１を形成することによっても前述した実施の形態１と同様の効果を得ることができる。
【００６１】
また、遮光膜５１を、最上層配線である配線Ｍ６ａおよびパッド電極Ｍ６ｂの上層に形成しているので、前述の実施の形態１と比較して、より多くの配線パターンを覆うことができる。これにより、光アタックによる不正アクセスまたは光学的な回路解析を、更に防止することができる。
【００６２】
（実施の形態３）
本実施の形態３では、遮光膜を半導体チップ内の各種半導体素子と第１層目の配線との間に形成した例について説明する。
【００６３】
本実施の形態３によるＩＣカードに備わる半導体チップの製造方法を図２１〜図２６に示す半導体チップの主面における素子領域の要部断面図を用いて説明する。本実施の形態３である半導体チップ内の各種半導体素子の製造は、前述した実施の形態１と同様であるためその説明を省略する。
【００６４】
図２１に示すように、半導体基板１０にウェル５４を形成し、さらに半導体基板１０の主面にＭＩＳを形成する。ＭＩＳには、比較的ゲート長が短い（第１ゲート長）ゲート電極（第１ゲート電極）を有し、かつ比較的ゲート電極間のスペースが狭いＭＩＳ（以下、短チャネルＭＩＳと記す）５５ａと、比較的ゲート長が長い（第２ゲート長）ゲート電極（第２ゲート電極）を有するＭＩＳ（以下、長チャネルＭＩＳと記す）５５ｂとが形成される。短チャネルＭＩＳ５５ａのゲート長およびゲート電極間スペースは、例えば１μｍ以下が適切な範囲と考えられ（他の条件によってはこの範囲に限定されないことはもとよりである）、さらに０．５μｍ程度が最も好適と考えられる。また、長チャネルＭＩＳ５５ｂの幅は、例えば５０μｍ以上が適切な範囲と考えられ（他の条件によってはこの範囲に限定されないことはもとよりである）、さらに６０μｍ程度の周辺範囲が最も好適と考えられる。ＭＩＳはｎＭＩＳまたはｐＭＩＳのどちらでも使用することができる。
【００６５】
次に、半導体基板１０の主面に、例えばＥＣＲ、ＩＣＰまたはヘリコン波等のプラズマ源を用いた高密度プラズマＣＶＤ法により絶縁膜（第１絶縁膜）５６、例えば酸化シリコン膜を堆積する。長チャネルＭＩＳ５５ｂの上に堆積される絶縁膜５６の厚さは、例えば３００ｎｍ程度であり、高密度プラズマＣＶＤ法における絶縁膜５６の成膜条件は、Ｅｔｃｈ／Ｄｅｐ比＝０．２０〜０．２５である。ここで、Ｅｔｃｈ／Ｄｅｐ比とは、絶縁膜５６を堆積する量に対して、絶縁膜５６の角部が削られる割合を示している。すなわち、前述した実施の形態１と同様に、短チャネルＭＩＳ５５ａのゲート電極の上には上部が尖った凸形状の絶縁膜５６が形成され、長チャネルＭＩＳ５５ｂのゲート電極の上には上部が平坦な凸形状の絶縁膜５６が形成される。さらに、短チャネルＭＩＳ５５ａのゲート電極の上に堆積された絶縁膜５６の凸形状の先端部分は長チャネルＭＩＳ５５ｂのゲート電極の上に堆積された絶縁膜５６の凸形状の平坦部分よりも低く形成される。
【００６６】
次に、図２２に示すように、絶縁膜５６の上に、例えばアルミニウム、タングステン、窒化タンタル等の金属からなる遮光膜（第２金属膜）５７を、例えばスパッタリング法またはＣＶＤ法により堆積する。遮光膜５７の厚さは、例えば０．１μｍ以下が適切な範囲と考えられ（他の条件によってはこの範囲に限定されないことはもとよりである）、さらに０．０５〜０．０６ｎｍ程度の周辺範囲が最も好適と考えられる。
【００６７】
次に、図２３に示すように、遮光膜５７の上にプラズマＣＶＤ法によりＴＥＯＳ膜を堆積して下層絶縁膜（第２絶縁膜）５８ａを形成する。その後、図２４に示すように、下層第１絶縁膜５８ａの表面をＣＭＰ法により研磨する。下層絶縁膜５８ａの表面をＣＭＰ法により研磨することにより、その表面は平坦化される。さらに、長チャネルＭＩＳ５５ｂのゲート電極の上に堆積された絶縁膜５６の凸形状の平坦部分を覆う遮光膜５７が露出するまでＣＭＰ法による研磨を続けて、露出した遮光膜５７のみを除去する。前述したように、短チャネルＭＩＳ５５ａのゲート電極の上に堆積された絶縁膜５６の凸形状の平坦部分は、長チャネルＭＩＳ５５ｂのゲート電極の上に堆積された絶縁膜５６の凸形状の平坦部分よりも低く形成されているので、短チャネルＭＩＳ５５ａのゲート電極の上に堆積された絶縁膜５６の凸形状の先端部分を覆う遮光膜５７は除去されずに残る。
【００６８】
なお、遮光膜５７が除去されると半導体チップ内の各種回路素子の動作が停止して、半導体チップに記憶された情報が解析されることを不可能とするダミー回路を組み込む場合は、さらにリソグラフィ工程およびドライエッチング工程を追加して遮光膜５７をパターニングする。
【００６９】
次に、図２５に示すように、半導体基板１０の主面にプラズマＣＶＤ法によりＴＥＯＳ膜を堆積して上層絶縁膜（第３絶縁膜）５８ｂを形成する。次に、図２６に示すように、レジストパターンをマスクとしたドライエッチング法により上層絶縁膜５８ｂ、遮光膜５７および絶縁膜５６を順次加工し、長チャネルＭＩＳ５５ｂのゲート電極等に達する接続孔５９ａを形成する。なお、遮光膜５７が除去されると半導体チップ内の各種回路素子の動作を停止して半導体チップに記憶された情報が解析されることを不可能とするダミー回路を形成する場合は、そのダミー回路を形成するための接続孔５９ｂも接続孔５９ａと同時に形成する。さらに、図示は省略したが、これら接続孔５９ａ，５９ｂの他、ＭＩＳのゲート電極、ソース・ドレイン拡散領域またはウェル等に達する接続孔も形成される。これら接続孔の周囲には遮光膜５７は形成されず、これら接続孔の内部に埋め込まれるプラグと遮光膜５７とは電気的には接続されない。続いて、接続孔５９ａ，５９ｂの内部にバリアメタル膜６０および埋め込みプラグ６１を形成する。その後は、各種半導体素子を電気的に接続する第１層目の配線、さらにはそれよりも上層の配線を形成する。
【００７０】
このように、本実施の形態３によれば、各種半導体素子と第１層目の配線との間に遮光膜５７を形成することによっても前述した実施の形態１と同様の効果を得ることができる。
【００７１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００７２】
例えば前記実施の形態１〜３のそれぞれを他の前記実施の形態１〜３の一つ又は複数と組み合わせてもよく、これにより、ＩＣカードの情報解析をさらに困難にさせることができ、ＩＣカードのセキュリティ性をさらに向上させることができる。
【００７３】
また、前記実施の形態１または２は、図に示す配線構造に限定されず、７層以上の金属多層配線構造で構成してもよいのは無論である。
【産業上の利用可能性】
【００７４】
本発明は、例えば電子マネー、クレジットカード、携帯電話、有料衛星放送受信機、身分証明書、免許証、保険証、電子カルテ、電子乗車件、金融、流通、医療、交通、運輸または教育等における各種の情報を記憶する媒体として用いる半導体装置として有用であり、特にＩＣカードに用いるのに適している。
【図面の簡単な説明】
【００７５】
【図１】本実施の形態１によるＩＣカード（半導体装置）の全体平面図である。
【図２】図１のＸ１−Ｘ１線の断面図である。
【図３】図１のＩＣカードを構成する半導体チップの平面図である。
【図４】図２の変形例であるＩＣカードにおける図１のＸ１−Ｘ１線の断面図である。
【図５】本実施の形態１によるＩＣカード（半導体装置）を構成する半導体チップの製造方法を示す半導体チップの要部断面図である。
【図６】図５に続く半導体チップの製造工程中の図５と同じ箇所の要部断面図である。
【図７】図６に続く半導体チップの製造工程中の図５と同じ箇所の要部断面図である。
【図８】図７に続く半導体チップの製造工程中の図５と同じ箇所の要部断面図である。
【図９】図８に続く半導体チップの製造工程中の図５と同じ箇所の要部断面図である。
【図１０】図９に続く半導体チップの製造工程中の図５と同じ箇所の要部断面図である。
【図１１】図１０に続く半導体チップの製造工程中の図５と同じ箇所の要部断面図である。
【図１２】図１１に続く半導体チップの製造工程中の図５と同じ箇所の要部断面図である。
【図１３】図１２に続く半導体チップの製造工程中の図５と同じ箇所の要部断面図である。
【図１４】図１３に続く半導体チップの製造工程中の図５と同じ箇所の要部断面図である。
【図１５】図１４に続く半導体チップの製造工程中の図５と同じ箇所の要部断面図である。
【図１６】図１５に続く半導体チップの製造工程中の図５と同じ箇所の要部断面図である。
【図１７】本実施の形態２によるＩＣカード（半導体装置）を構成する半導体チップの製造方法を示す半導体チップの要部断面図である。
【図１８】図１７に続く半導体チップの製造工程中の図１７と同じ箇所の要部断面図である。
【図１９】図１８に続く半導体チップの製造工程中の図１７と同じ箇所の要部断面図である。
【図２０】図１９に続く半導体チップの製造工程中の図１７と同じ箇所の要部断面図である。
【図２１】本実施の形態３によるＩＣカード（半導体装置）を構成する半導体チップの製造方法を示す半導体チップの要部断面図である。
【図２２】図２１に続く半導体チップの製造工程中の図２１と同じ箇所の要部断面図である。
【図２３】図２２に続く半導体チップの製造工程中の図２１と同じ箇所の要部断面図である。
【図２４】図２３に続く半導体チップの製造工程中の図２１と同じ箇所の要部断面図である。
【図２５】図２４に続く半導体チップの製造工程中の図２１と同じ箇所の要部断面図である。
【図２６】図２５に続く半導体チップの製造工程中の図２１と同じ箇所の要部断面図である。
【符号の説明】
【００７６】
１  ＩＣカード
１Ｓ  カード本体
２  溝
３  半導体チップ
３ａ  メモリ回路
３ｂ  論理回路群
４  パッケージ
４ａ  パッケージ基板
４ｂ  ボンディングワイヤ
４ｃ  封止樹脂
４ｄ  バンプ電極
１０  半導体基板
１１  分離部
１２  ｐ型ウェル
１３  ｎ型ウェル
１４  ゲート絶縁膜
１５ｎ，１５ｐ  ゲート電極
１６，１７  ソース・ドレイン拡張領域
１８  サイドウォール
１９，２０  ソース・ドレイン拡散領域
２１  シリサイド層
２２  絶縁膜
２３  接続孔
２４  バリアメタル膜
２５  プラグ
２６  絶縁膜
２７  遮光膜
２８ａ  下層絶縁膜
２８ｂ  上層絶縁膜
２９ａ，２９ｂ  接続孔
３０  バリアメタル膜
３１  プラグ
３２  ストッパ絶縁膜
３３  絶縁膜
３４  配線溝
３５  バリアメタル膜
３６  キャップ絶縁膜
３７  層間絶縁膜
３８  接続孔
３９  配線溝
４０  バリアメタル膜
４１  絶縁膜
４２  接続孔
４３  窒化シリコン膜
４４  酸化シリコン膜
４５  バンプ下地電極
４６  バンプ電極
５０  絶縁膜
５１  遮光膜
５２ａ  下層絶縁膜
５２ｂ  上層絶縁膜
５３  開口部
５４  ウェル
５５ａ，５５ｂ  電界効果トランジスタ
５６  絶縁膜
５７  遮光膜
５８ａ  下層絶縁膜
５８ｂ  上層絶縁膜
５９ａ，５９ｂ  接続孔
６０  バリアメタル膜
６１  プラグ
ＢＰ  外部端子
ＩＭＡ  情報格納領域
Ｍ１ａ，Ｍ１ｂ，Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６，Ｍ６ａ  配線
Ｍ６ｂ  パッド電極
【図１】
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【図２】
2009021428.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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