(57)【要約】      （修正有）【課題】半導体バルク基板や半導体・オン・絶縁体基板のような基板上に半導体デバイスを形成する良好な方法、及びその方法で形成した半導体デバイスを提供する。【解決手段】基板をパターニングし、基板の第１主表面の平面に実質的に垂直な方向に、基板から延びた、少なくとも１つの構造を形成した後に、少なくとも１つの構造により覆われていない基板の位置に、部分的に変更された領域６を形成し、それらの領域６のエッチング抵抗を部分的に増加させる工程とを含む。部分的に変更された領域の形成工程は、半導体デバイス１０の作製中の更なる処理工程中に、少なくとも１つの構造のアンダーエッチングを防止できる。部分的に変更された領域の形成工程は、少なくとも１つの構造により覆われていない基板の領域に、注入元素を注入する工程により行われても良い。【選択図】図５
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【特許請求の範囲】
【請求項１】
平面状の第１主表面を有する基板（１）の上に半導体デバイス（１０）を形成する方法であって、
基板（１）の第１主表面をパターニングし、第１主表面の平面に実質的に垂直な方向に、基板（１）から延びた、少なくとも１つの構造（２０）を形成する工程と、
少なくとも１つの構造（２０）により覆われていない基板（１）の位置に、部分的に変更された領域（６）を形成し、これによりそれらの領域（６）のエッチング抵抗を部分的に増加させる工程とを含み、
部分的に変更された領域（６）の形成工程が、主表面の平面に実質的に垂直な方向に注入元素を注入して行われることを特徴とする方法。
【請求項２】
エッチング抵抗の部分的な増加が、半導体デバイス（１０）を形成する更なる処理工程中に、少なくとも１つの構造（２０）のアンダーエッチングを防止する請求項１に記載の方法。
【請求項３】
基板（１）が、表面を有する絶縁層（２）の上の半導体層（３）を含む半導体・オン・絶縁体基板であり、
基板をパターニングする工程が、半導体層（３）をパターニングする工程を含み、
部分的に変更された領域を形成する工程が、少なくとも１つの構造（２０）により覆われていない位置の絶縁層（２）中に、部分的に変更された領域（６）を形成する工程を含む請求項１または２に記載の方法。
【請求項４】
基板（１）がバルク半導体基板であり、
基板（１）をパターニングする工程が、バルク半導体基板（１）をパターニングする工程を含み、
部分的に変更された領域を形成する工程が、バルク半導体基板（１）中に、部分的に変更された領域（６）を形成する工程を含む請求項１または２に記載の方法。
【請求項５】
注入元素を注入する工程が、イオン注入により行われる請求項１〜４のいずれか１項に記載の方法。
【請求項６】
注入元素を注入する工程が、プラズマドーピングにより行われる請求項１〜５のいずれか１項に記載の方法。
【請求項７】
注入元素を注入する工程が、１Ｅ１３ｃｍ−２と１Ｅ１７ｃｍ−２の間のドーズで行われる請求項１〜６のいずれか１項に記載の方法。
【請求項８】
注入元素が、炭素、窒素、酸素、またはそれらの組み合わせを含む請求項１〜７のいずれか１項に記載の方法。
【請求項９】
更に、少なくとも１つの構造（２０）の下に、部分的に変更された領域を拡げる工程を含む請求項１〜８のいずれか１項に記載の方法。
【請求項１０】
少なくとも１つの構造（２０）の下に、部分的に変更された領域を拡げる工程が、１ｎｍと２０ｎｍの間の膜厚ｔを有する部分的に変更された領域（６）を形成する請求項９に記載の方法。
【請求項１１】
少なくとも１つの構造（２０）の下に、部分的に変更された領域（６）を拡げる工程が、アニールにより行われる請求項９または１０に記載の方法。
【請求項１２】
アニールが、８００℃と１０００℃の間の温度で行われる請求項１１に記載の方法。
【請求項１３】
アニールが、１秒と６０秒の間の時間行われる請求項１１または１２に記載の方法。
【請求項１４】
基板（１）をパターニングする工程が、
基板（１）の上にマスク（４）を提供する工程と、
マスク（４）により覆われていない基板（１）の部分を除去する工程とにより行われる請求項１〜１３のいずれか１項に記載の方法。
【請求項１５】
マスク（４）を提供する工程が、金属、窒化物、酸化物、またはｌｏｗ−ｋ材料の少なくとも１つを含むハードマスクを提供する工程である請求項１４に記載の方法。
【請求項１６】
マスク（４）を提供する工程が、フォトレジストポリマーを提供する工程である請求項１４に記載の方法。
【請求項１７】
平面状の第１主表面を有する基板（１）から延びた少なくとも１つの構造（２０）を含む半導体デバイス（１０）であって、少なくとも１つの構造は、基板（１）の主表面の平面に実質的に垂直な方向に延び、
半導体デバイス（１０）は、更に、少なくとも１つの構造（２０）もより覆われていない位置の基板中に、部分的に変更された領域（６）を含み、部分的に変更された領域（６）は、変更されていない基板（１）のエッチング抵抗に比べて増加したエッチング抵抗を有し、
部分的に変更された領域（６）が、注入された注入元素を含むことを特徴とする半導体デバイス。
【請求項１８】
基板（１）が半導体・オン、絶縁体基板であり、半導体デバイス（１０）が半導体・オン、絶縁体基板（１）の絶縁層（２）の上にパターニングされた半導体層（５）を含み、絶縁層（２）が表面を有し、
基板中の部分的に変更された領域は、パターニングされた半導体層（５）により覆われていない位置の、絶縁層（２）の表面の、部分的に変更された領域（６）である請求項１７に記載の半導体デバイス。
【請求項１９】
絶縁層（２）の中の部分的に変更された領域（６）が、ＳｉＯｘＮｙ（ｘとｙは、ｘ＋ｙ＝１を満たす整数）を含む請求項１８にかかる半導体デバイス。
【請求項２０】
基板（１）が、バルク半導体基板である請求項１７に記載の半導体デバイス。
【請求項２１】
注入元素が、炭素、窒素、酸素、またはそれらの組み合わせを含む請求項１７〜２０のいずれか１項に記載の半導体デバイス。
【請求項２２】
部分的に変更された領域（６）が、１Ｅ１３ｃｍ−２と１Ｅ１７ｃｍ−２の間の濃度の炭素、窒素、および／または酸素を有する請求項２１に記載の半導体デバイス。
【請求項２３】
部分的に変更された領域（６）が、１ｎｍと２０ｎｍの間の膜厚（ｔ）を有する請求項１７〜２２のいずれか１項に記載の半導体デバイス。
【請求項２４】
部分的に変更された領域（６）が、少なくとも１つの構造（２０）の下に延びる請求項１７〜２３のいずれか１項に記載の半導体デバイス。
【請求項２５】
半導体デバイス（１０）が、ＦｉｎＦＥＴである請求項１７〜２４のいずれか１項に記載の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばバルク半導体基板や半導体オンインシュレータのような基板上に半導体デバイスを形成する方法、およびそれにより得られた半導体デバイスに関する。本発明にかかる方法で得られた半導体デバイスは、増加したエッチング耐性を有する部分的に変調した領域を含む。これにより、良好な電気特性や良好な機械安定性のような、改良された特性を有する半導体デバイスが得られる。
【背景技術】
【０００２】
シリコン・オン・インシュレータ（ＳＯＩ）技術は、半導体製造、特にマイクロエレクトロニクスにおいて、層状のシリコン−絶縁体−シリコン基板を使用することを言う。ＳＯＩ基板は、シリコン酸化物やガラスのような薄い絶縁層を、シリコンとシリコンバルクとの間に含む。このように、ＳＯＩベースのデバイスは、シリコン接合が電気的絶縁体の上で、一般には酸化シリコンの上にある点で、従来のシリコンに形成したデバイスとは異なっている
【０００３】
ＳＯＩベースデバイスの一例はＦｉｎＦＥＴ（fin field-effect transistor）である。ＦｉｎＦＥＴは、薄いシリコン（Ｓｉ）のフィンと、フォンの上を通るゲートを備える。チャネルの電気的な幅は、フォンの幾何学的な寸法により、特にフィンの高さと幅により決定される。ＦｉｎＦＥＴの特徴を他の半導体デバイスと区別する特徴は、導電性ゲートが、デバイスのボディを形成する薄いＳｉフィンの周囲を囲むことにある。
【０００４】
ＦｉｎＦＥＴの製造において、ＳＯＩ基板のシリコン層のパターニング後に、埋められた酸化物（ＢＯＸ）上にシリコン層を有するＳＯＩ基板の使用は、ＢＯＸ中のリセスと、パターニングされたシリコン層の下のＢＯＸ中にアンダーエッチ領域を形成する。ＢＯＸリセスおよびアンダーエッチ領域は、ＦｉｎＦＥＴの更なる処理中に形成され、例えば、シリコン層のパターニングに使用されるハードマスクの除去中に形成される。
【０００５】
更なるＦｉｎＦＥＴの処理中に使用された材料の残渣は、それらのＢＯＸリセス中、特にアンダーエッチ領域に固着する。追加の処理工程が、それらの残渣を除去するために必要となる。しかしながら、残渣は除去が困難であり、最終的なＦｉｎＦＥＴにもまだ存在する。これは、基板上に形成されるデバイスの電気的特性に影響を与え、ＦｉｎＦＥＴの機械的安定性を劣化させ、デバイスのマッチング、歩留まり等を低下させる。
【０００６】
上述の問題は、一般に、バルク半導体基板や半導体・オン・絶縁体基板のような基板の上に、平面に横たわって形成される半導体デバイスにおいても発生する。そのような半導体デバイスは、基板から基板の平面に実質的に垂直な方向に構造が延びるように形成される。
【発明の開示】
【０００７】
本発明の目的は、例えば半導体バルク基板や半導体・オン・絶縁体基板のような基板上に半導体デバイスを形成する良好な方法、および本発明の具体例にかかる方法で形成した半導体デバイスを提供することにある。
【０００８】
本発明の具体例にかかる方法で得られた半導体デバイスは、改良された電気的特性および改良された機械的安定性のような改良された特性を有する
【０００９】
上記目的は、本発明にかかる方法およびデバイスにより達成される。
【００１０】
本発明の第１の形態では、平面状の第１主表面を有する基板上に、半導体デバイスを形成する方法が提供される。この方法は、
基板の第１主表面をパターニングし、基板の第１主表面の平面に実質的に垂直な方向に、基板から延びた、少なくとも１つの構造を形成する工程と、
少なくとも１つの構造により覆われていない基板の位置に、部分的に変更された領域を形成し、これによりそれらの領域のエッチング抵抗を部分的に増加させる工程とを含む。
【００１１】
エッチング抵抗を増加させるとは、オリジナルの、変更していない基板に比較して、部分的に変更された領域が、低減されたエッチング速度を有することを言う。部分的に増加したエッチング抵抗は、半導体デバイスの製造中の更なる処理工程中に、少なくとも１つの構造のアンダーエッチングが防止できることを言う。
【００１２】
少なくとも１つの構造により覆われていない基板の位置に、部分的に変更された領域を形成することにより、例えばエッチング工程のような半導体デバイスの更なる処理の処理工程中にこれらの領域が保護され、基板中のリセスやアンダーエッチされた領域の形成が防止される。
【００１３】
本発明の具体例にかかる方法では、良好な電気的特性および良好な機械的特性を有する半導体デバイスが得られる。
【００１４】
本発明の具体例では、基板は、シリコン・オン・絶縁体（ＳＯＩ）基板、ゲルマニウム・オン・絶縁体（ＧＯＩ）基板、またはシリコン・ゲルマニウム・オン・絶縁体（ＳＧＯＩ）基板のような半導体・オン・絶縁体基板でも良い。それらの具体例では、表面を有する絶縁層の上の半導体層を含む半導体・オン・絶縁体基板の上に半導体デバイスを形成する方法を提供する。かかる方法は、
半導体層をパターニングし、基板の第１主表面の平面に実質的に垂直な方向に、基板から延びた、少なくとも１つの構造を形成し、絶縁層の表面の一部を露出させる工程と、
少なくとも１つの構造により覆われていない基板の位置に、部分的に変更された領域を形成し、これによりそれらの領域のエッチング抵抗を部分的に増加させる工程とを含む。
部分的に変更された領域の形成は、半導体デバイスの形成の、更なる処理工程中に、少なくとも１つの構造のアンダーエッチングを防止する。
【００１５】
絶縁層は、埋め込み酸化物でも良い。
【００１６】
本発明の具体例では、基板は、平面状の第１主表面を有するバルク半導体基板であり、この方法は、
バルク半導体基板をパターニングし、基板の第１主表面の平面に実質的に垂直な方向に、基板から延びた、少なくとも１つの構造を形成する工程と、
少なくとも１つの構造により覆われていない基板の位置のバルク半導体基板中に、部分的に変更された領域を形成し、これによりそれらの領域のエッチング抵抗を部分的に増加させる工程とを含む。
部分的に変更された領域の形成は、半導体デバイスの形成の、更なる処理工程中に、少なくとも１つの構造のアンダーエッチングを防止する。
【００１７】
本発明の具体例では、基板は、平面状の第１主表面を有する。基板中に部分的に変更された領域を形成する工程は、基板の主表面の平面に実質的に垂直な方向に、種や注入種と呼ばれる注入元素を注入することにより行われる。本発明において、「注入元素」、「種」、および「注入種」は、同じものを意味する。即ち、半導体または絶縁層に注入されるのに適した元素を意味する。実質的に垂直とは、注入元素の注入の方向が、最も好適には、基板の主表面の平面に実質的に垂直な方向に対して０度から５度の間の角度を形成し、注入元素が、その側壁を通って少なくとも１つの構造に、実質的に入らないことを意味する。少なくとも１つの構造に注入イオンが実質的に入らないとは、好適には１Ｅ１２ｃｍ−２より低濃度の、より好適には１Ｅ１０ｃｍ−２より低濃度の注入元素が、部分的に変更された領域を形成するための注入元素の注入中に、少なくとも１つの構造に入ることを言う。
【００１８】
この長所は、注入元素が、基板の上に形成される半導体デバイスの側壁の部分に注入されないことである。例えば、ＦｉｎＦＥＴの場合、注入元素は、フィンの側壁には注入されない。
【００１９】
この具体例では、注入元素は、イオン注入で行われてもよい。
【００２０】
本発明の具体例では、注入元素の注入は、プラズマドーピングで行われても良い。プラズマドーピングまたはＰＬＡＤの長所は、この技術が、基板の主表面の平面に実質的に垂直な方向に、即ち、基板の主表面の平面に実質的に垂直な方向に対して実質的に０度の注入角度で、注入元素を注入できることである。ＰＬＡＤは更に、１Ｅ１３ｃｍ−２と１Ｅ１７ｃｍ−２の間の高ドーズの注入元素の注入を可能とし、注入元素のピークは、少なくとも１つの構造によって覆われていない基板の表面に位置するようにする。
【００２１】
注入元素は、炭素、窒素、酸素、またはそれらの組み合わせを含んでも良い。
【００２２】
本発明の具体例では、この方法は、更に、少なくとも１つの構造の下に、部分的に変更された領域を拡げる工程を含んでも良い。少なくとも１つの構造の下に、部分的に変更された領域を拡げる工程は、アニールにより行われても良い。アニールは、８００℃と１０００℃の間の温度で行われることが好ましい。アニールは、１秒と６０秒の間の時間行われることが好ましい。アニールは、１ｎｍと２０ｎｍの間の膜厚の、部分的に変更された領域を形成しても良い。
【００２３】
本発明の具体例では、基板をパターニングする工程は、
基板の上にマスクを提供する工程と、
マスクにより覆われていない基板の部分を除去する工程とにより行われる。
【００２４】
マスクを提供する工程は、金属、窒化物、酸化物、またはｌｏｗ−ｋ材料の少なくとも１つを含むハードマスクを提供する工程である。
【００２５】
他の具体例では、マスクを提供する工程は、フォトレジストポリマーを提供する工程である。
【００２６】
本発明の第２の形態では、平面状の第１主表面を有する基板から延びた少なくとも１つの構造を含み、この構造は、基板の主表面の平面に実質的に垂直な方向に延び、半導体デバイスは、更に、少なくとも１つの構造により覆われていない位置の基板中に、部分的に変更された領域を含み、部分的に変更された領域は、変更されていない基板のエッチング抵抗に比べて増加したエッチング抵抗を有する半導体デバイスが提供される。
【００２７】
本発明の具体例にかかる半導体デバイスは、良好な電気的特性と良好な機械的安定性を有する。
【００２８】
本発明の具体例では、基板は、シリコン・オン・絶縁体（ＳＯＩ）基板、ゲルマニウム・オン・絶縁体（ＧＯＩ）基板、またはシリコン・ゲルマニウム・オン・絶縁体（ＳＧＯＩ）基板のような半導体・オン・絶縁体基板でも良い。それらの具体例では、本発明は、半導体・オン、絶縁体基板の絶縁層の上にパターニングされた半導体層から形成された少なくとも１つの構造を含み、絶縁層は表面を有し、半導体デバイスは、更に、パターニングされた半導体層により覆われていない位置の、絶縁層に、部分的に変更された領域を含む。部分的に変更された領域は、変更されていない基板のエッチング抵抗に比べて増加したエッチング抵抗を有する。それらの具体例では、絶縁層は埋め込まれた酸化物でも良い。
【００２９】
基板が、半導体・オン・絶縁体基板である特別の具体例では、絶縁層中の部分的に変更された領域は、ＳｉＯｘＮｙを含み、ここで、ｘとｙは、ｘ＋ｙ＝１を満たす整数である。これは、ＰＬＡＤ（後述）で得られるドーズ範囲で、例えば（Ｓｉ，Ｏ，Ｎ）または（Ｓｉ，Ｏ）または（Ｓｉ，Ｎ）の化学量論的な組み合わせが、半導体・オン・絶縁体基板の部分的に変更された領域中で得られることを意味する。代わりに、例として、絶縁層中の部分的に変更された領域は、ＳｉＯｘＣｙを含んでも良く、ここで、ｘとｙは、ｘ＋ｙ＝１を満たす整数である。
【００３０】
本発明の他の具体例では、基板はバルク半導体基板でも良い。例えば、バルク半導体基板は、バルクシリコン基板、バルクＧｅ基板、バルクＧａＡｓ基板、バルクＧａＮ基板でも良い。
【００３１】
部分的に変更された領域は、炭素、窒素、酸素、またはそれらの組み合わせが注入された領域でも良い。
【００３２】
部分的に変更された領域は、１Ｅ１３ｃｍ−２と１Ｅ１７ｃｍ−２の間の濃度を有する、例えば、炭素、窒素、または酸素のような注入元素の濃度を有しても良い。
【００３３】
部分的に変更した領域は、１ｎｍと２０ｎｍの間の膜厚を有しても良い。
【００３４】
任意的に、部分的に変更された領域は、少なくとも１つの構造の下方に延びても良い。
【００３５】
特別な具体例では、半導体デバイスは、ＦｉｎＦＥＴでも良い。
【００３６】
本発明の具体例にかかるデバイスの長所は、例えば、ＳＯＩ（シリコン・オン・絶縁体）基板の埋め込み酸化物（ＢＯＸ）またはバルク半導体基板の部分のような、半導体デバイスの部分で覆われていない位置で、基板または基板の部分に、部分的に変更された領域を形成することにより、基板または基板の部分が半導体デバイスの更なる処理中に保護され、基板または基板の部分に、リセスおよびアンダーエッチ領域が形成されるのを防止する。
【００３７】
本発明の具体例にかかる方法で得られたデバイスは、良好な電気的特性と機械的安定性を有する。
【００３８】
本発明の特別の、好ましい形態は、添付された独立および従属の請求項に表される。従属請求項の特徴は、独立請求項の特徴と組み合わせても良く、他の適当な従属請求項の特徴と組み合わせても良く、単に請求項に記載された通りだけではない。
【００３９】
この分野において、デバイスに対して一定の改良、変化、および進化があるが、本発明のコンセプトは本質的に新規で新しい改良を表し、従来技術から出発し、更に効果的で、安定し、そして信頼性のあるこの性質のデバイスを提供できると信じる。
【００４０】
上述のおよび他の、本発明の特徴、長所、および優位点は、本発明の原理を例として示した添付の図面と共に、以下の詳細な記載から明らかになるであろう。この記載は例示のみを目的とし、発明の範囲を限定するものではない。以下で引用される参照図面は、添付の図面をいう。
【具体例の記載】
【００４１】
本発明は、特定の具体例と、所定の図面を参照しながら述べられるが、本発明はこれに限定されるものではなく、請求の範囲により限定される。記載された図面は、単に概略であり、限定するものではない。図面において、図示目的で、いくつかの要素の大きさは拡張され、縮尺通りに記載されていない。寸法と相対寸法は、本発明の実施の実際の縮小には対応していない。
【００４２】
また、記載や請求の範囲中の、上、上に、等の用語は、記載目的のために使用され、相対的な位置を示すものではない。そのように使用される用語は、適当な状況下で入替え可能であり、ここに記載された発明は、ここに記載や図示されたものと異なる位置でも操作できることを理解すべきである。
【００４３】
請求の範囲で使用される「含む（comprising）」の用語は、それ以降に示される要素に限定して解釈されること排除するものであり、他の要素や工程を排除しない。このように、言及された特徴、数字、工程、または成分は、その通りに解釈され、１またはそれ以上の他の特徴、数字、工程、または成分、またはこれらの組み合わせの存在または追加を排除してはならない。このように、「手段ＡおよびＢを含むデバイス」の表現の範囲は、構成要素ＡとＢのみを含むデバイスに限定されるべきではない。本発明では、単にデバイスに関連した構成要素がＡとＢであることを意味する。
【００４４】
この明細書を通じて参照される「一の具体例（one embodiment）」または「具体例（an embodiment）」は、この具体例に関係して記載された特定の長所、構造、または特徴は、本発明の少なくとも１つの具体例に含まれることを意味する。このように、この明細書を通して多くの場所の「一の具体例（one embodiment）」または「具体例（an embodiment）」の語句の表現は、同じ具体例を表す必要はなく、表しても構わない。更に、特定の長所、構造、または特徴は、この記載から当業者に明らかなように、１またはそれ以上の具体例中で適当な方法で組み合わせることができる。
【００４５】
同様に、本発明の例示の記載中において、能率的に開示し、多くの発明の形態の１またはそれ以上の理解を助ける目的で、本発明の多くの長所は、時には１つの具体例、図面、またはその記載中にまとめられることを評価すべきである。しかしながら、この開示の方法は、請求される発明がそれぞれの請求項に記載されたものより多くの特徴を必要とすることを意図して表されていると解釈すべきではない。むしろ、以下の請求項が表すように、発明の態様は、１つの記載された具体例の全ての長所より少なくなる。このように詳細な説明に続く請求の範囲は、これにより詳細な説明中に明確に含まれ、それぞれの請求項は、この発明の別々の具体例としてそれ自身で成立する。
【００４６】
更に、ここで記載された幾つかの具体例は幾つかの特徴で、他の具体例に含まれない特徴を含み、異なった具体例の長所の組み合わせは、本発明の範囲に入ることを意味し、当業者に理解されるように異なった具体例を形成する。例えば、以下の請求の範囲では、請求された具体例のいくつかは、他の組み合わせにおいても使用することができる。
【００４７】
ここで与えられる記載において、多くの特別な細部が示される。しかしながら、本発明の具体例はそれらの特別な細部無しに実施できることを理解すべきである。他の例では、公知の方法、構造、および技術は、この記載の理解をわかりにくくしないために、詳細には示されていない。
【００４８】
本発明は、本発明の多くの具体例の詳細な記載によって記載される。本発明の他の具体例が、本発明の真実の精神や技術的示唆から離れることなく、当業者の知識により形成できることができ、本発明は、添付された請求の範囲の文言によってのみ限定されることは明らかである。
【００４９】
ここではトランジスタについて参照する。それらは、ドレインのような第１の主電極、ソースのような第２の主電極、第１および第２の主電極の間で電荷の流れを制御するゲートのような制御電極を有する３端子デバイスである。当業者にとって明らかなように、本発明は、例えばこれらに限定されるものではないがＣＭＯＳ、ＢＩＣＭＯＳおよびバイポーラ技術を含むトランジスタ技術で形成可能な類似のデバイスにも適用できる。
【００５０】
本発明は、平面状の第１主表面を有する基板上に半導体デバイスを形成する方法を提供する。この方法は、
基板の第１主表面をパターニングし、基板から、基板の第１主表面の平面に実質的に垂直な方向の延びる、少なくとも１つの構造を形成する工程と、
少なくとも１つの構造により覆われていない位置に、部分的に変更された領域を形成し、それらの領域のエッチング抵抗を部分的に大きくする工程とを含む。
部分的に変更された領域を形成する工程は、半導体デバイスの製造の更なる処理工程中に、少なくとも１つの構造のアンダーエッチングを防止する。
【００５１】
本発明の具体例にかかる方法で得られたデバイスは、良好な電気的特性と良好な機械的安定性を有する。
【００５２】
本発明の具体例にかかる方法は、例えばｆｉｎＦＥＴのような半導体デバイスを半導体・オン・絶縁体基板上に形成するのに特徴的に用いられ、更なる半導体デバイスの形成の処理工程中に、基板上に形成された少なくとも１つの構造のアンダーエッチングを防止することにより、半導体・オン・絶縁体基板の絶縁層を保護する。しかしながら、他の具体例では、この方法は、例えばｆｉｎＦＥＴのような半導体デバイスをバルク半導体基板上に形成するのに特徴的に用いられ、更なる半導体デバイスの形成の処理工程中に、基板上に形成された少なくとも１つの構造のアンダーエッチングを防止することにより、少なくとも１つの構造により覆われていない半導体基板の部分を保護する。
【００５３】
本発明の第１の具体例では、基板は、絶縁層の上の半導体層を含む半導体・オン・絶縁体基板である。基板は、例えばシリコン・オン・絶縁体（ＳＯＩ）基板、ゲルマニウム・オン・絶縁体（ＧＯＩ）基板、またはシリコン・ゲルマニウム・オン・絶縁体（ＳＧＯＩ）基板でも良い。第１の具体例では、半導体・オン・絶縁体基板の上に半導体デバイスを形成し、半導体・オン・絶縁体基板は、例えば埋められた酸化物のような絶縁層の上に、例えばシリコン層のような半導体層を含み、表面を有する。これらの具体例にかかる方法は、
半導体層をパターニングして、これにより少なくとも１つの構造を形成し、絶縁層の表面の一部を露出させる工程と、
パターニングされた半導体層により覆われない位置に、または換言すれば、少なくとも１つの構造により覆われていない位置に、例えば埋め込み酸化物のような絶縁層中に部分的に変更された領域を形成し、その領域のエッチング抵抗を部分的に増加させる工程とを含む。
変更された領域を部分的に形成することにより、半導体デバイスの製造中の、更なる処理工程中に、少なくとも１つの構造のアンダーエッチングを防止できる。
【００５４】
本発明の第１の具体例にかかる方法の長所は、半導体デバイスの一部により覆われない位置で、半導体・オン・絶縁体基板の、例えば埋め込む酸化物（ＢＯＸ）のような絶縁層中に、変更された領域を部分的に形成することにより、例えば埋め込み酸化物のような絶縁層が、半導体デバイスの更なる処理中に保護されて、リセスやアンダーエッチ領域が絶縁層中に形成されるのを防止している。
【００５５】
これ以降、本発明の第１の具体例にかかる、シリコン・オン・絶縁体（ＳＯＩ）基板の上にＦｉｎＦＥＴを形成する方法について述べる。これは本発明を如何なる方法においても限定するものではなく、本発明の具体例にかかる方法は、シリコン・オン・絶縁体（ＳＯＩ）基板の上に半導体デバイスを形成するために使用することができることを理解すべきである。
【００５６】
図１〜図６は、本発明の具体例にかかる、ＦｉｎＦＥＴ１０の製造方法の一連の工程を示す。
【００５７】
第１の工程では、バルク基板（図示せず）、埋め込み酸化物２のような絶縁層、およびシリコン層３を含むＳＯＩ基板１が提供される。埋め込み酸化物２は一般には５０ｎｍと２００ｎｍとの間の膜厚を有し、例えば１５０ｎｍである。埋め込み酸化物２は、好ましくはＳｉＯ２を含む。シリコン層３は、一般には１０ｎｍと１００ｎｍの間の膜厚を有し、例えば６５ｎｍである。
【００５８】
次に、上面（埋め込み酸化物２から遠い方の面）がＳＯＩ基板１の主表面を形成するシリコン層３がパターニングされ、基板１の主表面が平面の場合、基板１の主表面の平面に実質的に垂直な方向に基板から延びた、例では少なくとも１つのフィン（図示せず）である、少なくとも１つの構造２０を形成する。例では、１つの構造２０のみが基板１の上に存在する。これは説明を簡単にするためであり、如何なる方法においても発明を限定することを意図しないことを理解すべきである。本発明の具体例では、基板１は、特別な半導体デバイス１０を形成するのに必要な複数の構造２０を含んでも良い。シリコン層３のパターニングは、ハードマスクベースにより、またはフォトレジストを用いるフォトリソグラフィにより行われても良い。図示された例では、ハードマスク層がシリコン層３の上に形成される。ハードマスク層は５０ｎｍと１００ｎｍの間の膜厚を有し、例えば７０ｎｍである。ハードマスク層は、例えばＴｉ、Ａｕ、Ａｇ、Ｐｄのような金属、例えばＴｉＮ、ＴａＮ、ＨｆＮ、Ｓｉ３Ｎ４のような窒化物、例えばＴｉＯ２、ＳｉＯ２のような酸化物、低誘電率（ｌｏｗ−ｋ）誘電体、例えば積層のようなこれらの材料の組み合わせを含む。ハードマスク層の膜厚は、この方法の後の工程で注入元素の注入が行われた場合、ハードマスク層がパターニングされたシリコン層、または一般には少なくとも１つの構造（以下を参照）に注入元素が到達するのを防止するシールドとして働くような膜厚であることが好ましい。ハードマスク層は、続いてパターニングとエッチングされ、ＦｉｎＦＥＴ１０のフィン５が形成される位置のシリコン層３のみを覆い、シリコン層３の他の部分を露出したままにするハードマスク４を形成する（図１参照）。シリコン層３の露出した部分は、続いて、例えばエッチングにより除去される。エッチングは、例えばウエットエッチ、ドライエッチ、またはそれらの組み合わせにより行われる。シリコン層３のエッチング後に得られる構造を図２に示す。パターニングされたシリコン層は、ＦｉｎＦＥＴ１０のフィン５を形成する。フィン５の高さは、ＳＯＩ基板１のシリコン層３の膜厚に依存し、このように、１０ｎｍと１００ｎｍの間となる。第１の具体例では、シリコン層３の露出部分の除去が、下の絶縁層２が露出するまで行われる。
【００５９】
次の工程では注入元素の注入（図３に矢印７で表示）が行われ、埋め込み酸化物２の露出部分に、部分的に変更された領域６を形成する。それゆえに、注入はフィン５に覆われていない埋め込み酸化物２の位置に行われる。注入元素は、それらの領域６のエッチング抵抗を増加させる。エッチング抵抗の増加とは、部分的に変更された領域６は、変更されていないオリジナルの基板１に比較して、エッチング速度が遅いことを言う。より好適には、注入元素は、Ｃ、Ｎ、Ｏまたはそれらの組み合わせである。好適には、１Ｅ１３ｃｍ−２と１Ｅ１７ｃｍ−２の間の注入ドーズが用いられる。埋め込み酸化物２への注入元素の注入中、ハードマスク４は、フィン５中の注入元素が注入されるのを防止するシールドとして機能する。これは、フィン５中での注入元素の存在は、フィン５の側壁の粗を増加させるからである。
【００６０】
更に、フィン５中での注入元素の存在は、移動するキャリア元素を散乱させ、フィン５中で移動するキャリアの移動度に影響する。本発明の具体例では、注入は異方的な方法で行われる。ＳＯＩ基板１が平面状の主表面を有する場合に、基板１の主表面の平面に対して実質的に垂直な方向に注入が行われるのが、最も好ましい。実質的に垂直とは、注入元素の注入方向が、基板１の主表面の平面に対して実質的に垂直な方向に対して０度と５度の間の角度であり、マスク４により覆われていない側壁を通ってフィン５に注入元素が実質的に入らないことを言う。フィン５に注入元素が実質的に入らないとは、好適には１Ｅ１２ｃｍ−２より低濃度の、より好適には１Ｅ１０ｃｍ−２より低濃度の注入元素が、注入元素の注入中にフィン５に入って、部分的に変更された領域６を形成することを言う。
【００６１】
この方法では、注入元素は、フィン５の側壁の物理的特性および電気的特性に影響することなく注入できる。それゆえに、より好適には、注入は、ＰＬＡＤ（プラズマドーピング）で行われる。ＰＬＡＤでは、ＳＯＩ基板１が平面上の主表面を有する場合に、ＳＯＩ基板１の主表面の平面に実質的に垂直な方向に注入元素の注入を行うことができ、空間電荷効果（space charge effect）、即ち、局在する過剰な電荷の発生が起きない。ＰＬＡＤプラズマでは、この具体例ではＳＯＩ基板１の絶縁層２である、注入される基板１の表面近傍で、イオン雲が形成される。このプラズマから、イオンが引き出され、絶縁層２に向かって、この中に加速される。
【００６２】
ＰＬＡＤは、実質的に０度の入射角を形成する、衝突のないイオンシースを可能とする。更に、ＰＬＡＤは１Ｅ１３ｃｍ−２から１Ｅ１７ｃｍ−２の、高ドーズ注入を可能とする。引き出し電圧は、ｋＶのオーダーである。ＰＬＡＤを用いることにより、注入元素のピークが基板１の表面に位置し、この具体例では露出した埋め込み酸化物２の表面に位置する。この方法では、埋め込み酸化物２は、注入が行われる位置において部分的に変更される。しかしながら、他の具体例では、注入元素の注入は、上述のように、注入方向が基板の主表面の平面に対して実質的に垂直な方向である限り、イオン注入のような他の公知の従来の注入技術で行っても良い。本発明の他の具体例では、例えば、遠隔プラズマ（remote plasma）やＲＩＥのような異方的な特性を有するプラズマが、注入元素の注入に適用できる。そのようなプラズマの唯一の短所は、より低い加速電圧（〜３００Ｖ）を有することであり、それゆえに貫通深さは非常に小さく、例えば１ｎｍである。それにもかかわらず、特別な応用においては、これは十分な深さである。
【００６３】
注入元素の注入中に、フィン５の上に存在するハードマスク４は、注入元素がフィン５に注入されるのを防止するシールドとして働く。それゆえに、注入後にハードマスク４の一部８のみが注入元素により注入され、注入元素が実質的にフィン５には到達しないように、ハードマスク４の膜厚および材料特性は選択されるべきである。ＳＯＩ基板１の主表面の平面に実質的に垂直な方向に注入イオンを注入することにより、既に述べたように、実質的に注入元素は、フィン５の側壁中には注入されない。
【００６４】
埋め込み酸化物２の露出した部分に注入元素を注入した後、部分的に変更された領域６は、任意的にフィン５の下方に延びても良い。これは、好適にはＳＯＩ基板１のアニールにより行われる。アニールは、８００℃と１０００℃の間の温度で、１秒と６０秒の間の時間行われる。例えば注入された注入元素がＮを含む場合、部分的に変更された領域６はＳｉＯｘＮｙを含む。ここで、ｘとｙはｘ＋ｙ＝１数字であり、ＰＬＡＤで得ることができるドーズ範囲において、例えば（Ｓｉ，Ｏ，Ｎ）または（Ｓｉ，Ｏ）または（Ｓｉ、Ｎ）のような化学量論的な組み合わせが、ＳＯＩ基板１中の部分的に変更された領域６において得られることを意味する。部分的に変更された領域６は、例えば１ｎｍと２０ｎｍの間、好適には１ｎｍと１０ｎｍの間の、埋め込み酸化物２中の厚みｔを有する。
【００６５】
本発明の具体例にかかる部分的に変更された領域６の存在は、例えば基板の化学分析により検出され、フィルタされた透過電子顕微鏡（ＴＥＭ）により検出される。
【００６６】
次の工程で、ハードマスク４が除去される（図４参照）。これは、例えばストリッピングのような、当業者に公知の適当な技術により行うことができる。
【００６７】
更なる工程で、誘電体層９が導電層１１の上に堆積され、スタックを形成する。次に、このスタックがパターニングされ、ＦｉｎＦＥＴのゲート１２を形成する（図５参照）。
【００６８】
ＦｉｎＦＥＴの更なる製造工程が、当業者に知られたように行われる。例えば、ソースおよびドレインエクステンションや、ソースおよびドレイン領域が、当業者に知られたように形成される。
【００６９】
図６は、上述の方法で形成されたデバイス１０の上面図を示す。フィン５はソースとドレイン領域１３の間に配置される。このフィン５はゲート１２と部分的に重なる。下層の基板１の露出した領域、換言すればフィン５により覆われていない領域は、オリジナルの埋め込み酸化物２に比べて増加したエッチング抵抗を有する部分的に変更された領域６を形成するように変更される。
【００７０】
部分的に変更された領域６の形成後に行われる処理工程中に、増加したエッチング抵抗を有する部分的に変更された領域６は、ＦｉｎＦＥＴ１０の製造工程で更に使用される材料や化学の影響に対して、埋め込み酸化物２を保護する。これは、埋め込み酸化物２中において、リセスやアンダーエッチ領域がフィン５の下に形成されるのを防止する。これにより、ＦｉｎＦＥＴ１０の製造中に使用される更なる材料や化学の残渣は、存在しないように、リセスやアンダーエッチ領域中に固着しない。これにより、それらの残渣を除去するための、追加の処理工程は不要となる。
【００７１】
本発明の第２の具体例では、基板１はバルク半導体基板である。第２の具体例にかかる方法は、本発明の第１の具体例にかかる方法と類似であり、図７〜図１０に示される。
【００７２】
最初に、バルク半導体基板１が提供される。バルク半導体基板１は、その上に半導体デバイス１０を形成することができるいずれの好適な半導体基板１でも良い。例えば、バルク半導体基板１はバルクシリコン基板、バルクＧｅ基板、バルクＧａＡｓ基板、バルクＧａＮ基板のいずれでも良い。
【００７３】
次の工程では、バルク半導体基板１の主表面がパターニングされ、平面状の主表面を有する基板１から延びた、少なくとも１つの構造２０を形成する。基板１の主表面が平面状の場合、パターニングは、基板１の主表面の平面に対して実質的に垂直な方向に行われる。示された具体例では、１つの構造のみが基板１の上に存在する。これは説明を容易にするためであり、本発明をいずれの方向にも限定するものではないことを理解すべきである。本発明の具体例では、基板１は、特定の半導体デバイス１０を形成するのに必要とされる複数の構造２０を含む。バルク半導体基板１のパターニングは、ハードマスクベースまたはフォトレジストを用いたフォトリソグラフィにより行われる。図７〜図１０に示す例では、ハードマスク層がバルク半導体基板１の上に形成される。ハードマスク層は、５０ｎｍと１００ｎｍの間の膜厚を有し、例えば７０ｎｍである。
【００７４】
ハードマスク層は、例えばＴｉ、Ａｕ、Ａｇ、Ｐｄのような金属の、例えばＴｉＮ、ＴａＮ、ＨｆＮ、Ｓｉ３Ｎ４のような窒化物、例えばＴｉＯ２、ＳｉＯ２のような酸化物、低誘電率（ｌｏｗ−ｋ）誘電体、例えば積層のようなこれらの材料の組み合わせを含む。ハードマスク層の膜厚は、この方法の後の工程で注入元素の注入が行われた場合、ハードマスク層が、形成された少なくとも１つの構造２０（以下を参照）に注入元素が到達するのを防止するシールドとして働くような膜厚であることが好ましい。ハードマスク層は、続いてパターニングとエッチングされ、少なくとも１つの構造２０が形成される位置のバルク半導体基板１のみを覆い、バルク半導体基板１の他の部分を露出したままにするハードマスク４を形成する（図７参照）。バルク半導体基板１の露出した部分は、続いて、例えばエッチングにより除去される。エッチングは、例えばウエットエッチ、ドライエッチ、またはそれらの組み合わせにより行われる。
【００７５】
バルク半導体基板１のエッチング後に得られる構造を図８に示す。パターニングされたシリコン層は、半導体デバイス１０の少なくとも１つの構造２０を形成する。少なくとも１つの構造２０は、更なる半導体デバイス１０の処理中において、例えばゲートを形成するために使用される。量、即ちバルク半導体基板１の露出された部分の除去された膜厚は、形成される半導体デバイス１０の種類に依存する。
【００７６】
次の工程では注入元素の注入（図９に矢印７で表示）が行われ、少なくとも１つの構造２０により覆われていないバルク半導体基板１の部分に、部分的に変更された領域６を形成する。注入元素は、注入されたそれらの領域６のエッチング抵抗を増加させる。エッチング抵抗の増加とは、部分的に変更された領域６は、最初のまたはオリジナルの基板１に比較して、エッチング速度が遅いことを言う。より好適には、注入元素は、Ｃ、Ｎ、Ｏまたはそれらの組み合わせである。好適には、１Ｅ１３ｃｍ−２と１Ｅ１７ｃｍ−２の間の注入ドーズが用いられる。
【００７７】
バルク半導体基板１の露出した部分への注入元素の注入中、ハードマスク４は、少なくとも１つの構造２０中に注入元素が注入されるのを防止するシールドとして機能する。これは、少なくとも１つの構造２０中での注入元素の存在は、少なくとも１つの構造２０の側壁のあれを増加するからである。
【００７８】
更に、少なくとも１つの構造２０中での注入元素の存在は、移動するキャリア元素を散乱させ、後に例えばゲートとなる、少なくとも１つの構造２０中で移動するキャリアの移動度に影響する。本発明の具体例では、注入は異方的な方法で行われる。バルク半導体基板１が平面状の主表面を有する場合に、基板１の主表面の平面に対して実質的に垂直な方向に注入が行われるのが、最も好ましい。実質的に垂直とは、注入元素の注入方向が、基板１の主表面の平面に対して実質的に垂直な方向に対して０度と５度の間の角度であり、マスク４により覆われていない側壁を通って、少なくとも１つの構造２０に注入元素が実質的に入らないことを言う。少なくとも１つの構造２０に注入元素が実質的に入らないとは、好適には１Ｅ１２ｃｍ−２より低濃度の、より好適には１Ｅ１０ｃｍ−２より低濃度の注入元素が、注入元素の注入中に少なくとも１つの構造２０に入って、部分的に変更された領域６を形成することを言う。それゆえに、最も好適には、注入は、第１の具体例で既に述べたように、ＰＬＡＤ（プラズマドーピング）を用いて行われる。
【００７９】
他の具体例では、注入元素の注入は、例えばイオン注入のような他の公知の従来の注入技術で行っても良い。例えば、最適ではないが、本発明の他の具体例では、例えば、遠隔プラズマやＲＩＥのような、上述のように注入方向が実質的に形成された構造２０に平行である限り、異方的な特性を有するプラズマが、注入元素の注入に適用できる。
【００８０】
注入元素の注入中に、少なくとも１つの構造２０の上に存在するハードマスク４は、注入元素が少なくとも１つの構造２０に注入されるのを防止するシールドとして働く。それゆえに、注入後にハードマスク４の一部８のみが注入元素により注入され、注入元素が実質的に少なくとも１つの構造２０には到達しないように、ハードマスク４の膜厚および材料特性は選択されるべきである（図１０参照）。形成された構造２０に実質的に平行な方向に、好適には、バルク半導体基板１の主表面の平面に実質的に垂直な方向に、注入イオンを注入することにより、実質的に注入元素は、少なくとも１つの構造２０の側壁中には注入されない。
【００８１】
バルク半導体基板１の露出した部分に注入元素を注入した後、部分的に変更された領域６は、任意的に少なくとも１つの構造２０の下方に延びても良い。これは、好適には基板１のアニールにより行われる。アニールは、８００℃と１０００℃の間の温度で、１秒と６０秒の間の時間行われる。部分的に変更された領域６は、例えば１ｎｍと２０ｎｍの間、好適には１ｎｍと１０ｎｍの間の、埋め込み酸化物２中の厚みｔを有する。
【００８２】
本発明の具体例にかかる部分的に変更された領域６の存在は、例えば基板の化学分析により検出され、フィルタされた透過電子顕微鏡（ＴＥＭ）により検出される。
【００８３】
次の工程で、ハードマスク４が除去される。これは、例えばストリッピングのような、当業者に知られた好適な技術により行われる。
【００８４】
図１１は、バルクＦｉｎＦＥＴ、即ち、例えばシリコン基板１のようなバルク半導体基板１の上に形成されたＦｉｎＦＥＴのＳＳＲＭ（Scanning Spreading Resistance Measurement）を示す。フィン５はバルクシリコン基板２から突き出ている。このフィン５は、続いてＰＬＡＤを用いてドープされる。図１１（暗い領域）から分かるように、注入は参照番号６を用いて表した領域で発生し、これは、フィン５の上部であり、フィン５の直立した表面や側壁１４は、ＰＬＡＤドーピングプロセスでは実質的に影響されずに残る。
【００８５】
半導体デバイス１０の更なる作製が、形成が必要とされる半導体デバイス１０に応じて、当業者に知られたように行われる。
【００８６】
部分的に変更された領域６を形成した後に行われる処理工程中に、エッチング抵抗が増加するようにそれらの部分的に変更された領域６は、半導体デバイス１０の作製中に更に使用される材料や化学の影響に対して、基板１を保護する。これは、リセスやフォン５の下のアンダーエッチ領域が、基板１に形成されるのを防止する。それ故に、半導体デバイス１０の作製中に更に使用される材料や化学の残渣は、それらのリセスやアンダーエッチ涼気に固着せず、存在しない。それ故に、それらの残渣を除去するために必要な追加の処理工程は不要となる。
【００８７】
本発明の具体例にかかる方法により、良好な電気的特性や良好な機械的安定性を有する半導体デバイスが得られる。
【００８８】
本発明にかかるデバイスについて、ここでは、好適な具体例、材料と同様に、特定の構造や形状について検討したが、形態や細部における様々な変化や変更は、本発明の形態や精神から離れることなく行えることを理解すべきである。
【図面の簡単な説明】
【００８９】
【図１】本発明の具体例により、ＳＯＩ基板上にＦｉｎＦＥＴを形成するプロセスの一連の工程を示す。
【図２】本発明の具体例により、ＳＯＩ基板上にＦｉｎＦＥＴを形成するプロセスの一連の工程を示す。
【図３】本発明の具体例により、ＳＯＩ基板上にＦｉｎＦＥＴを形成するプロセスの一連の工程を示す。
【図４】本発明の具体例により、ＳＯＩ基板上にＦｉｎＦＥＴを形成するプロセスの一連の工程を示す。
【図５】本発明の具体例により、ＳＯＩ基板上にＦｉｎＦＥＴを形成するプロセスの一連の工程を示す。
【図６】本発明の具体例により、ＳＯＩ基板上にＦｉｎＦＥＴを形成するプロセスの一連の工程を示す。
【図７】本発明の具体例により、バルク半導体基板上にＦｉｎＦＥＴを形成するプロセスの一連の工程を示す。
【図８】本発明の具体例により、バルク半導体基板上にＦｉｎＦＥＴを形成するプロセスの一連の工程を示す。
【図９】本発明の具体例により、バルク半導体基板上にＦｉｎＦＥＴを形成するプロセスの一連の工程を示す。
【図１０】本発明の具体例により、バルク半導体基板上にＦｉｎＦＥＴを形成するプロセスの一連の工程を示す。
【図１１】本発明の具体例に示されたＰＬＡＤを用いてドープされたバルクＦｉｎＦＥＴのＳＳＲＭプロファイルを示す。
【００９０】
異なった図面において、同じ参照符号は、同じまたは類似の要素を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【外国語明細書】
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