(57)【要約】【課題】素子分離領域で分離される部分の半導体基板を低抵抗化することのできる半導体装置の製造方法を提供する。【解決手段】本発明の一態様に係る半導体装置の製造方法は、ウェルコンタクト接続領域を有するウェル、および前記ウェル上にトランジスタを形成するための素子領域を有する半導体基板の、前記ウェル上の前記素子領域と前記ウェルコンタクト接続領域との間の領域に溝を形成する工程と、前記溝の少なくとも底面にシリサイド層を形成する工程と、前記シリサイド層を形成した後、前記溝内に絶縁膜を埋め込み、素子分離領域を形成する工程と、を含む。【選択図】図１
2009099815.tif 000002
【特許請求の範囲】
【請求項１】
ウェルコンタクト接続領域を有するウェル、および前記ウェル上にトランジスタを形成するための素子領域を有する半導体基板の、前記ウェル上の前記素子領域と前記ウェルコンタクト接続領域との間の領域に溝を形成する工程と、
前記溝の少なくとも底面にシリサイド層を形成する工程と、
前記シリサイド層を形成した後、前記溝内に絶縁膜を埋め込み、素子分離領域を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
第１および第２のウェルコンタクト接続領域をそれぞれ有し、互いに導電型の異なる第１および第２のウェル、および前記第１および第２のウェル上に互いに導電型の異なる第１および第２のトランジスタをそれぞれ形成するための素子領域を有する半導体基板の、前記第１のウェル上の前記第１の素子領域と前記第１のウェルコンタクト接続領域との間の領域と、前記第２のウェル上の前記第２の素子領域と前記第２のウェルコンタクト接続領域との間の領域とに、それぞれ第１および第２の溝を同時に形成する工程と、
前記第１および第２の溝の少なくとも底面にシリサイド層を同時に形成する工程と、
前記シリサイド層を形成した後、前記第１および第２の溝内に同時に絶縁膜を埋め込み、素子分離領域をそれぞれ形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項３】
前記溝の少なくとも底面に不純物を注入することにより不純物高濃度領域を形成する工程を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記シリサイド層を形成する工程の前に、前記溝の内側面のみに金属と反応しにくい膜を形成する工程を含むことを特徴とする請求項１から３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記溝を形成する工程は、所定のパターンを有するマスクを用いて異方性エッチングすることにより前記半導体基板をパターニングする工程と、
等方性エッチングにより前記溝の開口幅を前記所定のパターンの開口幅より広くする工程を含むことを特徴とする請求項１から４のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、素子分離領域を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来の半導体装置として、集積回路装置の高集積化を実現するために半導体基板上に形成される素子間を素子分離領域で分離したものがある。このような素子分離領域を形成した半導体装置として、素子分離領域の下に不純物層を設けて同種のウェル同士を低抵抗で接続することにより、ウェル間の共通電位を得られるようにした半導体装置が知られている（例えば、特許文献１参照）。
【特許文献１】特開平９−２１３７８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明の目的は、素子分離領域で分離される部分の半導体基板を低抵抗化することのできる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００４】
本発明の一態様は、ウェルコンタクト接続領域を有するウェル、および前記ウェル上にトランジスタを形成するための素子領域を有する半導体基板の、前記ウェル上の前記素子領域と前記ウェルコンタクト接続領域との間の領域に溝を形成する工程と、前記溝の少なくとも底面にシリサイド層を形成する工程と、前記シリサイド層を形成した後、前記溝内に絶縁膜を埋め込み、素子分離領域を形成する工程と、を含むことを特徴とする半導体装置の製造方法を提供する。
【０００５】
また、本発明の一態様は、第１および第２のウェルコンタクト接続領域をそれぞれ有し、互いに導電型の異なる第１および第２のウェル、および前記第１および第２のウェル上に互いに導電型の異なる第１および第２のトランジスタをそれぞれ形成するための素子領域を有する半導体基板の、前記第１のウェル上の前記第１の素子領域と前記第１のウェルコンタクト接続領域との間の領域と、前記第２のウェル上の前記第２の素子領域と前記第２のウェルコンタクト接続領域との間の領域とに、それぞれ第１および第２の溝を同時に形成する工程と、前記第１および第２の溝の少なくとも底面にシリサイド層を同時に形成する工程と、前記シリサイド層を形成した後、前記第１および第２の溝内に同時に絶縁膜を埋め込み、素子分離領域をそれぞれ形成する工程と、を含むことを特徴とする半導体装置の製造方法を提供する。
【発明の効果】
【０００６】
本発明によれば、素子分離領域で分離される部分の半導体基板を低抵抗化することのできる半導体装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【０００７】
〔第１の実施の形態〕
（半導体装置の構成）
図１は、本発明の第１の実施の形態に係る半導体装置の断面図である。この半導体装置１は、単結晶Ｓｉ等からなる半導体基板２と、半導体基板２に形成されたｐ−ＭＯＳＦＥＴ領域１００およびｎ−ＭＯＳＦＥＴ領域２００と、を有し、ｐ−ＭＯＳＦＥＴ領域１００とｎ−ＭＯＳＦＥＴ領域２００は、例えばＳＴＩ(Shallow Trench Isolation)構造の第１の素子分離領域３Ａにより分離されている。また、ｐ−ＭＯＳＦＥＴ領域１００とｎ型ウェルコンタクト接続領域１０１ａは、例えばＳＴＩ構造の第２の素子分離領域３Ｂにより分離されており、ｎ−ＭＯＳＦＥＴ領域２００とｐ型ウェルコンタクト接続領域２０１ａは、例えばＳＴＩ構造の第３の素子分離領域３Ｃにより分離されている。
【０００８】
ｐ−ＭＯＳＦＥＴ領域１００は、半導体基板２に形成されたｎ型ウェル１０１と、半導体基板２の表面近傍に形成された第１のソース・ドレイン領域１０５と、第１のソース・ドレイン領域１０５の表面近傍に形成された第１のシリサイド層１０６と、半導体基板２上に第１のゲート絶縁膜１０３を介して形成された第１のゲート電極１０２と、第１のゲート電極１０２の側面に形成された第１のゲート側壁１０４と、を有して構成される。
【０００９】
ｎ−ＭＯＳＦＥＴ領域２００は、半導体基板２に形成されたｐ型ウェル２０１と、半導体基板２の表面近傍に形成された第２のソース・ドレイン領域２０５と、第２のソース・ドレイン領域２０５の表面近傍に形成された第２のシリサイド層２０６と、半導体基板２上に第２のゲート絶縁膜２０３を介して形成された第２のゲート電極２０２と、第２のゲート電極２０２の側面に形成された第２のゲート側壁２０４と、を有して構成される。
【００１０】
第１のゲート電極１０２は、所定の導電型不純物を含む半導体結晶から形成される。具体的に、第１のゲート電極１０２は、ｐ型の導電型不純物を含む多結晶Ｓｉ又は多結晶ＳｉＧｅから形成することができる。ｐ型の導電型不純物としては、Ｂ、ＢＦ２等のｐ型不純物イオンを用いることができる。
【００１１】
第２のゲート電極２０２は、所定の導電型不純物を含む半導体結晶から形成される。具体的に、第２のゲート電極２０２は、ｎ型の導電型不純物を含む多結晶Ｓｉ又は多結晶ＳｉＧｅから形成することができる。ｎ型の導電型不純物としては、Ａｓ、Ｐ等のｎ型不純物イオンを用いることができる。
【００１２】
第１および第２のゲート絶縁膜１０３、２０３は、例えば、ＳｉＯ２、ＳｉＮ、ＳｉＯＮや、高誘電材料（例えば、ＨｆＳｉＯＮ、ＨｆＳｉＯ、ＨｆＯ等のＨｆ系材料、ＺｒＳｉＯＮ、ＺｒＳｉＯ、ＺｒＯ等のＺｒ系材料、Ｙ２Ｏ３等のＹ系材料）からなる。
【００１３】
第１および第２のゲート側壁１０４、２０４は、例えばＳｉＮ等の絶縁材料からなる単層構造や、ＳｉＮ、ＳｉＯ２、ＴＥＯＳ（Tetraethoxysilane）等の複数種の絶縁材料からなる２層構造、更には３層以上の構造であってもよい。
【００１４】
第１のソース・ドレイン領域１０５は、Ｂ、ＢＦ２、Ｉｎ等のｐ型不純物イオンを半導体基板２の表面から注入することにより形成される。
【００１５】
第２のソース・ドレイン領域２０５は、Ａｓ、Ｐ等のｎ型不純物イオンを半導体基板２の表面から注入することにより形成される。
【００１６】
第１および第２のシリサイド層１０６、２０６は、Ｎｉ、Ｐｔ、Ｃｏ、Ｅｒ、Ｐｄ、ＮｉＰｔ等の金属を含むシリコン化合物から構成される。
【００１７】
素子分離領域３Ａ、３Ｂ、および３Ｃは、半導体基板２に形成された溝に絶縁膜を埋め込むことにより形成される。素子分離領域３Ｂおよび３Ｃは、半導体基板２との界面である下面および下側面の一部にかけて第３および第４のシリサイド層１０７、２０７が形成されている。第３および第４のシリサイド層１０７、２０７は、Ｎｉ、Ｐｔ、Ｃｏ、Ｅｒ、Ｐｄ、ＮｉＰｔ等の金属を含むシリコン化合物から構成される。
【００１８】
（半導体装置の製造）
図２Ａ（ａ）〜（ｄ）および図２Ｂ（ｅ）〜（ｇ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。
【００１９】
まず、図２Ａ（ａ）に示すように、半導体基板２上にシリコン窒化膜などのシリコンとエッチング時の加工上選択性を有する、例えばＳｉＯ２からなる酸化膜やＳｉＮからなる窒化膜等のハードマスク４を形成する。
【００２０】
次に、図２Ａ（ｂ）に示すように、素子分離領域となる部分に対してリソグラフィ工程によるパターニングを行う。その後、ハードマスク４を使用したＲＩＥ(Reactive Ion Etching)によって１００ｎｍ〜５００ｎｍ程度の溝を形成する。ＲＩＥによって形成される溝には、ｐ−ＭＯＳＦＥＴ領域１００とｎ−ＭＯＳＦＥＴ領域２００を分離する溝２０と、ｐ−ＭＯＳＦＥＴ領域とｎ型ウェルコンタクト接続領域を分離するための溝２１と、ｎ−ＭＯＳＦＥＴ領域とｐ型ウエルコンタクト接続領域を分離するための溝２２とが存在する。ここで、溝２０については素子分離とウェル耐圧を確保するために低抵抗化は行わない。
【００２１】
次に、図２Ａ（ｃ）に示すように、ハードマスク４上にＳｉＯ２からなるカバー膜５を堆積し、溝２１、２２の部分に対してリソグラフィを用いてパターニングを行う。その後、カバー膜５をエッチングにより部分的に除去して溝２１、２２を開口させる。このとき、溝２０についてはカバー膜５で埋められた状態となる。
【００２２】
次に、図２Ａ（ｄ）に示すように、カバー膜５、溝２１、および溝２２を覆うようにＮｉ等からなる金属膜６をスパッタリング法等により堆積させる。このことにより、溝２１、２２にはシリサイド化に必要な厚さの金属膜６が下面に堆積するが、溝２１、２２の側壁２１ａ、２２ａの下側面にかけても堆積する。このとき、側壁２１ａ、２２ａの下側面に形成される金属膜６の厚さは、溝２１、２２の下面に堆積する金属膜６の厚さより小となることが望ましい。このことから、カバー膜５を適切な厚さで形成する。
【００２３】
次に、図２Ｂ（ｅ）に示すように、カバー膜５および溝２１、２２上に金属膜６を堆積された半導体基板２に対してＲＴＡ(Rapid Thermal Annealing)を行い、溝２１、２２の底面から内側面の下側にかけて第３のシリサイド層１０７および第４のシリサイド層２０７を同時に形成する。第３のシリサイド層１０７および第４のシリサイド層２０７は、溝２１、２２の底面から内側面の下側にかけて堆積した金属膜６と半導体基板２のＳｉとのシリサイド化反応に基づいて、溝２１、２２の底面から内側面の下側にかけて形成される。ここで、溝２１、２２の内側面全体がシリサイド化されてしまうと、ソース・ドレイン領域と第３のシリサイド層１０７および第４のシリサイド層２０７とが短絡することから、溝２１、２２の開口幅と深さの比であるアスペクト比を大にして、金属膜６が溝２１、２２の側壁２１ａ、２２ａへ付着しにくい形状とすることが望ましい。
【００２４】
次に、図２Ｂ（ｆ）に示すように、ハードマスク４上のカバー膜５をＲＩＥ法等を用いてエッチング加工することにより除去し、その後、ＣＶＤ法によりＳｉＯ２等の絶縁膜をハードマスク４上および溝２０、２１、２２内に堆積させる。そしてＣＭＰ（Chemical Mechanical Polishing）等により、ハードマスク４が露出するように絶縁膜を平坦化することにより、第１の素子分離領域３Ａ、第２の素子分離領域３Ｂ、および第３の素子分離領域３Ｃを形成する。
【００２５】
次に、図２Ｂ（ｇ）に示すように、半導体基板２に対してｎ型ウェルを形成する部分に、導電型不純物としてＡｓ、Ｐ等のｎ型不純物イオンを注入することによりｎ型ウェル１０１を形成する。また、ｐ型ウェルを形成する部分に、導電型不純物としてＢ、ＢＦ２等のｐ型不純物イオンを注入することによりｐ型ウェル２０１を形成する。その後、図示しないが、ハードマスク４を除去した半導体基板２上に、ゲート絶縁膜、ゲート電極、ゲート側壁、ソース・ドレイン領域等を有するｎ−ＭＯＳＦＥＴ領域１００およびｐ−ＭＯＳＦＥＴ領域２００を形成することによって半導体装置１を形成する。
【００２６】
（第１の実施の形態の効果）
本発明の第１の実施の形態に係る半導体装置１によれば、第２および第３の素子分離領域３Ｂ、３Ｃの下面から下側面にかけて、半導体基板２との界面に低抵抗部としての第３および第４のシリサイド層１０７、２０７を設けているので、ｐ−ＭＯＳＦＥＴ領域１００の下部におけるｎ型ウエル１０１とｎ型ウェルコンタクト接続領域１０１ａ、およびｎ−ＭＯＳＦＥＴ領域２００の下部におけるｐ型ウエル２０１とｐ型ウェルコンタクト接続領域２０１ａとを低抵抗で接続することができる。なお、第３および第４のシリサイド層１０７、２０７は、素子分離領域３Ｂ、３Ｃの側面に形成される部分が第１および第２のソース・ドレイン領域１０５、２０５に接触しないように形成する。また、ｐ型とｎ型とでシリサイド層１０７、２０７を同時に形成でき、作り分けする必要がないので、製造工程を簡略化することができる。
【００２７】
〔第２の実施の形態〕
本発明の第２の実施の形態は、素子分離領域の底面から内側面の下側にかけて不純物高濃度領域を形成し、さらにシリサイド層を設けた低抵抗部を形成する点において第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については、簡単のために説明を省略する。
【００２８】
（半導体装置の構成）
図３は、本発明の第２の実施の形態に係る半導体装置の断面図である。本実施の形態に係る半導体装置１は、第２および第３の素子分離領域３Ｂ、３Ｃの底面から内側面の下側にかけてを覆う不純物高濃度領域としてのイオン注入領域１０８、２０８と、イオン注入領域１０８、２０８と第２および第３の素子分離領域３Ｂ、３Ｃに接して形成される第３および第４のシリサイド層１０７、２０７とを低抵抗部として有する。なお、第１の素子分離領域３Ａについては、第１の実施の形態と同様に素子分離とウェル耐圧を確保するために低抵抗化は行わない。
【００２９】
イオン注入領域１０８、２０８は、イオン注入法等により、半導体基板２に導電型不純物を注入することにより形成される。ここで、イオン注入領域１０８は、ｎ型ウェル１０１に注入される導電型不純物と同じ導電型不純物をｎ型ウェル１０１の濃度より高い濃度でイオン注入することにより形成される。また、イオン注入領域２０８は、ｐ型ウェル２０１に注入される導電型不純物と同じ導電型不純物をｐ型ウェル２０１の濃度より高い濃度でイオン注入することにより形成される。
【００３０】
（半導体装置の製造）
図４Ａ（ａ）〜（ｄ）、図４Ｂ（ｅ）〜（ｈ）、および図４Ｃ（ｉ）〜（ｊ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図である。なお、図４（ａ）に示す、半導体基板２へのハードマスク４の形成工程、および図４（ｂ）に示す、溝２０、２１、２２の形成工程については、第１の実施の形態と同様であるので説明を省略する。
【００３１】
次に、図４Ａ（ｃ）に示すように、ハードマスク４上にＳｉＯ２からなるカバー膜５を堆積し、溝２２の部分に対してリソグラフィを用いてパターニングを行う。その後、カバー膜５をエッチングにより除去して溝２２を開口させる。このとき、溝２０、２１についてはカバー膜５で埋められた状態となる。次に、イオン注入法により、半導体基板２の溝２２の底面から内側面の下側にかけてｐ型の導電型不純物を注入することによりイオン注入領域２０８を形成する。このとき、イオン注入領域２０８が溝２２の底面および側壁２２ａの下側に形成されることが望ましい。
【００３２】
次に、図４Ａ（ｄ）に示すように、カバー膜５および溝２２を覆うようにＮｉ等からなる金属膜６をスパッタリング法等により堆積させる。このことにより、溝２２の底面から内側面の下側にかけて金属膜６が堆積する。
【００３３】
次に、図４Ｂ（ｅ）に示すように、カバー膜５および溝２２上に金属膜６を堆積された半導体基板２に対してＲＴＡを行い、イオン注入領域２０８が形成された溝２２の底面から内側面の下側にかけて第４のシリサイド層２０７を形成する。次に、ハードマスク４上のカバー膜５をＲＩＥ法等を用いてエッチング加工することにより除去する。
【００３４】
次に、図４Ｂ（ｆ）に示すように、ハードマスク４上にＳｉＯ２からなるカバー膜５を堆積し、溝２１の部分に対してリソグラフィを用いてパターニングを行う。その後、カバー膜５をエッチングにより除去して溝２１を開口させる。このとき、溝２０、２２についてはカバー膜５で埋められた状態となる。次に、イオン注入法により、半導体基板２の溝２１の底面から内側面の下側にかけてｎ型の導電型不純物を注入することによりイオン注入領域１０８を形成する。このとき、イオン注入領域２０８と同様に、イオン注入領域１０８が溝２１の底面および側壁２１ａの下側に形成されることが望ましい。
【００３５】
次に、図４Ｂ（ｇ）に示すように、カバー膜５および溝２１を覆うようにＮｉ等からなる金属膜６をスパッタリング法等により堆積させる。このことにより、溝２１の底面から内側面の下側にかけて金属膜６が堆積する。
【００３６】
次に、図４Ｂ（ｈ）に示すように、カバー膜５および溝２１上に金属膜６を堆積された半導体基板２に対してＲＴＡを行い、イオン注入領域１０８が形成された溝２１の底面から内側面の下側にかけて第４のシリサイド層１０７を形成する。次に、ハードマスク４上のカバー膜５をＲＩＥ法等を用いてエッチング加工することにより除去する。
【００３７】
次に、図４Ｃ（ｉ）に示すように、ＣＶＤ法によりＳｉＯ２等の絶縁膜をハードマスク４上に堆積させる。そしてＣＭＰ等により、ハードマスク４が露出するように絶縁膜を平坦化することにより、第１の素子分離領域３Ａ、第２の素子分離領域３Ｂ、および第３の素子分離領域３Ｃを形成する。
【００３８】
次に、図４Ｃ（ｊ）に示すように、半導体基板２に対してｎ型ウェルを形成する部分に、導電型不純物としてＡｓ、Ｐ等のｎ型不純物イオンを注入することによりｎ型ウェル１０１を形成する。また、ｐ型ウェルを形成する部分に、導電型不純物としてＢ、ＢＦ２等のｐ型不純物イオンを注入することによりｐ型ウェル２０１を形成する。
【００３９】
（第２の実施の形態の効果）
本発明の第２の実施の形態に係る半導体装置１によれば、第２および第３の素子分離領域３Ｂ、３Ｃの底面から内側面の下側にかけて、ウェルに含まれる導電型不純物の濃度より高い濃度で導電型不純物を注入したイオン注入領域１０８、２０８と、第３および第４のシリサイド層１０７、２０７からなる低抵抗部を設けているので、第１の実施の形態と同様にｐ−ＭＯＳＦＥＴ領域１００の下部におけるｎ型ウエル１０１とｎ型ウェルコンタクト接続領域１０１ａ、およびｎ−ＭＯＳＦＥＴ領域２００の下部におけるｐ型ウエル２０１とｐ型ウェルコンタクト接続領域２０１ａとを低抵抗で接続することができる。
【００４０】
〔第３の実施の形態〕
本発明の第３の実施の形態は、半導体基板２に素子分離領域を形成する際に形成される溝２０、２１、２２の内側面にバリア層を形成する点において第１の実施の形態と異なる。
【００４１】
（半導体装置の構成）
図５は、本発明の第３の実施の形態に係る半導体装置の断面図である。本実施の形態に係る半導体装置１は、第１、第２、および第３の素子分離領域３Ａ、３Ｂ、および３Ｃの側壁に金属膜のシリサイド化を抑制するバリア層３００を有する。
【００４２】
バリア層３００は、例えばＳｉＯ２からなる酸化膜やＳｉＮからなる窒化膜等をＣＶＤ法等によって形成したものである。また、半導体基板２の熱処理によってＳｉの露出部に形成される酸化膜であってもよい。
【００４３】
（半導体装置の製造）
図６Ａ（ａ）〜（ｃ）および図６Ｂ（ｄ）〜（ｅ）は、本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図である。
【００４４】
まず、図６Ａ（ａ）に示すように、第１の実施の形態の図２Ａ（ｂ）に示した、ハードマスク４を形成された半導体基板２に溝２０、２１，２２を形成するまでの工程を行う。次に、ハードマスク４および溝２０、２１，２２を覆うようにＳｉＯ２をＣＶＤ法等によって堆積してバリア層３００を形成する。
【００４５】
次に、図６Ａ（ｂ）に示すように、表面にＳｉＯ２を堆積された半導体基板２に対してＲＩＥ法等により溝２０、２１，２２の側壁以外のバリア層３００を除去する。このことにより、溝２０、２１、２２の下面の半導体基板２が露出する。
【００４６】
次に、図６Ａ（ｃ）に示すように、ハードマスク４上にＳｉＯ２からなるカバー膜５を堆積し、溝２１、２２の部分に対してリソグラフィを用いてパターニングを行う。その後、カバー膜５をエッチングにより除去して溝２１，２２を開口させる。このとき、溝２１、２２は、側壁にはバリア層３００が設けられた状態であり、下面は半導体基板２が露出した状態となる。なお、溝２０についてはカバー膜５で埋められた状態となる。
【００４７】
次に、図６Ｂ（ｄ）に示すように、カバー膜５および溝２１、２２を覆うようにＮｉ等からなる金属膜６をスパッタリング法等により堆積させる。このとき、溝２１、２２の側壁にバリア層３００が形成されているので、金属膜６は溝２１、２２の底面において半導体基板２に接触している。
【００４８】
次に、図６Ｂ（ｅ）に示すように、カバー膜５上に金属膜６を堆積された半導体基板２に対してＲＴＡを行い、溝２１、２２の下面に第３および第４のシリサイド層１０７、２０７を形成する。この第３および第４のシリサイド層１０７、２０７は、溝２１、２２の底面における半導体基板２が露出した部分に設けられることから、溝２１、２２の側面側への回り込みを小さくすることができる。
【００４９】
（第３の実施の形態の効果）
本発明の第３の実施の形態に係る半導体装置１によれば、第１の実施の形態で説明した第３および第４のシリサイド層１０７、２０７による、ｐ−ＭＯＳＦＥＴ領域１００の下部におけるｎ型ウエル１０１とｎ型ウェルコンタクト接続領域１０１ａ、およびｎ−ＭＯＳＦＥＴ領域２００の下部におけるｐ型ウエル２０１とｐ型ウェルコンタクト接続領域２０１ａとの低抵抗接続が可能となることに加えて、バリア層３００によって溝２１、２２の内側面全体が一様にシリサイド化されることを抑制することができる。このことにより、半導体基板２の表面近傍に形成されるソース・ドレイン領域と第３および第４のシリサイド層１０７、２０７とが接触することがなく、信頼性に優れる半導体装置が得られる。
【００５０】
なお、第３の実施の形態では、溝２１、２２の側壁に形成される金属膜６によって第３および第４のシリサイド層１０７、２０７が側壁の内側面全体に一様に形成されてしまうことを防ぐためにバリア層３００を形成したが、側壁への金属膜６の形成を防ぐことが可能であれば、バリア層を設ける構成によらない他の構成であっても良い。
【００５１】
〔第４の実施の形態〕
本発明の第４の実施の形態は、第３の実施の形態で説明したバリア層を設けることなく、溝２１、２２の底面から内側面の下側に第３および第４のシリサイド層１０７、２０７を形成する点において第３の実施の形態と異なる。
【００５２】
（半導体装置の製造）
図７（ａ）〜（ｄ）は、本発明の第４の実施の形態に係る半導体装置の製造工程を示す断面図である。
【００５３】
まず、図７（ａ）に示すように、第１の実施の形態の図２Ａ（ｂ）に示した、ハードマスク４を形成された半導体基板２に溝２０、２１，２２を形成するまでの工程を行う。次に、溝２０、２１，２２に対してウエットエッチング等の等方性エッチングを行うことにより、ハードマスク４の開口幅を拡縮することなく溝２０、２１、２２を拡大する。このことにより、溝２０、２１、２２は、ハードマスク４の開口幅に対してＳｉからなる半導体基板２の溝幅および深さが拡大された形状となる。
【００５４】
次に、図７（ｂ）に示すように、ハードマスク４上にＳｉＯ２からなるカバー膜５を堆積し、溝２１、２２の部分に対してリソグラフィを用いてパターニングを行う。その後、カバー膜５をエッチングにより除去して溝２１，２２を開口させる。このとき、溝２１、２２の側壁は、ハードマスク４およびカバー膜５の一部によって内側面の上側の部分が覆われた状態となる。
【００５５】
次に、図７（ｃ）に示すように、カバー膜５および溝２１、２２を覆うようにＮｉ等からなる金属膜６をスパッタリング法等により堆積させる。このとき、溝２１、２２の内側面の上側を覆うハードマスク４およびカバー膜５の一部によって金属膜６は主に溝２１、２２の底面から内側面の下側にかけて堆積する。
【００５６】
次に、図７（ｄ）に示すように、カバー膜５および溝２１、２２上に金属膜６を堆積された半導体基板２に対してＲＴＡを行い、溝２１、２２の底面から内側面の下側に第３および第４のシリサイド層１０７、２０７を形成する。
【００５７】
（第４の実施の形態の効果）
本発明の第４の実施の形態に係る半導体装置１によれば、半導体基板２のエッチングによって溝２１、２２の内側面の上側を覆うようにハードマスク４が設けられることにより、溝２１、２２の底面から内側面の下側へ効率良く金属膜６を堆積させることができる。また、バリア層等を設けなくともシリサイド層を溝２１、２２の底面から内側面の下側に精度良く形成できることから、製造工程の簡略化を図ることができ、製造コストを抑えることができる。
【００５８】
〔他の実施の形態〕
本発明は、上記各実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。
【００５９】
また、発明の主旨を逸脱しない範囲内において上記各実施の形態の構成要素を任意に組み合わせることができる。
【００６０】
また、本発明は、以下の構成を有する半導体装置においても特徴を有する。
（１）半導体基板と、
前記半導体基板中に形成されたウェルコンタクト接続領域を有するウェルと、
前記ウェル上に形成されたトランジスタと、
前記ウェル上の前記トランジスタと前記ウェルコンタクト接続領域との間の領域に形成された素子分離領域と、
前記素子分離領域の底面と前記半導体基板との間に形成されたシリサイド層と、
を有することを特徴とする半導体装置。
（２）前記半導体基板は、前記素子分離領域の少なくとも底面に前記ウェルと同じ導電型の不純物高濃度領域を有することを特徴とする（１）に記載の半導体装置。
【図面の簡単な説明】
【００６１】
【図１】本発明の第１の実施の形態に係る半導体装置の断面図。
【図２Ａ】（ａ）〜（ｄ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図。
【図２Ｂ】（ｅ）〜（ｇ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図。
【図３】本発明の第２の実施の形態に係る半導体装置の断面図。
【図４Ａ】（ａ）〜（ｄ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図。
【図４Ｂ】（ｅ）〜（ｈ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図。
【図４Ｃ】（ｉ）〜（ｊ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図。
【図５】本発明の第３の実施の形態に係る半導体装置の断面図。
【図６Ａ】（ａ）〜（ｃ）は、本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図。
【図６Ｂ】（ｄ）〜（ｅ）は、本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図。
【図７】（ａ）〜（ｄ）は、本発明の第４の実施の形態に係る半導体装置の製造工程を示す断面図。
【符号の説明】
【００６２】
１    半導体装置
２    半導体基板
３Ａ、３Ｂ、３Ｃ    素子分離領域
６    金属膜
２０、２１、２２    溝
１０７、２０７    シリサイド層  
【図１】
2009099815.tif 000003
【図２Ａ】
2009099815.tif 000004
【図２Ｂ】
2009099815.tif 000005
【図３】
2009099815.tif 000006
【図４Ａ】
2009099815.tif 000007
【図４Ｂ】
2009099815.tif 000008
【図４Ｃ】
2009099815.tif 000009
【図５】
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【図６Ａ】
2009099815.tif 000011
【図６Ｂ】
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【図７】
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