(57)【要約】【課題】製造プロセスの成熟や変更に応じて、統計セルライブラリを速やかに更新すること。【解決手段】半導体集積回路の設計方法は、（ａ）セルを構成する素子のモデルパラメータを作成するステップと、（ｂ）モデルパラメータを用いた回路シミュレーションを行うことによって、モデルパラメータに対するセルの特性の応答を表す応答関数を作成するステップと、（ｃ）応答関数を用いることによって、セルの特性の期待値及び統計的変動を示す統計セルライブラリを作成するステップと、を含む。ここで、モデルパラメータは、目標値と、その目標値からのばらつきの分布関数とで規定される。統計的変動は、上記分布関数と感度との積で表される。感度は、上記応答関数に基づいて算出される。設計方法は更に、（ｄ）モデルパラメータが変更された場合、変更後のモデルパラメータと応答関数を用いることによって、回路シミュレーションを行うことなく統計セルライブラリを更新するステップを含む。【選択図】図１
2009021378.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路の生産方法であって、
（Ａ）セルを構成する素子のモデルパラメータを作成するステップと、
ここで、前記モデルパラメータは、目標値と、前記目標値からのばらつきの分布関数とで規定され、
（Ｂ）前記モデルパラメータを用いた回路シミュレーションを行うことによって、前記モデルパラメータに対する前記セルの特性の応答を表す応答関数を作成するステップと、
（Ｃ）前記応答関数を用いることによって、前記セルの特性の期待値及び統計的変動を示す統計セルライブラリを作成するステップと、
ここで、前記統計的変動は、前記分布関数と感度との積で表され、前記感度は前記応答関数に基づいて算出され、
（Ｄ）前記モデルパラメータが変更された場合、変更後の前記モデルパラメータと前記応答関数を用いることによって、回路シミュレーションを行うことなく前記統計セルライブラリを更新するステップと、
（Ｅ）更新後の前記統計セルライブラリを使用して、前記半導体集積回路の設計及び検証を行うステップと、
（Ｆ）前記設計された半導体集積回路を製造するステップと、
を含む
半導体集積回路の生産方法。
【請求項２】
請求項１に記載の半導体集積回路の生産方法であって、
前記（Ｄ）ステップにおいて、前記モデルパラメータの前記分布関数が変更された場合、前記統計的変動の前記分布関数が置換され、また、前記応答関数を用いることによって前記感度が再度算出される
半導体集積回路の生産方法。
【請求項３】
請求項１又は２に記載の半導体集積回路の生産方法であって、
前記（Ｄ）ステップにおいて、前記モデルパラメータの前記目標値が変更された場合、前記応答関数を用いることによって前記期待値と前記感度が再度算出される
半導体集積回路の生産方法。
【請求項４】
請求項１乃至３のいずれかに記載の半導体集積回路の生産方法であって、
前記（Ａ）ステップは、
（Ａ１）前記モデルパラメータを作成するステップと、
（Ａ２）前記作成されたモデルパラメータでカバーされるばらつき範囲の指標である許容ばらつき範囲を示す許容範囲データを作成するステップと
を含み、
前記許容ばらつき範囲は、前記分布関数の主成分方向に沿った所定の範囲の最大値及び最小値で規定される
半導体集積回路の生産方法。
【請求項５】
請求項４に記載の半導体集積回路の生産方法であって、
前記（Ｄ）ステップは、
（Ｄ１）変更後の前記モデルパラメータでカバーされるばらつき範囲の指標である変更後ばらつき範囲を、前記（Ａ２）ステップと同じ手法で算出するステップと、
（Ｄ２）前記変更後ばらつき範囲と前記許容ばらつき範囲を比較するステップと、
（Ｄ３）前記変更後ばらつき範囲が前記許容ばらつき範囲に包含される場合、前記統計セルライブラリを更新するステップと
を含む
半導体集積回路の生産方法。
【請求項６】
請求項５に記載の半導体集積回路の生産方法であって、
更に、
（Ｇ）前記許容ばらつき範囲と前記変更後許容ばらつき範囲との差分を示す余裕度を算出するステップと、
（Ｈ１）前記算出された余裕度を、前記半導体集積回路の製造プロセスにフィードバックするステップと
を有する
半導体集積回路の生産方法。
【請求項７】
請求項５に記載の半導体集積回路の生産方法であって、
更に、
（Ｇ）前記許容ばらつき範囲と前記変更後許容ばらつき範囲との差分を示す余裕度を算出するステップと、
（Ｈ２）前記算出された余裕度を、設計検証にフィードバックするステップと
を有する
半導体集積回路の生産方法。
【請求項８】
請求項４乃至７のいずれかに記載の半導体集積回路の生産方法であって、
前記（Ａ）ステップは、更に、
（Ａ３）前記許容ばらつき範囲に基づいて、コアマクロ回路に関する前記モデルパラメータであるコアマクロモデルパラメータを作成するステップを含み、
前記コアマクロモデルパラメータは、チップ間の大域的ばらつきとチップ内の局所的ばらつきの両方をカバーするように作成される
半導体集積回路の生産方法。
【請求項９】
請求項８に記載の半導体集積回路の生産方法であって、
前記コアマクロモデルパラメータに関する前記許容ばらつき範囲が、前記大域的ばらつきに対応する前記許容ばらつき範囲と前記局所的ばらつきに対応する前記許容ばらつき範囲の両方を包含するように、前記コアマクロモデルパラメータは決定される
半導体集積回路の生産方法。
【請求項１０】
請求項４乃至９のいずれかに記載の半導体集積回路の生産方法であって、
更に、
（Ｉ）前記半導体集積回路に組み込まれる指標回路のデバイス特性に関する前記許容ばらつき範囲を算出するステップと、
（Ｊ）前記（Ｆ）ステップにおいて製造された前記半導体集積回路に含まれる前記指標回路のデバイス特性の実分布を測定するステップと、
（Ｋ）前記指標回路のデバイス特性に関する前記許容ばらつき範囲と前記実分布との比較結果を、前記統計セルライブラリの作成あるいは製造プロセスにフィードバックするステップと
を有する
半導体集積回路の生産方法。
【請求項１１】
請求項１乃至１０のいずれかに記載の半導体集積回路の生産方法であって、
前記（Ｅ）ステップは、
（Ｅ１）前記半導体集積回路の設計を行うステップと、
（Ｅ２）前記統計セルライブラリを使用して、前記設計された半導体集積回路がタイミング制約を満たす確率であるタイミング歩留まり予測値を算出するステップと、
（Ｅ３）前記算出されるタイミング歩留まり予測値が、所定の歩留まり目標値以上となるまで、前記（Ｅ１）、（Ｅ２）ステップを繰り返すステップと
を含む
半導体集積回路の生産方法。
【請求項１２】
請求項１１に記載の半導体集積回路の生産方法であって、
更に、
（Ｌ）前記（Ｆ）ステップにおいて製造された前記半導体集積回路のテストを行い、歩留まりを測定するステップと、
（Ｍ）前記歩留まりと前記タイミング歩留まり予測値との比較を行うステップと、
（Ｎ）前記比較の結果を、前記半導体集積回路の検証あるいは製造プロセスにフィードバックするステップと
を含む
半導体集積回路の生産方法。
【請求項１３】
請求項１２に記載の半導体集積回路の生産方法であって、
前記（Ｎ）ステップは、
（Ｎ１）前記歩留まりが前記タイミング歩留まり予測値より低い場合、製造プロセスを改善するか、あるいは、前記所定の歩留まり目標値を緩和するステップと、
（Ｎ２）前記歩留まりが前記タイミング歩留まり予測値より高い場合、製造プロセスを簡易化するか、あるいは、前記所定の歩留まり目標値を厳しくするステップと
を含む
半導体集積回路の生産方法。
【請求項１４】
半導体集積回路の設計方法であって、
（ａ）セルを構成する素子のモデルパラメータを作成するステップと、
ここで、前記モデルパラメータは、目標値と、前記目標値からのばらつきの分布関数とで規定され、
（ｂ）前記モデルパラメータを用いた回路シミュレーションを行うことによって、前記モデルパラメータに対する前記セルの特性の応答を表す応答関数を作成するステップと、
（ｃ）前記応答関数を用いることによって、前記セルの特性の期待値及び統計的変動を示す統計セルライブラリを作成するステップと、
ここで、前記統計的変動は、前記分布関数と感度との積で表され、前記感度は前記応答関数に基づいて算出され、
（ｄ）前記モデルパラメータが変更された場合、変更後の前記モデルパラメータと前記応答関数を用いることによって、回路シミュレーションを行うことなく前記統計セルライブラリを更新するステップと、
（ｅ）更新後の前記統計セルライブラリを使用して、前記半導体集積回路の設計及び検証を行うステップと
を含む
半導体集積回路の設計方法。
【請求項１５】
請求項１４に記載の半導体集積回路の設計方法であって、
前記（ａ）ステップは、
（ａ１）前記モデルパラメータを作成するステップと、
（ａ２）前記作成されたモデルパラメータでカバーされるばらつき範囲の指標である許容ばらつき範囲を示す許容範囲データを作成するステップと
を含み、
前記許容ばらつき範囲は、前記分布関数の主成分方向に沿った所定の範囲の最大値及び最小値で規定され、
前記（ｄ）ステップは、
（ｄ１）変更後の前記モデルパラメータでカバーされるばらつき範囲の指標である変更後ばらつき範囲を、前記（ａ２）ステップと同じ手法で算出するステップと、
（ｄ２）前記変更後ばらつき範囲と前記許容ばらつき範囲を比較するステップと、
（ｄ３）前記変更後ばらつき範囲が前記許容ばらつき範囲に包含される場合、前記統計セルライブラリを更新するステップと
を含む
半導体集積回路の設計方法。
【請求項１６】
セルを構成する素子のモデルパラメータを作成するモデルパラメータ作成モジュールと、
ここで、前記モデルパラメータは、目標値と、前記目標値からのばらつきの分布関数とで規定され、
前記作成されたモデルパラメータでカバーされるばらつき範囲の指標である許容ばらつき範囲を示す許容範囲データを作成する許容ばらつき範囲算出モジュールと、
ここで、前記許容ばらつき範囲は、前記分布関数の主成分方向に沿った所定の範囲の最大値及び最小値で規定され、
前記モデルパラメータを用いた回路シミュレーションを行うことによって、前記モデルパラメータに対する前記セルの特性の応答を表す応答関数を作成する応答関数作成モジュールと、
前記応答関数を用いることによって、前記セルの特性の期待値及び統計的変動を示す統計セルライブラリを作成するライブラリ作成モジュールと、
ここで、前記統計的変動は、前記分布関数と感度との積で表され、前記感度は前記応答関数に基づいて算出され、
前記モデルパラメータが変更された場合、前記統計セルライブラリを更新する更新モジュールと
を備え、
前記更新モジュールは、変更後の前記モデルパラメータでカバーされるばらつき範囲の指標である変更後ばらつき範囲を算出し、
前記変更後ばらつき範囲が前記許容ばらつき範囲に包含される場合、前記更新モジュールは、変更後の前記モデルパラメータと前記応答関数を用いることによって、回路シミュレーションを行うことなく前記統計セルライブラリを更新する
半導体集積回路の設計システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の設計・生産方法に関する。特に、本発明は、統計的モデルを利用した半導体集積回路の設計・生産方法に関する。
【背景技術】
【０００２】
一般的に、半導体集積回路の製造段階において、トランジスタ等の素子の物理構造や電気特性は、設計値からばらつく。そのようなばらつきは、製造ばらつき（manufacturing variability）と呼ばれている。製造された半導体集積回路の正常な動作を保証するためには、回路設計・検証段階で製造ばらつきを考慮に入れておくことが重要である。
【０００３】
例えば、一般的な静的タイミング解析（STA: Static Timing Analysis）では、コーナー条件（ワースト条件）での遅延値を用いることによりタイミング解析が行われる。つまり、製造ばらつきに応じたマージンが考慮される。コーナー条件でもタイミング制約が満たされるように回路を設計することにより、製造ばらつきに起因する遅延変動を吸収することができる。一方で、コーナー条件でもタイミング制約が満たされるように回路を設計することは、設計時間の増大を招く。
【０００４】
そのため、近年、製造ばらつきをより効率的に扱い、設計マージンを最適化するために、「統計的な手法」を回路設計・検証に導入することが提案されている。
【０００５】
非特許文献１には、ＳＰＩＣＥで用いられるモデルパラメータ（ＳＰＩＣＥモデルパラメータ）を統計的に表す手法が記載されている。具体的には、複数のサンプルのＩＶ特性に対して主成分分析を行うことにより、統計的なモデルパラメータが決定される。この統計的なモデルパラメータを用いてＳＰＩＣＥシミュレーションを実行することにより、シミュレーション精度が向上する。
【０００６】
同じく、特許文献１には、主成分分析により統計的なモデルパラメータを決定する手法が記載されている。ここでは、チップ間の大局的な製造ばらつきと、チップ内の局所的な製造ばらつき（OCV: On-Chip Variation）とが、それぞれ別々に考慮されている。
【０００７】
特許文献２には、統計的なタイミング解析（SSTA: Statistical STA）の手法が記載されている。具体的には、セルの遅延モデルが、１次線形関数により与えられる。その１次線形関数は、遅延の変動要因の関数である。そのようなセルの遅延モデルを用いることにより、統計的な（確率的な）タイミング解析が実施される。
【０００８】
特許文献３には、セルの遅延ライブラリの作成方法が記載されている。まず、様々な条件下でのセル遅延値が回路シミュレーションによって算出される。次に、最小二乗法を適用することによって、セル遅延値を表す表面応答関数（RSF: Response Surface Function）が作成される。更に、実測データを参照することによって、表面応答関数の係数の補正が行われる。
【０００９】
【非特許文献１】Kiyoshi Takeuchi and Masami Hane, “A Highly Efficient Statistical Compact Model Parameter Extraction Scheme”, SISPAD 2005, 01-03 Sept. 2005, pp. 135-138.
【特許文献１】ＰＣＴ公開ＷＯ０２／０５９７４０
【特許文献２】特開２００５−９２８８５号公報
【特許文献３】特開２０００−１８１９４４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
回路設計・検証の精度を向上させ、また、その時間を削減するためには、製造ばらつきを効率的に扱うことができる統計的なアプローチが必要不可欠である。そのためには、製造ばらつきを統計的に考慮して、素子やセルをモデリングすることが重要である。製造ばらつきを統計的に考慮したモデリングは、以下「統計的モデリング」と参照される。
【００１１】
一方で、半導体集積回路の製造プロセスは、日々進歩している。製造プロセスの成熟に伴って、製造ばらつきも改善されるはずである。製造ばらつきが改善されると、回路設計・検証において考慮すべきマージンを小さくすることができる。このことは、回路の面積や消費電力の削減につながる。従って、製造プロセスの成熟に応じて、セルの統計的モデリングを再度実施することが望ましい。
【００１２】
また、ウェルや拡散層の不純物濃度等を調整することにより、トランジスタ特性が変更される場合もある。このように製造プロセスが意図的に変更される場合においても、セルの統計的モデリングを再度実施することが望ましい。
【００１３】
しかしながら、セルのモデリング（キャラクタライズ）には、多大な工数、時間及び費用を要する。その時間や費用を嫌って、再キャラクタライズを行わないことは、最新の製造プロセスが回路設計・検証に反映されないことを意味する。つまり、製造プロセスの成熟により製造ばらつきが改善したとしても、回路設計・検証で考慮されるマージンが変わらないため、回路面積や消費電力の削減の効果が得られない。これは、製造プロセスの成熟に応じた半導体集積回路の実力が発揮されないことを意味する。
【００１４】
従って、製造プロセスが変わった場合に、再キャラクタライズを実施することなく、現行の統計セルモデル（統計セルライブラリ）を簡易に“更新”することができる技術が望まれる。つまり、製造プロセスの成熟や意図的な変更に応じて、統計セルモデルを速やかに更新することができる技術が望まれる。
【課題を解決するための手段】
【００１５】
本発明の第１の観点において、半導体集積回路の生産方法が提供される。その生産方法は、（Ａ）セルを構成する素子のモデルパラメータを作成するステップと、（Ｂ）モデルパラメータを用いた回路シミュレーションを行うことによって、モデルパラメータに応答するセルの特性を表す応答関数を作成するステップと、（Ｃ）応答関数を用いることによって、セルの特性の期待値及び統計的変動を示す統計セルライブラリを作成するステップと、（Ｅ）統計セルライブラリを使用して、半導体集積回路の設計及び検証を行うステップと、（Ｆ）設計された半導体集積回路を製造するステップと、を含む。
【００１６】
モデルパラメータは、目標値と、その目標値からのばらつきの分布関数とで規定される。また、統計セルライブラリが示すセル特性の統計的変動は、上記分布関数と感度との積で表される。その感度は、ステップ（Ｂ）で作成された応答関数に基づいて算出される。
【００１７】
製造プロセスの成熟や意図的な変更に応じて、モデルパラメータが変更された場合を考える。その場合、モデルパラメータを規定する分布関数の変更を、セル特性の統計的変動に即座に反映させることができる。それは、モデルパラメータとセル特性の統計的変動が、同じ分布関数で表されているからである。また、変更後のモデルパラメータに応じた感度は、予め作成された応答関数を用いることによって、即座に算出することができる。このように、モデルパラメータが変更された場合、回路シミュレーションを行うことなく、統計セルライブラリを速やかに“更新”することが可能である。再キャラクタライズは不要である。
【００１８】
以上に説明されたように、本発明によれば、製造プロセスの成熟や変更に応じて、統計セルライブラリを速やかに更新することが可能となる。すなわち、最新の製造プロセスが回路設計・検証に速やかに反映される。従って、半導体集積回路を効率的に開発することができる。
【００１９】
本発明の第２の観点において、半導体集積回路の設計方法が提供される。その設計方法は、（ａ）セルを構成する素子のモデルパラメータを作成するステップと、（ｂ）モデルパラメータを用いた回路シミュレーションを行うことによって、モデルパラメータに応答するセルの特性を表す応答関数を作成するステップと、（ｃ）応答関数を用いることによって、セルの特性の期待値及び統計的変動を示す統計セルライブラリを作成するステップと、を含む。ここで、モデルパラメータは、目標値と、その目標値からのばらつきの分布関数とで規定される。統計的変動は、上記分布関数と感度との積で表される。感度は、上記応答関数に基づいて算出される。設計方法は、更に、（ｄ）モデルパラメータが変更された場合、変更後のモデルパラメータと応答関数を用いることによって、回路シミュレーションを行うことなく統計セルライブラリを更新するステップを含む。設計方法は、更に、（ｅ）更新後の統計セルライブラリを使用して、半導体集積回路の設計及び検証を行うステップを含む。
【発明の効果】
【００２０】
本発明によれば、製造プロセスの成熟や変更に応じて、統計セルライブラリを速やかに更新することが可能となる。すなわち、最新の製造プロセスを、回路設計・検証に速やかに反映させることが可能となる。
【発明を実施するための最良の形態】
【００２１】
１．概要
図１は、本発明の一実施例を概念的に示している。図１では、例として、セルの遅延値を統計的に与えるセル遅延ライブラリ（統計セルライブラリ）の作成方法とその更新方法が示されている。
【００２２】
まず、セルを構成するトランジスタの統計的モデルが与えられる。具体的には、統計的ＳＰＩＣＥで用いられる統計ＳＰＩＣＥモデルパラメータが決定される。例えば、ＳＰＩＣＥモデルパラメータの１つである閾値電圧Ｖｔは、目標値ＶｔＭとばらつきパラメータＶｔσの関数で与えられる。ばらつきパラメータＶｔσは、閾値電圧Ｖｔの分布関数を規定するパラメータである。同様に、ゲート長Ｌは、目標値ＬＭとばらつきパラメータＬσの関数で与えられる。これら統計ＳＰＩＣＥモデルパラメータは、例えば実測値に基づいて決定される。また、作成された統計ＳＰＩＣＥモデルパラメータでカバーされるばらつき範囲の指標である許容ばらつき範囲が算出される。
【００２３】
セルの遅延τは、統計ＳＰＩＣＥモデルパラメータに対する応答を表す応答関数の形で表され得る。例えば、セル遅延τは、上記目標値（ＶｔＭ，ＬＭ等）やばらつきパラメータ（Ｖｔσ、Ｌσ等）の一次線形関数で表される。パラメータＫ１、Ｋ２・・・は、応答係数である。一方、様々な統計ＳＰＩＣＥモデルパラメータを用いたＳＰＩＣＥシミュレーションにより、様々なセル遅延τが算出される。ＳＰＩＣＥシミュレーションによって算出されたセル遅延τを上記応答関数でフィッティングすることにより、応答係数Ｋ１、Ｋ２・・・を決定することができる。このようにして、セル遅延τを表す応答関数が作成される。
【００２４】
セル遅延τは、期待値（ノミナル値）τｎｏｍと統計的変動Δτとの和で表され得る。それらノミナル値τｎｏｍと統計的変動Δτは、上記統計ＳＰＩＣＥモデルパラメータと応答関数から得られる。このようにして、ノミナル値τｎｏｍと統計的変動Δτを表すセル遅延ライブラリが作成される。
【００２５】
次に、製造プロセスが変わった場合を考える。その場合、統計ＳＰＩＣＥモデルパラメータの目標値（ＶｔＭ，ＬＭ等）やばらつきパラメータ（Ｖｔσ、Ｌσ等）が変動する。例えば製造プロセスが成熟した場合、典型的には、ばらつきパラメータが小さくなると考えられる。その統計ＳＰＩＣＥモデルパラメータの変更に応じて、セル遅延ライブラリも変更する必要がある。
【００２６】
まず、変更後の統計ＳＰＩＣＥモデルパラメータでカバーされるばらつき範囲の指標である変更後ばらつき範囲が算出される。その変更後ばらつき範囲が上述の許容ばらつき範囲内であれば、セルの再キャラクタライズを行うことなく、セル遅延ライブラリを更新することができる。具体的には、上述の応答関数を利用することにより、変更後の統計ＳＰＩＣＥモデルパラメータ（ＶｔＭ’、Ｖｔσ’等）に応じたセル遅延のノミナル値τｎｏｍ’と統計的変動Δτ’を算出することができる。この時、統計ＳＰＩＣＥモデルパラメータと応答関数の両方が同じ変数に依存する解析関数で与えられているため、変更後のノミナル値τｎｏｍ’と統計的変動Δτ’を即座に算出することができる。言い換えれば、ＳＰＩＣＥシミュレーションを行うことなく、セル遅延ライブラリを即座に更新することが可能である。セルの再キャラクタライズは不要である。
【００２７】
このように、製造プロセスの成熟や変更に応じて、セル遅延ライブラリが速やかに更新され得る。つまり、最新の製造プロセスが、回路設計・検証に速やかに反映される。従って、半導体集積回路を効率的に開発することができる。製造プロセスの成熟により製造ばらつきが改善したとき、回路設計・検証で考慮されるマージンが縮小されるため、回路面積や消費電力の削減の効果が得られる。
【００２８】
図２は、本発明に係る半導体集積回路の開発・生産方法を要約的に示すフローチャートである。ステップＳ１において、製造プロセスが決定される、あるいは変更される。ステップＳ２では、決定された製造プロセスに対応する統計的モデルが作成される、あるいは、製造プロセスの変更に応じて統計的モデルが更新される。ここで、統計的モデルとは、統計モデルパラメータや統計セルライブラリ（統計セルモデル）を意味する。
【００２９】
ステップＳ３では、セルベース設計手法に基づいて半導体集積回路の設計が行われ、また、タイミング解析等の設計検証が行われる。具体的には、ステップＳ２で得られた統計セルライブラリを用いることにより、半導体集積回路の設計・検証が効率的に行われる。また、統計的なセルライブラリが用いられるため、タイミング制約を満たす確率（以下、「タイミング歩留まり予測値」と参照される）を予測することもできる。
【００３０】
ステップＳ４では、設計された半導体集積回路が製造される。ステップＳ５では、製造された半導体集積回路の選別・テストが行われる。この時、実際のタイミング歩留まりが得られるため、その実際のタイミング歩留まりとステップＳ３で算出されたタイミング歩留まり予測値とを比較することができる。そして、その比較結果を、回路設計・検証（ステップＳ３）あるいは製造プロセス（ステップＳ１）にフィードバックすることができる。
【００３１】
ステップＳ６では、半導体集積回路の組み込まれた指標回路（Indicator Circuit）の動作を測定することにより、実際の製造ばらつきがモニタされる。そのモニタの結果に基づいて、ステップＳ２で作成された統計的モデルの妥当性を検証することができる。また、モニタの結果に基づいて、統計的モデルの改善や製造プロセスの変更を決定することができる。すなわち、モニタの結果を統計的モデル（ステップＳ２）や製造プロセス（ステップＳ１）にフィードバックすることができる。
【００３２】
このように、本発明は、主に、製造プロセスの成熟や変更に関連する有用な処理を提供する。それは、上述の統計セルライブラリの更新に限られず、ステップＳ５やステップＳ６における結果の製造プロセスへのフィードバックも含む。その意味で、図２で示された体系は、「プロセス成熟循環システム（Process Maturity Feedback System）」と参照される場合がある。プロセス成熟循環システムとは、製造プロセスの変動が組み込まれた、半導体集積回路の開発・生産システムである。
【００３３】
以下、本発明の実施の形態に係るプロセス成熟循環システムを詳細に説明する。第２節では、ステップＳ２が説明される。第３節では、ステップＳ３が説明される。第４節では、ステップＳ４が説明される。第５節では、ステップＳ５が説明される。第６節では、ステップＳ６が説明される。第７節では、プロセス成熟循環システムを実現するためのコンピュータシステムが説明される。
【００３４】
２．統計的モデルの作成・更新（ステップＳ２）
以下の説明において、基本回路（Elementary Circuit）とは、トランジスタや受動素子で構成され所定の機能を有する電子回路を意味する。基本回路は、単に「セル」と参照される場合もある。セルは、基本論理回路とコアマクロ回路とを含む。基本論理回路（Primitive Logic Circuit）は、単純な論理機能を有する電子回路（ＡＮＤゲート，ＯＲゲート，ＮＯＲゲート，フリップフロップ等）である。一方、コアマクロ回路（Core Macro Circuit）は、特定の機能を有し標準的に利用される電子回路（メモリ，ＰＬＬ，アナログ回路など）である。
【００３５】
セルを構成する素子（デバイス）は、トランジスタや受動素子である。その素子の電気特性は、以下「デバイス特性」と参照される。デバイス特性としては、トランジスタの電気特性（閾値電圧Ｖｔ、オン電流Ｉｏｎ、ゲート容量Ｃｇｇなど）や受動素子の電気特性（Ｃ、Ｒなど）が挙げられる。一方、「プロセスパラメータ」は、製造の結果得られる素子の物理パラメータであり、ゲート長Ｌ、ゲート幅Ｗ、ゲート酸化膜厚Ｔｏｘなどが挙げられる。プロセスパラメータは、デバイス特性に寄与する。
【００３６】
ＳＰＩＣＥシミュレーションでは、「ＳＰＩＣＥモデルパラメータ」を与えることにより、デバイス特性を算出することができる。ＳＰＩＣＥモデルパラメータは、例えば、トランジスタのゲート長Ｌ、ゲート幅Ｗ、閾値電圧Ｖｔ、移動度μなどである。つまり、ＳＰＩＣＥモデルパラメータは、素子の特性を規定するパラメータである。本実施の形態では、製造ばらつきが統計的に考慮されたＳＰＩＣＥモデルパラメータが作成される（第２−２節参照）。そのようなＳＰＩＣＥモデルパラメータは、以下「統計モデルパラメータ（統計ＳＰＩＣＥモデル）」と参照される。
【００３７】
また、セルベース設計では、セルの特性を表すセルライブラリ（セルモデル）が提供される。ここで、セルの特性としては、遅延時間やパワーが挙げられる。従って、セルライブラリとしては、セルの遅延時間を表すセル遅延ライブラリや、セルのパワーを表すセルパワーライブラリが挙げられる。本実施の形態では、製造ばらつきが統計的に考慮されたセルライブラリが作成される（第２−５節参照）。そのようなセルライブラリは、以下「統計セルライブラリ（統計セルモデル）」と参照される。
【００３８】
ステップＳ２では、統計的モデルの作成・更新が行われる。ここで、統計的モデルは、上述のデバイスレベルの「統計モデルパラメータ」と、上述のセルレベルの「統計セルライブラリ」とを含む。
【００３９】
図３は、ステップＳ２における処理を示すフローチャートである。また、図４は、ステップＳ２におけるデータの流れを示す概念図である。図３及び図４を適宜参照しながら、ステップＳ２を詳細に説明する。ステップＳ２は、製造プロセスの初期状態（プロセス変更前）でのフローと、その製造プロセスの稼動から一定期間経過後（プロセス変更後）のフローとに大別される。
【００４０】
２−１．プランニング（ステップＳ１０）
ステップＳ１０では、どのような統計的モデルを作成するかの方針が決定される。例えば、作成される統計モデルパラメータの種類（Ｌ，Ｖｔ等）が決定される。また、どのような素子（デバイス）の種類に関して統計モデルパラメータを作成するかが決定される。例えば、プロセスパラメータの目標値が異なる複数種類のトランジスタが用いられる可能性がある場合、それぞれに関して統計モデルパラメータが作成される。
【００４１】
次に、同じ種類の多数の素子に関して、所定のデバイス特性の実測が行われる。この時、製造ばらつきにより、デバイス特性の実測値もばらつく。すなわち、デバイス特性の分布が得られる。そのデバイス特性の分布が、デバイス特性データ１０として提供される。デバイス特性データ１０は、製造ばらつきに対応するデバイス特性のばらつきを示していると言える。そのようなデバイス特性データ１０が、素子の種類毎に作成される。尚、デバイス特性の測定時、バイアス電圧や温度が様々な条件に設定されてもよい。その場合、デバイス特性の分布は更に拡がる。
【００４２】
デバイス特性データ１０は、統計モデルパラメータを作成するために用いられる（次の第２−２節参照）。統計モデルパラメータがカバーできるばらつき範囲は、与えられるデバイス特性データ１０によって決まると言える。従って、デバイス特性の測定対象は、考慮すべきばらつきに依存して決定される。ばらつきとしては、チップ間の大域的なばらつきと、チップ内の局所的なばらつき（OCV: On-Chip Variation）の２つが考えられる。
【００４３】
尚、デバイス特性データ１０は、デバイスシミュレーションを通して作成されてもよい。その場合、プロセスパラメータの範囲（目標値からの振り幅）が設定される。そして、設定された振り幅内でプロセスパラメータを変動させ、デバイスシミュレーションを行うことにより、デバイス特性の予測値の分布が得られる。得られたデバイス特性の分布が、デバイス特性データ１０として提供される。
【００４４】
更に、ステップＳ１０では、半導体集積回路の組み込まれる指標回路の選定が行われる。指標回路は、製造された半導体集積回路の動作や性能を検査する際に、代表として用いられる電子回路である。本実施の形態では、デバイス特性のばらつきをモニタするためにも用いられる。指標回路としては、単体のトランジスタあるいはリングオシレータが例示される。
【００４５】
２−２．統計モデルパラメータ（ステップＳ２０）
まず、セルに含まれる素子のモデリングについて述べる。ステップＳ２０では、上述のデバイス特性データ１０に基づいて、素子の種類毎に統計モデルパラメータが作成される。具体的には、Ｎｐ個の統計モデルパラメータＰｉが作成される（ｉ＝１〜Ｎｐ）。本実施の形態では、統計モデルパラメータＰｉは、次の式（１）で与えられる。
【００４６】
【数１】
2009021378.tif 000003
【００４７】
Ｐｉ０は、統計モデルパラメータＰｉの目標値（ノミナル値）である。この目標値Ｐｉ０は、デバイス特性データ１０が示すデバイス特性分布の平均値（ノミナル値）が得られるように決定（抽出）される。
【００４８】
統計モデルパラメータＰｉの目標値Ｐｉ０からのばらつきΔＰｉ（＝Ｐｉ−Ｐｉ０）は、Ｍ個のばらつき要因変数Ｎｋの組み合わせで与えられる（ｋ＝１〜Ｍ）。各ばらつき要因変数Ｎｋが、統計モデルパラメータＰｉのばらつきΔＰｉの要因となり得る。各ばらつき要因変数Ｎｋは、平均値μ、標準偏差σの正規分布（分布関数）で与えられる。例えば、各ばらつき要因変数Ｎｋは、標準正規分布（平均値＝０，分散＝１）で与えられる。Ｇｉｋは、各ばらつき要因変数Ｎｋの寄与度を表す係数行列である。
【００４９】
図５は、統計モデルパラメータＰｉとばらつき要因変数Ｎｋとの関係を概念的に示している。図５では、例として、あるトランジスタに関する２つの統計モデルパラメータＰ１（例えばゲート長Ｌ）及びＰ２（例えば閾値電圧Ｖｔ）の分布が示されている。その分布の主成分が、ばらつき要因変数Ｎｋに対応している。統計モデルパラメータＰ１及びＰ２の各々は、２つのばらつき要因変数Ｎ１、Ｎ２（主成分）の線形結合で表され得る。
【００５０】
ばらつき要因変数Ｎｋ及び係数行列Ｇｉｋは、統計モデルパラメータＰｉの分布がデバイス特性データ１０によって与えられるデバイス特性分布と一致するように決定（抽出）される。具体的には、まず、デバイス特性データ１０が示すデバイス特性分布に対して、主成分分析が実施される。これにより、デバイス特性ばらつきに寄与する主成分を表す固有ベクトルとその固有値が算出される。算出された固有ベクトルのうちＭ個が、Ｍ個のばらつき要因変数Ｎｋとして用いられる。これにより、上記数式（１）の形が決定する。更に、統計モデルパラメータＰｉの主成分の分散が、デバイス特性ばらつきの主成分の分散と一致するように、係数行列Ｇｉｋが決定される。統計モデルパラメータＰｉは、各ばらつき要因変数Ｎｋの線形結合で表される。
【００５１】
主成分分析を利用して統計モデルパラメータを抽出する手法は、非特許文献１にも記載されている。より詳細は、その文献を参照されたい。
【００５２】
上記数式（１）で示されるように、統計モデルパラメータＰｉは、目標値Ｐｉ０と、その目標値Ｐｉ０からのばらつきの分布関数とで規定される。その統計モデルパラメータＰｉは、デバイス特性データ１０が示すデバイス特性ばらつきが再現されるように作成される。そして、統計モデルパラメータＰｉのセットである統計モデルパラメータセット２０が、素子の種類毎に提供される。この統計モデルパラメータセット２０とセルのネットリストを用いることによって、当該セルの電気特性のばらつきを高精度にシミュレートすることができる。
【００５３】
２−３．許容範囲データ（ステップＳ３０）
次に、作成された統計モデルパラメータセット２０に対して、許容範囲データ３０が作成される。許容範囲データ３０は、作成された統計モデルパラメータＰｉでカバーされるばらつき範囲の指標を与える。その指標は、以下「許容ばらつき範囲」と参照される。
【００５４】
図６は、あるトランジスタの統計モデルパラメータＰｉに対する許容ばらつき範囲ＲＰの一例を概念的に示している。簡単のため、図５の場合と同様に、２つの統計モデルパラメータＰ１、Ｐ２で規定されるモデルパラメータ空間を考える。統計モデルパラメータＰｉは、そのモデルパラメータ空間においてある分布を有している。その分布の主成分方向は、ばらつき要因変数Ｎ１に対応する「第１主成分方向」と、ばらつき要因変数Ｎ２に対応する「第２主成分方向」である。
【００５５】
図６において、点ＡＮはノミナル値を示している。統計モデルパラメータＰｉは、その点ＡＮを中心に分布している。ここで、その分布の主成分方向に沿った所定の範囲（許容変動量）を考える。各主成分方向に沿った分布の標準偏差がσｋで表されるとき、例えば、上記所定の範囲は、ノミナル値ＡＮから±３σｋの範囲に設定される。図６において、第１主成分方向に沿った所定の範囲の最大値及び最小値は、それぞれ点Ａ１＋及び点Ａ１−で表されている。一方、第２主成分方向に沿った所定の範囲の最大値及び最小値は、それぞれ点Ａ２＋及び点Ａ２−で表されている。
【００５６】
この場合、許容ばらつき範囲ＲＰは、４つの点Ａ１＋、Ａ１−、Ａ２＋及びＡ２−で規定される矩形の内側の範囲である。この許容ばらつき範囲ＲＰが、統計モデルパラメータＰｉでカバーされるばらつき範囲の指標となる。許容範囲データ３０は、例えば、許容ばらつき範囲ＲＰを規定する４つの点Ａ１＋、Ａ１−、Ａ２＋及びＡ２−の座標を示す。
【００５７】
複数種類の素子が用いられる場合、許容範囲データ３０は、それら複数種類の素子の統計モデルパラメータセット２０の全体に対して作成される。つまり、全種類の素子に関する許容ばらつき範囲ＲＰを含む最大の許容ばらつき範囲（許容最大ばらつき範囲ＲＰＭ）が算出される。
【００５８】
図７は、複数種類の素子の場合の許容最大ばらつき範囲ＲＰＭの一例を概念的に示している。例として、拡散条件の異なる３種類のトランジスタ（ＴＲＡ，ＴＲＢ，ＴＲＣ）を考える。点ＡＮ、点ＢＮ及び点ＣＮは、トランジスタＴＲＡ、ＴＲＢ及びＴＲＣのそれぞれに関するノミナル値を示している。また、それぞれのトランジスタに関して、図６の場合と同様に、主成分方向に沿った所定の範囲の最大値及び最小値を表す点が抽出される。トランジスタＴＲＡに対しては、４つの点Ａ１＋、Ａ１−、Ａ２＋及びＡ２−が抽出される。トランジスタＴＲＢに対しては、４つの点Ｂ１＋、Ｂ１−、Ｂ２＋及びＢ２−が抽出される。トランジスタＴＲＣに対しては、４つの点Ｃ１＋、Ｃ１−、Ｃ２＋及びＣ２−が抽出される。
【００５９】
この場合、許容最大ばらつき範囲ＲＰＭは、モデルパラメータ空間内の複数の点のうち最外周の点で規定される凸図形の内側の範囲である。図７で示された例では、許容最大ばらつき範囲ＲＰＭは、点Ａ１＋、Ｂ１＋、Ｂ２−、Ｂ１−、Ｃ１−、Ｃ２＋及びＣ１＋で規定される凸図形の内側となる。また、図７に示されるように、ノミナル値を表す全ての点ＡＮ、ＢＮ及びＣＮによって囲まれる「許容ノミナルばらつき範囲ＲＰＮ」も定義され得る。許容範囲データ３０は、例えば、許容最大ばらつき範囲ＲＰＭ及び許容ノミナルばらつき範囲ＲＰＮを規定する点群の座標を示す。
【００６０】
尚、許容ばらつき範囲は、チップ間のばらつきに対応する許容大域的ばらつき範囲と、チップ内のばらつきに対応する許容局所的ばらつき範囲とに区分けされ得る。上記許容ノミナルばらつき範囲ＲＰＮは、ノミナル値のばらつきに対応する許容ばらつき範囲である。許容最大ばらつき範囲ＲＰＭは、許容大域的ばらつき範囲、許容局所的ばらつき範囲、及び許容ノミナルばらつき範囲ＲＰＮの全てを含む許容ばらつき範囲であると言える。
【００６１】
モデルパラメータ空間内の複数の点から最外周の凸図形を規定する点群を探索するために、様々な手法が考えられる。例えば、周知のＧｉｆｔ  Ｗｒａｐｐｉｎｇ法を応用することが考えられる。図８を参照して、その手法を説明する。
（１）まず、第１の座標軸（Ｘ１）上で最小の値をとる点（Ｖ１）を採用する。
（２）次に、第１の座標軸に対して点Ｖ１との角度が最小となる点（Ｖ２）を採用する。同時に、その角度θ１，２を記録する。
（３）次に、第１の座標軸に対して点Ｖ２との角度が最小となる点（Ｖ３）を採用する。同時に、その角度θ２，３を記録する。
（４）同様の処理を繰り返し、点Ｖｎから最初の点Ｖ１にたどり着いたら終了。角度θｎ，１を記録する。
このようにして、凸図形を規定する点群｛Ｖ１，Ｖ２，・・・，Ｖｎ｝が選択される。許容ばらつき範囲は、モデルパラメータ空間の点座標｛Ｖ１，Ｖ２，・・・，Ｖｎ｝の組によって定義される。多次元のモデルパラメータ空間の場合も同様である。
【００６２】
以上に説明されたように、許容最大ばらつき範囲ＲＰＭ等を示す許容範囲データ３０が作成される。この許容範囲データ３０は、主に、後述の統計セルライブラリの更新時に参照される（ステップＳ８０；第２−８節参照）。後述されるように、許容最大ばらつき範囲ＲＰＭは、製造プロセスの変更後にセルの再キャラクタライズが不要となるばらつき範囲を表している。
【００６３】
２−４．応答関数（ステップＳ４０）
次に、セル特性のモデリングについて述べる。セル特性としては、基本論理回路の遅延時間、遷移時間、セットアップ／ホールド時間等のタイミング特性やパワー特性が挙げられる。以下、例として、基本論理回路の遅延時間τのモデリングを説明する。他のセル特性に対しても同じ議論を適用可能である。
【００６４】
ステップＳ４０では、上述の統計モデルパラメータＰｉに対するセルの遅延時間τの応答を表す応答関数が作成される。図９は、応答関数の作成処理フローの一例を示している。
【００６５】
ステップＳ４１：
まず、応答関数形４１が設定される。例として、遅延時間τが２次多項式で近似される場合を考える。その場合、遅延時間τとその一次微分は、次の式（２）及び式（３）でそれぞれ表される。
【００６６】
【数２】
2009021378.tif 000004
【数３】
2009021378.tif 000005
【００６７】
τｎｏｍは、遅延時間τの期待値（ノミナル値）である。遅延時間τは、統計モデルパラメータＰｉの目標値Ｐｉ０からのばらつきΔＰｉ（＝Ｐｉ−Ｐｉ０）に依存している（ｉ＝１〜Ｎｐ）。パラメータＡｉ、Ａｉｉ、Ａｉｊは、応答係数である。応答係数の総数は、Ｎｐ（Ｎｐ＋１）である。
【００６８】
ステップＳ４２：
次に、ＳＰＩＣＥシミュレーションで用いる統計モデルパラメータＰｉのセットであるシミュレーションパラメータセット４２が作成される。例えば、統計モデルパラメータＰｉのノミナル値Ｐｉ０を、許容範囲データ３０で与えられる許容ノミナルばらつき範囲ＲＰＮ内で様々に変動させる。これにより、様々なシミュレーションパラメータセット４２が作成される。
【００６９】
ステップＳ４３：
次に、ＳＰＩＣＥシミュレーションが行われる。ＳＰＩＣＥシミュレーションへの入力は、セルネットリストＣＮＥＴと上述のシミュレーションパラメータセット４２である。統計モデルパラメータＰｉを用いたＳＰＩＣＥシミュレーションの結果、セルの遅延時間τが算出される。全てのシミュレーションパラメータセット４２に対して遅延時間τが算出され、シミュレーション結果４３が出力される。
【００７０】
ステップＳ４４：
次に、上述の応答係数Ａｉ、Ａｉｉ、Ａｉｊが決定される。具体的には、応答関数形４１（数式（２）参照）の右辺にシミュレーションパラメータセット４２が代入され、左辺に対応するシミュレーション結果４３が代入される。そして、回帰分析を実施することにより、応答係数Ａｉ、Ａｉｉ、Ａｉｊが決定される。このようにして、セルの遅延時間τを表す応答関数が作成される。応答関数データ４０は、数式（２）で与えられる応答関数と、数式（３）で与えられる一次導関数の両方を含む。
【００７１】
尚、遅延時間τは、入力遷移時間、出力負荷容量、温度、電源電圧等の条件にも依存する。そのため、応答関数データ４０は、例えば、適当な範囲内の条件をカバーするように作成される。あるいは、応答関数データ４０は、様々な条件に対して別々に作成されてもよい。その場合、次に説明される統計セルライブラリが定義される条件毎に、応答関数４０が作成されるとよい。
【００７２】
２−５．統計セルライブラリ（ステップＳ５０）
ステップＳ５０では、セルの特性を統計的に表す統計セルライブラリ５０が作成される。統計セルライブラリ５０は、半導体集積回路の検証等で用いられる。上述の通り、セル特性としてはタイミング特性やパワー特性が挙げられるが、ここでは例として、基本論理回路の遅延時間τに関する統計セルライブラリ５０を説明する。他のセル特性に対しても同じ議論を適用可能である。
【００７３】
セルの遅延時間τを表す統計セルライブラリ５０は、タイミングライブラリ（遅延ライブラリ）と呼ばれることもある。タイミングライブラリ５０は、統計ＳＴＡ（Statistical Static Timing Analysis）で使用される。遅延時間τは、入力遷移時間、出力負荷容量、温度、電源電圧等の条件に依存する。そのため、タイミングライブラリ５０は、様々な条件での遅延時間τを与えるように作成される。
【００７４】
遅延時間τの期待値（ノミナル値）τｎｏｍからの変動は、Δτ（＝τ−τｎｏｍ）である。その変動Δτは、上記式（１）を用いることにより、一般性を失うことなく、次の式（４）で表される。
【００７５】
【数４】
2009021378.tif 000006
【００７６】
式（４）を書き直すことによって、次の式（５）及び式（６）が得られる。
【００７７】
【数５】
2009021378.tif 000007
【数６】
2009021378.tif 000008
【００７８】
上記式（５）が、遅延時間τの統計的変動Δτを表すモデルである。統計的変動Δτは、パラメータＳｋと既出のばらつき要因変数Ｎｋとの積の組み合わせで表されている。ここで、統計モデルパラメータＰｉに含まれるばらつき要因変数Ｎｋ（分布関数）が、そのまま用いられていることに留意されたい。パラメータＳｋは、統計的変動Δτのばらつき要因変数Ｎｋに対する「感度」であり、その総数はＭ個である（ｋ＝１〜Ｍ）。式（６）で示されるように、感度Ｓｋは、上述の応答関数に基づいて算出可能である。より詳細には、感度Ｓｋは、応答関数の一次導関数（式（３）参照）と係数行列Ｇｉｋを用いることにより算出可能である。
【００７９】
遅延時間τの統計セルライブラリ５０は、ノミナル値τｎｏｍ及び統計的変動Δτを与える。つまり、統計セルライブラリ５０は、ノミナル値τｎｏｍ、感度Ｓｋ、及びばらつき要因変数Ｎｋを示す。ノミナル値τｎｏｍは、様々な条件毎に、上記応答関数を用いることにより算出される。感度Ｓｋは、様々な条件毎に、上記応答関数と統計モデルパラメータＰｉを用いることにより算出される。ばらつき要因変数Ｎｋは、統計モデルパラメータＰｉに含まれるばらつき要因変数Ｎｋが、そのまま用いられる。従って、本実施の形態に係る統計セルライブラリ５０は、応答関数と統計モデルパラメータＰｉのみによって決定可能である。
【００８０】
２−６．プロセス変更（ステップＳ６０）
半導体集積回路の製造プロセスは、日々進歩している。製造プロセスの成熟に伴って、製造ばらつきも改善されるはずである。製造ばらつきが改善されると、回路設計・検証において考慮すべきマージンを小さくすることができる。このことは、回路の面積や消費電力の削減につながる。従って、製造プロセスの成熟に応じて、統計セルライブラリ５０も変更することが望ましい。また、ウェルや拡散層の不純物濃度等を調整することにより、トランジスタ特性が変更される場合もある。このように製造プロセスが意図的に変更される場合においても、統計セルライブラリ５０を変更することが望ましい。最新の製造プロセスを統計セルライブラリ５０に反映させるために、本実施の形態によれば、次のような処理が行われる。
【００８１】
２−７．統計モデルパラメータの変更（ステップＳ７０）
まず、製造プロセスの変更に応じて、統計モデルパラメータＰｉが変更される。最新の製造プロセスに応じた統計モデルパラメータＰｉ’の作成方法は、上述のステップＳ１０及びステップＳ２０で説明された方法と同じである。最新のデバイス特性データ１０’に基づいて、最新の統計モデルパラメータＰｉ’が抽出される。式（１）と同様に、最新の統計モデルパラメータＰｉ’は、次の式（７）で与えられる。
【００８２】
【数７】
2009021378.tif 000009
【００８３】
Ｐｉ０’は、最新の目標値（ノミナル値）である。ΔＰｉ’は、最新のばらつきである。Ｎｋ’（μ’，σ’）は、最新のばらつき要因変数である。ばらつき要因変数Ｎｋ’は、平均値μ’、標準偏差σ’の正規分布で与えられる。典型的には、製造プロセスの成熟により、標準偏差σ’は更新前の標準偏差σより小さくなる。Ｇｉｋ’は、最新の係数行列である。ΔＰｉ０（＝Ｐｉ０’−Ｐｉ０）は、更新前後のノミナル値の変動量である。このようにして、最新の統計モデルパラメータセット２０’が作成される。
【００８４】
２−８．許容ばらつき範囲の確認（ステップＳ８０）
次に、最新の統計モデルパラメータセット２０’でカバーされるばらつき範囲の指標である「変更後ばらつき範囲」が算出される。変更後ばらつき範囲は、トランジスタの種類毎に、上述の許容範囲データ３０が示す許容ばらつき範囲と同様に、上述のステップＳ３０で説明された方法と同じ方法で算出され得る。
【００８５】
続いて、「許容ばらつき範囲」と「変更後ばらつき範囲」との比較が行われる。変更後ばらつき範囲が許容ばらつき範囲に包含される場合、現行のセルのモデリングは少なくとも妥当であると言える。従って、セルの再キャラクタライズは不要である。そして、最新の製造プロセスを統計セルライブラリ５０に反映させるために、統計セルライブラリ５０の更新が行われる（ステップＳ９０；第２−９節参照）。
【００８６】
許容ばらつき範囲と同様に、変更後ばらつき範囲は、変更後最大ばらつき範囲ＲＰＭ’と変更後ノミナルばらつき範囲ＲＰＮ’を含み得る。再キャラクタライズが不要となるための条件は、変更後最大ばらつき範囲ＲＰＭ’が許容最大ばらつき範囲ＲＰＭに包含され、且つ、変更後ノミナルばらつき範囲ＲＰＮ’が許容ノミナルばらつき範囲ＲＰＮに包含されることである。
【００８７】
例えば、変更後最大ばらつき範囲ＲＰＭ’が許容最大ばらつき範囲ＲＰＭに包含されていることをチェックするための方法は、次の通りである。許容最大ばらつき範囲ＲＰＭは、モデルパラメータ空間の点｛Ｖ１，Ｖ２，・・・，Ｖｎ｝で規定される凸図形の範囲である。一方、変更後最大ばらつき範囲ＲＰＭ’は、モデルパラメータ空間の点｛Ｗ１，Ｗ２，・・・，Ｗｍ｝で規定される凸図形の範囲であるとする。この場合、以下の条件が全て成り立つことをチェックすればよい。
【００８８】
（１）第１の座標軸（Ｘ１）上で、全ての点Ｗｐ（ｐ＝１〜ｍ）の値が、既出の点Ｖ１の値よりも大きいこと。
（２）点Ｖ１から全ての点Ｗｐへの角度が、既出の角度θ１，２よりも大きいこと。
（３）点Ｖ２から全ての点Ｗｐへの角度が、既出の角度θ２，３よりも大きいこと。
（４）同様の繰り返し。最後に、点Ｖｎから全ての点Ｗｐへの角度が、既出の角度θｎ，１よりも大きいこと。
【００８９】
あるいは、次のようなチェック方法も可能である。ＶＷｐは、点Ｗｐ（ｐ：１〜ｍ）のベクトル表記であるとする。また、ＶＶｑは、点Ｖｑ（ｑ：１〜ｎ）のベクトル表記であるとする。この時、外積：（ＶＶｒ−ＶＶｑ）×（ＶＷｐ−ＶＶｑ）が全て正であることがチェックされるとよい。ここで、ｒは、ｒ＝ｍｏｄ（ｑ，ｎ）＋１で与えられる。
【００９０】
以上に説明されたように、統計セルライブラリ５０の更新前に、許容ばらつき範囲の確認が行われる。変更後ばらつき範囲が許容ばらつき範囲に包含される場合、再キャラクタライズは実施されず、統計セルライブラリ５０が単に更新される。一方、変更後ばらつき範囲が許容ばらつき範囲を逸脱している場合、セルの再キャラクタライズが必要である。
【００９１】
２−９．統計セルライブラリの更新（ステップＳ９０）
ステップＳ９０において、統計セルライブラリ５０の更新が行われる。更新の対象は、ノミナル値τｎｏｍ、感度Ｓｋ、及びばらつき要因変数Ｎｋである。上述の通り、統計モデルパラメータＰｉ（式（１）参照）は、新しい統計モデルパラメータＰｉ’（式（７）参照）に変更されている。この新しい統計モデルパラメータＰｉ’と応答関数データ４０で与えられる応答関数とを用いることによって、統計セルライブラリ５０は更新され得る。統計セルライブラリ５０をどのように更新するかは、統計モデルパラメータＰｉから統計モデルパラメータＰｉ’への変更点に依存する。
【００９２】
＜ばらつきの更新＞
まず、統計モデルパラメータＰｉのばらつきΔＰｉがΔＰｉ’に変わった場合を考える。この時、統計モデルパラメータＰｉのばらつき要因変数Ｎｋと係数行列Ｇｉｋの少なくとも一方が変わっている。これは、典型的には、製造プロセスが成熟し、製造ばらつきが縮小した場合に相当する。
【００９３】
統計モデルパラメータＰｉのばらつき要因変数Ｎｋ（μ，σ）がＮｋ’（μ’，σ’）に変わっている場合、統計セルライブラリ５０のばらつき要因変数Ｎｋが、新しいばらつき要因変数Ｎｋ’で置換される。この作業は、著しく簡易である。このような簡易な処理が実現できるのは、統計モデルパラメータＰｉと統計セルライブラリ５０が同じパラメータＮｋを含んでいるからである。
【００９４】
更に、応答関数を用いることによって感度Ｓｋが更新される。具体的には、上述の式（６）と式（３）を用いることにより、感度Ｓｋが再度算出される。新たな感度Ｓｋ’は、以下の式（８）と式（９）により与えられる。式（８）及び式（９）において、統計モデルパラメータＰｉ’の新たな係数行列Ｇｉｋ’と新たなばらつきΔＰｉ’が用いられている。
【００９５】
【数８】
2009021378.tif 000010
【数９】
2009021378.tif 000011
【００９６】
このようにして、統計セルライブラリ５０のばらつき要因変数Ｎｋが、新たなばらつき要因変数Ｎｋ’に簡単に更新される。また、統計セルライブラリ５０の感度Ｓｋが、新たな感度Ｓｋ’に簡単に更新される。
【００９７】
＜ノミナルの更新＞
次に、統計モデルパラメータＰｉのノミナル値Ｐｉ０がＰｉ０’（＝Ｐｉ０＋ΔＰｉ０）に変わった場合を考える。ΔＰｉ０（＝Ｐｉ０’−Ｐｉ０）は、更新前後のノミナル値の変動量である。この場合、応答関数を用いることによって、統計セルライブラリ５０のノミナル値τｎｏｍと感度Ｓｋが更新される。新たなノミナル値τｎｏｍ’は、次の式（１０）により算出される。式（１０）において、変動量ΔＰｉ０が用いられている。
【００９８】
【数１０】
2009021378.tif 000012
【００９９】
更に、応答関数を用いることによって感度Ｓｋが更新される。具体的には、上述の式（６）と式（３）を用いることにより、感度Ｓｋが再度算出される。新たな感度Ｓｋ’は、以下の式（１１）と式（１２）により与えられる。
【０１００】
【数１１】
2009021378.tif 000013
【数１２】
2009021378.tif 000014
【０１０１】
このようにして、統計セルライブラリ５０のノミナル値τｎｏｍが、新たなノミナル値τｎｏｍ’に簡単に更新される。また、統計セルライブラリ５０の感度Ｓｋが、新たな感度Ｓｋ’に簡単に更新される。
【０１０２】
ばらつきの更新とノミナルの更新の組み合わせもあり得る。その場合、統計セルライブラリ５０のノミナル値τｎｏｍ、感度Ｓｋ、及びばらつき要因変数Ｎｋが更新される。
【０１０３】
このようにして、更新後の統計セルライブラリ５０’が簡単に作成される。統計セルライブラリ５０の更新に際し、計算コストのかかるＳＰＩＣＥシミュレーションは不要であり、解析式の評価だけで済む。ＳＰＩＣＥシミュレーションが不要なため、統計セルライブラリ５０を速やかに且つ低コストで更新することが可能となる。
【０１０４】
尚、統計モデルパラメータＰｉの変更によりばらつき要因変数Ｎｋの総数Ｍが増えた場合、応答関数自体の再構築が必要である。また、統計モデルパラメータＰｉの選択種類が変わった場合も、応答関数自体の再構築が必要である。これらの場合は、上述のステップＳ３０〜Ｓ５０を実行する必要がある。
【０１０５】
２−１０．効果
以上に説明されたように、本実施の形態によれば、統計モデルパラメータＰｉが変更された場合、回路シミュレーションを行うことなく、統計セルライブラリ５０を速やかに更新することが可能である。つまり、製造プロセスの成熟や変更に応じて、統計セルライブラリ５０を速やかに且つ低コストで更新することが可能となる。セルの再キャラクタライズは不要である。その結果、最新の製造プロセスが回路設計・検証に速やかに反映される。従って、半導体集積回路を効率的に開発することができる。製造プロセスの成熟により製造ばらつきが改善したとき、回路設計・検証で考慮されるマージンが縮小されるため、回路面積や消費電力の削減の効果が得られる。
【０１０６】
２−１１．余裕度
本実施の形態の応用として、上述の許容ばらつき範囲の「余裕度ＭＲ」を算出することが考えられる。余裕度ＭＲは、統計モデルパラメータＰｉに関する「許容ばらつき範囲」と、新しい統計モデルパラメータＰｉ’に関する「変更後ばらつき範囲」との差分として定義される。つまり、余裕度ＭＲとは、新しい統計モデルパラメータＰｉ’が既存の許容ばらつき範囲内でどの程度余裕を持つかを示す量であり、また、どの程度ばらつきが縮小しているかを示す量である。
【０１０７】
図１０は、許容ばらつき範囲の余裕度ＭＲの一例を示す概念図である。許容ばらつき範囲は、点Ｖｑ（ｑ：１〜ｎ）の組み合わせで規定される凸図形領域である。余裕度ＭＲは、許容ばらつき範囲の凸図形領域の外周面と、変更後ばらつき範囲を規定する点Ｗｐ（ｐ：１〜ｍ）との最短距離として算出される。これは、Ｄｅｌａｕｎｅｙ図形を構成するアルゴリズムと同等の手法で容易に求められる。図１０の場合、点Ｖ１と点Ｖ７が作る面（２次元のため直線）と点Ｗ１との距離が、余裕度ＭＲである。
【０１０８】
あるいは、余裕度ＭＲは、次の式（１３）でも表される。ＶＷｐは、点Ｗｐ（ｐ：１〜ｍ）のベクトル表記であるとする。また、ＶＶｑは、点Ｖｑ（ｑ：１〜ｎ）のベクトル表記であるとする。（ＶＶｒ−ＶＶｑ）×（ＶＷｐ−ＶＶｑ）は外積を表し、ｒはｒ＝ｍｏｄ（ｑ，ｎ）＋１で与えられる（第２−８節参照）。
【０１０９】
【数１３】
2009021378.tif 000015
【０１１０】
このようにして、製造プロセスが変更された場合、許容ばらつき範囲と変更後ばらつき範囲に基づいて余裕度ＭＲが算出される。算出された余裕度ＭＲは、ばらつきの縮小度合いを定量的に表している。従って、その余裕度ＭＲを、半導体集積回路の製造プロセスや設計検証にフィードバックすることも可能である。例えば、余裕度ＭＲが十分なマージンを示している場合、製造プロセスを簡易化することが考えられる。あるいは、余裕度ＭＲが十分なマージンを示している場合、タイミング検証におけるタイミング制約を緩和することも考えられる。
【０１１１】
２−１２．コアマクロモデリング
基本回路は、ＡＮＤゲートやフリップフロップ等の基本論理回路の他に、メモリ、ＰＬＬ、アナログ回路等のコアマクロ回路（Core Macro Circuit）も含んでいる。基本的に、コアマクロ回路は、一旦開発されると長期間にわたって再利用される。従って、コアマクロ回路に関しては、製造プロセスが変動したときでも再設計が不要となることが望ましい。
【０１１２】
例えば、コアマクロ回路は、想定され得る製造ばらつきを全てカバーするようにモデリングされる。そのため、コアマクロ回路に関しては、チップ間のばらつきに対応する「大域的ばらつき」とチップ内のばらつきに対応する「局所的ばらつき」の両方を少なくともカバーするように、統計モデルパラメータＰｉ（コアマクロモデルパラメータ）が作成される。
【０１１３】
具体的には、大域的ばらつきを考慮したデバイス特性データ１０に基づいて、大域的ばらつきをカバーする統計モデルパラメータＰｉが作成される。また、局所的ばらつきを考慮したデバイス特性データ１０に基づいて、局所的ばらつきをカバーする統計モデルパラメータＰｉが作成される。そして、それら２種類の統計モデルパラメータＰｉを組み合わせることによって、コアマクロモデルパラメータが作成される。コアマクロモデルパラメータに関する許容ばらつき範囲は、許容大域的ばらつき範囲と許容局所的ばらつき範囲の両方を包含する。
【０１１４】
但し、素子の種類が多いと、統計モデルパラメータＰｉの総数が多くなり、回路設計・検証にかかる負荷が増大する。それを避けるために、全種類の素子のデバイス特性を合成し、合成されたデバイス特性に基づいて統計モデルパラメータＰｉが作成されてもよい。図１１は、その作成方法を説明するための概念図である。簡単のため、図７の場合と同様に、２つの統計モデルパラメータＰ１、Ｐ２で規定されるモデルパラメータ空間を考える。
【０１１５】
まず、許容ばらつき範囲の算出と同様に、素子の種類毎に、主成分方向に沿った所定の範囲の最大値及び最小値を表す点が別々に抽出される。例えば、拡散条件の異なる３種類のトランジスタ（ＴＲＡ，ＴＲＢ，ＴＲＣ）のそれぞれに関して、主成分方向に沿った所定の範囲（±３σｋ）の最大値及び最小値を表す点が抽出される（図７参照）。そして、モデルパラメータ空間内の複数の点のうち最外周の点で規定される凸図形が決定される。
【０１１６】
次に、全種類の素子のデバイス特性を重ね合わせ、合成されたデバイス特性に対して主成分分析が実施される。この時、合成されたデバイス特性は正規分布すると仮定される。合成されたデバイス特性の主成分分析の結果、新たな統計モデルパラメータが作成される。その統計モデルパラメータは、以下「合成モデルパラメータ」と参照される。合成モデルパラメータの分布に関しても、主成分方向に沿った所定の範囲の最大値及び最小値を表す点が抽出される。図１１に示された例では、４つの点Ｙ１、Ｙ２、Ｙ３、Ｙ４が抽出される。その４点で規定される矩形の内側の範囲は、以下「合成ばらつき範囲ＲＹ」と参照される。
【０１１７】
上述の範囲ＲＸは、合成ばらつき範囲ＲＹから逸脱している可能性がある。従って、範囲ＲＸを包含するように、合成ばらつき範囲ＲＹが主成分方向に沿って拡張される。拡張後の合成ばらつき範囲ＲＹは、以下「拡張ばらつき範囲ＲＺ」と参照される。拡張ばらつき範囲ＲＺは、点Ｚ１、Ｚ２、Ｚ３、Ｚ４で規定される矩形の内側の範囲であり、上述の範囲ＲＸ及び合成ばらつき範囲ＲＹを包含している。合成ばらつき範囲ＲＹを拡張ばらつき範囲ＲＺに拡張することは、合成モデルパラメータの主成分方向のばらつき成分を調整することに相当する。
【０１１８】
合成モデルパラメータは、大域的ばらつき成分と局所的ばらつき成分との組み合わせにより、以下の式（１４）で表される。ＭＧ及びＭＬは、それぞれ大域的ばらつき要因変数Ｎｋ及び局所的ばらつき要因変数Ｎｋの総数である。σＧｋ及びσＬｋは、それぞれ大域的ばらつき要因変数Ｎｋ及び局所的ばらつき要因変数Ｎｋの標準偏差である。ＧＧｉｋ及びＧＬｉｋは、それぞれ大域的ばらつき要因変数Ｎｋ及び局所的ばらつき要因変数Ｎｋの寄与度を表す係数行列である。
【０１１９】
【数１４】
2009021378.tif 000016
【０１２０】
合成モデルパラメータの主成分方向のばらつき成分を調整することにより、コアマクロモデルパラメータＰｉ（core）が作成される。コアマクロモデルパラメータＰｉ（core）は、次の式（１５）〜（１９）で与えられる。
【０１２１】
【数１５】
2009021378.tif 000017
【数１６】
2009021378.tif 000018
【数１７】
2009021378.tif 000019
【数１８】
2009021378.tif 000020
【数１９】
2009021378.tif 000021
【０１２２】
ＧＧｉｋ（core）及びＧＬｉｋ（core）は、それぞれ大域的ばらつき及び局所的ばらつきに関してスケールされた係数行列である。ＳＧｉ，ｅｌｅｍｅｎｔ及びＳＬｉ，ｅｌｅｍｅｎｔは、ｅｌｅｍｅｎｔで指定されるトランジスタの統計モデルパラメータＰｉの標準偏差を表す。ＳＧｉ，ｍａｘ及びＳＬｉ，ｍａｘは、それぞれ大域的ばらつき及び局所的ばらつきに関する統計モデルパラメータＰｉの標準偏差の最大値である。コアマクロモデルパラメータＰｉ（core）は、どのトランジスタよりも大きなばらつきを表すことができる。
【０１２３】
尚、合成されたデバイス特性は、本来正規分布に従うとは限らない。そのため、大域的ばらつきに対してはコーナーモデルパラメータを採用し、局所的ばらつきに対しては合成モデルパラメータを採用してもよい。ここでコーナーモデルパラメータとは、統計モデルパラメータの主成分方向の最大値と最小値に対応するモデルパラメータセットを示す。図１１で示された例では、Ｚ１、Ｚ２、Ｚ３、Ｚ４の４点がそれぞれコーナーモデルパラメータに対応する。この場合、コアマクロモデルパラメータＰｉ（ｃｏｒｅ）は、次の式（２０）で表すことができる。
【０１２４】
【数２０】
2009021378.tif 000022
【０１２５】
以上に説明されたコアマクロモデルパラメータを用いることにより、コアマクロ回路の特性を表すコアマクロモデル６０が作成される。そのコアマクロモデル６０の有効性は、基本論理回路の統計セルライブラリ５０が変更され得る範囲（許容ばらつき範囲）内で保証される。言い換えれば、変更後ばらつき範囲が許容ばらつき範囲内である限り（第２−８節、ステップＳ８０参照）、コアマクロモデル６０は有効であり、その再設計は不要である。コアマクロモデル６０を用いて設計したコアマクロ回路に関しては、基本論理回路の統計的モデルの変動範囲内では十分なマージンが保証される。
【０１２６】
３．回路設計・検証（ステップＳ３）
次に、統計的モデルが作成された後の処理について説明する。図１２は、ステップＳ３〜ステップＳ５におけるデータの流れを示す概念図である。
【０１２７】
ステップＳ３では、半導体集積回路の設計及び検証が行われる。半導体集積回路の設計は、セルベース設計手法に基づいて実施される。具体的には、設計対象回路のネットリストＮＥＴに基づいて、セル配置（cell placement）や配線（routing）が行われる。その結果、設計対象回路のレイアウトを示すレイアウトデータＬＡＹが生成される。
【０１２８】
また、設計結果に基づいて、後ほど設計回路の動作不良を検出するために用いられるテストパターンＰＡＴが作成される。
【０１２９】
また、設計回路の検証段階では、レイアウト検証やタイミング検証等の様々な検証が実施される。レイアウト検証では、作成されたレイアウトデータＬＡＹが所定のデザインルールに適合しているか否かが確認される。タイミング検証では、タイミング解析が行われ、設計回路が所定のタイミング制約を満たすか否かが確認される。
【０１３０】
本実施の形態では、タイミング解析として、統計ＳＴＡ（Statistical Static Timing Analysis）が実施される。この統計ＳＴＡにおいて、ステップＳ２で得られた上述の統計セルライブラリ５０が使用される。つまり、統計セルライブラリ５０が示す遅延時間τのノミナル値（期待値）τｎｏｍ及び統計的変動Δτを用いることにより、タイミング解析が統計的に行われる。この時、タイミング解析が統計的に行われるため、設計回路がタイミング制約を満たす確率（以下、「タイミング歩留まり予測値」と参照される）を数学的に算出することもできる。タイミング歩留まり予測値は、統計的手法に基づくタイミング歩留まりの予測値であると言える。
【０１３１】
検証結果がフェイルであれば、設計及びレイアウトが変更される。検証結果がパスとなるまで、設計〜検証が繰り返される。例えば、算出されたタイミング歩留まり予測値が所定のタイミング歩留まり目標値以上となるまで、設計〜検証が繰り返される。つまり、所望のタイミング歩留まりが確保されるように、設計やレイアウトが最適化される。算出されたタイミング歩留まり予測値は、歩留まり確率データ７０として提供され、後のステップＳ５において参照される。
【０１３２】
本実施の形態によれば、統計的手法により設計マージンが最適化されているため、回路設計・検証は効率的に行われる。
【０１３３】
４．製造（ステップＳ４）
ステップＳ４では、決定されたレイアウトデータＬＡＹに基づいて、半導体集積回路が製造される。具体的には、レイアウトデータＬＡＹからマスクデータが作成される。そのマスクデータに基づいて、フォトリソグラフィで使用されるレチクルが製造される。製造されたレチクルを用いたフォトリソグラフィ等により、半導体集積回路が作成される。その時、最新の製造プロセスが適用される。
【０１３４】
５．選別・テスト（ステップＳ５）
ステップＳ５では、製造された半導体集積回路の選別・テストが行われる。例えば、ステップＳ３において予め作成されているテストパターンＰＡＴを用いることにより、半導体集積回路の動作テストが行われる。動作テストを通して、不良品の選別が行われる。この時、製造された半導体集積回路の実際の歩留まりが測定され、その歩留まりを示す実測歩留まりデータ８０が得られる。尚、実際の歩留まりには、物理的な欠陥に関連する要因（欠陥歩留まり）とタイミングに関連する要因（タイミング歩留まり）の両方が含まれている。
【０１３５】
本実施の形態では、実測歩留まりデータ８０とステップＳ３で得られた歩留まり確率データ７０との比較が行われる。つまり、実際の歩留まりＹａとタイミング歩留まり予測値Ｙｓとの比較が行われる。そして、その比較結果が、回路設計・検証（ステップＳ３）や製造プロセスの変更（ステップＳ１）にフィードバックされる。言い換えれば、その比較結果が、回路設計・検証や製造プロセスをどのように変更すべきかを決定する判断材料として用いられる。
【０１３６】
図１３は、フィードバックのアルゴリズムの一例を示すフローチャートである。ステップＳ５において、実際の歩留まりＹａとタイミング歩留まり予測値Ｙｓとの比較が行われる（ステップＳ５−１）。
【０１３７】
歩留まりＹａがタイミング歩留まり予測値Ｙｓより低い場合（ステップＳ５−１；Ｙｅｓ）、すなわち、実際の歩留まりＹａの方が悪い場合を考える。この場合は、物理的な欠陥が優勢であり、回路設計の工夫では歩留まり改善につながらない可能性が高い。従って、次の対策が選択肢として考えられる（ステップＳ５−２）。第１の選択肢は、製造プロセスを改善することである。その場合、欠陥歩留まりが向上し、歩留まりＹａが向上すると考えられる。第２の選択肢は、タイミング解析で考慮された「タイミング歩留まり目標値」を緩和することである。その場合、回路設計・検証に要する時間やコストが削減されると考えられる。また、設計マージンが縮小されるため、回路面積や消費電力が削減されると考えられる。
【０１３８】
一方、歩留まりＹａがタイミング歩留まり予測値Ｙｓより高い場合（ステップＳ５−１；Ｎｏ）、すなわち、タイミング歩留まり予測値Ｙｓの方が悪い場合を考える。この場合は、物理的な欠陥よりも、回路設計が歩留まりに与える影響が大きい可能性が高い。従って、次の対策が選択肢として考えられる（ステップＳ５−３）。第１の選択肢は、タイミング歩留まり目標値をより厳しくすることである。その場合、歩留まりＹａが向上する可能性がある。第２の選択肢は、製造プロセスを簡易化することである。その場合、製造コストを削減することができる。
【０１３９】
次に、どちらの選択肢を採用するかが判断される（ステップＳ５−４）。製造プロセスの変更が選択された場合（ステップＳ５−４；Ｙｅｓ）、製造プロセスが変更される（ステップＳ１）。すなわち、処理がステップＳ１（図２参照）に戻る。典型的には、許容ばらつき範囲内で製造プロセスが改善される。更に、その製造プロセスの変更に応じて、統計的モデルが更新される（ステップＳ２、ステップＳ６０〜Ｓ９０；第２節、図３参照）。製造プロセスのチューニングが回路特性に与える影響は、本実施の形態に係る統計的モデルの更新方法を利用することによって、速やかに検証することができる。また、製造プロセスの変更は、ステップＳ４にも反映される。
【０１４０】
一方、タイミング歩留り目標値の変更が選択された場合（ステップＳ５−４；Ｎｏ）、タイミング歩留まり目標値が変更される（ステップＳ５−５）。ステップＳ３におけるタイミング検証では、変更後の歩留まり目標値が参照される。
【０１４１】
以上に説明されたように、本実施の形態によれば、歩留まりＹａとタイミング歩留まり予測値Ｙｓとの比較結果が、上位工程へフィードバックされる。このフィードバックは、本実施の形態に係る「プロセス成熟循環システム」の一端を担っている。
【０１４２】
６．指標回路モニタリング（ステップＳ６）
ステップＳ６では、半導体集積回路の組み込まれた指標回路（Indicator Circuit）のデバイス特性を測定することにより、実際の製造ばらつきがモニタされる。指標回路としては、単体のトランジスタあるいはリングオシレータが例示される。指標回路のデバイス特性としては、リングオシレータの発振周波数や消費電流が例示される。そのモニタの結果に基づいて、ステップＳ２で作成された統計的モデルの妥当性を検証することができる。
【０１４３】
そのために、既出のステップＳ２において、指標回路のデバイス特性に関しても許容ばらつき範囲が算出される。まず、既出の数式（１）と同様の形式で、指標回路のデバイス特性が主成分で表現される。その方法は、統計モデルパラメータＰｉの決定方法と同じである（ステップＳ１０、Ｓ２０参照）。更に、指標回路のデバイス特性に関する許容ばらつき範囲が算出される。その方法は、統計モデルパラメータＰｉに関する許容ばらつき範囲の算出方法と同じである（ステップＳ３０参照）。その結果、指標回路に関する許容範囲データ３０が作成される。
【０１４４】
半導体集積回路の製造後、指標回路のデバイス特性が測定される。多数のチップに対して測定を行うことにより、指標回路のデバイス特性の分布（製造ばらつき）を知ることができる。このようにして、指標回路のデバイス特性の分布を示す指標回路特性データ９０が作成される。
【０１４５】
次に、許容範囲データ３０と指標回路特性データ９０との比較が行われる。これにより、指標回路のデバイス特性の実分布が、許容ばらつき範囲内に収まっているか否かをチェックすることができる。これは、回路設計時に利用した統計的モデルが実際の製造ばらつきをカバーしているかどうか確認することに相当する。言い換えれば、指標回路をモニタすることにより、統計的モデルの妥当性を検証することができる。
【０１４６】
指標回路のデバイス特性の実分布が許容ばらつき範囲を逸脱した場合、統計的モデルを改版することが考えられる。あるいは、製造プロセスを見直すことが考えられる。このように、指標回路のモニタ結果は、統計的モデル（ステップＳ２）や製造プロセス（ステップＳ１）にフィードバックされる（図２参照）。
【０１４７】
また、テストチップの指標回路特性を定期的に測定することにより、比較的長いスパンでの製造ばらつきの変動を把握することができる。大域的ばらつきの長期変動や局所的ばらつきの長期変動も把握することができる。製造ばらつきの改善が単調増加的傾向を示す場合には、新規の集積回路開発のたびに、統計的モデルの更新を行い、最新の製造プロセスのばらつき特性を製品開発に反映することも考えられる。
【０１４８】
また、製造プロセスが変更された場合、指標回路をモニタすることにより、そのプロセス変更の影響を迅速に把握することもできる。
【０１４９】
以上に説明されたように、本実施の形態によれば、実際の製造ばらつき及びその変動が監視される。その監視結果は、製造プロセスや設計工程にフィードバックされる。このフィードバックも、本実施の形態に係る「プロセス成熟循環システム」の一端を担っている。
【０１５０】
７．回路設計システム
本実施の形態に係る半導体集積回路の設計方法は、コンピュータシステムにより実現され得る。図１４は、本実施の形態に係る回路設計システム１００の構成例を示すブロック図である。回路設計システム１００は、記憶装置１０１、データ処理装置１０２、入力装置１０３及び出力装置１０４を備えている。記憶装置１０１としては、ＲＡＭやＨＤＤが例示される。入力装置１０３としてはキーボードやマウスが例示される。出力装置１０４としてはディスプレイが例示される。
【０１５１】
記憶装置１０１には、デバイス特性データ１０、統計モデルパラメータセット２０、許容範囲データ３０、応答関数データ４０、統計セルライブラリ５０、コアマクロモデル６０、歩留まり確率データ７０、実測歩留まりデータ８０、指標回路特性データ９０、セルネットリストＣＮＥＴ、ネットリストＮＥＴ、レイアウトデータＬＡＹ、テストパターンＰＡＴなどが格納される。
【０１５２】
データ処理装置１０２は、記憶装置１０１から必要なデータを読み出し、データ処理を行い、また、記憶装置１０１に必要なデータを格納する。より詳細には、データ処理装置１０２は、モデルパラメータ作成モジュール１２０、許容ばらつき範囲算出モジュール１３０、応答関数作成モジュール１４０、セルライブラリ作成モジュール１５０、セルライブラリ更新モジュール１６０、レイアウトモジュール１７０、テストパターン生成モジュール１８０、検証モジュール１９０などを備えている。それぞれのモジュールは、演算処理装置とコンピュータプログラムとの協働により実現され、それぞれ特有の機能を提供する。
【０１５３】
モデルパラメータ作成モジュール１２０は、ステップＳ２０及びステップＳ７０の機能を提供する。すなわち、モデルパラメータ作成モジュール１２０は、デバイス特性データ１０に基づいてセルの統計モデルパラメータセット２０やコアマクロモデルパラメータを作成する。
【０１５４】
許容ばらつき範囲算出モジュール１３０は、ステップＳ３０の機能を提供する。すなわち、許容ばらつき範囲算出モジュール１３０は、許容ばらつき範囲を算出し、許容範囲データ３０を作成する。
【０１５５】
応答関数作成モジュール１４０は、ステップＳ４０の機能を提供する。すなわち、応答関数作成モジュール１４０は、統計モデルパラメータセット２０を用いて回路シミュレーションを行い、シミュレーション結果に基づいて応答関数データ４０を作成する。
【０１５６】
セルライブラリ作成モジュール１５０は、ステップＳ５０の機能を提供する。すなわち、セルライブラリ作成モジュール１５０は、統計モデルパラメータセット２０、許容範囲データ３０及び応答関数データ４０を用いることによって、統計セルライブラリ５０やコアマクロモデル６０を作成する。
【０１５７】
セルライブラリ更新モジュール１６０は、ステップＳ８０及びステップＳ９０の機能を提供する。すなわち、セルライブラリ更新モジュール１６０は、許容範囲データ３０を参照して許容ばらつき範囲チェックを行う。また、セルライブラリ更新モジュール１６０は、新しい統計モデルパラメータセット２０’及び応答関数データ４０を用いることにより、統計セルライブラリ５０を更新し、新たしい統計セルライブラリ５０’を作成する。
【０１５８】
レイアウトモジュール１７０、テストパターン生成モジュール１８０、及び検証モジュール１９０は、ステップＳ３の機能を提供する。具体的には、レイアウトモジュール１７０は、ネットリストＮＥＴに基づいてセル配置及び配線を行い、レイアウトデータＬＡＹを作成する。テストパターン生成モジュール１８０は、テストパターンＰＡＴを生成する。検証モジュール１９０は、統計セルライブラリ５０やコアマクロモデル６０を利用して、設計回路の検証を行う。また、検証モジュール１９０は、タイミング解析を実行し、歩留まり確率データ７０を作成する。
【０１５９】
以上に説明されたように、本発明によれば、半導体集積回路の開発・生産に有用なプロセス成熟循環システムが提供される。
【図面の簡単な説明】
【０１６０】
【図１】図１は、本発明の一実施例を示す概念図である。
【図２】図２は、本発明に係る半導体集積回路の開発・生産方法を要約的に示すフローチャートである。
【図３】図３は、ステップＳ２における処理を示すフローチャートである。
【図４】図４は、ステップＳ２におけるデータの流れを示す概念図である。
【図５】図５は、統計モデルパラメータを説明するための概念図である。
【図６】図６は、１種類の素子に関する許容ばらつき範囲の一例を示す概念図である。
【図７】図７は、複数種類の素子に関する許容ばらつき範囲の一例を示す概念図である。
【図８】図８は、許容ばらつき範囲の探索方法の一例を示す概念図である。
【図９】図９は、応答関数データの作成処理を示すフロー図である。
【図１０】図１０は、許容ばらつき範囲の余裕度を示す概念図である。
【図１１】図１１は、コアマクロ回路に関する統計モデルパラメータの作成方法の一例を示す概念図である。
【図１２】図１２は、ステップＳ３〜ステップＳ５におけるデータの流れを示す概念図である。
【図１３】図１３は、フィードバックアルゴリズムの一例を示すフローチャートである。
【図１４】図１４は、回路設計システムの構成を示すブロック図である。
【符号の説明】
【０１６１】
１０，１０’    デバイス特性データ
２０，２０’    統計モデルパラメータセット
３０    許容範囲データ
４０    応答関数データ
５０，５０’    統計セルライブラリ
６０    コアマクロモデル
７０    歩留まり確率データ
８０    実測歩留まりデータ
９０    指標回路特性データ
１００    回路設計システム
１０１    記憶装置
１０２    データ処理装置
１０３    入力装置
１０４    出力装置
１２０    モデルパラメータ作成モジュール
１３０    許容ばらつき範囲算出モジュール
１４０    応答関数作成モジュール
１５０    セルライブラリ作成モジュール
１６０    セルライブラリ更新モジュール
１７０    レイアウトモジュール
１８０    テストパターン生成モジュール
１９０    検証モジュール
ＲＰ    許容ばらつき範囲
ＲＰＭ  許容最大ばらつき範囲
ＲＰＮ  許容ノミナルばらつき範囲
ＭＲ    余裕度
ＣＮＥＴ  セルネットリスト
ＮＥＴ    ネットリスト
ＬＡＹ    レイアウトデータ
ＰＡＴ    テストパターン
【図１】
2009021378.tif 000023
【図２】
2009021378.tif 000024
【図３】
2009021378.tif 000025
【図４】
2009021378.tif 000026
【図５】
2009021378.tif 000027
【図６】
2009021378.tif 000028
【図７】
2009021378.tif 000029
【図８】
2009021378.tif 000030
【図９】
2009021378.tif 000031
【図１０】
2009021378.tif 000032
【図１１】
2009021378.tif 000033
【図１２】
2009021378.tif 000034
【図１３】
2009021378.tif 000035
【図１４】
2009021378.tif 000036