(57)【要約】【課題】ビア抵抗の上昇を抑制できる構造を有する半導体装置を提供する。【解決手段】半導体装置は、半導体基板１００上のビアホール１０５ｂを有する絶縁膜１０５と、ビアホール１０５ｂの底部及び壁部に沿うように形成されたIVa族、Ｖa族又はVIa族元素の金属窒化膜１０６と、金属窒化膜１０６の上に、ビアホール１０５ｂの底部及び壁部に沿うように形成されたＴａ膜１０７と、Ｔａ膜１０７の上に、ビアホール１０５ｂを充填するように形成された導電膜よりなるビア１０９ｂとを備える。ビアホール１０５ｂの底部における金属窒化膜１０６の膜厚は、４ｎｍ以上であって且つ８ｎｍ未満である。【選択図】図１
2009038248.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成され、ビアホールを有する絶縁膜と、
前記ビアホールの底部及び壁部に沿うように形成されたIVa族、Ｖa族又はVIa族元素の金属窒化膜と、
前記金属窒化膜の上に、前記ビアホールの底部及び壁部に沿うように形成されたＴａ膜と、
前記Ｔａ膜の上に、前記ビアホールを充填するように形成された導電膜よりなるビアとを備え、
前記ビアホールの底部における前記金属窒化膜の膜厚は、４ｎｍ以上であって且つ８ｎｍ未満である、半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記半導体基板上に形成され、前記ビアホールの底部において前記金属窒化膜と接続する導電膜よりなる下層配線をさらに備えている、半導体装置。
【請求項３】
半導体基板上に形成された導電膜からなる下層配線と、
前記下層配線の上に形成され、前記下層配線の表面を露出するビアホールを有する絶縁膜と、
前記ビアホールの底部及び壁部に沿うように形成され、前記ビアホールの底部にて前記下層配線の表面と接続するIVa族、Ｖa族又はVIa族元素の金属窒化膜と、
前記金属窒化膜の上に、前記ビアホールの底部及び壁部に沿うように形成されたＴａ膜と、
前記Ｔａ膜の上に、前記ビアホールを充填するように形成された導電膜よりなるビアとを備え、
前記金属窒化膜と接続する前記下層配線の表面は結晶化している、半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記金属窒化膜と接続する前記下層配線の表面は窒化している、半導体装置。
【請求項５】
請求項３に記載の半導体装置において、
前記金属窒化膜と接続する前記下層配線の表面はシリサイド化している、半導体装置。
【請求項６】
請求項３〜５のうちのいずれか１項に記載の半導体装置において、
前記金属窒化膜の表面は結晶化している、半導体装置。
【請求項７】
請求項１〜６のうちのいずれか１項に記載の半導体装置において、
前記ビアは銅膜よりなる、半導体装置。
【請求項８】
請求項２〜７のうちのいずれか１項に記載の半導体装置において、
前記下層配線は銅膜よりなる、半導体装置。
【請求項９】
半導体基板上の絶縁膜にビアホールを形成する工程（ａ）と、
前記ビアホールの底部及び壁部に沿うように、IVa族、Ｖa族又はVIa族元素の金属窒化膜を形成する工程（ｂ）と、
前記金属窒化膜の上に、前記ビアホールの底部及び壁部に沿うように、Ｔａ膜を形成する工程（ｃ）と、
前記Ｔａ膜の上に、前記ビアホールを充填するように、導電膜よりなるビアを形成する工程（ｄ）とを備え、
前記金属窒化膜の膜厚は、４ｎｍ以上であって且つ８ｎｍ未満である、半導体装置の製造方法。
【請求項１０】
請求項９に記載の半導体装置の製造方法において、
前記工程（ａ）よりも前に、
前記半導体基板上に、導電膜よりなる下層配線を形成する工程（ｅ）をさらに備え、
前記工程（ａ）は、前記下層配線の表面を露出する前記ビアホールを形成する工程である、半導体装置の製造方法。
【請求項１１】
半導体基板上に、導電膜よりなる下層配線を形成する工程（ａ）と、
前記下層配線の上に絶縁膜を形成する工程（ｂ）と、
前記絶縁膜に、前記下層配線の表面を露出するビアホールを形成する工程（ｃ）と、
前記ビアホールの底部及び壁部に沿うように、前記ビアホールの底部にて前記下層配線の表面と接続するIVa族、Ｖa族又はVIa族元素の金属窒化膜を形成する工程（ｄ）と、
前記金属窒化膜の上に、前記ビアホールの底部及び壁部に沿うように、Ｔａ膜を形成する工程（ｅ）と、
前記Ｔａ膜の上に、前記ビアホールを充填するように、導電膜よりなるビアを形成する工程（ｆ）とを備え、
前記ビアホールの底部にて前記金属窒化膜と接続する前記下層配線の表面は、結晶化している、半導体装置の製造方法。
【請求項１２】
請求項１１に記載の半導体装置の製造方法において、
前記工程（ｃ）と前記工程（ｄ）との間に、
前記ビアホールの底部に露出した前記下層配線の表面を窒化処理する工程（ｇ）をさらに備える、半導体装置の製造方法。
【請求項１３】
請求項１１に記載の半導体装置の製造方法において、
前記工程（ｃ）と前記工程（ｄ）との間に、
前記ビアホールの底部に露出した前記下層配線の表面をシリサイド化する工程（ｈ）をさらに備える、半導体装置の製造方法。
【請求項１４】
請求項１１に記載の半導体装置の製造方法において、
前記工程（ｃ）と前記工程（ｄ）との間に、
前記ビアホールの底部に露出した前記下層配線の表面を窒素アニールする工程（ｉ）をさらに備える、半導体装置の製造方法。
【請求項１５】
請求項１１〜１４のうちのいずれか１項に記載の半導体装置の製造方法において、
前記工程（ｄ）と前記工程（ｅ）の間に、
前記金属窒化膜の表面を窒化処理する工程（ｊ）をさらに備える、半導体装置の製造方法。
【請求項１６】
請求項９〜１５のうちのいずれか１項に記載の半導体装置の製造方法において、
前記ビアは銅膜よりなる、半導体装置の製造方法。
【請求項１７】
請求項１０〜１６のうちのいずれか１項に記載の半導体装置の製造方法において、
前記下層配線は銅膜よりなる、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、積層構造のバリア膜を有するビアを備えた半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、半導体装置の微細化と共に低抵抗化が求められており、低抵抗の半導体装置を実現する目的の一つとして、銅を材料とするダマシン配線の開発が進展している。ダマシン配線に用いられるバリア膜には、銅の拡散を防止する機能と銅に対する高い密着性が要求されるが、これらの要求を満足するバリア膜の構造として、Ｔａ／ＴａＮの積層構造が採用されている。
【０００３】
以下に、従来の半導体装置の製造方法について図面を参照しながら説明する。
【０００４】
図８（ａ）〜（ｅ）は、従来の半導体装置の製造方法を工程順に示す工程断面図である。
【０００５】
まず、図８（ａ）に示すように、半導体基板１１上にシリコン酸化膜１２を成膜する。
【０００６】
次に、図８（ｂ）に示すように、リソグラフィー法及びドライエッチング法により、シリコン酸化膜１２に下層配線溝１３を形成する。
【０００７】
次に、図８（ｃ）に示すように、イオン金属プラズマチャンバーを用いたスパッタ法により、下層配線溝１３の底部及び壁部並びにシリコン酸化膜１２の上に、膜厚０．５ｎｍ〜３．０ｎｍのＴａＮ膜１４を成膜し、続いて、ＴａＮ膜１４の上に、膜厚５〜３０ｎｍのＴａ膜１５を成膜する。次に、スパッタ法により、Ｔａ膜１５の上に、銅よりなるシード層１６を成膜する。
【０００８】
次に、図８（ｄ）に示すように、電解めっき法を用いて、下層配線溝１３を埋め込むように、銅膜１７を成膜する。
【０００９】
次に、図８（ｅ）に示すように、ＣＭＰ法（Chemical Mechanical Polishing : 化学機械研磨法）により、下層配線溝１３の外側に存在しているＴａＮ膜１４、Ｔａ膜１５、及び銅膜１７を除去する。
【００１０】
このようにして、Ｔａ／ＴａＮの積層構造のバリア膜を備えた下層配線が形成される（以上、例えば特許文献１参照）。その後は、通常、図示していないが、下層配線に接続する同様のバリア膜を備えたビア及び該ビアに接続する上層配線を形成することになる。
【特許文献１】特表２００４−５２７１３２
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、近年における半導体装置の微細化の進展により、ビアの断面積が小さくなり、ビア抵抗が大きくなるという問題と共に、バリア膜の膜厚ばらつきやパーティクルに起因する歩留まりの低下という問題が発生している。特に、ビア抵抗の上昇は、ビアを構成する金属の発熱を招いて、半導体装置の信頼性を劣化させている。
【００１２】
前記に鑑み、本発明の目的は、歩留まりの低下を抑制し、ビア抵抗の上昇を抑制できる構造を有する半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【００１３】
前記の目的を達成するために、本件発明者らは、ビア抵抗が増大するメカニズムについて鋭意検討を重ねたところ、以下の知見に到達した。
【００１４】
すなわち、例えば、ビアを形成するためのビアホールの開口径が２００ｎｍであるときに、該ビアホールの内部にＴａＮ膜、Ｔａ膜、及び銅膜を順に成膜する場合を考える。この場合、ビアホールの底部及び壁部に、膜厚が５ｎｍとなるようにＴａＮ膜を成膜してみると、ビアホールの底部及び壁部には、膜厚が５ｎｍのＴａＮ膜が一様に形成された。
【００１５】
一方で、例えば、ビアホールの開口径が１００ｎｍであるときに、同様に、該ビアホールの内部にＴａＮ膜、Ｔａ膜、及び銅膜を順に成膜する場合を考える。この場合についても、同様に、ビアホールの底部及び壁部に、膜厚が５ｎｍとなるようにＴａＮ膜を成膜してみると、ビアホールの底部及び壁部に膜厚が５ｎｍのＴａＮ膜が一様に形成されるのではなく、ビアホールの底部では、ＴａＮ膜の膜厚が３ｎｍ以下となった。
【００１６】
このように、ＴａＮ膜の膜厚は、ビア寸法の微細化により、ビアホールの底部において薄膜化することが分かる。
【００１７】
ここで、ビアホールの底部において薄膜化したＴａＮ膜の上にＴａ膜を形成すると、該Ｔａ膜は、比抵抗が３０μΩｃｍ以下のα−Ｔａ膜によって構成されているものではなく、比抵抗が２００μΩｃｍ以上のβ−Ｔａ膜に改質される。このように、ＴａＮ膜の膜厚がその上層に形成されるＴａ膜の抵抗率に大きな影響を及ぼすことになり、また、Ｔａ膜の膜質がその抵抗率に大きな影響を及ぼすことが分かる。
【００１８】
以上説明したように、ビア抵抗の上昇は、ビアホールの開口径が小さくなることでビアの断面積が小さくなるという原因に加えて、バリア膜を構成するＴａ膜の抵抗率が上昇するという原因により、ビア抵抗が急激に増加してしまうという知見を見出したのである。
【００１９】
本発明は、前記に知見に鑑みてなされたものであり、具体的に、本発明の第１の形態に係る半導体装置は、半導体基板上に形成され、ビアホールを有する絶縁膜と、ビアホールの底部及び壁部に沿うように形成されたIVa族、Ｖa族又はVIa族元素の金属窒化膜と、金属窒化膜の上に、ビアホールの底部及び壁部に沿うように形成されたＴａ膜と、Ｔａ膜の上に、ビアホールを充填するように形成された導電膜よりなるビアとを備え、ビアホールの底部における金属窒化膜の膜厚は、４ｎｍ以上であって且つ８ｎｍ未満である。
【００２０】
本発明の第１の形態に係る半導体装置において、半導体基板上に形成され、ビアホールの底部において金属窒化膜と接続する導電膜よりなる下層配線をさらに備えている。
【００２１】
本発明の第２の形態に係る半導体装置は、半導体基板上に形成された導電膜からなる下層配線と、下層配線の上に形成され、下層配線の表面を露出するビアホールを有する絶縁膜と、ビアホールの底部及び壁部に沿うように形成され、ビアホールの底部にて下層配線の表面と接続するIVa族、Ｖa族又はVIa族元素の金属窒化膜と、金属窒化膜の上に、ビアホールの底部及び壁部に沿うように形成されたＴａ膜と、Ｔａ膜の上に、ビアホールを充填するように形成された導電膜よりなるビアとを備え、金属窒化膜と接続する下層配線の表面は結晶化している。
【００２２】
本発明の第２の形態に係る半導体装置において、金属窒化膜と接続する下層配線の表面は窒化している。
【００２３】
本発明の第２の形態に係る半導体装置において、金属窒化膜と接続する下層配線の表面はシリサイド化している。
【００２４】
本発明の第２の形態に係る半導体装置において、金属窒化膜の表面は結晶化している。
【００２５】
本発明の第１又は第２の形態に係る半導体装置において、ビアは銅膜よりなる。
【００２６】
本発明の第１又は第２の形態に係る半導体装置において、下層配線は銅膜よりなる。
【００２７】
本発明の第１の形態に係る半導体装置の製造方法は、半導体基板上の絶縁膜にビアホールを形成する工程（ａ）と、ビアホールの底部及び壁部に沿うように、IVa族、Ｖa族又はVIa族元素の金属窒化膜を形成する工程（ｂ）と、金属窒化膜の上に、ビアホールの底部及び壁部に沿うように、Ｔａ膜を形成する工程（ｃ）と、Ｔａ膜の上に、ビアホールを充填するように、導電膜よりなるビアを形成する工程（ｄ）とを備え、金属窒化膜の膜厚は、４ｎｍ以上であって且つ８ｎｍ未満である。
【００２８】
本発明の第１の形態に係る半導体装置の製造方法において、工程（ａ）よりも前に、半導体基板上に、導電膜よりなる下層配線を形成する工程（ｅ）をさらに備え、工程（ａ）は、下層配線の表面を露出するビアホールを形成する工程である。
【００２９】
本発明の第２の形態に係る半導体装置の製造方法は、半導体基板上に、導電膜よりなる下層配線を形成する工程（ａ）と、下層配線の上に絶縁膜を形成する工程（ｂ）と、絶縁膜に、下層配線の表面を露出するビアホールを形成する工程（ｃ）と、ビアホールの底部及び壁部に沿うように、ビアホールの底部にて下層配線の表面と接続するIVa族、Ｖa族又はVIa族元素の金属窒化膜を形成する工程（ｄ）と、金属窒化膜の上に、ビアホールの底部及び壁部に沿うように、Ｔａ膜を形成する工程（ｅ）と、Ｔａ膜の上に、ビアホールを充填するように、導電膜よりなるビアを形成する工程（ｆ）とを備え、ビアホールの底部にて金属窒化膜と接続する下層配線の表面は、結晶化している。
【００３０】
本発明の第２の形態に係る半導体装置の製造方法において、工程（ｃ）と工程（ｄ）との間に、ビアホールの底部に露出した下層配線の表面を窒化処理する工程（ｇ）をさらに備える。
【００３１】
本発明の第２の形態に係る半導体装置の製造方法において、工程（ｃ）と工程（ｄ）との間に、ビアホールの底部に露出した下層配線の表面をシリサイド化する工程（ｈ）をさらに備える。
【００３２】
本発明の第２の形態に係る半導体装置の製造方法において、工程（ｃ）と工程（ｄ）との間に、ビアホールの底部に露出した下層配線の表面を窒素アニールする工程（ｉ）をさらに備える。
【００３３】
本発明の第２の形態に係る半導体装置の製造方法において、工程（ｄ）と工程（ｅ）の間に、金属窒化膜の表面を窒化処理する工程（ｊ）をさらに備える。
【００３４】
本発明の第１又は第２の形態に係る半導体装置の製造方法において、ビアは銅膜よりなる。
【００３５】
本発明の第１又は第２の形態に係る半導体装置の製造方法において、下層配線は銅膜よりなる。
【発明の効果】
【００３６】
本発明に係る半導体装置及びその製造方法によると、微細化の際に発生するバリア膜の高抵抗化を抑制し、ビア抵抗のばらつきの低減及び歩留まりの改善ができる。その結果、半導体装置の信頼性の劣化を抑制することができる。
【発明を実施するための最良の形態】
【００３７】
（第１の実施形態）
本発明の第１の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
【００３８】
図１（ａ）〜図１（ｅ）は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す要部断面図である。
【００３９】
まず、図１（ａ）に示すように、リソグラフィー及びドライエッチングにより、半導体基板１００上の例えばシリコン酸化膜よりなる絶縁膜１０１に、下層配線溝１０１ａを形成する。続いて、スパッタ法により、下層配線溝１０１ａの底部及び壁部を含む絶縁膜１０１の上に、凹部１０２ａを有する例えばＴａＮ（タンタルナイトライド）膜よりなる金属窒化膜１０２を成膜し、続いて、凹部１０２ａの底部及び壁部を含む金属窒化膜１０２の上に、凹部１０３ａを有するＴａ膜１０３を成膜する。続いて、スパッタ法により、凹部１０３ａの底部及び壁部を含むＴａ膜１０３の上に、銅よりなるシード層（図示せず）を成膜した後に、電解めっき法を用いて、下層配線溝１０１ａを銅膜で埋め込む。続いて、ＣＭＰ法（Chemical Mechanical Polishing : 化学機械研磨法）により、下層配線溝１０１ａの外側に存在している金属窒化膜１０２、Ｔａ膜１０３、及び銅膜を除去することにより、金属窒化膜１０２及びＴａ膜１０３の積層構造のバリア膜を有する銅膜よりなる下層配線１０４を形成する。続いて、絶縁膜１０１並びに下層配線１０４、Ｔａ（タンタル）膜１０３及び金属窒化膜１０２の上に、成膜温度が３５０℃の条件下にてＣＶＤ法により、膜厚３００ｎｍの絶縁膜１０５を成膜する。ここで、絶縁膜１０５は、Ｓｉ（シリコン）と、Ｃ（炭素）、Ｏ（酸素）又はＮ（窒素）などとによって構成される材料よりなる。また、本実施形態では、絶縁膜１０５は、単層の絶縁膜よりなる場合を例に説明しているが、２層以上重ねて成膜された絶縁膜よりなる場合であってもよい。さらに、絶縁膜１０５の成膜方法としては、溶剤を塗布した後、２００℃以上の条件下にてアニール処理することによって成膜することも可能である。
【００４０】
次に、図１（ｂ）に示すように、絶縁膜１０５に、フォトレジストをマスクに用いたドライエッチング法により、下層配線１０４の上面を露出するビアホール１０５ｂと、該ビアホール１０５ｂに連通する上層配線溝１０５ａを順に形成する。
【００４１】
次に、図１（ｃ）に示すように、ビアホール１０５ｂの底部及び壁部並びに上層配線溝１０５ａの底部及び壁部を含む絶縁膜１０５の上に、スパッタ法により、金属窒化膜として、凹部１０６ａを有する例えばＴａＮ膜１０６を成膜する。ここで、ＴａＮ膜１０６は、ターゲットバイアス３０ｋＷ、基板バイアス４００Ｗ、窒素（Ｎ２）流量が７５×１０−３ｍｌ／ｍｉｎ（ｓｃｃｍ）以下の条件で成膜する。当該条件下にて成膜することにより、後述するように膜厚４ｎｍ以上であって且つ８ｎｍ以下のＴａＮ膜１０６を成膜する。このように、半導体装置の微細化に伴い、ビアホール１０５ｂが開口径２００ｎｍ以下あるいは高さ５００ｎｍ以上となる場合に、上述したように、ビアホール１０５ｂの底部及び壁部に一様に例えば５ｎｍ程度成膜しようとしても、該底部では３ｎｍ程度しか成膜されないといった事態を回避することができる。
【００４２】
続いて、凹部１０６ａの底部及び壁部を含むＴａＮ膜１０６の上に、スパッタ法により、凹部１０７ａを有するＴａ膜１０７を成膜する。ここで、Ｔａ膜１０７の最大膜厚は、ビアホール１０５ｂ及び上層配線溝１０５ａ内を後述する銅膜で埋め込む際に埋め込み不良が発生しない程度の膜厚が適当であるため、前述したＴａＮ膜１０６の膜厚とＴａ膜１０７の膜厚との合計が最大４０ｎｍ程度となるように成膜することが好ましい。また、Ｔａ膜１０７は、後述するようにα−Ｔａ膜によって構成されている。
【００４３】
続いて、凹部１０７ａの底部及び壁部を含むＴａ膜１０７上に、スパッタ法により、凹部１０８ａを有する銅よりなる膜厚４０ｎｍのシード層１０８を成膜する。ここで、シード層１０８の成膜条件は、ターゲットバイアス４０ｋＷ、基板バイアス６００Ｗである。ここで、シード層１０８の成膜はＰＶＤ（Physical Vapor Deposition）法を用いたが、ＣＶＤ（Chemical Vapor Deposition）法を用いて成膜しても構わない。
【００４４】
次に、図１（ｄ）に示すように、電解めっき法により、半導体装置を硫酸銅溶液内に浸漬し、上述のシード膜１０８に電流を流すことにより、凹部１０８ａの内部を含む該シード層１０８上に膜厚５００ｎｍの銅膜が成膜される。このようにして、シード層１０８を含む銅膜１０９が形成される。なお、ここで用いた硫酸銅めっき液は、塩素１０ｐｐｍ〜１００ｐｐｍ、硫酸濃度１０〜２５０ｇ／Ｌ、銅濃度５〜１００ｇ／Ｌである。
【００４５】
次に、図１（ｅ）に示すように、ＣＭＰ法により、ビアホール１０５ｂ及び上層配線溝１０５ａの外側に存在している銅膜１０９、Ｔａ膜１０７、及びＴａＮ膜１０６を除去することにより、Ｔａ膜１０７とＴａＮ膜１０６との積層構造のバリア膜を備えたビア１０９ｂ及び上層配線１０９ａが形成される。
【００４６】
ここで、ＴａＮ膜１０６の膜厚が、ビアホール１０５ｂの底部において４ｎｍ以上であって且つ８ｎｍ未満である理由について説明する。
【００４７】
図２（ａ）は、本発明の第１の実施形態におけるＴａＮ膜１０６の膜厚とＴａ／ＴａＮ積層膜の比抵抗との関係を示している。なお、横軸はＴａＮ膜１０６の膜厚を表しており、縦軸はバリア膜（Ｔａ／ＴａＮ積層膜）の比抵抗を表している。
【００４８】
図２（ａ）が示すように、ＴａＮ膜１０６が４ｎｍ未満になると、バリア膜（Ｔａ／ＴａＮ積層膜）の比抵抗が急激に上昇することが分かる。このことから、ＴａＮ膜１０６の膜厚は、４ｎｍ以上であることが好ましいことが分かる。
【００４９】
また、図２（ｂ）は、ＸＲＤ（Ｘ線回折）を用いて測定したＴａ膜１０７の配向性がＴａＮ膜１０６の膜厚に依存することを示している。なお、横軸は試料に照射するＸ線の角度を表しており、縦軸はピークの大きさを表している。
【００５０】
図２（ｂ）が示すように、ＴａＮ膜１０６の膜厚が薄くなると、ＴａＮ膜１０６上のＴａ膜１０７がα−Ｔａからβ−Ｔａに変化していることが分かる。ここで、β−Ｔａ（３３０）のピークは３７．３９２（ｄｅｇ）であり、α−Ｔａ（１１０）のピークは３８．５（ｄｅｇ）であり、β−Ｔａ（３３１）のピークは４１．２（ｄｅｇ）となっている。β−Ｔａは、シリコン酸化膜等のアモルファス表面上にて成膜しやすく、α−ＴａはＴａＮ膜の結晶化した（アモルファス構造ではない）表面にて成膜されやすい。このように、ＴａＮ膜１０６が薄膜化すると、β−Ｔａを成膜しやすいというメカニズムは、以下の通りである。すなわち、ＴａＮ膜１０６の下地膜となる下層配線１０４を構成する銅膜の最表面が、ドライエッチング、洗浄時のダメージ又は酸化によりアモルファス化しているため、その上にＴａＮ膜１０６を成膜しようとすると、成膜初期には、ＴａＮ膜１０６における銅膜との界面部分もまたアモルファス構造になっている。そして、ＴａＮ膜１０６の成膜が膜厚３ｎｍ以上になると、結晶化が徐々に進んでアモルファス構造ではない部分が増加してくると考えられる。ＴａＮ膜１０６における結晶化された表面では、その上に成膜されるＴａ膜１０７は一定の格子サイトにＴａ原子がスパッタ後のマイグレーションにより固定されやすくなり、立方晶のＴａ膜１０７が成膜されやすくなる。以上のことから、ＴａＮ膜１０６の膜厚は、最表面が結晶化するのに必要な膜厚が必要であって、図２（ｂ）に示す通り、４ｎｍ以上である。
【００５１】
図３は、本発明の第１の実施形態におけるビア抵抗と累積度数との関係を示している。なお、横軸はビア抵抗を表しており、縦軸は累積度数を示している。また、同図では、ＴａＮ膜１０６の膜厚が、４．０ｎｍである場合（３ａ）と、３．２ｎｍである場合（３ｂ）とを示している。
【００５２】
図３に示すように、ＴａＮ膜１０６の膜厚がビアホール１０５ｂの底部において３．２ｎｍである場合（３ｂ）には、ビア抵抗の分布が高抵抗側にばらついていることが分かる。また、ＴａＮ膜１０６の膜厚がビアホール１０５ｂの底部において４．０ｎｍである場合（３ａ）には、ビア抵抗のばらつきが抑制されていることが分かる。このように、ビア抵抗のばらつきを抑制するという観点からも、ＴａＮ膜１０６の膜厚は、ビアホール１０５ｂの底部において４ｎｍ以上にすることが好ましいことが分かる。
【００５３】
一方で、ＴａＮ膜１０６の膜厚がビアホール１０５ｂの底部において８ｎｍ以上になると、比抵抗の高いＴａＮ膜１０６そのものの比抵抗分だけ比抵抗が増加することになるため、ビア抵抗を小さくすることができなくなる。また、膜厚８ｎｍ以上のＴａＮ膜１０６を成膜した場合には、ビアホール１０５ｂ及び上層配線溝１０５ａへの銅膜１０９の埋め込み特性に大きな影響を与えることになる。
【００５４】
以上説明したように、ＴａＮ膜１０６の膜厚は、ビアホール１０５ｂの底部において４ｎｍ以上であって且つ８ｎｍ未満とすることが必要となる。
【００５５】
次に、ＴａＮ膜１０６を成膜する際の窒素（Ｎ２）流量が７５×１０−３ｍｌ／ｍｉｎ（ｓｃｃｍ）以下である理由について説明する。
【００５６】
図４（ａ）は、ＴａＮ膜１０６の比抵抗と窒素（Ｎ２）流量との関係を示している。なお、横軸はＮ２流量を表しており、縦軸はＴａＮ膜１０６の比抵抗を表している。
【００５７】
図４（ａ）に示すように、Ｎ２流量が７５（ｓｃｃｍ）を超えると、ＴａＮ膜１０６の比抵抗が上昇することが分かる。
【００５８】
また、図４（ｂ）は、ＴａＮ膜１０６の膜厚均一性（Ｒｓ）と窒素（Ｎ２）流量との関係を示している。なお、横軸はＮ２流量を表しており、縦軸はＴａＮ膜１０６の膜厚均一性を表している。
【００５９】
図４（ｂ）に示すように、Ｎ２流量が７５（ｓｃｃｍ）を超えると、ＴａＮ膜１０６の膜厚均一性が悪化することが分かる。Ｎ２流量が多いとＴａＮ膜１０６の結晶化は促進されが、チェンバー内のターゲットやシールドなどの窒化が進んでパーティクル発生の要因となってしまうため、Ｎ２流量が多いとＴａＮ膜１０６の比抵抗が上昇し、膜厚均一性が悪化するという問題が生じる。
【００６０】
以上のことから、ＴａＮ膜１０６を形成する際の窒素流量は７５（ｓｃｃｍ）以下であることが望ましい。
【００６１】
以上説明したように、本発明の第１の実施形態に係る半導体装置の製造方法によると、開口径２００ｎｍ以下あるいは高さ５００ｎｍ以上のビアホール１０５ｂに、比抵抗の低いα−Ｔａ膜よりなるＴａ膜１０７とＴａＮ膜１０６との積層構造よりなるバリア膜を成膜することができるため、ビア抵抗の上昇が抑制されたビア構造を備えた半導体装置が実現される。その結果、信頼性の高い半導体装置を得ることができる。
【００６２】
なお、本実施形態において、金属窒化膜としてＴａＮ膜１０６を成膜した場合について説明したが、ＴａＮ膜の代わりに、例えば、Ｔｉ（チタン）、Ｗ（タングステン）、Ｚｒ（ジルコニウム）等、IV族、Va族、又はVIa族元素の金属窒化膜を成膜する場合であっても、本発明は同様に実施可能である。
【００６３】
（第２の実施形態）
本発明の第２の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
【００６４】
図５（ａ）〜図５（ｅ）は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す要部断面図である。
【００６５】
図５（ａ）〜図５（ｅ）に示した本発明の第２の実施形態に係る半導体装置の製造方法では、図５（ｂ）に示す工程においてビアホールの底部に露出する下層配線の表面を窒化することに特徴を有し、その他の工程は上述した第１の実施形態に係る半導体装置の製造方法と同様であるため、以下では、その特徴部分を中心に説明する。なお、図５（ａ）〜図５（ｅ）に示す構成部分おいて、上述した第１の実施形態に係る半導体装置の製造方法の説明に用いた図１（ａ）〜図１（ｅ）に示す構成部分に対応する部分は符号は異なるが同様であるため、その説明は繰り返さない。
【００６６】
本発明の第２の実施形態に係る半導体装置の製造方法では、図５（ｂ）に示すように、
ビアホール２０５ｂに露出している下層配線２０４を構成する銅膜の表面を外気に曝した状態で、１００℃〜４００℃の条件下にて、窒素アニール処理を行うことにより、露出している銅膜の表面を窒化して結晶化した領域２１０を形成する。ここでは、窒素アニール処理の代わりに、同様の状態で、室温〜４００℃の条件下にてアンモニアプラズマ法により、露出している銅膜の表面を窒化して結晶化した領域２１０を形成してもよい。また、窒素アニール処理又はアンモニアプラズマ方で用いるガスとしては、窒素を含み酸素を含まないガスであればかまわない。また、プラズマ処理により窒化しているが、ガスを分解できる短波長のレーザー照射を用いて窒化してもよい。
【００６７】
このように、ビアホール２０５ｂの底部に露出している下層配線２０４を構成する銅膜の表面を結晶化又は窒化していることにより、ドライエッチング又は洗浄によって該表面がダメージを受けることを防止できる。これにより、ビアホール２０５ｂの底部に露出している銅膜の表面が結晶化しにくくなったり、格子欠陥が生じたりすることがなくなる。その結果、次工程の図５（ｃ）に示す工程におけるＴａＮ膜２０６の成膜の際に、窒化膜の成膜を補助することが可能となる。
【００６８】
すなわち、図５（ｃ）に示す工程において、ビアホール２０５ｂの内部及び上層配線溝２０５ａの内部を含む絶縁膜２０５上にＴａＮ膜２０６を形成すると、前工程においてビアホール２０５ｂの底部に露出する下層配線２０４を構成する銅膜の表面が結晶化されており、アモルファス構造ではなくなっていることにより、ＴａＮ膜２０６は成膜初期から結晶化されることになる。したがって、成膜初期から結晶化しているＴａＮ膜２０６の上層に成膜するＴａ膜２０７は、α−Ｔａ膜として成膜されやすくなる。また、このように、ビアホール２０５ｂの底部に露出する下層配線２０４を構成する銅膜の表面が結晶化されてアモルファス構造ではなくなっているため、上述した第１の実施形態のように、ＴａＮ膜２０６の膜厚は４ｎｍ以上であって且つ８ｎｍ未満の範囲で成膜しなくても、Ｔａ膜２０７はα−Ｔａ膜として成膜されることとなる。ただし、ＴａＮ膜２０６の膜厚を４ｎｍ以上であって且つ８ｎｍ未満とすれば、Ｔａ膜２０７はさらにα−Ｔａ膜として成膜されやすくなるので、第１の実施形態と同様の成膜条件でＴａＮ膜２０６の膜厚を４ｎｍ以上であって且つ８ｎｍ未満とすることがより好ましい。
【００６９】
以上説明したように、本発明の第２の実施形態に係る半導体装置の製造方法によると、開口径２００ｎｍ以下あるいは高さ５００ｎｍ以上のビアホール１０５ｂに、比抵抗の低いα−Ｔａ膜よりなるＴａ膜２０７とＴａＮ膜２０６との積層構造よりなるバリア膜を成膜することができるため、ビア抵抗の上昇が抑制されたビア構造を備えた半導体装置が実現される。その結果、信頼性の高い半導体装置を得ることができる。
【００７０】
なお、本実施形態においても、第１の実施携帯と同様に、金属窒化膜としてのＴａＮ膜２０６の代わりに、例えば、Ｔｉ（チタン）、Ｗ（タングステン）、Ｚｒ（ジルコニウム）等、IV族、Va族、又はVIa族元素の金属窒化膜を同様に用いることができる。
【００７１】
（第３の実施形態）
本発明の第３の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
【００７２】
図６（ａ）〜図６（ｅ）は、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す要部断面図である。
【００７３】
図６（ａ）〜図６（ｅ）に示した本発明の第３の実施形態に係る半導体装置の製造方法では、図６（ｃ）に示す工程において成膜するＴａＮ膜の表面を窒化することに特徴を有し、その他の工程は上述した第１の実施形態に係る半導体装置の製造方法と同様であるため、以下では、その特徴部分を中心に説明する。なお、図６（ａ）〜図６（ｅ）に示す構成部分おいて、上述した第１の実施形態に係る半導体装置の製造方法の説明に用いた図１（ａ）〜図１（ｅ）に示す構成部分に対応する部分は符号は異なるが同様であるため、その説明は繰り返さない。
【００７４】
図６（ｃ）に示すように、ビアホール３０５ｂの底部及び壁部並びに上層配線溝３０５ａの底部及び壁部を含む絶縁膜３０５の上に、スパッタ法により、金属窒化膜として、凹部３０６ａを有する例えばＴａＮ（タンタルナイドライド）膜３０６を成膜する。続いて、アンモニアプラズマ処理により、ＴａＮ膜３０６の表面の窒化を促進する。このようにするのは、スパッタ後のＴａＮ膜３０６の表面はアモルファス化しやすいために、ＴａＮ膜３０６の最表面を窒化して結晶化することにより、最表面が結晶化しているＴａＮ膜３０６の上にＴａ膜３０７をα−Ｔａ膜として成膜しやすくするためである。そして、凹部３０６ａの底部及び壁部を含むＴａＮ膜３０６の上にＴａ膜３０７を成膜すると、下地のＴａＮ膜３０６の窒素量が増加しており、ＴａＮ膜３０６の最表面の結晶化が促進されていることから、Ｔａ膜３０７はα−Ｔａ膜として成膜されやすくなる。ここで、ＴａＮ膜３０６の窒化処理の方法として、アンモニアプラズマ法を用いているが、用いるガスは窒素を含み酸素を含まないガスであればよい。また、プラズマ処理により窒化しているが、ガスを分解できる短波長のレーザー照射を用いて窒化することもできる。
【００７５】
なお、このように、ＴａＮ膜３０６の表面は結晶化されてアモルファス構造ではなくなっているため、第２の実施形態と同様に、ＴａＮ膜３０６の膜厚は４ｎｍ以上であって且つ８ｎｍ未満の範囲で成膜しなくても、Ｔａ膜３０７はα−Ｔａ膜として成膜されることとなる。ただし、ＴａＮ膜３０６の膜厚を４ｎｍ以上であって且つ８ｎｍ未満とすれば、Ｔａ膜３０７はさらにα−Ｔａ膜として成膜されやすくなるので、第１の実施形態と同様の成膜条件下で、ＴａＮ膜３０６の膜厚を４ｎｍ以上であって且つ８ｎｍ未満とすることがより好ましい。
【００７６】
また、第２の実施形態と同様に、図６（ｂ）に示す工程において、ビアホール３０５ｂに露出している下層配線３０４を構成する銅膜の表面を窒化処理することにより、該銅膜表面をアモルファス構造ではなく結晶化しておいてもよい。このようにすると、Ｔａ膜３０７はさらにα−Ｔａ膜として成膜されやすくなるからである。
【００７７】
以上説明したように、本発明の第３の実施形態に係る半導体装置の製造方法によると、開口径２００ｎｍ以下あるいは高さ５００ｎｍ以上のビアホール３０５ｂに、比抵抗の低いα−Ｔａ膜よりなるＴａ膜３０７とＴａＮ膜３０６との積層構造よりなるバリア膜を成膜することができるため、ビア抵抗の上昇が抑制されたビア構造を備えた半導体装置が実現される。その結果、信頼性の高い半導体装置を得ることができる。
【００７８】
なお、本実施形態においても、第１の実施携帯と同様に、金属窒化膜としてのＴａＮ膜３０６の代わりに、例えば、Ｔｉ（チタン）、Ｗ（タングステン）、Ｚｒ（ジルコニウム）等、IV族、Va族、又はVIa族元素の金属窒化膜を同様に用いることができる。
【００７９】
（第４の実施形態）
本発明の第４の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
【００８０】
図７（ａ）〜図７（ｅ）は、本発明の第４の実施形態に係る半導体装置の製造方法を工程順に示す要部断面図である。
【００８１】
図７（ａ）〜図７（ｅ）に示した本発明の第４の実施形態に係る半導体装置の製造方法では、図７（ｂ）に示す工程においてビアホールの底部に露出する下層配線の表面をシリサイド化することに特徴を有し、その他の工程は上述した第１の実施形態に係る半導体装置の製造方法と同様であるため、以下では、その特徴部分を中心に説明する。なお、図７（ａ）〜図７（ｅ）に示す構成部分おいて、上述した第１の実施形態に係る半導体装置の製造方法の説明に用いた図１（ａ）〜図１（ｅ）に示す構成部分に対応する部分は符号は異なるが同様であるため、その説明は繰り返さない。
【００８２】
本発明の第４の実施形態に係る半導体装置の製造方法では、図７（ｂ）に示すように、ビアホール４０５ｂに露出している下層配線４０４を構成する銅膜の表面を外気に曝した状態で、１００℃〜４５０℃の条件下にて、ＳｉＨ４ガスを流すことにより、露出している銅膜の表面をシリサイド化している領域４１０を形成する。ここで、この銅膜表面のシリサイド化している領域４１０の膜厚が増加すると配線抵抗が上昇するため、該領域４１０の膜厚は５ｎｍ以下であることが好ましい。また、ＳｉＨ４ガスの代わりに、ポリシラン（ＳｉｎＨ２ｎ＋２）（ｎ≦２）又は有機シラン（例えば、テトラメチルシラン）などよりなるガスを用いてもよい。
【００８３】
このように、ビアホール４０５ｂに露出している銅膜の表面をシリサイド化することにより、シリコンと窒素との反応が促進されるため、ビアホール４０５ｂの底部における窒素の割合が増加することになる。したがって、ビアホール４０５ｂの底部に露出している下層配線４０４のシリサイド化している領域４１０上に、スパッタ法により、ＴａＮ膜４０６を成膜すると、ビアホール４０５ａの底部において結晶化したＴａＮ膜４０６が成膜されやすくなる。その結果、次工程の図７（ｃ）に示す工程において、ＴａＮ膜４０６上に形成されるＴａ膜４０７はα−Ｔａ膜として成膜されやすくなる。
【００８４】
すなわち、図７（ｃ）に示す工程において、ビアホール４０５ｂの内部及び上層配線溝４０５ａの内部を含む絶縁膜４０５上にＴａＮ膜４０６を形成すると、前工程においてビアホール４０５ｂの底部に露出する下層配線４０４を構成する銅膜の表面がシリサイド化されているため、シリコンと窒素との反応が促進され結晶化しやすくなる。よって、該銅膜の表面とＴａＮ膜４０６との界面はアモルファス構造ではなくなることにより、ＴａＮ膜４０６は成膜初期から結晶化されることになる。したがって、成膜初期から結晶化しているＴａＮ膜４０６の上層に成膜するＴａ膜４０７は、α−Ｔａ膜として成膜されやすくなる。また、このように、ビアホール４０５ｂの底部に露出する下層配線４０４を構成する銅膜の表面が結晶化されてアモルファス構造ではなくなっているため、第２の実施形態と同様に、上述した第１の実施形態のように、ＴａＮ膜４０６の膜厚は４ｎｍ以上であって且つ８ｎｍ未満の範囲で成膜しなくても、Ｔａ膜４０７はα−Ｔａ膜として成膜されることとなる。ただし、ＴａＮ膜４０６の膜厚を４ｎｍ以上であって且つ８ｎｍ未満とすれば、Ｔａ膜４０７はさらにα−Ｔａ膜として成膜されやすくなるので、第１の実施形態と同様の成膜条件下で、ＴａＮ膜４０６の膜厚を４ｎｍ以上であって且つ８ｎｍ未満とすることがより好ましい。
【００８５】
以上説明したように、本発明の第４の実施形態に係る半導体装置の製造方法によると、開口径２００ｎｍ以下あるいは高さ５００ｎｍ以上のビアホール３０５ｂに、比抵抗の低いα−Ｔａ膜よりなるＴａ膜４０７とＴａＮ膜４０６との積層構造よりなるバリア膜を成膜することができるため、ビア抵抗の上昇が抑制されたビア構造を備えた半導体装置が実現される。その結果、信頼性の高い半導体装置を得ることができる。
【００８６】
なお、本実施形態においても、第１の実施形態と同様に、金属窒化膜としてのＴａＮ膜４０６の代わりに、例えば、Ｔｉ（チタン）、Ｗ（タングステン）、Ｚｒ（ジルコニウム）等、IV族、Va族、又はVIa族元素の金属窒化膜を同様に用いることができる。
【００８７】
なお、以上の各実施形態において、下層配線、ビア、及び上層配線は、低抵抗化の観点から、銅膜を材料とした場合について説明したが、銅膜に限定されるものではなく、他の導電膜であってもよい。
【産業上の利用可能性】
【００８８】
以上説明したように、本発明は、低抵抗なバリア膜を成膜して、ビア抵抗の上昇を抑制するための半導体装置の製造方法にとって有用である。
【図面の簡単な説明】
【００８９】
【図１】（ａ）〜（ｅ）は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す要部断面図である。
【図２】（ａ）は、本発明の第１の実施形態におけるＴａＮ膜の膜厚とＴａ／ＴａＮ積層膜の比抵抗との関係図であり、（ｂ）は、ＸＲＤ（Ｘ線回折）を用いて測定したＴａ膜の配向性のＴａＮ膜厚依存性を示す図である。
【図３】本発明の第１の実施形態におけるビア抵抗と累積度数との関係図である。
【図４】（ａ）は、ＴａＮ膜の比抵抗と窒素（Ｎ２）流量との関係図であり、（ｂ）は、ＴａＮ膜の膜厚均一性（Ｒｓ）と窒素（Ｎ２）流量との関係図である。
【図５】（ａ）〜（ｅ）は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す要部断面図である。
【図６】（ａ）〜（ｅ）は、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す要部断面図である。
【図７】（ａ）〜（ｅ）は、本発明の第４の実施形態に係る半導体装置の製造方法を工程順に示す要部断面図である。
【図８】従来の半導体装置の製造方法を工程順に示す要部断面図である。
【符号の説明】
【００９０】
１００、２００、３００、４００  半導体基板
１０１、２０１、３０１、４０１  絶縁膜
１０１ａ、２０１ａ、３０１ａ、４０１ａ  下層配線溝
１０２、２０２、３０２、４０２  金属窒化膜
１０２ａ、２０２ａ、３０２ａ、４０２ａ  凹部
１０３、２０３、３０３、４０３  Ｔａ膜
１０３ａ、２０３ａ、３０３ａ、４０３ａ  凹部
１０４、２０４、３０４、４０４  下層配線
１０５、２０５、３０５、４０５  絶縁膜
１０５ａ、２０５ａ、３０５ａ、４０５ａ  上層配線溝
１０５ｂ、２０５ｂ、３０５ｂ、４０５ｂ  ビアホール
１０６、２０６、３０６、４０６  ＴａＮ膜
１０６ａ、２０６ａ、３０６ａ、４０６ａ  凹部
１０７、２０７、３０７、４０７  Ｔａ膜
１０７ａ、２０７ａ、３０７ａ、４０７ａ  凹部
１０８、２０８、３０８、４０８  シード層
１０８ａ、２０８ａ、３０８ａ、４０８ａ  凹部
１０９、２０９、３０９、４０９  銅膜
１０９ａ、２０９ａ、３０９ａ、４０９ａ  上層配線
１０９ｂ、２０９ｂ、３０９ｂ、４０９ｂ  ビア
２１０  結晶化している領域
４１０  シリサイド化している領域
【図１】
2009038248.tif 000003
【図２】
2009038248.tif 000004
【図３】
2009038248.tif 000005
【図４】
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【図５】
2009038248.tif 000007
【図６】
2009038248.tif 000008
【図７】
2009038248.tif 000009
【図８】
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