(57)【要約】【課題】絶縁ゲートトレンチを有するトレンチゲート型ＩＧＢＴが半導体基板にセルの集合体として形成されてなる半導体装置であって、高いＤＣ電圧やｄＶ／ｄｔサージ電圧が印加された場合であっても素子破壊を防止することができ、素子破壊に対する耐性の高い半導体装置を提供する。【解決手段】半導体基板１が、主面側における第１導電型の第１半導体層１ａと、裏面側における第２導電型の第２半導体層１ｂと、その間に配設され、第１導電型でより不純物濃度が高い第３半導体層１ｃとからなり、第１半導体層１ａの表層部に、第２導電型の第１半導体領域２ａが形成され、第１半導体領域２ａを貫通するようにして、絶縁ゲートトレンチＺＴが形成されてなり、ＩＧＢＴ１０のオフ時において絶縁ゲートトレンチＺＴの先端付近に電荷を供給する電荷供給手段１ｃｈが配設されてなる半導体装置１００とする。【選択図】図２
2009021374.tif 000002
【特許請求の範囲】
【請求項１】
絶縁ゲートトレンチを有するトレンチゲート型ＩＧＢＴが、半導体基板に、セルの集合体として形成されてなる半導体装置であって、
前記半導体基板が、
主面側における第１導電型の第１半導体層と、裏面側における第２導電型の第２半導体層と、前記第１半導体層と第２半導体層の間に配設され、第１導電型で前記第１半導体層より不純物濃度が高い第３半導体層とからなり、
前記第１半導体層の表層部に、第２導電型の第１半導体領域が形成され、
前記第１半導体領域を貫通するようにして、前記絶縁ゲートトレンチが形成されてなり、
前記トレンチゲート型ＩＧＢＴのオフ時において前記絶縁ゲートトレンチの先端付近に電荷を供給する電荷供給手段が配設されてなることを特徴とする半導体装置。
【請求項２】
前記電荷供給手段が、
前記第３半導体層を貫通し、前記第１半導体層が前記第２半導体層に達するように形成された第３半導体層貫通穴であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第３半導体層貫通穴が、
前記第１半導体領域の平坦な底面の直下に配設されてなることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第３半導体層貫通穴が、
前記セルの集合体の直下に配設されてなることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第３半導体層貫通穴が、
基板面内において、等間隔に配置されたストライプ形状の貫通穴の集合体からなることを特徴とする請求項２乃至４のいずれか一項に記載の半導体装置。
【請求項６】
前記第３半導体層貫通穴が、
基板面内において、格子縞形状の貫通穴からなることを特徴とする請求項２乃至４のいずれか一項に記載の半導体装置。
【請求項７】
前記第３半導体層貫通穴が、
基板面内において、格子点に配置された貫通穴の集合体からなることを特徴とする請求項２乃至４のいずれか一項に記載の半導体装置。
【請求項８】
前記電荷供給手段が、
前記第１半導体領域を貫通し、前記第１半導体層が主面側表面に達するように形成された第１半導体領域貫通穴であることを特徴とする請求項１に記載の半導体装置。
【請求項９】
前記トレンチゲート型ＩＧＢＴが、
前記絶縁ゲートトレンチにより分断された前記第１半導体領域における特定の領域で、エミッタ電極に接続されないフローティング領域が配設されてなる間引きチャネル型ＩＧＢＴであり、
前記第１半導体領域貫通穴が、
前記フローティング領域に配設されてなることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記第１半導体領域貫通穴が、
基板面内において、等間隔に配置されたストライプ形状の貫通穴の集合体からなることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記第１半導体領域貫通穴が、
基板面内において、格子点に配置された貫通穴の集合体からなることを特徴とする請求項９に記載の半導体装置。
【請求項１２】
前記第１半導体領域貫通穴が、
前記セルの集合体に隣接するフィールド酸化膜の下に配設されてなることを特徴とする請求項８乃至１１のいずれか一項に記載の半導体装置。
【請求項１３】
前記電荷供給手段が、
前記絶縁ゲートトレンチの先端付近に主面側から光を照射するようにした光照射手段であることを特徴とする請求項１に記載の半導体装置。
【請求項１４】
前記半導体装置が、車載用の半導体装置であることを特徴とする請求項１乃至１３のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁ゲートトレンチを有するトレンチゲート型ＩＧＢＴが半導体基板にセルの集合体として形成されてなる半導体装置に関する。
【背景技術】
【０００２】
モータ等の負荷を駆動するためのインバータ回路等に用いられるＩＧＢＴ（絶縁ゲートバイポーラトランジスタ、Insulated Gate BipolarTransistor）は、いわゆるパンチスルー（ＰＴ）型ＩＧＢＴ、ノンパンチスルー（ＮＰＴ）型ＩＧＢＴ、および両者の中間的存在で特開２００４−１０３９８２号公報（特許文献１）に開示されているフィールドストップ（ＦＳ）型ＩＧＢＴに大別できる。ＰＴ型ＩＧＢＴは、Ｐ導電型（Ｐ＋）の厚い基板をコレクタ層とし、Ｎ導電型（Ｎ−）のドリフト層との間にＮ導電型（Ｎ＋）のバッファ層を挿入した構造となっている。ＮＰＴ型ＩＧＢＴは、ドリフト層として機能する薄いＮ導電型（Ｎ−）の基板（ボディ層）の裏面にＰ導電型（Ｐ＋）のコレクタ層が形成された構造となっている。また、ＦＳ型ＩＧＢＴは、ＮＰＴ型ＩＧＢＴのドリフト層とコレクタ層の間にフィールドストップ（ＦＳ）層と呼ぶＮ導電型（Ｎ）のバッファ層を挿入して、ドリフト層であるＮ導電型（Ｎ−）の基板（ボディ層）をさらに薄くした構造となっている。
【０００３】
また、ＩＧＢＴは、ゲート構造の違いによっても、平面ゲート型ＩＧＢＴとトレンチゲート型ＩＧＢＴに大別される。平面ゲート型ＩＧＢＴでは、半導体基板上に形成された酸化膜をゲート絶縁膜とし、該酸化膜上に形成された多結晶シリコン膜をゲート電極としている。トレンチゲート型ＩＧＢＴでは、半導体基板の表層部に形成されたトレンチの側壁酸化膜をゲート絶縁膜とし、該トレンチ内に埋め込まれた多結晶シリコンをゲート電極としている。トレンチゲート型ＩＧＢＴは、平面ゲート型ＩＧＢＴに較べて集積密度を高めることができるため、近年ではＩＧＢＴにおける主流の絶縁ゲート構造となっている。
【０００４】
図７は、上記したＦＳ型ＩＧＢＴで、絶縁ゲートトレンチを有するトレンチゲート型ＩＧＢＴ１０が形成された半導体装置９０の模式的な断面を示した図である。
【０００５】
図７に示す半導体装置９０は、絶縁ゲートトレンチＺＴを有するトレンチゲート型ＩＧＢＴ１０が、半導体基板１に、セルの集合体（ＩＧＢＴセル領域ＴＲ）として形成されてなる半導体装置である。半導体基板１は、主面側におけるＮ導電型（Ｎ−）の第１半導体層１ａと、裏面側におけるＰ導電型（Ｐ）の第２半導体層１ｂと、第１半導体層１ａと第２半導体層１ｂの間に配設され、Ｎ導電型（Ｎ）で第１半導体層１ａより不純物濃度が高い第３半導体層１ｃとからなる。第１半導体層１ａ、第２半導体層１ｂおよび第３半導体層１ｃは、それぞれ、ＩＧＢＴ１０のキャリアドリフト層、コレクタ層およびフィールドストップ（ＦＳ）層となっている。尚、半導体基板１の主面側に形成された符号４の部分は、フィールド酸化膜であり、符号５の部分は、アルミニウム等からなる配線層である。また、半導体基板１の裏面側に形成された符号６の部分は、アルミニウム等からなる電極層で、ＩＧＢＴ１０のコレクタ電極となっている。
【０００６】
図７の半導体装置９０では、第１半導体層１ａの表層部に、Ｐ導電型（Ｐ）の第１半導体領域２ａが形成されている。ＩＧＢＴ１０の絶縁ゲートトレンチＺＴは、第１半導体領域２ａを貫通するようにして形成されている。これによって、第１半導体領域２ａが、符号２ａｂで示したチャネル形成領域と、符号２ａｆで示したフローティング領域に分断されている。チャネル形成領域２ａｂには、Ｎ導電型（Ｎ）のエミッタ領域３が絶縁ゲートトレンチＺＴに隣接して形成されており、エミッタ領域３とチャネル形成領域２ａｂが、配線層５で形成されたエミッタ電極５ａに接続されている。一方、フローティング領域２ａｆは、エミッタ電極５ａが接続されておらず、電気的に浮いた状態でキャリアを蓄積する領域となっている。このように、図７の半導体装置９０におけるＩＧＢＴ１０は、エミッタ電極５ａに接続されるチャネル形成領域２ａｂとエミッタ電極５ａに接続されないフローティング領域２ａｆとが構成されてなる、間引きチャネル型ＩＧＢＴでもある。上記半導体装置９０と同様の間引きチャネル型ＩＧＢＴについては、例えば、特開２００１−３０８３２７号公報（特許文献２）に開示がある。特許文献２によれば、チャネル形成領域とフローティング領域の幅の比が１：２〜１：７である場合に、オン電圧だけでなくスイッチング損失も低くして、ＩＧＢＴのトータルの発生損失を低減することができる。
【特許文献１】特開２００４−１０３９８２号公報
【特許文献２】特開２００１−３０８３２７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
図７に示すＩＧＢＴ１０は、高耐圧のＩＧＢＴとすることができ、例えば、耐圧６００〜１２００Ｖ、電流３０〜３００Ａ程度の定格を持たせることができる。ＩＧＢＴの耐圧評価にはいくつかのモードがあり、例えば、直流（ＤＣ）耐圧、通電していない状態で急激な電圧変化（ｄＶ／ｄｔサージ）が印加され時の耐圧、通電時（オン状態）のいわゆるＵＩＳ（Unclamped Inductive Switching）のＲＢＳＯＡ（Reverse BiasSafe Operating Area）試験に相当する耐圧等が代表的なものである。
【０００８】
図８は、図７のＩＧＢＴ１０に関するＤＣ耐圧測定時の動作モード１とｄＶ／ｄｔサージ耐圧測定時の動作モード２について、コレクタ・エミッタ間電圧−コレクタ電流（Ｖｃｅ−Ｉｃ）特性上に模式的に示した図である。
【０００９】
ＤＣ耐圧試験の動作モード１では、コレクタ・エミッタ間電圧を上げていくと、電圧ＢＶｃｅｓの点Ｐ１Ｂでアバランシェ・ブレークダウンが開始し、図の点線で示した負性抵抗が発生する点Ｐ１Ｄで、素子破壊が起きる。素子破壊に至るまでの電流は、μＡ〜ｍＡの範囲で、このような微小電流であっても素子破壊が起きる。ｄＶ／ｄｔサージ耐圧試験の動作モード２では、コレクタ・エミッタ間電圧を上げていくと、モード１の電圧ＢＶｃｅｓより低い電圧Ｖｃｅ（ｓｕｓ２）の点Ｐ２Ｂでアバランシェ・ブレークダウンが開始し、負性抵抗が発生する点Ｐ２Ｄで、素子破壊が起きる。素子破壊に至るまでの電流は、ｍＡ〜Ａの範囲で、動作モード１の場合より大きいものの、定格電流と較べると小さな電流で素子破壊が起きる。
【００１０】
動作モード１と動作モード２のいずれの場合であっても、ＩＧＢＴ１０が一旦破壊されてしまうと、再び使用することはできない。従って、ＩＧＢＴ１０に高いＤＣ電圧やｄＶ／ｄｔサージ電圧が印加された場合には、アバランシェ・ブレークダウンが開始しても素子破壊にまでは至らず、高いＤＣ電圧やｄＶ／ｄｔサージ電圧から開放された時点で、初期状態に戻ることが望ましい。
【００１１】
そこで本発明は、絶縁ゲートトレンチを有するトレンチゲート型ＩＧＢＴが半導体基板にセルの集合体として形成されてなる半導体装置であって、高いＤＣ電圧やｄＶ／ｄｔサージ電圧が印加された場合であっても素子破壊を防止することができ、素子破壊に対する耐性の高い半導体装置を提供することを目的としている。
【課題を解決するための手段】
【００１２】
請求項１に記載の半導体装置は、絶縁ゲートトレンチを有するトレンチゲート型ＩＧＢＴが、半導体基板に、セルの集合体として形成されてなる半導体装置であって、前記半導体基板が、主面側における第１導電型の第１半導体層と、裏面側における第２導電型の第２半導体層と、前記第１半導体層と第２半導体層の間に配設され、第１導電型で前記第１半導体層より不純物濃度が高い第３半導体層とからなり、前記第１半導体層の表層部に、第２導電型の第１半導体領域が形成され、前記第１半導体領域を貫通するようにして、前記絶縁ゲートトレンチが形成されてなり、前記トレンチゲート型ＩＧＢＴのオフ時において前記絶縁ゲートトレンチの先端付近に電荷を供給する電荷供給手段が配設されてなることを特徴としている。
【００１３】
上記半導体装置におけるＩＧＢＴは、トレンチゲート型ＩＧＢＴであると共に、キャリアドリフト層である第１半導体層とコレクタ層である第２半導体層の間に配設された第３半導体層がいわゆるフィールドストップ（ＦＳ）層として機能する、ＦＳ型ＩＧＢＴでもある。
【００１４】
トレンチゲート型ＩＧＢＴは、一般的に、平面ゲート型ＩＧＢＴに較べて集積密度を高めることができる反面、高いＤＣ電圧やｄＶ／ｄｔサージ電圧が印加された場合には、絶縁ゲートトレンチの先端付近で電界強度が最大となるため、アバランシェ・ブレークダウンが開始するとわずかな電流でも素子破壊に至る。しかしながら、上記半導体装置のトレンチゲート型ＩＧＢＴにおいては、該ＩＧＢＴのオフ時において絶縁ゲートトレンチの先端付近に電荷を供給する電荷供給手段が配設されている。従って、該ＩＧＢＴにおいては、上記電荷供給手段を利用して、アバランシェ・ブレークダウンが開始する直前に、空乏層内に極少量のキャリア（電荷）を導入することができる。これによって、アバランシェ・ブレークダウンが開始した時には、空乏層に導入された極少量のキャリア（電荷）によって絶縁ゲートトレンチの先端付近における衝撃イオン化率が低下し、ブレークダウン電流の局所集中を緩和して、サージ破壊耐量を向上することができる。尚、電荷供給手段によるキャリア（電荷）の導入は、極少量でよいため、該ＩＧＢＴのＤＣ耐圧劣化もほとんど起きないようにすることが可能である。
【００１５】
以上のようにして、上記半導体装置は、絶縁ゲートトレンチを有するトレンチゲート型ＩＧＢＴが半導体基板にセルの集合体として形成されてなる半導体装置であって、高いＤＣ電圧やｄＶ／ｄｔサージ電圧が印加された場合であっても素子破壊を防止することができ、素子破壊に対する耐性の高い半導体装置とすることができる。
【００１６】
上記半導体装置における電荷供給手段は、例えば請求項２に記載のように、前記第３半導体層を貫通し、前記第１半導体層が前記第２半導体層に達するように形成された第３半導体層貫通穴とすることができる。
【００１７】
この場合、ＩＧＢＴのオフ時のコレクタ電極に印加されるＤＣ電圧やｄＶ／ｄｔサージ電圧により、上記第３半導体層貫通穴を介して、裏面側のコレクタ層である第２半導体層から第１半導体層に突き出た絶縁ゲートトレンチの先端付近に、極少量のキャリア（電荷）を供給することが可能である。従って、これにより、ブレークダウン電流の局所集中を緩和して、サージ破壊耐量を向上することができる。
【００１８】
請求項３に記載のように、前記第３半導体層貫通穴は、第１半導体層との間で空乏層が平坦に形成される、前記第１半導体領域の平坦な底面の直下に配設されてなることが好ましい。これによれば、該第３半導体層貫通穴を介して、空乏層へのキャリア（電荷）の供給を深さ方向において均一にすることができる。
【００１９】
さらには、請求項４に記載のように、前記第３半導体層貫通穴は、前記セルの集合体の直下に配設されてなることがより好ましい。これによれば、該第３半導体層貫通穴を介して、キャリア（電荷）を絶縁ゲートトレンチの先端付近に最短距離で供給することができる。
【００２０】
前記第３半導体層貫通穴は、基板面内においては、例えば請求項５に記載のように、等間隔に配置されたストライプ形状の貫通穴の集合体からなるように構成することができる。また、請求項６に記載のように、格子縞形状の貫通穴からなるように構成してもよい。さらには、請求項７に記載のように、格子点に配置された貫通穴の集合体からなるように構成してもよい。これらによれば、該第３半導体層貫通穴を介して、空乏層へのキャリア（電荷）の供給を、基板面内において均一にすることができる。
【００２１】
尚、上記第３半導体層貫通穴の構成や大きさは、キャリア（電荷）の供給量とＤＣ耐圧許容範囲を考慮して、適宜選択することができる。
【００２２】
上記半導体装置における電荷供給手段は、請求項８に記載のように、前記第１半導体領域を貫通し、前記第１半導体層が主面側表面に達するように形成された第１半導体領域貫通穴であってもよい。
【００２３】
この場合、該第１半導体領域貫通穴と該穴の表面に露出する第１半導体層に接続する電極を介して、ＩＧＢＴのオフ時に該電極に印加されるＤＣ電圧やｄＶ／ｄｔサージ電圧により、半導体基板の主面側から第１半導体層に突き出た絶縁ゲートトレンチの先端付近に、極少量のキャリア（電荷）を供給することが可能である。従って、これによっても、ブレークダウン電流の局所集中を緩和して、サージ破壊耐量を向上することができる。
【００２４】
請求項９に記載のように、前記トレンチゲート型ＩＧＢＴが、前記絶縁ゲートトレンチにより分断された前記第１半導体領域における特定の領域で、エミッタ電極に接続されないフローティング領域が配設されてなる間引きチャネル型ＩＧＢＴである場合には、前記第１半導体領域貫通穴が、前記フローティング領域に配設されてなるように構成することができる。
【００２５】
この場合には、前記第１半導体領域貫通穴は、基板面内においては、請求項１０に記載のように、等間隔に配置されたストライプ形状の貫通穴の集合体からなるように構成することができる。また、請求項１１に記載のように、格子点に配置された貫通穴の集合体からなるように構成してもよい。これらによれば、該第１半導体領域貫通穴を介して、空乏層へのキャリア（電荷）の供給を、基板面内において均一にすることができる。
【００２６】
また、請求項１２に記載のように、前記第１半導体領域貫通穴が、前記セルの集合体に隣接するフィールド酸化膜の下に配設されてなる構成とすることも可能である。
【００２７】
この場合には、該第１半導体領域貫通穴と該穴の表面に露出する第１半導体層に接続する電極を介して、ＩＧＢＴのオフ時に該電極に印加されるＤＣ電圧やｄＶ／ｄｔサージ電圧により、主面側におけるＩＧＢＴのセルの周囲から、第１半導体層に突き出た絶縁ゲートトレンチの先端付近に、極少量のキャリア（電荷）を供給することが可能である。
【００２８】
上記半導体装置における電荷供給手段は、請求項１３に記載のように、前記絶縁ゲートトレンチの先端付近に主面側から光を照射するようにした光照射手段であってもよい。
【００２９】
この場合、ＬＥＤ（Light Emitting Diode）等の光照射手段を介して、ＩＧＢＴのオフ時に、半導体基板の主面側から光照射し、第１半導体層に突き出た絶縁ゲートトレンチの先端付近で、極少量のキャリア（電荷）を発生させることが可能である。従って、これによっても、ブレークダウン電流の局所集中を緩和して、サージ破壊耐量を向上することができる。
【００３０】
以上のようにして、上記半導体装置は、絶縁ゲートトレンチを有するトレンチゲート型ＩＧＢＴが半導体基板にセルの集合体として形成されてなる半導体装置であって、高いＤＣ電圧やｄＶ／ｄｔサージ電圧が印加された場合であっても素子破壊を防止することができ、素子破壊に対する耐性の高い半導体装置とすることができる。
【００３１】
従って、上記半導体装置は、特に請求項１４に記載のように、高い電圧サージが印加され易い車載用の半導体装置として好適である。
【発明を実施するための最良の形態】
【００３２】
以下、本発明を実施するための最良の形態を、図に基づいて説明する。
【００３３】
最初に、本発明の半導体装置の基本的な考え方について説明する。
【００３４】
図１は、図７のＩＧＢＴ１０に関するＲＢＳＯＡ耐圧測定時の動作モード３と太い点線で示した本発明の理想とするサージ印加時の動作モードについて、コレクタ・エミッタ間電圧−コレクタ電流（Ｖｃｅ−Ｉｃ）特性上に模式的に示した図である。尚、図１では、図８に示したＤＣ耐圧測定時の動作モード１とｄＶ／ｄｔサージ耐圧測定時の動作モード２についても、要部を重ねて図中に示した。
【００３５】
ＲＢＳＯＡ耐圧試験の動作モード３では、トレンチゲート型ＩＧＢＴのオン状態においてコレクタ・エミッタ間電圧を上げていくと、電圧ＢＶｃｅ（ｓｕｓ３）の点Ｐ３Ｂでアバランシェ・ブレークダウンが開始し、コレクタ電流が低下する。しかしながら、この通電中の耐圧試験である動作モード３では、アバランシェ・ブレークダウンが発生しても素子破壊には至らずに、点Ｐ３ＣでＩＧＢＴの通電をオフすると、微小電流経路を辿って初期状態のゼロに戻る。
【００３６】
ＩＧＢＴの通電時（オン状態）の耐圧試験における動作モード３では素子破壊が起きずに、ＩＧＢＴの非通電時（オフ状態）の耐圧試験における動作モード１，２で素子破壊が起きる原因を分析すると、以下のように考えられる。
【００３７】
動作モード１，２では、アバランシェ・ブレークダウン開始直前のＩＧＢＴの空乏層内は、キャリア密度が非常に低い状態になっている。また、トレンチゲート型ＩＧＢＴにおいては絶縁ゲートトレンチの先端付近で電界強度が極めて高くなっており、アバランシェ・ブレークダウンが開始すると、絶縁ゲートトレンチの下部で衝撃イオン化率が非常に高くなる。このため、例えばわずかな製造ばらつきがあっても、ブレークダウン電流の局部集中が起きる。アバランシェにより発生したキャリアによるブレークダウン電流が集中したセルにおいては、寄生トランジスタが動作してラッチアップを誘発し、最終的には素子破壊に至る。一方、動作モード３では、アバランシェ・ブレークダウン開始直前のＩＧＢＴは、キャリア密度が非常に高い状態になっている。このような状態でアバランシェ・ブレークダウンが開始しても、ブレークダウン電流の局部集中が起きることはなく、従って素子破壊に至ることもない。
【００３８】
以上の耐圧試験における２つの動作モードを考慮すると、ＩＧＢＴのオフ状態において空乏層内に僅かなキャリア（電荷）を導入しておけば、この導入されたキャリア（電荷）は、高いＤＣ電圧やサージ電圧の印加時に、素子破壊に対する抑制効果をもたらすものと考えられる。
【００３９】
上記考え方に基づいて、理想とする動作モードを図示したものが、図１の太い点線で示した動作経路である。この理想動作モードは、非通電時（オフ状態）の動作モード１と通電時（オン状態）の動作モード３の長所を両立させるもので、図のように動作モード１と動作モード３の中間の経路を辿らせるものである。このため、何らかの電荷供給手段によって、アバランシェ・ブレークダウン開始直前の空乏層内のキャリア（電荷）密度を増加しておく。これによって、理想動作モードでは、コレクタ・エミッタ間電圧を上げていくと、電圧Ｖｃｅｘ付近でアバランシェ・ブレークダウンが開始しても初期破壊を回避することができ、動作モード３に近い経路を逆方向に動作して、定格電流（例えば３００Ａ）でも破壊せずに、正常にオフすることができる。
【００４０】
次に、上記本発明の半導体装置の具体的な構造について説明する。
【００４１】
図２は、本発明の半導体装置の一例で、半導体装置１００の模式的な断面を示した図である。尚、図２の半導体装置１００において、図７に示した半導体装置９０と同様の部分については、同じ符号を付した。
【００４２】
図２に示す半導体装置１００は、基本的に図７に示した半導体装置９０と同様の構造を有している。すなわち、図２の半導体装置１００は、絶縁ゲートトレンチＺＴを有するトレンチゲート型ＩＧＢＴ２０が、半導体基板１に、セルの集合体（ＩＧＢＴセル領域ＴＲ）として形成されてなる半導体装置である。半導体基板１は、主面側におけるＮ導電型（Ｎ−）の第１半導体層１ａと、裏面側におけるＰ導電型（Ｐ）の第２半導体層１ｂと、第１半導体層１ａと第２半導体層１ｂの間に配設され、Ｎ導電型（Ｎ）で第１半導体層１ａより不純物濃度が高い第３半導体層１ｃとからなる。第１半導体層１ａ、第２半導体層１ｂおよび第３半導体層１ｃは、それぞれ、ＩＧＢＴ１０のキャリアドリフト層、コレクタ層およびフィールドストップ（ＦＳ）層となっている。このように、半導体装置１００におけるＩＧＢＴ２０は、トレンチゲート型ＩＧＢＴであると共に、キャリアドリフト層である第１半導体層１ａとコレクタ層である第２半導体層１ｂの間に配設された第３半導体層１ｃがいわゆるフィールドストップ（ＦＳ）層として機能する、ＦＳ型ＩＧＢＴでもある。尚、半導体基板１の主面側に形成された符号４の部分は、フィールド酸化膜であり、符号５の部分は、アルミニウム等からなる配線層である。また、半導体基板１の裏面側に形成された符号６の部分は、アルミニウム等からなる電極層で、ＩＧＢＴ１０のコレクタ電極となっている。
【００４３】
また、図７に示した半導体装置９０と同様に、図２の半導体装置１００では、第１半導体層１ａの表層部に、Ｐ導電型（Ｐ）の第１半導体領域２ａが形成されている。ＩＧＢＴ２０の絶縁ゲートトレンチＺＴは、第１半導体領域２ａを貫通するようにして形成されている。これによって、第１半導体領域２ａが、符号２ａｂで示したチャネル形成領域と、符号２ａｆで示したフローティング領域に分断されている。チャネル形成領域２ａｂには、Ｎ導電型（Ｎ）のエミッタ領域３が絶縁ゲートトレンチＺＴに隣接して形成されており、エミッタ領域３とチャネル形成領域２ａｂが、配線層５で形成されたエミッタ電極５ａに接続されている。一方、フローティング領域２ａｆは、エミッタ電極５ａが接続されておらず、電気的に浮いた状態でキャリアを蓄積する領域となっている。従って、図２の半導体装置１００におけるＩＧＢＴ２０は、エミッタ電極５ａに接続されるチャネル形成領域２ａｂとエミッタ電極５ａに接続されないフローティング領域２ａｆとが構成されてなる、間引きチャネル型ＩＧＢＴでもある。
【００４４】
一方、図２の半導体装置１００においては、図７に示した半導体装置９０と異なり、第３半導体層１ｃを貫通し、第１半導体層１ａが第２半導体層１ｂに達するように、第３半導体層貫通穴１ｃｈが形成されている。この第３半導体層貫通穴１ｃｈの形成により、図２の半導体装置１００においては、ＩＧＢＴ２０のオフ時のコレクタ電極６に印加されるＤＣ電圧やｄＶ／ｄｔサージ電圧により、第３半導体層貫通穴１ｃｈを介して、裏面側のコレクタ層である第２半導体層１ｂから第１半導体層１ａに突き出た絶縁ゲートトレンチＺＴの先端付近に、極少量のキャリア（ホール）を供給することが可能である。従って、
第３半導体層貫通穴１ｃｈは、トレンチゲート型ＩＧＢＴ２０のオフ時において絶縁ゲートトレンチＺＴの先端付近に電荷を供給する電荷供給手段として機能することとなる。
【００４５】
トレンチゲート型ＩＧＢＴは、前述したように、一般的に平面ゲート型ＩＧＢＴに較べて集積密度を高めることができる反面、高いＤＣ電圧やｄＶ／ｄｔサージ電圧が印加された場合には、絶縁ゲートトレンチの先端付近で電界強度が最大となるため、アバランシェ・ブレークダウンが開始するとわずかな電流でも素子破壊に至る。しかしながら、図２に示す半導体装置１００のトレンチゲート型ＩＧＢＴ２０においては、該ＩＧＢＴ２０のオフ時において絶縁ゲートトレンチＺＴの先端付近に電荷を供給する電荷供給手段（第３半導体層貫通穴１ｃｈ）が配設されている。従って、該ＩＧＢＴ２０においては、上記電荷供給手段を利用して、空乏層内に極少量のキャリア（ホール）を導入することができ、アバランシェ・ブレークダウンが開始する直前に、図２中に塗りつぶして示したキャリア導入領域ＣＲが形成される。これによって、半導体装置１００においては前述した図１の太い点線で示す理想動作モードを実現することができ、アバランシェ・ブレークダウンが開始した時には、絶縁ゲートトレンチＺＴの先端付近における衝撃イオン化率が低下し、ブレークダウン電流の局所集中を緩和して、サージ破壊耐量を向上することができる。尚、電荷供給手段によるキャリア（電荷）の導入は、極少量でよいため、該ＩＧＢＴ２０のＤＣ耐圧劣化もほとんど起きないようにすることが可能である。
【００４６】
図３は、第３半導体層１ｃに貫通穴が形成されていない図７の半導体装置９０（試料１）と第３半導体層貫通穴１ｃｈが形成され図２の半導体装置１００（試料２）について、ＤＣ耐圧測定によりコレクタ・エミッタ間電圧−コレクタ電流（Ｖｃｅ−Ｉｃ）特性を評価した結果である。
【００４７】
図３に示すように、第３半導体層１ｃに貫通穴が形成されていない図７の半導体装置９０（試料１）では、コレクタ・エミッタ間電圧Ｖｃｅが約１３００Ｖになるとアバランシェ・ブレークダウンが発生し、その発生直後にコレクタ電流Ｉｃが０．２ｍＡになった時点で、素子破壊が起きた。これに対して、第３半導体層１ｃに第３半導体層貫通穴１ｃｈが形成され図２の半導体装置１００（試料２）では、コレクタ・エミッタ間電圧Ｖｃｅが１０００Ｖ付近になると第２半導体層１ｂからホールの供給が顕著になってコレクタ電流Ｉｃが徐々に増大していき、コレクタ電流Ｉｃが１０ｍＡになっても素子破壊に至ることはなかった。
【００４８】
半導体装置１００における第３半導体層貫通穴１ｃｈは、図２に示すように、第１半導体層１ａとの間で空乏層が平坦に形成される第１半導体領域２ａの平坦な底面２ａｓの直下に配設されてなることが好ましい。これによれば、第３半導体層貫通穴１ｃｈを介して、空乏層へのキャリア（電荷）の供給を深さ方向において均一にすることができる。
【００４９】
さらには、第３半導体層貫通穴１ｃｈは、図２に示すように、セルの集合体（ＩＧＢＴセル領域ＴＲ）の直下に配設されてなることがより好ましい。これによれば、該第３半導体層貫通穴１ｃｈを介して、キャリア（電荷）を絶縁ゲートトレンチの先端付近に最短距離で供給することができる。
【００５０】
図４（ａ）〜（ｃ）は、それぞれ、図２の半導体装置１００における第３半導体層貫通穴１ｃｈについて、基板面内における好適な構成例を示した模式的な平面図である。図中に一点鎖線で囲った領域２ａｓは、図２の第１半導体領域２ａにおける平坦な底面２ａｓの範囲を示している。
【００５１】
図４（ａ）に示す第３半導体層貫通穴１ｃｈａは、基板面内において、等間隔に配置されたストライプ形状の貫通穴の集合体からなるように構成されている。図４（ｂ）に示す第３半導体層貫通穴１ｃｈｂは、格子縞形状の貫通穴からなるように構成されている。また、図４（ｃ）に示す第３半導体層貫通穴１ｃｈｃは、格子点に配置された貫通穴の集合体からなるように構成されている。図４（ａ）〜（ｃ）のいずれの場合であっても、それぞれ、第３半導体層貫通穴１ｃｈａ〜１ｃｈｃを介して、キャリア（電荷）を空乏層へ基板面内において均一に供給することができる。尚、上記第３半導体層貫通穴１ｃｈａ〜１ｃｈｃの構成や大きさは、キャリア（電荷）の供給量とＤＣ耐圧許容範囲を考慮して、適宜選択することができる。
【００５２】
以上示したように、図２に示す半導体装置１００は、絶縁ゲートトレンチＺＴを有するトレンチゲート型ＩＧＢＴ２０が半導体基板１にセルの集合体として形成されてなる半導体装置であって、高いＤＣ電圧やｄＶ／ｄｔサージ電圧が印加された場合であっても素子破壊を防止することができ、素子破壊に対する耐性の高い半導体装置とすることができる。
【００５３】
図５（ａ），（ｂ）は、本発明における別の半導体装置の例で、それぞれ、半導体装置１０１，１０２の模式的な断面を示した図である。尚、図５（ａ），（ｂ）の半導体装置１０１，１０２において、図２に示した半導体装置１００と同様の部分については、同じ符号を付した。
【００５４】
図２に示す半導体装置１００においては、トレンチゲート型ＩＧＢＴ２０のオフ時において絶縁ゲートトレンチＺＴの先端付の空乏層に電荷を供給する電荷供給手段として、第３半導体層１ｃを貫通し、第１半導体層１ａが第２半導体層１ｂに達するように、第３半導体層貫通穴１ｃｈが形成されていた。これに対して、図５（ａ），（ｂ）に示す半導体装置１０１，１０２においては、上記電荷供給手段として、それぞれ、第１半導体領域２ａを貫通し、第１半導体層１ａが半導体基板１の主面側表面に達するように形成された、第１半導体領域貫通穴２ａｈａ，２ａｈｂがそれぞれ形成されている。図５（ａ）の半導体装置１０１における第１半導体領域貫通穴２ａｈａは、トレンチゲート型ＩＧＢＴ（間引きチャネル型ＩＧＢＴ）２１におけるフローティング領域２ａｆに配設されている。図５（ｂ）の半導体装置１０２における第１半導体領域貫通穴２ａｈｂは、トレンチゲート型ＩＧＢＴ２２のセルの集合体（ＩＧＢＴセル領域ＴＲ）に隣接するフィールド酸化膜４の下に配設されている。
【００５５】
図５（ａ），（ｂ）の半導体装置１０１，１０２のいずれにおいても、それぞれ、第１半導体領域貫通穴２ａｈａ，２ａｈｂと該穴の表面に露出する第１半導体層１ａに接続する電極５ｂ，５ｃを介して、ＩＧＢＴ２１，２２のオフ時に該電極５ｂ，５ｃに印加されるＤＣ電圧やｄＶ／ｄｔサージ電圧により、半導体基板１の主面側から第１半導体層１ａに突き出た絶縁ゲートトレンチＺＴの先端付近に、極少量のキャリア（電荷）を供給することが可能である。従って、図５（ａ），（ｂ）の半導体装置１０１，１０２においても、ブレークダウン電流の局所集中を緩和して、サージ破壊耐量を向上することができる。
【００５６】
尚、図５（ａ）の半導体装置１０１における第１半導体領域貫通穴２ａｈａは、図４（ａ）または図４（ｃ）に示した第３半導体層貫通穴１ｃｈａ，１ｃｈｃの場合と同様で、基板面内において、等間隔に配置されたストライプ形状の貫通穴の集合体、または格子点に配置された貫通穴の集合体からなるように構成することが好ましい。これらによれば、第１半導体領域貫通穴２ａｈａを介して、空乏層へのキャリア（電荷）の供給を基板面内において均一にすることができる。一方、図５（ｂ）の半導体装置１０２においては、第１半導体領域貫通穴２ａｈｂと該穴の表面に露出する第１半導体層１ａに接続する電極５ｃを介して、ＩＧＢＴのセル（ＩＧＢＴセル領域ＴＲ）の周囲から、極少量のキャリア（電荷）を供給することが可能である。
【００５７】
図６も、本発明における別の半導体装置の例で、半導体装置１０３の模式的な断面を示した図である。尚、図６の半導体装置１０３においても、図２に示した半導体装置１００と同様の部分については、同じ符号を付した。
【００５８】
図６に示す半導体装置１０３においては、上記電荷供給手段が、絶縁ゲートトレンチＺＴの先端付近に半導体基板１の主面側から光を照射するようにした、ＬＥＤ（Light Emitting Diode）等の光照射手段（図示省略）となっている。半導体装置１０３においては、該光照射手段を介して、ＩＧＢＴ２３のオフ時に、半導体基板１の主面側から光照射し、第１半導体層１ａに突き出た絶縁ゲートトレンチＺＴの先端付近で、極少量のキャリア（電荷）を発生させることが可能である。従って、図６に示す半導体装置１０３においても、ブレークダウン電流の局所集中を緩和して、サージ破壊耐量を向上することができる。
【００５９】
以上のようにして、上記した半導体装置１００〜１０３は、いずれも、絶縁ゲートトレンチを有するトレンチゲート型ＩＧＢＴが半導体基板にセルの集合体として形成されてなる半導体装置であって、高いＤＣ電圧やｄＶ／ｄｔサージ電圧が印加された場合であっても素子破壊を防止することができ、素子破壊に対する耐性の高い半導体装置とすることができる。
【００６０】
従って、上記半導体装置は、特に、高い電圧サージが印加され易い車載用の半導体装置として好適である。
【図面の簡単な説明】
【００６１】
【図１】図７のＩＧＢＴ１０に関するＲＢＳＯＡ耐圧測定時の動作モード３と本発明の理想とするサージ印加時の動作モードについて、コレクタ・エミッタ間電圧−コレクタ電流（Ｖｃｅ−Ｉｃ）特性上に模式的に示した図である。
【図２】本発明の半導体装置の一例で、半導体装置１００の模式的な断面を示した図である。
【図３】図７の半導体装置９０（試料１）と図２の半導体装置１００（試料２）について、ＤＣ耐圧測定によりコレクタ・エミッタ間電圧−コレクタ電流（Ｖｃｅ−Ｉｃ）特性を評価した結果である。
【図４】（ａ）〜（ｃ）は、それぞれ、図２の半導体装置１００における第３半導体層貫通穴１ｃｈについて、基板面内における好適な構成例を示した模式的な平面図である。
【図５】（ａ），（ｂ）は、本発明における別の半導体装置の例で、それぞれ、半導体装置１０１，１０２の模式的な断面を示した図である。
【図６】本発明における別の半導体装置の例で、半導体装置１０３の模式的な断面を示した図である。
【図７】ＦＳ型ＩＧＢＴで、絶縁ゲートトレンチを有するトレンチゲート型ＩＧＢＴが形成された半導体装置９０の模式的な断面を示した図である。
【図８】図７のＩＧＢＴ１０に関するＤＣ耐圧測定時の動作モード１とｄＶ／ｄｔサージ耐圧測定時の動作モード２について、コレクタ・エミッタ間電圧−コレクタ電流（Ｖｃｅ−Ｉｃ）特性上に模式的に示した図である。
【符号の説明】
【００６２】
９０，１００〜１０３  半導体装置
１０，２０〜２３  （トレンチゲート型ＩＧＢＴ）ＩＧＢＴ
ＺＴ  絶縁ゲートトレンチ
ＣＲ  キャリア導入領域
ＴＲ  ＩＧＢＴセル領域
１  半導体基板
１ａ  第１半導体層（キャリアドリフト層）
１ｂ  第２半導体層（コレクタ層）
１ｃ  第３半導体層（ＦＳ層）
１ｃｈ，１ｃｈａ〜１ｃｈｃ  第３半導体層貫通穴（電荷供給手段）
２ａ  第１半導体領域
２ａｂ  チャネル形成領域
２ａｆ  フローティング領域
２ａｈａ，２ａｈｂ  第１半導体領域貫通穴（電荷供給手段）
３  エミッタ領域
４  フィールド酸化膜
５  配線層
５ａ  エミッタ電極
５ｂ，５ｃ  電極
６  （コレクタ）電極層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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