(57)【要約】【課題】複数個の半導体チップを積層させ一つのパッケージに封止するスタックドパッケージにおいて、基板設計の容易化を図るとともに、半導体装置の薄型化を実現するものである。【解決手段】基板１０２の半導体チップ搭載部に半導体チップ１０３が、Ａｇペーストのようなエポキシ系導電性接着剤で固着され、この半導体チップ１０３の上に半導体チップ１０４が絶縁性のエポキシ系接着剤で固着されている。このとき積層された半導体チップ１０３、１０４の一辺側の電極パッド１０５の列数の総和が四辺で等しくなるように半導体チップ１０３、１０４を配置する。【選択図】図２
2009038222.tif 000002
【特許請求の範囲】
【請求項１】
上面に形成された内部端子と下面に形成された外部端子と前記内部端子および前記外部端子を電気的に接続する基板内配線とからなる基板と、
主面に電極パッドを有する半導体チップと、
前記基板の前記内部端子と前記半導体チップの前記電極パッドとを電気的に接続する接続部材と、
前記基板と前記半導体チップと前記接続部材とを封止する封止樹脂とを備え、
前記半導体チップを前記基板上に複数積層してなる半導体装置であって、
積層される前記半導体チップのうち、少なくとも２つの前記半導体チップはそれぞれ、一の辺の前記電極パッドの列数と前記一の辺に向かい合う他の辺の前記電極パッドの列数とが異なり、
複数の前記半導体チップの前記一の辺側の前記電極パッドの列数の総和と前記一の辺に向かい合う前記他の辺側の前記電極パッドの列数の総和とが等しくなることを特徴とする半導体装置。
【請求項２】
複数の前記半導体チップの前記一の辺に垂直な一辺の側の前記電極パッドの列数の総和と前記一の辺に垂直な一辺に向かい合う他辺の側の前記電極パッドの列数の総和とが等しくなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
複数の前記半導体チップのそれぞれの辺側における前記電極パッドの列数の総和がすべて等しくなることを特徴とする請求項１に記載の半導体装置。
【請求項４】
少なくとも２以上の同一サイズの前記半導体チップがスペーサーを挟んで積層されていることを特徴とする請求項１から３のいずれかに記載の半導体装置。
【請求項５】
前記基板の上面に載置された前記半導体チップは主面を下側に前記基板にフリップチップ接続していることを特徴とする請求項１から３のいずれかに記載の半導体装置。
【請求項６】
前記基板の前記内部端子と前記半導体チップの前記電極パッドとは金属細線によって接続されていることを特徴とする請求項１から３のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、同一パッケージ中に複数の半導体チップが搭載されたマルチチップ半導体装置、特に複数の半導体チップを積層したマルチチップ半導体装置に関するものである。
【背景技術】
【０００２】
携帯機器をはじめ、電子機器に求められる小型化、軽量化、高機能化の要求に応えるものの一つとして、複数個の半導体チップを一つのパッケージに封止したマルチチップパッケージ（ＭＣＰ：Ｍｕｌｔｉ  Ｃｈｉｐ  Ｐａｃｋａｇｅ）があり、その中でも複数個の半導体チップを積層させ、一つのパッケージに封止するスタックドパッケージが近年、多用されつつある。
【０００３】
このスタックドパッケージは、基板内配線により接続された内部端子および外部端子をそれぞれ上面、下面に有する基板と、基板上面に載置された複数の半導体チップで構成されている。この半導体チップの上面に形成された電極パッドと基板上面の内部端子とが金属ワイヤーまたはバンプにより接続され、半導体チップと基板との間の電気的接続が図られている。
【０００４】
一方、近年の多機能化、高速化に伴う端子数の増加により、半導体チップの周辺に電極パッドを２列に配置することで、電極パッドの必要数を確保する方式が提案されている。
【０００５】
図６（ａ）は、従来の多列電極パッド構造の半導体チップ（例えば、特許文献１参照）を積層した半導体装置の平面図であり、同図（ｂ）は同図（ａ）のＦ−Ｆ’矢視断面図である。
【０００６】
この半導体装置１は、基板２上に載置された第１の半導体チップ３と第１の半導体チップ３上に積層された第２の半導体チップ４とを有し、それぞれの半導体チップ３、４の上面に形成された複数の電極パッド５と基板２上の内部端子６とが金属ワイヤー７によって接続されている。このように第２の半導体チップ４が第１の半導体チップ３に比べて小さい場合、第２の半導体チップ４に形成された電極パッド５を一辺あるいは隣接する二辺に集中させ、かつこの辺を第１の半導体チップ３の辺端部に近づけて載置することで、上層の第２の半導体チップ４の電極パッド５と基板２上の内部端子６間の距離を短くし、これらの金属ワイヤー７による接続を容易としている（例えば、特許文献２参照）。
【特許文献１】特開２００１−１０２５１５号公報
【特許文献２】特開平４−２６９８５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来の半導体装置においては、上層の第２の半導体チップ４の電極パッド５が全て所定の一辺あるいは隣接する二辺に設けられているため、第１の半導体チップ３の一辺に形成された電極パッドの列数とそれに対応する第２の半導体チップ４の一辺に形成された電極パッド５の列数の総和と、それぞれの半導体チップ３、４の向かい合う辺に存在する電極パッド５の列数の総和が異なることとなる。図６（ｂ）を用いて説明すると、パッケージ中心線から左側の第１の半導体チップ３の電極パッド５の列数は２列、第２の半導体チップ４の電極パッド５の列数は０列であるため、総列数は２列であるのに対し、右側の電極パッド５の総列数は４列となっている。このとき、基板２の右側では、これら４列の電極パッド５に接続する内部端子６及びこれを外部端子（不図示）と接続するための基板内配線（不図示）が必要となるため、基板左側に比較して基板右側では、基板内配線が高密度化し基板設計が困難になるという課題が存在する。また、基板内配線の複雑化により製造歩留まりも悪化し、基板コストの上昇を招いている。今後、さらなる高機能化に伴い、電極パッド５の多列化が進んでいくと基板設計はさらに困難を極めることになる。
【０００８】
さらに、図６に示すように、例えば電極パッド５の総列数が対辺で２列：４列であった場合、たとえ４列の電極パッド５を形成する側のワイヤー高さを工夫したとしても、下層の第１の半導体チップ３に張る金属ワイヤー７が第１の半導体チップ３の端と接触することを防止するために一定以上の高さが必要であり、また上層の第２の半導体チップ４に張る金属ワイヤー７には下層の金属ワイヤー７と接触しないだけの高さが必要となるため、電極パッド２列側のワイヤー高さｈに比較して電極パッド４列側のワイヤー高さＨは大きいものとなる。このため、電極パッド４列の辺サイドのワイヤー高さＨに合わせてパッケージ高さも決まることとなり、パッケージの薄型化が困難になるという問題がある。
【０００９】
また電極パッド５の総列数に併せて基板２に内部端子列を設けるため、このように向かい合う対辺で電極パッド５の総列数が異なる場合、第１の半導体チップ３が内部端子列の少ないほうに基板中心からずれて配置されることとなり、樹脂封止時に樹脂が均一に流れず、ボイドやワイヤー流れ、また、樹脂成形後の偏ったパッケージ反りなどが発生する。
【００１０】
本発明の目的は、複数の半導体チップを積層したマルチチップパッケージについて、対辺または四辺の電極パッド列数の総和に制約をつけることで基板設計の容易化を図るとともに、パッケージの薄型化を可能とするものである。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、本発明は、上面に形成された内部端子と下面に形成された外部端子と前記内部端子および前記外部端子を電気的に接続する基板内配線とからなる基板と、主面に電極パッドを有する半導体チップと、前記基板の前記内部端子と前記半導体チップの前記電極パッドとを電気的に接続する接続部材と、前記基板と前記半導体チップと前記接続部材とを封止する封止樹脂とを備え、前記半導体チップを前記基板上に複数積層してなる半導体装置であって、積層される前記半導体チップのうち、少なくとも２つの前記半導体チップはそれぞれ、一の辺の前記電極パッドの列数と前記一の辺に向かい合う他の辺の前記電極パッドの列数とが異なり、複数の前記半導体チップの前記一の辺側の前記電極パッドの列数の総和と前記一の辺に向かい合う前記他の辺側の前記電極パッドの列数の総和とが等しくなることを特徴とする。
【００１２】
また、複数の前記半導体チップの前記一の辺に垂直な一辺の側の前記電極パッドの列数の総和と前記一の辺に垂直な一辺に向かい合う他辺の側の前記電極パッドの列数の総和とが等しくなることを特徴とする。
【００１３】
また、複数の前記半導体チップのそれぞれの辺側における前記電極パッドの列数の総和がすべて等しくなることを特徴とする。
【００１４】
また、少なくとも２以上の同一サイズの前記半導体チップがスペーサーを挟んで積層されていることを特徴とする。
【００１５】
また、前記基板の上面に載置された前記半導体チップは主面を下側に前記基板にフリップチップ接続、もしくは前記基板の前記内部端子と前記半導体チップの前記電極パッドとは金属細線によって接続されていることを特徴とする。
【発明の効果】
【００１６】
本発明の半導体装置は、多列電極パッド構造の半導体チップを積層してマルチチップ半導体装置を構成する際に、半導体チップ一辺側の電極パッド列数の総数と前記一辺に向かい合う対辺側の電極パッド列数の総数が等しくなるように配置することで、基板内配線がある一辺側に集中せず基板設計を容易にすることが可能である。また、向かい合う辺同士のワイヤー高さも対辺で等しくすることができ、半導体装置の薄型化を図ることができる。さらに、基板の内部端子列が向かい合う辺において同数となるため、半導体チップを基板の中央付近に配置でき、樹脂封止工程におけるボイドの発生の防止、パッケージ反りの均一化ができ、信頼性、二次実装性を向上できる。また、半導体チップの各辺における電極パッド列数の合計が四辺とも等しくなるように配置することで、四辺のワイヤー密度を同等にでき、それによって、樹脂封止工程における樹脂流れを均一化できワイヤータッチを抑制し歩留まりを向上できる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施形態について、図面を参照しながら説明する。なお、本発明はこれに限定されるものではない。
【００１８】
（第１の実施形態）
図１（ａ）は、第１の実施形態の半導体装置の平面図であり、同図（ｂ）は同図（ａ）のＡ−Ａ’矢視断面図である。
【００１９】
本実施形態の半導体装置１０１は、上面に内部端子１０６、下面に外部端子（不図示）及びこれらを接続する基板内配線（不図示）からなる基板１０２と、基板１０２の上面に載置された第１の半導体チップ１０３と第１の半導体チップ１０３の上面に載置された第２の半導体チップ１０４とからなり、基板１０２の下面の外部端子（不図示）上に外部接続端子１０８（ボール電極）が格子状に配列されたＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）と呼ばれる半導体装置の形態である。
【００２０】
第１の半導体チップ１０３は、基板１０２上に、例えばＡｇペーストのようなエポキシ系導電性接着剤で固着され、第２の半導体チップ１０４は、第１の半導体チップ１０３上に絶縁性のエポキシ系接着剤で固着されている。また、半導体チップ１０３、１０４はそれぞれの主面の周辺部に電極パッド１０５を有し、電極パッド１０５と基板１０２上の内部端子とが必要に応じて、例えばＡｕやＡｌ、Ｃｕ等の金属ワイヤー１０７により接続され、封止樹脂１０９で封止されている。
【００２１】
ここで第１の半導体チップ１０３の任意の一辺をＴ１ａ、それに平行な一辺をＴ１ｂとし、辺Ｔ１ａの電極パッド１０５の列数をＮａ、辺Ｔ１ｂの電極パッド１０５の列数をＮｂ、第２の半導体チップ１０４において辺Ｔ１ａ及びＴ１ｂと平行な辺の内、辺Ｔ１ａの側の一辺をＴ２ａ、それに平行な一辺をＴ２ｂとし、辺Ｔ２ａの電極パッドの列数をＮｃ、辺Ｔ２ｂの電極パッドの列数をＮｄとする。それぞれの半導体チップ１０３、１０４の電極パッド１０５の列数がＮａ≠ＮｂかつＮｃ≠Ｎｄとなる半導体チップ１０３、１０４を積層する場合、Ｎａ＋Ｎｃ＝Ｎｂ＋Ｎｄという関係が成り立つように、それぞれの半導体チップ１０３、１０４を配置、固着する。
【００２２】
すなわち、２つの半導体チップ１０３、１０４がそれぞれ、一辺に形成された電極パッド１０５の列数と前記一辺に向かい合う対辺に形成された電極パッド１０５の列数とが異なるものを積層する場合に、これらの半導体チップ１０３、１０４において、半導体チップ１０３、１０４の４辺の内、半導体チップ１０３、１０４の中心から見て前記一辺と同じ側にある辺に形成された半導体チップ１０３、１０４の電極パッド１０５の列数の総和と前記一辺に向かい合う対辺と同じ側にある辺に形成された半導体チップ１０３、１０４の電極パッド１０５の列数の総和とが等しくなるようにそれぞれの半導体チップ１０３、１０４を積層している。
【００２３】
ここで第１の実施形態では、２つの半導体チップ１０３、１０４を積層したスタックドパッケージを示したが、積層される半導体チップの数はこれに限定されるものではなく、３つ以上の半導体チップを積層した場合であっても向かい合う辺同士の電極パッド１０５の列数の総和が等しくなるように配置すれば良い。
【００２４】
また、各半導体チップ１０３、１０４における複数列の電極パッド１０５の配列は縦列に並んだ構成としているが、電極パッド１０５は千鳥配置であっても良い。
【００２５】
尚、基板１０２はセラミック基板でもガラス布エポキシ基板のような有機基板でも本発明を実施できることは言うまでもない。
【００２６】
このように、本実施形態にかかる半導体装置１０１は、積層された各半導体チップ１０３、１０４の任意の一辺側に形成された電極パッド１０５の列数の総和と前記任意の一辺に向かい合う対辺側の電極パッド１０５の列数の総和が等しくなるように配置されているため、各半導体チップ１０３、１０４の電極パッド１０５に対応する基板１０２上の内部端子１０６の列数も向かい合う対辺同士で等しくすることができ、基板内配線（不図示）がある一辺側に集中せず基板設計を容易にすることが可能である。
【００２７】
また、向かい合う対辺同士の電極パッド１０５の総列数が等しいことから、ワイヤー高さＨを従来のものより低くすることができ、半導体装置１０１の薄型化を図ることができる。ここで、基板１０２の内部端子１０６と半導体チップ１０３、１０４の電極パッド１０５の間を電気的に接合するワイヤーボンディングにおいても、ワイヤー高さの低ループ化を達成するため、基板側に１ｓｔボンディングした後、電極パッド側に２ｎｄボンディングすることで、１ｓｔ側がボールボンディングされるためのワイヤーの立ち上がりを半導体チップ１０３、１０４の高さで吸収し、半導体装置１０１の更なる薄型化を達成することが可能である。
【００２８】
さらに、基板１０２の内部端子列が向かい合う対辺同士で同じ列数となるため、第１の半導体チップ１０３を基板の中央付近に配置できる。これによって、樹脂流れを均一にすることができるため、樹脂封止工程におけるボイドの発生を防止することが可能である。また、基板１０２上のいずれかに片寄らずに第１の半導体チップ１０３を配置できるため、パッケージ反りの均一化ができ、信頼性、二次実装性を向上できる。
【００２９】
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。
【００３０】
図２（ａ）は、本実施形態２の半導体装置の平面図であり、同図（ｂ）は、同図（ａ）のＢ−Ｂ’矢視断面図である。
【００３１】
第２の実施形態について、第１の実施形態と異なる点は、第１の実施形態は、それぞれの半導体チップ１０３、１０４の任意の一辺側に形成された電極パッド１０５の列数の総和が、前記任意の一辺と向かい合う対辺側に形成された電極パッド１０５の列数の総和と等しい、すなわち、電極パッド１０５の列数の総和が向かい合う一組の対辺同士で等しい半導体装置１０１に関するものであるが、第２の実施形態は、向かい合う２組の対辺同士それぞれにおいて、それぞれ電極パッド列数の総和が等しい半導体装置１０１に関するものである。
【００３２】
図２を用いて説明すると、Ｎａ、Ｎｂ、Ｎｃ、Ｎｄの関係は実施形態１と同一であるのに加え、次の構成を有する。第１の半導体チップ１０３のＴ１ａに垂直な一辺をＴ１ｃ、Ｔ１ｃに平行な一辺をＴ１ｄとし、辺Ｔ１ｃの電極パッド１０５の列数をＮe、辺Ｔ１ｄの電極パッド１０５の列数をＮｆ、第２の半導体チップ１０４の辺Ｔ１ｃ及び辺Ｔ１ｄと平行な辺の内、辺Ｔ１ｃの側の一辺をＴ２ｃ、辺Ｔ２ｃに平行な一辺をＴ２ｄとし、辺Ｔ２ｃの電極パッドの列数をＮｇ、辺Ｔ２ｄの電極パッドの列数をＮｈとする。それぞれの半導体チップ１０３、１０４の電極パッド１０５の列数がＮｅ≠ＮｆかつＮｇ≠Ｎｈとなる半導体チップ１０３、１０４を積層する場合、Ｎｅ＋Ｎｇ＝Ｎｈ＋Ｎｆという関係が成り立つように、それぞれの半導体チップ１０３、１０４を配置、固着する。すなわち、半導体チップ１０３、１０４の各辺に対応する電極パッド列数の関係について、第１の半導体チップ１０３の電極パッド１０５の列数の関係がＮａ≠ＮｂかつＮｅ≠Ｎｆ、第２の半導体チップ１０４の電極パッド１０５の列数の関係がＮｃ≠ＮｄかつＮｇ≠Ｎｈとなる２つの半導体チップ１０３、１０４を積層する場合に、各辺側における電極パッドの総列数が、Ｎａ＋Ｎｃ＝Ｎｂ＋ＮｄかつＮｅ＋Ｎｇ＝Ｎｈ＋Ｎｆとなるように、それぞれ半導体チップの１０３、１０４を配置、固着する。
【００３３】
すなわち、２つの半導体チップ１０３、１０４がそれぞれ、２組の向かい合う対辺同士の電極パッド１０５の列数が異なるものを積層する場合に、これらの半導体チップ１０３、１０４において、半導体チップ１０３、１０４の４辺の内、向かい合う二組の対辺同士の関係が、半導体チップ１０３、１０４の中心から見て任意の一辺と同じ側にある辺に形成された半導体チップ１０３、１０４の電極パッド１０５の列数の総和と前記任意の一辺に向かい合う対辺と同じ側にある辺に形成された半導体チップ１０３、１０４の電極パッド１０５の列数の総和とが等しくなるようにそれぞれの半導体チップ１０３、１０４を積層している。
【００３４】
ここで第２の実施形態では、２つの半導体チップ１０３、１０４を積層したスタックドパッケージを示したが、積層される半導体チップの数はこれに限定されるものではなく、３つ以上の半導体チップを積層した場合であっても向かい合う２組の対辺同士において、全半導体チップの電極パッド１０５の列数の総和が等しくなるように配置すれば良い。
【００３５】
また、各半導体チップ１０３、１０４における複数列の電極パッド１０５の配列は縦列に並んだ構成としているが、電極パッド１０５は千鳥配置であっても良い。
【００３６】
尚、基板１０２はセラミック基板でもガラス布エポキシ基板のような有機基板でも本発明を実施できることは言うまでもない。
【００３７】
このように、本実施形態にかかる半導体装置１０１は、積層された各半導体チップ１０３、１０４の任意の一辺側に形成された電極パッド１０５の列数の総和と前記任意の一辺に向かい合う対辺側の電極パッド１０５の列数の総和が等しくなるように配置され、かつ前記任意の一辺と垂直な他の一辺側に形成された電極パッド１０５の列数の総和と前記他の一辺に向かい合う対辺側の電極パッド１０５の列数の総和が等しくなるように配置されているため、各半導体チップ１０３、１０４の電極パッド１０５に対応する基板１０２上の内部端子１０６の列数も向かい合う対辺同士で等しくすることができ、基板内配線がいずれかに集中せず基板設計を容易にすることが可能である。
【００３８】
また、向かい合う対辺同士の電極パッド１０５の総列数が等しいことから、ワイヤー高さＨを従来のものより低くすることができ、半導体装置１０１の薄型化を図ることができる。
【００３９】
さらに、基板１０２の内部端子列が２組の向かい合う対辺同士において同数となるため、第１の半導体チップ１０３を基板１０２の中央付近に配置できる。これによって、樹脂流れを均一にすることができるため、樹脂封止工程におけるボイドの発生を防止することが可能である。また、基板１０２上のいずれかに片寄らずに第１の半導体チップ１０３を配置できるため、パッケージ反りの均一化ができ、信頼性、二次実装性を向上できる。
【００４０】
また、上記では２組の向かい合う対辺同士の電極パッド１０５の総列数がそれぞれの対になる関係で等しくなるものを記載したが、積層する複数の半導体チップの四辺それぞれにおける電極パッド１０５の列数の総和が四辺とも等しくなるように配置することも可能である。この場合、半導体チップの各辺側における基板１０２上の内部端子１０６を等しくでき、基板内配線を片寄りなく形成することが可能である。さらに、半導体チップの四辺のワイヤー密度を同等にできるため、樹脂封止工程における樹脂流れを均一化できワイヤータッチを抑制し歩留まりを向上できる。
【００４１】
（第３の実施形態）
次に、本発明の第３の実施形態について説明する。
【００４２】
図３（ａ）は、第３の実施形態の半導体装置１０１の平面図であり、同図（ｂ）は、同図（ａ）のＣ−Ｃ’矢視断面図である。
【００４３】
本実施形態の半導体装置１０１は、同一サイズの第１の半導体チップ１０３と第２の半導体チップ１０４が積層されている点が他の実施形態と異なる。本半導体装置１０１では、下層の第１の半導体チップ１０３の電極パッド１０５は、上層の第２の半導体チップ１０４の真下に存在するため、第１の半導体チップ１０３と第２の半導体チップ１０４はスペーサー１１０によって第１の半導体チップ１０３に接続されるワイヤー高さ分の間隙をもって接着されている。すなわち、本実施形態は同一サイズの半導体チップの積層に限らず、積層することで下層の半導体チップの電極パッド領域が確保できなくなるようなサイズの半導体チップを積層する場合に適用できる。
【００４４】
このような同一サイズの複数の半導体チップ１０３、１０４の積層であっても、第２の実施形態と同様に、半導体チップ１０３、１０４の各辺に対応する電極パッド１０５の列数の関係について、第１の半導体チップ１０３の電極パッド１０５の列数の関係がＮａ≠ＮｂかつＮｅ≠Ｎｆ、第２の半導体チップ１０４の電極パッド１０５の列数の関係がＮｃ≠ＮｄかつＮｇ≠Ｎｈとなる２つの半導体チップ１０３、１０４を積層する場合に、各辺側における電極パッド１０５の総列数が、Ｎａ＋Ｎｃ＝Ｎｂ＋ＮｄかつＮｅ＋Ｎｇ＝Ｎｈ＋Ｎｆとなるようにそれぞれの半導体チップ１０３、１０４を配置、固着する。
【００４５】
このように、本実施形態にかかる半導体装置１０１は、積層された各半導体チップ１０３、１０４の任意の一辺側に形成された電極パッド１０５の列数の総和と前記任意の一辺に向かい合う対辺側の電極パッド１０５の列数の総和が等しくなるように配置され、かつ前記任意の一辺と垂直な他の一辺側に形成された電極パッド１０５の列数の総和と前記他の一辺に向かい合う対辺側の電極パッド１０５の列数の総和が等しくなるように配置されているため、各半導体チップ１０３、１０４の電極パッド１０５に対応する基板１０２上の内部端子１０６の列数も向かい合う対辺同士で等しくすることができ、基板内配線がいずれかに集中せず基板設計を容易にすることが可能である。
【００４６】
また、向かい合う対辺同士の電極パッド１０５の総列数が等しいことから、ワイヤー高さＨを従来のものより低くすることができ、半導体装置１０１の薄型化を図ることができる。
【００４７】
さらに、基板１０２の内部端子列が向かい合う対辺同士において同数となるため、第１の半導体チップ１０３を基板１０２の中央付近に配置できる。これによって、樹脂流れを均一にすることができるため、樹脂封止工程におけるボイドの発生を防止することが可能である。また、基板上のいずれかに片寄らずに第１の半導体チップ１０３を配置できるため、パッケージ反りの均一化ができ、信頼性、二次実装性を向上できる。
【００４８】
また、このように、ＤＲＡＭやフラッシュメモリーなど同一サイズ、同一機能を有した半導体チップ１０３、１０４を積層する場合、電源端子や、発熱する素子領域を左右対称に振り分けることで、安定した電気特性、また放熱特性を持った半導体装置を得ることができる。また安定した高速信号特性を必要とする場合、高速信号の道程を左右対称に振り分けることで、実装基板も含めた電気信号特性の設計最適化にも寄与することが可能である。
【００４９】
本実施形態では２つの半導体チップ１０３、１０４の積層例としたが、特にＤＲＡＭやフラッシュメモリーなど同一サイズの半導体チップの積層が必要になる場合、３つ以上積層される場合にも適用できることは言うまでもない。このように、半導体チップ単体同士では不可能な、パッケージ内での熱設計や電気的設計の最適化をも可能にできる。
【００５０】
（実施の形態４）
次に、本発明の第４の実施形態について説明する。
【００５１】
図４（ａ）は、本実施形態４の半導体装置の平面図であり、同図（ｂ）は、同図（ａ）のＤ−Ｄ’矢視断面図である。
【００５２】
本実施形態の半導体装置１０１は、基板１０２と、基板１０２上に載置された第１の半導体チップ１０３と、前記第１の半導体チップ１０３上に載置された第２の半導体チップ１０４からなる点は他の実施形態と同様であるが、第２の半導体チップ１０４が第１の半導体チップ１０３上面に乗り切らず、スペーサー１１０を介在させて基板１０２上に積層された構成である点で異なる。
【００５３】
本実施形態においても、半導体チップ１０３、１０４の各辺に対応する電極パッド１０５の列数の関係について、第１の半導体チップ１０３の電極パッド１０５の列数の関係がＮａ≠ＮｂかつＮｅ≠Ｎｆ、第２の半導体チップ１０４の電極パッド１０５の列数の関係がＮｃ≠ＮｄかつＮｇ≠Ｎｈとなる２つの半導体チップ１０３、１０４を積層する場合に、各辺側における電極パッド１０５の列数の総和が、Ｎａ＋Ｎｃ＝Ｎｂ＋ＮｄかつＮｅ＋Ｎｇ＝Ｎｈ＋Ｎｆとなるようにそれぞれの半導体チップ１０３、１０４を配置、固着する。本実施形態では、第１の半導体チップ１０３の辺Ｔ１ｂにおいてＮｂ＝０、辺Ｔ１ｄにおいてＮｆ＝０であるが、このような場合であっても、上記の関係が成立するようにそれぞれの半導体チップ１０３、１０４を積層させる。
【００５４】
すなわち、２つの半導体チップ１０３、１０４がそれぞれ、２組の向かい合う対辺同士の電極パッド１０５の列数が異なるものを積層する場合に、これらの半導体チップ１０３、１０４において、半導体チップ１０３、１０４の４辺の内、向かい合う二組の対辺同士の関係が、半導体チップ１０３、１０４の中心から見て任意の一辺と同じ側にある辺に形成された半導体チップ１０３、１０４の電極パッド１０５の列数の総和と前記一辺に向かい合う対辺と同じ側にある辺に形成された半導体チップ１０３、１０４の電極パッド１０５の列数の総和とが等しくなるように半導体チップ１０３、１０４を積層している。
【００５５】
このように、本実施形態にかかる半導体装置１０１は、積層された各半導体チップ１０３、１０４の任意の一辺側に形成された電極パッド１０５の列数の総和と前記任意の一辺に向かい合う対辺側の電極パッド１０５の列数の総和が等しくなるように配置され、かつ前記任意の一辺と垂直な他の一辺側に形成された電極パッド１０５の列数の総和と前記他の一辺に向かい合う対辺側の電極パッド１０５の列数の総和が等しくなるように配置されているため、各半導体チップ１０３、１０４の電極パッド１０５に対応する基板１０２上の内部端子１０６の列数も向かい合う対辺同士で等しくすることができ、基板内配線がいずれかに集中せず基板設計を容易にすることが可能である。
【００５６】
また、向かい合う対辺同士の電極パッド１０５の総列数が等しいことから、ワイヤー高さＨを従来のものより低くすることができ、半導体装置１０１の薄型化を図ることができる。
【００５７】
さらに、基板１０２の内部端子列が向かい合う対辺同士において同数となるため、第２の半導体チップ１０４が基板の中央付近に配置されるように、第１の半導体チップ１０３およびスペーサー１１０を基板１０２上に配置することで、これらの半導体チップ１０３、１０４およびスペーサー１１０の全体を基板１０２の中央付近に配置できる。これによって、樹脂流れを均一にすることができるため、樹脂封止工程におけるボイドの発生を防止することが可能である。また、基板１０２上のいずれかに片寄らずに半導体チップ１０３、１０４およびスペーサー１１０を配置できるため、パッケージ反りの均一化ができ、信頼性、二次実装性を向上できる。
【００５８】
さらに、本実施形態の構成であれば、サイズの異なる複数の半導体チップ１０３、１０４を一つの半導体装置１０１に納めることができるのは言うまでもなく、スペーサー１１０として、例えば、半導体装置１０１の電気特性調整用のチップコンデンサや抵抗などの電子部品を搭載した上で高放熱性の樹脂で埋めてもよいし、半導体チップ１０３、１０４の発熱量が大きい場合、高放熱樹脂や、放熱シートや、金属箔層を介在させることで半導体装置１０１の放熱性を向上させることが可能である。
【００５９】
（実施の形態５）
次に、本発明の第５の実施形態について説明する。
【００６０】
図５（ａ）は、本実施形態５の半導体装置の平面図であり、同図（ｂ）は、同図（ａ）のＥ−Ｅ’矢視断面図である。
【００６１】
本実施形態の半導体装置１０１は、第１の半導体チップ１０３が電極パッド１０５上に形成されたバンプ１１１を介して基板１０２にフリップチップ接続している点において他の実施形態と異なる。本半導体装置１０１では、基板１０２に主面を下向きにフリップチップ接続した第１の半導体チップ１０３の裏面上に、主面を上向きに第２の半導体チップ１０４が配置され、第２の半導体チップ１０４は基板１０２上面の内部端子１０６と金属ワイヤー１０７により接続されている。
【００６２】
このような複数の半導体チップ１０３、１０４の積層であっても、実施形態２と同様に、半導体チップ１０３、１０４の各辺に対応する電極パッド１０５の列数の関係について、第１の半導体チップ１０３の電極パッド１０５の列数の関係がＮａ≠ＮｂかつＮｅ≠Ｎｆ、第２の半導体チップ１０４の電極パッド１０５の列数の関係がＮｃ≠ＮｄかつＮｇ≠Ｎｈとなる２つの半導体チップ１０３、１０４を積層する場合に、各辺側における電極パッド１０５の列数の総和が、Ｎａ＋Ｎｃ＝Ｎｂ＋ＮｄかつＮｅ＋Ｎｇ＝Ｎｈ＋Ｎｆとなるようにそれぞれの半導体チップ１０３、１０４を配置、固着する。
【００６３】
このように、本実施形態にかかる半導体装置１０１は、積層された各半導体チップ１０３、１０４の任意の一辺側に形成された電極パッド１０５の列数の総和と前記任意の一辺に向かい合う対辺側の電極パッド１０５の列数の総和が等しくなるように配置され、かつ前記任意の一辺と垂直な他の一辺側に形成された電極パッド１０５の列数の総和と前記他の一辺に向かい合う対辺側の電極パッド１０５の列数の総和が等しくなるように配置されているため、各半導体チップ１０３、１０４の電極パッド１０５に対応する基板１０２上の内部端子１０６の列数も向かい合う対辺同士で等しくすることができ、基板内配線がいずれかに集中せず基板設計を容易にすることが可能である。また、向かい合う対辺同士のワイヤー高さも対辺で等しくすることができ（ｈ＝Ｈ）、半導体装置１０１の薄型化を図ることができる。
【００６４】
さらに、基板１０２の内部端子列が向かい合う対辺同士において同数となるため、第１の半導体チップ１０３を基板１０２の中央付近に配置できる。これによって、樹脂流れを均一にすることができるため、樹脂封止工程におけるボイドの発生を防止することが可能である。また、基板１０２上のいずれかに片寄らずに第１の半導体チップ１０３を配置できるため、パッケージ反りの均一化ができ、信頼性、二次実装性を向上できる。
【００６５】
本実施形態の半導体装置１０１では、少なくとも一つの第１の半導体チップ１０３がバンプ１１１を介して基板１０２にフリップチップ実装されているため、バンプ１１１と接続する基板１０２上の内部端子１０６’は第１の半導体チップ１０３の面積内に収めることとなる、また、金属ワイヤー１０７と接続する内部端子１０６はバンプに接続される内部端子１０６’より基板１０２の外側、すなわち外周側に配置される。このとき前述したようにＮａ＋Ｎｃ＝Ｎｂ＋ＮｄかつＮｅ＋Ｎｇ＝Ｎｈ＋Ｎｆという関係が成り立つようにそれぞれの半導体チップ１０３、１０４を配置すれば、基板設計の最適化が可能となり、さらに、全ての電気的接続を金属ワイヤー１０７を用いて行う場合に比べて基板１０２の面積を小さくすることができ、更なる半導体装置１０１の小型化が実現できる。また、各半導体チップ１０３、１０４の電極パッド１０５に対応する基板１０２上の内部端子１０６、１０６’の列数も向かい合う対辺同士で等しくすることができ、基板内配線がいずれかに集中せず基板設計を容易にすることが可能である。
【００６６】
さらに本実施形態では、バンプ１１１に接続する内部端子１０６’は金属ワイヤー１０７に接続する内部端子１０６に比べ小さい開口サイズで設計できる。通常、金属ワイヤー１０７に接続する内部端子１０６は長方形に開口されており、バンプ１１１に接続する内部端子１０６’は正方形、八角形、円形などに開口されている。これは、接続方法として、超音波熱圧着方法ワイヤーボンディングのように、キャピラリーというツールで、金属ワイヤー１０７を内部端子１０６に押しつけて、引きちぎるため、ある程度の開口サイズが必要となるためである。ゆえに、第１の半導体チップ１０３をフリップチップ接続とすることで、更なる基板１０２の小型化、半導体装置１０１の小型化を図ることが可能である。
【産業上の利用可能性】
【００６７】
本発明の半導体装置は、薄型化に適した構造で高い信頼性が実現されたものである。さらに、薄型、小型化を実現できることから、このような半導体装置を組み込んだセット製品の小型化に貢献でき、特にデジタルカメラや携帯電話等の分野に有用である。
【図面の簡単な説明】
【００６８】
【図１】本発明の第１の実施形態における半導体装置の平面図及び断面図
【図２】本発明の第２の実施形態における半導体装置の平面図及び断面図
【図３】本発明の第３の実施形態における半導体装置の平面図及び断面図
【図４】本発明の第４の実施形態における半導体装置の平面図及び断面図
【図５】本発明の第５の実施形態における半導体装置の平面図及び断面図
【図６】従来の半導体装置の平面図及び断面図
【符号の説明】
【００６９】
１、１０１  半導体装置
２、１０２  基板
３、１０３  第１の半導体チップ
４、１０４  第２の半導体チップ
５、１０５  電極パッド
６、１０６、１０６’  内部端子
７、１０７  金属ワイヤー
１０８  外部接続端子（ボール電極）
１０９  封止樹脂
１１０  スペーサー
１１１  バンプ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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