(57)【要約】【課題】従来の出力バッファ回路では、差動出力端子（ＯＵＴＰ／ＯＵＴＮ）から出力される信号の立ち上がり時間及び立ち下がり時間を調整することは困難である。【解決手段】直列に接続された複数の遅延回路と、少なくとも１つの前記遅延回路を介して入力を得る第１の出力バッファと、前記第１の出力バッファの出力端子と共通接続される出力端子を有し、前記第１の出力バッファよりも多くの遅延回路を介して入力を得る第２の出力バッファとを有する。【選択図】図１
2009021651.tif 000002
【特許請求の範囲】
【請求項１】
直列に接続された複数の遅延回路と、
少なくとも１つの前記遅延回路を介して入力を得る第１の出力バッファと、
前記第１の出力バッファの出力端子と共通接続される出力端子を有し、前記第１の出力バッファよりも多くの遅延回路を介して入力を得る第２の出力バッファとを有する出力バッファ回路。
【請求項２】
前記遅延回路は、遅延量を調整することができることを特徴とする請求項１に記載の出力バッファ回路。
【請求項３】
前記遅延回路は、遅延調整信号に基づいて、前記遅延量を調整することを特徴とする請求項２に記載の出力バッファ回路。
【請求項４】
前記出力バッファ回路はさらに、前記第１、第２の出力バッファの出力端子と共通接続される出力端子を有し、前記第２の出力バッファよりも多くの遅延回路により遅延され、かつ反転した信号が入力される第３の出力バッファを有することを特徴とする請求項１乃至３のいずれか１項に記載の出力バッファ回路。
【請求項５】
前記出力バッファ回路はさらに、セレクト信号に基づいて、前記複数の遅延回路の初段に入力されるデータ信号又は、前記複数の遅延回路のうちの少なくとも１つの遅延回路を介して入力される信号のいずれか一方を選択して出力する選択回路を有し、
前記選択回路は、前記第１の出力バッファ乃至前記第３の出力バッファに対応してそれぞれ設けられていることを特徴とする請求項１乃至４のいずれか１項に記載の出力バッファ回路。
【請求項６】
前記第１の出力バッファ乃至第３の出力バッファは、駆動能力調整信号に基づいて、当該第１乃至第３の出力バッファの駆動能力を調整することを特徴とする請求項１乃至５のいずれか１項に記載の出力バッファ回路。
【請求項７】
データ信号を入力し、遅延して出力する第１の遅延回路と、
前記第１の遅延回路から出力された信号を入力し、出力端子へ出力する第１の出力バッファと、
前記第１の遅延回路から出力された信号を入力し、遅延して出力する第２の遅延回路と、
前記第２の遅延回路から出力された信号を入力し、前記出力端子に出力する第２の出力バッファとを有する出力バッファ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は出力バッファ回路に関し、特に遅延回路を有する出力バッファ回路に関する。
【背景技術】
【０００２】
伝送速度の高速化又は伝送距離の増大に伴い、伝送路で損失が発生し、信号波形が劣化する問題がある。この信号波形の劣化を補正するための出力バッファ回路が特許文献１に開示されている。
【０００３】
図９に特許文献１に記載の出力バッファ回路９０を示す。出力バッファ回路９０におけるメインバッファＢ９１は、差動入力端子（ＩＮＰ／ＩＮＮ）に差動入力されたデータ信号をプリバッファ９２を介して入力する。遅延回路９３は、入力されるデータ信号を遅延させて出力する。選択回路９４は、遅延回路９３から出力される信号と、データ信号のいずれか一方を選択して出力する。メインバッファＢ９５は、選択回路９４から出力される信号が入力される。メインバッファＢ９１の正転出力とメインバッファＢ９５の反転出力とは、正転出力端子ＯＵＴＰに共通接続され、メインバッファＢ９１の反転出力と、メインバッファＢ９５の正転出力とは、反転出力端子ＯＵＴＮに共通接続されている。
【０００４】
以下、図９〜図１１を参照して、出力バッファ回路９０におけるエンファシス設定時の動作及びエンファシス非設定時の動作について説明する。図１０及び図１１はそれぞれ、エンファシス設定時、エンファシス非設定時の差動入力端子（ＩＮＰ／ＩＮＮ）における正転入力端子ＩＮＰから、差動出力端子（ＯＵＴＰ／ＯＵＴＮ）における正転出力端子ＯＵＴＰまでの各部の波形を示している。エンファシス設定時、メインバッファＢ９１は、差動入力端子（ＩＮＰ／ＩＮＮ）に差動入力されたデータ信号をプリバッファ９２を介して受信し、差動出力端子（ＯＵＴＰ／ＯＵＴＮ）へ出力する（図１０、メインバッファＢ９１のＯＵＴＰ出力参照）。メインバッファＢ９５は、差動入力端子（ＩＮＰ／ＩＮＮ）に差動入力されたデータ信号を遅延回路９３によって遅延させて受信し、差動出力端子（ＯＵＴＰ／ＯＵＴＮ）へ出力する（図１０、メインバッファＢ９５のＯＵＴＰ出力参照）。正転出力端子ＯＵＴＰからは、メインバッファＢ９１から出力される信号と、メインバッファＢ９５から出力される信号を合成した信号が出力される。従って、エンファシス設定時、出力バッファ回路９０からは、出力信号の論理の変化時の振幅が強調（エンファシス）された信号が出力される（図１０、ｔ３〜ｔ１８参照）。
【０００５】
一方、エンファシス非設定時、メインバッファＢ９１は、差動入力端子（ＩＮＰ／ＩＮＮ）に差動入力されたデータ信号をプリバッファ９２を介して受信し、差動出力端子（ＯＵＴＰ／ＯＵＴＮ）へ出力する（図１１、メインバッファＢ９１のＯＵＴＰ出力参照）。メインバッファＢ９５は、データ信号を選択回路９４を介して受信し、差動出力端子（ＯＵＴＰ／ＯＵＴＮ）へ出力する（図１１、メインバッファＢ９５のＯＵＴＰ出力参照）。従って、エンファシス非設定時、出力バッファ回路９０からは、メインバッファＢ９１から出力される信号と、メインバッファＢ９５から出力される信号を合成した信号が出力される。
【０００６】
このように、出力バッファ回路９０は、差動出力端子（ＯＵＴＰ／ＯＵＴＮ）から出力される信号の論理の変化時の振幅を強調（エンファシス）して出力している。出力バッファ回路９０では、このような出力波形の信号を受信側に出力することで、受信側に入力される信号波形の劣化を補正することが可能となる。
【０００７】
また、特許文献２には、差動回路の出力対と電源間に出力抵抗を備え、この出力抵抗をプリエンファシス動作と連動させて可変に制御して出力インピーダンスを制御する出力バッファ回路が開示されている。また、特許文献３には、出力回路を並列接続された複数の出力ＭＯＳＦＥＴのうちの任意のＭＯＳＦＥＴをオン状態にすることで、スルーレートの調整を行なう半導体集積回路装置が開示されている。
【特許文献１】特開２００７−６００７３号公報
【特許文献２】特開２００７−８１６０８号公報
【特許文献３】特開２００４−３２７６０２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、エンファシス等の処理によって補正することができない伝送線路における信号特性の劣化に信号の立ち上がり特性及び立ち下がり特性がある。一般的に、伝送路には、寄生容量が形成される。図９では、この寄生容量を差動出力端子（ＯＵＴＰ／ＯＵＴＮ）と接地電位との間に接続されるコンデンサＣで示した。また、図９では、差動出力端子（ＯＵＴＰ／ＯＵＴＮ）に接続される負荷抵抗として抵抗ＲＬを示した。信号の立ち上がり及び立ち下がり特性は、時定数によって決定される。図９に示す出力バッファ回路９０では、時定数は、Ｃ×ＲＬで求められる。時定数が大きい場合、信号の立ち上がり及び立ち下がりは緩やかになり、時定数が小さい場合、信号の立ち上がり及び立ち下がりは急峻になる。
【０００９】
従来技術では、エンファシスによる信号の劣化を防止することはできるが、信号の立ち上がり時間及び立ち下がり時間を調整することはできない。そのため、従来技術では、半導体装置が実装された状態での伝送路の寄生容量などのばらつきにより、信号の立ち上がり時間及び立ち下がり時間が大きくばらつく問題がある。
【課題を解決するための手段】
【００１０】
本発明の一態様による出力バッファ回路は、直列に接続された複数の遅延回路と、少なくとも１つの前記遅延回路を介して入力を得る第１の出力バッファと、前記第１の出力バッファの出力端子と共通接続される出力端子を有し、前記第１の出力バッファよりも多くの遅延回路を介して入力を得る第２の出力バッファとを有する。
【００１１】
また、本発明の一態様による出力バッファ回路は、データ信号を入力し、遅延して出力する第１の遅延回路と、前記第１の遅延回路によって出力された信号を入力し、出力端子へ出力する第１の出力バッファと、前記第１の遅延回路によって出力された信号を入力し、遅延して出力する第２の遅延回路と、前記第２の遅延回路によって出力された信号を入力し、前記出力端子に出力する第２の出力バッファとを有する。
【００１２】
本発明の一態様による出力バッファ回路は、複数の遅延回路を直列に接続することで、第１の出力バッファの入力信号の遅延時間が第２の出力バッファの入力信号の遅延時間に反映される。従って、本発明にかかる出力バッファ回路は、合成信号の立ち上がり時間及び立ち下がり時間を、第１の出力バッファの入力と第２の出力バッファの入力との間に接続される遅延回路で設定される遅延時間に基づいて設定することができる。
【発明の効果】
【００１３】
本発明によれば、出力バッファから出力される出力信号の立ち上がり時間及び立ち下がり時間を調整することが可能な出力バッファ回路を提供することができる。
【発明を実施するための最良の形態】
【００１４】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。図１は、本発明の実施の形態１に関わる出力バッファ回路１００を示すブロック図である。図１に示すように、本実施の形態の出力バッファ回路１００は、第１の出力バッファ（以下、出力バッファＢ２と称す）、第２の出力バッファ（以下、出力バッファＢ１と称す）、出力バッファＢ３、複数の遅延回路に相当する遅延回路ＤＥＬＡＹ１１〜ＤＥＬＡＹ１５、差動入力端子（ＩＮＰ／ＩＮＮ）、差動出力端子（ＯＵＴＰ／ＯＵＴＮ）を有している。この複数の遅延回路ＤＥＬＡＹ１１〜ＤＥＬＡＹ１５において、第１の遅延回路が遅延回路ＤＥＬＡＹ１１に相当する場合、第２の遅延回路は遅延回路ＤＥＬＡＹ１２、ＤＥＬＡＹ１３に相当する。また、第１の遅延回路が遅延回路ＤＥＬＡＹ１２、ＤＥＬＡＹ１３に相当する場合、第２の遅延回路は遅延回路ＤＥＬＡＹ１４、ＤＥＬＡＹ１５に相当する。なお、差動入力端子（ＩＮＰ／ＩＮＮ）は、正転入力端子ＩＮＰ及び反転入力端子ＩＮＮによって構成され、差動出力端子（ＯＵＴＰ／ＯＵＴＮ）は正転出力端子ＯＵＴＰ及び反転出力端子ＯＵＴＮによって構成されている。
【００１５】
遅延回路ＤＥＬＡＹ１１〜ＤＥＬＡＹ１５は直列に接続されている。出力バッファＢ２は、少なくとも１つの遅延回路を介して入力を得ている。出力バッファＢ１は、出力バッファＢ２よりも多くの遅延回路を介して入力を得ている。以下、図１を参照して出力バッファ回路１００の個々の構成について詳細に説明する。
【００１６】
遅延回路ＤＥＬＡＹ１１の入力は差動入力端子（ＩＮＰ／ＩＮＮ）に接続され、出力は出力バッファＢ３及び遅延回路ＤＥＬＡＹ１２の入力に接続されている。遅延回路ＤＥＬＡＹ１２の出力は、遅延回路ＤＥＬＡＹ１３の入力に接続されている。また、遅延回路ＤＥＬＡＹ１３の出力は出力バッファＢ２及び遅延回路ＤＥＬＡＹ１４の入力に接続されている。遅延回路ＤＥＬＡＹ１４の出力は、遅延回路ＤＥＬＡＹ１５の入力に接続されている。また、遅延回路ＤＥＬＡＹ１５の出力は、出力バッファＢ１の入力に接続されている。出力バッファＢ１〜出力バッファＢ３の出力は、差動出力端子（ＯＵＴＰ／ＯＵＴＮ）に共通に接続されている。
【００１７】
図２は、図１に示された出力バッファ回路１００における各部の波形を示すタイミングチャートである。以下、図１及び図２を参照して本実施の形態の出力バッファ回路１００の動作について詳細に説明する。なお、遅延回路ＤＥＬＡＹ１１〜ＤＥＬＡＹ１５のそれぞれの遅延回路が持つ遅延時間は、全て同一であるものとする。また、出力バッファＢ１〜Ｂ３は遅延時間を持つことなく、同一の駆動能力を有するものとする。
【００１８】
図２は、差動入力端子（ＩＮＰ／ＩＮＮ）における正転入力端子ＩＮＰから、差動出力端子（ＯＵＴＰ／ＯＵＴＮ）における正転出力端子ＯＵＴＰまでの各部の波形を示している。まず、正転入力端子ＩＮＰにデータ信号が入力される（図２、ＩＮＰ入力信号波形参照）。遅延回路ＤＥＬＡＹ１１は、入力されるデータ信号を遅延させた信号を出力する。そして、遅延回路ＤＥＬＡＹ１１から出力された信号は、出力バッファＢ３を介して正転出力端子ＯＵＴＰに出力される。すなわち、出力バッファＢ３の出力波形は、正転入力端子ＩＮＰに入力されるデータ信号に対して遅延回路ＤＥＬＡＹ１１で発生する遅延時間（図２、ｔ０〜ｔ２参照）を有して立ち上がる（図２、ｔ２〜ｔ３参照）。
【００１９】
遅延回路ＤＥＬＡＹ１２は、遅延回路ＤＥＬＡＹ１１から出力される信号を遅延させた信号を出力する。遅延回路ＤＥＬＡＹ１３は、遅延回路ＤＥＬＡＹ１２から出力される信号を遅延させた信号を出力する。そして、遅延回路ＤＥＬＡＹ１３から出力された信号は、出力バッファＢ２を介して正転出力端子ＯＵＴＰに出力される。すなわち、出力バッファＢ２の出力波形は、正転入力端子ＩＮＰに入力されるデータ信号に対して遅延回路ＤＥＬＡＹ１１〜遅延回路ＤＥＬＡＹ１３で発生する遅延時間（図２、ｔ０〜ｔ４参照）を有して立ち上がる（図２、ｔ４〜ｔ５参照）。
【００２０】
遅延回路ＤＥＬＡＹ１４は、遅延回路ＤＥＬＡＹ１３から出力される信号を遅延させた信号を出力する。遅延回路ＤＥＬＡＹ１５は、遅延回路ＤＥＬＡＹ１４から出力される信号を遅延させた信号を出力する。そして、遅延回路ＤＥＬＡＹ１５から出力された信号は、出力バッファＢ１を介して正転出力端子ＯＵＴＰに出力される。すなわち、出力バッファＢ１の出力波形は、正転入力端子ＩＮＰに入力されるデータ信号に対して遅延回路ＤＥＬＡＹ１１〜遅延回路ＤＥＬＡＹ１５で発生する遅延時間（図２、ｔ０〜ｔ６参照）を有して立ち上がる（図２、ｔ６〜ｔ７参照）。
【００２１】
このように、出力バッファＢ１〜Ｂ３から出力された信号は、正転出力端子ＯＵＴＰへ出力される。図２に示す出力信号ＯＵＴＰは、上記出力バッファＢ１〜Ｂ３から出力される信号を合成した信号となる。すなわち、図２に示すように、出力バッファ回路１００は、遅延回路ＤＥＬＡＹ１４、遅延回路ＤＥＬＡＹ１５で生成される遅延時間に基づいて、出力信号ＯＵＴＰの立ち上がりの傾きが設定される。
【００２２】
以上に示したように、本実施の形態では、複数の遅延回路（ＤＥＬＡＹ１１〜ＤＥＬＡＹ１５）を直列に接続することで、出力バッファＢ２の入力信号の遅延時間を出力バッファＢ１の遅延時間に反映される。すなわち、出力バッファＢ２の入力信号に対する出力バッファＢ１の入力信号の遅延時間は、出力バッファＢ２の入力と出力バッファＢ１の入力との間に接続される遅延回路で設定される遅延時間（以下、遅延時間Ａと称す）となる。これによって、出力バッファＢ１の出力信号は、常に出力バッファＢ２の出力信号に対して遅延時間Ａを有して変化することになる。また、本実施の形態における出力バッファ回路１００は、出力バッファＢ２の出力信号と出力バッファＢ１の出力信号との合成信号を出力する。従って、出力バッファ回路１００は、合成信号の立ち上がり時間及び立ち下がり時間を遅延時間Ａに基づいて設定することが可能である。
【００２３】
また、本実施の形態では、遅延回路ＤＥＬＡＹ１１〜ＤＥＬＡＹ１５は、遅延量を調整することが可能である。図３は、遅延回路ＤＥＬＡＹ１２〜遅延回路ＤＥＬＡＹ１５の遅延量を図１に示す遅延量の２倍にした場合の各部の波形を示す図である。この場合、出力バッファＢ２の出力波形は、正転入力端子ＩＮＰに入力されるデータ信号に対して遅延回路ＤＥＬＡＹ１１〜遅延回路ＤＥＬＡＹ１３で発生する遅延時間（図３、ｔ０〜ｔ６参照）を有して立ち上がる（図３、ｔ６〜ｔ７参照）。また、出力バッファＢ１の出力波形は、正転入力端子ＩＮＰに入力されるデータ信号に対して遅延回路ＤＥＬＡＹ１１〜遅延回路ＤＥＬＡＹ１５で発生する遅延時間（図３、ｔ０〜ｔ１０参照）を有して立ち上がる（図３、ｔ１０〜ｔ１１参照）。すなわち、出力バッファ回路１００は、差動出力端子（ＯＵＴＰ／ＯＵＴＮ）から出力される出力信号の立ち上がり時間及び立ち下がり時間を可変させることが可能である。また、直列に接続される遅延回路の個数を変えることで、出力信号の立ち上がり時間及び立ち下がり時間を可変させることも可能である。
【００２４】
この遅延量の調整は、チップ内部で生成される遅延調整信号によって行うことが可能である。また、図１に示す遅延回路ＤＥＬＡＹ１１〜ＤＥＬＡＹ１５は、外部端子に接続されている。出力バッファ回路１００では、この外部端子に入力される遅延調整信号によって、遅延回路ＤＥＬＡＹ１１〜ＤＥＬＡＹ１５の遅延量の調整をチップ外部から行なうことが可能である。
【００２５】
また、従来の出力バッファ回路では、各出力バッファに遅延を与える遅延回路が出力バッファごとに配置される構成であるため、遅延回路の製造ばらつきによって遅延回路の遅延時間にばらつきが生じる。このため、従来の出力バッファ回路では、各出力バッファに接続される遅延回路同士の遅延時間に逆転が生じる可能性がある。一方、本実施の形態における出力バッファ回路１００では、出力バッファＢ３に遅延回路ＤＥＬＡＹ１１を介した信号が入力された後に、出力バッファＢ２に遅延回路ＤＥＬＡＹ１１〜遅延回路ＤＥＬＡＹ１３を介した信号が入力される。また、出力バッファＢ２に信号が入力された後に、出力バッファＢ１に遅延回路ＤＥＬＡＹ１１〜遅延回路ＤＥＬＡＹ１５を介した信号が入力される。このため、出力バッファ回路１００では、各出力バッファに接続される遅延回路同士の遅延時間に逆転が生じることを防止することが可能である。
【００２６】
また、従来の出力バッファ回路は、複数の出力バッファが設けられている場合、各出力バッファに遅延を与える遅延回路が出力バッファごとに配置される構成である。すなわち、遅延回路は並列に接続されているため、出力バッファの個数が増大するに伴い、遅延回路の回路規模が増大する。一方、本実施の形態では、複数の遅延回路を直列に接続することで、前段のバッファに接続される遅延回路を後段のバッファに接続される遅延回路の一部として用いることができる。このため、出力バッファ回路１００では、出力バッファの段数の増加に伴う遅延回路の回路規模を抑制することが可能である。
【００２７】
また、本実施の形態では、出力バッファＢ１、Ｂ２、Ｂ３を３段設けることで、出力信号の立ち上がり時間及び立ち下がり時間を調整している。しかしながら、さらに複数の出力バッファを複数段設けてもよい。
【００２８】
実施の形態２
図４は、本実施の形態２の出力バッファ回路２００を示す図である。なお、図４において、図１と共通する構成に関しては、同一の符号を付し、その詳細な説明を省略する。実施の形態１における出力バッファ回路１００では、直列に接続された遅延回路の間に設けられた出力バッファＢ１〜Ｂ３によって、立ち上がり時間及び立ち下がり時間を調整する信号を出力している。一方、本実施の形態における出力バッファ回路２００では、選択回路ＭＵＸ２１〜ＭＵＸ２３を追加して、出力バッファＢ１〜Ｂ３に同相のデータ信号を入力できる構成としている。以下、選択回路ＭＵＸ２１〜ＭＵＸ２３の接続関係及び動作についてのみ説明する。
【００２９】
選択回路ＭＵＸ２１の入力は差動入力端子（ＩＮＰ／ＩＮＮ）及び、遅延回路ＤＥＬＡＹ１１の出力に接続され、出力は出力バッファＢ３の入力に接続されている。選択回路ＭＵＸ２２の入力は差動入力端子（ＩＮＰ／ＩＮＮ）及び、遅延回路ＤＥＬＡＹ１３の出力に接続され、出力は出力バッファＢ２の入力に接続されている。選択回路ＭＵＸ２３の入力は差動入力端子（ＩＮＰ／ＩＮＮ）及び、遅延回路ＤＥＬＡＹ１５の出力に接続され、出力は出力バッファＢ１の入力に接続されている。また、選択回路ＭＵＸ２１〜２３ＭＵＸのそれぞれには、セレクト信号入力端子ＳＥＬＥＣＴが接続されている。
【００３０】
選択回路ＭＵＸ２１〜選択回路ＭＵＸ２３は、セレクト信号入力端子ＳＥＬＥＣＴに基づいて、差動入力端子（ＩＮＰ／ＩＮＮ）に入力されるデータ信号又は、遅延回路を介して入力される信号のいずれか一方を選択して出力バッファＢ３、出力バッファＢ２、出力バッファＢ１へそれぞれ出力する。
【００３１】
ここで、選択回路ＭＵＸ２１〜ＭＵＸ２３が遅延回路を介して入力される信号を選択して出力する場合、出力バッファ回路２００の動作は、実施の形態１に示す出力バッファ回路１００の動作と同一である。よって、この場合の動作については省略する。
【００３２】
一方、選択回路ＭＵＸ２１〜ＭＵＸ２３が差動入力端子（ＩＮＰ／ＩＮＮ）に入力されるデータ信号を選択して出力する場合、出力バッファＢ３、出力バッファＢ２、出力バッファＢ１にはデータ信号が同時に入力される。このため、差動出力端子（ＯＵＴＰ／ＯＵＴＮ）に出力される信号の出力波形は、出力バッファＢ３、出力バッファＢ２及び、出力バッファＢ１の出力が同時に変化した波形を合成したものとなる。すなわち、出力バッファ回路２００の合成出力波形は、図２のような階段状の波形ではなく、直線的に変化する。
【００３３】
以上に示したように、本実施の形態では、出力バッファＢ３、出力バッファＢ２、出力バッファＢ１に同相の入力信号を与えることが可能である。これによって、出力バッファ回路２００は、出力バッファ回路１００よりも急峻に変化する信号を生成することが可能である。すなわち、出力バッファ回路２００は、出力バッファ回路１００よりも立ち上がり時間及び立ち下がり時間の調整範囲を広くすることが可能である。
【００３４】
実施の形態３
図５は、本実施の形態３の出力バッファ回路３００を示す図である。なお、図５において、図１、図４と共通する構成に関しては、同一の符号を付し、その詳細な説明を省略する。出力バッファ回路３００は、出力バッファ回路２００の後段に、第３の出力バッファ（例えば、出力バッファＢ４、Ｂ５）、遅延回路ＤＥＬＡＹ３１〜ＤＥＬＡＹ３８、選択回路ＭＵＸ３１、ＭＵＸ３２を追加したものである。
【００３５】
出力バッファ回路３００は、遅延回路ＤＥＬＡＹ１１〜ＤＥＬＡＹ１５の後段に更に遅延回路ＤＥＬＡＹ３１〜ＤＥＬＡＹ３８が直列に接続される。遅延回路ＤＥＬＡＹ１１〜ＤＥＬＡＹ１５及び遅延回路ＤＥＬＡＹ３１〜ＤＥＬＡＹ３８は、それぞれ正転出力端子と反転出力端子を有する。遅延回路における正転出力端子は、差動信号の正転側信号を出力し、反転出力端子は差動信号のうち反転側信号を出力する。
【００３６】
出力バッファＢ４の入力は遅延回路ＤＥＬＡＹ３４の出力に接続される。出力バッファＢ５の入力は遅延回路ＤＥＬＡＹ３８の出力に接続される。ここで、出力バッファＢ３の入力と出力バッファＢ４の入力との間に接続される遅延回路（例えば、遅延回路ＤＥＬＡＹ３１〜ＤＥＬＡＹ３４）は、第３の遅延回路として動作する。また、出力バッファＢ４の入力と遅延回路ＤＥＬＡＹ３４の出力のとの間に選択回路ＭＵＸ３１が接続される。出力バッファＢ５の入力は、遅延回路ＤＥＬＡＹ３８の出力に接続される。また、出力バッファＢ５の入力と遅延回路ＤＥＬＡＹ３８の出力のとの間に選択回路ＭＵＸ３２が接続される。選択回路ＭＵＸ３１、ＭＵＸ３２の動作は選択回路ＭＵＸ２１〜ＭＵＸ２３と実施的に同じになるため説明を省略する。
【００３７】
出力バッファＢ１〜Ｂ３は、遅延回路の反転入力端子に入力される信号に基づき反転出力端子ＯＵＴＮに信号を出力する。また、出力バッファＢ１〜Ｂ３は、遅延回路の正転入力端子から出力される信号に基づき正転出力端子ＯＵＴＰに信号を出力する。これに対して、出力バッファＢ４、Ｂ５は、遅延回路の正転入力端子から出力される信号に基づき反転出力端子ＯＵＴＮに信号を出力する。また、出力バッファＢ４、Ｂ５は、遅延回路の反転入力端子に入力される信号に基づき正転出力端子ＯＵＴＰに信号を出力する。このような構成によって、出力バッファＢ４、Ｂ５の出力は、出力バッファＢ１〜Ｂ３の出力に対して遅延し、さらに反転した信号になる。つまり、第３の遅延回路とその出力に接続される出力バッファとの接続を変更することで、第３の遅延回路は、入力信号を遅延させ、さらに反転させて出力バッファに伝達することができる。
【００３８】
ここで、図６に示すタイミングチャートを参照して出力バッファ回路３００の動作について説明する。正転入力端子ＩＮＰからの入力信号が立ち上がると（図６、ｔ０参照）、信号の立ち上がりは、遅延回路ＤＥＬＡＹ１１〜１５及び遅延回路ＤＥＬＡＹ３１〜３８で遅延され、順次出力バッファＢ１〜Ｂ５に伝達される。このとき、出力バッファＢ１〜Ｂ３の出力が変化するタイミングでは、出力バッファＢ４、Ｂ５の出力は変化しないため、このときの正転出力端子ＯＵＴＰの信号波形は図２に示した例と同じになる（図６、ｔ０〜ｔ７参照）。
【００３９】
そして、出力バッファＢ４に入力信号の立ち上がりが達すると、出力バッファＢ４の出力が立ち下がるため、正転出力端子ＯＵＴＰの信号波形も立ち下がる（図６、ｔ１０〜ｔ１１参照）。ここで、出力バッファＢ３の出力変化から出力バッファＢ４の出力変化の間の遅延時間は遅延回路ＤＥＬＡＹ３１〜３４において発生する遅延時間となる（図６、ｔ６〜ｔ１０参照）。続いて、出力バッファＢ５に入力信号の立ち上がりが達すると、出力バッファＢ５の出力が立ち下がるため、正転出力端子ＯＵＴＰの信号波形も立ち下がる（図６、ｔ１４〜ｔ１５参照）。ここで、出力バッファＢ４の出力変化から出力バッファＢ５の出力変化の間の遅延時間は遅延回路ＤＥＬＡＹ３５〜３８において発生する遅延時間となる（図６、ｔ１０〜ｔ１４参照）。
【００４０】
なお、出力バッファＢ４、Ｂ５の出力電流能力は、出力バッファＢ１〜Ｂ３に対して低く設定される。このようなことから、出力バッファＢ４、Ｂ５の出力が変化した場合における出力波形の変化は、信号レベルが若干低下するものとなる。つまり、出力波形は、論理変化した部分が強調（エンファシス）された波形となる。
【００４１】
以上に示したように、本実施の形態では、直列に接続された複数の遅延回路を介して後段に接続される出力バッファの出力が前段に接続される出力バッファの出力に対して反転するように接続する。これによって、出力波形にエンファシス処理を施すことができる。このとき、本実施の形態では、前段の出力バッファが接続される複数の遅延回路の後段に直列に接続される遅延回路を介して後段の出力バッファを接続する。これによって、出力波形におけるエンファシス部分を出力波形の立ち上がり及び立ち上がり部分に対して適切な位置に設定することができる。
【００４２】
また、本実施の形態では、エンファシス部分の立ち下がりを多段階に設定することができる。図６に示す例では、二段階の立ち下がりとしている。一段階の立ち下がりによってエンファシス処理を行なった場合、出力信号から得られるアイパターンの開口度を向上させるために、エンファシス処理される部分の時間を長く設定する必要がある。しかしながら、このようなエンファシス処理を行なった場合、エンファシス処理された部分の後半部分に過度に強調される部分が発生する。そのため、過度に強調された部分の波形は本来の波形よりも信号レベルが大きくなる（又は小さくなる）。これに対して、本実施の形態では、多段階のエンファシス処理によって、過度に強調される部分については強調効果を小さくすることが可能である。つまり、本実施の形態における出力バッファ回路３００によれば、エンファシス処理による波形補正効果を高めることが可能である。
【００４３】
さらに、複数の遅延回路において発生する遅延時間を個別に設定することで、出力波形を任意に設定することができる。例えば、遅延回路ＤＥＬＡＹ１１〜１５の遅延時間を図６に示す例よりも大きくし、遅延時間ＤＥＬＡＹ３１〜３８の遅延時間を図６に示す例と同じとする。遅延時間をこのように設定することで、出力信号の立ち上がり及び立ち下がり時間のみを遅くし、エンファシス処理によって強調される部分の波形は図６に示すものと同じとすることができる。このときの出力バッファ回路３００のタイミングチャートを図７に示す。つまり、本実施の形態にかかる出力バッファ回路３００は、従来の出力バッファ回路よりも波形整形の自由度を向上させることができる。
【００４４】
実施の形態４
図８は、本実施の形態４の出力バッファ回路４００を示す図である。なお、図８において、図１と共通する構成に関しては、同一の符号を付し、その詳細な説明を省略する。実施の形態１における出力バッファ回路１００では、駆動能力が一定である出力バッファＢ１〜Ｂ３を設けている。一方、本実施の形態における出力バッファ回路４００では、駆動能力が可変である出力バッファＢ６〜Ｂ８を用いている。
【００４５】
出力バッファＢ６〜Ｂ８のそれぞれには、駆動能力調整端子ＣＯＮＴが接続されている。そして、出力バッファＢ６〜Ｂ８は、駆動能力調整端子ＣＯＮＴに入力された駆動能力調整信号に基づいて、駆動能力が決定される。そして、駆動能力を大きくすることで、立ち上がり時間及び立ち下がり時間を早くすることができ、駆動能力を小さくすることで、立ち上がり時間及び立ち下がり時間を遅くすることができる。
【００４６】
以上、本実施の形態における出力バッファ回路４００では、駆動能力が可変である出力バッファＢ６〜Ｂ８を設けた。この出力バッファＢ６〜Ｂ８の駆動能力は、駆動能力調整端子ＣＯＮＴに入力される駆動能力調整信号に基づいて決定される。このため、出力バッファ回路４００では、駆動能力調整信号に基づいて、出力バッファＢ６〜Ｂ８の駆動能力を調整することが可能である。すなわち、遅延回路による遅延時間の変更だけではなく、バッファの駆動能力の調整によっても立ち上がり時間及び立ち下がり時間を調整することが可能である。
【００４７】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、出力バッファ間の遅延時間は遅延回路の個数を変更することでも調整することが可能である。
【図面の簡単な説明】
【００４８】
【図１】本実施の形態１に関わる出力バッファ回路１００を示す図である。
【図２】本実施の形態１に関わる出力バッファ回路１００における各部の波形を示すタイミングチャートである。
【図３】本実施の形態１に関わる出力バッファ回路１００における各部の波形を示すタイミングチャートである。
【図４】本実施の形態２に関わる出力バッファ回路２００を示す図である。
【図５】本実施の形態３に関わる出力バッファ回路３００を示す図である。
【図６】本実施の形態３に関わる出力バッファ回路３００における各部の波形を示すタイミングチャートである。
【図７】本実施の形態３に関わる出力バッファ回路３００における各部の波形を示すタイミングチャートである。
【図８】本実施の形態４に関わる出力バッファ回路４００を示す図である。
【図９】特許文献１に記載の出力バッファ回路９０を示す図である。
【図１０】特許文献１に記載の出力バッファ９０における各部の波形を示すタイミングチャートである。
【図１１】特許文献１に記載の出力バッファ９０における各部の波形を示すタイミングチャートである。
【符号の説明】
【００４９】
Ｂ１〜Ｂ８                          出力バッファ
ＤＥＬＡＹ１１〜ＤＥＬＡＹ１５      遅延回路
ＤＥＬＡＹ３１〜ＤＥＬＡＹ３８      遅延回路
ＭＵＸ２１〜２３、ＭＵＸ３１、３２  選択回路
ＩＮＰ                              正転入力端子
ＩＮＮ                              反転入力端子
ＯＵＴＰ                            正転出力端子
ＯＵＴＮ                            反転出力端子
ＩＮＰ／ＩＮＮ                      差動入力端子
ＯＵＴＰ／ＯＵＴＮ                  差動出力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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