(57)【要約】【課題】  ユニットセル間を初期絶縁膜で区分しながら、初期絶縁膜の幅を狭くして占有面積比率を低くしても、膜厚検知機能を損なうことなく、かつエピタキシャル成長時間の短縮とその研磨時間を短縮し、かつ研磨後の膜厚精度を高くできる半導体装置の製造方法を提供すること。【解決手段】  活性部１６内の活性部の外周部１７に、研磨時の膜厚基準となる初期酸化膜２を残すように第一開口部３を形成し、この第一開口部３の底部に形成した基板酸化膜４に設けられる開口部であって、各ユニットセルの区分開口部を含めて、ユニットセル当たり二つ形成される第二開口部５−１、５−２からエピタキシャル成長させて前記第一開口部３を埋めた後、この成長膜１４を前記初期酸化膜厚を基準に研磨し、単結晶薄膜１５とした後、前記ユニットセルの区分開口部に対応するように前記結晶薄膜１５に第三開口部５−３を形成し、絶縁膜２−１で埋め戻す工程を有する半導体装置の製造方法とする。【選択図】        図６
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【特許請求の範囲】
【請求項１】
半導体基板の表面に設けた初期絶縁膜に、主電流の流れる活性部を構成するユニットセルの幅以上の幅を有する第一開口部を形成する第一工程、前記第一開口部底部に前記初期絶縁膜より薄膜の基板絶縁膜を形成する第二工程、前記基板絶縁膜内に前記ユニットセル毎の境界に位置する第二開口部を含め、ユニットセルの幅当たり二つの第二開口部を設ける第三工程、該第二開口部内に露出する前記半導体基板面をシード面として前記第一開口部内に前記初期絶縁膜の厚さ以上にエピタキシャル半導体層を形成する第四工程、該エピタキシャル半導体層を前記初期絶縁膜の厚さを基準として面一に研磨して半導体単結晶薄膜とする第五工程、該半導体単結晶薄膜に前記ユニットセル毎の境界に位置する前記第二開口部に合わせて第三開口部を設ける第六工程、該第三開口部を絶縁膜で埋め戻す第七工程、前記ユニットセル毎の半導体単結晶薄膜の表面層に所要の不純物拡散領域の形成と該不純物拡散領域の表面上にゲート絶縁膜を介してゲート電極とを形成する第八工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第一工程において、初期絶縁膜に形成される第一開口部の幅が前記活性部の幅とほぼ同じであることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第一工程において、初期絶縁膜に形成される第一開口部の幅が複数の前記ユニットセルの幅とほぼ同じであることを特徴とする請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力変換装置などに使用されるトップゲート構造を有するパワー半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、ＭＯＳ型半導体装置の一種であるＩＧＢＴについては、これまで数多くの改良によって、その性能の向上が図られてきている。一般的に、ＩＧＢＴの性能とは、オフ時には、電圧を保持して電流を完全に遮断し、オン時には、できる限り小さい電圧降下、すなわち、小さいオン抵抗で電流を流すことができ、パワー損失の少ないスイッチングデバイスとしての性能のことである。
ＩＧＢＴの特性等については、ＩＧＢＴの保持可能な最大電圧、すなわち耐圧の大きさと、オン時の電圧降下との間には、いわゆるトレードオフの関係が存在することが知られている。たとえば、高耐圧のＩＧＢＴほど厚い高抵抗層を必要とするのでオン電圧が高くなり易い。また、オン電圧とターンオフ損失の間にも、オフ直後の残留キャリアが多い構造ほどオン電圧は低いが、スイッチング損失（特に、ターンオフ損失）は大きくなるというトレードオフ関係がある。このようなトレードオフ関係のある両特性を共に改善することは一般的には難しいとされているが、オン電圧−ターンオフ損失間のトレードオフ関係を最適化するには、カソード側に偏重したキャリア分布を有するデバイス構造とすることが好ましいということが分かってきた。
このようなデバイス構造の一つとして、表面カソード側をキャリア高注入構造にすることにより、前述のオン電圧−ターンオフ損失のトレードオフを大幅に改善できるトップゲート構造を有する半導体装置が知られている。このトップゲート構造を有する半導体装置の製造方法とこの半導体装置およびその製造方法に係わる特許文献について、以下説明する。
【０００３】
図２（ａ）に示すように、半導体シリコン基板１の全面に熱酸化またはＣＶＤ成長により厚さ０．７μｍの初期酸化膜２を形成する。次に初期酸化膜２をストライプ状の平面パターンとなるように選択的にドライエッチングして２０μｍ幅の第一開口部３を形成する。ストライプ状平面パターンからなる初期酸化膜２の基板面方向の幅１２は３μｍ〜５μｍ程度を必要とする。続いて、熱酸化またはＣＶＤにより基板酸化膜４を厚さ０．１μｍに全面形成した後、フォトリソグラフィによって基板酸化膜４の中央に幅１μｍ程度の第二開口部５を形成する。
その後、第二開口部５によって露出した半導体シリコン基板１表面をシード面としてｎ+型エピタキシャルシリコン層１４を０．３μｍ／分の成長速度で成長させる。ｎ+型エピタキシャルシリコン成長層１４の成長が第二開口部５で始まってから成長面が基板酸化膜４の厚みを超えると成長は基板酸化膜４上を横方向にも進む。その後、端部の初期酸化膜２の突出高さ（膜厚）を乗り越えて第一開口部３の全面を初期酸化膜２の厚さ以上に被覆した時点で成長をストップさせる。この時のｎ+型エピタキシャルシリコン成長層１４の最大厚さは約１０μｍ程度となる。
次に、図２（ｂ）のように、初期酸化膜２をストッパー酸化膜として、シリコン基板の研磨装置（ＣＭＰ）を用いてｎ+型エピタキシャルシリコン層１４表面が初期酸化膜２の表面と略高さの等しい平坦な断面形状になるまで研磨を行う。研磨後のｎ+型エピタキシャルシリコン薄膜１５の厚さは約０．７μｍ程度である。
【０００４】
次に、図１（ａ）、（ｂ）に示すように、研磨後の厚さ約０．７μｍの薄いｎ+型エピタキシャルシリコン薄膜１５の上に、熱酸化あるいはＣＶＤによりゲート酸化膜７を全面に形成する。ゲート電極となる低抵抗ポリシリコン層８を０．５μｍ程度の厚さで、ＣＶＤにより全面に形成し、フォトリソグラフィによりポリシリコン層８を部分的に除去する。続いて、残ったポリシリコン層８とフォトレジストをマスクにしてボロンイオン注入とドライブ拡散を行い、ｐ型ベース領域（ｐ型チャネル領域）９を形成する。さらに、砒素とボロンのイオン注入とドライブ拡散を行ってｐ+型ボディ領域６とｎ++型エミッタ領域１０をそれぞれ形成する。
このようにして元のｎ+型エピタキシャルシリコン成長層への不純物ドーピングの無い、ただ研磨して薄膜としただけｎ+型領域１５とｐ型ベース領域９とｐ+型ボディ領域６とｎ++型エミッタ領域１０が形成された厚さ約０．７〜０．８μｍのエピタキシャルシリコン薄膜を、この説明では以降カソード層と称することもある。
その後、厚さ約１μｍのＰＳＧ（（Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ））膜を全面に形成して層間絶縁膜１１とする。続いて、この層間絶縁膜１１に、ｎ++型エミッタ領域１０表面とカソード金属電極１３とのコンタクトのためのコンタクト開口部を形成し、アルミニウム電極（カソード電極）１３を被覆してコンタクトさせる。図示しない基板裏面のアノード側にｐ型コレクタ層とアノード電極を被覆することにより、図１（ａ）、（ｂ）に示すトップゲート構造を有するＩＧＢＴの半導体装置が完成する。
【０００５】
以上説明した製造方法に関して、エピタキシャル横方向成長を利用した半導体装置の製造方法の部分は既に公開されている（特許文献１）。さらに、ｎ-型半導体基板上に初期酸化膜と基板酸化膜を介してｎ+型シリコン単結晶薄膜を形成し、この単結晶薄膜内に必要な不純物拡散領域（ｐ＋型ボディ領域、ｐ型チャネル領域、ｎ++型エミッタ領域）とこの単結晶薄膜上にゲート酸化膜とポリシリコンゲート電極からなるＭＯＳ構造を備えるトップゲート構造の半導体装置とすることにより、オン電圧とターンオフ損失のトレードオフを大幅に改善するパワー半導体装置およびその製造方法に関する特許文献が公開されている（特許文献２）。
また、ユニットセルの表面側の半導体単結晶層が半導体基板上に絶縁層を介して形成されると共に、前記半導体単結晶層がこの絶縁層に設けた複数の開口部を介して前記半導体基板と接続されている構成を有するＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造の半導体装置が知られている（特許文献３）
【特許文献１】特開平３−２９２７２３号公報
【特許文献２】米国特許出願公開ＵＳ２００６／００７６５８３Ａ１号明細書
【特許文献３】特表２００１−５１５６６２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
前述のトップゲート構造を有する半導体装置では、前記カソード膜はオン状態では大電流を流し阻止時においては高電界が印加されるため、良好なデバイス特性を得るにはカソード膜として、結晶欠陥の少ない（あるいは無い）良質な結晶性シリコン半導体膜とする必要があるので、そのカソード膜の形成方法としては、エピタキシャルシリコン成長膜とすることが欠かせない。
ところで、前述の半導体装置の製造方法で説明したように、半導体基板を被覆する厚さ０．７μｍの初期酸化膜と厚さ０．１μｍの基板酸化膜にそれぞれ第一開口部、第二開口部を形成するために、シリコン酸化膜のフォトエッチングを２回行い、半導体基板面が露出する幅１μｍの第二開口部からシリコンのエピタキシャル成長を開始させてから、第一開口部（幅２０μｍ）底部の基板酸化膜上を横方向にエピタキシャル成長させて第一開口部をエピタキシャルシリコン層で完全に埋める状態にする工程がある。この工程におけるエピタキシャル成長に関し、エピタキシャルシリコン成長では縦方向と横方向にほぼ１対１の割合で成長するので、たとえば、幅２０μｍの第一開口部の中心に位置する第二開口部から横方向に１０μｍ成長させて第一開口部を埋める際には、縦方向（厚さ方向）にも１０μｍの厚さに成長する。前述のように、エピタキシャルシリコンの成長速度は０．３μｍ／分であるので、エピタキシャルシリコン層を１０μｍの厚さに成長させるまでに、約３０分以上の長時間を必要とする。
【０００７】
しかしながら、この厚さ１０μｍの成長膜のうち、実際に必要な厚さは１μｍ弱である。そのため、その後、厚さ１０μｍのエピタキシャル成長膜の上部の大部分を、厚さ約（０．７＋０．１）μｍで、幅３μｍ〜５μｍの初期酸化膜をストッパーとして、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｏｓｈｉｎｇ）研磨により除去しなければならない。その結果、エピタキシャル成長層表面を初期酸化膜と面一に平坦化し、厚さ約０．７μｍの薄いシリコン単結晶薄膜を形成するには、一旦、厚さ１０μｍの成長層を成長させる時間と、その大部分を削り落とす時間と工程を必要とするというように時間的にも材料的にも工程に無駄が多いという問題がある。
さらに、前述した従来のトップゲート構造を有する半導体装置の製造方法では、各ユニットセル毎に、研磨時に正確な研磨終了時点を検知する基準の厚さとなる初期酸化膜（ストッパー用シリコン酸化膜）が幅約３μｍ〜５μｍで存在するため、単一ユニットセル（第一開口部内）を小さくしてユニットセル密度を高くしようとすると、電流の流れない初期酸化膜部分の占有面積比率が増えるという問題がある。なお、ここでは、この初期酸化膜の幅を狭くするとストッパー膜としての膜厚検知機能が低下するため、あまり初期酸化膜幅は狭められないという実験結果を前提にしている。
【０００８】
また、このように無駄の多いエピタキシャル工程については、図３に示すように、各ユニットセル内のエピタキシャル成長開始点である第二開口部５−１、５−２のように数を増やして、ユニットセル（第一開口部）内を横方向成長する距離を短くすれば、各第一開口部内を埋めるに必要なエピタキシャルシリコン成長膜の厚さを少なくすることができるので、前述の無駄が多いという問題点を解消する方向の対策となり得る。しかし、この場合、各ユニットセル内では、シリコン酸化膜に設けた複数の第二開口部５−１と第二開口部５−２等を介してカソード膜とシリコン基板とが複数箇所で電気的に接続されることになる。その結果、第二開口部５−２から正孔電流が流れてしまいバルクの正孔濃度が低くなり、せっかくのトップゲート構造の特徴が失われてオン電圧が上昇してしまい良好なデバイス特性が得られないという問題がある。
本発明は、かかる問題点に鑑みてなされたものであり、本発明の目的は、トップゲート構造を有する半導体装置に必要な、ユニットセル間を初期絶縁膜で区分する構造を維持しながら、初期絶縁膜自体の幅を狭くして絶縁膜の占有面積比率を低くしても、膜厚検知機能を損なうことなく、かつ、エピタキシャル成長時間の短縮とその成長膜の研磨時間を短縮し、かつ研磨後の膜厚精度を高くすることのできるトップゲート構造を有する半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００９】
特許請求の範囲の請求項１記載の発明によれば、半導体基板の表面に設けた初期絶縁膜に、主電流の流れる活性部を構成するユニットセルの幅以上の幅を有する第一開口部を形成する第一工程、前記第一開口部底部に前記初期絶縁膜より薄膜の基板絶縁膜を形成する第二工程、前記基板絶縁膜内に前記ユニットセル毎の境界に位置する第二開口部を含め、ユニットセルの幅当たり二つの第二開口部を設ける第三工程、該第二開口部内に露出する前記半導体基板面をシード面として前記第一開口部内に前記初期絶縁膜の厚さ以上にエピタキシャル半導体層を形成する第四工程、該エピタキシャル半導体層を前記初期絶縁膜の厚さを基準として面一に研磨して半導体単結晶薄膜とする第五工程、該半導体単結晶薄膜に前記ユニットセル毎の境界に位置する前記第二開口部に合わせて第三開口部を設ける第六工程、該第三開口部を絶縁膜で埋め戻す第七工程、前記ユニットセル毎の半導体単結晶薄膜の表面層に所要の不純物拡散領域の形成と該不純物拡散領域の表面上にゲート絶縁膜を介してゲート電極とを形成する第八工程とを有する半導体装置の製造方法とすることにより、前記本発明の目的は達成される。
特許請求の範囲の請求項２記載の発明によれば、前記第一工程において、初期絶縁膜に形成される第一開口部の幅が前記活性部幅以上である特許請求の範囲の請求項１記載の半導体装置の製造方法とすることが好ましい。
【００１０】
特許請求の範囲の請求項３記載の発明によれば、前記第一工程において、初期絶縁膜に形成される第一開口部の幅が複数の前記ユニットセルの幅とほぼ同じである特許請求の範囲の請求項１記載の半導体装置の製造方法とすることも好ましい。
要するに、本発明は、前述の問題点を解消するために、半導体装置の活性部内のユニットセル毎またはその複数幅毎に設けられるか、または活性部の外周部に設けられて研磨の際のストッパーまたは厚さを検知する基準となる、初期絶縁膜を残すようにフォトエッチングして第一開口部を形成し、この第一開口部の底部に形成した基板絶縁膜に設けられる開口部であって、各ユニットセルを区分する開口部と共に一ユニットセル当たり複数形成される第二開口部からエピタキシャル半導体横方向成長させた後に、このエピタキシャル半導体成長膜を前記初期絶縁膜をストッパーとして研磨し、前記初期絶縁膜厚さと同程度の半導体単結晶薄膜を形成した後、前記ユニットセル毎の境界に位置する前記開口部の位置に合わせて前記半導体結晶薄膜に第三開口部を形成し、この第三開口部内を絶縁膜で埋め戻す工程を有する半導体装置の製造方法とする。
【発明の効果】
【００１１】
本発明によれば、トップゲート構造を有する半導体装置に必要な、ユニットセル間を初期絶縁膜で区分する構造を維持しながら、初期絶縁膜自体の幅を狭くして絶縁膜の占有面積比率を低くしても、膜厚検知機能を損なうことなく、かつ、エピタキシャル成長時間の短縮とその成長膜の研磨時間を短縮し、かつ研磨後の膜厚精度を高くすることのできるトップゲート構造を有する半導体装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明にかかる半導体装置の製造方法について、図面を参照して詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。
図１はトップゲート構造を有する半導体装置の要部断面図と斜視断面図である。図４〜図６は本発明の半導体装置の製造方法を示す半導体基板の要部断面図である。
【実施例１】
【００１３】
図４〜図６に示す半導体基板の要部断面図を参照して、本発明の半導体装置の製造方法にかかる実施例１を説明する。図４（ａ）に示すように、シリコン半導体基板１に初期絶縁膜として、厚さ１μｍのシリコン酸化膜２を形成した後にフォトエッチングし、各半導体装置のチップパターン毎に、該チップ内で主電流の流れる活性部１６外側の外周部１７にストッパー用シリコン酸化膜２のパターンを残し、活性部内側の表面のシリコン酸化膜をすべて除去して第一開口部３とする開口部パターンを形成する（第一工程）。次にこのストッパー用シリコン酸化膜２で挟まれる活性部１６内側の表面に厚さ０．１μｍの基板酸化膜４を形成した（第二工程）後に再度フォトエッチングし、活性部１６内に高密度に形成されるユニットセルのうち、隣接するユニットセルを区分する境界に配置される第二開口部５−２を含めて各ユニットセル当たり二つの第二開口部５−１、５−２を形成する（第三工程）。第二開口部５−１と５−２に露出するシリコン半導体基板１の表面をシード面として、シリコンを０．３μｍ／分の成長速度でエピタキシャル成長させ、隣り合う第二開口部から成長したエピタキシャル膜が基板酸化膜４上で連結し、エピタキシャル膜で最も薄い部分の厚さｂがストッパー酸化膜２の厚さである１μｍ以上となった時点でエピタキシャル成長を停止する（第四工程）。たとえば、幅２０μｍのユニットセル（第一開口部）底面に、エピタキシャル成長開始点でもある第二開口部を、各ユニットセル当たり、２箇所づつ形成すると、第二開口部の間隔は１０μｍであるが、各ユニットセル（第一開口部）内を埋めるに必要なエピタキシャルシリコン成長膜の最大厚さａは、従来の１０μｍから５μｍに減少する（図４（ａ））。
【００１４】
実施例１においてエピタキシャルシリコン成長に用いる、シリコンガスソースとしてモノシラン（ＳｉＨ4）、ジクロロシラン（ＳｉＨ2Ｃｌ2）、トリクロロシラン（ＳｉＨＣｌ3）、シラン（ＳｉＣｌ4）等、エッチング作用のあるガスソースとしてＨＣｌ、Ｃｌ2、ＣｌＦ3等、ドーパントガスとしてｎ型不純物となるホスフィンＰＨ3、ジボランＢ2Ｈ6、アルシン（ＡｓＨ3）等を適用できる。成膜方法としては、常圧ＣＶＤ法、減圧ＣＶＤ法等を適用できる。反応温度としては、５００℃〜１２００℃が適用できる。絶縁膜としてはシリコン酸化膜の他、シリコン窒化膜、ＳｉＯ窒化膜やこれらの積層膜などを適用できる。
次に、半導体装置チップ内の活性部１６外の外周１７に設けたストッパー用シリコン酸化膜２の厚さを研磨時の厚さの基準膜としてｎ+型エピタキシャルシリコン成長層１４を研磨し、厚さ１μｍのｎ+型シリコン単結晶薄膜１５を形成する（第五工程）（図４（ｂ））。次に、ユニットセルの境界に位置する第二開口部５−２の上部に対応するシリコン単結晶薄膜の一部をエッチングにより除去して第三開口部５−３を形成する（第六工程）（図５（ｃ））。除去した半導体単結晶薄膜の第三開口部５−３をシリコン酸化膜などの絶縁膜２−１で埋めることにより、各ユニットセルを区分する絶縁膜２−１とする（第七工程）（図５（ｄ））。このユニットセルを区分する絶縁膜は、前述の従来のトップゲート構造を有する半導体装置の初期絶縁膜が３μｍ〜５μｍの幅を必要したものとは違って、研磨時の膜厚検知機能を必要としないので、幅を薄く、たとえば、幅を１μｍ以下程度にすることができる。その結果、ユニットセル中における電流の流れない絶縁膜の占有する比率を減少させることができるので、その分、有効電流の流れる面積を多くすることができ、オン電圧を低くすることができる。その後、ｎ+型シリコン単結晶薄膜１５表面に、ｐ型チャネル領域（ｐ型ベース領域）９とｎ++型エミッタ領域１０、ｐ+型ボディ領域６などを形成し、ｐ型チャネル領域９の表面にゲート酸化膜７とポリシリコン膜を形成後、ポリシリコン膜をパターニングしポリシリコン電極８を形成し（第八工程）、層間絶縁膜１１としてＰＳＧ（Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜１１を形成する。その後は、前述の図１を参照して説明した従来の半導体装置と同様に、この層間絶縁膜１１に、ｎ++型エミッタ領域１０とカソード金属電極１３とのコンタクトのためのコンタクト開口部を形成し、アルミニウム電極（カソード電極）１３を被覆してコンタクトさせる。図示しない基板裏面のアノード側にアノード電極を被覆することにより、本発明にかかるトップゲート構造を有するＩＧＢＴの半導体装置が完成する。前記層間絶縁膜１１としては、ＰＳＧ膜１１以外に、シリコン酸化膜、ＢＰＳＧ（Ｂｏｒｏ  Ｐｈｏｓｐｈｏｒ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜、ＴＥＯＳ（Ｔｅｔｒａ  Ｅｔｙｌｏｘｙ  Ｓｉｌｉｃａｔｅ）膜などを適用できる。
【００１５】
前述の除去したシリコン単結晶薄膜１５の第三開口部５−３を埋める材料として望ましい絶縁膜２−１には、シリコン酸化膜の他、シリコン窒化膜、ＳｉＯ窒化膜、ＰＳＧ膜、ＢＰＳＧ膜、ＴＥＯＳ膜などを適用できる。
以上、説明した実施例１では、各半導体装置のチップパターン毎に、該チップ内で主電流の流れる活性部１６外側の外周部１７にストッパー用シリコン酸化膜２のパターンを残し、活性部内側の表面のシリコン酸化膜をすべて除去して第一開口部３とする開口部パターンを形成するようにしたが、複数のユニットセルを挟むように、ストッパー用シリコン酸化膜２のパターンを残してその間を第一開口部とする開口部パターンを形成すれば、本発明の効果は得られる。この構成では、ユニットセルに占める絶縁膜の占有面積比率は前記実施例１で説明した構成よりも高くなるが、研磨後における、シリコン単結晶薄膜の厚さの精度については、前記実施例１よりも高くすることができる。
以上説明したように、本発明にかかる実施例１によれば、半導体装置チップ内の活性部外の外周に、エピタキシャル成長膜の研磨時のストッパーとなる初期絶縁膜からなる凸部を設けることにより、研磨時の膜厚検知機能の面から所要の幅以下に薄くできないストッパー用シリコン酸化膜を用いる必要が無く、ただ、ユニットセルの区分という機能を見たすに足りる程度の薄い絶縁膜とすることができるので、チップの小型化あるいは有効領域の増加ができる。さらに、半導体単結晶薄膜を形成するために、一つのユニットセル当たり基板絶縁膜に設けた複数の第二開口部からエピタキシャル横方向成長させることにより、必要な半導体単結晶薄膜の膜厚を確保するためのエピタキシャル成長厚さを薄く、研磨時間も短縮することができ、製造プロセスを大幅に短縮でき低コストのトップゲート構造を有する半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【００１６】
【図１】トップゲート構造を有する半導体装置の要部断面図（ａ）、斜視断面図（ｂ）である。
【図２】従来のトップゲート構造を有する半導体装置の製造方法を示す半導体基板の要部断面図（その１）（ａ）、その２（ｂ）である。
【図３】従来のトップゲート構造を有する半導体装置の製造方法を示す半導体基板の要部断面図（その３）である。
【図４】本発明の半導体装置の製造方法を示す半導体基板の要部断面図である（その１）。
【図５】本発明の半導体装置の製造方法を示す半導体基板の要部断面図である（その２）。
【図６】本発明の半導体装置の製造方法を示す半導体基板の要部断面図である（その３）。
【符号の説明】
【００１７】
１      シリコン半導体基板
２      初期絶縁膜、ストッパー用シリコン酸化膜
２−１  絶縁膜
３      第一開口部
４      基板絶縁膜、シリコン酸化膜
５      第二開口部
５−３  第三開口部
６      ｐ+ボディ領域
７      ゲート絶縁膜
８      ゲート電極、ポリシリコンゲート電極
９      ｐ型ベース領域、ｐ型チャネル領域
１０    ｎ++型エミッタ領域
１１    層間絶縁膜、ＰＳＧ膜
１３    カソード金属電極
１４    エピタキシャルシリコン成長膜
１５    半導体結晶薄膜、シリコン単結晶薄膜
１６    活性部
１７    外周部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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