(57)【要約】【課題】応力膜によるチャネル領域への歪み効果を向上させる形状の半導体基板を有し、かつ十分な深さのソース・ドレイン領域を有する半導体装置およびその製造方法を提供する。【解決手段】本発明の一態様に係る半導体装置の製造方法は、半導体基板と、半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記半導体基板の前記ゲート電極の両側の前記ゲート電極から離間した領域に凹部を形成する工程と、前記凹部の底面および側面からほぼ同じ深さまで前記半導体基板に導電型不純物を注入する工程と、前記凹部の底面および側面上に、前記半導体基板内の前記ゲート電極下のチャネル領域に歪みを与えて前記チャネル領域における電荷移動度を向上させる応力膜を形成する工程と、を含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記半導体基板の前記ゲート電極の両側の前記ゲート電極から離間した領域に凹部を形成する工程と、
前記凹部の底面および側面からほぼ同じ深さまで前記半導体基板に導電型不純物を注入する工程と、
前記凹部の底面および側面上に、前記半導体基板内の前記ゲート電極下のチャネル領域に歪みを与えて前記チャネル領域における電荷移動度を向上させる応力膜を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記半導体基板に前記導電型不純物を注入する工程は、固相拡散法、またはプラズマ拡散法により行われることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記半導体基板の前記ゲート電極の両側の前記ゲート電極から離間した領域に凹部を形成する工程と、
前記凹部の底面および側面上に、前記側面上に位置する部分の上面の高さが前記半導体基板内の前記ゲート電極下のチャネル領域の下端よりも低くなるように導電型不純物を含む結晶を形成し、
前記凹部の底面および側面上に、前記チャネル領域に歪みを与えて前記チャネル領域における電荷移動度を向上させる応力膜を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項４】
ゲート電極が形成され、前記ゲート電極の両側の前記ゲート電極から離間した領域に凹部を有する半導体基板と、
前記半導体基板の前記ゲート電極下の前記凹部に挟まれた領域に形成されたチャネル領域と、
前記半導体基板の前記凹部の底面および側面からほぼ同じ深さまで形成された導電型不純物領域と、
前記半導体基板の前記凹部の底面および側面上に形成された、前記チャネル領域に歪みを与えて前記チャネル領域における電荷移動度を向上させる応力膜と、
を含むことを特徴とする半導体装置。
【請求項５】
前記半導体基板は、第１のゲート電極およびそれに隣接する第２のゲート電極を含む複数の前記ゲート電極を有し、
前記第１のゲート電極と前記第２のゲート電極との間の前記凹部の前記第１のゲート電極側の側面と、前記第２の前記ゲート電極の前記第１のゲート電極側の側面との間の、前記半導体基板の表面に水平な方向の距離をＸとし、前記第１のゲート電極と前記第２のゲート電極との間の前記凹部の底面と、前記第２の前記ゲート電極の上面との間の、前記半導体基板の表面に垂直な方向の距離をＹとしたときに、Ｘ／Ｙ≦０．３６の関係にあることを特徴とする請求項４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、およびその製造方法に関する。
【背景技術】
【０００２】
ＭＩＳＦＥＴ（Metal Semiconductor Field Effect Transistor）のチャネル領域に歪みを生じさせて、チャネル領域におけるキャリアの移動度を上昇させる技術の１つとして、ＭＩＳＦＥＴ上に形成する応力膜からチャネル領域に応力を加え、歪みを発生させる技術が知られている。
【０００３】
このライナー膜によるチャネル領域への応力の印加をより効率的にするため、基板のチャネル領域の両側の部分に凹部を設け、凹部の内面に形成した応力膜からチャネルに水平な方向から応力を加える技術が知られている（例えば、非特許文献１参照）。
【０００４】
しかし、通常、基板内のソース・ドレイン領域の形成は、イオン注入法により導電型不純物を注入することにより行われているところ、非特許文献１等に記載された構造のトランジスタにおいては、凹部の内側面に導電型不純物を注入することが困難である。これにより、ソース・ドレイン領域の凹部の内側面に隣接する部分は、凹部の底面に隣接する部分よりも浅くなり、十分なキャリアの導電経路を確保することができなくなるおそれがある。
【非特許文献１】C. -H. Jan et al., IEDM Tech. Dig., pp. 65 (2005).
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、応力膜によるチャネル領域への歪み効果を向上させる形状の半導体基板を有し、かつ十分な深さのソース・ドレイン領域を有する半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の一態様は、半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記半導体基板の前記ゲート電極の両側の前記ゲート電極から離間した領域に凹部を形成する工程と、前記凹部の底面および側面からほぼ同じ深さまで前記半導体基板に導電型不純物を注入する工程と、前記凹部の底面および側面上に、前記半導体基板内の前記ゲート電極下のチャネル領域に歪みを与えて前記チャネル領域における電荷移動度を向上させる応力膜を形成する工程と、を含むことを特徴とする半導体装置の製造方法を提供する。
【０００７】
また、本発明の他の一態様は、半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記半導体基板の前記ゲート電極の両側の前記ゲート電極から離間した領域に凹部を形成する工程と、前記凹部の底面および側面上に、前記側面上に位置する部分の上面の高さが前記半導体基板内の前記ゲート電極下のチャネル領域の下端よりも低くなるように導電型不純物を含む結晶を形成し、前記凹部の底面および側面上に、前記チャネル領域に歪みを与えて前記チャネル領域における電荷移動度を向上させる応力膜を形成する工程と、を含むことを特徴とする半導体装置の製造方法を提供する。
【０００８】
また、本発明の他の一態様は、ゲート電極が形成され、前記ゲート電極の両側の前記ゲート電極から離間した領域に凹部を有する半導体基板と、前記半導体基板の前記ゲート電極下の前記凹部に挟まれた領域に形成されたチャネル領域と、前記半導体基板の前記凹部の底面および側面からほぼ同じ深さまで形成された導電型不純物領域と、前記半導体基板の前記凹部の底面および側面上に形成された、前記チャネル領域に歪みを与えて前記チャネル領域における電荷移動度を向上させる応力膜と、を含むことを特徴とする半導体装置を提供する。
【発明の効果】
【０００９】
本発明によれば、応力膜によるチャネル領域への歪み効果を向上させる形状の半導体基板を有し、かつ十分な深さのソース・ドレイン領域を有する半導体装置およびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１０】
〔第１の実施の形態〕
（半導体装置の構成）
図１は、本発明の第１の実施の形態に係る半導体装置の断面図である。半導体装置１は、半導体基板２上にゲート絶縁膜３を介して形成されたゲート電極４と、半導体基板２内のゲート電極４下の領域に形成されたチャネル領域７と、半導体基板２の表面近傍に半導体基板２の形状に沿って形成されたソース・ドレイン領域５と、ソース・ドレイン領域５とチャネル領域７の間に形成されたエクステンション領域５ｅと、ゲート電極４の側面に形成されたゲート側壁６と、半導体基板２上の全体を覆うように形成された応力膜８と、を有して概略構成される。
【００１１】
半導体基板２として、Ｓｉ基板、ＳｉＧｅ基板等を用いることができる。また、半導体基板２は、ゲート側壁６を挟む位置に凹部２ｃが設けられた形状を有する。ここで、半導体基板２表面の凹部２ｃの底面に位置する部分を底部２ａ、凹部２ｃの内側面に位置する部分を側部２ｂとする。
【００１２】
ゲート絶縁膜３は、例えば、ＳｉＯ２、ＳｉＮ、ＳｉＯＮや、高誘電材料（例えば、ＨｆＳｉＯＮ、ＨｆＳｉＯ、ＨｆＯ等のＨｆ系材料、ＺｒＳｉＯＮ、ＺｒＳｉＯ、ＺｒＯ等のＺｒ系材料、Ｙ２Ｏ３等のＹ系材料）からなる。
【００１３】
ゲート電極４は、例えば、導電型不純物を含む多結晶Ｓｉまたは多結晶ＳｉＧｅからなる。導電型不純物には、ｐ型トランジスタの場合はＢ、ＢＦ２等のｐ型不純物イオン、ｎ型トランジスタの場合はＡｓ、Ｐ等のｎ型不純物イオンが用いられる。また、ゲート電極４は、Ｗ、Ｔａ、Ｔｉ、Ｈｆ、Ｚｒ、Ｒｕ、Ｐｔ、Ｉｒ、Ｍｏ、Ａｌ等やこれらの化合物等からなるメタルゲート電極であってもよい。また、メタルゲート電極と多結晶Ｓｉ系電極を積層した構造であってもよい。また、ゲート電極４の上面にシリサイド層が形成されてもよい。また、ゲート電極４は、全てがシリサイド化したフルシリサイドゲート電極であってもよい。
【００１４】
ソース・ドレイン領域５は、半導体基板２表面の底部２ａおよび側部２ｂからほぼ同じ深さまで形成され、そのエクステンション領域５ｅは、ソース・ドレイン領域５とチャネル領域７の間の領域に形成される。また、ソース・ドレイン領域５およびエクステンション領域５ｅは、導電型不純物を含む。ここで、導電型不純物は、ｐ型トランジスタの場合はＢ、ＢＦ２等のｐ型不純物イオン、ｎ型トランジスタの場合はＡｓ、Ｐ等のｎ型不純物イオンが用いられる。
【００１５】
ゲート側壁６は、例えばＳｉＮからなる単層構造や、ＳｉＮ、ＳｉＯ２、ＴＥＯＳ（Tetraethoxysilane）等の複数種の絶縁材料からなる２層構造、更には３層以上の構造であってもよい。
【００１６】
応力膜８は、例えば、プラズマＣＶＤ（Chemical Vapor Deposition）法により形成した窒化シリコン膜からなる。この場合、プラズマＣＶＤ装置の運転条件を制御することにより、チャネル領域７にチャネル方向に平行な方向の圧縮応力または引張応力を与えるような膜質を有するように窒化シリコン膜を形成することができる。例えば、プラズマＣＶＤ装置のＲＦ（Radio Frequency）電力等を適宜設定することで、窒化シリコン膜中の水素濃度を制御し、チャネル領域７に圧縮応力を与える圧縮応力膜（高水素濃度）と、引張応力を与える引張応力膜（低水素濃度）を作り分けることができる。
【００１７】
応力膜８から受ける応力により、チャネル領域７に圧縮歪みが発生すると、チャネル領域７における正孔の移動度が向上する。一方、チャネル領域７に引張歪みが発生すると、チャネル領域７における電子の移動度が向上する。
【００１８】
また、応力膜８は半導体基板２表面の側部２ｂ上にも形成されるため、チャネル領域７を水平方向から挟む位置からチャネル領域７に応力を加えることができ、効果的にチャネル領域７に歪みを発生させることができる。
【００１９】
以下に、本実施の形態に係る半導体装置１の製造工程の一例を示す。
【００２０】
（半導体装置の製造）
図２Ａ（ａ）〜（ｃ）、図２Ｂ（ｄ）〜（ｆ）、図２Ｃ（ｇ）〜（ｈ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。
【００２１】
まず、図２Ａ（ａ）に示すように、イオン注入法によりウェル（図示しない）を形成した半導体基板２上にゲート絶縁膜３、ゲート電極４、キャップ膜１０を形成する。
【００２２】
ここで、ゲート絶縁膜３、ゲート電極４、キャップ膜１０は、例えば、以下の方法により形成される。まず、ＳｉＯ２膜等のゲート絶縁膜３の材料膜、多結晶Ｓｉ膜等のゲート電極４の材料膜、ＳｉＮ等のキャップ膜１０の材料膜を熱酸化法、またはＣＶＤ法により、それぞれ形成する。なお、ゲート電極４の材料膜が多結晶Ｓｉ膜等である場合は、ゲート電極４の材料膜の形成後に、イオン注入法により導電型不純物を注入する。注入する導電型不純物は、ｐ型トランジスタの場合はＢ、ＢＦ２等のｐ型不純物イオン、ｎ型トランジスタの場合はＡｓ、Ｐ等のｎ型不純物イオンが用いられる。次に、光リソグラフィー法、Ｘ線リソグラフィー法、または電子ビームリソグラフィー法によってレジストパターンを形成し、ＲＩＥ（Reactive Ion Etching）法によってキャップ膜１０の材料膜、ゲート電極４の材料膜、ゲート絶縁膜３の材料膜をエッチング加工し、ゲート絶縁膜３、ゲート電極４、キャップ膜１０を形成する。
【００２３】
次に、図２Ａ（ｂ）に示すように、キャップ膜１０をマスクとして、イオン注入法等により半導体基板２に導電型不純物を注入し、エクステンション領域５ｅを形成する。注入する導電型不純物は、ｐ型トランジスタの場合はｐ型不純物イオン、ｎ型トランジスタの場合はｎ型不純物イオンが用いられる。
【００２４】
次に、図２Ａ（ｃ）に示すように、ゲート電極４の側面にゲート側壁６を形成する。ここで、ゲート側壁６は、ＳｉＯ２等のゲート側壁６の材料膜をゲート電極４の側面を覆うように堆積させた後、ＲＩＥ法によりゲート側壁６の材料膜をエッチング加工することにより形成される。
【００２５】
次に、図２Ｂ（ｄ）に示すように、キャップ膜１０およびゲート側壁６をマスクとして、ＲＩＥ法等により半導体基板２上面をエッチングし、凹部２ｃを形成する。ここで、半導体基板２表面の凹部２ｃの底面に位置する部分を底部２ａ、凹部２ｃの内側面に位置する部分を側部２ｂとする。
【００２６】
次に、図２Ｂ（ｅ）に示すように、半導体基板２上の全面に不純物含有膜１１を形成する。不純物含有膜１１は、例えば、ＣＶＤ法により多結晶Ｓｉ膜等の膜を堆積させた後、これにイオン注入法により導電型不純物を注入することにより形成される。また、ＣＶＤ法等により、予め導電型不純物を含んだ膜を堆積させて不純物含有膜１１としてもよい。ここで、導電型不純物は、ｐ型トランジスタの場合はｐ型不純物イオン、ｎ型トランジスタの場合はｎ型不純物イオンが用いられる。この不純物含有膜１１は、続く工程において固相拡散法の不純物拡散源として用いられる。
【００２７】
次に、図２Ｂ（ｆ）に示すように、熱処理を施すことにより、不純物含有膜１１に含まれる導電型不純物を半導体基板２内へ拡散移動させ、ソース・ドレイン領域５を形成する。このとき、不純物含有膜１１は半導体基板２表面の底部２ａと側部２ｂの両方に接しており、導電型不純物は底部２ａと側部２ｂの両方から実質的に同じ条件で侵入する。そのため、ソース・ドレイン領域５は、半導体基板２表面の底部２ａおよび側部２ｂからほぼ同じ深さまで形成される。
【００２８】
次に、図２Ｃ（ｇ）に示すように、ウェットエッチング等により、不純物含有膜１１およびキャップ層１０を除去する。
【００２９】
次に、図２Ｃ（ｈ）に示すように、プラズマＣＶＤ法等により、半導体基板２上の全面に応力膜８を形成する。
【００３０】
なお、ソース・ドレイン領域５の形成は、図２Ｂ（ｅ）、（ｆ）に示したように、固相拡散法により行ってもよいが、プラズマ拡散法により行ってもよい。具体的には、図２Ｂ（ｄ）に示した凹部２ｃを形成する工程の後、導電型不純物を含むプラズマに半導体基板２を曝し、半導体基板２に所定の電圧を印加することにより、プラズマ中の導電型不純物を半導体基板２内に注入する。この場合にも、導電型不純物は底部２ａと側部２ｂの両方から半導体基板２内に実質的に同じ条件で侵入するため、ソース・ドレイン領域５は、半導体基板２表面の底部２ａおよび側部２ｂからほぼ同じ深さまで形成される。
【００３１】
（第１の実施の形態の効果）
図３Ａは、参考例としての半導体装置の断面図である。図３Ａに示す半導体装置１００は、第１の実施の形態に係る半導体装置１とほぼ同じ構成を有するが、ソース・ドレイン領域はイオン注入法により形成されるものとする。
【００３２】
ソース・ドレイン領域をイオン注入法により形成する場合、側部１０２ｂから半導体基板１０２内部に導電型不純物を注入するためには、半導体基板１０２表面に垂直な方向からある程度の角度をもって注入を行う必要がある。ここで、導電型不純物の注入軌道Ｒと側部１０２ｂのなす角をθとする。
【００３３】
図３Ｂは、シミュレーションにより計算した半導体装置１００のトランジスタの駆動電流とθとの関係を表したグラフである。ここで、Ｉｄθは、角度θでイオン注入法により導電型不純物を注入してソース・ドレイン領域を形成した場合のトランジスタの駆動電流である。図３Ｂの縦軸は、θ＝５０°のときのＩｄθであるＩｄ50を１としたときのＩｄθの大きさであり、横軸はθ（単位はｄｅｇ）である。
【００３４】
図３Ｂからわかるように、θが約２０°よりも小さくなると、駆動電流の大きさが著しく低下する。これは、角度が小さくなると導電型不純物の注入される深さが浅くなり、ソース・ドレイン領域の深さが不十分になるためである。このため、十分な大きさの駆動電流を得るためには、θを約２０°よりも大きくする必要がある。
【００３５】
図３Ｃは、参考例としての半導体装置の断面図である。図３Ｃに示す半導体装置２００は半導体装置１００の有するトランジスタを並列に複数並べた構造を有する。なお、簡単のため、ゲート側壁を省略して以下の考察を行う。
【００３６】
半導体装置２００のソース・ドレイン領域２０５をイオン注入で形成する場合、隣接するトランジスタのゲート電極２０４等に妨げられないような角度で導電型不純物を注入する必要がある。
【００３７】
ここで、トランジスタＴ１の側部２０２ｂの下端とトランジスタＴ２の側面の上端を結んだ直線がトランジスタＴ１の側部２０２ｂとなす角をθｍａｘとする。θｍａｘは、トランジスタＴ２のゲート電極２０４に妨げられずに、トランジスタＴ１の側部２０２ｂの下端まで導電型不純物を注入するために必要なθの最大値であり、θがθｍａｘを超えると、トランジスタＴ１の側部２０２ｂの下端まで導電型不純物を注入することができない。
【００３８】
１つのトランジスタＴ１の側部２０２ｂと、そのトランジスタに隣接するトランジスタＴ２のゲート電極２０４の側面との間の半導体基板２表面に水平な方向の距離をＸ、トランジスタＴ１とトランジスタＴ２の間の底部２０２ａと、トランジスタＴ２の上面との間の半導体基板２表面に垂直な方向の距離をＹとすると、Ｘ／Ｙ＝ｔａｎθｍａｘという関係が成り立つ。
【００３９】
図３Ｂに示したシミュレーション結果を考慮すれば、十分な大きさの駆動電流を得るために必要な深さを有するソース・ドレイン領域を半導体基板２０２の側部２０２ｂの下端に隣接する領域にまで形成するためには、θｍａｘが約２０°よりも大きいことが必要になる。すなわち、Ｘ／Ｙ＝ｔａｎθｍａｘ＞ｔａｎθ（θ＝２０°）≒０．３６の関係を満たす必要があり、隣接するトランジスタ同士の間隔を一定の間隔よりも狭めることができないことになる。なお、ゲート側壁の存在を考慮して、ゲート側壁が導電型不純物の注入を妨げる位置にある場合は、隣接するトランジスタ同士の間隔をさらに拡げなければならない。
【００４０】
一方、本発明の第１の実施の形態に係る半導体装置１によれば、固相拡散法、プラズマ拡散法等の方法を用いることにより、複数のトランジスタが並列に並んでいる場合であっても、隣接するトランジスタ同士の間隔に関わらず、ソース・ドレイン領域５を全ての領域において半導体基板２表面の底部２ａおよび側部２ｂからほぼ同じ深さまで形成することができる。具体的には、Ｘ／Ｙ≦０．３６の関係にある場合であっても、ソース・ドレイン領域５を全ての領域において半導体基板２表面の底部２ａおよび側部２ｂからほぼ同じ深さまで形成することができる。
【００４１】
〔第２の実施の形態〕
本発明の第２の実施の形態は、半導体基板２上に形成したエピタキシャル層９をソース・ドレイン領域として用いる点において第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については、簡単のために説明を省略する。
【００４２】
（半導体装置の構成）
図４は、本発明の第２の実施の形態に係る半導体装置の断面図である。半導体装置１は、半導体基板２上にゲート絶縁膜３を介して形成されたゲート電極４と、半導体基板２内のゲート電極４下の領域に形成されたチャネル領域７と、半導体基板２表面の底部２ａおよび側部２ｂ上に形成されたエピタキシャル層９と、エピタキシャル層９とチャネル領域７との間に形成されたエクステンション領域５ｅと、ゲート電極４の側面に形成されたゲート側壁６と、半導体基板２上の全体を覆うように形成された応力膜８と、を有して概略構成される。
【００４３】
エピタキシャル層９は、半導体基板２表面の底部２ａおよび側部２ｂ上に形成され、側部２ｂ上に位置する部分の上面の高さがチャネル領域７の下端よりも低くなるような形状を有する。これは、チャネル領域７を水平方向から挟む位置に応力膜８を形成し、チャネル領域７に効果的に歪みを発生させるためである。
【００４４】
また、エピタキシャル層９は、導電型不純物を含むＳｉ結晶、ＳｉＧｅ結晶等が用いられる。ここで、導電型不純物は、ｐ型トランジスタの場合はＢ、ＢＦ２等のｐ型不純物イオン、ｎ型トランジスタの場合はＡｓ、Ｐ等のｎ型不純物イオンが用いられる。
【００４５】
以下に、本実施の形態に係る半導体装置１の製造工程の一例を示す。
【００４６】
（半導体装置の製造）
図５Ａ（ａ）〜（ｃ）、図５Ｂ（ｄ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図である。
【００４７】
まず、図５Ａ（ａ）に示すように、第１の実施の形態において図２Ａ（ａ）〜（ｃ）に示した、ゲート側壁６を形成するまでの工程を行う。
【００４８】
次に、図５Ａ（ｂ）に示すように、キャップ膜１０およびゲート側壁６をマスクとして、ＲＩＥ法等により半導体基板２上面をエッチングし、凹部２ｃを形成する。ここで、半導体基板２表面の凹部２ｃの底面に位置する部分を底部２ａ、凹部２ｃの内側面に位置する部分を側部２ｂとする。
【００４９】
次に、図５Ａ（ｃ）に示すように、半導体基板２表面の底部２ａ、および側部２ｂからＳｉ結晶等の結晶をエピタキシャル成長させてエピタキシャル層９を形成する。なお、導電型不純物は、エピタキシャル成長時に、インサイチュで注入されることが好ましい。エピタキシャル成長後にイオン注入法等により注入することもできるが、この場合、導電型不純物の注入角度の問題から、隣接するトランジスタとの間隔に制限ができる。
【００５０】
次に、図５Ａ（ｄ）に示すように、プラズマＣＶＤ法等により、半導体基板２上の全面に応力膜８を形成する。
【００５１】
（第２の実施の形態の効果）
本発明の第２の実施の形態に係る半導体装置１４によれば、エピタキシャル層９をソース・ドレイン領域として用いて、第１の実施の形態に係る半導体装置１と同様の効果を得ることができる。
【００５２】
〔他の実施の形態〕
本発明は、上記各実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。また、発明の主旨を逸脱しない範囲内において上記各実施の形態の構成要素を任意に組み合わせることができる。
【図面の簡単な説明】
【００５３】
【図１】本発明の第１の実施の形態に係る半導体装置の断面図である。
【図２Ａ】（ａ）〜（ｃ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図２Ｂ】（ｄ）〜（ｆ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図２Ｃ】（ｇ）〜（ｈ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図３Ａ】参考例としての半導体装置の断面図である。
【図３Ｂ】シミュレーションにより計算した半導体装置のトランジスタの駆動電流と導電型不純物の注入角度θとの関係を表したグラフである。
【図３Ｃ】参考例としての半導体装置の断面図である。
【図４】本発明の第２の実施の形態に係る半導体装置の断面図である。
【図５Ａ】（ａ）〜（ｃ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図５Ｂ】（ｄ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図である。
【符号の説明】
【００５４】
１    半導体装置
２    半導体基板
２ａ  底部
２ｂ  側部
２ｃ  凹部
４    ゲート電極
５    ソース・ドレイン領域
７    チャネル領域
８    応力膜
９    エピタキシャル層
１１  不純物含有膜
【図１】
2009099768.tif 000003
【図２Ａ】
2009099768.tif 000004
【図２Ｂ】
2009099768.tif 000005
【図２Ｃ】
2009099768.tif 000006
【図３Ａ】
2009099768.tif 000007
【図３Ｂ】
2009099768.tif 000008
【図３Ｃ】
2009099768.tif 000009
【図４】
2009099768.tif 000010
【図５Ａ】
2009099768.tif 000011
【図５Ｂ】
2009099768.tif 000012