(57)【要約】【課題】多値データ記憶でのデータ保持特性改善を図った抵抗変化メモリ装置を提供する。【解決手段】書き換え可能な抵抗値をデータとして不揮発に記憶するメモリセルが配列され、メモリセルは高抵抗側が安定状態であって、少なくとも３つの抵抗値Ｒ０，Ｒ１及びＲ２（但し、Ｒ０＜Ｒ１＜Ｒ２）が選択的に設定される多値データ記憶を行う抵抗変化メモリ装置において、抵抗値Ｒ０とＲ１の間及びＲ１とＲ２の間の抵抗値ギャップをそれぞれ、ΔＲ１及びΔＲ２として、ΔＲ１＞ΔＲ２に設定される。【選択図】図８
2009099206.tif 000002
【特許請求の範囲】
【請求項１】
書き換え可能な抵抗値をデータとして不揮発に記憶するメモリセルが配列され、メモリセルは高抵抗側が安定状態であって、少なくとも３つの抵抗値Ｒ０，Ｒ１及びＲ２（但し、Ｒ０＜Ｒ１＜Ｒ２）が選択的に設定される多値データ記憶を行う抵抗変化メモリ装置において、
抵抗値Ｒ０とＲ１の間及びＲ１とＲ２の間の抵抗値ギャップをそれぞれ、ΔＲ１及びΔＲ２として、ΔＲ１＞ΔＲ２に設定される
ことを特徴とする抵抗変化メモリ装置。
【請求項２】
前記メモリセルは、最高抵抗値Ｒ３をリセット状態として、前記抵抗値Ｒ２，Ｒ１及びＲ０が選択的にセットされる４値データ記憶を行うものであって、抵抗値Ｒ２とＲ３の間の抵抗値ギャップをΔＲ３として、ΔＲ１＞ΔＲ２≧ΔＲ３に設定される
ことを特徴とする請求項１記載の抵抗変化メモリ装置。
【請求項３】
前記メモリセルは、最高抵抗値Ｒ３をリセット状態として、前記抵抗値Ｒ２，Ｒ１及びＲ０が選択的にセットされる４値データ記憶を行うものであって、抵抗値Ｒ０，Ｒ１，Ｒ２及びＲ３のそれぞれの間に設定される読み出ししきい値Ｒｒ１，Ｒｒ２及びＲｒ３と、抵抗値Ｒ１，Ｒ２及びＲ３の分布下限値との間のギャップをそれぞれ、ΔＲ１’，ΔＲ２’及びΔＲ３’として、ΔＲ１’＞ΔＲ２’≧ΔＲ３’に設定される
ことを特徴とする請求項１記載の抵抗変化メモリ装置。
【請求項４】
前記メモリセルは、最高抵抗値Ｒ３をリセット状態として、前記抵抗値Ｒ２，Ｒ１及びＲ０が選択的にセットされる４値データ記憶を行うものであって、抵抗値Ｒ０，Ｒ１，Ｒ２及びＲ３のそれぞれの間に設定される読み出ししきい値Ｒｒ０，Ｒｒ１及びＲｒ２と、抵抗値Ｒ０，Ｒ１及びＲ２の分布上限値との間のギャップをそれぞれ、ΔＲ０”，ΔＲ１”及びΔＲ２”として、ΔＲ０”＞ΔＲ１”≧ΔＲ２”に設定される
ことを特徴とする請求項１記載の抵抗変化メモリ装置。
【請求項５】
前記メモリセルは、最高抵抗値Ｒ３をリセット状態として、前記抵抗値Ｒ２，Ｒ１及びＲ０が選択的にセットされる４値データ記憶を行うものであって、抵抗値Ｒ２とＲ３の間の抵抗値ギャップをΔＲ３として、ΔＲ１＞ΔＲ２かつ、ΔＲ３＞ΔＲ２に設定される
ことを特徴とする請求項１記載の抵抗変化メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、抵抗変化メモリ装置に係り、特に多値データ記憶を行う場合のデータ保持特性改善に関する。
【背景技術】
【０００２】
近年、フラッシュメモリの後継候補として、抵抗変化メモリが注目されている。ここで抵抗変化メモリ装置には、遷移金属酸化物を記録層としてその抵抗値状態を不揮発に記憶する狭義の抵抗変化メモリ（ＲｅＲＡＭ: Resistance RAM）の他、カルコゲナイド等を記録層として用いてその結晶状態（導体）と非晶質状態（絶縁体）の抵抗値情報を利用する相変化メモリ（ＰＣＲＡＭ: Phase Change RAM）も含むものとする。
【０００３】
ＲｅＲＡＭの可変抵抗素子には、２種の動作モードがあることが知られている。一つは、印加電圧の極性を切り替えることにより、高抵抗状態と低抵抗状態とを設定するもので、これはパイポーラ型といわれる。もう一つは、印加電圧の極性を切り替えることなく、電圧値と電圧印加時間を制御することにより、高抵抗状態と低抵抗状態の設定を可能とするもので、これはユニポーラ型といわれる（例えば、非特許文献１参照）。
【０００４】
高密度メモリセルアレイを実現するためには、ユニポーラ型が好ましい。ユニポーラ型の場合、トランジスタを用いることなく、ビット線とワード線のクロスポイントに可変抵抗素子とダイオード等の整流素子を重ねることにより、セルアレイが構成できるからである。更にこの様なセルアレイを三次元的に積層配列することにより、セルアレイ面積を増大させることなく、大容量を実現することが可能になる（例えば、特許文献１参照）。
【０００５】
ＲｅＲＡＭのデータ保持特性は、抵抗状態の安定性により決まる。例えば、高抵抗状態をリセット状態（熱的安定状態）とし、低抵抗状態をセット状態としたとき、通常はセット状態のリセット状態へのシフトが問題になる。多数回の読み出しにより、セット状態の低抵抗値が次第に高抵抗値側にシフトする。
【０００６】
但し、記録層の構成によっては、低抵抗状態が安定状態である場合もあり、この場合は、高抵抗状態が低抵抗状態にシフトしやすいということになる。例えば、ＰＣＲＡＭにおいては一般に、高抵抗状態でのデータ保持特性が問題になる。
【０００７】
このデータ保持特性は、特に多値データ記憶を行う場合に大きな問題になる。
【特許文献１】特表２００６−５１４３９２
【非特許文献１】Y. Hosoi et al, "High Speed Unipolar Switching Resistance RAM(RRAM) Technology" IEEE International Electron Devices Meeting 2006 Technical Digest p.793-796
【発明の開示】
【発明が解決しようとする課題】
【０００８】
この発明は、多値データ記憶でのデータ保持特性改善を図った抵抗変化メモリ装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
この発明の一態様による抵抗変化メモリ装置は、書き換え可能な抵抗値をデータとして不揮発に記憶するメモリセルが配列され、メモリセルは高抵抗側が安定状態であって、少なくとも３つの抵抗値Ｒ０，Ｒ１及びＲ２（但し、Ｒ０＜Ｒ１＜Ｒ２）が選択的に設定される多値データ記憶を行う抵抗変化メモリ装置において、
抵抗値Ｒ０とＲ１の間及びＲ１とＲ２の間の抵抗値ギャップをそれぞれ、ΔＲ１及びΔＲ２として、ΔＲ１＞ΔＲ２に設定されることを特徴とする。
【発明の効果】
【００１０】
この発明によれば、多値データ記憶でのデータ保持特性改善を図った抵抗変化メモリ装置を提供することができる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照して、この発明の実施の形態を説明する。
【００１２】
図１は、一実施の形態による抵抗変化メモリ（ＲｅＲＡＭ）のセルアレイ等価回路を示している。互いに交差するワード線ＷＬｉ（ＷＬ１，ＷＬ２，…）とビット線ＢＬｊ（ＢＬ１，ＢＬ２，…）の各交差部に、メモリセルＭＣｉｊ（ＭＣ１１，ＭＣＣ１２，…，ＭＣ２１，ＭＣ２２，…）が配置される。
【００１３】
メモリセルＭＣは、可変抵抗素子ＶＲとダイオードＤｉの直列接続により構成される。可変抵抗素子ＶＲは、電気的或いは熱的に抵抗値を可変設定でき、かつその抵抗値をデータとして不揮発に記憶することができる。具体的なレイアウトは示さないが、例えば、ワード線ＷＬ上にダイオードＤｉと可変抵抗素子ＶＲが積層され、その上にビット線ＢＬがワード線ＷＬと直交する方向に配列されて構成される。
【００１４】
大容量の抵抗変化メモリを得るためには、図２に示すように複数のセルアレイを積層した三次元セルアレイ構成とする。ここでは、シリコン基板２１上に４層のセルアレイＣＡ０−ＣＡ４を積層した例を示している。各セルアレイのワード線ＷＬは、ビア配線２４により共通接続されて、基板２１上のワード線駆動回路２３に接続される。各セルアレイのビット線ＢＬは独立に、それぞれビア配線２５を介して、基板２１上のビット線選択回路／センスアンプ回路２２に接続される。
【００１５】
図３は、可変抵抗素子ＶＲの一例の模式的構造と共にデータ記憶の態様を示している。可変抵抗素子ＶＲは、電極３１，３２の間に、抵抗値を可変設定できる記録層３３を挟んで構成される。ここでは、記録層３３が第１の金属酸化物３３ａと第２の金属酸化物３３ｂの積層構造である場合の例を示している。
【００１６】
具体例を挙げれば、第１の金属酸化物３３ａは、Ｍｇを含むＭｎスピネル（ＭｇＭｎ２Ｏ４）であり、第２の金属酸化物３３ｂは、キャビティサイト（Ｌ）を有するＴｉスピネル（ＬＴｉ２Ｏ４）である。
【００１７】
図３の左側が、熱的に安定な高抵抗状態（リセット状態）である。この状態から電極３１，３２間に、電極３１側が正となる電圧を印加すると、第１の金属酸化物３３ａ内のＭｇが第２の金属酸化物３３ｂに移動してそのキャビティサイトに捉えられ、低抵抗状態となる（セット動作）。低抵抗状態で一定の電圧を印加して適当な時間ジュール熱を発生させると、元の高抵抗状態に戻る（リセット動作）。
【００１８】
図４は、以上の高抵抗状態と低抵抗状態の電気化学ポテンシャル分布を模式的に示している。即ちこの例では、セット、リセット動作がそれぞれ電圧（電場）過程、熱過程として行われて、データ書き込み／消去が行われる。電気化学ポテンシャルの低い高抵抗状態が安定状態である。ポテンシャル障壁の低い低抵抗状態は、相対的に不安定であり、これがデータ保持特性を決定する。
【００１９】
図５は、ＰＣＲＡＭの場合の素子構造とセット、リセット動作を示している。ＰＣＲＡＭの場合は、電極４１，４２間に記録層としてカルコゲナイド層４３を挟んでメモリセル（可変抵抗素子）が構成される。記録層が結晶状態のときが低抵抗状態（導体）でありかつ安定状態である。
【００２０】
この状態から、ジュール熱で加熱して急冷すると、記録層は非晶質となり、高抵抗（絶縁体）状態になる（セット動作）。高抵抗状態で加熱して徐冷すると、記録層が結晶化して低抵抗状態に戻る（リセット動作）。この明細書では、安定状態をリセット状態と定義しており、先のＲｅＲＡＭの場合とは抵抗値の状態とセット、リセットの関係は逆になる。
【００２１】
このＰＣＲＡＭの場合は、上述のように高抵抗状態が相対的に不安定であり、この状態がデータ保持特性を決定することになる。
【００２２】
次に、図１のセルアレイ構成を参照して、データ書き込み（セット）及び消去（リセット）の基本動作を説明する。図６は、ビット線ＢＬ２とワード線ＷＬ２により選択されるメモリセルＭＣ２２にセット又はリセットを行う場合の動作波形を示している。
【００２３】
セット時、非選択ビット線ＢＬ１はＶｓｓを保った状態で、選択ビット線ＢＬ２にセット電圧ＶＰＧＭを与える。セット電圧ＶＰＧＭは、ダイオードＤｉの順方向電圧をＶｄ、可変抵抗素子ＶＲに与えるべき電圧をＶｐとして、ＶＰＧＭ＝Ｖｄ＋Ｖｐである。
【００２４】
選択ビット線ＢＬ２にセット電圧ＶＰＧＭを与える時同時に、非選択ワード線ＷＬ１に同じ電圧ＶＰＧＭを書き込み阻止電圧として与える。選択ワード線ＷＬ２は、Ｖｓｓを保つ。
【００２５】
これにより、ビット線ＢＬ２とワード線ＷＬ２により選択されたメモリセルＭＣ２２においてのみ、可変抵抗素子ＶＲに所望のセット電圧Ｖｐがかかり、電場モードのセット動作(書き込み動作)が行われる。
【００２６】
リセット時は、電圧とその印加時間がセット時と異なる。即ち、選択ビット線ＢＬ２にセット電圧ＶＰＧＭより低いリセット電圧ＶＥＲＡを与える。リセット電圧ＶＥＲＡは、可変抵抗素子ＶＲに与えるべき電圧をＶｒｓ（＜Ｖｐ）として、ＶＥＲＡ＝Ｖｄ＋Ｖｒｓである。非選択ワード線ＷＬ１に同じ電圧ＶＥＲＡを消去阻止電圧として与えること、選択ワード線ＷＬ２がＶｓｓを保つことは、セット動作と同じである。
【００２７】
リセット電圧ＶＥＲＡの印加時間はセット時より長くする。これにより、可変抵抗素子が発生するジュール熱による熱過程で、選択セルＭＣ２２のリセット動作（消去動作）が行われる。
【００２８】
ここまで、基本的なセット、リセット動作を説明したが、この実施の形態では、多値データ記憶を行う。即ち、３以上の抵抗値をデータとして利用する。この場合重要なことは、複数の抵抗値のなかの不安定な抵抗状態（抵抗値がシフトしやすい抵抗状態）に着目して、各データ抵抗値レベルを設定することである。以下では、４値データ記憶を行う場合について説明する。
【００２９】
具体的な４値データ設定例を説明する前に、図７を参照して書き込みシーケンスを簡単に説明すれば、次のようになる。図７は、図１のセルアレイにおいて、セルＭＣ２２が選択された場合の書き込み動作波形を示している。
【００３０】
選択セルＭＣ２２について、まずリセットを行い、その後ベリファイ読み出しと書き込みとを繰り返す。リセット動作は、先の基本動作説明で説明したと同様に、選択ビット線ＢＬ２と非選択ワード線ＷＬ１にリセット電圧ＶＥＲＡを与え、一定時間の熱過程により、選択セルを高抵抗状態にリセットする。
【００３１】
ベリファイ読み出しは、選択ビット線ＢＬ２に読み出し電圧ＶＲＥＡＤを与えて、選択セルＭＣ２２の抵抗値を確認する動作である。読み出し電圧ＶＲＥＡＤは、ダイオードＤｉの順方向立ち上がり電圧をＶｄとし、可変抵抗素子に与えるに必要な読み出し電圧をＶｒ（＜Ｖｒｓ）として、ＶＲＥＡＤ＝Ｖｄ＋Ｖｒである。セットの場合と同様に非選択ワード線ＷＬ１にはＶＲＥＡＤを阻止電圧として与える。
【００３２】
この様な書き込みシーケンスにより、リセット状態（高抵抗状態）から、順次低抵抗側にシフトした計４つの抵抗状態を得ることができる。以下には、その４つの抵抗状態の設定例をいくつか説明する。
【００３３】
［第１の４値データ設定例］
図８は、低抵抗のセット状態が高抵抗側に抵抗値シフトし易いＲｅＲＡＭについて、第１の４値データの設定例である。最も抵抗の低い抵抗値Ｒ０と、これより順に抵抗値Ｒ１，Ｒ２，Ｒ３を４値データとする。
【００３４】
抵抗値Ｒ０，Ｒ１，Ｒ２の分布上限値Ｒｖｕ０，Ｒｖｕ１，Ｒｖｕ２はそれぞれ、セット動作でのベリファイ読み出しで決まるレベルである。抵抗値Ｒ３の分布下限値Ｒｖｌ３は、リセット動作でのベリファイ読み出しで決まるレベルである。抵抗値Ｒ１，Ｒ２については、上限値のみならず、下限値Ｒｖｌ１，Ｒｖｌ２もベリファイされるものとしている。
【００３５】
最も高い抵抗値のデータＲ３をリセット状態として、抵抗値データＲ２，Ｒ１，Ｒ０がセットされるものとすると、抵抗値Ｒ０が最も不安定で高抵抗側に抵抗値シフトし易い。そこで各抵抗値Ｒ０，Ｒ１，Ｒ２，Ｒ３間の抵抗値ギャップをΔＲ１，ΔＲ２，ΔＲ３として、このデータ設定例では、ΔＲ１＞ΔＲ２≧ΔＲ３とする。
【００３６】
即ち、少なくとも最低抵抗値Ｒ０と次の抵抗値Ｒ１の間のギャップΔＲ１を他の抵抗値状態の間のギャップより大きく設定することにより、抵抗値Ｒ０の高抵抗側への多少のシフトがあったとしても、抵抗値Ｒ０とＲ１との判別が可能になる。従って良好なデータ保持特性が得られる。ΔＲ２とΔＲ３とは同じでもよい。
【００３７】
なお実際上の抵抗値データ分布は、大きな抵抗値レンジ内に設定されるので、図８の抵抗値分布は横軸（抵抗Ｒの軸）がリニアスケールではなく対数スケールとなる。この場合、上述した抵抗値差の関係ΔＲ１＞ΔＲ２≧ΔＲ３に相当する必要な関係は、ΔＲ１／Ｒ１＞ΔＲ２／Ｒ２≧ΔＲ３／Ｒ３となる。ここで、Ｒ１，Ｒ２，Ｒ３は抵抗値分布の中心値をとるか、或いはそれぞれの分布下限値Ｒｖｌ１，Ｒｖｌ２，Ｒｖｌ３でもよい。
【００３８】
［第２の４値データ設定例］
図９は、同様に低抵抗のセット状態が抵抗値シフトし易いＲｅＲＡＭについて、第２の４値データの設定例である。ここでは、図８の例と同様の４つの抵抗値Ｒ０，Ｒ１，Ｒ２，Ｒ３について、それぞれの抵抗値分布の間に設定される読み出ししきい値抵抗値をＲｒ１，Ｒｒ２，Ｒｒ３とする。
【００３９】
これらの読み出ししきい値Ｒｒ１，Ｒｒ２，Ｒｒ３とデータＲ１，Ｒ２，Ｒ３の分布下限値Ｒｖｌ１，Ｒｖｌ２，Ｒｖｌ３との間のギャップをそれぞれ、ΔＲ１’，ΔＲ２’，ΔＲ３’として、ΔＲ１’＞ΔＲ２’≧ΔＲ３’を満たすようにする。この様に設定すれば、抵抗値Ｒ０の高抵抗側への多少のシフトがあったとしても、抵抗値Ｒ０とＲ１との判別が可能になり、良好なデータ保持特性が得られる。ΔＲ２’とΔＲ３’とは同じでもよい。
【００４０】
この場合も、抵抗値データ分布が対数スケールである場合には、上述した抵抗値差の関係ΔＲ１’＞ΔＲ２’≧ΔＲ３’に対応する必要な関係は、ΔＲ１’／Ｒｒ１＞ΔＲ２’／Ｒｒ２≧ΔＲ３’／Ｒｒ３となる。
【００４１】
［第３の４値データ設定例］
図１０は、同様に低抵抗のセット状態が抵抗値シフトし易いＲｅＲＡＭについて、第３の４値データの設定例である。ここでは、図８，図９の例と同様の４つの抵抗値Ｒ０，Ｒ１，Ｒ２，Ｒ３について、それぞれの抵抗値分布の間に設定される読み出ししきい値抵抗値をＲｒ０，Ｒｒ１，Ｒｒ２とする。
【００４２】
これらの読み出ししきい値Ｒｒ０，Ｒｒ１，Ｒｒ２と抵抗値Ｒ０，Ｒ１，Ｒ２の分布上限値Ｒｖｕ０，Ｒｖｕ１，Ｒｖｕ２との間のギャップをそれぞれ、ΔＲ０”，ΔＲ１”，ΔＲ２”として、ΔＲ０”＞ΔＲ１”≧ΔＲ２”を満たすようにする。この様に設定すれば、抵抗値Ｒ０の高抵抗側への多少のシフトがあったとしても、抵抗値Ｒ０とＲ１との判別が可能になり、良好なデータ保持特性が得られる。ΔＲ１”とΔＲ２”とは同じでもよい。
【００４３】
この場合も、抵抗値データ分布が対数スケール上に設定された場合には、上述した抵抗値差の関係ΔＲ０”＞ΔＲ１”≧ΔＲ２”に対応する必要な関係は、ΔＲ０”／Ｒｒ０＞ΔＲ１”／Ｒｒ１≧ΔＲ２”／Ｒｒ２となる。
【００４４】
［第４の４値データ設定例］
図１１は、同様に低抵抗のセット状態が抵抗値シフトし易いＲｅＲＡＭについて、第４の４値データの設定例であり、図８に示した第１の４値データ設定例の変形例である。即ち、図８の例では、ΔＲ２≧ΔＲ３としたが、最も高抵抗で安定状態にあるはずの抵抗値（リセット状態）Ｒ３が低抵抗側にシフトしやすい事態もあり得る。この点を考慮して、ΔＲ３＞ΔＲ２としている。ΔＲ１＞ΔＲ２は、第１の４値データ設定例と同じである。
【００４５】
この場合も、抵抗値データ分布が対数スケール上に設定された場合には、上述した抵抗値差の関係ΔＲ３＞ΔＲ２かつ、ΔＲ１＞ΔＲ２に対応する必要な関係は、ΔＲ３／Ｒ３＞ΔＲ２／Ｒ２かつ、ΔＲ１／Ｒ１＞ΔＲ２／Ｒ２となる。ここで、Ｒ１，Ｒ２，Ｒ３は抵抗値分布の中心値をとるか、或いはそれぞれの分布下限値Ｒｖｌ１，Ｒｖｌ２，Ｒｖｌ３でもよい。
【００４６】
［第５の４値データ設定例］
図１２は、同様に低抵抗のセット状態が抵抗値シフトし易いＲｅＲＡＭについて、第５の４値データの設定例であり、図９に示した第２の４値データ設定例の変形例である。即ち、図９の例では、ΔＲ２’≧ΔＲ３’としたが、最も高抵抗で安定状態にあるはずの抵抗値（リセット状態）Ｒ３が低抵抗側にシフトしやすい事態もあり得る。この点を考慮して、ΔＲ３’＞ΔＲ２’としている。ΔＲ１’＞ΔＲ２’は、第２の４値データ設定例と同じである。
【００４７】
この場合も、抵抗値データ分布が対数スケール上に設定された場合は、上述した抵抗値差の関係ΔＲ３’＞ΔＲ２’かつ、ΔＲ１’＞ΔＲ２’に対応する必要な関係は、ΔＲ３’／Ｒｒ３＞ΔＲ２’／Ｒｒ２かつ、ΔＲ１’／Ｒｒ１＞ΔＲ２’／Ｒｒ２となる。
［第６の４値データ設定例］
図１３は、同様に低抵抗のセット状態が抵抗値シフトし易いＲｅＲＡＭについて、第６の４値データの設定例であり、図１０に示した第３の４値データ設定例の変形例である。即ち、図１０の例では、ΔＲ１”≧ΔＲ２”としたが、最も高抵抗で安定状態にあるはずの抵抗値（リセット状態）Ｒ３が低抵抗側にシフトしやすい事態もあり得る。この点を考慮して、ΔＲ２”＞ΔＲ１”としている。ΔＲ０”＞ΔＲ１”とすることは、第３の４値データ設定例と同じである。
【００４８】
この場合も、抵抗値データ分布が対数スケール上に設定された場合は、上述した抵抗値差の関係ΔＲ２”＞ΔＲ１”かつ、ΔＲ０”＞ΔＲ１”に対応する必要な関係は、ΔＲ２”／Ｒｒ２＞ΔＲ１”／Ｒｒ１かつ、ΔＲ０”／Ｒｒ０＞ΔＲ１”／Ｒｒ１となる。
【００４９】
ここまで説明した第１乃至第６の４値データ設定例は、低抵抗のセット状態が高抵抗側に抵抗値シフトしやすいＲｅＲＡＭについてであった。次に、セット状態が不安定な高抵抗状態であり、これが低抵抗側にシフトしやすい場合の４値データ設定例を挙げる。具体的には、記録層としてカルコゲナイドを用いたＰＣＲＡＭの場合である。
【００５０】
なお、以下のデータ設定例でも抵抗値分布を対数スケール上に表した場合には、単純な抵抗値差の大小関係に代わって、先の第１乃至第５の設定例で説明したと同様に、抵抗値差／抵抗値の大小関係として設定されることになる。その詳細は以下の設定例では説明を省く。
【００５１】
［第７の４値データ設定例］
図１４は、高抵抗のセット状態が低抵抗側に抵抗値シフトし易いＰＣＲＡＭについて、第７の４値データの設定例である。最も低い抵抗値Ｒ０と、これより順に高くなる抵抗値Ｒ１，Ｒ２，Ｒ３を４値データとする。
【００５２】
抵抗値Ｒ１，Ｒ２，Ｒ３の分布下限値Ｒｖｌ１，Ｒｖｌ２，Ｒｖｌ３はそれぞれ、セット動作でのベリファイ読み出しで決まるレベルである。抵抗値Ｒ０の分布上限値Ｒｖｕ０は、リセット動作でのベリファイ読み出しで決まるレベルである。抵抗値Ｒ１，Ｒ２については、下限値のみならず、上限値Ｒｖｕ１，Ｒｖｕ２もベリファイされるものとしている。
【００５３】
最も低い抵抗値Ｒ０をリセット状態として、抵抗値Ｒ１，Ｒ２，Ｒ３がセットされるものとすると、抵抗値Ｒ３が最も不安定で低抵抗側に抵抗値シフトし易い。そこで各抵抗値Ｒ０，Ｒ１，Ｒ２，Ｒ３間の抵抗値ギャップをΔＲ１，ΔＲ２，ΔＲ３として、このデータ設定例では、ΔＲ３＞ΔＲ２≧ΔＲ１とする。
【００５４】
即ち、少なくとも最高抵抗値Ｒ３と次の抵抗値Ｒ２の間のギャップΔＲ３を他の抵抗値間のギャップより大きく設定することにより、抵抗値Ｒ３の低抵抗側への多少のシフトがあったとしても、抵抗値Ｒ２とＲ３との判別が可能になる。従って良好なデータ保持特性が得られる。ΔＲ１とΔＲ２とは同じでもよい。
【００５５】
［第８の４値データ設定例］
図１５は、同様に高抵抗のセット状態が抵抗値シフトし易いＰＣＲＡＭについて、第８の４値データの設定例である。ここでは、図１４の例と同様の４つの抵抗値Ｒ０，Ｒ１，Ｒ２，Ｒ３について、それぞれの抵抗値分布の間に設定される読み出ししきい値抵抗値をＲｒ１，Ｒｒ２，Ｒｒ３とする。
【００５６】
これらの読み出ししきい値Ｒｒ１，Ｒｒ２，Ｒｒ３と抵抗値Ｒ１，Ｒ２，Ｒ３の分布下限値Ｒｖｌ１，Ｒｖｌ２，Ｒｖｌ３との間のギャップをそれぞれ、ΔＲ１’，ΔＲ２’，ΔＲ３’として、ΔＲ３’＞ΔＲ２’≧ΔＲ１’を満たすようにする。この様に設定すれば、抵抗値Ｒ３の低抵抗側への多少のシフトがあったとしても、抵抗値Ｒ３とＲ２との判別が可能になり、良好なデータ保持特性が得られる。ΔＲ１’とΔＲ２’とは同じでもよい。
【００５７】
［第９の４値データ設定例］
図１６は、同様に高抵抗のセット状態が抵抗値シフトし易いＰＣＲＡＭについて、第９の４値データの設定例である。ここでは、図１４，図１５の例と同様の４つの抵抗値Ｒ０，Ｒ１，Ｒ２，Ｒ３について、それぞれの抵抗値分布の間に設定される読み出ししきい値をＲｒ０，Ｒｒ１，Ｒｒ２とする。
【００５８】
これらの読み出ししきい値Ｒｒ０，Ｒｒ１，Ｒｒ２と抵抗値Ｒ０，Ｒ１，Ｒ２の分布上限値Ｒｖｕ０，Ｒｖｕ１，Ｒｖｕ２との間のギャップをそれぞれ、ΔＲ０”，ΔＲ１”，ΔＲ２”として、ΔＲ２”＞ΔＲ１”≧ΔＲ０”を満たすようにする。この様に設定すれば、抵抗値Ｒ３の低抵抗側への多少のシフトがあったとしても、抵抗値Ｒ３とＲ２との判別が可能になり、良好なデータ保持特性が得られる。ΔＲ１”とΔＲ０”とは同じでもよい。
【００５９】
［第１０の４値データ設定例］
図１７は、同様に高抵抗のセット状態が抵抗値シフトし易いＰＣＲＡＭについて、第１０の４値データの設定例であり、図１４に示した第７の４値データ設定例の変形例である。即ち、図１４の例では、ΔＲ２≧ΔＲ１としたが、最も低抵抗で安定状態にあるはずのデータ抵抗値（リセット状態）Ｒ０が高抵抗側にシフトしやすい事態もあり得る。この点を考慮して、ΔＲ１＞ΔＲ２としている。ΔＲ３＞ΔＲ２は、第７の４値データ設定例と同じである。
【００６０】
［第１１の４値データ設定例］
図１８は、同様に高抵抗のセット状態が抵抗値シフトし易いＰＣＲＡＭについて、第１１の４値データの設定例であり、図１５に示した第８の４値データ設定例の変形例である。即ち、図１５の例では、ΔＲ２’≧ΔＲ１’としたが、最も低抵抗で安定状態にあるはずのデータ抵抗値（リセット状態）Ｒ０が高抵抗側にシフトしやすい事態もあり得る。この点を考慮して、ΔＲ１’＞ΔＲ２’としている。ΔＲ３’＞ΔＲ２’は、第８の４値データ設定例と同じである。
【００６１】
［第１２の４値データ設定例］
図１９は、同様に高抵抗のセット状態が抵抗値シフトし易いＰＣＲＡＭについて、第１２の４値データの設定例であり、図１６に示した第９の４値データ設定例の変形例である。即ち、図１６の例では、ΔＲ１”≧ΔＲ０”としたが、最も低抵抗で安定状態にあるはずのデータ抵抗値（リセット状態）Ｒ０が高抵抗側にシフトしやすい事態もあり得る。この点を考慮して、ΔＲ０”＞ΔＲ１”としている。ΔＲ２”＞ΔＲ１”は、第９の４値データ設定例と同じである。
【００６２】
［ＲｅＲＡＭの読み出し／書き込み回路と動作］
以下には、具体的なＲｅＲＡＭの読み出し／書き込み回路とその動作を説明する。
【００６３】
図２０は、読み出し／書き込み回路を構成する、ビット線セレクタ１０１と、これにより選択されるビット線に接続される書き込みバッファ１０２及び読み出しバッファ１０３と、これらのバッファとデータ線Ｉ／Ｏの間のデータコントロール回路１０４とを示している。
【００６４】
ビット線セレクタ１０１は、ここでは４つのビット線ＢＬ＜０＞〜＜３＞の一つを、選択信号ＢＬＳ＜０＞〜＜３＞により駆動される選択ＮＭＯＳトランジスタＭＮ０〜ＭＮ３により選択する場合を例示している。選択ＮＭＯＳトランジスタＭＮ０〜ＭＮ３は高耐圧トランジスタである。ビット線ＢＬ＜０＞が選択される場合、対応する選択ワード線をＶｓｓ（＝０Ｖ）とし、非選択ワード線には書き込み，読み出しに応じて選択される阻止電圧Ｖｂを与える。
【００６５】
なお、図２で説明した３次元セルアレイの場合には、ビット線セレクタ１０１は、セルアレイ選択とセルアレイ内ビット線選択とを必要とするから、実際にはより複雑なものとなるが、ここでは単純に４ビット線の一つを選択する構成を例として示している。
【００６６】
セレクタ１０１で選択されたビット線は、書き込み選択信号ＢＬＷＳによりスイッチＮＭＯＳトランジスタＭＮ４がオンすると書き込みバッフア１０２に接続され、読み出し選択信号ＢＬＲＳによりスイッチＮＭＯＳトランジスタＭＮ５がオンすると読み出しバッフア１０３に接続される。これらのＮＭＯＳトランジスタＭＮ４，ＭＮ５も高耐圧トランジスタである。
【００６７】
書き込みバッファ１０２は、ＰＭＯＳトランジスタＭＰ２とＮＭＯＳトランジスタＭＮ７からなるＣＭＯＳドライバを有する。ＰＭＯＳトランジスタＭＰ２は、活性化用ＰＭＯＳトランジスタＭＰ１を介して電圧印加ノードＶＷＥに、ＮＭＯＳトランジスタＭＮ７は活性化用ＮＭＯＳトランジスタＮＭ８を介して接地ノードＶｓｓに接続されている。ＣＭＯＳドライバの共通ゲートには、書き込みデータがレベルシフタＬ／Ｓを介して与えられる。
【００６８】
読み出しバッフア１０３に用いられるセンスアンプＳ／Ａには、いくつかのタイプが用いられる。図２１〜図２３にセンスアンプＳ／Ａの例を示す。
【００６９】
図２１のセンスアンプＳ／Ａは、選択ＮＭＯＳトランジスタＭＮ１１を介してビット線ＢＬに接続される、ＰＭＯＳトランジスタＭＰ１１，ＭＰ１２からなる電流源回路２１０を有する。ＰＭＯＳトランジスタＭＰ１２とＮＭＯＳトランジスタＭＮ１１の接続ノードがセンスノードＮｓｅｎである。センスノードＮｓｅｎは、ＮＭＯＳトランジスタＭＮ１２を介してＶｓｓに接続される。
【００７０】
センスノードＮｓｅｎは、ソースがＰＭＯＳトランジスタＭＰ３を介してＶｄｄに接続されるＰＭＯＳトランジスタＭＰ１４のゲートに入り、そのドレインがラッチ２１１のノードＩＮＶに接続される。ＰＭＯＳトランジスタＭＰ１２とＮＭＯＳトランジスタＭＮ１２は、ラッチ２１１のノードＩＮＶにより相補的にオンオフされる。ＰＭＯＳトランジスタＭＰ１３のゲート制御信号ＳＴＢは、データセンス時に“Ｌ”となるセンス・ラッチ用パルスである。
【００７１】
電流源回路２１０のＰＭＯＳトランジスタＭＰ１１は、読み出したい多値データレベルに応じてレベルが選択されるバイアス電圧ＢＩＡＳにより制御される。即ち、ＰＭＯＳトランジスタＭＰ１１により、セル電流と比較すべきしきい値電流が設定される。ＰＭＯＳトランジスタＭＰ１１のソースは電源Ｖｄｄ或いはこれとは異なる読み出し電圧ＶＲＥＡＤが与えられる。ＶＲＥＡＤは、メモリセルのダイオードＤｉの順方向立ち上がり電圧Ｖｄｉより高い適当な電圧レベルに設定される。
【００７２】
この電流源回路２１０が出力する、バイアス電圧ＢＩＡＳに応じて異なるしきい値電流と、選択セルの引き込み電流の兼ね合いによりセンスノードＮｓｅｎの電位が決まる。具体的に説明すれば、例えば図９に示した読み出ししきい値（抵抗値）Ｒｒ１，Ｒｒ２，Ｒｒ３に相当するしきい値電流をそれぞれＩ１，Ｉ２，Ｉ３とし、それらを得るためのバイアス電圧ＢＩＡＳをそれぞれＢ１，Ｂ２，Ｂ３として、Ｂ１＜Ｂ２＜Ｂ３かつ、Ｉ１＞Ｉ２＞Ｉ３を満たすようなしきい値電流Ｉ１，Ｉ２，Ｉ３を、それぞれデータ抵抗値Ｒ０とＲ１との判別ステップ、Ｒ１とＲ２との判別ステップ、Ｒ２とＲ３との判別ステップの際に設定することになる。
【００７３】
そして、３回のセンス動作において、プリチャージされたビット線の選択セル抵抗により決まる放電電流と電流源回路からのビット線供給電流とにより決まるセンスノードＮｓｅｎのＨ，Ｌレベルの組み合わせにより、４値データが判定される。
【００７４】
より具体的にセンスアンプ動作を説明すれば、まずラッチ２１１をＩＮＶ＝“Ｌ”にリセットして、電流源回路２１０により選択ビット線のプリチャージを行う。このときワード線には阻止電圧を与えた状態として、選択ビット線と共にセンスノードＮｓｅｎは、読み出し電圧ＶＲＥＡＤまで充電される。
【００７５】
このビット線プリチャージ時は、ＢＩＡＳ＝Ｖｓｓとして、電流源回路２１０からは十分な電流を供給すればよい。ビット線プリチャージ動作及びその後のビット線ディスチャージ動作の間、ＳＴＢ＝“Ｈ”としてＰＭＯＳトランジスタＭＰ１３はオフ、従ってＩＮＬ＝“Ｌ”を保ち、電流源回路２１０をオンに保つ。
【００７６】
ビット線プリチャージ後、選択ワード線ＷＬをＶｓｓにすると、選択セルの抵抗値状態に応じて選択ビット線ＢＬが放電される。このビット線放電動作の間、電流源回路２１０からは、ＢＩＡＳ電圧により設定された所定のしきい値電流が供給されるようにする。これにより選択ビット線及びセンスノードＮｓｅｎは、選択セルによる放電電流による電位低下と電流源回路２１０からの充電電流による電位上昇との引き合いで決まる電位に平衡する。そこでビット線放電開始から一定時間後、ＳＴＢ＝“Ｌ”として、センスノードＮｓｅｎのレベルをＰＭＯＳトランジスタＭＰ１４により判定する。
【００７７】
検出しようとするセル抵抗値がしきい値より小さく、センスノードＮｓｅｎが所定レベル以下にまで低下していれば、ＰＭＯＳトランジスタＭＰ１４がオンして、ノードＩＮＶが“Ｈ”に反転する。これを受けて、電流源回路２１０がオフ、ＮＭＯＳトランジスタＭＮ１２がオンになり、センスノードＮｓｅｎはＶｓｓに設定される。セル抵抗値が大きく、センスノードＮｓｅｎが大きく低下しなければ、ＰＭＯＳトランジスタＭＰ１４はオンしない。
【００７８】
なお、上述のようなビット線プリチャージを行うことなく、最初から選択ワード線をＶｓｓとして、選択セルに電流を流しながら選択ビット線にしきい値電流を供給し、選択ビット線の充電レベルを検出してデータセンスを行うこともできる。この場合も、電流源回路２１０で設定するしきい値電流と選択セルの抵抗による引き込み電流との兼ね合いでビット線の上昇カーブとその平衡レベルが決まる。従って一定のビット線充電動作の後、ＳＴＢ＝“Ｌ”によりセンスノードＮｓｄｅｎのレベルをＰＭＯＳトランジスタＭＰ１４のしきい値で判定して、“Ｌ”または“Ｈ”データをラッチ２１１に取り込むことができる。
【００７９】
図２２のセンスアンプＳ／Ａは、選択ＮＭＯＳトランジスタＭＮ３１を介してビット線ＢＬに接続される、ＰＭＯＳトランジスタＭＰ３１，ＭＰ３２からなる電流源回路２２１を有する。ＰＭＯＳトランジスタＭＰ３２とＮＭＯＳトランジスタＭＮ３１の接続ノードがセンスノードＮｓｅｎである。ＰＭＯＳトランジスタＭＰ３１のゲートＰＲＥは、読み出し時Ｌレベルになり、ＰＭＯＳトランジスタＭＰ３２のゲートバイアス電圧ＢＩＡＳは、読み出すべき多値データレベルに応じて設定され、これによりしきい値電流が設定される。
【００８０】
このセンスアンプＳ／Ａは、ビット線充電によるセンスノードＮｓｅｎの電位上昇レベルを検出してデータセンスを行うが、センスノードＮｓｅｎの電位が、電流源回路２２１のしきい値電流と選択セルの引き込む電流との兼ね合いにより決まることは、図２１の場合と同様である。センスノードＮｓｅｎのレベルは、差動アンプ２２２により参照レベルＶＲＥＦとの比較で検出される。
【００８１】
図２１及び図２２のセンスアンプＳ／Ａはシングルエンド型であるのに対し、図２３のセンスアンプＳ／Ａは、参照セルを用いた差動型センスアンプである。ビット線ＢＬには、選択ＮＭＯＳトランジスタＮＭ４１を介して、ＰＭＯＳトランジスタＭＰ４２の電流源負荷２３１が接続され、参照ビット線ＢＬＢには、選択ＮＭＯＳトランジスタＮＭ４２を介して、ＰＭＯＳトランジスタＭＰ４４の電流源負荷２３２が接続される。これら負荷ＰＭＯＳトランジスタＭＰ４２，ＭＰ４４は、それぞれ制御信号ＰＲＥにより活性化されるＰＭＯＳトランジスタＭＰ４１，ＭＰ４３を介して、Ｖｄｄに接続される。
【００８２】
ＮＭＯＳトランジスタＭＮ４２と参照ビット線ＢＬＢとの間には、ビット線ＢＬ側に配置される選択トランジスタＭＮ１，ＭＮ４に対応して選択トランジスタＭＮ４４，ＭＮ４３が挿入されている。
【００８３】
参照ビット線ＢＬＢに接続される参照セルＲＣは、半定基準となる異なる参照抵抗値が書かれた可変抵抗素子を持つ３つのセルＲＣＡ，ＲＣＢ，ＲＣＣが併置され、これらの一つが判定すべき多値データレベルに応じて選択信号ＳＷＡ，ＳＷＢ，ＳＷＣにより選択されるようになっている。
【００８４】
ビット線ＢＬと参照ビット線ＢＬＢの差電流は、差動アンプ２３３により検出される。
【００８５】
図２２或いは図２３における差動アンプ２２２，２３３としては、図２４に示すカレントミラー型差動アンプ、或いは図２５に示すラッチ型の差動アンプを用いることができる。
【００８６】
図２６は、図２２のセンスアンプＳ／Ａを用いた場合のデータ読み出し（通常読み出し及びベリファイ読み出し）の動作電圧波形を示している。電流源回路２２１の電源ノードには読み出し電圧ＶＲＥＡＤが与えられるものとして、選択ビット線をセンスアンプに接続するための選択トランジスタには、信号ＢＬＳ＜０＞，ＢＬＲＳとして、少なくともビット線の充電レベルＶｃｌａｍｐの想定される最高値を転送できる電圧Ｖｓｗ１を与える。選択信号ＢＬＣには、Ｖｃｌａｍｐ＋Ｖｔ（ＶｔはＮＭＯＳトランジスタのしきい値）を与える。
【００８７】
バイアス電圧ＢＩＡＳは、前述のように読み出すべきデータに応じて選択されたしきい値電流を流しうる電圧値が選ばれる。非選択ワード線には阻止電圧Ｖｂが与えられる。
【００８８】
必要な選択信号のうち、最後に選択信号ＢＬＣが“Ｈ”になり、選択ビット線の充電が開始される（タイミングｔ０）。前述のように選択セルの引き込み電流と電流源回路２２１のしきい値電流により決まる充電カーブでビット線は充電される。ここでは、セルダイオードの順方向電圧は無視している。所定時間のビット線充電動作の後、活性化信号ＲＥＮ＝“Ｈ”（図２４の差動アンプの場合）によりセンスアンプＳ／Ａを活性化する（タイミングｔ１）。参照レベルＶＲＥＦとの比較で、セル抵抗値がしきい抵抗値より大きい場合、ＯＵＴ＝“Ｌ”、小さい場合ＯＵＴ＝“Ｈ”なるセンス出力が得られる。
【００８９】
図２７は、書き込みバッファ１０２によるセット、リセット動作波形である。ここでは、セット動作を書き込み、リセット動作を消去と定義して、選択ビット線ＢＬ＜０＞に書き込み電圧ＶＰＲＭや消去電圧ＶＥＲＡが与えられる場合を示している。
【００９０】
選択ビット線対応の選択信号ＢＬＳ＜０＞、ビット線と書き込みバッファに接続するための選択信号ＢＬＷＳは、それらの印加されるトランジスタが少なくとも書き込み電圧ＶＰＲＧや消去電圧ＶＥＲＡを転送できる値に設定される。
【００９１】
書き込みバッファ１０２は、書き込み又は消去の場合、データ“０”が、非書き込み又は非消去の場合データ“１”が与えられ、前者の場合にのみ活性化される。また活性化信号がＷＥＮ＝Ｖｄｄ，ｂＷＥＮ＝Ｖｓｓに設定されて、活性化される。
【００９２】
非選択ビット線はフローティングにされ、選択ワード線はＶｓｓ、非選択ワード線には阻止電圧Ｖｂ（＞ＶＰＧＭ，ＶＥＲＡ）が与えられる。ＢＬＳ，ＢＬＲＳはＶｓｓ、ＢＩＡＳ，ＰＲＥはＶｄｄであり、センスアンプＳ／Ａは非活性に保たれ、かつビット線からは分離された状態とされる。
【００９３】
タイミングｔ１０で選択ビット線に書き込み電圧ＶＰＧＭまたは消去電圧ＶＥＲＡが印加開始され、データ“０”で選択されたセルで書き込み又は消去が行われる。タイミングｔ１１は、書き込み又は消去の終了タイミングを示している。ここでは、書き込み電圧ＶＰＧＭと消去電圧ＶＥＲＡの相違、及び書き込みと消去の場合の電圧印加時間ｔ１１−ｔ１０の相違を示していないが、先に図６で説明したように、それぞれに最適の電圧レベルと時間が設定されることになる。
【００９４】
次に、４値データの具体的な書き込み方式をいくつか説明する。
【００９５】
図２８は、初期状態としてセルをリセット状態に設定し、その後下位ページ書き込み及び上位ページ書き込みというセット動作を行って、４値データを得る場合の第１乃至第３の３つの書き込みモードを示している。ここでは、リセット及びセットをそれぞれ、消去及び書き込みと定義する。４値データの最高抵抗値（Ｒ３）である消去状態（リセット状態）が“１１”である。
【００９６】
第１の書き込みモードでは、抵抗値がＲ２，Ｒ１，Ｒ０と下がるにつれて、“１０”，“００”，“０１”とビット割り付けされる。即ち、下位ページ書き込みによって、データ“１０”（抵抗値Ｒ２）が書かれ、次いで上位ページ書き込みにより、“１１”及び“１０”からそれぞれ“０１”（抵抗値Ｒ０）及び“００”（抵抗値Ｒ１）が書かれる。
【００９７】
第２の書き込みモードでは、抵抗値がＲ２，Ｒ１，Ｒ０と下がるにつれて、“１０”，“０１”，“００”とする。即ち、下位ページ書き込みによって、データ“１０”（抵抗値Ｒ２）が書かれ、次いで上位ページ書き込みにより、“１１”及び“１０”からそれぞれ“０１”（抵抗値Ｒ１）及び“００”（抵抗値Ｒ０）が書かれる。
【００９８】
第３の書き込みモードでは、抵抗値がＲ２，Ｒ１，Ｒ０と下がるにつれて、“０１”，“１０”，“００”とする。即ち、下位ページ書き込みによって、データ“１０”（抵抗値Ｒ１）が書かれ、次いで上位ページ書き込みにより、“１１”及び“１０”からそれぞれ“０１”（抵抗値Ｒ２）及び“００”（抵抗値Ｒ０）が書かれる。
【００９９】
これらの第１乃至第３の書き込みモードにおいて、抵抗値Ｒ０，Ｒ１，Ｒ２の書き込みベリファイレベルは、各抵抗値分布の上限値Ｒｖｕ０，Ｒｖｕ１，Ｒｖｕ２であり、各抵抗値間に設定される読み出しレベルを低い方から、Ｒｒ０，Ｒｒ１，Ｒｒ２として、この実施の形態においては、ΔＲ０”＝Ｒｒ０−Ｒｖｕ０，ΔＲ１”＝Ｒｒ１−Ｒｖｕ１，ΔＲ２”＝Ｒｒ２−Ｒｖｕ２が、例えば図１０で説明したと同様に、ΔＲ０”＞ΔＲ１”≧ΔＲ２”に設定される。
【０１００】
図２９は、初期状態としてセルをセット状態に設定し、その後下位ページ、上位ページデータに応じてリセット動作を行って、４値データを書き込む場合の第４乃至第６の３つの書き込みモードを示している。ここでは、セット及びリセットをそれぞれ、消去及び書き込みと定義する。４値データは、最低抵抗値（Ｒ０）の消去状態（セット状態）が“１１”である。
【０１０１】
第４の書き込みモードでは、抵抗値がＲ１，Ｒ２，Ｒ３と上がるにつれて、“１０”，“００”，“０１”とする。即ち、下位ページ書き込みによって、データ“１０”（抵抗値Ｒ１）が書かれ、次いで上位ページ書き込みにより、“１１”及び“１０”からそれぞれ“００”（抵抗値Ｒ２）及び“０１”（抵抗値Ｒ３）が書かれる。
【０１０２】
第５の書き込みモードでは、抵抗値がＲ１，Ｒ２，Ｒ３と上がるにつれて、“１０”，“０１”，“００”とする。即ち、下位ページ書き込みによって、データ“１０”（抵抗値Ｒ１）が書かれ、次いで上位ページ書き込みにより、“１１”及び“１０”からそれぞれ“０１”（抵抗値Ｒ２）及び“００”（抵抗値Ｒ３）が書かれる。
【０１０３】
第６の書き込みモードでは、抵抗値がＲ１，Ｒ２，Ｒ３と上がるにつれて、“０１”，“１０”，“００”とする。即ち、下位ページ書き込みによって、データ“１０”（抵抗値Ｒ２）が書かれ、次いで上位ページ書き込みにより、“１１”及び“１０”からそれぞれ“０１”（抵抗値Ｒ１）及び“００”（抵抗値Ｒ３）が書かれる。
【０１０４】
これら第４乃至第６の書き込みモードにおいて、抵抗値Ｒ１，Ｒ２，Ｒ３の書き込みベリファイレベルはそれぞれの抵抗値分布の下限値Ｒｖｌ１，Ｒｖｌ２，Ｒｖｌ３であり、また抵抗値Ｒ０，Ｒ１，Ｒ２の過書き込みベリファイレベルはそれぞれ、Ｒｖｕ０，Ｒｖｕ１，Ｒｖｕ２である。このとき、各抵抗値間の読み出しレベルをＲｒ０，Ｒｒ１，Ｒｒ２として、例えば図１０の例と同様に、Ｒｒ０−Ｒｖｕ０＝ΔＲ０”，Ｒｒ１−Ｒｖｕ１＝ΔＲ１”，Ｒｒ２−Ｒｖｕ２＝ΔＲ２”が、ΔＲ０”＞ΔＲ１”≧ΔＲ２”と設定される。
【０１０５】
Ｒｖｌ１−Ｒｒ０＝ΔＲ４”，Ｒｖｌ２−Ｒｒ１＝ΔＲ５”，Ｒｖｌ３−Ｒｒ２＝ΔＲ６”については、例えばΔＲ４”＝ΔＲ５”＝ΔＲ６”とする。
【０１０６】
図３０は、“０”書きをセット、“１”書きをリセットとして、ランダムアクセスによる書き込みを行う場合の第７及び第８の二つの書き込みモードを示している。これらの場合、通常のフラッシュメモリで行われている一括消去とその後の書き込みという概念はなく、セル毎に入力データ“０”，“１”に応じてセット、リセットされる。
【０１０７】
第７の書き込みモードでは、４値データは、抵抗値の低い方から、Ｒ０＝“００”，Ｒ１＝“０１”，Ｒ２＝“１０”，Ｒ３＝“１１”と定義する。下位ページのセット、リセットでは、データ“００”（抵抗値Ｒ０）から“０１”（抵抗値Ｒ１）へのリセットとその逆のセット、及びデータ“１０”（抵抗値Ｒ２）から“１１”（抵抗値Ｒ３）へのリセットとその逆のセットが行われる。上位ページのセット、リセットでは、データ“００”から“１０”へのリセットとその逆のセット、及びデータ“０１”から“１１”へのリセットとその逆のセットが行われる。
【０１０８】
第８の書き込みモードでは、４値データは、抵抗値の低い方から、Ｒ０＝“００”，Ｒ１＝“１０”，Ｒ２＝“０１”，Ｒ３＝“１１”と定義する。下位ページのセット、リセットでは、データ“００”（抵抗値Ｒ０）から“０１”（抵抗値Ｒ２）へのリセットとその逆のセット、及びデータ“１０”（抵抗値Ｒ１）から“１１”（抵抗値Ｒ３）へのリセットとその逆のセットが行われる。上位ページのセット、リセットでは、データ“００”から“１０”へのリセットとその逆のセット、及びデータ“０１”から“１１”へのリセットとその逆のセットが行われる。
【０１０９】
これらの第７及び第８の書き込みモードにおいて、抵抗値Ｒ０，Ｒ１，Ｒ２の書き込みベリファイレベルを、各抵抗値分布の上限値Ｒｖｕ０，Ｒｖｕ１，Ｒｖｕ２とし、各抵抗値間に設定される読み出しレベルを低い方から、Ｒｒ０，Ｒｒ１，Ｒｒ２として、この実施の形態においては、ΔＲ０”＝Ｒｒ０−Ｒｖｕ０，ΔＲ１”＝Ｒｒ１−Ｒｖｕ１，ΔＲ２”＝Ｒｒ２−Ｒｖｕ２が、例えば図１０で説明したと同様に、ΔＲ０”＞ΔＲ１”≧ΔＲ２”に設定される。
【図面の簡単な説明】
【０１１０】
【図１】ＲｅＲＡＭのセルアレイ等価回路を示す図である。
【図２】同じく三次元セルアレイの模式的構造を示す図である。
【図３】ＲｅＲＡＭセルの可変抵抗素子の模式断面構造とセット、リセット動作原理を示す図である。
【図４】同じく高抵抗状態と低抵抗状態のポテンシャル状態を模式的に示す図である。
【図５】ＰＣＲＡＭの可変抵抗素子の模式断面図と動作原理を示す図である。
【図６】ＲｅＲＡＭのセット、リセット動作電圧波形を示す図である。
【図７】具体的な書き込みベリファイの動作電圧波形を示す図である。
【図８】ＲｅＲＡＭの４値データ分布設定例を示す図である。
【図９】他の４値データ分布設定例を示す図である。
【図１０】他の４値データ分布設定例を示す図である。
【図１１】他の４値データ分布設定例を示す図である。
【図１２】他の４値データ分布設定例を示す図である。
【図１３】他の４値データ分布設定例を示す図である。
【図１４】ＰＣＲＡＭの４値データ分布設定例を示す図である。
【図１５】他の４値データ分布設定例を示す図である。
【図１６】他の４値データ分布設定例を示す図である。
【図１７】他の４値データ分布設定例を示す図である。
【図１８】他の４値データ分布設定例を示す図である。
【図１９】他の４値データ分布設定例を示す図である。
【図２０】ＲｅＲＡＭの読み出し／書き込み回路構成を示す図である。
【図２１】センスアンプの構成例を示す図である。
【図２２】センスアンプの他の構成例を示す図である。
【図２３】センスアンプの他の構成例を示す図である。
【図２４】図２２及び図２３に用いられる差動アンプの構成例を示す図である。
【図２５】同じく差動アンプの他の構成例を示す図である。
【図２６】図２２のセンスアンプを用いた場合の読み出し動作電圧波形を示す図である。
【図２７】書き込み動作電圧波形を示す図である。
【図２８】高抵抗状態を消去状態とする４値データの第１乃至第３の書き込みモードを示す図である。
【図２９】低抵抗状態を消去状態とする４値データの第４乃至第６の書き込みモードを示す図である。
【図３０】ランダムアクセスによるセット、リセットを行う第７及び第８の書き込みモードを示す図である。
【符号の説明】
【０１１１】
ＭＣｉｊ…メモリセル、ＶＲ…可変抵抗素子、Ｄｉ…ダイオード、ＷＬｉ…ワード線、ＢＬｊ…ビット線、１０１…ビット線セレクタ、１０２…書き込みバッファ、１０３…読み出しバッファ、１０４…データコントロール回路、２１０，２２１…電流源回路、２１１…ラッチ、２２２，２３３…差動アンプ、２３１，２３２…電流源負荷、Ｓ／Ａ…センスアンプ。
【図１】
2009099206.tif 000003
【図２】
2009099206.tif 000004
【図３】
2009099206.tif 000005
【図４】
2009099206.tif 000006
【図５】
2009099206.tif 000007
【図６】
2009099206.tif 000008
【図７】
2009099206.tif 000009
【図８】
2009099206.tif 000010
【図９】
2009099206.tif 000011
【図１０】
2009099206.tif 000012
【図１１】
2009099206.tif 000013
【図１２】
2009099206.tif 000014
【図１３】
2009099206.tif 000015
【図１４】
2009099206.tif 000016
【図１５】
2009099206.tif 000017
【図１６】
2009099206.tif 000018
【図１７】
2009099206.tif 000019
【図１８】
2009099206.tif 000020
【図１９】
2009099206.tif 000021
【図２０】
2009099206.tif 000022
【図２１】
2009099206.tif 000023
【図２２】
2009099206.tif 000024
【図２３】
2009099206.tif 000025
【図２４】
2009099206.tif 000026
【図２５】
2009099206.tif 000027
【図２６】
2009099206.tif 000028
【図２７】
2009099206.tif 000029
【図２８】
2009099206.tif 000030
【図２９】
2009099206.tif 000031
【図３０】
2009099206.tif 000032