(57)【要約】【課題】外部システムによるライトプロテクトのための特別な信号配線及び制御を不要とする。【解決手段】半導体記憶装置は、データを記憶すると共にライトプロテクト端子を有し、このライトプロテクト端子への制御信号がアクティブになったときにデータの書き込みを禁止するメモリ部と、このメモリ部に対するアクセスを制御するメモリコントローラとを有し、外部からメモリコントローラを介してメモリ部をアクセスする。メモリコントローラは、メモリ部のライトプロテクト端子への制御信号を生成し出力する。【選択図】図１
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【特許請求の範囲】
【請求項１】
データを記憶すると共にライトプロテクト端子を有しこのライトプロテクト端子への制御信号がアクティブになったときにデータの書き込みを禁止するメモリ部と、
前記メモリ部に対するアクセスを制御するメモリコントローラと
を有し、外部から前記メモリコントローラを介して前記メモリ部をアクセスする半導体記憶装置において、
前記メモリコントローラは、前記メモリ部のライトプロテクト端子への制御信号を生成し出力する
ことを特徴とする半導体記憶装置。
【請求項２】
前記メモリコントローラは、パワーオン直後の所定期間だけ前記メモリ部のライトプロテクト端子への制御信号をアクティブにする
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記メモリコントローラは、外部からアクセス可能なライトプロテクト端子を持たない
ことを特徴とする請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、データを記憶するメモリ部と、その読み出し／書き込み制御を行うメモリコントローラとを備えた半導体記憶装置に関する。
【背景技術】
【０００２】
電気的書き換え可能な不揮発性半導体メモリ（ＥＥＰＲＯＭ）の一つとして、ＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリは、単位セル面積がＮＯＲ型に比べて小さく、大容量化が容易である。また、セル単位での読み出し／書き込み速度は、ＮＯＲ型に比べると遅いが、セルアレイとページバッファとの間で同時に読み出し／書き込みが行われるセル範囲（物理的ページ長）を大きくすることで、実質的に高速の読み出し／書き込みが可能である。
【０００３】
このような特長を活かして、ＮＡＮＤ型フラッシュメモリは、ファイルメモリやメモリカードをはじめとする各種記録メディアとして使用されている。
【０００４】
メモリカード等においては、不揮発性メモリとメモリコントローラとをパッケージして、ホストから供給されるコマンドと論理アドレスにより、不揮発性メモリの読み出し／書き込みを制御することが行われる。例えば、ホストから論理アドレスとセクタ数を与えることにより、複数セクタのデータ読み出しを行うことも提案されている（特許文献１参照）。
【０００５】
ところで、従来のＮＡＮＤ型フラッシュメモリでは、これを単体で使用する場合、書き込みの許可／禁止を指示するためのライトプロテクト（／ＷＰ）ピンが外部端子として設けられているため、誤書き込みが生じやすい状況、例えばパワーオン直後の所定期間では、／ＷＰピンをアクティブレベルであるローレベルに制御し、デバイス動作時にはハイレベルに維持するという制御を外部から行う必要がある。しかし、このような制御は、外部システムにおける信号配線の増加を招き、外部システムによる特別な制御を必要とするという問題がある。
【特許文献１】特開２００６−１５５３３５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
この発明は、外部システムによるライトプロテクトのための特別な信号配線及び制御を不要とする半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
この発明の一態様による半導体記憶装置は、データを記憶すると共にライトプロテクト端子を有しこのライトプロテクト端子への制御信号がアクティブになったときにデータの書き込みを禁止するメモリ部と、前記メモリ部に対するアクセスを制御するメモリコントローラとを有し、外部から前記メモリコントローラを介して前記メモリ部をアクセスする半導体記憶装置において、前記メモリコントローラは、前記メモリ部のライトプロテクト端子への制御信号を生成し出力することを特徴とする。
【発明の効果】
【０００８】
この発明によれば、外部システムによるライトプロテクトのための特別な信号配線及び制御を不要とすることかできる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照して、この発明の実施の形態を説明する。
【００１０】
［半導体メモリの構成］
図１は、本実施の形態に係る半導体メモリを示すブロック図である。
【００１１】
この実施の形態の半導体メモリは、例えば一つ或いは複数個のＮＡＮＤフラッシュメモリ２１と、その読み出し／書き込みを制御するメモリコントローラ２２とにより一体にパッケージ化されたメモリモジュールを構成する。搭載される全てのフラッシュメモリ２１は、一つのメモリコントローラ２２で論理メモリとしてコントロールされるので、以下これを、論理ブロックアドレス（Ｌｏｇｉｃ  Ｂｌｏｃｋ  Ａｄｄｒｅｓｓ）ＮＡＮＤフラッシュメモリ（以下、ＬＢＡ−ＮＡＮＤメモリと略称する）という。
【００１２】
ＬＢＡ−ＮＡＮＤメモリ２０に搭載されるＮＡＮＤフラッシュメモリ２１は、１又は複数のメモリチップから構成されている。図１では二つのメモリチップｃｈｉｐ１，ｃｈｉｐ２を示しているが、その場合も一つのメモリコントローラ２２で制御される。最大搭載メモリチップ数は、レギュレータの電流能力や他のファクタとの関係で決まるが、例えば４チップとする。
【００１３】
メモリコントローラ２２は、フラッシュメモリ２１との間でデータ転送を行うためのＮＡＮＤフラッシュインタフェース２３、ホストデバイスとの間でデータ転送を行うためのホストインタフェース２５、読み出し／書き込みデータ等を一時保持するバッファＲＡＭ２６、データ転送制御を行うＭＰＵ２４、ＮＡＮＤフラッシュメモリ２１内のファームウェア（ＦＷ）の読み出し／書き込みのシーケンス制御等に用いられるハードウェアシーケンサ２７を有する１チップコントローラである。
【００１４】
なお、ＮＡＮＤフラッシュメモリ２１とメモリコントローラ２２とが１チップであるか別チップであるかは、このＬＢＡ−ＮＡＮＤメモリ２０にとって本質的ではない。
【００１５】
図２は、図１のＮＡＮＤフラッシュメモリ２１のメモリコア部のセルアレイ構成を示している。
【００１６】
メモリセルアレイ１は、複数の電気的書き換え可能な不揮発性メモリセル（図の例では３２個のメモリセル）Ｍ０−Ｍ３１が直列接続され、その両端に選択トランジスタＳ１，Ｓ２が接続されたＮＡＮＤセルユニット（ＮＡＮＤストリング）ＮＵを配列して構成される。
【００１７】
ＮＡＮＤセルユニットＮＵの一端は、選択ゲートトランジスタＳ１を介してビット線ＢＬｏ，ＢＬｅに、他端は選択ゲートトランジスタＳ２を介して共通ソース線ＣＥＬＳＲＣに接続される。メモリセルＭ０−Ｍ３１の制御ゲートはそれぞれワード線ＷＬ０−ＷＬ３１に接続され、選択ゲートトランジスタＳ１，Ｓ２のゲートは選択ゲート線ＳＧＤ，ＳＧＳに接続される。
【００１８】
ワード線方向に配列されるＮＡＮＤセルユニットの集合が、データ消去の最小単位となるブロックを構成し、図示のようにビット線の方向に複数のブロックＢＬＫ０−ＢＬＫｎ−１が配置される。
【００１９】
ビット線ＢＬｅ，ＢＬｏの一端側に、セルデータの読み出し及び書き込みに供させるセンスアンプ回路３が配置され、ワード線の一端側にワード線及び選択ゲート線の選択駆動を行うロウデコーダ２が配置される。図では、隣接する偶数番ビット線ＢＬｅと奇数番ビット線ＢＬｏがビット線選択回路により選択的にセンスアンプ回路３の各センスアンプＳＡに接続される場合を示している。
【００２０】
以上のように構成されたＬＢＡ−ＮＡＮＤメモリ２０において、コマンド、アドレス（論理アドレス）及びデータ、並びにチップイネーブル信号／ＣＥ、書き込みイネーブル信号／ＷＥ、読み出しイネーブル信号／ＲＥ、コマンドラッチイネーブル信号ＣＬＥ等の制御信号は、図示しない外部のホストシステムとホストＩ／Ｆ２５との間で入出力される。ホストＩ／Ｆ２５では、コマンドや制御信号を、ＭＰＵ２４及びハードウェアシーケンサ２７に振り分けると共に、アドレス及びデータをバッファＲＡＭ２６に格納する。
【００２１】
外部から入力された論理アドレスは、ＮＡＮＤフラッシュＩ／Ｆ２３で、ＮＡＮＤフラッシュメモリ２１の物理アドレスに変換される。また、各種制御信号に基づくハードウェアシーケンサ２７の制御の下、データの転送制御及び書き込み／消去／読み出しのシーケンス制御が実行される。変換された物理アドレスは、ＮＡＮＤフラッシュメモリ２１内のアドレスレジスタを介して、ロウデコーダ２やカラムデコーダ（図示せず）に転送される。書き込みデータは、Ｉ／Ｏ制御回路等を介してセンスアンプ回路３にロードされ、読み出しデータはＩ／Ｏ制御回路等を介して、外部に出力される。
【００２２】
また、ＮＡＮＤフラッシュＩ／Ｆ２３とＮＡＮＤフラッシュメモリ２１の間でも、内部的に、チップイネーブル信号／ＣＥ、書き込みイネーブル信号／ＷＥ、読み出しイネーブル信号／ＲＥ、コマンドラッチイネーブル信号ＣＬＥ等の制御信号が入出力されている。更に、ＮＡＮＤフラッシュメモリ２１には、ライトプロテクト（／ＷＰ）ピンが設けられ、このピンを介してＮＡＮＤフラッシュＩ／Ｆ２３から／ＷＰ信号が供給されている。／ＷＰ信号は、メモリコントローラ２２の内部動作として、例えばＮＡＮＤフラッシュＩ／Ｆ２３で生成される。
【００２３】
このような内部動作としては、例えば、図３に示すように、パワーオンの後、このメモリ２０がブートするまでの一定期間／ＷＰ信号をローレベルに維持する。コントローラ２２を内蔵するＬＢＡ−ＮＡＮＤメモリ２０では、パワーオンリセットのＢｕｓｙ期間が長くなる可能性があり、Ｂｕｓｙ期間が終了するまでは、ＮＡＮＤフラッシュメモリ２１に対する書き込み許可を与えることはできない。このため、本実施形態では、ブート期間中に／ＷＰ信号を強制的にローレベルにするハードウェアをＮＡＮＤフラッシュＩ／Ｆ２３に備えている。これにより、ＮＡＮＤフラッシュメモリ２１が誤書き込みを起こすことを防止することができる。
【００２４】
また、このＬＢＡ−ＮＡＮＤメモリ２０の外部には、／ＷＰは設けられていないので、外部のホストシステムによる、／ＷＰ制御のための特別の配線や制御を不要とすることができる。
【００２５】
なお、本発明は上述した実施形態に限定されるものではない。例えば、上記実施形態では、フラッシュメモリとしてＮＡＮＤ型を使用しているが、ＮＯＲ型他の形式のメモリを用いても良い。
【図面の簡単な説明】
【００２６】
【図１】この発明の一実施の形態によるＬＢＡ−ＮＡＮＤメモリシステム構成を示す図である。
【図２】同ＬＢＡ−ＮＡＮＤメモリのメモリセルアレイ構成を示す図である。
【図３】同ＬＢＡ−ＮＡＮＤメモリのパワーオン時のタイミングチャートである。
【符号の説明】
【００２７】
１…メモリセルアレイ、２…ロウデコーダ、３…センスアンプ回路、２０…ＬＢＡ−ＮＡＮＤメモリ、２１…ＮＡＮＤフラッシュメモリ、２２…メモリコントローラ、２３…ＮＡＮＤフラッシュインタフェース、２４…ＭＰＵ、２５…ホストインタフェース、２６…バッファＲＡＭ、２７…ハードウェアシーケンサ。
【図１】
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【図２】
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【図３】
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