(57)【要約】【課題】可変抵抗メモリ装置における消費電力の低減化には、下部電極と可変抵抗材料との接触面積を減らすことが必要である。したがって、本発明は、下部電極をより微小に形成可能な可変抵抗メモリ素子の製造方法を提供することである。【解決手段】本発明に係る可変抵抗メモリ素子の製造方法は、開口側壁に絶縁物からなるサイドウォールを形成して開口径を狭小化することで、リソグラフィ加工可能寸法以下に下部電極を形成することを特徴とする。【選択図】図１１
2009099854.tif 000002
【特許請求の範囲】
【請求項１】
シリコンの酸化による体積膨張を利用して狭小な開口を形成することを特徴とする半導体装置の製造方法。
【請求項２】
前記狭小な開口は、あらかじめ基板に設けられた開口に前記シリコンを堆積し、該シリコンを酸化することにより、前記開口を狭小化して形成されることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記シリコンの酸化を行う前に前記堆積したシリコンについて異方性エッチング処理を行うことを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
前記シリコンの酸化を行った後に前記酸化したシリコンについて異方性エッチング処理を行うことを特徴とする請求項２記載の半導体装置の製造方法。
【請求項５】
少なくともコンタクトプラグ、絶縁体層、下部電極、可変抵抗層及び上部電極からなる、半導体記憶装置の製造方法であって、
前記下部電極を形成するための前記絶縁層の開口が、シリコンの酸化による体積膨張を利用して形成されることを特徴とする半導体装置の製造方法。
【請求項６】
前記開口が、
前記絶縁膜を貫通するように設けられた前記コンタクトプラグを選択的にエッチングして形成した開口部に前記シリコンを堆積し、
前記堆積したシリコンについて前記コンタクトプラグが露出するまで異方性エッチング処理を行うことにより、前記開口部に前記シリコンからなるサイドウォールを形成し、
前記サイドウォールを酸化して前記開口部の開口径を狭小化することにより形成されることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記開口が、
前記絶縁膜を貫通するように設けられた前記コンタクトプラグを選択的にエッチングして形成した開口部に前記シリコンを堆積し、
前記堆積したシリコンを酸化して前記開口部の開口径を狭小化し、
前記酸化したシリコンについてコンタクトプラグが露出するまで異方性エッチング処理を行うことにより形成されることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項８】
選択能動素子あるいは下部配線が形成された基板上に絶縁体層を形成し、前記下部配線あるいは前記選択能動素子に繋がる第１の開口を形成する第１の工程と、
前記開口された絶縁体層上に導電性を有する材料を堆積し平坦化して、前記第１の開口内にコンタクトプラグを形成する第２の工程と、
前記コンタクトプラグ及び前記絶縁体層からなる平面において前記コンタクトプラグの一部を選択的にエッチングし、第２の開口を形成する第３の工程と、
前記開口部にシリコンを堆積し、更に該シリコンを異方性エッチングにより整形し、前記第２の開口部側壁に前記シリコンからなるサイドウォールを形成する第４の工程と、
前記シリコンからなるサイドウォールを選択的に酸化し、二酸化シリコン（ＳｉＯ2）化することにより、前記第２の開口の開口径を狭小化する第５の工程と、
前記開口径が狭小化された開口に下部電極の材料を堆積し、研磨および平坦化処理を行うことで、前記第２の開口部内に下部電極材料を形成する第６の工程と、
少なくとも下部電極上を含む前記絶縁体層上に可変抵抗層相および上部電極を順次形成する第７の工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項９】
選択能動素子あるいは下部配線が形成された基板上に絶縁体層を形成し、前記下部配線あるいは前記選択能動素子に繋がる第１の開口を形成する第１の
工程と、
前記開口された絶縁体層上に導電性を有する材料を堆積し平坦化して、前記第１の開口内にコンタクトプラグを形成する第２の工程と、
前記開口部にシリコンを堆積し、前記堆積したシリコンを酸化して前記開口部の開口径を狭小化する第４の工程と、
前記酸化したシリコンについてコンタクトプラグが露出するまで異方性エッチング処理を行う第５の工程と、
前記開口径が狭小化された開口に下部電極の材料を堆積し、研磨および平坦化処理を行うことで、前記第２の開口部内に下部電極材料を形成する第６の工程と、
少なくとも下部電極上を含む前記絶縁体層上に可変抵抗層相および上部電極を順次形成する第７の工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１０】
前記シリコンを酸化する方法が、選択的にシリコンのみを酸化する方法であることを特徴とする請求項５乃至９のいずれか１項に記載の半導体装置の製造方法。
【請求項１１】
前記シリコンが、多結晶シリコン又はアモルファスシリコンであることを特徴とする請求項５乃至１０のいずれか１項に記載の半導体装置の製造方法。
【請求項１２】
前記第６の工程において、下部電極を形成後、下部電極の一部を除去する選択エッチングを行い、その後、前記第７の工程を行うことを特徴とする請求項８乃至１１のいずれか１項に記載の半導体装置の製造方法。
【請求項１３】
前記半導体装置が可変抵抗メモリ素子であることを特徴とする請求項項５乃至１２のいずれか１項に記載の可変抵抗メモリ素子の製造方法。
【請求項１４】
前記可変抵抗層の材料が、相変化材料であることを特徴とする請求項１３に記載の可変抵抗メモリ素子の製造方法。
【請求項１５】
前記相変化材料が、カルコゲナイド材料であることを特徴とする請求項１４に記載の可変抵抗メモリ素子の製造方法。
【請求項１６】
請求項１３乃至１５のいずれか１項に記載の方法で製造された可変抵抗メモリ素子を含んで構成されることを特徴とする可変抵抗メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的に書き換え可能な不揮発性メモリ装置及びその製造方法に関し、可変抵抗材料を情報記録媒体として用いた可変抵抗メモリ素子の製造方法に関する。特に可変抵抗材料として相変化材料を用いた相変化メモリ素子の製造方法に関する。
【背景技術】
【０００２】
昨今の高度情報化社会において、半導体集積回路技術を用いて形成される固体メモリ装置の性能向上が必要不可欠となっている。特に信号処理装置（Ｍｉｃｒｏ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ：  ＭＰＵ）の計算能力向上に伴い、コンピューターや電子機器が必要とするメモリ容量は増加の一途をたどっている。固体メモリ装置はハードディスクやレーザーディスク等の磁気および光磁気記憶装置と異なり、物理的な駆動部分を持たないことから機械的強度が高く、半導体製造技術に基づいた高集積化が可能である。したがって、コンピューターやサーバーの一時記憶装置（キャッシュ）や主記憶装置（メインメモリ）としてのみならず、多くのモバイル機器、家電機器の外部記憶装置（ストレージメモリ）として利用されており、現在数百億ドル規模の市場となっている。
【０００３】
このような固体メモリ装置は、その原理によってＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）およびフラッシュメモリ装置をはじめとするＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  ａｎｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）の３種類に分けることができる。このうちＳＲＡＭは最も高速に動作するが、電源供給停止時には情報を保持することができず、１ビット当たりに必要なトランジスタ数も多いため大容量化には不向きとなる。したがって、ＳＲＡＭは主にＭＰＵ内のキャッシュとして用いられる。ＤＲＡＭはリフレッシュ動作を必要としＳＲＡＭに比べ動作速度は劣るものの、集積化しやすく１ビット当たりの単価も低いため、主にコンピューター機器や家電機器のメインメモリとして利用される。一方、ＥＥＰＲＯＭは電源供給を絶った状態においても情報保持できる不揮発性メモリ装置であり、前者に比べ情報の書き込み消去時の速度が遅く比較的大電力を必要とするため、主にストレージメモリとして利用されている。
【０００４】
近年、モバイル機器市場の急成長と共に、より高速かつ低消費電力動作が可能なＤＲＡＭ互換の固体メモリ装置、更にはＤＲＡＭとＥＥＰＲＯＭの特長を併せ持った不揮発性固体メモリ装置の開発が期待されている。このような次世代固体メモリ装置として、可変抵抗体を用いたＲＲＡＭ（Ｒｅｓｉｓｔｉｖｅ  ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）や強誘電体を用いたＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ＲＡＭ）の開発が試みられている。また、高速かつ低消費電力動作可能な不揮発性メモリ装置の有力候補の一つに相変化材料を用いた相変化メモリ装置（Ｐｈａｓｅ  ｃｈａｎｇｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：  ＰＲＡＭ）もある。相変化メモリ装置は情報の書き込み速度が５０ｎｓ程度と非常に高速であり、また素子構成が単純なため高集積化しやすい利点をもつ。
【０００５】
相変化メモリ装置は相変化材料を２つの電極で挟んだ構成をしており、回路的に直列に接続された能動素子を用いて選択的に動作させる不揮発性メモリ装置である。能動素子としては、例えはＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ、接合ダイオード、バイポーラトランジスタ、ショットキーバリアダイオード等が挙げられる。図２１は一般的な縦型相変化メモリ装置の断面模式図を、図２２は一般的な選択ＭＯＳトランジスタを配した縦型相変化メモリセルの断面模式図を示す。縦型相変化メモリ装置は相変化材料に接触する２つの電極が材料に対し上下垂直（縦）方向に配列された構造を持つ。また、図２３は図２２と対応した１つのセルの回路構成を示す。メモリセルアレイは相変化メモリ装置および選択能動素子（図２３の場合はＭＯＳトランジスタ）を組み合わせたセルを格子状に配置することで構成される。本構造の特徴として、高集積化が容易であるほか、ＤＲＡＭに構成が近いためＤＲＡＭのセル集積化技術を流用できる。また、場合によってはメモリセル周辺回路およびメモリセルの構成を工夫することにより、選択能動素子を持たないメモリセルも形成可能である。
【０００６】
相変化メモリ装置のデータ記憶及び消去は、相変化材料における例えば（多）結晶状態とアモルファス状態のような２つ以上の固相状態間を熱エネルギーによって遷移させることにより行う。この結晶状態およびアモルファス状態間の遷移は電極を介した回路接続により、その抵抗値の変化として識別される。熱エネルギーを相変化材料に印加する際は電気パルス（電圧あるいは電流パルス）を電極間に印加し、相変化材料そのものをジュール加熱することで行われる。この際、例えば結晶化状態の相変化材料に大電流を持つ電気パルスを短時間印加すると相変化材料は融点近くの高温状態に熱せられた後に急冷され、アモルファス状態（この状態をリセット状態と呼ぶ）となる。この動作は一般的にリセット動作と呼ばれる。一方、リセット状態においてリセット動作に比べ低電流の電気的パルスを比較的長時間印加すると相変化材料は結晶化温度にまで上昇し、結晶状態（この状態をセット状態と呼ぶ）となる。この動作はリセット動作に対してセット動作と呼ばれる。
【０００７】
相変化メモリ装置は選択能動素子によって活性化されるため、選択能動素子の駆動電流能力の範囲内にて情報の書き換えを行う必要がある。しかし、現在の最新リソグラフィ技術を用いて作製した相変化メモリ装置では、セルの集積度をＤＲＡＭ等の他のメモリと同程度とし、リセット動作に必要な電流値を選択能動素子の駆動電流能力の範囲内に収めることは困難である。
【０００８】
ここで、縦型相変化メモリ装置を低電力（電流）で前記スイッチング動作をさせるには、相変化材料の相変化領域を縮小（スケーリング）することが有効となる。例えば、セット状態からリセット動作を行い、相変化材料の状態遷移を抵抗値の変化として識別するためには、下部（あるいは上部）電極を相変化（した）領域で覆い尽くすか、あるいは相変化材料内を流れるすべての電流経路が必ず相変化領域を通過することが望ましい。なお、相変化領域とは、相変化が実際に生じる領域であり、形成した相変化材料の全体積が相変化領域となる必要は無い。
【０００９】
図２1のような相変化メモリ装置において、相変化材料における相変化領域は情報書き込み時の電流密度が最も高い下部電極との界面近傍に形成される。つまり、相変化材料と下部電極との接触部分近傍が発熱し、主にこの部分が相変化を起こす。したがって、相変化材料と接続されている下部電極の接触断面積を縮小すれば、相変化させなければならない領域を小さく抑えることができ、情報書き換え時の消費電力を低減する上で有効な手段となる。また、相変化材料の自己ジュール発熱の際、電極は最も大きな放熱箇所となる。このような観点からも、相変化材料と電極間の接触断面積の縮小、および電極自身の断面積縮小は、相変化材料からの放熱を抑制し、効率的に相変化を生じさせる上で効果的である。
【００１０】
しかしながら、一般的な半導体製造プロセスにおいて、相変化材料と接続する電極の寸法はリソグラフィ加工の最小加工寸法で決まるため、プロセストレンド以上の縮小化は困難となっている。なお、最小加工寸法とは、フォトリソグラフィの解像能力やエッチングの加工能力等の製造プロセスで決定される最小の形成可能加工線幅寸法あるいは最小の形成可能加工間隔寸法のことである。
【００１１】
現在、特許文献１および非特許文献１に示されているように、トレンチ（Ｕ字型の溝）構造に薄膜の電極材料を堆積し、更に保護絶縁材料および絶縁材料を堆積し平坦化することで、リソグラフィ技術に依存せずに微細電極を形成する技術が提案されている。図２４および図２５にその形成工程における電極垂直断面構造の模式図を示す。まず、図２４に示すようにトレンチ構造に下部電極材料、保護絶縁材料を成膜し、更にＳＯＧ法などで絶縁材料を堆積する。次に、図２５に示すようにＣＭＰ法などを用いて平坦化を行うことにより、図１に示すような相変化メモリ装置を作製する。この方法では比較的容易な加工のみで、微小断面積を持つ下部電極が形成可能である。
【００１２】
このような微細電極形成の必要性は、相変化メモリ装置のみ限った事例ではない。特許文献２にはＲＲＡＭにおいて可変抵抗体の物性変化領域を縮小する必要があることが記されている。
【００１３】
RRAMは、電圧パルスを印加することによって抵抗変化材料が抵抗スイッチングすることを利用した不揮発性メモリ素子であり、相変化メモリ素子のような相変化による抵抗変化以外の原理によって抵抗スイッチングを生じる材料すべてをいう。
【特許文献１】ＵＳ２００３／０１９３０６３  Ａｌ．号
【特許文献２】特開２００７−１８０４７４
【非特許文献１】Ｆ．  Ｂｅｄｅｓｃｈｉ  ｅｔ  ａｌ．  ＩＥＥＥ  Ｊ．  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔ  ４０  （２００５）  １５５７．
【発明の開示】
【発明が解決しようとする課題】
【００１４】
上記のように、相変化メモリ装置において情報書き換え時の消費電力（特に消費電流の）低減は、実用量産化に向けた必須課題となっている。一般的に、相変化材料と電極間の接触面積を縮小すれば、電極からの放熱が小さくなるうえに、小さな相変化領域のみで抵抗スイッチングが可能となるため、消費電力（電流）が低減することが知られている。しかしながら、従来のリソグラフィ加工技術を主体とする縦型相変化メモリ装置の製造方法では、相変化材料に対し上下（基板に対し垂直）方向に電極を形成する際、電極の断面積はリソグラフィ加工技術の最小加工寸法により決まるため、消費電力（電流）低減には半導体製造装置の性能向上が不可欠であった。
【００１５】
現在、上記課題を解決する方法として、特許文献１および非特許文献１にトレンチ構造に極薄の電極材料を堆積する方法が提案されている。図１は前記提案されている手法にて作製した縦型相変化メモリ装置の断面模式図である。トレンチ構造を用いれば従来の１／５程度にまで接触面積を縮小することが可能となる。しかしながら、この方法では、図２の電極周辺の三次元模式図に示すように、図中Ｘ方向の電極幅ｄは１０ｎｍ程度にまで縮小可能なのに対し、図中Ｙ方向はリソグラフィ技術を用いて加工するため、電極幅ｗはリソグラフィ加工時の最小加工寸法までにしか縮小できない。
【００１６】
そこで、本発明の目的は、ｄ（Ｘ方向の電極幅）だけでなく、ｗ（Ｙ方向の電極幅）も縮小できる技術を確立することにある。
【課題を解決するための手段】
【００１７】
そこで、本発明に係る可変抵抗メモリ素子の製造方法は、
選択能動素子あるいは下部配線が形成された基板上に絶縁体層を形成し、前記下部配線あるいは前記選択能動素子に繋がる第１の開口を形成する第１の工程と、
前記開口された絶縁体層上に導電性を有する材料を堆積し平坦化して、前記第１の開口内にコンタクトプラグを形成する第２の工程と、
前記コンタクトプラグ及び前記絶縁体層からなる平面において前記コンタクトプラグの一部を選択的にエッチングし、第２の開口を形成する第３の工程と、
前記第２の開口側壁に絶縁物からなるサイドウォールを形成することにより開口径を狭小化する第４の工程と、
下部電極材料を堆積し、平坦化処理を行うことで、前記サイドウォールの形成された第２の開口内に下部電極を形成する第５の工程と、
少なくとも下部電極上を含む前記絶縁体層上に可変抵抗層および上部電極を順次形成する第６の工程と、
を有することを特徴とする。
【発明の効果】
【００１８】
本発明によれば、半導体製造におけるリソグラフィ加工技術のみを用いて作製した下部電極よりも微小に下部電極を形成可能である。したがって、下部電極と可変抵抗材料（例えば）相変化材料との間の接触面積を従来よりも縮小することができる。これにより、可変抵抗メモリ装置において、情報書き換え時に必要な消費電力（とりわけ消費電流量）を低減することができる。
【発明を実施するための最良の形態】
【００１９】
リソグラフィ加工技術では、感光性樹脂の膜が形成された基板上に、光や電子ビームなどで回路パターンが現像される。近年の半導体の微細化に伴って、使用される光は短波長に移行しており、最近では短波長の限界である極紫外線領域にも達しようとしている。現在、ＡｒＦエキシマレーザー等を用いることで、この極紫外線領域における波長を有する光を使用して加工できる最小の寸法は、７０ｎｍ程度となっている。
【００２０】
前述のように、相変化メモリ装置を代表とする可変抵抗メモリ装置における消費電力の低減化には、下部電極と可変抵抗材料（例えば相変化材料）との接触面積を減らすことが必要であり、下部電極をより微小に形成することが求められている。
【００２１】
そこで、本発明者らは鋭意検討したところ、スパッタリング法や蒸着法により形成したシリコン膜の酸化による体積膨張を利用することで、より微小に下部電極を形成することができることを見出した。
【００２２】
したがって、本発明に係る可変抵抗素子の製造方法は、
選択能動素子あるいは下部配線が形成された基板上に絶縁体層を形成し、前記下部配線あるいは前記選択能動素子に繋がる第１の開口を形成する第１の工程と、
前記開口された絶縁体層上に導電性を有する材料を堆積し平坦化して、前記第１の開口内にコンタクトプラグを形成する第２の工程と、
前記コンタクトプラグ及び前記絶縁体層からなる平面において前記コンタクトプラグの一部を選択的にエッチングし、第２の開口を形成する第３の工程と、
前記第２の開口側壁に絶縁物からなるサイドウォールを形成することにより開口径を狭小化する第４の工程と、
下部電極材料を堆積し、平坦化処理を行うことで、前記サイドウォールの形成された第２の開口内に下部電極を形成する第５の工程と、
少なくとも下部電極上を含む前記絶縁体層上に可変抵抗層および上部電極を順次形成する第６の工程と、
を有することを特徴とする。
【００２３】
本発明によれば、下部電極の水平断面の寸法をリソグラフィ技術における最小加工寸法以下とすることができ、下部電極と可変抵抗材料との接触面積を従来より小さくすることが可能である。したがって、本発明によれば、低消費電力動作が可能な可変抵抗メモリ素子（不揮発性）を製造することができる。特に、リソグラフィ加工技術の最小加工寸法以下の微小寸法にて形成された下部電極を有する縦型相変化メモリ装置を提供することができる。本製造方法により作製された相変化メモリ装置を用いることにより、従来の縦型相変化メモリ装置に比べ、情報書き込み動作時の消費電力（電流）を低減することができる。
【００２４】
ここで、前記下部および上部電極の材料としては、公知の電極材料であれば特に制限なく用いることができる。例えば、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニオブ（Ｎｂ）、ジルコニウム（Ｚｒ）若しくはタングステン（Ｗ）、またはこれらの金属の窒化物、あるいはこれらの金属およびその窒化物を含むシリサイド化合物などを用いることができる。また、前記金属を含む合金を用いることができる。なお、電極材料を形成する窒化物やシリサイド等の化合物は化学量論比である必要はない。また、前記電極材料には炭素（Ｃ）等の不純物を添加することもできる。
【００２５】
前記コンタクトプラグの材料としては、導電性を有する材料を用いることができる。特に限定されるものではないが、タングステン（Ｗ）またはモリブデン（Ｍｏ）が選択酸化技術（特許公開平１０−３３５６５２に記載）を適用可能なため好ましい。また、上記の電極材料に用いられる材料、または、一般的な配線材料として用いられる銅（Ｃｕ）およびアルミニウム（Ａｌ）、あるいはそれらの合金を用いてもよい。ただし、この場合、シリコンの酸化の際に同時にプラグ材料が酸化されるため、酸化プロセス後にプラグ材料による酸化物を除去する必要がある。
【００２６】
前記絶縁体層の材料としては、絶縁膜として公知のものであれば特に制限されずに用いることができる。例えば、シリコン酸化物やシリコン窒化物などを用いることができる。
【００２７】
前記可変抵抗層の材料（以下、可変抵抗材料と示す）としては、かける電圧によってその電気抵抗の状態を変化させることができ、データの記憶及び消去ができ情報記録媒体として利用可能であるものであればよく、例えば、酸化チタン(ＴｉＯ2)、酸化ニッケル(ＮｉＯ)、酸化銅（CuO）などの遷移金属酸化物あるいはそれ以上の多元素により構成された遷移金属酸化物を主に用いる抵抗変化材料や、カルコゲナイド材料等の相変化材料等を挙げることができる。なお、本発明において、可変抵抗材料は相変化材料と限ったわけではない。が相変化材料でなく、前記抵抗変化材料であっても、微細電極適用の効果は発揮される。消費電力（電流）低減を目的として微細電極を形成することにより、抵抗変化を生じる可変抵抗材料の物性変化領域を縮小化するのが狙いである。
【００２８】
前記相変化材料としては、２以上の相状態を有し、かつ、相状態によって電気抵抗が異なる材料であればよい。特に制限されるわけではないが、カルコゲナイド材料を用いることが好ましい。カルコゲン元素とは周期律表における６族に属する原子であり硫黄（Ｓ）、セレン（Ｓｅ）、テルル（Ｔｅ）のことを指す。一般的にカルコゲナイド材料とは、いずれかあるいは複数のカルコゲン元素と共にゲルマニウム（Ｇｅ）、スズ（Ｓｎ），アンチモン（Ｓｂ）のいずれかあるいは複数の元素を含む化合物のことである。この際、窒素（Ｎ）、酸素（Ｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）等の元素が添加された材料を用いることもできる。例として、ＧａＳｂ、ＩｎＳｂ、ＩｎＳｅ、Ｓｂ2Ｔｅ3、ＧｅＴｅ等の２元系元素、Ｇｅ2Ｓｂ2Ｔｅ5、ＩｎＳｂＴｅ、ＧａＳｅＴｅ、ＳｎＳｂ2Ｔｅ4、ＩｎＳｂＧｅ等の３元系元素、ＡｇＩｎＳｂＴｅ、（ＧｅＳｎ）ＳｂＴｅ、ＧｅＳｂ（ＳｅＴｅ）、Ｔｅ81Ｇｅ15Ｓｂ2Ｓ2等の４元系元素が挙げられる。
【００２９】
前記絶縁物としては、例えば、二酸化シリコン（ＳｉＯ2）、窒化シリコン（ＳｉＮ）、酸窒素化シリコン（ＳｉＯＮ）などを挙げることができる。
【００３０】
サイドウォールを形成して開口径を狭小化する方法としては、例えばシリコンの酸化による体積膨張を利用して行うことができる。例えば、前記第２の開口を含む基板主面上にシリコンを堆積し、該シリコンを異方性エッチングにより前記第２の開口側壁にシリコンからなるサイドウォールを形成した後、該サイドウォールを酸化することにより行うことができる。また他の例としては、前記第２の開口を含む基板主面上にシリコンを堆積し、該シリコンを酸化して二酸化シリコンに変換した後、異方性エッチングすることにより行うことができる。
【００３１】
前記コンタクトプラグの材料、前記上部電極若しくは前記下部電極の材料、前記絶縁体層、前記可変抵抗材料及び前記シリコンの成膜方法は、公知の方法により行うことができ、特に限定されるものではない。例えば、スパッタ装置などを用いた物理気相成長法、化学気相成長（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法、ゾルゲル法又はスピンコート法等を利用できる。
【００３２】
また、本発明における特徴は、シリコンの酸化による体積膨張を利用して、開口部の開口径を狭小化し、その狭小化した開口部に下部電極を形成することにある。この際、シリコンは二酸化シリコンに変換され、該二酸化シリコンは絶縁体としての機能を有することになる。
【００３３】
以下、好ましい実施形態について説明するとともに、本発明における可変抵抗素子及びその製造方法について詳細に説明する。なお、本発明は以下の実施形態に限定されるものではない。
【００３４】
（実施形態１）
図３は微細下部電極を持つ相変化メモリ素子の断面図である。また、図４から図１１に、実施形態１における相変化メモリ素子の製造方法に関し、相変化メモリ素子の各製造工程における部分断面図を示す。本実施形態の相変化メモリ素子の製造方法における特徴は、シリコンの酸化を用いて下部電極周辺の絶縁層を形成し、下部電極を微細形成することにある。なお、この相変化メモリ素子を図２２に示す構成の縦型相変化メモリ装置に組み込むことにより、本発明に係る相変化メモリ装置（不揮発性メモリ装置）を製造することができる。
【００３５】
なお、本実施形態では相変化材料を可変抵抗層に用いているが、特にこれに限定されるものではない。
【００３６】
（製法の説明）
以下に本実施形態における相変化メモリ素子の製造方法について、図４から図１１を参照して説明する。また、相変化メモリ装置の製造時において自己整合（セルフアライン）技術を用いれば、素子間の寸法ばらつきを小さくでき、メモリセルアレイ内における素子間特性のばらつきを抑制することができる。
【００３７】
図４では、コンタクトプラグ７及び絶縁体層６が示されている。図示していないが、コンタクトプラグ７は、トランジスタなどの選択能動素子と連結されることになる（図２２参照）。その形成方法としては、まず、例えば、シリコン基板上に形成された選択能動素子上あるいはシリコン基板等の下地基板上に、例えば窒化シリコン（Ｓｉ3Ｎ4）等の絶縁膜を堆積し、リソグラフィ技術を用いてパターニングすることで第１の開口を形成する。選択能動素子を持つセル構成の場合は、相変化メモリ素子と選択能動素子とをコンタクトプラグ７で接続できるように第１の開口を形成する（不図示）。下層配線を持つ場合は下層配線と回路接続できるように開口する。リソグラフィ技術を用いて開口した場合、その部分の直径は例えば１００ｎｍ程度になる。次に、コンタクトプラグ７の材料（例えばタングステン（Ｗ））を堆積する。その後、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈ）法やエッチバック法等を用いて表面の平坦化を行うことにより、図４に示すコンタクトプラグ７及び絶縁体層６からなる平坦面を形成することができる。
【００３８】
次に、図５に示すように、コンタクトプラグ７の選択エッチングを行い、コンタクトプラグ７の一部を除去することで第２の開口１１を形成する。この際、コンタクトプラグ７と絶縁体層６との段差（第２の開口１１の深さ）は、CVD技術等を用いた電極材料堆積時における開口内のカバレッジを考慮して、例えば２５ｎｍ程度とすることができる。コンタクトプラグ７を選択的にエッチングするには、例えば、コンタクトプラグ材料に応じて、ウエットエッチングや反応性ドライエッチング用いることにより行うことができる。
【００３９】
更に、図６に示すように、シリコン（Ｓｉ）を等方的ステップカバレッジを持つように例えば２５ｎｍ程度堆積し、シリコン層８を形成する。なお、多結晶シリコンの開口形状は円または楕円形となることが望ましいが、多角形でも差し支えない。シリコンの状態は、結晶状態又はアモルファス状態のどちらでもかまわないが、体積増加および結晶性の観点から、多結晶であることが好ましい。以下の説明では、多結晶シリコンの場合について記載する。
【００４０】
その後、図７に示すように、多結晶シリコン層８の異方性エッチング処理行い、第２の開口１１の内側であってコンタクトプラグ７の上にシリコンからなるサイドウォール８'を形成する。この際、サイドウォール８'の断面形状はなるべく直方体となるように行うことが好ましい。また、多結晶シリコン層８の異方性エッチングは、例えば、塩素(Cl2)、臭化水素(HBｒ)、酸素(O2)等の混合ガスを用いた反応性ドライエッチングを用いることにより行うことができる。
【００４１】
次に、図８に示すように、サイドウォール８'の多結晶シリコンを酸化することで、第２の開口１１の開口径を微小半径化する。つまり、多結晶シリコンからなるサイドウォール８'を酸化してその結晶内に酸素を導入することにより体積を増加させ、開口径を狭くすることができる。また、酸化して二酸化シリコン（ＳｉＯ2）とすることにより絶縁体としての機能も付与することができる。なお、サイドウォール８''はサイドウォール８'の酸化後の状態であり、主に二酸化シリコンからなる。前記酸化プロセスにより、サイドウォールの体積は約２倍に膨張する。公知の方法として二酸化シリコンや窒化シリコンを直接堆積してサイドウォールを形成することも考えられるが、本手法を用いた場合、絶縁膜を直接堆積した場合に比べシリコンの体積は制御性が高くステップカバレッジが良い上に、酸化による膨張を考慮して堆積膜の膜厚および開口の直径を薄くすることができる。したがって、より高い制御性にて微小半径の穴を形成することができ、素子特性のばらつきや歩留まりの低下を抑制することができる。ここで、多結晶シリコンの酸化には、公知の方法により行うことができる、水（Ｈ2Ｏ）および水素（Ｈ2）による混合蒸気を用い、蒸気圧比を制御する技術（特許公開平１０−３３５６５２に記載）により、タングステンを酸化せず多結晶シリコンのみを選択酸化することが望ましい。この多結晶シリコンの選択酸化技術を用いることで、コンタクトプラグ７の酸化物の除去プロセスが不要となる。一方、選択酸化を用いない場合、選択エッチング等により露出したコンタクトプラグの酸化物を除去する必要がある。なお、特許公開平１０−３３５６５２記載の選択酸化技術を用いる場合は、多結晶シリコンの酸化速度が遅いため、多結晶シリコンの厚膜化条件を充分に検討することが好ましい。
【００４２】
次に、図９に示すように、例えば窒化チタン（ＴｉＮ）等の下部電極材料を堆積する。更に、図１０に示すように、ＣＭＰ法やエッチバック法等を用いて研磨し平坦化することで、微小断面積を持つ下部電極１を形成することができる。
【００４３】
最後に、図１１に示すように、下部電極１の上に可変抵抗材料として相変化材料からなる相変化層３、および上部電極４を形成することで、縦型相変化メモリ装置を製造することができる。ここで、図１１では、上部電極４は複数の相変化メモリ素子に対し共用している構成を一例として示している。
【００４４】
（実施形態２）
図１２から図１９に、実施形態２における相変化メモリ素子の製造方法に関し、相変化メモリ素子の各製造工程における部分断面図を示す。本実施形態は、実施形態例１に対し、多結晶シリコンを堆積直後に酸化する方法である。また、本実施形態においても自己整合（セルフアライン）技術を用いることにより、素子間の寸法ばらつきを小さくでき、メモリセルアレイ内における素子間特性のばらつきを抑制することができる。
【００４５】
（製法の説明）
まず、実施形態１と同様の方法にて、コンタクトプラグ７及び絶縁体層６からなる平坦面を形成する（図１２）。
【００４６】
次に、図１３に示すように、コンタクトプラグ７の選択エッチングを行い、第２の開口１１を形成する。本実施形態では、実施形態1の場合に比べてシリコンの酸化プロセスをシリコン堆積直後に行っているため、後のサイドウォール形成時においてエッチバック量が大きくなり、エッチングに伴う開口径の増大が懸念される。そのため、第２の開口１１の深さは５０ｎｍ程度とし、実施形態１の場合に比べ深くすることが望ましい。
【００４７】
更に、図１４に示すように、多結晶シリコン（Ｓｉ）を、等方的ステップカバレッジを持つように２５ｎｍ程度堆積し、多結晶シリコン層８を形成する。
【００４８】
次に、図１５に示すように、多結晶シリコン層８を酸化して二酸化シリコン層９とし、開口径を狭小化する。特許公開平１０−３３５６５２に記載されている方法で選択酸化することが好ましい。選択酸化を用いない場合、コンタクトプラグ材料のタングステンも酸化される可能性があり、コンタクトプラグ７の表面には酸化層（タングステンを用いた場合は酸化タングステン）が形成される場合がある。
【００４９】
次に、図１６に示すように、二酸化シリコン層９の異方性エッチングにより、コンタクトプラグ７の上部中央の二酸化シリコン層９を除去し、第２の開口１１の内側に二酸化シリコンからなるサイドウォール８''を形成する。二酸化シリコンや窒化シリコンを直接堆積してサイドウォールを形成することも考えられるが、本手法を用いることにより、直接堆積した場合に比べてより高い制御性にて微小な開口径とすることができ、素子特性のばらつきや歩留まりの低下を抑制することができる。
【００５０】
次に、図１７に示すように、例えば窒化チタン（ＴｉＮ）等の下部電極材料を堆積する。更に、図１８に示すように、ＣＭＰ法やエッチバック法等を用いて研磨し平坦化することで、微小断面積を持つ下部電極１を形成することができる。
【００５１】
最後に、図１９に示すように、相変化層３および上部電極４を形成することで、縦型相変化メモリ装置を製造することができる。ここで、図１９では、上部電極４は複数の相変化メモリ素子に対し共用している構成の一例を示している。
【００５２】
また、図２０に示すように、下部電極１の形成後（図１８の状態の後）、各下部電極１の選択エッチングを行い、その後、相変化層３および上部電極４を形成することにより、相変化メモリ装置を製造させてもよい。この場合、相変化領域が閉じ込められるため、熱の逃げが少なくなり、相変化材料の発熱効率が向上する。
【図面の簡単な説明】
【００５３】
【図１】トレンチ構造を用いて電極を形成した相変化メモリ素子の断面模式図
【図２】トレンチ構造を用いて電極を形成した相変化メモリ素子の電極周辺の３次元模式図
【図３】微細下部電極を持つ相変化メモリ素子の部分断面図
【図４】絶縁体層をパターニングした後にコンタクトプラグの材料を堆積し、更に平坦化処理を施した後の上面図（ａ）および部分断面図（ｂ）
【図５】図４に続き、コンタクトプラグの選択エッチングを行った後の上面図（ａ）および部分断面図（ｂ）
【図６】図５に続き、多結晶シリコンを等方的ステップカバレッジを持つように堆積した後の上面（ａ）および部分断面図（ｂ）
【図７】図６に続き、多結晶シリコンの異方性エッチング行い、コンタクトプラグ上にシリコンのサイドウォールを形成した後の上面図（ａ）および部分断面図（ｂ）
【図８】図７に続き、サイドウォール部の多結晶シリコンを酸化し、開口部を微小半径化した後の上面図（ａ）および部分断面図（ｂ）
【図９】図８に続き、下部電極材料を堆積した後の上面図（ａ）および部分断面図（ｂ）
【図１０】図９に続き、下部電極材料および絶縁体層の材料をＣＭＰ法やエッチバック法等を用いて研磨し平坦化した後の上面図（ａ）および部分断面図（ｂ）
【図１１】図１０に続き、相変化層および上部電極を形成することで縦型相変化メモリ装置を形成した後の部分断面図
【図１２】コンタクトプラグ材料を堆積し、更に表面を平坦化した後の上面図（ａ）および部分断面図（ｂ）
【図１３】図１２に続き、コンタクトプラグを選択エッチングした後の上面図（ａ）および部分断面図（ｂ）
【図１４】図１３に続き、多結晶シリコン（Ｓｉ）を等方的ステップカバレッジを持つように堆積した後の上面図（ａ）および部分断面図（ｂ）
【図１５】図１４に続き、多結晶シリコンを選択酸化した後の上面図（ａ）および部分断面図（ｂ）
【図１６】図１５に続き、二酸化シリコンの異方性エッチングを行い、コンタクトプラグ上部中央の二酸化シリコンを除去し、開口部に二酸化シリコンのサイドウォールを形成したあとの上面図（ａ）および部分断面図（ｂ）
【図１７】図１６に続き、下部電極材料を堆積した後の上面図（ａ）および部分断面図（ｂ）
【図１８】図１７に続き、表面を研磨および平坦化することで、微小断面積を持つ下部電極を形成した後の上面図（ａ）および部分断面図（ｂ）
【図１９】図１８に続き、相変化層および上部電極を形成することで縦型相変化メモリ装置を完成させた後の部分断面図
【図２０】図１８に続き、下部電極の選択エッチングを施し、その後相変化層および上部電極を形成することで完成させた相変化メモリ装置の部分断面図
【図２１】一般的な縦型相変化メモリ装置の断面模式図
【図２２】一般的な選択ＭＯＳトランジスタを配した縦型相変化メモリ装置の断面模式図
【図２３】図２１に対応した、１つのセルの回路構成
【図２４】トレンチ構造に下部電極、保護絶縁体層、絶縁体層を形成した後の部分断面図
【図２５】図２３に続き、表面をエッチングし下部電極をむき出しにした際の部分断面図
【符号の説明】
【００５４】
１  下部電極
１' 下部電極材料
２  保護絶縁体層
３  可変抵抗層
４  上部電極
５  相変化領域
６  絶縁体層
７  コンタクトプラグ
８  シリコン層
８' サイドウォール（多結晶シリコン）
８'' サイドウォール（二酸化シリコン）
９  二酸化シリコン層
１０  ＭＯＳトランジスタ
１１  第２の開口
１２  ビット配線
１３  ソースコンタクトあるいはドレインコンタクト
１４  シリコン基板
１５  拡散層
１６  ポリゲート
１７  グランド配線
１８  ビット線
１９  ワード線
２０  相変化メモリ素子
２１  電極として使用される領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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