(57)【要約】【課題】ＢＩＳＴ回路を実装する規模を小さくすること。【解決手段】同一の機能を持つ複数のテスト対象回路と、前記テスト対象回路をテストするためのテスト回路と、を含む半導体集積回路であって、前記テスト回路は、前記複数のテスト対象回路に共通に入力するための入力信号を生成する入力信号生成部と、前記複数のテスト対象回路から出力される前記入力信号に対する出力信号を比較し、比較結果に基づいて良否判定を行う比較部と、を備えることを特徴とする。【選択図】図１
2009079914.tif 000002
【特許請求の範囲】
【請求項１】
同一の機能を持つ複数のテスト対象回路と、
前記テスト対象回路をテストするためのテスト回路と、
を含む半導体集積回路であって、
前記テスト回路は、
前記複数のテスト対象回路に共通に入力するための入力信号を生成する入力信号生成部と、
前記複数のテスト対象回路から出力される前記入力信号に対する出力信号を比較し、比較結果に基づいて良否判定を行う比較部と、
を備える
ことを特徴とする半導体集積回路。
【請求項２】
入力と出力とを備えるテスト対象回路と、
前記テスト対象回路をテストするためのテスト回路と、
を含む半導体集積回路であって、
前記テスト回路は、
前記テスト対象回路に入力するための入力信号を生成する入力信号生成部と、
前記入力信号生成部により生成された入力信号を遅延させる入力信号遅延部と、
前記テスト対象回路から出力される出力信号と、前記入力信号遅延部からの出力とを比較し、比較結果に基づいて良否判定を行なう比較部と、
を備え、
前記テスト対象回路は、出力するための値を保持する出力レジスタと、入力された値を保持する入力レジスタとを備えるとともに、通常時には所定の動作をするとともに、テスト時には前記入力レジスタの値を前記出力レジスタにコピーする、
ことを特徴とする半導体集積回路。
【請求項３】
前記テスト対象回路を複数備え、
この複数のテスト対象回路は、前段の前記テスト対象回路の出力が次段の前記テスト対象回路の入力となるように直列に接続されており、
前記入力信号生成部で生成される入力信号が最前段の前記テスト対象回路に入力されるように接続されており、
最後段の前記テスト対象回路からの出力が前記比較部に入力するように接続されている、
ことを特徴とする請求項２に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関するものである。
【背景技術】
【０００２】
半導体集積回路に搭載されるロジック回路は、製造時、ハンドリング時、実装工程中、運用中などにおいて何らかの故障を起こし、正常に動作しないことがある。
従来、ロジック回路の故障検出方法としては、第一に回路を動作させて期待値との比較を行うテスト用のプログラムを用いる方法が用いられている。第二に期待値を発生するＢＩＳＴ（Ｂｕｉｌｔ−Ｉｎ  Ｓｅｌｆ  Ｔｅｓｔ）回路をあらかじめ半導体集積回路に設ける方法が用いられている（例えば特許文献１参照）。図４は従来のＢＩＳＴ回路の機能的な構成を示したブロック図である。ＢＩＳＴ回路１００は、入力信号発生部１０１と、期待値比較部１０２と、期待値発生部１０３と、を含んで構成される。以下、ＢＩＳＴ回路１００の動作を説明する。入力信号発生部１０１にテスト開始信号が外部から入力されると、入力信号発生部１０１は入力信号を生成し、テスト対象のロジック回路である回路ブロック２００と期待値発生部１０３に入力信号を入力する。期待値発生部１０３は、入力された入力信号に対して回路ブロック２００が出力すべき出力信号の期待値を生成し、期待値比較部１０２に入力する。期待値比較部１０２は、期待値発生部１０３から入力された期待値と回路ブロック２００から入力された出力信号の値が同じであるか否かの比較を行い、比較した結果、値が同じであれば回路ブロック２００が正常に動作していると判断し、同じでなければ回路ブロック２００が故障を起こしたと判断する。
【特許文献１】特開２００３−３３２４４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、上記第一の方法では、テスト対象のロジック回路の全ロジックの検査を行うためには膨大な長さの試験が必要であり、製品製造時にこれを行うことは困難である、という問題がある。また、上記第二の方法では、期待値発生部１０３により期待値を発生するアルゴリズムが複雑であり、この複雑なアルゴリズムを実現するために比較的大きなＢＩＳＴ回路を搭載する必要がある。実動作と無関係なＢＩＳＴ回路を搭載することになり回路面積が大きくなってしまう、という問題がある。
本発明は上記の点に鑑みてなされたものであり、その目的は、半導体集積回路において、ＢＩＳＴ回路を実装する規模を小さくすることにある。また、別の目的として、試験時間を短くし、効率的な試験を行うことにある。
【課題を解決するための手段】
【０００４】
本発明は上記の課題を解決するためになされたものであり、本発明の一態様は、同一の機能を持つ複数のテスト対象回路と、前記テスト対象回路をテストするためのテスト回路と、を含む半導体集積回路であって、前記テスト回路は、前記複数のテスト対象回路に共通に入力するための入力信号を生成する入力信号生成部と、前記複数のテスト対象回路から出力される前記入力信号に対する出力信号を比較し、比較結果に基づいて良否判定を行う比較部と、を備えることを特徴とする半導体集積回路である。
【０００５】
この発明によれば、複数のテスト対象回路に同じ入力信号を入力し、その出力信号を比較することにより、期待値発生部を実装することなく回路のテストを行う。これにより、ＢＩＳＴ回路を実装する規模を小さくすることが可能となる。また、ＢＩＳＴ回路を備えることにより、製品製造時に膨大な長さの試験をする必要がなくなり、試験時間を短くし、効率的な試験を行うことができる。
【０００６】
また、本発明の一態様は、入力と出力とを備えるテスト対象回路と、前記テスト対象回路をテストするためのテスト回路と、を含む半導体集積回路であって、前記テスト回路は、前記テスト対象回路に入力するための入力信号を生成する入力信号生成部と、前記入力信号生成部により生成された入力信号を遅延させる入力信号遅延部と、前記テスト対象回路から出力される出力信号と、前記入力信号遅延部からの出力とを比較し、比較結果に基づいて良否判定を行なう比較部と、を備え、前記テスト対象回路は、出力するための値を保持する出力レジスタと、入力された値を保持する入力レジスタとを備えるとともに、通常時には所定の動作をするとともに、テスト時には前記入力レジスタの値を前記出力レジスタにコピーする、ことを特徴とする半導体集積回路である。
【０００７】
この発明によれば、入力信号発生部により生成された入力信号と、テスト対象回路により生成された出力信号と、を比較することにより、期待値発生部を実装することなく回路のテストを行う。これにより、ＢＩＳＴ回路を実装する規模を小さくすることができる。また、ＢＩＳＴ回路を備えることにより、製品製造時に膨大な長さの試験をする必要がなくなり、試験時間を短くし、効率的な試験を行うことができる。
【０００８】
また、本発明の一態様は、上記半導体集積回路において、前記テスト対象回路を複数備え、この複数のテスト対象回路は、前段の前記テスト対象回路の出力が次段の前記テスト対象回路の入力となるように直列に接続されており、前記入力信号生成部で生成される入力信号が最前段の前記テスト対象回路に入力されるように接続されており、最後段の前記テスト対象回路からの出力が前記比較部に入力するように接続されている、ことを特徴とする。
【０００９】
この発明によれば、複数のテスト対象を直列に接続することにより、一度に複数のテスト対象回路をテストすることができる。
【発明の効果】
【００１０】
本発明によれば、半導体集積回路において、ＢＩＳＴ回路を実装する規模を小さくすることが可能となる。また、ＢＩＳＴ回路を備えることにより、製品製造時に膨大な長さの試験をする必要がなくなり、試験時間を短くし、効率的な試験を行うことが可能となる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照しながら本発明の実施形態について詳しく説明する。
図１は、本発明の第一の実施形態によるＢＩＳＴ回路１０を備えた半導体集積回路１の機能的な構成を示すブロック図である。
半導体集積回路１が内蔵する回路ブロック５０−Ａと回路ブロック５０−Ｂは、同一の構成を持つロジック回路であり、例えば複数の乗算器と加算器を含んだ回路である。
【００１２】
ＢＩＳＴ回路１０は、回路ブロック５０−Ａ（テスト対象回路）と回路ブロック５０−Ｂ（テスト対象回路）の機能のテストを行う回路であり、半導体集積回路１に設けられ、入力信号発生部１１と、期待値比較部１２と、を含んで構成される。このＢＩＳＴ回路１０は、期待値発生部１０３を含まない所が従来のＢＩＳＴ回路１００と異なる。以下、上記構成のＢＩＳＴ回路１０の動作を説明する。
入力信号発生部１１は、外部からテスト開始信号が入力されると、入力信号を回路ブロック５０−Ａと回路ブロック５０−Ｂに同時に入力する。この入力信号は回路ブロック５０−Ａと回路ブロック５０−Ｂを通常通り動作させるための信号であり、その入力信号を生成するための情報はあらかじめ入力信号生成部１１に記憶されている。この入力信号に対する回路ブロック５０−Ａと回路ブロック５０−Ｂの出力信号は、期待値比較部１２に入力される。
期待値比較部１２は、回路ブロック５０−Ａから出力された出力信号と回路ブロック５０−Ｂから出力された出力信号が同じか否かの比較を行い、比較した結果、同じであれば回路ブロック５０−Ａと回路ブロック５０−Ｂが正常に動作していると判断し、同じでなければ回路ブロック５０−Ａまたは回路ブロック５０−Ｂのいずれかが故障をしていると判断する。判断した結果は図示しないＣＰＵなどを通してテストを行うテスタへ通知される。
【００１３】
このように、本実施形態によれば、同一の機能を持つロジック回路に同じ入力信号を入力し、その出力信号を比較することにより、期待値発生部１０３を実装することなくロジック回路のテストを行う。これにより、ＢＩＳＴ回路を実装する規模を小さくすることが可能となる。また、ＢＩＳＴ回路を備えることにより、製品製造時に膨大な長さの試験をする必要がなくなり、試験時間を短くし、効率的な試験を行うことができる。
【００１４】
本実施形態では、２つのロジック回路の出力信号を比較しているが、３つ以上のロジック回路の出力信号を比較してもよい。
【００１５】
また、本実施形態においては、１つの入力信号に対するテストについて説明したが、複数の入力信号のパターンを順次生成して各入力信号のパターンに対するテストを行うようにしてもよい。このとき、入力信号の切り替えのタイミングを表す信号は適宜図示しない信号線を通じて期待値比較部１２に伝達される。
【００１６】
なお、本実施形態においては、テスト対象回路がロジック回路の場合を示したが、他の回路について行ってもよい。例えば、テスト対象回路がレジスタを含んで構成される順序回路の場合について説明する。テスト対象の２つの同一の構成を持つ順序回路は、レジスタを初期化する手段を有している。
【００１７】
入力信号発生部１１は、外部からテスト開始信号が入力されると、順序回路のレジスタを初期化するための信号を２つの順序回路に同時に入力する。その信号の入力を受けて順序回路はレジスタを初期化する。
入力信号発生部１１が順序回路に入力信号を入力する際には、複数の入力信号のパターンを順次生成して、クロック信号に同期しながら２つの順序回路に入力する。各入力信号に対する２つの順序回路の出力信号は期待値比較部１２に順次入力される。
期待値比較部１２は、クロック信号に同期しながら、各入力信号に対する２つの順序回路の出力信号が同じか否かの比較を行い、比較した結果、同じであれば２つの順序回路が正常に動作していると判断し、同じでなければ２つの順序回路のいずれかが故障をしていると判断する。このとき、入力信号の切り替えのタイミングを表す信号は適宜図示しない信号線を通じて期待値比較部１２に伝達される。
その他の動作については、ロジック回路と同様なので説明を省略する。
【００１８】
次に、この発明の第二の実施形態によるＢＩＳＴ回路を備えた半導体集積回路について説明する。
図２は、本実施形態におけるテスト対象となる回路ブロック６０−Ｃ（テスト対象回路）と回路ブロック６０−Ｄ（テスト対象回路）の機能的な構成を示すブロック図である。半導体集積回路１が内蔵する回路ブロック６０−Ｃと回路ブロック６０−Ｄは、行きと帰りの機能を持ち、同一の構成を持つロジック回路であり、制御部６１と、レジスタ６２（出力レジスタ）と、レジスタ６３（入力レジスタ）と、を含んで構成される。なお、この図ではＢＩＳＴ回路を省略して示している。
【００１９】
上記構成の回路ブロック６０−Ｃの通常時の動作を説明する。なお、回路ブロック６０−Ｃは入力されるテスト信号がＯＦＦのときに、以下の通常時の動作をする。制御部６１は、回路ブロック６０−Ｃの処理動作を統括して制御する。回路ブロック６０−ＣにＣＰＵ８０から入力信号があった場合には、制御部６１は、入力信号に相当する値をレジスタ６２に一時的に保持し、入力信号があった旨をＣＰＵ８０から指定された外部の出力先へ通知する。指定された出力先の回路ないしは装置は、その通知を受けてレジスタ６２が保持する値を取得する。
また、回路ブロック６０−ＣにＣＰＵ８０以外の外部の回路ないし装置から入力信号があった場合には、制御部６１は、入力信号に相当する値をレジスタ６３に一時的に保持し、入力信号があった旨をＣＰＵ８０へ通知する。ＣＰＵ８０は、通知を受けてレジスタ６３が保持する値を取得する。なお、通常時の動作においては、レジスタ６３からレジスタ６２へ直接データを渡すための信号線（図２で破線で示す）は特に使用されない。
回路ブロック６０−Ｄは回路ブロック６０−Ｃと同様の動作をする。
【００２０】
図３は、本実施形態によるＢＩＳＴ回路２０を備えた半導体集積回路１の機能的な構成を示すブロック図である。以下、この図を参照して同回路のテスト時の動作を説明する。図示するように、半導体集積回路１は、回路ブロック６０−Ｃ及び回路ブロック６０−Ｄと、ＢＩＳＴ回路２０と、を含んで構成される。なお本図では、ＣＰＵ８０を省略して示している。
【００２１】
回路ブロック６０−Ｃ、回路ブロック６０−Ｄは、入力されるテスト信号がＯＮのときに以下のテスト時の動作をする。
回路ブロック６０−Ｃに入力信号がＢＩＳＴ回路２０にから入力されると、制御部６１は、入力信号に相当する値をレジスタ６３に一時的に保持し、保持した値をレジスタ６３からレジスタ６２へコピーする。その後、制御部６１は、レジスタ６２にコピーされ保持された値を出力信号として回路ブロック６０−Ｄに入力する。
回路ブロック６０−Ｄは、入力信号が回路ブロック６０−Ｃから入力されると、出力信号をＢＩＳＴ回路２０に入力する。その他の動作は回路ブロック６０−Ｃと同様である。
このように動作するので、テスト時において、回路ブロック６０−Ｃと回路ブロック６０−Ｄの出力信号は、入力された入力信号と同一のものとなる。
【００２２】
ＢＩＳＴ回路２０は、回路ブロック６０−Ｃと回路ブロック６０−Ｄの機能のテストを行う回路であり、半導体集積回路１に設けられ、入力信号発生部２１と、期待値比較部２２と、入力信号遅延部２３と、を含んで構成される。このＢＩＳＴ回路２０は、入力信号遅延部２４を新たに有し、期待値発生部１０３を含まない所が従来のＢＩＳＴ回路１００と異なる。
【００２３】
入力信号発生部２１は、外部からのテスト開始信号を受けて、入力信号を生成し、この入力信号を回路ブロック６０−Ｃと入力信号遅延部２４に入力する。その際、入力信号発生部２１は、テスト信号を回路ブロック６０−Ｃと回路ブロック６０−Ｄに入力する。この入力信号は、回路ブロック６０−Ｃと回路ブロック６０−Ｄを通常通り動作させるための信号であり、その入力信号を生成するための情報はあらかじめ入力信号生成部２１に記憶されている。
入力信号遅延部２４は、回路ブロック６０−Ｄの出力信号が期待値比較部２２に入力されるまでの時間分、遅延を発生させて、入力された入力信号を期待値比較部２２に入力する。
期待値比較部２２は、入力信号遅延部２４から入力された入力信号と回路ブロック６０−Ｄから入力された出力信号が同じか否かの比較を行い、比較した結果、同じであれば回路ブロック６０−Ｃと回路ブロック６０−Ｄが正常に動作していると判断し、同じでなければ回路ブロック６０−Ｃと回路ブロック６０−Ｄのいずれかが故障をしていると判断する。判断した結果はＣＰＵ８０などを通してテストを行うテスタへ通知される。
【００２４】
次に、図３全体の動作例を説明する。テスト開始信号がＢＩＳＴ回路２０に入力されると、入力信号が入力信号発生部２１にて生成され、回路ブロック６０−Ｃと入力信号遅延部２４に入力される。その際、テスト信号が回路ブロック６０−Ｃと回路ブロック６０−Ｄに入力される。入力信号とテスト信号を受けて、入力信号に対する出力信号が回路ブロック６０−Ｃから回路ブロック６０−Ｄに入力される。この出力信号を入力信号とし、それに対する出力信号が回路ブロック６０−ＤからＢＩＳＴ回路２０に入力される。期待値遅延部２４から入力された入力信号と回路ブロック６０−Ｄから入力された出力信号は、期待値比較部２２にて同じか否かの比較を行われ、比較した結果、同じであれば回路ブロック６０−Ｃと回路ブロック６０−Ｄは正常に動作していると判断され、同じでなければ回路ブロック６０−Ｃまたは回路ブロック６０−Ｄのいずれかが故障をしていると判断される。判断した結果はＣＰＵ８０などを通してテストを行うテスタへ通知される。
【００２５】
このように、本実施形態によれば、入力信号発生部２１により生成された入力信号と、回路ブロック６０−Ｃの出力信号を入力とした回路ブロック６０−Ｄの出力信号と、を比較することにより、期待値発生部１０３を実装することなく回路のテストを行う。これにより、ＢＩＳＴ回路を実装する規模を小さくすることができる。また、ＢＩＳＴ回路を備えることにより、製品製造時に膨大な長さの試験をする必要がなくなり、試験時間を短くし、効率的な試験を行うことができる。
【００２６】
なお、本実施形態では回路ブロック６０−Ｃ、回路ブロック６０−Ｄの２つの回路ブロックを直列に接続しているが、３つ以上の回路ブロックを直列に接続してテストを行ってもよい。あるいは、回路ブロックを接続せず、１つの回路ブロックでテストを行ってもよい。いずれの場合も、本実施形態と同様に前段のテスト対象回路の出力が次段のテスト対象回路の入力となるように直列に接続されているとし、入力信号発生部２１で生成される入力信号が最前段のテスト対象回路に入力されるように接続され、最後段のテスト対象回路からの出力が期待値比較部２２に入力するように接続されている。
【００２７】
以上、図面を参照してこの発明の実施形態について詳しく説明してきたが、具体的な構成は上述のものに限られることはなく、この発明の要旨を逸脱しない範囲内において様々な設計変更等をすることが可能である。
【図面の簡単な説明】
【００２８】
【図１】第一の実施形態によるＢＩＳＴ回路を備えた半導体集積回路の機能的な構成を示すブロック図である
【図２】第二の実施形態によるテスト対象となる回路ブロックの機能的な構成を示すブロック図である。
【図３】第二の実施形態によるＢＩＳＴ回路を備えた半導体集積回路の機能的な構成を示すブロック図である。
【図４】従来のＢＩＳＴ回路の機能的な構成を示したブロック図である。
【符号の説明】
【００２９】
１…半導体集積回路  １０…ＢＩＳＴ回路  １１…入力信号発生部  １２…期待値比較部  ２０…ＢＩＳＴ回路  ２１…入力信号発生部  ２２…期待値比較部  ２４…入力信号遅延部  ５０−Ａ，５０−Ｂ…回路ブロック（テスト対象回路）  ６０−Ｃ，６０−Ｄ…回路ブロック（テスト対象回路）  ６１…制御部  ６２…レジスタ（出力レジスタ）  ６３…レジスタ（入力レジスタ）  ８０…ＣＰＵ
【図１】
2009079914.tif 000003
【図２】
2009079914.tif 000004
【図３】
2009079914.tif 000005
【図４】
2009079914.tif 000006