(57)【要約】      （修正有）【課題】信号処理装置の処理ステージの上流側において信号電圧を制限する回路装置及び方法を提供することであり、その回路装置及び方法により信号干渉を減少させる。【解決手段】出力信号（Ｖｉｎ′）の閉ループ制御内に電圧比較（ＯＰＡＭＰ２）が設けられており、その閉ループ制御によって、前記出力信号（Ｖｉｎ′）の値は最大値（Ｖｍａｘ／２）へ制限される。従って、信号処理期間中において信号干渉の発生を防止することが可能となる。電圧制限方法は、基準量として、閉ループ制御の文脈において出力信号（Ｖｉｎ′）が比較される基準電圧（Ｖｍａｘ／２）を使用する。この閉ループ制御の閉ループ制御逸脱信号が可変抵抗分圧器コンポーネント（Ｔ１）を制御し、該コンポーネントにおいて、例えば、直接的にピックアップすることにより電圧降下として出力信号（Ｖｉｎ′）が形成される。【選択図】図４
2009038789.tif 000002
【特許請求の範囲】
【請求項１】
信号処理装置の処理ステージ（Ａ）の上流側、特にシグマ・デルタアナログ・デジタル変換器の増幅器ステージの上流側で信号電圧を制限する回路装置において、
入力信号（Ｖｉｎ）を入力する入力、
出力信号（Ｖｉｎ′）を処理ステージ（Ａ）へ出力する出力、
該入力及び該出力へ接続されており且つ該入力信号（Ｖｉｎ）が供給される電圧制限回路（ＶＬ）、
を有しており、電圧制限回路（ＶＬ）が出力信号（Ｖｉｎ′）を形成する場合に、
入力信号（Ｖｉｎ）の値が所定の最大電圧（Ｖｍａｘ）の値より低い場合には、出力信号（Ｖｉｎ′）は入力信号（Ｖｉｎ）に対して基本的に比例しており、且つ
入力信号（Ｖｉｎ）の値が所定の最大電圧（Ｖｍａｘ）の値を超えている場合には、出力信号（Ｖｉｎ′）は基本的に一定であり、
電圧制限回路（ＶＬ）は、
入力信号（Ｖｉｎ）が印加される分圧器（Ｒ１ａ，Ｔ１；Ｒ１ａ，Ｔ１，Ｒ１ｃ）であって、制御信号によって抵抗を変化させることが可能な少なくとも１個の分圧器コンポーネント（Ｔ１）であってそこにおいて電圧降下として出力信号（Ｖｉｎ′）が形成される分圧器コンポーネント（Ｔ１）を有している分圧器、及び
出力信号（Ｖｉｎ′）と最大電圧（Ｖｍａｘ）に対応する基準電圧（Ｖｍａｘ／２）との間の差を増幅する差動増幅器（ＯＰＡＭＰ２）であって、前記差動増幅器（ＯＰＡＭＰ２）の出力信号が可変抵抗分圧器コンポーネント（Ｔ１）への制御信号として供給される作動増幅器（ＯＰＡＭＰ２）、
を有している、回路装置。
【請求項２】
請求項１において、該分圧器が固定抵抗（Ｒ１ａ；Ｒ１ａ，Ｒ１ｃ）の少なくとも１つのコンポーネントを具備しており且つ該可変電圧コンポーネントを具備している直列接続を有している回路装置。
【請求項３】
請求項１において、該分圧器の可変抵抗コンポーネント（Ｔ１）がトランジスタによって形成されている回路装置。
【請求項４】
請求項３において、該トランジスタがＦＥＴである回路装置。
【請求項５】
請求項１において、該差動増幅器（ＯＰＡＭＰ２）が１０3を超える電圧増幅係数を有している回路装置。
【請求項６】
請求項１において、該差動増幅器（ＯＰＡＭＰ２）がオペアンプである回路装置。
【請求項７】
信号処理装置の処理ステージ（Ａ）の上流側であって、特にシグマ・デルタアナログ・デジタル変換器の増幅器ステージの上流側において信号電圧を制限する方法において、
入力信号（Ｖｉｎ）を入力し、
出力信号（Ｖｉｎ′）を該処理ステージ（Ａ）へ出力し、且つ
以下の如くに電圧制限を行って入力信号（Ｖｉｎ）に基づいて出力信号（Ｖｉｎ′）を形成し、即ち、
入力信号（Ｖｉｎ）の値が所定の最大電圧（Ｖｍａｘ）の値未満である場合には、出力信号（Ｖｉｎ′）は該入力信号に対して基本的に比例し、
入力信号（Ｖｉｎ）の値が該所定の最大電圧（Ｖｍａｘ）の値を超えている場合には、出力信号（Ｖｉｎ′）は基本的に一定であり、
電圧制限を行う場合に、
入力信号（Ｖｉｎ）が印加される分圧器であって制御信号によって抵抗を変化させることが可能な少なくとも１個の分圧器コンポーネントであってそこにおいて電圧降下として出力信号（Ｖｉｎ′）が形成される分圧器コンポーネントを有している分圧器による分圧、及び
出力信号（Ｖｉｎ′）と最大電圧（Ｖｍａｘ）に対応する基準電圧（Ｖｍａｘ／２）との間の差の差動増幅であって差動増幅の結果として形成される制御信号によって該可変抵抗分圧器コンポーネントを駆動する差動増幅、
を行う方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は信号処理の分野に関するものであって、特に、信号処理装置の処理ステージの上流側において信号電圧を制限する回路装置及び方法に関するものである。
【背景技術】
【０００２】
信号処理装置（例えば、シグマ・デルタアナログ・デジタル変換器）の多くの回路又は回路のパーツは、制限された入力電圧範囲の信号のみが特定の処理ステージへ供給されることを可能とするに過ぎない。
【０００３】
この問題を例示するために、以下においては、信号電圧を制限する回路装置について最初に図１乃至３を参照して説明するが、その回路装置は出願人による内部的な動作知識に基づくものである。
【０００４】
図１は入力信号Ｖｉｎの増幅（電圧増幅）及び増幅された入力信号Ｖｉｎを信号増幅器の出力信号Ｖｏｕｔとして出力する信号増幅器を示している。
【０００５】
この信号増幅器は、以後「電圧制限器」として呼称する信号電圧を制限するための回路装置ＶＬ、及び下流側に接続されている増幅器ステージＡを有している。図示した実施例においては、信号増幅器の入力信号Ｖｉｎ及び出力信号Ｖｏｕｔの両方がシングルエンドデザインにおいて固定基準電位ＧＮＤ（電気的マス）に対して参照される。
【０００６】
電圧制限器ＶＬの機能は、その入力へ供給された入力信号Ｖｉｎから出力信号Ｖｉｎ′を形成し、且つそれを増幅器ステージＡへ出力させることである。このプロセスにおいて、入力信号Ｖｉｎに基づいて出力信号Ｖｉｎ′を形成することは、以下のような電圧制限機能を有しており、即ち、
入力信号Ｖｉｎの値が所定の最大電圧Ｖｍａｘより低い場合には、出力信号Ｖｉｎ′は入力信号Ｖｉｎに対して基本的に等しく、且つ
入力信号Ｖｉｎの値が所定の最大電圧Ｖｍａｘより高い場合には、出力信号Ｖｉｎ′は最大電圧Ｖｍａｘに基本的に等しい。
【０００７】
電圧制限器ＶＬは非常に簡単に機能し、比較器ＣＯＭＰによって、入力信号（入力電圧）Ｖｉｎが所定の最大電圧Ｖｍａｘと比較される。
【０００８】
この比較の結果としてＶｉｎがＶｍａｘより低い場合には、第一スイッチＳ１が閉じられ且つ第二スイッチＳ２が開かれる。この構成においては、第一スイッチＳ１は、入力信号Ｖｉｎが印加されている回路分岐点１０を出力信号Ｖｉｎ′を出力するために設けられている回路分岐点２０へ接続させる。第二スイッチＳ２は、最大電圧Ｖｍａｘを入力するために設けられている回路分岐点Ｓ１２を回路分岐点２０へ接続させる。従って、Ｖｉｎ＜Ｖｍａｘの場合には、Ｖｉｎ′＝Ｖｉｎとなる。
【０００９】
然しながら、比較器ＣＯＭＰを使用して行われた比較の結果ＶｉｎがＶｍａｘより大きい場合には、比較器出力信号によって、第一スイッチＳ１が開かれ且つ第二スイッチＳ２が閉じられる。従って、この場合においては（Ｖｉｎ＞Ｖｍａｘ）、Ｖｉｎ′＝Ｖｍａｘとなる。
【００１０】
図２及び３は時間ｔの関数としての入力電圧Ｖｉｎの例示的な展開（図２）及び出力電圧Ｖｉｎ′の展開（図３）を示しており、出力電圧の展開は電圧制限機能から得られたものであり、その出力電圧Ｖｉｎ′は最大値Ｖｍａｘに制限されている。
【００１１】
図１を参照すると、電圧制限器ＶＬの出力信号Ｖｉｎ′が増幅器ステージＡの入力信号として使用され、それは、図示例においては、それ自身既知である態様で、出力信号Ｖｏｕｔを出力するための反転増幅器として構成されている。
【００１２】
増幅器ステージＡはオペアンプＯＰＡＭＰを有しており、その非反転入力接続はマスＧＮＤへ接続されており且つその反転入力接続は抵抗Ｒ１によって回路分岐点２０へ接続されており、従って電圧制限器ＶＬの出力信号Ｖｉｎ′が入力され、且つ該反転入力接続部は抵抗Ｒ２によって出力接続部へ接続されており、その出力接続部において増幅器出力信号Ｖｏｕｔが与えられる。
【００１３】
増幅器ステージＡの電圧増幅に関する限り、それ自身既知である態様において次式が適用され、即ちＶｏｕｔ＝−（Ｒ２／Ｒ１）×Ｖｉｎ′。
【００１４】
例えばスイッチングトランジスタとして構成されるスイッチＳ１及びＳ２によって、電圧制限器ＶＬの出力分岐点２０は、単純な態様で信号ＶｉｎとＶｍａｘとの間でスイッチさせることが可能である。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
特に、要求の厳しい信号処理装置に対してこの電圧制限を適用する場合には、上述した方法には欠点が存在している。スイッチングの結果として、実際的な適用例においては、電圧ピーク等の多かれ少なかれ顕著な干渉が信号Ｖｉｎ′において発生し、その干渉が出力信号Ｖｏｕｔの品質に悪影響を与えるという特に深刻な欠点が存在している。
【００１６】
特に、実際の適用例においては、比較器出力信号における変化期間中に、スイッチＳ１及びＳ２において、正確に同期的に発生するスイッチング手順をトリガし、且つこのような態様で信号Ｖｉｎ′における何等の電圧ジャンプも発生することを防止することは困難である。
【００１７】
従って、本発明の１つの目的とするところは、信号処理装置の処理ステージの上流側で信号電圧を制限する回路装置及び方法であって、それにより信号干渉を減少させることが可能な回路装置及び方法を提供することである。
【課題を解決するための手段】
【００１８】
本発明によれば、この目的を達成するために信号処理装置の処理ステージの上流側で信号電圧を制限する回路装置が提供され、該回路装置は、
入力信号を入力する入力、
出力信号を該処理ステージへ出力する出力、
該入力及び該出力へ接続されている電圧制限回路であって該入力信号が供給される電圧制限回路、
を有しており、該電圧制限回路は以下のようにして出力信号を形成するものであり、即ち、
該入力信号の値が所定の最大電圧の値未満である場合には、該出力信号が基本的に該入力信号に比例し、
該入力信号の値が該所定の最大電圧の値を超えている場合には、該出力信号が基本的に一定であり、
該電圧制限回路が、
該入力信号が印加される分圧器であって、制御信号によって抵抗を変化させることが可能な少なくとも１個の分圧器コンポーネントであって、そこにおいて該出力信号が電圧降下として形成される少なくとも１個の分圧器コンポーネントを有している分圧器、及び
該出力信号と該最大電圧に対応する基準電圧との間の差を増幅する差動増幅器であって、前記差動増幅器の出力信号が該可変抵抗分圧器コンポーネントへの制御信号として供給される差動増幅器、
を有している。
【００１９】
更に、本発明によれば、上述した目的は信号電圧を制限するための対応する方法により満足される。本回路装置の有益的な改良について以下に説明する。本回路装置のこれらの改良は、対応する且つ有益的な態様で本発明に基づく方法のために使用することが可能である。該改良はそのようなものとして又は互いに結合して提供することが可能である。
【００２０】
本発明の基本的な思想は、入力電圧と最大電圧との間のスイッチングのために直接的に電圧比較を使用するものではなく、その代わりに出力信号の閉ループ制御の文脈においてそれを使用するものであり、それにより前記出力信号の値の閉ループ制御が最大値に制限されているというものである。このように、特に、信号干渉が信号処理期間中に発生されることを防止することが可能となる。
【００２１】
本発明に基づく信号電圧を制限するための回路装置は、
入力信号が印加される分圧器であって、制御信号によって抵抗を変化させることが可能な少なくとも１個の分圧器コンポーネントであって電圧降下として該出力信号が形成される少なくとも１個の分圧器コンポーネントを有している分圧器、及び
該出力信号と該最大電圧に対応する基準電圧との間の差を増幅する差動増幅器であって、前記差動増幅器の出力信号が該可変抵抗分圧器コンポーネントへの制御信号として供給される差動増幅器、
を有している。
【００２２】
このような態様で実現した電圧制限方法は、基準量として、閉レープ制御の文脈において出力信号が比較される最大電圧に対応する基準電圧を使用する。制御信号はこの閉ループ制御の閉ループ制御逸脱信号であり且つ、例えば直接的にピックアップ（タップ）して、電圧降下として出力信号が形成される可変抵抗分圧器コンポーネントを制御する。
【００２３】
以下に説明する本発明の例示的実施例において示されるように、基準電圧は、例えば、最大電圧と同一のものとすることが可能であり、又はそれは最大電圧からある係数だけ異なるものとすることが可能である。基準電圧の具体的な選択は、究極的には、電圧制限器の具体的なデザインに依存する。
【００２４】
換言すると、本発明においては、入力信号が最大電圧を超えている場合には、出力信号へ（最大電圧へ）スイッチオーバーされることはない。その代わりに、このように超えている場合には、閉ループ制御、好適には線形閉ループ制御がアクティブとなり、即ち活性化される。このように、「入力電圧＜最大電圧」と「入力電圧＞最大電圧」との間の「滑らかな遷移」は、出力信号において干渉パルス又は電圧ピーク等の何等の干渉なしで確保することが可能である。
【００２５】
原理的には、本発明は信号処理装置の何等かの処理ステージの上流側、例えば外部的に配線したオペアンプ、データ変換器等の上流側において信号電圧を制限するために使用することが可能である。
【００２６】
好適な例示的実施例は、シグマ・デルタアナログ・デジタル変換器の少なくとも１個の増幅器ステージの上流側で信号電圧制限を提供する。
【００２７】
一般的には、デルタ・シグマアナログ・デジタル変換器においては、アナログ入力信号と量子化されたデジタル出力信号のアナログ表示との間の積分された（「シグマ」）差（「デルタ」）が量子化器（アナログ・デジタル変換器ステージ）へ供給される。このような変換器の別の実施例においては、より狭い意味において「デルタ変調器」として指定されるが、アナログ入力信号と量子化されたデジタル出力信号の積分（「シグマ」）との間の差（「デルタ」）が量子化器へ供給される。
【００２８】
フィードバックにより、該量子化器は出力ビット電流を発生し、その時間にわたっての平均値はアナログ入力信号のものに追従する。
【００２９】
時間離散的態様で動作するデルタ・シグマアナログ・デジタル変換器と比較した場合に、デルタ・シグマアナログ・デジタル変換器は、通常、より低い電力消費の利点と関連しており、又は、予め定めた電力消費の場合には、より大きな信号帯域幅の利点と関連している。時間継続的態様で動作する変換器は、例えば、ＤＥ１０３４２０５７Ａ１から既知である。この変換器においては、量子化器のデジタル出力信号が幾つかのデジタル・アナログ変換器へ供給され、且つ夫々の加算分岐点における変換された（アナログ）信号はアナログフィルタへフィードバックされる。
【００３０】
一般的には、シグマ・デルタアナログ・デジタル変換器においては量子化器の上流側に配置されているアナログフィルタは、少なくとも１個の積分器及び／又はレゾネータを有している場合がある。このような積分器は、例えば、容量的にフィードバックされたオペアンプ、即ち、例えば、容量付加を具備する所謂トランスコンダクタンスステージ（演算トランスコンダクタンス増幅器、即ちＯＴＡ）を有している場合がある。更に、量子化器のデジタル出力信号の更なる処理のためのデジタル信号プロセッサ（ＤＳＰ）が該量子化器の下流側に配置されている場合がある。この場合には、量子化器のデジタル出力信号は量子化器とデジタル信号プロセッサとの間に配置されている回路分岐点から分岐され且つフィードバック装置へ供給される場合がある。
【００３１】
信号電圧を制限するための本発明に基づく回路装置に対してＣＭＯＳ技術が好適な製造技術である。本回路装置は、特に、より大きなＣＭＯＳ回路装置における機能的ブロックを表わす場合があり、該より大きなＣＭＯＳ回路装置は、例えば、上述したタイプの少なくとも１個のシグマ・デルタアナログ・デジタル変換器を有している。
【００３２】
好適な例示的実施例は固定した抵抗（オーミック抵抗）の少なくとも１個のコンポーネントを有する直列接続を有し且つ可変電圧コンポーネントを有する分圧器を提供する。
【００３３】
最も簡単な場合においては、該分圧器は固定した抵抗のコンポーネントと可変抵抗コンポーネントとを有している。然しながら、このことは、該分圧器が更に別のコンポーネントを有することを排除するものではない。この文脈において、言うべきことであるが、このような更なるコンポーネントの具体的な電気的特性（例えば、「オーミック挙動」）は電圧制限機能に対して従属的な重要性のものであり、というのは、電圧制限は閉ループ制御に基づいているからである。
【００３４】
回路技術の観点から特に簡単な１つの実施例においては、分圧器の可変抵抗コンポーネントがトランジスタにより形成される。
【００３５】
この目的のためにバイポーラトランジスタを使用することが可能であるが、本発明に基づく好適実施例はそのトランジスタをＦＥＴ（電界効果トランジスタ）、例えばＭＯＳＦＥＴとするものである。この場合には、差動増幅器の出力を直接的にＦＥＴの制御入力（ゲートへ）接続させるという改良を与える。
【００３６】
１つの好適実施例は１０3を超える電圧増幅係数を有する差動増幅器を提供する。
【００３７】
該差動増幅器は、例えば、従来のオペアンプとすることが可能である。従来のオペアンプは、通常、約１０4乃至約１０5の範囲の分圧器係数を有している。
【００３８】
本発明は、固定された基準電位に対して参照される電圧（入力信号及び／又は出力信号）の場合と、差動的態様で供給される電圧の場合の両方における信号電圧制限のために使用される。単に１つの例として、上のことは実際的適用において特にしばしば厳しい条件である実施例を包含しており、その実施例においては、入力信号と出力信号の両方が所定の基準電位（例えば、マス）に対して参照され（シングルエンド）、又はその実施例においては、両方の信号が差動的態様で供給される（完全に差動的な実施例）。
【発明を実施するための最良の形態】
【００３９】
図１乃至３は入力信号Ｖｉｎを増幅し且つ増幅器出力信号Ｖｏｕｔとして増幅された入力信号Ｖｉｎを出力する信号増幅器（図１）を示しており、その場合に、電圧制限器ＶＬが実際の増幅器Ａの上流側に配置されており、その電圧制限器ＶＬは入力電圧に関して電圧制限機能を有している。電圧制限器ＶＬの出力電圧Ｖｉｎ′は所定の最大電圧Ｖｍａｘの値に制限される（図２及び３）。
【００４０】
既に詳細に上述したように、電圧制限器ＶＬは、スイッチングの時点において（スイッチＳ１及びＳ２のスイッチング）、出力信号Ｖｉｎ′において干渉が発生され、その干渉は増幅器出力信号Ｖｏｕｔに悪影響を与えるという深刻な欠点と関連している。
【００４１】
以下においては、図４乃至６を参照して、信号処理装置の例示的実施例、特に、それらの電圧制限器について説明し、その装置においては、電圧制限機能は対応する信号干渉と関連しているものではない。
【００４２】
この例示的実施例の説明においては、基本的に、同一の効果を有するコンポーネントに対して同一の参照記号を使用しており、且つ基本的に既に説明した例からの差異についてのみ記述する。
【００４３】
図４は電圧制限器ＶＬと下流側の増幅器ステージＡとを有する信号処理装置を示している。説明の便宜上、増幅器ステージＡは図１に関して上述した増幅器ステージＡと全く同一であるように構成されており、従ってこの増幅器ステージの機能について説明する必要性はない。
【００４４】
図４に示した信号処理装置において、電圧制限器ＶＬの構成及び機能は本発明の文脈において顕著なものであり、前記電圧制限器ＶＬは、従来の電圧制限器（図１）のように、増幅器ステージＡへの入力信号として所定の最大値に制限された出力信号Ｖｉｎ′を送るものであるが、電圧制限器ＶＬは信号Ｖｉｎ′において何等スイッチングに関連した干渉を発生するものではない。
【００４５】
電圧制限器ＶＬは入力信号Ｖｉｎを入力するために入力側において回路分岐点１０を有しており、出力信号Ｖｉｎ′を増幅器ステージＡへ出力するために出力側において回路分岐点２０を有している。
【００４６】
更に、電圧制限器ＶＬは抵抗Ｒ１ａとトランジスタＴ１（この実施例においては、例えばＦＥＴ）の直列接続により形成されている分圧器を有しており、その分圧器に対して入力信号Ｖｉｎが印加される。この目的のために、入力分岐点１０は、抵抗Ｒ１ａを介して分圧器ピックアップ１４へ接続されており、それはトランジスタＴ１のチャンネルによって固定基準電位（マス）ＧＮＤへ接続されている。
【００４７】
ピックアップ１４は、更に、出力側において、電圧制限器ＶＬの回路分岐点２０へ接続されており、従って出力信号Ｖｉｎ′はトランジスタＴ１のチャンネルにおける電圧降下として形成される。トランジスタＴ１は分圧器の１つのコンポーネントを表わしており、その電気的抵抗は該トランジスタのゲートへ印加される制御信号によって変化させることが可能である。
【００４８】
図示したこの例においては、トランジスタＴ１のゲートは直接的にオペアンプＯＰＡＭＰ２（差動増幅器）の出力へ接続されている。オペアンプＯＰＡＭＰ２の非反転入力接続部が出力２０へ接続されており、一方、固定された所定の電圧Ｖｍａｘ／２（最大電圧Ｖｍａｘの半分）が反転入力接続部へ印加される。
【００４９】
従って、オペアンプＯＰＡＭＰ２は、出力信号Ｖｉｎ′と基準電圧として作用する電圧Ｖｍａｘ／２との間の差を増幅し、前記オペアンプＯＰＡＭＰ２はその出力信号でトランジスタＴ１の導電度を制御する。
【００５０】
以下に説明するように、該基準電圧（この場合には、最大電圧Ｖｍａｘの半分）の適切な値は、通常、抵抗Ｒ１ａ及びＲ１ｂの選択した値に依存する。図示した例示的実施例においては、後者の抵抗は、例えば、同一の抵抗値を有している（そのことは、回路技術の観点からは特に実施することが簡単である）。
【００５１】
入力信号Ｖｉｎの値が最大電圧Ｖｍａｘより低い場合には（増幅器ステージＡの構成に起因して）、基準電圧Ｖｍａｘ／２より小さな出力値Ｖｉｎ′が発生する。この場合には、オペアンプＯＰＡＭＰ２はその出力において（負の）信号を出力し、それは制御信号として直接的にトランジスタＴ１に作用し且つ前記トランジスタＴ１をその非導通状態とさせ即ちそれをこの状態にホールド即ち保持する。対応して、トランジスタＴ１により回路分岐点１４からマスＧＮＤへ延在する非常に高インピーダンスの経路は信号Ｖｉｎ′の形成に影響を有するものではなく且つ入力信号Ｖｉｎから増幅器出力信号Ｖｏｕｔの形成に影響を有するものではない。この動作状態において、Ｖｉｎ′はＶｉｎに比例しており、即ちより精密に表現すると、Ｖｉｎ′＝Ｖｉｎ／２である。
【００５２】
次式が増幅器出力電圧Ｖｏｕｔに適用され、即ちＶｏｕｔ＝−（Ｒ２／（２×Ｒ１ｂ））×Ｖｉｎである。
【００５３】
然しながら、入力信号Ｖｉｎの値が所定の最大電圧Ｖｍａｘを超え、従って出力電圧Ｖｉｎ′が基準電圧Ｖｍａｘ／２を超えると、オペアンプＯＰＡＭＰ２はトランジスタＴ１を導通状態とさせる。分圧器Ｒ１ａ，Ｔ１のコンポーネントとしてのトランジスタＴ１の改善された導通度の結果として、Ｖｉｎ′はより小さくなる傾向を有している。然しながら、このＶｉｎ′の減少は、Ｖｉｎ′が基準電圧Ｖｍａｘ／２へ到達するまで適用され、というのは、信号Ｖｉｎ′は、自動利得制御増幅器として作用するオペアンプＯＰＡＭＰ２によって、トランジスタＴ１に関して抵抗を増加させる効果を有しているからである。換言すると、基準電圧Ｖｍａｘ／２が出力電圧Ｖｉｎ′によって超えられると、出力電圧Ｖｉｎ′は、常に、基準電圧Ｖｍａｘ／２に対して「下方へ調整」される。
【００５４】
要約すると、電圧制限器ＶＬは、Ｖｉｎが所定の最大電圧Ｖｍａｘより低い限り、増幅器ステージＡへ送信される信号に関して実際的に何等影響を有するものではない。然しながら、Ｖｉｎがこの最大電圧Ｖｍａｘに到達するか又はそれを超える場合には、電圧制限器ＶＬは電圧Ｖｉｎ′の一定の基準値（Ｖｍａｘ／２）への閉ループ制御に対してアクティブとなる。電圧制限器ＶＬがアクティブとなる時点において及び（電圧限界の下のレベルにおいて）再度非アクティブとなる時点において、信号Ｖｉｎ′において干渉電圧が発生することはなく、その干渉電圧は増幅器出力信号Ｖｏｕｔの品質に関して悪影響を有する場合がある。
【００５５】
オペアンプＯＰＡＭＰ２が回路装置内に組込まれている態様は、電圧制限器ＶＬの最も効率的且つ迅速な閉ループ機能性を確保する。オペアンプの比較的大きな電圧増幅に起因して（典型的に１０3を超えている）、入力側上における比較的小さな電圧差（Ｖｉｎ′とＶｍａｘ／２との間）の場合において、該オペアンプの出力信号がその最大の正又は最大の負の値のいずれかを取ることが予測され、従って該オペアンプは最終的に比較器として動作する。然しながら、トランジスタＴ１によるフィードバックのために、そうではない。言わば、このフィードバックが該オペアンプをして強制的に「決定的ではない」出力信号を出力させる。この調節された状態において、トランジスタＴ１のソース・ドレイン経路の抵抗値は抵抗Ｒ１ａの抵抗値に対応している。
【００５６】
図４に基づく例示的実施例においては、信号Ｖｉｎ，Ｖｉｎ′及びＶｏｕｔは、各場合において、共用される基準電位（マスＧＮＤ）に対して参照される。然しながら、このことは必須のものではない。
【００５７】
図５は電圧制限器ＶＬと増幅器ステージＡとを有する信号増幅器を示しており、その場合に、その構成及び機能は基本的に図４に基づく実施例に対応しているが、この信号増幅器は完全に差動型の構成のものである。この装置においては、信号Ｖｉｎ，Ｖｉｎ′及びＶｏｕｔは、各々の場合において、図５に示したような電位差として定義される。
【００５８】
従って、電圧制限器ＶＬの入力は２つの入力接続部１０ａ及び１０ｃを有しており、一方電圧制限器ＶＬの出力は２個の出力分岐点２０ｂ及び２０ｄを有している。
【００５９】
入力信号Ｖｉｎが印加される分圧器は、抵抗Ｒ１ａ、トランジスタＴ１、抵抗Ｒ１ｃを有している。各場合において、２個の抵抗Ｒ１ａ，Ｒ１ｃの第一接続部は入力分岐点１０ａ，１０ｃのうちの一方へ接続されており、一方各場合において、抵抗Ｒ１ａ，Ｒ１ｃの第二接続部は２個の回路分岐点１４ａ及び１４ｃのうちの一方へ接続されており、それらの回路分岐点は各々出力接続部２０ｂ及び２０ｄのうちの１つへ接続されている。更に、回路分岐点１４ａ及び１４ｃはトランジスタＴ１のチャンネルによって相互接続されている。
【００６０】
差動増幅器として作用するオペアンプＯＰＡＭＰ２は２個の非反転入力接続部を有しており、その各々は出力分岐点２０ｂ及び２０ｄのうちの一方へ接続されている。基準電圧Ｖｍａｘ／２がオペアンプＯＰＡＭＰ２の反転入力接続部へ印加される。オペアンプＯＰＡＭＰ２の出力はトランジスタＴ１のゲートへ直接的に接続されている。
【００６１】
完全に差動型の構成とは別に、増幅器ステージＡの構成は図４を参照して説明した増幅器ステージの構成に対応している。使用されているオペアンプＯＰＡＭＰ１は差動入力と差動出力とを有している。増幅器出力電圧Ｖｏｕｔが非反転及び反転出力接続部の間の電圧差として供給される。該非反転出力接続部は抵抗Ｒ２ａによって反転入力接続部へ接続されている。該反転出力接続部は抵抗Ｒ２ｂによって非反転入力接続部へ接続されている。該反転入力接続部は抵抗Ｒ１ｂによって回路分岐点２０ｂへ接続されている。該非反転入力接続部は抵抗Ｒ１ｄによって回路分岐点２０ｄへ接続されている。
【００６２】
図示した例示的実施例においては、抵抗Ｒ１ａ，Ｒ１ｂ，Ｒ１ｃ，Ｒ１ｄの抵抗値は同一である。更に、抵抗Ｒ２ａ及びＲ２ｂの抵抗値は同一である。
【００６３】
図４及び５に基づく例示的実施例において説明した増幅器ステージは単に例示的なものであり、実際的な適用においては、それらは異なって構成することも可能であり、又はその他の信号処理ステージによって置換させることが可能である。
【００６４】
図６はシグマ・デルタ変換器ステージＡが下流側に配置された電圧制限器ＶＬを有するシグマ・デルタアナログ・デジタル変換器の例示的実施例を示している。
【００６５】
この例においては、電圧制限器ＶＬは図４を参照して既に説明した電圧制限器と同一であるように構成されている。
【００６６】
シグマ・デルタ変換器ステージＡはタイミング信号によってパルス動作されるように動作される量子化器Ｑを有しており、その量子化器Ｑはデジタル出力信号Ｖｏｕｔを発生するために電圧制限器ＶＬの出力信号Ｖｉｎ′を量子化させる。更に、変換器ステージＡは図示した態様でコンデンサＣ及び抵抗Ｒ１ｂに対して外部的に配線されているオペアンプＯＰＡＭＰ１を有しており、そのオペアンプＯＰＡＭＰ１はデジタル出力信号Ｖｏｕｔを発生するために量子化が行われる前にアナログ信号Ｖｉｎ′を積分させる。最後に、変換器ステージＡはフィードバック経路４０を有しており、それはデジタル出力信号Ｖｏｕｔに基づいてフィードバック信号をフィードバックさせる。
【００６７】
実際のシグマ・デルタ変換器ステージＡの上流側に配置されている電圧制限器ＶＬはアナログ入力信号Ｖｉｎ又はＶｉｎ′の電圧を有益的に制限させる。このように、そうでなければ発生するようなシグマ・デルタ変換における不安定性を防止することが可能である。
【図面の簡単な説明】
【００６８】
【図１】増幅器ステージが上流側に配置された電圧制限器を有している信号増幅器の回路図。
【図２】時間の関数として図１における電圧制限器の入力電圧の例示的な展開を示した概略図。
【図３】図１の電圧制限器の出力電圧の時間にわたっての結果的に得られる展開を示した概略図。
【図４】本発明の第一例示的実施例に基づく電圧制限器を有する信号処理装置の回路図。
【図５】本発明の第二例示的実施例に基づく電圧制限器を有する信号処理装置の回路図。
【図６】本発明の第三例示的実施例に基づく電圧制限器を有する信号処理装置の回路図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【外国語明細書】
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