(57)【要約】【課題】ゲート電極パッド下でのアバランシェキャリアの発生を抑制しつつオン抵抗の低減が図れる半導体装置を提供する。【解決手段】第１導電型の第１の半導体層と、第１の半導体層の上で互いに隣接して交互に配列された第１導電型の第２の半導体層と第２導電型の第３の半導体層との周期的配列構造と、第３の半導体層の上に設けられた第２導電型の第１の半導体領域と、第１の半導体領域の表面に選択的に設けられた第１導電型の第２の半導体領域とを有し、表面と裏面との間の縦方向に主電流経路が形成される半導体構造部を備え、ゲート電極パッドの下の周期的配列構造の不純物濃度は、第１の主電極（ソース電極）の下の周期的配列構造の不純物濃度より低い。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型の第１の半導体層と、前記第１の半導体層の上で互いに隣接して交互に配列された第１導電型の第２の半導体層と第２導電型の第３の半導体層との周期的配列構造と、前記第３の半導体層の上に設けられた第２導電型の第１の半導体領域と、前記第１の半導体領域の表面に選択的に設けられた第１導電型の第２の半導体領域とを有し、表面と裏面との間の縦方向に主電流経路が形成される半導体構造部と、
前記半導体構造部の表面上に設けられ前記第２の半導体領域に接する第１の主電極と、
前記半導体構造部の裏面に接して設けられた第２の主電極と、
少なくとも前記第１の半導体領域における前記第２の半導体層と前記第２の半導体領域との間の表面上に絶縁膜を介して設けられたゲート電極と、
前記第１の主電極に対して絶縁分離されて前記半導体構造部の表面上に設けられ、前記ゲート電極に接続されたゲート電極パッドと、
を備え、
前記ゲート電極パッドの下の前記周期的配列構造の不純物濃度は、前記第１の主電極の下の前記周期的配列構造の不純物濃度より低いことを特徴とする半導体装置。
【請求項２】
前記ゲート電極パッドの下の前記周期的配列構造における前記第２の半導体層と前記第３の半導体層との配列ピッチと、前記第１の主電極の下の前記周期的配列構造における前記第２の半導体層と前記第３の半導体層との配列ピッチとは略等しいことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ゲート電極パッドの下の前記周期的配列構造における前記第２の半導体層と前記第３の半導体層との配列ピッチは、前記第１の主電極の下の前記周期的配列構造における前記第２の半導体層と前記第３の半導体層との配列ピッチより小さいことを特徴とする請求項１記載の半導体装置。
【請求項４】
前記ゲート電極パッドの下の前記半導体構造部の表面に、半導体と金属との化合物層が形成されていることを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
前記ゲート電極の表面上、前記第１の半導体領域の一部、および前記第２の半導体領域の一部に半導体と金属との化合物層が形成されていることを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
例えば縦形パワーＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）やＩＧＢＴ（Insulated Gate Bipolar Transistor）は、高速スイッチング特性、数十〜数百Ｖの逆方向阻止電圧（耐圧）を有しており、家庭用電気機器、通信機器、車載用モータ等における電力変換、制御に広く用いられている。これらの分野における小型化、高効率化、低消費電力化を達成するためには、半導体素子のオン状態での抵抗を低減する必要がある。すなわち、ＭＯＳＦＥＴやＩＧＢＴは高耐圧を保持したままオン抵抗が低いことが強く求められている。
【０００３】
縦型のＭＯＳＦＥＴやＩＧＢＴのオン抵抗は、ドリフト層部分の電気抵抗に大きく依存する。そして、このドリフト層の電気抵抗を決定する不純物濃度は、ベース領域とドリフト層とが形成するｐｎ接合の耐圧に応じて限界以上には上げられない。このため、素子耐圧とオン抵抗にはトレードオフの関係が存在する。このトレードオフを改善することが低消費電力素子には重要となる。このトレードオフには素子材料により決まる限界が有る。
【０００４】
この問題を解決する一つの構造として、ドリフト層にスーパージャンクション構造と呼ばれるｐ型ピラー層とｎ型ピラー層との周期的配列構造を設けたものが知られている（例えば特許文献１）。また、オン抵抗の低減を図るためには、ボンディングワイヤ等が接合され外部と電気的に接続される部分であるゲート電極パッド下にもチャネルを形成し、オン時に電流が流れない無効領域を減らすことも有効である。
【特許文献１】特開２００１−２９８１９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、ゲート電極パッド下でのアバランシェキャリアの発生を抑制しつつオン抵抗の低減が図れる半導体装置を提供する。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、第１導電型の第１の半導体層と、前記第１の半導体層の上で互いに隣接して交互に配列された第１導電型の第２の半導体層と第２導電型の第３の半導体層との周期的配列構造と、前記第３の半導体層の上に設けられた第２導電型の第１の半導体領域と、前記第１の半導体領域の表面に選択的に設けられた第１導電型の第２の半導体領域とを有し、表面と裏面との間の縦方向に主電流経路が形成される半導体構造部と、前記半導体構造部の表面上に設けられ前記第２の半導体領域に接する第１の主電極と、前記半導体構造部の裏面に接して設けられた第２の主電極と、少なくとも前記第１の半導体領域における前記第２の半導体層と前記第２の半導体領域との間の表面上に絶縁膜を介して設けられたゲート電極と、前記第１の主電極に対して絶縁分離されて前記半導体構造部の表面上に設けられ、前記ゲート電極に接続されたゲート電極パッドと、を備え、前記ゲート電極パッドの下の前記周期的配列構造の不純物濃度は、前記第１の主電極の下の前記周期的配列構造の不純物濃度より低いことを特徴とする半導体装置が提供される。
【発明の効果】
【０００７】
本発明によれば、ゲート電極パッド下でのアバランシェキャリアの発生を抑制しつつオン抵抗の低減が図れる半導体装置が提供される。
【発明を実施するための最良の形態】
【０００８】
本発明の実施形態では、半導体装置として、半導体層の表裏面のそれぞれに設けられた第１の主電極と第２の主電極との間を結ぶ縦方向に主電流経路が形成される縦型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）を一例に挙げて説明する。
【０００９】
縦型ＭＯＳＦＥＴにおいて、ゲート電極パッド下の表面部分はソース電極に接していない部分であり、そのゲート電極パッド下の領域でアバランシェ生成が生じた場合、インパクトイオン化で発生した正孔がソース電極へと抜けるためには、金属に比べて高抵抗の拡散層（半導体層）を通らなければならない。このため、正孔が拡散層を通る際の抵抗により素子内部で発熱しゲート電極パッド下で素子破壊が生じる、あるいはゲート電極パッド下でのアバランシェ生成によりソース電極に過度の電流が集中してゲート電極パッド周辺部において熱による素子破壊が生じることが懸念される。
【００１０】
この問題を回避するために、ゲート電極パッド下には素子を形成しないことが考えられる。ここで素子を形成しないとは、単純なｐｎダイオードとしておくことや、オン時に電流経路となるチャネルを形成しないことである。
【００１１】
ゲート電極パッド表面は、ボンディングワイヤ、あるいははんだと金属板を用いたリードクランプ方式などで、半導体パッケージの外部と接続される。そのために、ゲート電極パッドの面積としては、数百ミクロン角の面積を確保する必要があり、このゲート電極パッドの面積は、チップが小型化すればするほど素子領域に対して相対的に面積が増大する。そのようなゲート電極パッド下にチャネルを形成しないことは、オン抵抗低減に寄与しない無効領域がチップ内に存在することになり、特にチップが小型化すればするほど無効領域が増える傾向にある。
【００１２】
そこで、以下に具体的に説明する本発明の実施形態に係る半導体装置では、ゲート電極パッド下の部分にもオン時に主電流が流れる構造とし、なおかつゲート電極パッド下でのアバランシェキャリアの発生を抑制できる構造としている。
【００１３】
［第１の実施形態］
図１は、本発明の第１の実施形態に係る半導体装置の模式断面図である。  
図２は、同半導体装置における第１の主電極（ソース電極）１１、ゲート電極パッド１３の平面レイアウトを例示する模式平面図である。  
なお、以下の実施形態では第１導電型をｎ型、第２導電型をｐ型として説明する。
【００１４】
本実施形態に係る半導体装置は、主として、例えばシリコン系材料からなる半導体構造部と、第１の主電極としてのソース電極１１と、第２の主電極としてのドレイン電極１２と、ゲート電極９と、ゲート電極パッド１３とを備える。ソース電極１１、ゲート電極９およびゲート電極パッド１３は半導体構造部の表面側に設けられ、ドレイン電極１２は半導体構造部の裏面側に設けられている。
【００１５】
半導体構造部は、第１の半導体層としてのｎ＋型半導体層（もしくはｎ＋型半導体基板）１と、ｎ−型半導体層２と、第２の半導体層としてのｎ型ピラー層３と、第３の半導体層としてのｐ型ピラー層４と、第１の半導体領域としてのｐ型ベース領域５と、ｐ＋型ベースコンタクト領域６と、第２の半導体領域としてのｎ＋型ソース領域７とを有し、これらはいずれもシリコン系材料からなる。
【００１６】
ｎ＋型半導体層１の主面上には、ｎ−型半導体層２を介して、ｎ型ピラー層３とｐ型ピラー層４とが設けられている。ｎ型ピラー層３とｐ型ピラー層４とは、ｎ＋型半導体層１の主面に対して略平行な横方向に交互に隣接（ｐｎ接合）して周期的に配列され、いわゆる「スーパージャンクション構造」を構成している。なお、ｎ型ピラー層３及びｐ型ピラー層４の底部は、ｎ−型半導体層２を介さずに直接ｎ＋型半導体層１に接していてもよい。ｎ型ピラー層３、ｐ型ピラー層４の平面パターンは例えばストライプ状であるが、これに限ることなく、格子状や千鳥状等に形成してもよい。
【００１７】
ｐ型ピラー層４の上にはベース領域５が設けられている。ベース領域５の表面には、ベースコンタクト領域６とソース領域７とが選択的に設けられている。
【００１８】
ｎ型ピラー層３から、ベース領域５を経てソース領域７に至る部分の表面上には、ゲート絶縁膜（例えばシリコン酸化膜）８が設けられている。ゲート絶縁膜８の上には、ゲート電極９が設けられている。
【００１９】
半導体構造部の表面上には、図２に示すように、いずれも金属材料からなるソース電極１１、ゲート配線１５およびゲート電極パッド１３が設けられている。ゲート配線１５は、ソース電極１１の外縁部の外側に、ソース電極１１を囲むように形成されている。ゲート電極パッド１３は、ゲート配線１５より内側であってソース電極１１に重ならない位置に、ゲート配線１５に対して一体に形成されている。半導体構造部の表面にはキズや表面電荷による素子特性変動を保護、抑制することを主な目的として、保護膜（例えばポリイミド膜）１４が設けられ、すくなくともボンディングワイヤー等で外部と接続させる電極上部の部分（ソース１１ａ、ゲート１３ａ）のみメタル上の保護膜は取り除かれている。この保護膜１４は図１の断面に示すように、ソース電極１１とゲート配線１５との間、およびソース電極１１とゲート電極パッド１３との間にも設けられており、ゲート配線１５及びゲート電極パッド１３はソース電極１１に対して絶縁分離されている。
【００２０】
ゲート配線１５より外側の終端部にはチャネル構造は形成されず、よってオン時にチャネルが形成されず縦方向の主電流が流れない。その終端部における最外周端の表面上には、電位がフローティング、もしくはドレイン電極１２と略同じ電位とされるチャネルストップ電極（等電位リングとも呼ばれる）１６が形成されている。
【００２１】
空乏層がチップ終端の表面や側面（ダイシングライン）にまで到達してしまうと、リーク電流の原因となるが、チップ終端に上記チャネルストップ電極１６を設けることで終端における空乏層の伸展を抑えることができる。
【００２２】
ソース電極１１は、図１に示すように、ベースコンタクト領域６及びソース領域７の表面に接している。これにより、ソース電極１１はソース領域７と電気的に接続され、また、ベース領域５はベースコンタクト領域６を介してソース電位に固定される。
【００２３】
ｎ＋型半導体層１の主面の反対側の面（裏面）にはドレイン電極１２が設けられ、ｎ＋型半導体層１はドレイン電極１２と電気的に接続されている。
【００２４】
ゲート配線１５及びゲート電極パッド１３が形成された部分の半導体構造部の表面上には、ゲート電極９を含めた表面上を覆うように層間絶縁膜（例えばシリコン酸化膜）１０が設けられている。その層間絶縁膜１０においてゲート電極９上の部分が選択的に開口されて、その開口部分を介してゲート配線１５及びゲート電極パッド１３がゲート電極９に接してゲート電極９と電気的に接続されている。ソース電極１１が形成された部分において、ゲート電極９とソース電極１１との間には層間絶縁膜１０が介在されて、それら両電極は絶縁分離されている。
【００２５】
ソース電極１１の表面は保護膜１４で覆われて保護されているが、その保護膜１４の一部は除去されてソース電極１１の表面が一部露出されたソース電極パッド１１ａ（図２参照）が形成されている。そのソース電極パッド１１ａに、ボンディングワイヤや、板状の金属部材が接合されて、ソース電極１１が外部回路と接続される。
【００２６】
同様に、ゲート配線１５及びゲート電極パッド１３の表面は保護膜１４で覆われて保護されているが、ゲート電極パッド１３の表面上の保護膜１４の一部は除去されてゲート電極パッド１３の表面が一部露出された部分１３ａ（図２参照）が形成されている。この部分１３ａにボンディングワイヤなどが接合されることで、ゲート電極９はゲート配線１５及びゲート電極パッド１３を介して外部回路と接続される。
【００２７】
オン時、ゲート電極９に所定のゲート電圧が印加されると、ベース領域５においてゲート絶縁膜８を介してゲート電極９に対向する部分にチャネルが形成され、ソース領域７、チャネル、ｎ型ピラー層３、ｎ−型半導体層２およびｎ＋型半導体層１を介して、ソース電極１１とドレイン電極１２との間の縦方向に主電流経路が形成され、それら両電極１１、１２間が導通する。
【００２８】
本実施形態に係る半導体装置は、オン時に電流が流れるドリフト層に相当する部分に、いわゆる「スーパージャンクション構造」と呼ばれるｎ型ピラー層３とｐ型ピラー層４との周期的配列構造が設けられている。オフ時にドレイン電極１２に高電圧が印加された状態で、ベース領域５とｎ型ピラー層３とのｐｎ接合面から空乏層が広がるが、スーパージャンクション構造においてはｐ型ピラー層４とｎ型ピラー層３とのｐｎ接合面からも空乏層が広がる。このため、ベース領域５とｎ型ピラー層３とのｐｎ接合面のみへの電界集中が緩和され、ドリフト層全体で耐圧保持を担い、ｎ型ピラー層３の不純物濃度を比較的高濃度にしても高耐圧を得ることができる。一方で、オン時においては、電流は高不純物濃度のｎ型ピラー層３を流れるために、スーパージャンクション構造を設けずに同程度の耐圧を実現した素子に比べてオン抵抗を１／５程度とすることが可能である。
【００２９】
また、本実施形態では、ゲート電極パッド１３の下にも、ソース電極１１の下と同様に、ｎ型ピラー層３とｐ型ピラー層４との周期的配列構造（スーパージャンクション構造）、ベース領域５、ベースコンタクト領域６、ソース領域７、およびゲート電極９を設けているため、ゲート電極９に所定のゲート電圧が印加されたオン時には、ゲート電極パッド１３の下の領域にもチャネルが形成されて、ソース電極１１とドレイン電極１２との間の縦方向に主電流が流れる。したがって、ゲート電極パッド１３の下は、素子のオン動作に寄与しない無効領域とはならず、オン抵抗の低減が図れる。
【００３０】
また、本実施形態では、ｎ型ピラー層３とｐ型ピラー層４との周期的配列構造において、ソース電極１１の下の部分とゲート電極パッド１３の下の部分とで不純物濃度を変えている。具体的には、ｎ型ピラー層３とｐ型ピラー層４との周期的配列構造において、その不純物濃度はソース電極１１の下の部分の方がゲート電極パッド１３の下の部分よりも高い。
【００３１】
ｎ型ピラー層３とｐ型ピラー層４との周期的配列構造において、不純物濃度が高い領域は、不純物濃度が低い領域に対して、等しい電圧印加時において横方向電界が大きくなる。このため、不純物濃度が高い領域の方が耐圧は低くなる。このような構造とすることで、ドレイン−ソース間に電圧が印加された場合、素子の耐圧は不純物濃度の高いソース電極１１下の領域で決定され、アバランシェ電流もその部分を流れる。
【００３２】
すなわち、ゲート電極パッド１３の下は、ソース電極１１下と比較して不純物濃度が低いために単位素子のオン抵抗は高いが、低不純物濃度であるため耐圧が高く、アバランシェ降伏時のインパクトイオン化はソース電極１１下の領域で主に発生し、ゲート電極パッド１３下の領域ではアバランシェキャリア（正孔）の発生をごくわずかとすることが可能である。このため、オン抵抗の低減を図るべくゲート電極パッド１３の下にもチャネルが形成される構造としても、ゲート電極パッド１３下でのアバランシェキャリアによる素子破壊等の問題を回避することができる。
【００３３】
ソース電極１１の下では、ソース領域７及びベースコンタクト領域６の表面がソース電極１１に接しているため、ソース電極１１下の領域で発生したアバランシェキャリア（正孔）を速やかにソース電極１１へと引き抜くことができるので、ソース電極１１下での素子破壊も防ぐことができる。
【００３４】
ゲート電極パッド１３下の領域の不純物濃度をソース電極１１下の領域の不純物濃度よりも低くすることに加えて、ゲート電極パッド１３下のｎ型ピラー層３とｐ型ピラー層４との配列ピッチ（ピラー幅）を、ソース電極１１下のｎ型ピラー層３とｐ型ピラー層４との配列ピッチ（ピラー幅）よりも小さくすることで、よりゲート電極パッド１３下の領域の横方向電界を緩和することで、ソース電極１３下の領域の耐圧に対してゲート電極パッド１３下の領域の耐圧をより大きくすることができ、ゲート電極パッド１３下の領域でのアバランシェキャリア（正孔）の発生をより抑えることが可能である。
【００３５】
ただし、スーパージャンクション構造を有するＭＯＳＦＥＴの一般的なプロセスを考えた場合、ソース電極１１下とゲート電極パッド１３下とで、ｎ型ピラー層３とｐ型ピラー層４との配列ピッチを変えると、それに追従してＭＯＳ構造部のピッチも変えなければならず、チップ面内、ウェーハ面内で不均一なサイズのものを作らないとなると歩留まりの低下が懸念される。例えばチップ面内、ウェーハ面内で異なるセルピッチのＭＯＳが混在すると、ゲート電極９のピッチが狭まるためにソース電極１１が半導体表面と接続する部分の溝のアスペクト比が増加することになり、ソース電極１１が均一に埋め込まれず、いわゆる「ス」と呼ばれる空洞部分が生じてしまう。
【００３６】
その点、ゲート電極パッド１３下のｎ型ピラー層３とｐ型ピラー層４との配列ピッチ（ピラー幅）と、ソース電極１１下のｎ型ピラー層３とｐ型ピラー層４との配列ピッチ（ピラー幅）とを略等しくして、導入する不純物の濃度差によって上記両領域に耐圧差を生じさせる構造の場合には、ＭＯＳ構造部も上記両領域で同サイズで形成することができ、チップ面内、ウェーハ面内で不均一なサイズのものを作らなくて済む。
【００３７】
［第２の実施形態］
図３は、本発明の第２の実施形態に係る半導体装置の模式断面図である。なお、上記第１の実施形態と同じ構成部分には同一の符号を付し、その詳細な説明は省略する。
【００３８】
本実施形態では、ソース領域７及びベースコンタクト領域６が形成されたベース領域５の表面の一部に、半導体（例えばシリコン）と金属との化合物層であるシリサイド層２１が形成されている。
【００３９】
本実施形態においても、ｎ型ピラー層３とｐ型ピラー層４との周期的配列構造において、その不純物濃度はソース電極１１下の方がゲート電極パッド１３下よりも高いため、アバランシェ降伏時のインパクトイオン化はソース電極１１下の領域で主に発生し、ゲート電極パッド１３下の領域ではアバランシェキャリア（正孔）の発生をごくわずかとすることが可能である。
【００４０】
シリサイド層２１は、高濃度の不純物導入により低抵抗とされたソース領域７やベースコンタクト領域６といった拡散層よりも低抵抗であり、したがって、本実施形態では、アバランシェキャリアのソース電極１１への排出経路となる半導体構造部の表面が上記第１の実施形態の構造よりも低抵抗となっている。したがって、ゲート電極パッド１３下で発生したわずかなアバランシェキャリアを、より低抵抗なシリサイド層２１を介して、ソース電極１１へと引き抜くことができ、アバランシェキャリアの素子内部への蓄積による素子の熱破壊を確実に防ぐことができる。
【００４１】
図４は、本実施形態に係る半導体装置におけるＭＯＳ構造部の拡大断面図を示す。
【００４２】
ＭＯＳ構造部の形成は、まず、ベース領域５の表面上に、ゲート絶縁膜８及びゲート電極（例えば多結晶シリコンからなる）９の積層構造を形成した後、これらを所望の形状にパターニングする。このパターニングの後、ゲート絶縁膜８及びゲート電極９をマスクとしてイオン注入を行い、ベース領域５の表面にベースコンタクト領域６とソース領域７を形成する。
【００４３】
その後、ゲート絶縁膜８及びゲート電極９の側面にサイドウォール絶縁層（例えば酸化シリコン、窒化シリコン等）１７を形成し、この後、ウェーハ全面に、例えばチタン、コバルト、ニッケル等の金属膜を形成した後、熱処理を行う。この熱処理により、半導体部分（多結晶シリコンのゲート電極９も含む）の表面と金属膜とが接触している部分で金属とシリコンとが反応し、その部分にシリサイド層２１、２２が形成される。未反応の余剰金属は薬液等で取り除かれる。
【００４４】
ソース領域７及びベースコンタクト領域６は、シリサイド層２１を介してソース電極１１に接し、その接触部の低抵抗化を図ることができる。さらに、ゲート電極９はその表面上に形成されたシリサイド層２２を介して前述したゲート配線１５やゲート電極パッド１３に接続され、ゲート抵抗の低減も図ることができる。
【００４５】
ゲート電極パッド１３下のアバランシェキャリアのソース電極１１への引き抜きを促進する観点からは、少なくともゲート電極パッド１３下の領域にシリサイド層２１を形成すればよい。
【００４６】
以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらに限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。
【００４７】
前述した実施形態では、第１導電型をｎ型、第２導電型をｐ型として説明したが、第１導電型をｐ型、第２導電型をｎ型としても本発明は実施可能である。
【００４８】
また、前述した実施形態ではプレナーゲート構造を説明したが、トレンチゲート構造であってもよい。また、ＭＯＳＦＥＴに限らず、本発明は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などの素子でも適用可能である。
【００４９】
また、半導体としては、シリコンに限らず、例えば、シリコンカーバイト（ＳｉＣ）、窒化ガリウム（ＧａＮ）、ダイアモンドなどを用いることもできる。
【００５０】
また、ＭＯＳゲート部やスーパージャンクション構造の平面パターンは、ストライプ状に限らず、格子状や千鳥状に形成してもよい。
【図面の簡単な説明】
【００５１】
【図１】本発明の第１の実施形態に係る半導体装置の模式断面図。
【図２】本発明の実施形態に係る半導体装置における要部構成の平面レイアウトを示す模式平面図。
【図３】本発明の第２の実施形態に係る半導体装置の模式断面図。
【図４】図３における要部の拡大図。
【符号の説明】
【００５２】
１…第１の半導体層（ドレイン層）、３…第２の半導体層（ｎ型ピラー層）、４…第３の半導体層（ｐ型ピラー層）、５…第１の半導体領域（ベース領域）、６…ベースコンタクト領域、７…第２の半導体領域（ソース領域）、９…ゲート電極、１１…第１の主電極（ソース電極）、１２…第２の主電極（ドレイン電極）、１３…ゲート電極パッド、２１，２２…シリサイド層
【図１】
2009099911.tif 000003
【図２】
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【図３】
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【図４】
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