(57)【要約】【課題】  本発明が解決しようとする第１の問題点は、マイクロコンピュータを用いたディジタル化によるソフトウエア実装をなくし、プログラムレスとし、演算部をすべて専用ハードウエアとして、その構成及び動作の可視化を図り、アナログ回路素子の初期値偏差及び経年変化に伴う、保護性能の特性劣化を改善し、単一部品不良にて保護継電器として誤動作に至る点を改善する。【解決手段】  マイクロコンピュータを実装せず、任意に論理回路が実装できるＦＰＧＡ（フィールドプログラマブルゲートアレイ）にて、各保護継電器に必要な回路を加算回路・乗算回路・記憶回路に代表するディジタル回路にて実現し、該回路を並列または直列に組合せ接続して高密度化実装し、ハードウエアシミュレーションにより、予め機能検証して実装するようにして解決する。【選択図】図１
2009268162.tif 000002
【特許請求の範囲】
【請求項１】
電力系統のアナログ交流電気量を取り込み、該アナログ交流電気量をディジタル量に変換するアナログディジタル変換手段と、該アナログディジタル変換手段にて変換したアナログ交流電気量を取り込み、予め定めた論理演算回路及び整定値を設定する整定回路手段とがそれぞれ並列に設けられ、前記論理演算回路の出力を論理積するようにした保護継電器において、
前記論理演算回路を論理再編成可能な素子にて構成し、それぞれの配置を相互に影響の無いように論理回路演算手段に実装したことを特徴とする保護継電器。
【請求項２】
請求項１に記載の保護継電器において、
前記論理演算回路は、不揮発性論理素子を用い、かつ保護要素に応じて論理回路を入れ替えるようにしたことを特徴とする保護継電器。
【請求項３】
請求項１に記載の保護継電器において、
前記論理演算回路を論理再編成可能な素子は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）であることを特徴とする保護継電器。
【請求項４】
電力系統のアナログ交流電気量を取り組み、該アナログ交流電気量をディジタル量に変換するアナログディジタル変換手段と、該アナログディジタル変換手段にて変換したアナログ交流電気量を取り込み、予め定めた論理演算回路及び整定値を設定する整定回路手段とがそれぞれ並列に設けられ、前記論理演算回路の出力を論理積するようにした保護継電器において、
前記アナログディジタル変換回路手段，整定回路手段，保護演算回路手段を同一回路内の論理再構成可能な素子にて構成したことを特徴とする保護継電器。
【請求項５】
請求項４に記載の保護継電器において、
前記アナログディジタル変換回路手段，整定回路手段，保護演算回路手段は、それぞれ相互に影響を及ぼさない論理セルにて構成して接続され、単一セルの故障にて相互の出力信号の生成を妨げさせないようにしたことを特徴とする保護継電器。
【請求項６】
請求項４に記載の保護継電器において、
前記アナログディジタル変換回路手段，整定回路手段，保護演算回路手段は、論理接続設計手段にて、回路構成及び回路動作を可視化するようにしたことを特徴とする保護継電器。
【請求項７】
請求項４に記載の保護継電器において、
前記アナログディジタル変換回路手段，整定回路手段，保護演算回路手段を同一回路内の論理再構成可能な素子は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）であることを特徴とする保護継電器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は保護継電器に係り、特に、保護する対象に合わせて、演算する回路をＦＰＧＡ（フィールドプログラマブルゲートアレイ）にて複数チャンネルを並列に構成することで、単一部品故障で誤動作しない小形化するに好適な保護継電器に関する。
【背景技術】
【０００２】
従来の保護継電器は、電力系統からの入力信号を取り込み、演算増幅器を中心としたアナログ演算素子にて信号処理を実行し、系統事故が発生しているかどうかを判定するアナログ形として実現している。
【０００３】
この種の装置においては、保護演算をアナログ素子にて実行していたため、連続量にての演算が可能なため、保護継電器としては、理想的ではあるが、保護要素・方式ごとの回路をそれぞれ個別に設ける必要があり、ハードウエアの標準化が図れず、非常に多種多様なハードウエアを形式管理しなければならない課題があった。
【０００４】
また、それぞれが、シングル構成することが一般的であり、多重化するには、複数の保護継電器を外部にて並列または直列にして構成しなければならなかった。
【０００５】
さらに、保護演算には演算増幅器やアナログ素子（抵抗・コンデンサ）が必要であり、これらの初期値偏差や、温度変動による特性変動、ならびに経年による特性劣化が生じ、これらは直接的に保護性能へ影響を与える課題があり、非常にデリケートな扱いが必要であった。また、アナログ回路がゆえに調整作業が必要であり、メンテナンスも含め、人手による作業が多いという課題もあった。
【０００６】
一方、例えば特許第２６９４９９３号公報に記載されているように、アナログ量をＡ／Ｄ変換し、Ａ／Ｄ変換したデータをマイクロコンピュータなどのディジタル演算手段にて、予め定めたプログラムに基づき、ディジタル演算処理して系統事故の有無を検出するディジタル形保護継電器が提案され、変電所向けの保護装置には、ほぼ主流として構成されている。
【０００７】
【特許文献１】特許第２６９４９９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、ディジタル形保護継電器は、マイクロコンピュータによるディジタル演算処理により、プログラム可変で各種の保護要素が実現でき、ハードウエアを標準化できるメリットがある一方、マイクロコンピュータシステム構成を構築する必要があり、マイクロコンピュータはもちろんのこと、プログラムメモリ手段，ワーク用のメモリ手段、などディジタル化の最低限のハードウエアを備える必要があり、アナログ保護継電器に比べ、コストアップとなる要因が多くあった。
【０００９】
この１つとして、処理プログラムの作成があり、この処理については、完全な自動化ができず、外部からはブラックボックス化されたものであり、デバッグも含め、仕様設計から実装まで多くの工数がかかっていた。
【００１０】
本発明は上述の点に鑑みなされたもので、その目的とするところは、演算処理機能であるＣＰＵ、即ちソフトウエアを不要として回路内部の可視化を可能とし、低コスト化を図った保護継電器を提供することにある。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、本発明の保護継電器は、電力系統のアナログ交流電気量を取り込み、該アナログ交流電気量をディジタル量に変換するアナログディジタル変換手段と、該アナログディジタル変換手段にて変換したアナログ交流電気量を取り込み、予め定めた論理演算回路及び整定値を設定する整定回路手段とがそれぞれ並列に設けられ、前記論理演算回路の出力を論理積するようにした保護継電器において、前記論理演算回路を論理再編成可能な素子（フィールドプログラマブルゲートアレイ（ＦＰＧＡ））にて構成し、それぞれの配置を相互に影響の無いように論理回路演算手段に実装したことを特徴とする。
【００１２】
即ち、本発明は、マイクロコンピュータを実装せず、任意に論理回路が実装できるＦＰＧＡにて、各保護継電器に必要な回路を加算回路・乗算回路・記憶回路に代表するディジタル回路にて実現し、該回路を並列または直列に組合せ接続して高密度化実装し、ハードウエアシミュレーションにより、予め機能検証して実装するようにしている。
【００１３】
また、サンプリング折返し防止のアナログフィルタを設け、このアナログフィルタ通過後、アナログ信号を多重化して、アナログ／ディジタル変換（Ａ／Ｄ変換）し、Ａ／Ｄ変換した信号を該ハードウエア演算回路に入力して、ディジタル演算するように構成している。
【００１４】
また、前記ＦＰＧＡ内にディジタル化した保護演算回路を２組並列に実装し、それぞれの回路の出力信号を独立して取り出し、この信号をＦＰＧＡ外部にてＡＮＤ条件にて最終出力とするように構成することで、単一部品不良にて誤動作しないように構成している。
【発明の効果】
【００１５】
本発明の保護継電器は、保護演算をＦＰＧＡにてハードウエア回路により実行することにより、演算処理機能であるＣＰＵを不要とし、このため、ソフトウエアが不要であり、回路内部が可視化が可能である。
【００１６】
しかも主検出機能と事故検出機能を並列に備えることで、部品単一不良による誤動作がなく、高信頼度化が低コストで実現できる効果がある。
【００１７】
また、本発明によれば、ＦＰＧＡの論理をＦＰＧＡ外部から書換えできるようにすることで、ハードウエアを標準化でき、このため、従来多品種であったハードウエアを集約することができるため、種類を少なくすることが可能であり、将来の部品保守においても保守種類がすくないため保守費用の削減が可能である。
【００１８】
また、Ａ／Ｄ変換後の保護演算回路は全てハードウエアであることであり、アナログ回路特有の素子変動・劣化の心配がない安定した特性を得ることが可能である。
【００１９】
これらにより、高信頼度を維持しつつ、ソフトレスにてディジタル化が達成でき、大幅な小形化と低消費電力化が達成できると共に、内部回路及び動作を明確に可視化することが容易にできるメリットがある。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の保護継電器を実施例に基づいて説明する。
【実施例１】
【００２１】
以下、本発明の実施例について図面を参照して説明する。
【００２２】
図１は、本発明の保護継電器の第１の実施例を示す構成図である。
【００２３】
図１において、電力系統からの複数の電圧・電流信号１００，１０１を入力変換器（ＰＴ，ＣＴ）１ａにて電子回路で扱える複数のアナログ電圧信号に変換する。
【００２４】
この取り込んだアナログ信号をサンプリングによる折返し誤差防止用のアナログフィルタ１ｂに通して、入力信号を帯域制限する。
【００２５】
アナログフィルタ１ｂの出力信号をアナログマルチプレクサ１ｃに印加し、アナログ信号を多重化後、アナログディジタル変換器（Ａ／Ｄ変換）１ｄにてディジタル信号に変換する。
【００２６】
ディジタル変換された入力信号を、保護継電用の信号処理を行うＦＰＧＡ（フィールドプログラマブルゲートアレイ）１ｅに印加する。
【００２７】
ＦＰＧＡは、外部よりＦＰＧＡ内の論理回路を任意に書換えが可能なデバイスにて構成し、主に、電源が切れても内部情報を保持する不揮発性タイプが好ましい。
【００２８】
また、保護継電用の整定値を、設定手段１０ａ，１０ｂ，１０ｃから該ＦＰＧＡに取り込むように構成する。この設定手段１０ａは、パラレルのディジタルデータを設定する、一般的にロータリースイッチや、ＤＩＰスイッチにて構成する。
【００２９】
ＦＰＧＡでは、ディジタル化した入力信号を、保護継電器の機能に併せて、論理セルの組合せにて実現したハードウエアにて処理する。ＦＰＧＡの内部回路については後述する。
【００３０】
次に、ＦＰＧＡにて信号処理した出力信号を、ＦＰＧＡ外部に設けた補助リレードライバＩＣ１ｆに印加し、該補助リレードライバＩＣ１ｆにて、補助リレーのコイル１ｇを励磁し、補助接点１ｈを引き外すように動作させる。
【００３１】
以上説明した構成１００ａは、保護継電器の主検出機能として動作させるものであり、全く同じ構成を並列に備えた構成１００ｂは保護継電器の事故検出機能として動作させる。
【００３２】
構成１００ａと構成１００ｂは、前述した通り、完全にハードウエアが分離されており、かつ、双方にて動作しないと、最終的な保護継電器としての出力（トリップ信号）が出せないため、入力変換器を除く、構成部品の単一の不良による誤動作を防止している。
【００３３】
入力変換器は受動回路であり、故障率が著しく低いことから、主検出機能および事故検出機能で共用しているものである。
【００３４】
次に、図２を用いて、図１の１ｅにて示した、ＦＰＧＡ内部の処理ブロックを説明する。
【００３５】
図２は、保護継電器の一例として地絡方向継電器（６７Ｇ）について説明するものである。
【００３６】
図２において、ＦＰＧＡの入力信号として、零相電圧Ｖ０（２０ａ），零相電流Ｉ０（２０ｂ），零相電流Ｉ０用整定値（２０ｃ），零相電流Ｉ０感度整定値（２０ｄ），零相電圧Ｖ０感度整定値（２０ｅ），オンディレイタイマ値（２０ｆ）を与える。
【００３７】
零相電圧Ｖ０及び零相電流Ｉ０は基本波信号抽出用のディジタルフィルタ２ａ及び２ｂにてフィルタ処理実行し、低周波及び高周波を除去し、基本波を抽出する。零相電流Ｉ０は最大感度角を７５°とするため移相回路２ｃを介して、信号を移相する（例えば電気角７５°）。
【００３８】
上記の零相電圧Ｖ０と移相回路２ｃにて移相させた零相電流Ｉ０に基づき有効電力処理を２ｅにて実行する。
【００３９】
次に、実効値変換回路２ｄに上記のディジタルフィルタ処理した零相電流Ｉ０を与え、実効値を算出し、この実効値と零相電流用整定値２０ｃとを比較回路２ｆにて信号の大きさを比較する。零相電流Ｉ０の実効値が零相電流用整定値２０ｃより大きいと、比較回路の出力を“真：出力＝１“とし、小さい場合は比較回路の出力を“偽：出力＝０“とするように動作させる。
【００４０】
次に、有効電力処理回路２ｅの出力と零相電流比較回路２ｆを方向判定回路２ｇに印加し、方向判定する。方向判定は零相電圧Ｖ０と零相電流Ｉ０の位相関係により、内部事故か外部事故かの判定をするものである。
【００４１】
有効電力演算Ｐを下記に示す。なおＩ０′（ｔ）は信号を移相させた零相電流を示す。
【００４２】
【数１】
2009268162.tif 000003
【００４３】
実効値演算Ｉ０ｒ，Ｖ０ｒについて下記に示す。
【００４４】
【数２】
2009268162.tif 000004
【００４５】
【数３】
2009268162.tif 000005
【００４６】
方向判定回路２ｇは内部事故と方向判定した場合、出力を“真：出力＝１”とし、外部事故と方向判定した場合、出力を“偽：出力＝０”とする。
【００４７】
次に、零相電圧Ｖ０及び零相電流Ｉ０の基本波信号抽出用ディジタルフィルタ２ａ及び２ｂの出力から、零相電圧Ｖ０と零相電流Ｉ０の実効値を実効値変換回路２ｈ及び２ｉにて算出し、それぞれ、零相電圧Ｖ０感度整定値２０ｄと零相電流Ｉ０感度整定値２０ｅを感度比較回路２ｊ及び２ｋにて比較判定する。
【００４８】
比較回路２ｊ及び２ｋは、入力した信号が整定値より大きい場合、出力を“真：出力＝１”とし整定値より小さい場合、出力を“偽：出力＝０”とする。
【００４９】
次に、論理積回路２ｌにて上記した、方向判定回路２ｇ，零相電流感度比較回路２ｊ，零相電圧感度比較回路２ｋの出力信号を論理積をとる。
【００５０】
すなわち、事故ケースが内部事故であり、かつ、零相電流Ｉ０，零相電圧Ｖ０が感度整定値より大きいと、保護すべきと判断し、出力を“真：出力＝１”と出力する。
【００５１】
また、何れかの条件を満たさない場合は、出力を“偽：出力＝０”と出力するように動作するものである。
【００５２】
次に、上記の論理積回路２ｌの出力の継続性を確認するために、論理積回路２ｌの出力をタイマ回路２ｍに入力し、タイマ動作させると共に、タイマ整定値２０ｆと比較し、最終的なＦＰＧＡ出力２０ｇを出力する。
【００５３】
タイマ回路は、例えば、クロック信号をカウントするカウンタ回路にて実現し、入力信号が“１”の時に、このカウンタ回路が動作するように構成しておき、このカウンタ出力と整定値と比較する比較回路（コンパレータ）にて比較するようにして構成することが可能である。
【００５４】
以上、ＦＰＧＡ１ｅの内部回路と動作概要を説明したが、次に、ＦＰＧＡ１ｅ内に実装するディジタルフィルタ回路２ａ及び２ｂの詳細な回路を図３に示す。
【００５５】
図３において、３ａ，３ｂ，３ｃ，３ｄ，３ｅは乗算回路、３ｆ，３ｇは１サンプル分信号遅延させる遅延回路、３ｈ，３ｉ，３ｊ，３ｋは加算回路をそれぞれ示す。
【００５６】
以下に図３に示したディジタルフィルタの一例である２次バイクワッド形ＩＩＲフィルタの伝達関数を示す（ＩＩＲ：Infinaite Inpulse Responce  再帰形フィルタ）。
【００５７】
【数４】
2009268162.tif 000006
【００５８】
このフィルタの伝達関数の中のＡ１，Ａ２，Ｂ１，Ｂ２，Ｈｏを適時設計することで所望のフィルタ特性を実現できるものである。
【００５９】
Ａ１，Ａ２，Ｂ１，Ｂ２，Ｈｏはそれぞれ、３ｄ，３ｅ，３ｂ，３ｃ，３ａの乗算回路にて乗算される。
【００６０】
移相回路２ｃは詳細回路は記載していないが、サンプリング周期が決定されると、この周期毎に信号遅延させれば、所望の位相遅れは実現できる。
【００６１】
次に、実効値変換回路２ｄ，２ｈ，２ｉの詳細回路例を図４に示す。
【００６２】
図４において、４ａは乗算回路であり、実際は同じ信号が入力されるため、信号の２乗算出回路となる。
【００６３】
また、４ｂ，４ｃ，４ｄ，４ｅ，４ｆは１サンプル分信号遅延させる遅延回路、４ｇ，４ｈ，４ｉ，４ｊ，４ｋは加算回路である。
【００６４】
（２）式及び（３）式に演算式を示したが、この回路により、基本波の半サイクル分（６サンプル）の信号から、下記の演算が実現でき、実効値Ｙが算出できる。
【００６５】
【数５】
2009268162.tif 000007
【００６６】
基本波の１サイクル分（１２サンプル）については、上記と同様に１１個の遅延回路と１１個の加算回路より実現できることは容易に理解できることである。
【００６７】
図５は、保護継電器の一例である地絡方向継電器（６７Ｇ）の静特性（位相特性）例を示すものである。
【００６８】
入力信号である零相電圧Ｖ０と零相電流Ｉ０の大きさと位相関係により、５ａにて示す特性曲線の左側が動作領域であり、右側が不動作領域である。
【００６９】
すなわち、零相電圧Ｖ０と零相電流Ｉ０の位相関係が外部事故側（５ａの右側）であれば、零相電圧Ｖ０と零相電流Ｉ０の大きさに関係なく不動作となるものである。
【００７０】
また、感度（零相電圧Ｖ０と零相電流Ｉ０の大きさ）については、原点を中心に描く円特性５ｂより大きい場合が動作領域となる。
【００７１】
この方向要素と感度要素のＡＮＤ条件で地絡方向継電器（６７Ｇ）の動作と判定する。
【００７２】
図６（１）は内部事故ケースの各部の波形例を示すものである。ここで注目するところは、（ｃ）の零相電圧Ｖ０と零相電流Ｉ０の積をとるところであり、この積の結果が正側であると、内部事故方向と判断するものである。このように、基本周波数の積であるため、周波数が２倍になり、直流オフセットが正方向になる。
【００７３】
この信号（ｃ）を２乗して１２サンプル加算することにより、図６（ｄ）となり、交流成分が除去され直流分が出力される。この信号を整定値と比較することにより、出力（ｅ）が得られる。
【００７４】
図６（２）は外部事故ケースの各部の波形例を示すものである。
【００７５】
注目するところは、（Ｃ）の波形であり、内部事故ケースの時には正側の直流成分が得られた波形が、このケースでは負側の直流成分が得られることである。
【００７６】
整定値より比較判定するため、整定値は正側の値であるため、このケースでは、動作とはならない。
【００７７】
このようにして、地絡方向継電器（６７Ｇ）を実現できる。
【００７８】
図７は本発明の変形例を示すものである。
【００７９】
図７において、図１に示した、アナログフィルタ１ｂ，アナログマルチプレクサ１ｃ，Ａ／Ｄ変換器１ｄ及びＦＰＧＡ１ｅを同一の構成７０ａに実装したケースである。
【００８０】
この変形例を実現するには、ディジタル素子のみならず、アナログ回路も実装可能なＦＰＧＡを適用することが前提条件となる。この種のＦＰＧＡは例えば、Ａｃｔｅｌ社製のミックスドシグナルタイプのＦＰＧＡ“Ｆｕｓｉｏｎ”などのデバイスで実現できる。
【００８１】
このように、同一の構成７０ａに実装することは可能であるが、ＦＰＧＡ内の単一部の不良にて誤動作することがないように、回路を完全に分離した状態で実現しているところがポイントである。したがって、本ＦＰＧＡには主検出機能用と事故検出用の整定手段１０ａ，１０ｂ，１０ｃ及び１０ｄは夫々分離している。
【００８２】
このようにすることにより、高集積化が可能であり、大幅な小形化が図れる。
【００８３】
図８は、上記図７にて説明した、主検出機能用と事故検出用の回路が実装されたＦＰＧＡにおいて、外部より内部回路情報（配線情報）を書き込むための回路構成例を示すものである。
【００８４】
図８において、８０ａは配線情報をＦＰＧＡに書き込むための、計算機（ＰＣ）を示す。
【００８５】
この配線情報は図９（ａ）（ｂ）（ｃ）（ｄ）に示す、信号線ＴＭＳ，ＴＤＩ，ＴＣＫ，ＴＤＯであり、それぞれ８ａ，８ｂ，８ｃ，８ｄにて表され、図９にはそのタイミング波形例を示すものである。
【００８６】
この配線情報をＦＰＧＡに書き込むための手順は、一般的にIEEE Std.1149.1（ＪＴＡＧ）で標準化されている。
【００８７】
図１０には、ＦＰＧＡ内部の回路（論理）設計から、ＦＰＧＡに配線データを書き込むまでの一連の流れを示すものである。
【００８８】
まず、上記した図７に示した回路設計（論理設計）を行う（１０ａ）。
【００８９】
次に論理設計データより、ＦＰＧＡのレジスタベースの記述となるソースコードを生成し、論理合成を行う（１０ｂ，１０ｃ）。
【００９０】
次に所期の動作を行うか、シミュレーションを実施し、シミュレーション結果より機能確認する（１０ｄ，１０ｅ）。
【００９１】
機能上問題がなければ、ＦＰＧＡの配置配線を行い、配置配線による遅延データを模擬したシミュレーションを実施する（１０ｆ，１０ｇ）。
【００９２】
次に所期の性能を満足できているかどうかの確認を実施し、ＦＰＧＡに書き込む配線データを生成する（１０ｈ，１０ｉ）。
【００９３】
最後に、図８に示した計算機８０ａから、書き込み動作を行うための信号接続し、データ書き込み実施する。
【００９４】
本発明により、ＦＰＧＡ内に保護継電器の主たる機能を実装でき、また、主検出機能と事故検出用と合わせて実装することで、ＦＰＧＡ内の単一不良による、保護継電器としての誤動作を防止することが可能であるため、大幅な小形化と、低消費電力化が可能である。
【００９５】
また、ＦＰＧＡ内のデータ書き換えで、入出条件が満たせれば、複数の異なる要素を実装することが可能であることから、ハードウエアの標準化が可能となる。
【００９６】
さらに、ＦＰＧＡ内部がハードウエアのみであり、ＣＰＵの実行コード（プログラム）ないため、ソフトウエアを製作する必要がなく、また、設計データとＦＰＧＡ内部が一致することで、プログラミングによるヒューマンエラーを防止することができる。
【００９７】
このように構成することで、ソフトレスにでき、また、マイクロコンピュータによるディジタル信号処理に処理を移行することなく実現可能であることから、従来のアナログ保護継電器単体を使用していたユーザに対し、性能互換にて製品供給することが可能であり、リプレース対応を容易にできるというメリットが創生できるものである。
【図面の簡単な説明】
【００９８】
【図１】本発明の保護継電器のブロック構成図。
【図２】ＦＰＧＡ内部の回路構成図。
【図３】ディジタルフィルタ回路例。
【図４】実効値算出回路例。
【図５】地絡方向継電器の特性例。
【図６−１】地絡方向継電器の動作タイミング例（１）内部事故ケース。
【図６−２】地絡方向継電器の動作タイミング例（２）外部事故ケース。
【図７】本発明の保護継電器の変形したブロック構成図。
【図８】本発明の保護継電器の配線データ書き込み構成例。
【図９】本発明の保護継電器の配線データ書き込みタイミング例。
【図１０】本発明のＦＰＧＡの実装手順例。
【符号の説明】
【００９９】
１ａ  入力変換器
１ｂ  アナログフィルタ
１ｃ  アナログマルチプレクサ
１ｄ  Ａ／Ｄ変換
１ｅ  ＦＰＧＡ（フィルドプルグラマブルゲートアレイ）
１ｇ  補助リレーコイル
１０  整定値
２０ａ  零相電圧
２０ｂ  零相電流
１００  電圧・電流信号
【図１】
2009268162.tif 000008
【図２】
2009268162.tif 000009
【図３】
2009268162.tif 000010
【図４】
2009268162.tif 000011
【図５】
2009268162.tif 000012
【図６−１】
2009268162.tif 000013
【図６−２】
2009268162.tif 000014
【図７】
2009268162.tif 000015
【図８】
2009268162.tif 000016
【図９】
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【図１０】
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