(57)【要約】【課題】面積、マスク数及び工程数の増加を伴うことなく、容易に閾値電圧の高いトランジスタや電流能力の低いＭＯＳトランジスタを提供する。【解決手段】半導体基板１３上にゲート絶縁膜１４を介して互いに隣接して形成された複数のゲート電極２０ａ〜ｃからなるゲート電極群の一端側及び他端側の半導体基板１３に形成される第１のソースドレイン領域２１ａ，ｂと、ゲート電極２０ａ〜ｃ間の半導体基板１３に形成される第２のソースドレイン領域２２ａ，ｂとを有するマルチゲート構造のＭＯＳトランジスタ１において、例えば、第１のソースドレイン領域２１ａ，ｂと第２のソースドレイン領域２２ａ，ｂとを斜めイオン注入により同時に形成することにより、シャドー効果により第２のソースドレイン領域２２ａ，ｂの不純物濃度を第１のソースドレイン領域２１ａ，ｂの不純物濃度よりも薄くして、閾値電圧を高くし、電流能力を低減させる。【選択図】図１
2009032725.tif 000002
【特許請求の範囲】
【請求項１】
マルチゲート構造を有するＭＯＳトランジスタの製造方法において、
半導体基板上にゲート絶縁膜を介して複数のゲート電極を互いに隣接して形成する工程と、
前記複数のゲート電極の一端側及び他端側の前記半導体基板に第１のソースドレイン領域を、前記ゲート電極間の前記半導体基板に前記第１のソースドレイン領域よりも不純物濃度の薄い第２のソースドレイン領域をそれぞれ斜めイオン注入により同時に形成する工程と、を有することを特徴とするＭＯＳトランジスタの製造方法。
【請求項２】
イオンを注入する入射角度は、前記半導体基板に対して鉛直方向を基準とした場合、以下の式を満たすことを特徴とする請求項１記載のＭＯＳトランジスタの製造方法。
θ≧π／２−ｔａｎ-1（Ｔ／Ｗ）
θ：入射角度（ラジアン）
Ｔ：ゲート電極の厚さ
Ｗ：ゲート電極間の距離
【請求項３】
半導体基板上にゲート絶縁膜を介して互いに隣接して形成される複数のゲート電極と、前記複数のゲート電極の一端側及び他端側の前記半導体基板に形成される第１のソースドレイン領域と、前記ゲート電極間の前記半導体基板に形成される第２のソースドレイン領域と、を有するマルチゲート構造のＭＯＳトランジスタにおいて、
前記第２のソースドレイン領域の不純物濃度を前記第１のソースドレイン領域の不純物濃度よりも薄くしたことを特徴とするＭＯＳトランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳトランジスタ及びその製造方法に関する。
【背景技術】
【０００２】
近年、ディスプレイ装置は、急速にその薄型化が進んできており、例えば、液晶表示装置（ＬＣＤ：ＬｉｑｕｉｄＣｒｙｓｔａｌ Ｄｅｖｉｃｅ）が幅広く普及している。この液晶表示装置は、薄型、軽量及び低消費電力を特徴とすることから、特に携帯電話機、ＰＤＡ（ＰｅｒｓｏｎａｌＤｉｇｉｔａｌ Ａｓｓｉｓｔａｎｃｅ）、ノートパソコン、携帯用ＴＶなどのいわゆるモバイル端末に利用される機会が増えている。
【０００３】
このような液晶表示装置を駆動させるためのドライバ回路には、例えば、ＭＯＳトランジスタが用いられており、このＭＯＳトランジスタは、高耐圧であることが望まれる。
【０００４】
ＭＯＳトランジスタにおいて耐圧を高くするためには、例えば、ＭＯＳトランジスタの閾値電圧を高くする方法や、電流能力を低くする方法がある。
【０００５】
ＭＯＳトランジスタの閾値電圧を高くする方法として、一般に、ＭＯＳトランジスタのゲート長（Ｌ長）を広げることによって、チャネルの抵抗値を大きくする方法（例えば、特許文献１に記載の「従来技術の欄」参照）や、ＭＯＳトランジスタのシリコン基板（Bulk）の不純物濃度を濃くするようにイオン注入を行う方法などがある（例えば、特許文献２に記載の「従来技術の欄」参照）。
【０００６】
また、ＭＯＳトランジスタの電流能力を低くする方法として、一般に、ＭＯＳトランジスタのゲート長（Ｌ長）を広げることによって、チャネルの抵抗値を大きくする方法や、ＭＯＳトランジスタのソースドレイン領域の不純物濃度を薄くするようにイオン注入を行う方法などがある。
【特許文献１】特開２０００−１６４８６４号公報
【特許文献２】特開平８−３４０１０４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、ＭＯＳトランジスタのゲート長を広げる方法では、ゲートの面積が増加してしまうことから、結果的にＭＯＳトランジスタの面積が増加してしまうという課題が生じる。
【０００８】
また、ＭＯＳトランジスタのシリコン基板（Bulk）の不純物濃度を濃くしたり、ソースドレイン領域の不純物濃度を薄くしたりするためには、別途インプラテーションを追加する必要が生じ、その結果、マスク数や工程数が増加してしまうという課題が生じる。
【０００９】
そこで、本発明は、面積の増加やマスク数、工程数の増加を伴うことなく、容易に閾値電圧の高いトランジスタや電流能力の低いトランジスタを提供することを目的とする。
【課題を解決するための手段】
【００１０】
かかる課題を解決するために、請求項１に記載の本発明は、マルチゲート構造を有するＭＯＳトランジスタの製造方法において、半導体基板上にゲート絶縁膜を介して複数のゲート電極を互いに隣接して形成する工程と、前記複数のゲート電極の一端側及び他端側の前記半導体基板に第１のソースドレイン領域を、前記ゲート電極間の前記半導体基板に前記第１のソースドレイン領域よりも不純物濃度の薄い第２のソースドレイン領域をそれぞれ斜めイオン注入により同時に形成する工程とを有することを特徴とする。
【００１１】
また、請求項２に記載の本発明は、イオンを注入する入射角度は、前記半導体基板に対して鉛直方向を基準とした場合、以下の式を満たすことを特徴とする。
θ≧π／２−ｔａｎ−1（Ｔ／Ｗ）
θ：入射角度（ラジアン）
Ｔ：ゲート電極の厚さ
Ｗ：ゲート電極間の距離
【００１２】
また、請求項３に記載の本発明は、半導体基板上にゲート絶縁膜を介して互いに隣接して形成される複数のゲート電極と、前記複数のゲート電極の一端側及び他端側の前記半導体基板に形成される第１のソースドレイン領域と、前記ゲート電極間の前記半導体基板に形成される第２のソースドレイン領域と、を有するマルチゲート構造のＭＯＳトランジスタにおいて、前記第２のソースドレイン領域の不純物濃度を前記第１のソースドレイン領域の不純物濃度よりも薄くしたことを特徴とする。
【発明の効果】
【００１３】
本発明では、以下に記載するような効果を奏する。
【００１４】
請求項１に記載の発明によれば、半導体基板上にゲート絶縁膜を介して複数のゲート電極を互いに隣接して形成する工程と、複数のゲート電極の一端側及び他端側の半導体基板に第１のソースドレイン領域を、ゲート電極間の半導体基板に第１のソースドレイン領域よりも不純物濃度の薄い第２のソースドレイン領域をそれぞれ斜めイオン注入により同時に形成する工程とを有することによって、斜めに注入されるイオンの一部又は全部がゲート電極によって遮断されて第２のソースドレイン領域に達しない状態（以下、「シャドー効果」とする。）を生じさせる。このシャドー効果により、第１のソースドレイン領域の不純物濃度に対して、第２のソースドレイン領域の不純物濃度を薄くすることができ、その結果、ＭＯＳトランジスタの閾値電圧Ｖthを高くし、また、電流能力を低減することができ、面積の増加を伴うことなく高耐圧のＭＯＳトランジスタを得ることができる。しかも、斜めイオン注入によって、不純物濃度の濃い第１のソースドレイン領域と不純物濃度の薄い第２のソースドレイン領域とを同時に形成するため、マスク数の増加や工程の増加を伴わずに小面積の高耐圧のＭＯＳトランジスタを得ることができる。
【００１５】
また、請求項２に記載の発明によれば、イオンを注入する入射角度は、半導体基板に対して鉛直方向を基準とした場合に、θ≧π／２−ｔａｎ-1（Ｔ／Ｗ）を満たすようにすることで、第２のソースドレイン領域に不純物が注入されることを可及的に抑えることができ、その結果、より閾値電圧が高く、電流能力の低いＭＯＳトランジスタを提供することができる。
【００１６】
また、請求項３に記載の発明によれば、半導体基板上にゲート絶縁膜を介して互いに隣接して形成される複数のゲート電極と、前記複数のゲート電極の一端側及び他端側の前記半導体基板に形成される第１のソースドレイン領域と、前記ゲート電極間の前記半導体基板に形成される第２のソースドレイン領域とを有するマルチゲート構造のＭＯＳトランジスタにおいて、前記第２のソースドレイン領域の不純物濃度を前記第１のソースドレイン領域の不純物濃度よりも薄くすることによって、請求項１の効果と同様に、ＭＯＳトランジスタの閾値電圧Ｖthを高くし、また、電流能力を低減することができ、面積の増加を伴うことなく小面積の高耐圧のＭＯＳトランジスタを得ることができる。
【発明を実施するための最良の形態】
【００１７】
本発明のＭＯＳトランジスタは、半導体基板上にゲート絶縁膜を介して互いに隣接して形成される複数のゲート電極と、これら複数のゲート電極からなるゲート電極群の一端側及び他端側の半導体基板に形成される第１のソースドレイン領域と、ゲート電極間の半導体基板に形成される第２のソースドレイン領域とを有するマルチゲート構造のＭＯＳトランジスタである。
【００１８】
そして、第２のソースドレイン領域の不純物濃度を第１のソースドレイン領域の不純物濃度よりも薄くしたものである。すなわち、第２のソースドレイン領域の不純物濃度を薄くし、第２のソースドレイン領域の不純物拡散を不十分なものとする。
【００１９】
その結果、ＭＯＳトランジスタの閾値電圧Ｖthを高くすることができ、しかも、電流能力も低減することができる。従って、トランジスタサイズを大きくすることなく、小面積の高耐圧のＭＯＳトランジスタを提供することができる。
【００２０】
このように第２ソースドレイン領域を第１のソースドレイン領域よりもその不純物濃度を薄くする方法として、斜めインプラテーション法（以下、「斜めインプラ法」とする。）を用いることができる。この斜めインプラ法を用いることによりマスク数や工程数の増加を伴わずに、上述したＭＯＳトランジスタを製造することが可能となる。
【００２１】
すなわち、半導体基板に、第１のソースドレイン領域と第２のソースドレイン領域とをそれぞれ斜めイオン注入により同時に形成する。このとき、シャドー効果により、ゲート電極間の第２のソースドレイン領域は、第１のソースドレイン領域よりもその不純物濃度が薄くなるような入射角度で斜めイオン注入する。
【００２２】
第２のソースドレイン領域の不純物濃度は、ゲート電極の数、ゲート電極間の間隔Ｗ、ゲート電極の厚さＴ、イオン注入する入射角度θ（ラジアン）を変更することによって、適宜調整することができる。
【００２３】
例えば、イオンを注入する入射角度は、半導体基板に対して鉛直方向を基準とした場合、θ≧π／２−ｔａｎ-1（Ｔ／Ｗ）の式を満たすようにすることで、第２のソースドレイン領域に不純物が注入されることを可及的に抑えることができ、その結果、より閾値電圧Ｖthが高く、電流能力の低いＭＯＳトランジスタを提供することができる。
【００２４】
以下、本発明に係るＭＯＳトランジスタ及びその製造方法の一実施形態について、図面を参照して具体的に説明する。なお、本発明はｎチャネル型のＭＯＳトランジスタでもｐチャネル型のＭＯＳトランジスタでも適用することができるが、本実施形態においては、ｎチャネル型のＭＯＳトランジスタを例に挙げて説明する。また、各図において、同一の要素は同一の符号を付した。
【００２５】
図１は本実施形態におけるＭＯＳトランジスタの模式的断面図である。本実施形態におけるＭＯＳトランジスタは、同一アクティブ領域上に複数のゲート電極を形成したＭＯＳトランジスタであり、いわゆるマルチゲート構造を有するＭＯＳトランジスタである。
【００２６】
図１に示すように、本実施形態におけるＭＯＳトランジスタ１は、シリコン基板１１上にｐ型半導体ウェル領域１２を形成した半導体基板１３を有しており、この半導体基板１３上にゲート絶縁膜１４を介して互いに隣接して複数のゲート電極２０ａ，２０ｂ，２０ｃを形成している。
【００２７】
また、複数のゲート電極２０ａ，２０ｂ，２０ｃの一端側及び他端側の半導体基板１３にｎ型の第１のソースドレイン領域２１ａ，２１ｂを形成し、また、ゲート電極２０ａ，２０ｂ，２０ｃ間の半導体基板１３にｎ型の第２のソースドレイン領域２２ａ，２２ｂを形成している。さらに、各ゲート電極２０ａ，２０ｂ，２０ｃ下に閾値電圧調整用拡散層２３ａ，２３ｂ，２３ｃが形成される。
【００２８】
そして、このＭＯＳトランジスタ１においては、第２のソースドレイン領域２２ａ，２２ｂのｎ型不純物濃度を第１のソースドレイン領域２１ａ，２１ｂのｎ型不純物濃度よりも薄くしている。すなわち、第２のソースドレイン領域２２ａ，２２ｂのｎ型不純物濃度を薄くし、第２のソースドレイン領域２２ａ，２２ｂの不純物拡散を不十分なものとする。
【００２９】
このように第２のソースドレイン領域２２ａ，２２ｂの不純物拡散を不十分なものとすることにより、図２に示すように、ＭＯＳトランジスタ１をオン状態とするためには、ゲート電極２０ａ，２０ｂ，２０ｃ下方のチャネルのみでは足りず、ゲートの横方向電界によりゲート電極間においてもチャネルを形成しなければならないことから、ＭＯＳトランジスタの閾値電圧が高くなる。
【００３０】
また、第２のソースドレイン領域２２ａ，２２ｂの不純物濃度を薄くしていることから、図３（ｂ）に示すように、第２のソースドレイン領域２２ａ，２２ｂの寄生抵抗Ｒａ，Ｒｂが高くなり、電流能力（＝ソースドレイン電流Ｉds）を低減することができる。なお、図３（ａ）は従来の単体トランジスタ構造のマルチゲート構造のＭＯＳトランジスタである。
【００３１】
このように本実施形態におけるＭＯＳトランジスタ１では、トランジスタサイズを大きくすることなく、閾値電圧Ｖthを高くし、また電流能力を下げた高耐圧のＭＯＳトランジスタとすることができる。
【００３２】
以上のように構成されるＭＯＳトランジスタ１の製造方法について、図面を参照して具体的に説明する。図４〜図９は、本実施形態におけるＭＯＳトランジスタ１の製造工程を説明するためのＭＯＳトランジスタ１の模式的断面図である。
【００３３】
まず、図４に示すように、シリコン基板（Bulk）１１を用意し、このシリコン基板１１の表面を酸化させることによりシリコン基板１１の表面にゲート絶縁膜（ＳｉＯ２）１４を形成した後、ＭＯＳトランジスタ１を形成する領域に、このゲート絶縁膜１４を介してｐ型の不純物をイオン注入することによってｐ型半導体ウェル領域１２を形成する。このように、まずシリコン基板１１とｐ型半導体ウェル領域１２とからなる半導体基板１３と、この半導体基板１３上のゲート絶縁膜１４とを形成する。
【００３４】
次に、ゲート絶縁膜１４を被覆するように、塗布技術によってレジストを塗布してレジスト膜を形成した後、フォトリソグラフィー技術によりゲート電極２０ａ，２０ｂ，２０ｃとなる領域の下方を開口する。次に、このレジスト膜をマスクにして、３０ｋｅＶのエネルギーによりドーズ量１×１０12のホウ素（Ｂ）イオンを入射角度７°（半導体基板１３の鉛直方向からの角度）で斜めイオン注入して、図５に示すように、閾値電圧調整用拡散層２３ａ，２３ｂ，２３ｃを形成し、その後、上記形成したレジスト膜を除去する。
【００３５】
次に、図６に示すように、例えば、ＳｉＨ４（シラン）ガスを用い、５８０〜６２０℃の下でＣＶＤを行うことにより、ゲート絶縁膜１４の表面に例えば、２００ｎｍ程の厚さを有するＰｏｌｙ−Ｓｉ（ポリシリコン）層１５を形成し、このＰｏｌｙ−Ｓｉ層１５を被覆するように、塗布技術によってレジストを塗布してレジスト膜を形成した後、フォトリソグラフィー技術によりレジストをマスクとして異方向性エッチングを行って不用な部分のＰｏｌｙ−Ｓｉ層を除去することにより、図７に示すように、厚さＴでゲート長Ｌのゲート電極２０ａ，２０ｂ，２０ｃを互いに距離Ｗで隣接した状態で形成する。
【００３６】
次に、図８に示すように、ゲート電極２０ａ，２０ｂ，２０ｃをマスクとして、斜めイオン注入によりｎ型の不純物を注入することにより、図９に示すように、複数のゲート電極２０ａ，２０ｂ，２０ｃからなるゲート電極群の一端側（図９においてゲート電極２０ａの左側）及び他端側（図９においてゲート電極２０ｃの右側）の半導体基板１３に拡散層である第１のソースドレイン領域２１ａ，２１ｂを形成すると共に、ゲート電極２０ａ，２０ｂ，２０ｃ間の半導体基板１３に拡散層である第２のソースドレイン領域２２ａ，２２ｂを形成する。
【００３７】
例えば、半導体基板１３内に、１４５ｋｅＶのエネルギーでドーズ量４×１０12のリン（Ｐ）イオンを入射角度θ＝６０°でイオン注入することによって、第１のソースドレイン領域２１ａ，２１ｂと第２のソースドレイン領域２２ａ，２２ｂとを形成する。なお、入射角度θとは、半導体基板１３の鉛直方向Ｙに対する角度であり、イオン注入の角度である。
【００３８】
ここで、上述した第１のソースドレイン領域２１ａ，２１ｂ及び第２のソースドレイン領域２２ａ，２２ｂを形成する際の斜めイオン注入を以下の式（１）を満たすように行うことで、第２のソースドレイン領域２２ａ，２２ｂのｎ型不純物濃度を可及的に低減することができ、閾値電圧Ｖthをより高めることができ、電流能力をより低減することができる。
θ≧π／２−ｔａｎ-1（Ｔ／Ｗ）    ・・・（１）
θ：入射角度（ラジアン）、Ｔ：ゲート電極の厚さ、Ｗ：ゲート電極間の距離
【００３９】
従って、ゲート電極の数を増やしたり、ゲート電極間距離を狭くしたり、或いは斜めイオン注入の入射角度θを大きくすることで、斜めイオン注入によるシャドー効果により、第２のソースドレイン領域２２ａ，２２ｂにおいて、ｎ型不純物拡散領域が形成されにくくし、これにより、閾値電圧Ｖthが高く、電流能力が低いＭＯＳトランジスタを小面積で形成することができる。
【００４０】
上述の製造方法により製造したマルチゲート構造のＭＯＳトランジスタ１の特性について、さらに具体的に説明する。
【００４１】
図１０に、上述した製造方法により製造したマルチゲート構造のＭＯＳトランジスタ１と従来の単体トランジスタ構造のＭＯＳトランジスタ（図１１参照）との閾値電圧Ｖth特性を示す。このときの評価条件は、ドレイン電圧Ｖdrainを８Vとし、ゲート電圧Ｖgateを０〜８Vとし、ソース電圧Ｖsourceを０Ｖとし、バックバイアス電圧Ｖsubを０〜−５Vまで−１Ｖずつ変化させたものであり、ゲート電極間距離Ｗ＝０．６８μｍ当たりソースドレイン電流Ｉds＝６８ｎＡだけ流したときのゲート電圧Ｖgateを閾値電圧Ｖthとしている。
【００４２】
ここでは、従来のＭＯＳトランジスタ１００の特性と、ゲート長Ｌ及びゲート電極間の距離Ｗが異なる複数のＭＯＳトランジスタ１の特性を評価した。なお、図１０において縦軸は閾値電圧Ｖth（Ｖ）であり、横軸はＭＯＳトランジスタ１，１００に印加されるバックバイアス（ＢａｃｋＢｉａｓ）電圧Ｖsub（Ｖ）である。なお、図１１に示す従来のＭＯＳトランジスタ１００は、シリコン基板１０１とｐ型半導体ウェル領域１０２とを有する半導体基板１０３と、この半導体基板１０３上に形成されたゲート絶縁膜１０４と、このゲート絶縁膜１０４上に形成されたゲート電極１１０と、このゲート電極１１０の両端側の半導体基板１０３にそれぞれ形成されるソースドレイン領域１１１ａ，１１１ｂと、ゲート電極１１０の下方の半導体基板１０３に形成された閾値電圧調整用拡散層１１３とを有しており、本実施形態におけるＭＯＳトランジスタ１とはゲート電極の数の相違及び第２のソースドレイン領域の有無の相違（従来のＭＯＳトランジスタ１００はマルチゲート構造ではないため、第１のソースドレイン領域に相当するソースドレイン領域１１１ａ，１１１ｂしかない）を除き、その他は基本的に同様の構成である。
【００４３】
本実施形態におけるＭＯＳトランジスタ１では、例えば、図１０に示すように、ゲート電極間距離Ｗを０．２５μｍ以下とし、バックバイアス電圧Ｖsubを印加することにより、単体構造のＭＯＳトランジスタ１００（図１１参照）よりも閾値電圧Ｖthを高くできる。また、バックバイアス電圧Ｖsubの電圧をより高くすることにより、より閾値電圧Ｖthを高くすることが可能となる。
【００４４】
図１２に、上述した製造方法により製造したＭＯＳトランジスタ１と従来の単体トランジスタ構造のＭＯＳトランジスタ１００（図１１参照）に関し、閾値電圧Ｖth（Ｖ）とゲート長Ｌtotalとの関係性を示す。なお、このときの評価条件は、図１２における評価条件と同様であり、バックバイアス電圧Ｖsubを−３Vとしている。ここで、ゲート長Ｌtotalは、ＭＯＳトランジスタ１の場合には、各ゲート電極２０ａ，２０ｂ，２０ｃのゲート長Ｌにゲート電極２０ａ，２０ｂ，２０ｃの数（ここでは、３）を積算した値と、ゲート電極２０ａ，２０ｂ，２０ｃ間の距離Ｗにゲート電極２０ａ，２０ｂ，２０ｃの数−１（ここでは、２）を積算した値とを加算したものであり、以下の式（２）で表すことができる。
Ｌtotal＝
（ゲート長Ｌ×ゲート電極の数）＋（ゲート電極間距離Ｗ×（ゲート電極の数−１））
・・・（２）
【００４５】
閾値電圧Ｖthの目標値を２．５Ｖとする場合に必要なゲート長Ｌtotalを本実施形態におけるＭＯＳトランジスタ１と従来のＭＯＳトランジスタ１００で比較すると、例えば、図１２に示すように、ＭＯＳトランジスタ１はゲート長Ｌtotal＝３．６μｍとなり、ＭＯＳトランジスタ１００はゲート長Ｌtotal＝５．４μｍとなり、従来の単体トランジスタ構造のＭＯＳトランジスタ１００に比べ、本実施形態におけるＭＯＳトランジスタ１ではゲート長Ｌtotalを短縮することができることになる。
【００４６】
従って、本実施形態におけるＭＯＳトランジスタ１は、従来のＭＯＳトランジスタ１００と同一のチップサイズで、閾値電圧Ｖthを高くすることができる。
【００４７】
図１３には、上述した製造方法により製造したＭＯＳトランジスタ１と従来の単体トランジスタ構造のＭＯＳトランジスタ（図１１参照）とに関し、飽和電流（＝ソースドレイン電流Ｉds）とゲート長Ｌtotalとの関係を示す図である。なお、図１３における評価条件は、ドレイン電圧Ｖdrain及びゲート電圧Ｖgateが８Vであり、ソース電圧Ｖsource及びバックバイアス電圧Ｖsubが０Ｖである。
【００４８】
図１３に示すように、ＭＯＳトランジスタ１とＭＯＳトランジスタ１００とでソースドレイン電流Ｉdsを比較すると、例えば、Ｌtotal＝３．６μｍの場合では、マルチゲート構造のＭＯＳトランジスタ１においてソースドレイン電流Ｉds＝５．４ｍＡとなり、単体トランジスタ構造のＭＯＳトランジスタ１００においてソースドレイン電流Ｉds＝６．５ｍＡとなり、本実施形態におけるＭＯＳトランジスタ１の方がソースドレイン電流Ｉdsを１．１ｍＡほど低減することが可能となる。
【００４９】
このように本実施形態におけるＭＯＳトランジスタ１は、従来のＭＯＳトランジスタ１００と同一のチップサイズで、電流能力（＝ソースドレイン電流Ｉds）を低減することができる。
【００５０】
しかも、第１のソースドレイン領域２１ａ，２１ｂは、配線の引き回しに使用される場合があるが、本実施形態におけるＭＯＳトランジスタ１では、第２のソースドレイン領域２２ａ，２２ｂよりも不純物濃度が濃いことから、配線抵抗が高くなることを抑制することができる。
【００５１】
特に、同一半導体装置上に、本実施形態におけるマルチゲート構造のＭＯＳトランジスタ１の他に、多数のＭＯＳトランジスタを搭載するときに利点がある。例えば、従来のＭＯＳトランジスタ１００と本実施形態におけるＭＯＳトランジスタ１とを同一工程で形成するとき、ＭＯＳトランジスタ１の第２のソースドレイン領域２２ａ，２２ｂのみ不純物濃度を薄くし、ＭＯＳトランジスタ１の第１のソースドレイン領域２１ａ，２１ｂは、ＭＯＳトランジスタ１００のソースドレイン領域１１１ａ，１１１ｂの不純物濃度と同様の濃度とすることができる。すなわち、従来と同様の工程でありながら、他の製造工程に影響を与えることなく、斜めイオン注入による入射角度を変えるだけで、シャドー効果により、容易に閾値電圧を高くし、電流能力を低減させた高耐圧のＭＯＳトランジスタを形成することができる。
【００５２】
以上のように本実施形態におけるＭＯＳトランジスタ１の製造方法では、マスク枚数や工程数を増やすことなく、レイアウトを変更するだけで、小面積で、かつ閾値電圧の高いトランジスタや電流能力の低いトランジスタを提供することができる。
【００５３】
なお、本実施形態におけるＭＯＳトランジスタ１の製造方法において、上記斜めイオン注入と入射角度０°のイオン注入の２段階以上で、ＭＯＳトランジスタ１の第１のソースドレイン領域２１ａ，２１ｂ及び第２のソースドレイン領域２２ａ，２２ｂを形成するようにしてもよい。この場合でも、第２のソースドレイン領域２２ａ，２２ｂの不純物濃度を第１のソースドレイン領域２１ａ，２１ｂの不純物濃度よりも薄くすることができる。
【００５４】
以上、本発明の実施の形態のいくつかを図面に基づいて詳細に説明したが、これらは例示であり、当業者の知識に基づいて種々の変形、改良を施した他の形態で本発明を実施することが可能である。
【図面の簡単な説明】
【００５５】
【図１】本発明に係る一実施形態におけるＭＯＳトランジスタを示す模式的断面図である。
【図２】本実施形態におけるＭＯＳトランジスタの閾値電圧の説明図である。
【図３】本実施形態におけるＭＯＳトランジスタの電流能力の説明図である。
【図４】本実施形態の製造工程を説明するためのＭＯＳトランジスタの模式的断面図である。
【図５】本実施形態の製造工程を説明するためのＭＯＳトランジスタの模式的断面図である。
【図６】本実施形態の製造工程を説明するためのＭＯＳトランジスタの模式的断面図である。
【図７】本実施形態の製造工程を説明するためのＭＯＳトランジスタの模式的断面図である。
【図８】本実施形態の製造工程を説明するためのＭＯＳトランジスタの模式的断面図である。
【図９】本実施形態の製造工程を説明するためのＭＯＳトランジスタの模式的断面図である。
【図１０】ＭＯＳトランジスタの閾値電圧とバックバイアス電圧との関係を示す図である。
【図１１】従来の単体トランジスタ構造のＭＯＳトランジスタを示す模式的断面図である。
【図１２】ＭＯＳトランジスタの閾値電圧とゲート長との関係性を示す図である。
【図１３】ＭＯＳトランジスタのソースドレイン電流とゲート長との関係性を示す図である。
【符号の説明】
【００５６】
１  ＭＯＳトランジスタ
１１  シリコン基板（Bulk）
１２  ｐ型半導体ウェル領域
１３  半導体基板
１４  ゲート絶縁膜
２０ａ〜２０ｃ  ゲート電極
２１ａ，２１ｂ  第１のソースドレイン領域
２２ａ〜２２ｃ  第２のソースドレイン領域
２３ａ〜２３ｃ  閾値電圧調整用拡散層
【図１】
2009032725.tif 000003
【図２】
2009032725.tif 000004
【図３】
2009032725.tif 000005
【図４】
2009032725.tif 000006
【図５】
2009032725.tif 000007
【図６】
2009032725.tif 000008
【図７】
2009032725.tif 000009
【図８】
2009032725.tif 000010
【図９】
2009032725.tif 000011
【図１０】
2009032725.tif 000012
【図１１】
2009032725.tif 000013
【図１２】
2009032725.tif 000014
【図１３】
2009032725.tif 000015