(57)【要約】【課題】特殊なレーザー装置を用いずにフューズに対する処理を行うこと。フューズを物理的に破壊せずにフューズに対する処理を行うこと。【解決手段】信号出力ライン４と電源ライン１０の間に第１のＰチャネルトランジスタ１が接続され、信号出力ライン４と接地ライン１１の間に第２のＰチャネルトランジスタ２が接続される。ストレス印加前は、第２のＰチャネルトランジスタ２のオフリーク電流が第１のＰチャネルトランジスタ１のオフリーク電流よりも大きいので、信号出力ライン４の電位レベルがローとなる。第１のＰチャネルトランジスタ１にのみストレスを印加することにより、第１のＰチャネルトランジスタ１のリバース方向のオフリーク電流が増加し、第１のＰチャネルトランジスタ１のオフリーク電流が第２のＰチャネルトランジスタ２のオフリーク電流よりも大きくなるので、信号出力ライン４の電位レベルがハイになる。【選択図】図２
2009038116.tif 000002
【特許請求の範囲】
【請求項１】
信号出力ラインに、ストレス印加時に発生するホットキャリアの注入によりリバース方向のオフリーク特性が不可逆的に劣化してリバース方向のオフリーク電流が増大する特性を備えたトランジスタを接続し、該トランジスタへのストレス印加によって、リバース方向のオフリーク電流が小さい特性から大きい特性に変化することにより、前記信号出力ラインの出力値が０から１、または１から０に切り替わることを特徴とするフューズ回路。
【請求項２】
前記信号出力ラインと電源ラインの間に第１のＰチャネルトランジスタとして前記トランジスタが接続され、前記信号出力ラインと接地ラインの間に第２のＰチャネルトランジスタが接続され、前記第２のＰチャネルトランジスタのリーク電流が、前記第１のＰチャネルトランジスタのフォワード方向のリーク電流よりも大きく、かつ、前記第１のＰチャネルトランジスタのリバース方向のリーク電流よりも小さいことを特徴とする請求項１に記載のフューズ回路。
【請求項３】
前記第１のＰチャネルトランジスタのリバース方向のオフリーク電流が小さいときの前記信号出力ラインの電位レベルと、前記第１のＰチャネルトランジスタのリバース方向のオフリーク電流が大きいときの前記信号出力ラインの電位レベルの間に閾値を有する読み出し回路、をさらに備えることを特徴とする請求項２に記載のフューズ回路。
【請求項４】
ＰチャネルトランジスタとＮチャネルトランジスタの間の素子分離領域が、基板に形成された浅いトレンチ内に絶縁物が埋め込まれたシャロートレンチアイソレーション構造で構成されており、該シャロートレンチアイソレーション構造部に、ストレス印加時に発生するホットキャリアをトラップするトラップ準位が形成されていることを特徴とする半導体装置。
【請求項５】
前記トレンチ内に窒化珪素の薄膜が埋め込まれており、該窒化珪素膜の界面に前記トラップ準位が形成されることを特徴とする請求項４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、フューズ回路および半導体装置に関する。
【背景技術】
【０００２】
一般に、半導体メモリにおいて、メモリ回路に冗長性を持たせ、欠陥メモリを冗長メモリに切り替えることにより、メモリ回路の欠陥を救済する技術が公知である。通常、その切り替えの手段としてタングステンフューズや電気フューズなどのフューズ回路が用いられている。この場合、レーザー照射によりフューズを溶断することによって、冗長メモリへの切り替えが行われる。また、半導体チップに識別子（ＩＤ）を登録する際の回路にもフューズが用いられている。この場合、フューズの溶断前の値を「０」とすると、溶断後の値が「１」となる。
【０００３】
ところで、電気的に書き込み可能でかつ電気的に消去可能な半導体記憶装置に関して、次のような提案がある。この半導体記憶装置は、ＦＥＴ（電界効果トランジスタ）構造を有するとともに、電荷を保持可能な第１メモリ機能部と第２メモリ機能部を有し、主として前記第１メモリ機能部の電荷蓄積量により、ドレインとソース間を一方側から他方側に流れる第１ドレイン・ソース電流に対する第１閾値電圧が変化し、主として前記第２メモリ機能部の電荷蓄積量により、ドレインとソース間を他方側から一方側に前記第１ドレイン・ソース電流とは逆方向に流れる第２ドレイン・ソース電流に対する第２閾値電圧が変化し、前記第１メモリ機能部と前記第２メモリ機能部に対して各別にデータを電気的に書き込み可能な不揮発性のメモリトランジスタを備えてなる（例えば、特許文献１参照。）。
【０００４】
【特許文献１】特開２００７−４９１１号公報（段落番号［００１０］）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述した従来のフューズ回路では、フューズを焼き切るための特殊なレーザー装置が必要であるという問題点がある。また、半導体チップに対して、フューズの溶断という物理的な破壊を行うため、破壊された部分の耐湿性や、樹脂等のアセンブリ部材の密着性などの評価や、その他の影響の評価を行う必要があるという問題点がある。また、前記特許文献１に開示された半導体記憶装置は、フューズに関するものではない。
【０００６】
この発明は、上述した従来技術による問題点を解消するため、特殊なレーザー装置を用いずに済むフューズ回路および半導体装置を提供することを目的とする。また、この発明は、フューズの物理的な破壊を行わずに済み、フューズに対する処理後の信頼性評価を行わずに済むフューズ回路および半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上述した課題を解決し、目的を達成するため、本発明は、以下の特徴を有する。ＣＭＯＳトランジスタに高電圧のストレスを印加すると、ホットキャリアが発生する。そのホットキャリアの注入によって、トランジスタの特性が不可逆的に劣化し、フォワード方向のオフリーク電流に対してリバース方向のオフリーク電流が増加する。
【０００８】
図１は、本発明者らがストレス印加後のフォワード方向とリバース方向のオフリーク電流を測定した結果を示す図である。図１に示すように、ストレスの印加によって、リバース方向のオフリーク電流がフォワード方向のオフリーク電流の約１０倍に増大する。本発明は、この現象を利用して、電気的な書き込みを実施することにより、不可逆的に出力値を切り替えることができる電気的なフューズ回路を実現したものである。
【０００９】
具体的には、信号出力ラインと電源ラインの間に第１のＰチャネルトランジスタが接続され、信号出力ラインと接地ラインの間に第２のＰチャネルトランジスタが接続される。第２のＰチャネルトランジスタのリーク電流は、第１のＰチャネルトランジスタのフォワード方向のリーク電流よりも大きく、かつ、第１のＰチャネルトランジスタのリバース方向のリーク電流よりも小さくなるように選択される。
【００１０】
また、デバイス構造において、ＰチャネルトランジスタとＮチャネルトランジスタの間のシャロートレンチアイソレーション構造部に、窒化珪素の薄膜が埋め込まれる。この窒化珪素膜の界面に、ストレス印加時に発生するホットキャリアをトラップするトラップ準位が形成される。
【００１１】
この発明によれば、ストレス印加前の状態では、第１のＰチャネルトランジスタのリーク電流よりも第２のＰチャネルトランジスタのリーク電流の方が大きいので、信号出力ラインの電位レベルはローとなる。ストレス印加後の状態では、第１のＰチャネルトランジスタのリーク電流が第２のＰチャネルトランジスタのリーク電流よりも大きくなるので、信号出力ラインの電位レベルはハイになる。従って、物理的に回路を破壊することなく、フューズを実現できる。また、ストレスの印加によって、シャロートレンチアイソレーション構造部のトラップ準位にホットキャリアが効率良くトラップされるので、トランジスタのリバース方向のオフリーク電流を効率良く増加させることができる。
【発明の効果】
【００１２】
本発明にかかるフューズ回路および半導体装置によれば、特殊なレーザー装置を用いずにフューズに対する処理を行うことができるという効果を奏する。また、フューズの物理的な破壊を行わないので、フューズに対する処理後の信頼性評価を行わずに済むという効果を奏する。
【発明を実施するための最良の形態】
【００１３】
以下に添付図面を参照して、この発明にかかるフューズ回路および半導体装置の好適な実施の形態を詳細に説明する。なお、本発明は、以下の実施の形態に限定されるものではない。
【００１４】
図２は、この発明の実施の形態にかかるフューズ回路の構成を示す図である。図２に示すように、フューズ回路は、第１のＰチャネルトランジスタ１、第２のＰチャネルトランジスタ２、第３のＰチャネルトランジスタ３、信号出力ライン４および読み出し回路５を備えている。
【００１５】
第１のＰチャネルトランジスタ１のソース端子、ゲート端子およびバックゲート端子は、電源ライン１０に接続されている。第１のＰチャネルトランジスタ１のドレイン端子は、信号出力ライン４に接続されている。第２のＰチャネルトランジスタ２のソース端子、ゲート端子およびバックゲート端子は、信号出力ライン４に接続されている。第２のＰチャネルトランジスタ２のドレイン端子は、接地ライン１１に接続されている。従って、第１のＰチャネルトランジスタ１および第２のＰチャネルトランジスタ２は、常時、オフ状態である。
【００１６】
第１のＰチャネルトランジスタ１のオフリーク電流と第２のＰチャネルトランジスタ２のオフリーク電流の関係は、次のようになっている。第２のＰチャネルトランジスタ２のオフリーク電流は、第１のＰチャネルトランジスタ１のフォワード方向のオフリーク電流よりも大きく、かつ、第１のＰチャネルトランジスタ１のリバース方向のオフリーク電流よりも小さい。
【００１７】
これを実現するには、第２のＰチャネルトランジスタ２のゲート幅が第１のＰチャネルトランジスタ１のゲート幅よりも適度に大きくなるようにすればよい。特に限定しないが、例えば、第２のＰチャネルトランジスタ２のゲート幅が第１のＰチャネルトランジスタ１のゲート幅の３倍程度になるようにすればよい。
【００１８】
第３のＰチャネルトランジスタ３の第１のソース・ドレイン端子、ゲート端子および第２のソース・ドレイン端子は、それぞれ、信号出力ライン４、第１のストレス印加端子８および第２のストレス印加端子９に接続されている。通常時は、第１のストレス印加端子８と第２のストレス印加端子９は、オープンにされる。読み出し回路５は、信号出力ライン４に接続されたバッファ６と、バッファ６に接続されたラッチ７を備えている。
【００１９】
バッファ６は、第１のＰチャネルトランジスタ１のリバース方向のオフリーク電流が小さいときの信号出力ライン４の電位レベルと、第１のＰチャネルトランジスタ１のリバース方向のオフリーク電流が大きいときの信号出力ライン４の電位レベルの間に閾値を有する。従って、バッファ６は、信号出力ライン４の電位レベルに応じて０または１の値を出力する。ラッチ７は、バッファ６の出力値をラッチする。
【００２０】
ストレス印加前の通常状態では、電源ライン１０に電源電圧ＶＤＤとして例えば１．２Ｖが印加される。また、第１のストレス印加端子８と第２のストレス印加端子９は、オープンにされる。この場合、第２のＰチャネルトランジスタ２のオフリーク電流Ｉ２が第１のＰチャネルトランジスタ１のオフリーク電流Ｉ１よりも大きい。従って、信号出力ライン４の電位レベルは、接地電位に引かれ、ローとなる。そのため、読み出し回路５により読み出される信号出力ライン４の出力値は、０となる。この状態は、フューズを切っていない状態に相当する。
【００２１】
図３は、この発明の実施の形態にかかるフューズ回路のストレス印加時の様子を示す図である。図３に示すように、ストレスを印加する際には、電源ライン１０は０Ｖにされる。また、接地ライン１１は、オープンにされる。そして、第１のストレス印加端子８と第２のストレス印加端子９に、高電圧、例えば３Ｖが印加される。このとき、信号出力ライン４から電源ライン１０、すなわち、第１のＰチャネルトランジスタ１のソース端子にフォワード方向にストレスが印加される。第２のＰチャネルトランジスタ２には、ストレスが印加されない。
【００２２】
ストレス印加後の通常状態では、電源ライン１０に電源電圧ＶＤＤとして例えば１．２Ｖが印加され、第１のストレス印加端子８と第２のストレス印加端子９は、オープンにされる。ストレスの印加によって、第１のＰチャネルトランジスタ１のリバース方向のオフリーク電流のみが１０倍程度に大きくなっているので、電源ライン１０から信号出力ライン４へのリバース方向のリーク量Ｉ１’が増大する。
【００２３】
それに対して、第２のＰチャネルトランジスタ２のリーク電流Ｉ２に変化はない。Ｉ１’とＩ２の大小関係は、Ｉ１’＞Ｉ２である。従って、信号出力ライン４の電位レベルは、電源電位ＶＤＤに引かれ、ハイとなる。そのため、読み出し回路５により読み出される信号出力ライン４の出力値は、１となる。この状態は、フューズを切った状態に相当する。なお、信号出力ライン４の電位レベルがハイのときに読み出し回路５による読み出し値が０となり、ローのときに１となるようにすることもできる。
【００２４】
図４は、この発明の実施の形態にかかる半導体装置の断面構成を示す図である。図４に示すように、同一のシリコン半導体基板２１にＰチャネルＭＯＳトランジスタ（ｐＭＯＳ）２２とＮチャネルＭＯＳトランジスタ（ｎＭＯＳ）２３が形成されている。ＰチャネルＭＯＳトランジスタ２２とＮチャネルＭＯＳトランジスタ２３は、シャロートレンチアイソレーション構造により素子分離されている。
【００２５】
シャロートレンチアイソレーション構造は、半導体基板２１に比較的浅く形成されたトレンチ（溝）２４内に絶縁物２５が埋め込まれてできている。トレンチ２４の中には、その内周面から少し離れて窒化珪素（ＳｉＮ）の薄膜（以下、ＳｉＮライナーとする）２６が埋め込まれている。トレンチ２４内の絶縁物２５においてＳｉＮライナー２６の外側の部分とＳｉＮライナー２６との界面には、トラップ準位が形成される。
【００２６】
このトラップ準位に、上述したストレス印加時に発生したホットキャリアがトラップされることにより、上述したリバース方向のオフリーク特性の劣化がもたらされる。また、ＳｉＮライナー２６は、半導体基板２１のストレスを調整してトランジスタ特性を向上させる機能を有する。図４において、符号３１はＮウェルであり、符号３２、３３、３４および３５はソース・ドレイン領域であり、符号３６および３７はゲート酸化膜であり、符号３８および３９はゲート電極である。
【００２７】
以上説明したように、実施の形態によれば、ストレス印加前の状態では、第１のＰチャネルトランジスタ１のリーク電流よりも第２のＰチャネルトランジスタ２のリーク電流の方が大きいので、信号出力ライン４の電位レベルはローとなる。ストレス印加後の状態では、第１のＰチャネルトランジスタ１のリーク電流が第２のＰチャネルトランジスタ２のリーク電流よりも大きくなるので、信号出力ライン４の電位レベルはハイになる。つまり、物理的に回路を破壊することなく、フューズを実現できる。
【００２８】
従って、従来のような特殊なレーザー装置を用いなくても、フューズに対する処理を行うことができる。また、フューズの物理的な破壊を行わないので、フューズに対する処理後の信頼性評価を行わずに済む。また、ストレス印加時に、シャロートレンチアイソレーション構造部に形成されるトラップ準位にホットキャリアが効率良くトラップされるので、トランジスタのリバース方向のオフリーク電流を効率良く増加させることができる。
【００２９】
（付記１）信号出力ラインに、ストレス印加時に発生するホットキャリアの注入によりリバース方向のオフリーク特性が不可逆的に劣化してリバース方向のオフリーク電流が増大する特性を備えたトランジスタを接続し、該トランジスタへのストレス印加によって、リバース方向のオフリーク電流が小さい特性から大きい特性に変化することにより、前記信号出力ラインの出力値が０から１、または１から０に切り替わることを特徴とするフューズ回路。
【００３０】
（付記２）前記信号出力ラインと電源ラインの間に第１のＰチャネルトランジスタとして前記トランジスタが接続され、前記信号出力ラインと接地ラインの間に第２のＰチャネルトランジスタが接続され、前記第２のＰチャネルトランジスタのリーク電流が、前記第１のＰチャネルトランジスタのフォワード方向のリーク電流よりも大きく、かつ、前記第１のＰチャネルトランジスタのリバース方向のリーク電流よりも小さいことを特徴とする付記１に記載のフューズ回路。
【００３１】
（付記３）前記第１のＰチャネルトランジスタのリバース方向のオフリーク電流が小さいときの前記信号出力ラインの電位レベルと、前記第１のＰチャネルトランジスタのリバース方向のオフリーク電流が大きいときの前記信号出力ラインの電位レベルの間に閾値を有する読み出し回路、をさらに備えることを特徴とする付記２に記載のフューズ回路。
【００３２】
（付記４）前記第２のＰチャネルトランジスタのゲート幅は、前記第１のＰチャネルトランジスタのゲート幅よりも大きいことを特徴とする付記２に記載のフューズ回路。
【００３３】
（付記５）前記第１のＰチャネルトランジスタのゲート幅に対する前記第２のＰチャネルトランジスタのゲート幅の倍率は、前記第１のＰチャネルトランジスタのストレス印加前のリバース方向のオフリーク電流に対するストレス印加後のリバース方向のオフリーク電流の倍率よりも小さいことを特徴とする付記４に記載のフューズ回路。
【００３４】
（付記６）ＰチャネルトランジスタとＮチャネルトランジスタの間の素子分離領域が、基板に形成された浅いトレンチ内に絶縁物が埋め込まれたシャロートレンチアイソレーション構造で構成されており、該シャロートレンチアイソレーション構造部に、ストレス印加時に発生するホットキャリアをトラップするトラップ準位が形成されていることを特徴とする半導体装置。
【００３５】
（付記７）前記トレンチ内に窒化珪素の薄膜が埋め込まれており、該窒化珪素膜の界面に前記トラップ準位が形成されることを特徴とする付記６に記載の半導体装置。
【産業上の利用可能性】
【００３６】
以上のように、本発明にかかるフューズ回路および半導体装置は、半導体集積回路装置に有用であり、特に、半導体チップのＩＤ登録回路や、冗長回路への切り替え回路に適している。
【図面の簡単な説明】
【００３７】
【図１】ストレス印加後のフォワード方向とリバース方向のオフリーク電流を示す図である。
【図２】本発明の実施の形態にかかるフューズ回路の構成を示す図である。
【図３】本発明の実施の形態にかかるフューズ回路のストレス印加時の様子を示す図である。
【図４】本発明の実施の形態にかかる半導体装置の断面構成を示す図である。
【符号の説明】
【００３８】
１  第１のＰチャネルトランジスタ
２  第２のＰチャネルトランジスタ
３  第３のＰチャネルトランジスタ
４  信号出力ライン
５  読み出し回路
１０  電源ライン
１１  接地ライン
２２  ＰチャネルＭＯＳトランジスタ
２３  ＮチャネルＭＯＳトランジスタ
２４  トレンチ
２５  絶縁物
２６  ＳｉＮライナー
【図１】
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【図２】
2009038116.tif 000004
【図３】
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【図４】
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