(57)【要約】【課題】不揮発性メモリセルプログラミング方法を提供する。【解決手段】本発明は、第１プログラミングステップ、第２プログラミングステップ、及び安定化ステップを含むメモリセルプログラミング方法に関する。第１プログラミングステップは、メモリセルに第１プログラミング電圧を印加することによって、メモリセルにデータの２ビットのうち第１ビットをプログラミングする。第２プログラミングステップは、メモリセルに第２プログラミング電圧を印加することによって、メモリセルにデータの２ビットのうち第２ビットをプログラミングする。安定化ステップは、第１プログラミング電圧と第２プログラミング電圧のうち、高いレベルのプログラミング電圧に対応するプログラミングステップ以後に、第１及び第２プログラミング電圧による電界と反対の電界を持つ安定化電圧をメモリセルに印加する。【選択図】図２
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【特許請求の範囲】
【請求項１】
４つのしきい値電圧分布を持つメモリセルに２ビットのデータをプログラミングするメモリセルプログラミング方法において、
前記メモリセルに第１プログラミング電圧を印加することによって、前記メモリセルに前記データの２ビットのうち第１ビットをプログラミングする第１プログラミングステップと、
前記メモリセルに第２プログラミング電圧を印加することによって、前記メモリセルに前記データの２ビットのうち第２ビットをプログラミングする第２プログラミングステップを含み、
前記第１プログラミング電圧と前記第２プログラミング電圧のうち、高いレベルのプログラミング電圧に対応するプログラミングステップ以後に、前記第１及び第２プログラミング電圧による電界と反対の電界を持つ安定化電圧を前記メモリセルに印加する安定化ステップと、を含むことを特徴とするメモリセルプログラミング方法。
【請求項２】
前記第２プログラミング電圧が前記第１プログラミング電圧より高い場合、
前記安定化ステップは、
前記第１プログラミングステップ以後には行われず、
前記第２プログラミングステップ以後にのみ行われることを特徴とする請求項１に記載のメモリセルプログラミング方法。
【請求項３】
前記第１及び第２プログラミング電圧は正の値を持ち、
前記安定化電圧は、前記第１及び第２プログラミング電圧による電界と反対の電界を持つことを特徴とする請求項１に記載のメモリセルプログラミング方法。
【請求項４】
前記安定化電圧の大きさは、
前記第１及び第２プログラミング電圧の大きさより小さなことを特徴とする請求項１に記載のメモリセルプログラミング方法。
【請求項５】
前記安定化電圧が印加される時間は、
前記第１及び第２プログラミング電圧が印加される時間より短いことを特徴とする請求項１に記載のメモリセルプログラミング方法。
【請求項６】
前記第１ビットは、前記データのＬＳＢであり、
前記第２ビットは、前記データのＭＳＢであることを特徴とする請求項１に記載のメモリセルプログラミング方法。
【請求項７】
前記メモリセルは、
制御ゲートと電荷蓄積層とを備え、
前記第１プログラミング電圧、前記第２プログラミング電圧及び前記安定化電圧は、前記制御ゲートに印加されることを特徴とする請求項１に記載のメモリセルプログラミング方法。
【請求項８】
前記第１プログラミング電圧、前記第２プログラミング電圧及び前記安定化電圧は、
前記メモリセルに連結されたワードラインを通じて印加されることを特徴とする請求項１に記載のメモリセルプログラミング方法。
【請求項９】
前記第１プログラミング電圧、前記第２プログラミング電圧及び前記安定化電圧は、
前記メモリセルに連結された基板を通じて印加されることを特徴とする請求項１に記載のメモリセルプログラミング方法。
【請求項１０】
前記プログラミングされたデータを検証するステップをさらに含むことを特徴とする請求項１に記載のメモリセルプログラミング方法。
【請求項１１】
前記第１プログラミングステップ以後に、前記メモリセルに第１検証電圧を印加して、前記第１プログラミングステップでプログラミングされたデータを検証する第１検証ステップと、
前記第２プログラミングステップ以後に、前記メモリセルに第２検証電圧を印加して、前記第２プログラミングステップでプログラミングされたデータを検証する第２検証ステップと、をさらに含むことを特徴とする請求項１に記載のメモリセルプログラミング方法。
【請求項１２】
前記第１及び第２検証電圧は、
前記第１及び第２プログラミング電圧より低い電圧レベルを持つことを特徴とする請求項１１に記載のメモリセルプログラミング方法。
【請求項１３】
前記メモリセルは、
ｎビットのデータが保存されるマルチレベルフラッシュメモリセルであることを特徴とする請求項１に記載のメモリセルプログラミング方法。
【請求項１４】
前記メモリセルは、
ｎビットのデータが保存されるＮＡＮＤフラッシュメモリセルであることを特徴とする請求項１に記載のメモリセルプログラミング方法。
【請求項１５】
前記メモリセルは、
しきい値電圧を基準に区分される２ｎ個のしきい値電圧分布を備えることを特徴とする請求項１に記載のメモリセルプログラミング方法。
【請求項１６】
複数のしきい値電圧分布を持つメモリセルにｎ（ｎは、２以上の自然数）ビットのデータをプログラミングするメモリセルプログラミング方法において、
順次に増加する電圧ステップを持つ第１プログラミング電圧パルスを前記メモリセルに印加することによって、前記メモリセルに前記データの第１ビットをプログラミングする第１プログラミングステップと、
順次に増加する電圧ステップを持つ第ｉ（ｉは、ｎより小さな自然数）プログラミング電圧パルスを前記メモリセルに印加することによって、前記メモリセルに前記データの第ｉビットをプログラミングする第１プログラミングステップと、
順次に増加する電圧ステップを持つ第ｎプログラミング電圧パルスを前記メモリセルに印加することによって、前記メモリセルに前記データの第ｎビットをプログラミングする第ｎプログラミングステップと、を含み、
前記第１ないし第ｎプログラミング電圧パルスのうち、高い電圧レベルを持つ上位ｋ（ｋは、ｎより小さな自然数）個のプログラミング電圧パルスが前記メモリセルに印加される時、前記それぞれのプログラミング電圧パルスの反対の電界を持つ安定化電圧ステップを、前記それぞれのプログラミング電圧パルスに含まれたそれぞれの電圧ステップ以後に印加することを特徴とするメモリセルプログラミング方法。
【請求項１７】
複数のしきい値電圧分布を持つメモリセルにｎ（ｎは、２以上の自然数）ビットのデータをプログラミングするメモリセルプログラミング方法において、
前記メモリセルに第１プログラミング電圧を印加することによって、前記メモリセルに前記データの第１ビットをプログラミングする第１プログラミングステップと、
前記メモリセルに第ｉ（ｉは、ｎより小さな自然数）プログラミング電圧を印加することによって、前記メモリセルに前記データの第ｉビットをプログラミングする第ｉプログラミングステップと、
前記メモリセルに第ｎプログラミング電圧を印加することによって、前記メモリセルに前記データの第ｎビットをプログラミングする第ｎプログラミングステップと、を含み、
前記第１ないし第ｎプログラミング電圧のうち、高いレベルを持つ上位ｋ（ｋは、ｎより小さな自然数）個のプログラミング電圧に対応するそれぞれのプログラミングステップ以後に、前記第１ないし第ｎプログラミング電圧による電界と反対の電界を持つ安定化電圧を前記メモリセルに印加する安定化ステップと、を含むことを特徴とするメモリセルプログラミング方法。
【請求項１８】
前記第１ないし第ｎプログラミング電圧は正の値を持ち、
前記安定化電圧は、前記第１ないし第ｎプログラミング電圧による電界と反対の電界を持つことを特徴とする請求項１７に記載のメモリセルプログラミング方法。
【請求項１９】
前記安定化電圧の大きさは、
前記第１ないし第ｎプログラミング電圧の大きさより小さなことを特徴とする請求項１７に記載のメモリセルプログラミング方法。
【請求項２０】
複数のしきい値電圧分布を持つメモリセルにｎ（ｎは、２以上の自然数）ビットのデータをプログラミングするメモリセルプログラミング方法において、
前記メモリセルに第１プログラミング電圧を印加することによって、前記メモリセルに前記データの第１ビットをプログラミングする第１プログラミングステップと、
前記メモリセルに第ｉ（ｉは、ｎより小さな自然数）プログラミング電圧を印加することによって、前記メモリセルに前記データの第ｉビットをプログラミングする第ｉプログラミングステップと、
前記メモリセルに第ｎプログラミング電圧を印加することによって、前記メモリセルに前記データの第ｎビットをプログラミングする第ｎプログラミングステップと、を含み、
前記第１ないし第ｎプログラミング電圧のうち、基準電圧より大きいプログラミング電圧に対応するそれぞれのプログラミングステップ以後に、前記第１ないし第ｎプログラミング電圧による電界と反対の電界を持つ安定化電圧を前記メモリセルに印加する安定化ステップと、を含むことを特徴とするメモリセルプログラミング方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセルプログラミング方法に係り、特に複数のビット中から一部ビットをプログラミングした後、プログラミングに利用されるプログラミング電圧と反対の電界を持つ安定化電圧をメモリセルに印加するメモリセルプログラミング方法に関する。
【背景技術】
【０００２】
電気的に消去及びプログラムの可能な不揮発性メモリ装置は、電源が供給されていない状態でもデータを保存できる特徴を持ち、代表的なものとしては、フラッシュメモリがある。
【０００３】
フラッシュメモリは、電荷蓄積を利用してデータを保存する素子である。フラッシュメモリを構成するそれぞれのメモリセルは、制御ゲート、電荷蓄積層、ソース、及びドレインを備えるセルトランジスタで構成される。フラッシュメモリは、電荷蓄積層の電荷量を調節することによってメモリセルに書き込まれたデータ値を変更する。
【０００４】
フラッシュメモリのセルトランジスタは、Ｆ−Ｎ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネリングメカニズムによって電荷蓄積層の電荷量を調節する。セルトランジスタの消去動作は、セルトランジスタの制御ゲートに接地電圧を印加し、半導体基板（またはバルク）に電源電圧より高い高電圧を印加することによって行われる。かかる消去バイアス条件によれば、電荷蓄積層とバルクとの間の大きい電圧差によりこれらの間に強い電界が形成され、その結果、電荷蓄積層に存在する電荷はＦ−Ｎトンネリング効果によってバルクに放出される。この時、消去されたセルトランジスタのしきい値電圧は小さくなる。
【０００５】
セルトランジスタのプログラム動作は、制御ゲートに電源電圧より高い高電圧を印加し、ドレイン及びバルクに接地電圧を印加することによって行われる。このようなバイアス条件下で、電荷がＦ−Ｎトンネリング効果によってセルトランジスタの電荷蓄積層に注入される。それにより、セルトランジスタのしきい値電圧は大きくなる。
【０００６】
電荷蓄積層に負電荷があってセルトランジスタのしきい値電圧が負（マイナス）である状態を消去（ｅｒａｓｅ）状態といい、電荷蓄積層に電荷が注入されてセルトランジスタのしきい値電圧が０より大きくなった状態をプログラム（ｐｒｏｇｒａｍ）状態という。
【０００７】
ところが、電荷が電荷蓄積層に注入されてから、その注入された電荷が電荷蓄積層に均一に分布されるまでは所定の時間がかかる。すなわち、電荷が電荷蓄積層に注入されてから、セルトランジスタのしきい値電圧が一定になるまで（しきい値電圧が飽和されるまで）所定の時間がかかる。
【０００８】
したがって、電荷が電荷蓄積層に注入された後、セルトランジスタのしきい値電圧をいつ測定するかによって、測定されたしきい値電圧のレベルが変わり、それにより、データ値も変わる。また、セルトランジスタのしきい値電圧が一定になる前にしきい値電圧を測定すれば、正確なデータ値を読み出せないという問題がある。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明が解決しようとする技術的課題は、プログラミングに利用されるプログラミング電圧と反対の電界を持つ安定化電圧をメモリセルに印加するメモリセルプログラミング方法を提供するところにある。本発明によるメモリセルプログラミング方法は、複数のビットのプログラミング電圧のうち、高いプログラミング電圧を印加した後に安定化電圧を印加し、低いプログラミング電圧を印加した後には安定化電圧を印加しない。
【課題を解決するための手段】
【００１０】
前記技術的課題を達成するための本発明によるメモリセルプログラミング方法は、第１プログラミングステップ、第２プログラミングステップ、及び安定化ステップを含む。第１プログラミングステップは、メモリセルに第１プログラミング電圧を印加することによって、メモリセルにデータの２ビットのうち第１ビットをプログラミングする。第２プログラミングステップは、メモリセルに第２プログラミング電圧を印加することによって、メモリセルにデータの２ビットのうち第２ビットをプログラミングする。安定化ステップは、第１プログラミング電圧と第２プログラミング電圧のうち、高いレベルのプログラミング電圧に対応するプログラミングステップ以後に、第１及び第２プログラミング電圧による電界と反対の電界を持つ安定化電圧をメモリセルに印加する。
【００１１】
前記第２プログラミング電圧が前記第１プログラミング電圧より高い場合、安定化ステップは、第１プログラミングステップ以後には行われず、第２プログラミングステップ以後にのみ行われる。
【００１２】
本発明によるメモリセルプログラミング方法で、第１及び第２プログラミング電圧は正の値を持ち、前記安定化電圧は、第１及び第２プログラミング電圧による電界と反対の電界を持つ。安定化電圧の大きさは、第１及び第２プログラミング電圧の大きさより小さい。安定化電圧が印加される時間は、第１及び第２プログラミング電圧が印加される時間より短い。
【００１３】
前記第１ビットは、データのＬＳＢ（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）であり、前記第２ビットは、データのＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）でありうる。
【００１４】
本発明によるメモリセルプログラミング方法は、第１検証ステップ、第２検証ステップ、及び安定化ステップを含む。第１検証ステップは、第１プログラミングステップ以後に、前記メモリセルに第１検証電圧を印加して、前記第１プログラミングステップでプログラミングされたデータを検証する。第２検証ステップは、第２プログラミングステップ以後に、前記メモリセルに第２検証電圧を印加して、前記第２プログラミングステップでプログラミングされたデータを検証する。前記第１及び第２検証電圧は、前記第１及び第２プログラミング電圧より低い電圧レベルを持つ。
【発明の効果】
【００１５】
本発明によるメモリセルプログラミング方法は、プログラミングに利用されるプログラミング電圧による電界と反対の電界を持つ安定化電圧をメモリセルに印加することによって、メモリセルのしきい値電圧を速く飽和させることができる。
【００１６】
また、本発明によるメモリセルプログラミング方法は、複数のビットのプログラミング電圧のうち、高いプログラミング電圧を印加した後に安定化電圧を印加し、低いプログラミング電圧を印加した後には安定化電圧を印加しない。それにより、あらゆるビットに対してプログラミング電圧を印加した後に安定化電圧を印加する場合よりプログラミング速度を向上させることができる。
【発明を実施するための最良の形態】
【００１７】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び図面に記載された内容を参照しなければならない。
【００１８】
以下、添付した図面を参照して本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ部材を表す。
フラッシュメモリの集積度をさらに向上させるために、１つのメモリセルに複数ビットのデータを保存することができる。このようにマルチビットを保存するメモリセルをマルチレベルセルといい、これに対して、単一ビットを保存するメモリセルを単一レベルセルという。マルチレベルセルはマルチビットを保存するので、２つ以上のしきい値電圧分布を持ち、これに対応する２つ以上のデータ保存状態を持つ。以下では、マルチレベルフラッシュメモリのメモリセルに２ビットのデータが保存される例を説明する。しかし、マルチレベルフラッシュメモリのメモリセルには３ビット以上のデータがマルチレベルセルに保存されることもある。
【００１９】
２ビットを保存するマルチレベルセルは４個のデータ保存状態、すなわち、１１、０１、１０、００を持つことができる。例えば、１１は消去された状態であり、０１、１０、及び００はプログラムされた状態を表すことができる。
【００２０】
４個のデータ保存状態の分布は、マルチレベルセルのしきい値電圧分布に対応する。例えば、マルチレベルセルのしきい値電圧分布をそれぞれＶＴＨ１〜ＶＴＨ２、ＶＴＨ３〜ＶＴＨ４、ＶＴＨ５〜ＶＴＨ６、ＶＴＨ７〜ＶＴＨ８と仮定すれば、データ保存状態１１、０１、１０、００はそれぞれＶＴＨ１〜ＶＴＨ２、ＶＴＨ３〜ＶＴＨ４、ＶＴＨ５〜ＶＴＨ６、ＶＴＨ７〜ＶＴＨ８に対応する。すなわち、マルチレベルセルのしきい値電圧が４種のしきい値電圧分布のうち、いずれか１つに対応すれば、１１、０１、１０、００のうち、該当する２ビットのデータがマルチレベルセルに保存される。
【００２１】
図１は、不揮発性マルチレベルセルの動作を説明する図面である。
図１には、マルチレベルセルのフローティングゲートＦＧに電荷がない消去状態、フローティングゲートＦＧに電荷が一部注入された第１プログラム状態、フローティングゲートＦＧに電荷がさらに多く注入された第２プログラム状態及びフローティングゲートＦＧに電荷が最も多く注入された第３プログラム状態が図示されている。消去状態、第１プログラム状態、第２プログラム状態及び第３プログラム状態へ行くほど、マルチレベルセルのしきい値電圧は段々大きくなる。
【００２２】
図２は、本発明によるメモリセルプログラミング方法を示すフローチャートである。
以下では、本発明によるメモリセルプログラミング方法が４つのしきい値電圧分布を持つメモリセルに２ビットのデータをプログラミングすると説明される。しかし、メモリセルが持つしきい値電圧分布の数とプログラミングされるデータのビット数とは変わりうる。
【００２３】
図２を参照すれば、本発明によるメモリセルプログラミング方法は、第１プログラミングステップ（Ｓ２１０）、第２プログラミングステップ（Ｓ２５０）及び安定化ステップ（Ｓ２７０）を含む。第１プログラミングステップ（Ｓ２１０）は、メモリセルに第１プログラミング電圧を印加することによって、メモリセルにデータの２ビットのうち第１ビットをプログラミングする。第２プログラミングステップ（Ｓ２５０）は、メモリセルに第２プログラミング電圧を印加することによって、メモリセルにデータの２ビットのうち第２ビットをプログラミングする。
【００２４】
安定化ステップ（Ｓ２７０）は、第１プログラミング電圧と第２プログラミング電圧のうち、高いレベルのプログラミング電圧に対応するプログラミングステップ以後に、第１及び第２プログラミング電圧による電界と反対の電界を持つ安定化電圧をメモリセルに印加する。プログラミング電圧がメモリセルの制御ゲートに印加されれば、電荷がメモリセルの電荷蓄積層に注入される。次いで、プログラミング電圧と反対の電界を持つ安定化電圧が制御ゲートに印加されれば、電荷蓄積層に注入された電荷は電荷蓄積層に速い速度で均一に分布される。それにより、安定化電圧を印加しない場合に比べて、電荷が電荷蓄積層に注入されてからメモリセルのしきい値電圧が一定になるまでの時間が短縮される。
【００２５】
以上では、電荷を保存するために電荷蓄積層を備えるメモリセルに本発明によるメモリセルプログラミング方法が適用されると説明した。すなわち、電荷が電荷蓄積層に注入され、安定化電圧によって電荷蓄積層に均一に分布されると説明した。本発明によるメモリセルプログラミング方法は、電荷蓄積層としてフローティングゲートまたは電荷トラップ層を備えるメモリセルに適用できる。この場合、電荷はプログラミング電圧によってフローティングゲートまたは電荷トラップ層に注入され、安定化電圧によってフローティングゲートまたは電荷トラップ層に均一に分布される。
【００２６】
本発明によるメモリセルプログラミング方法で、第１プログラミングステップ（Ｓ２１０）で印加される第１プログラミング電圧と、第２プログラミングステップ（Ｓ２５０）で印加される第２プログラミング電圧のうち、第２プログラミング電圧が高いならば、安定化ステップ（Ｓ２７０）は、第２プログラミングステップ（Ｓ２５０）以後に行われる。すなわち、第２ビットをプログラミングするための第２プログラミング電圧が第１ビットをプログラミングするための第１プログラミング電圧より大きいと仮定すれば、第１ビットをプログラミングする第１プログラミングステップ（Ｓ２１０）以後には、安定化電圧が印加されない。一方、第２ビットをプログラミングする第２プログラミングステップ（Ｓ２５０）以後には、安定化電圧を印加する安定化ステップ（Ｓ２７０）が行われる。
【００２７】
一方、第２プログラミング電圧より第１プログラミング電圧が高いならば、安定化ステップ（Ｓ２７０）は第１プログラミングステップ（Ｓ２１０）以後に行われ、第２プログラミングステップ（Ｓ２５０）以後には行われないこともある。
【００２８】
このように、本発明によるメモリセルプログラミング方法は、データ書き込みのために高い電圧レベルのプログラミング電圧をメモリセルに印加する場合には、印加されたプログラミング電圧による電界と反対の電界を持つ安定化電圧をメモリセルに印加し、データ書き込みのために低い電圧レベルのプログラミング電圧を利用する場合には安定化電圧を印加しない。それにより、本発明によるメモリセルプログラミング方法は、プログラミング電圧をメモリセルに印加する度に安定化電圧を印加する方法に比べて、メモリセルのプログラミング速度を向上させることができる。
【００２９】
図２には、第１検証ステップ（Ｓ２２０）と第２検証ステップ（Ｓ２５０）とが図示されている。第１検証ステップ（Ｓ２２０）と第２検証ステップ（Ｓ２５０）とは、第１プログラミングステップ（Ｓ２１０）と第２プログラミングステップ（Ｓ２３０）とで書き込まれたデータを読み出した後に検証するステップであり、本発明によるメモリセルプログラミング方法は、第１検証ステップ（Ｓ２２０）と第２検証ステップ（Ｓ２５０）とを必ずしも含む必要はない。すなわち、本発明によるメモリセルプログラミング方法で、第１プログラミングステップ（Ｓ２１０）、第２プログラミングステップ（Ｓ２３０）及び安定化ステップ（Ｓ２４０）のみ行われうる。第１検証ステップ（Ｓ２２０）と第２検証ステップ（Ｓ２５０）とは今後に説明される。
【００３０】
図３は、本発明によるメモリセルプログラミング方法で印加される電圧を示す図面である。
図３に示したプログラミング電圧ＶＰＧＭは、第１プログラミングステップ（Ｓ２１０）で印加される第１プログラミング電圧または第２プログラミングステップ（Ｓ２５０）で印加される第２プログラミング電圧でありうる。また、安定化電圧ＶＳＴＡは安定化ステップ（Ｓ２７０）で印加される安定化電圧でありうる。図３Ａには、プログラミング電圧ＶＰＧＭと安定化電圧ＶＳＴＡとがいずれも印加される態様が図示され、図３Ｂには、安定化電圧は印加されずに、プログラミング電圧ＶＰＧＭのみ印加される態様が図示される。
【００３１】
図３Ａ及び図３Ｂには、プログラミング電圧ＶＰＧＭと安定化電圧ＶＳＴＡ以外に読み出し電圧ＶＲＥＡＤが図示されている。読み出し電圧ＶＲＥＡＤは、メモリセルにプログラミングされたデータを読み出すためにメモリセルに印加される電圧であり、読み出し電圧ＶＲＥＡＤによって読み出されたデータを利用してメモリセルにプログラミングされたデータを検証することもできる。しかし、本発明によるメモリセルプログラミング方法は、読み出し電圧ＶＲＥＡＤを必ずしも印加する必要はない。すなわち、本発明によるメモリセルプログラミング方法は、プログラミング電圧ＶＰＧＭまたは安定化電圧ＶＳＴＡまで印加し、読み出し電圧ＶＲＥＡＤを印加しなくてもよい。読み出し電圧ＶＲＥＡＤは今後に説明される。
【００３２】
第１プログラミングステップ（Ｓ２１０）で印加される第１プログラミング電圧より第２プログラミングステップ（Ｓ２５０）で印加される第２プログラミング電圧が高いと仮定すれば、図３Ａに示した電圧形態は、第２プログラミングステップ（Ｓ２５０）とそれ以後の安定化ステップ（Ｓ２７０）とで利用される。一方、図３Ｂに示した電圧形態は、第１プログラミングステップ（Ｓ２１０）で利用される。
【００３３】
本発明によるメモリセルプログラミング方法でプログラミング電圧ＶＰＧＭは正の値を持ち、安定化電圧ＶＳＴＡはプログラミング電圧ＶＰＧＭによる電界と反対の電界を持つことができる。安定化電圧ＶＳＴＡの大きさはプログラミング電圧ＶＰＧＭの大きさより小さい。安定化電圧ＶＳＴＡが印加される時間はプログラミング電圧ＶＰＧＭが印加される時間より短い。
【００３４】
図４は、本発明によるメモリセルプログラミング方法について２ビットのデータプログラミングに適用する過程を説明するための図面である。
図４Ａは、２ビットのデータのうち、第１ビットをプログラミングする過程を示す。第１ビットをプログラミングする過程で、第１ビットが’０’ならば、メモリセルのしきい値電圧を２番目のしきい値電圧分布に含まれるように変更する。一方、第１ビットが’１’ならば、メモリセルのしきい値電圧を変化させないことによって、メモリセルのしきい値電圧は最初のしきい値電圧分布に含まれる。
【００３５】
図４Ｂは、２ビットのデータのうち、第２ビットをプログラミングする過程を示す。第２ビットをプログラミングする過程は第１ビット値を参照して行われる。すなわち、第１ビットが’１’ならば、メモリセルのしきい値電圧は最初のしきい値電圧分布に含まれた状態である。この場合、第２ビットが’１’ならば、メモリセルのしきい値電圧を変更させず、第２ビットが’０’ならば、メモリセルのしきい値電圧を３番目のしきい値電圧分布に含める。また、第１ビットが’０’ならば、メモリセルのしきい値電圧は２番目のしきい値電圧分布に含まれた状態である。この場合、第２ビットが’１’ならば、メモリセルのしきい値電圧を変更させず、第２ビットが’０’ならば、メモリセルのしきい値電圧を４番目のしきい値電圧分布に含める。
【００３６】
図４Ａと図４Ｂとを共に２ビットのデータプログラミングする場合に、第１ビットをプログラミングするためには、メモリセルのしきい値電圧を最初のしきい値電圧分布と２番目のしきい値電圧分布との間で変更させる。一方、第２ビットをプログラミングするためには、メモリセルのしきい値電圧を最初のしきい値電圧分布と３番目のしきい値電圧分布との間で変更させるか、または２番目のしきい値電圧分布と４番目のしきい値電圧分布との間で変更させる。すなわち、第１ビットをプログラミングする時は、メモリセルのしきい値電圧を２番目のしきい値電圧分布まで上昇させる一方、第２ビットをプログラミングする時はメモリセルのしきい値電圧を３番目のしきい値電圧分布または４番目のしきい値電圧分布まで上昇させねばならない。
【００３７】
したがって、第２ビットをプログラミングするための第２プログラミング電圧は、第１ビットをプログラミングするための第１プログラミング電圧より大きい。この場合、本発明によるメモリセルプログラミング方法は、第１プログラミング電圧を印加して第１ビットをプログラミングした以後に（Ｓ２１０）は、安定化電圧をメモリセルに印加せず、第２プログラミング電圧を印加して第２ビットをプログラミングした以後に（Ｓ２５０）は、安定化電圧をメモリセルに印加する（Ｓ２７０）。
【００３８】
図４Ｃは、２ビットのデータをプログラミングする過程を示す。図４Ｃでは、第１ビットをプログラミングする過程で、第１ビットが’０’ならば、メモリセルのしきい値電圧を３番目のしきい値電圧分布に含めるように変更する。一方、第１ビットが’１’ならば、メモリセルのしきい値電圧を変化させないことによって、メモリセルのしきい値電圧は最初のしきい値電圧分布に含まれる。
【００３９】
また、第２ビットをプログラミングする過程で、第１ビットが’１’である場合（すなわち、メモリセルのしきい値電圧が最初のしきい値電圧分布に含まれた場合）、第２ビットが’１’ならば、メモリセルのしきい値電圧を変更させず、第２ビットが’０’ならば、メモリセルのしきい値電圧を２番目のしきい値電圧分布に含める。また、第１ビットが’０’である場合（すなわち、メモリセルのしきい値電圧が３番目のしきい値電圧分布に含まれた場合）、第２ビットが’１’ならば、メモリセルのしきい値電圧を変更させず、第２ビットが’０’ならば、メモリセルのしきい値電圧を４番目のしきい値電圧分布に含める。
【００４０】
図４Ｃのように２ビットのデータプログラミングする場合に、第１ビットをプログラミングするためには、メモリセルのしきい値電圧を最初のしきい値電圧分布と３番目のしきい値電圧分布との間で変更させる。また、第２ビットをプログラミングするためには、メモリセルのしきい値電圧を最初のしきい値電圧分布と２番目のしきい値電圧分布との間で変更させるか、または３番目のしきい値電圧分布と４番目のしきい値電圧分布との間で変更させる。すなわち、第１ビットをプログラミングする時は、メモリセルのしきい値電圧を３番目のしきい値電圧分布まで上昇させ、第２ビットをプログラミングする時は、メモリセルのしきい値電圧を２番目のしきい値電圧分布または４番目のしきい値電圧分布まで上昇させねばならない。
【００４１】
この場合、本発明によるメモリセルプログラミング方法は、メモリセルのしきい値電圧を４番目のしきい値電圧分布まで上昇させねばならない場合にのみ、プログラミング電圧を印加した以後に安定化電圧を印加し、他の場合には安定化電圧を印加しない。また、メモリセルのしきい値電圧を３番目と４番目のしきい値電圧分布まで上昇させねばならない場合に、プログラミング電圧を印加した以後に安定化電圧を印加し、他の場合には安定化電圧を印加しない。
【００４２】
本発明によるメモリセルプログラミング方法で、第１ビットはデータのＬＳＢであり、第２ビットはデータのＭＳＢでありうる。すなわち、本発明によるメモリセルプログラミング方法は、ＬＳＢが先ずプログラミングされ、ＭＳＢが後ほどプログラミングされるメモリセルに適用される。一方、本発明によるメモリセルプログラミング方法は、ＭＳＢが先ずプログラミングされ、ＬＳＢが後ほどプログラミングされるメモリセルに適用されてもよい。前記の場合において、ＬＳＢのプログラミング電圧とＭＳＢのプログラミング電圧のうち、高い電圧レベルを持つプログラミング電圧を印加した後で安定化電圧を印加する。
【００４３】
図５Ａは、プログラミング電圧を印加した以後に安定化電圧を印加した場合に、メモリセルのしきい値電圧が変化する態様を示す図面である。
図５Ｂは、プログラミング電圧を印加した以後に安定化電圧を印加しない場合にメモリセルのしきい値電圧が変化する態様を示す図面である。
【００４４】
図５Ａ及び図５Ｂを参照すれば、安定化電圧を印加しない場合（図５Ｂ）より安定化電圧を印加した場合（図５Ａ）に、メモリセルのしきい値電圧が速く飽和されるということが分かる。すなわち、安定化電圧を印加しない場合、安定化電圧を１０μｓ間印加する場合、安定化電圧を３０μｓ間印加する場合、安定化電圧を５０μｓ間印加する場合の順序に、メモリセルのしきい値電圧がさらに速く飽和されるということが分かる。さらに、安定化電圧を５０μｓ間印加する場合には、メモリセルのしきい値電圧がプログラミング電圧による電圧極性に対して反対の極性に一時的に遷移された以後に飽和されることもある。
【００４５】
再び図２を参照すれば、本発明によるメモリセルプログラミング方法は、第１検証ステップ（Ｓ２３０）と第２検証ステップ（Ｓ２９０）とをさらに含むことができる。第１検証ステップ（Ｓ２３０）は、第１プログラミングステップ（Ｓ２１０）で書き込まれた第１ビットを検証する。第２検証ステップ（Ｓ２５０）は、第２プログラミングステップ（Ｓ２３０）で書き込まれた第２ビットを検証する。第１検証ステップ（Ｓ２３０）は、第１プログラミングステップ（Ｓ２１０）以後にメモリセルに第１検証電圧を印加して、第１プログラミングステップ（Ｓ２１０）でプログラミングされたデータを検証する。第２検証ステップ（Ｓ２５０）は、第２プログラミングステップ（Ｓ２３０）以後にメモリセルに第２検証電圧を印加して、第２プログラミングステップ（Ｓ２３０）でプログラミングされたデータを検証する。図３を参照すれば、検証電圧ＶＲＥＡＤは、プログラミング電圧ＶＰＧＭより低い電圧レベルを持つことができる。
【００４６】
第１検証ステップ（Ｓ２３０）及び第２検証ステップ（Ｓ２５０）は、メモリセルに読み出し電圧ＶＲＥＡＤを印加し、かつメモリセルに流れる電流を測定して電荷の注入量を判断してデータの記録程度を検証できる。また、第１検証ステップ（Ｓ２３０）及び第２検証ステップ（Ｓ２５０）は、第１プログラミングステップ（Ｓ２１０）及び第２プログラミングステップ（Ｓ２３０）でプログラミングされたメモリセルのしきい値電圧を測定する。そして、測定されたしきい値電圧がメモリセルのしきい値電圧が意図したしきい値電圧分布に含まれているかどうかを判断する。それにより、データがメモリセルに正常にプログラミングされたかどうかを検証する。
【００４７】
図６は、本発明の他の面によるメモリセルプログラミング方法を説明するための図面である。
本発明の他の面によるメモリセルプログラミング方法は、プログラミング電圧を順次に高めつつ１つのビットをプログラミングする過程に適用できる。この場合、本発明の他の面によるメモリセルプログラミング方法は、プログラミング電圧を印加した後で安定化電圧を印加し、プログラミング電圧を高めて印加した後に安定化電圧を印加する過程を繰り返し。この繰り返しは、メモリセルにプログラミングの対象になる１つのビットのプログラミングが完了するまで続く。次いで、これと同じ方法で、前記１つのビット以外の他のビットに対するプログラミングを順次に行う。
【００４８】
本発明の他の面によるメモリセルプログラミング方法は、プログラミング電圧と安定化電圧とをメモリセルに印加した以後に、検証電圧を印加できる。それにより、プログラミング対象ビットが正常にプログラミングされたかどうかを検証できる。前記検証ステップで正常にプログラミングされたと判断された場合には、プログラミング対象ビットに対するプログラミングを終了し、そうでない場合にはプログラミング電圧を高めてメモリセルに印加して安定化電圧を印加する過程を再び行う。
【００４９】
本発明の他の面によるメモリセルプログラミング方法は、プログラミング電圧を印加した後に安定化電圧を印加することによって、メモリセルのしきい値電圧を目標しきい値電圧に速く飽和させることができる。それにより、メモリセルプログラミング時間を短縮できる。また、メモリセルのしきい値電圧を速く飽和させるため、プログラミング電圧を印加してから短時間内にデータ検証ステップを行える。さらに説明すれば、安定化電圧が印加される場合に、メモリセルのしきい値電圧が飽和されるのにかかる時間は、安定化電圧が印加されない場合にメモリセルのしきい値電圧が飽和されるのにかかる時間より短い。一方、データ検証は、メモリセルのしきい値電圧が飽和された以後に行われねばならない。したがって、安定化電圧が印加される場合にメモリセルにプログラミング電圧を印加してからデータを検証するまでの時間は、安定化電圧が印加されない場合にメモリセルにプログラミング電圧を印加してからデータを検証するまでの時間より短い。
【００５０】
図６Ａには、本発明の他の面によるメモリセルプログラミング方法によって、プログラミング電圧ＶＰＧＭ１〜ＶＰＧＭ４及び安定化電圧ＶＳＴＡ１〜ＶＳＴＡ４が印加される態様が図示される。また、本発明の他の面によるメモリセルプログラミング方法との比較のために、図６Ｂには、安定化電圧は印加されず、プログラミング電圧ＶＰＧＭ１〜ＶＰＧＭ４のみ印加される態様が図示される。
【００５１】
図７Ａは、本発明の他の面によるメモリセルプログラミング方法によってプログラミング電圧を印加した以後に安定化電圧を印加した場合に、メモリセルの電流が変化する態様を示す図面である。
図７Ｂは、プログラミング電圧を印加した以後に安定化電圧を印加しない場合に、メモリセルの電流が変化する態様を示す図面である。
【００５２】
図７Ａ及び図７Ｂを参照すれば、安定化電圧を印加しない場合（図７Ｂ）より安定化電圧を印加した場合（図７Ａ）に、メモリセルの電流が速く飽和されるということが分かる。図７Ａ及び図７Ｂにはメモリセルの電流が飽和される程度を示したが、メモリセルのしきい値電圧も、安定化電圧を印加した場合に安定化電圧を印加しない場合よりさらに速く飽和される。
【００５３】
図８は、本発明によるメモリセルプログラミング方法が３ビットのプログラミングに適用される態様を説明する図面である。
図８のプログラミング過程で、第１ビット及び第２ビットのプログラミングは、図４Ａと図４Ｂで説明されたプログラミング過程と同一であるので、それに関する説明は省略して第３ビットのプログラミング過程のみ説明する。
【００５４】
図８では、第３ビットをプログラミングする過程で、第１ビットが’１’であり、第２ビットが’１’である場合（すなわち、メモリセルのしきい値電圧が最初のしきい値電圧分布に含まれた場合）、第３ビットが’１’ならば、メモリセルのしきい値電圧を変更させず、第３ビットが’０’ならば、メモリセルのしきい値電圧を５番目のしきい値電圧分布に含める。また、第１ビットが’０’であり、第２ビットが’１’である場合（すなわち、メモリセルのしきい値電圧が２番目のしきい値電圧分布に含まれた場合）、第３ビットが’１’ならば、メモリセルのしきい値電圧を変更させず、第３ビットが’０’ならば、メモリセルのしきい値電圧を６番目のしきい値電圧分布に含める。また、第１ビットが’１’であり、第２ビットが’０’である場合（すなわち、メモリセルのしきい値電圧が３番目のしきい値電圧分布に含まれた場合）、第３ビットが’１’ならば、メモリセルのしきい値電圧を変更させず、第３ビットが’０’ならば、メモリセルのしきい値電圧が７番目のしきい値電圧分布に含める。また、第１ビットが’０’であり、第２ビットが’０’である場合（すなわち、メモリセルのしきい値電圧が４番目のしきい値電圧分布に含まれた場合）、第３ビットが’１’ならば、メモリセルのしきい値電圧を変更させず、第３ビットが’０’ならば、メモリセルのしきい値電圧を８番目のしきい値電圧分布に含める。
【００５５】
図８のように３ビットのデータをプログラミングする場合に、第１ビットをプログラミングする時は、メモリセルのしきい値電圧を２番目のしきい値電圧分布まで上昇させ、第２ビットをプログラミングする時は、メモリセルのしきい値電圧を３番目のしきい値電圧分布または４番目のしきい値電圧分布まで上昇させねばならない。また、第３ビットをプログラミングする時は、メモリセルのしきい値電圧を５番目のしきい値電圧分布ないし８番目のしきい値電圧分布のうち１つのしきい値電圧分布まで上昇させねばならない。
【００５６】
この場合、本発明によるメモリセルプログラミング方法は、メモリセルのしきい値電圧を５番目のしきい値電圧分布ないし８番目のしきい値電圧分布まで上昇させねばならない場合、プログラミング電圧を印加した以後に安定化電圧を印加し、他の場合には安定化電圧を印加しないこともある。また、メモリセルのしきい値電圧を３番目ないし８番目のしきい値電圧分布まで上昇させる場合に、プログラミング電圧を印加した以後に安定化電圧を印加し、他の場合には安定化電圧を印加しないこともある。また、安定化電圧を印加し始めるしきい値電圧分布は変わりうる。
【００５７】
さらに、本発明によるメモリセルプログラミング方法は、データの複数ビットを他の方式でプログラミングする過程にも適用できる。例えば、図４Ｃに示したように、第２ビットが他の方式でプログラミングされる過程にも適用でき、図示されてはいないが、第３ビットが他の方式でプログラミングされる過程にも適用できる。この場合、安定化電圧を印加するしきい値電圧分布も変更させることができる。例えば、４番目のしきい値電圧分布ないし８番目のしきい値電圧分布まで上昇させねばならない場合に、プログラミング電圧を印加した以後に安定化電圧を印加し、他の場合には安定化電圧を印加しないこともある。
【００５８】
以上では、本発明によるメモリセルプログラミング方法が３ビットをプログラミングする過程に適用される例が説明されたが、本発明によるメモリセルプログラミング方法は、ｎビットをプログラミングする過程にも適用できる。
【００５９】
この場合、本発明によるメモリセルプログラミング方法は、第１プログラミングステップ、第ｉ（ｉは、ｎより小さな自然数）プログラミングステップ、第ｎプログラミングステップ、及び安定化ステップを含む。
【００６０】
第１プログラミングステップは、メモリセルに第１プログラミング電圧を印加することによって、メモリセルにデータの第１ビットをプログラミングする。第ｉプログラミングステップは、メモリセルに第ｉプログラミング電圧を印加することによって、メモリセルにデータの第ｉビットをプログラミングする。第ｎプログラミングステップは、メモリセルに第ｎプログラミング電圧を印加することによって、メモリセルにデータの第ｎビットをプログラミングする。安定化ステップは、第１ないし第ｎプログラミング電圧のうち、高いレベルを持つ上位ｋ（ｋは、ｎより小さな自然数）個のプログラミング電圧に対応するそれぞれのプログラミングステップ以後に、第１ないし第ｎプログラミング電圧と反対の電界を持つ安定化電圧をメモリセルに印加する。
【００６１】
例えば、ｎ＝４と仮定すれば、第１ないし第４プログラミング電圧の順序によってプログラミング電圧が順次に大きくなる場合、第２ないし第４プログラミング電圧を印加した以後には安定化電圧を印加し、第１プログラミング電圧を印加した以後には安定化電圧を印加しなくてもよい。もちろん、ｎ＝４ではない場合と、第１ないし第４プログラミング電圧の順序によってプログラミング電圧が順次に大きくならない場合にも、本発明によるメモリセルプログラミング方法は適切に変形されて適用されることもある。さらに、安定化電圧が印加されるプログラミング電圧の数も多様に変更される。
【００６２】
これまで本発明によるメモリセルプログラミング方法が、複数のプログラミング電圧のうち、相対的に高い電圧レベルを持つ上位いくつかのプログラミング電圧を印加した以後に安定化電圧を印加し、他のプログラミング電圧を印加した以後には安定化電圧を印加しないと説明した。
【００６３】
しかし、本発明によるメモリセルプログラミング方法は、所定の基準電圧を設定し、プログラミング電圧のうち、前記基準電圧より高い電圧レベルを持つプログラミング電圧を印加した以後に安定化電圧を印加し、他のプログラミング電圧を印加した以後には安定化電圧を印加しなくてもよい。
【００６４】
本発明によるメモリセルプログラミング方法は、第１プログラミングステップないし第ｎプログラミングステップ及び安定化ステップを含む。安定化ステップは、第１ないし第ｎプログラミング電圧のうち、基準電圧より大きいプログラミング電圧に対応するそれぞれのプログラミングステップ以後に、第１ないし第ｎプログラミング電圧による電界と反対の電界を持つ安定化電圧をメモリセルに印加し、他のプログラミングステップ以後には安定化電圧を印加しない。
【００６５】
本発明によるプログラミング方法が適用されるメモリセルは、制御ゲートと電荷蓄積層とを備えることができる。プログラミング電圧及び安定化電圧は、制御ゲートに印加される。プログラミング電圧及び安定化電圧は、メモリセルに連結されたワードラインを通じて印加されてもよい。また、プログラミング電圧及び安定化電圧は、メモリセルに連結された基板を通じて印加されてもよい。
【００６６】
本発明によるプログラミング方法が適用されるメモリセルは、ｎビットのデータが保存されるマルチレベルフラッシュメモリセルでありうる。また、前記メモリセルは、ｎビットのデータが保存されるＮＡＮＤフラッシュメモリセルでもありうる。また、前記メモリセルは、しきい値電圧を基準に区分される２ｎ個のしきい値電圧分布を備えることもできる。
【００６７】
以上のように図面と明細書で最適の実施形態が開示された。ここで特定の用語が使われたが、これは単に本発明を説明するための目的で使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、当業者ならば、これより多様な変形及び均等な他の実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想により定められねばならない。
【産業上の利用可能性】
【００６８】
本発明は、フラッシュメモリなどの不揮発性メモリ装置に好適に用いられる。
【図面の簡単な説明】
【００６９】
【図１】不揮発性マルチレベルセルの動作を説明する図面である。
【図２】本発明によるメモリセルプログラミング方法を示すフローチャートである。
【図３Ａ】本発明によるメモリセルプログラミング方法で印加される電圧を示す図面である。
【図３Ｂ】本発明によるメモリセルプログラミング方法で印加される電圧を示す図面である。
【図４Ａ】本発明によるメモリセルプログラミング方法を２ビットのデータプログラミングに適用する過程を説明するための図面である。
【図４Ｂ】本発明によるメモリセルプログラミング方法を２ビットのデータプログラミングに適用する過程を説明するための図面である。
【図４Ｃ】本発明によるメモリセルプログラミング方法を２ビットのデータプログラミングに適用する過程を説明するための図面である。
【図５Ａ】プログラミング電圧を印加した以後に、安定化電圧を印加した場合にメモリセルのしきい値電圧が変化する態様を示す図面である。
【図５Ｂ】プログラミング電圧を印加した以後に、安定化電圧を印加しない場合にメモリセルのしきい値電圧が変化する態様を示す図面である。
【図６Ａ】本発明のＩＳＰＰ（Ｉｎｃｒｅｍｅｎｔａｌ Ｓｔｅｐ Ｐｕｌｓｅ Ｐｒｏｇｒａｍ）によるメモリセルプログラミング方法を説明するための図面である。
【図６Ｂ】本発明のＩＳＰＰによるメモリセルプログラミング方法を説明するための図面である。
【図７Ａ】本発明のＩＳＰＰによるメモリセルプログラミング方法によってプログラミング電圧を印加した以後に、安定化電圧を印加した場合にメモリセルの電流が変化する態様を示す図面である。
【図７Ｂ】プログラミング電圧を印加した以後に、安定化電圧を印加しない場合にメモリセルの電流が変化する態様を示す図面である。
【図８】本発明によるメモリセルプログラミング方法が３ビットのプログラミングに適用される態様を説明する図面である。
【符号の説明】
【００７０】
ＶＰＧＭ  プログラミング電圧
ＶＳＴＡ  安定化電圧
ＶＲＥＡＤ  読み出し電圧
【図１】
2009032386.tif 000003
【図２】
2009032386.tif 000004
【図３Ａ】
2009032386.tif 000005
【図３Ｂ】
2009032386.tif 000006
【図４Ａ】
2009032386.tif 000007
【図４Ｂ】
2009032386.tif 000008
【図４Ｃ】
2009032386.tif 000009
【図５Ａ】
2009032386.tif 000010
【図５Ｂ】
2009032386.tif 000011
【図６Ａ】
2009032386.tif 000012
【図６Ｂ】
2009032386.tif 000013
【図７Ａ】
2009032386.tif 000014
【図７Ｂ】
2009032386.tif 000015
【図８】
2009032386.tif 000016