(57)【要約】【課題】ＭＯＳＦＥＴのような半導体素子を絶縁破壊から保護する保護ダイオードを備え、当該保護ダイオードにおける低電圧印加時のリーク電流を抑え、サージが入ってきたような高電圧印加時により多くの電流を流すことのできる半導体装置を提供する。【解決手段】非晶質半導体を熱処理によって結晶化した多結晶半導体で保護ダイオードを形成することによって、当該多結晶半導体のグレインサイズを従来と比べて大きくする。これにより保護ダイオードの特性を改善し、絶縁ゲート型半導体素子ではゲート絶縁膜の薄膜化や、チップサイズの小型化（低入力容量化）が図り易くなる。【選択図】図１
2009038208.tif 000002
【特許請求の範囲】
【請求項１】
同一基板上に形成された半導体素子を絶縁破壊から保護する保護ダイオードを備え、
前記保護ダイオードが、非晶質半導体膜を熱処理により結晶化した多結晶半導体膜に形成された半導体装置。
【請求項２】
前記多結晶半導体膜における結晶粒の平均粒径が２００ｎｍより大きく１０μｍより小さい請求項１記載の半導体装置。
【請求項３】
同一基板上に形成された半導体素子を絶縁破壊から保護する保護ダイオードを備える半導体装置の製造方法であって、
非晶質半導体を成膜する工程と、
前記非晶質半導体を熱処理により結晶化して、前記保護ダイオードに用いる多結晶半導体を形成する工程と
を備える半導体装置の製造方法。
【請求項４】
前記多結晶半導体における結晶粒の平均粒径が２００ｎｍより大きく１０μｍより小さい請求項３記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳＦＥＴや絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）などを絶縁破壊から保護する保護ダイオードを備えた半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
例えば特許文献１では、ＭＯＳＦＥＴと、そのゲート・ソース間に接続される保護ダイオードとを同一チップ上に有する半導体装置を記載している。ＦＥＴにおけるゲート閾値電圧を下げるためゲート絶縁膜を薄くしたり、小チップ化により入力容量が小さくなったりすると、静電気などの小さなエネルギーでも絶縁破壊が生じ易くなる。このため、半導体基板上に絶縁膜を介して設けた多結晶シリコンに、上述の保護ダイオードとしてツェナーダイオードを形成し、ＦＥＴのゲート絶縁膜を静電破壊から保護している。
【特許文献１】特開平１−２０２８６７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
図７は従来の保護ダイオードに用いられていた多結晶シリコンの断面ＴＥＭ像を示す。上述のような保護ダイオードには、低電圧印加時に流れる電流が低く、静電気などのサージが入ってきたような高電圧印加時に流れる電流が高くなる特性が求められる。しかしながら、図７に示すように、多結晶シリコンのグレインサイズは約５０〜１００ｎｍ程度と小さい。グレインサイズが小さいと、リーク電流が大きくなってしまう。このため、高電圧印加時に大電流を流すべく、多結晶シリコンに導入する不純物濃度を大きくすると、ジャンクションリークも増加して低電圧印加時に流れる電流を十分に抑えられない。逆にリーク電流を抑えるべく不純物濃度を小さくすると、高電圧印加時に十分な電流を流すことができなくなる。保護ダイオードであるツェナーダイオードで電荷を十分に逃すことができなければ、結局、トランジスタの絶縁破壊を引き起こしてしまうことになる。
【０００４】
本発明は、前記従来技術の問題を解決するものであり、保護ダイオードの低電圧印加時のリーク電流を増加させることなく、静電気などのサージが入ってきたような高電圧印加時により多くの電流を流すことのできる保護ダイオードを実現する半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
前記の目的を達成するため、本発明は、保護ダイオードをグレインサイズの大きな多結晶半導体で形成することにより、低電圧印加時のリーク電流を抑え、且つ、高電圧印加時には大電流を流すことができる構造にするものである。
【０００６】
本発明の提供する半導体装置は、同一基板上に基板上に形成された半導体素子を絶縁破壊から保護する保護ダイオードを備え、前記保護ダイオードが、非晶質半導体膜を熱処理により結晶化した多結晶半導体膜に形成される。この多結晶半導体膜における結晶粒の平均粒径は２００ｎｍより大きくすることができる。
【０００７】
また他の観点では、本発明は、同一基板上に形成された半導体素子を絶縁破壊から保護する保護ダイオードを備える半導体装置の製造方法を提供する。この半導体装置の製造方法は、非晶質半導体を成膜する工程と、前記非晶質半導体を熱処理により結晶化して、前記保護ダイオードに用いる多結晶半導体を形成する工程とを備えている。この多結晶半導体における結晶粒の平均粒径も２００ｎｍより大きくすることができる。
【発明の効果】
【０００８】
本発明では、保護ダイオードの材料を非晶質半導体にすることにより、結晶化後のグレインサイズを大きくすることができ、保護ダイオードの低電圧印加時のリーク電流を低減することができる。このため、保護ダイオードにおいて低電圧印加時のリーク電流を増加させることなく高電圧印加時により多くの電流を流すことができ、静電気などのサージに対し、絶縁破壊を起こしにくくなり、絶縁ゲート型半導体素子ではゲート絶縁膜の薄膜化や、チップサイズの小型化（低入力容量化）が図り易くなる。
【発明を実施するための最良の形態】
【０００９】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置について図面を参照しながら説明する。
【００１０】
図１は、本発明の第１の実施形態に係る半導体装置の断面構造を示している。この半導体装置では、縦型ＭＯＳＦＥＴのトランジスタセル部（ＦＥＴ部１０１）と、ＦＥＴ部１０１のゲート絶縁膜を静電破壊から保護する保護ダイオード部１０２とが同一の半導体基板１０３上に形成されている。
【００１１】
例えばｎ＋型の半導体基板１０３上には、エピタキシャル成長によってｎ−型の半導体層（以下、エピタキシャル成長層）１０４が形成されている。ＦＥＴ部１０１においては、そのエピタキシャル成長層１０４の表面側に、逆導電形のｐ型ボディ領域１０５、および同導電形のｎ＋型ソース領域１０６が形成されている。さらにＦＥＴ部１０１では、このソース領域１０６からボディ領域１０５を貫通してエピタキシャル成長層１０４まで到達するトレンチ溝１０７が形成されている。このトレンチ溝１０７の内壁には、二酸化シリコンのような絶縁層からなるゲート絶縁膜１０８が設けられている。トレンチ溝１０７内に埋め込んだ半導体（例えばｎ型多結晶シリコン）からなるゲート電極１０９は、そのゲート絶縁膜１０８によって、ソース領域１０６・ボディ領域１０５・エピタキシャル成長層１０４と絶縁されている。ソース電極１１０は、図示していないボディコンタクト領域からソース領域１０６とボディ領域１０５に接続されており、絶縁層１１１によってゲート電極１０９と絶縁されている。図示していないドレイン電極は、半導体基板１０３の裏面に形成される。
【００１２】
また保護ダイオード部１０２では、ゲート電極１０９およびソース電極１１０と接続されるツェナーダイオードが形成される。保護ダイオード部１０２においては、多結晶シリコンのような多結晶半導体１１２が、絶縁層１１３を介してエピタキシャル成長層１０４上に成膜されている。この多結晶半導体中に、ツェナーダイオードのｐｎ接合を構成するｎ型半導体領域１１４とｐ型半導体領域１１５が形成されている。ＦＥＴ部１０１に近接するｎ型領域は、ソース電極１１０と接続されており、保護ダイオード部１０２の中央にあるｎ型領域は、電極１１６を介してゲート電極１０９と接続されている。
【００１３】
図２Ａは保護ダイオード部の平面図を示し、図２Ｂは等価回路を示す。平面図に示すように、保護ダイオード部においては、ｎ型領域１１４とｐ型領域１１５が同心状に交互に配置され、ｎｐｎｐｎの接続構造を有することになる。この構造において、最外周のｎ型領域１１４ａがソース電極１１０と接続され、中央部のｎ型領域１１４ｂが、Ａｌなどからなる電極１１６を介してゲート電極１０９と接続される。このため、等価回路に示すように、双方向のツェナーダイオードが、保護ダイオードとしてＦＥＴのゲートとソースの間に接続されることになる。
【００１４】
図３は本実施形態における保護ダイオード部に用いる多結晶シリコンの断面ＴＥＭ像の一例を示す。この例において、保護ダイオードに使用する多結晶シリコンは、その結晶粒の平均粒径が２００ｎｍとなっている。この多結晶シリコンは、熱処理により非晶質シリコンの結晶状態を変化させたものである。より具体的には、炉内温度を７５０℃に制御したバッチ式の熱処理炉に５０ｍｍ／分で約３０分かけて搬入する間に、７５０℃の雰囲気にさらして、非晶質シリコンから多結晶シリコンを得たものである。これによって従来の多結晶シリコンのグレインサイズが５０ｎｍから１００ｎｍ程度であったのに対し（図７）、この例におけるグレインサイズは全体的にそれより大きくなっている。このように非晶質シリコンを材料にして多結晶シリコンのグレインサイズを２００ｎｍ以上１０μｍ以下にすることによって、保護ダイオードとしての特性が向上する。
【００１５】
図４は本実施形態における保護ダイオードの電圧−電流特性の一例を示す。横軸が印加電圧（Ｖ）であり、縦軸がダイオードに流れる電流（Ａ）である。また白菱形は本実施形態における保護ダイオードの特性を示し、黒菱形は従来の保護ダイオードの特性を示す。この例における保護ダイオードは、実使用電圧：４Ｖ、最大定格電圧：１０Ｖのトランジスタ用の保護ダイオードであり、実使用電圧および最大定格電圧以下のゲート−ソース間に流れる電流は極力低く抑える必要がある。具体的には最大定格電圧で３μＡ以下とし、ゲートに電圧を印加したときにゲートリーク電流となるため、その電流は小さいほど好ましい。また高電圧のサージがゲートに印加されたようなときにゲート酸化膜を保護するため、高電圧印加時に保護ダイオードには大量の電流が流れる必要がある。
【００１６】
この保護ダイオードは、図３に示した多結晶シリコンを用いており、その平均粒径が従来よりも大きな２００ｎｍとなっているため、従来と比べて低電圧印加時のリーク電流が抑えられている。図４に示すように、最大定格電圧における電流を許容値にしつつ、実使用電圧におけるゲートリーク電流も従来の保護ダイオードより小さくなっており、余分な電力の消費が抑えられる。
【００１７】
一方、図４の電圧−電流特性に示すように高電圧印加時には従来よりも傾きが著しく大きくなっており、多くの電流を流せる特性となっている。例えば１５Ｖを印加したときでは従来の保護ダイオードに対して約５００倍の電流が流れる。これにより、素子外部からサージのような高電圧が印加されたとき、ダイオードを通してより短時間で入ってきた電荷を逃すことができる。このため、ゲート絶縁膜の膜厚が小さくなって破壊耐圧がさらに低下した場合に、外部から静電気などのサージが入ってきたとしても、従来の保護ダイオード以上に電荷を逃すことができ静電気に対する破壊耐量が著しく向上する。また、より小さなチップ（低入力容量）に対しても、破壊耐量を著しく向上させるのに有効である。
【００１８】
図５は本実施形態における保護ダイオードを備えたＭＯＳＦＥＴの静電破壊耐圧の例を示す。横軸は各端子間、縦軸はＭＭ（マシンモデル）−ＥＳＤを示している。また、各プロットは入力容量（Ｃｉｓｓ）が１００ｐＦと３００ｐＦの本実施形態における保護ダイオード（白三角、白丸）と従来のダイオード（黒三角、黒丸）のデータを示している。なお、ドレイン−ソース間については静電破壊耐圧がいずれも１０００Ｖを上回っているため、「１０００Ｖ以上」とのみ記載している。
【００１９】
この図に示している通り、従来の保護ダイオードを備えたＭＯＳＦＥＴでは、保護ダイオードによって十分に電荷を逃すことができていないため、入力容量が小さくなると、より低い電圧で静電破壊し易くなっている。一方、本実施形態における保護ダイオードを備えたＭＯＳＦＥＴでは電荷を良好に逃しており、ＭＯＳＦＥＴの入力容量が３００ｐＦの場合も１００ｐＦの場合も各端子間における耐圧は２００Ｖ以上となっている。すなわち、従来の保護ダイオードを備えた場合と比べると、本実施形態における保護ダイオードを備えたＭＯＳＦＥＴの静電破壊耐量が著しく向上し、また、より小さなチップ（低入力容量化）を設計・生産することが可能となる。
【００２０】
（第２の実施形態）
次に、本発明の第２の実施形態における半導体装置の製造方法について、図面を参照しながら説明する。
【００２１】
図６Ａ乃至Ｄは本発明の第２の実施形態における半導体装置の製造方法の工程を説明するための断面説明図である。図６Ａに示すように、ｎ＋型半導体基板６０１の表面上に、エピタキシャル成長によって、比抵抗が０．１〜数十Ω・ｃｍ程度で、数μから数十μｍ程度の厚さのｎ−型半導体層６０２を形成する。その半導体層６０２の表面に、熱酸化法やＣＶＤ法を用いて酸化膜６０３を形成し、レジストマスクを形成してｐ型不純物を導入し、トランジスタセルのボディ領域６０４を形成する。続いて、トレンチ溝６０５を形成するためにレジストマスクを形成して、異方性エッチングにより、酸化膜６０３・ボディ領域６０４を貫通して半導体層６０２まで到達するトレンチ溝６０５を形成する。
【００２２】
次に、図６Ｂに示すように、熱酸化法やＣＶＤ法によりシリコン酸化膜（またはシリコン酸化膜、シリコン窒化膜、シリコン酸化膜などの積層膜）からなるゲート絶縁膜６０６を形成し、さらに、ＣＶＤ法によってゲート電極や保護ダイオードに用いられる１００ｎｍ〜１０００ｎｍ程度の膜厚の非晶質シリコン６０７を形成する。ゲート電極の非晶質シリコン６０７ａには、レジストマスクにより選択的に例えばリンを１ｅ１６〜１ｅ１７／ｃｍ2程度注入し、保護ダイオード部では、ｐ型領域６０７ｂを形成するために、ホウ素を２ｅ１３〜５ｅ１４／ｃｍ2程度注入し、ｎ型領域６０７ｃにはレジストマスクにより選択的にリン又は砒素を１ｅ１５〜２ｅ１６／ｃｍ2程度注入する。そして９００℃〜１０００℃の熱処理により均一に非晶質シリコン中に拡散させる。この熱処理により非晶質シリコンは多結晶シリコンに結晶状態が変化し、同時にそのグレインサイズが従来の多結晶シリコンより大きなものとなる。
【００２３】
ここで９００〜１０００℃と記載したが、グレインサイズをより大きくするため、５６０℃〜９００℃の低い温度で先に熱処理をかけておいてもよい。例えばイオン注入した不純物に対して９５０℃の熱処理によって拡散及び活性化を施す場合でも、第１の実施形態で記載したように、炉内温度を７５０℃に制御したバッチ式の熱処理炉に５０ｍｍ／分で約３０分かけて搬入するのであれば、その段階でグレインサイズが基本的に定まる。搬入の間に非晶質シリコンが十分な時間７５０℃の雰囲気にさらされることになり、グレイン成長は終わってしまう。このため、多結晶シリコンのグレインサイズはその段階で基本的に決まり、搬入後に連続して（８℃／分）、炉内温度を９５０℃にまであげて不純物の拡散及び活性化を行ったとしても、グレインサイズは大きく変動しない。熱処理によるグレインサイズの変化は、非晶質状態から多結晶状態に変化する最初の温度帯に対する影響が支配的であり、その後に熱処理を加えても１２００℃以上にしない限り大きく変動しない。また比較的低温でゆっくり結晶化させると、グレインが大きく成長する。５６０℃の熱処理であれば、時間をかけることによって１０μｍ程度の非常に大きな粒径を得ることができる。さらに注入の順番は重要ではなく、どれを先にしても同様の効果が得られる。
【００２４】
続いて、図６Ｃに示すように、保護ダイオード部６０８やゲート電極引き出し部（図示なし）をレジストマスクでパターニングし、エッチング法を用いて多結晶シリコンをエッチングし、トランジスタ部６０９と保護ダイオード部６０８をパターニングする。このときトレンチ溝６０５に埋め込まれた多晶質シリコンからゲート電極６１０が形成される。
【００２５】
さらに図６Ｄに示すように、レジストマスクにより、例えばｎ型のソース領域６１１、及びボディ領域６０４のｐ型のコンタクト領域（図示なし）を注入により形成する。さらにＣＶＤ法により絶縁膜６１２を形成してレジストマスクによりパターニング後、エッチングによりトランジスタ部６０９と保護ダイオード部６０８の電極コンタクトを形成する。その後、ＰＶＤ法などによりＡｌ膜６１３を成膜し、レジストマスク、エッチングにより所望のＡｌ電極をパターニングする。最後にパッシベーション６１４となる保護膜をプラズマシリコン窒化膜やポリミドで成膜し、パターニングする。
【００２６】
上述の製造方法によれば、非晶質シリコンを材料として保護ダイオードを形成するため、当該非晶質シリコンが熱処理後に変質した多結晶シリコンのグレインサイズが従来技術より大きくなり（図３：断面ＴＥＭ像）、その結果、ダイオード特性が著しく向上する（図４：ダイオード特性）。この結果、ゲート酸化膜厚が薄くなって破壊耐圧が下がっても、外部から静電気などのサージが入ってきた場合、従来の保護ダイオード以上に電荷を逃がすことができ、静電気に対する破壊耐量を著しく向上させることが可能となる。また、より小さなチップ（低入力容量）に対しても、破壊耐量を著しく向上させるのに有効である。
【００２７】
尚、上述の各実施形態では、ＭＯＳＦＥＴの第１導電形をｎ型、第２の導電形をｐ型で説明したが、第１導電形をｐ型、第２の導電形をｎ型としたＭＯＳＦＥＴでも同様の効果を得ることができる。また、縦型トランジスタとして、トレンチ型ＭＯＳＦＥＴで説明したが、チャネル部が表面にあるＭＯＳＦＥＴや絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）のようなその他の絶縁ゲート型半導体素子など、ツェナーダイオードを保護素子として使用する、その他の半導体装置にも有効である。
【産業上の利用可能性】
【００２８】
以上説明したように、本発明は、ＭＯＳＦＥＴや絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）などの保護ダイオードを備える半導体装置及びその製造方法等に有用である。
【図面の簡単な説明】
【００２９】
【図１】本発明の第１の実施形態に係る半導体装置の断面構造を示す図
【図２】保護ダイオード部を説明するための図
【図３】第１の実施形態における保護ダイオード部に用いる多結晶シリコンの断面ＴＥＭ像の一例を示す図
【図４】第１の実施形態における保護ダイオードの電圧−電流特性の一例を示す図
【図５】第１の実施形態における保護ダイオードを備えたＭＯＳＦＥＴの静電破壊耐圧を従来の保護ダイオードを備えたＭＯＳＦＥＴの静電破壊耐圧と比較して示す図
【図６】本発明の第２の実施形態における半導体装置の製造方法の工程を説明するための図
【図７】従来の半導体装置における保護ダイオード部の断面ＴＥＭ像の一例を示す図
【符号の説明】
【００３０】
１０１  ＦＥＴ部
１０２  保護ダイオード部
１０３  半導体基板
１０４  エピタキシャル成長層
１０５  ボディ領域
１０６  ソース領域
１０７  トレンチ溝
１０８  ゲート絶縁膜
１０９  ゲート電極
１１０  ソース電極
１１２  多結晶シリコン
１１４  ｎ型半導体領域
１１５  ｐ型半導体領域
６０１  半導体基板
６０２  ｎ型半導体層
６０４  ボディ領域
６０５  トレンチ溝
６０６  ゲート絶縁膜
６０７  非晶質シリコン
６０８  保護ダイオード部
６０９  トランジスタ部
６１０  ゲート電極
６１１  ソース領域
【図１】
2009038208.tif 000003
【図２】
2009038208.tif 000004
【図４】
2009038208.tif 000005
【図５】
2009038208.tif 000006
【図６】
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【図３】
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【図７】
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