(57)【要約】【課題】Ｊ−ＦＥＴでは、チャネル領域の不純物濃度がゲート領域およびバックゲート領域より低いため、ゲート領域およびバックゲート領域からのｐ型不純物拡散により、ゲート領域直下のチャネル領域のｎ型不純物濃度が低下し、ＩＤＳＳバラツキや、電流経路の抵抗増加による順伝達アドミタンスｇｍ、電圧利得Ｇｖの劣化やノイズ電圧Ｖｎｏが増加する問題があった。【解決手段】ソース領域下方、ゲート領域下方およびドレイン領域下方のチャネル領域底部に連続したｎ型不純物領域を設ける。ｎ型不純物領域はチャネル領域およびバックゲート領域より不純物濃度が高く、ゲート領域およびバックゲート領域からのｐ型不純物の拡散の影響をほとんど受けない。またソース領域下方からドレイン領域下方まで連続して設けることにより、この領域における電流経路の抵抗値を略均一にできる。したがってＩＤＳＳを安定化させ、順伝達アドミタンスｇｍ、電圧利得Ｇｖを向上させ、ノイズ電圧Ｖｎｏを低減できる。更に同一ウエハ内でのＩＤＳＳバラツキも抑制できる。【選択図】    図２
2009043923.tif 000002
【特許請求の範囲】
【請求項１】
バックゲート領域となる一導電型半導体基板と、
該基板表面に設けられた逆導電型のチャネル領域と、
該チャネル領域表面に設けられた一導電型のゲート領域と、
該ゲート領域下方の前記チャネル領域底部に設けられ、該チャネル領域より不純物濃度が高い逆導電型不純物領域と、
前記ゲート領域の両側の前記チャネル領域表面に設けられた逆導電型のソース領域およびドレイン領域と、
を具備することを特徴とする半導体装置。
【請求項２】
前記逆導電型不純物領域は、前記ソース領域下方から前記ドレイン領域下方まで設けられることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記チャネル領域の端部には分離領域が設けられ、前記逆導電型不純物領域は前記分離領域に達する直前まで連続して設けられることを特徴とする請求項１に記載の半導体装置。
【請求項４】
バックゲート領域となる一導電型半導体基板を準備する工程と、
前記バックゲート領域の上方に逆導電型不純物領域を形成する工程と、
該逆導電型不純物領域の上に逆導電型半導体層を形成する工程と、
該逆導電型半導体層を貫通する分離領域を形成し、該分離領域で区画されたチャネル領域を形成する工程と、
前記逆導電型不純物領域上の前記チャネル領域表面に一導電型のゲート領域を形成する工程と、
該ゲート領域の両側のチャネル領域表面に逆導電型のソース領域およびドレイン領域を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項５】
前記逆導電型不純物領域は、前記ソース領域下方から前記ドレイン領域下方までの前記チャネル領域底部に設けられることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記逆導電型不純物領域は前記分離領域に達する直前まで連続して設けられることを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高周波デバイスに採用される半導体装置及びその製造方法に関し、特にＩＤＳＳのバラツキおよびノイズを低減した半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
図１０は、従来の、高周波デバイスに採用される接合型電界効果トランジスタ（Ｊｕｎｃｔｉｏｎ  ＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）：以下Ｊ−ＦＥＴ）２００の一例を示す断面図である。
【０００３】
半導体基板２０は、例えばｐ型のシリコン半導体基板２１上にｐ型半導体層２２を積層してなり、半導体基板２０の表面には、ｎ型半導体層を高濃度のｐ型不純物領域である分離領域２３で区画したチャネル領域２４が設けられる。ｎ型チャネル領域２４にはｎ＋型ソース領域２５およびドレイン領域２６を設け、ソース領域２５およびドレイン領域２６間にゲート領域２７が形成される。
【０００４】
ソース領域２５、ドレイン領域２６およびゲート領域２７は例えば平面パターンにおいてストライプ状に設けられる。
【０００５】
またソース領域およびドレイン領域上にはこれらと接続するソース電極２９およびドレイン電極３０が設けられ、バックゲート領域となる半導体基板２１の裏面にはゲート領域と接続するゲート電極３１が設けられる（例えば特許文献１参照。）。
【特許文献１】特開平０８−２２７９００号公報  （第２頁  第６図）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
図１０を参照して、Ｊ−ＦＥＴ２００がオン状態の場合、ドレイン領域２６からゲート領域２７下方を通ってソース領域２５に至るチャネル領域２４が電流経路（破線矢印）となる。そして、ドレイン−ソース間飽和電流（以下ＩＤＳＳ）は、ゲート領域２７直下のチャネル領域２４の幅と不純物濃度で決定する。
【０００７】
ゲート領域２７は不純物濃度が１．０Ｅ１８ｃｍ−３程度の高濃度ｐ型不純物の拡散領域であり、チャネル領域２４は不純物濃度が１．０Ｅ１５ｃｍ−３程度である。このため、ゲート領域２７のｐ型不純物が不純物濃度の低いチャネル領域２４内に拡散し、ゲート領域２７直下のチャネル領域２４（一点鎖線丸印）のｎ型不純物濃度が低下する。またバックゲート領域であるｐ型半導体層２２からも、チャネル領域２４にｐ型不純物が這い上がり、ｎ型不純物濃度が低下する。
【０００８】
図１１は、図１０のｘ−ｘ’線およびｙ−ｙ’線の断面における不純物濃度プロファイルを示す図である。
【０００９】
実線が、ｐ型不純物が過剰に拡散した場合のゲート領域２７、チャネル領域２４、ｐ型半導体層２２の不純物濃度プロファイルを示し、破線がｐ型不純物が過剰に拡散しない場合を示す。また細線が、ドレイン領域２６下方のチャネル領域２４およびｐ型半導体層２２の不純物濃度プロファイルである。
【００１０】
すなわち、過剰に拡散しない場合（破線）には、所定の不純物濃度を有するゲート領域２７直下のチャネル領域２４として幅ｄ１が確保されていても、ｐ型不純物の過剰な拡散（実線）により、実質的にはゲート領域２７直下のチャネル領域２４は幅ｄ２に減少してしまう。
【００１１】
細実線の如く、図１０のｙ−ｙ’線においては不純物濃度プロファイルが代わらないため、ｐ型不純物が過剰に拡散した場合には、過剰拡散しない場合と比較して特にゲート領域２７直下において電流経路が狭まることになり、ＩＤＳＳの抵抗値を増加させてしまう。
【００１２】
このような不純物の拡散バラツキの程度は、同一ウエハ内であっても異なるため、過剰に拡散するチップと、それほど拡散しないチップが発生し、同一ウエハ内のＪ−ＦＥＴ２００間でＩＤＳＳバラツキが発生する問題となる。特にチャネル領域２４を不純物注入及び拡散により形成した場合には、それ自体拡散バラツキが発生するため、同一ウエハ内のＩＤＳＳバラツキが顕著となり、良品規格から外れるチップが多発するなどの問題があった。
【００１３】
また、ゲート領域直下で電流経路の抵抗値が急激に増加することにより、順伝達アドミタンスｇｍや電圧利得Ｇｖの劣化や、ノイズ電圧Ｖｎｏの増加など、特性が劣化する問題もあった。
【００１４】
一方で、チャネル領域の不純物濃度を高くすることにより、ゲート領域あるいはバックゲート領域となるｐ型半導体層からｐ型不純物が拡散することによる影響を受けにくくなる。
【００１５】
しかし、チャネル領域を高濃度にすることは、ゲート領域の側面周囲の不純物濃度も高くなることを意味し、すなわちソース−ゲート間逆バイアス電圧ＶＧＳＯ印加時の空乏層の広がりが不十分となり、所定の耐圧が確保できない問題がある。
【課題を解決するための手段】
【００１６】
本発明はかかる課題に鑑みてなされ、第１に、バックゲート領域となる一導電型半導体基板と、該基板表面に設けられた逆導電型のチャネル領域と、該チャネル領域表面に設けられた一導電型のゲート領域と、該ゲート領域下方の前記チャネル領域底部に設けられ、該チャネル領域より不純物濃度が高い逆導電型不純物領域と、前記ゲート領域の両側の前記チャネル領域表面に設けられた逆導電型のソース領域およびドレイン領域と、を具備することにより解決するものである。
【００１７】
第２に、バックゲート領域となる一導電型半導体基板を準備する工程と、前記バックゲート領域の上方に逆導電型不純物領域を形成する工程と、該逆導電型不純物領域の上に逆導電型半導体層を形成する工程と、該逆導電型半導体層を貫通する分離領域を形成し、該分離領域で区画されたチャネル領域を形成する工程と、前記逆導電型不純物領域上の前記チャネル領域表面に一導電型のゲート領域を形成する工程と、該ゲート領域の両側のチャネル領域表面に逆導電型のソース領域およびドレイン領域を形成する工程と、を具備することにより解決するものである。
【発明の効果】
【００１８】
本発明に依れば以下の数々の効果が得られる。
【００１９】
第１に、ゲート領域直下のチャネル領域底部に、高濃度のｎ型不純物領域を設けることにより、当該ｎ型不純物領域を電流経路に利用できる。ｎ型不純物領域は、チャネル領域より高濃度であるため、ゲート領域からｐ型不純物が拡散することにより、ゲート領域直下のチャネル領域のｎ型不純物濃度が低下した場合であっても、ｎ型不純物領域はその影響を受けにくく、電流経路の抵抗値の増大を防止できる。また、バックゲート領域となるｐ型半導体層からのｐ型不純物の這い上がりの影響も受けにくく、ｎ型不純物領域内の不純物濃度を略均一に維持できる。従って、このｎ型不純物領域を電流経路の一部（特にゲート領域直下の電流経路の一部）とすることで、抵抗値の変動のバラツキを抑制でき、同一ウエハ内でのＪ−ＦＥＴのＩＤＳＳバラツキを低減できる。
【００２０】
第２に、ｎ型不純物領域はチャネル領域の底部に設けられるため、チャネル領域の不純物濃度は、従来どおりの低濃度に維持できる。チャネル領域の不純物濃度を高めることで、ゲート領域またはバックゲート領域からのｐ型不純物の拡散の影響を受けにくくすることはできる。しかし、ゲート領域周囲のチャネル領域の不純物濃度が高くなると、空乏層の広がりが不十分となり、耐圧が劣化する問題がある。
【００２１】
本実施形態によれば、ゲート領域周囲のチャネル領域は従来通りの不純物濃度を維持できるため、所定の耐圧を維持することができる。
【００２２】
第３に、電流経路の一部となるｎ型不純物領域を、ソース領域下方からドレイン領域下方まで設けることにより、Ｊ−ＦＥＴの大部分の電流経路の抵抗値を略均一にすることができ、安定したＩＤＳＳを得ることができる。
【００２３】
また、ノイズ電圧Ｖｎｏの低減、順伝達アドミタンスｇｍおよび電圧利得Ｇｖを向上させることができる。
【発明を実施するための最良の形態】
【００２４】
以下に本発明の実施の形態について、接合型電界効果トランジスタ（Ｊ−ＦＥＴ）を例に、図１から図９を参照して説明する。
【００２５】
図１は、Ｊ−ＦＥＴ１００の一部を示す平面図であり、図１（Ａ）は電極層を省略した図であり、図１（Ｂ）は電極層を配置した図である。
【００２６】
本実施形態のＪ−ＦＥＴ１００は、一導電型半導体基板１と、チャネル領域４と、ゲート領域７と、ソース領域５と、ドレイン領域６と、一導電型（ｎ型）不純物領域１６とから構成される。
【００２７】
図１（Ａ）を参照して、Ｊ−ＦＥＴ１００は、１つのチップを構成しバックゲート領域となるｐ型の半導体基板１に、分離領域３で区画された１つのチャネル領域４が設けられた場合を示すが、チャネル領域４が複数であってもよい。
【００２８】
分離領域３は、高濃度のｐ型不純物領域であり、後述の断面図（図２）の如く、ｎ型のチャネル領域４を貫通してｐ型半導体基板１に達する。
【００２９】
チャネル領域４表面には、ｐ型のゲート領域７が配置される。ゲート領域７は、ストライプ状に設けられる。
【００３０】
ゲート領域７は、チャネル領域４周囲のｐ型不純物領域の分離領域３まで延在し、これとコンタクトする。つまり、ゲート領域７は、分離領域３を介して、バックゲート領域（ｐ型半導体基板１）と接続する。
【００３１】
ｎ型のソース領域５およびドレイン領域６は、ゲート領域７の両側に、それぞれストライプ状に配置される。
【００３２】
図１（Ｂ）を参照して、ソース電極１１およびドレイン電極１２は、それぞれソース領域５およびドレイン領域６と重畳するストライプ状に設けられ、チャネル領域４表面を覆う絶縁膜（不図示）に設けられたコンタクトホールを介して、ソース領域５およびドレイン領域６と接続する。
【００３３】
図示は省略するが、複数のチャネル領域４上に配置されたソース電極１１およびドレイン電極１２はそれぞれが配線によって束ねられて櫛歯形状となる。ソース電極１１およびドレイン電極１２は、それぞれの櫛歯をかみ合わせた形状に配置され、ソースパッド電極およびドレインパッド電極（不図示）とそれぞれ接続する。
【００３４】
図２は、図１のａ−ａ線断面図であるが、以降の断面図では、チャネル領域４上の１組のソース領域５、ゲート領域７およびドレイン領域６で構成された１つのセルについて示す。
【００３５】
バックゲート領域となるｐ型半導体基板１は、ｐ型のシリコン半導体基板（不純物濃度が例えば４Ｅ１５ｃｍ−３程度）である。チャネル領域４は、エピタキシャル成長などにより設けたｎ型半導体層４’であり、不純物濃度は例えば１．０Ｅ１５ｃｍ−３程度である。チャネル領域４は、ｐ型半導体基板１表面にｎ型不純物をイオン注入し拡散して設けてもよい。
【００３６】
ｎ型半導体層４’は、ｐ型半導体基板１まで達する分離領域３により島状に分割され、チャネル領域４として区画される。
【００３７】
ゲート領域７は、チャネル領域４の表面に設けられたｐ型不純物の拡散領域である。ゲート領域７の不純物濃度は、１Ｅ１８ｃｍ−３程度が好適である。
【００３８】
既述の如くゲート領域７は、分離領域３、ｐ型半導体基板１を介して、ｐ型半導体基板１裏面に設けられたゲート電極１３と電気的に接続する。
【００３９】
ソース領域５およびドレイン領域６は、チャネル領域４表面にｎ型不純物を注入・拡散して形成した領域である。ソース領域５およびドレイン領域６は、ゲート領域７の両側にそれぞれストライプ状に配置される。
【００４０】
ｐ型半導体基板１表面には絶縁膜９が設けられ、ソース領域５およびドレイン領域６と重畳してストライプ状のソース電極１１およびドレイン電極１２が設けられる。ソース電極１１およびドレイン電極１２は、絶縁膜９に設けられたコンタクトホールを介してソース領域５およびドレイン領域６とそれぞれコンタクトする。
【００４１】
ｎ型不純物領域１６は、少なくともゲート領７域直下のチャネル領域４の底部に設けられる。ｎ型不純物領域１６の不純物濃度は、ゲート領域７のｐ型不純物の拡散および、バックゲート領域（ｐ型半導体基板１）からのｐ型不純物の這い上がりの影響を受けない程度とする。すなわち、チャネル領域４より高く、例えば１Ｅ１７ｃｍ−３程度である。
【００４２】
ｎ型不純物領域１６は、１つのチャネル領域４内で分離領域３に達する直前まで連続して設けられる。ここで、分離領域３と、ｎ型不純物領域１６が接すると、その交点で空乏層の伸びが抑制され、耐圧劣化を引き起こす。すなわちｎ型不純物領域１６の端部は、分離領域３と例えば２μｍ〜３μｍ程度の距離で離間する。
【００４３】
またｎ型不純物領域１６は、１つのセル、すなわちソース領域５下方から、ゲート領域７およびドレイン領域６の下方まで連続して、１つのチャネル領域４底部に複数設けられてもよい。
【００４４】
従来構造（図１０）において、チャネル領域２４は、不純物濃度が低く（例えば１．０Ｅ１５ｃｍ−３程度）、ゲート領域２７は、不純物濃度が高い（１Ｅ１８ｃｍ−３程度）ため、ゲート領域２７直下ではゲート領域２７のｐ型不純物がチャネル領域２４に拡散し、チャネル領域２４中のｎ型不純物濃度が低下してしまう。
【００４５】
既述の如く、Ｊ−ＦＥＴのオン状態では、ドレイン領域２６からゲート領域２７下方を通り、ソース領域２５に達する電流経路が形成される（図１０：破線矢印）。しかし、ゲート領域２７直下のチャネル領域２４のｎ型不純物濃度が低下することにより、ゲート領域２７直下で電流経路の抵抗値が増加してしまう。つまり、電流経路において、抵抗値の低い領域と高い領域が発生し、ＩＤＳＳがバラツキ、電子の流れが不均一となり、ノイズ電圧Ｖｎｏの悪化の一因となる。
【００４６】
また、ゲート領域２７直下のチャネル領域２４に及ぼすｐ型不純物の影響は、ゲート領域２７自身の拡散バラツキおよびｐ型不純物のチャネル領域２４への拡散バラツキによって、同一ウエハ内であっても同様に発生するとは限らない。
【００４７】
つまり従来構造では、電流経路が狭まることによる抵抗値増加が問題であるだけでなく、同一ウエハ内でのＩＤＳＳバラツキも問題であった。
【００４８】
更に、抵抗値の増加は、ノイズ電圧Ｖｎｏの増加や、順伝達アドミタンスｇｍの低減、電圧利得Ｇｖの低減を引き起こす問題がある。
【００４９】
チャネル領域２４の不純物濃度を高くすれば、ｐ型不純物の拡散の影響を受けにくくなるが、耐圧が劣化するため好ましくない。
【００５０】
本実施形態では、ｎ型のチャネル領域４底部にこれと当接して不純物濃度の高いｎ型不純物領域１６が配置される。従って、破線矢印のごとくｎ型不純物領域１６を電流経路として利用できる。
【００５１】
つまり、ゲート領域７直下においてチャネル領域４のｎ型不純物濃度が低下した場合であっても、ｎ型不純物領域１６はその影響をほとんど受けることはない。また、ｎ型不純物領域１６の不純物濃度は、バックゲート領域であるｐ型半導体層基板１の不純物濃度（４．０Ｅ１５ｃｍ−３）より高いため、ｐ型半導体基板１からのｐ型不純物の這い上がりの影響もほとんど受けることはない。
【００５２】
従って、チャネル領域４の底部に、電流経路となる高濃度のｎ型不純物領域１６を配置することにより、ドレイン領域６下方からソース領域５下方に至る電流経路の抵抗値の変化をほぼ均一にすることができる。
【００５３】
また、チャネル領域４は従来の不純物濃度を維持できるので、Ｊ−ＦＥＴ１００のオフ時には、ゲート−ソース間電圧ＶＧＳに影響するゲート領域７の周囲に空乏層を十分広げることができ、所定の耐圧を確保することができる。
【００５４】
尚、Ｊ−ＦＥＴ１００のオフ時には、ゲート領域７の下方に延びた空乏層は、ｎ型不純物領域１６にも広がり、ピンチオフする。ｎ型不純物領域１６はチャネル領域４より空乏層が広がりにくいが、その厚みが０．２μｍ以下であるためピンチオフするには十分である。
【００５５】
これにより、Ｊ−ＦＥＴ１００内での電流経路の抵抗値変動を少なくできるので、安定したＩＤＳＳを得ることができる。また、同一ウエハ内でｐ型不純物の過剰な拡散が進むチップとそうではないチップとが発生した場合であっても、ＩＤＳＳは略均一な値が得られ、複数のＪ−ＦＥＴ１００間でのＩＤＳＳバラツキを低減できる。
【００５６】
また、ソース領域５下方からドレイン領域６下方までの電流経路は、不純物濃度が略均一で低抵抗のｎ型不純物領域１６であるので、Ｊ−ＦＥＴの大部分の電流経路の抵抗値を略均一にすることができる。これにより、電子の流れが略均一となるため、ノイズ電圧Ｖｎｏを低減することができる。更にＩＤＳＳが安定し、順伝達アドミタンスｇｍおよび電圧利得Ｇｖを向上させることができる。
【００５７】
尚、ｎ型不純物領域１６は、ゲート領域７直下のみでもよいが、安定したＩＤＳＳを得るには、電流経路となるドレイン領域６の下方、ゲート領域７下方、ソース領域５下方に連続するように、チャネル領域４底部に設けるパターンが好適である。
【００５８】
次に、図３から図９を参照して、本実施形態のＪ−ＦＥＴ１００の製造方法を説明する。
【００５９】
本実施形態のＪ−ＦＥＴの製造方法は、バックゲート領域となる一導電型半導体基板を準備する工程と、前記バックゲート領域の上方に逆導電型不純物領域を形成する工程と、該逆導電型不純物領域の上に逆導電型半導体層を形成する工程と、該逆導電型半導体層を貫通する分離領域を形成し、該分離領域で区画されたチャネル領域を形成する工程と、前記逆導電型不純物領域上の前記チャネル領域表面に一導電型のゲート領域を形成する工程と、該ゲート領域の両側のチャネル領域表面に逆導電型のソース領域およびドレイン領域を形成する工程と、から構成される。
【００６０】
第１工程（図３）：バックゲート領域となる一導電型半導体基板を準備する工程。
【００６１】
バックゲート領域となるｐ型半導体基板１を準備する。ｐ型半導体基板１の不純物濃度は、例えば４Ｅ１５ｃｍ−３程度である。
【００６２】
第２工程（図４）：バックゲート領域の上方に逆導電型不純物領域を形成する工程。
【００６３】
バックゲート領域表面に絶縁膜（例えば酸化膜）９’を形成して所定の位置を開口し、ｎ型不純物を選択的にイオン注入（注入エネルギー２０ＫｅＶ）する。不純物は例えばリン（Ｐ＋）である。その後熱処理を行い、ｎ型不純物を拡散してｎ型不純物領域１６を形成する。ｎ型不純物領域１６の不純物濃度は、例えば１Ｅ１６ｃｍ−３である。ｎ型不純物領域１６は、いずれも後の工程で形成されるチャネル領域の底部全面で、分離領域の直前まで連続するパターンで設けられる。
【００６４】
またｎ型不純物領域１６は、１つのセル、すなわちソース領域５下方から、ゲート領域７およびドレイン領域６の下方まで連続して、１つのチャネル領域４底部に複数設けられてもよい。
【００６５】
第３工程（図５）：逆導電型不純物領域の上に逆導電型半導体層を形成する工程。
【００６６】
マスクとなった絶縁膜９’を除去し、全面に、例えばエピタキシャル成長などによりｎ型半導体層４’を設ける。ｎ型半導体層４’は、バックゲート領域上方およびｎ型不純物領域１６上に設けられる。ｎ型半導体層４’の不純物濃度は、１．０Ｅ１５ｃｍ−３程度である。
【００６７】
第４工程（図６）：逆導電型半導体層を貫通する分離領域を形成し、分離領域で区画されたチャネル領域を形成する工程。
【００６８】
全面に、所望の位置が開口したマスク（不図示）を設け、高濃度のｐ型不純物（不純物濃度１Ｅ１６ｃｍ−３程度）をイオン注入及び拡散して、ｎ型半導体層４’を貫通し、ｐ型半導体層基板１に達する分離領域３を形成する。
【００６９】
分離領域３によってｎ型半導体層４’は複数に区画され、チャネル領域４が形成される。チャネル領域４底部の一部分は、ｎ型半導体領域１６と当接する。
【００７０】
第５工程（図７および図８）：逆導電型不純物領域上のチャネル領域表面に一導電型のゲート領域を形成する工程、および、ゲート領域の両側のチャネル領域表面に逆導電型のソース領域およびドレイン領域を形成する工程。
【００７１】
再び全面に絶縁膜（酸化膜）９を４０００Å程度の厚みに形成し、フォトレジストＰＲにより開口部ＯＰのみが露出するマスクを設けて、ゲート領域の形成領域に開口部ＯＰを形成する。
【００７２】
全面に、ｐ型不純物のイオン注入を行う。イオンは例えばボロン（Ｂ＋）であり、加速エネルギーは２５ＫｅＶ、ドーズ量は５Ｅ１５ｃｍ−２程度である。これにより、ｐ型のゲート不純物注入領域７’が形成される（図７）。
【００７３】
再び全面に絶縁膜９を形成し、ソース領域およびドレイン領域の形成領域の絶縁膜９を開口する。全面に、ｎ型不純物（ドーズ量：７Ｅ１５ｃｍ−２、注入エネルギー：１００ＫｅＶ）をイオン注入し、ソース不純物注入領域５’およびドレイン不純物注入領域６’を形成する（図８（Ａ））。
【００７４】
その後、熱処理（例えば９００℃程度、６０分）を施す。これによりソース不純物注入領域５’およびドレイン不純物注入領域６’のｎ型不純物がチャネル領域３に拡散され、ソース領域５およびドレイン領域６が形成される。また、同時にゲート不純物注入領域７’の不純物が拡散される。ソース領域５、ドレイン領域６は、不純物濃度が４Ｅ１９ｃｍ−３程度に形成される。
【００７５】
ソース領域５下方、ゲート領域７下方およびドレイン領域６の下方には連続して、チャネル領域４底部と当接するｎ型不純物領域１６が配置される（図８（Ｂ））。
【００７６】
第６工程（図９）：各領域に接続する電極を形成する工程。
【００７７】
基板表面の絶縁膜９をそのままに、Ａｌ等の金属を蒸着し、所定の電極構造にパターニングする。これにより、ソース領域５およびドレイン領域６にそれぞれコンタクトするソース電極１１およびドレイン電極１２を形成する。また、基板裏面にはゲート電極１３を形成する。ゲート電極１３は、ｐ型半導体基板１、分離領域３を介して、ゲート領域７に接続する。
【図面の簡単な説明】
【００７８】
【図１】本発明を説明するための平面図である。
【図２】本発明を説明するための断面図である。
【図３】本発明の製造方法を説明するための断面図である。
【図４】本発明の製造方法を説明するための断面図である。
【図５】本発明の製造方法を説明するための断面図である。
【図６】本発明の製造方法を説明するための断面図である。
【図７】本発明の製造方法を説明するための断面図である。
【図８】本発明の製造方法を説明するための断面図である。
【図９】本発明の製造方法を説明するための断面図である。
【図１０】従来構造を説明するための断面図である。
【図１１】従来構造を説明するための特性図である。
【符号の説明】
【００７９】
１    ｐ型半導体基板
３    分離領域
４    チャネル領域
４’  ｎ型半導体層
５    ソース領域
６    ドレイン領域
７    ゲート領域
９    絶縁膜
１１    ソース電極
１２    ドレイン電極
１３  ゲート電極
１６    ｎ型不純物領域
２１    ｐ＋型半導体基板
２２    ｐ型半導体層
２３    分離領域
２４    チャネル領域
２５    ソース領域
２６    ドレイン領域
２７    ゲート領域
２９    ソース電極
３０  ドレイン電極
３１  ゲート電極
４０  絶縁膜
１００、２００  接合型ＦＥＴ（Ｊ−ＦＥＴ）
【図１】
2009043923.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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