(57)【要約】【課題】ＴＦＴの特性を向上させることができる薄膜トランジスタ装置を提供すること。【解決手段】本発明にかかる薄膜トランジスタ装置は、基板上に形成される半導体層と、半導体層上であって少なくとも保持容量となる領域に形成される導電膜と、半導体層及び導電膜上に形成されるゲート絶縁膜と、ゲート絶縁膜上であって導電膜と対向する位置に形成される上部電極、及びチャネル領域と対向する位置に形成されるゲート電極と、ゲート電極及び上部電極上に形成される第１層間絶縁膜と、第１層間絶縁膜上に形成され第１コンタクトホールを介してソース領域に接続されるソース電極と、第１層間絶縁膜上に形成され第２コンタクトホールを介してドレイン領域に接続されるドレイン電極とを有し、半導体層の端部の側面と当該半導体層の底面とのなす角度は２０度以上５０度以下であり、導電膜の端部の側面と当該導電膜の底面とのなす角度は０度を超え５０度以下である。【選択図】図２
2009099824.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成され、ソース領域及びドレイン領域並びにチャネル領域を有する半導体層と、
前記半導体層上であって、少なくとも保持容量となる領域に形成される導電膜と、
前記半導体層及び前記導電膜上に形成されるゲート絶縁膜と、
前記ゲート絶縁膜上であって、前記導電膜と対向する位置に形成される前記保持容量の上部電極、及び、前記チャネル領域と対向する位置に形成されるゲート電極と、
前記ゲート電極、前記上部電極、及び前記ゲート絶縁膜上に形成される第１層間絶縁膜と、
前記第１層間絶縁膜上に形成され、第１コンタクトホールを介して前記ソース領域に接続されるソース電極と、
前記第１層間絶縁膜上に形成され、第２コンタクトホールを介して前記ドレイン領域に接続されるドレイン電極とを有し、
前記半導体層の端部の側面と当該半導体層の底面とのなす角度は２０度以上５０度以下であり、前記導電膜の端部の側面と当該導電膜の底面とのなす角度は０度を超え５０度以下である薄膜トランジスタ装置。
【請求項２】
前記ソース電極及び前記ドレイン電極上に形成される第２層間絶縁膜と、
前記第２層間絶縁膜上に形成され、第３コンタクトホールを介して前記ドレイン電極と接続される画素電極とをさらに有する
ことを特徴とする請求項１記載の薄膜トランジスタ装置。
【請求項３】
前記導電膜は、前記半導体層上であって、さらに前記第１コンタクトホール及び前記第２コンタクトホールのうち少なくとも一方の底部に形成される
ことを特徴とする請求項１又は２記載の薄膜トランジスタ装置。
【請求項４】
基板上に形成され、ソース領域及びドレイン領域並びにチャネル領域を有する半導体層と、
前記半導体層上であって、少なくとも保持容量となる領域に形成される導電膜と、
前記半導体層及び前記導電膜上に形成されるゲート絶縁膜と、
前記ゲート絶縁膜上であって、前記導電膜と対向する位置に形成される前記保持容量の上部電極、及び、前記チャネル領域と対向する位置に形成されるゲート電極と、
前記ゲート電極、前記上部電極、及び前記ゲート絶縁膜上に形成される第１層間絶縁膜と、
前記第１層間絶縁膜上に形成されるソース電極と、
前記ソース電極上及び前記第１層間絶縁膜上に形成される第２層間絶縁膜と、
前記第２層間絶縁膜上に形成され第４コンタクトホールを介して前記ソース電極に接続され、かつ、第１上部コンタクトホールを介して前記ソース領域に接続される接続電極と、
前記第２層間絶縁膜上に形成され、第２上部コンタクトホールを介して前記ドレイン領域に接続される画素電極とを有し、
前記半導体層の端部の側面と当該半導体層の底面とのなす角度は２０度以上５０度以下であり、前記導電膜の端部の側面と当該導電膜の底面とのなす角度は０度を超え５０度以下である薄膜トランジスタ装置。
【請求項５】
前記導電膜は、前記半導体層上であって、さらに前記第１上部コンタクトホール及び前記第２上部コンタクトホールのうち少なくとも一方の底部に形成される
ことを特徴とする請求項４記載の薄膜トランジスタ装置。
【請求項６】
前記半導体層の下層に形成されている下地膜をさらに有し、
前記下地膜は、当該下地膜の前記半導体層が形成されている領域の近傍において、水平面に対して傾きを有し、
前記傾きは、前記半導体層の端部の側面と当該半導体層の底面とのなす角度、及び前記導電膜の端部の側面と前記導電膜の底面とのなす角度より小さい
ことを特徴とする請求項１乃至５のいずれか１項記載の薄膜トランジスタ装置。
【請求項７】
前記ゲート絶縁膜の膜厚は８０ｎｍ以上１００ｎｍ以下である
ことを特徴とする請求項１乃至６のいずれか１項記載の薄膜トランジスタ装置。
【請求項８】
前記導電膜は、Ｍｏ又はＭｏを主成分とする合金膜で形成されている
ことを特徴とする請求項１乃至７のいずれか１項記載の薄膜トランジスタ装置。
【請求項９】
前記導電膜は、前記半導体層が形成される領域の内側に形成される
ことを特徴とする請求項１乃至８のいずれか１項記載の薄膜トランジスタ装置。
【請求項１０】
基板上にソース領域及びドレイン領域並びにチャネル領域を有する半導体層を形成する工程と、
前記半導体層上であって、少なくとも保持容量となる領域に導電膜を形成する工程と、
前記半導体層の端部の側面と当該半導体層の底面とのなす角度を２０度以上５０度以下、前記導電膜の端部の側面と当該導電膜の底面とのなす角度を、０度を超え５０度以下に形成する工程と、
前記半導体層及び前記導電膜上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、ゲート電極及び保持容量の上部電極を形成する工程と、
前記ゲート電極、前記上部電極、及び前記ゲート絶縁膜上に第１層間絶縁膜を形成する工程と、
前記第１層間絶縁膜上に形成され、前記ゲート絶縁膜及び前記第１層間絶縁膜をエッチングすることにより形成された第１コンタクトホールを介して前記ソース領域に接続されるソース電極を形成する工程と、
前記第１層間絶縁膜上に形成され、前記ゲート絶縁膜及び前記第１層間絶縁膜をエッチングすることにより形成された第２コンタクトホールを介して前記ドレイン領域に接続されるドレイン電極を形成する工程とを有する薄膜トランジスタ装置の製造方法。
【請求項１１】
前記ソース電極、前記ドレイン電極、及び前記第１層間絶縁膜上に第２層間絶縁膜を形成する工程と、
前記第２層間絶縁膜上に形成され、第３コンタクトホールを介して前記ドレイン電極と接続される画素電極を形成する工程とをさらに有する
ことを特徴とする請求項１０記載の薄膜トランジスタ装置の製造方法。
【請求項１２】
前記導電膜が、前記半導体層上であって、さらに前記第１コンタクトホール及び前記第２コンタクトホールのうち少なくとも一方の底部に形成される
ことを特徴とする請求項１０又は１１記載の薄膜トランジスタ装置の製造方法。
【請求項１３】
基板上に形成され、ソース領域及びドレイン領域並びにチャネル領域を有する半導体層を形成する工程と、
前記半導体層上であって、少なくとも保持容量となる領域に導電膜を形成する工程と、
前記半導体層の端部の側面と当該半導体層の底面とのなす角度を２０度以上５０度以下、前記導電膜の端部の側面と当該導電膜の底面とのなす角度を、０度を超え５０度以下に形成する工程と、
前記半導体層及び前記導電膜上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、ゲート電極及び前記保持容量の上部電極を形成する工程と、
前記ゲート電極、前記上部電極、及び前記ゲート絶縁膜上に第１層間絶縁膜を形成する工程と、
前記第１層間絶縁膜上にソース電極を形成する工程と、
前記ソース電極及び前記第１層間絶縁膜上に第２層間絶縁膜を形成する工程と、
前記第２層間絶縁膜上であって、第４コンタクトホールを介して前記ソース電極に接続され、かつ、第１上部コンタクトホールを介して前記ソース領域に接続される接続電極を形成する工程と、
前記第２層間絶縁膜上であって、第２上部コンタクトホールを介して前記ドレイン領域に接続される画素電極を形成する工程とを有する薄膜トランジスタ装置の製造方法。
【請求項１４】
前記導電膜が、前記半導体層上であって、さらに前記第１上部コンタクトホール及び前記第２上部コンタクトホールのうち少なくとも一方の底部に形成される
ことを特徴とする請求項１３記載の薄膜トランジスタ装置の製造方法。
【請求項１５】
請求項１乃至９のいずれか１項に記載の薄膜トランジスタ装置を有する表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ装置、表示装置及びその製造方法に関し、特に、薄膜トランジスタ（TFT: Thin Film Transistor）及び保持容量を有するアクティブマトリクス型表示装置に関する。
【背景技術】
【０００２】
近年、ＴＦＴを用いた液晶表示装置等の薄型表示装置の開発が進められている。このような表示装置の画素領域には、ＴＦＴ等のスイッチ素子が形成されている。例えば、ＭＯＳ（Metal Oxide Semiconductor）構造のＴＦＴが汎用される。ＭＯＳ構造のＴＦＴは、逆スタガ型やトップゲート型を有する。また、珪素膜等が用いられる半導体膜には、非晶質半導体膜及び多結晶半導体膜がある。これらのＴＦＴの構造及び半導体膜の種類は、表示装置の用途及び性能等により、適宜選択される。例えば、中型又は大型のパネルを有する表示装置では、非晶質半導体膜であるａ−Ｓｉを用いたａ―Ｓｉ  ＴＦＴ（ａ−Ｓｉ：アモルファスシリコン）が用いられる。一方、小型のパネルを有する表示装置では、多結晶半導体膜を用いたＴＦＴ（LTPS TFT: Low Temperature Poly Silicon TFT）が用いられることが多い。
【０００３】
ＬＴＰＳ  ＴＦＴを表示装置の表示領域に用いる場合、画素毎のスイッチングトランジスタの容量を低減することができる。また、ドレイン側に接続する保持容量の面積を低減することができる。このため、ＬＴＰＳ  ＴＦＴを用いた表示装置は、高解像度及び高開口率とすることができる。さらに、ＬＴＰＳ  ＴＦＴを表示領域だけでなく、表示領域周辺の回路に使用することにより、ＩＣ及びＩＣ装着基板を削減することができる。このため、表示装置の周辺回路を簡素化することができ、狭額縁で高信頼性の表示装置を実現することができる。以上から、ＬＴＰＳ  ＴＦＴは、例えば、携帯電話機等の小型パネルに用いられるＱＶＧＡ（画素数；２４０×３２０）又はＶＧＡ（画素数；４８０×６４０）等の高解像度液晶表示装置に汎用される。
【０００４】
以下、ＬＴＰＳ  ＴＦＴに用いられる多結晶半導体膜の作成方法を説明する。まず、基板上の下地膜として形成された酸化珪素膜等上に非晶質半導体膜を形成する。そして、レーザ光を照射する。これにより、非晶質半導体膜が多結晶化し、多結晶半導体膜が形成される。このように、多結晶半導体膜を形成した後、ＴＦＴを形成する（例えば、特許文献１及び２参照）。以下、多結晶半導体膜形成後、ＴＦＴを形成する方法について説明する。まず、基板上に形成した多結晶半導体膜上に酸化珪素等からなるゲート絶縁膜を形成する。ゲート絶縁膜上にゲート電極を形成する。そして、ゲート電極をマスクとして、ゲート絶縁膜を介して多結晶半導体膜にリン又はボロン等の不純物を注入し、ソース・ドレイン領域を形成する。その後、ゲート電極及びゲート絶縁膜上に層間絶縁膜を形成する。次に、ソース・ドレイン領域に到達するように、ゲート絶縁膜及び層間絶縁膜にコンタクトホールを形成する。そして、層間絶縁膜上に金属膜を形成し、コンタクトホールを介してソース・ドレイン領域と接続されるソース電極及びドレイン電極を形成する。次に、ドレイン電極に接続される画素電極や自発光素子等を形成する。これにより、アクティブマトリクス型表示装置が形成される。
【０００５】
上述したアクティブマトリクス型表示装置に用いられるＬＴＰＳ  ＴＦＴは、トップゲート型のＴＦＴである。トップゲート型のＴＦＴは、ゲート電極と多結晶半導体膜との間に、ゲート絶縁膜として略１００ｎｍの非常に薄い膜厚を有する酸化珪素膜が形成され、ＭＯＳ構造を形成する。酸化珪素膜は、膜厚が非常に薄いため、ＴＦＴと同時に形成される保持容量の誘電絶縁膜として併用することにより、保持容量の面積を低減することができる。ここで、ＬＴＰＳ  ＴＦＴを用いた表示装置の製造方法の一例について説明する。ＬＴＰＳ  ＴＦＴを用いた表示装置では、例えば、特許文献３に記載されているように、多結晶半導体膜であって保持容量の下部電極となる領域に不純物を注入し、当該多結晶半導体膜を低抵抗化することが一般的である。
【０００６】
ところで、アクティブマトリクス型の表示装置の画素毎に形成される保持容量の構造は、ＬＴＰＳ  ＴＦＴとａ―Ｓｉ  ＴＦＴとで異なる。ＬＴＰＳ  ＴＦＴと同時に形成される保持容量では、当該保持容量の下部電極は、不純物が注入され低抵抗化された多結晶半導体膜である。また、保持容量の誘電絶縁膜は、膜厚が非常に薄いゲート絶縁膜が用いられる。一方、ａ―Ｓｉ  ＴＦＴと同時に形成される保持容量では、ゲート配線及びソース配線に用いられる金属膜が、膜厚略３００〜７００ｎｍのゲート絶縁膜を介して対向配置されることが多い。すなわち、ａ―Ｓｉ  ＴＦＴの保持容量と比較して、ＬＴＰＳ  ＴＦＴの保持容量は、絶縁膜の膜厚が薄い。このため、ａ―Ｓｉ  ＴＦＴとＬＴＰＳ  ＴＦＴにおいて、同じ容量を有する保持容量を形成する場合、必要となる保持容量の面積は、ＬＴＰＳ  ＴＦＴの方が小さくすることができる。
【０００７】
しかしながら、ＬＴＰＳ  ＴＦＴの場合、保持容量の下部電極として、金属膜ではなく多結晶半導体膜を用いることから、多結晶半導体膜は金属膜と比較して高抵抗であるという問題が伴う。上述したように、ＬＴＰＳ  ＴＦＴと同時に形成される保持容量は、多結晶半導体膜にリン等の不純物を注入して低抵抗化を行うが、シート抵抗換算でせいぜい数ｋΩ／□程度までしか低減することができない。このため、例えばＴＦＴから保持容量まで多結晶半導体膜を引き回す場合、高抵抗配線となる問題が生じる。また、多結晶半導体膜において、当該多結晶半導体膜を十分に低抵抗化できない場合、多結晶半導体膜を一方の電極とする保持容量は電圧依存性を有する。この場合、ゲート絶縁膜の膜厚に対応する所望の容量値を得ることが困難である。これにより、ＬＴＰＳ  ＴＦＴを用いたアクティブマトリクス型表示装置の表示品質が低下する。
【０００８】
このような問題を解決するために、例えば、多結晶半導体膜の下層に金属膜等の導電膜を形成する技術が考えられる。多結晶半導体膜の下層に金属膜等の導電膜が形成された液晶表示パネルが、特許文献４に記載されている。特許文献４に記載の液晶表示パネルは、ガラス基板上に金属電極が形成されていて、当該金属電極上に多結晶シリコン層が形成されている。そして、シリコン酸化膜及び上部電極が形成されている。金属電極、シリコン酸化膜、及び上部電極によって保持容量が形成されている。
【０００９】
ここで、多結晶半導体膜の端部において、端部の形状がＴＦＴの特性に大きな影響を与えることが、特許文献５に記載されている。特許文献５に記載の薄膜トランジスタは、半導体膜の端部がテーパ形状となっている。この半導体膜のテーパ角度が一定値より大きい場合、絶縁耐圧不良が発生する。一方、半導体膜のテーパ角度が一定値より小さい場合、半導体膜に寄生トランジスタが形成されたような状態となる。このため、半導体膜の端部の形状を所望のテーパ角度を有するテーパ形状とすることが好ましい。
【特許文献１】特開２００３−７５８７０号公報（図１）
【特許文献２】特開平１１−２６１０７６号公報（図１）
【特許文献３】特開平１０−１７７１６３号公報（図１０）
【特許文献４】特開２０００−２０６５６６号公報（図１）
【特許文献５】特開２００５−５７０４２号公報（図８）、（図９）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、特許文献４に記載の液晶表示パネルでは、例えば、レーザ光等を用いた高温処理により多結晶シリコンを形成する場合、多結晶シリコン層の下層に形成されている導電膜のイオンが熱拡散を起こす場合がある。これにより、多結晶シリコン層を用いて形成されるＴＦＴの特性が低下する。また、特許文献５に記載の薄膜トランジスタにおける容量素子は、下部電極がポリシリコン膜で形成されている。このため、容量素子が電圧依存性を有し、所望の電圧値を得ることが困難であるという問題点がある。
【００１１】
本発明は、このような問題点を解決するためになされたものであり、電圧依存性を低減した保持容量を形成し、ゲート絶縁膜耐性及びＴＦＴ特性を向上させることができる薄膜トランジスタ装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上述した課題を解決するために、本発明にかかる薄膜トランジスタ装置は、基板上に形成され、ソース領域及びドレイン領域並びにチャネル領域を有する半導体層と、前記半導体層上であって、少なくとも保持容量となる領域に形成される導電膜と、前記半導体層及び前記導電膜上に形成されるゲート絶縁膜と、前記ゲート絶縁膜上であって、前記導電膜と対向する位置に形成される前記保持容量の上部電極、及び、前記チャネル領域と対向する位置に形成されるゲート電極と、前記ゲート電極、前記上部電極、及び前記ゲート絶縁膜上に形成される第１層間絶縁膜と、前記第１層間絶縁膜上に形成され、第１コンタクトホールを介して前記ソース領域に接続されるソース電極と、前記第１層間絶縁膜上に形成され、第２コンタクトホールを介して前記ドレイン領域に接続されるドレイン電極とを有し、前記半導体層の端部の側面と当該半導体層の底面とのなす角度は２０度以上５０度以下であり、前記導電膜の端部の側面と当該導電膜の底面とのなす角度は０度を超え５０度以下であることを特徴とする。
【００１３】
上述した課題を解決するために、本発明にかかる薄膜トランジスタ装置の製造方法は、基板上にソース領域及びドレイン領域並びにチャネル領域を有する半導体層を形成する工程と、前記半導体層上であって、少なくとも保持容量となる領域に導電膜を形成する工程と、前記半導体層の端部の側面と当該半導体層の底面とのなす角度を２０度以上５０度以下、前記導電膜の端部の側面と当該導電膜の底面とのなす角度を、０度を超え５０度以下に形成する工程と、前記半導体層及び前記導電膜上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、ゲート電極及び保持容量の上部電極を形成する工程と、前記ゲート電極、前記上部電極、及び前記ゲート絶縁膜上に第１層間絶縁膜を形成する工程と、前記第１層間絶縁膜上に形成され、前記ゲート絶縁膜及び前記第１層間絶縁膜をエッチングすることにより形成された第１コンタクトホールを介して前記ソース領域に接続されるソース電極を形成する工程と、前記第１層間絶縁膜上に形成され、前記ゲート絶縁膜及び前記第１層間絶縁膜をエッチングすることにより形成された第２コンタクトホールを介して前記ドレイン領域に接続されるドレイン電極を形成する工程とを有することを特徴とする。
【発明の効果】
【００１４】
本発明に係る薄膜トランジスタ装置によれば、電圧依存性を低減した保持容量を形成し、ゲート絶縁膜耐性及びＴＦＴ特性を向上させることができる。
【発明を実施するための最良の形態】
【００１５】
実施の形態１．
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。この実施の形態は、本発明を、薄膜トランジスタ装置を有する液晶表示装置に適用したものであるが、その他有機ＥＬ表示装置等の平面型表示装置（フラットパネルディスプレイ）等を用いることも可能である。
【００１６】
本実施の形態にかかる表示装置は、ＴＦＴ基板を有している。ＴＦＴ基板は例えば、ＴＦＴアレイ基板である。図１は本実施の形態にかかる表示装置に用いられるＴＦＴアレイ基板の構成を示す平面模式図である。本実施の形態にかかるＴＦＴアレイ基板１は、表示領域２と、表示領域２を囲んで設けられた額縁領域３とを有する。この表示領域２には、複数のゲート配線（走査信号線）４及び複数のソース配線（表示信号線）５が形成されている。複数のゲート配線４はそれぞれ平行に設けられている。同様に、複数のソース配線５はそれぞれ平行に設けられている。またゲート配線４とソース配線５とは直交している。そして、ゲート配線４とソース配線５とに囲まれた領域が画素６となる。すなわち、ＴＦＴアレイ基板１上では、画素６がマトリクス状に配列される。また、ゲート配線４と平行であって、画素６を横断するように保持容量配線５２ａが形成されている。
【００１７】
さらに、ＴＦＴアレイ基板１の額縁領域３には、走査信号駆動回路７と表示信号駆動回路８とが設けられている。ゲート配線４及びソース配線５は、それぞれ表示領域２から額縁領域３まで延設されている。ゲート配線４は、ＴＦＴアレイ基板１の端部で走査信号駆動回路７と接続される。そして、走査信号駆動回路７の近傍には、外部配線９が形成されていて、走査信号駆動回路７と接続されている。ソース配線５は、ＴＦＴアレイ基板１の端部で、表示信号駆動回路８と接続される。また、表示信号駆動回路８の近傍には、外部配線１０が形成されていて、表示信号駆動回路８と接続される。外部配線９及び１０は、例えば、ＦＰＣ（flexible printed Circuit）等の配線基板からなる。
【００１８】
外部配線を介して走査信号駆動回路７及び表示信号駆動回路８に外部から各種信号が供給される。走査信号駆動回路７は、外部から供給される制御信号に基づいて、ゲート信号（走査信号）をゲート配線４に供給する。このゲート信号によって、ゲート配線４が順次選択される。表示信号駆動回路８は、外部から供給される制御信号又は表示データ等に基づいて表示信号をソース配線５に供給する。これにより、表示データに応じた表示電圧を各画素６に供給することができる。
【００１９】
画素６内には、少なくとも１つのＴＦＴ５１と、ＴＦＴ５１と接続される保持容量５２とが形成されている。ＴＦＴ５１はゲート配線４とソース配線５が交差する近傍に形成されている。このＴＴＦＴ５１が画素電極に表示電圧を供給するためのスイッチング素子となる。すなわち、ゲート配線４から供給されるゲート信号によって、スイッチング素子であるＴＦＴ５１がＯＮする。これにより、ソース配線５からＴＦＴ５１のドレイン電極に接続された画素電極（図示せず）に表示電圧が印加される。そして、画素電極と、画素電極に対向して配置される後述する対向基板に形成される対向電極（図示せず）との間に、表示電圧に応じた電界が生じる。
【００２０】
一方、保持容量５２は、ＴＦＴ５１に接続されていて、さらに保持容量配線５２ａを介して対向電極とも電気的に接続されている。従って、保持容量５２は、画素電極と対向電極との間の容量と並列に接続されていることになる。また、ＴＦＴアレイ基板１の表面には、配向膜（図示せず）が形成されている。
【００２１】
さらに、ＴＦＴアレイ基板１は、当該ＴＦＴアレイ基板１に対向した位置に対向基板（図示せず）が形成される。対向基板は、例えば、カラーフィルタ基板であり、液晶表示装置の視認側に配置される。対向基板には、カラーフィルタ、ブラックマトリクス（ＢＭ）、対向電極、及び配向膜等が形成される。なお、対向電極は、ＴＦＴアレイ基板１側に形成される場合がある。そして、ＴＦＴアレイ基板１と対向基板との間に液晶層が挟持される。すなわち、ＴＦＴアレイ基板１と対向基板の間に液晶が注入される。さらに、ＴＦＴアレイ基板１及び対向基板において、それぞれ対向面とは反対側の面に、偏光板（図示せず）、又は位相差板（図示せず）等が設けられている。また、液晶表示装置の視認側の反対側には、バックライトユニット（図示せず）等が配設される。バックライトから照射される光は対向基板に形成された偏光板等を介して液晶層を通過する。
【００２２】
上述したように、画素電極と対向基板に形成された対向電極との間に表示電圧に応じた電界が生じる。すなわち、このとき生じる電界によって液晶が駆動する。これにより、ＴＦＴアレイ基板１と対向基板間に注入された液晶の配向方向が変化する。すなわち、液晶層を通過する光の偏向状態が変化する。従って、バックライトから照射された光は、対向基板に形成された偏光板を通過することによって直線偏光となり、液晶層を通過することによりさらに偏光状態が変化する。このため、液晶層を通過する光の偏光状態に応じて、対向基板側の偏光板を通過する光量が変化する。すなわち、バックライトから液晶表示パネルを透過する透過光のうち、視認側の偏光板を通過する光の光量が、液晶層を通過する光の偏光状態に応じて変化する。一方、液晶の配向方向は、印加される表示電圧によって変化する。このため、表示電圧を制御することにより、視認側の偏光板を通過する光量を変化させることができる。すなわち、画素毎に表示電圧を変更することにより、所望の画像を表示することができる。なお、保持容量５２は、画素電極と対向電極との間の電界と並列に電界が形成されることにより、表示電圧の保持を行うことができる。
【００２３】
次に、このように構成されたＴＦＴアレイ基板１について、更に詳細に説明する。図２に本実施の形態にかかるＴＦＴアレイ基板１を構成する薄膜トランジスタ装置（以下、ＴＦＴ装置という。）のＴＦＴ５１及び保持容量５２の断面図を示す。図２に示すように、絶縁性基板であるガラス基板１１上に下地膜１２として、例えばＳｉＮ膜１２ａ及びＳｉＯ２膜１２ｂが形成されている。下地膜１２上にポリシリコン等からなる多結晶半導体層１６（以下、半導体層という。）が形成されている。半導体層１６は、ＴＦＴ５１において、ソース領域１６ａ、ドレイン領域１６ｂ、及びチャネル領域１６ｃを有し、保持容量５２において、保持容量下部領域１６ｄを有する。ソース領域１６ａ及びドレイン領域１６ｂには不純物が注入されていて、チャネル領域１６ｃと比較して低抵抗となっている。また、保持容量下部領域１６ｄ上に導電膜１５が形成されている。そして、保持容量下部領域１６ｄと導電膜１５との積層構造が、保持容量５２の下部電極として機能する。なお、図２において、保持容量下部領域１６ｄとドレイン領域１６ｂとの境界については記載していないが、導電膜１５の下部に相当する領域を保持容量下部領域１６ｄとする。また、半導体層１６の端部において、半導体層１６の底面と側面のなす角度は２０度以上５０度以下である。また、導電膜１５の底面と側面のなす角度は０度を超え５０度以下である。すなわち、半導体層１６の端部を、２０度以上５０度以下のテーパ形状に形成し（以下、テーパ形状が形成された領域をテーパ部という。）、導電膜１５を、０度を超え５０度以下のテーパ形状に形成する。そして、半導体層１６、導電膜１５、及びＳｉＯ２膜１２ｂ上にＳｉＯ２からなるゲート絶縁膜１８が形成されている。ゲート絶縁膜１８上に、半導体層１６の一部であるチャネル領域１６ｃと対向するように、ゲート電極１９ａが形成されている。また、導電膜１５と対向するように、保持容量５２の上部電極１９ｂが形成されている。すなわち、保持容量５２は、半導体層１６及び導電膜１５の積層構造からなる下部電極、上部電極１９ｂ、並びに、誘電絶縁膜としてのゲート絶縁膜１８から構成されている。そして、ゲート絶縁膜１８、ゲート電極１９ａ及び保持容量５２の上部電極１９ｂ上に第１層間絶縁膜２０が形成されている。第１層間絶縁膜２０及びゲート絶縁膜１８に、第１コンタクトホール２１ａ及び第２コンタクトホール２１ｂが形成されている。そして、第１層間絶縁膜２０上に形成されているソース電極２２ａが第１コンタクトホール２１ａを介して半導体層１６のソース領域１６ａに接続されている。また、第１層間絶縁膜２０上に形成されているドレイン電極２２ｂが、第２コンタクトホール２１ｂを介して、半導体層１６のドレイン領域１６ｂに接続されている。ここで、ソース電極２２ａは、ソース配線５と一体に形成してもよい。
【００２４】
図２に示すＴＦＴ装置において、低抵抗である導電膜１５も保持容量５２の下部電極として機能させることにより、下部電極に所望の電圧を確実に印加することができる。従って、安定した容量を形成することができるという効果を奏する。すなわち、電圧依存性を低減した保持容量５２を形成することができるため、絶縁膜の膜厚に対応した所望の容量値を有するＴＦＴ装置を形成することができる。これにより、ＴＦＴ装置の初期故障を低減することができる。さらに、半導体層１６の端部は、２０度以上５０度以下のテーパ形状に形成する。また、導電膜１５の端部は５０度以下のテーパ形状に形成する。導電膜１５及び半導体層１６のテーパ部のテーパ角度を５０度以下とすることにより、ゲート絶縁膜１８のカバレッジ不良を低減することができる。このため、半導体層１６及び導電膜１５の端部におけるゲート電極１９ａと半導体層１６、及び保持容量５２の上部電極１９ｂと導電膜１５との間の電界集中によるゲート絶縁膜破壊を低減することができる。また、半導体層１６のテーパ部のテーパ角度を２０度以上とすることにより、半導体層１６の平坦部の膜厚より、膜厚が薄いテーパ部の領域が増大することによる、寄生トランジスタの形成を無視できる程度に抑え込むことができる。以上により、ＴＦＴの特性を向上させることができる。
【００２５】
次に、図３乃至図７を用いて図２に示すＴＦＴ装置の製造方法を示す。図３乃至図７は、本実施の形態にかかるＴＦＴ装置の製造方法を示す製造工程断面図である。図３(ａ)に示すように、ガラス又は石英等の光透過性を有する材料からなる絶縁性基板であるガラス基板１１上に、ＣＶＤ法を用いて、光透過性を有する絶縁膜であるＳｉＮ膜１２ａやＳｉＯ２膜１２ｂを半導体層１６の下地膜として形成する。本実施の形態では、例えば、ガラス基板上にＳｉＮ膜１２ａを膜厚４０〜６０ｎｍに形成し、さらにＳｉＯ２膜１２ｂを膜厚１８０〜２２０ｎｍに形成する。すなわち、下地膜１２を積層構造とする。下地膜１２は、主にガラス基板１１からＮａ等の可動イオンが半導体層１６に拡散することを防止するために形成したものであり、上記の膜の構成や膜厚に限られない。下地膜１２上に、ＣＶＤ法を用いて非晶質半導体膜１３を形成する。本実施の形態では、非晶質半導体膜１３として、シリコン膜を用いて、膜厚３０〜１００ｎｍ、好ましくは、６０〜８０ｎｍに形成する。これらの下地膜１２及び非晶質半導体膜１３は、同一装置又は同一チャンバ内で連続的に形成することが好ましい。これにより、大気雰囲気中に存在するボロン等の汚染物質が各膜の界面に取り込まれることを防止することができる。また、非晶質半導体膜１３を形成後、高温中でアニールを行うことが好ましい。これは、ＣＶＤ法によって形成した非晶質半導体膜１３の膜中に多量に含有された水素を低減するために行う。本実施の形態では、窒素雰囲気中の低真空状態で保持したチャンバ内を４８０℃程度に加熱し、非晶質半導体膜１３を形成した基板を４５分間保持する。これにより、非晶質半導体膜１３を結晶化する際において、温度が上昇する場合にも、水素の過激な離脱を防止することができる。そして、非晶質半導体膜１３の結晶後に生じる表面の荒れを防止することができる。
【００２６】
次に、非晶質半導体膜１３の表面に形成された自然酸化膜をフッ酸等でエッチング除去する。そして、非晶質半導体膜１３に窒素等のガスを吹きつけながら、レーザ光を照射する。窒素を噴きつけながら非晶質半導体膜１３にレーザ光を照射することにより、結晶粒界部分に発生する隆起の高さを抑制することができる。ここで、レーザ光は、所定の光学系を通して線状のビームに変換された後、非晶質半導体膜１３に照射される。本実施の形態では、レーザ光としてＹＡＧレーザの第２高調波（発振波長：５３２ｎｍ）を用いる。ＹＡＧレーザの第２高調波に代えて、エキシマレーザを用いてもよい。以上に示すように、非晶質半導体膜１３にレーザ光を照射することにより、多結晶半導体膜１４を形成する。当該多結晶半導体膜１４は後の工程で、パターニングされて半導体層１６となる。
【００２７】
次に、多結晶半導体膜１４上に保持容量５２の下部電極を形成するための導電膜１５を形成する。導電膜１５は、Ｃｒ、Ｍｏ、Ｗ、及びＴａ、又はこれらを主成分とする合金膜を用いることが好ましい。本実施の形態では、導電膜１５は、ＤＣマグレトロンスパッタリング法（以下、ＤＣスパッタ法という。）を用いて、Ｍｏ合金膜を膜厚２０ｎｍに形成する。導電膜１５の膜厚は２０ｎｍとしたが、２５ｎｍ以下であればよい。導電膜１５の膜厚を２５ｎｍ以下とすることにより、この後に行う不純物イオンドーピングの際に、下層の半導体層１６にまで不純物イオンが到達するので、導電膜１５と半導体層１６との間に良好なオーミック性コンタクトを得ることができるという効果を奏する。
【００２８】
そして、図３（ｂ）に示すように、導電膜１５をパターニングする。導電膜１５は、後に保持容量５２となる領域である半導体層１６（多結晶半導体膜１４）の保持容量下部領域１６ｄ上にパターニングする。まず、導電膜１５上に、スピンコートによって感光性樹脂であるフォトレジストを塗布する。フォトレジストを公知の写真製版法により、露光及び現像する。これにより、フォトレジストが所望の形状にパターニングされる。本実施の形態では、後に保持容量５２となる領域である半導体層１６（多結晶半導体膜１４）の保持容量下部領域１６ｄ上に導電膜１５を形成する。そして、導電膜１５及び導電膜１５の下層に形成された半導体層１６を保持容量５２の下部電極として機能させることにより、電圧依存性を低減した保持容量５２を形成することができる。これにより、絶縁膜の膜厚に対応した所望の容量値を有するＴＦＴ装置を形成することができ、ＴＦＴ装置の初期故障を低減することができる。
【００２９】
また、導電膜１５のパターニングは、例えば、硝酸及びリン酸を混合した薬液を用いたウエットエッチング法により行う。このとき、導電膜１５の端部の形状が５０度以下のテーパ形状となるように調整された薬液を用いる。具体的には、硝酸濃度を調整し、導電膜１５とフォトレジストの界面に薬液が染み込みやすくなるようにする。又は、酢酸を添加して薬液の濃度調整を行う。これにより、導電膜１５の端部の側面と底面とのなす角度を５０度以下とすることができる。
【００３０】
次に、図３（ｃ）に示すように、多結晶半導体膜１４を公知の写真製版法を用いて所望の形状にパターニングし、半導体層１６を形成する。このとき、半導体層１６の端部を２０度以上５０度以下のテーパ形状に形成する。本実施の形態では、ＣＦ４及びＯ２を混合したガスを用いたドライエッチング法により、島状に半導体層１６を形成する。また、エッチングガスにＯ２を混合しているため、写真製版法により形成したフォトレジストを後退させながらエッチングすることができる。これにより、半導体層１６の端部の形状をテーパ形状とすることができる。また、このドライエッチング条件は下地膜となるＳｉＯ２膜１２ｂに対して選択比を有することが好ましい。ドライエッチングの場合、例え下地膜１２に対して高いエッチング選択比を有していても、オーバーエッチング時には少なからず下地膜１２をエッチングすることになり、よってほぼ必然的に、半導体層１６直下のＳｉＯ２膜１２ｂの膜厚より、半導体層１６が形成されない領域のＳｉＯ２膜１２ｂの膜厚が薄くなる。この時、半導体層１６端部近傍におけるＳｉＯ２膜１２ｂは、水平面に対して傾きを有することになる。この傾きは、ＳｉＯ２膜１２ｂのエッチングレートに対する多結晶半導体膜１４のエッチングレートを表す、エッチング選択比を高くすることにより、小さくすることができる。つまり、高エッチング選択比となるようにドライエッチング条件を調整することによって、半導体層１６端部近傍におけるＳｉＯ２膜１２ｂの水平面に対する傾きを、半導体層１６の水平面に対する傾きより小さくすることが可能となる。これにより、半導体層１６とＳｉＯ２膜１２ｂとの間の応力を低減することができ、半導体層１６及びＳｉＯ２膜１２ｂ上に形成されるゲート絶縁膜１８のクラックの発生を防止することができる。また、ゲート絶縁膜１８のカバレッジ不良を防止することができる。このため、ゲート電極１９ａをウエットエッチングする際のエッチング液がゲート絶縁膜１８に浸透することによって、ゲート電極１９ａが断線することを防止することができる。
【００３１】
ここで、図８（ａ）乃至（ｄ）に図２に示すＴＦＴ装置の一部を示し、導電膜１５及び半導体層１６の端部の形状の影響について説明する。図８（ａ）及び図８（ｂ）は、半導体層１６の端部のテーパ角度が５０度より大きく、かつ、半導体層１６上の導電膜１５の端部のテーパ角度が５０度より大きい場合のＴＦＴ装置の一部を示す断面図である。図８（ｃ）は、半導体層１６の端部のテーパ角度が２０度より小さく、かつ、半導体層１６上の導電膜１５の端部のテーパ角度が２０度より小さい場合のＴＦＴ装置の一部を示す断面図である。図８（ｄ）は、本実施の形態にかかるＴＦＴ装置であって、半導体層１６上に導電膜１５を形成し、かつ、半導体層１６の端部の形状を２０度以上５０度以下、導電膜１５の端部の形状を５０度以下としたＴＦＴ装置の一部を示す断面図である。
【００３２】
図８（ａ）に示すように、半導体層１６及び導電膜１５の端部のテーパ角度が５０度より大きい場合、導電膜１５の端部上に形成されるゲート絶縁膜１８の膜厚ｂが、導電膜１５の平坦部上に形成されるゲート絶縁膜１８の膜厚ａより薄い。また、半導体層１６の端部上に形成されるゲート絶縁膜１８の膜厚ｄが、半導体層１６の平坦部上に形成されるゲート絶縁膜１８の膜厚ｃより薄い。このため、ゲート絶縁膜１８上に、導電膜１５端部及び半導体層１６端部を覆って保持容量５２の上部電極１９ｂが形成される場合には、ゲート絶縁膜１８が部分的に薄いことを起因とした、上部電極１９ｂと導電膜１５間及び上部電極１９ｂと半導体層１６間の電界集中が生じ、これによりゲート絶縁膜破壊が生じやすくなる。
【００３３】
また一方、図８（ｂ）に示すように、半導体層１６及び導電膜１５の端部のテーパ角度が５０度より大きい場合、ゲート絶縁膜１８の成膜条件によってはそのカバレッジ形状を起因として、例えばゲート絶縁膜１８上に形成される保持容量５２の上部電極１９ｂにカバレッジ不良が生じる場合がある。これにより、保持容量５２の上部電極１９ｂをウエットエッチングする際、カバレッジ不良部にエッチング液が浸透し、保持容量５２の上部電極１９ｂの断線を引き起こしてしまう。また、図８（ｃ）に示すように、半導体層１６の端部のテーパ角度が２０度より小さく、かつ、導電膜１５の端部のテーパ角度が２０度より小さい場合、半導体層１６の実効膜厚が薄いテーパ部の領域が、半導体層１６の平坦部を含む半導体層領域全体に占める割合が大きくなる。この場合、並列に形成されることになった閾値電圧の異なる寄生トランジスタの影響が無視できなくなり、所望のＴＦＴ動作が得られなくなる。
【００３４】
図８（ｄ）に示すように、本実施の形態にかかるＴＦＴ装置は、半導体層１６上に導電膜１５を形成し、導電膜１５の端部の側面と底面とのなす角度αを５０度以下とし、半導体層１６の端部の側面と底面とのなす角度βを２０度以上５０度以下とする。導電膜１５及び半導体層１６のテーパ角度を５０度以下とすることにより、ゲート絶縁膜１８のカバレッジ不良を防止することができる。また、半導体層１６及び導電膜１５の端部における保持容量５２の上部電極１９ｂと半導体層１６、及び保持容量５２の上部電極１９ｂと導電膜１５との間の電界集中によるゲート絶縁膜破壊を防止することができる。また、半導体層１６のテーパ角度を２０度以上とすることにより、半導体層１６の平坦部の膜厚より、膜厚の薄いテーパ部の領域が増大することによる、寄生トランジスタの形成を防止することができる。これにより、ＴＦＴの特性を向上させることができる。
【００３５】
さらに、本実施の形態では、オーバーエッチングにより、ＳｉＯ２膜１２ｂの半導体層１６が形成されている領域の近傍において、ＳｉＯ２膜１２ｂを、水平面に対して傾きγを有する形状とする。この傾きγは、半導体層１６の端部の側面と底面とのなす角度βより小さい。これにより、半導体層１６とＳｉＯ２膜１２ｂとの間の応力を低減することができ、半導体層１６及びＳｉＯ２膜１２ｂ上に形成されるゲート絶縁膜１８のクラックの発生を防止することができる。また、ゲート絶縁膜１８のカバレッジ不良を防止することができる。このため、保持容量５２の上部電極１９ｂをウエットエッチングする際のエッチング液がゲート絶縁膜１８に浸透することによって、ゲート電極１９ａが断線することを防止することができる。
【００３６】
上述のＴＦＴ装置の製造方法において、多結晶半導体膜１４及び導電膜１５のパターニングの際、公知の写真製法を用いることとしたが、公知のハーフトーンマスクを用いて１回の写真製版工程でパターニングしてもよい。以下、図４及び図５を用いて、多結晶半導体膜１４及び導電膜１５のパターニングの際にハーフトーンマスクを用いてパターニングする方法について説明する。図４（ａ）は、多結晶半導体膜１４上に導電膜１５を形成したものであって、図３（ａ）と同一である。次に、図４（ｂ）に示すように、導電膜１５上にフォトレジスト１７を塗布する。まず、導電膜１５上全面にフォトレジスト１７を塗布する。その後、半導体層１６を形成する領域上であって、導電膜１５を形成する領域以外のフォトレジスト１７ａをハーフ露光及び現像処理により膜厚を薄くし、導電膜１５を形成する領域である保持容量下部領域１６ｄのフォトレジスト１７ｂを厚くする。
【００３７】
本実施の形態では、例えばポジ型のフォトレジストを用いる。ポジ型のフォトレジスト１７は、露光量が多い程、後に残存するレジストの膜厚が薄くなるものである。このため、図４（ｂ）に示す形状のレジストを形成する場合、半導体層１６を形成する領域上であって、導電膜１５を形成する領域以外のフォトレジスト１７ａへの照射光量が、導電膜１５を形成する領域である保持容量下部領域１６ｄのフォトレジスト１７ｂへの照射光量より大きく、かつ、半導体層１６を形成しない領域への照射光量より小さくする。本実施の形態では、露光部位毎に照射光量が調整されるように、透過光量が少なくとも２段階で異なる領域を有するハーフ露光用のフォトマスクを用いて露光を行う。このようなフォトマスクを用いることにより、露光回数を１回とすることができる。透過光量が少なくとも２段階で異なる領域を有するフォトマスクを用いて露光を行う場合、露光回数を１回とすることができるが、保持容量下部領域１６ｄのフォトレジスト１７ｂ以外の領域に弱い光量で照射を行う露光工程と、半導体層１６形成領域以外の領域に強い光量で照射を行う露光工程とに分けてもよい。この場合、露光工程は２回必要となるが、透過光量が少なくとも２段階で異なる領域を有するフォトマスクが不要となる。すなわち、通常のフォトマスクを用いて図４（ｂ）に示すフォトレジスト１７を形成することができる。なお、ネガ型のレジストを用いる場合、露光の際の照射光量の大小関係は逆になる。
【００３８】
図４（ｂ）に示すようなフォトレジスト１７をマスクにして導電膜１５をエッチングした後に、多結晶半導体膜１４をエッチングして半導体層１６を形成した状態を図４（ｃ）に示す。
【００３９】
本実施の形態では、導電膜１５としてＭｏ合金膜を用いたので、ＣＦ４とＯ２との混合ガスを用いたドライエッチングを用いた。エッチングガスにＯ２が混合されているので、フォトレジスト１７の端部を後退させながらエッチングできる。これにより、導電膜１５と半導体層１６の端部、及び半導体層１６が形成されている近傍のＳｉＯ２膜１２ｂを、水平面に対して傾きを有するように加工することができる。
【００４０】
この時、上述したように、半導体層１６のテーパ角度を２０度以上５０度以下とする。テーパ角度を５０度以下とすることにより、電界集中によるゲート絶縁膜破壊を防止することができ、また後に形成されるゲート絶縁膜１８及び保持容量５２の上部電極１９ｂのカバレッジ不良による、上部電極１９ｂの断線を低減することができる。また一方、テーパ角度を２０度以上とすることにより、寄生トランジスタの形成を防止することができる。更に、半導体層１６が形成されている近傍のＳｉＯ２膜１２ｂを、水平面に対して傾きを有し、この傾きを半導体層１６のテーパ角度より小さくすることにより、半導体層１６とＳｉＯ２膜１２ｂとの間の応力を低減することができ、ゲート絶縁膜１８の耐性を向上することができる。また、同部においてもゲート絶縁膜１８及び保持容量５２の上部電極１９ｂのカバレッジが良好なものとなるため、上部電極１９ｂをウエットエッチングする場合の、エッチング液浸透による断線を回避することが可能となる。
【００４１】
次に、図４（ｃ）に示すように、導電膜１５及び半導体層１６をパターニングした後、図５（ａ）に示すように保持容量下部領域１６ｄのフォトレジスト１７ｂのみを残存させる。本実施の形態では、Ｏ２ガスを用いたアッシング処理により、フォトレジスト１７の膜厚を一様に薄くする。このとき、アッシング処理の時間は予め決めておいてもよいし、導電膜１５がアッシング処理で用いるプラズマに晒される際に生じる発光現象をモニタして決めてもよい。ここでは、導電膜１５及び多結晶半導体膜１４をエッチングによってパターニングした後、フォトレジスト１７の膜厚を一様に薄くすることとしたが、この２つの工程は同時に行ってもよい。すなわち、エッチングされる膜の膜厚及びエッチング速度の比率を考慮したエッチングにより、図４（ｂ）に示す状態から図５（ａ）に示す状態に移行してもよい。
【００４２】
そして、図５（ｂ）に示すように、保持容量下部領域１６ｄのフォトレジスト１７ｂをマスクとして、導電膜１５をエッチング除去する。このとき、導電膜１５の下層の半導体層１６をエッチングしないように、選択性を有するエッチングを行うことが好ましい。なお、導電膜１５と半導体層１６との界面に生じる反応層は、エッチング除去してもよい。例えば、反応層はＭｏシリサイド層であって、ＣＦ４及びＡｒの混合ガスによるドライエッチングにより除去する。上述したように、本実施の形態では、導電膜１５として、Ｍｏ合金膜を用いたため、硝酸及びリン酸を混合した薬液を用いたウエットエッチングにより導電膜１５をエッチング除去する。このとき、硝酸濃度を調整し、導電膜１５とフォトレジストの界面に薬液が染み込みやすくなるようにする。これにより、導電膜１５の端部の形状を５０度以下のテーパ角度を有するテーパ形状とすることが可能となる。導電膜１５の端部の形状を５０度以下のテーパ角度を有するテーパ形状とすることにより、ゲート絶縁膜１８のカバレッジ不良を防止することができる。また、導電膜１５の端部におけるゲート電極１９ａと導電膜１５との間の電界集中によるゲート絶縁膜破壊を防止することができる。以上から、ＴＦＴの特性を向上させることができる。
【００４３】
以上の工程により、１回の写真製版法で図５（ｂ）に示すように、半導体層１６上の所望の位置に導電膜１５をパターニングすることができる。つまり、図５（ｂ）に示すように、導電膜１５は、半導体層１６が形成される領域の内側に形成されることになる。また、このような構造とする場合には、導電膜１５及び半導体層１６を別々にパターニングするよりも写真製版工程を１回減少させることができる。これにより、ＴＦＴ装置の生産性を向上させることができる。
【００４４】
次に、図５（ｂ）において、フォトレジスト１７ｂを除去した後、図６（ａ）に示すように、導電膜１５、半導体層１６、及び下地膜１２上にゲート絶縁膜１８を形成する。ゲート絶縁膜１８としては、ＳｉＮ膜及びＳｉＯ２膜等を用いる。本実施の形態では、ゲート絶縁膜１８として、ＳｉＯ２膜を用いる。そして、ＣＶＤ法を用いて膜厚８０ｎｍ以上１００ｎｍ以下に形成する。ゲート絶縁膜１８の膜厚を８０ｎｍ以上とすることにより、多結晶化された半導体層１６の表面凹凸や、半導体層１６の端部でのゲート絶縁膜破壊を回避することができ、１００ｎｍ以下とすることにより、後の注入工程にて半導体層１６へ所望の不純物量の導入が可能となる。また、半導体層１６の表面粗さを略３ｎｍ以下とする。そして、ゲート電極１９ａと交差する半導体層１６の端部、及び、ＳｉＯ２膜１２ｂの半導体層１６が形成されている領域の近傍をテーパ形状にする。これにより、ゲート絶縁膜１８の被覆性を向上させることができるため、ＴＦＴ装置の初期故障を低減することができる。
【００４５】
そして、ゲート絶縁膜１８上にゲート電極１９ａ及び配線等を形成するための導電膜を形成する。導電膜を公知の写真製版法を用いて所望の形状にパターニングし、ゲート電極１９ａ、保持容量の上部電極１９ｂ、及びゲート配線４（図１参照）を形成する。保持容量５２の上部電極１９ｂは、導電膜１５と対向するように形成する。ゲート電極１９ａ及び上部電極１９ｂとしては、Ｃｒ、Ｍｏ、Ｗ、及びＴａ、又はこれらを主成分とする合金膜等が用いられる。本実施の形態では、ＤＣスパッタ法により、Ｍｏを主成分とする合金膜を膜厚２００〜４００ｎｍに形成する。また、導電膜のエッチングは、硝酸とリン酸を混合した薬液を用いたウエットエッチング法により行った。
【００４６】
次に、ゲート電極１９ａをマスクとして、ゲート絶縁膜１８を介して半導体層１６に不純物を注入する。ここで、不純物は、Ｐ（リン）又はＢ（ボロン）等を用いる。Ｐを注入した場合、ｎ型ＴＦＴを形成することができる。また、ゲート電極１９ａの加工をｎ型ＴＦＴ用ゲート電極とｐ型ＴＦＴ用ゲート電極の２回に分けて行う場合、同一基板上にｎ型とｐ型のＴＦＴを作り分けて、ＣＭＯＳ構造のＴＦＴ装置を形成することができる（図示せず）。Ｐ又はＢの不純物の注入は、イオンドーピング法を用いて行う。このイオンドーピング法においては、ガラス基板１１の表面に対して垂直方向からイオンを照射してもよいが、斜め方向からイオンを照射してもよい。
【００４７】
イオンドーピング法により、半導体層１６に不純物が注入されたソース領域１６ａ及びドレイン領域１６ｂが形成されると同時にゲート電極１９ａによりマスクされ不純物が注入されなかったチャネル領域１６ｃが形成される。上述したように、半導体層１６の保持容量下部領域１６ｄ上に導電膜１５が形成されていて、当該導電膜１５の膜厚は略２５ｎｍ以下と薄い。このため、例えば、導電膜１５が保持容量５２の上部電極１９ｂに覆われずにはみ出している領域がある場合、はみ出した領域の半導体層１６の保持容量下部領域１６ｄにも不純物が注入される。これにより、導電膜１５と半導体層１６との間のオーミック性コンタクトを得ることができる。また、導電膜１５が上部電極１９ｂに覆われずにはみ出している領域がない場合においても、イオン照射をガラス基板１１の表面に対して斜め方向から行うことによって、保持容量下部領域１６ｄに不純物を注入することができる。以上の工程により、図６（ａ）に示すように、ＴＦＴ５１が形成される領域において、ゲート電極１９ａ、ゲート絶縁膜１８、及び半導体層１６の積層構造が形成される。また、保持容量５２が形成される領域において、保持容量の上部電極１９ｂ、ゲート絶縁膜１８、導電膜１５、及び保持容量下部領域１６ｄの積層構造が形成される。
【００４８】
次に、図６（ｂ）に示すように、ゲート電極１９ａ、上部電極１９ｂ、及びゲート絶縁膜１８上に第１層間絶縁膜２０を形成する。本実施の形態では、第１層間絶縁膜２０は、ＣＶＤ法を用いて膜厚５００〜７００ｎｍのＳｉＯ２膜を形成する。そして、窒素雰囲気中で４５０℃に加熱したアニール炉に１時間程度保持する。これは、半導体層１６のソース領域１６ａ及びドレイン領域１６ｂに注入された不純物元素を活性化させるために行う。なお、第１層間絶縁膜２０は、ＳｉＯ２膜に限らず、ＳＩＮ膜又は有機膜等でもよい。
【００４９】
そして、ゲート絶縁膜１８及び第１層間絶縁膜２０を公知の写真製版法を用いて所望の形状にパターニングする。ここでは、半導体層１６のソース領域１６ａに到達する第１コンタクトホール２１ａ及びドレイン領域１６ｂに到達する第２コンタクトホール２１ｂを形成する。第１コンタクトホール２１ａ及び第２コンタクトホール２１ｂを形成することにより、半導体層１６のソース領域１６ａ及びドレイン領域１６ｂが露出する。本実施の形態では、ＣＨＦ３、Ｏ２、及びＡｒの混合ガスを用いたドライエッチングにより、第１コンタクトホール２１ａ及び第２コンタクトホール２１ｂを形成する。
【００５０】
その後、第１コンタクトホール２１ａ内、第２コンタクトホール２１ｂ内、及び第１層間絶縁膜２０上に導電膜を形成する。そして、公知の写真製版法を用いて導電膜を所望の形状にパターニングする。これにより、信号線であるソース電極２２ａ、ドレイン電極２２ｂ、及びソース配線５（図１参照）を形成する。本実施の形態では、ソース電極２２ａ、ドレイン電極２２ｂ、及びソース配線５は、ＤＣスパッタ法により、Ｍｏ膜、Ａｌ膜、及びＭｏ膜を連続して形成したＭｏ／Ａｌ／Ｍｏの積層構造とする。Ａｌ膜の膜厚は、２００〜４００ｎｍ、Ｍｏ膜の膜厚は、５０〜１５０ｎｍとする。また、ソース電極２２ａ及びドレイン電極２２ｂのエッチングは、ＳＦ６とＯ２の混合ガス及びＣｌ２とＡｒの混合ガスを用いたドライエッチング法により行う。以上の工程により、ソース領域１６ａ上では、半導体層１６に接続されるソース電極２２ａが形成される。また、ドレイン領域１６ｂ上では、半導体層１６に接続されるドレイン電極２２ｂが形成される。
【００５１】
以上の一連の工程により、ＴＦＴ５１及び保持容量５２を形成することができる。本実施の形態では、ＴＦＴ５１に直列に接続される保持容量５２の下部電極を、半導体層１６及び導電膜１５の積層構造とする。すなわち、低抵抗である導電膜１５、及び導電膜１５の下層に形成されている半導体層１６を保持容量５２の下部部電極とすることにより、下部電極に所望の電圧を確実に印加することができる。このため、安定した容量を有する保持容量５２を形成することができるという効果を奏する。また、半導体層１６の端部を、２０度以上５０度以下のテーパ角度を有するテーパ形状とし、導電膜１５の端部を５０度以下のテーパ角度を有するテーパ形状とすることにより、ゲート絶縁膜破壊を低減し、更に保持容量５２の上部電極１９ｂの断線を低減することができる。また、寄生トランジスタが形成されることを防止することができる。以上により、ＴＦＴの特性を向上させることができる。
【００５２】
上述に示す工程で形成されたＴＦＴ装置をアクティブマトリクス型の表示装置に適用する場合、さらにドレイン電極２２ｂに画素電極等を接続する。以下、図６（ｂ）に示すＴＦＴ装置に画素電極等を形成したＴＦＴ装置を示した図７を用いて、その製造方法について説明する。
【００５３】
図７に示すように、第１層間絶縁膜２０、ソース電極２２ａ、及びドレイン電極２２ｂ上に第２層間絶縁膜２３を形成する。そして、第２層間絶縁膜２３に、公知の写真製版法を用いてドレイン電極２２ｂに到達するように第３コンタクトホール２４を形成する。本実施の形態では、第２層間絶縁膜２３は、ＣＶＤ法を用いて膜厚２００〜３００ｎｍのＳｉＮ膜を形成する。第３コンタクトホール２４は、ＣＦ４及びＯ２の混合ガスを用いたドライエッチングによって形成する。そして、第２層間絶縁膜２３上にＩＴＯ又はＩＺＯ等の透明性を有する導電膜を形成し、公知の写真製版法により所望の形状にパターニングし、画素電極２５を形成する。本実施の形態では、導電膜は、Ａｒガス、Ｏ２ガス、及びＨ２Ｏガスを混合したガスを用いたＤＣスパッタ法により、加工性に優れた非晶質の透明導電膜を形成する。ここで、画素電極２５は、第３コンタクトホール２４を介して、ドレイン電極２２ｂに接続されるようにパターニングされる。また、導電膜のエッチングは、シュウ酸を主成分とする薬液を用いたウエットエッチング法により行う。この後は、不要なレジストを除去してアニールを行い、非晶質の透明導電膜からなる画素電極２５を結晶化させる。これにより、表示装置用いられるＴＦＴ装置が形成される。
【００５４】
本実施の形態では、半導体層１６の保持容量下部領域１６ｄ上にのみ導電膜１５を形成した。すなわち、保持容量５２の下部電極となる半導体層１６上に低抵抗の導電膜１５を形成し、当該導電膜１５及び導電膜１５の下層の半導体層１６を保持容量の下部電極として機能させることにより、電圧依存性を低減した保持容量を形成することができる。このとき、半導体層１６の端部の形状を２０度以上５０度以下のテーパ角度を有する形状とする。また、導電膜１５の端部の形状を５０度以下のテーパ角度を有する形状とする。半導体層１６及び導電膜１５のテーパ角度を５０度以下とすることにより、ゲート絶縁膜１８のカバレッジ不良を低減することができ、電界集中によるゲート絶縁膜破壊及び保持容量５２の上部電極１９ｂの断線を防止することができる。これにより、電圧依存性を低減した安定した容量を形成することができる。また、半導体層１６のテーパ角度を２０度以上とすることにより、半導体層１６に寄生トランジスタが形成されることを防止することができる。以上により、ＴＦＴの特性を向上させることができる。また、ＳｉＯ２膜１２ｂの半導体層１６が形成されている領域の近傍は、水平面に対して傾きを有する。この傾きは、半導体層１６の端部における半導体層１６の底面と側面のなす角度より小さい。これにより、半導体層１６とゲート絶縁膜１８との応力を低減することができるため、ゲート絶縁膜１８のクラックの発生を防止することができ、これによりゲート電極１９ａの断線を防止することができる。
【００５５】
実施の形態２．
次に、実施の形態２にかかる表示装置について図９を参照して説明する。図９（ａ）は、実施の形態２にかかるＴＦＴ装置の断面図であって、ソース電極２２ａ及びドレイン電極２２ｂまで形成したものである。また、図９（ｂ）は、図９（ａ）にさらに画素電極２５まで形成したＴＦＴ装置の断面図である。図９に示す実施の形態２にかかるＴＦＴ装置において、図２乃至図７に示す実施の形態１と同一構成要素には同一の符号を付し、その詳細な説明は省略する。
【００５６】
図９に示すＴＦＴ装置において、図２乃至図７に示す実施の形態１と異なる点は、導電膜１５を半導体層１６の保持容量下部領域１６ｄ上だけでなく、半導体層１６のドレイン領域１６ｂ及びソース領域１６ａ上にも形成する点である。
【００５７】
以下、実施の形態２にかかるＴＦＴ装置について詳細に説明する。すなわち、図９（ａ）及び（ｂ）に示すように、導電膜１５が、半導体層１６の保持容量下部領域１６ｄ上に加えて、半導体層１６のソース領域１６ａ及びドレイン領域１６ｂ上にも形成される。これにより、第１コンタクトホール２１ａ及び第２コンタクトホール２１ｂを形成する場合、第１コンタクトホール２１ａ及び第２コンタクトホール２１ｂが半導体層１６を突き抜けることを防止することができる。また、導電膜１５を保持容量５２からＴＦＴ５１まで延在させることにより、ＴＦＴ５１と保持容量５２との間の配線接続抵抗を低減することができる。さらに、導電膜１５に、Ｍｏ又はＭｏを主成分とする膜を用いる場合、第１コンタクトホール２１ａ及び第２コンタクトホール２１ｂを形成する際に、ドライエッチングガスによって生成されるデポ物が付着しにくくなる。このため、ソース電極２２ａ及びドレイン電極２２ｂと、半導体層１６とのコンタクト特性を向上させることができる。以上により、表示装置の表示品質を向上させることができる。
【００５８】
また、実施の形態２にかかるＴＦＴ装置の製造方法において、実施の形態１と異なる点は、導電膜１５のパターニング形状が異なる点のみである。また、公知のハーフトーンマスクを用いてフォトレジスト１７を形成する場合は、フォトレジスト１７を最も厚く形成する領域のフォトレジストを、半導体層１６の保持容量下部領域１６ｄ上からドレイン領域１６ｂまで延在させてソース領域１６ａ上にも形成することを除けば、実施の形態１と同一であるので詳細な説明は省略する。なお、図９に示すＴＦＴ装置において、導電膜１５は、保持容量下部領域１６ｄ上からドレイン領域１６ｂ上まで延在させているが、必ずしも延在させる必要はない。すなわち、導電膜１５は、ドレイン領域１６ｂ及び保持容量下部領域１６ｄ上にのみ形成してもよい。この場合、ＴＦＴ５１と保持容量５２との間の配線接続抵抗を低減させる効果は無いものの、第２コンタクトホール２１ｂを開口する際に、第２コンタクトホール２１ｂが半導体層１６を突き抜けることを防止することができるという効果を奏する。これにより、表示装置の表示品質を向上させることができる。なお、実施の形態２においても、導電膜１５の膜厚を略２５ｎｍ以下とする。このため、導電膜１５の下層であっても、イオンドーピングによって、半導体層１６のソース領域１６ａ及びドレイン領域１６ｂに不純物を注入することは可能である。
【００５９】
本実施の形態では、半導体層１６の保持容量下部領域１６ｄ上に導電膜１５を形成する。これにより、実施の形態１と同様の効果を奏する。また、半導体層１６の端部の形状を２０度以上５０度以下のテーパ形状とし、導電膜１５の端部の形状を５０度以下のテーパ形状とする。これにより、ＴＦＴの特性を向上させることができる。さらに、半導体層１６の保持容量下部領域１６ｄ上に加えて、ソース領域１６ａ及びドレイン領域１６ｂ上にも導電膜１５を形成したため、第１及び第２コンタクトホール２１ａ、２１ｂを開口する際に、半導体層１６を突き抜けることを防止することができるという効果を奏する。
【００６０】
実施の形態３．
実施の形態３にかかるＴＦＴ装置について図１０を参照して説明する。図１０に示すＴＦＴ装置において、図２乃至図７に示す実施の形態１にかかるＴＦＴ装置と異なる点は、導電膜１５を半導体層１６の保持容量下部領域１６ｄ上だけでなく、半導体層１６のドレイン領域１６ｂ及びソース領域１６ａに形成する点、ソース電極２６は直接ソース領域１６ａに接続されずに、第２層間絶縁膜２３上に形成される接続電極２９、後述する第１上部コンタクトホール２７ａ、及び第４コンタクトホール２７ｃを介してソース領域１６ａに接続される点、第２層間絶縁膜２３上に形成される画素電極２８は後述する第２上部コンタクトホール２７ｂを介してドレイン領域１６ｂに接続される点である。
【００６１】
以下、実施の形態３にかかるＴＦＴ装置について図１０（ｃ）を用いて詳細に説明する。図１０（ｃ）に示すＴＦＴ装置において、半導体層１６上に形成される導電膜１５は、ソース領域１６ａ及びドレイン領域１６ｂにも形成されている。第１層間絶縁膜２０上にソース電極２６が形成されている。また、ゲート絶縁膜１８及び第１層間絶縁膜２０には第１コンタクトホール２１ａ及び第２コンタクトホール２１ｂが形成されている。また、第１層間絶縁膜２０及びソース電極２６上に第２層間絶縁膜２３が形成され、第２層間絶縁膜２３には、第５コンタクトホール２３ａ及び第６コンタクトホール２３ｂが形成されている。第１コンタクトホール２１ａと第５コンタクトホール２３ａはそれぞれ同じ位置に重なって形成されている。また、第２コンタクトホール２１ｂと第６コンタクトホール２３ｂはそれぞれ同じ位置に重なって形成されている。そして、それぞれソース領域１６ａ上に形成された導電膜１５と、ドレイン領域１６ｂ上に形成された導電膜１５に到達する。さらに、第２層間絶縁膜２３には、ソース電極２６に到達するように、第４コンタクトホール２７ｃが形成されている。そして、第２層間絶縁膜２３上に、画素電極２８及び接続電極２９が形成されている。画素電極２８は、第２コンタクトホール２１ｂ及び第６コンタクトホール２３ｂからなる第２上部コンタクトホール２７ｂを介して、ドレイン領域１６ｂ上に形成されている導電膜１５に接続されている。また、接続電極２９は、第１コンタクトホール２１ａ及び第５コンタクトホール２３ａからなる第１上部コンタクトホール２７ａを介して、ソース領域１６ａ上に形成されている導電膜１５に接続されていて、さらに、第４コンタクトホール２７ｃを介してソース電極２６と接続されている。すなわち、接続電極２９は、第４コンタクトホール２７ｃ及び第１上部コンタクトホール２７ａを介してソース電極２６とソース領域１６ａ上に形成される導電膜１５とを接続している。ここでは図示しないが、画素電極２８により、液晶や自発光材料等の電気光学材料に電圧が印加されることにより、表示装置の表示が行われる。
【００６２】
実施の形態１及び２では、第１層間絶縁膜２０及びゲート絶縁膜１８に第１コンタクトホール２１ａ及び第２コンタクトホール２１ｂを形成し、ソース電極２２ａ及びドレイン電極２２ｂを形成し、その後、さらに、第２層間絶縁膜２３を形成し、画素電極２５とドレイン電極２２ｂとを接続するために、第３コンタクトホール２４を形成しなければならなかった。一方、本実施の形態では、第１上部コンタクトホール２７ａ、第２上部コンタクトホール２７ｂ、及び第４コンタクトホール２７ｃを同時にパターニングし、ソース電極２６と導電膜１５とを、画素電極２８と同じく透明性導電膜である接続電極２９により接続する。これにより、写真製版工程数を削減することができ、表示装置の生産性が向上する。また、第１上部コンタクトホール２７ａ及び第２上部コンタクトホール２７ｂの底部に導電膜１５を形成したため、コンタクトホール形成の際の突き抜けを防止することができる。また、低抵抗である導電膜１５も保持容量５２の下部電極として機能させることにより、下部電極に所望の電圧を印加することができ、安定した容量を形成することができる。以上により、電圧依存性を低減した保持容量を形成することができるため、絶縁膜厚に対応した所望の容量値を有する保持容量を形成でき、初期故障の少ない表示装置を得ることができる。
【００６３】
次に、実施の形態３にかかる表示装置の製造方法について図１０（ａ）乃至（ｃ）を用いて説明する。図１０（ａ）に示すように、半導体層１６上に形成される導電膜１５が、ドレイン領域１６ｂまで延在され、またソース領域１６ａ上にも形成されている。そして、実施の形態１と同様に、ゲート絶縁膜１８、ゲート電極１９ａ、上部電極１９ｂ、及び第１層間絶縁膜２０を形成する。そして、第１層間絶縁膜２０まで形成した後、第１層間絶縁膜２０上に導電膜を形成し、公知の写真製版法を用いて所望の形状にパターニングする。これにより、ソース電極２６及びソース配線５（図１参照）を形成する。ソース電極２６及びソース配線５としては、上述したように、Ｍｏ／Ａｌ／Ｍｏの積層構造を用いるが、実施の形態３において、ソース電極２６が他の配線と接続される箇所は、当該ソース電極２２ａ上層のみである。すなわち、第１層間絶縁膜２０側において、ソース電極２６は他の配線と接続されないため、第１層間絶縁膜２０側のＭｏ膜は形成しなくてもよく、上層がＭｏ膜で下層がＡｌ膜もしくはＡｌ合金膜からなる積層膜としてもよい。
【００６４】
次に、図１０（ｂ）に示すように、ソース電極２６及びソース配線５上に第２層間絶縁膜２３を形成する。本実施の形態では、第２層間絶縁膜２３は、ＣＶＤ法により膜厚２００〜３００ｎｍのＳｉＮ膜を形成する。その後、公知の写真製版法及びエッチング法を用いて、第２層間絶縁膜２３に、ソース電極２６に到達する第４コンタクトホール２７ｃを形成する。このとき、ソース領域１６ａ上に形成された導電膜１５に到達するように、第２層間絶縁膜２３、第１層間絶縁膜２０、及びゲート絶縁膜１８に第１上部コンタクトホール２７ａを形成する。また、ドレイン領域１６ｂ上に形成された導電膜１５に到達するように、第２層間絶縁膜２３、第１層間絶縁膜２０、及びゲート絶縁膜１８に第２上部コンタクトホール２７ｂを形成する。本実施の形態では、第１上部コンタクトホール２７ａ、第２上部コンタクトホール２７ｂ、及び第４コンタクトホール２７ｃの開口は、ＣＦ４及びＯ２の混合ガスを用いたドライエッチング法により行う。
【００６５】
そして、図１０（ｃ）に示すように、第２層間絶縁膜２３上に画素電極２８及び接続電極２９を形成する。画素電極２８及び接続電極２９は、ＩＴＯ又はＩＺＯ等の透明性を有する導電膜を用いる。そして、公知の写真製版法により所望の形状にパターニングする。ここで、接続電極２９は、第４コンタクトホール２７ｃを介してソース電極２６と接続され、かつ、第１上部コンタクトホール２７ａを介してソース領域１６ａ上に形成された導電膜１５に接続されるように形成される。また、画素電極２８は、第２上部コンタクトホール２７ｂを介して、ドレイン領域１６ｂ上に形成された導電膜１５と接続されるように形成される。本実施の形態では、画素電極２８及び接続電極２９となる導電膜は、Ａｒガス、Ｏ２ガス、及びＨ２Ｏガスを混合したガスを用いて、ＤＣスパッタ法により、加工性に優れた非晶質の透明導電膜を用いる。また、導電膜のエッチングは、シュウ酸を主成分とする薬液を用いたウエットエッチング法により行う。この後は、不要なレジストを除去してアニールを行い、非晶質の透明導電膜からなる画素電極２８及び接続電極２９を結晶化させる。これにより、表示装置用いられるＴＦＴ装置が形成される。
【００６６】
本実施の形態では、半導体層１６の保持容量下部領域１６ｄ上に導電膜１５を形成する。これにより、実施の形態１と同様の効果を奏する。また、半導体層１６の端部の形状を２０度以上５０度以下のテーパ形状とする。そして、導電膜１５の端部の形状を５０度以下のテーパ形状とする。以上により、ＴＦＴの特性を向上させることができる。さらに、半導体層１６の保持容量下部領域１６ｄ上に加えて、ソース領域１６ａ及びドレイン領域１６ｂ上にも導電膜１５を形成したため、第１及び第２上部コンタクトホール２７ａ、２７ｂを開口する際に、半導体層１６を突き抜けることを防止することができる。また、画素電極２８とドレイン領域１６ｂ上の導電膜１５とを接続する第２上部コンタクトホール２７ｂの形成工程、及び接続電極２９とソース領域１６ａ上の導電膜１５とを接続するコンタクトホールの形成工程を１工程としたため、製造工程数を低減することができる。これにより、表示装置の生産性を向上させることができる。また、画素電極２８とドレイン領域１６ｂ上の導電膜１５、及び接続電極２９とソース領域１６ａ上の導電膜１５とを１つのコンタクトホールで接続しているため、コンタクト抵抗を低減することができる。
【００６７】
なお、本発明は上述した実施の形態のみに限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。例えば、実施の形態２及び３において、導電膜１５は、半導体層１６の保持容量下部領域１６ｄからドレイン領域１６ｂまで延在させているが、必ずしも延在させなくてもよい。また、導電膜１５は、第１コンタクトホール２１ａ及び第２コンタクトホール２１ｂのうち少なくとも一方の底部にのみ形成してもよい。
【図面の簡単な説明】
【００６８】
【図１】実施の形態１にかかる表示装置に用いられるＴＦＴアレイ基板の構成を示す平面模式図である。
【図２】実施の形態１にかかるＴＦＴ装置を示す断面図である。
【図３】実施の形態１にかかるＴＦＴ装置の製造方法を示す製造工程断面図である。
【図４】実施の形態１にかかるＴＦＴ装置の製造方法を示す製造工程断面図である。
【図５】実施の形態１にかかるＴＦＴ装置の製造方法を示す製造工程断面図である。
【図６】実施の形態１にかかるＴＦＴ装置の製造方法を示す製造工程断面図である。
【図７】実施の形態１にかかるＴＦＴ装置であって、画素電極まで形成したＴＦＴ装置を示す断面図である。
【図８】ＴＦＴ装置の一部を示す断面図である。
【図９】実施の形態２にかかるＴＦＴ装置を示す断面図である。
【図１０】実施の形態３にかかるＴＦＴ装置の製造方法を示す製造工程断面図である。
【符号の説明】
【００６９】
１  ＴＦＴアレイ基板、２  表示領域、３  額縁領域、４  ゲート配線、５  ソース配線、６  画素、７  ゲート信号駆動回路、８  ソース信号駆動回路、９  ＴＦＴ、１０  保持容量、  １１  基板、１２、９１  下地膜、１２ａ  ＳｉＮ膜、１２ｂ  ＳｉＯ２膜、１３  非晶質半導体膜、１４  多結晶半導体膜、１５、９３  導電膜、１６、９２  半導体層、１７  フォトレジスト、１８、９４  ゲート絶縁膜、１９ａ  ゲート電極、１９ｂ  上部電極、２０  第１層間絶縁膜、２１ａ  第１コンタクトホール、２１ｂ  第２コンタクトホール、２２ａ、２６  ソース電極、２２ｂ  ドレイン電極、２３  第２層間絶縁膜、２３ａ  第５コンタクトホール、２３ｂ  第６コンタクトホール、２４  第３コンタクトホール、２５、２８  画素電極、２７ａ  第１上部コンタクトホール、２７ｂ  第２上部コンタクトホール、２７ｃ  第４コンタクトホール、２９  接続電極、５１  ＴＦＴ、５２  保持容量、５２ａ  保持容量配線
【図１】
2009099824.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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