(57)【要約】【課題】  広帯域の高周波回路に対して良好にリーク遮断を行うことができるＥＢＧ素子を提供する。【解決手段】  基板１００の絶縁膜１０１上のアンテナ１０２は、絶縁膜１０１中の伝送路１０４に接続されており、その近傍にはＭＩＭ（積層型薄膜キャパシタ）１１０が多数形成されている。ＭＩＭ１１０の一方の電極は、基板１００の裏面側のＧＮＤ電極１１２に接続されており、他方の電極は、給電線１１４に接続されている。ＭＩＭ１１０の誘電体膜１１０ａとして、印加電圧によってキャパシタンスが変化するペロブスカイト系の誘電体材料，例えばＢＳＴＯ（（Ｂａ，Ｓｒ）ＴｉＯ３）が使用される。このため、給電線１１４に対する印加電圧を変化させることで、ＥＢＧ素子の遮断周波数，すなわち、アンテナ１０２や伝送路１０４からのリーク成分の遮断周波数を変化させることができる。【選択図】図１
2009021770.tif 000002
【特許請求の範囲】
【請求項１】
キャパシタ及びインダクタによって高周波回路からのリーク成分を遮断するＥＢＧ素子であって、
前記キャパシタの誘電体膜を、電圧の印加によってキャパシタンスが変化する材料によって形成するとともに、前記キャパシタに電圧を印加する給電手段を設けたことを特徴とするＥＢＧ素子。
【請求項２】
前記キャパシタと前記インダクタが直列に接続されており、前記給電手段は、前記インダクタを介して前記キャパシタに電圧を印加することを特徴とする請求項１記載のＥＢＧ素子。
【請求項３】
抵抗，キャパシタ及びインダクタによって高周波回路からのリーク成分を遮断するＥＢＧ素子であって、
前記キャパシタの誘電体膜を、電圧の印加によってキャパシタンスが変化する材料によって形成するとともに、前記キャパシタに電圧を印加する給電手段を設けたことを特徴とするＥＢＧ素子。
【請求項４】
前記インダクタと前記抵抗とを直列に接続したものと、前記キャパシタとが並列に接続されており、前記給電手段は、前記キャパシタに電圧を印加することを特徴とする請求項３記載のＥＢＧ素子。
【請求項５】
前記誘電体膜として、ペロブスカイト系の誘電体材料を使用したことを特徴とする請求項１〜４のいずれかに記載のＥＢＧ素子。
【請求項６】
請求項１〜５のいずれかに記載のＥＢＧ素子を複数形成したことを特徴とするＥＢＧ素子のアレイ構造。
【請求項７】
前記アレイ構造に含まれている各ＥＢＧ素子の遮断特性が、いずれのＥＢＧ素子も同一であることを特徴とする請求項６記載のＥＢＧ素子のアレイ構造。
【請求項８】
遮断特性が異なるＥＢＧ素子が含まれることを特徴とする請求項６記載のＥＢＧ素子のアレイ構造。
【請求項９】
請求項１〜５のいずれかに記載のＥＢＧ素子もしくは請求項６〜８のいずれかに記載のＥＢＧ素子のアレイ構造を、伝送線路の近傍に形成したことを特徴とする高周波回路。
【請求項１０】
前記伝送線路がアンテナ用の伝送路であることを特徴とする請求項９記載の高周波回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アンテナその他の伝送線路などにおいてリーク成分を遮断するためのＥＢＧ（Electromagnetic band gap）素子及びそれを利用した高周波回路に関する。
【背景技術】
【０００２】
ＥＢＧ素子は、例えば下記特許文献１〜３にあるようにインダクタとキャパシタの並列回路によって構成されており、下記特許文献４ないし５にあるように、アンテナ伝送線路からのリーク遮断に用いられている。下記非特許文献１には、ＥＢＧ素子を構成するキャパシタをシリコン基板表面に形成するとともに、インダクタを貫通ビアホールにより形成した例が開示されており、下記非特許文献２には、キャパシタ及びインダクタのいずれもシリコン基板表面に形成した例が開示されている。
【特許文献１】米国特許第６９３３８１２号公報
【特許文献２】米国特許第６９４３６５０号公報
【特許文献３】米国特許第７０３０４６３号公報
【特許文献４】米国特許第７０４２４１９号公報
【特許文献５】米国特許第７１５１５０７号公報
【非特許文献１】(L.L.W. Leung et al, IEEE MTT-S, International Microwave Symposium (2006) p.594)
【非特許文献２】(D. Sievenpiper et al., IEEE Trans Microwave Theory Tec., Vol.47, No.11 (1999) p.2059)
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、従来のＥＢＧ素子は、インダクタとキャパシタの値がいずれも固定となっている。このため、共振周波数も一定となり、高周波回路からのリーク成分の遮断周波数帯が固定されてしまう。従って、例えば、ＵＷＢ帯通信のように数ＧＨｚ帯付近の広い高周波回路のリーク遮断，及びミリ波帯付近の周波数帯のリーク遮断に十分に対応できないという不都合がある。
【０００４】
本発明は、以上の点に着目したもので、広帯域の高周波回路に対して良好にリーク遮断を行うことができるＥＢＧ素子を提供することを、その目的とする。
【課題を解決するための手段】
【０００５】
前記目的を達成するため、本発明は、キャパシタ及びインダクタによって高周波回路からのリーク成分を遮断するＥＢＧ素子であって、前記キャパシタの誘電体膜を、電圧の印加によってキャパシタンスが変化する材料によって形成するとともに、前記キャパシタに電圧を印加する給電手段を設けたことを特徴とする。主要な形態の一つによれば、前記キャパシタと前記インダクタが直列に接続されており、前記給電手段は、前記インダクタを介して前記キャパシタに電圧を印加することを特徴とする。
【０００６】
他の発明は、抵抗，キャパシタ及びインダクタによって高周波回路からのリーク成分を遮断するＥＢＧ素子であって、前記キャパシタの誘電体膜を、電圧の印加によってキャパシタンスが変化する材料によって形成するとともに、前記キャパシタに電圧を印加する給電手段を設けたことを特徴とする。主要な形態の一つによれば、前記インダクタと前記抵抗とを直列に接続したものと、前記キャパシタとが並列に接続されており、前記給電手段は、前記キャパシタに電圧を印加することを特徴とする。更に他の形態によれば、前記誘電体膜として、ペロブスカイト系の誘電体材料を使用したことを特徴とする。
【０００７】
本発明のＥＢＧ素子のアレイ構造は、前記いずれかのＥＢＧ素子を複数形成したことを特徴とする。主要な形態の一つは、前記アレイ構造に含まれている各ＥＢＧ素子の遮断特性が、いずれのＥＢＧ素子も同一であることを特徴とする。他の形態の一つは、遮断特性が異なるＥＢＧ素子が含まれることを特徴とする。
【０００８】
本発明の高周波回路は、前記ＥＢＧ素子もしくはアレイ構造を伝送線路の近傍に形成したことを特徴とする。主要な形態の一つは、前記伝送線路がアンテナ用の伝送路であることを特徴とする。本発明の前記及び他の目的，特徴，利点は、以下の詳細な説明及び添付図面から明瞭になろう。
【発明の効果】
【０００９】
本発明によれば、キャパシタの誘電体膜として、電圧の印加によってキャパシタンスが変化する材料を使用するので、信号の周波数に対応してリーク遮断周波数を設定することができ、広帯域の高周波回路に対して良好にリーク遮断を行うことができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明を実施するための最良の形態を、実施例に基づいて詳細に説明する。
【実施例１】
【００１１】
図１には、本実施例のＥＢＧ素子をアンテナ回路に適用した例が示されている。同図(A)は主要部の断面図，(B)は主要部の平面図である。基板１００の絶縁膜１０１の主面上にはアンテナ１０２が形成されている。このアンテナ１０２は、絶縁膜１０１内部に形成された伝送路１０４に接続されており、伝送路１０４は信号回路（図示せず）に接続されている。伝送路１０４の近傍には、ＭＩＭ（積層型薄膜キャパシタ）１１０が多数形成されている。ＭＩＭ１１０の一方の電極は、基板１００の裏面側のＧＮＤないしアース電極１１２に接続されており、他方の電極は、給電線１１４に接続されている。給電線１１４は、図の紙面垂直方向に連続して設けられており、多数のＭＩＭ１１０に対して共通に電圧を印加できるようになっている。
【００１２】
本実施例のＥＢＧ素子の等価回路を示すと、図１(C)のようになる。すなわち、ＭＩＭ１１０とＧＮＤ電極１１２との間の接続ホール部分がインダクタ１０９として作用し、これと、ＭＩＭ１１０とによってＥＢＧ素子が構成されている。更に、本実施例では、ＭＩＭ１１０の誘電体膜１１０ａとして、ペロブスカイト系の誘電体材料，例えばＢＳＴＯ（（Ｂａ，Ｓｒ）ＴｉＯ３）が使用される。ＢＳＴＯは、印加電圧によってキャパシタンスが変化する特性を備えている。このため、給電線１１４に対する印加電圧を変化させることで、図1(C)の直列共振周波数が変化し、ＥＢＧ素子としての遮断周波数，すなわち、アンテナ１０２や伝送路１０４からのリーク成分の遮断周波数を変化させることができる。
【００１３】
図２には、ＢＳＴＯの遮断特性のシミュレーション例が示されている。同図の縦軸は遮断周波数，横軸はキャパシタンスを示す。なお、印加電圧が「０Ｖ」のときのキャパシタンスを「１００％」として規格化して示している。同図に示すように、キャパシティを３０％（印加電圧７Ｖ）から１００％（印加電圧０Ｖ）まで変化させると、リーク遮断周波数は５．５ＧＨｚから３ＧＨｚまで変化する。
【００１４】
このように、本実施例によれば、ＥＢＧ素子を構成するキャパシタとして、印加電圧によりキャパシタンスが変化するＢＳＴＯを使用することとしたので、リーク遮断周波数を信号の周波数に応じて設定することができ、広い周波数帯域で良好なリーク遮断を行うことができる。すなわち、ＥＢＧ素子をチューナブル化することができる。例えば、広帯域の高周波回路に本実施例を適用すれば、扱う周波数に対応してＥＢＧ素子のリーク遮断周波数を設定することができる。
【００１５】
次に、図３〜図１９を参照しながら、本実施例の主要製造プロセスの一例を説明する。
＜ＭＩＭ形成＞
最初に、ＭＩＭを形成する工程について説明する。シリコン基板１を用意し（図３(A)参照）、その主面上に１００ｎｍの厚さのＳｉＯ２絶縁膜２をＣＶＤ法で形成する（図３(B)参照）。次に、このＳｉＯ２絶縁膜２上に、２５０ｎｍの膜圧の電極膜３，１５０ｎｍの誘電体薄膜４，２５０ｎｍの電極膜５を、順にスパッタリングなどにより成膜する（図３(C)，図４(A)及び(B)参照）。その後、誘電体薄膜４の誘電体特性を改善するために、６５０℃でリカバリーアニールを行い、電極膜５上に膜厚：１．５μｍのレジスト膜６を塗布形成する（図４(C)参照）。本実施例では、上述したように、誘電体薄膜４として、印加電圧によってキャパシタンスの値が変化するペロブスカイト系の誘電体材料，例えばＢＳＴＯ（（Ｂａ，Ｓｒ）ＴｉＯ３）が使用される。
【００１６】
次に、前記レジスト膜６を、所定のマスクによる露光・現像を行ってパターニングするとともに、１００℃でのポストアニール，ＵＶ照射を順次行う（図５(A)参照）。そして、このパターン化したレジスト膜６をマスクとし、ＢＣｌ３ガスをプロセスガスに使用してＲＩＥ（Reactive Ion Etching）を行う。これにより、基板上の電極膜３，誘電体薄膜４，電極膜５をＭＩＭ単位の大きさの四角形に分離する（図５(B)参照）。なお、このとき、下地のＳｉＯ２絶縁膜２を、できるかぎりエッチングしない条件で、ＲＩＥを行うようにする。その後、酸素ガス主体のアッシング工程及びウエット洗浄工程により、レジスト膜６を剥離除去する（図５(C)参照）。
【００１７】
次に、以上のようにしてＭＩＭを形成した基板主面上に、Ａｌ２Ｏ３絶縁膜７を、スパッタリングにより成膜する（図６(A)参照）。このときの膜厚は、１００ｎｍに設定する。そして、その上に、３μｍの膜厚のＳｉＯ２絶縁膜８をＣＶＤ法で形成するとともに（図６(B)参照）、このＳｉＯ２絶縁膜８の表面カバー用に、膜厚３μｍのレジスト膜９を塗布する（図６(C)参照）。
【００１８】
＜ホール形成＞
次に、以上のようにして形成したＭＩＭを基板１の裏面側に引き出すためのホールを形成する工程について説明する。前記図６(C)に示したシリコン基板１を裏返して、基板裏面にレジスト膜１０を塗布する（図７(A)参照）。そして、このレジスト膜１０を露光・現像してパターニングするとともに、１００℃のポストアニール，ＵＶ照射を順に行う（図７(B)参照）。次に、パターニングされたレジスト膜１０をマスクとし、フッ素系ガスを使用したＲＩＥをシリコン基板１に施し、ホール１ａを形成する（図８(A)参照）。その後、更に酸素ガス主体のアッシング工程及びウエット洗浄工程により、レジスト膜１０を剥離除去する（図８(B)参照）。
【００１９】
次に、希フッ酸処理により、ホール１ａに露出したＳｉＯ２絶縁膜２を除去する（図９(A)参照）。そして、基板上面全体に、５０ｎｍの膜厚のＴａバリア膜／１００ｎｍ膜厚のＣｕシード層１１を、順にスパッタリングにより成膜する（図９(B)参照）。なお、同図は、Ｔａバリア膜とＣｕシード層を区別して示していない。更に、電解メッキ法により、Ｃｕ膜１２を形成する（図１０(A)参照）。このときのＣｕ膜１２は、シリコン基板１のＲＩＥ（図８(A)参照）の際に形成されたホール１ａの内壁を十分被覆できる程度の膜厚とする。もしくは、ホール１ａ内全領域を十分埋め込む程度とする。
【００２０】
＜給電コンタクト形成＞
次に、ＭＩＭに給電するためのコンタクトをシリコン基板１の表面側に形成する工程について説明する。図１０(A)に示したシリコン基板１を裏返し、前記図６(C)で形成したＳｉＯ２絶縁膜８の表面カバー用レジスト膜９を、酸素ガス主体のアッシング工程及びウエット洗浄工程により剥離除去する（図１０(B)参照）。次に、基板主面上に、膜厚１．５μｍのレジスト膜１３を塗布する（図１１(A)参照）。次に、レジスト膜１３に、露光，現像，１００℃でのポストアニール，ＵＶ照射を行って、ホールパターンを転写する（図１１(B)参照）。
【００２１】
次に、レジスト膜１３をマスクにして、Ｃ４Ｆ８／Ｏ２／Ａｒガスを用いたＲＩＥをＳｉＯ２絶縁膜８に施すとともに、更に、ＢＣｌ３ガスを用いたＲＩＥをＡｌ２Ｏ３膜７に施す（図１２(A)参照）。これにより、ホール１３ａが形成される。その後、酸素ガス主体のアッシング工程及びウエット洗浄工程により、レジスト膜１３を剥離除去する（図１２(B)参照）。
【００２２】
次に、５０ｎｍの膜厚のＴａバリア膜／１００ｎｍの膜厚のＣｕシード層１４を、主面全体にスパッタ成膜するとともに（図１３(A)参照）、電解メッキ法によりＣｕ膜１５を形成する（図１３(B)参照）。このときのＣｕ膜１５の膜厚は、ＳｉＯ２絶縁膜８及びＡｌ２Ｏ３膜７のＲＩＥ（図１２(A)参照）の際に形成されたホール１３ａを十分埋め込める程度とする。その後、ＣＭＰ工程により、Ｃｕ膜１５ａ及びＴａバリア膜／Ｃｕシード層１４を除去する（図１４(A)参照）。この結果、Ｃｕ膜１５により、ＭＩＭの電極膜５に給電するためのコンタクト１５ａが形成される。
【００２３】
＜給電用配線及び伝送線路形成＞
次に、ＭＩＭに対する給電用配線及び伝送路を形成するための工程について説明する。上述したコンタクト１５ａ上に、３μｍの厚さのＳｉＯ２絶縁膜１６をＣＶＤ法で形成するとともに（図１４(B)参照）、その上に膜厚１．５μｍのレジスト膜１７を塗布する（図１５(A)参照）。次に、レジスト膜１７に、露光，現像，１００℃でのポストアニール，ＵＶ照射を順次行い、給電用配線及び伝送線路を形成するためのパターンを転写する（図１５(B)参照）。そして、このレジスト膜１７をマスクにして、Ｃ４Ｆ８／Ｏ２／Ａｒガスを用いたＲＩＥをＳｉＯ２絶縁膜１６に施し、トレンチ１６ａを形成する（図１６(A)参照）。その後、酸素ガス主体のアッシング工程及びウエット洗浄工程により、レジスト膜１７を剥離除去する（図１６(B)参照）。
【００２４】
次に、５０ｎｍの膜厚のＴａバリア膜／１００ｎｍ膜厚のＣｕシード層１８を、主面全体にスパッタリングにより成膜するとともに（図１７(A)参照）、電解メッキ法によりＣｕ膜１９を形成する（図１７(B)参照）。このとき、Ｃｕ膜１９は、ＳｉＯ２絶縁膜１６のＲＩＥ（図１６(A)参照）の際に形成されたトレンチ１６ａを十分埋め込める厚さとする。その後、ＣＭＰ工程により、Ｃｕ膜１９及びＴａバリア膜／Ｃｕシード層１８を順に除去する（図１８(A)参照）。以上のようにして、コンタクト１５ａに接続した給電用配線１９ａと、伝送線路１９ｂが形成される。
【００２５】
＜保護膜形成＞
次に、給電用配線１９ａ及び伝送線路１９ｂを形成した素子表面に、３μｍの厚さのＳｉＯ２絶縁膜２０をＣＶＤ法で形成するとともに（図１８(B)参照）、更に、５００ｎｍの厚さのＳｉＮ絶縁膜２１をＣＶＤ法で形成する（図１９参照）。なお、図３〜図１９の例は、伝送線路の左右にＭＩＭを形成しているが、図１(B)に示したように、伝送線路の下にＭＩＭを形成してもよい。
【実施例２】
【００２６】
次に、図２０〜図３２を参照しながら、本発明の実施例２について説明する。図２０には、本実施例の基本構成が示されている。同図(A)は主要部の断面図，同図(B)は主要部の斜視図である。これらの図において、基板２００の絶縁膜２０３中には、ＧＮＤ電極２０２が形成されており、このＧＮＤ電極２０２上に、多数のＭＩＭ２０４が所定間隔で形成されている。これらＭＩＭ２０４の一方の電極は前記ＧＮＤ電極２０２に接続している。これに対し、ＭＩＭ２０４の他方の電極は、コンタクト２０６，２０７，インダクタ導体２０８，伝送線路２０９，インダクタ導体２１０を介して、給電配線２１１に接続している。基板主面上，すなわち、前記伝送線路２０９上には、保護膜２１４が形成されている。
【００２７】
本実施例でも、前記実施例１と同様に、ＭＩＭ２０４の誘電体膜はペロブスカイト系の誘電体材料，例えばＢＳＴＯ（（Ｂａ，Ｓｒ）ＴｉＯ３）が使用されおり、印加電圧によってキャパシタンスが変化する特性を備えている。また、本実施例によれば、インダクタ導体２０８，２１０によるインダクタがＭＩＭ２０４に直列接続されており、このインダクタに対して給電配線２１１から共通の電圧が印加されるようになっている。すなわち、インダクタ導体２０８，２１０によるインダクタンスとＭＩＭ２０４によってＥＢＧ素子が構成されている。本実施例の等価回路も、前記実施例１と同様にインダクタとキャパシタの直列接続となる。
【００２８】
このように、本実施例によれば、薄膜のインダクタ導体によってインダクタンスを得ているため、新たな磁性薄膜などを加えずにチューナブルな遮断特性を得ることができ、広い周波数帯域でリーク遮断を行うことが可能となる。
【００２９】
次に、図２１〜図３２参照しながら、本実施例の主要製造プロセスの一例を説明する。
＜ＭＩＭ形成＞
最初に、本実施例におけるＭＩＭ形成工程から説明する。図２１(A)に示すように、シリコン基板３１を用意し、その主面上に３μｍの膜厚のＳｉＯ２絶縁膜３２をＣＶＤ法で形成する。その上に、膜厚５０ｎｍのメタル膜３３をスパッタ法で形成するとともに、膜厚３μｍのＧＮＤ層となるメタル膜３４，及び膜厚５０ｎｍのバリア膜３５を、それぞれＣＶＤ法で形成する。なお、メタル膜３３は、必ずしも必要でない。
【００３０】
次に、膜厚２５０ｎｍの電極膜３６，膜厚１５０ｎｍの誘電体薄膜３７，膜厚２５０ｎｍの電極膜３８を、それぞれスパッタリングで成膜する。その後、誘電体薄膜３７の誘電体特性を改善するために、リカバリーアニールを６５０℃で行う。そして、前記電極膜３８上に、膜厚１．５μｍの厚さのレジスト膜３９を塗布形成する。
【００３１】
次に、前記レジスト膜３９に対して、露光・現像によるパターニング，１００℃でのポストアニール，ＵＶ照射を行って、所定のパターンを転写する（図２１(B)参照）。そして、このパターニングしたレジスト膜３９をマスクとし、ＢＣｌ３ガスをプロセスガスに使用したＲＩＥを行い、バリア膜３５／電極膜３６／誘電体薄膜３７／電極膜３８をエッチングし、ＭＩＭ単位の大きさの四角形に分離する（図２１(C)参照）。このとき、下地のメタル膜３４を、できるかぎりエッチングしない条件でＲＩＥを行う。その後、酸素ガス主体のアッシング工程及びウエット洗浄工程により、レジスト膜３９を剥離除去する（図２２(A)参照）。
【００３２】
＜ＭＩＭ上のコンタクト形成＞
次に、シリコン基板３１上に形成したＭＩＭに給電するためのコンタクトの形成工程について説明する。主面上に、膜厚１００ｎｍのＡｌ２Ｏ３絶縁膜４０をスパッタ成膜するとともに、３μｍの膜厚のＳｉＯ２絶縁膜４１をＣＶＤ法で形成し、更に、膜厚１．５μｍのレジスト膜４２を塗布形成する（図２２(B)参照）。
【００３３】
次に、前記レジスト膜４２に対して、所定パターンの露光・現像，１００℃でのポストアニール，ＵＶ照射を順次行う（図２２(C)参照）。これにより、コンタクト用ホール形成用のパターンがレジスト膜４２に形成される。次に、このレジスト膜４２をマスクにして、Ｃ４Ｆ８／Ｏ２／Ａｒガスを用いたＳｉＯ２絶縁膜４１のＲＩＥ，ＢＣｌ３ガスを用いたＡｌ２Ｏ３膜４０のＲＩＥを順に行う（図２３(A)参照）。これにより、コンタクト用のホール４２ａが形成される。
【００３４】
次に、酸素ガス主体のアッシング工程及びウエット洗浄工程により、レジスト膜４２を剥離除去する（図２３(B)参照）。その後、５０ｎｍの膜厚のＴａバリア膜／１００ｎｍの膜厚のＣｕシード層４３をスパッタ成膜するとともに、電解メッキ法によりＣｕ膜４４を形成する（図２３(C)参照）。このときのＣｕ膜４４の膜厚は、コンタクト用のホール４２ａを十分埋め込める厚さとする。そして、ＣＭＰ工程により、Ｃｕ膜４４及びＴａバリア膜／Ｃｕシード層４３を除去する（図２４(A)参照）。これにより、ホール４２ａに、ＭＩＭ電極部に給電するためのＣｕビアによるコンタクトが形成される。
【００３５】
＜ＭＩＭに接続するインダクタ終端の給電配線形成＞
次に、以上のようにして形成したＭＩＭ用コンタクトに、インダクタの一方の端部を接続するとともに、インダクタの終端で電圧を印加する配線構造を形成する工程について説明する。主面上に、３μｍの膜厚のＳｉＯ２絶縁膜４５をＣＶＤ法で形成するとともに、１．５μｍの膜厚のレジスト膜４６を更に塗布形成する（図２４(B)参照）。そして、レジスト膜４６に、露光，現像，１００℃でのポストアニール，ＵＶ照射を行って、所定パターンを転写する（図２４(C)参照）。
【００３６】
次に、レジスト膜４６をマスクにして、Ｃ４Ｆ８／Ｏ２／Ａｒガスを用いたＲＩＥをＳｉＯ２絶縁膜４５に施し、ホール４５ａを形成する（図２５(A)参照）。その後、酸素ガス主体のアッシング工程及びウエット洗浄工程によりレジスト膜４６を剥離除去する（図２５(B)参照）。そして、５０ｎｍの膜厚のＴａバリア膜／１００ｎｍの膜厚のＣｕシード層４７をスパッタリングにより成膜するとともに、電解メッキ法によりＣｕ膜４８を形成する（図２５(C)参照）。このときのＣｕ膜４８の膜厚は、ＳｉＯ２絶縁膜４５のＲＩＥの際に形成されたホール４５ａ（図２５(B)参照）を埋め込める厚さとする。その後、ＣＭＰ工程により、Ｃｕ膜４８及びＴａバリア膜／Ｃｕシード層４７を除去する（図２６(A)参照）。
【００３７】
＜ＭＩＭに接続するインダクタ部の形成＞
次に、ＭＩＭに接続するインダクタ部を形成するための工程について説明する。主面上に、１０μｍの膜厚のＳｉＯ２絶縁膜４９をＣＶＤ法で形成するとともに、１．５μｍの膜厚のレジスト膜５０を更に塗布形成する（図２６(B)参照）。そして、レジスト膜５０に、露光，現像，１００℃でのポストアニール，ＵＶ照射を行って、インダクタ形成用のパターンを転写する（図２６(C)参照）。
【００３８】
次に、レジスト膜５０をマスクにして、Ｃ４Ｆ８／Ｏ２／Ａｒガスを用いたＲＩＥをＳｉＯ２絶縁膜４９に施し、ホール４９ａを形成する（図２７(A)参照）。その後、酸素ガス主体のアッシング工程及びウエット洗浄工程によりレジスト膜５０を剥離除去する（図２７(B)参照）。そして、５０ｎｍの膜厚のＴａバリア膜／１００ｎｍの膜厚のＣｕシード層５１をスパッタリングにより成膜するとともに、電解メッキ法によりＣｕ膜５２を形成する（図２８(A)参照）。このときのＣｕ膜５２の膜厚は、ＳｉＯ２絶縁膜４９のＲＩＥの際に形成されたホール４９ａ（図２７(B)参照）を埋め込める厚さとする。その後、ＣＭＰ工程により、Ｃｕ膜５２及びＴａバリア膜／Ｃｕシード層５１を除去する（図２８(B)参照）。
【００３９】
＜伝送線路の形成＞
次に、伝送線路の形成工程について説明する。主面上に、１０μｍの膜厚のＳｉＯ２絶縁膜５３をＣＶＤ法で形成するとともに、１．５μｍの膜厚のレジスト膜５４を更に塗布形成する（図２９(A)参照）。そして、レジスト膜５４に、露光，現像，１００℃でのポストアニール，ＵＶ照射を行って、伝送線路形成用のパターンを転写する（図２９(B)参照）。
【００４０】
次に、レジスト膜５４をマスクにして、Ｃ４Ｆ８／Ｏ２／Ａｒガスを用いたＲＩＥをＳｉＯ２絶縁膜５３に施し、ホール５３ａを形成する（図３０(A)参照）。その後、酸素ガス主体のアッシング工程及びウエット洗浄工程によりレジスト膜５４を剥離除去する（図３０(B)参照）。そして、５０ｎｍの膜厚のＴａバリア膜／１００ｎｍの膜厚のＣｕシード層５５をスパッタリングにより成膜するとともに、電解メッキ法によりＣｕ膜５６を形成する（図３１(A)参照）。このときのＣｕ膜５６の膜厚は、ＳｉＯ２絶縁膜５３のＲＩＥの際に形成されたホール５３ａ（図３０(B)参照）を埋め込める厚さとする。その後、ＣＭＰ工程により、Ｃｕ膜５６及びＴａバリア膜／Ｃｕシード層５５を除去する（図３１(B)参照）。
【００４１】
＜保護膜形成＞
次に、以上のようにして伝送線路を形成した素子主面上に、３μｍ厚のＳｉＯ２絶縁膜５７をＣＶＤ法で形成するとともに、５００ｎｍの厚さのＳｉＮ絶縁膜５８をＣＶＤ法で形成し、保護膜とする（図３２参照）。
【実施例３】
【００４２】
次に、図３３〜図３６を参照しながら、本発明の実施例３について説明する。図３３には、本実施例の主要部が示されており、基板３００の主面上にはＧＮＤ電極３０２が形成されており、このＧＮＤ電極３０２上に、ＭＩＭ３０４が形成されている。ＭＩＭ３０４の一方の電極は前記ＧＮＤ電極３０２に接続しており、他方の電極はコンタクト３０６を介して平面インダクタ３０８に接続している。各平面インダクタ３０８は、いずれも電圧印加線３０９に共通に接続している。
【００４３】
このように、本実施例では、ＥＢＧ素子が、薄膜のＬＣ直列回路によって構成されている。また、ＭＩＭ３０４の誘電体膜は、前記実施例と同様にＢＳＴＯのようなペロブスカイト系の誘電体材料が使用されており、印加電圧によってキャパシタンスが変化する特性を備えている。ＭＩＭ３０４には、電圧印加線３０９から平面インダクタ３０８を通じて電圧が印加される。
【００４４】
なお、本実施例では、ＭＩＭ３０４のキャパシタンス値や、平面インダクタ３０８のインダクタンス値が、前記実施例１や２と異なっている。このため、電圧印加線３０９に対する印加電圧とＥＢＧ素子としての遮断周波数の関係は、表１のようになっている。上述した実施例１及び２は、数ＧＨｚオーダーのＵＷＢ帯の帯域に対応する例であるのに対し、本実施例は、６０ＧＨｚオーダーのミリ波帯の帯域に対応する例であるためである。
【表１】
2009021770.tif 000003
【００４５】
次に、図３４〜図３６参照しながら、本実施例の主要製造プロセスの一例を説明する。なお、本実施例におけるＭＩＭ形成工程及びそのコンタクト形成工程は、上述した実施例２と同様であるので、同一の符号で図示することとし、コンタクト形成以後の工程について説明する。図３４(A)には、ＭＩＭ及びコンタクト形成後の様子が示されている。この図は、上述した実施例２の図２４(A)と同様である。
【００４６】
＜ＭＩＭに接続するインダクタ及びインダクタ終端の給電配線形成＞
次に、ＭＩＭ用のコンタクトにインダクタ部と、インダクタの終端で電圧を印加する配線構造を形成する工程について説明する。まず、図３４(B)に示すように、３μｍの厚さのＳｉＯ２絶縁膜７５をＣＶＤ法で主面上に形成するとともに、その上に膜厚１．５μｍのレジスト膜７６を塗布形成する（図３４(B)参照）。そして、前記レジスト膜７６に対して、露光，現像，１００℃でのポストアニール，ＵＶ照射を行い、スパイラルインダクタ部とインダクタ終端の電圧印加配線を形成するための導体パターンを転写形成する（図３４(C)参照）。
【００４７】
次に、上述したレジスト膜７６をマスクとしたＣ４Ｆ８／Ｏ２／ＡｒガスによるＲＩＥをＳｉＯ２絶縁膜７５に施し、コンタクト用のホール７５ａを形成する（図３５(A)参照）。その後、酸素ガス主体のアッシング工程及びウエット洗浄工程により、レジスト膜７６を剥離除去する（図３５(B)参照）。次に、ＳｉＯ２絶縁膜によってコイルパターンを形成するとともに、次に、５０ｎｍの膜厚のＴａバリア膜／１００ｎｍの膜厚のＣｕシード層７７をスパッタリングにより成膜する（図３５(C)参照）。その後、Ｃｕメッキを施すとともに、ＣＭＰ工程によってＴａバリア膜／Ｃｕシード層７７を除去し、Ｃｕによるコイルパターン７７ａを得る。
【００４８】
次に、電解メッキ法により、Ｃｕ膜７８を形成する（図３６(A)参照）。このときのＣｕ膜７８の膜厚は、ＳｉＯ２絶縁膜７５のＲＩＥ（図３５(A)参照）の際に形成されたホール７５ａを埋め込める厚さとする。そして、ＣＭＰ工程により、Ｃｕ膜７８及びＴａバリア膜／Ｃｕシード層７７を除去する（図３６(B)参照）。
【００４９】
＜保護膜形成＞
上述した実施例と同様に、素子表面をカバーするための保護膜として、３μｍの厚さのＳｉＯ２絶縁膜７９，５００ｎｍの厚さのＳｉＮ絶縁膜８０を、それぞれＣＶＤ法で形成する（図３６(C)参照）。
【実施例４】
【００５０】
次に、図３７〜図３９を参照しながら、本発明の実施例４について説明する。図３７(A)には、本実施例の基本的な構成が示されている。なお、上述した実施例と対応する構成要素には同一の符号を用いる。同図において、絶縁膜１０１中には抵抗膜１２０がＭＩＭ１１０に対応して形成されている。抵抗膜１２０の一方は、導体１２１，１２２，１２３を介して給電線１１４に接続されており、更に導体１２４を介してＭＩＭ１１０に接続されている。抵抗膜１２０の他方は、導体１２５，１２６を介してインダクタ導体１２７に接続されている。等価回路を示すと、図３７(B)に示すように、抵抗膜１２０の抵抗と、インダクタ導体１２７のインダクタの直列回路が、ＭＩＭ１１０に並列に接続された構成となる。上述した実施例は、いずれも直列共振回路であるが、本実施例は並列共振回路となる。
【００５１】
図３８，３９には、本実施例の主要製造工程が示されている。まず、図３８(A)に示す基板を得る。この基板は、上述した図１４(A)の左側において、ＭＩＭがなく、Ｔａバリア膜／Ｃｕシード層１１がＴａバリア膜／Ｃｕシード層１４に接続した状態となっている。この状態で、図３８(B)に示すように、抵抗膜４００を形成する。そして、この抵抗膜４００が形成された基板主面上に、上述した絶縁膜の形成→レジスト塗布→パターン転写→ＲＩＥ→レジスト除去→Ｔａバリア膜／Ｃｕシード層形成→電解メッキ→ＣＭＰの各工程の作業を行うことで、絶縁膜４０２中にコンタクト４０４，４０６ａ，４０６ｂ，４０８を形成する（図３９参照）。次に、同様の工程で、絶縁膜４１０中にコンタクト４１２，４１４を形成し、絶縁膜４２０中にコンタクト４２２を形成し、絶縁膜１６中に給電用配線１９ａと伝送線路１９ｂを形成する（図３９参照）。
【実施例５】
【００５２】
次に、図４０〜図４２を参照しながら、本発明の実施例５について説明する。図４０には、本実施例の基本的な構成が示されている。なお、上述した実施例と対応する構成要素には同一の符号を用いる。同図において、絶縁膜２０３中には抵抗膜２５０がＭＩＭ２０４に対応して形成されている。抵抗膜２５０の一方は、導体２５１，２５２，２５３を介して給電線１１４に接続されており、更に導体２５４を介してＭＩＭ２０４に接続されている。抵抗膜２５０の他方は、導体２５８，インダクタ導体２６０，２６１を介してＧＮＤ電極２０２に接続されている。等価回路は、前記図３７(B)と同様の並列共振回路となる。
【００５３】
図４１，４２には、本実施例の主要製造工程が示されている。まず、図４１(A)に示す基板を得る。この基板は、上述した図２４(A) の左側において、ＭＩＭがなく、Ｔａバリア膜／Ｃｕシード層４３がメタル膜３４に接続した状態となっている。この状態で、図４１(B)に示すように、抵抗膜４００を形成する。そして、この抵抗膜４００が形成された基板主面上に、上述した絶縁膜の形成→レジスト塗布→パターン転写→ＲＩＥ→レジスト除去→Ｔａバリア膜／Ｃｕシード層形成→電解メッキ→ＣＭＰの各工程の作業を行うことで、絶縁膜４０２中にコンタクト４０４，４０６ａ，４０６ｂ，インダクタ用導体パターン４０８を形成する（図４２参照）。次に、同様の工程で、絶縁膜５００中にコンタクト５０２，５０４，インダクタ用導体パターン５０６を形成し、絶縁膜５１０中にコンタクト５１２，５１４，インダクタ用導体パターン５１６を形成し、絶縁膜５２０中に給電用配線５２２，伝送線路５２４，インダクタ用導体パターン５２５を形成する（図４２参照）。
【００５４】
以上の実施例を比較すると、実施例１〜３は直列共振を利用しているのに対し、実施例４，５は並列共振を利用している。製造工程数は、並列共振の実施例よりも直列共振の実施例のほうが工数が少なく、この点からは有利である。また、実施例４と５を比較すると、実施例４はインダクタがビアコンタクト導体によって形成されているのに対し、実施例５は薄膜によってインダクタが形成されている点で異なる。
【００５５】
なお、本発明は、上述した実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることができる。例えば、以下のものも含まれる。
(１)前記実施例では、シリコン基板を用いたが、シリカ，ＳｉＣ，サファイア，アルミナなどの公知の材料を用いてよい。この場合に、基板の絶縁性が高いときは、その表面のＳｉＯ２膜を省略することができる。
(２)実施例１では、シリコン基板１上にＳｉＯ２絶縁膜２／電極膜３の順で積層したが、ＳｉＯ２絶縁膜２／電極膜３の間にＴｉＯｘ膜などを挿入し、密着性を改善するようにしてもよい。このＴｉＯｘ膜などの密着層は、スパッタ，ＣＶＤ法等の方法により形成される。
(３)実施例の＜ホール形成＞工程では、パターニングされたレジスト膜１０をマスクとし、フッ素系ガスを使用したＲＩＥをシリコン基板１に施したが、ＲＩＥに用いるガスはフッ素系ガスに限らず塩素系ガス等でもかまわない。
【００５６】
(４)前記実施例の＜給電コンタクト形成＞工程では、レジスト膜１３をマスクにして、Ｃ４Ｆ８／Ｏ２／Ａｒガスを用いたＲＩＥをＳｉＯ２絶縁膜８に施したが、このガス系に限ったものでない。例えばＣ４Ｆ８ガスのかわりに、Ｃ３Ｆ８，Ｃ５Ｆ８等を用いてもかまわない。さらにＨｅガスを添加してもかまわない。
(５)前記実施例の＜給電コンタクト形成＞工程では、ＢＣｌ３ガスを用いたＲＩＥをＡｌ２Ｏ３絶縁膜７に施したが、このガス系に限ったものではない。例えばＣｌ２ガス系等を用いることや、Ｏ２ガスを添加してもかまわない。
(６)前記実施例２のバリア膜３５として、ＷＮ，ＴｉＮ，ＴａＮなどの材料を用いてもよい。また、前記バリア膜３５をスパッタ法で形成したが、例えばＣＶＤ法等の他の方法でもかまわない。
(７)実施例２及び３のメタル膜３４としては、例えばシリコン基板３１やＳｉＯ２絶縁膜３２を用いた場合は、熱膨張係数の近いタングステン膜などを用いるのが好ましい。
【００５７】
(８)実施例３では、インダクタにスパイラル形状を用いたが、これに限定されるものでなく、湾曲形状，波形状などインダクタとして作用する各種の形状としてよい。
(９)前記実施例では、ＭＩＭを構成する誘電体薄膜としてＢＳＴＯを用いたが、ＢＳＴ，ＳＴＯなど、電圧の印加によってキャパシタンスが変化する材料であればよい。また、ＭＩＭを構成する電極膜としては、Ｐｔ，Ｒｕなどの金属材料が好ましいが、これに限定されるものではない。また、前記実施例中ではＭＩＭを構成する誘電体薄膜及び電極膜をスパッタ法で形成したが、例えばＣＶＤ法，スピン塗布法等の他の方法でもかまわない。
(１０)前記実施例では、ＭＩＭ保護膜としてＡｌ２Ｏ３膜を用いたが、ＴｉＮ，ＴａＮ，ＴｉｘＯｙ，ＴａｘＯｙなどの材料を用いてもよい。また、前記実施例中ではＭＩＭ保護膜をスパッタ法で形成したが、例えばＣＶＤ法等の他の方法でもかまわない。
【００５８】
(１１)前記実施例で電解メッキ法によるＣｕ膜形成時に使用したＴａバリア膜も同様であり、ＴａＮ，ＴａＳｉＮ，ＴｉＳｉＮなどの材料を用いてもよい。また、前記実施例中ではバリア膜をスパッタ法で形成したが、例えばＣＶＤ法等の他の方法でもかまわない。
(１２)前記実施例では、ＭＩＭの一方の電極を接続するＧＮＤ電極を基板全面に形成したが、扱う信号の周波数が例えば約６０ＧＨｚ以上のときは、必ずしもＧＮＤ電極を設けなくてもよい。それは、信号の周波数が約６０ＧＨｚ程度になると波長が短くなり、シリコン基板を透過伝播しなくなる。このため、ＧＮＤ電極を設けてシリコン基板からの透過を遮断する必要がなくなる。この場合の遮断周波数の閾値は、基板の種類によって違ってくる。
(１３)その他、実施例中で用いた各種材料，その厚さなどの形状，成膜方法は一例であり、同様の作用を奏するように変更してよい。例えば、ＭＩＭの形状を四角形以外の形状としてもよいし、面積も必要とする特性に応じて変更してよい。
（１４）本発明のＥＢＧ素子は、高周波回路に対して多数用いることが効果的であるが、一つで単独使用することを妨げるものではない。例えば、配線間の信号の干渉を遮断する場合などである。
【００５９】
（１５）前記図１(B)の例では、伝送路１０４付近に設けた多数のＭＩＭ１１０は、すべて同一の寸法，すなわち同一の面積であるが、図４３に示すように、異なる面積のものが混在するようにしてもよい。同図の例では、伝送路１０４の両側に、まず、ＥＢＧ素子列１１１ａを形成し、更にその外側に、ＥＢＧ素子列１１１ｂを形成している。ＥＢＧ素子列１１１ａは、例えば１μｍ×１μｍの寸法のコンデンサで、印加電圧０Ｖの場合に１ｐＦの大きさのものを、伝送路１０４に沿って４列並べた構成となっている。これにより、例えば６〜１０ＧＨｚまでの信号リークをチューナブルに遮断することができる。更に、ＥＢＧ素子列１１１ｂは、例えば、２μｍ×２μｍの寸法のコンデンサで、印加電圧０Ｖの場合に４ｐＦの大きさのものを、伝送路１０４に沿って５列（２列のみ図示）並べた構成となっている。これにより、例えば３〜５ＧＨｚまでの信号リークをチューナブルに遮断することができる。このように、キャパシタンスの大きさが異なるＥＢＧ素子，すなわち遮断特性が異なるＥＢＧ素子が混在することによって、信号をリークできる周波数帯域が広がるようになる。他の抵抗やインダクタンスについても同様である。
【産業上の利用可能性】
【００６０】
本発明によれば、チューナブルなＥＢＧ素子を提供することができ、例えば異なる周波数の信号を扱う高周波モジュールの周辺回路やＲＦ−ＭＥＭＳなどに好適である。
【図面の簡単な説明】
【００６１】
【図１】(A)は本発明の実施例１のＥＢＧ素子を示す主要断面図，(B)は平面図，(C)は等価回路図である。
【図２】前記実施例１のＭＩＭに対する印加電圧を変化させたときのキャパシタンスとリーク遮断周波数との関係を示すグラフである。
【図３】前記実施例１の製造工程を示す図である。
【図４】前記実施例１の製造工程を示す図である。
【図５】前記実施例１の製造工程を示す図である。
【図６】前記実施例１の製造工程を示す図である。
【図７】前記実施例１の製造工程を示す図である。
【図８】前記実施例１の製造工程を示す図である。
【図９】前記実施例１の製造工程を示す図である。
【図１０】前記実施例１の製造工程を示す図である。
【図１１】前記実施例１の製造工程を示す図である。
【図１２】前記実施例１の製造工程を示す図である。
【図１３】前記実施例１の製造工程を示す図である。
【図１４】前記実施例１の製造工程を示す図である。
【図１５】前記実施例１の製造工程を示す図である。
【図１６】前記実施例１の製造工程を示す図である。
【図１７】前記実施例１の製造工程を示す図である。
【図１８】前記実施例１の製造工程を示す図である。
【図１９】前記実施例１の製造工程を示す図である。
【図２０】(A)は本発明の実施例２のＥＢＧ素子を示す主要断面図，(B)は斜視図である。
【図２１】前記実施例２の製造工程を示す図である。
【図２２】前記実施例２の製造工程を示す図である。
【図２３】前記実施例２の製造工程を示す図である。
【図２４】前記実施例２の製造工程を示す図である。
【図２５】前記実施例２の製造工程を示す図である。
【図２６】前記実施例２の製造工程を示す図である。
【図２７】前記実施例２の製造工程を示す図である。
【図２８】前記実施例２の製造工程を示す図である。
【図２９】前記実施例２の製造工程を示す図である。
【図３０】前記実施例２の製造工程を示す図である。
【図３１】前記実施例２の製造工程を示す図である。
【図３２】前記実施例２の製造工程を示す図である。
【図３３】本発明の実施例３のＥＢＧ素子の主要部を示す斜視図である。
【図３４】前記実施例３の製造工程を示す図である。
【図３５】前記実施例３の製造工程を示す図である。
【図３６】前記実施例３の製造工程を示す図である。
【図３７】本発明の実施例４のＥＢＧ素子の主要部を示す断面図及び回路図である。
【図３８】前記実施例４の主要製造工程を示す図である。
【図３９】前記実施例４の主要製造工程を示す図である。
【図４０】本発明の実施例５のＥＢＧ素子の主要部を示す断面図である。
【図４１】前記実施例５の主要製造工程を示す図である。
【図４２】前記実施例５の主要製造工程を示す図である。
【図４３】本発明の更に他の実施例を示す図である。
【符号の説明】
【００６２】
１：シリコン基板
１ａ：ホール
２：ＳｉＯ２絶縁膜
３：電極膜
４：誘電体薄膜
５：電極膜
６：レジスト膜
７：Ａｌ２Ｏ３絶縁膜
８：ＳｉＯ２絶縁膜
９：レジスト膜
９：表面カバー用レジスト膜
１０：レジスト膜
１１：Ｔａバリア膜／Ｃｕシード層
１２：Ｃｕ膜
１３：レジスト膜
１３ａ：ホール
１４：Ｔａバリア膜／Ｃｕシード層
１５：Ｃｕ膜
１５ａ：コンタクト
１６：ＳｉＯ２絶縁膜
１６ａ：トレンチ
１７：レジスト膜
１８：Ｔａバリア膜／Ｃｕシード層
１９：Ｃｕ膜
１９ａ：給電用配線
１９ｂ：伝送線路
２０：ＳｉＯ２絶縁膜
２１：ＳｉＮ絶縁膜
３１：シリコン基板
３２：ＳｉＯ２絶縁膜
３３：メタル膜
３４：メタル膜
３５：バリア膜
３６：電極膜
３７：誘電体薄膜
３８：電極膜
３９：レジスト膜
４０：Ａｌ２Ｏ３絶縁膜
４１：ＳｉＯ２絶縁膜
４２：レジスト膜
４２ａ：ホール
４３：Ｔａバリア膜／Ｃｕシード層
４４：Ｃｕ膜
４５：ＳｉＯ２絶縁膜
４５ａ：ホール
４６：レジスト膜
４６ａ：レジスト膜
４７：Ｔａバリア膜／Ｃｕシード層
４８：Ｃｕ膜
４９：ＳｉＯ２絶縁膜
４９ａ：ホール
５０：レジスト膜
５１：Ｔａバリア膜／Ｃｕシード層
５２：Ｃｕ膜
５３：ＳｉＯ２絶縁膜
５３ａ：ホール
５４：レジスト膜
５５：Ｔａバリア膜／Ｃｕシード層
５６：Ｃｕ膜
５７：ＳｉＯ２絶縁膜
５８：ＳｉＮ絶縁膜
７５：ＳｉＯ２絶縁膜
７５ａ：ホール
７６：レジスト膜
７７：Ｔａバリア膜／Ｃｕシード層
７７ａ：コイルパターン
７８：Ｃｕ膜
７９：ＳｉＯ２絶縁膜
８０：ＳｉＮ絶縁膜
１００：基板
１０１：絶縁膜
１０２：アンテナ
１０４：伝送路
１０９：インダクタ
１１０：ＭＩＭ
１１０ａ：誘電体膜
１１１ａ，１１１ｂ：ＥＢＧ素子列
１１２：ＧＮＤ電極
１１４：給電線
１２０：抵抗膜
１２１，１２２，１２３，１２４，１２５，１２６：導体
１２７：インダクタ導体
２００：基板
２０２：ＧＮＤ電極
２０３：絶縁膜
２０４：ＭＩＭ
２０６，２０７：コンタクト
２０８，２１０：インダクタ導体
２０９：伝送線路
２１１：給電配線
２１４：保護膜
２５０：抵抗膜
２５１，２５２，２５３，２５４，２５８：導体
２６０，２６１：インダクタ導体
３００：基板
３０２：ＧＮＤ電極
３０４：ＭＩＭ
３０６：コンタクト
３０８：平面インダクタ
３０９：電圧印加線
４００：抵抗膜
４０２：絶縁膜
４０４，４０６ａ，４０６ｂ：コンタクト
４０８：インダクタ用導体パターン
４１０：絶縁膜
４１２，４１４：コンタクト
４２０：絶縁膜
４２２：コンタクト
５００：絶縁膜
５０２，５０４：コンタクト
５０６：インダクタ用導体パターン
５１０：絶縁膜
５１２，５１４：コンタクト
５１６：インダクタ用導体パターン
５２０：絶縁膜
５２２：給電用配線
５２４：伝送線路
５２５：インダクタ用導体パターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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