(57)【要約】【課題】  デジタル信号をアナログ電圧に変換するデジタルアナログ変換器を提供する。【解決手段】  デジタルアナログ変換器は、第１の抵抗器列、第１のカスケード接続されたスイッチ、第２の抵抗器列、及び第２のカスケード接続されたスイッチを備える。第１の抵抗器列は、デジタルアナログ変換器の第１電圧と出力端子の間に電気的に接続される。第１のカスケード接続されたスイッチは、デジタル信号によって制御される第１スイッチと第２スイッチを有する。第２の抵抗器列は、デジタルアナログ変換器の第２電圧と出力端子の間に電気的に接続される第１マッチング抵抗器と第２マッチング抵抗器を有する。第２のカスケード接続されたスイッチは、デジタル信号の反転信号によって制御される第１マッチングスイッチと第２マッチングスイッチを有する。デジタルアナログ変換器は、出力端子を介してアナログ電圧を出力する。【選択図】  図２(Ａ)
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【特許請求の範囲】
【請求項１】
第２ビット値と下位ビット値である第１ビット値を有するデジタル信号をアナログ電圧に変換するデジタルアナログ変換器であって、
上記デジタルアナログ変換器の第１電圧と出力端子の間に電気的に接続される第１の抵抗器列と、
少なくとも第１スイッチと第２スイッチを有する第１のカスケード接続されたスイッチと、
上記デジタルアナログ変換器の第２電圧と上記出力端子の間に電気的に接続される第２の抵抗器列と、
少なくとも第１マッチングスイッチと第２マッチングスイッチを有する第２のカスケード接続されたスイッチとを備え、
上記第１の抵抗器列は少なくとも第１抵抗器と第２抵抗器を有し、上記第２抵抗器の抵抗は実質的に上記第１抵抗器の抵抗の２倍であり、上記第１抵抗器は上記第２抵抗器に直列に接続され、
上記第１スイッチと上記第１抵抗器は並列に接続され、上記第２スイッチと上記第２抵抗器は並列に接続され、上記第１スイッチは上記第１ビット値に対応する第１制御信号によって制御され、上記第２スイッチは上記第２ビット値に対応する第２制御信号によって制御され、
上記第２の抵抗器列は少なくとも第１マッチング抵抗器と第２マッチング抵抗器を有し、上記第１マッチング抵抗器の抵抗は実質的に上記第１抵抗器の抵抗と同じであり、上記第２マッチング抵抗器の抵抗は実質的に上記第２抵抗器の抵抗と同じであり、上記第１マッチング抵抗器は上記第２マッチング抵抗器に直列に接続され、
上記第１マッチングスイッチと上記第１マッチング抵抗器は並列に接続され、上記第２マッチングスイッチと上記第２マッチング抵抗器は並列に接続され、上記第１マッチングスイッチは上記第１ビット値の補数値に対応する第１マッチング制御信号によって制御され、上記第２マッチングスイッチは上記第２ビット値の補数値に対応する第２マッチング制御信号によって制御され、
上記デジタルアナログ変換器は上記出力端子を介して上記アナログ電圧を出力する
ことを特徴とする上記デジタルアナログ変換器。
【請求項２】
上記デジタル信号は更に第３ビット値を有し、
上記第１の抵抗器列は更に上記第２抵抗器の抵抗の実質的に２倍の抵抗を有する第３抵抗器を有し、
上記第１のカスケード接続されたスイッチは更に上記第３抵抗器に並列に接続される第３スイッチを有し、
上記第３スイッチは上記第３ビット値に対応する第３制御信号によって制御され、
上記第２の抵抗器列は更に実質的に上記第３抵抗器の抵抗と同じ抵抗を有する第３マッチング抵抗器を有し、
上記第２のカスケード接続されたスイッチは更に上記第３マッチング抵抗器と並列に接続される第３マッチングスイッチを有し、
上記第３マッチングスイッチは上記第３ビット値の補数値に対応する第３マッチング制御信号によって制御されることを特徴とする請求項１に記載のデジタルアナログ変換器。
【請求項３】
上記第１抵抗器の第１端子は上記第１電圧に接続され、
上記第２抵抗器の第１端子は上記第１抵抗器の第２端子に接続され、
上記第３抵抗器の第１端子は上記第２抵抗器の第２端子に接続され、
上記第３抵抗器の第２端子は上記出力端子に接続され、
上記第３マッチング抵抗器の第１端子は上記出力端子に接続され、
上記第２マッチング抵抗器の第１端子は上記第３マッチング抵抗器の第２端子に接続され、
上記第１マッチング抵抗器の第１端子は上記第２マッチング抵抗器の第２端子に接続され、
上記第１マッチング抵抗器の第２端子は上記第２電圧に接続されることを特徴とする請求項２に記載のデジタルアナログ変換器。
【請求項４】
上記第３抵抗器の第１端子は上記第１電圧に接続され、
上記第２抵抗器の第１端子は上記第３抵抗器の第２端子に接続され、
上記第１抵抗器の第１端子は上記第２抵抗器の第２端子に接続され、
上記第１抵抗器の第２端子は上記出力端子に接続され、
上記第１マッチング抵抗器の第１端子は上記出力端子に接続され、
上記第２マッチング抵抗器の第１端子は上記第１マッチング抵抗器の第２端子に接続され、
上記第３マッチング抵抗器の第１端子は上記第２マッチング抵抗器の第２端子に接続され、
上記第３マッチング抵抗器の第２端子は上記第２電圧に接続されることを特徴とする請求項２に記載のデジタルアナログ変換器。
【請求項５】
上記第１抵抗器の第１端子は上記第１電圧に接続され、
上記第２抵抗器の第１端子は上記第１抵抗器の第２端子に接続され、
上記第３抵抗器の第１端子は上記第２抵抗器の第２端子に接続され、
上記第３抵抗器の第２端子は上記出力端子に接続され、
上記第１マッチング抵抗器の第１端子は上記出力端子に接続され、
上記第２マッチング抵抗器の第１端子は上記第１マッチング抵抗器の第２端子に接続され、
上記第３マッチング抵抗器の第１端子は上記第２マッチング抵抗器の第２端子に接続され、
上記第３マッチング抵抗器の第２端子は上記第２電圧に接続されることを特徴とする請求項２に記載のデジタルアナログ変換器。
【請求項６】
上記第３抵抗器の第１端子は上記第１電圧に接続され、
上記第２抵抗器の第１端子は上記第３抵抗器の第２端子に接続され、
上記第１抵抗器の第１端子は上記第２抵抗器の第２端子に接続され、
上記第１抵抗器の第２端子は上記出力端子に接続され、
上記第３マッチング抵抗器の第１端子は上記出力端子に接続され、
上記第２マッチング抵抗器の第１端子は上記第３マッチング抵抗器の第２端子に接続され、
上記第１マッチング抵抗器の第１端子は上記第２マッチング抵抗器の第２端子に接続され、
上記第１マッチング抵抗器の第２端子は上記第２電圧に接続されることを特徴とする請求項２に記載のデジタルアナログ変換器。
【請求項７】
（Ｂｎ−１．．．Ｂ２Ｂ１Ｂ０）２として表されるデジタル信号をアナログ電圧に変換するデジタルアナログ変換器であって、
上記デジタルアナログ変換器の第１電圧と出力端子の間に電気的に接続される第１の抵抗器列と、
ｎ個のスイッチＳＷ０、ＳＷ１、ＳＷ２、．．．、ＳＷｎ−１を有する第１のカスケード接続されたスイッチと、
上記デジタルアナログ変換器の第２電圧と上記出力端子の間に電気的に接続される第２の抵抗器列と、
ｎ個のマッチングスイッチＭＳＷ０、ＭＳＷ１、ＭＳＷ２、．．．、ＭＳＷｎ−１を有する第２のカスケード接続されたスイッチとを備え、
上記第１の抵抗器列は、それぞれＲ、２Ｒ、２２Ｒ、．．．、２ｎ−１Ｒと実質的に等しい抵抗を有するｎ個の抵抗器Ｒ０、Ｒ１、Ｒ２、．．．、Ｒｎ−１を有し、
Ｒは抵抗器Ｒ０の抵抗であり、抵抗器Ｒ０、Ｒ１、Ｒ２、．．．、Ｒｎ−１は直列に接続されており、
上記ｎ個のスイッチＳＷ０、ＳＷ１、ＳＷ２、．．．、ＳＷｎ−１は、それぞれｎ個の抵抗器Ｒ０、Ｒ１、Ｒ２、．．．、Ｒｎ−１と並列に接続され、上記ｎ個のスイッチＳＷ０、ＳＷ１、ＳＷ２、．．．、ＳＷｎ−１は、それぞれビット値Ｂ０、Ｂ１、Ｂ２、．．．、Ｂｎ−１に対応するｎ個の制御信号によって制御され、
上記第２の抵抗器列は、それぞれ上記抵抗器Ｒ０、Ｒ１、Ｒ２、．．．、Ｒｎ−１の抵抗と実質的に等しい抵抗を有するｎ個のマッチング抵抗器ＭＲ０、ＭＲ１、ＭＲ２、．．．、ＭＲｎ−１を有し、上記マッチング抵抗器ＭＲ０、ＭＲ１、ＭＲ２、．．．、ＭＲｎ−１は直列に接続され、
上記ｎ個のマッチングスイッチＭＳＷ０、ＭＳＷ１、ＭＳＷ２、．．．、ＭＳＷｎ−１は、それぞれｎ個のマッチング抵抗器ＭＲ０、ＭＲ１、ＭＲ２、．．．、ＭＲｎ−１と並列に接続され、上記ｎ個のマッチングスイッチＭＳＷ０、ＭＳＷ１、ＭＳＷ２、．．．、ＭＳＷｎ−１は、それぞれビット値Ｂ０、Ｂ１、Ｂ２、．．．、Ｂｎ−１の補数値に対応するｎ個のマッチング制御信号によって制御され、
上記デジタルアナログ変換器は上記出力端子を介して上記アナログ電圧を出力する
ことを特徴とする上記デジタルアナログ変換器。
【請求項８】
上記抵抗器は、Ｒ０、Ｒ１、Ｒ２、．．．、Ｒｎ−１の順番で直列に接続され、
上記抵抗器Ｒ０の第１端子は、上記第１電圧に電気的に接続され、
上記抵抗器Ｒｎ−１の第２端子は、上記出力端子に電気的に接続され、
上記マッチング抵抗器は、ＭＲｎ−１、ＭＲｎ−２、ＭＲｎ−３、．．．、ＭＲ０の順番で直列に接続され、
マッチング抵抗器ＭＲｎ−１の第１端子は、上記出力端子に電気的に接続され、
マッチング抵抗器ＭＲ０の第２端子は、上記第２電圧に電気的に接続されることを特徴とする請求項７に記載のデジタルアナログ変換器。
【請求項９】
上記抵抗器は、Ｒｎ−１、Ｒｎ−２、Ｒｎ−３、．．．、Ｒ０の順番で直列に接続され、
上記抵抗器Ｒｎ−１の第１端子は、上記第１電圧に電気的に接続され、
上記抵抗器Ｒ０の第２端子は、上記出力端子に電気的に接続され、
上記マッチング抵抗器は、ＭＲ０、ＭＲ１、ＭＲ２、．．．、ＭＲｎ−１の順番で直列に接続され、
マッチング抵抗器ＭＲ０の第１端子は、上記出力端子に電気的に接続され、
マッチング抵抗器ＭＲｎ−１の第２端子は、上記第２電圧に電気的に接続されることを特徴とする請求項７に記載のデジタルアナログ変換器。
【請求項１０】
上記抵抗器は、Ｒ０、Ｒ１、Ｒ２、．．．、Ｒｎ−１の順番で直列に接続され、
上記抵抗器Ｒ０の第１端子は、上記第１電圧に電気的に接続され、
上記抵抗器Ｒｎ−１の第２端子は、上記出力端子に電気的に接続され、
上記マッチング抵抗器は、ＭＲ０、ＭＲ１、ＭＲ２、．．．、ＭＲｎ−１の順番で直列に接続され、
マッチング抵抗器ＭＲ０の第１端子は、上記出力端子に電気的に接続され、
マッチング抵抗器ＭＲｎ−１の第２端子は、上記第２電圧に電気的に接続されることを特徴とする請求項７に記載のデジタルアナログ変換器。
【請求項１１】
上記抵抗器は、Ｒｎ−１、Ｒｎ−２、Ｒｎ−３、．．．、Ｒ０の順番で直列に接続され、
上記抵抗器Ｒｎ−１の第１端子は、上記第１電圧に電気的に接続され、
上記抵抗器Ｒ０の第２端子は、上記出力端子に電気的に接続され、
上記マッチング抵抗器は、ＭＲｎ−１、ＭＲｎ−２、ＭＲｎ−３、．．．、ＭＲ０の順番で直列に接続され、
マッチング抵抗器ＭＲｎ−１の第１端子は、上記出力端子に電気的に接続され、
マッチング抵抗器ＭＲ０の第２端子は、上記第２電圧に電気的に接続されることを特徴とする請求項７に記載のデジタルアナログ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、デジタルアナログ変換器に関し、特に、簡単な回路構造を有するデジタルアナログ変換器に関する。この特許出願は、２００７年９月２０日に出願された台湾特許出願第９６１３５２２８号の利益を享受するものであり、その内容は、引用することによってここに組み込まれる。
【背景技術】
【０００２】
図１に、従来のデジタルアナログ変換器がの回路図が示される。従来のデジタルアナログ変換器の例は、米国特許第７，３２１，３２８に開示される。図１に、デジタルアナログ変換器１００が、４ビットのデジタルアナログ変換器によって例示される。デジタルアナログ変換器１００は、抵抗器列と多くのスイッチを有し、抵抗器列の一端は第１電圧Ｖ１に電気的に接続され、抵抗器列の他端は第２電圧Ｖ２に電気的に接続される。抵抗器列は直列に接続された多くの抵抗器Ｒ０〜Ｒ１４を含み、それぞれの抵抗器の抵抗はＲに等しい。多くのスイッチは、デジタル信号（Ｂ３Ｂ２Ｂ１Ｂ０）２のビット値と補数値に対応する多くの制御信号Ｃ０〜Ｃ３とＭＣ０〜ＭＣ３によってそれぞれ制御される。ビット値が「１」に等しい時、ビット値に対応する制御信号の電圧レベルは高い電圧レベルである。ビット値が「０」に等しい時、ビット値に対応する制御信号の電圧レベルは低い電圧レベルである。
【０００３】
デジタル信号（Ｂ３Ｂ２Ｂ１Ｂ０）２が（１１００）２であるとする。デジタル信号（Ｂ３Ｂ２Ｂ１Ｂ０）２が（１１００）２である時、ビット値の補数値
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は（００１１）２である。デジタル信号（Ｂ３Ｂ２Ｂ１Ｂ０）２のビット値と補数値に対応する多くの制御信号Ｃ０〜Ｃ３とＭＣ０〜ＭＣ３に基づいて、スイッチＭＳＷ０，ＭＳＷ１，ＳＷ２，及びＳＷ３がオンにされる。デジタルアナログ変換器１００は、図１の経路（１）を介してデジタル信号（Ｂ３Ｂ２Ｂ１Ｂ０）２をアナログ電圧Ｖｏｕｔに変換し、出力端子ＯＵＴを介してアナログ電圧Ｖｏｕｔを出力する。実際にはアナログ電圧Ｖｏｕｔは、第１電圧Ｖ１，第２電圧Ｖ２，及び多くの抵抗器Ｒ０〜１４によって構成される分圧回路のノードＰの電圧である。しかし、分圧回路の抵抗器列のそれぞれのノードは回路レイアウトの配線に接続されており、デジタルアナログ変換器１００の抵抗器列には、２４個のノードが存在し、合計すると２４＝１６個の配線と（２４＋１−２）＝３０個のスイッチが必要になる。
【０００４】
デジタルアナログ変換器が高いビット数を採用するにつれて、もし従来のデジタルアナログ変換器が使われるならば、配線の数は劇的に増加するであろう。ｎビットのデジタルアナログ変換器は、２ｎ個のノードを電気的に接続する２ｎ個の配線を必要とする。結果として、回路レイアウトの大きな領域が占有され、デジタルアナログ変換器のチップ領域も大きく増加する。更に、抵抗器列は（２ｎ＋１−２）個のスイッチに対応する（２ｎ−１）個の抵抗器が必要である。多すぎる配線、スイッチ、及び抵抗器は、高ビットのデジタルアナログ変換器の実装を困難にするであろう。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、このような実情に鑑みてなされたものであり、回路レイアウトとチップの領域が小型化されて高ビットのデジタルアナログ変換器を容易に実現できる単純な回路構造を有するデジタルアナログ変換器を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の第１の態様によれば、第２ビット値と下位ビット値である第１ビット値を有するデジタル信号をアナログ電圧に変換するデジタルアナログ変換器が提供される。デジタルアナログ変換器は、第１の抵抗器列、第１のカスケード接続されたスイッチ、第２の抵抗器列、及び第２のカスケード接続されたスイッチを備える。第１の抵抗器列は、デジタルアナログ変換器の第１電圧と出力端子の間に電気的に接続される。第１の抵抗器列は、少なくとも第１抵抗器と第２抵抗器を有し、第２抵抗器の抵抗は実質的に第１抵抗器の抵抗の２倍である。第１抵抗器は第２抵抗器に直列に接続される。第１のカスケード接続されたスイッチは、少なくとも第１スイッチと第２スイッチを有し、第１スイッチと第１抵抗器は並列に接続され、第２スイッチと第２抵抗器は並列に接続される。第１スイッチは第１ビット値に対応する第１制御信号によって制御され、第２スイッチは第２ビット値に対応する第２制御信号によって制御される。第２の抵抗器列は、デジタルアナログ変換器の第２電圧と上記出力端子の間に電気的に接続される少なくとも第１マッチング抵抗器と第２マッチング抵抗器を有し、第１マッチング抵抗器の抵抗は実質的に第１抵抗器の抵抗と同じであり、第２マッチング抵抗器の抵抗は実質的に第２抵抗器の抵抗と同じである。第１マッチング抵抗器は第２マッチング抵抗器に直列に接続される。第２のカスケード接続されたスイッチは、少なくとも第１マッチングスイッチと第２マッチングスイッチを有し、第１マッチングスイッチと第１マッチング抵抗器は並列に接続され、第２マッチングスイッチと第２マッチング抵抗器は並列に接続される。第１マッチングスイッチは第１ビット値の補数値に対応する第１マッチング制御信号によって制御され、第２マッチングスイッチは第２ビット値の補数値に対応する第２マッチング制御信号によって制御される。デジタルアナログ変換器は出力端子を介して上記アナログ電圧を出力する。
【０００７】
本発明の第２の態様によれば、デジタル信号をアナログ電圧に変換するデジタルアナログ変換器が提供される。デジタル信号は、（Ｂｎ−１．．．Ｂ２Ｂ１Ｂ０）２として表される。デジタルアナログ変換器は、第１の抵抗器列、第１のカスケード接続されたスイッチ、第２の抵抗器列、及び第２のカスケード接続されたスイッチを備える。第１の抵抗器列は、デジタルアナログ変換器の第１電圧と出力端子の間に電気的に接続される。第１の抵抗器列は、それぞれＲ、２Ｒ、２２Ｒ、．．．、２ｎ−１Ｒと実質的に等しい抵抗を有するｎ個の抵抗器Ｒ０、Ｒ１、Ｒ２、．．．、Ｒｎ−１を有する。Ｒは抵抗器Ｒ０の抵抗であり、抵抗器Ｒ０、Ｒ１、Ｒ２、．．．、Ｒｎ−１は直列に接続されている。第１のカスケード接続されたスイッチは、ｎ個のスイッチＳＷ０、ＳＷ１、ＳＷ２、．．．、ＳＷｎ−１を有し、上記ｎ個のスイッチＳＷ０、ＳＷ１、ＳＷ２、．．．、ＳＷｎ−１は、それぞれｎ個の抵抗器Ｒ０、Ｒ１、Ｒ２、．．．、Ｒｎ−１と並列に接続されている。ｎ個のスイッチＳＷ０、ＳＷ１、ＳＷ２、．．．、ＳＷｎ−１は、それぞれビット値Ｂ０、Ｂ１、Ｂ２、．．．、Ｂｎ−１に対応するｎ個の制御信号によって制御される。第２の抵抗器列は、上記デジタルアナログ変換器の第２電圧と上記出力端子の間に電気的に接続される。第２の抵抗器列は、それぞれ上記抵抗器Ｒ０、Ｒ１、Ｒ２、．．．、Ｒｎ−１の抵抗と実質的に等しい抵抗を有するｎ個のマッチング抵抗器ＭＲ０、ＭＲ１、ＭＲ２、．．．、ＭＲｎ−１を有する。マッチング抵抗器ＭＲ０、ＭＲ１、ＭＲ２、．．．、ＭＲｎ−１は直列に接続される。第２のカスケード接続されたスイッチは、ｎ個のマッチングスイッチＭＳＷ０、ＭＳＷ１、ＭＳＷ２、．．．、ＭＳＷｎ−１を有し、ｎ個のマッチングスイッチＭＳＷ０、ＭＳＷ１、ＭＳＷ２、．．．、ＭＳＷｎ−１は、それぞれｎ個のマッチング抵抗器ＭＲ０、ＭＲ１、ＭＲ２、．．．、ＭＲｎ−１と並列に接続される。ｎ個のマッチングスイッチＭＳＷ０、ＭＳＷ１、ＭＳＷ２、．．．、ＭＳＷｎ−１は、それぞれビット値Ｂ０、Ｂ１、Ｂ２、．．．、Ｂｎ−１の補数値に対応するｎ個のマッチング制御信号によって制御される。デジタルアナログ変換器は出力端子を介してアナログ電圧を出力する。
【発明の効果】
【０００８】
このような本発明は、回路レイアウトとチップの領域が小型化されて高ビットのデジタルアナログ変換器を容易に実現できる単純な回路構造を有するデジタルアナログ変換器を提供することができる。
【発明を実施するための最良の形態】
【０００９】
本発明は、下記の詳細な好適ではあるが限定されない実施例の記述から明らかになる。添付する図面を参照して下記の実施例は説明される。
【００１０】
本発明は、回路レイアウトとチップの領域が小型化されて高ビットのデジタルアナログ変換器を容易に実現できる単純な回路構造を有するデジタルアナログ変換器を提供する。本発明の第１の実施の形態によるデジタルアナログ変換器の回路図が、図２（Ａ）に示される。本発明の本実施例では、デジタルアナログ変換器２００は６ビットのデジタルアナログ変換器によって例示されるが、これに限定されるものではない。本発明に開示されるデジタルアナログ変換器の回路構造は、他のｎビットのデジタルアナログ変換器にも適用可能である。（ｎは２以上の正の整数）  例えば、デジタルアナログ変換器２００は、６ビットの値Ｂ０、Ｂ１、Ｂ２、Ｂ３、Ｂ４、及びＢ５を含むデジタル信号（Ｂ５Ｂ４Ｂ３Ｂ２Ｂ１Ｂ０）２をアナログ電圧Ｖｏｕｔに変換するものである。
【００１１】
デジタルアナログ変換器２００は、第１の抵抗器列、第１のカスケード接続されたスイッチ、第２の抵抗器列、及び第２のカスケード接続されたスイッチを有する。第１の抵抗器列は、デジタルアナログ変換器２００の第１電圧Ｖ１と出力端子ＯＵＴの間に電気的に接続される。第１の抵抗器列は第１抵抗器Ｒ０〜第６抵抗器Ｒ５を有し、第１抵抗器Ｒ０、第２抵抗器Ｒ１、第３抵抗器Ｒ２、．．．、及び第６抵抗器Ｒ５は順番に直列に接続される。第１抵抗器Ｒ０の第１端子は第１電圧Ｖ１に電気的に接続される。第６抵抗器Ｒ５の第２端子は、出力端子ＯＵＴに電気的に接続される。デジタル信号（Ｂ５Ｂ４Ｂ３Ｂ２Ｂ１Ｂ０）２は二進数であるので、第１抵抗器Ｒ０〜第６抵抗器Ｒ５の抵抗は比が２の等比級数となる。つまり、（Ｒ０、Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５）は、（Ｒ、２Ｒ、４Ｒ、８Ｒ、１６Ｒ、３２Ｒ）と表される。
【００１２】
第１のカスケード接続されたスイッチは、デジタルアナログ変換器２００の第１電圧Ｖ１と出力端子ＯＵＴの間に実質的・電気的に接続される第１スイッチＳＷ０〜第６スイッチＳＷ５を有し、第１スイッチＳＷ０と第１抵抗器Ｒ０、第２スイッチＳＷ１と第２抵抗器Ｒ１、第３スイッチＳＷ２と第３抵抗器Ｒ２、第４スイッチＳＷ３と第４抵抗器Ｒ３、第５スイッチＳＷ４と第５抵抗器Ｒ４、及び第６スイッチＳＷ５と第６抵抗器Ｒ５は、それぞれ並列に接続される。そして、第１スイッチＳＷ０は第１ビット値Ｂ０に対応する第１の制御信号Ｃ０によって制御され、第２スイッチＳＷ１は第２ビット値Ｂ１に対応する第２の制御信号Ｃ１によって制御され、第３スイッチＳＷ２は第３ビット値Ｂ２に対応する第３の制御信号Ｃ２によって制御され、第４スイッチＳＷ３は第４ビット値Ｂ３に対応する第４の制御信号Ｃ３によって制御され、第５スイッチＳＷ４は第５ビット値Ｂ４に対応する第５の制御信号Ｃ４によって制御され、第６スイッチＳＷ５は第６ビット値Ｂ５に対応する第６の制御信号Ｃ５によって制御される。ビット値が「１」に等しい時、ビット値に対応する制御信号の電圧レベルは高い電圧レベルであり、スイッチがオンにされる。ビット値が「０」に等しい時、ビット値に対応する制御信号の電圧レベルは低い電圧レベルであり、スイッチがオフにされる。
【００１３】
第２の抵抗器列は、デジタルアナログ変換器２００の第２電圧Ｖ２と出力端子ＯＵＴの間に電気的に接続される。第２の抵抗器列は、第１マッチング抵抗器ＭＲ０〜第６マッチング抵抗器ＭＲ５を有し、第６マッチング抵抗器ＭＲ５、第５マッチング抵抗器ＭＲ４、第４マッチング抵抗器ＭＲ３、．．．、第１マッチング抵抗器ＭＲ０は順番に直列に接続され、第６マッチング抵抗器ＭＲ５の第１端子は出力端子ＯＵＴに電気的に接続され、第１マッチング抵抗器ＭＲ０の第２端子は第２電圧Ｖ２に電気的に接続される。それに加え、第１マッチング抵抗器ＭＲ０の抵抗は第１抵抗器Ｒ０の抵抗に実質的に等しく、第２マッチング抵抗器ＭＲ１の抵抗は第２抵抗器Ｒ１の抵抗に実質的に等しく、第３マッチング抵抗器ＭＲ２の抵抗は第３抵抗器Ｒ２の抵抗に実質的に等しく、第４マッチング抵抗器ＭＲ３の抵抗は第４抵抗器Ｒ３の抵抗に実質的に等しく、第５マッチング抵抗器ＭＲ４の抵抗は第５抵抗器Ｒ４の抵抗に実質的に等しく、及び第６マッチング抵抗器ＭＲ５の抵抗は第６抵抗器Ｒ５の抵抗に実質的に等しい。つまり、（ＭＲ０、ＭＲ１、ＭＲ２、ＭＲ３、ＭＲ４、ＭＲ５）は、（Ｒ、２Ｒ、４Ｒ、８Ｒ、１６Ｒ、３２Ｒ）と表される。
【００１４】
第２のカスケード接続されたスイッチは、デジタルアナログ変換器２００の第１電圧Ｖ２と出力端子ＯＵＴの間に実質的・電気的に接続される第１マッチングスイッチＭＳＷ０〜第６マッチングスイッチＭＳＷ５を有し、第１マッチングスイッチＭＳＷ０と第１マッチング抵抗器ＭＲ０、第２マッチングスイッチＭＳＷ１と第２マッチング抵抗器ＭＲ１、第３マッチングスイッチＭＳＷ２と第３マッチング抵抗器ＭＲ２、第４マッチングスイッチＭＳＷ３と第４マッチング抵抗器ＭＲ３、第５マッチングスイッチＭＳＷ４と第５マッチング抵抗器ＭＲ４、及び第６マッチングスイッチＭＳＷ５と第６マッチング抵抗器ＭＲ５は、それぞれ並列に接続される。
【００１５】
第１マッチングスイッチＭＳＷ０は第１ビット値Ｂ０の補数値に対応する第１マッチング制御信号Ｃ０によって制御される。第２マッチングスイッチＭＳＷ１は第２ビット値Ｂ１の補数値に対応する第２マッチング制御信号Ｃ１によって制御される。第３マッチングスイッチＳＷ２は第３ビット値Ｂ２の補数値にに対応する第３マッチング制御信号Ｃ２によって制御される。第４マッチングスイッチＳＷ３は第４ビット値Ｂ３の補数値に対応する第４マッチング制御信号Ｃ３によって制御される。第５マッチングスイッチＳＷ４は第５ビット値Ｂ４の補数値に対応する第５マッチング制御信号Ｃ４によって制御される。第６マッチングスイッチＳＷ５は第６ビット値Ｂ５の補数値に対応する第６マッチング制御信号Ｃ５によって制御される。補数値が「１」に等しい時、補数値に対応するマッチング制御信号の電圧レベルは高い電圧レベルであり、スイッチがオンにされる。補数値が「０」に等しい時、補数値に対応するマッチング制御信号の電圧レベルは低い電圧レベルであり、スイッチがオフにされる。
【００１６】
デジタルアナログ変換器２００においては、ｘが０から５の整数である時、第ｘマッチングスイッチＭＳＷｘは第ｘスイッチＳＷｘに事実上対応する。第ｘスイッチＳＷｘがオンにされる時、第ｘマッチングスイッチＭＳＷｘがオフにされる。第ｘスイッチＳＷｘがオフにされる時、第ｘマッチングスイッチＭＳＷｘがオンにされる。デジタルアナログ変換器２００がデジタル信号（Ｂ５Ｂ４Ｂ３Ｂ２Ｂ１Ｂ０）２を受信した後、ビット値と補数値に対応する多くの制御信号Ｃ０〜Ｃ５と多くのマッチング制御信号ＭＣ０〜ＭＣ５に基づいて、第１電圧Ｖ１、第２電圧Ｖ２、第１の抵抗器列、及び第２の抵抗器列が分圧回路を構成し、デジタルアナログ変換器２００はデジタル信号（Ｂ５Ｂ４Ｂ３Ｂ２Ｂ１Ｂ０）２をアナログ電圧Ｖｏｕｔに変換し、アナログ電圧Ｖｏｕｔを出力端子ＯＵＴを介して出力することが可能である。第ｘマッチングスイッチＭＳＷｘと第ｘスイッチＳＷｘの対応により、分圧回路を流れる電流が定電流となるように分圧回路の合計の抵抗は固定値になる。デジタルアナログ変換器２００から出力されるアナログ電圧Ｖｏｕｔは、下記に示される数１によって得られる。
（数１）
Ｖｏｕｔ＝Ｖ２＋（Ｂ０×２０Ｒ＋Ｂ１×２１Ｒ＋Ｂ３×２３Ｒ＋Ｂ４×２４Ｒ＋Ｂ５×２５Ｒ）×（Ｖ１−Ｖ２）／６３Ｒ
【００１７】
表１は、本発明の好適な実施の形態によるデジタルアナログ変換器のデジタル信号とアナログ電圧の関係を示す表である。
（表１）
2009077370.tif 000004
【００１８】
デジタル信号（Ｂ５Ｂ４Ｂ３Ｂ２Ｂ１Ｂ０）２が（１１１０００）２であるとする。図２（Ｂ）に、本発明の第１の実施の形態によるデジタルアナログ変換器の例の回路図が示される。デジタル信号（Ｂ５Ｂ４Ｂ３Ｂ２Ｂ１Ｂ０）２が（１１１０００）２として表される時、第１スイッチＳＷ０、第２スイッチＳＷ１、第３スイッチＳＷ２、第４マッチングスイッチＭＳＷ３、第５マッチングスイッチＭＳＷ４、及び第６マッチングスイッチＭＳＷ５はオフにされる。しかし、第１マッチングスイッチＭＳＷ０、第２マッチングスイッチＭＳＷ１、第３マッチングスイッチＭＳＷ２、第４スイッチＳＷ３、第５スイッチＳＷ４、及び第６スイッチＳＷ５はオンにされる。第１の抵抗器列は第１分圧抵抗器（Ｒ＋２Ｒ＋４Ｒ）に等しく、第２の抵抗器列は第２分圧抵抗器（３２Ｒ＋１６Ｒ＋８Ｒ）に等しいので、デジタルアナログ変換器２００は、図２（Ｂ）の経路（２）を介してデジタル信号（Ｂ５Ｂ４Ｂ３Ｂ２Ｂ１Ｂ０）２をアナログ電圧Ｖｏｕｔに変換し、出力端子ＯＵＴを介してアナログ電圧Ｖｏｕｔ＝Ｖ２＋（Ｖ１−Ｖ２）×５６／６３を出力する。アナログ電圧Ｖｏｕｔは、デジタル信号（１１１０００）２で示される数である５６に関連している。
【００１９】
更に、ｎビットのデジタルアナログ変換器は、デジタル信号（Ｂｎ−１．．．Ｂ３Ｂ２Ｂ１Ｂ０）２を受信し、デジタル信号（Ｂｎ−１．．．Ｂ３Ｂ２Ｂ１Ｂ０）２を下記に示される数２によって得られるアナログ電圧Ｖｏｕｔに変換する。
（数２）
Ｖｏｕｔ＝Ｖ２＋（Ｂ０×２０Ｒ＋Ｂ１×２１Ｒ＋Ｂ３×２３Ｒ＋．．．＋Ｂｎ−１×２ｎ−１Ｒ）×（Ｖ１−Ｖ２）／（２０Ｒ＋２１Ｒ＋２２Ｒ＋２３Ｒ＋．．．＋２ｎ−２Ｒ＋２ｎ−１Ｒ）
【００２０】
本発明のデジタルアナログ変換器においては、マッチングスイッチとスイッチの間に関係が存在する。従って、分圧回路においては、第１電圧Ｖ１と第２電圧Ｖ２の間の抵抗の合計は一定であり、電流の流れる経路である第１電圧と出力端子ＯＵＴの間の抵抗器の抵抗の合計（つまり、第１電圧Ｖ１と出力端子ＯＵＴの間の並列に繋がれたスイッチがオフにされている抵抗器の抵抗の合計）がデジタル信号の値に関係する。従って、本発明に開示されるデジタルアナログ変換器においては、第１の抵抗器列の抵抗器は特定の順番である必要なく、第１の抵抗器列の全ての抵抗器が第１電圧Ｖ１と出力端子ＯＵＴの間にあればどのような順番であってもよい。同様に、第２の抵抗器列のマッチング抵抗器は特定の順番である必要なく、第２の抵抗器列の全てのマッチング抵抗器が出力端子ＯＵＴと第２電圧Ｖ２の間にあればどのような順番であってもよい。更に、抵抗器又はマッチング抵抗器が対応するスイッチまたはマッチングスイッチと並列に接続され、対応するビット値に応じて制御信号によって制御されるような、いかなる回路設計も本発明の範囲に入る。
【００２１】
図３（Ａ）〜３（Ｃ）はそれぞれ、本発明の第２〜４の実施の形態によるデジタルアナログ変換器の回路図を示す。デジタルアナログ変換器３１０において、第６抵抗器Ｒ５、第５抵抗器Ｒ４、第４抵抗器Ｒ３、．．．、第１抵抗器Ｒ０は、順番に直列に接続されており、第６抵抗器ＭＲ５の第１端子は第１電圧Ｖ１に電気的に接続され、第１抵抗器Ｒ０の第２端子は出力端子ＯＵＴに電気的に接続される。第１マッチング抵抗器ＭＲ０、第２マッチング抵抗器ＭＲ１、第３マッチング抵抗器ＭＲ２、．．．、第６マッチング抵抗器ＭＲ５は、順番に直列に接続されており、第１マッチング抵抗器ＭＲ０の第１端子は出力端子ＯＵＴに電気的に接続され、第６マッチング抵抗器ＭＲ５の第２端子は第２電圧Ｖ２に電気的に接続される。
【００２２】
デジタルアナログ変換器３２０において、第１抵抗器Ｒ０、第２抵抗器Ｒ１、第３抵抗器Ｒ２、．．．、第６抵抗器Ｒ５は、順番に直列に接続されており、第１抵抗器ＭＲ０の第１端子は第１電圧Ｖ１に電気的に接続され、第６抵抗器Ｒ５の第２端子は出力端子ＯＵＴに電気的に接続される。第１マッチング抵抗器ＭＲ０、第２マッチング抵抗器ＭＲ１、第３マッチング抵抗器ＭＲ２、．．．、第６マッチング抵抗器ＭＲ５は、順番に直列に接続されており、第１マッチング抵抗器ＭＲ０の第１端子は出力端子ＯＵＴに電気的に接続され、第６マッチング抵抗器ＭＲ５の第２端子は第２電圧Ｖ２に電気的に接続される。
【００２３】
デジタルアナログ変換器３３０において、第６抵抗器Ｒ５、第５抵抗器Ｒ４、第４抵抗器Ｒ３、．．．、第１抵抗器Ｒ０は、順番に直列に接続されており、第６抵抗器ＭＲ５の第１端子は第１電圧Ｖ１に電気的に接続され、第１抵抗器Ｒ０の第２端子は出力端子ＯＵＴに電気的に接続される。第６マッチング抵抗器ＭＲ５、第５マッチング抵抗器ＭＲ４、第４マッチング抵抗器ＭＲ３、．．．、第１マッチング抵抗器ＭＲ０は、順番に直列に接続されており、第６マッチング抵抗器ＭＲ５の第１端子は出力端子ＯＵＴに電気的に接続され、第１マッチング抵抗器ＭＲ０の第２端子は第２電圧Ｖ２に電気的に接続される。
【００２４】
従来のデジタルアナログ変換器に比べて、本発明の上記実施の形態によるデジタルアナログ変換器は、抵抗器とスイッチの数が少ない。更に、本発明は単純な回路構成を有し、本発明のｎビットのデジタルアナログ変換器においては、任意の２つの抵抗器の間のノードはｎ個のスイッチと（２ｎ＋１）個の配線に接続されるが、従来のｎビットのデジタルアナログ変換器においては、２ｎ個の配線と（２ｎ＋１−２）個のスイッチが必要である。従って、本発明は回路レイアウトの領域と費用を大きく減らす。更に、少ない数の配線が使われるため、高いビット数のデジタルアナログ変換器が簡単に実現できる。
【００２５】
本発明は、好適な実施の形態と例によって開示されたが、本発明がそれに限定されないと解されなければならない。つまり、様々な変形例や同様の構造と手順を含むように意図されており、従って、添付される請求項の範囲は、全てのそのような変形例や同様の構造や手順を含むようにもっとも広く解釈されるべきである。
【図面の簡単な説明】
【００２６】
【図１】従来のデジタルアナログ変換器の回路図である。
【図２（Ａ）】本発明の第１の実施の形態によるデジタルアナログ変換器の回路図である。
【図２（Ｂ）】本発明の第１の実施の形態によるデジタルアナログ変換器の例の回路図である。
【図３（Ａ）】本発明の第２の実施の形態によるデジタルアナログ変換器の回路図である。
【図３（Ｂ）】本発明の第３の実施の形態によるデジタルアナログ変換器の回路図である。
【図３（Ｃ）】本発明の第４の実施の形態によるデジタルアナログ変換器の回路図である。
【符号の説明】
【００２７】
２００  デジタルアナログ変換器
３１０  デジタルアナログ変換器
３２０  デジタルアナログ変換器
３３０  デジタルアナログ変換器
【図１】
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【図２（Ａ）】
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【図２（Ｂ）】
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【図３（Ａ）】
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【図３（Ｂ）】
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【図３（Ｃ）】
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