(57)【要約】【課題】テストのコストを低減する。【解決手段】ＳｉＰ１は、データの送受信を行うＡＤチップ２、ロジックチップ３を備える。ＡＤチップ２は、並列データを生成するＡＤ変換回路１２ａ、１２ｂと、ＡＤ変換回路１２ａ、１２ｂで生成される並列データを分割して時間方向に並び替える並直列変換回路１３ａ、１３ｂと、並直列変換回路１３ａ、１３ｂの出力データと、並列データを複数の経路でそれぞれ送信可能となるように分割した分割データと、のいずれかを選択してロジックチップ３に出力する選択回路１４ａ、１４ｂと、を備える。ロジックチップ３は、時間方向に並び替えられたデータから元の並列データを復元する直並列変換回路１５ａ、１５ｂと、分割データを合成した元の並列データと、直並列変換回路１５ａ、１５ｂで復元した元の並列データとを選択し端子１８に出力する選択回路１６と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
データの送受信を行う送信部および受信部を備え、
前記送信部は、
並列データを生成するデータ生成回路と、
前記データ生成回路で生成される前記並列データを分割して時間方向に並び替えるデータ並び替え回路と、
前記データ並び替え回路の出力データと、前記並列データを複数の経路でそれぞれ送信可能となるように分割した分割データと、のいずれかを選択して前記受信部に出力する第１の選択回路と、
を、前記複数の経路に対応した組数分備えることを特徴とする半導体装置。
【請求項２】
前記第１の選択回路は、前記半導体装置をテストモードで動作させる場合、前記分割データを選択することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記送信部は、前記データ並び替え回路の出力データを前記分割データより高速に前記受信部に出力することを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記受信部は、前記複数の経路に対応して分割された前記分割データを合成し元の並列データとして出力可能とするテスト出力部を備えることを特徴とする請求項１または２記載の半導体装置。
【請求項５】
前記受信部は、
前記時間方向に並び替えられたデータから元の並列データを復元するデータ復元回路と、
前記分割データを合成した元の並列データと、前記データ復元回路で復元した元の並列データとのいずれかを選択する第２の選択回路と、
を備え、
前記第２の選択回路で選択したデータを前記テスト出力部に出力可能とすることを特徴とする請求項４記載の半導体装置。
【請求項６】
前記第２の選択回路は、前記半導体装置をテストモードで動作させる場合、前記分割データを合成した元の並列データを選択することを特徴とする請求項５記載の半導体装置。
【請求項７】
前記データ生成回路は、ＡＤ変換器であって、前記並列データは、ＡＤ変換されたデータであることを特徴とする請求項１記載の半導体装置。
【請求項８】
前記受信部は、前記データ復元回路で復元した並列データの処理を行うデータ処理回路を備えることを特徴とする請求項５記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、複数のＬＳＩチップを１つのパッケージに搭載した半導体装置のテスト技術に関する。
【背景技術】
【０００２】
近年、半導体パッケージにおいて、ＳｉＰ（Ｓｙｓｔｅｍ  ｉｎ  Ｐａｃｋａｇｅ）やＭＣＰ（Ｍｕｌｔｉ  Ｃｈｉｐ  Ｐａｃｋａｇｅ）といった複数のＬＳＩチップを１つのパッケージに封入する技術が注目されている。電子情報機器やディジタル家電等の著しい発展と普及に伴うＬＳＩの多機能化や高性能化に対する要求の高まりから、一つのシリコン・チップ上でシステムを実現するＳｏＣ（Ｓｙｓｔｅｍ  ｏｎ  Ｃｈｉｐ）が注目を集めている。一方で、従来はコスト面からＳｏＣに対する優位性がなく主流技術として認知されていなかったＳｉＰが、様々なシステム機能を短期間で実現できる可能性を秘めているとして再び脚光を浴びてきている。
【０００３】
ＳｉＰでチップ間を接続する際、接続する信号本数は、組立の歩留向上やテストの効率化の観点から可能な限り少ない構成をとることが望ましい。例えばＡＤチップとロジックチップをＳｉＰにする場合、ＡＤチップにおけるｎビット分解能のＡＤコンバータの出力をそのままロジックチップに接続すると、信号本数がｎ本であるデータバスが必要となる。データバスの信号本数を低減するため、送信側のＡＤチップにおいて並直列変換回路がサンプリングクロックとそのｍ逓倍クロックに同期して信号を並直列変換する。ｎビットディジタルデータは、ｎ／ｍ本のデータバスに出力され、受信側のロジックチップの直並列変換回路で同じくサンプリングクロックとｍ逓倍クロックに同期して元のｎビットディジタル信号に戻すことで、送受信間の信号本数を減らすことができる。
【０００４】
このような装置が、画像信号伝送を例として特許文献１において開示されている。この画像信号伝送回路は、画像信号をデータバスを介して伝送するに際して、データバスの信号本数を低減するため、逓倍回路が画素クロックを逓倍し、パラレル／シリアル変換回路が逓倍回路により生成された逓倍クロックに同期して画像信号をパラレル／シリアル変換し、シリアル信号である画像信号をデータバスに出力するようにしている。
【０００５】
従来の画像信号伝送回路は、以上のように構成されているので、データバスの信号本数を低減することができる。しかし、逓倍回路が画素クロックを逓倍して逓倍クロックを生成しなければならず、消費電力が増加してしまう。また、逓倍回路によって生成される逓倍クロックがクロックノイズになり、回路上のノイズ量が増加する虞もあった。
【０００６】
そこで、画素クロックの逓倍クロックを生成することなく、データバスの信号本数を低減する画像信号伝送回路が特許文献２において開示されている。この画像信号伝送回路は、取り込まれた画像信号のビット幅を２分割し、画素クロックがＨレベルになると一方の分割信号をデータバスに出力し、画素クロックがＬレベルになると他方の分割信号をデータバスに出力する。信号受取側では、画素クロックが立ち下がるタイミングでデータバスから一方の分割信号を取り込んで、画素クロックが立ち上がるタイミングで分割信号を出力ポートに出力し、画素クロックが立ち上がるタイミングでデータバスから他方の分割信号を取り込んで、その分割信号を出力ポートに出力するように構成している。
【０００７】
【特許文献１】特開２００４−２６６７４５号公報
【特許文献２】特開２００６−３０４０８８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
以下の分析は本発明において与えられる。
【０００９】
複数のＬＳＩチップから構成されるＳｉＰの代表的なテスト手法は、ＳｉＰへ組立てる前に各々のチップに対して十分にテストを行い、組立て後は各チップ間の接続をテストするというものである。このとき、チップ状態で十分なテストができないコンポーネントがある場合には、ＳｉＰでのテストを可能にする回路や、各チップ間の接続信号本数を少なくすることをチップ設計段階で考慮することで、効率的に低コストでＳｉＰをテストすることが可能である。
【００１０】
従来の構成によれば、データバス信号の本数を低減することができる。しかしながら、テストモード時に、特許文献１において開示される装置では、高い逓倍クロック信号が必要になる。また、特許文献２において開示される装置では、クロック信号のＨレベル、Ｌレベル共に動作するようにしなければならない。このためテストクロック信号に特別な条件が必要とされる高性能なＬＳＩテスタが必要となり、テストのコストが増大してしまう。
【課題を解決するための手段】
【００１１】
本発明の１つのアスペクト（側面）に係る半導体装置は、データの送受信を行う送信部および受信部を備え、送信部は、並列データを生成するデータ生成回路と、データ生成回路で生成される並列データを分割して時間方向に並び替えるデータ並び替え回路と、データ並び替え回路の出力データと、並列データを複数の経路でそれぞれ送信可能となるように分割した分割データと、のいずれかを選択して受信部に出力する第１の選択回路と、を、複数の経路に対応した組数分備える。
【発明の効果】
【００１２】
本発明によれば、テスト時に、並列データを複数の経路でそれぞれ送信し、特別なクロック信号が不要であるので、低速な安価なＬＳＩテスタでテストを行うことが可能である。したがって、テストのコストを低減することができる。
【発明を実施するための最良の形態】
【００１３】
本発明の実施形態に係る半導体装置（図１のＳｉＰ１に相当）は、データの送受信を行う送信部（図１のＡＤチップ２に相当）および受信部（図１のロジックチップ３に相当）を備える。送信部は、並列データを生成するデータ生成回路（図１のＡＤ変換回路１２ａ、１２ｂに相当）と、データ生成回路で生成される並列データを分割して時間方向に並び替えるデータ並び替え回路（図１の並直列変換回路１３ａ、１３ｂに相当）と、データ並び替え回路の出力データと、並列データを複数の経路でそれぞれ送信可能となるように分割した分割データと、のいずれかを選択して受信部に出力する第１の選択回路（図１の選択回路１４ａ、１４ｂに相当）と、を、複数の経路に対応した組数分（図１では２組）備える。
【００１４】
また、第１の選択回路は、半導体装置をテストモードで動作させる場合、分割データを選択することが好ましい。
【００１５】
さらに、送信部は、データ並び替え回路の出力データを分割データより高速に受信部に出力することが好ましい。
【００１６】
また、受信部は、複数の経路に対応して分割された分割データを合成し元の並列データとして出力可能とするテスト出力部（図１のＡＤテスト出力端子１８）を備えることが好ましい。
【００１７】
さらに、受信部は、時間方向に並び替えられたデータから元の並列データを復元するデータ復元回路（図１の直並列変換回路１５ａ、１５ｂに相当）と、分割データを合成した元の並列データと、データ復元回路で復元した元の並列データとのいずれかを選択する第２の選択回路（図１の選択回路１６に相当）と、を備え、第２の選択回路で選択したデータをテスト出力部に出力可能とするようにしてもよい。
【００１８】
また、第２の選択回路は、半導体装置をテストモードで動作させる場合、分割データを合成した元の並列データを選択するようにしてもよい。
【００１９】
さらに、データ生成回路は、ＡＤ変換器であって、並列データは、ＡＤ変換されたデータであってもよい。
【００２０】
また、受信部は、データ復元回路で復元した並列データの処理を行うデータ処理回路（図１のデータ処理回路１７ａ、１７ｂに相当）を備えていてもよい。
【００２１】
以上のような半導体装置によれば、送受信部間のデータバス信号の本数を低減させるとともに、テスト時に複数の経路でそれぞれ送信可能となるように分割した分割データを送信して逓倍クロックを不要とする。したがって、半導体装置のテストに際し、必要なＬＳＩテスタの能力を抑えることができ、テストコストを低減することが可能になる。
【００２２】
以下、実施例に即し、図面を参照して詳しく説明する。
【実施例１】
【００２３】
図１は、本発明の第１の実施例に係る半導体装置の構成を示すブロック図である。図１において、半導体装置は、２チャネルのＡＤ変換回路を有するＡＤチップ２とロジックチップ３を１つのパッケージに封入したＳｉＰ１である。ＳｉＰ１は、アナログ信号を入力する端子１１ａ、１１ｂ、テスト出力用の端子１８、テストモード選択用の端子１９、テスト用クロック信号を入力する端子２０を備える。
【００２４】
ＡＤチップ２は、ＡＤ変換回路１２ａ、１２ｂ、並直列変換回路１３ａ、１３ｂ、選択回路１４ａ、１４ｂを備える。ロジックチップ３は、直並列変換回路１５ａ、１５ｂ、選択回路１６、２２、データ処理回路１７ａ、１７ｂ、ＰＬＬ２１、分周回路２３を備える。
【００２５】
ＡＤチップ２は、端子１１ａ、１１ｂからアナログ信号を入力し、ロジックチップ３から選択クロックＣＬＫ２、ＣＬＫ２の１／２分周クロック信号であるクロック信号ＣＬＫ１、テストモード選択信号ＭＯＤＥを入力する。
【００２６】
ＡＤ変換回路１２ａは、端子１１ａから入力したアナログ信号をサンプリングクロック信号であるクロック信号ＣＬＫ１でｎビットの分解能を持ってＡＤ変換し、ｎビット幅の並列データＤａを出力する。並直列変換回路１３ａは、ＡＤ変換回路１２ａが出力する並列データＤａを入力し、クロック信号ＣＬＫ１とクロック信号ＣＬＫ２で並直列変換を行い、ｎ／２ビット幅となる並列データＤａ１を出力する。選択回路１４ａは、並列データＤａ１、並列データＤａの上位ビットＤａｕ、後述の並列データＤｂの上位ビットＤｂｕのいずれかを、テストモード選択信号ＭＯＤＥに基づいて選択して出力する。
【００２７】
ＡＤ変換回路１２ｂは、端子１１ｂから入力したアナログ信号をサンプリングクロック信号であるクロック信号ＣＬＫ１でｎビットの分解能を持ってＡＤ変換し、ｎビット幅の並列データＤｂを出力する。並直列変換回路１３ｂは、ＡＤ変換回路１２ｂが出力する並列データＤｂを入力し、クロック信号ＣＬＫ１とクロック信号ＣＬＫ２で並直列変換を行い、ｎ／２ビット幅となる並列データＤｂ１を出力する。選択回路１４ｂは、並列データＤｂ１、前述の並列データＤａの下位ビットＤａｌ、並列データＤｂの下位ビットＤｂｌのいずれかを、テストモード選択信号ＭＯＤＥに基づいて選択して出力する。
【００２８】
ロジックチップ３は、端子２０からＡＤ変換テスト用のクロック信号ＣＫＴ、端子１９からテストモード選択信号ＭＯＤＥを入力し、ＡＤチップ２からｎ／２ビット幅ディジタルデータを２チャネル分入力する。選択回路２２は、テストモード選択信号ＭＯＤＥによって、通常動作時にはクロック生成用のＰＬＬ２１の出力クロックを選択し、ＡＤテストモード時には端子２０から入力したクロック信号ＣＫＴを選択する。選択回路２２の出力であるクロック信号ＣＬＫ２は、ＡＤチップ２に出力されると共に、分周回路２３によって周波数が１／２に分周されクロック信号ＣＬＫ１としてＡＤチップ２に出力される。クロック信号ＣＬＫ１は、直並列変換回路１５ａ、１５ｂ、データ処理回路１７ａ、１７ｂにも分配され、クロック信号ＣＫ２は、直並列変換回路１５ａ、１５ｂにも分配される。
【００２９】
直並列変換回路１５ａは、選択回路１４ａから出力されたｎ／２ビット幅のディジタルデータを、クロック信号ＣＬＫ１、ＣＬＫ２によって直並列変換を行い、元のｎビット幅の並列データＤａを復元して選択回路１６とデータ処理回路１７ａとに出力する。データ処理回路１７ａは、復元された並列データＤａに対して通常動作時におけるデータ処理を行う。
【００３０】
直並列変換回路１５ｂは、選択回路１４ｂから出力されたｎ／２ビット幅のディジタルデータを、クロック信号ＣＬＫ１、ＣＬＫ２によって直並列変換を行い、元のｎビット幅の並列データＤｂを復元して選択回路１６とデータ処理回路１７ｂとに出力する。データ処理回路１７ｂは、復元された並列データＤｂに対して通常動作時におけるデータ処理を行う。
【００３１】
選択回路１６は、テストモード選択信号ＭＯＤＥによって、選択回路１４ａ、１４ｂから出力されるデータを上位下位合わせたｎビット幅ディジタルデータと、直並列変換回路１５ａが出力する並列データＤａと、直並列変換回路１５ｂが出力する並列データＤｂとのいずれかを選択して端子１８に出力する。
【００３２】
以上のような構成のＳｉＰ１において、端子１９から入力されるテストモード選択信号ＭＯＤＥによって以下の、Ａ）通常動作モード、Ｂ）ＡＤ変換回路１２ａのテストモード、Ｃ）ＡＤ変換回路１２ｂのテストモードのいずれかが選択される。以下、各モードについて説明する。
【００３３】
Ａ）通常動作モードでは、ＡＤ変換回路１２ａで変換された並列データＤａは、並直列変換回路１３ａ、選択回路１４ａ、直並列変換回路１５ａを介してデータ処理回路１７ａに入力されデータ処理がなされる。また、ＡＤ変換回路１２ｂで変換された並列データＤｂは、並直列変換回路１３ｂ、選択回路１４ｂ、直並列変換回路１５ｂを介してデータ処理回路１７ｂに入力されデータ処理がなされる。
【００３４】
Ｂ）ＡＤ変換回路１２ａのテストモードでは、端子１１ａからのアナログ信号、ＡＤテストクロック信号ＣＫＴ及びテストモード選択信号ＭＯＤＥが入力される。このときテストモード選択信号ＭＯＤＥは、ＡＤ変換回路１２ａに対するテストモードが選択されている。テストモード選択信号ＭＯＤＥによって選択回路２２は、ＡＤテストクロック信号ＣＫＴを選択してクロック信号ＣＬＫ２として出力する。クロック信号ＣＬＫ２は、分周回路２３によって周波数が１／２になるよう分周されクロック信号ＣＬＫ１として出力される。ＡＤ変換回路１２ａは、クロック信号ＣＬＫ１をサンプリングクロックとし、端子１１ａから入力したアナログ信号をｎビット幅のディジタルデータＤａに変換する。変換されたｎビット幅のディジタルデータＤａは、上位ｎ／２ビットのディジタルデータＤａｕと下位ｎ／２ビットのディジタルデータＤａｌとに分離される。上位ｎ／２ビットのデータＤａｕは、選択回路１４ａへ出力され、下位ｎ／２ビットのデータＤａｌは、選択回路１４ｂへ出力される。選択回路１４ａは、テストモード選択信号ＭＯＤＥにより、入力された上位ｎ／２ビット信号をそのままロジックチップ３に出力し、選択回路１４ｂも同様にテストモード選択信号ＭＯＤＥにより、入力された下位ｎ／２ビット信号をそのままロジックチップ３に出力する。
【００３５】
選択回路１４ａが出力する上位ｎ／２ビットデータＤａｕおよび選択回路１４ｂが出力する下位ｎ／２ビットデータＤａｌは、ロジックチップ３側の選択回路１６に入力される。選択回路１６は、テストモード選択信号ＭＯＤＥによって、上位ｎ／２ビットデータＤａｕおよび下位ｎ／２ビットデータＤａｌを合わせたデータ、すなわちデータＤａをテスト出力用の端子１８に出力する。端子１８には、図示されないＬＳＩテスタが接続され、ＡＤ変換回路１２ａの出力するデータＤａの内容をテストする。
【００３６】
Ｃ）ＡＤ変換回路１２ｂのテストモードも、Ｂ）のＡＤ変換回路１２ａのテストモードにおける動作と同様に、ＡＤ変換回路１２ｂが出力するデータＤｂは、選択回路１４ａ、１４ｂを介し、選択回路１６によって選択され、端子１８に出力される。
【００３７】
以上のように、２チャネルのＡＤ変換回路１２ａ、１２ｂを有するＡＤチップ２とロジックチップ３を１つのパッケージに封入したＳｉＰ１において、逓倍クロックを用いた並直列・直並列変換回路により、チップ間接続信号数を低減させた場合、テスト時にも実際の動作クロックの２倍の周波数のクロックが必要になる。これに対し、本実施例のテストモードでは、並直列・直並列変換回路をバイパスして、各チャネルのデータバスを１チャネルのテスト信号に割り当てて複数のＡＤ変換回路１２ａ、１２ｂを個別にテストすることで、通常動作時に必要な逓倍クロック信号が不要になる。
【００３８】
なお、テストモード選択信号ＭＯＤＥによって、選択回路１６が、直並列変換回路１５ａが出力する並列データＤａ、あるいは、直並列変換回路１５ｂが出力する並列データＤｂのいずれかを選択する場合には、いわゆる実動作テストとなる。すなわち、ＡＤ変換回路１２ａ、１２ｂは、ＰＬＬ２１の出力するクロック信号で動作し、並直列・直並列変換回路を介して端子１８にＡＤ変換データを出力する。この場合、ＬＳＩテスタによって、実動作におけるＡＤ変換データのテストが可能である。
【００３９】
以上の説明では、２チャネルのＡＤ変換回路を有する半導体装置について説明した。しかし、これに限定されることなく、ＡＤ変換回路を３チャネル以上有し、１チャネルの信号を各チャネルのデータバスに分割して割り当て、複数のＡＤ変換回路を個別にテストするようにしてもよいことは言うまでもない。
【００４０】
なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００４１】
【図１】本発明の実施例に係る半導体装置の構成を示すブロック図である。
【符号の説明】
【００４２】
１  ＳｉＰ
２  ＡＤチップ
３  ロジックチップ
１１ａ、１１ｂ、１８、１９、２０  端子
１２ａ、１２ｂ  ＡＤ変換回路
１３ａ、１３ｂ  並直列変換回路
１４ａ、１４ｂ、１６、２２  選択回路
１５ａ、１５ｂ  直並列変換回路
１７ａ、１７ｂ  データ処理回路
２１  ＰＬＬ
２３  分周回路
【図１】
2009265024.tif 000003