(57)【要約】【課題】センシング遅延回路及びこれを用いた半導体メモリー装置を提供する。【解決手段】テストモード信号に応答して開始信号を伝達する論理素子と、外部電圧をバルク電圧として受けてしきい電圧が調節されるＭＯＳトランジスタを含む複数のインバータで構成され、前記論理素子の出力信号を所定区間遅延させる遅延部と、前記遅延部の出力信号に応答して前記論理素子の出力信号をバッファリングして出力するバッファーと、を含むセンシング遅延回路とした。【選択図】図２
2009268058.tif 000002
【特許請求の範囲】
【請求項１】
テストモード信号に応答して開始信号を伝達する論理素子と、
外部電圧をバルク電圧として受けてしきい電圧が調節されるＭＯＳ（Metal-Oxide-Semiconductor）トランジスタを含む複数のインバータで構成され、前記論理素子の出力信号を所定区間遅延させる遅延部と、
前記遅延部の出力信号に応答して前記論理素子の出力信号をバッファリングして出力するバッファーと、
を含むことを特徴とするセンシング遅延回路。
【請求項２】
前記論理素子は、
前記テストモード信号と前記開始信号を受信して否定論理積演算を行うことを特徴とする請求項１に記載のセンシング遅延回路。
【請求項３】
前記遅延部に含まれた複数のインバータはそれぞれ、
前記外部電圧をバルク電圧として受け、内部電圧と出力ノードとの間に連結され、入力ノードの信号に応答して前記出力ノードをプルアップ駆動するプルアップ素子と、
前記出力ノードと接地電圧との間に連結され、前記入力ノードの信号に応答して前記出力ノードをプルダウン駆動するプルダウン素子と、
を含むことを特徴とする請求項１に記載のセンシング遅延回路。
【請求項４】
前記バッファーは、
内部電圧と第１ノードとの間に連結され、前記論理素子の出力信号に応答して前記第１ノードをプルアップ駆動するプルアップ素子と、
前記第１ノードと第２ノードとの間に連結され、前記論理素子の出力信号に応答して前記第１ノードをプルダウン駆動するプルダウン素子と、
前記第２ノードと接地電圧との間に連結され、前記遅延部の出力信号に応答してターンオンされるイネーブル素子と、
を含むことを特徴とする請求項１に記載のセンシング遅延回路。
【請求項５】
前記イネーブル素子は、
前記開始信号がイネーブルされた後、前記遅延部の遅延区間だけ経過した区間でターンオンされることを特徴とする請求項４に記載のセンシング遅延回路。
【請求項６】
内部電圧と前記第１ノードとの間に連結され、前記遅延部の出力信号に応答して前記第１ノードをプルアップ駆動する電圧設定部と、
前記テストモード信号に応答して前記第１ノードの信号をバッファリングし、前記センスアンプイネーブル信号として出力する出力部と、
をさらに含むことを特徴とする請求項５に記載のセンシング遅延回路。
【請求項７】
内部電圧をバルク電圧として受けてしきい電圧が調節されるＭＯＳ（Metal-Oxide-Semiconductor）トランジスタを含み、テストモード信号に応答して開始信号のイネーブル区間を調節してセンスアンプイネーブル信号を生成する第１センシング遅延部と、
外部電圧をバルク電圧として受けてしきい電圧が調節されるＭＯＳトランジスタを含み、テストモード信号に応答して開始信号のイネーブル区間を調節して前記センスアンプイネーブル信号を生成する第２センシング遅延部と、
を含むことを特徴とするセンシング遅延回路。
【請求項８】
前記第１センシング遅延部は、
前記テストモード信号に応答して開始信号を伝達する論理素子と、
前記内部電圧をバルク電圧として受けてしきい電圧が調節されるＭＯＳトランジスタを含む複数のインバータで構成され、前記論理素子の出力信号を所定区間遅延させる遅延部と、
前記遅延部の出力信号に応答して前記論理素子の出力信号をバッファリングして出力するバッファーと、
を含むことを特徴とする請求項７に記載のセンシング遅延回路。
【請求項９】
前記論理素子は、
前記テストモード信号と前記開始信号とを受信して否定論理和演算を行うことを特徴とする請求項８に記載のセンシング遅延回路。
【請求項１０】
前記遅延部に含まれた複数のインバータはそれぞれ、
前記内部電圧をバルク電圧として受け、内部電圧と出力ノードとの間に連結され、入力ノードの信号に応答して前記出力ノードをプルアップ駆動するプルアップ素子と、
前記出力ノードと接地電圧との間に連結され、前記入力ノードの信号に応答して前記出力ノードをプルダウン駆動するプルダウン素子と、
を含むことを特徴とする請求項８に記載のセンシング遅延回路。
【請求項１１】
前記バッファーは、
前記内部電圧と第１ノードとの間に連結され、前記論理素子の出力信号に応答して前記第１ノードをプルアップ駆動するプルアップ素子と、
前記第１ノードと第２ノードとの間に連結され、前記論理素子の出力信号に応答して前記第１ノードをプルダウン駆動するプルダウン素子と、
前記第２ノードと接地電圧との間に連結され、前記遅延部の出力信号に応答してターンオンされるイネーブル素子と、
を含むことを特徴とする請求項８に記載のセンシング遅延回路。
【請求項１２】
前記イネーブル素子は、
前記開始信号がイネーブルされた後、前記遅延部の遅延区間だけ経過した区間でターンオンされることを特徴とする請求項１１に記載のセンシング遅延回路。
【請求項１３】
内部電圧と前記第１ノードとの間に連結され、前記遅延部の出力信号に応答して前記第１ノードをプルアップ駆動する電圧設定部と、
前記テストモード信号に応答して前記第１ノードの信号をバッファリングし、前記センスアンプイネーブル信号として出力する出力部と、
をさらに含むことを特徴とする請求項１１に記載のセンシング遅延回路。
【請求項１４】
前記第２センシング遅延部は、
テストモード信号に応答して開始信号を伝達する論理素子と、
外部電圧をバルク電圧として受けてしきい電圧が調節されるＭＯＳトランジスタを含む複数のインバータで構成され、前記論理素子の出力信号を所定区間遅延させる遅延部と、
前記遅延部の出力信号に応答して前記論理素子の出力信号をバッファリングして出力するバッファーと、
を含むことを特徴とする請求項７に記載のセンシング遅延回路。
【請求項１５】
前記論理素子は、
前記テストモード信号と前記開始信号とを受信して否定論理積演算を行うことを特徴とする請求項１４に記載のセンシング遅延回路。
【請求項１６】
前記遅延部に含まれた複数のインバータはそれぞれ、
前記外部電圧をバルク電圧として受け、内部電圧と出力ノードとの間に連結され、入力ノードの信号に応答して前記出力ノードをプルアップ駆動するプルアップ素子と、
前記出力ノードと接地電圧との間に連結され、前記入力ノードの信号に応答して前記出力ノードをプルダウン駆動するプルダウン素子と、
を含むことを特徴とする請求項１４に記載のセンシング遅延回路。
【請求項１７】
前記バッファーは、
内部電圧と第１ノードとの間に連結され、前記論理素子の出力信号に応答して前記第１ノードをプルアップ駆動するプルアップ素子と、
前記第１ノードと第２ノードとの間に連結され、前記論理素子の出力信号に応答して前記第１ノードをプルダウン駆動するプルダウン素子と、
前記第２ノードと接地電圧との間に連結され、前記遅延部の出力信号に応答してターンオンされるイネーブル素子と、
を含むことを特徴とする請求項１４に記載のセンシング遅延回路。
【請求項１８】
前記イネーブル素子は、
前記開始信号がイネーブルされた後、前記遅延部の遅延区間だけ経過した区間でターンオンされることを特徴とする請求項１７に記載のセンシング遅延回路。
【請求項１９】
内部電圧と前記第１ノードとの間に連結され、前記遅延部の出力信号に応答して前記第１ノードをプルアップ駆動する電圧設定部と、
前記テストモード信号に応答して前記第１ノードの信号をバッファリングし、前記センスアンプイネーブル信号として出力する出力部と、
をさらに含むことを特徴とする請求項１１に記載のセンシング遅延回路。
【請求項２０】
内部電圧及び外部電圧のうちの１つの電圧をバルク電圧として受けてしきい電圧が調節されるＭＯＳ（Metal-Oxide-Semiconductor）トランジスタを含み、テストモード信号に応答して開始信号のイネーブル区間を調節してセンスアンプイネーブル信号を生成するセンシング遅延回路と、
前記センスアンプイネーブル信号を受信して駆動されるセンスアンプと、
を含むことを特徴とする半導体メモリー装置。
【請求項２１】
前記センシング遅延回路は、
テストモード信号に応答して開始信号を伝達する論理素子と、
内部電圧及び外部電圧のうちの１つの電圧をバルク電圧として受けてしきい電圧が調節されるＭＯＳトランジスタを含む複数のインバータで構成され、前記論理素子の出力信号を所定区間遅延させる遅延部と、
前記遅延部の出力信号に応答して前記論理素子の出力信号をバッファリングして出力するバッファーと、
を含むことを特徴とする請求項２０に記載の半導体メモリー装置。
【請求項２２】
前記遅延部に含まれた複数のインバータはそれぞれ、
前記内部電圧及び外部電圧のうちの１つの電圧をバルク電圧として受け、内部電圧と出力ノードとの間に連結され、入力ノードの信号に応答して前記出力ノードをプルアップ駆動するプルアップ素子と、
前記出力ノードと接地電圧との間に連結され、前記入力ノードの信号に応答して前記出力ノードをプルダウン駆動するプルダウン素子と、
を含むことを特徴とする請求項２１に記載の半導体メモリー装置。
【請求項２３】
前記センシング遅延回路は、
内部電圧をバルク電圧として受けてしきい電圧が調節されるＭＯＳトランジスタを含み、テストモード信号に応答して開始信号のイネーブル区間を調節してセンスアンプイネーブル信号を生成する第１センシング遅延部と、
外部電圧をバルク電圧として受けてしきい電圧が調節されるＭＯＳトランジスタを含み、テストモード信号に応答して開始信号のイネーブル区間を調節してセンスアンプイネーブル信号を生成する第１センシング遅延部と、
を含むことを特徴とする請求項２０に記載の半導体メモリー装置。
【請求項２４】
前記第１センシング遅延部は、
テストモード信号に応答して開始信号を伝達する論理素子と、
内部電圧をバルク電圧として受けてしきい電圧が調節されるＭＯＳトランジスタを含む複数のインバータで構成され、前記論理素子の出力信号を所定区間遅延させる遅延部と、
前記遅延部の出力信号に応答して前記論理素子の出力信号をバッファリングして出力するバッファーと、
を含むことを特徴とする請求項２３に記載の半導体メモリー装置。
【請求項２５】
前記第２センシング遅延部は、
テストモード信号に応答して開始信号を伝達する論理素子と、
外部電圧をバルク電圧として受けてしきい電圧が調節されるＭＯＳトランジスタを含む複数のインバータで構成され、前記論理素子の出力信号を所定区間遅延させる遅延部と、
前記遅延部の出力信号に応答して前記論理素子の出力信号をバッファリングして出力するバッファーと、
を含むことを特徴とする請求項２３に記載の半導体メモリー装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリー装置に係り、より具体的には、高い外部電圧（ＶＤＤ）レベルでセンスアンプの駆動区間が早くなることから生じうるセンシングフェイルを防止できるようにしたセンシング遅延回路に関する。
【背景技術】
【０００２】
コンピュータシステムや電子通信分野などの技術進歩に伴い、情報の保存のために使われる半導体メモリー装置は、低価格化、小型化及び大容量化が図られつつある一方で、エネルギー効率に対する要求も増大し、余分な電流の消耗を抑える方向にその技術開発が進められている。
【０００３】
一般に、ＤＲＡＭ（Dynamic Random Access Memory）素子のデータを保存するセルアレイは、網状に連結されているワードラインとビットラインに、一つのＮＭＯＳ（Negative-channel Metal-Oxide Semiconductor）トランジスタとキャパシタ（Capacitor）とで構成された多くのセルがそれぞれ接続している構造である。
【０００４】
一般的なＤＲＡＭ素子の動作について簡単に説明すると、下記の通りである。
【０００５】
まず、ＤＲＡＭ素子を動作させる主信号であるラス（／ＲＡＳ）信号がアクティブ状態（ロー）に変わりながらローアドレスバッファー（Rowaddress  Buffer）に入力されるアドレス信号を取り込み、この時に取り込まれたローアドレス信号をデコーディングし、セルアレイのワードラインのうち一つを選択するローデコーディング（row  decoding）動作が行われる。
【０００６】
この時、選択されたワードラインに連結されているセルのデータが、ビットライン及び相補ビットラインからなるビットライン対（ＢＬ，／ＢＬ）に載せると、ビットラインセンスアンプの動作時点を知らせるセンスアンプイネーブル信号がイネーブルされ、ローアドレスによって選択されたセルブロックのビットラインセンスアンプを駆動させることになる。ビットラインセンスアンプが駆動すると、電荷分配（charge  sharing）により所定電位差（△Ｖ）を維持していたビットライン対（ＢＬ，／ＢＬ）が大きい電位差に増幅され、以降、カラムアドレスによって選択されたカラムデコーダは、ビットラインのデータをデータバスラインに伝達するカラム伝達トランジスタをターン−オンさせることによって、ビットライン対（ＢＬ，／ＢＬ）に伝達されていたデータをデータバスライン（ＤＢ，／ＤＢ）に伝達して素子外部に出力する。
【０００７】
このようなＤＲＡＭ動作においてビットラインセンスアンプは、図１に示すセンシング遅延区間（sensing  delay）を確保してから駆動しなければならない。すなわち、電荷分配によってビットライン対（ＢＬ，／ＢＬ）間に充分な電位差（△Ｖ）を確保してからセンスアンプが駆動してこそ、ビットラインセンスアンプの駆動中にビットライン対（ＢＬ，／ＢＬ）のデータが逆転する現象が発生しない。
【０００８】
したがって、従来は、遅延回路を用いてセンスアンプイネーブル信号のイネーブル開始区間を調節することによって、ビットライン対（ＢＬ，／ＢＬ）間に充分な電位差（△Ｖ）を確保した後、ビットラインセンスアンプが駆動するように調節してきた。
本出願と関連のある技術が、特許文献１に開示されている。
【特許文献１】米国特許出願公開第２００６／０２０９６０６号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、遅延回路を駆動させる電圧であるコア電圧（ＶＣＯＲＥ）は、外部電圧（ＶＤＤ）のレベルが高い場合、または、オーバードライビング（over  driving）時にはレベルが上昇するので、遅延回路の駆動能力が増加し、遅延区間が短くなる現象が発生する。このように、遅延区間が短くなると、センスアンプイネーブル信号のイネーブル開始区間が早くなるので、ビットライン対（ＢＬ，／ＢＬ）間に充分な電位差（△Ｖ）が確保されていない状態でセンスアンプが駆動し、ビットラインセンスアンプ駆動中にビットライン対（ＢＬ，／ＢＬ）のデータが逆転する現象が発生する。
【００１０】
本発明は、上記の事情に鑑みてなされたもので、その目的の一例は、外部電圧（ＶＤＤ）をバルク電圧（Bulk  Voltage）として使用するＭＯＳトランジスタを用いてセンスアンプイネーブル信号のイネーブル区間を調節することによって、高い外部電圧（ＶＤＤ）レベルでビットラインセンスアンプの駆動区間が早くなることから生じうるセンシングフェイルを防止できるようにしたセンシング遅延回路及びこれを用いた半導体メモリー装置を提供することにある。
【課題を解決するための手段】
【００１１】
上記の課題を解決するために、本発明は、テストモード信号に応答して開始信号を伝達する論理素子と、外部電圧をバルク電圧として受けてしきい電圧が調節されるＭＯＳトランジスタを含む複数のインバータで構成され、前記論理素子の出力信号を所定区間遅延させる遅延部と、前記遅延部の出力信号に応答して前記論理素子の出力信号をバッファリングして出力するバッファーと、を含むセンシング遅延回路を提供する。
【００１２】
前記論理素子は、前記テストモード信号と前記開始信号を受信して否定論理積演算を行うことが好ましい。
【００１３】
前記遅延部に含まれた複数のインバータはそれぞれ、前記外部電圧をバルク電圧として受け、内部電圧と出力ノードとの間に連結され、入力ノードの信号に応答して前記出力ノードをプルアップ駆動するプルアップ素子と、前記出力ノードと接地電圧との間に連結され、前記入力ノードの信号に応答して前記出力ノードをプルダウン駆動するプルダウン素子と、を含むことができる。
【００１４】
前記バッファーは、内部電圧と第１ノードとの間に連結され、前記論理素子の出力信号に応答して前記第１ノードをプルアップ駆動するプルアップ素子と、前記第１ノードと第２ノードとの間に連結され、前記論理素子の出力信号に応答して前記第１ノードをプルダウン駆動するプルダウン素子と、前記第２ノードと接地電圧との間に連結され、前記遅延部の出力信号に応答してターンオンされるイネーブル素子と、を含むことができる。
【００１５】
前記イネーブル素子は、前記開始信号がイネーブルされた後、前記遅延部の遅延区間だけ経過した区間でターンオンされることが好ましい。
【００１６】
前記センシング遅延回路は、内部電圧と前記第１ノードとの間に連結され、前記遅延部の出力信号に応答して前記第１ノードをプルアップ駆動する電圧設定部と、前記テストモード信号に応答して前記第１ノードの信号をバッファリングし、前記センスアンプイネーブル信号として出力する出力部と、をさらに含むことができる。
【００１７】
また、上記の目的を達成するために、本発明は、内部電圧をバルク電圧として受けてしきい電圧が調節されるＭＯＳトランジスタを含み、テストモード信号に応答して開始信号のイネーブル区間を調節してセンスアンプイネーブル信号を生成する第１センシング遅延部と、外部電圧をバルク電圧として受けてしきい電圧が調節されるＭＯＳトランジスタを含み、テストモード信号に応答して開始信号のイネーブル区間を調節して前記センスアンプイネーブル信号を生成する第２センシング遅延部と、を含むセンシング遅延回路を提供する。
【００１８】
また、本発明は、内部電圧をバルク電圧として受けてしきい電圧が調節されるＭＯＳトランジスタを含み、テストモード信号に応答して開始信号のイネーブル区間を調節してセンスアンプイネーブル信号を生成するセンシング遅延回路と、前記センスアンプイネーブル信号を受信して駆動されるセンスアンプと、を含む半導体メモリー装置を提供する。
【発明の効果】
【００１９】
本発明によれば、外部電圧（ＶＤＤ）をバルク電圧（Bulk  Voltage）として使用するＭＯＳトランジスタを用いてセンスアンプイネーブル信号のイネーブル区間を調節するので、高い外部電圧（ＶＤＤ）レベルでビットラインセンスアンプの駆動区間が早くなることから生じうるセンシングフェイルを防止することが可能になる。
【発明を実施するための最良の形態】
【００２０】
以下、具体的な実施形態を用いて本発明をより詳細に説明する。
下記の実施形態は、本発明を例示するためのもので、本発明の権利保護範囲がそれらの実施形態に制限されることはない。
【００２１】
図２は、本発明の一実施形態による半導体メモリー装置の構成を示すブロック図である。
【００２２】
同図において、本実施形態による半導体メモリー装置は、開始信号ＳＴＡＲＴとテストモード信号ＴＭを受信してセンスアンプイネーブル信号ＳＥＮ＿ＥＮを生成するセンシング遅延回路１と、センスアンプイネーブル信号ＳＥＮ＿ＥＮを受信して駆動するビットラインセンスアンプ（ＢＬＳＡ）２とで構成される。
【００２３】
センシング遅延回路１は、図３に示すように、ＮＡＮＤゲートＮＤ１０、第１遅延部１０、第１バッファー１２、第１電圧設定部１４及び第１出力部１６で構成される。
【００２４】
ＮＡＮＤゲートＮＤ１０は、ハイレベルのテストモード信号ＴＭに応答して開始信号ＳＴＡＲＴを反転させ、ノードｎｄ１０に伝達する。
【００２５】
第１遅延部１０は、ＲＣディレイ（ＲＣ  ｄｅｌａｙ）を通じて入力信号を遅延させて出力し、第１インバータ１００、第２インバータ１０２、ノードｎｄ１１に連結されたＮＭＯＳトランジスタＮ１１，Ｎ１２、及びノードｎｄ１２に連結されたＰＭＯＳトランジスタＰ１２，Ｐ１３で構成される。
【００２６】
第１インバータ１００は、コア電圧ＶＣＯＲＥとノードｎｄ１１との間に連結され、ノードｎｄ１０の信号に応答してノードｎｄ１１をプルアップ駆動するＰＭＯＳトランジスタＰ１０と、ノードｎｄ１１と接地電圧ＶＳＳとの間に連結され、ノードｎｄ１０の信号に応答してノードｎｄ１１をプルダウン駆動するＮＭＯＳトランジスタＮ１０と、で構成される。ここで、ＰＭＯＳトランジスタＰ１０のバルク電圧としては外部電圧ＶＤＤが供給される。
【００２７】
第２インバータ１０２は、コア電圧ＶＣＯＲＥとノードｎｄ１２との間に連結され、ノードｎｄ１１の信号に応答してノードｎｄ１２をプルアップ駆動するＰＭＯＳトランジスタＰ１１と、ノードｎｄ１２と接地電圧ＶＳＳとの間に連結され、ノードｎｄ１１の信号に応答してノードｎｄ１２をプルダウン駆動するＮＭＯＳトランジスタＮ１３と、で構成される。ここで、ＰＭＯＳトランジスタＰ１１のバルク電圧としては外部電圧ＶＤＤが供給される。
【００２８】
本実施形態では、第１インバータ１００に含まれたＰＭＯＳトランジスタＰ１０及び第２インバータ１０２に含まれたＰＭＯＳトランジスタＰ１１のバルク電圧として外部電圧ＶＤＤが供給される場合について説明したが、実施形態によっては、ＰＭＯＳトランジスタＰ１１のバルク電圧としてコア電圧ＶＣＯＲＥが供給されても良い。
【００２９】
第１バッファー１２は、コア電圧ＶＣＯＲＥとノードｎｄ１３との間に連結され、ノードｎｄ１０の信号に応答してノードｎｄ１３をプルアップ駆動するＰＭＯＳトランジスタＰ１４と、ノードｎｄ１３とノードｎｄ１４との間に連結され、ノードｎｄ１０の信号に応答してノードｎｄ１３をプルダウン駆動するＮＭＯＳトランジスタＮ１４と、ノードｎｄ１４と接地電圧ＶＳＳとの間に連結され、ノードｎｄ１２の信号に応答してターンオンされるＮＭＯＳトランジスタＮ１５と、で構成される。
【００３０】
第１電圧設定部１４は、コア電圧ＶＣＯＲＥとノードｎｄ１３との間に連結され、ノードｎｄ１２の信号に応答してノードｎｄ１３をプルアップ駆動するＰＭＯＳトランジスタＰ１５で構成される。
【００３１】
第１出力部１６は、ハイレベルのテストモード信号ＴＭに応答してノードｎｄ１３の信号を反転させ、センスアンプイネーブル信号ＳＥＮ＿ＥＮとして出力する伝達素子ＩＶ１１で構成される。
【００３２】
ビットラインセンスアンプ２は、センスアンプイネーブル信号ＳＥＮ＿ＥＮのイネーブルに応答して駆動し、ビットライン対（ＢＬ，／ＢＬ）のデータを増幅する。
【００３３】
このように構成された半導体メモリー装置の動作について説明すると、下記の通りである。
【００３４】
まず、センシング遅延回路１は、ハイレベルにイネーブルされるテストモード信号ＴＭに応答して開始信号ＳＴＡＲＴのイネーブル開始区間を所定区間遅延させる。これを、図４を参照してより具体的に説明する。
【００３５】
ハイレベルのテストモード信号ＴＭが入力されると、ＮＡＮＤゲートＮＤ１０は開始信号ＳＴＡＲＴを反転させてノードｎｄ１０に出力する。ノードｎｄ１０の信号は、第１遅延部１０で遅延区間ｄだけ遅れてノードｎｄ１２に出力される。第１バッファー１２に含まれたＮＭＯＳトランジスタＮ１５は、ノードｎｄ１２の信号がハイレベルである区間でターンオンされるので、第１バッファー１２は、ノードｎｄ１２の信号がハイレベルである区間でノードｎｄ１０の信号をノードｎｄ１３に反転して伝達する。したがって、センスアンプイネーブル信号ＳＥＮ＿ＥＮのイネーブル開始区間は、開始信号ＳＴＡＲＴのイネーブル開始区間に比べて遅延区間ｄだけ遅れる。
【００３６】
以上説明した本実施形態のセンシング遅延回路１で生成されたセンスアンプイネーブル信号ＳＥＮ＿ＥＮは、ビットラインセンスアンプ２の駆動を調節する。すなわち、ビットラインセンスアンプ２は、センスアンプイネーブル信号ＳＥＮ＿ＥＮによってビットライン対（ＢＬ，／ＢＬ）間に充分な電位差△Ｖを確保した後に駆動するようになる。
【００３７】
本実施形態のセンシング遅延回路１は、第１インバータ１００及び第２インバータ１０２に含まれたＰＭＯＳトランジスタＰ１０及びＰＭＯＳトランジスタＰ１１のバルク電圧として外部電圧ＶＤＤを供給する。したがって、オーバードライビング（over  driving）時のように外部電圧ＶＤＤのレベルが高い場合、コア電圧ＶＣＯＲＥのレベルが上昇してもＰＭＯＳトランジスタＰ１０及びＰＭＯＳトランジスタＰ１１のしきい電圧も上昇するので、第１遅延部１０の遅延区間ｄは短くならない。すなわち、コア電圧ＶＣＯＲＥレベルの上昇によるＰＭＯＳトランジスタＰ１０及びＰＭＯＳトランジスタＰ１１の電流駆動力上昇の効果が、バルク電圧レベルの上昇によるＰＭＯＳトランジスタＰ１０及びＰＭＯＳトランジスタＰ１１のしきい電圧上昇の効果と互いに相殺される。このように、本実施形態のセンシング遅延回路１は、外部電圧ＶＤＤのレベルが高くなってもセンスアンプイネーブル信号ＳＥＮ＿ＥＮのイネーブル開始区間が早くならないので、ビットライン対（ＢＬ，／ＢＬ）間に充分な電位差△Ｖが確保された状態でビットラインセンスアンプが
駆動される。
【００３８】
図５は、本発明の他の実施形態による半導体メモリー装置の構成を示すブロック図である。
【００３９】
図５に示すように、本実施形態による半導体メモリー装置は、開始信号ＳＴＡＲＴとテストモード信号ＴＭを受信してセンスアンプイネーブル信号ＳＥＮ＿ＥＮを生成する第１センシング遅延部３と、開始信号ＳＴＡＲＴとテストモード信号ＴＭを受信してセンスアンプイネーブル信号ＳＥＮ＿ＥＮを生成する第２センシング遅延部４と、センスアンプイネーブル信号ＳＥＮ＿ＥＮを受信して駆動するビットラインセンスアンプ５と、で構成される。
【００４０】
第１センシング遅延部３は、図６に示すように、ＮＯＲゲートＮＲ３０、第２遅延部３０、第２バッファー３２、第２電圧設定部３４及び第２出力部３６で構成される。
【００４１】
ＮＯＲゲートＮＲ３０は、ローレベルのテストモード信号ＴＭに応答して開始信号ＳＴＡＲＴを反転させてノードｎｄ３０に伝達する。
【００４２】
第２遅延部３０は、ＲＣディレイ（ＲＣ  ｄｅｌａｙ）を通じて入力信号を遅延させて出力し、第３インバータ３００、第４インバータ３０２、ノードｎｄ３１に連結されたＮＭＯＳトランジスタＮ３１，Ｎ３２及びノードｎｄ３２に連結されたＰＭＯＳトランジスタＰ３２，Ｐ３３で構成される。
【００４３】
第３インバータ３００は、コア電圧ＶＣＯＲＥとノードｎｄ３１との間に連結され、ノードｎｄ３０の信号に応答してノードｎｄ３１をプルアップ駆動するＰＭＯＳトランジスタＰ３０と、ノードｎｄ３１と接地電圧ＶＳＳとの間に連結され、ノードｎｄ３０の信号に応答してノードｎｄ３１をプルダウン駆動するＮＭＯＳトランジスタＮ３０とで構成される。ここで、ＰＭＯＳトランジスタＰ３０のバルク電圧としてはコア電圧ＶＣＯＲＥが供給される。
【００４４】
第４インバータ３０２は、コア電圧ＶＣＯＲＥとノードｎｄ３２との間に連結され、ノードｎｄ３１の信号に応答してノードｎｄ３２をプルアップ駆動するＰＭＯＳトランジスタＰ３１と、ノードｎｄ３２と接地電圧ＶＳＳとの間に連結され、ノードｎｄ３１の信号に応答してノードｎｄ３２をプルダウン駆動するＮＭＯＳトランジスタＮ３３とで構成される。ここで、ＰＭＯＳトランジスタＰ３１のバルク電圧としてはコア電圧ＶＣＯＲＥが供給される。
【００４５】
第２バッファー３２は、コア電圧ＶＣＯＲＥとノードｎｄ３３との間に連結され、ノードｎｄ３０の信号に応答してノードｎｄ３３をプルアップ駆動するＰＭＯＳトランジスタＰ３４と、ノードｎｄ３３とノードｎｄ３４との間に連結され、ノードｎｄ３０の信号に応答してノードｎｄ３３をプルダウン駆動するＮＭＯＳトランジスタＮ３４と、ノードｎｄ３４と接地電圧ＶＳＳとの間に連結され、ノードｎｄ３２の信号に応答してターンオンされるＮＭＯＳトランジスタＮ３５と、で構成される。
【００４６】
第２電圧設定部３４は、コア電圧ＶＣＯＲＥとノードｎｄ３３との間に連結され、ノードｎｄ３２の信号に応答してノードｎｄ３３をプルアップ駆動するＰＭＯＳトランジスタＰ３５で構成される。
【００４７】
第２出力部３６は、ローレベルのテストモード信号ＴＭに応答してノードｎｄ３３の信号を反転させ、センスアンプイネーブル信号ＳＥＮ＿ＥＮとして出力する伝達素子ＩＶ３１で構成される。
【００４８】
第２センシング遅延部４は、図６に示すように、ＮＡＮＤゲートＮＤ４０、第３遅延部４０、第３バッファー４２、第３電圧設定部４４及び第３出力部４６で構成される。
【００４９】
ＮＡＮＤゲートＮＤ４０は、ハイレベルのテストモード信号ＴＭに応答して開始信号ＳＴＡＲＴを反転させてノードｎｄ４０に伝達する。
【００５０】
第３遅延部４０は、ＲＣディレイ（ＲＣ  ｄｅｌａｙ）を通じて入力信号を遅延させて出力し、第５インバータ４００、第６インバータ４０２、ノードｎｄ４１に連結されたＮＭＯＳトランジスタＮ４１，Ｎ４２及びノードｎｄ４２に連結されたＰＭＯＳトランジスタＰ４２，Ｐ４３で構成される。
【００５１】
第５インバータ４００は、コア電圧ＶＣＯＲＥとノードｎｄ４１との間に連結され、ノードｎｄ４０の信号に応答してノードｎｄ４１をプルアップ駆動するＰＭＯＳトランジスタＰ４０と、ノードｎｄ４１と接地電圧ＶＳＳとの間に連結され、ノードｎｄ４０の信号に応答してノードｎｄ４１をプルダウン駆動するＮＭＯＳトランジスタＮ４０とで構成される。ここで、ＰＭＯＳトランジスタＰ４０のバルク電圧としては外部電圧ＶＤＤが供給される。
【００５２】
第６インバータ４０２は、コア電圧ＶＣＯＲＥとノードｎｄ４２との間に連結され、ノードｎｄ４１の信号に応答してノードｎｄ４２をプルアップ駆動するＰＭＯＳトランジスタＰ４１と、ノードｎｄ４２と接地電圧ＶＳＳとの間に連結され、ノードｎｄ４１の信号に応答してノードｎｄ４２をプルダウン駆動するＮＭＯＳトランジスタＮ４３とで構成される。ここで、ＰＭＯＳトランジスタＰ４１のバルク電圧としては外部電圧ＶＤＤが供給される。
【００５３】
第３バッファー４２は、コア電圧ＶＣＯＲＥとノードｎｄ４３との間に連結され、ノードｎｄ４０の信号に応答してノードｎｄ４３をプルアップ駆動するＰＭＯＳトランジスタＰ４４と、ノードｎｄ４３とノードｎｄ４４との間に連結され、ノードｎｄ４０の信号に応答してノードｎｄ４３をプルダウン駆動するＮＭＯＳトランジスタＮ４４と、ノードｎｄ４４と接地電圧ＶＳＳとの間に連結され、ノードｎｄ４２の信号に応答してターンオンされるＮＭＯＳトランジスタＮ４５とで構成される。
【００５４】
第３電圧設定部４４は、コア電圧ＶＣＯＲＥとノードｎｄ４３との間に連結され、ノードｎｄ４２の信号に応答してノードｎｄ４３をプルアップ駆動するＰＭＯＳトランジスタＰ４５で構成される。
【００５５】
第３出力部４６は、ローレベルのテストモード信号ＴＭに応答してノードｎｄ４３の信号を反転させ、センスアンプイネーブル信号ＳＥＮ＿ＥＮとして出力する伝達素子ＩＶ４１で構成される。
【００５６】
このように構成された半導体メモリー装置の動作について説明する。
【００５７】
図７に示すように、ローレベルのテストモード信号ＴＭが入力されると、ＮＯＲゲートＮＲ３０は、開始信号ＳＴＡＲＴを反転させてノードｎｄ３０に出力する。ノードｎｄ３０の信号は、第２遅延部３０を通じて遅延区間ｄ１だけ遅れてノードｎｄ３２に出力される。第２バッファー３２に含まれたＮＭＯＳトランジスタＮ３５は、ノードｎｄ３２の信号がハイレベルである区間でターンオンされるので、第２バッファー３２は、ノードｎｄ３２の信号がハイレベルである区間でノードｎｄ３０の信号をノードｎｄ３３に反転させて伝達する。したがって、センスアンプイネーブル信号ＳＥＮ＿ＥＮのイネーブル開始区間は、開始信号ＳＴＡＲＴのイネーブル開始区間に比べて遅延区間ｄ１だけ遅れる。
【００５８】
図８に示すように、ハイレベルのテストモード信号ＴＭが入力されると、ＮＡＮＤゲートＮＤ４０は開始信号ＳＴＡＲＴを反転させてノードｎｄ４０に出力する。ノードｎｄ４０の信号は第３遅延部４０で遅延区間ｄ２だけ遅れてノードｎｄ４２に出力される。第３バッファー４２に含まれたＮＭＯＳトランジスタＮ４５は、ノードｎｄ４２の信号がハイレベルである区間でターンオンされるので、第３バッファー４２は、ノードｎｄ４２の信号がハイレベルである区間でノードｎｄ４０の信号をノードｎｄ４３に反転させて伝達する。したがって、センスアンプイネーブル信号ＳＥＮ＿ＥＮのイネーブル開始区間は、開始信号ＳＴＡＲＴのイネーブル開始区間に比べて遅延区間ｄ２だけ遅れる。
【００５９】
以上説明した本実施形態の第１センシング遅延部３及び第２センシング遅延部４で生成されたセンスアンプイネーブル信号ＳＥＮ＿ＥＮは、ビットラインセンスアンプ５の駆動を調節する。すなわち、ビットラインセンスアンプ５は、センスアンプイネーブル信号ＳＥＮ＿ＥＮによりビットライン対（ＢＬ，／ＢＬ）間に充分な電位差△Ｖを確保した後に駆動する。
【００６０】
本実施形態の第１センシング遅延部３及び第２センシング遅延部４は、テストモード信号ＴＭに応答して選択的に動作し、開始信号ＳＴＡＲＴのイネーブル開始区間を調節してセンスアンプイネーブル信号ＳＥＮ＿ＥＮを生成する。すなわち、テストモード信号ＴＭがローレベルである場合、開始信号ＳＴＡＲＴのイネーブル開始区間を、第１センシング遅延部３に含まれた第２遅延部３０の遅延区間ｄ１だけ遅延させてセンスアンプイネーブル信号ＳＥＮ＿ＥＮを生成し、テストモード信号ＴＭがハイレベルである場合、開始信号ＳＴＡＲＴのイネーブル開始区間を、第２センシング遅延部４に含まれた第３遅延部４０の遅延区間だけ遅延させてセンスアンプイネーブル信号ＳＥＮ＿ＥＮを生成する。
【００６１】
このように、本実施形態による半導体メモリー装置は、テストモード信号ＴＭによってセンスアンプイネーブル信号ＳＥＮ＿ＥＮのイネーブル開始区間を調節することによって、高い外部電圧ＶＤＤのレベルでセンスアンプイネーブル信号ＳＥＮ＿ＥＮのイネーブル開始区間変化による効果を確認することができる。すなわち、高い外部電圧ＶＤＤのレベルで、センスアンプイネーブル信号ＳＥＮ＿ＥＮのイネーブル開始区間が第１センシング遅延部３によって早くなる場合と第２センシング遅延部４によって一定に維持される場合とを比較することができる。
【図面の簡単な説明】
【００６２】
【図１】従来技術によるセンスアンプにより駆動されるビットライン対の波形を示す図である。
【図２】本発明の一実施形態による半導体メモリー装置の構成を示すブロック図である。
【図３】図２に示す半導体メモリー装置に含まれたセンシング遅延回路の回路図である。
【図４】図３に示すセンシング遅延回路の動作を説明するためのタイミング図である。
【図５】本発明の他の実施形態による半導体メモリー装置の構成を示すブロック図である。
【図６】図５に示す半導体メモリー装置に含まれた第１及び第２センシング遅延部の回路図である。
【図７】図６に示す第１センシング遅延部の動作を説明するためのタイミング図である。
【図８】図６に示す第２センシング遅延部の動作を説明するためのタイミング図である。
【図９】本発明の半導体メモリー装置を適用する場合、高い外部電圧レベルでセンシング遅延区間が増加することを示すグラフである。
【符号の説明】
【００６３】
１        センシング遅延回路
１０      第１遅延部
１００    第１インバータ
１０２    第２インバータ
１２      第１バッファー
１４      第１電圧設定部
１６      第１出力部
３        第１センシング遅延部
３０      第２遅延部
３００    第３インバータ
３０２    第４インバータ
３２      第２バッファー
３４      第２電圧設定部
３６      第２出力部
４        第２センシング遅延部
４０      第３遅延部
４００    第５インバータ
４０２    第６インバータ
４２      第３バッファー
４４      第３電圧設定部
４６      第３出力部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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