(57)【要約】【課題】ＥＳＤ（Electro Static Discharge）耐量を向上させた半導体装置を提供する。【解決手段】素子領域の周囲にゲート配線が設けられ、素子領域及びゲート配線の下にトレンチが延在し、素子領域におけるトレンチの内部にはゲート電極が設けられ、ゲート配線の下におけるトレンチの内部には、ゲート配線に接するゲート電極引き出し部が設けられている。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型の第１の半導体層と、
前記第１導電型の第１の半導体層の上に設けられた第２導電型の第２の半導体層と、
前記第２導電型の第２の半導体層の表層部に選択的に設けられた第１導電型の半導体領域と、
前記半導体領域の表面に接して設けられた第１の主電極と、
前記第１導電型の第１の半導体層における前記第２導電型の第２の半導体層が設けられた面の反対側に設けられた第２の主電極と、
前記半導体領域が設けられた素子領域の周囲における前記第２導電型の第２の半導体層の上に設けられたゲート配線と、
前記第２導電型の第２の半導体層を貫通して前記第１導電型の第１の半導体層に至り、前記素子領域及び前記ゲート配線の下に延在するトレンチと、
前記素子領域における前記トレンチの内部に設けられたゲート電極と、
前記ゲート配線の下における前記トレンチの内部に設けられ、前記ゲート配線に接するゲート電極引き出し部と、を備えたことを特徴とする半導体装置。
【請求項２】
前記ゲート配線の下における前記ゲート電極引き出し部の単位面積当たりの分布密度は、前記素子領域における前記ゲート電極の単位面積当たりの分布密度以上であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ゲート配線の下の前記ゲート電極引き出し部はメッシュパターン状に形成されていることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記ゲート電極引き出し部における前記ゲート配線に接する部分は、前記素子領域の前記ゲート電極よりも前記第２の半導体層の層厚方向に厚いことを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
前記ゲート電極及び前記ゲート電極引き出し部は多結晶シリコンを含むことを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に主電流経路が形成される素子領域の周囲にゲート配線が設けられた半導体装置に関する。
【背景技術】
【０００２】
近年、パワーＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）は、大電流、高耐圧のスイッチング電源用途に加え、ノート型パーソナルコンピュータをはじめとする移動体通信機器等の省エネルギー用スイッチング用途での使用が急増している。そのような用途では、パワーＭＯＳＦＥＴは、パワーマネジメント回路やリチウムイオン電池の安全回路などに使用されるため、電池電圧で直接に駆動できる低電圧駆動化、低オン抵抗化が求められ、その一方で、組み立ての際に印加される静電電荷に対する破壊耐性も求められている。パワーＭＯＳＦＥＴとしては、例えばトレンチゲート型の構造が知られている（例えば特許文献１）。
【特許文献１】特開２００７−１１５８８８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明は、ＥＳＤ（Electro Static Discharge）耐量を向上させた半導体装置を提供する。
【課題を解決するための手段】
【０００４】
本発明の一態様によれば、第１導電型の第１の半導体層と、前記第１導電型の第１の半導体層の上に設けられた第２導電型の第２の半導体層と、前記第２導電型の第２の半導体層の表層部に選択的に設けられた第１導電型の半導体領域と、前記半導体領域の表面に接して設けられた第１の主電極と、前記第１導電型の第１の半導体層における前記第２導電型の第２の半導体層が設けられた面の反対側に設けられた第２の主電極と、前記半導体領域が設けられた素子領域の周囲における前記第２導電型の第２の半導体層の上に設けられたゲート配線と、前記第２導電型の第２の半導体層を貫通して前記第１導電型の第１の半導体層に至り、前記素子領域及び前記ゲート配線の下に延在するトレンチと、前記素子領域における前記トレンチの内部に設けられたゲート電極と、前記ゲート配線の下における前記トレンチの内部に設けられ、前記ゲート配線に接するゲート電極引き出し部と、を備えたことを特徴とする半導体装置が提供される。
【発明の効果】
【０００５】
本発明によれば、ＥＳＤ（Electro Static Discharge）耐量を向上させた半導体装置が提供される。
【発明を実施するための最良の形態】
【０００６】
以下、図面を参照し本発明の実施形態について説明する。以下の実施形態では、半導体装置として例えば縦型パワーＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）を一例に挙げて説明する。また、以下の実施形態では第１導電型をｎ型、第２導電型をｐ型とし説明する。
【０００７】
図１は本発明の実施形態に係る半導体装置における素子領域、その周囲に設けられたゲート配線１３、これら素子領域及びゲート配線１３下に延在するトレンチＴの平面パターンの一例を示す模式図である。  
図２は、図１におけるＡ−Ａ断面図である。  
図３は、図１におけるＢ−Ｂ断面図である。  
図４は、図１におけるＣ−Ｃ断面図である。
【０００８】
本実施形態に係る半導体装置は、半導体層の表裏面のそれぞれに設けられた第１の主電極と第２の主電極との間を結ぶ縦方向に主電流経路が形成される縦型半導体装置である。
【０００９】
図２は素子領域（主電流が流れる領域）における断面を示し、高不純物濃度（低抵抗）のｎ＋型シリコンの基板１の主面上にはｎ−型シリコンのエピタキシャル成長層であるドリフト層２が設けられ、ドリフト層２の上（表層部）にはｐ型シリコンのベース層３が設けられ、ベース層３の表層部にはｎ＋型シリコンのソース領域４とｐ＋型シリコンのベースコンタクト領域５が選択的に設けられている。
【００１０】
ソース領域４の表面から、ベース層３を貫通してドリフト層２に至る部分には、複数のトレンチＴが形成されている。トレンチＴの側面には、ソース領域４及びベース層３が隣接している。複数のトレンチＴは、図１に示すように略等ピッチでストライプ状に並んで設けられている。
【００１１】
トレンチＴの側面及び底面には、例えばシリコン酸化膜等の絶縁膜７が形成され、その絶縁膜７を介して、トレンチＴの内部に、例えば多結晶シリコンを含むゲート電極６が埋め込まれている。
【００１２】
ソース領域４及びベースコンタクト領域５の表面上には第１の主電極としてのソース電極１１が設けられ、ソース領域４及びベースコンタクト領域５の表面はソース電極１１に接している。これにより、ソース領域４はソース電極１１と電気的に接続され、ベース層３はベースコンタクト領域５を介してソース電位に固定される。ソース電極１１とゲート電極６とは、ゲート電極６の上に設けられた絶縁膜８によって電気的に絶縁されている。基板１の主面の反対側の面には、第２の主電極としてのドレイン電極１２が設けられている。
【００１３】
ベース層３、ソース領域４、ベースコンタクト領域５の平面パターンは、例えばトレンチＴと同じ方向に延びるストライプ状である。
【００１４】
ゲート電極６に所定のゲート電圧が印加されると、ベース層３において絶縁膜７を介してゲート電極６に対向する部分にチャネルが形成され、ソース領域４、チャネル、ドリフト層２および基板（ドレイン層）１を介して、ソース電極１１とドレイン電極１２との間に主電流が経路が形成され、それら両電極１１、１２間が導通する。
【００１５】
本実施形態において、ソース領域４が形成され、前述したようにゲート電極６への所定の電圧印加によってソース電極１１とドレイン電極１２との間の縦方向に主電流が流れる領域を素子領域と定義する。
【００１６】
その素子領域よりも外側の周囲には、素子領域を囲むようにゲート配線１３及びゲートパッド１４（図１参照）が設けられている。ゲートパッド１４は、外部回路と例えばボンディングワイヤによって接続される。
【００１７】
ゲート配線１３及びゲートパッド１４は一体に形成される金属を含む。ゲート配線１３の下の部分の断面を示す図３に示すように、ゲート配線１３の下にも、基板１上にドリフト層２とベース層３が順に設けられ、ゲート配線１３は、ベース層３の上に、例えばシリコン酸化膜等の絶縁膜８を介して設けられている。ゲート配線１３の下には、ソース領域４は形成されず、よって、縦方向の主電流経路は形成されない。
【００１８】
素子領域にはソース領域４の表面に接するソース電極１１が形成され、図１に示すようにソース電極１１はゲート配線１３及びゲートパッド１４に重ならず、ソース電極１１とゲート配線１３との間およびソース電極１１とゲートパッド１４との間には、図示しない層間絶縁膜が設けられている。ゲート配線１３、ゲートパッド１４、ソース電極１１としては例えばアルミニウム等の金属が、ドレイン電極１２としては例えばニッケル等の金属が用いられる。
【００１９】
トレンチＴは、図１に示すように、素子領域だけでなくゲート配線１３の下にも延在しており、ゲート配線１３下のトレンチＴの内部には、素子領域のゲート電極６と同材料（例えば多結晶シリコン）のゲート電極引き出し部６ａが設けられている。ゲート電極６とゲート電極引き出し部６ａとは、同工程にて一体に形成され電気的に接続されている。
【００２０】
図３及び４に示すように、ゲート電極引き出し部６ａは、ゲート配線１３の下でゲート配線１３に接している。すなわち、ゲート電極引き出し部６ａの上に設けられた絶縁膜８において、ゲート配線１３の下の部分が選択的に開口され、その開口を介してゲート配線１３がゲート電極引き出し部６ａの上端に接し、それら両者は電気的に接続されている。
【００２１】
素子領域のゲート電極６は、図５に等価回路として示すように、素子領域の周囲に設けられたゲート配線１３を介してゲートパッド１４に接続されている。ゲート電極６としては、低抵抗化の観点からはゲート配線１３やゲートパッド１４と同様に金属を用いることが考えられるが、トレンチゲート構造においてはゲート電極６は微細なトレンチＴ内に埋め込まれるため、その形成時の埋め込み性を考えると、金属よりも流動性に優れた半導体（例えば多結晶シリコン）を用いることが望ましい。
【００２２】
したがって、素子周囲のゲート配線１３の抵抗Ｒ１に比べて素子領域のゲート電極６の抵抗Ｒ２は大きいため、ゲート−ソース間にＥＳＤ（Electro Static Discharge）のサージ電圧が印加されると、素子領域のゲートキャパシタンス（ゲート−ソース間容量）Ｃ２に流れ込む電流は素子領域のゲート電極６の抵抗Ｒ２によって制限されるため、ゲート配線１３のゲートキャパシタンス（ゲート−ソース間容量）Ｃ１に印加される電圧（ゲート配線１３の電圧）は素子領域のゲートキャパシタンスＣ２に印加される電圧（ゲート電極６の電圧）よりも高くなる。このため、ゲート配線１３のゲートキャパシタンスＣ１の容量が小さいと、よりゲート配線１３のゲートキャパシタンスＣ１に印加される電圧が大きくなり、そのゲートキャパシタンスＣ１の許容範囲を超えて素子破壊に至ることが懸念される。
【００２３】
特許文献１にはゲート配線を素子領域にも形成した構造が開示されているが、ゲート配線を素子領域にも形成してゲート配線の面積を大きくすれば、ゲート配線のゲートキャパシタンスを大きくできる。しかし、この場合、主電流経路が形成される領域が減ってオン抵抗の増大をまねく。
【００２４】
これに対して、本実施形態では、前述したように、ゲート配線１３の下にもトレンチＴを延在させて、そのトレンチＴ内にゲート電極引き出し部６ａを設けている。
【００２５】
すなわち、ゲート配線１３の下にも、ゲート配線１３と電気的に接続されたトレンチゲート構造を設けることで、実質的にゲート配線１３の表面積を増大でき、ＥＳＤサージの周波数成分に対するゲート配線１３のゲートキャパシタンスを大きくでき、大きなＥＳＤ耐量を得ることができる。しかも、元々主電流経路の形成されない、素子領域周囲のゲート配線１３の下の部分を利用してゲートキャパシタンスを増大させるため、素子領域における主電流経路の低減によるオン抵抗の増大をまねかない。
【００２６】
また、本実施形態では、図４に示すように、ゲート電極引き出し部６ａにおいてゲート配線１３と接する部分が他の部分よりも上に突出している。これにより、その突出した分だけ、素子領域のゲート電極６を含めた他の部分よりもゲート電極引き出し部６ａの縦方向の厚さ（ベース層３の層厚方向の厚さ）が厚くなり、その分、ゲート配線１３のゲートキャパシタンスをより大きくでき、ＥＳＤ耐量の向上に有効である。
【００２７】
このような構造は、トレンチＴの形成後、トレンチＴ内を多結晶シリコンなどの半導体材料で埋め込み、さらにトレンチＴの開口端よりも上にその半導体材料を堆積した後、ゲート配線１３とのコンタクトをとる部分にだけマスクを形成した上で半導体材料を選択的にエッチング除去することにより得ることができる。
【００２８】
また、ゲート配線１３におけるゲートキャパシタンスの増大を図る観点から、例えば図６及び７に示すように、ゲート配線１３の下におけるトレンチＴ及びその内部を埋めるゲート電極引き出し部６ａをメッシュパターン状にするなどして、ゲート配線１３の下におけるゲート電極引き出し部６ａの単位面積当たりの分布密度を、素子領域におけるストライプ状のゲート電極６の単位面積当たりの分布密度以上にすることが望ましい。その他、ゲート配線１３の下におけるトレンチＴ及びゲート電極引き出し部６ａのパターンとしては、ハニカム状などにしてもよい。
【００２９】
図８のグラフは、トレンチＴ（及びこの内部のゲート電極引き出し部６ａ）とゲート配線１３とのオーバーラップ率と、ＥＳＤ耐量との関係を試作評価した結果を示す。
【００３０】
横軸は、ゲート配線１３の幅をＸ、ゲート配線１３下のトレンチＴにおけるゲート配線１３の幅方向の寸法をＹとした場合におけるゲート配線１３に対するトレンチＴのオーバーラップ率（Ｙ／Ｘ）（％）を示す。縦軸は、金属製機器に帯電した電荷がデバイス端子に触れたときに放電する静電破壊現象を評価したＥＳＤ耐量（Ｖ）を示す。ここで、トレンチ（ゲート電極引き出し部）パターンとしては、ストライプパターンとメッシュパターンの２つのパターンについて試作評価を行った。
【００３１】
図８の結果より、ストライプパターン及びメッシュパターンの両パターンとも、ゲート配線に対するオーバーラップ率が高くなるほど高いＥＳＤ耐量が得られ、オーバーラップ率が１００（％）、すなわちゲート配線１３の幅方向のすべてにわたってトレンチＴが重なる場合に最も高いＥＳＤ耐量が得られる。また、メッシュパターンの方が、ストライプパターンに比べて、高いＥＳＤ耐量が得られている。
【００３２】
また、ゲート配線１３の下におけるトレンチＴ及びゲート電極引き出し部６ａの深さや横方向の幅を素子領域におけるゲート電極６よりも大きくすることで、ゲート配線１３のゲートキャパシタンスを増大させるようにしてもよい。素子領域及びゲート配線１３下のトレンチＴは、工程数の増大を抑えるために同工程にて形成するのが望ましく、その場合、マスクを用いてトレンチＴをエッチングで形成するときに、ゲート配線１３下の部分におけるマスク開口を素子領域の部分よりも大きくすることで、ゲート配線１３下のトレンチＴの幅を素子領域よりも大きくすることができる。また、その場合、ドライエッチングのマイクロローディング効果により、マスク開口が大きいゲート配線１３下の方が素子領域よりも深くまでエッチングされ、ゲート配線１３下の方が素子領域よりもトレンチＴを深くすることも可能である。
【００３３】
以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらに限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。
【００３４】
前述した実施形態では、第１導電型をｎ型、第２導電型をｐ型として説明をしたが、第１導電型をｐ型、第２導電型をｎ型としても本発明は実施可能である。
【００３５】
また、素子領域におけるトレンチゲート構造、ベース層、ソース領域の平面パターンは、ストライプ状に限らず、格子状や千鳥状に形成してもよい。また、本発明はＭＯＳＦＥＴに限らず、例えばＩＧＢＴ（Insulated Gate Bipolar Transistor）などにも適用可能である。  
また、前述した実施形態では、素子領域におけるトレンチの内部とゲート配線の下におけるトレンチの内部に、同工程にて一体に絶縁膜を形成する場合で説明した。しかし、これ以外に、この絶縁膜を別工程で各々形成することも可能である。
【図面の簡単な説明】
【００３６】
【図１】本発明の実施形態に係る半導体装置における素子領域、その周囲に設けられたゲート配線、素子領域及びゲート配線下に延在するトレンチの平面パターンの一例を示す模式図。
【図２】図１におけるＡ−Ａ断面図。
【図３】図１におけるＢ−Ｂ断面図。
【図４】図１におけるＣ−Ｃ断面図。
【図５】ゲートパッド、ゲート配線、ゲート電極引き出し部および素子領域のゲート電極の接続関係を示す等価回路図。
【図６】本発明の実施形態に係る半導体装置におけるゲート配線下のトレンチ平面パターンの他の具体例を示す模式図。
【図７】本発明の実施形態に係る半導体装置におけるゲート配線下のトレンチ平面パターンのさらに他の具体例を示す模式図。
【図８】トレンチ（及びこの内部のゲート電極引き出し部）とゲート配線とのオーバーラップ率と、ＥＳＤ耐量との関係を示すグラフ。
【符号の説明】
【００３７】
２…ドリフト層、３…ベース層、４…ソース領域、６…ゲート電極、６ａ…ゲート電極引き出し部、７，８…絶縁膜、１１…第１の主電極（ソース電極）、１２…第２の主電極（ドレイン電極）、１３…ゲート配線、１４…ゲートパッド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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