(57)【要約】【課題】リセスを有するHEMTの特性のバラツキを低減することが困難であった。【解決手段】HEMTを製造するために、電子走行層３の上に比較的薄い第１の電子供給層４を形成する。次に、第１の電子供給層４の上に選択的に半導体成長阻止マスク層６を形成する。第１の電子供給層４の半導体成長阻止マスク層６で覆われていない部分の上に半導体を選択成長させることによって第２の電子供給層７を形成する。第２の電子供給層７の上にソース電極１０及びドレイン電極１１を形成し、第２の電子供給層７の凹部９の中の半導体成長阻止マスク層６の上にゲート電極１２を形成する。【選択図】図１
2009099691.tif 000002
【特許請求の範囲】
【請求項１】
基板の上に第１の半導体材料を結晶成長させることによって第１の半導体層を形成する工程と、
前記第１の半導体層とのヘテロ接合に基づいて前記第１の半導体層に２次元キャリアガス層を生じさせる性質を有している第２の半導体材料を前記第１の半導体層の上に結晶成長させることによって第２の半導体層を形成する工程と、
前記第２の半導体層の第１の部分と第２の部分との間に位置する第３の部分上に半導体成長阻止マスク層を形成する工程と、
前記第２の半導体層の前記半導体成長阻止マスク層で覆われていない前記第１及び第２の部分上に前記第２の半導体材料と同一又は前記第１の半導体層に２次元キャリアガス層を生じさせる性質を有している別の半導体材料を結晶成長させることによって第３の半導体層を形成する工程と、
前記第１の半導体層と前記第２の半導体層の前記第１の部分との間のヘテロ接合面に沿って生じている２次元キャリアガス層に電気的に接続されたソース電極、前記第１の半導体層と前記第２の半導体層の前記第２の部分との間のヘテロ接合面に沿って生じている２次元キャリアガス層に電気的に接続されたドレイン電極、及び前記半導体成長阻止マスク層の上に配置されたゲート電極を形成する工程と
を備えていることを特徴とするヘテロ接合型電界効果半導体装置の製造方法。
【請求項２】
基板の上に第１の半導体材料を結晶成長させることによって第１の半導体層を形成する工程と、
前記第１の半導体層とのヘテロ接合に基づいて前記第１の半導体層に２次元キャリアガス層を生じさせる性質を有している第２の半導体材料を前記第１の半導体層の上に結晶成長させることによって第２の半導体層を形成する工程と、
前記第２の半導体層の第１の部分と第２の部分との間に位置する第３の部分上に、半導体材料が連続的に成長することを阻止する性質を有している連続的成長阻止マスク層を形成する工程と、
前記第２の半導体層の前記第１及び第２の部分の上及び前記連続的成長阻止マスク層の上に前記第２の半導体材料と同一又は前記第１の半導体層に２次元キャリアガス層を生じさせる性質を有している別の半導体材料を結晶成長させて前記第２の半導体層の前記第１及び第２の部分の上に第３の半導体層を得ると同時に、前記連続的成長阻止マスク層の上にアモルファス層を得る工程と、
前記アモルファス層を除去する工程と、
前記第１の半導体層と前記第２の半導体層の前記第１の部分との間のヘテロ接合面に沿って生じている２次元キャリアガス層に電気的に接続されたソース電極、前記第１の半導体層と前記第２の半導体層の前記第２の部分との間のヘテロ接合面に沿って生じている２次元キャリアガス層に電気的に接続されたドレイン電極、及び前記連続的成長阻止マスク層の上に配置されたゲート電極を形成する工程と
を備えていることを特徴とするヘテロ接合型電界効果半導体装置の製造方法。
【請求項３】
基板の上に第１の半導体材料を結晶成長させることによって第１の半導体層を形成する工程と、
前記第１の半導体層とのヘテロ接合に基づいて前記第１の半導体層に２次元キャリアガス層を生じさせる性質を有している第２の半導体材料を前記第１の半導体層の上に結晶成長させることによって第２の半導体層を形成する工程と、
前記第２の半導体層の第１の部分と第２の部分との間に位置する第３の部分上に半導体成長阻止マスク層を形成する工程と、
前記第２の半導体層の前記第１及び第２の部分上に前記第２の半導体材料と同一又は前記第１の半導体層に２次元キャリアガス層を生じさせる性質を有している別の半導体材料を結晶成長させることによって第３の半導体層を形成する工程と、
前記半導体成長阻止マスク層を除去する工程と、
前記第１の半導体層と前記第２の半導体層の前記第１の部分との間のヘテロ接合面に沿って生じている２次元キャリアガス層に電気的に接続されたソース電極、前記第１の半導体層と前記第２の半導体層の前記第２の部分との間のヘテロ接合面に沿って生じている２次元キャリアガス層に電気的に接続されたドレイン電極、及び前記第２の半導体層の前記第３の部分にショットキー接触しているゲート電極を形成する工程と
を備えていることを特徴とするヘテロ接合型電界効果半導体装置の製造方法。
【請求項４】
基板の上に第１の半導体材料を結晶成長させることによって第１の半導体層を形成する工程と、
前記第１の半導体層とのヘテロ接合に基づいて前記第１の半導体層に２次元キャリアガス層を生じさせる性質を有している第２の半導体材料を前記第１の半導体層の上に結晶成長させることによって第２の半導体層を形成する工程と、
前記第２の半導体層の第１の部分と第２の部分との間に位置する第３の部分上に、半導体材料が連続的に成長することを阻止する性質を有している連続的成長阻止マスク層を形成する工程と、
前記第２の半導体層の前記第１及び第２の部分の上及び前記連続的成長阻止マスク層の上に前記第２の半導体材料と同一又は前記第１の半導体層に２次元キャリアガス層を生じさせる性質を有している別の半導体材料を結晶成長させて前記第２の半導体層の前記第１及び第２の部分の上に第３の半導体層を得ると同時に、前記連続的成長阻止マスク層の上にアモルファス層を得る工程と、
前記アモルファス層及び前記前記連続的成長阻止マスク層を除去する工程と、
前記第１の半導体層と前記第２の半導体層の前記第１の部分との間のヘテロ接合面に沿って生じている２次元キャリアガス層に電気的に接続されたソース電極、前記第１の半導体層と前記第２の半導体層の前記第２の部分との間のヘテロ接合面に沿って生じている２次元キャリアガス層に電気的に接続されたドレイン電極、及び前記第２の半導体層の前記第３の部分にショットキー接触しているゲート電極を形成する工程と
を備えていることを特徴とするヘテロ接合型電界効果半導体装置の製造方法。
【請求項５】
基板の上に第１の半導体材料を結晶成長させることによって第１の半導体層を形成する工程と、
前記第１の半導体層とのヘテロ接合に基づいて前記第１の半導体層に２次元キャリアガス層を生じさせる性質を有している第２の半導体材料を前記第１の半導体層の上に結晶成長させることによって第２の半導体層を形成する工程と、
前記第２の半導体層の第１の部分と第２の部分との間に位置する第３の部分上に半導体成長阻止マスク層を形成する工程と、
前記第２の半導体層の前記半導体成長阻止マスク層で覆われていない前記第１及び第２の部分上に前記第２の半導体材料と同一又は前記第１の半導体層に２次元キャリアガス層を生じさせる性質を有している別の半導体材料を結晶成長させることによって第３の半導体層を形成する工程と、
前記半導体成長阻止マスク層を除去する工程と、
前記第２の半導体層の前記第３の部分上にゲート絶縁膜を形成する工程と、
前記第１の半導体層と前記第２の半導体層の前記第１の部分との間のヘテロ接合面に沿って生じている２次元キャリアガス層に電気的に接続されたソース電極、前記第１の半導体層と前記第２の半導体層の前記第２の部分との間のヘテロ接合面に沿って生じている２次元キャリアガス層に電気的に接続されたドレイン電極、及び前記ゲート絶縁膜の上に配置されたゲート電極を形成する工程と
を備えていることを特徴とするヘテロ接合型電界効果半導体装置の製造方法。
【請求項６】
基板の上に第１の半導体材料を結晶成長させることによって第１の半導体層を形成する工程と、
前記第１の半導体層とのヘテロ接合に基づいて前記第１の半導体層に２次元キャリアガス層を生じさせる性質を有している第２の半導体材料を前記第１の半導体層の上に結晶成長させることによって第２の半導体層を形成する工程と、
前記第２の半導体層の第１の部分と第２の部分との間に位置する第３の部分上に、半導体材料が連続的に成長することを阻止する性質を有している連続的成長阻止マスク層を形成する工程と、
前記第２の半導体層の前記第１及び第２の部分の上及び前記連続的成長阻止マスク層の上に前記第２の半導体材料と同一又は前記第１の半導体層に２次元キャリアガス層を生じさせる性質を有している別の半導体材料を結晶成長させて前記第２の半導体層の前記第１及び第２の部分の上に第３の半導体層を得ると同時に、前記連続的成長阻止マスク層の上にアモルファス層を得る工程と、
前記アモルファス層及び前記連続的成長阻止マスク層を除去する工程と、
前記第２の半導体層の前記第３の部分上にゲート絶縁膜を形成する工程と、
前記第１の半導体層と前記第２の半導体層の前記第１の部分との間のヘテロ接合面に沿って生じている２次元キャリアガス層に電気的に接続されたソース電極、前記第１の半導体層と前記第２の半導体層の前記第２の部分との間のヘテロ接合面に沿って生じている２次元キャリアガス層に電気的に接続されたドレイン電極、及び前記ゲート絶縁膜の上に配置されたゲート電極を形成する工程と
を備えていることを特徴とするヘテロ接合型電界効果半導体装置の製造方法。
【請求項７】
基板の上に第１の半導体材料を結晶成長させることによって第１の半導体層を形成する工程と、
前記第１の半導体層の第１の部分と第２の部分との間に位置する第３の部分上に半導体成長阻止マスク層を形成する工程と、
前記第１の半導体層の前記半導体成長阻止マスク層で覆われていない前記第１及び第２の部分上に前記第１の半導体層とのヘテロ接合に基づいて前記第１の半導体層に２次元キャリアガス層を生じさせる性質を有している第２の半導体材料を結晶成長させることによって第２の半導体層を形成する工程と、
前記第１の半導体層の前記第１の部分と前記第２の半導体層との間のヘテロ接合面に沿って生じている２次元キャリアガス層に電気的に接続されたソース電極、前記第１の半導体層の前記第２の部分と前記第２の半導体層との間のヘテロ接合面に沿って生じている２次元キャリアガス層に電気的に接続されたドレイン電極、及び前記半導体成長阻止マスク層の上に配置されたゲート電極を形成する工程と
を備えていることを特徴とするヘテロ接合型電界効果半導体装置の製造方法。
【請求項８】
基板の上に第１の半導体材料を結晶成長させることによって第１の半導体層を形成する工程と、
前記第１の半導体層の第１の部分と第２の部分との間に位置する第３の部分上に連続的成長阻止マスク層を形成する工程と、
前記第１の半導体層の前記第１及び第２の部分上に前記第１の半導体層とのヘテロ接合に基づいて前記第１の半導体層に２次元キャリアガス層を生じさせる性質を有している第２の半導体材料を結晶成長させて第２の半導体層を得ると同時に、前記第２の半導体材料を前記連続的成長阻止マスク層の上に気相成長させてアモルファス層を得る工程と、
前記アモルファス層を除去する工程と、
前記第１の半導体層の前記第１の部分と前記第２の半導体層との間のヘテロ接合面に沿って生じている２次元キャリアガス層に電気的に接続されたソース電極、前記第１の半導体層の前記第２の部分と前記第２の半導体層との間のヘテロ接合面に沿って生じている２次元キャリアガス層に電気的に接続されたドレイン電極、及び前記連続的成長阻止層の上に配置されたゲート電極を形成する工程と
を備えていることを特徴とするヘテロ接合型電界効果半導体装置の製造方法。
【請求項９】
基板の上に第１の半導体材料を結晶成長させることによって第１の半導体層を形成する工程と、
前記第１の半導体層の第１の部分と第２の部分との間に位置する第３の部分上に半導体成長阻止マスク層を形成する工程と、
前記第１の半導体層の前記半導体成長阻止マスク層で覆われていない前記第１及び第２の部分上に前記第１の半導体層とのヘテロ接合に基づいて前記第１の半導体層に２次元キャリアガス層を生じさせる性質を有している第２の半導体材料を結晶成長させることによって第２の半導体層を形成する工程と、
前記半導体成長阻止マスク層を除去する工程と、
前記第１の半導体層の前記第３の部分の上にゲート絶縁膜を形成する工程と、
前記第１の半導体層の前記第１の部分と前記第２の半導体層との間のヘテロ接合面に沿って生じている２次元キャリアガス層に電気的に接続されたソース電極、前記第１の半導体層の前記第２の部分と前記第２の半導体層との間のヘテロ接合面に沿って生じている２次元キャリアガス層に電気的に接続されたドレイン電極、及び前記ゲート絶縁膜の上に配置されたゲート電極を形成する工程と
を備えていることを特徴とするヘテロ接合型電界効果半導体装置の製造方法。
【請求項１０】
基板の上に第１の半導体材料を結晶成長させることによって第１の半導体層を形成する工程と、
前記第１の半導体層の第１の部分と第２の部分との間に位置する第３の部分上に連続的成長阻止マスク層を形成する工程と、
前記第１の半導体層の前記第１及び第２の部分上に前記第１の半導体層とのヘテロ接合に基づいて前記第１の半導体層に２次元キャリアガス層を生じさせる性質を有している第２の半導体材料を結晶成長させて第２の半導体層を得ると同時に、前記第２の半導体材料を前記連続的成長阻止マスク層の上に気相成長させてアモルファス層を得る工程と、
前記アモルファス層及び前記連続的成長阻止マスク層を除去する工程と、
前記第１の半導体層の前記第３の部分の上にゲート絶縁膜を形成する工程と、
前記第１の半導体層の前記第１の部分と前記第２の半導体層との間のヘテロ接合面に沿って生じている２次元キャリアガス層に電気的に接続されたソース電極、前記第１の半導体層の前記第２の部分と前記第２の半導体層との間のヘテロ接合面に沿って生じている２次元キャリアガス層に電気的に接続されたドレイン電極、及び前記ゲート絶縁膜の上に配置されたゲート電極を形成する工程と
を備えていることを特徴とするヘテロ接合型電界効果半導体装置の製造方法。
【請求項１１】
基板の上に第１の半導体材料を結晶成長させることによって第１の半導体層を形成する工程と、
前記第１の半導体層の第１の部分と第２の部分との間に位置する第３の部分上に半導体成長阻止マスク層を形成する工程と、
前記第１の半導体層の前記半導体成長阻止マスク層で覆われていない前記第１及び第２の部分上に前記第１の半導体材料と同一又は別の半導体材料を結晶成長させることによって第２の半導体層を形成する工程と、
前記半導体成長阻止マスク層を除去する工程と、
前記第１の半導体層の前記第１の部分に電気的に接続されたソース電極、前記第１の半導体層の前記第２の部分に電気的に接続されたドレイン電極、及び前記第１の半導体層の前記第１の部分にショットキー接触しているゲート電極を形成する工程と
を備えていることを特徴とする電界効果半導体装置の製造方法。
【請求項１２】
基板の上に第１の半導体材料を結晶成長させることによって第１の半導体層を形成する工程と、
前記第１の半導体層の第１の部分と第２の部分との間に位置する第３の部分上に連続的成長阻止マスク層を形成する工程と、
前記第１の半導体層の前記第１及び第２の部分上及び前記連続的成長阻止マスク層上に前記第１の半導体材料と同一又は別の半導体材料を結晶成長させることによって前記第１の半導体層の前記第１及び第２の部分上に結晶から成る第２の半導体層を得ると同時に、前記連続的成長阻止マスク層の上にアモルファス層を得る工程と、
前記アモルファス層及び前記連続的成長阻止マスク層を除去する工程と、
前記第１の半導体層の前記第１の部分に電気的に接続されたソース電極、前記第１の半導体層の前記第２の部分に電気的に接続されたドレイン電極、及び前記第１の半導体層の前記第１の部分にショットキー接触しているゲート電極を形成する工程と
備えていることを特徴とする電界効果半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、リセス構造を有するＨＥＭＴ( High Electron Mobility Transistor)、ＭＥＳＦＥＴ（Metal Semiconductor Field Effect Transistor ）等の電界効果半導体装置の製造方法に関する。
【背景技術】
【０００２】
典型的な従来のＨＥＭＴは、シリコン、サファイア等の基板の上にバッファ層を介して形成されたアンドープＧａＮ等の窒化物半導体から成る電子走行層と、ｎ型不純物がドープされた又はアンドープのＡｌＧａＮ等の窒化物半導体から成る電子供給層又はバリア層と、電子供給層の上に形成されたソース電極とドレイン電極とゲート電極（ショットキー電極）とを有している。ＡｌＧａＮ等から成る電子供給層のバンドギャップはＧａＮ等から成る電子走行層のバンドギャップよりも大きく、ＡｌＧａＮ等から成る電子供給層の格子定数はＧａＮ等から成る電子走行層の格子定数よりも小さい。電子走行層の上にこれよりも格子定数が小さい電子供給層を配置すると、電子供給層に伸張性歪み即ち引っ張り応力が生じ、ピエゾ分極する。電子供給層は自発分極もするので、ピエゾ分極と自発分極とに基づく電界の作用で電子走行層と電子供給層とのヘテロ接合面の近傍に周知の２次元電子ガス層即ち２ＤＥＧ層が生じる。２ＤＥＧ層は周知のようにドレイン電極とソース電極との間の電流通路（チャネル）として利用され、この電流通路を流れる電流はゲート電極に印加されるバイアス電圧で制御される。
【０００３】
ところで、一般的な構成のＨＥＭＴは、ゲート電極にゲート制御電圧を印加しない状態（ノーマリ状態）でソース電極とドレイン電極との間に電流が流れる特性即ちノーマリオン特性を有する。ノーマリオン特性のＨＥＭＴをオフ状態に保つためにはゲート電極を負電位にするための負電源が必要になり、電気回路が必然的に高価になる。従って、従来のノーマリオン特性のＨＥＭＴの使い勝手は良くない。
【０００４】
そこで、ノーマリオフ特性を有するヘテロ接合電界効果半導体装置の開発が進められている。ノーマリオフ特性を得るための代表的の方法として、
（１）  例えば特開２００５−１８３７３３号公報（特許文献１）に開示されているように、電子供給層に凹部即ちリセスを形成して、電子供給層のゲート電極の下の部分を薄くする方法、
（２）例えばＷＯ２００３／０７１６０７公開公報（特許文献２）に開示されているように、電子供給層の一部を除去し、ここに絶縁ゲートを形成する方法
が知られている。
【０００５】
上記（１）の方法に従って電子供給層のゲート電極の下の部分を薄く形成すると、電子供給層のピエゾ分極及び自発分極による電界が弱くなり、この電界がゲート電極に基づくビルトインポテンシャル（built−in potential）で打ち消され、ゲート電極の直下に２ＤＥＧ層が形成されなくなり、ノーマリオフ特性が得られる。ビルトインポテンシャルは周知のように、ゲート電極の電子供給層に対するショットキー接触に基づいてゲート電極と電子供給層との間に生じる電位差である。しかし、上記（１）の方法は、電子供給層にエッチングによってリセスを形成する時にリセスの深さのバラツキが生じ、所定の閾値を得ることが難しいという問題点を有する。
【０００６】
上記（２）の方法に従って絶縁ゲート構造を採用すると、電子走行層のゲート電極の直下にノーマリ状態で２ＤＧＥ層が形成されないので、ノーマリオフ特性が得られる。しかし、絶縁ゲート構造にするための電子供給層の一部の除去は、エッチング（例えばドライエッチング）によって行われるために、上記（１）のリセスゲート構造におけるリセスの形成と同様に、エッチングの深さのバラツキ及び電子走行層の劣化（ダメージ）が生じる。
なお、リセスの深さのバラツキによる特性のバラツキの問題はＭＥＳＦＥＴにもある。
【特許文献１】特開２００５−１８３７３３号公報
【特許文献２】ＷＯ２００３／０７１６０７公開公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明が解決しようとする課題は、リセスを有する電界効果半導体装置を容易に形成できる方法を提供することにある。
【課題を解決するための手段】
【０００８】
上記課題を解決するための本発明は、
基板の上に第１の半導体材料を結晶成長（例えば気相成長）させることによって第１の半導体層を形成する工程と、
前記第１の半導体層とのヘテロ接合に基づいて前記第１の半導体層に２次元キャリアガス層を生じさせる性質を有している第２の半導体材料を前記第１の半導体層の上に気結晶成長させることによって第２の半導体層を形成する工程と、
前記第２の半導体層の第１の部分と第２の部分との間に位置する第３の部分上に半導体成長阻止マスク層を形成する工程と、
前記第２の半導体層の前記半導体成長阻止マスク層で覆われていない前記第１及び第２の部分上に前記第２の半導体材料と同一又は前記第１の半導体層に２次元キャリアガス層を生じさせる性質を有している別の半導体材料を結晶成長させることによって第３の半導体層を形成する工程と、
前記第１の半導体層と前記第２の半導体層の前記第１の部分との間のヘテロ接合面に沿って生じている２次元キャリアガス層に電気的に接続されたソース電極、前記第１の半導体層と前記第２の半導体層の前記第２の部分との間のヘテロ接合面に沿って生じている２次元キャリアガス層に電気的に接続されたドレイン電極、及び前記半導体成長阻止マスク層の上に配置されたゲート電極を形成する工程と
を備えていることを特徴とするヘテロ接合型電界効果半導体装置の製造方法に係わるものである。
【０００９】
なお、請求項２、４，６、８，１０，１２に示すように、半導体成長阻止マスク層の代わりに連続的成長阻止マスク層を設け、連続的成長阻止マスク層の上にアモルファス層を形成し、しかる後これを除去して凹部（リセス）とすることができる。
また、請求項３及び４に示すように、半導体成長阻止マスク層又は連続的成長阻止マスク層を除去し、ショットキー電極から成るゲート電極を設けることができる。
また、請求項５及び６に示すように、半導体成長阻止マスク層又は連続的成長阻止マスク層を除去し、しかる後、新しいゲート絶縁膜を設け、この上にゲート電極を設けることができる。
また、請求項７〜１０に示すように、第１の半導体層の上に半導体成長阻止マスク層又は連続的成長阻止マスク層又は新しいゲート絶縁膜を設け、この上にゲート電極を設けることができる。
また、請求項１１，１２に示すように、ＭＥＳＦＥＴにも本発明を適用することができる。
【発明の効果】
【００１０】
本願請求項１，３，５、７、９，１１の発明によれば、半導体が半導体成長阻止マスク層で覆われていない部分上に選択的に成長し、半導体成長阻止マスク層で覆われている部分上に成長しない。このため、半導体成長阻止マスク層の上に特別な工程を伴わないで凹部（リセス）が生じる。半導体成長膜の厚みの制御は、従来のエッチングの深さの制御よりも容易であり、且つ半導体成長膜の厚みのバラツキをエッチングの深さのバラツキよりも小さくすることができる。これにより、電界効果半導体装置の量産時における、電界効果半導体装置の閾値のバラツキを従来よりも容易に小さくすることができる。
本願請求項２，４，６、８、１０，１２の発明によれば、半導体が連続的成長阻止マスク層で覆われていない部分上に選択的に成長し、連続的成長阻止マスク層上にアモルファス層が成長する。しかる後、アモルファス層は除去される。アモルファス層は半導体層よりもエッチングが容易であり、且つ連続的成長阻止マスク層がエッチングのストッパ層として機能するので、アモルファス層は従来の半導体層をエッチングする場合よりの容易に除去できる。また、アモルファス層をエッチングすることによって生じる凹部（リセス）の深さは、半導体層及びアモルファス層の厚みに依存するので、このバラツキは比較的小さい。これにより、電界効果半導体装置の量産時における、電界効果半導体装置の閾値のバラツキを従来よりも容易に小さくすることができる。
【発明を実施するための最良の形態】
【００１１】
次に、図面を参照して本発明の実施形態に係わる電界効果型半導体装置及びその製造方法を説明する。
【実施例１】
【００１２】
図１に本発明の実施例１に従うヘテロ接合型電界効果型半導体装置が製造工程順に示されている。この実施例１に従うヘテロ接合型電界効果型半導体装置は典型的な従来のＨＥＭＴと異なる構造を有するが、基本構成は従来のＨＥＭＴと同一であるので、ＨＥＭＴと呼ぶことにする。実施例１に従うＨＥＭＴを製造する時には、先ず図１（Ａ）に示す基板１を用意する。基板１は、一方の主面１ａとこれに対向する他方の主面１ｂとを有し、半導体材料をエピタキシャル成長させるための成長基板の機能と、成長した半導体層を機械的に支持するための支持基板の機能とを有する。本実施例では、コストの低減を図るために基板１がシリコンで形成されている。しかし、基板１をシリコン以外のシリコンカーバイト（ＳｉＣ）、ＧａＮ等の半導体、又はサファイア、セラミック等の絶縁体で形成することもできる。また、基板１に導電型決定不純物を添加して導電性を有する半導体基板とすることができる。
【００１３】
次に、基板１の一方の主面１ａ上に周知のＭＯＣＶＤ法等の気相成長法によってバッファ用の窒化物半導体をエピタキシャル成長（結晶成長）させてバッファ層２を形成する。図１では、図示を簡略化するためにバッファ層２が１つの層で示されているが、実際には複数の層で形成されている。即ち、このバッファ層２は、ＡｌＮ（窒化アルミニウム）から成る第１のサブレイヤ−（第１の副層）とＧａＮ（窒化ガリウム）から成る第２のサブレイヤー（第２の副層）とが交互に積層された多層構造バッファである。このバッファ層２はＨＥＭＴの動作に直接に関係していないので、これを省くこともできる。また、バッファ層２の半導体材料をＡｌＮ、ＧａＮ以外の３−５族化合物半導体に置き換えること、又は単層構造のバッファ層にすることもできる。また、バッファ層２と基板１とを合わせて本発明における半導体成長用の基板と見なすこともできる。
【００１４】
次に、バッファ層２の上に周知のＭＯＣＶＤ法等の気相成長法によって第１の半導体材料をエピタキシャル成長（結晶成長）させて第１の半導体層としての電子走行層３を例えば１〜５μｍの厚さに形成する。第１の半導体材料は、少なくともＧａとＮとを含む第１の窒化物半導体であることが望ましい。また、第１の窒化物半導体は、
ＡｌaＩｎbＧａ1-a-bＮ，
ここで、ａは０≦ａ＜１を満足する数値、ｂは０≦ｂ＜１を満足する数値、ａ＋ｂは０≦ａ＋ｂ＜１を満足する数値、で示すことができる窒化物半導体であることが望ましい。本実施例の電子走行層３は、ＴＭＧ（トリメチルガリウム）ガスとＮＨ3（アンモニア）ガスから成る雰囲気によって形成されたアンドープＧａＮ（窒化ガリウム）から成る。なお、電子走行層３をＭＯＣＶＤ法以外のエピタキシャル成長法（気相成長法）で形成することもできる。
【００１５】
次に、電子走行層３の主面上に周知のＭＯＣＶＤ法等の気相成長（結晶成長）法によって第２の半導体材料をエピタキシャル成長させて第２の半導体層としての第１の電子供給層４を形成する。この第１の電子供給層４は、スペーサー層又は補助電子供給層と呼ぶこともできるものであり、界面５で電子走行層３にヘテロ接合している。なお、第１の電子供給層４は、電子走行層３の形成工程に連続した工程で形成される。即ち、気相成長の雰囲気のみを変えて電子走行層３及び第１の電子供給層４が順次に形成される。
第１の電子供給層４を形成する第２の半導体材料は、第１の半導体材料から成る電子走行層３とのヘテロ接合に基づいて電子走行層３に２次元キャリアガス層としての２次元電子ガス層即ち２ＤＥＧ層を生じさせる性質を有している半導体材料から選択され、電子走行層３を形成している第１の半導体材料よりも大きいバンドギャプを有し且つ第１の半導体材料よりも小さい格子定数を有する。この第２の半導体材料は、窒化物半導体材料であることが望ましく、例えば、
ＡｌaＧａ1-aＮ， 
ここで、ａは０＜ａ≦１を満足し且つ前記第１の窒化物半導体材料を示す式におけるｘよりも大きい値であり、好ましくは０．２〜０．４、より好ましくは０．３、で示される窒化物半導体、又は
ＡｌaＩｎbＧａ1-a-bＮ，
ここで、ａは０＜ａ＜１を満足し且つ前記第１の窒化物半導体材料を示す式におけるｘよりも大きい数値、ｂは０≦ｂ＜１を満足する数値、ａ＋ｂは零よりも大きく且つ１よりも小さい値、で示される窒化物半導体、又は
ＩｎbＧａ1-bＮ、
ここで、ｂは０＜ｂ＜１を満足する数値、
で示される窒化物半導体である。要するに、第１の電子供給層４を形成する第２の半導体材料は、ＡｌＮ，ＡｌＧａＮ、ＡｌＩｎＧａＮ、及びＩｎＧａＮから選択された１つであることが望ましい。なお、本実施例の第１の電子供給層４はＴＭＡ（トリメチルアルミニウム）ガスとＴＭＧ（トリメチルガリウム）ガスと  ＮＨ3（アンモニア）ガスから成る雰囲気によって形成されたＡｌ0.3Ｇａ0.7Ｎから成る。
【００１６】
第１の電子供給層４の厚みは、後述する図１（Ｃ）のゲート電極１２に電圧を印加しない時即ちゲート電極１２とソース電極１０との間の電圧が零のノーマリ時に、電子走行層３のゲート電極１２に対向する部分に２ＤＥＧ層を生じさせることができない値に設定され、好ましくは１〜１０ｎｍ、より好ましくは３〜７ｎｍである。第１の電子供給層４の厚みが例えば１ｎｍよりも薄くなると、電子走行層３と第１の電子供給層４とのヘテロ接合界面が後の工程の雰囲気で劣化するおそれがある。また、第１の電子供給層４の厚みが例えば１０ｎｍよりも厚くなると、ノーマリ時に電子走行層３のゲート電極１２に対向する部分に２ＤＥＧ層が生じるおそれがある。
【００１７】
第１の電子供給層４を、アンドープの第２の窒化物半導体で形成する代りに、ｎ型（第１導電型）の不純物を添加した第２の窒化物半導体、又は別の窒化物半導体、又は別の化合物半導体で形成することもできる。
【００１８】
次に、第１の電子供給層４の互いに離間する第１及び第２の部分４ａ，４ｂの間の第３の部分４ｃの上に半導体成長阻止マスク層６を形成する。第１の電子供給層４の第１、第２及び第３の部分４ａ，４ｂ、４ｃは破線で区画されている。この実施例では、第１の電子供給層４の主面の全体に例えばＣＶＤによってシリコン酸化物（ＳｉＯ2）の膜を１０〜７００ｎｍの厚みに形成し、しかる後、ＡｌＧａＮとシリコン酸化物（ＳｉＯ2）との選択比が大きいフッ酸を使用して選択的にウェットエッチングして第１の電子供給層４の第３の部分４ｃ上にのみＳｉＯ2膜を残存させることによって半導体成長阻止マスク層６を形成した。なお、ウェットエッチングによるＡｌＧａＮから成る第１の電子供給層４の結晶劣化は、ドライエッチングによるＡｌＧａＮから成る電子供給層の結晶劣化よりも大幅に小さい。なお、半導体成長阻止マスク層６を、ＳｉＯ2以外のＳｉＯx（ｘは１〜２の数値）で示されるシリコン酸化物、又はＳｉ3Ｎ4、ＳｉＮx（ここで、ｘはＳｉに対するＮの割合を示す任意の数値）、ＳｉＮ及びＳｉ2Ｎ3等のシリコン窒化物（絶縁物）、又はＡｌＯx（ｘはＯの割合を示す任意の数値）等のアルミニウム酸化物（絶縁物）、又は低温のエピタキシャル成長過程で形成された多結晶ＡｌＮ（窒化物半導体）、又は酸化ニッケル、酸化鉄、酸化コバルト、酸化マンガン等のP型金属酸化物半導体、又はHｆO（ハフニウム酸化物）で形成することもできる。
【００１９】
次に、第１の電子供給層４の第１及び第２の部分４ａ，４ｂの上に周知のＭＯＣＶＤ法等の気相成長法によって第２の半導体材料と同一の半導体材料をエピタキシャル成長（結晶成長）させて第３の半導体層としての第２の電子供給層７を形成する。即ち、反応室に導入されたＴＭＡ（トリメチルアルミニウム）ガスとＴＭＧ（トリメチルガリウム）ガスとＮＨ3（アンモニア）ガスを含む雰囲気によってＡｌ0.3Ｇａ0.7Ｎから成る第２の電子供給層７を形成する。第２の電子供給層７を形成する半導体材料は、第１の電子供給層４を介した第１の半導体材料から成る電子走行層３とのヘテロ接合に基づいて電子走行層３に２ＤＥＧ層を生じさせる性質を有している半導体材料から選択され、電子走行層３を形成している第１の半導体材料よりも大きいバンドギャプを有し且つ第１の半導体材料よりも小さい格子定数を有する。
第２の電子供給層７を形成する時の半導体の成長条件は、第１の電子供給層４の第１及び第２の部分４ａ，４ｂの上に半導体が成長するが、半導体成長阻止マスク層６の上に半導体が成長しないように決定される。
第２の電子供給層７は第１の電子供給層４を形成する第２の半導体材料と異なる第３の半導体材料で形成することもできる。第２の電子供給層７のための第３の半導体材料は、例えば、
ＡｌaＧａ1-aＮ， 
ここで、ａは０＜ａ≦１を満足し且つ前記第１の窒化物半導体材料を示す式におけるｘよりも大きい値であり、好ましくは０．２〜０．４、より好ましくは０．３、で示される窒化物半導体、又は
ＡｌaＩｎbＧａ1-a-bＮ，
ここで、ａは０＜ａ＜１を満足し且つ前記第１の窒化物半導体材料を示す式におけるｘよりも大きい数値、ｂは０≦ｂ＜１を満足する数値、ａ＋ｂは零よりも大きく且つ１よりも小さい値、で示される窒化物半導体、又は
ＩｎbＧａ1-bＮ、
ここで、ｂは０＜ｂ＜１を満足する数値、
で示される窒化物半導体から選択される。要するに、第２の電子供給層７を形成する第３の半導体材料は、ＡｌＮ，ＡｌＧａＮ、ＡｌＩｎＧａＮ、及びＩｎＧａＮから選択された１つの窒化物半導体であることが望ましい。なお、第２の電子供給層７を、アンドープの窒化物半導体で形成する代りに、ｎ型（第１導電型）の不純物を添加した窒化物半導体、又は別の化合物半導体で形成することもできる。
【００２０】
第１の電子供給層４の第１及び第２の部分４ａ，４ｂの上に気相成長法によって半導体材料をエピタキシャル成長させて第２の電子供給層７を得る時に、第２の電子供給層７は、半導体成長阻止マスク層８の側面と接するように形成されるが、半導体成長阻止マスク層６の上には半導体層が形成されない。このため、半導体層をエッチングする工程を伴わないで第２の電子供給層７の第１の部分７ａと第２の部分７ｂとの間に凹部（リセス）９が生じる。
なお、図１では第２の電子供給層７が半導体成長阻止マスク層６の上に延在しないように示されているが、半導体の縦方向成長速度と横方向成長速度との比の調整によって図１（Ｂ）において鎖線で示すように第２の電子供給層７を半導体成長阻止マスク層６の一部の上に延在させることもできる。
【００２１】
第２の電子供給層７は、好ましくは１０〜５０ｎｍの厚みを有する。第１の電子供給層４と第２の電子供給層７との合計の厚みは、第１の電子供給層４と電子走行層３との界面に沿って図１（Ｂ）において点線で示す２ＤＥＧ層８を生じさせることができる値（例えば２０〜５０ｎｍ）に設定され、好ましくは電子走行層３よりも薄く設定される。２ＤＥＧ層８は、周知のように第１及び第２の電子供給層４，７と電子走行層３とのヘテロ接合に基づいて第１及び第２の電子供給層４，７が自発分極及びピエゾ分極し、これ等の分極に基づく電界で生じる。
【００２２】
次に、図１（Ｃ）に示すように第２の電子供給層７の第１及び第２の部分７ａ、７ｂの上にソース電極１０及びドレイン電極１１を形成し、凹部９の底面の半導体成長阻止マスク層６の上にゲート電極１２を形成する。なお、図１（C）ではゲート電極１２が第２の電子供給層７の側面又は上面にも延伸している。ソース電極１０、ドレイン電極１１は、第２の電子供給層７上に例えばチタン（Ｔｉ）を所望の厚み（例えば２５ｎｍ）に蒸着し、続いてアルミニウム（Ａｌ）を所望の厚み（例えば５００ｎｍ）に蒸着し、その後フォトリソグラフイ技術で所望のパターンにすることによってそれぞれ形成されている。
この実施例のソース電極１０及びドレイン電極１１は、チタン（Ｔｉ）とアルミニウム（Ａｌ）との積層体でそれぞれ形成されているが、これ以外の低抵抗性接触（オーミック接触）可能な金属で形成することもできる。ソース電極１０及びドレイン電極１１は極めて薄い第１及び第２の電子供給層４，７を介して２ＤＥＧ層８に電気的に結合されている。
ゲート電極１２は第２の電子供給層７とショットキー接触する電極材料、例えばNi／Alで形成されている。なお、ゲート電極１２を第２の電子供給層７と接触しないように半導体成長阻止マスク層６上のみに形成することができる。このように第２の電子供給層７と接触しない場合には、ゲート電極１２をアルミニウム（Ａｌ）等の金属材料又は導電性を有するポリシリコン等の半導体で形成することができる。
【００２３】
図１（Ｃ）に示すＨＥＭＴのゲート電極１２に電圧が印加されていない時（ノーマリ状態）には、電子走行層３の半導体成長阻止マスク層６に沿った領域に２ＤＥＧ層が生じないか、又は電流通路となり得る電子濃度を有するチャネルが生じない。これにより、２ＤＥＧ層８はゲート電極１２の下で分断される。従って、たとえドレイン電極１１の電位がソース電極１０の電位よりも高くても、ソース電極１０とドレイン電極１１との間に電流が流れず、ソース電極１０とドレイン電極１１との間は電気的にオフ状態に保たれ、ＨＥＭＴはノーマリオフ特性を示す。
【００２４】
ゲート電極１２とソース電極１０との間に所定の閾値よりも高い電圧を印加すると、電子走行層３におけるゲート電極１２に対向している部分（電子走行層３の主面近傍）にチャネル（電流通路）が生じ、ソース電極１０とドレイン電極１１との間がオン状態になる。従って、ドレイン電極１１の電位をソース電極１０の電位よりも高くし、且つゲート電極１２に閾値よりも高い電圧を印加すると、電子がソース電極１０、第２の電子供給層７の第１の部分７ａ、第１の電子供給層４の第１の部分４ａ、２ＤＥＧ層８、ゲート電極１２の直下のチャネル、２ＤＥＧ層８、第１の電子供給層４の第２の部分４ｂ、第２の電子供給層７の第２の部分７ｂ及びドレイン電極１１の経路で流れる。
【００２５】
図１の実施例１のＨＥＭＴは次の効果を有する。
（１）半導体成長阻止マスク層６で覆われていない第１の電子供給層４の第１及び第２の部分４ａ、４ｂ上に半導体が選択的に成長することによって第２の電子供給層７の第１及び第２の部分７ａ、７ｂが得られ、これ等の間に凹部（リセス）９が生じる。即ち、エッチング工程を伴わないで凹部９を得ることができる。従来の電子供給層にエッチング工程で凹部（リセス）を形成する場合には、凹部（リセス）の深さの制御が困難であり、凹部（リセス）の深さのバラツキ及び電子供給層の凹部（リセス）の下の残存部の厚みのバラツキが生じ、結果としてＨＥＭＴの閾値のバラツキが比較的大きくなった。これに対し、気相成長で形成される第１の電子供給層４の厚みの制御は、従来のエッチングの深さの制御よりも容易である。従って、ノーマリオフ特性を有するＨＥＭＴの量産時における、第１の電子供給層４の厚みのバラツキ及びＨＥＭＴの閾値のバラツキを従来よりも容易に小さくすることができる。
（２）半導体成長阻止マスク層６をゲート絶縁膜として使用するので、ゲート絶縁膜を特別に形成する工程を設けないで、絶縁ゲート構造のＨＥＭＴを提供することができ、コストの低減を図ることができる。
（３）電子走行層３と第１の電子供給層４との界面５は、リーク電流及び電流コラプス等のデバイス特性に大きな影響を与える。本実施例では、電子走行層３の形成のための気相成長に連続した気相成長によって第１の電子供給層４を形成しているので、界面５が半導体成長阻止マスク層６、第２の電子供給層７、各電極１０，１１，１２を形成する時の雰囲気から保護されており、劣化しない。従って、デバイス特性の良いＨＥＭＴを提供することができる。
（４）本実施例では、第１の電子供給層４と第２の電子供給層７とが同一の半導体で形成されているので、ホモエピタキシャル成長となり、第２の電子供給層７を高品質な層にすることができ、特性の良いＨＥＭＴを提供することができる。
【実施例２】
【００２６】
次に、図２に示す実施例２に従うＨＥＭＴ及びその製造方法を説明する。但し、図２及び後述する図３〜図７において図１と実質的に同一の部分には同一の参照符号を付してその説明を省略する。
実施例２においては、図２（Ａ）に示すように基板１の上にバッファ層２、電子走行層３、及び第１の電子供給層４を図１と同様に形成する。また、第１の電子供給層４の第３の部分４ｃの上に半導体成長阻止マスク層６と同一の材料から成る連続的成長阻止マスク層６ａを形成する。この実施例の連続的成長阻止マスク層６ａは半導体材料をアモルファス状態に成長させるために寄与する。
【００２７】
次に、第１の電子供給層４の第１及び第２の部分４ａ，４ｂ及び連続的成長阻止マスク層６ａの上に周知のＭＯＣＶＤ法で第１の電子供給層４を形成している第２の半導体材料と同一の半導体材料を気相成長させ、第３の半導体層としての第２の電子供給層７の第１及び第２の部分７ａ，７ｂとアモルファス層７ｃとを図１（Ｂ）に示すように得る。第１の電子供給層４の第１及び第２の部分４ａ，４ｂ及び連続的成長阻止マスク層６ａの上に周知のＭＯＣＶＤ法で半導体材料を成長させると、第１の電子供給層４の第１及び第２の部分４ａ，４ｂの上には比較的結晶性が良く且つ連続的に即ち格子整合状態に成長した第２の電子供給層７の第１及び第２の部分７ａ，７ｂが得られ、連続的成長阻止マスク層６ａの上にはノーマリ状態（ゲート電極に電圧を印加しない状態）において電子走行層３に電流通路として機能する２次元キャリアガス層（２次元電子ガス層）を生じさせない性質を有しているアモルファス層７ｃが得られる。
第２の電子供給層７を形成する時に、第１の電子供給層４の第１及び第２の部分４ａ，４ｂの上に結晶性の良い半導体が成長するが、連続的成長阻止マスク層６ａの上には結晶性の良い半導体が成長しないような成長条件を決定する。これにより、連続的成長阻止マスク層６ａの上にＡｌＧａＮのアモルファス層７ｃが得られる。
【００２８】
次に、ウェットエッチングによってアモルファス層７ｃを除去する。アモルファス層７ｃのエッチング速度は第２の電子供給層７のエッチング速度よりも速いので、選択エッチングのマスクを設けないでウェットエッチングすることによってアモルファス層７ｃが除去される。この時、第２の電子供給層７も少しエッチングされるが、アモルファス層７ｃのエッチングに比べて極めて小さいので、図２（Ｂ）の第２の電子供給層７の大部分が残存する。また、ＳｉＯ2から成る連続的成長阻止マスク層６ａがアモルファス層７ｃをエッチングする時のエッチングストッパとして機能し、アモルファス層７ｃを容易に除去できる。
【００２９】
次に、図１の実施例１と同様な方法で図２（Ｃ）に示すように第２の電子供給層７の第１及び第２の部分７ａ、７ｂの上にソース電極１０及びドレイン電極１１を形成し、凹部９の底面の連続的成長阻止マスク層（絶縁層）６ａの上にゲート電極１２を形成する。
【００３０】
図２の実施例２のＨＥＭＴ及びその製造方法は図１の実施例１と本質的に同一であるので、図１の実施例１と同様な効果を有する。
【実施例３】
【００３１】
次に、図３に示す実施例３に従うＨＥＭＴ及びその製造方法を説明する。図３（Ａ）及び図３（Ｂ）の工程は図１（Ａ）及び図１（Ｂ）の工程と同一である。この実施例３では、図３（Ｂ）に示すように第２の電子供給層７を形成した後に半導体成長阻止マスク層６を除去し、凹部９内に第１の電子供給層４の第３の部分４ｃを露出させる。しかる後、図３（Ｃ）に示すように第１の電子供給層４の第３の部分４ｃにショットキー接触するショットキー電極から成るゲート電極１２ａを形成する。このゲート電極１２ａは２DEG層８の電子数を制御する電極として機能する。また、ソース電極１０及びドレイン電極１１を図１（Ｃ）と同様に形成する。
【００３２】
ショットキー電極から成るゲート電極１２ａと電子走行層３との間に第１の電子供給層４が介在しているが、第１の電子供給層４は例えば５ｎｍのように極めて薄いので、既に説明したようにノーマリ時において、電子走行層３と第１の電子供給層４の第３の部分４ｃとの間のヘテロ接合に基づく電界はゲート電極１２ａに基づくビルトインポテンシャルで打ち消され、電子走行層３と第１の電子供給層４の第３の部分４ｃとの間のヘテロ接合に沿って電流通路として機能する２ＤＥＧ層が形成されない。これにより、ノーマリオフ特性を有するＨＥＭＴが得られる。
【００３３】
図３に示す実施例３において、凹部９を形成するための特別なエッチング工程が不要である。従って、図３に示す実施例３は図１に示す実施例１と同様な効果を有する。なお、図３に示す実施例３において半導体成長阻止マスク層６を除去する工程が必要になるが、半導体成長阻止マスク層６は絶縁膜であるので、ＡｌＧａＮから成る第１及び第２の電子供給層４、７と区別してウエットエッチングで容易に除去できる。
【実施例４】
【００３４】
実施例４に従うＨＥＭＴ及びその製造方法は、図２の実施例２及び図３の実施例３を変形したものである。従って、図２及び図３を参照して実施例４を説明する。実施例４においては、図２（Ｂ）に示すものと同一なものを形成する。即ち、第２の電子供給層７と同時にアモルファス層７ｃを形成する。図３（Ｂ）にアモルファス層７ｃが鎖線で示されている。次に、図２の実施例２と同様にアモルファス層７ｃを除去する。この実施例４では図２（Ｂ）に示されている連続的成長阻止マスク層６ａもエッチングで除去する。しかる後、図３（Ｃ）と同様に第１の電子供給層４の第３の部分４ｃにショットキー接触するショットキー電極から成るゲート電極１２ａ、ソース電極１０及びドレイン電極１１を形成する。ゲート電極１２ａは２DEG層８の電子数を制御する電極として機能する。
【００３５】
実施例４に従う完成したＨＥＭＴは図３（Ｃ）と同一であるので、図３の実施例３と同様な効果を有する。
【実施例５】
【００３６】
図４に示す実施例５に従うＨＥＭＴ及びその製造方法は、図１の実施例１を変形したものである。図４（Ａ）（Ｂ）は図１（Ａ）（Ｂ）と同一である。図４に示す実施例５では、図４（Ｂ）に示す第２の電子供給層７を形成した後に半導体成長阻止マスク層６を徐去し、図４（Ｃ）に示すように第１の電子供給層４の第３の部分４ｃの上に新しいゲート絶縁膜６´を設け、このゲート絶縁膜６´の上にゲート電極１２を設ける。
【００３７】
図４に示す実施例５は、新しいゲート絶縁膜６´を設けた他は、図１の実施例１と同一であるので、実施例１と同様な効果を有する。
【実施例６】
【００３８】
実施例６に従うＨＥＭＴ及びその製造方法は、図２の実施例２及び図４の実施例５を変形したものである。従って、図２及び図４を参照して実施例６を説明する。実施例６においては、先ず図２（Ｂ）に示すものと同一なものを形成する。即ち、第２の電子供給層７と同時にアモルファス層７ｃを形成する。図４（Ｂ）にアモルファス層７ｃが鎖線で示されている。次に、図２の実施例２と同様にアモルファス層７ｃを除去する。この実施例６では図２（Ｂ）に示されている連続的成長阻止マスク層６ａもエッチングで除去する。しかる後、図４（Ｃ）に示すように第１の電子供給層４の第３の部分４ｃの上に新しいゲート絶縁膜６´を設け、このゲート絶縁膜６´の上にゲート電極１２を設ける。
【００３９】
実施例６に従う完成したＨＥＭＴは図４（Ｃ）と同一であるので、図４の実施例５と同様な効果を有する。
【実施例７】
【００４０】
図５に示す実施例７に従うＨＥＭＴ及びその製造方法は、図１の実施例１の半導体成長阻止マスク層６を第１の電子供給層４の第３の部分４ｃの上に設ける代りに、電子走行層３の第３の部分３ｃの上に設け、この他は図１の実施例１と実質的に同一に形成したものに相当する。即ち、図５では電子走行層３の上に半導体成長阻止マスク層６が形成されている。図５において、電子走行層３は説明の都合上半導体成長阻止マスク層６が設けられていない第１及び第２の部分３ａ，３ｂと、第１及び第２の部分３ａ，３ｂ間の第３の部分３ｃとに分けられている。
【００４１】
次に、電子走行層３の第１及び第２の部分３ａ，３ｂの上における第２の半導体層としての電子供給層７を気相成長で形成する。この図５における電子供給層７は図１の第２の電子供給層７と同様なもので、同様に形成する。これにより半導体成長阻止マスク層６の上に凹部９が得られる。なお、図５電子走行層３と電子供給層７との間に鎖線で示すようにＡｌＮ、ＡｌＩｎＧａ等の周知のスペーサ層４０を介在させることもできる。
次に、図５（Ｃ）に示すように電子供給層７の第１及び第２の部分７ａ，７ｂの上にソース電極１０及びドレイン電極１１を形成し、絶縁体から成る半導体成長阻止マスク層６の上にゲート電極１２を形成する。
【００４２】
図５（Ｃ）に示すＨＥＭＴのゲート電極１２に電圧が印加されていない時（ノーマリ状態）には、電子走行層３の半導体成長阻止マスク層６で覆われている第３の部分に２ＤＥＧ層が生じない。これにより、電子走行層３の第１及び第２の部分３ａ，３ｂと電子供給層７との界面５に沿って生じている２ＤＥＧ層８はゲート電極１２の下で分断される。従って、たとえドレイン電極１１の電位がソース電極１０の電位よりも高くても、ソース電極１０とドレイン電極１１との間に電流が流れず、ソース電極１０とドレイン電極１１との間は電気的にオフ状態に保たれ、ＨＥＭＴはノーマリオフ特性を示す。
【００４３】
ゲート電極１２とソース電極１０との間に所定の閾値よりも高い電圧を印加すると、電子走行層３におけるゲート電極１２に対向している部分（電子走行層３の主面近傍）にチャネル（電流通路）が生じ、ソース電極１０とドレイン電極１１との間がオン状態になる。従って、ドレイン電極１１の電位をソース電極１０の電位よりも高くし、且つゲート電極１２に閾値よりも高い電圧を印加すると、電子がソース電極１０、電子供給層７の第１の部分７ａ、２ＤＥＧ層８、ゲート電極１２の直下のチャネル、２ＤＥＧ層８、電子供給層７の第２の部分７ｂ及びドレイン電極１１の経路で流れる。
【００４４】
図５の実施例７においても、凹部９が電子供給層７の選択成長で得られるので、図５の実施例７は図１の実施例１と同様な効果を有する。
【実施例８】
【００４５】
実施例８に従うＨＥＭＴ及びその製造方法は、図２の実施例２及び図５の実施例７を変形したものである。従って、図２及び図５を参照して実施例８を説明する。実施例８においては、図５の半導体成長阻止マスク層６を図２の連続的成長阻止マスク層６ａとして使用し、図２の場合と同様に電子供給層７と同時にアモルファス層７ｃを形成する。図５（Ｂ）にアモルファス層７ｃが鎖線で示されている。次に、図２の実施例２と同様にアモルファス層７ｃを除去する。しかる後、図５（Ｃ）と同様にソース電極１０とドレイン電極１１とゲート電極１２を設ける。実施例８に従う完成したＨＥＭＴは図５（Ｃ）と同一であるので、図５の実施例７と同様な効果を有する。
【実施例９】
【００４６】
実施例９に従うＨＥＭＴ及びその製造方法は、図４の実施例５及び図５の実施例７を変形したものである。従って、図４及び図５を参照して実施例９を説明する。実施例９においては、図５（Ｂ）の工程の後に、半導体成長阻止マスク層６を除去し、図４の新しいゲート絶縁膜６´に相当するものを電子走行層３の第３部分３ｃの上に形成し、しかる後、ソース電極１０とドレイン電極１１とゲート電極１２を設ける。実施例９に従う完成したＨＥＭＴは図５（Ｃ）と実質的に同一であるので、図５の実施例７と同様な効果を有する。
【実施例１０】
【００４７】
実施例１０に従うＨＥＭＴ及びその製造方法は、図２の実施例２、図４の実施例５、及び図５の実施例７を変形したものである。従って、図２、図４及び図５を参照して実施例１０を説明する。実施例１０においては、図２の実施例２と同様に電子供給層７の形成と同時に図２（Ｂ）のアモルファス層７ｃと同様なアモルファス層を形成する。図５（Ｂ）には鎖線によってアモルファス層７ｃが示されている。次に、アモルファス層７ｃ及び図２の連続的成長阻止マスク層６ａに相当するものを除去し、図４の新しいゲート絶縁膜６´に相当するものを電子走行層３の第３部分３ｃの上に形成し、しかる後、ソース電極１０とドレイン電極１１とゲート電極１２を設ける。実施例１０に従う完成したＨＥＭＴは図５（Ｃ）と実質的に同一であるので、図５の実施例７と同様な効果を有する。
【実施例１１】
【００４８】
図６に示す実施例１１に従うＨＥＭＴ及びその製造方法は、図１の実施例１を変形したものである。図６（Ａ）及び（Ｂ）は図１（Ａ）及び（Ｂ）と同一である。図６に示す実施例１１では、図６（Ｂ）の工程の後に、図６（Ｃ）に示すようにソース電極１０及びドレイン電極１１の下に斜線を付けて示すｎ型不純物注入領域から成るコンタクト層２１，２２を設ける。しかる後、コンタクト層２１，２２上に図６（Ｃ）に示すようにソース電極１０及びドレイン電極１１を設け、半導体成長阻止マスク層６の上にゲート電極１２を設ける。図６の実施例１１に従うＨＥＭＴは図１（Ｃ）と実質的に同一であるので、図１の実施例１と同様な効果を有する。
【実施例１２】
【００４９】
次に、図７に示す実施例１２に従うＭＥＳＦＥＴ及びその製造方法を説明する。
先ず、図７（Ａ）に示すように図１と同一の基板１の上に図１と同一のバッファ層２を形成する。次に、バッファ層２の上に補助半導体層３´を形成する。図７の補助半導体層３´は例えば図１の電子走行層３と同一材料且つ同一方法で形成する。バッファ層２及び補助半導体層３´はＭＥＳＦＥＴの動作に直接関係しないので、これ等を省くこと、又はこれ等を基板の一部と見なすこともできる。
【００５０】
次に、補助半導体層３´上に第１の半導体材料を周知のＭＯＣＶＤ法等の気相成長法によってエピタキシャル成長させることによって第１の半導体層４´を形成する。第１の半導体層４´はＭＥＳＦＥＴのチャネル層として機能するものであり、例えば補助半導体層３´と同一の窒化物半導体にｎ型不純物を添加したものからなり、例えば５〜２０ｎｍの厚さを有する。
【００５１】
次に、図７（Ａ）に示すように、第１の半導体層４´の第１の部分４ａ´と第２の部分４ｂ´との間に位置する第３の部分４ｃ´上に実施例１と同様な方法で半導体成長阻止マスク層６を形成する。
【００５２】
次に、図７（Ｂ）に示すように、第１の半導体層４´の半導体成長阻止マスク層６で覆われていない第１及び第２の部分４ａ´、４ｂ´上に第１の半導体材料と同一又は別の半導体材料を気相成長させることによって第２の半導体層７´を形成する。第２の半導体層７´はＭＥＳＦＥＴのオン抵抗を低減するために第１の半導体層４´よりも高いｎ型不純物濃度を有することが望ましい。第２の半導体層７´は第１の半導体層４´の第１及び第２の部分４ａ´、４ｂ´上に成長した第１及び第２の部分７ａ´、７ｂ´から成り、これ等の間に凹部（リセス）９を有する。
【００５３】
次に、図７（Ｃ）に示すように、半導体成長阻止マスク層６を除去する。しかる後、第１の半導体層４´の第３の部分４ｃ´にショットキー接触するショットキー電極から成るゲート電極１２ａ´を形成する。なお、点線で示すようにゲート電極１２ａ´を第２の半導体層７´の上に延在するように形成することもできる。また、第２の半導体層７´の第１及び第２の部分７ａ´、７ｂ´にオーミック接触するソース電極１０及びドレイン電極１１を形成する。
【００５４】
このＭＥＳＦＥＴにおいては、ゲート電極１２ａ´がショットキー接触している第１の半導体層４´の第３の部分４ｃ´に空乏層が生じ、第１の半導体層４´を流れる電流が制御される。第１の半導体層４´のゲート電極１２ａ´の直下の部分を空乏層で埋めるために第１の半導体層４´の第３の部分４ｃ´の厚みを薄くすることが要求される。従来は第１の半導体層４´を選択的にエッチングすることによって第１の半導体層４´のゲート電極１２ａ´の直下部分にリセスを形成して第１の半導体層４´を選択的に薄くしたので、リセスの深さのバラツキが第１の半導体層４´のゲート電極１２ａ´の直下部分の厚みのバラツキとなり、ＭＥＳＦＥＴの特性のバラツキが生じた。これに対し、図７に示す実施例１２に従うＭＥＳＦＥＴでは、凹部９を形成するための特別なエッチング工程が不要であり、厚みの制御が容易な第２の半導体層７´の選択成長によって凹部（リセス）９が形成される。このため、凹部（リセス）９を有するＭＥＳＦＥＴの製造が容易になる。
【実施例１３】
【００５５】
実施例１３に従うＭＥＳＦＥＴ及びその製造方法は、図２の実施例２及び図７の実施例１２を変形したものである。従って、図２及び図７を参照して実施例１３を説明する。実施例１３においても、図２（Ｂ）の連続的成長阻止マスク層６ａと同様な機能を有する半導体成長阻止マスク層６の上に図２の実施例２と同様な方法で図７（Ｂ）で鎖線で示さアモルファス層７ｃを形成する。次に、図２の実施例２と同様にアモルファス層７ｃを除去する。更に、図２の連続的成長阻止マスク層６ａに相当する半導体成長阻止マスク層６もエッチングで除去する。しかる後、図７（Ｃ）と同様に第１の半導体層４´の第３の部分４ｃ´にショットキー接触するショットキー電極から成るゲート電極１２ａを形成する。また、第２の半導体層７´の第１及び第２の部分７ａ´、７ｂ´にオーミック接触するソース電極１０及びドレイン電極１１を形成する。
【００５６】
実施例１３に従う完成したＭＥＳＦＥＴは図７（Ｃ）と同一構成を有するので、実施例１３によって図７の実施例１２と同様な効果を得ることができる。
【００５７】
本発明は、上述の実施例に限定されるものでなく、例えば、次の変形が可能なものである。
（１）  各実施例の電子供給層４、７をｐ型半導体から成る正孔供給層に置き換えることができる。この場合には、２ＤＥＧ層８に対応する領域に２次元キャリアガス層として２次元正孔ガス層が生じる。
（２）実施例２〜１３においても、図６のコンタクト層２１，２２に相当するものを設けることができる。
（３）実施例１〜１１のＨＥＭＴにおいて、ソース電極１０及びドレイン電極１１の下の電子供給層４、７を除去して電子走行層３を露出させるか又は電子供給層４，７の厚みを極めて薄くする掘り込みを形成し、この掘り込みにソース電極１０及びドレイン電極１１を形成し、ソース電極１０及びドレイン電極１１と２ＤＥＧ層８との間の接続抵抗の低減を図ることができる。また、実施例１２〜１３のＭＥＳＦＥＴにおいて、第２の半導体層７´に掘り込みを形成し、この掘り込みにソース電極１０及びドレイン電極１１を形成することができる。
（４）周知のゲートフィールドプレート、ソースフィールドプレート、ドレインフィールドプレートの内の１つ又は複数を設けることができる。
（５）電子供給層７の上に、表面電荷のコントロールのため等の目的で例えばアンドープＧａＮ又はＡｌＧａＮ等から成るキャップ層を設けることができる。
（６）図１〜図７にそれぞれ１つのソース電極１０、ドレイン電極１１及びゲート電極１２又は１２ａが示されているが、１つの半導体チップ内にそれぞれ複数個設けることができる。即ち、１つの半導体チップ内に複数の微小ＨＥＭＴ（単位ＨＥＭＴ）又は微小ＭＥＳＦＥＴ（単位ＭＥＳＦＥＴ）を設け、これらを並列接続することができる。
（７）図７（Ｃ）のショットキー電極から成るゲート電極１２ａの代わりに第１の半導体層４´の上にゲート絶縁膜を介してゲート電極を設けることができる。
（８）半導体成長阻止マスク層６を、第２の電子供給層７又は図７の第２の半導体層７´よりも厚く形成することもできる。
【図面の簡単な説明】
【００５８】
【図１】本発明の実施例１のＨＥＭＴを製造工程順に示す断面図である。
【図２】本発明の実施例２のＨＥＭＴを製造工程順に示す断面図である。
【図３】本発明の実施例３及び４のＨＥＭＴを製造工程順に示す断面図である。
【図４】本発明の実施例５及び６のＨＥＭＴを製造工程順に示す断面図である。
【図５】本発明の実施例７〜１０のＨＥＭＴを製造工程順に示す断面図である。
【図６】本発明の実施例１１のＨＥＭＴを製造工程順に示す断面図である。
【図７】本発明の実施例１２及び１３のＭＥＳＦＥＴを製造工程順に示す断面図である。
【符号の説明】
【００５９】
１  基板
２  バッファ層
３  電子走行層（第１の半導体層）
４  第１の電子供給層（第２の半導体層）
６  半導体成長阻止マスク層
７  第２の電子供給層（第３の半導体層）
１０  ソース電極
１１  ドレイン電極
１２  ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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