(57)【要約】【課題】微細化が進行した場合であっても、ランダムパターンを低減してマージンを増大でき、耐圧を保障することができる半導体集積回路装置を提供する。【解決手段】半導体集積回路装置は、メモリセルアレイ11と、センス回路12と、電流経路の一端が前記センス回路に接続され他端が前記複数のビット線のうち１つの第１ビット線に電気的に接続される第１転送トランジスタTF1-1と、電流経路の一端が前記センス回路に接続され他端が前記複数のビット線のうち１つの第２ビット線に電気的に接続される第２転送トランジスタTF1-2とを少なくとも備える第１フックアップ領域F1と、前記メモリセルアレイと前記第１フックアップ領域との間に配置され、電流経路の一端が前記第１ビット線に電気的に接続され他端が前記第１転送トランジスタの電流経路の一端に電気的に接続される第３転送トランジスタTF2-1とを少なくとも備える第２フックアップ領域F2とを具備する。【選択図】      図１
2009141222.tif 000002
【特許請求の範囲】
【請求項１】
複数のビット線と複数のワード線との交差位置にマトリクス状に配置された複数のメモリセルを有するメモリセルアレイと、
前記複数のビット線に電気的に接続され、前記メモリセルのデータを読み出すセンス回路と、
電流経路の一端が前記センス回路に接続され他端が前記複数のビット線のうち１つの第１ビット線に電気的に接続される第１転送トランジスタと、電流経路の一端が前記センス回路に接続され他端が前記複数のビット線のうち１つの第２ビット線に電気的に接続される第２転送トランジスタとを少なくとも備える第１フックアップ領域と、
前記メモリセルアレイと前記第１フックアップ領域との間に配置され、電流経路の一端が前記第１ビット線に電気的に接続され他端が前記第１転送トランジスタの電流経路の一端に電気的に接続される第３転送トランジスタとを少なくとも備える第２フックアップ領域とを具備すること
を特徴とする半導体集積回路装置。
【請求項２】
複数のビット線と複数のワード線との交差位置にマトリクス状に配置された複数のメモリセルを備えるメモリセルアレイと、
前記複数のビット線に電気的に接続され、前記メモリセルのデータを読み出すセンス回路と、
電流経路の一端が前記センス回路に接続され他端が前記複数のビット線のうち１つの第１ビット線に電気的に接続される第１転送トランジスタを少なくとも備える第１フックアップ領域と、
電流経路の一端が前記複数のビット線のうち１つの第２ビット線に電気的に接続され他端が前記第１フックアップ領域に電気的に接続される第２転送トランジスタを少なくとも備える第２フックアップ領域と、
前記メモリセルアレイと前記第２フックアップ領域との間に配置され、電流経路の一端が前記第１ビット線に電気的に接続され他端が前記第１転送トランジスタの電流経路の一端に電気的に接続される第３転送トランジスタとを少なくとも備える第３フックアップ領域とを具備すること
を特徴とする半導体集積回路装置。
【請求項３】
出力が前記第１，第２転送トランジスタの制御端子に接続され、前記第１，第２転送トランジスタの導通状態を制御する第１フックアップ領域制御回路と、
出力が前記第３転送トランジスタの制御端子に接続され、前記第３転送トランジスタの導通状態を制御する第２フックアップ領域制御回路とを更に具備すること
を特徴とする請求項１に記載の半導体集積回路装置。
【請求項４】
出力が前記第１転送トランジスタの制御端子に接続され、前記第１転送トランジスタの導通状態を制御する第１フックアップ領域制御回路と、
出力が前記第２転送トランジスタの制御端子に接続され、前記第２転送トランジスタの導通状態を制御する第２フックアップ領域制御回路と、
出力が前記第３転送トランジスタの制御端子に接続され、前記第３転送トランジスタの導通状態を制御する第３フックアップ領域制御回路とを更に具備すること
を特徴とする請求項２に記載の半導体集積回路装置。
【請求項５】
前記第１、第２フックアップ領域に配置される複数のビット線は、第１、第２フックアップ領域において共通のピッチで配置されること
を特徴とする請求項３または４に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体集積回路装置に関し、例えば、ＮＡＮＤ型フラッシュメモリのビット線フックアップ回路等に適用されるものである。
【背景技術】
【０００２】
近年、主記憶メモリとしてＮＡＮＤ型フラッシュメモリを使用した電子機器が数多く製品化されている。一方、電子機器の多機能化に伴い、ＮＡＮＤ型フラッシュメモリの記憶容量のさらなる大容量化が課題となっている（例えば、特許文献１参照）。
【０００３】
ここで、記憶容量の大容量化を図るに当たって、チップレイアウトは非常に重要である。それは、メモリセルの微細化が顕著に進行している中、例えば、導電線の断線、短絡等の問題を解消し、信頼性の向上を図る必要があるためである。その際、例えば、配線層の形状やコンタクトホールに関しては、フォトリソグラフィの難易度と配線層間の耐圧を考慮して、そのサイズやピッチを決定しなければならない。
【０００４】
例えば、メモリセルアレイとセンス回路との間に配置されるビット線フックアップ回路と称される部分については、上記の問題が顕著となる。そのため、ビット線についてライン＆スペースのパターンにより最小加工寸法で形成したとしても、ビット線フックアップ回路とセンス回路中のスイッチ素子とを接続するためには、レイアウト等を十分に工夫する必要がある。即ち、フォトリソグラフィの観点からは補償するランダムパターンの増加を抑制する必要があり、微細化の進行による配線ピッチの縮小の観点からは配線層の耐圧を保障する必要がある。従って、ビット線フックアップ回路のレイアウト構成は、フォトリソグラフィのマージン確保、チップサイズの縮小、さらには、記憶容量の大容量化にとって必須である。
【０００５】
しかし、微細化が進行すると、従来のビット線フックアップ回路の構成では、上記のような課題を解決することはできない。
【０００６】
例えば、ＮＡＮＤ型フラッシュメモリの場合、データ消去動作時に、ビット線フックアップ回路の電流経路の電位差が２０Ｖ以上になり、配線層間にリーク電流が発生する。そのため、配線層の耐圧を保障することができない。結果、メモリチップとしての消費電力スペックを満たせず信頼性が低減する。即ち、これは、配線層間の距離が縮小される一方、配線の電圧関係は前世代と同じであるため、配線層間耐圧不足による配線層間リーク電流も悪化して、メモリチップの信頼性を確保できなくなるからである。
【０００７】
この場合、配線層を曲げる等のレイアウト構成であれば、配線層間の距離を確保でき、配線層間の耐圧を保障できるとも思われる。しかし、配線層を曲げる等のレイアウト構成の場合、ビット線の“Ｆ”（Ｆ：最小加工寸法）の周期性が崩れてしまうため、ランダムパターンが増加し、フォトリソグラフィの観点からマージンを確保することができない。
【０００８】
特に、ビット線フックアップ回路中の配線層では、センス回路に近いものほど混みあっているため、耐圧スペックを満たす距離を確保しつつ、マージンを確保することが困難となる。
【０００９】
上記のように、従来の半導体集積回路装置は、微細化が進行すると、ランダムパターンが増加してマージンが低減し、耐圧を保障することができない、という問題があった。
【特許文献１】特開２００５−２３５２６０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
この発明は、微細化が進行した場合であっても、ランダムパターンを低減してマージンを増大でき、耐圧を保障することができる半導体集積回路装置を提供する。
【課題を解決するための手段】
【００１１】
この発明の一態様によれば、複数のビット線と複数のワード線との交差位置にマトリクス状に配置された複数のメモリセルを有するメモリセルアレイと、前記複数のビット線に電気的に接続され、前記メモリセルのデータを読み出すセンス回路と、電流経路の一端が前記センス回路に接続され他端が前記複数のビット線のうち１つの第１ビット線に電気的に接続される第１転送トランジスタと、電流経路の一端が前記センス回路に接続され他端が前記複数のビット線のうち１つの第２ビット線に電気的に接続される第２転送トランジスタとを少なくとも備える第１フックアップ領域と、前記メモリセルアレイと前記第１フックアップ領域との間に配置され、電流経路の一端が前記第１ビット線に電気的に接続され他端が前記第１転送トランジスタの電流経路の他端に電気的に接続される第３転送トランジスタとを少なくとも備える第２フックアップ領域とを具備する半導体集積回路装置を提供できる。
【００１２】
この発明の一態様によれば、複数のビット線と複数のワード線との交差位置にマトリクス状に配置された複数のメモリセルを備えるメモリセルアレイと、前記複数のビット線に電気的に接続され、前記メモリセルのデータを読み出すセンス回路と、電流経路の一端が前記センス回路に接続され他端が前記複数のビット線のうち１つの第１ビット線に電気的に接続される第１転送トランジスタを少なくとも備える第１フックアップ領域と、電流経路の一端が前記複数のビット線のうち１つの第２ビット線に電気的に接続され他端が前記第１フックアップ領域に電気的に接続される第２転送トランジスタを少なくとも備える第２フックアップ領域と、前記メモリセルアレイと前記第２フックアップ領域との間に配置され、電流経路の一端が前記第１ビット線に電気的に接続され他端が前記第１転送トランジスタの電流経路の一端に電気的に接続される第３転送トランジスタとを少なくとも備える第３フックアップ領域とを具備する半導体集積回路装置を提供できる。
【発明の効果】
【００１３】
この発明によれば、微細化が進行した場合であっても、ランダムパターンを低減してマージンを増大でき、耐圧を保障することができる半導体集積回路装置が得られる。
【発明を実施するための最良の形態】
【００１４】
［概要］  
まず、この発明の概要について、図１を用いて説明する。  
この発明の一例では、微細化が進行した場合であっても、ランダムパターンを低減してマージンを増大でき、耐圧を保障することができる半導体集積回路装置を提案する。  
その半導体集積回路装置の構成とは、例えば、図１に示されるものである。  
図示するように、半導体集積回路装置は、複数のビット線（ＢＬ＿０〜ＢＬ＿８）と複数のワード線（図示せず）との交差位置にマトリクス状に配置された複数のメモリセルを有するメモリセルアレイ１１と、複数のビット線に電気的に接続され、メモリセルのデータを読み出すセンス回路１２と、電流経路の一端がセンス回路に接続され他端が複数のビット線のうち１つの第１ビット線（ＢＬ＿０）に電気的に接続される第１転送トランジスタＴＦ１−１と、電流経路の一端がセンス回路に接続され他端が複数のビット線のうち１つの第２ビット線（ＢＬ＿１）に電気的に接続される第２転送トランジスタＴＦ１−２とを少なくとも備える第１フックアップ領域Ｆ１と、メモリセルアレイ１１と第１フックアップ領域Ｆ１との間に配置され、電流経路の一端が第１ビット線（ＢＬ＿０）に電気的に接続され他端が第１転送トランジスタの電流経路の一端に電気的に接続される第３転送トランジスタＴＦ２−１とを少なくとも備える第２フックアップ領域Ｆ２とを具備する。
【００１５】
上記のように、半導体集積回路装置は、メモリセルアレイ１１と第１フックアップ領域Ｆ１との間に配置され、電流経路の一端が第１ビット線（ＢＬ＿０）に電気的に接続され他端が第１転送トランジスタの電流経路の一端に電気的に接続される第３転送トランジスタＴＦ２−１とを少なくとも備える第２フックアップ領域Ｆ２を具備している。換言すれば、第２フックアップ領域Ｆ２において、Ｍ１配線層のビット線ＢＬ＿０〜ＢＬ＿８を一度切断して、Ｍ０配線層とコンタクトＶ１を介した第３転送トランジスタＴＦ２−１を用いて、第１フックアップ領域Ｆ１のＭ１配線層のビット線ＢＬｌ＿０〜ＢＬｌ＿８に接続する構成である。
【００１６】
上記の構成によれば、第１、第２フックアップ領域Ｆ１、Ｆ２において、転送トランジスタＴＦ１−１、ＴＦ１−２、ＴＦ２−１、ＴＦ２−２が、ビット線方向に直列（シリーズ：series）に接続されている。そのため、ビット線ＢＬの配線の周期性を崩すことがなく、リソグラフィのマージンを削ることなく、配線の短絡、断線等を防止できる点で有利である。また、第１、第２フックアップ領域Ｆ１、Ｆ２のＭ１配線層であるビット線ＢＬ＿０〜ＢＬ＿８は、第１、第２フックアップ領域Ｆ１、Ｆ２において共通のピッチで配置される。そのため、ランダムパターンを低減して、リソグラフィのマージンを増大することができる。
【００１７】
さらに、ビット線フックアップ回路１３の電流経路の電位差を低減できるため、Ｍ０配線層であるＢＬｌ＿０〜ＢＬｌ＿８間に発生するリーク電流を防止でき、Ｍ０配線層の耐圧を保障できる。
【００１８】
それは、例えば、ＮＡＮＤ型フラッシュメモリの場合のデータ消去動作時等のように、ビット線フックアップ回路１３のビット線ＢＬ＿０〜ＢＬ＿８に２０Ｖ程度以上の消去電圧Ｖeraが印加され、ビット線ＢＬｌ＿０〜ＢＬｌ＿８に０Ｖ程度の接地電圧Ｖssが印加されるような電圧関係であっても、転送トランジスタＴＦ２−１，ＴＦ２−２により電圧を降下することができるからである。
【００１９】
特に、ビット線フックアップ回路１３中において、センス回路１２に近い第１、第２段目に配置されるものほどＭ０配線層が混みあっているため、耐圧スペックを満たす距離を確保することが困難となる。そのため、本例では、第２フックアップ領域Ｆ２において、第１段目と第２段目に転送トランジスタＴＦ２−１，ＴＦ２−２を配置するものである。
【００２０】
例えば、第１フックアップ領域Ｆ１において、第１段目のワード線方向に隣接するＭ０配線層間（ＢＬｌ＿０とＢＬｌ＿１との間）における電位差ＶWS1を、〜Ｖera／２−Ｖss程度、に低減することができる。同様に、第２段目のワード線方向に隣接するＭ０配線層間（ＢＬｌ＿１とＢＬｌ＿２との間）における電位差ＶWS2を、〜Ｖera／２−Ｖss程度、に低減することができる。
【００２１】
このように、第１、第２フックアップ領域において、ビット線ＢＬ＿０〜ＢＬ＿８（ＢＬｌ＿０〜ＢＬｌ＿８）を共通の同一ピッチで配置してリソグラフィのマージンを稼ぎつつ、転送トランジスタＴＦ２−１，ＴＦ２−２を設け転送出力を事前に下げた電圧（〜Ｖera／２−Ｖss程度）にして配線が込み合う配線間（ＢＬｌ＿０とＢＬｌ＿１との間，ＢＬｌ＿１とＢＬｌ＿２との間，…）の電圧差を緩和させて耐圧スペックを確保することができる。
【００２２】
そのため、微細化が進行した場合であっても、ランダムパターンを低減してマージンを増大でき、耐圧を保障することができる。
【００２３】
以下、この発明の最良と思われる実施形態について図面を参照して説明する。以下の説明では、ＮＡＮＤ型フラッシュメモリを一例として挙げるが、これに限られるものではない。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
【００２４】
［第１の実施形態］  
＜１．構成例＞  
１−１．全体構成例  
次に、図２を用いて、この発明の第１の実施形態に係る半導体集積回路装置の全体構成例について説明する。  
図示するように、この実施形態に係るＮＡＮＤ型フラッシュメモリは、メモリセルアレイ１１、センス回路１２、ビット線フックアップ回路１３、Ｉ／Ｏ入出力回路１４、カラムデコーダ１５、アドレスバッファ１６、ローデコーダ１７、ドライバ回路１８、電圧制御回路１９、基板電位制御回路２０、および電圧発生回路２１を備えている。
【００２５】
メモリセルアレイ１１は、複数のブロックＢＬＫ０，ＢＬＫ１，・・・，ＢＬＫｊから構成される。複数のブロックＢＬＫ０，ＢＬＫ１，・・・，ＢＬＫｊの各々は、複数のメモリセルユニットを有し、複数のメモリセルユニットの各々は、直列接続された複数のメモリセルからなるＮＡＮＤストリングで構成され、その両端に１つずつ接続される２つのセレクトゲートトランジスタにより選択される。
【００２６】
センス回路１２は、メモリセルアレイ１１中のメモリセルからのデータを読み出す。また、図示しないが、センス回路１２は、データラッチ回路を有している。データラッチ回路は、読み出し／書き込み時にデータＤＴを一時的にラッチする機能を有し、例えば、フリップフロップ回路等から構成される。
【００２７】
ビット線フックアップ回路１３は、メモリセルアレイ１１とセンス回路１２との間に配置され、Ｍ１配線層であるビット線を、Ｍ１配線層より下層のＭ０配線層である接続線に接続するための回路である。ここで、上記Ｍｎ（ｎ＝０，１，…）とは、ｎが大きいほど半導体基板側から上層に配置された配線層を表記するものである。
【００２８】
Ｉ／Ｏ(input/output)入出力回路１４は、データＤＴのインターフェイス回路として働く。
【００２９】
アドレスバッファ１６は、アドレス信号ＡＤＤのインターフェイス回路として機能する。
【００３０】
カラムデコーダ１５及びローデコーダ１７は、アドレス信号ＡＤＤに基づいてメモリセルアレイ１１内のメモリセルを選択する。
【００３１】
ドライバ回路（ワード線ドライバ）１８は、選択されたブロック（ＢＬＫ０，ＢＬＫ１，・・・，ＢＬＫｊ）内の選択されたワード線を駆動する。
【００３２】
制御回路１９は、例えば、基板電圧制御回路２０及び電圧発生回路２１の動作を制御する。
【００３３】
基板電圧制御回路２０は、半導体基板の電圧を制御する。具体的には、ｐ型半導体基板内に、ｎ型ウェル領域とｐ型ウェル領域からなるダブルウェル領域が形成され、メモリセルがｐ型ウェル領域内に形成される場合、ｐ型ウェル領域の電圧を動作モードに応じて制御する。例えば、基板電圧制御回路２０は、読み出し／書き込み時には、ｐ型ウェル領域を０Ｖに設定し、消去時には、ｐ型ウェル領域を１５Ｖ以上４０Ｖ以下の電圧に設定する。
【００３４】
電圧発生回路２１は、選択されたブロック内のワード線に与える電圧を発生する。例えば、読み出し時には、電圧発生回路２１は、読み出し電圧と中間電圧（読み出しパス電圧）を発生する。読み出し電圧は、選択されたブロック内の選択されたワード線に与え、中間電圧は、選択されたブロック内の非選択のワード線に与える。また、書き込み時には、電圧発生回路２１は、書き込み電圧と中間電圧（書込みパス電圧）を発生する。書き込み電圧は、選択されたブロック内の選択されたワード線に与え、中間電圧は、選択されたブロック内の非選択のワード線に与える。
【００３５】
１−２．ブロックの構成例  
次に、図３を用いて、本例に係るブロック（ＢＬＫ０，ＢＬＫ１，・・・，ＢＬＫｊ）の構成例を説明する。この説明では、ブロックＢＬＫ０を一例に挙げて説明する。ここで、ＮＡＮＤ型フラッシュメモリの消去動作は、このブロック単位で一括して行われる。そのため、ブロックは、消去単位である。
【００３６】
ブロックＢＬＫ０は、ワード線方向に配置された複数のメモリセルユニットＭＵおよびメモリセルユニットＭＵを選択するセレクトゲートトランジスタＳ１，Ｓ２により構成される。
【００３７】
メモリセルユニットＭＵは、３２個のメモリセルトランジスタＭＴの電流経路が直列接続されたＮＡＮＤストリングから構成される。選択トランジスタＳ１の電流経路の一端は、メモリセルユニットＭＵの電流経路の一端に接続される。選択トランジスタＳ２の電流経路の一端は、メモリセルユニットＭＵの電流経路の他端に接続される。本例では、メモリセルユニットＭＵは、３２個のメモリセルＭＴから構成されるが、２つ以上のメモリセルから構成されていればよく、特に、３２個に限定されるというものではない。
【００３８】
メモリセルトランジスタＭＴは、複数のビット線ＢＬ＿０〜ＢＬ＿ｎ−１と複数のワード線ＷＬ０〜ＷＬ３１との交差位置にマトリクス状に配置されている。メモリセルトランジスタＭＴのそれぞれは、半導体基板上に順次、トンネル絶縁膜、浮遊電極ＦＧ、ゲート間絶縁膜、および制御電極ＣＧが積層された構造である。
【００３９】
ワード線ＷＬ０〜ＷＬ３１ごとにページ（ＰＡＧＥ）が設けられる。ここで、ＮＡＮＤ型フラッシュメモリの読み出し動作および書き込み動作は、このページ（ＰＡＧＥ）単位で一括して行われる。そのため、ページは、読み出しおよび書き込み単位である。
【００４０】
選択トランジスタＳ１の電流経路の他端は、ソース線ＳＬに接続される。選択トランジスタＳ２の電流経路の他端は、ビット線ＢＬに接続される。
【００４１】
ワード線ＷＬ０〜ＷＬ３１は、ワード線方向に延び、ワード線方向の複数のメモリセルトランジスタＭＴの制御電極ＣＧに共通に接続される。セレクトゲート線ＳＧＳは、ワード線方向に延び、ワード線方向の複数の選択トランジスタＳ１のゲート電極に共通に接続される。セレクトゲート線ＳＧＤも、ワード線方向に延び、ワード線方向の複数の選択トランジスタＳ２のゲート電極に共通に接続される。
【００４２】
ビット線ＢＬ＿０〜ＢＬ＿ｎ−１は、ビット線方向に延び、ビット線フックアップ回路１３を介して、センス回路１２に接続され、メモリセルトランジスタＭＴのデータが読み出される。
【００４３】
１−３．ビット線フックアップ回路の構成例  
次に、図４乃至図９を用いて、本例に係るビット線フックアップ回路１３の構成例について説明する。
【００４４】
１−３−１．回路構成例  
図４、図５に示すように、ビット線フックアップ回路１３は、メモリセルアレイ１１とセンス回路１２との間に配置され、第１フックアップ領域Ｆ１、第２フックアップ領域Ｆ２、第１フックアップ領域制御回路ＣＣ−Ｆ１、第２フックアップ領域制御回路ＣＣ−Ｆ２、により構成されるものである。
【００４５】
第１フックアップ領域Ｆ１は、４つの転送トランジスタＴＦ１−１〜ＴＦ１−４を備えている。４つの転送トランジスタＴＦ１−１〜ＴＦ１−４のそれぞれは、ドレインがドレインコンタクトＣＤを介してセンス回路１２に電気的に接続され、ソースがソースコンタクトＣＳおよびコンタクト配線Ｖ１を介して複数のビット線のうち１つのビット線（ＢＬ＿０〜ＢＬ＿８）のいずれかに電気的に接続される。また、転送トランジスタＴＦ１−１〜ＴＦ１−４のドレインは、Ｍ０配線層としてビット線ＢＬｌ＿０〜ＢＬｌ＿８が接続され、さらにセンス回路１２中のセンスアンプＳＡ＿０〜ＳＡ＿８にそれぞれ接続される。
【００４６】
第２フックアップ領域Ｆ２は、２つの転送トランジスタＴＦ２−１、ＴＦ２−２を備えている。２つの転送トランジスタＴＦ２−１、ＴＦ２−２のそれぞれは、ソースがソースコンタクトＣＳおよびコンタクト配線Ｖ１を介してビット線のうち１つのビット線（ＢＬ＿０、ＢＬ＿１）に電気的に接続され、ドレインがドレインコンタクトＣＤおよびコンタクト配線Ｖ１を介して転送トランジスタＴＦ１−１、ＴＦ１−２のソースに接続されている。
【００４７】
第２フックアップ領域Ｆ２は、換言すれば、上記の構成により、Ｍ１配線層のビット線ＢＬ＿０〜ＢＬ＿８を一度切断して、Ｍ０配線層とコンタクト配線Ｖ１を介した転送トランジスタＴＦ２−１、ＴＦ２−２を用いて、第１フックアップ領域Ｆ１のＭ０配線層のビット線ＢＬｌ＿０〜ＢＬｌ＿８へ接続する。
【００４８】
第１フックアップ領域制御回路ＣＣ−Ｆ１は、転送トランジスタＴＦ１−１〜ＴＦ１−４のゲートに接続された制御線ＢＬＳＸに与える電圧を制御することにより、転送トランジスタＴＦ−１〜ＴＦ−４の導通状態を制御する。例えば、制御線ＢＬＳＸには、データ消去動作の際、ビット線の転送出力線ＢＬＸ＿０，ＢＬＸ＿１，ＢＬＸ＿４，ＢＬＸ＿５，ＢＬＸ＿８，…を、ビット線電圧が２０Ｖ程度ならば半分の１０Ｖ程度で出力するような電圧（〜Ｖera／２＋Ｖth）が与えられる。
【００４９】
第２フックアップ領域制御回路ＣＣ−Ｆ２は、転送トランジスタＴＦ２−１、ＴＦ２−２のゲートに接続された制御線ＢＬＳに与える電圧を制御することにより、転送トランジスタＴＦ２−１、ＴＦ２−２の導通状態を制御する。例えば、制御線ＢＬＳには、データ消去動作の際、接地電圧Ｖssが与えられる。
【００５０】
上記のように、第１、第２フックアップ領域Ｆ１、Ｆ２において、転送トランジスタＴＦ１−１、ＴＦ１−２、ＴＦ２−１、ＴＦ２−２が、ビット線方向に直列（シリーズ：series）に接続されている。そのため、ビット線ＢＬの配線の周期性を崩すことがなく、リソグラフィのマージンを削ることないため、配線の短絡、断線等を防止できる点で有利である。また、第１、第２フックアップ領域Ｆ１、Ｆ２に配置されるＭ１配線層であるビット線ＢＬ＿０〜ＢＬ＿８（ＢＬｌ＿０〜ＢＬｌ＿８）は、共通に同一ピッチで構成される。そのため、ランダムパターンを低減して、リソグフィのマージンを増大できすることができる。
【００５１】
尚、本例の第２フックアップ領域Ｆ２の構成例では、センス回路１２から近い第１，第２段目であるビット線（ＢＬ＿０、ＢＬ＿１、ＢＬ＿４、ＢＬ＿５、…）に転送トランジスタＴＦ２−１、ＴＦ２−２を配置した例を説明した。これは、後述するが、センス回路１２から近い第１，第２段の第１フックアップ領域Ｆ１のトランジスタ群のＭ０配線層が込み合うため、配線間距離を確保し、耐圧の信頼性を向上するためである。しかし、これに限られず、第２フックアップ領域Ｆ２には、第３，第４段目であるビット線に転送トランジスタをさらに配置しても良い。
【００５２】
１−３−２．断面構成例  
ビット線ＢＬ＿０方向における断面構成は、図６のように表される。ビット線ＢＬ＿３方向における断面構成は、図７のように表される。  
図示するように、転送トランジスタＴＦ１−１，ＴＦ１−４，ＴＦ２−１は、ｐ型シリコン基板４１上にそれぞれ設けられている。転送トランジスタＴＦ１−１，ＴＦ１−４，ＴＦ２−１は、ｐ型シリコン基板４１内にゲート電極ＢＬＳ、ＢＬＳＸを挟むように隔離して設けられた拡散層であるソースＳ、ドレインＤを有している。また、ここでは図示しないが、ｐ型シリコン基板内に、ｎ型ウェル領域とｐ型ウェル領域からなるダブルウェル領域を設けてもよい。
【００５３】
図６に示すように、転送トランジスタＴＦ２−１は、Ｍ１配線層であるビット線ＢＬ＿０を一度切断して、Ｍ０配線層とコンタクト配線Ｖ１を介して、第１フックアップ領域Ｆ１のＭ０配線層であるのビット線ＢＬｌ＿０へ接続し、センス回路１２へ読み出しデータを転送している。
【００５４】
一方、図７に示すように、第３段目以降における第２フックアップ領域Ｆ２には、本例では、転送トランジスタが設けられていない。
【００５５】
１−３−３．平面レイアウト構成例  
センスアンプ回路１２近傍における第１フックアップ領域Ｆ１の平面レイアウト構成例は、図８、図９のように表される。ここで、図９には、Ｍ０配線層、Ｍ１配線層、およびそのコンタクト配線Ｖ１のみを示している。
【００５６】
図８中に破線で囲って示すように、センス回路１２に最も近い位置に、第１段目の転送トランジスタＴＦ１−１群が配置されている。続いて、センス回路１２に近い位置に、第２段目の転送トランジスタＴＦ１−２群が配置されている。一方、図示しないが、第３、第４段については、上記第１、第２段目のＭ０配線層がなくなる領域を利用することで、Ｍ０配線層の耐圧距離を確保することができる。
【００５７】
上記第１、第２段目の転送トランジスタＴＦ１−１群、ＴＦ１−２群のＭ０配線層の距離が確保できない分を、ビット線の電圧を降圧させて信頼性をクリアする為、第１、第２段目に直列（シリーズ）に転送トランジスタＴＦ２−１群、ＴＦ２−２群を第２フックアップ領域Ｆ２にそれぞれ設けている。この際、制御線ＢＬＳの電圧を制御することで、ビット線ＢＬ＿０〜ＢＬ＿ｎに印加される電圧の降圧レベルを制御する。
【００５８】
第２段目の転送トランジスタＴＦ１−２群のドレインコンタクトＣＤは、第１段目の転送トランジスタＴＦ１−１群のソースコンタクトＣＳよりもワード線方向に２Ｆだけずれて配置されている。さらに、第２段目のドレインコンタクトＣＤと、第１段目のソースコンタクトＣＳとを接続するＭ０配線層は、さらにワード線方向に２Ｆだけずれ、折れ曲がるように配置されている。
【００５９】
そのため、第２段目のドレインコンタクトＣＤと、第１段目のソースコンタクトＣＳとのワード線方向の距離は、“６Ｆ”程度とすることができる。かつ、後述するように、データ消去動作の際に、第２段目のドレインコンタクトＣＤと、第１段目のソースコンタクトＣＳとの間に印加される電圧Ｖws1を低減することができる。その結果、Ｍ０配線層である第２段目のドレインコンタクトＣＤと、第１段目のソースコンタクトＣＳとの間に発生するリーク電流を防止でき、耐圧を保障できる。
【００６０】
加えて、図示するように、本例の平面レイアウトであれば、ダミー配線ＤＭ０等を配置することにより、ランダムパターンは増加しないため、フォトリソグラフィーのマージンが低下することを防止することができる。
【００６１】
ここで、Ｍ１配線層の切断パターンは、リソグラフィの実験、またはシミュレーション等から最適なパターンを選択することが可能である。
【００６２】
＜２．動作例＞  
２−１．データ消去動作（Erase）  
次に、図１０を用いて、本例に係る消去動作について説明する。図１０は、本例に係るデータ消去動作の際のフックアップ タイミングチャートを示す図である。
【００６３】
図示するように、まず、時刻ｔ１〜ｔ２の際のＴ１の間では、消去動作に入るため、メモリセルアレイ１１のウェル電位CPWELLが、接地電圧Ｖssから消去電圧Ｖera（２５Ｖ程度）まで昇圧する。
【００６４】
この際、ビット線ＢＬ＿０〜ｎは、ウェル電位CPWLLに追随して、消去電圧程度〜Ｖeraのレベルまで充電される。一方、センス回路１２側のビット線ＢＬｌ＿０〜ｎは、制御線ＢＬＳが接地電圧Ｖssの為、メモリセルアレイ１１側のビット線ＢＬ＿０〜ｎと電気的に切り離されている。
【００６５】
この際、第２フックアップ領域Ｆ２の転送ノードである配線ＢＬＸ＿０，１，４，５，…は、制御線ＢＬＳＸに消去電圧の半分の電圧と閾値電圧との和（Ｖera/2+Ｖth）程度の電圧が印加されている。そのため、配線ＢＬＸ＿０，１，４，５，…と接続され、配線ＢＬＸ＿０，１，４，５，…が、消去電圧の半分程度（〜Ｖera/2）の電圧レベルまでは充電される。
【００６６】
しかし、続いて時刻ｔ２〜ｔ３の際のＴ２以降では、ビット線ＢＬ＿０〜ｎが、消去電圧の半分の電圧と閾値電圧との和（〜Ｖera/2+Ｖth）程度の電圧レベルを超えた時に、転送トランジスタＴＦ２−１、ＴＦ２−２がカットオフする。そのため、配線ＢＬＸ＿０，１，４，５，…は、消去電圧の半分程度（〜Ｖera/2）の電圧レベルで充電終了する。
【００６７】
このように制御線ＢＬＳＸを、消去電圧の半分の電圧と閾値電圧との和（〜Ｖera/2+Ｖth）程度の電圧で制御することにより、第１フックアップ領域Ｆ１の転送出力線ＢＬＸ＿０，１，４，５，…を、消去電圧の半分程度（〜Ｖera/2）の電圧レベルに設定することができる。そのため、ワード線方向に隣接するビット線ＢＬｌ間の電位差を低減でき、耐圧を緩和することができる。
【００６８】
例えば、データ消去動作の際の電圧関係は、図１１のように示される。  
図示するように、第１フックアップ領域Ｆ１において、ワード線方向に隣接するＭ０配線層間（ＢＬｌ＿０とＢＬｌ＿１との間、ＢＬｌ＿４とＢＬｌ＿５との間）における電位差ＶWS1を、〜Ｖera／２−Ｖss程度、に低減することができる。同様に、ワード線方向に隣接するＭ０配線層間（ＢＬｌ＿１とＢＬｌ＿２との間、ＢＬｌ＿５とＢＬｌ＿６との間）における電位差ＶWS2を、〜Ｖera／２−Ｖss程度、に低減することができる。
【００６９】
２−２．データ読み出し動作（Read）  
次に、図１２を用いて、本例に係るデータ読み出し動作について説明する。図１２は、本例に係るデータ読み出し動作の際のフックアップ タイミングチャートを示す図である。
【００７０】
図示するように、データ読み出し動作時においても、制御線ＢＬＳＸは、消去電圧の半分の電圧と閾値電圧との和（Ｖera/2+Ｖth）程度の電圧レベルが保持されている。そのため、ビット線ＢＬ_０，１，４，５，…と、配線ＢＬＸ＿０，１，４，５，…は接続されている。
【００７１】
そのため、時刻ｔ１〜ｔ２の際のＴ３の間、リード動作に入ると、制御線ＢＬＳは接地電圧から読み出し電圧（Ｖss→Vreadh）に充電され、ビット線ＢＬ＿０〜ｎ、ＢＬｌ＿０〜ｎが接続される。この際、ウェル電圧CPWLLとビット線ＢＬ＿０〜ｎは電気的に切り離されている。
【００７２】
続いて、時刻ｔ２〜ｔ３の際のＴ４以降では、ビット線ＢＬ＿０〜ｎ、ＢＬＸ＿０，１，４，５，…、ＢＬｌ＿０〜ｎの充電レベルである電圧Ｖｂｌは、例えば、０．５Ｖ程度である。そのため、配線間耐圧には影響がない。
【００７３】
＜３．この実施形態に係る効果＞  
この実施形態に係る半導体集積回路装置によれば、少なくとも下記（１）乃至（２）の効果が得られる。  
（１）微細化が進行した場合でも、フォトリソグラフィの観点から補償すべきランダムパターンを低減してマージンを増大でき、かつ、耐圧を保障することができる。
【００７４】
上記のように、本例に係る半導体集積回路装置は、メモリセルアレイ１１と第１フックアップ領域Ｆ１との間に配置され、転送トランジスタＴＦ２−１、ＴＦ２−２を少なくとも備える第２フックアップ領域Ｆ２を備えている。換言すれば、第２フックアップ領域Ｆ２は、Ｍ１配線層のビット線ＢＬ＿０〜ＢＬ＿８を一度切断して、Ｍ０配線層とコンタクトＶ１を介した転送トランジスタＴＦ２−１、ＴＦ２−２を用いて、第１フックアップ領域Ｆ１のＭ１配線層のビット線ＢＬｌ＿０〜ＢＬｌ＿８に接続する。その結果、ビット線ＢＬの配線の周期性を崩すことなく、かつ高電圧と低電圧が印加されるＭ０配線層のセンス回路１２側のビット線ＢＬｌが、最小スペースで対向しないレイアウト構成を実現することができる。
【００７５】
具体的には、第１、第２フックアップ領域Ｆ１、Ｆ２において、転送トランジスタＴＦ１−１、ＴＦ１−２、ＴＦ２−１、ＴＦ２−２が、ビット線方向に直列（シリーズ：series）に接続されている。そのため、ビット線ＢＬの配線の周期性を崩すことがなく、リソグラフィのマージンを削ることないため、配線の短絡、断線等を防止できる点で有利である。また、第１、第２フックアップ領域Ｆ１、Ｆ２に配置されるＭ１配線層であるビット線ＢＬ＿０〜ＢＬ＿８（ＢＬｌ＿０〜ＢＬｌ＿８）は、第１、第２フックアップ領域Ｆ１、Ｆ２において共通の同一ピッチで構成される。結果、ランダムパターンを低減して、リソグラフィのマージンを増大することができる。
【００７６】
加えて、ビット線フックアップ回路１３の電流経路の電位差を低減できるため、Ｍ０配線層であるＢＬｌ＿０〜ＢＬｌ＿８間に発生するリーク電流を防止でき、Ｍ０配線層の耐圧を保障できる。
【００７７】
それは、本例のＮＡＮＤ型フラッシュメモリの場合のデータ消去動作時等のように、ビット線フックアップ回路１３のビット線ＢＬ＿０〜ＢＬ＿８に２０Ｖ程度以上の消去電圧Ｖeraが印加され、ビット線ＢＬｌ＿０〜ＢＬｌ＿８に０Ｖ程度の接地電圧Ｖssが印加されるような電圧関係であっても、転送トランジスタＴＦ２−１，ＴＦ２−２により電圧を降下することができるからである。
【００７８】
特に、ビット線フックアップ回路１３中において、センス回路１２に近いものほどＭ０配線層が混みあっているため、耐圧スペックを満たす距離を確保することが困難となる。そのため、本例では、第２フックアップ領域Ｆ２において、１段目と２段目に転送トランジスタＴＦ２−１，ＴＦ２−２を配置する。
【００７９】
例えば、第１フックアップ領域Ｆ１において、第１段目のワード線方向に隣接するＭ０配線層間（ＢＬｌ＿０とＢＬｌ＿１との間、ＢＬｌ＿４とＢＬｌ＿５との間）における電位差ＶWS1を、〜Ｖera／２−Ｖss程度、に低減することができる。同様に、第２段目のワード線方向に隣接するＭ０配線層間（ＢＬｌ＿１とＢＬｌ＿２との間、ＢＬｌ＿５とＢＬｌ＿６との間）における電位差ＶWS2を、〜Ｖera／２−Ｖss程度、に低減することができる。
【００８０】
このように、転送トランジスタＴＦ１−１、ＴＦ１−２、ＴＦ２−１、ＴＦ２−２をビット線方向に直列に接続し、ビット線ＢＬ＿０〜ＢＬ＿８（ＢＬｌ＿０〜ＢＬｌ＿８）を共通の同一ピッチで配置してリソグラフィのマージンを稼ぎつつ、転送トランジスタＴＦ２−１，ＴＦ２−２を設け転送出力を事前に下げた電圧（〜Ｖera／２−Ｖss程度）にして配線が込み合う配線間（ＢＬｌ＿０とＢＬｌ＿１との間，ＢＬｌ＿１とＢＬｌ＿２との間）の電圧差を緩和させて耐圧スペックを確保することができる。
【００８１】
そのため、微細化が進行した場合であっても、ランダムパターンを低減して、マージンを増大でき、耐圧を保障することができる。
【００８２】
（２）微細化および大容量化に対して有利である。  
上記のように、本例の構成によれば、微細化が進行した場合であっても、ランダムパターンを低減してマージンを増大でき、耐圧を保障することができる。
【００８３】
そのため、例えば、メモリセルトランジスタＭＴがより微細化され、メモリセルアレイ１１が大容量化された場合であっても、フォトリソグラフィーにおけるマージンを増大でき、耐圧を保障することが可能である。  
そのため、微細化および大容量化に対して有利である。
【００８４】
［第２の実施形態（第３フックアップ領域を更に備える一例）］  
次に、第２の実施形態に係る半導体集積回路装置について、図１３および図１４を用いて説明する。この実施形態は、第３フックアップ領域Ｆ３を更に備える一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【００８５】
＜構成例＞  
図示するように、本例に係る半導体集積回路装置は、第３フックアップ領域Ｆ３、および第３フックアップ領域制御回路ＣＣ−Ｆ３を更に備える点で、上記第１の実施形態と相違している。
【００８６】
第３フックアップ領域Ｆ３は、１つの転送トランジスタＴＦ３−１を備えている。転送トランジスタＴＦ３−１は、ソースがソースコンタクトＣＳおよびコンタクト配線Ｖ１を介して複数のビット線のうち１つのビット線（ＢＬ＿０、ＢＬ＿４、ＢＬ＿８、…）に電気的に接続され、ドレインがドレインコンタクトＣＤおよびコンタクト配線Ｖ１を介して、第２フックアップ領域の転送トランジスタＴＦ２−１のソースに接続されている。
【００８７】
第３フックアップ領域制御回路ＣＣ−Ｆ３は、転送トランジスタＴＦ３−１のゲートに接続された制御線ＢＬＳＹに与える電圧を制御することにより、転送トランジスタＴＦ３−１の導通状態を制御する。例えば、制御線ＢＬＳＹには、データ消去動作の際、０Ｖ程度の接地電圧Ｖssが与えられる。
【００８８】
また、第１、第２フックアップ領域Ｆ１、Ｆ２において、８本のビット線を繰り返しの単位とし、第２フックアップ領域Ｆ２は転送トランジスタＴＦ２−３、ＴＦ２−４を更に備える点で相違している。
【００８９】
転送トランジスタＴＦ２−３、ＴＦ２−４のそれぞれは、ソースがソースコンタクトＣＳおよびコンタクト配線Ｖ１を介してビット線のうち１つのビット線（ＢＬ＿２、ＢＬ＿３、…）に電気的に接続され、ドレインがドレインコンタクトＣＤおよびコンタクト配線Ｖ１を介して、第１フックアップ領域Ｆ１のビット線（ＢＬ＿２、ＢＬ＿３、…）に接続されている。
【００９０】
このように、本例に係る第１、第２フックアップ領域Ｆ１、Ｆ２の構成は、ビット線８本を繰り返し単位とし、前半４本のビット線と後半の４本のビット線とのそれぞれに他方のフックアップ領域の転送トランジスタが接続される点で相違する。例えば、第１フックアップ領域Ｆ１の前半４本のビット線ＢＬｌ＿０〜ＢＬｌ＿３には、他方の第２フックアップ領域Ｆ２の転送トランジスタＴＦ２−１〜ＴＦ２−４が接続される。一方、第２フックアップ領域Ｆ２の後半４本のビット線ＢＬ＿４〜ＢＬ＿７には、他方の第１フックアップ領域Ｆ１の転送トランジスタＴＦ１−１〜ＴＦ１−４が接続される。
【００９１】
そのため、例えば、第２フックアップ領域Ｆ２に接続される後半４本のビット線ＢＬ＿４〜ＢＬ＿７は、接続するトランジスタが無いため、Ｍ０配線層はコンタクト配線Ｖ１の箇所しか存在しない。このように、本例の第１、第２フックアップ領域Ｆ１、Ｆ２の構成によれば、ビット線８本分の領域をＭ０配線層４本分で使用できる。これにより、上記第１の実施形態に比べ、Ｍ０配線層の配置の自由度を更に向上できる点で有利であり、かつリソグラフィのマージンを向上および耐圧に関しては、上記と同様の効果を得ることが可能である。
【００９２】
特に、Ｍ０配線が込み合う領域である破線５５で囲って示すセンス回路１２近傍の領域について、Ｍ０配線層の自由度を向上できる点で有効である。
【００９３】
＜本例に係る効果＞  
上記のように、この実施形態に係る半導体集積回路装置によれば、上記（１）および（２）と同様の効果が得られる。さらに、本例によれば、少なくとも下記（３）の効果を得ることができる。
【００９４】
（３）Ｍ０配線層の配置の自由度を更に向上できる点で有利である。  
上記のように本例の半導体集積回路装置は、ドレインがセンス回路１２に接続されソースが１つの第１ビット線ＢＬ＿４に電気的に接続される第１転送トランジスタＴＦ１−１を少なくとも備える第１フックアップ領域Ｆ１と、ソースが１つの第２ビット線ＢＬ＿３に電気的に接続されドレインが第１フックアップ領域Ｆ１に電気的に接続される第２転送トランジスタＴＦ２−４を少なくとも備える第２フックアップ領域Ｆ２と、メモリセルアレイ１１と第２フックアップ領域Ｆ２との間に配置され、ソースが第１ビット線ＢＬ＿４に電気的に接続されドレインが第１転送トランジスタＴＦ１−１のソースに電気的に接続される第３転送トランジスタＴＦ３−１とを少なくとも備える第３フックアップ領域Ｆ３とを具備している。
【００９５】
上記の構成によれば、第１、第２フックアップ領域Ｆ１、Ｆ２において、接続する転送トランジスタが存在しない領域を形成でき、コンタクト配線Ｖ１しか存在しない領域を形成することができる。そのため、Ｍ０配線層の配置の自由度を向上できる。特に、Ｍ０配線が込み合う領域である破線５５で囲って示すセンス回路１２近傍の領域について、Ｍ０配線層の自由度を向上できる点で有利である。
【００９６】
例えば、本例の第１、第２フックアップ領域Ｆ１、Ｆ２は、ビット線８本を繰り返し単位とし、前半４本のビット線と後半の４本のビット線とのそれぞれに他方のフックアップ領域の転送トランジスタが接続することができる。例えば、第１フックアップ領域Ｆ１の前半４本のビット線ＢＬｌ＿０〜ＢＬｌ＿３には、他方の第２フックアップ領域Ｆ２の転送トランジスタＴＦ２−１〜ＴＦ２−４が接続される。一方、第２フックアップ領域Ｆ２の後半４本のビット線ＢＬ＿４〜ＢＬ＿７には、他方の第１フックアップ領域Ｆ１の転送トランジスタＴＦ１−１〜ＴＦ１−４が接続される。
【００９７】
そのため、例えば、第２フックアップ領域Ｆ２に接続される後半４本のビット線ＢＬ＿４〜ＢＬ＿７は、接続するトランジスタが無いため、Ｍ０配線層はコンタクト配線Ｖ１の箇所しか存在しない。このように、本例の第１、第２フックアップ領域Ｆ１、Ｆ２の構成によれば、ビット線８本分の領域をＭ０配線層４本分で使用できる。
【００９８】
以上のように、本例の構成によれば、上記第１の実施形態に比べ、Ｍ０配線層の配置の自由度を更に向上でき、かつリソグラフィのマージンを向上および耐圧に関しては、上記と同様の効果を得ることが可能である。
【００９９】
［比較例（第２フックアップ領域を備えない一例）］  
次に、上記第１，第２の実施形態に係る半導体集積回路装置と比較するために、比較例に係る半導体集積回路装置について、図１５乃至図１８を用いて説明する。本例に係る半導体集積回路装置は、ビット線フックアップ回路が、第２フックアップ領域を備えていない一例に関するものである。この説明において、上記第１、第２の実施形態と重複する部分の詳細な説明を省略する。
【０１００】
＜等価回路構成例＞  
図１５に示すように、セルアレイ１１１の上下に、それぞれセンス回路１１２−１、１１２−２、ビット線フックアップ領域１１０−１、１１０−２が配置されている。このように、本例に係る構成は、ビット線１本置きに上下のフックアップ領域が接続される一例である。
【０１０１】
図１６に示すように、ビット線ＢＬ＿０〜ＢＬ＿８は、例えば、メタル配線で形成されている。この配線層を、上記と同様に仮にＭ１配線層と称する。コンタクト配線Ｖ１は、Ｍ１配線層と下層のＭ０配線層を接続する。
【０１０２】
下部フックアップ領域１１０−１は、Ｍ１配線層であるビット線を、下層のＭ０配線層に繋ぐ領域である。ソースコンタクトＣＳは、ビット線のＭ０配線をソース拡散層に接続する。ドレインコンタクトＣＤはドレイン側の拡散層をＭ０配線層と接続する。
【０１０３】
下部フックアップ領域１１０−１には、ビット線とセンス回路１１２−１のスイッチングをコントロールする転送トランジスタ（Ｎ１、Ｎ２、…）が存在する。
【０１０４】
＜平面レイアウト構成例＞  
次に、比較例に係る平面レイアウト構成例について、図１７、図１８を用いて説明する。
【０１０５】
図１８に示すように、Ｍ１配線層は、ラインとスペースが同じ間隔で配置される。この単位を仮に“Ｆ”（Ｆは最小加工寸法）とすると、ピッチは２Ｆとなる。但し、ここでは、トランジスタ群等の図示を省略している。
【０１０６】
Ｍ０配線層は、上下にビット線を引き出しているので、ワード線方向に隣接する距離は１／２Ｆとなる。
【０１０７】
コンタクト配線Ｖ１は、隣接するビット線との合わせズレを考えれば、１Ｆ幅で形成されることが望ましい。
【０１０８】
Ｍ０配線層であるダミー配線ＤＭ０は、Ｍ０配線層の周期性を保つ為に配置されるものであるが、このレイアウトはシミュレーションや実験で決められる。
【０１０９】
図１７に破線で示すように、第１段目〜第４段目の転送トランジスタ群が配置されている。ここでは、４本ビット線を繰り返し単位としている例である。ここで、第４段目の転送トランジスタ群（Ｎ３，Ｎ７，…）がメモリセルアレイ１１１に一番遠い一方で、第１段目の転送トランジスタ群（Ｎ０，Ｎ４，…）がセンス回路１１２に近い構成となる。
【０１１０】
このようなレイアウト構成において、大容量化による微細化が進むと、Ｍ１配線層であるビット線のラインとスペースの“Ｆ”は限界の値に近づく。そのため、前世代では許されていたＭ０配線層のランダムパターンであっても、ピッチが縮小されリソグラフィのマージンを確保する為には“Ｆ”の周期性を確保することが困難となる。
【０１１１】
例えば、第１段目のトランジスタ群（Ｎ０，Ｎ４，…）においてコンタクト配線Ｖ１で接続されるビット線ＢＬ＿０のＭ０配線層とビット線ＢＬｌ＿０のＭ０配線層と間である。又は、第２段目のトランジスタ群（Ｎ１，Ｎ５，…）においてコンタクト配線Ｖ１で接続されるビット線ＢＬ＿０のＭ０配線層とビット線ＢＬｌ＿２のＭ０配線層と間である。一方、第３、第４段目のトランジスタ群（Ｎ２、Ｎ６、…）（Ｎ３、Ｎ７、…）においては、第１、第２段目の上記トランジスタ群のＭ０配線層がなくなるため、“Ｆ”の周期性を崩さない範囲においてＭ０配線を曲げる等の配置により、配線間距離を確保することは可能である。
【０１１２】
即ち、リソグラフィのマージン確保するようなレイアウトでは、第１、第２段目等のセンス回路１１２に近いものほど、Ｍ０配線層は混みあって耐圧スペックを満たす距離を確保できない。
【０１１３】
さらに、微細化が進んだ世代では、配線間距離が縮小される一方で、配線の電圧関係は前世代と同じであるために、配線間耐圧による配線間リーク電流が悪化して、メモリチップの信頼性も確保できなくなる。
【０１１４】
例えば、図１６に示すように、ＮＡＮＤ型フラッシュメモリのメモリセルの消去動作時においては、Ｍ１配線層であるビット線ＢＬ＿０〜ＢＬ＿８とＭ０配線層であるＢＬｌ＿０〜ＢＬｌ＿ｎの電位差が２０Ｖ程度以上となる。そのため、隣接するＢＬｌ＿０〜ＢＬｌ＿ｎの配線間リーク電流により、メモリチップとしての消費電力スペックを満たせず信頼性が保証できなくなる。例えば、第１、第２段目において隣接するビット線との間（ＢＬｌ＿０とＢＬｌ＿１との間、ＢＬｌ＿１とＢＬｌ＿２との間、…）における電位差ＶN0,ＶN1は、〜Ｖera−Ｖss程度となる。
【０１１５】
そのため、比較例に係る半導体集積回路装置の構成では、微細化が進行すると、ランダムパターンが増加してマージンが低減し、耐圧を保障することができない点で不利である。
【０１１６】
尚、上記の説明においては、電荷蓄積層として浮遊電極層を用いる型のメモリセル（FG-type）を一例に挙げて説明したが、これに限られるものではない。即ち、例えば、電荷蓄積層として絶縁層を用いる型のメモリセル（MONOS-type）等であっても同様に適用でき、同様の効果を得ることが可能である。
【０１１７】
以上、第１，第２の実施形態および比較例を用いて本発明の説明を行ったが、この発明は上記各実施形態および比較例に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態および比較例には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態および比較例に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【０１１８】
【図１】この発明の概要に係る半導体集積回路装置を説明するための等価回路図。
【図２】この発明の第１の実施形態に係る半導体集積回路装置の全体構成例を示すブロック図。
【図３】第１の実施形態に係る半導体集積回路装置が有するブロックを示す等価回路図。
【図４】第１の実施形態に係る半導体集積回路装置を説明するための図。
【図５】第１の実施形態に係る半導体集積回路装置を説明するための等価回路図。
【図６】第１の実施形態に係る半導体集積回路装置の断面構造を説明するための断面図。
【図７】第１の実施形態に係る半導体集積回路装置の断面構造を説明するための断面図。
【図８】第１の実施形態に係る半導体集積回路装置の平面構造を説明するためのレイアウト図。
【図９】第１の実施形態に係る半導体集積回路装置の平面構造を説明するためのレイアウト図。
【図１０】第１の実施形態に係る半導体集積回路装置のデータ消去動作を説明するためのタイミングチャート図。
【図１１】第１の実施形態に係る半導体集積回路装置のデータ消去動作の際の電圧関係を説明するための等価回路図。
【図１２】第１の実施形態に係る半導体集積回路装置のデータ読み出し動作を説明するためのタイミングチャート図。
【図１３】この発明の第２の実施形態に係る半導体集積回路装置を説明するための図。
【図１４】第２の実施形態に係る半導体集積回路装置を説明するための等価回路図。
【図１５】比較例に係る半導体集積回路装置を説明するための図。
【図１６】比較例に係る半導体集積回路装置を説明するための等価回路図。
【図１７】比較例に係る半導体集積回路装置の断面構造を説明するための断面図。
【図１８】比較例に係る半導体集積回路装置の断面構造を説明するための断面図。
【符号の説明】
【０１１９】
１１…メモリセルアレイ、１２…センス回路、１３…ビット線フックアップ回路、Ｆ１…第１フックアップ領域、Ｆ２…第２フックアップ領域、ＴＦ１−１〜ＴＦ１−４…転送トランジスタ、ＴＦ２−１，ＴＦ１−２…転送トランジスタ。
【図１】
2009141222.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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