(57)【要約】      （修正有）【課題】アナログ信号の値を、比較的簡易な回路でかつ短時間で、所定の値と比較する。【解決手段】所定時間経過後にしきい値を超える基準信号を生成する波形生成回路５１Aと、アナログ信号を入力し当該アナログ信号を積分してアナログ積分信号を出力する積分回路５２と、前記波形生成回路５１Aからの基準信号と、前記積分回路５２からのアナログ積分信号とを入力し、前記波形生成回路５１Aからの基準信号が所定値に達するまでの時間と積分回路５２からのアナログ積分信号が所定値に達するまでの時間とを比較する比較回路と、を備えたことを特徴とするアナログ信号比較器。【選択図】図１
2009038821.tif 000002
【特許請求の範囲】
【請求項１】
所定時間経過後にしきい値を超える基準信号を生成する波形生成回路と、
アナログ信号を入力し当該アナログ信号を積分してアナログ積分信号を出力する積分回路と、
前記波形生成回路からの前記基準信号と、前記積分回路からのアナログ積分信号とを入力し、前記波形生成回路からの前記基準信号が所定値に達するまでの時間と前記積分回路からのアナログ積分信号が所定値に達するまでの時間とを比較する比較回路と、
を備えたことを特徴とするアナログ信号比較器。
【請求項２】
外部クロック、前記波形生成回路または前記積分回路、または前記比較回路から生成されるクロックにより同期駆動することを特徴とする請求項１に記載のアナログ信号比較器。
【請求項３】
前記波形生成回路は、アナログ信号を入力し当該アナログ信号を所定立ち上がり勾配の前記基準信号に変換して出力することを特徴とする請求項１または２に記載のアナログ信号比較器。
【請求項４】
所定時間経過後にしきい値を超える基準信号を生成する波形生成回路と、
共通のアナログ信号を入力し当該アナログ信号を積分してアナログ積分信号を出力する、動作レンジが段階的に異なる第１〜第ｍ（ｍは２以上の整数）の積分回路と、
前記波形生成回路からの前記基準信号と、前記第１〜第ｍの積分回路からのアナログ積分信号とを入力し、前記波形生成回路からの前記基準信号が所定値に達するまでの時間と、前記第１〜第ｍの積分回路からのアナログ積分信号の値が所定値に達するまでの時間とを比較する第１〜第ｍの比較回路と、
を備えたことを特徴とするアナログ信号比較器。
【請求項５】
外部クロック、前記波形生成回路、または前記第１〜第ｍの比較回路から生成されるクロックにより同期駆動することを特徴とする請求項４に記載のアナログ信号比較器。
【請求項６】
前記波形生成回路は、アナログ信号を入力し当該アナログ信号を所定立ち上がり勾配の前記基準信号に変換して出力することを特徴とする請求項４または５に記載のアナログ信号比較器。
【請求項７】
所定時間経過後にしきい値を超える基準信号を生成する波形生成回路と、
それぞれアナログ信号を入力してアナログ積分信号を出力する第１〜第ｉの積分回路と、
前記第１〜第ｉの積分回路からのアナログ積分信号とを入力し、各積分値が所定値に達するまでの時間同士を比較する比較回路と、
を備えたことを特徴とするアナログ信号比較器。
【請求項８】
所定時間経過後にしきい値を超える基準信号を生成する波形生成回路、および、
共通のアナログ信号を入力し当該アナログ信号を積分してアナログ積分信号を出力する、動作レンジが段階的に異なる第１〜第ｉ（ｉは２以上の整数）の積分回路と、前記波形生成回路からの前記基準信号と、前記第１〜第ｉの積分回路からのアナログ積分信号とを入力し、前記波形生成回路からの前記基準信号が所定値に達するまでの時間と、前記第１〜第ｉの積分回路からのアナログ積分信号の値が所定値に達するまでの時間とを比較する第１〜第ｉの比較回路とからなる、第１〜第ｊ（ｊは２以上の整数）の検出ユニット、
を備えたことを特徴とするアナログ信号比較器。
【請求項９】
前記波形生成回路が、アナログ信号を入力し当該アナログ信号を前記基準信号に変換して出力することを特徴とする請求項７または８に記載のアナログ信号比較器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ信号の値を、比較的簡易な回路でかつ短時間で、所定の値と比較することができるアナログ信号比較器に関する。
【背景技術】
【０００２】
図８（Ａ）に、信号レベルの検出に使用される従来のアナログ式の比較器２００を示す。この比較器８は、一方の入力端子（−）に基準信号Ｖ１がセットされ、他方の入力端子（＋）にアナログ電圧Ｖ２が入力され、出力端子から比較結果としての電圧Ｖｏ（＋１５〔Ｖ〕または−１５〔Ｖ〕）が出力される。
【０００３】
図８（Ａ）の比較器２００では、
Ｖ２＜Ｖ１のとき、Ｖｏ＝−１５〔Ｖ〕
Ｖ２＝Ｖ１のとき、Ｖｏ＝０〔Ｖ〕
Ｖ２＞Ｖ１のとき、Ｖｏ＝＋１５〔Ｖ〕
となる。
【０００４】
ところが、図８（Ｂ）に示すように、Ｖｏの出力が変化するときには、高速のものでも数十ｎｓ〜数百ｎｓの時間遅れＴｄが生じる。この時間遅れは、数十ＭＨｚオーダのデジタル信号の１周期に相当する。このため、図８（Ａ）に示した比較器２００は、数百ＭＨｚ〜数ＧＨｚオーダのデジタル信号の信号レベル比較には不向きである。
【０００５】
図９に、信号レベルの検出に使用される従来のデジタル式の比較器３００を示す。この比較器３００は、Ａ／Ｄ変換器３０１（図９では４ビット）と、設定値（基準電圧Ｖ１）をセットできるデジタル値比較部３０２とからなる。Ａ／Ｄ変換器３０１は被測定アナログ信号Ｖ２を入力し、これを４ビットデータとしてデジタル値比較部３０２に出力する。
【０００６】
デジタル値比較部３０２は、予めセットされている基準電圧Ｖ１のデジタル値と、Ａ／Ｄ変換器３０１から入力されたデジタル値とを比較して、被測定アナログ信号Ｖ２が基準電圧Ｖ１よりも大きいか否か、すなわちＶ２＜Ｖ１、Ｖ２＝Ｖ１、Ｖ２＞Ｖ１を判断することができる。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、図９の比較器３０２でも、被測定アナログ信号Ｖ２の入力から、比較結果を得るまでに、ある時間が必要となり、せいぜい数十ＭＨｚのオーダのデジタル信号の信号レベル比較しかできない。
【０００８】
本発明の目的は、アナログ信号の値を、比較的簡易な回路でかつ短時間で、所定の値と比較することができるアナログ信号比較器を提供することにある。
【課題を解決するための手段】
【０００９】
第１発明のアナログ信号比較器は、所定時間経過後にしきい値を超える基準信号を生成する波形生成回路と、アナログ信号を入力し当該アナログ信号を積分してアナログ積分信号を出力する積分回路と、前記波形生成回路からの前記基準信号と、前記積分回路からのアナログ積分信号とを入力し、前記波形生成回路からの前記基準信号が所定値に達するまでの時間と前記積分回路からのアナログ積分信号が所定値に達するまでの時間とを比較する比較回路とを備えたことを特徴とする。
【００１０】
第１発明のアナログ信号比較器では、外部クロック、前記波形生成回路または前記積分回路、または前記比較回路から生成されるクロックにより同期駆動することができる。
第１発明のアナログ信号比較器では、前記波形生成回路は、アナログ信号を入力し当該アナログ信号を所定立ち上がり勾配の前記基準信号に変換して出力することができる。
【００１１】
第１発明のアナログ信号比較器は、所定時間経過後にしきい値を超える基準信号を生成する波形生成回路と、共通のアナログ信号を入力し当該アナログ信号を積分してアナログ積分信号を出力する、動作レンジが段階的に異なる第１〜第ｍ（ｍは２以上の整数）の積分回路と、前記波形生成回路からの前記基準信号と、前記第１〜第ｍの積分回路からのアナログ積分信号とを入力し、前記波形生成回路からの前記基準信号が所定値に達するまでの時間と、前記第１〜第ｍの積分回路からのアナログ積分信号の値が所定値に達するまでの時間とを比較する第１〜第ｍの比較回路とを備えたことを特徴とする。
【００１２】
第１発明のアナログ信号比較器では、外部クロック、前記波形生成回路、または前記第１〜第ｍの比較回路から生成されるクロックにより同期駆動するように構成することができる。
【００１３】
第１発明のアナログ信号比較器では、前記波形生成回路は、アナログ信号を入力し当該アナログ信号を所定立ち上がり勾配の前記基準信号に変換して出力するようにできる。
【００１４】
第２発明のアナログ信号比較器の第１態様は、所定時間経過後にしきい値を超える基準信号を生成する波形生成回路と、それぞれアナログ信号を入力してアナログ積分信号を出力する第１〜第ｋの積分回路と、前記第１〜第ｋの積分回路からのアナログ積分信号とを入力し、各積分値が所定値に達するまでの時間同士を比較する比較回路とを備えたことを特徴とする。
【００１５】
第２発明のアナログ信号比較器の第２態様は、所定時間経過後にしきい値を超える基準信号を生成する波形生成回路、および、共通のアナログ信号を入力し当該アナログ信号を積分してアナログ積分信号を出力する、動作レンジが段階的に異なる第１〜第ｉ（ｉは２以上の整数）の積分回路と、前記波形生成回路からの前記基準信号と、前記第１〜第ｉの積分回路からのアナログ積分信号とを入力し、前記波形生成回路からの前記基準信号が所定値に達するまでの時間と、前記第１〜第ｉの積分回路からのアナログ積分信号の値が所定値に達するまでの時間とを比較する第１〜第ｉの比較回路とからなる、第１〜第ｊ（ｊは２以上の整数）の検出ユニットを備えたことを特徴とする。
【００１６】
第２発明のアナログ信号比較器では、前記波形生成回路が、アナログ信号を入力し当該アナログ信号を前記基準信号に変換して出力するように構成できる。
【発明の効果】
【００１７】
本発明によれば、アナログ信号の比較を簡易な回路で、かつ短時間で行うことができる。また、本発明のアナログ信号比較器は、１つのＩＣチップ上に形成することもできる。
【発明を実施するための最良の形態】
【００１８】
図１は、第１発明のアナログ信号比較器の実施形態を示す機能ブロック図である。図１において、アナログ信号比較器５Ａは、基準信号を生成する波形生成回路（第１発明における波形生成回路）５１Ａと、積分回路５２（第１発明における積分回路）と、比較回路５３とからなる。
【００１９】
波形生成回路５１Ａは、所定勾配で立ち上がる三角波を生成し、積分回路５２は比較するべきアナログ信号Ｓ２を入力し、これを積分する。
図１では、波形生成回路５１Ａ，積分回路５２および比較回路５３には、共通のクロックＣＬＣＫ１が入力されている。ＣＬＣＫ１の立上がりで、波形生成回路５１Ａ，積分回路５２および比較回路５３はリセットされる。また、ＣＬＣＫ１の立下りに同期するタイミングで、波形生成回路５１Ａは所定信号を生成し積分回路５２は積分を開始する。
【００２０】
比較回路５３は、波形生成回路５１Ａからの信号と、積分回路５２からの信号を入力しこれらの値を、クロックＣＬＣＫ２（図１（Ａ）には示していない）に同期するタイミングで、所定のしきい値と比較している。クロックＣＬＣＫ２は、クロックＣＬＣＫ１の逓倍クロックである。
【００２１】
すなわち、波形生成回路５１Ａの出力ＯＵＴ（１）と積分回路５２の出力ＯＵＴ（２）は、同時に上昇を開始する。比較回路５３は、クロックＣＬＣＫ１の立下りによりリセットされるともに、波形生成回路５１Ａの出力ＯＵＴ（１）と、積分回路５２の出力ＯＵＴ（２）とを入力し、これらの信号が所定のしきい値Ｖｓに達するまでの時間を比較する。
【００２２】
比較回路５３は、図２（Ａ），（Ｂ）に示されるように、ＯＵＴ（１）がＯＵＴ（２）（二点鎖線で示す）よりも所定値Ｓｓに早く達したときは、出力端子Ｘ１から「１」を出力し（出力端子Ｘ２を「０」に維持する）、遅く達したときは出力端子Ｘ２から「１」を出力する（出力端子Ｘ１を「０」に維持する）。なお、ＯＵＴ（１）とＯＵＴ（２）とが同時に所定値Ｓｓに達したときは、出力端子Ｘ１，Ｘ２から、同一値（ともに「１」またはともに「０」）を出力するようにできる。
【００２３】
なお、図１のアナログ信号比較器５Ａでは、波形生成回路５１Ａ、積分回路５２、比較回路５３を共通のＣＬＣＫ１により駆動しているが、本発明はこれに限定されず、たとえば波形生成回路５１Ａからのクロックにより積分回路５２、比較回路５３を駆動するようにしてもよい。
【００２４】
図３に、発振器５１Ｂからのクロックにより積分回路５２，比較回路５３を駆動するアナログ信号比較器５Ｂを示す。
また、図１，図３では、比較回路５３から、２出力（Ｘ１，Ｘ２）を得るようにしたが、本発明はこれに限定されず、１つの出力あるいは３以上の出力を得るようにしてもよい。
【００２５】
図４は、第１発明のアナログ信号比較器の他の実施形態を示す機能ブロック図である。この実施形態のアナログ信号比較器５Ｃは、複数点についての比較を行うことができる。
【００２６】
図４において、アナログ信号比較器５Ｃは、図１に示したと同じ波形生成回路５１と、ｍ個の積分回路５２（ｓ）（ｓ＝１，２，・・・，ｍ：以下同様）（第１発明における第１〜第ｍの積分回路）と、ｍ個の比較回路５３（ｓ）（第１発明における第１〜第ｍの比較回路）とからなる。
【００２７】
また、積分回路５２（ｓ）は、共通の比較するべきアナログ信号Ｓ２を入力し、これをそれぞれ積分して出力する。積分回路５２（ｓ）の動作レンジは、図５（Ａ）に示すように段階的に異なっている。たとえば、ｍが８（積分回路が８個）、波形生成回路５１のレンジが１６Ｖである場合に、
積分回路５２（１）の動作レンジ：０〜２Ｖ
積分回路５２（２）の動作レンジ：２〜４Ｖ
・・・
積分回路５２（８）の動作レンジ：１４〜１６Ｖ
のように設定することができる。
【００２８】
図５（Ｂ）に、積分回路５２（ｓ）の具体例を示す。ここでは積分回路５２（１）について説明する。積分回路５２（１）は、ＲＣ回路５２１とスライス回路５２２とからなり、スライス回路５２２は、入力抵抗ｒと、ダイオードＤａと直流電源Ｅａ１とが逆極性で接続された回路と、ダイオードＤｂと直流電源Ｅｂ１とが逆極性で接続された回路とからなり、
Ｅａ１＞Ｓ２＞Ｅｂ１
のときに積分回路５２（１）に電流が流れ込む。なお、図５（Ｂ）ではリセット時にコンデンサＣの充電電荷を放電させるためのスイッチ（Ｔｒ）が設けられている。
【００２９】
また、波形生成回路５１Ｃ，積分回路５２（ｓ），比較回路５３（ｓ）には、クロックＣＬＣＫ１が入力されている。これらは、クロックＣＬＣＫ１によりリセットされる。
【００３０】
比較回路５３（ｓ）は、図１で説明した比較回路５３と同様に動作する。したがって、比較回路５３（ｓ）の端子Ｘ１，Ｘ２の出力をチェックすることで、アナログ信号Ｓ２がどの範囲にあるかを知ることができる。これにより、動作範囲が狭い積分回路を使用して、動作範囲が広いアナログ信号の比較を行うことができる。
【００３１】
なお、図４のアナログ信号比較器５Ｃでは、波形生成回路５１Ｃ、積分回路５２（ｓ）、比較回路５３（ｓ）を共通のＣＬＣＫ１により駆動しているが、本発明はこれに限定されず、たとえば波形生成回路５１Ｃからのクロックにより積分回路５２（ｓ）、比較回路５３（ｓ）を駆動するようにしてもよい。
【００３２】
図６に、発振器５１Ｄからのクロックにより積分回路５２，比較回路５３を駆動するアナログ信号比較器５Ｄを示す。
【００３３】
また、図４，図６では、比較回路５３（ｓ）から、２出力（Ｘ１，Ｘ２）を得るようにしたが、本発明はこれに限定されず、１つの出力あるいは３以上の出力を得るようにしてもよい。
【００３４】
図７は、第２発明のアナログ信号比較器の実施形態を示す機能ブロック図である。図７において、所定時間経過後にしきい値を超える基準信号を生成する波形生成回路１０１と、それぞれアナログ信号を入力してアナログ積分信号を出力する第１〜第ｋの積分回路１０2／１，１０2／２，・・・，１０2／ｋと、第１〜第ｋの積分回路からのアナログ積分信号とを入力し、各積分値が所定値に達するまでの時間同士を比較する比較回路１０３とを備えることができる。ここで、波形生成回路１０１が、アナログ信号を入力し当該アナログ信号を基準信号に変換して出力するように構成できる。比較回路１０３は、各積分回路からの信号を入力して種々の処理を行うことができる。
【００３５】
また、図示はしないが、第２発明では、アナログ信号比較器を、所定時間経過後にしきい値を超える基準信号を生成する波形生成回路、および、第１〜第ｊ（ｊは２以上の整数）の検出ユニットから構成することができる。ここで、第１〜第ｊの検出ユニットは、共通のアナログ信号を入力し当該アナログ信号を積分してアナログ積分信号を出力する、動作レンジが段階的に異なる第１〜第ｉ（ｉは２以上の整数）の積分回路と、前記波形生成回路からの前記基準信号と、前記第１〜第ｉの積分回路からのアナログ積分信号とを入力し、前記波形生成回路からの前記基準信号が所定値に達するまでの時間と、前記第１〜第ｉの積分回路からのアナログ積分信号の値が所定値に達するまでの時間とを比較する第１〜第ｉの比較回路とから構成できる。
【００３６】
以上の実施形態では、アナログ信号が電圧の場合を説明したが、アナログ信号が電流であるときも、本発明が適用できる。この場合、ＶＣＯに代えて、電流制御発振器が用いられる。
【図面の簡単な説明】
【００３７】
【図１】（Ａ），（Ｂ）は、第１発明のアナログ信号比較器の実施形態を示す機能ブロック図である。
【図２】（Ａ），（Ｂ）は、第１発明のアナログ信号比較器の動作説明図である。
【図３】第１発明のアナログ信号比較器の他の実施形態を示す機能ブロック図である。
【図４】第１発明のアナログ信号比較器の他の実施形態を示す機能ブロック図である。
【図５】（Ａ）は第１発明の各積分回路の動作レンジの説明図であり、（Ｂ）は第１発明の積分回路の詳細説明図である。
【図６】第１発明のアナログ信号比較器の他の実施形態を示す機能ブロック図である。
【図７】第２発明のアナログ信号比較器の実施形態を示す機能ブロック図である。
【図８】（Ａ）は従来のアナログ式比較器を示す図、（Ｂ）はその動作を示す説明図である。
【図９】従来のデジタル式比較器を示す機能ブロック図である。
【符号の説明】
【００３８】
５Ａ，５Ｂ，５Ｃ，５Ｄ  アナログ信号比較器
５１Ａ，５１Ｂ，５１Ｃ，５１Ｄ  波形生成回路
５２，５２（ｓ）  積分回路
比較回路５３
【図１】
2009038821.tif 000003
【図２】
2009038821.tif 000004
【図３】
2009038821.tif 000005
【図４】
2009038821.tif 000006
【図５】
2009038821.tif 000007
【図６】
2009038821.tif 000008
【図７】
2009038821.tif 000009
【図８】
2009038821.tif 000010
【図９】
2009038821.tif 000011