(57)【要約】【課題】ＭＯＳトランジスタとサイリスタとを同一半導体基板に形成するとき、ＭＯＳトランジスタのエクステンション領域に対するサーマルバジェットの問題を回避することを可能にする。【解決手段】第１ｐ型領域ｐ１、第１ｎ型領域ｎ１、第２ｐ型領域ｐ１、第２ｎ型領域ｎ２が順に接合され、第２ｐ型領域ｐ１にゲートが形成されたサイリスタＴと、ソース・ドレイン領域４３、４４、５３、５４とエクステンション領域４１、４２、５１、５２を備えたＭＯＳトランジスタ３、５とを半導体基板１１に形成する半導体装置の製造方法であって、ゲート電極２２の側壁に形成した第１サイドウォール２３、２４（図示せず）を用いてサイリスタＴを完成させた後に第１サイドウォール２３、２４を除去してから、エクステンション領域４１、４２、５１、５２を形成することを特徴とする。【選択図】図６
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【特許請求の範囲】
【請求項１】
第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合され、前記第３領域にゲートが形成されたサイリスタと、ソース・ドレイン領域とエクステンション領域を備えたＭＯＳトランジスタとを半導体基板に形成する半導体装置の製造方法であって、
前記半導体基板上にゲート絶縁膜を介して前記サイリスタのゲート電極と前記ＭＯＳトランジスタのゲート電極を形成する工程と、
前記各ゲート電極の側壁に第１サイドウォールを形成する工程と、
前記半導体基板に前記ＭＯＳトランジスタのソース・ドレイン領域を形成する工程と、
前記半導体基板に前記サイリスタを完成させる工程と、
前記第１サイドウォールを除去する工程と、
前記半導体基板に前記ＭＯＳトランジスタのエクステンション領域を形成する工程と、
前記各ゲート電極の側壁に第２サイドウォールを形成する工程と
を順に有することを特徴とする半導体装置の製造方法。
【請求項２】
前記半導体基板に前記第３領域を形成する工程と、
前記半導体基板上にゲート絶縁膜を介して前記サイリスタのゲート電極と前記ＭＯＳトランジスタのゲート電極を形成する工程と、
前記各ゲート電極の側壁に第１サイドウォールを形成する工程と、
前記ＭＯＳトランジスタのゲート電極と前記第１サイドウォールをマスクにして前記半導体基板に前記ＭＯＳトランジスタのソース・ドレイン領域を形成する工程と、
前記サイリスタのゲート電極と前記第１サイドウォールをマスクにして前記半導体基板に前記第２領域、第１領域および第４領域を形成して前記サイリスタを完成させる工程と、
前記第１サイドウォールを除去する工程と、
前記トランジスタゲート電極をマスクにして前記半導体基板に前記ＭＯＳトランジスタのエクステンション領域を形成する工程と、
前記各ゲート電極の側壁に第２サイドウォールを形成する工程と
を順に有することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記エクステンション領域を形成した後、熱処理を行う
ことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記第１領域、第２領域および第４領域の少なくとも一つの領域はエピタキシャル成長により形成する
ことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】
第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合され、前記第３領域にゲートが形成されたサイリスタと、ソース・ドレイン領域とエクステンション領域を備えたＭＯＳトランジスタとを半導体基板に形成する半導体装置の製造方法であって、
前記半導体基板上にゲート絶縁膜を介して前記サイリスタのゲート電極と前記ＭＯＳトランジスタのゲート電極を形成する工程と、
前記各ゲート電極の側壁に第１サイドウォールを形成する工程と、
前記半導体基板に前記サイリスタを完成させる工程と、
前記第１サイドウォールを除去する工程と、
前記半導体基板に前記ＭＯＳトランジスタのエクステンション領域を形成する工程と
前記各ゲート電極の側壁に第２サイドウォールを形成する工程と、
前記半導体基板に前記ＭＯＳトランジスタのソース・ドレイン領域を形成する工程と
を順に有することを特徴とする半導体装置の製造方法。
【請求項６】
前記半導体基板に前記第３領域を形成する工程と、
前記半導体基板上にゲート絶縁膜を介して前記サイリスタのゲート電極と前記ＭＯＳトランジスタのゲート電極を形成する工程と、
前記各ゲート電極の側壁に第１サイドウォールを形成する工程と、
前記サイリスタのゲート電極と前記第１サイドウォールをマスクにして前記半導体基板に前記第２領域、第１領域および第４領域を形成して前記サイリスタを完成させる工程と、
前記第１サイドウォールを除去する工程と、
前記ＭＯＳトランジスタのゲート電極をマスクにして前記半導体基板に前記ＭＯＳトランジスタのエクステンション領域を形成する工程と
前記各ゲート電極の側壁に第２サイドウォールを形成する工程と、
前記ＭＯＳトランジスタのゲート電極と前記第２サイドウォールをマスクにして前記半導体基板に前記ＭＯＳトランジスタのソース・ドレイン領域を形成する工程と
を順に有することを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
前記エクステンション領域を形成した後、熱処理を行う
ことを特徴とする請求項５記載の半導体装置の製造方法。
【請求項８】
前記第１領域、第２領域および第４領域の少なくとも一つの領域はエピタキシャル成長により形成する
ことを特徴とする請求項５記載の半導体装置の製造方法。
【請求項９】
第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合され、前記第３領域にゲートが形成されたサイリスタと、ソース・ドレイン領域とエクステンション領域を備えたＭＯＳトランジスタとを半導体基板に形成する半導体装置の製造方法であって、
前記半導体基板上にゲート絶縁膜を介して前記サイリスタのゲート電極と前記ＭＯＳトランジスタのゲート電極を形成する工程と、
前記各ゲート電極の側壁に第１サイドウォールを形成する工程と、
前記半導体基板に前記サイリスタを完成させる工程と、
前記半導体基板に前記ＭＯＳトランジスタのソース・ドレイン領域を形成する工程と、
前記第１サイドウォールを除去する工程と、
前記半導体基板に前記ＭＯＳトランジスタのエクステンション領域を形成する工程と、
前記各ゲート電極の側壁に第２サイドウォールを形成する工程と
を順に有することを特徴とする半導体装置の製造方法。
【請求項１０】
前記半導体基板に前記第３領域を形成する工程と、
前記半導体基板上にゲート絶縁膜を介して前記サイリスタのサイリスタゲート電極と前記ＭＯＳトランジスタのトランジスタゲート電極を形成する工程と、
前記各ゲート電極の側壁に第１サイドウォールを形成する工程と、
前記サイリスタのゲート電極と前記第１サイドウォールをマスクにして前記半導体基板に前記第２領域、第１領域および第４領域を形成して前記サイリスタを完成させる工程と、
前記ＭＯＳトランジスタのゲート電極と前記第１サイドウォールをマスクにして前記半導体基板に前記ＭＯＳトランジスタのソース・ドレイン領域を形成する工程と、
前記第１サイドウォールを除去する工程と、
前記ＭＯＳトランジスタのゲート電極をマスクにして前記半導体基板に前記ＭＯＳトランジスタのエクステンション領域を形成する工程と
前記サイリスタゲートの側壁と前記トランジスタゲートの側壁に第２サイドウォールを形成する工程と
を順に有することを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１１】
前記エクステンション領域を形成した後、熱処理を行う
ことを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１２】
前記第１領域、第２領域および第４領域の少なくとも一つの領域はエピタキシャル成長により形成する
ことを特徴とする請求項９記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、サイリスタとＭＯＳトランジスタを有する半導体装置の製造方法に関するものである。
【０００２】
サイリスタを用い、サイリスタのターンオン、ターンオフ特性をサイリスタ上に実現したゲート電極により制御し、アクセストランジスタと直列に接続したメモリ（特にＳＲＡＭ向け）が提案されている（以下、Ｔ−ＲＡＭと呼ぶ）。これは、サイリスタのオフ領域を「０」、オン領域を「１」としてメモリー動作させるものである。
【０００３】
サイリスタは基本的にｐ型領域ｐ１とｎ型領域ｎ１とｐ型領域ｐ２とｎ型領域ｎ２とを順に接合したもので、例えば、ｎ型シリコンとｐ型シリコンとが４層に構成されたものである。以下、この基本構造をｐ１／ｎ１／ｐ２／ｎ２と記す。
Ｔ−ＲＡＭ社から、２種類の構造が提案されている。
一つは、ｐ１／ｎ１／ｐ２／ｎ２構造をシリコン基板上に縦型に構成したものである。
もう一つは、ＳＯＩ基板を用いて、ｐ１／ｎ１／ｐ２／ｎ２構造をシリコン層に横型に構成したものである。
いずれの構成においても、ｎ１／ｐ２／ｎ２のｐ２上にＭＯＳ構造を有するゲート電極を設けることで高速動作を可能にしている（例えば、非特許文献１−３、特許文献１参照）。
【０００４】
また、本発明の出願人およびＴ−ＲＡＭ社から、選択エピタキシャル成長技術を使う製造方法が提案されている（例えば、特許文献２参照）。
一方、本発明の出願人は、サイリスタをＭＯＳＦＥＴと同じプレーナ型でバルクシリコン（Ｂｕｌｋ−Ｓｉ）ウエハ上に作製し、選択エピタキシャル成長技術を組み合わせることでサイリスタを作製している。
いずれの方法においても、選択トランジスタや周辺回路はＣＭＯＳ回路になっており、サイリスタとのインテグレーションが必要である。
【０００５】
サイリスタとＣＭＯＳトランジスタをインテグレーションする場合にサーマルバジェットが問題となる。
デバイスの微細化に伴い（特に９０ｎｍ世代以降）、ＣＭＯＳトランジスタはパンチスルーやしきい値のロールオフを抑えるために極端にプロセスの低温化が進んでいる。
ところが、サイリスタは基本的にバイポーラデバイスである。
バイポーラデバイスは、ジャンクションの欠陥に電気特性が非常に敏感なために、この欠陥を回復、除去するめにはある程度の熱処理が必要である。
【０００６】
通常のＣＭＯＳトランジスタプロセスにサイリスタを作り込むと、ゲート電極の加工、ＣＭＯＳトランジスタのエクステンション領域の形成、ゲート電極の側壁にサイドウォールを形成、サイリスタを形成、ＣＭＯＳトランジスタのソースドレインを形成するという順になる。
この製造方法では、ＣＭＯＳトランジスタのエクステンション領域の形成後にサイリスタを形成することになるために、サイリスタを形成するときの熱工程がＣＭＯＳトランジスタのサーマルバジェットを超えてしまい、所望のＣＭＯＳトランジスタの特性が得られないという問題がある（エクステンション領域が最もサーマルバジェットが厳しく、特にＰＭＯＳトランジスタはもっと厳しいという問題がある）。
【０００７】
【特許文献１】米国特許第６４６２３５９号明細書（Ｂ１）
【特許文献２】米国特許第６８８８１７６号明細書（Ｂ１）
【非特許文献１】Farid Nemati and James D. Plummer著  「A Novel High Density,Low Voltage SRAM Cell with a Vertical NDR Device」 1998 IEEE, VLSI Technology Tech.Dig. p.66 1998年
【非特許文献２】Farid Nemati and James D. Plummer著  「A Novel Thyristor-based SRAM Cell(T-RAM) for High-Speed, Low-Voltage, Giga-scale Memories」 1999 IEEE IEDM Tech., p.283 1999年
【非特許文献３】Farid Nemati, Hyun-Jin Cho, Scott Robins, Rajesh Gupta, Marc Tarabbia, Kevin J. Yang, Dennis Hayes, Vasudevan Gopalakrishnan著  「Fully Planar 0.562μm2 T-RAM Cell in a 130nm SOI CMOS Logic Technology for High-Density High-Performance SRAMs」 2004 IEEE IEDM Tech., p.273 2004年
【発明の開示】
【発明が解決しようとする課題】
【０００８】
解決しようとする問題点は、ＭＯＳトランジスタのエクステンション領域の形成後にサイリスタを形成することになるために、サイリスタを形成するときの熱工程がＭＯＳトランジスタのサーマルバジェットを超える点である。
【０００９】
本発明は、ＭＯＳトランジスタのエクステンション領域の形成工程をサイリスタの形成工程の後にして、ＭＯＳトランジスタのエクステンション領域に対するサーマルバジェットの問題を回避することを可能にする。
【課題を解決するための手段】
【００１０】
本発明の半導体装置の製造方法（第１製造方法）は、第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合され、前記第３領域にゲートが形成されたサイリスタと、ソース・ドレイン領域とエクステンション領域を備えたＭＯＳトランジスタとを半導体基板に形成する半導体装置の製造方法であって、前記半導体基板上にゲート絶縁膜を介して前記サイリスタのゲート電極と前記ＭＯＳトランジスタのゲート電極を形成する工程と、前記各ゲート電極の側壁に第１サイドウォールを形成する工程と、前記半導体基板に前記ＭＯＳトランジスタのソース・ドレイン領域を形成する工程と、前記半導体基板に前記サイリスタを完成させる工程と、前記第１サイドウォールを除去する工程と、前記半導体基板に前記ＭＯＳトランジスタのエクステンション領域を形成する工程と、前記各ゲート電極の側壁に第２サイドウォールを形成する工程とを順に有することを特徴とする。
【００１１】
本発明の第１製造方法では、第１サイドウォールを利用してＭＯＳトランジスタのソース・ドレイン領域とサイリスタを形成した後に第１サイドウォールを除去した後にＭＯＳトランジスタのエクステンション領域を形成することから、ＭＯＳトランジスタのエクステンション領域の形成は、エクステンション領域に影響を及ぼすサイリスタ形成時にかかる熱工程が終了した後になるので、サイリスタ形成によるサーマルバジェットの問題が回避される。
【００１２】
本発明の半導体装置の製造方法（第２製造方法）は、第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合され、前記第３領域にゲートが形成されたサイリスタと、ソース・ドレイン領域とエクステンション領域を備えたＭＯＳトランジスタとを半導体基板に形成する半導体装置の製造方法であって、前記半導体基板上にゲート絶縁膜を介して前記サイリスタのゲート電極と前記ＭＯＳトランジスタのゲート電極を形成する工程と、前記各ゲート電極の側壁に第１サイドウォールを形成する工程と、前記半導体基板に前記サイリスタを完成させる工程と、前記第１サイドウォールを除去する工程と、前記半導体基板に前記ＭＯＳトランジスタのエクステンション領域を形成する工程と前記各ゲート電極の側壁に第２サイドウォールを形成する工程と、前記半導体基板に前記ＭＯＳトランジスタのソース・ドレイン領域を形成する工程とを順に有することを特徴とする。
【００１３】
本発明の第２製造方法では、第１サイドウォールを利用してサイリスタを形成した後に第１サイドウォールを除去してからＭＯＳトランジスタのエクステンション領域を形成する。その後、ＭＯＳトランジスタのソース・ドレイン領域を形成するための第２サイドウォールを形成していることから、ＭＯＳトランジスタのエクステンション領域の形成は、エクステンション領域に影響を及ぼすサイリスタ形成時にかかる熱工程が終了した後になるので、サイリスタ形成によるサーマルバジェットの問題が回避される。
【００１４】
本発明の半導体装置の製造方法（第３製造方法）は、第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合され、前記第３領域にゲートが形成されたサイリスタと、ソース・ドレイン領域とエクステンション領域を備えたＭＯＳトランジスタとを半導体基板に形成する半導体装置の製造方法であって、前記半導体基板上にゲート絶縁膜を介して前記サイリスタのゲート電極と前記ＭＯＳトランジスタのゲート電極を形成する工程と、前記各ゲート電極の側壁に第１サイドウォールを形成する工程と、前記半導体基板に前記サイリスタを完成させる工程と、前記半導体基板に前記ＭＯＳトランジスタのソース・ドレイン領域を形成する工程と、前記第１サイドウォールを除去する工程と、前記半導体基板に前記ＭＯＳトランジスタのエクステンション領域を形成する工程と、前記各ゲート電極の側壁に第２サイドウォールを形成する工程とを順に有することを特徴とする。
【００１５】
本発明の第３製造方法では、第１サイドウォールを利用してＭＯＳトランジスタのソース・ドレイン領域とサイリスタを形成した後に第１サイドウォールを除去してＭＯＳトランジスタのエクステンション領域を形成することから、ＭＯＳトランジスタのエクステンション領域の形成は、エクステンション領域に影響を及ぼすサイリスタ形成時にかかる熱工程が終了した後になるので、サイリスタ形成によるサーマルバジェットの問題が回避される。
【発明の効果】
【００１６】
本発明の半導体装置の第１製造方法は、ＭＯＳトランジスタのエクステンション領域は、このエクステンション領域に影響を及ぼす熱工程を有するサイリスタの形成工程が終了した後に形成するため、サイリスタ形成によるエクステンション領域のサーマルバジェットの問題が回避できるので、ＭＯＳトランジスタの信頼性の向上が図れるという利点がある。
【００１７】
本発明の半導体装置の第２製造方法は、ＭＯＳトランジスタのエクステンション領域は、このエクステンション領域に影響を及ぼす熱工程を有するサイリスタの形成工程が終了した後に形成するため、サイリスタ形成によるエクステンション領域のサーマルバジェットの問題が回避できるので、ＭＯＳトランジスタの信頼性の向上が図れるという利点がある。
【００１８】
本発明の半導体装置の第３製造方法は、ＭＯＳトランジスタのエクステンション領域は、このエクステンション領域に影響を及ぼす熱工程を有するサイリスタの形成工程が終了した後に形成するため、サイリスタ形成によるエクステンション領域のサーマルバジェットの問題が回避できるので、ＭＯＳトランジスタの信頼性の向上が図れるという利点がある。
【発明を実施するための最良の形態】
【００１９】
本発明の半導体装置の製造方法（第１製造方法）に係る一実施の形態（実施例）を、図１〜図６の製造工程断面図によって説明する。
【００２０】
図１（１）に示すように、半導体基板１１には例えばシリコン基板を用いる。この半導体基板１１にＰＭＯＳトランジスタの形成領域１２、ＮＭＯＳトランジスタの形成領域１３、サイリスタ形成領域１４を分離する素子分離領域１５を形成する。
上記素子分離領域１５は、例えばＳＴＩ（Shallow Trench Isolation）構造で形成され、例えば３００ｎｍの深さに形成する。この素子分離領域１５の深さは、後に説明する第２ｐ型領域ｐ２、ウエル領域３１等によって適宜設定される。
【００２１】
次いで、ＰＭＯＳトランジスタの形成領域１２の上記半導体基板１１にｎ型ウエル領域１６を形成する。このｎ型ウエル領域１６は、例えば、レジストによりＮＭＯＳトランジスタの形成領域１３、サイリスタ形成領域１４上をマスクし、ＰＭＯＳトランジスタの形成領域１２上を開口したレジストマスク（図示せず）を形成し、このレジストマスクをイオン注入に用いて、イオン注入により形成される。
また、ＮＭＯＳトランジスタの形成領域１３の上記半導体基板１１にｐ型ウエル領域１７を形成する。このｐ型ウエル領域１７は、例えば、レジストによりＰＭＯＳトランジスタの形成領域１２、サイリスタ形成領域１４上をマスクし、ＮＭＯＳトランジスタの形成領域１３上を開口したレジストマスク（図示せず）を形成し、このレジストマスクを用いて、イオン注入により形成される。
また、サイリスタ形成領域１４の上記半導体基板１１にｎ型のウエル領域３１を形成する。このｎ型ウエル領域３１は、例えば、レジストによりＰＭＯＳトランジスタの形成領域１２、ＮＭＯＳトランジスタの形成領域１３上をマスクし、サイリスタ形成領域１４上を開口したレジストマスク（図示せず）を形成し、このレジストマスクを用いて、イオン注入により形成される。さらに上記レジストマスクを用いて、サイリスタ形成領域１４の半導体基板１１に、上記ｎ型のウエル領域３１上に接合するように、ｐ型領域を形成する。このｐ型領域がサイリスタの第２ｐ型領域ｐ２（第３領域）になる。
上記各ウエル領域および第２ｐ型領域ｐ２は、どれを先に形成してもよいし、可能であれば、サイリスタの第２ｐ型領域ｐ２およびＮＭＯＳトランジスタの形成領域１３のｐ型のウエル領域１７は同時に作製しても良い。
【００２２】
上記第２領域ｐ２は、例えば、ｐ型ドーパントとしてホウ素（Ｂ）を１×１０18ｃｍ-3程度のドーパント濃度に導入することで形成する。この第２領域ｐ２のドーパント濃度は、１×１０17ｃｍ-3から１×１０19ｃｍ-3程度が望ましいが、基本的には、後に説明する第２伝導型（ｎ型）の第１ｎ型領域のドーパント濃度より低いことが必要である。
また、上記ｐ型ドーパントは、ホウ素（Ｂ）の他に、インジウム（Ｉｎ）等のｐ型不純物が用いられる。
【００２３】
次に、上記半導体基板１１上にゲート絶縁膜２１を形成する。このゲート絶縁膜２１は、例えば酸化シリコン（ＳｉＯ2）膜で形成され、１ｎｍ〜１０ｎｍ程度の厚さに成膜される。
なお、上記ゲート絶縁膜２１は、酸化シリコン（ＳｉＯ2）に限らず、窒化酸化シリコン（ＳｉＯＮ）はもちろんのこと、酸化ハフニウム（ＨｆＯ2）、窒化酸化ハフニウム（ＨｆＯＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、ハフニウムシリケート（ＨｆＳｉＯ）、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ2Ｏ3）など通常のＣＭＯＳにおいて検討されているゲート絶縁膜材料を用いることもできる。
なお、ＰＭＯＳトランジスタのゲート絶縁膜とＮＭＯＳトランジスタのゲート絶縁膜とサイリスタのゲート絶縁膜とは、膜厚、膜種を変えてもよい。
【００２４】
次に、上記ＰＭＯＳトランジスタの形成領域１２、ＮＭＯＳトランジスタの形成領域１３、サイリスタ形成領域１４のそれぞれの上記ゲート絶縁膜２１上にゲート電極２２を形成する。上記ゲート電極２２は、例えば多結晶シリコンで形成される。または金属ゲート電極とすることもでき、また、フルシリサイドもしくは部分シリサイド等のシリサイド電極で形成することも、またシリコンゲルマニウム（ＳｉＧｅ）などで形成することもできる。
【００２５】
上記各ゲート電極２２は、例えば、上記ゲート絶縁膜２１上にゲート電極形成膜を成膜した後、通常のレジスト塗布、リソグラフィー技術によるエッチングマスクの形成、そのエッチングマスクを用いたエッチング技術により、上記ゲート電極形成膜をエッチング加工されて形成される。
このエッチング技術には、通常のドライエッチング技術を用いることができる。もしくはウエットエッチングにより形成することも可能である。
また、ゲート電極形成膜上にハードマスク（図示せず）として、酸化シリコン（ＳｉＯ2）膜または窒化シリコン（Ｓｉ3Ｎ4）膜等を形成してもよい。
その後、上記エッチングマスクを除去する。
【００２６】
次に、図２（２）に示すように、上記各ゲート電極２２のそれぞれの側壁に第１サイドウォール２３、２４を形成する。例えば、各ゲート電極２２を被覆するようにサイドウォール形成膜を成膜した後、このサイドウォール形成膜をエッチバックすることで、上記第１サイドウォール２３、２４を形成することができる。
上記第１サイドウォール２３、２４は、酸化シリコン（ＳｉＯ2）または窒化シリコン（Ｓｉ3Ｎ4）のどちらで形成してもよく、またそれらの積層膜で形成してもよい。
【００２７】
次に、上記ＰＭＯＳトランジスタの形成領域１２上およびサイリスタ形成領域１４上にレジストマスク（図示せず）を形成し、上記ＮＭＯＳトランジスタの形成領域１３上を開口した状態で、このレジストマスクとともに、上記ゲート電極２２、第１サイドウォール２３、２４をイオン注入マスクにして、上記ＮＭＯＳトランジスタの形成領域１３の半導体基板１１にソース・ドレイン領域５１、５２を形成する。
このイオン注入のとき、上記素子分離領域１５もイオン注入マスクの機能を有している。
上記イオン注入条件は、例えば、注入イオンにリンイオン（Ｐ+）を用い、注入エネルギーを１０ｋｅＶ、ドーズ量を４×１０15ｃｍ-2に設定した。もちろん所望のデバイス特性に合わせて適宜調整してよく、ヒ素やアンチモン等の他のｎ型不純物を用いても良い。
その後、上記イオン注入マスクに用いた上記レジストマスクを除去する。
【００２８】
次に、活性化アニールを行う。この活性化アニールとしては、１０５０℃まで加熱した後、直ちに冷却過程に入るいわゆるスパイクアニールを行う。このときの条件はドーパントの活性化が行える範囲でよい。
【００２９】
次いで、上記ＮＭＯＳトランジスタの形成領域１３上およびサイリスタ形成領域１４上にレジストマスク（図示せず）を形成し、上記ＰＭＯＳトランジスタの形成領域１２上を開口した状態で、このレジストマスクとともに、上記ゲート電極２２、第１サイドウォール２３、２４をイオン注入マスクにして、上記ＰＭＯＳトランジスタの形成領域１２の半導体基板１１にソース・ドレイン領域４１、４２を形成する。
このイオン注入のとき、上記素子分離領域１５もイオン注入マスクの機能を有している。
上記イオン注入条件は、例えば、注入イオンにホウ素イオン（Ｂ+）を用い、注入エネルギーを２ｋｅＶ、ドーズ量を４×１０15ｃｍ-2に設定した。もちろん所望のデバイス特性に合わせて適宜調整してよく、インジウム等の他のｎ型不純物を用いても良い。
その後、上記イオン注入マスクに用いた上記レジストマスクを除去する。
【００３０】
次に、活性化アニールを行う。この活性化アニールとしては、１０００℃まで加熱した後、直ちに冷却過程に入るいわゆるスパイクアニールを行う。このときの条件はドーパントの活性化が行える範囲でよい。
【００３１】
また、上記ＮＭＯＳトランジスタ活性化アニールとＰＭＯＳトランジスタの活性化アニールは同時に行っても良い。
【００３２】
またＮＭＯＳトランジスタの形成と、ＰＭＯＳトランジスタの形成の順は逆でも良い。
【００３３】
次に、図３（３）に示すように、上記サイリスタのゲート電極２２（２２Ｔ）の一方側の第２ｐ型領域ｐ２の少なくとも一部上に、エピタキシャル成長によって、第２伝導型（ｎ型）の第１ｎ型領域ｎ１を形成し、さらにエピタキシャル成長によって、第１ｎ型領域ｎ１上に、第１伝導型（ｐ型）の第１ｐ型領域ｐ１を形成する。
【００３４】
次いで、上記サイリスタゲート電極２２Ｔの他方側の第２ｐ型領域ｐ２の少なくとも一部上に、エピタキシャル成長によって、第２伝導型（ｎ型）の第２ｎ型領域ｎ２を形成することで、サイリスタＴを完成させる。
【００３５】
以下、上記第１ｎ型領域ｎ１、第１ｐ型領域ｐ１および第２ｎ型領域ｎ２の具体的な形成方法を以下に説明する。
【００３６】
まず、上記半導体基板１１上に、上記各ゲート電極２２、各第１サイドウォール２３、２４等を被覆する第１絶縁膜（図示せず）を形成する。この第１絶縁膜は、例えば窒化シリコン膜で形成され、例えば２０ｎｍの厚さに形成される。
次いで、通常のレジスト塗布、リソグラフィー技術により、上記サイリスタのゲート電極２２（２２Ｔ）の一方側の第２ｐ型領域ｐ２上を開口したエッチングマスク（図示せず）を形成する。その後、このエッチングマスクを用いたエッチング加工により、上記第２ｐ型領域ｐ２上の上記第１絶縁膜に開口部を形成する。このエッチング加工により、選択エピタキシャル成長部分のみ半導体基板１１（第２ｐ型領域ｐ２）面を露出させることができる。
ここでは一例として、上記第１絶縁膜に窒化シリコン膜を用いたが、これはエピタキシャル成長時に選択性を取るためであるので、選択性が維持できればその他の種類の絶縁膜や膜厚を用いることができる。
さらには、この工程はサイドウォール形成と同時に行うこともできる。その後、上記エッチングマスクを除去する。
【００３７】
次に、上記第２ｐ型領域ｐ２上の上記開口部に第２伝導型（ｎ型）の第１ｎ型領域ｎ１を形成する。
このとき必要に応じて、シリコン（Ｓｉ）基板表面をフッ酸（ＨＦ）などの薬液や水素（Ｈ2）ガスなどを用いてクリーニングを行ってもよい。
上記第１ｎ型領域ｎ１は、例えば選択エピタキシャル成長により形成され、膜中のヒ素（Ａｓ）濃度が５×１０18ｃｍ-3となるようにした。
このときの選択エピタキシャル成長条件は、例えばドーパントガスにアルシン（ＡｓＨ3）ガスを用い、成膜時の基板温度を例えば７５０℃に設定するとともに、原料ガスの供給量、成膜雰囲気の圧力等を調整して、膜厚は例えば１００ｎｍとした。
上記ドーパント（ヒ素）濃度は、１×１０17ｃｍ-3から１×１０20ｃｍ-3程度が望ましい。また上記膜厚は５０ｎｍ〜３００ｎｍ程度が望ましい。また、上記ドーパントには、アルシン（ＡｓＨ3）ガスの他に、ホスヒン（ＰＨ3）やｎ型不純物を含む有機ソースなどを用いることができる。
【００３８】
さらに、上記エピタキシャル成長に連続して、エピタキシャル成長により上記第１ｎ型領域ｎ１上に第１伝導型（ｐ型）の第１ｐ型領域ｐ１を形成する。
この第１ｐ型領域ｐ１は、例えば選択エピタキシャル成長により形成され、膜中のホウ素（Ｂ）濃度が１×１０20ｃｍ-3となるようにした。
このときの選択エピタキシャル成長条件は、例えばドーパントガスにジボラン（Ｂ2Ｈ6）ガスを用い、成膜時の基板温度を例えば７５０℃に設定するとともに、原料ガスの供給量、成膜雰囲気の圧力等を調整して、膜厚は例えば２００ｎｍとした。
上記ドーパント（ホウ素）濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましく、上記第１ｎ型領域ｎ１の不純物濃度より高濃度であることが好ましい。また上記膜厚は５０ｎｍ〜３００ｎｍ程度が望ましいが、第１ｐ型領域ｐ１がアノード電極として機能を果たせる範囲であればよい。
また、ドーパントの原料ガスとしては、有機ソースなど、ｐ型不純物を含む有機ソースなどを用いることができる。
【００３９】
また第１ｐ型領域ｐ１を形成する前に、上記第１ｎ型領域ｎ１表面にウエット処理、またはドライエッチング等で前処理をしてもよい。
【００４０】
次に上記各ゲート電極２２、第１サイドウォール２３、２４、上記第１絶縁膜等を被覆する第２絶縁膜（図示せず）を形成する。この第２絶縁膜は、例えば窒化シリコン膜で形成され、例えば２０ｎｍの厚さに形成される。
次いで、通常のレジスト塗布、リソグラフィー技術により、上記サイリスタゲート電極２３Ｔの他方側の第２ｐ型領域ｐ２上を開口したエッチングマスク（図示せず）を形成する。
その後、このエッチングマスクを用いたエッチング加工により、上記第２ｐ型領域ｐ２上の上記第２絶縁膜、第１絶縁膜に開口部（図示せず）を形成する。このエッチング加工により、選択エピタキシャル成長部分のみ半導体基板１１（第２ｐ型領域ｐ２）面を露出させることができる。
ここでは一例として、上記第２絶縁膜に窒化シリコン膜を用いたが、これはエピタキシャル成長時に選択性を取るためであるので、選択性が維持できればその他の種類の絶縁膜や膜厚を用いることができる。
その後、上記エッチングマスクを除去する。
【００４１】
次に、上記第２ｐ型領域ｐ２上の上記開口部に第２伝導型（ｎ型）の第２ｎ型領域ｎ２を形成する。
この第２ｎ型領域ｎ２は、例えばシリコンの選択エピタキシャル成長により形成され、シリコン膜中のヒ素（Ａｓ）濃度が１×１０20ｃｍ-3となるようにした。
このときの選択エピタキシャル成長条件は、例えばドーパントガスにアルシン（ＡｓＨ3）ガスを用い、シリコンエピタキシャル層の成膜時の基板温度を例えば７５０℃に設定するとともに、原料ガスの供給量、成膜雰囲気の圧力等を調整して、膜厚は例えば２００ｎｍとした。
上記ドーパント（ヒ素）濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。また上記膜厚は５０ｎｍ〜３００ｎｍ程度が望ましいが、第２ｎ型領域ｎ２がカソード電極として機能を果たせる範囲であればよい。
また、上記ドーパントガスはホスヒン（ＰＨ3）や有機ソースなど、ｎ型不純物を用いることができる。
また、上記第２ｎ型領域ｎ２を形成するエピタキシャル成長前に、必要に応じて、半導体基板１１表面を、フッ酸（ＨＦ）などの薬液や、水素（Ｈ2）ガスなどを用いてクリーニングを行ってもよい。
【００４２】
また、上記実施例では、第１ｎ型領域ｎ１、第１ｐ型領域ｐ１、第２ｎ型領域ｎ２の順で作製したが、第２ｎ型領域ｎ２を先に形成した後に第１ｎ型領域ｎ１、第１ｐ型領域ｐ１の順に形成してもよい。
また、このとき必要に応じて、シリコン（Ｓｉ）基板表面をフッ酸（ＨＦ）などの薬液や水素（Ｈ2）ガスなどを用いてクリーニングを行ってもよい。
また、必要に応じて第１ｐ型領域ｐ１または第２ｎ型領域ｎ２を成膜した後、いずれかまたは両方に活性化アニールを行ってもよい。活性化のアニールとして例えば１０００℃まで急速加熱した後、直ちに冷却過程にはいるスパイクアニールを行う。このときのアニール条件は上記ドーパントの活性化が行える範囲でよい。
ここまででサイリスタＴの形成は完了する。
【００４３】
次に、図４（４）に示すように、各ゲート電極２２の側部に形成されていた第１サイドウォール２３、２４〔前記図３（３）参照〕を除去する。図面では第１サイドウォール２３、２４を除去した後の状態を示した。
第１サイドウォール２３、２４が窒化シリコンの場合、熱燐酸やエチレングリコールと弗酸の混合液をエッチング液に用いたウエットエッチングにより除去する。もしくはフッ化炭素（ＣＦ）系のガスを用いたドライエッチング（例えば反応性イオンエッチング（ＲＩＥ）もしくはケミカルドライエッチング（ＣＤＥ））により除去してもよい。
また、第１サイドウォール２３、２４が酸化シリコン（ＳｉＯ2）の場合、フッ酸をエッチング液に用いたウエットエッチングにより除去する。もしくはフッ化炭素（ＣＦ）系のガスを用いたドライエッチング（例えば反応性イオンエッチング（ＲＩＥ）もしくはケミカルドライエッチング（ＣＤＥ））により除去してもよい。
【００４４】
次に、図５（５）に示すように、ＰＭＯＳトランジスタの形成領域１２にエクステンション領域４３、４４、ＮＭＯＳトランジスタの形成領域１３にエクステンション領域５３、５４を形成する。
【００４５】
具体的には、上記ＰＭＯＳトランジスタの形成領域１２上およびサイリスタ形成領域１４上にレジストマスク（図示せず）を形成し、上記ＮＭＯＳトランジスタの形成領域１３上を開口した状態で、このレジストマスクとともに、上記ゲート電極２２をイオン注入マスクにして、上記ＮＭＯＳトランジスタの形成領域１３の半導体基板１１にエクステンション領域５３、５４を、例えばソース・ドレイン領域５１、５２よりも浅く形成する。
このイオン注入のとき、上記素子分離領域１５もイオン注入マスクの機能を有している。
上記イオン注入条件は、例えば、注入イオンにヒ素イオン（Ａｓ+）を用い、注入エネルギーを１ｋｅＶ、ドーズ量を５×１０15ｃｍ-2に設定した。もちろん所望のデバイス特性に合わせて適宜調整してよく、リンやアンチモン等の他のｎ型不純物を用いても良い。
また、ハローまたはポケットと呼ばれるイオン注入工程を追加しても良い。
その後、上記イオン注入マスクに用いた上記レジストマスクを除去する。
【００４６】
次に、活性化のアニールとして、例えば９００℃、５秒の急速昇降温装置によるアニールを行う。
このときの条件はドーパントの活性化が行える範囲でよい。
【００４７】
次に、上記ＮＭＯＳトランジスタの形成領域１３上およびサイリスタ形成領域１４上にレジストマスク（図示せず）を形成し、上記ＰＭＯＳトランジスタの形成領域１２上を開口した状態で、このレジストマスクとともに、上記ゲート電極２２をイオン注入マスクにして、上記ＰＭＯＳトランジスタの形成領域１２の半導体基板１１にエクステンション領域４３、４４を、例えばソース・ドレイン領域４１、４２よりも浅く形成する。
このイオン注入のとき、上記素子分離領域１５もイオン注入マスクの機能を有している。
上記イオン注入条件は、例えば、注入イオンにホウ素イオン（Ｂ+）を用い、注入エネルギーを２ｋｅＶ、ドーズ量を５×１０15ｃｍ-2に設定した。もちろん所望のデバイス特性に合わせて適宜調整してよく、インジウム等の他のｐ型不純物を用いても良い。
また、ハローまたはポケットと呼ばれるイオン注入工程を追加しても良い。
その後、上記イオン注入マスクに用いた上記レジストマスクを除去する。
【００４８】
次に、活性化のアニールとして、例えば８００℃、１０秒の急速昇降温装置によるアニールを行う。
このときの条件はドーパントの活性化が行える範囲でよい。
【００４９】
上記エクステンション領域４３、４４、エクステンション領域５３、５４の形成では、それぞれを形成した後に行っている活性化アニールを、両方を形成した後に１回の活性化アニールとしても良い。またエクステンション領域４３、４４、エクステンション領域５３、５４はどちらを先に形成しても良い。
【００５０】
次に、図６（６）に示すように、上記各ゲート電極２２のそれぞれの側壁に第２サイドウォール２５、２６を形成する。これにより、各エクステンション領域４３、４４、５３、５４上に第２サイドウォール２５、２６が形成される。
例えば、各ゲート電極２２を被覆するようにサイドウォール形成膜を成膜した後、このサイドウォール形成膜をエッチバックすることで、上記第２サイドウォール２５、２６を形成することができる。
上記第２サイドウォール２５、２６は、酸化シリコン（ＳｉＯ2）または窒化シリコン（Ｓｉ3Ｎ4）のどちらで形成してもよく、またそれらの積層膜で形成してもよい。
また、剥離した第１サイドウォール２３、２４（前記図２（２）参照）とは膜種、膜厚を変えてもよい。
【００５１】
次に、通常の電極形成技術によって、第１ｐ型領域ｐ１に接続されるアノード電極（図示せず）と、第２ｎ型領域ｎ２に接続されるカソード電極（図示せず）とをそれぞれ形成する。
この際、両端部の第１ｐ型領域ｐ１と第２ｎ型領域ｎ２の露出させるため、各領域上の上記第１絶縁膜、第２絶縁膜を除去する。また、層間絶縁膜（図示せず）を形成する前に、ゲート電極２２上にハードマスクが形成されている場合にはそのハードマスクを除去し、各露出された第１ｐ型領域ｐ１、第２ｎ型領域ｎ２、各ゲート電極２２、各ソース・ドレイン領域４１、４２、５１、５２上に、サリサイド工程によってシリサイド（チタンシリサイド、コバルトシリサイド、ニッケルシリサイド等）を形成してもよい。その後、通常の配線工程を行う。
このようにして、半導体基板１１に、ＰＭＯＳトランジスタ３、ＮＭＯＳトランジスタ５、サイリスタＴが形成される。
【００５２】
上記第１製造方法では、第１サイドウォール２４、２５を利用してＭＯＳトランジスタのソース・ドレイン領域４１、４２、５１、５２とサイリスタＴを形成した後に第１サイドウォール２３、２４を除去してからＭＯＳトランジスタのエクステンション領域４３、４４、５３、５４を形成することから、ＭＯＳトランジスタのエクステンション領域４３、４４、５３、５４の形成は、エクステンション領域４３、４４、５３、５４に影響を及ぼすサイリスタＴの形成時にかかる熱工程が終了した後になるので、サイリスタＴの形成によるサーマルバジェットの問題が回避できる。
よって、ＭＯＳトランジスタ（ＰＭＯＳトランジスタ３、ＮＭＯＳトランジスタ５）の信頼性の向上が図れるという利点がある。
【００５３】
本発明の半導体装置の製造方法（第２製造方法）に係る一実施の形態（実施例）を、図７〜図１２の製造工程断面図によって説明する。
【００５４】
図７（１）に示すように、半導体基板１１には例えばシリコン基板を用いる。この半導体基板１１にＰＭＯＳトランジスタの形成領域１２、ＮＭＯＳトランジスタの形成領域１３、サイリスタ形成領域１４を分離する素子分離領域１５を形成する。
上記素子分離領域１５は、例えばＳＴＩ（Shallow Trench Isolation）構造で形成され、例えば３００ｎｍの深さに形成する。この素子分離領域１５の深さは、後に説明する第２ｐ型領域ｐ２、ウエル領域３１等によって適宜設定される。
【００５５】
次いで、ＰＭＯＳトランジスタの形成領域１２の上記半導体基板１１にｎ型ウエル領域１６を形成する。このｎ型ウエル領域１６は、例えば、レジストによりＮＭＯＳトランジスタの形成領域１３、サイリスタ形成領域１４上をマスクし、ＰＭＯＳトランジスタの形成領域１２上を開口したレジストマスク（図示せず）を形成し、このレジストマスクをイオン注入に用いて、イオン注入により形成される。
また、ＮＭＯＳトランジスタの形成領域１３の上記半導体基板１１にｐ型ウエル領域１７を形成する。このｐ型ウエル領域１７は、例えば、レジストによりＰＭＯＳトランジスタの形成領域１２、サイリスタ形成領域１４上をマスクし、ＮＭＯＳトランジスタの形成領域１３上を開口したレジストマスク（図示せず）を形成し、このレジストマスクを用いて、イオン注入により形成される。
また、サイリスタ形成領域１４の上記半導体基板１１にｎ型のウエル領域３１を形成する。このｎ型ウエル領域３１は、例えば、レジストによりＰＭＯＳトランジスタの形成領域１２、ＮＭＯＳトランジスタの形成領域１３上をマスクし、サイリスタ形成領域１４上を開口したレジストマスク（図示せず）を形成し、このレジストマスクを用いて、イオン注入により形成される。さらに上記レジストマスクを用いて、サイリスタ形成領域１４の半導体基板１１に、上記ｎ型のウエル領域３１上に接合するように、ｐ型領域を形成する。このｐ型領域がサイリスタの第２ｐ型領域ｐ２（第３領域）になる。
上記各ウエル領域および第２ｐ型領域ｐ２は、どれを先に形成してもよいし、可能であれば、サイリスタの第２ｐ型領域ｐ２およびＮＭＯＳトランジスタの形成領域１３のｐ型のウエル領域１７は同時に作製しても良い。
【００５６】
上記第２領域ｐ２は、例えば、ｐ型ドーパントとしてホウ素（Ｂ）を１×１０18ｃｍ-3程度のドーパント濃度に導入することで形成する。この第２領域ｐ２のドーパント濃度は、１×１０17ｃｍ-3から１×１０19ｃｍ-3程度が望ましいが、基本的には、後に説明する第２伝導型（ｎ型）の第１ｎ型領域のドーパント濃度より低いことが必要である。
また、上記ｐ型ドーパントは、ホウ素（Ｂ）の他に、インジウム（Ｉｎ）等のｐ型不純物が用いられる。
【００５７】
次に、上記半導体基板２１上にゲート絶縁膜２１を形成する。このゲート絶縁膜２１は、例えば酸化シリコン（ＳｉＯ2）膜で形成され、１ｎｍ〜１０ｎｍ程度の厚さに成膜される。
なお、上記ゲート絶縁膜２１は、酸化シリコン（ＳｉＯ2）に限らず、窒化酸化シリコン（ＳｉＯＮ）はもちろんのこと、酸化ハフニウム（ＨｆＯ2）、窒化酸化ハフニウム（ＨｆＯＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、ハフニウムシリケート（ＨｆＳｉＯ）、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ2Ｏ3）など通常のＣＭＯＳにおいて検討されているゲート絶縁膜材料を用いることもできる。
なお、ＰＭＯＳトランジスタのゲート絶縁膜とＮＭＯＳトランジスタのゲート絶縁膜とサイリスタのゲート絶縁膜とは、膜厚、膜種を変えてもよい。
【００５８】
次に、上記ＰＭＯＳトランジスタの形成領域１２、ＮＭＯＳトランジスタの形成領域１３、サイリスタ形成領域１４のそれぞれの上記ゲート絶縁膜２１上にゲート電極２２を形成する。上記ゲート電極２２は、例えば多結晶シリコンで形成される。または金属ゲート電極とすることもでき、また、フルシリサイドもしくは部分シリサイド等のシリサイド電極で形成することも、またシリコンゲルマニウム（ＳｉＧｅ）などで形成することもできる。
【００５９】
上記各ゲート電極２２は、例えば、上記ゲート絶縁膜２１上にゲート電極形成膜を成膜した後、通常のレジスト塗布、リソグラフィー技術によるエッチングマスクの形成、そのエッチングマスクを用いたエッチング技術により、上記ゲート電極形成膜をエッチング加工されて形成される。
このエッチング技術には、通常のドライエッチング技術を用いることができる。もしくはウエットエッチングにより形成することも可能である。
また、ゲート電極形成膜上にハードマスク（図示せず）として、酸化シリコン（ＳｉＯ2）膜または窒化シリコン（Ｓｉ3Ｎ4）膜等を形成してもよい。
その後、上記エッチングマスクを除去する。
【００６０】
次に、図８（２）に示すように、上記各ゲート電極２２のそれぞれの側壁に第１サイドウォール２３、２４を形成する。例えば、各ゲート電極２２を被覆するようにサイドウォール形成膜を成膜した後、このサイドウォール形成膜をエッチバックすることで、上記第１サイドウォール２３、２４を形成することができる。
上記第１サイドウォール２３、２４は、酸化シリコン（ＳｉＯ2）または窒化シリコン（Ｓｉ3Ｎ4）のどちらで形成してもよく、またそれらの積層膜で形成してもよい。
【００６１】
次に、図９（３）に示すように、上記サイリスタのゲート電極２２（２２Ｔ）の一方側の第２ｐ型領域ｐ２の少なくとも一部上に、エピタキシャル成長によって、第２伝導型（ｎ型）の第１ｎ型領域ｎ１を形成し、さらにエピタキシャル成長によって、第１ｎ型領域ｎ１上に、第１伝導型（ｐ型）の第１ｐ型領域ｐ１を形成する。
【００６２】
次いで、上記サイリスタゲート電極２３Ｔの他方側の第２ｐ型領域ｐ２の少なくとも一部上に、エピタキシャル成長によって、第２伝導型（ｎ型）の第２ｎ型領域ｎ２を形成することで、サイリスタＴを完成させる。
【００６３】
以下、上記第１ｎ型領域ｎ１、第１ｐ型領域ｐ１および第２ｎ型領域ｎ２の具体的な形成方法を以下に説明する。
【００６４】
まず、上記半導体基板１１上に、上記各ゲート電極２２、各第１サイドウォール２３、２４等を被覆する第１絶縁膜（図示せず）を形成する。この第１絶縁膜は、例えば窒化シリコン膜で形成され、例えば２０ｎｍの厚さに形成される。
次いで、通常のレジスト塗布、リソグラフィー技術により、上記サイリスタのゲート電極２３Ｔの一方側の第２ｐ型領域ｐ２上を開口したエッチングマスク（図示せず）を形成する。その後、このエッチングマスクを用いたエッチング加工により、上記第２ｐ型領域ｐ２上の上記第１絶縁膜に開口部を形成する。このエッチング加工により、選択エピタキシャル成長部分のみ半導体基板１１（第２ｐ型領域ｐ２）面を露出させることができる。
ここでは一例として、上記第１絶縁膜に窒化シリコン膜を用いたが、これはエピタキシャル成長時に選択性を取るためであるので、選択性が維持できればその他の種類の絶縁膜や膜厚を用いることができる。
さらには、この工程はサイドウォール形成と同時に行うこともできる。その後、上記エッチングマスクを除去する。
【００６５】
次に、上記第２ｐ型領域ｐ２上の上記開口部に第２伝導型（ｎ型）の第１ｎ型領域ｎ１を形成する。
このとき必要に応じて、シリコン（Ｓｉ）基板表面をフッ酸（ＨＦ）などの薬液や水素（Ｈ2）ガスなどを用いてクリーニングを行ってもよい。
上記第１ｎ型領域ｎ１は、例えば選択エピタキシャル成長により形成され、膜中のヒ素（Ａｓ）濃度が５×１０18ｃｍ-3となるようにした。
このときの選択エピタキシャル成長条件は、例えばドーパントガスにアルシン（ＡｓＨ3）ガスを用い、成膜時の基板温度を例えば７５０℃に設定するとともに、原料ガスの供給量、成膜雰囲気の圧力等を調整して、膜厚は例えば１００ｎｍとした。
上記ドーパント（ヒ素）濃度は、１×１０17ｃｍ-3から１×１０20ｃｍ-3程度が望ましい。また上記膜厚は５０ｎｍ〜３００ｎｍ程度が望ましい。また、上記ドーパントには、アルシン（ＡｓＨ3）ガスの他に、ホスヒン（ＰＨ3）やｎ型不純物を含む有機ソースなどを用いることができる。
【００６６】
さらに、上記エピタキシャル成長に連続して、エピタキシャル成長により上記第１ｎ型領域ｎ１上に第１伝導型（ｐ型）の第１ｐ型領域ｐ１を形成する。
この第１ｐ型領域ｐ１は、例えば選択エピタキシャル成長により形成され、膜中のホウ素（Ｂ）濃度が１×１０20ｃｍ-3となるようにした。
このときの選択エピタキシャル成長条件は、例えばドーパントガスにジボラン（Ｂ2Ｈ6）ガスを用い、成膜時の基板温度を例えば７５０℃に設定するとともに、原料ガスの供給量、成膜雰囲気の圧力等を調整して、膜厚は例えば２００ｎｍとした。
上記ドーパント（ホウ素）濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましく、上記第１ｎ型領域ｎ１の不純物濃度より高濃度であることが好ましい。また上記膜厚は５０ｎｍ〜３００ｎｍ程度が望ましいが、第１ｐ型領域ｐ１がアノード電極として機能を果たせる範囲であればよい。
また、ドーパントの原料ガスとしては、有機ソースなど、ｐ型不純物を含む有機ソースなどを用いることができる。
【００６７】
また第１ｐ型領域ｐ１を形成する前に、上記第１ｎ型領域ｎ１表面にウエット処理、またはドライエッチング等で前処理をしてもよい。
【００６８】
次に上記各ゲート電極２２、第１サイドウォール２３、２４、上記第１絶縁膜等を被覆する第２絶縁膜（図示せず）を形成する。この第２絶縁膜は、例えば窒化シリコン膜で形成され、例えば２０ｎｍの厚さに形成される。
次いで、通常のレジスト塗布、リソグラフィー技術により、上記サイリスタのゲート電極２２Ｔの他方側の第２ｐ型領域ｐ２上を開口したエッチングマスク（図示せず）を形成する。
その後、このエッチングマスクを用いたエッチング加工により、上記第２ｐ型領域ｐ２上の上記第２絶縁膜、第１絶縁膜に開口部（図示せず）を形成する。このエッチング加工により、選択エピタキシャル成長部分のみ半導体基板１１（第２ｐ型領域ｐ２）面を露出させることができる。
ここでは一例として、上記第２絶縁膜に窒化シリコン膜を用いたが、これはエピタキシャル成長時に選択性を取るためであるので、選択性が維持できればその他の種類の絶縁膜や膜厚を用いることができる。
その後、上記エッチングマスクを除去する。
【００６９】
次に、上記第２ｐ型領域ｐ２上の上記開口部に第２伝導型（ｎ型）の第２ｎ型領域ｎ２を形成する。
この第２ｎ型領域ｎ２は、例えばシリコンの選択エピタキシャル成長により形成され、シリコン膜中のヒ素（Ａｓ）濃度が１×１０20ｃｍ-3となるようにした。
このときの選択エピタキシャル成長条件は、例えばドーパントガスにアルシン（ＡｓＨ3）ガスを用い、シリコンエピタキシャル層の成膜時の基板温度を例えば７５０℃に設定するとともに、原料ガスの供給量、成膜雰囲気の圧力等を調整して、膜厚は例えば２００ｎｍとした。
上記ドーパント（ヒ素）濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。また上記膜厚は５０ｎｍ〜３００ｎｍ程度が望ましいが、第２ｎ型領域ｎ２がカソード電極として機能を果たせる範囲であればよい。
また、上記ドーパントガスはホスヒン（ＰＨ3）や有機ソースなど、ｎ型不純物を用いることができる。
また、上記第２ｎ型領域ｎ２を形成するエピタキシャル成長前に、必要に応じて、半導体基板１１表面を、フッ酸（ＨＦ）などの薬液や、水素（Ｈ2）ガスなどを用いてクリーニングを行ってもよい。
【００７０】
また、上記実施例では、第１ｎ型領域ｎ１、第１ｐ型領域ｐ１、第２ｎ型領域ｎ２の順で作製したが、第２ｎ型領域ｎ２を先に形成した後に第１ｎ型領域ｎ１、第１ｐ型領域ｐ１の順に形成してもよい。
また、このとき必要に応じて、シリコン（Ｓｉ）基板表面をフッ酸（ＨＦ）などの薬液や水素（Ｈ2）ガスなどを用いてクリーニングを行ってもよい。
また、必要に応じて第１ｐ型領域ｐ１または第２ｎ型領域ｎ２を成膜した後、いずれかまたは両方に活性化アニールを行ってもよい。活性化のアニールとして例えば１０００℃まで急速加熱した後、直ちに冷却過程にはいるスパイクアニールを行う。このときのアニール条件は上記ドーパントの活性化が行える範囲でよい。
ここまででサイリスタＴの形成は完了する。
【００７１】
次に、図１０（４）に示すように、各ゲート電極２２の側部に形成されていた第１サイドウォール２３、２４〔前記図９（３）参照〕を除去する。図面では、第１サイドウォール２３、２４を除去した後の状態を示した。
第１サイドウォール２３、２４が窒化シリコンの場合、熱燐酸やエチレングリコールと弗酸の混合液をエッチング液に用いたウエットエッチングにより除去する。もしくはフッ化炭素（ＣＦ）系のガスを用いたドライエッチング（例えば反応性イオンエッチング（ＲＩＥ）もしくはケミカルドライエッチング（ＣＤＥ））により除去してもよい。
また、第１サイドウォール２３、２４が酸化シリコン（ＳｉＯ2）の場合、フッ酸をエッチング液に用いたウエットエッチングにより除去する。もしくはフッ化炭素（ＣＦ）系のガスを用いたドライエッチング（例えば反応性イオンエッチング（ＲＩＥ）もしくはケミカルドライエッチング（ＣＤＥ））により除去してもよい。
【００７２】
次に、図１１（５）に示すように、ＰＭＯＳトランジスタの形成領域１２にエクステンション領域４３、４４、ＮＭＯＳトランジスタの形成領域１３にエクステンション領域５３、５４を形成する。
【００７３】
具体的には、上記ＰＭＯＳトランジスタの形成領域１２上およびサイリスタ形成領域１４上にレジストマスク（図示せず）を形成し、上記ＮＭＯＳトランジスタの形成領域１３上を開口した状態で、このレジストマスクとともに、上記ゲート電極２３をイオン注入マスクにして、上記ＮＭＯＳトランジスタの形成領域１３の半導体基板１１にエクステンション領域５３、５４を形成する。
このイオン注入のとき、上記素子分離領域１５もイオン注入マスクの機能を有している。
上記イオン注入条件は、例えば、注入イオンにヒ素イオン（Ａｓ+）を用い、注入エネルギーを１ｋｅＶ、ドーズ量を５×１０15ｃｍ-2に設定した。もちろん所望のデバイス特性に合わせて適宜調整してよく、リンやアンチモン等の他のｎ型不純物を用いても良い。
また、ハローまたはポケットと呼ばれるイオン注入工程を追加しても良い。
その後、上記イオン注入マスクに用いた上記レジストマスクを除去する。
【００７４】
次に、活性化のアニールとして、例えば９００℃、５秒の急速昇降温装置によるアニールを行う。
このときの条件はドーパントの活性化が行える範囲でよい。
【００７５】
次に、上記ＮＭＯＳトランジスタの形成領域１３上およびサイリスタ形成領域１４上にレジストマスク（図示せず）を形成し、上記ＰＭＯＳトランジスタの形成領域１２上を開口した状態で、このレジストマスクとともに、上記ゲート電極２２をイオン注入マスクにして、上記ＰＭＯＳトランジスタの形成領域１２の半導体基板１１にエクステンション領域４３、４４を形成する。
このイオン注入のとき、上記素子分離領域１５もイオン注入マスクの機能を有している。
上記イオン注入条件は、例えば、注入イオンにホウ素イオン（Ｂ+）を用い、注入エネルギーを２ｋｅＶ、ドーズ量を５×１０15ｃｍ-2に設定した。もちろん所望のデバイス特性に合わせて適宜調整してよく、インジウム等の他のｐ型不純物を用いても良い。
また、ハローまたはポケットと呼ばれるイオン注入工程を追加しても良い。
その後、上記イオン注入マスクに用いた上記レジストマスクを除去する。
【００７６】
次に、活性化のアニールとして、例えば８００℃、１０秒の急速昇降温装置によるアニールを行う。
このときの条件はドーパントの活性化が行える範囲でよい。
【００７７】
上記エクステンション領域４３、４４、エクステンション領域５３、５４の形成では、それぞれを形成した後に行っている活性化アニールを、両方を形成した後に１回の活性化アニールとしても良い。またエクステンション領域４３、４４、エクステンション領域５３、５４はどちらを先に形成しても良い。
【００７８】
次に、図１２（６）に示すように、上記各ゲート電極２２のそれぞれの側壁に第２サイドウォール２６、２７を形成する。
例えば、各ゲート電極２３を被覆するようにサイドウォール形成膜を成膜した後、このサイドウォール形成膜をエッチバックすることで、上記第２サイドウォール２５、２６を形成することができる。
上記第２サイドウォール２５、２６は、酸化シリコン（ＳｉＯ2）または窒化シリコン（Ｓｉ3Ｎ4）のどちらで形成してもよく、またそれらの積層膜で形成してもよい。
また、剥離した第１サイドウォール２３、２４（前記図８（２）参照）とは膜種、膜厚を変えてもよい。
【００７９】
次に、上記ＰＭＯＳトランジスタの形成領域１２上およびサイリスタ形成領域１４上にレジストマスク（図示せず）を形成し、上記ＮＭＯＳトランジスタの形成領域１３上を開口した状態で、このレジストマスクとともに、上記ゲート電極２２、第２サイドウォール２５、２６をイオン注入マスクにして、上記ＮＭＯＳトランジスタの形成領域１３の半導体基板１１にソース・ドレイン領域５１、５２を、例えばエクステンション領域５３、５４よりも深く形成する。
このイオン注入のとき、上記素子分離領域１５もイオン注入マスクの機能を有している。
上記イオン注入条件は、例えば、注入イオンにリンイオン（Ｐ+）を用い、注入エネルギーを１０ｋｅＶ、ドーズ量を４×１０15ｃｍ-2に設定した。もちろん所望のデバイス特性に合わせて適宜調整してよく、ヒ素やアンチモン等の他のｎ型不純物を用いても良い。
その後、上記イオン注入マスクに用いた上記レジストマスクを除去する。
【００８０】
次に、活性化アニールを行う。この活性化アニールとしては、１０５０℃まで加熱した後、直ちに冷却過程に入るいわゆるスパイクアニールを行う。このときの条件はドーパントの活性化が行える範囲でよい。
【００８１】
次いで、上記ＮＭＯＳトランジスタの形成領域１３上およびサイリスタ形成領域１４上にレジストマスク（図示せず）を形成し、上記ＰＭＯＳトランジスタの形成領域１２上を開口した状態で、このレジストマスクとともに、上記ゲート電極２２、第２サイドウォール２５、２６をイオン注入マスクにして、上記ＰＭＯＳトランジスタの形成領域１２の半導体基板１１にソース・ドレイン領域４１、４２を、例えばエクステンション領域４３、４４よりも深く形成する。
このイオン注入のとき、上記素子分離領域１５もイオン注入マスクの機能を有している。
上記イオン注入条件は、例えば、注入イオンにホウ素イオン（Ｂ+）を用い、注入エネルギーを２ｋｅＶ、ドーズ量を４×１０15ｃｍ-2に設定した。もちろん所望のデバイス特性に合わせて適宜調整してよく、インジウム等の他のｎ型不純物を用いても良い。
その後、上記イオン注入マスクに用いた上記レジストマスクを除去する。
【００８２】
次に、活性化アニールを行う。この活性化アニールとしては、１０００℃まで加熱した後、直ちに冷却過程に入るいわゆるスパイクアニールを行う。このときの条件はドーパントの活性化が行える範囲でよい。
【００８３】
また、上記ＮＭＯＳトランジスタ活性化アニールとＰＭＯＳトランジスタの活性化アニールは同時に行っても良い。
【００８４】
またＮＭＯＳトランジスタの形成と、ＰＭＯＳトランジスタの形成の順は逆でも良い。
【００８５】
次に、通常の電極形成技術によって、第１ｐ型領域ｐ１に接続されるアノード電極（図示せず）と、第２ｎ型領域ｎ２に接続されるカソード電極（図示せず）とをそれぞれ形成する。
この際、両端部の第１ｐ型領域ｐ１と第２ｎ型領域ｎ２の露出させるため、各領域上の上記第１絶縁膜、第２絶縁膜を除去する。また、層間絶縁膜（図示せず）を形成する前に、ゲート電極２２上にハードマスクが形成されている場合にはそのハードマスクを除去し、各露出された第１ｐ型領域ｐ１、第２ｎ型領域ｎ２、各ゲート電極２２、各ソース・ドレイン領域４１、４２、５１、５２上に、サリサイド工程によってシリサイド（チタンシリサイド、コバルトシリサイド、ニッケルシリサイド等）を形成してもよい。その後、通常の配線工程を行う。
このようにして、半導体基板１１に、ＰＭＯＳトランジスタ３、ＮＭＯＳトランジスタ５、サイリスタＴが形成される。
【００８６】
上記第２製造方法では、第１サイドウォール２３、２４を利用してＭＯＳトランジスタのソース・ドレイン領域４１、４２、５１、５２とサイリスタＴを形成した後に第１サイドウォール２３、２４を除去してからＭＯＳトランジスタのエクステンション領域４３、４４、５３、５４を形成する。そして第２サイドウォール２５、２６を形成して、ＭＯＳトランジスタのソース・ドレイン領域４５、４６、５５、５６を形成するので、エクステンション領域４３、４４、５３、５４の形成は、エクステンション領域４３、４４、５３、５４に影響を及ぼすサイリスタＴの形成時にかかる熱工程が終了した後になるので、サイリスタＴの形成によるサーマルバジェットの問題が回避できる。
よって、ＭＯＳトランジスタ（ＰＭＯＳトランジスタ３、ＮＭＯＳトランジスタ５）の信頼性の向上が図れるという利点がある。
【００８７】
本発明の半導体装置の製造方法（第３製造方法）に係る一実施の形態（実施例）を、図１３〜図１９の製造工程断面図によって説明する。
【００８８】
図１３（１）に示すように、半導体基板１１には例えばシリコン基板を用いる。この半導体基板１１にＰＭＯＳトランジスタの形成領域１２、ＮＭＯＳトランジスタの形成領域１３、サイリスタ形成領域１４を分離する素子分離領域１５を形成する。
上記素子分離領域１５は、例えばＳＴＩ（Shallow Trench Isolation）構造で形成され、例えば３００ｎｍの深さに形成する。この素子分離領域１５の深さは、後に説明する第２ｐ型領域ｐ２、ウエル領域３１等によって適宜設定される。
【００８９】
次いで、ＰＭＯＳトランジスタの形成領域１２の上記半導体基板１１にｎ型ウエル領域１６を形成する。このｎ型ウエル領域１６は、例えば、レジストによりＮＭＯＳトランジスタの形成領域１３、サイリスタ形成領域１４上をマスクし、ＰＭＯＳトランジスタの形成領域１２上を開口したレジストマスク（図示せず）を形成し、このレジストマスクをイオン注入に用いて、イオン注入により形成される。
また、ＮＭＯＳトランジスタの形成領域１３の上記半導体基板１１にｐ型ウエル領域１７を形成する。このｐ型ウエル領域１７は、例えば、レジストによりＰＭＯＳトランジスタの形成領域１２、サイリスタ形成領域１４上をマスクし、ＮＭＯＳトランジスタの形成領域１３上を開口したレジストマスク（図示せず）を形成し、このレジストマスクを用いて、イオン注入により形成される。
また、サイリスタ形成領域１４の上記半導体基板１１にｎ型のウエル領域３１を形成する。このｎ型ウエル領域３１は、例えば、レジストによりＰＭＯＳトランジスタの形成領域１２、ＮＭＯＳトランジスタの形成領域１３上をマスクし、サイリスタ形成領域１４上を開口したレジストマスク（図示せず）を形成し、このレジストマスクを用いて、イオン注入により形成される。さらに上記レジストマスクを用いて、サイリスタ形成領域１４の半導体基板１１に、上記ｎ型のウエル領域３１上に接合するように、ｐ型領域を形成する。このｐ型領域がサイリスタの第２ｐ型領域ｐ２（第３領域）になる。
上記各ウエル領域および第２ｐ型領域ｐ２は、どれを先に形成してもよいし、可能であれば、サイリスタの第２ｐ型領域ｐ２およびＮＭＯＳトランジスタの形成領域１３のｐ型のウエル領域１７は同時に作製しても良い。
【００９０】
上記第２領域ｐ２は、例えば、ｐ型ドーパントとしてホウ素（Ｂ）を１×１０18ｃｍ-3程度のドーパント濃度に導入することで形成する。この第２領域ｐ２のドーパント濃度は、１×１０17ｃｍ-3から１×１０19ｃｍ-3程度が望ましいが、基本的には、後に説明する第２伝導型（ｎ型）の第１ｎ型領域のドーパント濃度より低いことが必要である。
また、上記ｐ型ドーパントは、ホウ素（Ｂ）の他に、インジウム（Ｉｎ）等のｐ型不純物が用いられる。
【００９１】
次に、上記半導体基板２１上にゲート絶縁膜２２を形成する。このゲート絶縁膜２２は、例えば酸化シリコン（ＳｉＯ2）膜で形成され、１ｎｍ〜１０ｎｍ程度の厚さに成膜される。
なお、上記ゲート絶縁膜２２は、酸化シリコン（ＳｉＯ2）に限らず、窒化酸化シリコン（ＳｉＯＮ）はもちろんのこと、酸化ハフニウム（ＨｆＯ2）、窒化酸化ハフニウム（ＨｆＯＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、ハフニウムシリケート（ＨｆＳｉＯ）、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ2Ｏ3）など通常のＣＭＯＳにおいて検討されているゲート絶縁膜材料を用いることもできる。
なお、ＰＭＯＳトランジスタのゲート絶縁膜とＮＭＯＳトランジスタのゲート絶縁膜とサイリスタのゲート絶縁膜とは、膜厚、膜種を変えてもよい。
【００９２】
次に、上記ＰＭＯＳトランジスタの形成領域１２、ＮＭＯＳトランジスタの形成領域１３、サイリスタ形成領域１４のそれぞれの上記ゲート絶縁膜２２上にゲート電極２３を形成する。上記ゲート電極２３は、例えば多結晶シリコンで形成される。または金属ゲート電極とすることもでき、また、フルシリサイドもしくは部分シリサイド等のシリサイド電極で形成することも、またシリコンゲルマニウム（ＳｉＧｅ）などで形成することもできる。
【００９３】
上記各ゲート電極２３は、例えば、上記ゲート絶縁膜２２上にゲート電極形成膜を成膜した後、通常のレジスト塗布、リソグラフィー技術によるエッチングマスクの形成、そのエッチングマスクを用いたエッチング技術により、上記ゲート電極形成膜をエッチング加工されて形成される。
このエッチング技術には、通常のドライエッチング技術を用いることができる。もしくはウエットエッチングにより形成することも可能である。
また、ゲート電極形成膜上にハードマスク（図示せず）として、酸化シリコン（ＳｉＯ2）膜または窒化シリコン（Ｓｉ3Ｎ4）膜等を形成してもよい。
その後、上記エッチングマスクを除去する。
【００９４】
次に、図１４（２）に示すように、上記各ゲート電極２２のそれぞれの側壁に第１サイドウォール２３、２４を形成する。例えば、各ゲート電極２２を被覆するようにサイドウォール形成膜を成膜した後、このサイドウォール形成膜をエッチバックすることで、上記第１サイドウォール２３、２４を形成することができる。
上記第１サイドウォール２３、２４は、酸化シリコン（ＳｉＯ2）または窒化シリコン（Ｓｉ3Ｎ4）のどちらで形成してもよく、またそれらの積層膜で形成してもよい。
【００９５】
次に、図１５（３）に示すように、上記サイリスタのゲート電極２２（２２Ｔ）の一方側の第２ｐ型領域ｐ２の少なくとも一部上に、エピタキシャル成長によって、第２伝導型（ｎ型）の第１ｎ型領域ｎ１を形成し、さらにエピタキシャル成長によって、第１ｎ型領域ｎ１上に、第１伝導型（ｐ型）の第１ｐ型領域ｐ１を形成する。
【００９６】
次いで、上記サイリスタのゲート電極２２Ｔの他方側の第２ｐ型領域ｐ２の少なくとも一部上に、エピタキシャル成長によって、第２伝導型（ｎ型）の第２ｎ型領域ｎ２を形成することで、サイリスタＴを完成させる。
【００９７】
以下、上記第１ｎ型領域ｎ１、第１ｐ型領域ｐ１および第２ｎ型領域ｎ２の具体的な形成方法を以下に説明する。
【００９８】
まず、上記半導体基板１１上に、上記各ゲート電極２２、各第１サイドウォール２３、２４等を被覆する第１絶縁膜（図示せず）を形成する。この第１絶縁膜は、例えば窒化シリコン膜で形成され、例えば２０ｎｍの厚さに形成される。
次いで、通常のレジスト塗布、リソグラフィー技術により、上記サイリスタのゲート電極２３Ｔの一方側の第２ｐ型領域ｐ２上を開口したエッチングマスク（図示せず）を形成する。その後、このエッチングマスクを用いたエッチング加工により、上記第２ｐ型領域ｐ２上の上記第１絶縁膜に開口部を形成する。このエッチング加工により、選択エピタキシャル成長部分のみ半導体基板１１（第２ｐ型領域ｐ２）面を露出させることができる。
ここでは一例として、上記第１絶縁膜に窒化シリコン膜を用いたが、これはエピタキシャル成長時に選択性を取るためであるので、選択性が維持できればその他の種類の絶縁膜や膜厚を用いることができる。
さらには、この工程はサイドウォール形成と同時に行うこともできる。その後、上記エッチングマスクを除去する。
【００９９】
次に、上記第２ｐ型領域ｐ２上の上記開口部に第２伝導型（ｎ型）の第１ｎ型領域ｎ１を形成する。
このとき必要に応じて、シリコン（Ｓｉ）基板表面をフッ酸（ＨＦ）などの薬液や水素（Ｈ2）ガスなどを用いてクリーニングを行ってもよい。
上記第１ｎ型領域ｎ１は、例えば選択エピタキシャル成長により形成され、膜中のヒ素（Ａｓ）濃度が５×１０18ｃｍ-3となるようにした。
このときの選択エピタキシャル成長条件は、例えばドーパントガスにアルシン（ＡｓＨ3）ガスを用い、成膜時の基板温度を例えば７５０℃に設定するとともに、原料ガスの供給量、成膜雰囲気の圧力等を調整して、膜厚は例えば１００ｎｍとした。
上記ドーパント（ヒ素）濃度は、１×１０17ｃｍ-3から１×１０20ｃｍ-3程度が望ましい。また上記膜厚は５０ｎｍ〜３００ｎｍ程度が望ましい。また、上記ドーパントには、アルシン（ＡｓＨ3）ガスの他に、ホスヒン（ＰＨ3）やｎ型不純物を含む有機ソースなどを用いることができる。
【０１００】
さらに、上記エピタキシャル成長に連続して、エピタキシャル成長により上記第１ｎ型領域ｎ１上に第１伝導型（ｐ型）の第１ｐ型領域ｐ１を形成する。
この第１ｐ型領域ｐ１は、例えば選択エピタキシャル成長により形成され、膜中のホウ素（Ｂ）濃度が１×１０20ｃｍ-3となるようにした。
このときの選択エピタキシャル成長条件は、例えばドーパントガスにジボラン（Ｂ2Ｈ6）ガスを用い、成膜時の基板温度を例えば７５０℃に設定するとともに、原料ガスの供給量、成膜雰囲気の圧力等を調整して、膜厚は例えば２００ｎｍとした。
上記ドーパント（ホウ素）濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましく、上記第１ｎ型領域ｎ１の不純物濃度より高濃度であることが好ましい。また上記膜厚は５０ｎｍ〜３００ｎｍ程度が望ましいが、第１ｐ型領域ｐ１がアノード電極として機能を果たせる範囲であればよい。
また、ドーパントの原料ガスとしては、有機ソースなど、ｐ型不純物を含む有機ソースなどを用いることができる。
【０１０１】
また第１ｐ型領域ｐ１を形成する前に、上記第１ｎ型領域ｎ１表面にウエット処理、またはドライエッチング等で前処理をしてもよい。
【０１０２】
次に上記各ゲート電極２２、第１サイドウォール２３、２４、上記第１絶縁膜等を被覆する第２絶縁膜（図示せず）を形成する。この第２絶縁膜は、例えば窒化シリコン膜で形成され、例えば２０ｎｍの厚さに形成される。
次いで、通常のレジスト塗布、リソグラフィー技術により、上記サイリスタのゲート電極２２Ｔの他方側の第２ｐ型領域ｐ２上を開口したエッチングマスク（図示せず）を形成する。
その後、このエッチングマスクを用いたエッチング加工により、上記第２ｐ型領域ｐ２上の上記第２絶縁膜、第１絶縁膜に開口部（図示せず）を形成する。このエッチング加工により、選択エピタキシャル成長部分のみ半導体基板１１（第２ｐ型領域ｐ２）面を露出させることができる。
ここでは一例として、上記第２絶縁膜に窒化シリコン膜を用いたが、これはエピタキシャル成長時に選択性を取るためであるので、選択性が維持できればその他の種類の絶縁膜や膜厚を用いることができる。
その後、上記エッチングマスクを除去する。
【０１０３】
次に、上記第２ｐ型領域ｐ２上の上記開口部に第２伝導型（ｎ型）の第２ｎ型領域ｎ２を形成する。
この第２ｎ型領域ｎ２は、例えばシリコンの選択エピタキシャル成長により形成され、シリコン膜中のヒ素（Ａｓ）濃度が１×１０20ｃｍ-3となるようにした。
このときの選択エピタキシャル成長条件は、例えばドーパントガスにアルシン（ＡｓＨ3）ガスを用い、シリコンエピタキシャル層の成膜時の基板温度を例えば７５０℃に設定するとともに、原料ガスの供給量、成膜雰囲気の圧力等を調整して、膜厚は例えば２００ｎｍとした。
上記ドーパント（ヒ素）濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。また上記膜厚は５０ｎｍ〜３００ｎｍ程度が望ましいが、第２ｎ型領域ｎ２がカソード電極として機能を果たせる範囲であればよい。
また、上記ドーパントガスはホスヒン（ＰＨ3）や有機ソースなど、ｎ型不純物を用いることができる。
また、上記第２ｎ型領域ｎ２を形成するエピタキシャル成長前に、必要に応じて、半導体基板１１表面を、フッ酸（ＨＦ）などの薬液や、水素（Ｈ2）ガスなどを用いてクリーニングを行ってもよい。
【０１０４】
また、上記実施例では、第１ｎ型領域ｎ１、第１ｐ型領域ｐ１、第２ｎ型領域ｎ２の順で作製したが、第２ｎ型領域ｎ２を先に形成した後に第１ｎ型領域ｎ１、第１ｐ型領域ｐ１の順に形成してもよい。
また、このとき必要に応じて、シリコン（Ｓｉ）基板表面をフッ酸（ＨＦ）などの薬液や水素（Ｈ2）ガスなどを用いてクリーニングを行ってもよい。
また、必要に応じて第１ｐ型領域ｐ１または第２ｎ型領域ｎ２を成膜した後、いずれかまたは両方に活性化アニールを行ってもよい。活性化のアニールとして例えば１０００℃まで急速加熱した後、直ちに冷却過程にはいるスパイクアニールを行う。このときのアニール条件は上記ドーパントの活性化が行える範囲でよい。
ここまででサイリスタＴの形成は完了する。
【０１０５】
次に、図１６（４）に示すように、上記ＰＭＯＳトランジスタの形成領域１２上およびサイリスタ形成領域１４上にレジストマスク（図示せず）を形成し、上記ＮＭＯＳトランジスタの形成領域１３上を開口した状態で、このレジストマスクとともに、上記ゲート電極２２、第１サイドウォール２３、２４をイオン注入マスクにして、上記ＮＭＯＳトランジスタの形成領域１３の半導体基板１１にソース・ドレイン領域５１、５２を形成する。
このイオン注入のとき、上記素子分離領域１５もイオン注入マスクの機能を有している。
上記イオン注入条件は、例えば、注入イオンにリンイオン（Ｐ+）を用い、注入エネルギーを１０ｋｅＶ、ドーズ量を４×１０15ｃｍ-2に設定した。もちろん所望のデバイス特性に合わせて適宜調整してよく、ヒ素やアンチモン等の他のｎ型不純物を用いても良い。
その後、上記イオン注入マスクに用いた上記レジストマスクを除去する。
【０１０６】
次に、活性化アニールを行う。この活性化アニールとしては、１０５０℃まで加熱した後、直ちに冷却過程に入るいわゆるスパイクアニールを行う。このときの条件はドーパントの活性化が行える範囲でよい。
【０１０７】
次いで、上記ＮＭＯＳトランジスタの形成領域１３上およびサイリスタ形成領域１４上にレジストマスク（図示せず）を形成し、上記ＰＭＯＳトランジスタの形成領域１２上を開口した状態で、このレジストマスクとともに、上記ゲート電極２２、第１サイドウォール２３、２４をイオン注入マスクにして、上記ＰＭＯＳトランジスタの形成領域１２の半導体基板１１にソース・ドレイン領域４１、４２を形成する。
このイオン注入のとき、上記素子分離領域１５もイオン注入マスクの機能を有している。
上記イオン注入条件は、例えば、注入イオンにホウ素イオン（Ｂ+）を用い、注入エネルギーを２ｋｅＶ、ドーズ量を４×１０15ｃｍ-2に設定した。もちろん所望のデバイス特性に合わせて適宜調整してよく、インジウム等の他のｎ型不純物を用いても良い。
その後、上記イオン注入マスクに用いた上記レジストマスクを除去する。
【０１０８】
次に、活性化アニールを行う。この活性化アニールとしては、１０００℃まで加熱した後、直ちに冷却過程に入るいわゆるスパイクアニールを行う。このときの条件はドーパントの活性化が行える範囲でよい。
【０１０９】
また、上記ＮＭＯＳトランジスタ活性化アニールとＰＭＯＳトランジスタの活性化アニールは同時に行っても良い。
【０１１０】
またＮＭＯＳトランジスタの形成と、ＰＭＯＳトランジスタの形成の順は逆でも良い。
【０１１１】
次に、図１７（５）に示すように、各ゲート電極２２の側部に形成されていた第１サイドウォール２４、２５〔前記図１６（３）参照〕を除去する。図面では第１サイドウォール２３、２４を除去した後の状態を示した。
【０１１２】
第１サイドウォール２３、２４が窒化シリコンの場合、熱燐酸やエチレングリコールと弗酸の混合液をエッチング液に用いたウエットエッチングにより除去する。もしくはフッ化炭素（ＣＦ）系のガスを用いたドライエッチング（例えば反応性イオンエッチング（ＲＩＥ）もしくはケミカルドライエッチング（ＣＤＥ））により除去してもよい。
また、第１サイドウォール２３、２４が酸化シリコン（ＳｉＯ2）の場合、フッ酸をエッチング液に用いたウエットエッチングにより除去する。もしくはフッ化炭素（ＣＦ）系のガスを用いたドライエッチング（例えば反応性イオンエッチング（ＲＩＥ）もしくはケミカルドライエッチング（ＣＤＥ））により除去してもよい。
次に、図１８（６）に示すように、ＰＭＯＳトランジスタの形成領域１２にエクステンション領域４３、４４、ＮＭＯＳトランジスタの形成領域１３にエクステンション領域５３、５４を形成する。
【０１１３】
具体的には、上記ＰＭＯＳトランジスタの形成領域１２上およびサイリスタ形成領域１４上にレジストマスク（図示せず）を形成し、上記ＮＭＯＳトランジスタの形成領域１３上を開口した状態で、このレジストマスクとともに、上記ゲート電極２２をイオン注入マスクにして、上記ＮＭＯＳトランジスタの形成領域１３の半導体基板１１にエクステンション領域５３、５４を形成する。
このイオン注入のとき、上記素子分離領域１５もイオン注入マスクの機能を有している。
上記イオン注入条件は、例えば、注入イオンにヒ素イオン（Ａｓ+）を用い、注入エネルギーを１ｋｅＶ、ドーズ量を５×１０15ｃｍ-2に設定した。もちろん所望のデバイス特性に合わせて適宜調整してよく、リンやアンチモン等の他のｎ型不純物を用いても良い。
また、ハローまたはポケットと呼ばれるイオン注入工程を追加しても良い。
その後、上記イオン注入マスクに用いた上記レジストマスクを除去する。
【０１１４】
次に、活性化のアニールとして、例えば９００℃、５秒の急速昇降温装置によるアニールを行う。
このときの条件はドーパントの活性化が行える範囲でよい。
【０１１５】
次に、上記ＮＭＯＳトランジスタの形成領域１３上およびサイリスタ形成領域１４上にレジストマスク（図示せず）を形成し、上記ＰＭＯＳトランジスタの形成領域１２上を開口した状態で、このレジストマスクとともに、上記ゲート電極２３をイオン注入マスクにして、上記ＰＭＯＳトランジスタの形成領域１２の半導体基板１１にエクステンション領域４３、４４を形成する。
このイオン注入のとき、上記素子分離領域１５もイオン注入マスクの機能を有している。
上記イオン注入条件は、例えば、注入イオンにホウ素イオン（Ｂ+）を用い、注入エネルギーを２ｋｅＶ、ドーズ量を１×１０15ｃｍ-2に設定した。もちろん所望のデバイス特性に合わせて適宜調整してよく、インジウム等の他のｐ型不純物を用いても良い。
また、ハローまたはポケットと呼ばれるイオン注入工程を追加しても良い。
その後、上記イオン注入マスクに用いた上記レジストマスクを除去する。
【０１１６】
次に、活性化のアニールとして、例えば８００℃、１０秒の急速昇降温装置によるアニールを行う。
このときの条件はドーパントの活性化が行える範囲でよい。
【０１１７】
上記エクステンション領域４３、４４、エクステンション領域５３、５４の形成では、それぞれを形成した後に行っている活性化アニールを、両方を形成した後に１回の活性化アニールとしても良い。またエクステンション領域４３、４４、エクステンション領域５３、５４はどちらを先に形成しても良い。
【０１１８】
次に、図１９（７）に示すように、上記各ゲート電極２２のそれぞれの側壁に第２サイドウォール２５、２６を形成する。
例えば、各ゲート電極２２を被覆するようにサイドウォール形成膜を成膜した後、このサイドウォール形成膜をエッチバックすることで、上記第２サイドウォール２５、２６を形成することができる。
上記第２サイドウォール２５、２６は、酸化シリコン（ＳｉＯ2）または窒化シリコン（Ｓｉ3Ｎ4）のどちらで形成してもよく、またそれらの積層膜で形成してもよい。
また、剥離した第１サイドウォール２３、２４（前記図１４（２）参照）とは膜種、膜厚を変えてもよい。
【０１１９】
次に、通常の電極形成技術によって、第１ｐ型領域ｐ１に接続されるアノード電極（図示せず）と、第２ｎ型領域ｎ２に接続されるカソード電極（図示せず）とをそれぞれ形成する。
この際、両端部の第１ｐ型領域ｐ１と第２ｎ型領域ｎ２の露出させるため、各領域上の上記第１絶縁膜、第２絶縁膜を除去する。また、層間絶縁膜（図示せず）を形成する前に、ゲート電極２２上にハードマスクが形成されている場合にはそのハードマスクを除去し、各露出された第１ｐ型領域ｐ１、第２ｎ型領域ｎ２、各ゲート電極２２、各ソース・ドレイン領域４１、４２、５１、５２上に、サリサイド工程によってシリサイド（チタンシリサイド、コバルトシリサイド、ニッケルシリサイド等）を形成してもよい。その後、通常の配線工程を行う。
このようにして、半導体基板１１に、ＰＭＯＳトランジスタ３、ＮＭＯＳトランジスタ５、サイリスタＴが形成される。
【０１２０】
上記第３製造方法では、第１サイドウォール２４、２５を利用してサイリスタＴを形成した後に第１サイドウォール２３、２４を除去してからＭＯＳトランジスタのエクステンション領域４３、４４、５３、５４を形成する。そして第２サイドウォール２６、２７を形成して、ＭＯＳトランジスタのソース・ドレイン領域４５、４６、５５、５６を形成する。このため、エクステンション領域４３、４４、５３、５４の形成は、エクステンション領域４３、４４、５３、５４に影響を及ぼすサイリスタＴの形成時にかかる熱工程が終了した後になるので、サイリスタＴの形成によるサーマルバジェットの問題が回避できる。
よって、ＭＯＳトランジスタ（ＰＭＯＳトランジスタ３、ＮＭＯＳトランジスタ５）の信頼性の向上が図れるという利点がある。
【０１２１】
また、上記第１製造方法、第２製造方法および第３製造方法は、エクステンション領域４３、４４、５３、５４およびソース・ドレイン領域４１、４２、５１、５２に許容されるサーマルバジェットに依存する。基本的にサーマルバジェットが厳しい順にならべると、ＰＭＯＳエクステンション、ＮＭＯＳエクステンション領域、ＰＭＯＳソースドレイン、ＮＭＯＳソースドレインの順である。
また、上記第１〜第３製造方法のうち、最もスケーリングに強い構造を取り得るのは、第３製造方法で形成した場合である。
第２製造方法では、サイリスタＴを形成するために用いる第１サイドウォール２４、２５と、ソース・ドレイン領域４１、４２、５１、５２を作製するために用いる第２サイドウォール２６、２７とを変える（膜厚、膜種）ことができるため、トランジスタ特性に必要なサイドウォール膜厚を独立して設定できる利点がある。
上記第２製造方法および第３製造方法の場合は、エクステンション領域４３、４４、５３、５４とソース・ドレイン領域４１、４２、５１、５２の活性化を同時に行うこともできるという利点がある。
【０１２２】
上記各実施例においては、サイリスタＴを形成するときには、第１ｎ型領域ｎ１、第１ｐ型領域ｐ１、第２ｎ型領域ｎ２をエピタキシャル成長により形成したが、第１ｐ型領域ｐ１のみエピタキシャル成長で形成し、第１ｎ型領域ｎ１、第２ｐ型領域ｐ２、第２ｎ型領域ｎ２をイオン注入法で形成してもよい。また第１ｐ型領域ｐ１と第１ｎ型領域ｎ１のみエピタキシャル成長で形成し、第２ｐ型領域ｐ２、第２ｎ型領域ｎ２をイオン注入法で形成してもよい。また全ての領域（第１ｎ型領域ｎ１、第１ｐ型領域ｐ１、第２ｎ型領域ｎ２、第２ｐ型領域ｐ２）をエピタキシャル成長で作成してもよく、またはイオン注入法で作成してもよい。
【０１２３】
上記各実施例のサイリスタＴにおいて、ｎ型をｐ型とし、ｐ型をｎ型としてもよい。
【０１２４】
上記各実施例では、半導体基板１１にバルクシリコン（Bulk-Si）ウエハを用いたが、ＳＯＩ基板やＧｅＯＩ（Germanium On Insulator）基板、ＳｉＧｅＯＩ（Silicon Germanium On Insulator）基板で作成してもよい。
【０１２５】
上記各実施例では、サイリスタＴとともにＭＯＳトランジスタとしてＰＭＯＳトランジスタ３とＮＭＯＳトランジスタ５を形成する場合を説明したが、サイリスタＴとともにＰＭＯＳトランジスタを形成する場合、もしくはサイリスタＴとＮＭＯＳトランジスタを形成する場合にも、本発明は適用できる。
【図面の簡単な説明】
【０１２６】
【図１】本発明の半導体装置の製造方法（第１製造方法）に係る一実施の形態（実施例）を示した製造工程断面図である。
【図２】本発明の半導体装置の製造方法（第１製造方法）に係る一実施の形態（実施例）を示した製造工程断面図である。
【図３】本発明の半導体装置の製造方法（第１製造方法）に係る一実施の形態（実施例）を示した製造工程断面図である。
【図４】本発明の半導体装置の製造方法（第１製造方法）に係る一実施の形態（実施例）を示した製造工程断面図である。
【図５】本発明の半導体装置の製造方法（第１製造方法）に係る一実施の形態（実施例）を示した製造工程断面図である。
【図６】本発明の半導体装置の製造方法（第１製造方法）に係る一実施の形態（実施例）を示した製造工程断面図である。
【図７】本発明の半導体装置の製造方法（第２製造方法）に係る一実施の形態（実施例）を示した製造工程断面図である。
【図８】本発明の半導体装置の製造方法（第２製造方法）に係る一実施の形態（実施例）を示した製造工程断面図である。
【図９】本発明の半導体装置の製造方法（第２製造方法）に係る一実施の形態（実施例）を示した製造工程断面図である。
【図１０】本発明の半導体装置の製造方法（第２製造方法）に係る一実施の形態（実施例）を示した製造工程断面図である。
【図１１】本発明の半導体装置の製造方法（第２製造方法）に係る一実施の形態（実施例）を示した製造工程断面図である。
【図１２】本発明の半導体装置の製造方法（第２製造方法）に係る一実施の形態（実施例）を示した製造工程断面図である。
【図１３】本発明の半導体装置の製造方法（第３製造方法）に係る一実施の形態（実施例）を示した製造工程断面図である。
【図１４】本発明の半導体装置の製造方法（第３製造方法）に係る一実施の形態（実施例）を示した製造工程断面図である。
【図１５】本発明の半導体装置の製造方法（第３製造方法）に係る一実施の形態（実施例）を示した製造工程断面図である。
【図１６】本発明の半導体装置の製造方法（第３製造方法）に係る一実施の形態（実施例）を示した製造工程断面図である。
【図１７】本発明の半導体装置の製造方法（第３製造方法）に係る一実施の形態（実施例）を示した製造工程断面図である。
【図１８】本発明の半導体装置の製造方法（第３製造方法）に係る一実施の形態（実施例）を示した製造工程断面図である。
【図１９】本発明の半導体装置の製造方法（第３製造方法）に係る一実施の形態（実施例）を示した製造工程断面図である。
【符号の説明】
【０１２７】
１…半導体装置、３…ＰＭＯＳトランジスタ、５…ＮＭＯＳトランジスタ、１１…半導体基板、１２…素子分離領域、１４…サイリスタ形成領域、２１…ゲート絶縁膜、２２…ゲート電極、２３、２４…第１サイドウォール、２５、２６…第２サイドウォール、４１、４２、５１、５２…エクステンション領域、４３、４４、５３、５４…ソース・ドレイン領域、ｐ１…第１領域（第１ｐ型領域）、ｎ１…第２領域（第１ｎ型領域）、ｐ２…第３領域（第２ｐ型領域）、ｎ２…第４領域（第２ｎ型領域）、Ｔ…サイリスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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