(57)【要約】【課題】本発明は、出力電圧のオーバーシュート及びアンダーシュートを抑制した出力バッファ回路を提供することを目的とする。【解決手段】出力バッファ回路は、ゲート端が制御ノードに接続され、ソース端が第１の電位に接続され、ドレイン端が出力ノードに接続される出力トランジスタと、入力信号の論理値の変化に応答して制御ノードを第１の電位から第２の電位に変化させる第１の制御回路と、入力信号の論理値の変化に応答して制御ノードを第３の電位に設定する第２の制御回路を含む。第２の電位は第１の電位と第３の電位との間の電位であり、第２の制御回路により制御ノードの電位を変化させる速度は、第１の制御回路により制御ノードの電位を変化させる速度よりも遅いことを特徴とする。【選択図】図５
2009077043.tif 000002
【特許請求の範囲】
【請求項１】
ゲート端が制御ノードに接続され、ソース端が第１の電位に接続され、ドレイン端が出力ノードに接続される出力トランジスタと、
入力信号の論理値の変化に応答して該制御ノードを該第１の電位から第２の電位に変化させる第１の制御回路と、
該入力信号の論理値の変化に応答して該制御ノードを第３の電位に設定する第２の制御回路
を含み、該第２の電位は該第１の電位と該第３の電位との間の電位であり、該第２の制御回路により該制御ノードの電位を変化させる速度は、該第１の制御回路により該制御ノードの電位を変化させる速度よりも遅いことを特徴とする出力バッファ回路。
【請求項２】
前記出力トランジスタを第１の出力トランジスタ、前記制御ノードを第１の制御ノードとし、
ゲート端が第２の制御ノードに接続され、ソース端が前記第３の電位に接続され、ドレイン端が前記出力ノードに接続される第２の出力トランジスタと、
入力信号の論理値の変化に応答して該第２の制御ノードを該第３の電位から第４の電位に変化させる第３の制御回路と、
該入力信号の論理値の変化に応答して該第２の制御ノードを前記第１の電位に設定する第４の制御回路
を更に含み、該第４の電位は該第１の電位と該第３の電位との間の電位であり、該第４の制御回路により該第２の制御ノードの電位を変化させる速度は、該第３の制御回路により該第２の制御ノードの電位を変化させる速度よりも遅いことを特徴とする請求項１記載の出力バッファ回路。
【請求項３】
前記第１の出力トランジスタはＰＭＯＳトランジスタであり、前記第２の出力トランジスタはＮＭＯＳトランジスタであり、前記第１の電位は電源電位であり、前記第３の電位はグランド電位であることを特徴とする請求項２記載の出力バッファ回路。
【請求項４】
前記第１の制御回路は、
ゲート端に前記入力信号を受け取り、ソース端が前記第１の電位に接続され、ドレイン端が前記制御ノードに接続される第１のトランジスタと、
ゲート端に該入力信号を受け取り、ドレイン端が該制御ノードに結合され、ソース端が前記第３の電位に結合される第２のトランジスタと、
該第２のトランジスタに直列に接続され、両端の端子間の電位差が所定の大きさ以下にならないよう構成された素子
を含むことを特徴とする請求項１記載の出力バッファ回路。
【請求項５】
前記素子は、ゲート端とドレイン端とが接続されたダイオード接続のトランジスタであることを特徴とする請求項４記載の出力バッファ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般にパルス回路に関し、詳しくは半導体集積回路に用いられる出力バッファ回路に関する。
【背景技術】
【０００２】
半導体集積回路装置は、外部に信号を出力するための出力バッファ回路を備えている。半導体集積回路は、高い集積度を実現するために非常に小さいサイズの素子で構成されるが、そのような小さなサイズの素子を出力素子として用いたのでは、外部の巨大な負荷を駆動することができない。従って、外部の巨大な負荷を駆動できるようなサイズの素子で構成された出力バッファ回路が必要となる。
【０００３】
図１は、ＣＭＯＳインバータにより構成された出力バッファ回路の回路図である。図１の出力バッファ回路１０は、ＰＭＯＳトランジスタ１１、ＮＭＯＳトランジスタ１２、インバータ１３、及びインバータ１４を含む。入力信号ＡＰＸは、インバータ１３を介してＰＭＯＳトランジスタ１１のゲートに印加され、入力信号ＡＮＸは、インバータ１４を介してＮＭＯＳトランジスタ１２のゲートに印加される。ＰＭＯＳトランジスタ１１のチャネルとＮＭＯＳトランジスタ１２のチャネルとは直列に接続されており、ＰＭＯＳトランジスタ１１のドレインとＮＭＯＳトランジスタ１２のドレインとの結合点が出力バッファ回路１０の出力ノード１５となる。出力ノード１５はボンディングワイヤ等のインダクタンス１６を介して出力端子１７に接続される。
【０００４】
図２は、図１の入力信号の信号波形を示す図である。図２において横軸は時間を示し、縦軸は電圧を示す。信号出力をする場合に、入力信号ＡＰＸ及びＡＮＸは同一の論理の信号となる。図２に示される例では、ＬＯＷからＨＩＧＨに変化する入力信号ＡＰＸ及びＡＮＸを示してある。
【０００５】
図２のような入力信号ＡＰＸ及びＡＮＸが与えられると、インバータ１３の出力ＡＰ及びインバータ１４の出力ＡＮがＨＩＧＨからＬＯＷへ遷移する。この信号遷移に応答して、ＰＭＯＳトランジスタ１１がＯＦＦからＯＮへ遷移し、ＮＭＯＳトランジスタ１２はＯＮからＯＦＦに遷移する。その結果、インダクタンス成分がゼロである理想的な場合の出力バッファ回路１０の出力電圧は、図３に示すようにＬＯＷからＨＩＧＨに滑らかに遷移する波形となる。
【０００６】
図１にインダクタンス１６として示されるように、現実のシステムにはゼロでないインダクタンス成分が存在する。この場合の出力バッファ回路１０の出力電圧は、図４に示すように、出力バッファ回路１０の駆動電位を越えた電位に到達するような、オーバーシュートした波形となる。これは、インダクタンス１６が現在の電流量を維持するような特性（電流変化を抑制するような特性）を有するために、出力ノード１５の電圧が上がり電流が出力ノード１５からインダクタンス１６を介して出力端子１７に向かって流れると、インダクタンス１６はこの電流の流れを維持するように作用するからである。この結果、出力端子１７の電圧が電源電位ＶＤＤに到達した後も、インダクタンス１６は出力ノード１５から出力端子１７に向かって電流を流し続けるように作用し、出力端子１７の電圧がオーバーシュートする。その後、インダクタンス１６に磁束として蓄積されたエネルギーが全て放出されて消滅すると、オーバーシュートした高い電位側の出力端子１７から低い電位側の出力ノード１５に向かい逆方向に電流が流れ、再度のインダクタンス１６の作用により、今度は出力ノード１５側の電位がオーバーシュートする。これを繰り返すことにより、出力ノード１５及び出力端子１７の電位が振動することになる。
【０００７】
出力端子１７の電位が図４に示されるように振動すると、信号受信側における受信電位が、ＨＩＧＨとして検出される閾値のレベルを下回ってしまう場合がある。この場合、本来はＨＩＧＨとして検出されるべき受信側の信号検出値が、ＨＩＧＨとＬＯＷとの間で変動してしまうことになる。
【０００８】
図４に示す場合とは逆に出力バッファ回路１０の出力信号の電位がＨＩＧＨからＬＯＷに変化する場合にも、同様にしてアンダーシュートが発生し、出力端子１７の電位が振動してしまう。この場合、本来はＬＯＷとして検出されるべき受信側の信号検出値が、ＬＯＷとＨＩＧＨとの間で変動してしまうことになる。
【０００９】
上記のような不具合を緩和する方法として、出力段のゲート入力（図１のＡＰ及びＡＮ）の立ち上がり／立ち下がりの傾きを緩やかにして、出力電流量を小さく抑える方法がある。出力電流量を小さくすることにより、インダクタンス１６に蓄積される磁束エネルギーを小さくして、オーバーシュートを小さく抑えることができる。しかしこのような構成では、出力バッファ回路１０の出力が規定のレベルに達するまでの時間が当然のことながら遅れてしまい、厳しいタイミング制約が課せられるシステムには適用できない。また出力バッファ回路１０の出力端子にダンピング抵抗を挿入する方法もあるが、プルアップ或はプルダウンされるバスを使用する場合には、ダンピング抵抗によるＩＲドロップが発生し、バスがフルスイングしないという問題が生じる。
【特許文献１】特開平０５−２４３９４０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
以上を鑑みて本発明は、出力電圧のオーバーシュート及びアンダーシュートを抑制した出力バッファ回路を提供することを目的とする。
【課題を解決するための手段】
【００１１】
出力バッファ回路は、ゲート端が制御ノードに接続され、ソース端が第１の電位に接続され、ドレイン端が出力ノードに接続される出力トランジスタと、入力信号の論理値の変化に応答して該制御ノードを該第１の電位から第２の電位に変化させる第１の制御回路と、該入力信号の論理値の変化に応答して該制御ノードを第３の電位に設定する第２の制御回路を含み、該第２の電位は該第１の電位と該第３の電位との間の電位であり、該第２の制御回路により該制御ノードの電位を変化させる速度は、該第１の制御回路により該制御ノードの電位を変化させる速度よりも遅いことを特徴とする。
【発明の効果】
【００１２】
本発明の少なくとも１つの実施例によれば、制御ノードの電位を第１の電位から第２の電位に急速に変化させた後に、第２の電位から第３の電位に緩やかに変化させるので、出力バッファ回路の出力電位が目標電位に到達する前に出力端子部分のインダクタンスに流れる電流を十分に小さくして、出力端子における電圧のオーバーシュート又はアンダーシュートを抑制することができる。また、この出力バッファ回路においてサイズが一番大きい出力段の回路構成については、従来の回路構成から変更なく利用できるので、レイアウト面積的にオーバーヘッドを小さく抑えることができる。また、従来の構成と比較して貫通電流を小さく抑えることができる。
【発明を実施するための最良の形態】
【００１３】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【００１４】
図５は、本発明による出力バッファ回路の第１の実施例の回路図である。図５の出力バッファ回路２０は、ＰＭＯＳトランジスタ２１、ＮＭＯＳトランジスタ２２、ＰＭＯＳトランジスタ２３乃至２６、ＮＭＯＳトランジスタ２７乃至３０、及び抵抗素子３１及び３２を含む。ＰＭＯＳトランジスタ２１のチャネルとＮＭＯＳトランジスタ２２のチャネルとは直列に接続されており、ＰＭＯＳトランジスタ２１のドレイン端とＮＭＯＳトランジスタ２２のドレイン端との結合点が出力バッファ回路２０の出力ノード３３となる。出力ノード３３はボンディングワイヤ等のインダクタンス４０を介して出力端子４１に接続される。
【００１５】
ＰＭＯＳトランジスタ２３及びＮＭＯＳトランジスタ２８及び２９が第１の制御回路を構成し、ＮＭＯＳトランジスタ３０及び抵抗素子３１が第２の制御回路を構成する。また、ＰＭＯＳトランジスタ２４及び２５及びＮＭＯＳトランジスタ２７が第３の制御回路を構成し、ＰＭＯＳトランジスタ２６及び抵抗素子３２が第４の制御回路を構成する。
【００１６】
第１及び第２の制御回路は、入力信号ＡＰＸに基づいて、第１の制御ノード３５（ＰＭＯＳトランジスタ２１のゲート端）の電位ＡＰを制御する。具体的には、第１の制御回路は、入力信号ＡＰＸの論理値の変化（ＬＯＷからＨＩＧＨへの変化）に応答して第１の制御ノード３５を第１の電位（ＶＤＤ）から第２の電位に変化させるように機能し、第２の制御回路は、入力信号ＡＰＸの論理値の変化（ＬＯＷからＨＩＧＨへの変化）に応答して第１の制御ノード３５を第３の電位（ＶＳＳ）に設定するように機能する。この際、第２の電位は第１の電位（ＶＤＤ）と第３の電位（ＶＳＳ）との間の電位である。また第２の制御回路により第１の制御ノード３５の電位を変化させる速度は、第１の制御回路により第１の制御ノード３５の電位を変化させる速度よりも遅いように構成される。この第２の電位は、第３の電位（ＶＳＳ）よりもＮＭＯＳトランジスタ２９の閾値電圧分だけ高い電位である。ダイオード接続のＮＭＯＳトランジスタ２９が設けられているために、第１の制御回路は第１の制御ノード３５の電位を第２の電位までしか下げることができない。この第１及び第２の制御回路の動作については後ほど詳細に説明する。
【００１７】
また第３及び第４の制御回路は、入力信号ＡＮＸに基づいて、第２の制御ノード３６（ＮＭＯＳトランジスタ２２のゲート端）の電位ＡＮを制御する。具体的には、第３の制御回路は、入力信号ＡＮＸの論理値の変化（ＨＩＧＨからＬＯＷへの変化）に応答して第２の制御ノード３６を第３の電位（ＶＳＳ）から第４の電位に変化させるように機能し、第４の制御回路は、入力信号ＡＮＸの論理値の変化（ＬＯＷからＨＩＧＨへの変化）に応答して第２の制御ノード３６を第１の電位（ＶＤＤ）に設定するように機能する。この際、第４の電位は第１の電位（ＶＤＤ）と第３の電位（ＶＳＳ）との間の電位であり、第４の制御回路により第２の制御ノード３６の電位を変化させる速度は、第３の制御回路により第２の制御ノード３６の電位を変化させる速度よりも遅いように構成される。この第４の電位は、第１の電位（ＶＤＤ）よりもＰＭＯＳトランジスタ２４の閾値電圧分だけ低い電位である。ダイオード接続のＰＭＯＳトランジスタ２４が設けられているために、第３の制御回路は第２の制御ノード３６の電位を第４の電位までしか上げることができない。この第３及び第４の制御回路の動作については後ほど詳細に説明する。
【００１８】
図６は、図５の入力信号の信号波形を示す図である。図６において横軸は時間を示し、縦軸は電圧を示す。信号出力をする場合に、入力信号ＡＰＸ及びＡＮＸは同一の論理の信号となる。図６に示される例では、ＬＯＷからＨＩＧＨに変化する入力信号ＡＰＸ及びＡＮＸを示してある。
【００１９】
図６のような入力信号ＡＰＸが与えられると、図５においてＰＭＯＳトランジスタ２３が導通状態から非導通状態に遷移し、ＮＭＯＳトランジスタ２８が非導通状態から導通状態に遷移する。その結果、第１の制御ノード３５（ＰＭＯＳトランジスタ２１のゲート端）の電位ＡＰはＶＤＤからＶＳＳに向かい下降する。ここで、ダイオード接続されたＮＭＯＳトランジスタ２９がＮＭＯＳトランジスタ２８と直列に、第１の制御ノード３５とグランド電位ＶＳＳとの間に挿入されている。従って、第１の制御回路（ＰＭＯＳトランジスタ２３、ＮＭＯＳトランジスタ２８、及びＮＭＯＳトランジスタ２９）を介しては、第１の制御ノード３５の電位ＡＰは、ＶＳＳよりもＮＭＯＳトランジスタ２９の閾値電圧だけ高い電位までしか下降しない。
【００２０】
上記動作と並行して、入力信号ＡＰＸのＬＯＷからＨＩＧＨへの遷移に応答して、ＮＭＯＳトランジスタ３０が非導通状態から導通状態に遷移している。従って、第２の制御回路（ＮＭＯＳトランジスタ３０及び抵抗素子３１）を介して、第１の制御ノード３５の電位ＡＰがグランド電位ＶＳＳに設定される。但し、抵抗素子３１がＮＭＯＳトランジスタ３０に対して直列に設けられているために、第２の制御回路が電位ＡＰを変化させる速度は、第１の制御回路が電位ＡＰを変化させる速度に比較して十分に遅い。その結果、第１の制御ノード３５の電位ＡＰは、まず第１の制御回路によりＶＤＤから所定の電位（ＶＳＳ＋閾値電圧）まで急速に下降し、その後第２の制御回路により、所定の電位（ＶＳＳ＋閾値電圧）からＶＳＳまで緩やかに下降することになる。
【００２１】
図７は、第１の制御ノード３５の電位ＡＰの変化を示す図である。図６に示すように入力信号ＡＰＸが遷移すると、上記説明したように、第１の制御回路の働きにより、第１の制御ノード３５の電位ＡＰはＶＤＤから所定の電位（ＶＳＳ＋閾値電圧ΔＶａｐ）まで急速に下降する。その後第２の制御回路により、所定の電位（ＶＳＳ＋閾値電圧ΔＶａｐ）からＶＳＳまで緩やかに下降する。
【００２２】
なお図５の出力バッファ回路２０において、ＮＭＯＳトランジスタ２２のゲート端（第２の制御ノード３６）を制御する回路部分については、入力信号ＡＮＸが図６に示すようにＬＯＷからＨＩＧＨに遷移すると、ＮＭＯＳトランジスタ２７が非導通状態から導通状態に遷移する。従って、第２の制御ノード３６の電位ＡＮは、ＶＤＤからＶＳＳまで急速に変化することになる。即ち、ＮＭＯＳトランジスタ２２は急速に導通状態から非導通状態に変化する。
【００２３】
図５にインダクタンス４０として示されるように、現実のシステムにはゼロでないインダクタンス成分が存在する。しかし図５の出力バッファ回路２０は、図７に示されるように第１の制御ノード３５の電位ＡＰを緩やかにＶＳＳに接近させていくので、出力端子４１における電圧のオーバーシュートを抑制することができる。出力ノード３３の電圧が上がり電流が出力ノード３３からインダクタンス４０を介して出力端子４１に向かって流れると、インダクタンス４０はこの電流の流れを維持するように作用する。しかしながら、第１の制御ノード３５の電位ＡＰが緩やかにＶＳＳに接近していくので、出力ノード３３の電位は緩やかにＶＤＤに接近していくことになり、出力端子４１の電圧が電源電位ＶＤＤに到達する前から、インダクタンス４０を流れる電流は徐々に減少していく。出力端子４１の電圧が電源電位ＶＤＤに到達した時点では、インダクタンス４０を流れる電流は十分に小さくなっており、インダクタンス４０に蓄積されている磁束エネルギーは小さい。従って、出力ノード３３から出力端子４１に向かって電流を流し続ける力は弱く、出力端子４１の電圧のオーバーシュートが抑制される。
【００２４】
図８は、入力信号の信号波形の別の例を示す図である。図８に示される例では、ＨＩＧＨからＬＯＷに変化する入力信号ＡＰＸ及びＡＮＸを示してある。
【００２５】
図８のような入力信号ＡＮＸが与えられると、図５においてＮＭＯＳトランジスタ２７が導通状態から非導通状態に遷移し、ＰＭＯＳトランジスタ２５が非導通状態から導通状態に遷移する。その結果、第２の制御ノード３６（ＮＭＯＳトランジスタ２２のゲート端）の電位ＡＮはＶＳＳからＶＤＤに向かい上昇する。ここで、ダイオード接続されたＰＭＯＳトランジスタ２４がＰＭＯＳトランジスタ２５と直列に、第２の制御ノード３６と電源電位ＶＤＤとの間に挿入されている。従って、第３の制御回路（ＮＭＯＳトランジスタ２７、ＰＭＯＳトランジスタ２５、及びＰＭＯＳトランジスタ２４）を介しては、第２の制御ノード３６の電位ＡＮは、ＶＤＤよりもＰＭＯＳトランジスタ２４の閾値電圧だけ低い電位までしか上昇しない。
【００２６】
上記動作と並行して、入力信号ＡＮＸのＨＩＧＨからＬＯＷへの遷移に応答して、ＰＭＯＳトランジスタ２６が非導通状態から導通状態に遷移している。従って、第４の制御回路（ＰＭＯＳトランジスタ２６及び抵抗素子３２）を介して、第２の制御ノード３６の電位ＡＮが電源電位ＶＤＤに設定される。但し、抵抗素子３２がＰＭＯＳトランジスタ２６に対して直列に設けられているために、第４の制御回路が電位ＡＮを変化させる速度は、第３の制御回路が電位ＡＮを変化させる速度に比較して十分に遅い。その結果、第２の制御ノード３６の電位ＡＮは、まず第３の制御回路によりＶＳＳから所定の電位（ＶＤＤ−閾値電圧）まで急速に上昇し、その後第４の制御回路により、所定の電位（ＶＤＤ−閾値電圧）からＶＤＤまで緩やかに上昇することになる。
【００２７】
図９は、第２の制御ノード３６の電位ＡＮの変化を示す図である。図８に示すように入力信号ＡＮＸが遷移すると、上記説明したように、第３の制御回路の働きにより、第２の制御ノード３６の電位ＡＮはＶＳＳから所定の電位（ＶＤＤ−閾値電圧ΔＶａｎ）まで急速に上昇する。その後第４の制御回路により、所定の電位（ＶＤＤ−閾値電圧ΔＶａｎ）からＶＤＤまで緩やかに上昇する。
【００２８】
なお図５の出力バッファ回路２０において、ＰＭＯＳトランジスタ２１のゲート端（第１の制御ノード３５）を制御する回路部分については、入力信号ＡＰＸが図８に示すようにＨＩＧＨからＬＯＷに遷移すると、ＰＭＯＳトランジスタ２３が非導通状態から導通状態に遷移する。従って、第１の制御ノード３５の電位ＡＰは、ＶＳＳからＶＤＤまで急速に変化することになる。即ち、ＰＭＯＳトランジスタ２１は急速に導通状態から非導通状態に変化する。
【００２９】
図５にインダクタンス４０として示されるように、現実のシステムにはゼロでないインダクタンス成分が存在する。しかし図５の出力バッファ回路２０は、図９に示されるように第２の制御ノード３６の電位ＡＮを緩やかにＶＤＤに接近させていくので、出力端子４１における電圧のアンダーシュートを抑制することができる。出力ノード３３の電圧が下がり電流が出力端子４１からインダクタンス４０を介して出力ノード３３に向かって流れると、インダクタンス４０はこの電流の流れを維持するように作用する。しかしながら、第２の制御ノード３６の電位ＡＮが緩やかにＶＤＤに接近していくので、出力ノード３３の電位は緩やかにＶＳＳに接近していくことになり、出力端子４１の電圧がグランド電位ＶＳＳに到達する前から、インダクタンス４０を流れる電流は徐々に減少していく。出力端子４１の電圧がグランド電位ＶＳＳに到達した時点では、インダクタンス４０を流れる電流は十分に小さくなっており、インダクタンス４０に蓄積されている磁束エネルギーは小さい。従って、出力端子４１から出力ノード３３に向かって電流を流し続ける力は弱く、出力端子４１の電圧のアンダーシュートが抑制される。
【００３０】
図１０は、本発明による出力バッファ回路の第２の実施例の回路図である。図１０において、図５と同一の構成要素は同一の番号で参照し、その説明は省略する。
【００３１】
図１０の出力バッファ回路は、図５の出力バッファ回路と比較して、抵抗素子３１及び抵抗素子３２が取り除かれている。またＮＭＯＳトランジスタ３０がＮＭＯＳトランジスタ３０Ａで置き換えられ、ＰＭＯＳトランジスタ２６がＰＭＯＳトランジスタ２６Ａで置き換えられている。それ以外の構成は同一である。
【００３２】
図５の出力バッファ回路においては、抵抗素子３１を設けることにより、第１の制御回路に比較して、第２の制御回路による第１の制御ノード３５の電位ＡＰの変化速度を遅くしている。また抵抗素子３２を設けることにより、第３の制御回路に比較して、第４の制御回路による第２の制御ノード３６の電位ＡＮの変化速度を遅くしている。
【００３３】
それに対して図１０の出力バッファ回路においては、ゲート長Ｌが相対的に長く及び／又はゲート幅Ｗが相対的に狭いトランジスタをＮＭＯＳトランジスタ３０Ａ及びＰＭＯＳトランジスタ２６Ａとして用いる。即ち、ＮＭＯＳトランジスタ３０ＡのＬ／Ｗ比は、ＮＭＯＳトランジスタ２８のＬ／Ｗ比よりも十分に大きく、ＰＭＯＳトランジスタ２６ＡのＬ／Ｗ比は、ＰＭＯＳトランジスタ２５のＬ／Ｗ比よりも十分に大きい。この際のＬ／Ｗ比の違いは、例えば１：１０程度であってよい。
【００３４】
このようにＬ／Ｗの大きなトランジスタをＰＭＯＳトランジスタ２６Ａ及びＮＭＯＳトランジスタ３０Ａに用いると、トランジスタのＯＮ抵抗値が相対的に大きいので、第２の制御回路及び第４の制御回路の駆動能力（制御ノードの電位を変化させる速度）を、第１の制御回路及び第３の制御回路の駆動能力よりも十分に小さくすることができる。即ち、トランジスタのＯＮ抵抗が大きくなるような設定とすることで、図５の構成の抵抗素子３１及び３２の機能をＰＭＯＳトランジスタ２６Ａ及びＮＭＯＳトランジスタ３０Ａに含ませることができる。図１０の構成とすることにより、抵抗素子が不要となることによる回路サイズの削減、抵抗素子に接続するための余計な配線の引き回しが無くなることによる回路サイズの削減等の効果がもたらされる。
【００３５】
図１１は、第１の制御回路及び第３の制御回路の変形例の構成を示す図である。図１１において、図５又は図１０と同一の構成要素は同一の番号で参照し、その説明は省略する。
【００３６】
図５及び図１０において、第１の制御回路のＮＭＯＳトランジスタ２９及び第３の制御回路のＰＭＯＳトランジスタ２４は、ゲート端をドレイン端に接続することにより、固定的なダイオード接続の構成とされている。それに対して図１１では、ＮＭＯＳトランジスタ２９及びＰＭＯＳトランジスタ２４の各々について、ゲート端をドレイン端に電気的に接続してダイオード接続状態とする第１のモードと、トランジスタが導通状態となる所定の電位にゲート端を接続する第２のモードとを切り替え可能な構成となっている。
【００３７】
ＮＭＯＳトランジスタ２９についての第１のモードと第２のモードとの切り替えは、切り替え回路５０により行われる。ＰＭＯＳトランジスタ２４についての第１のモードと第２のモードとの切り替えは、切り替え回路６０により行われる。
【００３８】
切り替え回路５０は、インバータ５１と、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの並列接続で構成されたトランスファーゲート５２及び５３とを含む。モード選択信号がＨＩＧＨの時、トランスファーゲート５２が導通しトランスファーゲート５３が非導通となる。この場合、ＮＭＯＳトランジスタ２９のゲート端とドレイン端とが電気的に接続されて、ＮＭＯＳトランジスタ２９はダイオード接続状態となる。従って、ＮＭＯＳトランジスタ２９は、両端の端子間の電位差が所定の大きさ以下（閾値電圧以下）にならない素子として機能する。モード選択信号がＬＯＷの時、トランスファーゲート５３が導通しトランスファーゲート５２が非導通となる。この場合、ＮＭＯＳトランジスタ２９のゲート端はＶＤＤに電気的に接続されて、ＮＭＯＳトランジスタ２９は常時導通状態となる。従って、第１の制御回路は、第１の制御ノード３５の電位ＡＰをＶＤＤからＶＳＳまで急速に下降させることになり、図５又は図１０の出力バッファ回路は図１の出力バッファ回路と同様の特性を示すことになる。
【００３９】
切り替え回路６０は、インバータ６１と、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの並列接続で構成されたトランスファーゲート６２及び６３とを含む。モード選択信号がＨＩＧＨの時、トランスファーゲート６２が導通しトランスファーゲート６３が非導通となる。この場合、ＰＭＯＳトランジスタ２４のゲート端とドレイン端とが電気的に接続されて、ＰＭＯＳトランジスタ２４はダイオード接続状態となる。従って、ＰＭＯＳトランジスタ２４は、両端の端子間の電位差が所定の大きさ以下（閾値電圧以下）にならない素子として機能する。モード選択信号がＬＯＷの時、トランスファーゲート６３が導通しトランスファーゲート６２が非導通となる。この場合、ＰＭＯＳトランジスタ２４のゲート端はＶＳＳに電気的に接続されて、ＰＭＯＳトランジスタ２４は常時導通状態となる。従って、第３の制御回路は、第２の制御ノード３６の電位ＡＮをＶＳＳからＶＤＤまで急速に上昇させることになり、図５又は図１０の出力バッファ回路は図１の出力バッファ回路と同様の特性を示すことになる。
【００４０】
このようにして、第１のモードを選択した場合には、出力バッファ回路は出力信号のオーバーシュート及びアンダーシュートを抑制するように機能し、第２のモードを選択した場合には、図１の従来の出力バッファ回路と同様の特性を示すことになる。第１のモードと第２のモードとの選択は、ユーザが出力バッファ回路の使用時に、要求される信号の安定性及び信号の伝送速度等を考慮して決定すればよい。
【００４１】
図１２は、第１の制御回路及び第３の制御回路の別の変形例の構成を示す図である。図１２において、図５又は図１０と同一の構成要素は同一の番号で参照し、その説明は省略する。
【００４２】
図５及び図１０において、第１の制御回路のＮＭＯＳトランジスタ２９及び第３の制御回路のＰＭＯＳトランジスタ２４は、ゲート端をドレイン端に接続することにより、固定的なダイオード接続の構成とされている。それに対して図１２では、ＮＭＯＳトランジスタ２９及びＰＭＯＳトランジスタ２４の各々について、ゲート端をドレイン端に電気的に接続してダイオード接続状態とする第１のモードと、トランジスタが導通状態となる所定の電位にゲート端を接続する第２のモードとを、メタルオプションにより製造時に選択可能な構成となっている。
【００４３】
ＮＭＯＳトランジスタ２９について第１のモードを選択するときには、図１２（ａ）に示すように、メタルオプション７０を設けてＮＭＯＳトランジスタ２９のドレイン端とゲート端とを電気的に接続するように、出力バッファ回路を製造する。ＮＭＯＳトランジスタ２９について第２のモードを選択するときには、図１２（ｂ）に示すように、メタルオプション７１を設けてＮＭＯＳトランジスタ２９のゲート端を電源電位ＶＤＤに電気的に接続するように、出力バッファ回路を製造する。
【００４４】
ＰＭＯＳトランジスタ２４について第１のモードを選択するときには、図１２（ｃ）に示すように、メタルオプション７２を設けてＰＭＯＳトランジスタ２４のドレイン端とゲート端とを電気的に接続するように、出力バッファ回路を製造する。ＰＭＯＳトランジスタ２４について第２のモードを選択するときには、図１２（ｄ）に示すように、メタルオプション７３を設けてＰＭＯＳトランジスタ２４のゲート端をグランド電位ＶＳＳに電気的に接続するように、出力バッファ回路を製造する。
【００４５】
このようにして、第１のモードを選択した場合には、出力バッファ回路は出力信号のオーバーシュート及びアンダーシュートを抑制するように機能し、第２のモードを選択した場合には、図１の従来の出力バッファ回路と同様の特性を示すことになる。第１のモードと第２のモードとの選択は、ユーザが出力バッファ回路の使用時に、要求される信号の安定性及び信号の伝送速度等を考慮して決定すればよい。
【００４６】
図１３は、図１に示す従来の出力バッファ回路１０の動作シミュレーションと図５に示す出力バッファ回路２０の動作シミュレーションとを示す図である。図１３において、（ａ）は従来の出力バッファ回路１０の出力信号が立ち上がる場合の波形を示し、（ｂ）は本発明の出力バッファ回路２０の出力信号が立ち上がる場合の波形を示し、（ｃ）は従来の出力バッファ回路１０の出力信号が立ち下がる場合の波形を示し、（ｄ）は本発明の出力バッファ回路２０の出力信号が立ち下がる場合の波形を示す。
【００４７】
（ａ）に示す従来技術の場合、出力端子１７の電位のオーバーシュート時のピーク電位が電源電位ＶＤＤの２２％増となっているのに対して、（ｂ）に示す本発明の場合、出力端子４１の電位のオーバーシュート時のピーク電位が電源電位ＶＤＤの１５％増に抑制されている。また点線の丸で囲まれる波形部位に示されるように、従来技術の出力ノード１５の電位の変動（リンギング）に対して、本発明の出力ノード３３の電位の変動（リンギング）は小さなものとなっている。
【００４８】
（ｃ）に示す従来技術の場合、出力端子１７の電位のアンダーシュート時のピーク電位がグランド電位ＶＳＳよりも下がる幅が、ＶＤＤ−ＶＳＳの幅の１７％となっているのに対して、（ｄ）に示す本発明の場合、出力端子４１の電位のアンダーシュート時のピーク電位がグランド電位ＶＳＳよりも下がる幅が、ＶＤＤ−ＶＳＳの幅の１１％に抑制されている。また点線の丸で囲まれる波形部位に示されるように、従来技術の出力ノード１５の電位の変動（リンギング）に対して、本発明の出力ノード３３の電位の変動（リンギング）は大幅に小さくなっている。
【００４９】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【００５０】
なお本発明は、以下の内容を含むものである。
（付記１）
ゲート端が制御ノードに接続され、ソース端が第１の電位に接続され、ドレイン端が出力ノードに接続される出力トランジスタと、
入力信号の論理値の変化に応答して該制御ノードを該第１の電位から第２の電位に変化させる第１の制御回路と、
該入力信号の論理値の変化に応答して該制御ノードを第３の電位に設定する第２の制御回路
を含み、該第２の電位は該第１の電位と該第３の電位との間の電位であり、該第２の制御回路により該制御ノードの電位を変化させる速度は、該第１の制御回路により該制御ノードの電位を変化させる速度よりも遅いことを特徴とする出力バッファ回路。
（付記２）
前記出力トランジスタを第１の出力トランジスタ、前記制御ノードを第１の制御ノードとし、
ゲート端が第２の制御ノードに接続され、ソース端が前記第３の電位に接続され、ドレイン端が前記出力ノードに接続される第２の出力トランジスタと、
入力信号の論理値の変化に応答して該第２の制御ノードを該第３の電位から第４の電位に変化させる第３の制御回路と、
該入力信号の論理値の変化に応答して該第２の制御ノードを前記第１の電位に設定する第４の制御回路
を更に含み、該第４の電位は該第１の電位と該第３の電位との間の電位であり、該第４の制御回路により該第２の制御ノードの電位を変化させる速度は、該第３の制御回路により該第２の制御ノードの電位を変化させる速度よりも遅いことを特徴とする付記１記載の出力バッファ回路。
（付記３）
前記第１の出力トランジスタはＰＭＯＳトランジスタであり、前記第２の出力トランジスタはＮＭＯＳトランジスタであり、前記第１の電位は電源電位であり、前記第３の電位はグランド電位であることを特徴とする付記２記載の出力バッファ回路。
（付記４）
前記第１の制御回路は、
ゲート端に前記入力信号を受け取り、ソース端が前記第１の電位に接続され、ドレイン端が前記制御ノードに接続される第１のトランジスタと、
ゲート端に該入力信号を受け取り、ドレイン端が該制御ノードに結合され、ソース端が前記第３の電位に結合される第２のトランジスタと、
該第２のトランジスタに直列に接続され、両端の端子間の電位差が所定の大きさ以下にならないよう構成された素子
を含むことを特徴とする付記１記載の出力バッファ回路。
（付記５）
前記素子は、ゲート端とドレイン端とが接続されたダイオード接続のトランジスタであることを特徴とする付記４記載の出力バッファ回路。
（付記６）
前記第２の制御回路は、ゲート端に前記入力信号を受け取り、ドレイン端が前記制御ノードに接続され、ソース端が前記第３の電位に接続されるトランジスタであることを特徴とする付記１記載の出力バッファ回路。
（付記７）
前記第２の制御回路は、
ゲート端に前記入力信号を受け取り、ドレイン端が前記制御ノードに結合され、ソース端が前記第３の電位に結合されるトランジスタと、
該トランジスタと該制御ノードとの間若しくは該トランジスタと該第３の電位との間に挿入された抵抗素子
を含むことを特徴とする付記１記載の出力バッファ回路。
（付記８）
前記第１の制御回路は、
ゲート端に前記入力信号を受け取り、ソース端が前記第１の電位に接続され、ドレイン端が前記制御ノードに接続される第１のトランジスタと、
ゲート端に該入力信号を受け取り、ドレイン端が該制御ノードに結合され、ソース端が前記第３の電位に結合される第２のトランジスタと、
該第２のトランジスタに直列に接続される第３のトランジスタ、
を含み、該第３のトランジスタのゲート端をドレイン端に電気的に接続して該第３のトランジスタをダイオード接続状態とする第１のモードと、該第３のトランジスタのゲート端を該第３のトランジスタが導通状態となる所定の電位に接続する第２のモードとが、切り替え可能に構成されることを特徴とする付記１記載の出力バッファ回路。
（付記９）
前記第１のモードと前記第２のモードとの切り替えはスイッチ回路により制御されることを特徴とする付記８記載の出力バッファ回路。
（付記１０）
前記第１のモードと前記第２のモードとの切り替えはメタルオプションにより行われることを特徴とする付記８記載の出力バッファ回路。
【図面の簡単な説明】
【００５１】
【図１】ＣＭＯＳインバータにより構成された出力バッファ回路の回路図である。
【図２】図１の入力信号の信号波形を示す図である。
【図３】インダクタンス成分がゼロである理想的な場合の出力電圧の変化を示す図である。
【図４】ゼロでないインダクタンス成分が存在する場合の出力電圧の変化を示す図である。
【図５】本発明による出力バッファ回路の第１の実施例の回路図である。
【図６】図５の入力信号の信号波形を示す図である。
【図７】図５の第１の制御ノードの電位ＡＰの変化を示す図である。
【図８】入力信号の信号波形の別の例を示す図である。
【図９】図５の第２の制御ノードの電位ＡＮの変化を示す図である。
【図１０】本発明による出力バッファ回路の第２の実施例の回路図である。
【図１１】第１の制御回路及び第３の制御回路の変形例の構成を示す図である。
【図１２】第１の制御回路及び第３の制御回路の別の変形例の構成を示す図である。
【図１３】図１に示す従来の出力バッファ回路の動作シミュレーションと図５に示す出力バッファ回路の動作シミュレーションとを示す図である。
【符号の説明】
【００５２】
２０  出力バッファ回路
２１  ＰＭＯＳトランジスタ
２２  ＮＭＯＳトランジスタ
２３〜２６  ＰＭＯＳトランジスタ
２７〜３０  ＮＭＯＳトランジスタ
３１，３２  抵抗素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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