(57)【要約】【課題】  ガードリングの上方には絶縁膜を介して、素子領域のゲート電極に接続する導電層が配置されているが、ガードリング上の絶縁膜の一部に薄い膜厚の領域が存在するため、ガードリング形成時の結晶欠陥の影響を受け、ゲート−ソース耐圧が劣化する問題があった。【解決手段】少なくともガードリングと導電層が重畳する領域において、これらの間に厚い周辺絶縁膜を配置する。周辺絶縁膜はその膜厚がゲート絶縁膜より厚く、ガードリング形成時に結晶欠陥が発生してもその影響を受けにくい。従って、ゲート−ソース間のショートを防止し、ゲート−ソース間耐圧の劣化を防止する絶縁ゲート型半導体装置及びその製造方法を提供できる。【選択図】    図２
2009032928.tif 000002
【特許請求の範囲】
【請求項１】
一導電型半導体層と、
該一導電型半導体層表面に設けられた逆導電型のチャネル層と、
該チャネル層と接する前記半導体層に設けられたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記チャネル層と隣接するゲート電極と、
前記ゲート電極と隣り合う前記チャネル層表面に設けられた一導電型のソース領域と、
該チャネル層端部を囲んで設けられた高濃度の逆導電型不純物領域と、
前記逆導電型不純物領域の上方に延在し、前記ゲート電極と接続する導電層と、
少なくとも前記逆導電型不純物領域と前記導電層の間に設けられ、膜厚が前記ゲート絶縁膜より厚い周辺絶縁膜と、
前記ゲート電極および前記ソース領域にそれぞれ接続する金属電極層と、
を具備することを特徴とする絶縁ゲート型半導体装置。
【請求項２】
前記周辺絶縁膜は、前記逆導電型不純物領域と前記チャネル層の境界の上方から前記チャネル層までを覆うことを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
【請求項３】
前記周辺絶縁膜は前記ゲート電極が接続する前記金属電極層下方まで延在し該金属電極層と略重畳するパターンを有することを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
【請求項４】
一導電型半導体層表面に逆導電型不純物領域を形成する工程と、
該逆導電型不純物領域の内側のチャネル層形成領域となる前記半導体層表面を露出する工程と、
逆導電型不純物を注入及び拡散し、端部が前記逆導電型不純物領域と接するチャネル層を形成する工程と、
少なくとも前記逆導電型不純物領域の上方を覆う厚い周辺絶縁膜を形成する工程と、
前記チャネル層表面の一部を露出させて該チャネル層と接するゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して前記チャネル層と隣接するゲート電極および、該ゲート電極と連続して前記周辺絶縁膜上に延在する導電層を形成する工程と、
前記ゲート電極と隣り合う前記チャネル層表面に一導電型のソース領域を形成する工程と、
前記ゲート電極および前記ソース領域にそれぞれ接続する金属電極層を形成する工程と、
を具備することを特徴とする絶縁ゲート型半導体装置の製造方法。
【請求項５】
前記逆導電型不純物領域の端部を覆う前記周辺絶縁膜の膜厚は、前記ゲート絶縁膜の膜厚より厚く形成されることを特徴とする請求項４に記載の絶縁ゲート型半導体装置の製造方法。
【請求項６】
前記逆導電型不純物領域は、５Ｅ１４ｃｍ−２以上のドーズ量でイオン注入後、熱処理により拡散して形成することを特徴とする請求項４に記載の絶縁ゲート型半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は絶縁ゲート型半導体装置およびその製造方法に係り、特にチャネル層端部の基板表面に設けられた絶縁膜の破壊強度を高め、ゲート酸化膜耐圧を向上させた絶縁ゲート型半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ディスクリートデバイスは、半導体基板に不純物を拡散し、所定の１つの素子を形成した素子領域を有している。１つの素子であるため、例えばウェル領域による素子分離等の必要はない。動作時には印加される電圧に応じて、素子（拡散）領域から半導体基板中に空乏層が広がり、所定の耐圧を確保している（例えば特許文献１参照）。
【０００３】
図１２および図１３を用いて従来の絶縁ゲート型半導体装置の製造方法について、トレンチ構造のｎチャネル型ＭＯＳＦＥＴを例に説明する。
【０００４】
まず、ｎ＋型シリコン半導体基板１０１の上にｎ−型半導体層１０２を積層してドレイン領域を設けた基板ＳＢを準備する。素子領域の端部が開口した酸化膜１２１のマスクを設けてｐ型不純物（例えばボロン：Ｂ）のイオン注入及び拡散を行い、ｐ型のガードリング１０３を形成する。（図１２（Ａ））。
【０００５】
また、基板ＳＢ端部のマスク１２１の一部を開口し、ｎ＋型不純物領域（アニュラー）１２６を形成する。その後ガードリング１０３より内周のチャネル層形成領域の酸化膜を除去して基板表面を露出し、再び全面に膜厚が例えば４００Å程度の薄い酸化膜１２２を形成する。酸化膜１２２を介して、ｐ型不純物をイオン注入後拡散し、端部がガードリング１０３と当接するチャネル層１０５を形成する（図１２（Ｂ））。
【０００６】
その後、チャネル層１０５を貫通し、ｎ−型半導体層１０２まで到達するトレンチ１０８を形成してトレンチ１０８の内壁をゲート酸化膜１１１で被膜する。更に、トレンチ１０８に充填された導電材料（例えばポリシリコン）よりなるゲート電極１１３、およびゲート電極１１３を基板ＳＢ上に引き出した導電層１１３ｃを形成する（図１３（Ａ））。
【０００７】
素子領域１２０の所望の位置にｐ型不純物及びｎ型不純物をイオン注入し、ゲート電極１１３上を覆う層間絶縁膜１１６を形成すると共に、ｐ型不純物及びｎ型不純物を拡散して、ボディ領域１１４およびソース領域１１５を形成する。全面に金属電極層を設けて所望の形状にパターンニングし、ソース領域１１５およびボディ領域１１４にコンタクトするソース電極１１７、導電層１１３ｃにコンタクトするゲート配線１１８ｗおよびゲートパッド電極（不図示）、シールドメタル１１９を形成する（図１３（Ｂ））。
【特許文献１】特開２００５−１０１３３４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ＭＯＳＦＥＴでは、例えばトレンチ構造のセルが配置される素子領域１２０（チャネル層１０５）の周囲に、耐圧を確保するためのガードリング１０３を設ける。ガードリング１０３によってチャネル層１０５から延びた空乏層の端部の曲率が緩和され、所定のブレークダウン耐圧を確保することができる。
【０００９】
ガードリング１０３は、ｎチャネル型ＭＯＳＦＥＴの場合、ｐ型の例えばボロンなどをマスクの開口部から露出したｎ−型半導体層１０２表面にイオン注入し、酸素雰囲気で熱処理を行い、ガードリング３３形成領域の表面に熱酸化膜を形成しながら拡散する（図１２（Ａ）参照）。これにより、ガードリング１０３の上方拡散を防止することが可能となる。
【００１０】
しかし、シリコン半導体層と原子半径の異なる原子を注入し、酸化することでガードリング形成領域の半導体層（ｎ−型半導体層１０２）に結晶欠陥が発生しやすくなる。特に、高耐圧を確保する場合には、ガードリング１０３の不純物濃度も高くする必要があり、ボロンのドーズ量も多くなる（例えば５Ｅ１４ｃｍ−２以上）。また高濃度の不純物を十分な深さに拡散するための酸化（熱処理）時間も長くなる。従って、結晶欠陥の発生も多くなり、半導体層に発生した結晶欠陥が表面付近にも広がる。ガードリング１０３表面には絶縁膜（酸化膜）が設けられており、この絶縁膜の近傍の半導体層に結晶欠陥が発生すると、空乏層の伸び方が不均一になる。これにより電界集中を起こし易くなり、絶縁膜の破壊に繋がる問題がある。
【００１１】
図１３（Ｂ）を参照して、ガードリング１０３の上方には、絶縁膜を介して、素子領域１２０のゲート電極１１３をゲート配線１１８ｗおよびゲートパッド電極（不図示）に接続する導電層１１３ｃが配置される。
【００１２】
ところで、ガードリング１０３表面を覆う絶縁膜は、ガードリング形成のマスクとなった酸化膜１２１や、ゲート酸化膜１１１などが積層されている。そして、ガードリング１０３の端部においては、図１３（Ｂ）の破線丸印の如く、導電層１１３ｃとガードリング１０３間に薄いゲート酸化膜１１１が形成される領域も存在する。
【００１３】
すなわちガードリング１０３での結晶欠陥が、その表面を覆う薄い絶縁膜にも影響を及ぼすと、その上方に延在する導電層１１３ｃとチャネル層１０５がショートすることになる。導電層１１３ｃはゲート電極１１３と接続するため、ガードリング１０３上の絶縁膜の劣化によってゲート−ソース間のショートが発生し、ゲート−ソース間耐圧が劣化する問題となる。
【課題を解決するための手段】
【００１４】
本発明はかかる課題に鑑みてなされ、第１に、該一導電型半導体層表面に設けられた逆導電型のチャネル層と、該チャネル層と接する前記半導体層に設けられたゲート絶縁膜と、前記ゲート絶縁膜を介して前記チャネル層と隣接するゲート電極と、前記ゲート電極と隣り合う前記チャネル層表面に設けられた一導電型のソース領域と、該チャネル層端部を囲んで設けられた高濃度の逆導電型不純物領域と、前記逆導電型不純物領域の上方に延在し、前記ゲート電極と接続する導電層と、少なくとも前記逆導電型不純物領域と前記導電層の間に設けられ、膜厚が前記ゲート絶縁膜より厚い周辺絶縁膜と、前記ゲート電極および前記ソース領域にそれぞれ接続する金属電極層と、を具備することにより解決するものである。
【００１５】
第２に、一導電型半導体層表面に逆導電型不純物領域を形成する工程と、該逆導電型不純物領域の内側のチャネル層形成領域となる前記半導体層表面を露出する工程と、前記逆導電型不純物を注入及び拡散し、端部が前記逆導電型不純物領域と接するチャネル層を形成する工程と、少なくとも前記逆導電型不純物領域の上方を覆う厚い周辺絶縁膜を形成する工程と、前記チャネル層表面の一部を露出させて該チャネル層と接するゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を介して前記チャネル層と隣接するゲート電極および、該ゲート電極と連続して前記周辺絶縁膜上に延在する導電層を形成する工程と、前記ゲート電極と隣り合う前記チャネル層表面に一導電型のソース領域を形成する工程と、前記ゲート電極および前記ソース領域にそれぞれ接続する金属電極層を形成する工程と、を具備することにより解決するものである。
【発明の効果】
【００１６】
第１に、本発明の構造に依れば、ガードリングと導電層が重畳する領域においてこれらの間にゲート酸化膜より厚い周辺絶縁膜が設けられる。すなわち、チャネル層とコンタクトするガードリングと、ゲート電極と接続する導電層との間に、従来のゲート酸化膜より厚い絶縁膜が配置される。これにより、ガードリング形成時に半導体層で結晶欠陥が発生しても、ガードリング上の周辺絶縁膜の劣化を抑制できる。
【００１７】
特に、高い耐圧を確保するためガードリングの不純物濃度を高めると、ガードリング領域での結晶欠陥の成長によりガードリングと、その上方に配置された導電層との間に配置された絶縁膜が劣化する問題が発生していた。しかし、本実施形態によれば、高い耐圧を確保する絶縁ゲート型半導体装置においても、ガードリング上に延在してゲート電極に接続する導電層と、チャネル層とがショートすることを防止でき、所望のゲート−ソース間耐圧を確保することができる。
【００１８】
第２に、厚い周辺絶縁膜は、ゲート電極に接続する金属電極層（ゲートパッド電極およびゲート配線）下方まで延在し、これと重畳するパターンで形成されるので、ゲートパッド電極下方およびゲート配線下方の容量の低減に寄与できる。
【００１９】
第３に、本発明の製造方法によれば、従来の製造工程に、ゲート絶縁膜より厚い周辺絶縁膜の形成工程を追加するのみで、高い耐圧が要求される絶縁ゲート型半導体装置であっても、ゲート−ソース間耐圧の確保が十分な絶縁ゲート型半導体装置の製造方法を提供できる。
【００２０】
具体的には、ガードリングが、５Ｅ１４ｃｍ−２以上のドーズ量でイオン注入後、拡散される場合であっても、ガードリング上の絶縁膜の欠陥によるゲート−ソース間のショートを防止することができる。
【００２１】
第４に、ガードリング形成時の拡散処理を酸素雰囲気中で行い、ガードリング形成領域の表面に熱拡散膜を形成することによりガードリングの上方拡散を防止する製造方法を採用する場合であっても、ガードリング上の絶縁膜の欠陥によるゲート−ソース間のショートを防止でき、ゲート−ソース間耐圧を確保することができる。
【発明を実施するための最良の形態】
【００２２】
図１から図１１を参照して、本発明の実施の形態を、ｎチャネルのトレンチ型ＭＯＳＦＥＴを素子領域に形成する場合を例に詳細に説明する。
【００２３】
図１および図２は、本発明のＭＯＳＦＥＴを示す図である。図１はチップの平面図であり、図２は図１（Ｂ）のａ−ａ線の断面図である。なお、図１（Ａ）はチップ表面の金属電極層を省略した平面図であり、図１（Ｂ）は表面の金属電極層を示す平面図である。また図２では、断面図の上方に対応箇所の平面図を示す。
【００２４】
本実施形態のＭＯＳＦＥＴ１００は、一導電型半導体層と、チャネル層と、ゲート絶縁膜と、ゲート電極と、ソース領域と、逆導電型不純物領域と、周辺絶縁膜と、導電層と、金属電極層と、から構成される。
【００２５】
図１（Ａ）を参照して、素子領域２０には、ＭＯＳＦＥＴを構成する多数のトランジスタセル２５が配列されている。素子領域２０の外周には、高濃度のｐ型不純物領域であるガードリング３が配置される。また素子領域２０の外周の基板表面には、ＭＯＳＦＥＴのゲート電極を、ゲート配線１８ｗおよびゲートパッド電極１８（図１（Ｂ）参照）に接続する導電層１３ｃが配置される。導電層１３ｃは、ガードリング３より内側の素子領域２０端部からガードリング３の外側まで配置される。
【００２６】
また、少なくともガードリング３と導電層１３ｃとが重畳する領域には、これらの間に周辺絶縁膜２３が配置される。本実施形態では、周辺絶縁膜２３の内周は、導電層１３ｃとガードリング３間に配置され、外周はチップ端部の高濃度のｎ型不純物領域（アニュラー）２６上に配置される。
【００２７】
図１（Ｂ）を参照して、金属電極層Ｍは、例えばアルミニウム（Ａｌ）層などの金属層を所望の形状にパターンニングしたものであり、素子領域２０上を覆うソース電極１７、導電層１３ｃ上を覆ってこれとコンタクトするゲート配線１８ｗおよびゲートパッド電極１８、アニュラー２６上のシールドメタル１９からなる。
【００２８】
図２を参照して、ｎ＋シリコン半導体基板１上にｎ−型半導体層（例えばエピタキシャル層）２を設けた基板ＳＢをドレイン領域とし、その表面にｐ型の不純物層であるチャネル層５を設ける。チャネル層５の外側には、チャネル層５の端部と接してこれを囲む高濃度のｐ型不純物領域であるガードリング３を設ける。ガードリング３は、チャネル層５より深く設けられ、チャネル層５の周端における空乏層の曲率を緩和して電界集中を抑制している。
【００２９】
ガードリング３は、耐圧に応じてその不純物濃度が選択されるが、本実施形態では高耐圧用途として、例えば５Ｅ１４ｃｍ−２以上のドーズ量でイオン注入後、熱処理により拡散して形成される。
【００３０】
トレンチ８は、チャネル層５を貫通してｎ−型半導体層２まで達する深さに設けられる。トレンチ８は、一般的にはｎ−型半導体層２表面において格子状またはストライプ状にパターニングされる。本実施形態では、格子状にパターンニングした場合を示す（図１（Ａ）参照）。トレンチ８内壁にはゲート絶縁膜（酸化膜）１１を設け、不純物がドープされた導電材料を埋め込んでゲート電極１３を設ける。すなわち、トレンチ８側壁のゲート酸化膜１１の一部はチャネル層５と接し、ゲート電極１３はゲート酸化膜１１を介してチャネル層５と隣接する。ゲート酸化膜１１は、駆動電圧に応じて、例えば数百Å〜１０００Å程度の膜厚に設けられる。
【００３１】
ソース領域１５は、ゲート電極１３と隣り合うチャネル層５表面に設けられた高濃度のｎ型不純物領域であり、素子領域２０上を覆うソース電極１７とコンタクトする。また、隣接するソース領域１５間のチャネル層５表面および素子領域２０外周のチャネル層５表面には、高濃度のｐ型不純物の拡散領域であるボディ領域１４を設け、基板の電位を安定化させる。これにより隣接するトレンチ８で囲まれた部分が１つのトランジスタセル２５となり、これが多数個集まってＭＯＳＦＥＴの素子領域２０を構成する。尚、本実施形態では、ガードリング３より内側の領域を、素子領域２０とする。
【００３２】
周辺絶縁膜２３は、素子領域２０周辺のｎ−型半導体層２上で、少なくともガードリング３と導電層１３ｃが重畳する領域（太矢印）において、これらの間に配置される。より詳細には、周辺絶縁膜２３は環状に設けられ、その内周は導電層１３ｃの内周とガードリング３の内周の間のチャネル層５上に配置され、周辺絶縁膜２３の外周は、導電層１３ｃの外周より外側でアニュラー２６上に配置される。これにより、ガードリング３は全面に渡りその上方が周辺絶縁膜２３で覆われる。
【００３３】
周辺絶縁膜２３の膜厚はゲート酸化膜１１より厚く、例えば１０００Å〜３０００Åである。
【００３４】
導電層１３ｃは、ゲート電極１３と同じ導電材料により設けられ、ゲート電極１３を延在して素子領域２０の端部においてｎ−型半導体層２表面に引き出される。導電層１３ｃはゲート配線１８ｗ下方まで延在してこれとコンタクトし、ゲートパッド電極（不図示）と接続する（図１（Ｂ）参照）。
【００３５】
基板ＳＢ端部の表面には、高濃度のｎ型不純物領域であるアニュラー２６が設けられる。アニュラー２６上にはこれとコンタクトするシールドメタル１９が設けられる。シールドメタル１９にはいずれの電位も印加されず、アニュラー２６と共に基板ＳＢ端部表面における導電型の反転を防止する。また、裏面にはドレイン電極３０を設ける。
【００３６】
このように本実施形態では、ガードリング３と、その上方に延在しガードリング３と重畳する導電層１３ｃとの間に、ゲート酸化膜１１より厚い周辺絶縁膜２３が配置される。これにより、ガードリング３の上方に配置された絶縁膜の欠陥によるゲート−ソース間耐圧の劣化を防止できる。
【００３７】
ＭＯＳＦＥＴが高耐圧用途の場合、ガードリング３もそれに応じて不純物濃度を高く、また深さを深く形成する必要がある。特に本実施形態では、後に詳述するがガードリング形成の不純物（ボロン）をイオン注入後、酸素雰囲気で熱処理し、不純物の上方拡散を防止しながら、所望の深さに不純物を拡散してガードリング３を形成する手法を採用している。
【００３８】
既述の如く、シリコン半導体層と原子半径の異なる原子を注入し、酸化すると半導体層（ｎ−型半導体層）に結晶欠陥が発生しやすくなる。特に、本実施形態では高耐圧を確保するため、ボロンのドーズ量も多くなる（例えば５Ｅ１４ｃｍ−２以上）。また高濃度の不純物を十分な深さに拡散するための酸化（熱処理）時間も長くなる。従って、結晶欠陥の発生も多くなり、半導体層に発生した結晶欠陥が上方にも広がり、空乏層の広がりが不均一になる。これにより電界集中を起こし易くなり、ガードリング１０３表面の薄いゲート酸化膜が劣化する問題があった。
【００３９】
すなわち、ガードリング１０３部分での結晶欠陥が、その上方の薄い絶縁膜にも及ぶと、これを挟んで配置された導電層１１３ｃとチャネル層１０５がショートすることになり、ゲート−ソース間のショートが発生する問題となる。
【００４０】
そこで、本実施形態では少なくとも導電層１３ｃとガードリング３が重畳して配置される領域において、これらの間に周辺絶縁膜２３を配置する。周辺絶縁膜２３は、ゲート酸化膜（厚み数百Å〜１０００Å程度）より十分厚く、例えば１０００Å〜３０００Å程度である。
【００４１】
これにより、５Ｅ１４ｃｍ−２程度のドーズ量で注入されたイオンを熱酸化により拡散してガードリング３を形成する手法を採用した場合であっても、ガードリング３上方の絶縁膜（厚い周辺絶縁膜２３）が劣化することなく、ゲート−ソース間のショートを防止できる。
【００４２】
また、図１の如く、周辺絶縁膜２３は、ゲート配線１８ｗおよびゲートパッド電極１８と重畳するパターンで設けられる。すなわち、ゲートパッド電極１８下方およびゲート配線１８ｗ下方における容量低減に寄与でき、ゲート抵抗を低減することができる。
【００４３】
次に本発明の半導体装置の製造方法を、ｎチャネル型のＭＯＳＦＥＴを例に図３から図１１に示す。
【００４４】
本発明の半導体装置の製造方法は、一導電型半導体層表面に逆導電型不純物領域を形成する工程と、該逆導電型不純物領域の内側のチャネル層形成領域となる前記半導体層表面を露出する工程と、逆導電型不純物を注入及び拡散し、端部が前記逆導電型不純物領域と接するチャネル層を形成する工程と、少なくとも前記逆導電型不純物領域の上方を覆う厚い周辺絶縁膜を形成する工程と、前記チャネル層表面の一部を露出させて該チャネル層と接するゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を介して前記チャネル層と隣接するゲート電極および、該ゲート電極と連続して前記周辺絶縁膜上に延在する導電層を形成する工程と、前記ゲート電極と隣り合う前記チャネル層表面に一導電型のソース領域を形成する工程と、前記ゲート電極および前記ソース領域にそれぞれ接続する金属電極層を形成する工程と、から構成される。
【００４５】
第１工程（図３）：一導電型半導体層表面に逆導電型不純物領域を形成する工程。
【００４６】
ｎ＋型シリコン半導体基板１にｎ−型半導体層（例えばエピタキシャル層）を積層し、ドレイン領域となる基板ＳＢを準備する。ｎ−型半導体層２表面に、酸化膜（厚み６０００Å程度）２１を形成する。
【００４７】
ＭＯＳＦＥＴのトランジスタセルが配置される素子領域外周の酸化膜２１を環状に除去し、ガードリング形成領域のｎ−型半導体層２表面を露出させ、ｐ型の不純物（例えばボロン：Ｂ）をイオン注入する。ドーズ量は、例えば５Ｅ１４ｃｍ−２程度である（図３（Ａ））。
【００４８】
その後、酸化雰囲気で熱処理を施し、ガードリング形成領域のｎ−型半導体層２表面に熱酸化膜を形成すると共に、十分な深さに不純物を拡散し、ｐ型不純物領域であるガードリング３を形成する（図３（Ｂ））。
【００４９】
更に、ｎ−型半導体層２の端部の酸化膜２１を除去してｎ−型半導体層２の表面を露出し、ＰＯＣｌ３をデポジションして酸化雰囲気で熱処理し、反転防止層となるｎ型不純物領域(アニュラー)２６を形成する（図３（Ｃ））。
【００５０】
第２工程（図４）：逆導電型不純物領域の内側のチャネル層形成領域となる半導体層表面を露出する工程。
【００５１】
環状に形成されたガードリング３の内側にチャネル層を形成するため、酸化膜２１の一部を除去し、チャネル層形成領域のｎ−型半導体層２表面を露出する。尚、チャネル層は端部がガードリング３と重畳するように形成されるため、ガードリング３上の酸化膜２１も一部除去される。
【００５２】
第３工程（図５）：逆導電型不純物を注入及び拡散し、端部が逆導電型不純物領域と接するチャネル層を形成する工程。
【００５３】
全面に薄い絶縁膜２２を形成する。絶縁膜２２は厚みが例えば４００Åの熱酸化膜である。熱酸化膜２２は、露出したガードリング３上も覆い、また酸化膜２１上にも形成されるが、４００Åと比較して非常に薄い膜厚となる。
【００５４】
全面にｐ型不純物（例えばボロン：Ｂ）をイオン注入する。ドーズ量は例えば１．０Ｅ１３ｃｍ-２である。ｐ型不純物は、薄い熱酸化膜２２部分のみ選択的に通過して基板表面に注入される。その後熱処理により拡散し、ガードリング３の内側で端部がガードリング３と接するチャネル層５が形成される。
【００５５】
また、薄い絶縁膜２２を設けず、基板表面に直接イオン注入してもよい。
【００５６】
第４工程（図６）：少なくとも逆導電型不純物領域の上方を覆う厚い周辺絶縁膜を形成する工程。
【００５７】
ＣＶＤ法により、例えばＮＳＧ（Ｎｏｎ−ｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜２３’を生成する。ＮＳＧ膜２３’の膜厚は例えば３０００Åである。またＮＳＧ膜２３’は基板ＳＢの全面に形成される（図６（Ａ））。
【００５８】
その後、レジスト膜（不図示）によるマスクを設けてＮＳＧ膜２３’を一部除去し、厚い周辺絶縁膜２３を形成する（図６（Ｂ））。ＮＳＧ膜２３’と同時に、周辺絶縁膜２３以外の領域に第３工程で露出していた熱酸化膜２２が除去される。
【００５９】
周辺絶縁膜２３は、少なくとも、後に形成される導電層とガードリング３が重畳する領域においてこれらの間に配置される。図６（Ｂ）の断面においては、チャネル層５の端部、チャネル層５とガードリング３の境界およびガードリング３上方を連続して覆って、ｎ−型半導体層２端部に設けられたアニュラー２６まで延在する。
【００６０】
ガードリング３は、チャネル層５外周に環状に設けられており、周辺酸化膜２３も環状に設けられ、一部は後の工程で形成されるゲートパッド電極およびゲート配線と重畳する形状にパターンニングされる（図１（Ａ）参照）。
【００６１】
第５工程（図７および図８）：チャネル層表面の一部を露出させてチャネル層と接するゲート絶縁膜を形成する工程。
【００６２】
まず、トレンチを形成する。すなわち、全面にＣＶＤ法により、トレンチ形成用のマスクとなる新たなＮＳＧ膜２４（厚みは例えば３０００Å）を堆積する。その後、レジスト膜（不図示）によるマスクを設けてＮＳＧ膜２４を一部除去し、トレンチ形成領域のチャネル層５（ｎ−型半導体層２）表面を露出させる。
【００６３】
その後、ＮＳＧ膜２４をマスクとしてｎ−型半導体層２をＣＦ系およびＨＢｒ系ガスによりドライエッチングし、チャネル層５を貫通してドレイン領域（ｎ−型半導体層２）まで達するトレンチ８を形成する（図７（Ａ））。
【００６４】
その後、ダミー酸化によりトレンチ８内壁とＮＳＧ膜２４表面にダミー酸化膜（図示せず）を形成してドライエッチングの際のエッチングダメージを除去し、その後、ダミー酸化膜とＮＳＧ膜２４をエッチングにより除去する。このとき、周辺絶縁膜２３の膜厚が減少し、１０００Å〜３０００Å程度の厚みになる（図７（Ｂ））。
【００６５】
更に、全面を酸化してトレンチ８内壁にゲート絶縁膜（酸化膜）１１を駆動電圧に応じて例えば厚み数百Å〜１０００Å程度に形成する。ゲート酸化膜１１は周辺酸化膜２３上にも形成されてこれと融合する。周辺酸化膜２３上のゲート酸化膜１１はその膜厚が非常に薄いため以降の図示は省略する。ゲート酸化膜１１は、少なくともトレンチ８側壁でチャネル層５と接する（図８）。
【００６６】
第６工程（図９）：ゲート絶縁膜を介してチャネル層と隣接するゲート電極および、ゲート電極と連続して周辺絶縁膜上に延在する導電層を形成する工程。
【００６７】
全面に、不純物をドープして低抵抗化を図った導電材料（ポリシリコン層）を堆積し、その後所望のパターンで開口されたマスクを設けてポリシリコン層をドライエッチングする。これにより、素子領域２１においてはトレンチ８に埋め込まれたゲート電極１３を形成する。同時に、素子領域端部から外周にかけて、ゲート電極１３をｎ−型半導体層２表面に引き出した導電層１３ｃを形成する。導電層１３ｃはゲート電極１３と連続して、チャネル層５端部から周辺絶縁膜２３上に延在し、ガードリング３より外側まで達する形状に設けられる。
【００６８】
第７工程（図１０）：ゲート電極と隣り合うチャネル層表面に一導電型のソース領域を形成する工程。
【００６９】
新たなレジスト膜（不図示）でソース領域の形成領域が露出したマスクを設けて、ｎ型不純物（例えば砒素：Ａｓ）を、例えばドーズ量５．０Ｅ１５ｃｍ-２程度でイオン注入する。
【００７０】
更に新たなレジスト膜（不図示）によるマスクを設けて、選択的にｐ型不純物（例えばボロン：Ｂ）を、例えばドーズ量２．０Ｅ１５ｃｍ-２でイオン注入し、レジスト膜を除去する。
【００７１】
全面にＮＳＧ又はＰＳＧ（不図示）及びＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）の絶縁膜１６をＣＶＤ法により堆積し、リフローする。この熱処理により、注入されたｎ型およびｐ型不純物が拡散され、ｎ＋型のソース領域１５とソース領域１５に隣接するチャネル層５表面にｐ＋型のボディ領域１４が形成される。
【００７２】
新たなレジスト膜（不図示）により、所望のパターンが露出したマスクを設けて絶縁膜１６をエッチングし、ゲート電極１３上を覆う層間絶縁膜１６を形成する。
【００７３】
第８工程（図１１）：ゲート電極およびソース領域にそれぞれ接続する金属電極層を形成する工程。
【００７４】
全面に、例えばアルミニウム等をスパッタ装置で付着して、金属電極層Ｍを形成する。金属電極層Ｍは、ソース電極１７、ゲート配線１８ｗおよびゲートパッド電極、シールドメタル１９である。ソース電極１７は素子領域２０においてソース領域１５およびボディ領域１４とコンタクトし、ゲートパッド電極およびゲート配線１８ｗは素子領域２０の外周において、層間絶縁膜１６から露出した導電層１３ｃと接続する。またシールドメタル１９はいずれの電位も印加されず、チップ端部のｎ型不純物領域とコンタクトする（図１（Ｂ）参照）。
【００７５】
このように本実施形態では、少なくともガードリング３と導電層１３ｃが重畳する領域（破線丸印）において、これらの間に厚い周辺絶縁膜２３が形成される。これにより、ガードリング３形成時に結晶欠陥が発生しても、この影響が厚い周辺絶縁膜２３に及ぶことはなく、ゲート−ソース間のショートを防止できる。
【００７６】
つまり、不純物濃度が高く深いガードリング３を形成する熱処理が必要になる製造工程（第１工程：図３（Ｂ）参照）を有する場合であっても、十分なゲート−ソース間耐圧を確保するＭＯＳＦＥＴの製造方法を提供できる。
【００７７】
以上、トレンチ構造のＭＯＳＦＥＴの場合を例に説明したが、チャネル層表面にゲート酸化膜を設けてその上にゲート電極１３をパターンニングした、いわゆるプレーナー構造の縦型ＭＯＳＦＥＴであっても同様に実施できる。
【００７８】
すなわち、プレーナー構造のＭＯＳＦＥＴであっても、ガードリング３と導電層１３ｃが重畳する領域が存在するので、少なくともこれらの間に周辺絶縁膜２３を配置する。これにより、ガードリング形成時の結晶欠陥の影響が、ガードリング上の周辺絶縁膜２３に及ぶことはなく、十分なゲート−ソース間耐圧を確保できる。
【００７９】
また、ＭＯＳＦＥＴに限らず、ＩＧＢＴ等の絶縁ゲート型半導体素子であれば、同様に実施でき同様の効果が得られる。
【図面の簡単な説明】
【００８０】
【図１】本発明の絶縁ゲート型半導体装置を説明する平面図である。
【図２】本発明の絶縁ゲート型半導体装置を説明する断面図である。
【図３】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図４】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図５】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図６】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図７】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図８】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図９】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１０】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１１】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１２】従来の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１３】従来の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【符号の説明】
【００８１】
１      ｎ型シリコン半導体基板
２      ｎ−型半導体層
３      ガードリング
５      チャネル層
８      トレンチ
１１  ゲート酸化膜
１３  ゲート電極
１３ｃ  導電層
１４    ボディ領域
１５    ソース領域
１６    層間絶縁膜
１７    ソース電極
１８    ゲートパッド電極
１８ｗ    ゲート配線
１９    シールドメタル
２０    素子領域
２１    酸化膜
２２    熱酸化膜
２３’  ＮＳＧ膜
２３    周辺絶縁膜
２４    ＮＳＧ膜
２５    セル
２６    アニュラー
１０１      ｎ型シリコン半導体基板
１０２      ｎ−型半導体層
１０３      ガードリング
１０５      チャネル層
１０８      トレンチ
１１１  ゲート酸化膜
１１３  ゲート電極
１１３ｃ  導電層
１１４    ボディ領域
１１５    ソース領域
１１６    層間絶縁膜
１１７    ソース電極
１１８ｗ    ゲート配線
１１９    シールドメタル
１２０    素子領域
１２１    酸化膜
１２２    酸化膜
１２６    アニュラー
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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