(57)【要約】      （修正有）【課題】周辺トランジスタの駆動特性の劣化を抑制できる不揮発性半導体メモリを提供する。【解決手段】不揮発性半導体メモリは、第１の領域を取り囲む有機物を含む第１の素子分離絶縁膜９と、第１の領域内に配置されるメモリセルと、第２の領域を取り囲む有機物を含む第２の素子分離絶縁膜９と、第２の領域内に配置される周辺トランジスタＨＶＴｒと、第２の素子分離絶縁膜９の側面に沿って、半導体基板１内に設けられる不純物層７と、素子分離絶縁膜９の底面に沿って、ｐ型の第１の不純物層８とを備える。素子分離絶縁膜９の側面に沿って不純物層７を設けることで、有機物に起因する固定電荷トラップの影響を緩和でき、不揮発性半導体メモリに用いられる周辺トランジスタ、例えばイントリンシック領域内に設けられるｎチャネル型の高耐圧系ＭＩＳトランジスタの逆ナローチャネル効果を抑制できる。【選択図】図３
2009044000.tif 000002
【特許請求の範囲】
【請求項１】
第１の領域を取り囲む有機物を含む第１の素子分離絶縁膜と、
前記第１の領域内に配置されるメモリセルと、
第２の領域を取り囲む有機物を含む第２の素子分離絶縁膜と、
前記第２の領域内に配置される周辺トランジスタと、
前記第２の素子分離絶縁膜の側面に沿って、前記半導体基板内に設けられる不純物層とを具備することを特徴とする不揮発性半導体メモリ。
【請求項２】
前記周辺トランジスタは、前記半導体基板内に設けられる第１及び第２の拡散層と、
前記第１及び第２の拡散層の間のチャネル領域表面に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に配置されたゲート電極とを有し、
前記不純物層は、前記チャネル領域内のチャネル幅方向の端部の前記第２の素子分離絶縁膜の側面のみに沿って設けられることを特徴とする請求項１に記載の不揮発性半導体メモリ。
【請求項３】
半導体基板に素子分離溝を形成し、前記素子分離溝に取り囲まれた素子形成領域を形成する工程と、
前記素子分離溝の側面に沿って、前記半導体基板内に不純物層を形成する工程と、
前記素子分離溝に有機物を含む素子分離絶縁膜を形成する工程と、
前記素子形成領域内に高耐圧系トランジスタを形成する工程とを具備することを特徴とする不揮発性半導体メモリの製造方法。
【請求項４】
半導体基板表面のゲート絶縁膜上に第１のゲート電極材を形成する工程と、
前記第１のゲート電極材上にマスク膜を形成し、このマスク膜をパターニングし、パターニングされたマスク膜をマスクに前記第１のゲート電極材及び前記半導体基板をエッチングし、前記半導体基板内に素子分離溝を形成し、前記素子分離溝に取り囲まれた素子形成領域を形成する工程と、
前記素子分離絶縁溝に有機物を含む素子分離絶縁膜を形成する工程と、
前記第１のゲート電極材上にゲート間絶縁膜を形成する工程と、
前記ゲート間絶縁膜の前記素子分離絶縁膜に隣接する箇所に開口部を形成する工程と、
前記開口部を介して、前記第１のゲート電極材をエッチングして、前記ゲート絶縁膜を露出させる工程と、
不純物層を、前記開口部に対して自己整合的に、前記素子分離絶縁溝の側面に沿って、前記半導体基板内に形成する工程と、
前記開口部を介して露出した前記ゲート絶縁膜及び前記ゲート間絶縁膜上に第２のゲート電極材を形成し、前記第２のゲート電極材と前記第１のゲート電極材を接続する工程と、
前記第１及び第２のゲート電極に対してゲート加工を行なう工程と、
前記素子形成領域に第１及び第２の拡散層を形成する工程とを具備することを特徴とする不揮発性半導体メモリの製造方法。
【請求項５】
高耐圧系トランジスタを有する不揮発性半導体メモリの製造方法であって、
半導体基板表面のゲート絶縁膜上に第１のゲート電極材を形成する工程と、
前記第１のゲート電極材上にマスク膜を形成し、このマスク膜をパターニングし、パターニングされたマスク膜をマスクに前記第１のゲート電極材及び前記半導体基板をエッチングすることにより前記半導体基板内に素子分離溝を形成し、この素子分離溝に取り囲まれた素子形成領域を形成する工程と、
前記素子形成領域内の前記高耐圧系トランジスタのチャネル領域に対応する部分の前記マスク膜を除去する工程と、
前記チャネル領域に対応する部分が除去されたマスク膜をマスクに、前記高耐圧系トランジスタのチャネル領域及び前記素子分離溝の側面に沿って、前記半導体基板内に不純物層を形成する工程と、
前記素子分離溝に有機物を含む素子分離絶縁膜を形成する工程とを具備することを特徴とする不揮発性半導体メモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体メモリに係り、特に、周辺回路に用いられる高耐圧系ＭＩＳトランジスタの構造に関する。
【背景技術】
【０００２】
近年、フラッシュメモリが記憶装置として様々な電子機器に用いられている。このフラッシュメモリは、記憶容量の大容量化のために、メモリセル及びメモリセルを電気的に分離するための素子分離領域の微細化が推し進められている。
【０００３】
素子分離領域は、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造となっており、これまでは例えばＴＥＯＳやＢＰＳＧなどの酸化シリコンがＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、ＳＴＩ溝内に埋め込まれていた。しかし、微細化のためにＳＴＩ溝が非常に狭くなると、埋め込み材がＳＴＩ溝に十分埋め込まれず、埋め込み不良が発生してしまう。
【０００４】
このような埋め込み不良を防止するため、例えばポリシラザン系の塗布型シリコン酸化膜をＳＴＩ溝に埋め込むようになってきた（例えば、特許文献１参照）。
【０００５】
しかし、塗布型シリコン酸化膜においては、溶媒中に含まれていた炭素（Ｃ）などの有機物がシリコン酸化膜中に残存し、製造プロセスにおける熱処理によって残存した炭素（Ｃ）が素子分離絶縁膜と周辺回路領域に形成される高耐圧系の周辺トランジスタのチャネル領域の境界領域で拡散し、その領域で固定電荷トラップを形成する可能性がある。この固定電荷トラップは、逆ナローチャネル効果の原因となり、トランジスタのしきい値電圧の落ち込みが顕著になり駆動特性が劣化してしまう。
【０００６】
従来、その影響を小さくするために、高耐圧系の周辺トランジスタのサイズを大きくしたり、周辺回路領域には塗布型シリコン酸化膜を用いないようにしていた。
【０００７】
しかし、周辺トランジスタのサイズを大きくすることは周辺トランジスタが設けられる領域のサイズの増大をまねき、また、周辺回路領域に塗布型シリコン酸化膜を用いないようにするには、メモリセル領域と周辺回路領域の素子分離絶縁膜を別々に形成したり、一旦周辺回路領域に形成した塗布型シリコン酸化膜を除去し、再度、ＴＥＯＳなどを埋め込むことが必要となり、製造工程の増加をまねいていた。
【０００８】
尚、特許文献２には、逆ナローチャネル効果を抑制するための技術の１つについて開示されている。
【０００９】
また、特許文献３には、素子分離膜の底面に沿ってチャネルストッパとして機能する不純物層が設けられる技術について開示されている。
【００１０】
また、特許文献４には、トランジスタのチャネル領域にイオンを注入し、チャネル濃度の制御を行う技術が開示されている。
【特許文献１】特開２００６−３３９４４６号公報
【特許文献２】特開平１０−６５１５３号公報
【特許文献３】特開平１０−２４２２９４号公報
【特許文献４】特開２００２−２９９４７５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は、周辺トランジスタの駆動特性の劣化を抑制できる技術を提案する。
【課題を解決するための手段】
【００１２】
本発明の例に関わる不揮発性半導体メモリは、第１の領域を取り囲む有機物を含む第１の素子分離絶縁膜と、前記第１の領域内に配置されるメモリセルと、第２の領域を取り囲む有機物を含む第２の素子分離絶縁膜と、前記第２の領域内に配置される周辺トランジスタと、前記第２の素子分離絶縁膜の側面に沿って、前記半導体基板内に設けられる不純物層とを備える。
【００１３】
本発明の例に関わる不揮発性半導体メモリの製造方法は、半導体基板に素子分離溝を形成し、前記素子分離溝に取り囲まれた素子形成領域を形成する工程と、前記素子分離溝の側面に沿って、前記半導体基板内に不純物層を形成する工程と、前記素子分離溝に有機物を含む素子分離絶縁膜を形成する工程と、前記素子形成領域内に高耐圧系トランジスタを形成する工程とを備える。
【００１４】
本発明の例に関わる不揮発性半導体メモリの製造方法は、半導体基板表面のゲート絶縁膜上に第１のゲート電極材を形成する工程と、前記第１のゲート電極材上にマスク膜を形成し、このマスク膜をパターニングし、パターニングされたマスク膜をマスクに前記第１のゲート電極材及び前記半導体基板をエッチングし、前記半導体基板内に素子分離溝を形成し、前記素子分離溝に取り囲まれた素子形成領域を形成する工程と、前記素子分離絶縁溝に有機物を含む素子分離絶縁膜を形成する工程と、前記第１のゲート電極材上にゲート間絶縁膜を形成する工程と、前記ゲート間絶縁膜の前記素子分離絶縁膜に隣接する箇所に開口部を形成する工程と、前記開口部を介して、前記第１のゲート電極材をエッチングして、前記ゲート絶縁膜を露出させる工程と、不純物層を、前記開口部に対して自己整合的に、前記素子分離絶縁溝の側面に沿って、前記半導体基板内に形成する工程と、前記開口部を介して露出した前記ゲート絶縁膜及び前記ゲート間絶縁膜上に第２のゲート電極材を形成し、前記第２のゲート電極材と前記第１のゲート電極材を接続する工程と、前記第１及び第２のゲート電極に対してゲート加工を行なう工程と、前記素子形成領域に第１及び第２の拡散層を形成する工程とを備える。
【００１５】
本発明の例に関わる不揮発性半導体メモリの製造方法は、高耐圧系トランジスタを有する不揮発性半導体メモリの製造方法であって、半導体基板表面のゲート絶縁膜上に第１のゲート電極材を形成する工程と、前記第１のゲート電極材上にマスク膜を形成し、このマスク膜をパターニングし、パターニングされたマスク膜をマスクに前記第１のゲート電極材及び前記半導体基板をエッチングすることにより前記半導体基板内に素子分離溝を形成し、この素子分離溝に取り囲まれた素子形成領域を形成する工程と、前記素子形成領域内の前記高耐圧系トランジスタのチャネル領域に対応する部分の前記マスク膜を除去する工程と、前記チャネル領域に対応する部分が除去されたマスク膜をマスクに、前記高耐圧系トランジスタのチャネル領域及び前記素子分離溝の側面に沿って、前記半導体基板内に不純物層を形成する工程と、前記素子分離溝に有機物を含む素子分離絶縁膜を形成する工程とを備える。
【発明の効果】
【００１６】
本発明の例によれば、周辺トランジスタの駆動特性の劣化を抑制できる。
【発明を実施するための最良の形態】
【００１７】
１．  実施形態  
（１）  第１の実施形態  
（Ａ）  基本構造  
図１は、本発明の実施形態の不揮発性半導体メモリ、例えば、フラッシュメモリの全体構成の一例を示す図である。
【００１８】
フラッシュメモリは、メモリセル領域を構成するメモリセルアレイ１００と、その周辺に配置され周辺回路領域を構成するワード線・セレクトゲート線ドライバ１０１、センスアンプ回路１０２及び制御回路１０３などの周辺回路からなる。メモリセルアレイ１００には複数のメモリセルが設けられる。また、周辺回路内には複数の高耐圧系又は低耐圧系ＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタが設けられる。
【００１９】
本発明の第１の実施形態は、周辺回路に用いられる高耐圧系ＭＩＳトランジスタの形成領域を取り囲む素子分離絶縁膜の側面に沿って、半導体基板１内に不純物層が設けられることを特徴とする。
【００２０】
図２乃至図４を用いて、本実施形態の高耐圧系ＭＩＳトランジスタＨＶＴｒの基本構造について説明する。図２は高耐圧系ＭＩＳトランジスタの平面構造を示す。また、図３は図２のＩＩ−ＩＩ線に沿う断面構造を示し、図４は図２のＩＶ−ＩＶ線に沿う断面構造を示す。
【００２１】
図２乃至図４に示すｎチャネル型の高耐圧系ＭＩＳトランジスタＨＶＴｒは、第１導電型（ｐ型）の半導体（シリコン）基板の周辺回路領域に形成された素子分離領域ＳＴＩに取り囲まれた素子形成領域（アクティブ領域、第２の領域）ＡＡ−Ｈ内に設けられる。このアクティブ領域ＡＡ−Ｈは、ウェル領域が設けられない不純物濃度が低い領域（以下、イントリンシック領域と呼ぶ）である。
【００２２】
アクティブ領域ＡＡ−Ｈ内の半導体基板１内には、高耐圧系ＭＩＳトランジスタＨＶＴｒのソース及びドレインとなる第１導電型とは逆の導電型を示す第２導電型（ｎ型）の２つの拡散層６Ｃが設けられる。
【００２３】
この２つの拡散層６Ｃ間の半導体基板上（チャネル領域表面）に、シリコン酸化膜からなるゲート絶縁膜２Ｃを介して高耐圧系ＭＩＳトランジスタＨＶＴｒのゲート電極１５が設けられる。
【００２４】
素子分離領域ＳＴＩ内には、ＳＴＩ構造の素子分離絶縁膜９が埋め込まれている。この素子分離絶縁膜９は、例えば、ポリシラザン系の塗布型シリコン酸化膜などから構成された絶縁膜で、炭素（Ｃ）などの有機物を含有している。
【００２５】
この素子分離絶縁膜９の底面に沿って、ｐ型の第１の不純物層８が、アクティブ領域を取り囲むように半導体基板１内に設けられる。この不純物層８は隣接する素子間のチャネルストッパとして機能する。
【００２６】
また、本実施形態においては、素子分離絶縁膜９の側面及び底面に沿って、第１導電型（ｐ型）の第２の不純物層７が、アクティブ領域ＡＡ−Ｈをさらに取り囲むように半導体基板１内に設けられる。この第２の不純物層７の不純物濃度は、第１の不純物層８の不純物濃度よりも低い。
【００２７】
本実施形態のように、素子分離絶縁膜９が有機物を含む絶縁膜から構成される場合、その有機物が半導体基板１内に拡散し素子分離絶縁膜９に沿って固定電荷トラップが形成される。
【００２８】
上述のように、高耐圧系ＭＩＳトランジスタＨＶＴｒは、不純物濃度の低いイントリンシック領域に設けられる。それゆえ、高耐圧系ＭＩＳトランジスタにおいては固定電荷トラップがトランジスタの動作特性に及ぼす影響は大きく、特に、固定電荷トラップがチャネル領域内に形成された場合は逆ナローチャネル効果の原因となる。
【００２９】
しかし、本実施形態によれば、素子分離絶縁膜９の側面に沿って不純物層７を設けることで、有機物に起因する固定電荷トラップの影響を緩和でき、不揮発性半導体メモリに用いられる周辺トランジスタ、例えばイントリンシック領域内に設けられるｎチャネル型の高耐圧系ＭＩＳトランジスタの逆ナローチャネル効果を抑制できる。
【００３０】
以下、上記の基本構造に基づくいくつかの実施例について説明する。
【００３１】
（Ｂ）  実施例  
（ｉ）  第１実施例  
以下、図５乃至図３０を用いて、本実施形態の第１実施例について説明する。
【００３２】
（ａ）  構造  
図５乃至１０を用いて、本実施例のメモリセル領域及び周辺回路領域を構成する各素子の構造について説明する。
【００３３】
図５は複数のメモリセルが設けられるメモリセル領域の平面図を示す。図６は図５のＶＩ−ＶＩ線に沿う断面図を示し、図７は図５のＶＩＩ−ＶＩＩ線に沿う断面図を示す。尚、本実施形態において、メモリセル領域はＮＡＮＤ型フラッシュメモリの構成を例として説明するが、これに限定されるものではなく、ＮＯＲ型フラッシュメモリなど他の構成でもよい。
【００３４】
図５乃至図７に示すように、メモリセル領域において、ｐ型の半導体基板１内には、ｎ型のＮウェル領域Ｎ−ｗｅｌｌと、Ｎウェル領域Ｎ−ｗｅｌｌ中に形成されたｐ型のＰウェル領域Ｐ−ｗｅｌｌからなる、いわゆるダブルウェル構造のウェル領域が設けられる。そして、複数のメモリセルＭＣ及び選択ゲートトランジスタＳＧ１，ＳＧ２は、Ｐウェル領域Ｐ−Ｗｅｌｌ内に設けられる。
【００３５】
Ｐウェル領域Ｐ−Ｗｅｌｌ内の半導体基板１表面領域は、素子分離領域ＳＴＩとそれに取り囲まれるアクティブ領域ＡＡ−Ｍ（第１の領域）から構成される。
【００３６】
メモリセルＭＣは、フローティングゲート電極３Ａとコントロールゲート電極５Ａから構成される積層ゲート構造のＭＩＳトランジスタである。フローティングゲート電極３Ａは、アクティブ領域ＡＡ−Ｍ表面に形成されたゲート絶縁膜２Ａ上に設けられる。このフローティングゲート電極３Ａは電荷蓄積層として機能する。コントロールゲート電極５Ａはゲート間絶縁膜４Ａを介してフローティングゲート電極３Ａ上に積層される。コントロールゲート電極５Ａはワード線ＷＬとして機能し、メモリセルＭＣのチャネル幅方向（ｘ方向）に隣接する複数のメモリセルＭＣで共通接続されている。
【００３７】
また、メモリセル領域内においては、素子分離絶縁膜（第１の素子分離絶縁膜）９の上端がフローティングゲート電極３Ａの上端よりも低く、かつ半導体基板１の表面よりも高くなるように形成されている。この素子分離絶縁膜の構造により、コントロールゲート電極５Ａが、ゲート間絶縁膜４Ａを介してメモリセルＭＣのチャネル幅方向（ｘ方向）の側面を覆う構造となっている。複数のメモリセルＭＣは、隣接するメモリセル同士でｎ型のソース／ドレイン拡散層６Ａを共有し、メモリセルＭＣのチャネル長方向（ｙ方向）に直列接続されている。
【００３８】
複数のメモリセルＭＣの両端には、選択ゲートトランジスタＳＧ１，ＳＧ２が設けられる。選択ゲートトランジスタＳＧ１，ＳＧ２は、メモリセルＭＣと同時工程で形成される。そのため、選択ゲートトランジスタＳＧ１，ＳＧ２は、メモリセルＭＣと同様に積層ゲート構造のＭＩＳトランジスタとなり、ゲート絶縁膜２Ｂ上に設けられた第１のゲート電極３Ｂと第２のゲート電極５Ｂが、第１のゲート電極３Ｂと第２のゲート電極５Ｂとの間に介在するゲート間絶縁膜４Ｂに形成された開口部Ｐを介して接続された構造となっている。この第１及び第２のゲート電極３Ｂ，５Ｂがセレクトゲート線ＳＧＬとして機能する。尚、第１のゲート電極３Ｂはフローティングゲート電極３Ａと同時に形成され、第２のゲート電極５Ｂはコントロールゲート電極５Ａと同時に形成される。
【００３９】
選択ゲートトランジスタＳＧ１，ＳＧ２は、ｎ型の拡散層６Ａを介して隣接するメモリセルＭＣと直列接続されている。複数のメモリセルＭＣのドレイン側に配置される選択ゲートトランジスタＳＧ１のｎ型のドレイン拡散層６Ｄには、ビット線ＢＬが層間絶縁膜１１，１２に埋め込まれたビット線コンタクトＢＣ、中間メタル層Ｍ０及びビアプラグＶ１を介して接続される。また、複数のメモリセルＭＣのソース側に配置される選択ゲートトランジスタＳＧ２のｎ型のソース拡散層６Ｓには、層間絶縁膜１１に埋め込まれたソース線コンタクトＳＣを介してソース線ＳＬが接続される。
【００４０】
次に、図８乃至図１０を用いて、複数の周辺トランジスタが設けられる周辺トランジスタ領域の構造について説明する。図８は周辺トランジスタ領域に設けられる周辺トランジスタの構造を示す平面図である。図９は図８のＩＸ−ＩＸ線に沿う断面図であり、図１０は図８のＸ−Ｘ線に沿う断面図である。尚、図８乃至図１０においては、低耐圧系トランジスタＬＶＴｒと高耐圧系トランジスタＨＶＴｒをそれぞれ１つずつ図示している。
【００４１】
半導体基板１の周辺回路領域中の周辺トランジスタ領域には、Ｐウェル領域Ｐ−Ｗｅｌｌが素子分離領域ＳＴＩで囲まれたアクティブ領域（第３の領域）ＡＡ−Ｌ、ウェル領域が設けられない領域（以下、イントリンシック領域と呼ぶ）が素子分離領域ＳＴＩで囲まれたアクティブ領域（第２の領域）ＡＡ−Ｈが形成されている。このアクティブ領域ＡＡ−Ｌにｎチャネル型の低耐圧系ＭＩＳトランジスタＬＶＴｒが、アクティブ領域ＡＡ−Ｈにｎチャネル型の高耐圧系ＭＩＳトランジスタＨＶＴｒが設けられている。以下では、周辺トランジスタ領域のうち、低耐圧系ＭＩＳトランジスタＬＶＴｒが設けられる領域のことを低耐圧系ＭＩＳトランジスタ領域と呼ぶ。
【００４２】
アクティブ領域ＡＡ−Ｈは、イントリンシック領域であるため、高耐圧系ＭＩＳトランジスタＨＶＴｒは低耐圧系ＭＩＳトランジスタＬＶＴｒと比較して基板バイアス効果が小さい。以下では、周辺トランジスタ領域のうち、高耐圧系ＭＩＳトランジスタＨＶＴｒが設けられる領域のことを高耐圧系ＭＩＳトランジスタ領域と呼ぶ。
【００４３】
選択ゲートトランジスタＳＧ１，ＳＧ２と同様に、低耐圧系ＭＩＳトランジスタＬＶＴｒ及び高耐圧系ＭＩＳトランジスタＨＶＴｒも、メモリセルＭＣと同時工程に形成される。それゆえ、半導体基板１表面に形成されたゲート絶縁膜２Ｃ上の第１のゲート電極３Ｃと第２のゲート電極５Ｃとが積層された構造となっている。第１のゲート電極３Ｃと第２のゲート電極５Ｃの間にはゲート間絶縁膜４Ｃが介在する。このゲート間絶縁膜４Ｃには開口部Ｑが形成され、この開口部Ｑを介して、第１のゲート電極３Ｃと第２のゲート電極５Ｃが接続されている。尚、低耐圧系及び高耐圧系ＭＩＳトランジスタＬＶＴｒ，ＨＶＴｒのゲート長は、メモリセルＭＣのゲート長よりも大きい。
【００４４】
ＭＩＳトランジスタＬＶＴｒ、ＨＶＴｒのソース及びドレインとなるｎ型の拡散層６Ｃには、コンタクトプラグＣＰ１を介して中間メタル層Ｍ０が接続される。また、ＭＩＳトランジスタＬＶＴｒ，ＨＶＴｒの第２のゲート電極５Ｃには、コンタクトプラグＣＰ２、中間メタル層Ｍ０、ビアコンタクトＶ１を介して、ゲート配線としてのメタル層Ｍ１が接続される。
【００４５】
ここで、メモリセル領域及び周辺トランジスタ領域の素子分離領域ＳＴＩは、例えば、ＳＴＩ構造の素子分離溝に、素子分離絶縁膜（第１乃至第３の素子分離絶縁膜）９がそれぞれ埋め込まれた構造となっている。尚、周辺トランジスタ領域の素子分離溝のサイズは、メモリセル領域の素子分離溝のサイズよりも大きい。それゆえ、周辺トランジスタ領域の素子分離絶縁膜のサイズも、メモリセル領域の素子分離絶縁膜のサイズよりも大きくなる。
【００４６】
素子分離絶縁膜９は、ポリシラザン系のシリコン酸化膜から構成される。このポリシラザン系シリコン酸化膜は炭素（Ｃ）などの有機物を含有している。
【００４７】
本実施形態においては、周辺トランジスタ領域の素子分離絶縁膜９の底面に沿って、各ＭＩＳトランジスタＬＶＴｒ，ＨＶＴｒのアクティブ領域ＡＡ−Ｌ，ＡＡ−Ｈを取り囲むように第１の不純物層８が設けられる。この第１の不純物層８はチャネルストッパとして機能する。さらに、素子分離絶縁膜９の側面から底面に沿って、高耐圧系ＭＩＳトランジスタＨＶＴｒのアクティブ領域ＡＡ−Ｈを取り囲むように第２の不純物層７が半導体基板１内に設けられる。
【００４８】
第１及び第２の不純物層７，８は、ｐ型不純物層で、第２の不純物層７の不純物濃度は第１の不純物層の不純物濃度よりも低くなるよう形成されている。例えば、第２の不純物層７の不純物濃度は１０１５／ｃｍ３程度であり、第１の不純物層８の不純物濃度は１０１６／ｃｍ３程度である。
【００４９】
素子分離絶縁膜９は、塗布液をスピンコートによって半導体基板１内に塗布し、塗布液を酸素雰囲気中で熱処理して、シリコン酸化膜に転換することにより形成される。この熱処理はゲート絶縁膜及びゲート電極を構成するポリシリコンの酸化を抑制するために熱処理温度を下げて行われている。このため、塗布液の熱処理が不十分となり、素子分離絶縁膜材の有機物が半導体基板１内に拡散し、半導体基板１と素子分離絶縁膜９との界面に固定電荷トラップが形成されてしまう。
【００５０】
本実施形態によれば、素子分離絶縁膜９の側面に沿って第２の不純物層７が設けられることで、素子分離絶縁膜９が有機物を含む絶縁材から構成される場合に有機物に起因する固定電荷トラップの影響を緩和できる。
【００５１】
また、不純物層７を設けることで、高耐圧系ＭＩＳトランジスタＨＶＴｒが設けられるアクティブ領域ＡＡ−Ｈの基板不純物濃度が増加する。それによって、高耐圧系ＭＩＳトランジスタにおいて基板不純物濃度で決まる基板バイアス効果を改善できる。
【００５２】
一般に、不純物層の不純物濃度が高くなると、不純物層と半導体基板との間の接合リークが増加する。しかし、本実施形態においては、第２の不純物層７の不純物濃度は固定電荷トラップを抑制できる不純物濃度（１０１５ｃｍ程度）でよく、接合リークが顕著に現われる高い不純物濃度で形成する必要はない。
【００５３】
したがって、固定電荷トラップに起因する周辺トランジスタの駆動特性の劣化、特に、イントリンシック領域内に設けられる高耐圧系ＭＩＳトランジスタの逆ナローチャネル効果を抑制できる。
【００５４】
（ｂ）  製造方法  
図５乃至図３０を用いて、本実施形態のフラッシュメモリの製造方法について説明する。
【００５５】
はじめに、図１１乃至図１４を用いて、メモリセル領域及び周辺トランジスタ領域の製造工程について説明する。図１１はメモリセル領域のｙ方向（チャネル長方向）に沿う断面図を示し、図１２はメモリセル領域のｘ方向（チャネル幅方向）に沿う断面図を示す。また、図１３は周辺トランジスタ領域のｙ方向（チャネル長方向）に沿う断面図を示し、図１４は周辺トランジスタ領域のｘ方向（チャネル幅方向）に沿う断面図を示す。
【００５６】
図１１に示すように、メモリセル領域において、ウェル領域が形成された半導体基板１表面に、熱酸化法により、ゲート絶縁膜２が形成される。次に、ゲート絶縁膜２上に、ＣＶＤ法により、メモリセルのフローティングゲート電極となるポリシリコン膜（第１のゲート電極材）３が形成される。さらにポリシリコン膜３上に、シリコン窒化膜からなるマスク膜１３が例えばＣＶＤ法に形成される。
【００５７】
また、図１３に示すように、周辺トランジスタ領域においては、メモリセル領域と同時工程で、ゲート絶縁膜２、第１のゲート電極となるポリシリコン膜３、マスク膜１３が順次形成される。
【００５８】
続いて、図１２及び図１４に示すように、マスク膜１４をマスクにＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法により、メモリセル領域及び周辺トランジスタ領域の半導体基板１内に、ＳＴＩ構造の素子分離溝Ｘが所定のサイズにそれぞれ形成される。ここで、高耐圧系ＭＩＳトランジスタＨＶＴｒのアクティブ領域ＡＡ−Ｈと低耐圧系ＭＩＳトランジスタＬＶＴｒのアクティブ領域ＡＡ−Ｌとを分離する素子分離溝Ｘは、Ｐウェル領域Ｐ−Ｗｅｌｌの境界部分に形成される。
【００５９】
次に、図１５乃至図１８を用いて、図１１乃至図１４に続く製造工程について説明する。図１５はメモリセル領域のｙ方向に沿う断面図を示し、図１６はメモリセル領域のｘ方向に沿う断面図を示す。また、図１７は周辺トランジスタ領域のｙ方向に沿う断面図を示し、図１８は周辺トランジスタ領域のｘ方向に沿う断面図を示す。
【００６０】
図１５及び図１６に示すように、メモリセル領域上にレジストマスク１４が形成される。  
次に、図１７及び図１８に示すように、高耐圧系ＭＩＳトランジスタ形成予定領域の素子分離溝Ｘに対して、イオンの入射角度が所定の角度に設定された斜め方向のイオン注入法によって、ｐ型不純物（例えば、ボロン（Ｂ））が半導体基板１内に注入される。それによって、素子分離溝Ｘの側面及び底面に沿って、不純物層７が形成される。この不純物層７の不純物濃度は例えば１０１５／ｃｍ３程度になるように形成される。
【００６１】
尚、不純物層７は、上記の形成方法に限定されず、固相拡散法によっても形成できる。例えば、図１９及び図２０に示すように、高耐圧系ＭＩＳトランジスタ形成予定領域の周囲を取り囲む素子分離絶縁溝Ｘの側面及び底面に沿って、例えばＢＳＧ（Ｂｏｒｏｎ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）を固相拡散源１０として形成する。この後、ＢＳＧが完全に融解しない程度の温度で加熱処理を施し、ＢＳＧに含まれるホウ素（Ｂ）イオンを半導体基板１内に熱拡散させ、不純物層７を形成する。尚、図２１及び図２２に示すように、固相拡散源１０を素子分離溝Ｘの側面のみに形成しても良い。
【００６２】
この固相拡散法によって不純物層７を形成する場合、イオン注入法のように半導体基板１が加速されたイオンによってダメージを受けることはない。それゆえ、半導体基板１の結晶欠陥に起因する周辺トランジスタの駆動特性の劣化を抑制できる。  
尚、この固相拡散源１０は、不純物層７が形成された後、除去される。
【００６３】
次に、図２３乃至図２６を用いて、上記の工程に続く製造工程について説明する。図２３はメモリセル領域のｙ方向に沿う断面図を示し、図２４はメモリセル領域のｘ方向に沿う断面図を示す。また、図２５は周辺トランジスタ領域のｙ方向に沿う断面図を示し、図２６は周辺トランジスタ領域のｘ方向に沿う断面図を示す。
【００６４】
メモリセル領域に形成したレジストマスク１４を除去した後、図２４乃至図２６に示すように、メモリセル領域及び周辺トランジスタ領域の素子分離溝Ｘ内に塗布法によりポリシラザンが埋め込まれる。その後、ポリシラザンが加熱処理され、素子分離絶縁膜９が素子分離溝Ｘ内に形成される。
【００６５】
次に、メモリセル領域及び周辺トランジスタ領域に、フォトリソグラフィ技術によってレジストマスク（図示せず）が形成される。そして、これをマスクとして、周辺トランジスタのアクティブ領域を取り囲むように周辺トランジスタ領域の素子分離絶縁膜９の底面に沿って、チャネルストッパとして機能する不純物層８が、イオン注入法により半導体基板１内に形成される。この際、不純物層８の不純物濃度は例えば１０１６／ｃｍ３程度になるように形成される。
【００６６】
メモリセル領域においては、レジストマスクを除去した後、図２４に示すように、素子分離絶縁膜９がＲＩＥ法によってエッチバックにされて、半導体基板１方向に後退される。それによって、フローティングゲート電極となるポリシリコン膜３のチャネル幅方向の側面が露出する構造となる。  
この際、周辺トランジスタ領域をレジストマスク（図示せず）で覆い、素子分離絶縁膜９に対するエッチバックは行わない。それゆえ、周辺トランジスタ領域においては、素子分離絶縁膜９の上端が第１のゲート電極となるポリシリコン膜３の上端よりも上に位置する構造となる。尚、素子分離絶縁膜９の上端は、半導体基板１の表面よりも上に位置する構造となっている。
【００６７】
次に、図２７乃至図３０を用いて、図２３乃至図２６の工程に続く製造工程について説明する。図２７はメモリセル領域のｙ方向に沿う断面図を示し、図２８はメモリセル領域のｘ方向に沿う断面図を示す。また、図２９は周辺トランジスタ領域のｙ方向に沿う断面図を示し、図３０は周辺トランジスタ領域のｘ方向に沿う断面図を示す。
【００６８】
図２７乃至図３０に示すように、レジストマスク及びマスク膜を除去した後、ゲート間絶縁膜４がＣＶＤ法によりポリシリコン膜３上に堆積される。ゲート間絶縁膜４は、例えば、酸化シリコン膜、窒化シリコン膜、又は、ＨｆＳｉＯＮ、Ａｌ２Ｏ３などの高誘電体膜の単層膜或いは積層膜から構成される。そして、選択ゲートトランジスタ形成予定領域、低耐圧系及び高耐圧系ＭＩＳトランジスタ形成予定領域のゲート間絶縁膜４に開口部Ｐ，Ｑがそれぞれ形成される。それから、コントロールゲート電極及び第２のゲート電極となるポリシリコン膜（第２のゲート電極材）５がＣＶＤ法によりゲート間絶縁膜４上に堆積される。
【００６９】
続いて、図４乃至図１０に示すように、メモリセル領域及び周辺トランジスタ領域において、メモリセル、選択ゲートトランジスタ及び周辺トランジスタのそれぞれが、所定のゲート長となるように、ＲＩＥ法によりゲート加工が実行される。それによって、メモリセルＭＣ、選択ゲートトランジスタＳＧ１，ＳＧ２、低耐圧系及び高耐圧系ＭＩＳトランジスタの積層ゲート電極がそれぞれ形成される。
【００７０】
続いて、ソース／ドレイン拡散層６Ａ，６Ｄ，６Ｓ，６Ｃが、イオン注入法により積層ゲート電極に対して自己整合的に半導体基板１内に形成される。  
その後、第１層間絶縁膜１１がＣＶＤ法によって形成される。そして、ソース線ＳＬ、中間メタル層Ｍ０が、第１の層間絶縁膜１１内に埋め込まれたビット線及びソース線コンタクトＢＣ，ＳＣ、コンタクトプラグＣＰ１を介して、ソース／ドレイン拡散層６Ｄ，６Ｓ，６Ｃにそれぞれ接続される。
【００７１】
さらに、第２の層間絶縁層１２が第１の層間絶縁層１１上に形成される。そして、メモリセル領域においては、ビット線ＢＬがビアコンタクトＶ１を介して中間メタル層Ｍ０に接続される。それと同時に、周辺トランジスタ領域においては、ビアコンタクトＶ１を介してゲート線Ｍ１がコンタクトプラグＣＰ２及び中間メタル層Ｍ０に接続されて、ゲート線Ｍ１とゲート電極３Ｃ，５Ｃが接続される。
【００７２】
以上の工程により、本実施例のメモリセル及び周辺トランジスタが形成される。
【００７３】
本実施形態の製造方法によれば、高耐圧系ＭＩＳトランジスタ領域（アクティブ領域ＡＡ−Ｈ）において、素子分離絶縁膜９の側面に沿って、半導体基板１内に第２の不純物層７を形成できる。よって、素子分離絶縁膜９が含む有機物が半導体基板内に拡散して、固定電荷トラップを形成した場合においても、素子分離絶縁膜９の側面に沿って形成された不純物層７によって固定電荷トラップの影響を緩和できる。
【００７４】
したがって、固定電荷トラップに起因する周辺トランジスタの駆動特性の劣化、特に、高耐圧系ＭＩＳトランジスタの逆ナローチャネル効果が抑制された不揮発性半導体メモリを提供できる。
【００７５】
（ｉｉ）  第２実施例
以下、図３１乃至３４を用いて、本実施形態の第２実施例について説明を行う。尚、第１実施例と同一部材に関しては、同一符号を付し詳細な説明は省略する。また、メモリセル領域の構造は第１実施例と同様であるためその説明は省略する。
【００７６】
第１実施例において、素子分離絶縁膜の側面に沿って不純物層を形成する方法の一つとして、図１９乃至図２２に示すように、固相拡散源１０を用いて、第２の不純物層７を形成する方法について説明した。第１実施例で述べた固相拡散源としてのＢＳＧは絶縁材である。それゆえ、第２実施例においては、このＢＳＧを除去せずに素子分離絶縁膜の一部として用いている。
【００７７】
その場合、高耐圧系ＭＩＳトランジスタの構造は、図３１及び図３２、或いは、図３３及び図３４に示す構造となる。図３１及び図３３は、周辺トランジスタ領域のｙ方向に沿う断面図を示し、図３２及び３４は、周辺トランジスタ領域のｘ方向に沿う断面図を示す。
【００７８】
図３１及び図３２、或いは、図３３及び図３４に示すように、素子分離絶縁膜９Ａは、有機物を含む第１の絶縁膜９Ｂと、この第１の絶縁膜９Ｂと半導体基板１との間に設けられた第２の不純物層７を形成するための固相拡散源となる第２の絶縁膜１０とから構成される。第１の絶縁膜９Ｂはポリシラザンであり、第２の絶縁膜１０は例えばＢＳＧである。
【００７９】
図３１及び図３２に示す例では、素子分離絶縁膜９Ａのうち、第２の絶縁膜１０の底部が、チャネルストッパとして機能する不純物層８と接触している。また、図３３及び図３４に示す例では、素子分離絶縁膜９Ａのうち、第１の絶縁膜９Ｂの底部がチャネルストッパとして機能する不純物層８と接触している。
【００８０】
上記の構造によれば、有機物を含む第１の絶縁膜９Ｂと半導体基板１との間に介在する第２の絶縁膜１０により第２の不純物層７が形成される。それゆえ、第１の絶縁膜９が含む有機物が半導体基板１内に拡散するのを低減でき、有機物に起因する固定電荷トラップが、半導体基板１内に形成されるのを抑制できる。
【００８１】
また、図３３及び３４に示す構造によれば、その製造工程において、チャネルストッパとなる不純物層８を第２の絶縁膜１０をマスクとして、自己整合的に形成できる。それゆえ、本実施形態の製造工程を簡略化できる。
【００８２】
本実施例においても、第２の不純物層７を素子分離絶縁膜９Ａに沿って、半導体基板１内に設けることによって、有機不純物に起因する固定電荷トラップの影響を緩和できる。したがって、固定電荷トラップに起因する周辺トランジスタの駆動特性の劣化、特に、イントリンシック領域内に設けられる高耐圧系ＭＩＳトランジスタの逆ナローチャネル効果を抑制できる。
【００８３】
（ｉｉｉ）  第３実施例  
上述の第１及び第２実施例では、メモリセルのフローティングゲート電極となる第１のゲート電極材を形成した後に、固定電荷トラップの影響を緩和するための第１の不純物層を形成する製造方法を用いて、本実施形態の構造が形成される例について説明した。
【００８４】
しかし、本発明の実施形態の構造を得るための製造方法はそれに限定されない。例えば、第１の不純物層をｎチャネル型の低耐圧系ＭＩＳトランジスタが設けられる領域のＰウェルと同時に形成し、それから、第１のゲート電極材を形成しても、図８乃至図１０に近似する構造を作製することができる。
【００８５】
本実施形態の第３実施例において、図３５乃至図４０を用いて、その製造方法について説明する。尚、本実施例において、第１及び第２実施例と同一部材に関しては同一符号を付し、詳細な説明は省略する。また、本実施例においても、メモリセル領域についての詳細な説明は省略する。
【００８６】
はじめに、図３５及び図３６を用いて、本実施例の一工程について説明する。図３５は周辺トランジスタ領域のｙ方向に沿う断面図を示し、図３６は周辺トランジスタ領域のｘ方向に沿う断面図を示す。
【００８７】
図３５及び図３６に示すように、周辺トランジスタ領域において、半導体基板１表面にダミー酸化膜２Ｄが形成される。次に、ダミー酸化膜２Ｄ上に、ダミー層２０が形成される。
【００８８】
続いて、イオン注入法により、ｐ型不純物が高耐圧系ＭＩＳトランジスタのＨＶＴｒのアクティブ領域ＡＡ−Ｈ及び低耐圧系ＭＩＳトランジスタＬＶＴｒのアクティブ領域ＡＡ−Ｌそれぞれの半導体基板１内に注入される。これによって、ウェル領域ｐ−Ｗｅｌｌが、アクティブ領域ＡＡ−Ｈ及びアクティブ領域ＡＡ−Ｌそれぞれの半導体基板１内に形成される。このウェル領域ｐ−Ｗｅｌｌが後の工程で、ｎチャネル型低耐圧系ＭＩＳトランジスタ用のＰウェル領域及び固定電荷トラップを抑制するための不純物層となる。尚、ウェル領域ｐ−Ｗｅｌｌの形成と同時にメモリセル領域のＰウェル領域を形成しても良い。
【００８９】
その後、半導体基板１内に素子分離溝Ｘが形成される。そして、有機物を含むポリシラザンからなる絶縁材が素子分離溝Ｘに埋め込まれ、素子分離絶縁膜９が形成される。
【００９０】
次に、図３７及び図３８を用いて、図３５及び図３６に続く工程について説明する。図３７は周辺トランジスタ領域のｙ方向に沿う断面図を示し、図３８は周辺トランジスタ領域のｘ方向に沿う断面図を示す。
【００９１】
図３７及び図３８に示すように、レジストマスク２１が低耐圧系ＭＩＳトランジスタ領域上の全面を覆うように形成される。また、高耐圧系ＭＩＳトランジスタ領域において、レジストマスク２１は半導体基板１と素子分離絶縁膜９との境界部分上を覆うように形成される。そして、高耐圧系ＭＩＳトランジスタ領域がイントリンシック領域となるように、ｎ型不純物のイオン注入が実行される。
【００９２】
ここで、レジストマスク２１によって覆われている低耐圧系ＭＩＳトランジスタ領域には、イオンが注入されないため、ウェル領域ｐ−Ｗｅｌｌ領域が残存し、これが、低耐圧系ＭＩＳトランジスタのアクティブ領域となる。  
また、高耐圧系ＭＩＳトランジスタ領域においても、レジストマスク２１によって覆われている半導体基板１と素子分離絶縁膜９との境界付近にはイオンが注入されない。そのため、半導体基板１と素子分離絶縁膜９との境界部分において、ｐ型不純物を含む領域が残存し、これが素子分離絶縁膜９の側面に沿って半導体基板１内に設けられる不純物層７となる。
【００９３】
その後、レジストマスク２１、ダミー層２０、ダミー絶縁膜２Ｄが除去された後、第１及び第２実施例と同様の工程で、図３９及び図４０に示すように、素子分離絶縁膜９の底面に沿って、不純物層８が半導体基板１内に形成される。
【００９４】
さらに、半導体基板１上に、ゲート絶縁膜、第１のゲート電極材、ゲート間絶縁膜、第２のゲート電極材が順次形成される。そして、第１の実施例の図５乃至図１０に示す工程と同様の工程でゲート加工が行われ、ソース及びドレインとなる拡散層６Ｃが形成される。その後、層間絶縁膜１１，１２、コンタクトプラグＣＰ１、ＣＰ２、メタル層Ｍ０，Ｍ１が順次形成される。
【００９５】
以上の工程により、本実施例の周辺トランジスタが形成される。
【００９６】
本実施例によれば、高耐圧系ＭＩＳトランジスタ形成領域（アクティブ領域ＡＡ−Ｈ）において、素子分離絶縁膜９の側面に沿って、半導体基板１内に第２の不純物層７が形成される。そして、この不純物層７は低耐圧系ＭＩＳトランジスタ領域のＰウェル領域Ｐ−ｗｅｌｌと同時に形成される。
【００９７】
本実施例においても、素子分離絶縁膜９が含む有機物が半導体基板１内に拡散し、固定電荷トラップを形成しても、素子分離絶縁膜９の側面に沿って形成された不純物層７によって、固定電荷トラップの影響を緩和できる。したがって、固定電荷トラップに起因する周辺トランジスタの駆動特性の劣化、特に、高耐圧系ＭＩＳトランジスタの逆ナローチャネル効果が抑制された不揮発性半導体メモリを提供できる。
【００９８】
尚、Ｐウェル領域Ｐ−ｗｅｌｌはチャネルストッパの機能を有するため、本実施例において不純物層８は設けなくともよい。
【００９９】
（２）  第２の実施形態  
（Ａ）  基本構造  
図４１乃至図４３を用いて、本発明の第２の実施形態について説明する。尚、第１の実施形態と同一部材に関しては同一符号を付し詳細な説明は省略する。
【０１００】
図４１は本実施形態の高耐圧系ＭＩＳトランジスタの平面図を示す。図４２は図４１のＸＬＩＩ−ＸＬＩＩ線に沿う断面図を示し、図４３は図４１のＸＬＩＩＩ−ＸＬＩＩＩ線に沿う断面図を示す。
【０１０１】
本発明の第１の実施形態においては、固定電荷トラップに起因する逆ナローチャンネル効果を抑制するために、不純物層が素子分離絶縁膜の側面に沿ってアクティブ領域の全体を取り囲むように半導体基板内に設けられていた。
【０１０２】
しかし、上述の逆ナローチャネル効果は、高耐圧系ＭＩＳトランジスタのソース及びドレインとなる２つの拡散層６Ｃ間、つまりチャネル領域内に形成された固定電荷トラップに起因する。よって、アクティブ領域ＡＡ−Ｈと素子分離絶縁膜９の境界部分の全体に不純物層７を設けずともよい。
【０１０３】
本実施形態においては、図４１乃至４３に示すように、固定電荷トラップの影響を抑制するため不純物層７Ａを、素子分離絶膜９に隣接した高耐圧系ＭＩＳトランジスタＨＶＴｒのチャネル領域内のチャネル幅方向の両端部に、素子分離絶縁膜９の側面に沿って設けた。
【０１０４】
したがって、本実施形態においても、第１の実施形態と同様に、固定電荷トラップに起因する周辺トランジスタの駆動特性の劣化、特に、イントリンシック領域内に設けられる高耐圧系ＭＩＳトランジスタの逆ナローチャネル効果を抑制できる。
【０１０５】
（Ｂ）  実施例  
（ａ）  構造  
図４４乃至図４６を用いて、本実施形態の実施例について説明する。尚、第１の実施形態と同一部材に関しては同一符号を付し詳細な説明は省略する。また、メモリセル領域の構造は、第１の実施形態の図５乃至図７に示す構造と同一構造であるため詳細な説明は省略する。
【０１０６】
図４４乃至図４６に示すように、本実施形態においても、高耐圧系ＭＩＳトランジスタＨＶＴｒは積層ゲート構造のＭＩＳトランジスタとなっている。
【０１０７】
固定電荷トラップの影響を抑制するための不純物層７Ａは、ソース及びドレインとなる２つの拡散層６Ｃの間（チャネル領域）のチャネル幅方向の両端部に、素子分離絶縁膜９の側面に沿って半導体基板１内に設けられる。この第２の不純物層７が設けられることで、素子分離絶縁膜９が有機物を含む絶縁材から構成される場合に、その有機物に起因する固定電荷トラップの影響を緩和できる。
【０１０８】
また、不純物層７Ａを設けることで、高耐圧系ＭＩＳトランジスタＨＶＴｒが設けられるアクティブ領域（イントリンシック領域）ＡＡ−Ｈの基板不純物濃度が増加する。それゆえ、高耐圧系ＭＩＳトランジスタにおいて、基板不純物濃度で決まる基板バイアス効果を改善できる。さらに、本実施形態によれば、第２の不純物層７Ａのサイズが第１の実施形態よりも小さくなる。それゆえ、第２の不純物層７Ａと半導体基板１（イントリンシック領域）間の接合リークをより小さくできる。
【０１０９】
以上のように、チャネル領域内の固定電荷トラップに起因する周辺トランジスタの駆動特性の劣化、特に、イントリンシック領域内に設けられる高耐圧系ＭＩＳトランジスタの逆ナローチャネル効果を抑制できる。
【０１１０】
（ｂ）  製造方法  
図４４乃至図４６に示す本実施例の周辺トランジスタの構造は、第１の実施形態に示す図５乃至図４０と同様の製造方法を用いて形成できる。
【０１１１】
但し、不純物層７Ａが、第１の実施形態の図１７及び図１８に示す工程と同様にイオン注入法で形成される場合には、図４７に示すように、高耐圧系ＭＩＳトランジスタ領域において半導体基板１上を覆うレジストマスク２２が形成される。このレジストマスク２２には、一点鎖線で示されるゲート電極形成予定領域Ｇのチャネル幅方向の端部に開口部Ｙが形成される。そのレジストマスク２２をマスクとして、イオン注入法が実行されて不純物層７Ａが形成される。
【０１１２】
また、不純物層７Ａが、第１の実施形態の図１９乃至図２２に示す工程と同様に固相拡散法によって形成される場合には、図４８及び図４９に示すように、高耐圧系ＭＩＳトランジスタ領域において、ゲート電極形成予定領域のチャネル幅方向に位置する素子分離溝Ｘの側面にのみ、固相拡散源（例えば、ＢＳＧ）１０が形成される。そして、その固相拡散源１０に含まれるｐ型不純物（ボロン（Ｂ））を熱拡散させて、半導体基板１内に不純物層７Ａが形成される。
【０１１３】
尚、第１の実施形態の第２実施例と同様に、固相拡散源１０を除去せずに、これと有機物を含む絶縁膜とで素子分離絶縁膜を構成しても良い。その場合には、図５０及び図５１に示す構造となり、素子分離絶縁膜９Ａはチャネル幅方向の断面構造において、有機物を含む絶縁膜９Ｂと固相拡散源となる絶縁膜１０とから構成される。
【０１１４】
また、第１の実施形態の第３実施例と同様に、第２の不純物層７Ａがｎチャネル型低耐圧系ＭＩＳトランジスタが設けられるｐウェル領域と同時に形成される場合には、図５２に示すように、レジストマスク２２が半導体基板１上に形成される。この際、高耐圧系ＭＩＳトランジスタ領域において、ゲート形成予定領域Ｇのチャネル幅方向の端部がレジストマスク２２によって覆われるように、レジスト２２に開口部Ｚが形成される。それによって、高耐圧系ＭＩＳトランジスタ領域に対して、イントリンシック領域にするためのイオン注入が行われても、不純物層７Ａがチャネル領域内のチャネル幅方向の両端部に残存する構造となる。
【０１１５】
以上のように、本実施形態の製造方法によれば、高耐圧系ＭＩＳトランジスタ領域（アクティブ領域ＡＡ−Ｈ）において、チャネル領域内の両端部に素子分離絶縁膜９の側面に沿って半導体基板１内に第２の不純物層７Ａを形成できる。よって、素子分離絶縁膜９が含む有機物が半導体基板内に拡散して、固定電荷トラップを形成した場合においても、素子分離絶縁膜９の側面に沿って形成された不純物層７Ａによって、固定電荷トラップの影響を緩和できる。
【０１１６】
また、本実施形態によれば、不純物層７Ａのサイズが第１の実施形態よりも小さくなる。それゆえ、高耐圧系ＭＩＳトランジスタにおいて、不純物層７Ａと半導体基板１（イントリンシック領域）間の接合リークがより小さくされた不揮発性半導体メモリを提供できる。
【０１１７】
以上のように、固定電荷トラップに起因する周辺トランジスタの駆動特性の劣化、特に、高耐圧系ＭＩＳトランジスタの逆ナローチャネル効果が抑制された不揮発性半導体メモリを提供できる。
【０１１８】
（３）  第３の実施形態  
（Ａ）  基本構造  
図５３乃至及び図５５を用いて、本発明の第３の実施形態の基本構造について説明する。尚、本実施形態においても、メモリセル領域内のメモリセル及び選択ゲートトランジスタの構造は第１の実施形態と同じであるため、説明は省略する。図５３は本実施形態の高耐圧系ＭＩＳトランジスタの平面図を示す。図５４は図５３のＬＩＶ−ＬＩＶ線に沿う断面図を示し、図５５は図５３のＬＶ−ＬＶ線に沿う断面図を示す。
【０１１９】
第１及び第２の実施形態の各実施例のように、フラッシュメモリに用いられる周辺トランジスタはメモリセルと同時工程で形成されるため積層ゲート構造のＭＩＳトランジスタとなる。それゆえ、図５３乃至図５５に示すように、チャネル領域表面に設けられたゲート絶縁膜２Ｃ上には、メモリセルＭＣのフローティングゲート電極と同時に形成される第１のゲート電極３Ｃが配置される。さらに、第１のゲート電極３Ｃ上には、第２のゲート電極５Ｃがゲート間絶縁膜４Ｃを介して積層される。この第２のゲート電極５Ｃはゲート間絶縁膜４Ｃに形成された開口部Ｑ１を介して、第１のゲート電極３Ｃに接続されている。
【０１２０】
本実施形態において、ゲート間絶縁膜４Ｃに形成される開口部Ｑ１は、チャネル幅方向の端部に形成される。この開口部Ｑ１を介して、第２のゲート電極５Ｃが、第１のゲート電極３Ｃのチャネル幅方向の側面と接続される。そして、固定電荷トラップの影響を抑制するため不純物層７Ｂが開口部Ｑ１の下の高耐圧系ＭＩＳトランジスタＨＶＴｒのチャネル領域内のチャネル幅方向の両端部に、素子分離絶縁膜９の側面に沿って設けられる。
【０１２１】
したがって、本実施形態においても、第１及び第２の実施形態と同様に、イントリンシック領域内に設けられる高耐圧系ＭＩＳトランジスタの逆ナローチャネル効果を抑制できる。
【０１２２】
尚、上記の構造の製造工程において、第２の実施形態のように、固定電荷トラップを抑制するための不純物層７Ｂがチャネル領域内のチャネル幅方向の端部に形成される場合には、第１のゲート電極に形成する開口部に対して、自己整合的に形成できる。
【０１２３】
（Ｂ）  実施例  
（ａ）  構造  
図５６及び図５７を用いて、本実施形態の実施例について説明する。尚、第１の実施形態と同一部材に関しては、同一符号を付し詳細な説明は省略する。また、メモリセル領域の構造は第１の実施形態の図５乃至図７に示す構造と同一構造であるため詳細な説明は省略する。
【０１２４】
図５６乃至図５７に示すように、高耐圧系ＭＩＳトランジスタＨＶＴｒは、積層ゲート構造のＭＩＳトランジスタとなっている。第１のゲート電極３Ｃはチャネル領域表面に形成されたゲート絶縁膜２Ｃ上に配置される。第１のゲート電極３Ｃのチャネル幅方向のサイズはチャネル領域のチャネル幅のサイズよりも小さい。  
第１のゲート電極３Ｃ上にはゲート間絶縁膜４Ｃが設けられる。ゲート間絶縁膜４Ｃのチャネル幅方向の両端部に、開口部Ｑ１がそれぞれ形成される。そして、ゲート間絶縁膜４Ｃ上には第２のゲート電極５Ｃが設けられ、ゲート電極５Ｃは開口部Ｑ１を介して第１のゲート電極３Ｃのチャネル幅方向の両側面に接続されている。
【０１２５】
固定電荷トラップの影響を抑制するための不純物層７Ｂは、チャネル領域内のチャネル幅方向の端部に素子分離絶縁膜９の側面に沿って半導体基板１内に設けられる。第２の不純物層７Ｂが設けられることで、素子分離絶縁膜９が有機物を含む絶縁体から構成される場合に、その有機物に起因する固定電荷トラップの影響を緩和できる。
【０１２６】
また、不純物層７Ｂを設けることで、高耐圧系ＭＩＳトランジスタＨＶＴｒが設けられるアクティブ領域（イントリンシック領域）ＡＡ−Ｈの基板不純物濃度が増加する。それゆえ、基板不純物濃度で決まるＭＩＳトランジスタの基板バイアス効果を改善できる。さらに、本実施形態によれば、不純物層７Ｂのサイズが第１の実施形態よりも小さくなる。それゆえ、不純物層７Ｂと半導体基板１（イントリンシック領域）間の接合リークをより小さくできる。
【０１２７】
以上のように、チャネル領域内の固定電荷トラップに起因する周辺トランジスタの駆動特性の劣化、特に、イントリンシック領域内に設けられる高耐圧系ＭＩＳトランジスタの逆ナローチャネル効果を抑制できる。
【０１２８】
（ｂ）  製造方法  
以下、図５８乃至図６１を用いて、本実施例の製造方法について説明する。図５８及び図６１は本実施形態の高耐圧系ＭＩＳトランジスタの平面図を示す。図５９は図５８のＬＩＸ−ＬＩＸ線に沿う断面図を示し、図６０は図５８のＬＸ−ＬＸ線に沿う断面図を示す。
【０１２９】
はじめに、第１の実施形態の図１１乃至図１４に示す工程と同様の工程で、半導体基板１表面にゲート絶縁膜２、第１のゲート電極となるポリシリコン膜３、さらにマスク膜１３が順次形成される。その後、ＳＴＩ構造の素子分離溝Ｘが、例えば、ＲＩＥ法により形成され、素子分離溝Ｘに、塗布法によりポリシラザンからなる素子分離絶縁膜９が埋め込まれる。
【０１３０】
続いて、マスク膜１３を除去した後、図５８乃至図６１に示すように、第１のゲート電極と第２のゲート電極とを接続するための開口部Ｑ１，Ｑ２が、ゲート間絶縁膜４に形成される。この際、低耐圧系ＭＩＳトランジスタ形成領域ＡＡ−Ｌにおいて、開口部Ｑ２は、例えば、ゲート形成予定領域Ｇ２の中央部に形成される。これに対し、高耐圧系ＭＩＳトランジスタ形成領域ＡＡ−Ｈにおいて、開口部Ｑ１はゲート形成予定領域Ｇ１のチャネル領域内の両端部に形成される。
【０１３１】
さらに、高耐圧系ＭＩＳトランジスタ領域ＡＡ−Ｈにおいては、第１のゲート電極材３がＲＩＥ法によりエッチングされ、第１のゲート電極材３のチャネル幅方向のサイズが、高電圧系ＭＩＳトランジスタのチャネル幅のサイズよりの小さくされる。次に、イオン注入法により、不純物層７Ｂがポリシリコン膜３及びゲート間絶縁膜４に形成された開口部Ｑ１に対して自己整合的に半導体基板１内に形成される。
【０１３２】
その後、第１の実施形態の図２７乃至図３０に示す工程と同様の工程で、第２のゲート電極材５が形成される。そして、第２のゲート電極材５Ｃがゲート間絶縁膜４に形成された開口部Ｑ１を介して第１のゲート電極材３と接続される。
【０１３３】
そして、図５乃至図１０に示す工程と同様の工程でゲート加工が行われた後、ソース及びドレインとなる拡散層６Ｃが形成される。その後、層間絶縁膜１１，１２、コンタクトプラグＣＰ１、ＣＰ２、メタル層Ｍ０，Ｍ１が順次形成される。
【０１３４】
以上の工程により、本実施例の周辺トランジスタが形成される。
【０１３５】
以上のように、本実施形態の製造方法によれば、高耐圧系ＭＩＳトランジスタのゲート構造は、第２のゲート電極５Ｃがゲート間絶縁膜４Ｃに形成された開口部Ｑ２を介して、第１のゲート電極３Ｃのチャネル幅方向の側面に接続された構造となる。
【０１３６】
また、高耐圧系ＭＩＳトランジスタ領域ＡＡ−Ｈにおいて、チャネル領域内の両端部に、素子分離絶縁膜９の側面に沿って、半導体基板１内に第２の不純物層７Ｂを、ゲート間絶縁膜４Ｃ及び第１のゲート電極に形成された開口部に対して自己整合的に形成できる。
【０１３７】
よって、素子分離絶縁膜９が含む有機物が半導体基板内に拡散して、固定電荷トラップを形成した場合においても、素子分離絶縁膜９の側面に沿って形成された不純物層７Ｂによって、固定電荷トラップの影響を緩和できる。また、本実施形態によれば、不純物層７Ｂのサイズが、第１の実施形態よりも小さくなる。それゆえ、高耐圧系ＭＩＳトランジスタにおいて、不純物層７Ｂと半導体基板１（イントリンシック領域）間の接合リークがより小さくされた不揮発性半導体メモリを提供できる。
【０１３８】
さらに、本実施例においては、高耐圧系ＭＩＳトランジスタの第１のゲート電極材と第２のゲート電極材５Ｃとの電気的接続を図るために形成される開口部Ｑ１を介して、イオン注入法により第２の不純物層７Ｂが形成されるため、開口部を別々に形成するのに比べて工程数を削減できる。
【０１３９】
以上のように、固定電荷トラップに起因する周辺トランジスタの駆動特性の劣化、特に、高耐圧系ＭＩＳトランジスタの逆ナローチャネル効果が抑制された不揮発性半導体メモリを提供できる。
【０１４０】
（４）  第４の実施形態  
（ａ）  構造  
図６２乃至図６６を用いて、本発明の第４の実施形態について説明する。尚、本実施形態においても、メモリセル領域内のメモリセル及び選択ゲートトランジスタの構造は第１の実施形態と同じであるため説明は省略する。図６２は本実施形態の高耐圧系ＭＩＳトランジスタの平面図を示す。図６３は図６２のＬＸＩＩＩ−ＬＸＩＩＩ線に沿う断面図を示し、図６４は図６２のＬＸＩＶ−ＬＸＩＶ線に沿う断面図を示す。
【０１４１】
本発明の第４の実施形態においては、高耐圧系ＭＩＳトランジスタとしてｎチャネル・エンハンスメント型高耐圧系ＭＩＳトランジスタを用いている。図６２乃至図６４に示すように、ｎチャネル・エンハンスメント型高耐圧系ＭＩＳトランジスタについては、チャネル長短縮のためのチャネル濃度のプロファイル制御用に、このトランジスタのチャネル領域の半導体基板１の表層に、第２の不純物層７形成時と同じボロン（Ｂ）などのｐ型不純物をイオン注入しチャネル濃度制御領域５０を形成している。本実施形態においては、この点に着目し、チャネル濃度制御領域５０と第２の不純物層７とを同時で形成している。
【０１４２】
（ｂ）  製造方法  
以下、図６５及び図６６を用いて、本実施形態の製造方法について説明する。図６５は図６２のＬＸＩＩＩ−ＬＸＩＩＩ線に沿う断面図を示し、図６６は図６２のＬＸＩＶ−ＬＸＩＶ線に沿う断面図を示す。
【０１４３】
本実施形態においては、図１７及び図１８に示す第１の実施形態の不純物層７の形成工程に代えて、図６５及び図６６に示すように、素子分離溝Ｘの形成後、高耐圧系ＭＩＳトランジスタのチャネル形成領域のマスク膜１３をＲＩＥ法によりエッチング除去し、マスク膜１３をマスクとしてｐ型不純物を半導体基板１内にイオン注入する。
【０１４４】
即ち、図１３及び図１４に示した素子分離溝Ｘの形成後、マスク膜１３上にレジスト（図示せず）を塗布する。次に、レジストをパターニングして、高耐圧系ＭＩＳトランジスタのチャネル形成領域に対応する部分のレジストを除去する。次に、パターニングされたレジストをマスクにＲＩＥ法によりマスク膜１３をエッチング除去し、図６５に示す開口部Ｗを形成する。その後、レジストマスクを剥離し、マスク膜１３をマスクに、素子分離溝Ｘ及び開口部Ｗを介して高耐圧系ＭＩＳトランジスタのチャネル形成領域にｐ型不純物をイオン注入する。
【０１４５】
この方法により、ｎチャネル・エンハンスメント型高耐圧系ＭＩＳトランジスタのチャネル濃度制御領域５０と第２の不純物層７とを同時に形成することが可能となり、工程数を削減することができる。
【０１４６】
その後、第１の実施形態と同様に、素子分離絶縁膜９が素子分離溝Ｘに埋め込まれ、さらに、周辺トランジスタの積層ゲート電極３Ｃ，５Ｃ及びソース／ドレイン拡散層６Ｃが順次形成され、周辺トランジスタが形成される。
【０１４７】
以上のように、本実施形態の製造方法によれば、高耐圧系ＭＩＳトランジスタ領域（アクティブ領域ＡＡ−Ｈ）において、チャネル領域にチャネル濃度制御領域５０を形成でき、それとともに、素子分離絶縁膜９の側面に沿って、半導体基板１内に第２の不純物層７を形成できる。
【０１４８】
よって、素子分離絶縁膜９が含む有機物が半導体基板内に拡散して固定電荷トラップを形成した場合においても、素子分離絶縁膜９の側面に沿って形成された不純物層７によって、固定電荷トラップの影響を緩和できる。さらに、高耐圧系ＭＩＳトランジスタのチャネル濃度制御領域５０と第２の不純物層７とを同時に形成することで、工程数を削減することができる。
【０１４９】
以上のように、固定電荷トラップに起因する周辺トランジスタの駆動特性の劣化、特に、高耐圧系ＭＩＳトランジスタの逆ナローチャネル効果が抑制された不揮発性半導体メモリを提供できる。
【０１５０】
２．  その他  
本発明の実施形態においては、不揮発性半導体メモリ（フラッシュメモリ）に用いられる周辺トランジスタを例として説明した。しかし、本発明の実施形態はそれに限定されず、例えば、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等の半導体メモリの周辺トランジスタに用いても良い。
【０１５１】
また、本発明の実施形態においては、第１のゲート電極材を形成後、素子分離絶縁溝Ｘを形成している例を説明した。しかし、本発明の実施形態はそれに限定されず、先に素子分離溝を形成し、その後ゲート電極材を形成する製造方法を採用してもよい。
【０１５２】
本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【０１５３】
【図１】フラッシュメモリの全体構成を示す概略図。
【図２】第１の実施形態の基本構造を示す平面図。
【図３】図２のＩＩＩ−ＩＩＩ線に沿う断面図。
【図４】図２のＩＶ−ＩＶ線に沿う断面図。
【図５】メモリセル領域の構造を示す平面図。
【図６】図５のＶＩ−ＶＩ線に沿う断面図。
【図７】図５のＶＩＩ−ＶＩＩ線に沿う断面図。
【図８】周辺トランジスタ領域の構造を示す平面図。
【図９】図８のＩＸ−ＩＸ線に沿う断面図。
【図１０】図８のＸ−Ｘ線に沿う断面図。
【図１１】第１実施例の製造工程の一工程を示す断面図。
【図１２】第１実施例の製造工程の一工程を示す断面図。
【図１３】第１実施例の製造工程の一工程を示す断面図。
【図１４】第１実施例の製造工程の一工程を示す断面図。
【図１５】第１実施例の製造工程の一工程を示す断面図。
【図１６】第１実施例の製造工程の一工程を示す断面図。
【図１７】第１実施例の製造工程の一工程を示す断面図。
【図１８】第１実施例の製造工程の一工程を示す断面図。
【図１９】第１実施例の製造工程の一工程を示す断面図。
【図２０】第１実施例の製造工程の一工程を示す断面図。
【図２１】第１実施例の製造工程の一工程を示す断面図。
【図２２】第１実施例の製造工程の一工程を示す断面図。
【図２３】第１実施例の製造工程の一工程を示す断面図。
【図２４】第１実施例の製造工程の一工程を示す断面図。
【図２５】第１実施例の製造工程の一工程を示す断面図。
【図２６】第１実施例の製造工程の一工程を示す断面図。
【図２７】第１実施例の製造工程の一工程を示す断面図。
【図２８】第１実施例の製造工程の一工程を示す断面図。
【図２９】第１実施例の製造工程の一工程を示す断面図。
【図３０】第１実施例の製造工程の一工程を示す断面図。
【図３１】第２実施例の製造工程の一工程を示す断面図。
【図３２】第２実施例の製造工程の一工程を示す断面図。
【図３３】第２実施例の製造工程の一工程を示す断面図。
【図３４】第２実施例の製造工程の一工程を示す断面図。
【図３５】第３実施例の製造工程の一工程を示す断面図。
【図３６】第３実施例の製造工程の一工程を示す断面図。
【図３７】第３実施例の製造工程の一工程を示す断面図。
【図３８】第３実施例の製造工程の一工程を示す断面図。
【図３９】第３実施例の製造工程の一工程を示す断面図。
【図４０】第３実施例の製造工程の一工程を示す断面図。
【図４１】第２の実施形態の基本構造を示す平面図。
【図４２】図４１のＸＬＩＩ−ＸＬＩＩ線に沿う断面図。
【図４３】図４１のＸＬＩＩＩ−ＸＬＩＩＩ線に沿う断面図。
【図４４】第２の実施形態の実施例の構造を示す平面図。
【図４５】図４４のＸＬＶ−ＸＬＶ線に沿う断面図。
【図４６】図４４のＸＬＶＩ−ＸＬＶＩ線に沿う断面図。
【図４７】第２の実施形態の実施例の製造工程の一工程を示す平面図。
【図４８】第２の実施形態の実施例の製造工程の一工程を示す断面図。
【図４９】第２の実施形態の実施例の製造工程の一工程を示す断面図。
【図５０】第２の実施形態の実施例の構造の一形態を示す断面図。
【図５１】第２の実施形態の実施例の構造の一形態を示す断面図。
【図５２】第２の実施形態の実施例の製造工程の一工程を示す平面図。
【図５３】第３の実施形態の基本構造を示す平面図。
【図５４】図５３のＬＩＶ−ＬＩＶ線に沿う断面図。
【図５５】図５３のＬＶ−ＬＶ線に沿う断面図。
【図５６】第３の実施形態の実施例の構造を示す断面図。
【図５７】第３の実施形態の実施例の構造を示す断面図。
【図５８】第３の実施形態の実施例の製造工程の一工程を示す平面図。
【図５９】第３の実施形態の実施例の製造工程の一工程を示す断面図。
【図６０】第３の実施形態の実施例の製造工程の一工程を示す断面図。
【図６１】第３の実施形態の実施例の製造工程の一工程を示す平面図。
【図６２】第４の実施形態の実施形態の構造を示す平面図。
【図６３】図６２のＬＸＩＩＩ−ＬＸＩＩＩ線に沿う断面図。
【図６４】図６２のＬＸＩＶ−ＩＶ線に沿う断面図。
【図６５】第４の実施形態の製造工程の一工程を示す断面図。
【図６６】第４の実施形態の製造工程の一工程を示す断面図。
【符号の説明】
【０１５４】
１：半導体基板、２：ゲート絶縁膜、３Ａ：フローティングゲート電極、３Ｂ，３Ｃ：第１のゲート電極、４Ａ，４Ｂ，４Ｃ：ゲート間絶縁膜、５Ａ：コントロールゲート電極、５Ｂ，５Ｃ：第２のゲート電極、６Ａ，６Ｃ，６Ｄ，６Ｓ：拡散層、７，７Ａ，７Ｂ：第２の不純物層、８：第１の不純物層（チャネルストッパ）、９，９Ａ：素子分離絶縁膜、９Ｂ：第１の絶縁膜、１０：第２の絶縁膜（固相拡散源）、５０：チャネル濃度制御領域、１１，１２：層間絶縁膜、１３：マスク膜、ＢＣ：ビット線コンタクト、ＳＣ：ソース線コンタクト、ＢＬ：ビット線、ＳＬ：ソース線、ＣＰ１，ＣＰ２：コンタクトプラグ、Ｖ１：ビアコンタクト、１４，２１，２２：レジスト、１５：ゲート電極、２Ｄ：ダミー酸化膜、２０：ダミー層、ＡＡ−Ｍ，ＡＡ−Ｌ，ＡＡ−Ｈ：アクティブ領域（第１乃至第３の領域）、ＭＣ：メモリセル、ＳＧＤ，ＳＧＳ：選択ゲートトランジスタ、ＬＶＴｒ：低耐圧系ＭＩＳトランジスタ、ＨＶＴｒ：高耐圧系ＭＩＳトランジスタ、１００：メモリセルアレイ、１０１：ワード線・セレクトゲート線ドライバ、１０２：センスアンプ回路、１０３：制御回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2009044000.tif 000012
【図１１】
2009044000.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
2009044000.tif 000037
【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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