(57)【要約】【課題】低電源電圧下においても、少なくとも読出マージンを改善することのできるＳＲＡＭセルを提供する。【解決手段】６個のフルＣＭＯＳセル構成（ＰＱ1、ＰＱ２，ＮＱ１−ＮＱ３、ＮＱ６）に４個のトランジスタ（ＮＱ４、ＮＱ５、ＮＱ７、ＮＱ８）を加えて、ＳＲＡＭセル（ＭＣ）を構成する。アクセストランジスタ（ＮＱ３、ＮＱ６）と対応のビット線との間に直列の緩衝用のＮチャネルＭＯＳトランジスタ（ＮＱ４、ＮＱ７）を接続する。この直列体のトランジスタの接続ノードとロー側電源（ＶＤＬ）との間に、中間ノードドライブＮチャネルＭＯＳトランジスタを接続する。この中間ノードドライブトランジスタは、対応のドライブトランジスタ（ＮＱ１、ＮＱ２）と同一の記憶ノード（ＳＮ、／ＳＮ）にゲートが接続される。【選択図】図１
2009043304.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配列される複数のメモリセルを備え、
各前記メモリセルは、
第１の電源ノードと第１の記憶ノードとの間に接続され、ゲートが第２の記憶ノードに接続される第１導電型の第１のトランジスタと、
前記第１の記憶ノードと第２の電源ノードとの間に接続され、ゲートが前記第２の記憶ノードに接続される第２の導電型の第２のトランジスタと、
前記第１の電源ノードと同一の論理レベルの電圧を供給する第３の電源ノードと前記第２の記憶ノードとの間に接続され、ゲートが前記第１の記憶ノードに接続される第１導電型の第３のトランジスタと、
前記第２の記憶ノードと前記第２の電源ノードと同一論理レベルの電圧を供給する第４の電源ノードとの間に接続され、ゲートが前記第１の記憶ノードに接続される第２導電型の第４のトランジスタと、
前記第１の記憶ノードと第１の中間ノードとの間に接続され、導通時、前記第１の記憶ノードと前記第１の中間ノードとを電気的に接続する第２導電型の第５のトランジスタと、
前記第１の中間ノードと第１のビット線との間に接続され、導通時、前記第１の中間ノードと前記第１のビット線とを電気的に接続する第２の導電型の第６のトランジスタと、
前記第１の中間ノードと固定または可変電圧を供給する第１の基準ノードとの間に接続され、ゲートが前記第２の記憶ノードに接続される第２導電型の第７のトランジスタと、
前記第２の記憶ノードと第２の中間ノードとの間に接続され、導通時、前記第２の記憶ノードと前記第２の中間ノードとを電気的に接続する第２導電型の第８のトランジスタと、
前記第２の中間ノードと前記第１のビット線と対をなして配置される第２のビット線との間に接続され、導通時、前記第２の中間ノードと前記第２のビット線とを電気的に接続する第２導電型の第９のトランジスタと、
前記第２の中間ノードと前記第１の基準ノードの電圧と同一論理レベルの電圧を供給する第２の基準ノードとの間に接続され、ゲートが前記第１の記憶ノードに接続される第２導電型の第１０のトランジスタとを備え、さらに
動作モード指示信号とアドレス信号とに従って、前記第５、第６、第８および第９のトランジスタを選択的に導通状態とするセル選択駆動回路を備える、半導体装置。
【請求項２】
前記セル選択駆動回路は、前記動作モード指示信号とアドレス信号とに従って、選択メモリセルの前記第５および第８のトランジスタの組と前記第６および第９のトランジスタの組とに対し、別々に状態が設定される第１および第２のセル選択信号を与える、請求項１記載の半導体装置。
【請求項３】
前記半導体装置は、さらに
各前記メモリセル行に対応して配置され、各々に対応の行のメモリセルの第５および第８のトランジスタのゲートが接続され、前記第１のセル選択信号を伝達する複数の第１のワード線と、
各前記メモリセル行に対応して配置され、各々に対応の行のメモリセルの第６および第９のトランジスタのゲートが接続され、前記第２のセル選択信号を伝達する複数の第２のワード線とを備え、
前記セル選択駆動回路は、
前記動作モード指示信号がデータ読出を指示するとき、前記アドレス信号が指定する行に対応する選択行の第１のワード線上の第１のセル選択信号を非選択状態としかつ前記選択行の第２のワード線上の第２のセル選択信号を選択状態とし、かつ前記動作モード指示信号がデータ書込を指示するときには前記選択行の第１および第２のワード線上の第１および第２のセル選択信号をともに選択状態とする、請求項２記載の半導体装置。
【請求項４】
前記半導体装置は、
各前記メモリセルの列に対応して配置され、各々に対応の列のメモリセルの第５および第８のトランジスタのゲートが接続され、前記第１のセル選択信号を伝達する複数の第１のワード線と、
各前記メモリセル行に対応して配置され、各々に対応の行のメモリセルの第６および第９のトランジスタのゲートが接続され、前記第２のセル選択信号を伝達する複数の第２のワード線とをさらに備え、
前記セル選択駆動回路は、
前記動作モード指示信号がデータ読出を指示するとき、前記アドレス信号が指定する列に対応する選択列の第１のワード線上の第１のセル選択信号を非選択状態としかつ前記アドレス信号が指定する行に対応する選択行の第２のワード線上の第２のセル選択信号を選択状態とし、かつ前記動作モード指示信号がデータ書込を指示するときには、前記アドレス信号が指定する列および行上の第１および第２のワード線上の第１および第２のセル選択信号をともに選択状態とする、請求項２記載の半導体装置。
【請求項５】
前記半導体装置は、さらに、
各メモリセル行に対応して配置され、各々に対応の行のメモリセルの第５、第６、第８、および第９のトランジスタのゲートが接続され、前記セル選択信号を伝達する複数のワード線を備え、
前記セル選択駆動回路は、前記動作モード指示信号がデータ書込またはデータ読出を指示するときには、アドレス指定された行に対応するワード線上のセル選択信号を選択状態に設定する、請求項１記載の半導体装置。
【請求項６】
各前記メモリセル列に対応して配置され、各々が、対応のメモリセル列の第１および第２の基準ノードに結合される複数のグランドソース線対と、
前記動作モード指示信号と前記アドレス信号とに従って、メモリセル列単位で前記複数のグランドソース線対の電圧を設定するグランドソース線駆動回路をさらに備える、請求項１記載の半導体装置。
【請求項７】
前記第１および第３の電源ノードは、ともに、第１の電圧を供給し、前記第２および第４の電源ノードは、ともに、前記第１の電圧と論理レベルが異なる第２の電圧を供給し、
前記グランドソース線駆動回路は、
前記動作モード指示信号がデータ読出を指示するとき前記アドレス信号により指定される列に対応するグランドソース線対を、ともに、前記第２電圧レベルに設定し、残りの非選択列のグランドソース線すべてを共通に、前記第１電圧レベルまたはフローティング状態のいずれかの状態に設定する、請求項６記載の半導体装置。
【請求項８】
前記第１および第３の電源ノードは、ともに、第１の電圧を供給し、
前記第２および第４の電源ノードは、前記第１の電圧と論理レベルが異なる第２の電圧をともに供給し、
前記グランドソース線駆動回路は、前記動作モード指示信号がデータ書込を指示するとき、前記アドレス信号により指定された列に対応して配置されるグランドソース線対を書込データに応じた電圧レベルに駆動し、非選択列のグランドソース線を前記第２の電圧レベルに駆動する、請求項６記載の半導体装置。
【請求項９】
前記グランドソース線駆動回路は、前記動作モード指示信号がスタンバイ状態を指示するときには、前記複数のグランドソース線対のグランドソース線を、全て共通に、前記第１の電圧レベルまたはフローティング状態のいずれかの状態に設定する、請求項７または８記載の半導体装置。
【請求項１０】
前記第２、第４および第５から第１０のトランジスタは、しきい値電圧の異なる絶縁ゲート型電界効果トランジスタを備える、請求項１記載の半導体装置。
【請求項１１】
前記第５から第１０のトランジスタは、各々、前記第２および第４のトランジスタよりもしきい値電圧の絶対値が小さな絶縁ゲート型電界効果トランジスタである、請求項１０記載の半導体装置。
【請求項１２】
前記第６、第７、第９および第１０のトランジスタは、前記第２、第４、第５、および第８のトランジスタよりも、しきい値電圧の絶対値の小さな絶縁ゲート型電界効果トランジスタである、請求項１０記載の半導体装置。
【請求項１３】
各前記メモリセルにおいて、
前記第１および第３のトランジスタが、第２導電型の第１のウェル領域に形成され、
前記第２および第５から第７のトランジスタが、前記第１のウェル領域の一方側に配置される第１導電型の第２のウェル領域に形成され、
前記第４および第８から第１０のトランジスタが、前記第１のウェル領域に関して前記第２のウェルに対向して配置される第１導電型の第３のウェル領域に形成される、請求項１記載の半導体装置。
【請求項１４】
前記第１から第１０のトランジスタは、各々、絶縁ゲート型電界効果トランジスタであり、
前記第２および第３のウェル領域は、各々、複数種類のしきい値電圧が得られるように不純物注入量が異なる領域を含む、請求項１３記載の半導体装置。
【請求項１５】
前記第２のウェル領域は、各々が列方向に延在する第１および第２のサブウェルに分割され、前記第３のウェル領域は、各々が列方向に延在する第３および第４のサブウェルに分割され、
前記第２および第５のトランジスタが、前記第１のサブウェルに形成され、
前記第６および第７のトランジスタが、前記第２のサブウェルに形成されて、前記第２および第５のトランジスタよりも大きなしきい値電圧の絶対値を有し、
前記第４および第８のトランジスタが、前記第３のサブウェルに形成され、
前記第９および第１０のトランジスタが、前記第４のサブウェルに形成されて、前記第４および第８のトランジスタよりも大きなしきい値電圧の絶対値を有する、請求項１４記載の半導体装置。
【請求項１６】
前記第１のウェル領域と前記第２および第３のウェル領域各々との間の境界線は互いに平行である、請求項１３記載の半導体装置。
【請求項１７】
前記第１、第２、第３、第４、第５、第７、第８、および第１０のトランジスタは、それぞれのゲート領域の延伸方向が同一方向であり、かつ前記第１のウェル領域と前記第２および第３のウェル領域各々との間の境界線の延伸方向に対して垂直である、請求項１６記載の半導体装置。
【請求項１８】
各前記メモリセルは、前記第１のウェル領域と前記第２および第３のウェル領域各々との間の境界線の延伸方向よりも、前記ゲート領域の延伸方向の方が長い、請求項１７記載の半導体装置。
【請求項１９】
前記第５のトランジスタおよび第８のトランジスタは、第１の方向に連続的に延在する前記ビット線よりも下層の配線層の第１の導電線によりそれぞれのゲート電極が接続され、
前記第６および第９のトランジスタのそれぞれのゲート電極は、前記第１の導電線よりも上層の配線を介して前記第１の導電線に接続され、
前記第１および第２の基準ノードは、前記第１の方向と直交する第２の方向に沿って延在する前記第１および第２のビット線と同一の配線層に配置される配線により形成され、動作モードに応じて電圧レベルが設定される第１および第２のグランドソース線にそれぞれ接続される、請求項１記載の半導体装置。
【請求項２０】
前記第２、第５、および第６のトランジスタは、第１の方向に沿って連続的に延在する第１の活性領域に形成され、
前記第３、第８および第９のトランジスタは、前記第１の方向に沿って連続的に延在する第２の活性領域に形成され、
前記第１および第２の基準ノードは、前記第１の方向に沿って連続的に延在する前記第１および第２のビット線と同じ配線層に配置される配線により形成され、動作モードに応じて電圧レベルが設定される第１および第２のグランドソース線にそれぞれ接続される、請求項１記載の半導体装置。
【請求項２１】
前記第２の電源ノードは、前記第１の方向と直交する第２の方向に連続的に延在する、前記第１および第２のグランドソース線よりも上層の導電線に接続される、請求項２０記載の半導体装置。
【請求項２２】
各前記メモリセル列に対応して、前記ビット線と同一配線層に配置され、各々が第１の方向に連続的に延在して配置される複数の書込ワード線、
各前記メモリセル内において前記第１の方向と直交する第２の方向に延在して配置され対応のメモリセルの第５および第８のトランジスタのゲートと対応の書込ワード線とを電気的に接続する前記書込ワード線よりも下層の複数の書込ゲート電極配線、および
各前記メモリセル行に対応して前記書込ワード線よりも上層の配線層に配置され、各々が対応の行のメモリセルの第６および第９のトランジスタのゲートに電気的に接続される複数の読出ワード線をさらに備え、
前記セル選択駆動回路は、
データ読出時、各前記書込ワード線を非選択状態に維持した状態でアドレス指定された行に対応して配置される読出ワード線を選択状態に駆動し、また、データ書込時、アドレス指定された行に対応して配置される読出ワード線およびアドレス指定された列に対応して配置される書込ワード線を並行して選択状態に駆動する、請求項１記載の半導体装置。
【請求項２３】
前記第１および第３のトランジスタは、前記第１の方向に連続的に延在する第２導電型の第１のウェル領域に整列してかつ離れて配置される第１導電型の第１および第２の活性領域に形成され、
前記第７のトランジスタは、前記第１のウェル領域の第１の側に隣接して前記第１の方向に連続的に延在して配置される第１導電型の第２のウェル領域に形成される第３の活性領域に形成され、
前記第２、第５および第６のトランジスタは、前記第３の活性領域と第２の方向において整列する領域と前記第３の活性領域と第１の方向において整列する領域とを有するフック形状の連続的に形成される第４の活性領域に形成され、
前記第１０のトランジスタは、前記第１のウェル領域の第２の側に隣接して前記第１の方向に連続的に延在して配置される第１導電型の第３のウェル領域に形成される第５の活性領域に形成され、
前記第４、第８および第９のトランジスタは、前記第５の活性領域と第２の方向において整列する領域と前記第５の活性領域と第１の方向において整列する領域とを有するフック形状の連続的に形成される第６の活性領域に形成され、
前記書込ゲート電極配線は前記第４および第６の活性領域を前記第２の方向に沿って横切るように各メモリセルにおいて配置される、請求項２２記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に関し、特に、メモリセルがインバータラッチを含むスタティック型半導体記憶装置（ＳＲＡＭ：スタティック・ランダム・アクセス・メモリ）に関する。より特定的には、この発明は、スタティック型半導体記憶装置において低電源電圧下においても安定にデータの書込および読出を行なうための構成に関する。
【背景技術】
【０００２】
微細化技術の進展に伴ってトランジスタが微細化されると、その信頼性および消費電力の観点から、微細化に応じた電圧スケーリングが必要となる。しかしながら、微細化に伴って製造パラメータの変動の影響が大きくなり、メモリセルを構成するトランジスタのしきい値電圧のばらつきが大きくなる。このため、メモリセルの動作マージンが低下し、低電源電圧下において安定にデータの読出および書込を行なうのが困難となる。
【０００３】
ＳＲＡＭにおいて、このような低電源電圧下でもデータの書込および読出を安定に行なうことを目的とする、さまざまな構成が提案されている。
【０００４】
たとえば、特許文献１（特開２００２−０４２４７６号公報）に示される構成においては、データ読出時には、外部電源電圧と同一電圧レベルの電圧をＳＲＡＭセルに動作電源電圧として供給する。データ書込時には、メモリセルに対する動作電源電圧として、外部電源電圧よりも低い電圧（ＶＣＣ−ＶＴＨ）を供給する。データ書込時において、ワード線により選択されたメモリセルのスタティック・ノイズ・マージン（ＳＮＭ）が低下し、保持データの反転が容易となり、書込マージンを向上させることを図る。一方、読出時においては、メモリセル電源を外部電源電圧レベルに維持し、読出時のスタティック・ノイズ・マージン（ＳＮＭ）を大きくする。
【０００５】
また、特許文献２（特開２００４−３０３３４０号公報）においては、ＳＲＡＭセル列単位で基板領域（バックゲート）の電位を制御し、選択列のメモリセルのバックゲート電位を、データ書込時とデータ読出時とで異ならせる。データ書込時には、ソース−バックゲート間を深い逆バイアス状態に設定して、バックゲート効果を大きくする。これにより、メモリセルのＳＮＭを小さくしてデータの書込を高速で行なう。読出時においては、メモリセルトランジスタのバックゲート−ソース間を浅いバイアス状態として、しきい値電圧の絶対値を大きくし、応じて、ＳＮＭを大きくして、安定にデータを保持させる。
【０００６】
さらに特許文献３（特開２００４−３６２６９５号公報）においては、ＳＲＡＭセル列単位でメモリセルへハイ側およびロー側電源電圧を供給するＶＤＤ／ＶＳＳソース線の電圧レベルを設定する構成が示される。すなわち、スタンバイ状態時およびデータ書込時においては、電源電圧ＶＤＤ／ＶＳＳのレベルを、メモリセルトランジスタのゲート−ソース間電圧の絶対値が小さくなる状態に設定して、ゲートリーク電流を防止し、書込およびスタンバイ状態時における消費電流を低減する。一方、読出動作時においては、選択列のＶＤＤ／ＶＳＳソース線電位を、メモリセルトランジスタのゲート−ソース間電圧の絶対値が大きくなる状態に設定する。メモリセルトランジスタの電流駆動力を大きくすることにより、データの高速読出を図る。
【０００７】
特許文献４（特開２００７−４９６０号公報）は、メモリセル列ごとに書込補助回路を設け、この書込補助回路により、選択列のビット線電位に従ってセル電源線をフローティング状態に設定する構成を示す。書込時、メモリセルのＳＮＭを低下させて書込マージンを改善することを図る。
【０００８】
また、非特許文献１（K. Zhang, et al., "A 3-GHz 70Mb SRAM in 65nm CMOS Technology with Integrated Column-Based Dynamic Power Supply," ISCC2005, February 2005, pp.474 to 475, 611）においては、読出マージンを向上させる方法が開示されている。すなわち、読出動作時においては、メモリセルの電源電圧をわずかに高くすることにより、ＳＮＭを向上させる。一方、書込動作時においては、選択列の電源電圧のみを標準電圧、それ以外の非選択列のメモリセル電源電圧を標準電圧よりも高い電圧レベルに設定する。これにより、データ書込マージンを確保するとともに、非選択列／選択行のメモリセルのＳＮＭを大きくして、データを安定に保持する。
【０００９】
また、非特許文献２（M. Yamaoka, et al., "Low-Power Embedded SRAM Modules with Expanded Margins for Writing," ISSCC2005, pp. 480 to 481, 611）においては、書込マージンを向上させることを図る方法が開示されている。すなわち、書込選択列のメモリセル電源電圧をフローティング状態に設定する。ビット線との間のカップリングノイズおよびメモリセル電流により、メモリセル電源電圧を低下させることにより、書込マージンを改善することを図る。また、この非特許文献２においては、ロー側電源電圧をフローティング状態とすることにより、書込時にわずかにＶＳＳソース線（ロー側電源線）の電位が上昇することにより、書込マージンを改善することを図る。
【００１０】
また、非特許文献３（M. Yamaoka, et al., "0.4V Logic-Library-Friendly SRAM Array Using Rectangular-Diffusion Cell and Delta-Boosted-Array voltage Scheme," IEEE, Journal of Solid-States Circuits, Vol. 39, No. 6, June 2004）は、読出マージンおよび書込マージンを向上することを目的とする構成が開示されている。この非特許文献３においては、非特許文献１と同様、選択列のメモリセル電源電圧をわずかに高くすることにより、読出マージンを改善することを図る。書込時には、メモリセルの負荷トランジスタ（ＰチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ））のしきい値電圧を，そのバックゲート電圧の調整により高くする。すなわち、書込時のＳＮＭを低下させて書込マージンを向上させる。
【００１１】
また、トランジスタの微細化時の不純物濃度のばらつきについての考察が、非特許文献４（P. A. Slolk, "Modeling Statistical Dopant Fluctuations in MOS Transistors," IEEE, Transaction on Electron Devices, Vol. 45, No. 9, September, 1998） に示されている。
【特許文献１】特開２００２−０４２４７６号公報
【特許文献２】特開２００４−３０３３４０号公報
【特許文献３】特開２００４−３６２６９５号公報
【特許文献４】特開２００７−４９６０号公報
【非特許文献１】K. Zhang, et al., "A 3-GHz 70Mb SRAM in 65nm CMOS Technology with Integrated Column-Based Dynamic Power Supply," ISCC2005, February 2005, pp.474 to 475, 611
【非特許文献２】M. Yamaoka, et al., "Low-Power Embedded SRAM Modules with Expanded Margins for Writing," ISSCC2005, pp. 480 to 481, 611
【非特許文献３】M.Yamaoka, et al., "0.4V Logic-Library-Friendly SRAM Array Using Rectangular-Diffusion Cell and Delta-Boosted-Array voltage Scheme," IEEE, Journal of Solid-States Circuits, Vol. 39, No. 6, June 2004
【非特許文献４】P. A. Slolk, "Modeling Statistical Dopant Fluctuations in MOS Transistors," IEEE, Transaction on Electron Devices, Vol. 45, No. 9, September, 1998
【発明の開示】
【発明が解決しようとする課題】
【００１２】
特許文献１に示される構成においては、メモリセルアレイのメモリセルに共通に、電源供給回路からの電圧が、メモリセル内部電源電圧として供給される。したがって、書込動作時においてメモリセルの内部電圧（動作電源電圧）を低下させることにより、書込マージンを改善することができる。すなわち、行デコーダにより選択されて活性化されたワード線に接続されるメモリセルのすべての内部電圧が、低下する。したがって、列デコーダにより選択された列上の書込対象のメモリセルは、ＳＮＭが小さくされ、書込を容易に行なうことができる。しかしながら、このとき、非選択列かつ選択行の非書込対象のメモリセルも、ＳＮＭが低下し、データの書込（保持データの反転）が容易に生じる状態となる。すなわち、この選択行かつ非選択列のメモリセルの読出マージン（読出時のＳＮＭ）が低下し、ビット線電流により記憶データが反転し、記憶データが消失する可能性がある。
【００１３】
特許文献２に示される構成においては、列単位でトランジスタの基板電位を変更している。選択列および非選択列の基板電位の設定の制御のために、列アドレス信号が用いられる。また、列単位での電圧制御のために、基板領域は、１列のメモリセルに共通なウェル領域で形成され、その抵抗および容量が比較的大きい。特に、メモリ容量が増大した場合、１列に配列されるメモリセルの数が大きくなる。この状態において、基板領域の配線抵抗および容量を抑制するためには、基板電位を切換えるためのスイッチング素子を各列において複数箇所に配置する必要がある。この場合、基板電位切換のために、基板電位切換用スイッチング素子に対して、列選択用の列アドレス信号を伝達する信号線を配設する必要がある。この結果、配線数が増加し、配線レイアウトの面積が増大し、応じて、メモリセルアレイの面積が増大する。
【００１４】
また、列アドレス信号（列選択信号）を高速で基板電位切換用スイッチング素子に伝達するために、ドライブ回路等が余分に必要となる。この結果、回路規模が増大し、また、消費電流が増大する。また、基板電位切換用のスイッチング素子を制御するための信号を伝達する配線長が長くなるため、スイッチング素子制御信号伝達線の充放電電流が大きくなり、消費電力が増加するという問題が生じる。また、基板電位変更のタイミングと列アドレス信号の変化タイミングとの調整を行なって、メモリセルのＳＮＭが低下した状態でメモリセルへのデータ書込を行なう必要があり、タイミング設計が困難となる。
【００１５】
また、特許文献３に示される構成においては、メモリセル列単位で、ＶＤＤ／ＶＳＳソース線電位を制御している。しかしながら、この特許文献３は、メモリセルのハイ側電源電位（ＶＤＤソース電位）またはメモリセルロー側電源電位（ＶＳＳソース電位）を制御しているものの、その目的は、スタンバイ状態時または非選択列のメモリセルのゲートリーク電流を低減し、かつ選択列のビット線の充放電電流を低減して消費電力を低減することである。この特許文献３においては、データ書込時の書込マージンを改善する構成は、何ら考察されていない。また、ＶＤＤソース線およびＶＳＳソース線の電位制御には、列選択信号が用いられており、電位制御スイッチの配置によっては、上述の特許文献２と同様の問題が生じる。
【００１６】
特許文献４に示される構成においては、各メモリセル列ごとに書込補助回路が設けられ、メモリセル電源線をフローティング状態またはハイ側およびロー側電源線の短絡が実行されている。したがって、メモリセル電源電圧の制御のために列アドレス信号を利用する必要がなく、上述の特許文献２および３における問題は生じない。しかしながら、ビット線の電位に従ってメモリセル電源電圧の調整を行なっており、ビット線の電位変化からメモリセル電源電圧の変化までに、ある時間がかかる。従って、この特許文献４の構成においても、書込および読出の高速化については、改善の余地がある。
【００１７】
非特許文献１および３においては、標準電圧およびそれより高い電圧の２種類の電源電圧が使用される。このため、電源電圧を供給するための回路構成が複雑となるという問題が生じる。また、これらのメモリセル電源電圧は、固定電圧である。プロセスばらつきによりメモリセルトランジスタのしきい値電圧がばらついた場合、このばらつきによるＳＮＭの低下を抑制するように、セル電源電電圧レベルを自動的に調整する機構は設けられていない。
【００１８】
また、非特許文献２は、書込において、メモリセル電源電圧をフローティング状態として、ビット線とのカップリングにより、その電圧レベルを調整して、書込マージンを改善することを図る。しかしながら、この非特許文献２は、データ読出に対するマージンの改善、特に、プロセスばらつきに起因するメモリセルトランジスタのしきい値電圧のばらつきに対する読出マージンを改善する構成については何ら考察していない。
【００１９】
それゆえ、この発明の目的は、プロセスばらつきに対しても、十分にデータの読出および書込マージンを確保することができ、低電源電圧下においても、安定に読出および書込を行なうことのできる半導体装置を提供することである。
【課題を解決するための手段】
【００２０】
この発明に係る半導体装置は、要約すれば、ＳＲＡＭセル構造において、ＣＭＯＳセル構造に加えて、データ読出時の内部の記憶ノードの電位変化抑制用に４個のトランジスタを追加するものである。すなわち、この発明に係るメモリセルは、データを第１および第２の記憶ノードに保持するインバータラッチを構成する４個のトランジスタと、第１の記憶ノードとビット線との間に直列に接続される２個の直列トランジスタと、第２の記憶ノードと補のビット線との間に直列に接続される２個の直列トランジスタと、直列トランジスタの接続ノードそれぞれに接続される２個の中間ドライブトランジスタとを含む。これらの２個の中間ドライブトランジスタは、それぞれ、第１および第２の記憶ノードの電位に応じて導通／非導通状態に設定される。
【発明の効果】
【００２１】
データアクセス時、直列トランジスタをともにオン状態に駆動した場合、この直列トランジスタとメモリセルのドライブトランジスタのオン抵抗比により、記憶ノードの電位の浮き上がりは抑制され、読出マージンが改善される。また、中間ドライブトランジスタおよびインバータラッチのドライブトランジスタの２つの経路で、ビット線電流を引抜くことにより、高速でビット線電位を変化させることができ、高速読出が可能となる。
【００２２】
書込時においては、直列トランジスタをともにオン状態に設定して、記憶ノードの電位を書込データに応じた電圧レベルに設定する。読出マージンが改善されるため、メモリセルのインバータラッチのドライブトランジスタのしきい値電圧の絶対値を、小さくすることができ、書込マージンが改善される。
【００２３】
特に、この直列トランジスタを、それぞれ、別々のワード線で駆動することにより、読出時、中間ドライブトランジスタの状態に応じてデータの読出を行なうことができ、記憶ノードとビット線を分離することができる。この構成により、完全非破壊読出を行なうことができ、読出マージンが大幅に改善される。
【発明を実施するための最良の形態】
【００２４】
［実施の形態１］
図１は、この発明の実施の形態１に従う半導体記憶装置のメモリセルＭＣの構成を示す図である。図１において、メモリセルＭＣは、ワード線ＷＬとビット線対ＢＬ，／ＢＬの交差部に対応して配置される。このメモリセルＭＣは、２個のＰチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）ＰＱ１およびＰＱ２と、８個のＮチャネルＭＯＳトランジスタＮＱ１−ＮＱ８を含む。
【００２５】
ＭＯＳトランジスタＰＱ１およびＮＱ１が、ＣＭＯＳインバータを構成し、ＭＯＳトランジスタＰＱ２およびＮＱ２が、ＣＭＯＳインバータを構成する。これらのＭＯＳトランジスタＰＱ１、ＰＱ２、ＮＱ１およびＮＱ２により、記憶ノードＳＮおよび／ＳＮにデータを保持するインバータラッチが実現される。
【００２６】
ＭＯＳトランジスタＮＱ３およびＮＱ４が、記憶ノードＳＮとビット線ＢＬの間に直列に接続され、それぞれのゲートはワード線ＷＬに接続される。ＭＯＳトランジスタＮＱ５が、中間ノードＭＮとロー側電源ノードＶＤＬの間に接続され、かつそのゲートが補の記憶ノード／ＳＮに接続される。
【００２７】
ＭＯＳトランジスタＮＱ６およびＮＱ７が、記憶ノード／ＳＮと補のビット線／ＢＬの間に直列に接続され、それぞれのゲートが、ワード線ＷＬに接続される。ＭＯＳトランジスタＮＱ８は、ロー側電源ノードＶＤＬと中間ノード／ＭＮの間に接続され、かつそのゲートが記憶ノードＳＮに接続される。
【００２８】
ＭＯＳトランジスタＰＱ１、ＰＱ２、ＮＱ１、ＮＱ２、ＮＱ３およびＮＱ６により、従来のフルＣＯＭＯＳ構造のメモリセルが形成される。すなわち、従来の６個のトランジスタで構成される６Ｔセルに対して、さらに４個のトランジスタを追加して、１０個のトランジスタにより、１つのメモリセルＭＣを形成する。この１０個のトランジスタで構成されるメモリセル構造を、以下の説明においては、１０Ｔセルと称す。
【００２９】
図２は、図１に示すメモリセルＭＣのデータアクセス時の動作を示す信号波形図である。以下、図２を参照して、図１に示すメモリセルＭＣのデータの読出および書込動作について説明する。
【００３０】
スタンバイ状態においては、ワード線ＷＬは、Ｌレベルであり、ビット線ＢＬおよび／ＢＬは、図示しないビット線負荷回路により、Ｈレベルにプリチャージされる。データ“１”が記憶されているとすると、記憶ノードＳＮおよび／ＳＮは、それぞれ、ＨレベルおよびＬレベルである。中間ノードドライブ用のＭＯＳトランジスタＮＱ５がオフ状態である。従って、中間ノードＭＮは、フローティング状態（Ｈｉ−Ｚ）であり、ＬレベルからＨレベルの間の不確定電位にある。長時間に渡ってアクセスが行なわれない場合には、中間ノードＭＮの電位は、中間ノードＭＮに接続されるＭＯＳトランジスタＮＱ３−ＮＱ５のリーク電流により決定される電位レベルに落ち着く。一方、中間ノード／ＭＮは、ＭＯＳトランジスタＮＱ８がオン状態であるため、Ｌレベルである。
【００３１】
データ読出サイクルが始まると、まずワード線ＷＬがＨレベルへ駆動される。応じて、ＭＯＳトランジスタＮＱ３、ＮＱ４、ＮＱ６およびＮＱ７がオン状態となり、ノードＳＮおよびＭＮが、ビット線ＢＬに接続され、ノード／ＳＮおよび／ＭＮが、補のビット線／ＢＬに電気的に接続される。
【００３２】
ノード／ＳＮおよび／ＭＮは、ロー側電源電圧ＶＤＬのレベルであり、通常、接地電圧（０Ｖ）レベルである。したがって、まず、Ｈレベルにプリチャージされた補のビット線／ＢＬから、ＭＯＳトランジスタＮＱ７およびＮＱ８を介してロー側電源ノードＶＤＬへ電流が流れ、中間ノード／ＭＮが、ＭＯＳトランジスタＮＱ７およびＮＱ８のオン抵抗比で分割された電圧レベルに上昇する。ここで、電源ノードとその電源電圧とを、同一符号で示す。
【００３３】
これらのＭＯＳトランジスタＮＱ７およびＮＱ８は、バックゲートが接地電圧レベルに固定されている。ＭＯＳトランジスタＮＱ７は、中間ノード／ＭＮがソースノードであり、ソースノードの電位の上昇に伴って、バックゲート効果により、そのオン抵抗が大きくなる。応じて、中間ノード／ＭＮの電圧レベルが、ロー側電源電圧ＶＤＬから少し上昇した電圧レベルとなる。たとえば、ハイ側電源電圧ＶＤＨ（＝ＶＤＤ）が、１．２Ｖの場合、この中間ノード／ＭＮの電圧レベルは、ほぼ０．４Ｖ程度に到達する（ＭＯＳトランジスタＮＱ７およびＮＱ８のオン抵抗比が２：１）。
【００３４】
記憶ノード／ＳＮは、ＭＯＳトランジスタＮＱ６を介して中間ノード／ＭＮに電気的に接続される。この中間ノード／ＭＮが、ＭＯＳトランジスタＮＱ６およびＮＱ２を介してロー側電源ノードＶＤＬに電気的に結合され、中間ノード／ＭＮからロー側電源ノードへ電流が流れる。応じて、記憶ノード／ＳＮは、これらのＭＯＳトランジスタＮＱ６およびＮＱ２のオン抵抗比で分割された電圧レベルに落ち着く。中間ノード／ＭＮの電圧レベルが、約０．４Ｖの場合、記憶ノード／ＳＮの電圧レベルは、ＭＯＳトランジスタＮＱ６およびＮＱ２のオン抵抗比で分割された電位となり、約０．１Ｖ程度となる。
【００３５】
一方、中間ノードＭＮは、フローティング状態からビット線ＢＬに電気的に接続される状態に移行する。しかしながら、記憶ノード／ＳＮは、その電圧レベルが上昇しても、Ｌレベルであり、ＭＯＳトランジスタＮＱ５は、オフ状態を維持する。従って、中間ノードＭＮは、ＭＯＳトランジスタＮＱ４を介して充電されて、その電圧レベルが上昇する。ＭＯＳトランジスタＮＱ４は、Ｈレベルへの駆動能力は、ＰチャネルＭＯＳトランジスタに比べて弱く、伝達電圧にしきい値電圧損失が生じる。従って、中間ノードＭＮは、ビット線ＢＬのプリチャージ電圧ＶＤＨ（＝ＶＤＤ）から、ＭＯＳトランジスタＮＱ４のしきい値電圧Ｖｔｈだけ低い電圧レベルＶＤＤ−Ｖｔｈに落ち着く。
【００３６】
中間ノードＭＮが、電圧ＶＤＤ−ＶｔｈレベルのＨレベルであり、ＭＯＳトランジスタＮＱ３は、ゲート電位がＨレベルとなっても、ＭＯＳトランジスタＮＱ３のしきい値電圧により、中間ノードＭＮと記憶ノードＳＮの間では電流は流れない。したがって、この記憶ノードＳＮは、Ｈレベルを維持する。
【００３７】
上述のように、データ読出時において、Ｌレベルに維持される記憶ノード／ＳＮの電圧の浮き上がりは、追加のＭＯＳトランジスタＮＱ７およびＮＱ８により、十分に抑制することができる。また、記憶ノードの寄生容量Ｃｓと中間ノードの寄生容量Ｃａとの比、Ｃａ／Ｃｓは、充分に小さい。従って、ビット線／ＢＬと中間ノード／ＭＮとが電気的に接続されて、その電圧レベルが過渡的に上昇しても、その過渡的な（交流的な）電圧上昇は、記憶ノード／ＳＮの電圧レベルに対して交流的にはほとんど影響を及ぼさない（記憶ノード／ＳＮの電圧レベルは、直流的に抵抗分割により決定される）。従って、ビット線との接続時の過渡状態における安定性も高くなり、読出マージンを大きくすることができる。これにより、メモリセルＭＣの記憶データの反転は生じさせることなく、安定にデータの読出を行なうことができる。
【００３８】
データ書込時においては、ビット線ＢＬおよび／ＢＬへ、図示しない書込ドライブ回路から書込データに応じた電圧レベルに設定される。いま、ビット線ＢＬがＬレベル、補のビット線／ＢＬがＨレベルに駆動される。次いで、ワード線ＷＬが選択状態へ駆動され、ノードＳＮおよびＭＮが、Ｌレベルのビット線ＢＬに電気的に接続され、また、ノード／ＳＮおよび／ＭＮが、Ｈレベルのビット線／ＢＬに電気的に接続される。応じて、ノードＳＮおよびＭＮが、Ｌレベル、補の／ＳＮおよび／ＭＮがＨレベルに駆動される。応じて、ＭＯＳトランジスタＰＱ１がオフ状態、ＭＯＳトランジスタＰＱ２がオン状態となり、また、ＭＯＳトランジスタＮＱ１がオン状態、ＭＯＳトランジスタＮＱ２がオフ状態となる。これにより、メモリセルＭＣのラッチ状態が反転し、データ書込が完了する。
【００３９】
記憶ノードＳＮがＨレベルからＬレベルへ駆動される場合、書込ドライブ回路の駆動力に加えて、ＭＯＳトランジスタＮＱ１およびＮＱ５により、記憶ノードＳＮがＬレベルへ駆動される。従って、放電経路が、従来の６Ｔセルに比べて増加するため、速いタイミングで、メモリセルＭＣのラッチ状態を反転させることができる。この書込完了後、ワード線ＷＬが非選択状態へ駆動される。
【００４０】
図３は、この発明に従うメモリセルＭＣの伝達特性と、従来のフルＣＭＯＳセル（６Ｔセル）の伝達特性をシミュレーションにより求めた結果を示す図である。曲線Ｉは、この発明に従うメモリセル（１０Ｔセル）の伝達特性を示し、曲線ＩＩは、従来のフルＣＭＯＳセル（６Ｔセル）の伝達特性を示す。伝達特性は、メモリセルのインバータラッチの記憶ノードＳＮおよび／ＳＮの間の信号の伝達特性を示す。
【００４１】
用いたトランジスタパラメータとしては、ＮチャネルＭＯＳトランジスタは、チャネル幅Ｗが１２０ｎｍ、チャネル長Ｌが、６０ｎｍである。ＰチャネルＭＯＳトランジスタは、チャネル幅Ｗが９０ｎｍ、チャネル長Ｌが、６０ｎｍである。電源電圧ＶＤＤは、１.２Ｖである。
【００４２】
図３に示すように、この発明に従うメモリセルの伝達特性においては、特性曲線が下側の方向に広くなっており、スタティック・ノイズ・マージンＳＮＭが、拡大されている。ここで、スタティック・ノイズ・マージンＳＮＭは、伝達特性曲線の間に含まれる正方形の対角線または１辺の長さにより示される。
【００４３】
この図３から明らかなように、この発明に従う１０個のトランジスタを利用する１０Ｔセルの構成の場合、読出安定性の指標となるスタティックノイズマージンＳＮＭが改善されている。これは、中間ノードＭＮおよび／ＭＮが、緩衝の役割を果たすことで、記憶ノードＳＮおよび／ＳＮそれぞれの電位上昇を抑制する働きをするためである。
【００４４】
また、Ｈレベルにプリチャージされたビット線ＢＬの電荷は、ＭＯＳトランジスタＮＱ４およびＮＱ５の経路と、ＭＯＳトランジスタＮＱ４、ＮＱ３、およびＮＱ１の経路との２つの経路でロー側電源ノードＶＤＬに放電される。したがって、これらの２つの並列経路によりビット線プリチャージ電荷が引抜かれるため、従来よりも高速で、ビット線電位を低下させることができる。従って、従来よりも速いタイミングでビット線電位をセンスすることができ、より高速で読出を行なうことが可能となる。
【００４５】
図４は、メモリセルのＳＲＡＭ動作のしきい値電圧ウインドを模式的に示す図である。図４において、横軸に、ＮチャネルＭＯＳトランジスタ（ＮＭＯＳ）のしきい値電圧の絶対値Ｖｔｈを、単位Ｖで示し、縦軸に、ＰチャネルＭＯＳトランジスタ（ＰＭＯＳトランジスタのしきい値電圧の絶対値Ｖｔｈを、単位Ｖで示す。
【００４６】
図４において、直線Ｌ１は、読出により決定される安定動作の境界線を示し、直線Ｌ２は、書込時の安定性により決定されるしきい値電圧範囲を示す。直線Ｌ１より上の領域は、読出マージンが小さく、書込マージンが大きい領域である。直線Ｌ２よりも下の領域は、読出マージンが大きく、書込マージンが小さい領域である。
【００４７】
ＳＲＡＭ動作を保証するためには、４つの限界値を満たす必要がある。これらの限界値は、（ａ）読出安定限界、（ｂ）書込安定限界、（ｃ）リーク電流確保下限、および（ｄ）セル電流確保上限である。
【００４８】
読出安定限界（ａ）は、ＮＭＯＳのしきい値電圧の絶対値Ｖｔｈの下限値（Ｌｏｗ）とＰチャネルＭＯＳトランジスタのしきい値電圧の絶対値の上限（Ｈｉｇｈ）で規定される。書込安定限界（ｂ）は、ＮチャネルＭＯＳトランジスタのしきい値電圧の絶対値の上限値とＰチャネルＭＯＳトランジスタのしきい値電圧の絶対値の下限値とにより規定される。リーク電流確保下限（ｃ）は、スタンバイ時におけるリーク電流の上限値を規定する。このリーク電流確保下限（ｃ）は、ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタのしきい値電圧の絶対値の下限値により規定される。セル電流確保上限（ｄ）は、メモリセルデータを、安定にインバータラッチにより保持するために必要とされるセル電流の下限値を示す。このセル電流確保上限（ｄ）は、ＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタのしきい値電圧の絶対値の上限値により規定される。
【００４９】
これらの４つの限界値で囲まれる領域内のしきい値電圧の絶対値Ｖｔｈを満たすことにより、ＳＲＡＭセルの安定性が保証される。
【００５０】
トランジスタの微細化に伴って製造プロセスのばらつきが、このしきい値電圧の絶対値Ｖｔｈに及ぼす影響が大きくなる。この場合、境界線Ｌ１は、図４の右方向に移動し、また書込境界線Ｌ２は、左方向に移動する。このため、ＳＲＡＭ動作のしきい値電圧の絶対値のウインドが小さくなり、動作マージンが低下する。
【００５１】
一般に、ＰチャネルＭＯＳトランジスタのしきい値電圧の絶対値を高くして、そのオン電流を小さくする場合、書込マージンは改善される。しかしながら、この場合、動作領域が、直線Ｌ１よりも上の領域となり、読出マージンが劣化する。したがって、ＰチャネルＭＯＳトランジスタのしきい値電圧の絶対値を高くする場合、書込マージンは改善されるものの、読出マージンが悪化するというトレードオフをもたらす。
【００５２】
しかしながら、この発明に従う１０個のＭＯＳトランジスタを利用する１０Ｔセル構造の場合、読出マージンが充分に確保されるため、読出安定限界を示す曲線Ｌ１を、しきい値電圧のばらつきに応じて移動させる必要がなくなる。したがって、十分な広さのしきい値電圧ウインド（Ｖｔｈウィンド）を確保することができる。これにより、十分なしきい値電圧ウインドを確保するために、電源電圧を高くする必要がなく、また、ＰチャネルＭＯＳトランジスタのしきい値電圧の絶対値を高くする必要がない。また、読出マージンが充分に確保されるために、メモリセルのドライブトランジスタＮＱ１およびＮＱ２のしきい値電圧を低くして書込マージンを確保することが可能となる。従って、低電源電圧下においても、安定に、データの書込および読出を行なうことができるメモリセルを実現することができる。
【００５３】
なお、メモリセルの回路構成は、従来のフルＣＭＯＳ構造の６Ｔセルに、４個のトランジスタが追加されているだけである。従って、データの書込および読出の動作制御は、従来のＳＲＡＭと同様の態様で、行なうことができる。従って、このメモリセルを有する半導体記憶装置の全体の構成は示さない。構成としては、以下の構成が用いられれば良い。メモリアレイにおいて、メモリセルが、行列状に配列され、メモリセル行に対応してワード線が配置され、メモリセル列に対応してビット線対が配置される。動作モード指示信号（チップイネーブル信号およびライトイネーブル信号）に従って、内部動作制御が行われる。データアクセス時に、アドレス信号に従って選択行および選択列のワード線およびビット線対を選択する。
【００５４】
以上のように、この発明の実施の形態１に従えば、ＳＲＡＭセルを、フルＣＭＯＳセル構造に加えて、さらに、読出時の記憶ノードの電位を緩衝するための４個のトランジスタを追加している。これにより、データ読出時のマージンが改善され、低電源電圧化においても、安定にデータの読出／書込を行なうことができる。
【００５５】
［実施の形態２］
図５は、この発明の実施の形態２に従うメモリセルの構成を示す図である。この図５に示すメモリセルは、以下の点で、図１に示すメモリセルとその構成が異なる。すなわち、ワード線ＷＬに代えて、読出ワード線ＲＷＬと書込ワード線ＷＷＬとが別々に設けられる。読出ワード線ＲＷＬが、ＭＯＳトランジスタＮＱ４およびＮＱ７のゲートに接続される。書込ワード線ＷＷＬが、ＭＯＳトランジスタＮＱ３およびＮＱ６のゲートに接続される。この図５に示すメモリセルＭＣの他の構成は、図１に示すメモリセルの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【００５６】
図６は、図５に示すメモリセルのデータの読出および書込時の動作を示す信号波形図である。以下、図６を参照して、図５に示すメモリセルのデータ読出および書込動作について説明する。図６においても、メモリセルが、データ“１”を記憶しており、記憶ノードＳＮおよび／ＳＮが、それぞれ、ＨレベルおよびＬレベルである。
【００５７】
スタンバイ状態においては、先の実施の形態１と同様、書込ワード線ＷＷＬおよび読出ワード線ＲＷＬは、ともにＬレベルの非選択状態である。また、ビット線ＢＬおよび／ＢＬは、図示しないビット線負荷回路により、ともにＨレベルにプリチャージされる。中間ノードＭＮおよび／ＭＮは、それぞれ、フローティング状態およびＬレベルである。
【００５８】
読出動作が始まると、アドレス信号に従って、選択行の読出ワード線ＲＷＬが、Ｈレベルの選択状態へ駆動される。書込ワード線ＷＷＬは、非選択状態に維持される。この状態においては、メモリセルＭＣにおいて、ＭＯＳトランジスタＮＱ４およびＮＱ７がオン状態となり、一方、ＭＯＳトランジスタＮＱ３およびＮＱ６はオフ状態である。したがって、中間ノードＭＮおよび／ＭＮが、それぞれ、ビット線ＢＬおよび／ＢＬに電気的に接続されても、記憶ノードＳＮおよび／ＳＮは、ビット線ＢＬおよび／ＢＬから分離された状態にある。
【００５９】
記憶ノードＳＮがＨレベルであり、ＭＯＳトランジスタＮＱ８はオン状態である。したがって、ビット線／ＢＬからＭＯＳトランジスタＮＱ７およびＮＱ８を介して電流が流れ、その電圧レベルが低下する。一方、記憶ノード／ＳＮが、Ｌレベルであるため、ＭＯＳトランジスタＮＱ５は、オフ状態である。したがって、中間ノードＭＮは、ビット線ＢＬからの電流により充電され、その電圧レベルが、Ｈレベルとなる。ビット線ＢＬは、その電圧レベルは、Ｈレベルに維持される。
【００６０】
従って、これらの中間ノードＭＮおよび／ＭＮにそれぞれ接続されるＭＯＳトランジスタＮＱ５およびＮＱ８の状態に応じて、ビット線ＢＬおよび／ＢＬには、電位差が生じ、データ読出を行なうことができる。このとき、記憶ノードＳＮおよび／ＳＮは、ビット線ＢＬおよび／ＢＬから分離されており、その電圧レベルは、それぞれＨレベルおよびＬレベルに維持される。これにより、完全に非破壊読出を行なうことができ、読出マージンは十分に確保される。
【００６１】
データ書込時においては、選択行の書込ワード線ＷＷＬおよび読出ワード線ＲＷＬが、ともに選択状態へ駆動される。応じて、ＭＯＳトランジスタＮＱ３、ＮＱ４、ＮＱ６およびＮＱ７がオン状態となり、実施の形態１と同様にして、データの書込が行なわれる。
【００６２】
図７は、この発明の実施の形態２に従う半導体記憶装置（ＳＲＡＭ）の全体の構成を概略的に示す図である。図７において、半導体記憶装置は、メモリセルＭＣが行列状に配列されるメモリセルアレイ１を含む。このメモリセルアレイ１においては、メモリセルＭＣの各行に対応して書込ワード線ＷＷＬおよび読出ワード線ＲＷＬが配設され、メモリセルＭＣの各列に対応してビット線ＢＬおよび／ＢＬの対が配設される。図７においては、メモリセルアレイ１において、１つのメモリセルＭＣに対して設けられる書込ワード線ＷＷＬ、読出ワード線ＲＷＬ、およびビット線ＢＬおよび／ＢＬを代表的に示す。
【００６３】
メモリセルアレイ１のメモリセルの選択を行なうために、読出ワード線選択回路２、書込ワード線選択回路３、および列選択回路４が設けられる。
【００６４】
読出ワード線選択回路２は、主制御回路７から読出および書込動作時に与えられる内部動作活性化信号ＥＮに従って活性化され、行アドレス信号ＲＡをデコードし、アドレス指定された行に対応する読出ワード線ＲＷＬを選択状態に駆動する。書込ワード線選択回路３は、主制御回路７からの書込動作活性化信号ＷＲＩＴＥの活性化時活性化され、行アドレス信号ＲＡをデコードして、アドレス指定された行に対応する書込ワード線ＷＷＬを選択状態へ駆動する。
【００６５】
列選択回路４は、主制御回路７からの内部動作活性化信号ＥＮの活性化時活性化され、列アドレス信号ＣＡに従って、アドレス指定された列に対応するビット線ＢＬおよび／ＢＬを選択する。列選択回路４は、列アドレス信号をデコードする列デコーダと、ビット線対それぞれに対応して設けられる列選択ゲートとを含む。列選択ゲートは、列デコーダからの列選択信号に従って導通し、対応のビット線対を、内部データ線を介して書込回路５および読出回路６に結合する。
【００６６】
主制御回路７は、外部からのチップイネーブル信号ＣＥおよびライトイネーブル信号ＷＥおよびアドレス信号ＡＤを受ける。チップイネーブル信号ＣＥが活性化されると、主制御回路７は、内部動作活性化信号ＥＮを活性化する。なお、主制御回路７は、チップイネーブル信号ＣＥの活性化時、アドレス信号ＡＤの遷移に従って内部動作活性化信号ＥＮを活性化してもよい。主制御回路７は、チップイネーブル信号ＣＥおよびライトイネーブル信号ＷＥがともに活性化されると、書込動作活性化信号ＷＲＩＴＥを活性化する。
【００６７】
主制御回路７からの書込動作活性化信号ＷＲＩＴＥおよび読出動作活性化信号（ＲＥＡＤ）に従って、書込回路５および読出回路６がそれぞれ活性化される。書込回路５は、活性化時、外部からの書込データＤＩに従って内部書込データを生成して、列選択回路４を介して選択列のビット線上に書込データを伝達する。読出回路６は、データ読出時、列選択回路４により選択されたビット線対の電位に従って、読出データＤＯを生成する。
【００６８】
図７に示す半導体記憶装置の構成においては、チップイネーブル信号ＣＥが活性化されると、内部動作活性化信号ＥＮが活性化され、読出ワード線選択回路２が、書込および読出動作時に、読出ワード線ＲＷＬを選択状態へ駆動する。読出動作モード時においては、書込動作活性化信号ＷＲＩＴＥは、非活性状態であり、書込ワード線選択回路３は非活性状態にある。従って、書込ワード線ＷＷＬは、すべて非選択状態（Ｌレベル）に維持される。一方、チップイネーブル信号ＣＥおよびライトイネーブル信号ＷＥが、ともに活性化されると、内部動作活性化信号ＥＮおよび書込動作活性化信号ＷＲＩＴＥが、ともに活性化される。応じて、読出ワード線選択回路２および書込ワード線選択回路３が、ともにデコード動作を行なって、選択行の読出ワード線ＲＷＬおよび書込ワード線ＷＷＬを選択状態へ駆動する。
【００６９】
この図７に示すように、読出ワード線選択回路２および書込ワード線選択回路３を、別々に設けることにより、読出モード時に、読出ワード線ＲＷＬのみを選択状態へ駆動し、書込モード時、読出ワード線ＲＷＬおよび書込ワード線ＷＷＬをともに選択状態へ駆動することができる。
【００７０】
なお、図７に示す構成においては、読出ワード線選択回路２および書込ワード線選択回路３は、メモリセルアレイ１に関して対向して配置される。しかしながら、読出ワード線選択回路２および書込ワード線選択回路３は、メモリセルアレイ１の一方の同一側に隣接して配置されてもよい。行アドレス信号をデコードする行デコーダが、読出ワード線選択回路および書込ワード線選択回路に対して共通に設けられ、読出ワード線ドライバおよび書込ワード線ドライバが、それぞれ、読出ワード線および書込ワード線に対応して別々に設けられても良い。
【００７１】
［変更例］
図８は、この発明の実施の形態２の変更例に従うメモリセルＭＣの構成を示す図である。図８に示すメモリセルＭＣにおいては、書込ワード線ＷＷＬが、列方向に連続的に延在して配置され、ＭＯＳトランジスタＮＱ３およびＮＱ６のゲートに接続される。読出ワード線ＲＷＬは、行方向に連続的に延在して、ＭＯＳトランジスタＮＱ４およびＮＱ７に接続される。このメモリセルＭＣの他の構成は、図５に示すメモリセルの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【００７２】
図９は、図８に示すメモリセルを、２行２列に配置したアレイ構成を示す図である。図９において、メモリセルＭＣ００およびＭＣ０１が、読出ワード線ＲＷＬ０に対応して配置され、メモリセルＭＣ１０およびＭＣ１１が、読出ワード線ＲＷＬ１に対応して配置される。また、書込ワード線ＷＷＬ０が、メモリセルＭＣ００およびＭＣ１０に対応して配置され、書込ワード線ＷＷＬ１は、メモリセルＭＣ０１およびＭＣ１１に対応して配置される。すなわち、読出ワード線は、メモリセル行に対応して配置されて、対応の行のメモリセルの緩衝用のＭＯＳトランジスタＮＱ４およびＮＱ７のゲートに接続される。一方、書込ワード線がメモリセル列に対応して配置され、対応の列のメモリセルのＭＯＳトランジスタＮＱ３およびＮＱ６のゲートに接続される。
【００７３】
図９に示す配置において、メモリセルＭＣ００に、データを書込む場合を考える。この場合、読出ワード線ＲＷＬ０がＨレベルに駆動され、また、書込ワード線ＷＷＬ０も、Ｈレベルに駆動される。読出ワード線ＲＷＬ１および書込ワード線ＷＷＬ１は、ともに非選択状態のＬレベルである。したがって、メモリセルＭＣ００においてのみ、書込時、記憶ノードＳＮおよび／ＳＮが、対応のビット線ＢＬ０および／ＢＬ０に電気的に接続される。メモリセルＭＣ０１、ＭＣ１０およびＭＣ１１においては、ＭＯＳトランジスタＮＱ３およびＮＱ４の一方とＭＯＳトランジスタＮＱ６およびＮＱ７の一方が、オフ状態となる。すなわち、メモリセルＭＣ０１、ＭＣ１０およびＭＣ１１においては、記憶ノードＳＮおよび／ＳＮは、対応のビット線ＢＬ（ＢＬ０，ＢＬ１）および／ＢＬ（／ＢＬ０，／ＢＬ１）と電気的に分離される。
【００７４】
したがって、選択行かつ非選択列のメモリセルＭＣ０１において、記憶ノードＳＮおよび／ＳＮの電位は変化せず、安定にデータが保持される。同様、非選択行かつ選択列のメモリセルＭＣ１０においても、記憶ノードＳＮおよび／ＳＮのデータは安定に保持される。データ書込モード時、非選択行かつ選択列または選択行かつ非選択列のメモリセルにおいて記憶データの反転が生じることはなく、ライトディスターブの発生を、回避することができる。
【００７５】
したがって、メモリセルにおいて、ドライブ用のＮチャネルＭＯＳトランジスタＮＱ１およびＮＱ２のしきい値電圧が低い場合においても、ライトディスターブを回避することができ、読出マージンを十分に確保することができる。
【００７６】
図１０は、この実施の形態２の変更例の半導体記憶装置の全体の構成を概略的に示す図である。この図１０に示す半導体記憶装置の構成は、以下の点で、図７に示す半導体記憶装置の構成と異なる。すなわち、メモリセルアレイ１０においては、行方向に読出ワード線ＲＷＬが各メモリセル行に対応して配置される。列方向にビット線ＢＬおよび／ＢＬが各メモリセル列に対応して配置される。さらに、書込ワード線ＷＷＬが、メモリセル列に対応して配置される。したがって、書込ワード線選択回路１２は、列アドレス信号ＣＡを行アドレス信号ＲＡに代えて受けてデコードして、選択列の書込ワード線ＷＷＬを、選択状態へ駆動する。図１０に示す半導体記憶装置の他の構成は、図７に示す半導体記憶装置の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【００７７】
ＳＲＡＭにおいては、アドレス信号ＡＤとして、行アドレス信号および列アドレス信号が並行して与えられる。したがって、データ書込時、読出ワード線選択回路２および書込ワード線選択回路１２を、同一のタイミングで活性化して、アドレス指定された行上の読出ワード線ＲＷＬおよびアドレス指定された列上の書込ワード線ＷＷＬを、並行して選択状態へ駆動することができる。
【００７８】
読出ワード線選択回路２と書込ワード線選択回路１２とを、同じタイミングで活性化するためには、一例として、以下の構成を利用する。内部動作活性化信号ＥＮを、書込動作活性化信号ＷＲＩＴＥと読出動作活性化信号ＲＥＡＤ（図示せず）との論理和により生成する。読出ワード線選択回路２および書込ワード線選択回路１２を、データ書込時、書込動作活性化信号ＷＲＩＴＥに従って活性化することができ、書込ワード線ＷＷＬおよび読出ワード線ＲＷＬを、ほぼ同じタイミングで選択状態へ駆動することができる。
【００７９】
以上のように、この発明の実施の形態２に従えば、読出ワード線と書込ワード線とを別々に設け、データ読出時、メモリセルの記憶ノードとビット線とを電気的に分離し、書込動作時に、記憶ノードとビット線とを電気的に接続している。したがって、データ読出時、読出マージンを十分に大きくすることができ、ライトディスターブの発生を回避することができる。
【００８０】
また、この書込ワード線および読出ワード線を行および列方向にそれぞれ配置することにより、データ書込時に、半選択状態（非選択列かつ選択行または選択列かつ非選択行）のメモリセルは、記憶ノードとビット線とが分離される。従って、データ書込時に、非選択メモリセルのデータが反転するのは防止され、ライトディスターブの発生を回避することができる。
【００８１】
［実施の形態３］
図１１は、この発明の実施の形態３に従うメモリセルＭＣの構成を示す図である。この図１１に示すメモリセルは、以下の点で、図５に示すメモリセルと、その構成が異なる。すなわち、メモリセルＭＣにおいては、中間ノードＭＮおよび／ＭＮに接続される中間ノードドライブ用のＭＯＳトランジスタＮＱ５およびＮＱ８のソースノードが、グランドソース線ＣＬおよび／ＣＬに、それぞれ、接続される。グランドソース線ＣＬおよび／ＣＬは、それぞれ、トライステートバッファ１５ａおよび１５ｂにより、動作モードおよびアドレス信号に従って選択的に駆動される。この図１１に示すメモリセルの他の構成は、図５に示すメモリセルの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【００８２】
図１２は、図１１に示すメモリセルＭＣのデータの読出および書込時の動作を示す信号波形図である。以下、図１２を参照して、図１１に示すメモリセルＭＣのデータ読出および書込動作について説明する。
【００８３】
スタンバイ状態において、グランドソース線ＣＬおよび／ＣＬは、Ｈレベルのフローティング状態にある。また、書込ワード線ＷＷＬおよび読出ワード線ＲＷＬは、Ｌレベルである。ビット線ＢＬおよび／ＢＬは、Ｈレベルにプリチャージされている。今、記憶ノードＳＮが、Ｈレベル、記憶ノード／ＳＮが、Ｌレベルであるとする。
【００８４】
データ読出時においては、書込ワード線ＷＷＬを、非選択状態に維持した状態で、選択行の読出ワード線ＲＷＬが、選択状態のＨレベルへ駆動される。応じて、ＭＯＳトランジスタＮＱ４およびＮＱ７がオン状態となる。
【００８５】
このとき、また、選択列のグランドソース線ＣＬおよび／ＣＬを、Ｌレベル（ロー側電源電圧ＶＤＬレベル）に駆動する。また、非選択列のグランドソース線ＣＬおよび／ＣＬを、Ｈレベルに駆動する。
【００８６】
したがって、選択メモリセルにおいて、先の実施の形態２と同様の動作に従って、データの読出が行なわれる。すなわち、記憶ノードＳＮおよび／ＳＮが、それぞれＨレベルおよびＬレベルであり、ＭＯＳトランジスタＮＱ５がオフ状態、ＭＯＳトランジスタＮＱ８がオン状態である。したがって、ビット線ＢＬは、Ｈレベルを維持し、補のビット線／ＢＬの電圧レベルが、ＭＯＳトランジスタＮＱ７およびＮＱ８の経路を介しての放電により低下する。
【００８７】
非選択列のメモリセルにおいては、グランドソース線ＣＬおよび／ＣＬは、Ｈレベルであり、ビット線ＢＬおよび／ＢＬと同じ電圧レベルである。したがって、非選択列のメモリセルにおいては、ビット線ＢＬおよび／ＢＬの放電は行なわれず、消費電流を低減することができる。
【００８８】
非選択行かつ選択列のメモリセルにおいては、グランドソース線ＣＬおよび／ＣＬが、Ｌレベルとなる。ＭＯＳトランジスタＮＱ４およびＮＱ７がオフ状態であり、中間ノードＭＮおよび／ＭＮの電圧レベルが、記憶ノードＳＮおよび／ＳＮの電圧レベルに応じて変化する。この場合、Ｌレベルを記憶する記憶ノード／ＳＮに対応する中間ノード／ＭＮの電圧レベルが、低下し、一方、Ｈレベルを記憶する記憶ノードＳＮに対応する中間ノードＭＮは、ＭＯＳトランジスタＮＱ５がオフ状態であり、その電圧レベルは変化しない。したがって、非選択行かつ選択列のメモリセルにおいて、中間ノードＭＮおよび／ＭＮの電圧レベルが、記憶ノードＳＮおよび／ＳＮの保持電圧レベルに対応した電圧レベルに変化する。したがって、次のサイクルにおいて、この非選択行かつ非選択列のメモリセルに対してデータの読出が行なわれても、何ら問題は生じない。
【００８９】
読出サイクルが完了すると、再び、読出ワード線ＲＷＬが非選択状態へ駆動され、ＭＯＳトランジスタＮＱ４およびＮＱ７がオフ状態となる。また、グランドソース線ドライバ（トライステートバッファ）１５ａおよび１５ｂが、出力ハイインピーダンス状態となり、グランドソース線ＣＬおよび／ＣＬが、フローティング状態（Ｈｉ−Ｚ）となる（Ｈレベルで）。
【００９０】
書込サイクルが始まると、まず、ビット線ＢＬおよび／ＢＬが、書込データに応じた電圧レベルに設定される。このとき、ビット線ＢＬおよび／ＢＬが、それぞれ、ＬレベルおよびＨレベルに設定される。このとき、また、選択列のグランドソース線ＣＬおよび／ＣＬが、書込データに応じて、それぞれ、ＬレベルおよびＨレベルに駆動される。非選択列のグランドソース線ＣＬおよび／ＣＬは、ともにＬレベルに駆動される。
【００９１】
選択メモリセルにおいて、ＭＯＳトランジスタＮＱ３、ＮＱ４、ＮＱ６およびＮＱ７がオン状態となり、記憶ノードＳＮおよび／ＳＮが、それぞれ、ビット線ＢＬおよび／ＢＬに電気的に接続される。ビット線ＢＬおよびグランドソース線ＣＬが、Ｌレベルであり、記憶ノードＳＮは、ＭＯＳトランジスタＮＱ３およびＮＱ５の経路およびＭＯＳトランジスタＮＱ３、およびＮＱ４およびビット線ＢＬの経路で、Ｌレベルへ駆動される。したがって、２つの経路で、記憶ノードＳＮが放電されるため、高速で記憶ノードＳＮの電圧レベルが低下する。この記憶ノードＳＮの電圧レベルの低下に従って、負荷ＭＯＳトランジスタＰＱ１がオン状態となり、記憶ノード／ＳＮが、ＬレベルからＨレベルへ駆動される。このとき、中間ノード／ＭＮは、また、ビット線ＢＬおよびグランドソース線ＣＬによりＨレベルへ駆動され、高速で、電圧ＶＤＤ−Ｖｔｈレベルにまで駆動される。これにより、記憶ノード／ＳＮのＬレベルからＨレベルへの駆動を高速化でき、応じて、記憶ノードＳＮのＨレベルからＬレベルへの変化を高速化できる。従って、メモリセルのインバータラッチの状態を高速で反転させることができ、書込を高速化することができるとともに、書込マージンを改善することができる。
【００９２】
データの書込が完了すると、再び、書込ワード線ＷＷＬおよび読出ワード線ＲＷＬが非選択状態へ駆動され、また、ビット線ＢＬおよび／ＢＬがＨレベルにプリチャージされる。また、グランドソース線ドライバ（トライステートバッファ）１５ａおよび１５ｂが、出力ハイインピーダンス状態となり、グランドソース線ＣＬおよび／ＣＬが、Ｈレベルでハイインピーダンス状態となる（この構成については、後に説明する）。
【００９３】
なお、データ書込時、非選択行かつ選択列のメモリセルに対して、グランドソース線ＣＬおよび／ＣＬが、書込データに応じてその電圧レベルが変更される。たとえば、書込データがＬデータ（データ“０”）の場合、ビット線ＢＬおよびグランドソース線ＣＬが、Ｌレベルに駆動され、補のビット線／ＢＬおよびグランドソース線／ＣＬが、Ｈレベルへ駆動される。非選択行かつ選択列のメモリセルが、データ“１”を記憶しており、記憶ノードＳＮおよび／ＳＮが、それぞれ、ＨレベルおよびＬレベルの場合、中間ノード／ＭＮがＨレベルに充電されるだけであり、内部の記憶ノードＳＮおよび／ＳＮの保持電圧は、変化しない。書込が完了すると、グランドソース線は、フローティング状態とされ、この非選択行かつ選択列のメモリセルの中間ノード／ＭＮが、Ｈレベルでフローティング状態となる。次のサイクルにおいて、この非選択行かつ選択列のメモリセルのデータ読出が行なわれる場合、グランドソース線ＣＬおよび／ＣＬが、選択時、Ｌレベルへ駆動されるため、中間ノードＭＮおよび／ＭＮの電圧レベルは、それぞれ記憶ノードＳＮおよび／ＳＮの保持電圧に応じた電圧レベルに設定される。従って、何ら次の読出において誤動作は生じず、正確なデータ読出を行なうことができる。
【００９４】
また、選択行かつ非選択列のメモリセルにおいては、グランドソース線ＣＬおよび／ＣＬが、ともにＬレベルに駆動される。従って、中間ノードＭＮおよび／ＭＮは、記憶ノードＳＮおよび／ＳＮの保持電圧に対応する電圧レベルに設定されて、ダミー読出が行われるだけであり、実施の形態１および２の場合と同様、データ反転は生じない。
【００９５】
図１３は、この発明の実施の形態３に従う半導体記憶装置の全体の構成を概略的に示す図である。図１３に示す半導体記憶装置は、以下の点で、図７に示す半導体記憶装置とその構成が異なる。すなわち、メモリセルアレイ２０において、メモリセルＭＣの各列に対応してグランドソース線ＣＬおよび／ＣＬが配置され、これらのグランドソース線ＣＬおよび／ＣＬは、対応の列のメモリセルに接続される（中間ノードドライブトランジスタＮＱ５のソースノードに結合される）。
【００９６】
また、メモリセルアレイ２０のグランドソース線ＣＬおよび／ＣＬを選択するために、グランドソース線駆動回路２５が設けられる。このグランドソース線駆動回路２５は、主制御回路７からの列アドレス信号ＣＡと読出動作活性化信号ＲＥＡＤと書込動作活性化信号ＷＲＩＴＥとに従って、選択列のグランドソース線ＣＬおよび／ＣＬの電圧レベルを設定する。図１３に示す半導体記憶装置の他の構成は、図７に示す半導体記憶装置の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【００９７】
図１４は、図１３に示すグランドソース線駆動回路２５の、１対のグランドソース線ＣＬおよび／ＣＬに対して設けられる部分の構成を示す図である。図１４において、グランドソース線駆動回路２５は、データ書込時、内部書込データＤおよび／Ｄを生成するライトドライバ３０と、読出および書込時に、列選択信号ＣＳを生成するコラムデコーダ３２を含む。
【００９８】
これらのライトドライバ３０およびコラムデコーダ３２は、メモリセルアレイ２０の各列に対応して設けられるグランドソース線ＣＬおよび／ＣＬに対して、共通に設けられる。ライトドライバ３０は、書込動作活性化信号ＷＲＩＴＥの活性化時、書込データＤＩから、相補内部書込データＤおよび／Ｄを生成する。また、ライトドライバ３０は、一例として、書込動作活性化信号ＷＲＩＴＥの非活性化時、内部書込データＤおよび／Ｄを、ともにＬレベルに維持する。一例として、ライトドライバは、以下の構成を有する。書込データＤＩと書込動作活性化信号ＷＲＩＴＥを受けるＡＮＤ回路により、内部書込データを生成する。書込データＤＩと書込動作活性化信号ＷＲＩＴＥの反転信号とを受けるＮＯＲ回路により、補の内部書込データ／Ｄを生成する。
【００９９】
コラムデコーダ３２は、内部動作活性化信号ＥＮの活性化時、アドレス信号ＢＡＤに含まれる列アドレス信号ＣＡをデコードして、列選択信号ＣＳを生成する。この列選択信号ＣＳは、選択時にＨレベル、非選択時にＬレベルである。内部動作活性化信号ＥＮは、チップイネーブル信号ＣＥに従って生成され、書込動作活性化信号ＷＲＩＴＥまたは読出動作活性化信号ＲＥＡＤの活性化時に、活性化される。
【０１００】
グランドソース線ＣＬおよび／ＣＬの対に共通に、ＮＡＮＤ回路３４と、ゲート回路３５とが設けられる。ＮＡＮＤ回路３４は、読出動作活性化信号ＲＥＡＤと列選択信号ＣＳとを受ける。ゲート回路３５は、書込動作活性化信号ＷＲＩＴＥとＮＡＮＤ回路３０の出力信号とを受ける。このゲート回路３５は、書込動作活性化信号ＷＲＩＴＥがＬレベルのときに、バッファとして動作し、ＮＡＮＤ回路３４の出力信号に応じた電圧レベルの信号を生成する。一方、書込動作活性化信号ＷＲＩＴＥがＨレベルとなると、ゲート回路３５は、その出力信号が、Ｌレベルに維持される。
【０１０１】
グランドソース線駆動回路２５において、さらに、グランドソース線ＣＬに対して、ＡＮＤ回路３６ａおよびＯＲ回路３８ａが設けられ、グランドソース線／ＣＬに対し、ＡＮＤ回路３６ｂおよびＯＲ回路３８ｂが設けられる。ＡＮＤ回路３６ａは、内部書込データＤと列選択信号ＣＳとを受ける。ＯＲ回路３８ａは、ゲート回路３５の出力信号とＡＮＤ回路３６ａの出力信号とを受ける。ＡＮＤ回路３６ｂは、補の内部書込データ／Ｄと列選択信号ＣＳとを受ける。ＯＲ回路３８ｂは、ゲート回路３５の出力信号とＡＮＤ回路３６ｂの出力信号とを受ける。これらのＯＲ回路３８ａおよび３８ｂの出力信号が、それぞれ、トライステートバッファ１５ａおよび１５ｂに与えられる。トライステートバッファ１５ａおよび１５ｂは、内部動作活性化信号ＥＮの活性化時活性化され、対応のＯＲ回路３８ａおよび３８ｂの出力信号の電圧レベルに応じた電圧レベルに、対応のグランドソース線ＣＬおよび／ＣＬを駆動する。
【０１０２】
図１５は、図１４に示すグランドソース線駆動回路の動作を示すタイミング図である。以下、図１５を参照して、図１４に示すグランドソース線駆動回路２５の動作について説明する。
【０１０３】
スタンバイ状態時、読出動作活性化信号ＲＥＡＤ、書込動作活性化信号ＷＲＩＴＥおよび内部動作活性化信号ＥＮは、すべて非活性状態のＬレベルである。この状態においては、トライステートバッファ１５ａおよび１５ｂは、出力ハイインピーダンス状態であり、グランドソース線ＣＬおよび／ＣＬは、フローティング状態（Ｈｉ−Ｚ状態）にある。
【０１０４】
データ読出を行なうときには、読出動作活性化信号ＲＥＡＤが活性化され、また、内部動作活性化信号ＥＮも活性化される。書込動作活性化信号ＷＲＩＴＥは、Ｌレベルの非活性状態である。選択列に対して、コラムデコーダ３２からの列選択信号ＣＳがＨレベルへ駆動されると、ＮＡＮＤ回路３４の出力信号がＬレベルとなり、応じて、ゲート回路３５の出力信号がＬレベルとなる。ライトドライバ３０からの内部書込データＤおよび／ＤがともにＬレベルであり、ＡＮＤ回路３６ａおよび３６ｂの出力信号は、Ｌレベルである。したがって、ＯＲ回路３８ａおよび３８ｂの出力信号がＬレベルとなり、トライステートバッファ１５ａおよび１５ｂが、内部動作活性化信号ＥＮに従って活性化されて、グランドソース線ＣＬおよび／ＣＬを、Ｌレベルに駆動する。
【０１０５】
一方、非選択列については、列選択信号ＣＳがＬレベルであり、ＮＡＮＤ回路３４の出力信号がＨレベルである。したがって、ゲート回路３５の出力信号がＨレベルとなり、ＯＲ回路３８ａおよび３８ｂの出力信号がＨレベルとなる。したがって、非選択列のグランドソース線ＣＬおよび／ＣＬは、Ｈレベルに維持される。
【０１０６】
読出動作が完了すると、読出動作活性化信号ＲＥＡＤおよび内部動作活性化信号ＥＮが非活性化され、トライステートバッファ１５ａおよび１５ｂが、出力ハイインピーダンス状態となる。
【０１０７】
データ書込時においては、読出動作活性化信号ＲＥＡＤおよび書込動作活性化信号ＷＲＩＴＥが、ともに活性化される。このとき、また、内部動作活性化信号ＥＮも、活性化される。書込動作活性化信号ＷＲＩＴＥの活性化に従って、ライトドライバ３０が活性化され、書込データＤＩに従って相補内部書込データＤおよび／Ｄを生成する。書込動作活性化信号ＷＲＩＴＥが、活性化時、Ｈレベルであるため、ゲート回路３５の出力信号はＬレベルである。したがって、ＡＮＤ回路３６ａおび３６ｂの出力信号に従って、トライステートバッファ１５ａおよび１５ｂが、グランドソース線ＣＬおよび／ＣＬを駆動する。すなわち、選択列の場合、列選択信号ＣＳがＨレベルであり、ＡＮＤ回路３６ａおよび３６ｂは、相補内部書込データＤおよび／Ｄの電圧レベルに応じた電圧レベルの信号を出力する。したがって、グランドソース線ＣＬおよび／ＣＬが、相補内部書込データＤおよび／Ｄに応じた電圧レベルに設定される。一方、非選択列の場合には、列選択信号ＣＳがＬレベルであり、ＡＮＤ回路３６ａおよび３６ｂの出力信号が、Ｌレベルとなる。したがって、ＯＲ回路３８ａおよび３８ｂの出力信号が、Ｌレベルとなり、応じて、トライステートバッファ１５ａおよび１５ｂにより、非選択列のグランドソース線ＣＬおよび／ＣＬは、Ｌレベルに駆動される。
【０１０８】
データ書込が完了すると、再び、トライステートバッファ１５ａおよび１５ｂが、出力ハイインピーダンス状態となり、グランドソース線ＣＬおよび／ＣＬが、フローティング状態（Ｈｉ−Ｚ状態）に維持される。
【０１０９】
図１６は、図１４に示すトライステートバッファ１５ａおよび１５ｂの構成の一例を示す図である。図１６においては、トライステートバッファ１５ａの構成を代表的に示す。トライステートバッファ１５ｂも、トライステートバッファ１５ａと同様の構成を、備える。
【０１１０】
図１６において、トライステートバッファ１５ａは、入力信号ＩＮを受けるインバータＩＶ１と、内部動作活性化信号ＥＮの活性化時、インバータＩＶ１の出力信号に従ってグランドソース線ＣＬを駆動するトライステートインバータＴＩＶを含む。インバータＩＶ１へは、図１４に示すＯＲ回路３８ａの出力信号が与えられる。
【０１１１】
トライステートインバータＴＩＶは、電源ノードとグランドソース線ＣＬの間に直列に接続されるＰチャネルＭＯＳトランジスタＰＴ１およびＰＴ２と、グランドソース線ＣＬとロー側電源ノードの間に直列に接続されるＮチャネルＭＯＳトランジスタＮＴ１およびＮＴ２を含む。ＰチャネルＭＯＳトランジスタＰＴ１のゲートへは、補の内部動作活性化信号／ＥＮが、遅延回路ＤＬ１を介して与えられる。ＭＯＳトランジスタＰＴ２およびＮＴ２のゲートへは、インバータＩＶ１の出力信号が与えられる。ＭＯＳトランジスタＮＴ１のゲートへは、内部動作活性化信号ＥＮが与えられる。
【０１１２】
図１７は、図１６に示すトライステートバッファ１５ａの動作を示すタイミング図である。以下、図１７を参照して、図１６に示すトライステートバッファ１５ａの動作について説明する。
【０１１３】
スタンバイ状態時においては、先に図１４に示すＯＲ回路３８ａの出力信号はＨレベルであり、したがって入力信号ＩＮがＨレベルである。したがって、インバータＩＶ１の出力信号ＩＮＤは、Ｌレベルである。遅延回路ＤＬ１は、補の内部動作活性化信号／ＥＮを遅延しており、その出力信号ＥＮＤは、Ｈレベルにある。
【０１１４】
アクセスサイクルが始まると、動作モードに応じて、ＯＲ回路３８ａの出力信号が、ＨレベルまたはＬレベルに駆動される。今、ＯＲ回路３８の出力信号ＩＮが、Ｌレベルに駆動される状態を考える。この場合、インバータＩＶ１の出力信号ＩＮＤが、Ｈレベルとなる。内部動作活性化信号ＥＮが、Ｈレベルであり、ＭＯＳトランジスタＮＴ２およびＮＴ１がオン状態となり、グランドソース線ＣＬが、ロー側電源電圧レベルのＬレベルに駆動される。このとき、遅延回路ＤＬ１の出力信号ＥＮＤは、まだ、Ｈレベルであり、ＭＯＳトランジスタＰＴ１はオフ状態である。
【０１１５】
１つのアクセスサイクルが完了すると、図１４に示すように、ＮＡＮＤ回路３４およびゲート回路３５の出力信号がＨレベルとなり、ＯＲ回路３８ａの出力信号ＩＮが、Ｈレベルに駆動される。応じて、インバータＩＶ１の出力信号ＩＮＤが、Ｌレベルに駆動され、ＭＯＳトランジスタＮＴ２が、オフ状態となる。このとき、また、内部動作活性化信号ＥＮが、Ｌレベルの状態に駆動される。したがって、ＭＯＳトランジスタＮＴ１およびＮＴ２はともにオフ状態となる。一方、このとき、まだ、遅延回路ＤＬ１の出力信号ＥＮＤは、Ｌレベルである。したがって、インバータＩＶ１の出力信号ＩＮＤおよび遅延回路ＤＬ１の出力信号ＥＮＤがともにＬレベルとなり、ＭＯＳトランジスタＰＴ１およびＰＴ２がともにオン状態となり、グランドソース線ＣＬが、Ｈレベルに駆動される。遅延回路ＤＬ１の有する遅延時間が経過すると、遅延回路ＤＬ１の出力信号ＥＮＤが、Ｈレベルとなり、ＭＯＳトランジスタＰＴ１がオフ状態となる。これにより、トライステートインバータＴＩＶが、出力ハイインピーダンス状態となり、グランドソース線は、フローティング状態となる。
【０１１６】
また、別のクロックサイクルにおいて、再びアクセス動作が行なわれる。このとき、ＯＲ回路３８ａの出力信号ＩＮが、Ｈレベルに維持される状態を考える。この状態においては、インバータＩＶ１の出力信号ＩＮＤは、Ｌレベルに駆動され、内部動作活性化信号ＥＮが、Ｈレベルに駆動されても、ＭＯＳトランジスタＮＴ２はオフ状態であり、グランドソース線ＣＬの放電は、行なわれない。一方、遅延回路ＤＬ１の出力信号ＥＮＤは、Ｈレベルであり、ＭＯＳトランジスタＰＴ１はオフ状態である。したがって、この内部動作活性化信号ＥＮが活性化されても、グランドソース線ＣＬは、ハイインピーダンス状態にある。
【０１１７】
遅延回路ＤＬ１の有する遅延時間が経過すると、信号ＥＮＤがＬレベルとなり、グランドソース線ＣＬが、ＭＯＳトランジスタＰＴ１およびＰＴ２を介して充電され、ハイ側電源電圧ＶＤＤレベルのＨレベルに維持される。
【０１１８】
アクセスサイクルが完了すると、内部動作活性化信号ＥＮがＬレベルとなり、ＭＯＳトランジスタＮＴ１がオフ状態となる。このとき、また、遅延回路ＤＬ１の出力信号ＥＮＤはＬレベルであり、グランドソース線ＣＬは、依然Ｈレベルに維持される。
【０１１９】
遅延回路ＤＬ１の有する遅延時間が経過すると、ＭＯＳトランジスタＰＴ１が、オフ状態となり、グランドソース線ＣＬが、ハイインピーダンス状態となる。
【０１２０】
したがって、この図１６に示すように、グランドソース線ＣＬのハイインピーダンス移行状態を、遅延回路ＤＬ１により遅延することにより、グランドソース線ＣＬをＨレベルに設定した後に、グランドソース線ＣＬをハイインピーダンス状態に設定することができる。
【０１２１】
アクセスサイクルの開始時において、グランドソース線ＣＬが、Ｈレベルのハイインピーダンス状態に維持されていても、以下に説明するように、問題は生じない。すなわち、データの読出時においては、非選択列に対しての電圧レベル設定である。選択行かつ非選択列のメモリセルにおいて、ビット線電流による充電電流が少し流入されるものの、記憶ノードＳＮおよび／ＳＮは、中間ノードＭＮおよび／ＭＮと分離されており、メモリセルデータの反転は、何ら生じない。
【０１２２】
データ書込時にＨレベルに駆動されるのは、選択列のグランドソース線である。従って、この場合、仮に、記憶データが反転しても、書込データに従って、メモリセルの記憶データが設定され、何ら問題は、生じない。また、データ書込時においても、読出時と同様、Ｌレベルの信号を伝達するグランドソース線ＣＬを、早いタイミングでＬレベルに駆動している。従って、選択メモリセルのラッチ状態を早いタイミングで反転させることができ、書込動作が遅延することはない。
【０１２３】
以上のように、メモリセル列それぞれに対応して、グランドソース線を設け、メモリセルの中間ノードをドライブするトランジスタのソースノード電位を、動作モードおよび選択／非選択に応じてその電圧レベルを調整している。したがって、非選択メモリセルにおいて、ビット線電流がロー側電源ノードに流入するのを、防止することができ、消費電流を低減することができる。また、スタンバイ状態時においては、このグランドソース線ＣＬを、ハイインピーダンス状態に設定することにより、中間ノードドライブ用ＭＯＳトランジスタＮＱ５およびＮＱ８を介してのリーク電流を、抑制することができる。
【０１２４】
［変更例］
図１８は、この発明の実施の形態３の変更例の半導体記憶装置の動作を示すタイミング図である。図１８に示す動作タイミング図においては、非選択列のグランドソース線ＣＬおよび／ＣＬは、動作モードに拘わらず、フローティング状態（Ｈｉ−Ｚ状態）に維持される。選択列のグランドソース線ＣＬおよび／ＣＬは、先の図１５に示すタイミング図と同様、読出時にはＬレベル、書込時には、書込データに応じた電圧レベルに設定される。
【０１２５】
選択行かつ非選択列のメモリセルにおいては、読出時および書込時において、記憶データの読出、いわゆる「ダミー読出」動作が行なわれる。読出時および書込時において、グランドソース線ＣＬおよび／ＣＬをともに、フローティング状態に設定することにより、対応のビット線ＢＬおよび／ＢＬからの電流が流れる経路が、遮断され（フローティング状態のグランドソース線ＣＬおよび／ＣＬが充電されるだけ）、データの書込および読出時の消費電流を低減することができる。
【０１２６】
この図１８に示す動作態様を実現する半導体装置の全体の構成は、図１３に示す半導体記憶装置の全体の構成と同じであり、ソース線駆動回路２５の内部構成が異なるだけである。
【０１２７】
図１９は、この発明の実施の形態３の変更例におけるソース線駆動回路２６の、１対のグランドソース線ＣＬｉおよび／ＣＬｉに対して設けられる構成の一例を示す図である。
【０１２８】
グランドソース線ＣＬｉおよび／ＣＬｉを駆動するトライステートバッファ１５ａおよび１５ｂは、ＡＮＤ回路４０の出力するローカルイネーブル信号ＬＥＮにより活性／非活性が制御される。ＡＮＤ回路４０は、コラムデコーダ３２ｉからの列選択信号ＣＳｉと、図１３に示す主制御回路７からの内部動作活性化信号ＥＮとを受ける。内部動作活性化信号ＥＮおよび列選択信号ＣＳｉがともに活性状態のＨレベルのときに、ローカルイネーブル信号ＬＥＮが活性化される。コラムデコーダ３２ｉは、メモリセル列それぞれに対して設けられ、列アドレス信号ＣＡが対応の列を指定するときに、列選択信号ＣＳｉを活性状態に駆動する。
【０１２９】
トライステートバッファ１５ａおよび１５ｂそれぞれに対して、ゲート回路４２ａおよび４２ｂが設けられる。ゲート回路４２ａは、反転入力に読出動作活性化信号ＲＥＡＤを受け、非反転入力にライトドライバ３０からの内部書込データＤを受ける。ゲート回路４２ｂは、反転入力に読出動作活性化信号ＲＥＡＤを受け、非反転入力にライトドライバ３０からの補の内部書込データ／Ｄを受ける。これらのゲート回路４２ａおよび４２ｂは、読出動作活性化信号ＲＥＡＤがＨレベルのときに、バッファ回路として動作し、読出動作活性化信号ＲＥＡＤが、非活性状態のＬレベルとなる。Ｈレベルの信号を出力する。ライトドライバ３０は、先の図１４に示す構成と同様、書込動作活性化信号ＷＲＩＴＥの非活性化時、内部書込データＤおよび／ＤをＬレベルに駆動する。
【０１３０】
スタンバイ状態時においては、内部動作活性化信号ＥＮはＬレベルであり、ＡＮＤ回路４０からのローカルイネーブル信号ＬＥＮは、Ｌレベルである。したがって、トライステートバッファ１５ａおよび１５ｂはともに出力ハイインピーダンス状態であり、応じて、グランドソース線ＣＬｉおよび／ＣＬｉは、フローティング状態に維持される。
【０１３１】
データ読出時、内部動作活性化信号ＥＮおよび読出動作活性化信号ＲＥＡＤが活性化される。コラムデコーダ３２ｉが、内部動作活性化信号ＥＮの活性化に従って活性化されて、列アドレス信号ＣＡのデコード動作を行なって、列選択信号ＣＳｉを生成する。グランドソース線ＣＬｉおよび／ＣＬｉが、選択列の場合、列選択信号ＣＳｉはＨレベルとなる。したがって、ＡＮＤ回路４０からのローカルイネーブル信号ＬＥＮが活性化され、トライステートバッファ１５ａおよび１５ｂが、バッファとして動作する。このとき、ライトドライバ３０からの相補内部書込データＤおよび／ＤはともにＬレベルであり、したがって、グランドソース線ＣＬｉおよびＣＬｉは、ともにＬレベルに駆動される。一方、列選択信号ＣＳｉが非選択状態のときには、ＡＮＤ回路４０の出力するローカルイネーブル信号ＬＥＮは、Ｌレベルであり、トライステートバッファ１５ａおよび１５ｂは、出力ハイインピーダンス状態である。したがって、読出時において、非選択列のグランドソース線ＣＬｉおよび／ＣＬｉが、フローティング状態に維持される。
【０１３２】
データ書込時においては、書込動作活性化信号ＷＲＩＴＥ、読出動作活性化信号ＲＥＡＤおよび内部動作活性化信号ＥＮが活性化される。ゲート回路４２ａおよび４２ｂが、ともにバッファとして動作し、ライトドライバ３０からの相補内部書込データＤおよび／Ｄの論理部に応じた信号を生成する。選択列のグランドソース線ＣＬｉおよび／ＣＬｉに付いては、読出時と同様、列選択信号ＣＳｉがＨレベルであり、ローカルイネーブル信号ＬＥＮが活性化される。したがって、トライステートバッファ１５ａおよび１５ｂにより、選択列のグランドソース線ＣＬｉおよび／ＣＬｉが、内部書込データＤおよび／Ｄの論理レベルに応じた電圧レベルに駆動される。一方、列選択信号ＣＳｉがＬレベルのときには、ＡＮＤ回路４０からのローカルイネーブル信号ＬＥＮは、Ｌレベルの非活性状態である。したがって、トライステートバッファ１５ａおよび１５ｂは、出力ハイインピーダンス状態であり、非選択列のグランドソース線ＣＬｉおよび／ＣＬｉは、ともにフローティング状態に維持される。
【０１３３】
データ書込および読出時において、非選択列のグランドソース線ＣＬおよび／ＣＬをともにフローティング状態に維持することにより、選択行かつ非選択列のメモリセルにおいてビット線電流が接地ノード（ロー側電源ノード）へ流れるのを防止することができ、消費電流を低減することができる。また、スタンバイ時においては、グランドソース線ＣＬおよび／ＣＬはスタンバイ状態に維持されており、スタンバイ状態時のリーク電流が抑制され、消費電流を低減することができる。
【０１３４】
なお、この実施の形態３に示す構成において、書込ワード線ＷＷＬが、グランドソース線ＣＬおよび／ＣＬと平行に、列方向に連続的に延在して配置されてもよい。
【０１３５】
また、スタンバイ状態時においては、グランドソース線ＣＬおよび／ＣＬは、プリチャージ素子により、Ｈレベルにプリチャージされてもよい。スタンバイ状態時において、グランドソース線ＣＬおよび／ＣＬを、プリチャージ素子によるプリチャージ動作を行なっても、トライステートバッファ１５ａおよび１５ｂは、出力ハイインピーダンス状態であり、プリチャージ電源ノードからロー側電源ノードへリーク電流が流れる経路は、遮断されており、スタンバイ電流が増大するのは抑制される。
【０１３６】
また、データ書込時、グランドソース線ＣＬおよび／ＣＬを書込データに応じた電圧レベルに設定している。したがって、ビット線からの書込電流およびグランドソース線からの書込電流が記憶ノードへ供給され、記憶ノードのＬレベルへの駆動と並行して記憶ノードのＨレベルへの駆動を行なっており、確実に、メモリセルのラッチ状態を反転させることができる。これにより、書込マージンをも改善することができる。
【０１３７】
以上のように、この発明の実施の形態３に従えば、メモリセルの中間ノードを駆動するＭＯＳトランジスタのソースノードの電位を列単位で、動作モードおよび選択／非選択に応じて設定している。従って、読出マージンおよび書込マージンを改善することができるとともに、消費電流を低減することができる。
【０１３８】
［実施の形態４］
図２０は、この発明の実施の形態４に従うメモリセルＭＣの構成を示す図である。この図２０に示すメモリセルＭＣの構成は、以下の点で、図１に示すメモリセルＭＣと、その構成が異なる。
【０１３９】
すなわち、追加のＮチャネルＭＯＳトランジスタが、しきい値電圧の低いローＶｔｈ（Ｌ−Ｖｔｈ）トランジスタＮＱ１４およびＮＱ１５、ＮＱ１７およびＮＱ１８で形成される。他のトランジスタＰＱ１、ＰＱ２、ＮＱ１−ＮＱ３およびＮＱ６は、通常のしきい値電圧を有するトランジスタで形成される。この図２０に示すメモリセルの他の構成は、図１に示すメモリセルの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１４０】
ＭＯＳトランジスタにおいて、しきい値電圧の絶対値Ｖｔｈが小さくなると、その電流駆動力は、同一ゲート電圧印加条件下で大きくなる。したがって、中間ノードＭＮおよび／ＭＮを、データ読出時、ローＶｔｈトランジスタＮＱ１４、ＮＱ１５、およびＮＱ１７、ＮＱ１８で駆動することにより、Ｌデータを記憶する記憶ノードに対応する中間ノードＭＮまたは／ＭＮを、高速で放電することができ、読出を早いタイミングで行なうことができる。
【０１４１】
データ書込時においては、ＭＯＳトランジスタＮＱ１、ＮＱ３およびＮＱ２およびＮＱ６、およびＰＱ１およびＰＱ２の電流駆動力により、メモリセルへのデータの書込速度が律速される。したがって、実施の形態１と同様にして、データを安定に書込むことができる。
【０１４２】
なお、この図２０に示す構成において、ワード線としては、実施の形態２と同様に、読出ワード線ＲＷＬおよび書込ワード線ＷＷＬが、別々に設けられていても良い。
【０１４３】
［変更例］
図２１は、この発明の実施の形態４に従うメモリセルの変更例を示す図である。図２１に示すメモリセルＭＣは、以下の点で、図２０に示すメモリセルと、構成が異なる。すなわち、ローＶｔｈトランジスタＮＱ１４およびＮＱ１５、ＮＱ１７およびＮＱ１８に加えて、ＭＯＳトランジスタＮＱ１３およびＮＱ１６も、低いしきい値電圧の絶対値を有するローＶｔｈトランジスタで構成する。記憶ノードＳＮおよび／ＳＮにデータを保持するインバータラッチを構成するＭＯＳトランジスタＰＱ１、ＰＱ２、ＮＱ１およびＮＱ２は、通常のしきい値電圧を有するメモリセルトランジスタである。
【０１４４】
図２１に示すメモリセルＭＣの構成の場合、データ書込時、しきい値電圧の絶対値Ｖｔｈの小さなＭＯＳトランジスタＮＱ１３およびＮＱ１４を介して、記憶ノードＳＮがビット線ＢＬに接続され、また、ローＶｔｈトランジスタＮＱ１６およびＮＱ１７を介して、記憶ノード／ＳＮが、ビット線／ＢＬに電気的に接続される。したがって、書込時、Ｈデータを保持する記憶ノードＳＮまたは／ＳＮを、高速で、Ｌレベルのビット線ＢＬまたは／ＢＬへ放電することができ、高速書込を実現することができる。
【０１４５】
通常、ＮチャネルＭＯＳトランジスタのしきい値電圧を小さくした場合、図４に示すように、動作領域が、直線Ｌ１よりも上部の領域に移行するため、読出時の安定性が損なわれる。しかしながら、この発明に従うメモリセルにおいては、データ読出時、記憶ノードＳＮおよび／ＳＮは、ビット線ＢＬおよび／ＢＬから分離されており、読出時の安定性は十分に確保することができる。従って、ＮチャネルＭＯＳトランジスタのしきい値電圧を、読出マージンを低下させることなく、低下させることができ、高速読出かつ高速書込を実現することができる。
【０１４６】
なお、この図２１に示す構成において、データ書込時のスタティック・ノイズ・マージンを確保するため、ＭＯＳトランジスタＮＱ１３およびＮＱ１のβ比およびＭＯＳトランジスタＮＱ１６およびＮＱ２のβ比は、従来と同様に、確保される。
【０１４７】
なお、メモリセルトランジスタのしきい値電圧の調整は、チャネル領域への不純物注入量を抑制することにより、実現することができる。通常、半導体記憶装置においては、周辺回路とメモリセルとで、ＭＯＳトランジスタのしきい値電圧を変更するなど複数種類のしきい値電圧のＭＯＳトランジスタを製造することが行なわれる。従って、周辺回路のローＶｔｈトランジスタを形成する製造工程を利用してメモリセルトランジスタのローＶｔｈトランジスタを形成することにより、製造工程数を増加させることなく、ローＶｔｈトランジスタを含むメモリセルを実現することができる。
【０１４８】
また、チャネル領域の不純物濃度を調整することによりしきい値電圧を調整する場合、しきい値電圧を低くするためには、チャネルドープ濃度が低くされる。この場合、前述の非特許文献４に示されるように、ドーパント量が低減され、応じて、しきい値電圧のばらつきが抑制され、動作マージンの低下を抑制することができる。
【０１４９】
以上のように、この発明の実施の形態４に従えば、中間ノードに接続されるメモリセルトランジスタを、ローＶｔｈトランジスタで構成しており、高速読出を行なうことができ、また、さらに、読出安定性を確保しつつ高速読出および高速書込を実現することができる。
【０１５０】
なお、この実施の形態４のメモリセルと実施の形態２のワード線構造とが組み合わせられても良い。すなわち、図２１および図２０に示すメモリセルにおいて、ワード線ＷＬに代えて、書込ワード線ＷＷＬおよび読出ワード線ＲＷＬが別々に設けられてもよい。また、書込ワード線ＷＷＬおよび読出ワード線ＲＷＬが別々に設けられる構成の場合、書込ワード線および読出ワード線が並行に配置されてもよく、また、直交するように配置されてもよい。
【０１５１】
［実施の形態５］
図２２は、この発明の実施の形態５に従うメモリセルの構成を示す図である。図２２に示すメモリセルＭＣは、以下の点で、図２０に示すメモリセルと、その構成が異なる。すなわち、ローＶｔｈトランジスタＮＱ１５およびＮＱ１８のそれぞれのソースノードが、ロー側電源ノードに代えて、グランドソース線ＣＬおよび／ＣＬに接続される。図２２に示すメモリセルＭＣの他の構成は、図２０に示すメモリセルの構成と同じあり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１５２】
グランドソース線ＣＬおよび／ＣＬの電圧制御は、先の実施の形態３において説明した態様で実施される。
【０１５３】
スタンバイ状態時、グランドソース線ＣＬおよび／ＣＬは、フローティング状態またはＨレベルに維持される。したがって、ローＶｔｈトランジスタが、ビット線ＢＬおよび／ＢＬに接続されていても、ビット線ＢＬおよび／ＢＬからローＶｔｈトランジスタＮＱ１４およびＮＱ１５またはＮＱ１７およびＮＱ１８を介して流れるリーク電流は、低減することができ、スタンバイ電流を低減することができる。
【０１５４】
また、データ読出時においても、非選択列のメモリセルＭＣのグランドソース線ＣＬおよび／ＣＬは、Ｈレベルまたはハイインピーダンス状態に設定されるため、非選択列のメモリセルにおけるリーク線電流を低減することができ、読出時の消費電流を低減することができる。また、書込時においても同様、非選択列のグランドソース線ＣＬおよび／ＣＬは、フローティング状態またはＨレベルに駆動されるため、非選択列におけるビット線リーク電流を低減でき、書込時の消費電流を低減することができる。
【０１５５】
なお、この図２２に示すメモリセルＭＣの構成においても、実施の形態２と同様、ワード線ＷＬは、書込ワード線ＷＷＬおよび読出ワード線ＲＷＬが別々に設けられてもよい。この場合、実施の形態２と同様に、書込ワード線ＷＷＬおよび読出ワード線ＲＷＬは、行方向に並行に配置されてもよく、書込ワード線ＷＷＬが、列方向に延在して配置されてもよい。
【０１５６】
［変更例］
図２３は、この発明の実施の形態５に従うメモリセルの変更例の構成を示す図である。図２３に示すメモリセルＭＣは、以下の点で、図２２に示すメモリセルＭＣと、その構成が異なる。すなわち、中間ノードと記憶ノードの間に配置されるＭＯＳトランジスタＮＱ１３およびＮＱ１６が、それぞれ、ローＶｔｈトランジスタで構成される。図２３に示すメモリセルＭＣの他の構成は、図２２に示すメモリセルの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１５７】
図２３に示すメモリセルＭＣの構成の場合、データ書込時に記憶ノードＳＮおよび／ＳＮとビット線ＢＬおよび／ＢＬが、ローＶｔｈトランジスタを介して電気的に接続される。したがって書込時、ビット線と記憶ノードとの間での書込電流を多く流すことができ、高速の書込を実現することができる。また、図２２に示すメモリセルの構成と同様、グランドソース線ＣＬおよび／ＣＬの電圧レベルの動作モードおよび選択列／非選択列に応じた調整により、スタンバイ時、データ読出時およびデータ書込時の消費電流を低減することができる。
【０１５８】
以上のように、この発明の実施の形態５に従えば、メモリセルの中間ノードに接続されるＭＯＳトランジスタに対して、ローＶｔｈトランジスタを適用し、かつ、中間ノードをドライブするトランジスタのソースノードをグランドソース線に結合している。したがって、低消費電流で高速の読出を、読出安定性を確保して実現することができ、また、さらに、中間ノードに接続される全てのＭＯＳトランジスタを、ローＶｔｈトランジスタで構成することにより、データ書込を、低消費電流で高速で行なうことができる。
【０１５９】
［実施の形態６］
図２４は、この発明の実施の形態６に従うメモリセルの構成を示す図である。この図２４に示すメモリセルＭＣの構成においては、図２３に示すローＶｔｈトランジスタＮＱ１３、ＮＱ１５およびＮＱ１６−ＮＱ１８に代えて、ＤＴＭＯＳ（Dynamic Threshold Voltage ＭＯＳ）トランジスタＮＱ２３−ＮＱ２５およびＮＱ２６−ＮＱ２８が、それぞれ用いられる。この図２４に示すメモリセルＭＣの他の構成は、図２３に示すメモリセルの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１６０】
ＤＴＭＯＳトランジスタＮＱ２３−ＮＱ２５およびＮＱ２６−ＮＱ２８は、たとえば、部分空乏型ＳＯＩ（シリコン・オン・インシュレータ）構造を有し、かつゲートとボディ領域とが電気的に接続される。
【０１６１】
図２５は、これらのＤＴＭＯＳトランジスタＮＱ２３−ＮＱ２５およびＮＱ２６−ＮＱ２８の断面構造を、概略的に示す図である。図２５においては、１つのＤＴＭＯＳトランジスタの断面構造を、代表的に示す。
【０１６２】
図２５において、ＤＴＭＯＳトランジスタは、半導体基板５０と、半導体基板５０上の埋込絶縁膜５２とを、基体として有する。埋込絶縁膜５２上に、Ｎ型不純物領域５４ａおよび５４ｂが、間をおいて形成される。これらの不純物領域５４ａおよび５４ｂの間に、Ｐ型不純物領域５６が形成される。Ｐ型不純物領域５６上に、図示しないゲート絶縁膜を介してゲート電極５８が形成される。Ｐ型不純物領域５６が、ボディ領域であり、ゲート電極５８と電気的に接続される。
【０１６３】
Ｎ型不純物領域５４ａおよび５４ｂのそれぞれの外周に、素子分離利用の絶縁膜５９ａおよび５９ｂが、形成される。素子分離用の絶縁膜５９ａおよび５９ｂと埋込絶縁膜５２により、各ＤＴＭＯＳトランジスタは、他のＤＴＭＯＳトランジスタと分離され、ボディ領域５６の電位を、個々に制御することができる。
【０１６４】
図２６は、図２５に示すＤＴＭＯＳトランジスタの平面レイアウトを、概略的に示す図である。図２６において、Ｎ型不純物領域５４ａおよび５４ｂが、ゲート電極５８に関して対向して配置される。これらのＮ型不純物領域５４ａおよび５４ｂの一端側に、ボディ領域コンタクトのための高濃度Ｐ型不純物領域６０が形成される。この高濃度Ｐ型不純物領域６０は、ゲート電極５８下部に形成されるＰ型不純物領域５６と電気的に接続される。ゲート電極５８は、コンタクト６２により、高濃度Ｐ型不純物領域６０と電気的に接続される。これにより、ゲート電極５８と図２５に示すＰ型不純物領域５６とが、高濃度Ｐ型不純物領域６０を介して電気的に接続される。
【０１６５】
ＤＴＭＯＳトランジスタにおいては、ゲート電極５８の電圧が、Ｈレベルに上昇する場合、Ｐ型不純物領域５６も同様、Ｈレベルに駆動される。したがって、ＭＯＳトランジスタのバックゲートが、順方向にバイアスされ、しきい値電圧Ｖｔｈが低くなり、電流駆動力を大きくすることができる。オフ状態時においては、ゲート電極５８およびボディ領域（Ｐ型不純物領域）５６は、Ｌレベルへ駆動される。このときには、ボディ領域（Ｐ型不純物領域）５６のバイアスは、オン状態のときに比べて深くなり、しきい値電圧の絶対値が大きくなり、リーク電流が抑制される。
【０１６６】
したがって、図２５および図２６に示されるような、ボディ領域の電圧レベルが設定可能な部分空乏型ＳＯＩ構造のトランジスタを用いて、ＤＴＭＯＳトランジスタを実現することにより、導通時に電流駆動力が大きくされたＭＯＳトランジスタを得ることができる。したがって、この図２４に示すメモリセルＭＣにおいて、ローＶｔｈトランジスタを用いた場合と同様、高速読出および書込マージンの改善を実現することができる。
【０１６７】
なお、ＤＴＭＯＳトランジスタの場合、Ｐ型不純物領域５６とＮ型不純物５４ａおよび５４ｂが順方向にバイアスされたときに、それらの間のＰＮ接合が導通するのを防止する必要がある。したがって、ゲート電極５８へ与えられるハイ側電源電圧ＶＤＨおよびワード線ＷＬ上の電圧は、ＰＮ接合の順方向降下電圧（ビルトイン電圧）よりも低くする必要がある。これにより、電源電圧が、例えば０．８Ｖ程度の超低電源電圧環境下においても、安定に動作するメモリセルを実現することができる。
【０１６８】
なお、このメモリセルＭＣのインバータラッチを構成するＭＯＳトランジスタＰＱ１、ＰＱ２、ＮＱ１およびＮＱ２は、バルクトランジスタで構成されてもよく、また、ＳＯＩ構造のトランジスタで構成されてもよい。データアクセス部のトランジスタＮＱ２３−ＮＱ２５およびＮＱ２６−ＮＱ２８を形成する領域に、埋込絶縁膜を形成し、その表面にＤＴＭＯＳトランジスタを形成することにより、バルクトランジスタ形成領域とＳＯＩ構造トランジスタ形成領域とを、別々に設けてもよい。
【０１６９】
また、ＤＴＭＯＳトランジスタに代えて、Ｂ−ＤＴＭＯＳＦＥＴ（Bulk Dynamic Threshold Voltage MOS トランジスタ）が用いられてもよい。このＢ−ＤＴＭＯＳＦＥＴにおいては、基板領域に、深いウェル領域と浅いウェル領域とを形成する。浅いウェル領域を、個々のトランジスタごとに、深いトレンチ分離により分離して、バック−ゲート領域（ボディ領域）として利用する。このＢ−ＤＴＭＯＳＦＥＴを利用する場合、バルクトランジスタを用いて、メモリセルトランジスタおよび周辺回路のトランジスタを形成することができる（ＳＯＩ構造のトランジスタを形成する必要がなく、埋め込み絶縁膜を形成する必要がない）。
【０１７０】
また、ゲート電極とバックゲートとが電気的に接続される他の構成のＭＯＳトランジスタが用いられてもよい。
【０１７１】
また、この実施の形態６においても、ワード線ＷＬに代えて、実施の形態２と同様、書込ワード線および読出ワード線が別々に設けられても良い。また、グランドソース線ＣＬおよび／ＣＬに代えて、ＭＯＳトランジスタＮＱ２５およびＮＱ２８のソースノードが、ロー側電源ノードに接続されてもよい。
【０１７２】
以上のように、この発明の実施の形態６に従えば、中間ノードに接続されるＭＯＳトランジスタとして、バックゲートとコントロールゲートとが相互接続されるＭＯＳトランジスタを利用している。したがって、低しきい値電圧のＭＯＳトランジスタを用いて、ビット線との間で電流を流すことができる。これにより、高速の読出が可能となり、また、高速の書込および書込マージンの改善を実現することができる。
【０１７３】
［実施の形態７］
図２７は、この発明の実施の形態７に従う半導体記憶装置の全体の構成を概略的に示す図である。図２７において、メモリセルアレイ１において、メモリセルＭＣが行列状に配列され、メモリセル各行に対応してワード線ＷＬ０−ＷＬｎが配置される。これらのワード線ＷＬ０−ＷＬｎは、先の実施の形態２に示すように、読出ワード線ＲＷＬおよび書込ワード線ＷＷＬで構成されてもよい。
【０１７４】
ワード線ＷＬ０−ＷＬｎは、行選択駆動回路７０により選択状態へ駆動される。この行選択駆動回路７０は、実施の形態２に示すように、読出ワード線選択回路および書込ワード線選択回路を含んでもよい。この行選択駆動回路７０の動作態様は、ワード線の構成に応じて、実施の形態１から実施の形態３のいずれかにおいて示したものと同様である。
【０１７５】
メモリセルＭＣの構成は、実施の形態１から実施の形態６において説明したメモリセルＭＣの構成のいずれかである。
【０１７６】
メモリセル列それぞれに対応してビット線ＢＬ０，／ＢＬ０−ＢＬｎ，／ＢＬｎが配置される。メモリセルＭＣに対しては、各列ごとに、セル電源線ＰＶＬ０−ＰＶＬｎにより、ハイ側電源電圧およびロー側電源電圧（およびバックゲート電圧）が供給される。セル電源線ＰＶＬ０−ＰＶＬｎの電圧が、動作モードに応じてセル電源制御ユニット７２により制御される。
【０１７７】
セル電源制御ユニット７２は、ビット線対ＢＬ０，／ＢＬ０、…、ＢＬｎ，／ＢＬｎそれぞれに対応して設けられる書込補助回路ＰＣＫ０−ＰＣＫｎを含む。これらの書込補助回路ＰＣＫ０−ＰＣＫｎは、それぞれ列単位で、書込列のセル電源電圧を、書込時に、書込マージンが増大するように調整する。一例として、書込補助回路ＰＣＫ０−ＰＣＫｎは、対応のビット線対ＢＬ０，／ＢＬ０、…、ＢＬｎ，／ＢＬｎの電圧レベルに従って対応のセル電源線ＰＶＬ０−ＰＶＬｎへのセル電源電圧の供給を遮断してフローティング状態に設定するか、または別の電圧レベルに設定する。これらのセル電源線ＰＶＬ０−ＰＶＬｎは、また、メモリセルのラッチを構成するＭＯＳトランジスタに対して、バックゲート電圧をも伝達する。
【０１７８】
書込補助回路ＰＣＫ０−ＰＣＫｎにより、データ書込時、選択列において、ハイ側電源電圧とロー側電源電圧の差が小さくなるようにその電圧レベルを調整し、スタティック・ノイズ・マージンＳＮＭを低下させ、書込マージンを増加させる。読出時においては、書込補助回路ＰＣＫ０−ＰＣＫｎは、セル電源線ＰＶＬ０−ＰＶＬｎの電圧レベルを、スタンバイ時と同様の電圧レベルに、設定する。ビット線対ＢＬ０，／ＢＬ０−ＢＬｎ，／ＢＬｎそれぞれに対応して書込補助回路ＰＣＫ０−ＰＣＫｎを設けることにより、選択列においてのみ書込マージンを改善することができ、また、書込動作を高速化することができる。読出時においては、４個の追加のＭＯＳトランジスタにより、読出マージンは、十分に確保される。
【０１７９】
なお、この図２７に示す半導体記憶装置の構成において、メモリセルＭＣ列毎にグランドソース線ＣＬおよび／ＣＬが設けられる場合、グランドソース線に対応してグランドソース線駆動回路が設けられる。
【０１８０】
以上のように、この発明の実施の形態７に従えば、メモリセル列ごとに書込補助回路を設け、セル電源線の電圧を、書込時に調整している。従って、書込マージンがさらに改善される。
【０１８１】
［実施の形態８］
図２８は、この発明の実施の形態８に従うメモリセルＭＭＣの構成を示す図である。このメモリセルＭＭＣは、２ポートメモリセルであり、ポートＡおよびポートＢから並行してアクセスすることができる。メモリセルＭＭＣは、ポートＡアクセス用に、記憶ノードＳＮおよびビット線ＢＬＡの間に直列に接続されるＮチャネルＭＯＳトランジスタＮＱ３ａおよびＮＱ４ａと、記憶ノード／ＳＮとビット線／ＢＬＡの間に直列に接続されるＭＯＳトランジスタＮＱ６ａおよびＮＱ７ａを含む。これらのＭＯＳトランジスタＮＱ３ａ、ＮＱ４ａ、ＮＱ６ａ、およびＮＱ７ａのゲートは共通に、ポートＡワード線ＷＬＡに接続される。
【０１８２】
ポートＢからのアクセスのために、記憶ノードＳＮとビット線ＢＬＢの間に直列にＭＯＳトランジスタＮＱ３ｂおよびＮＱ４ｂが接続され、また、記憶ノード／ＳＮとビット線／ＢＬＢの間に、ＭＯＳトランジスタＮＱ６ｂおよびＮＱ７ｂが直列に接続される。これらのＭＯＳトランジスタＮＱ４ｂ、ＮＱ３ｂ、ＮＱ６ｂおよびＮＱ７ｂのゲートは、共通に、ポートＢワード線ＷＬＢに接続される。中間ノードＭＮ，／ＭＮは、ポートＡおよびポートＢに共通に設けられ、それぞれ、ＮチャネルＭＯＳトランジスタＮＱ５およびＮＱ８を介して、ロー側電源ノードＶＤＬに電気的に接続される。
【０１８３】
ポートＡからのアクセス時には、ポートＡワード線ＷＬＡが選択状態へ駆動されて、記憶ノードＳＮおよび／ＳＮが、ビット線ＢＬＡおよび／ＢＬＡに電気的に接続される。この場合、実施の形態１の場合と同様に、ポートＡからのデータの書込または読出が行なわれる。同様、ポートＢからのアクセス時には、ポートＢワード線ＷＬＢが選択状態へ駆動され、ＭＯＳトランジスタＮＱ４ｂ、ＮＱ３ｂ、ＮＱ６ｂおよびＮＱ７ｂにより、記憶ノードＳＮおよび／ＳＮが、それぞれ、ビット線ＢＬＢおよび／ＢＬＢに電気的に接続される。これにより、ビット線ＢＬＢおよび／ＢＬＢを介してデータの書込／読出を行なうことにより、ポートＢからのアクセスが行なわれる。
【０１８４】
同一アドレスのメモリセルに対して読出アクセスが同時に行なわれた場合、記憶ノードＳＮが、ビット線ＢＬＡおよびＢＬＢに電気的に接続され、また、記憶ノード／ＳＮが、ビット線／ＢＬＡおよび／ＢＬＢに電気的に接続される。この場合、中間ノードＭＮに、ＭＯＳトランジスタＮＱ４ａおよびＮＱ４ｂの並列オン抵抗が接続される。従って、記憶ノード／ＳＮがＨレベルのときに、中間ノードＭＮは、その電圧レベルが、実施の形態１に比べて高い電圧レベル、たとえば０．６Ｖ程度にまで上昇する（実施の形態１の場合のトランジスタのオン抵抗を用いた場合）。また、この場合、ＭＯＳトランジスタＮＱ３ａおよびＮＱ３ｂの並列オン抵抗が記憶ノードＳＮに接続されるため、記憶ノードＳＮの電圧レベルは、０．２Ｖから０．３Ｖ程度にまで上昇する。しかしながら、この場合においても、この記憶ノードの電圧レベルは、ＭＯＳトランジスタＮＱ１、ＮＱ２およびＰＱ１およびＰＱ２のしきい値電圧の絶対値Ｖｔｈよりも低い電圧レベルであり、記憶ノードＳＮおよび／ＳＮにおいては、安定にデータが保持される。
【０１８５】
データ書込とデータ読出が、同一メモリセルに対して行なわれる場合には、データ読出を行なった後に、データ書込を行なう。同一メモリセルへの同時書込アクセスは禁止され、この場合、予め定められた優先順位に従って、アクセス順序が設定される。
【０１８６】
図２８に示すような２ポートメモリセルＭＭＣを用いると、読出の安定性を保持して高速アクセスを行なうことのできる２ポートメモリを実現することができる。
【０１８７】
図２９は、図２８に示すメモリセルを含む半導体記憶装置の全体の構成を概略的に示す図である。メモリセルアレイ８０において、図２８に示す２ポートメモリセルＭＭＣが、行列状に配列される。各メモリセル列に対応して、ポートＡビット線ＢＬＡ，／ＢＬＡおよびポートＢビット線ＢＬＢ，／ＢＬＢが配設される。各メモリセル行に対応して、ポートＡワード線ＷＬＡおよびポートＢワード線ＷＬＢが配設される。
【０１８８】
メモリセルアレイ８０に対し、ポートＡ行選択駆動回路８２ａおよびポートＡ列選択回路８４ａが設けられる。ポートＡ行選択駆動回路８２ａは、ポートＡ主制御回路８６ａからの制御に従って、メモリセルアレイ８０におけるポートＡワード線を選択状態へ駆動する。ポートＡ列選択回路８４ａも、ポートＡ主制御回路８６ａからの制御信号に従ってメモリセルアレイ８０のポートＡビット線ＢＬＡ，／ＢＬＡを選択する。
【０１８９】
このポートＡ列選択回路８４ａに対し、ポートＡ書込／読出回路８８ａが設けられ、ポートＡ行選択駆動回路８２ａおよびポートＡ列選択回路８４ａにより選択されたメモリセルに対するデータの書込／読出が、行なわれる。ポートＡ主制御回路８６ａへは、ポートＡからのチップイネーブル信号ＣＥａ、ライトイネーブル信号ＷＥａおよびアドレス信号ＡＤａが与えられる。
【０１９０】
同様、ポートＢについても、ポートＢ行選択駆動回路３２ｂ、ポートＢ列選択回路８４ｂ、ポートＢ主制御回路８６ｂおよびポートＢ書込／読出回路８８ｂが設けられる。
【０１９１】
この図２９においては、同一メモリセルに対してアクセスが競合する場合の仲裁を行なう調停回路は、示していない。
【０１９２】
なお、この図２８に示す２ポートメモリセルＭＭＣにおいても、ポートＡワード線ＷＬＡが、書込ワード線ＷＷＬＡおよび読出ワード線ＲＷＬＡにより構成され、また、ポートＢワード線ＷＬＢが、書込ワード線ＷＷＬＢおよび読出ワード線ＲＷＬＢで構成されてもよい。
【０１９３】
また、中間ノードＭＮおよび／ＭＮを駆動するＭＯＳトランジスタＮＱ５およびＮＱ８のソースノードは、ロー側電源ノードでなく、先の実施の形態２におけるようにグランドソース線ＣＬおよび／ＣＬに接続されてもよい。同一列でかつ異なる行のメモリセルが並行してアクセスされる場合、書込および読出の同時アクセスは禁止され、書込または読出の一方が行なわれるため、グランドソース線ＣＬおよび／ＣＬが、ポートＡおよびポートＢに共通に用いられても、問題は生じない。
【０１９４】
以上のように、この発明の実施の形態８に従えば、２ポートメモリにおいて、メモリセルＭＭＣにおいて、中間ノードを駆動するＭＯＳトランジスタＮＱ５およびＮＱ８を、２つのポートに共通に設けており、素子数を増大させることなく、高速アクセスを行なうことのできる、読出マージンが改善された２ポートメモリセルを実現することができる。
【０１９５】
［実施の形態９］
図３０は、この発明の実施の形態９に従うメモリセルＭＣの平面レイアウトを示す図である。図３０においては、メモリセルＭＣの活性領域およびゲート電極配線のレイアウトを示す。図３０に示すメモリセルＭＣの平面レイアウトが、行方向および列方向に鏡映対称に繰返し配置される。
【０１９６】
図３０において、中央部のＮウェルＮＷに、メモリセルの負荷トランジスタを構成するＰチャネルＭＯＳトランジスタＰＱ１およびＰＱ２が形成される。ＮウェルＮＷの一方側に配置されるＰウェルＰＷａ内に、記憶ノードＳＮとビット線ＢＬとの間でデータを転送するためのＮチャネルＭＯＳトランジスタＮＱ１およびＮＱ３−ＮＱ５が形成される。ＮウェルＮＷに関してＰウェルＰＷａと対向して配置されるＰウェルＰＷｂ内に、記憶ノード／ＳＮとビット線／ＢＬとの間でデータを転送するためのＮチャネルＭＯＳトランジスタＮＱ２、ＮＱ６−ＮＱ８が形成される。
【０１９７】
これらのＮウェルＮＷならびにＰウェルＰＷａおよびＰＷｂは、Ｙ方向に沿って連続的に延在して配置される。すなわち、ＮウェルＮＷならびにＰウェルＰＷａおよびＰＷｂは、１列に整列して配置されるメモリセルに共通に形成される。ＰウェルＰＷａおよびＰＷｂは、それぞれ、Ｘ方向に沿って隣接するメモリセルのＮチャネルＭＯＳトランジスタ形成領域と共有される。
【０１９８】
ＰウェルＰＷａにおいて、活性領域９０ａおよび９０ｂが間をおいて形成される。活性領域９０ａは、Ｙ方向に沿って連続的に延在して配置される。一方、活性領域９０ｂは、図のＹ方向の上側において隣接するメモリセルに共有されるように、Ｙ方向に沿って延在して配置される。活性領域９０ａにおいて、それぞれ、間をおいてコンタクト９４ｂ、９４ｃおよび９４ｄが形成され、活性領域９０ａに対する電気的接続を形成する領域が設けられる。メモリセルＭＣの境界領域に配置されるコンタクト９４ｂおよび９４ｄが、Ｙ方向に隣接するメモリセルにより共有される。活性領域９０ｂにおいても、間をおいて、コンタクト９４ｅ、９４ｆおよび９４ｇが形成される。
【０１９９】
活性領域９０ａおよび９０ｂを横切るようにＸ方向に沿ってゲート電極配線９２ａおよび９２ｂがそれぞれ間をおいて形成される。活性領域９０ａおよびゲート電極配線９２ａにより、中間ノードＭＮとビット線ＢＬとの間のＮチャネルＭＯＳトランジスタＮＱ５が形成され、ゲート電極配線９２ａと活性領域９０ｂとにより、記憶ノードとロー側電源ノードとの間のＮチャネルＭＯＳトランジスタＮＱ１が形成され、ゲート電極配線９２ｂと活性領域９０ｂとにより、記憶ノードＳＮと中間ノードＭＮとの間のＮチャネルＭＯＳトランジスタＮＱ３が形成される。ゲート電極配線９２ｂは、Ｘ方向において隣接するメモリセルのＰウェル領域においても延在するように配置される。ゲート電極配線９２ｂには、メモリセル境界領域において、上層配線との接続用のコンタクト９４ａが形成される。このコンタクト９４ａは、隣接メモリセルと共有される。
【０２００】
ＮウェルＮＷにおいて、活性領域９０ｃおよび９０ｄがＹ方向について位置をずらせてかつＸ方向において間を置いて配置される。活性領域９０ｃと交差するようにゲート電極配線９２ａがＸ方向に延在して配置される。このゲート電極配線９２ａの終端部に、コンタクト９４ｊが形成される。コンタクト９４ｊは、上層の金属配線との電気的接続を取るために設けられる。活性領域９０ｃにおいて、ゲート電極配線９２ａに関して対向してコンタクト９４ｈおよび９４ｉが形成される。これらのコンタクト９４ｈおよび９４ｉは、活性領域９０ｃに対する電気的接続を形成するために設けられる。
【０２０１】
活性領域９０ｄに対してＸ方向に横切るようにゲート電極配線９２ｃが配置される。このゲート電極配線９２ｃには、Ｙ方向に沿って活性領域９０ｃとほぼ整列するようにコンタクト９４ｋが形成される。このコンタクト９４ｋは、上層の金属配線との電気的接続を取るために設けられる。活性領域９０ｄにおいてこのゲート電極配線９２ｃに関して対向してコンタクト９４ｌおよび９４ｍが形成される。これらのコンタクト９４ｌおよび９４ｍは、活性領域９０ｄに対する電気的接続を取るために形成される。
【０２０２】
活性領域９０ｃとゲート電極配線９２ａとにより、負荷トランジスタを構成するＰチャネルＭＯＳトランジスタＰＱ１が形成される。活性領域９０ｄとゲート電極配線９２ｃにより、負荷トランジスタを構成するＰチャネルＭＯＳトランジスタＰＱ２が形成される。
【０２０３】
メモリセルの境界領域に形成されるコンタクト９４ｈおよび９４ｍは、それぞれ、Ｙ方向において隣接するメモリセルにより共有される。
【０２０４】
ＰウェルＰＷｂにおいて、活性領域９０ｅおよび９０ｆが間をおいて形成される。活性領域９０ｅは、Ｙ方向において隣接する２つのメモリセルの領域に延在するように配置される。一方、活性領域９０ｆは、Ｙ方向に沿って連続的に延在して、Ｙ方向において整列するメモリセルに共有されるように配置される。
【０２０５】
活性領域９０ｅにおいて、間をおいてコンタクト９４ｎ、９４ｏおよび９４ｐが形成され、活性領域９０ｅに対する電気的接続が形成される。活性領域９０ｆにおいて、コンタクト９４ｑ、９４ｒおよび９４ｓが間をおいて形成される。これらの活性領域９０ａおよび９０ｆを横切るように、ゲート電極配線９２ｄが形成される。ゲート電極配線９２ｃは、ＮウェルＮＷからさらに、これらの活性領域９０ｅおよび９０ｆを横切るように延在して配置される。ゲート電極配線９２ｄには、メモリセル境界部においてコンタクト９４ｔが設けられる。ゲート電極配線９２ｄは、Ｘ方向において隣接するメモリセルのＰウェル領域にまで延在して配置され、コンタクト９４ｔは、隣接メモリセル間で共有される。
【０２０６】
活性領域９０ｅとゲート電極配線９２ｄにより、記憶ノード／ＳＮと中間ノード／ＭＮとの間のＮチャネルＭＯＳトランジスタＮＱ６が形成され、ゲート電極配線９２ｃと活性領域９０ｅとにより、記憶ノード／ＳＮとロー側電源ノードとの間のＮチャネルＭＯＳトランジスタＮＱ２が形成される。活性領域９０ｆとゲート電極配線９２ｄとにより、中間ノード／ＭＮとビット線／ＢＬとの間のＮチャネルＭＯＳトランジスタＮＱ７が形成される。活性領域９０ｆとゲート電極配線９２ｃにより、中間ノード／ＭＮをドライブするＮチャネルＭＯＳトランジスタＮＱ８が形成される。
【０２０７】
図３０に示されるように、活性領域およびゲート電極配線は、全て直線的に配置、配線される。従って、配線レイアウトが容易となり、また、露光工程時のパターンずれなどを抑制することができる。また、メモリセルのレイアウトが、中央のＮウェルＮＷの中心に関して点対称な配置であり、ビット線ＢＬおよび／ＢＬに対する内部ノードの負荷を、等しくすることができる。
【０２０８】
また、これらのウェル領域ＮＷ、ＰＷａおよびＰＷｂの境界領域は、互いに平行であり、各ウェル領域は、Ｙ方向に沿って連続的に延在するように配置している。したがって、ウェル領域のレイアウトが容易となり、また、メモリセルのＮチャネルＭＯＳトランジスタＮＱ１−ＮＱ８およびＰチャネルＭＯＳトランジスタＰＱ１およびＰＱ２を、ウェル領域ＰＷａ、ＰｗｂおよびＮＷ各々に容易に配置することができる。また、トランジスタのゲート電極が、これらのウェル領域ＰＷａ、ＰＷｂおよびＮＷのＹ方向に延在する境界領域に対して直交する方向に直線的に配置される。従って、Ｙ方向についてトランジスタのゲートのピッチを小さくすることができ、メモリセルのレイアウト面積を低減することができる。特に、メモリセルＭＣは、Ｙ方向についての長さが、Ｘ方向についての長さよりも短くされている。従って、Ｙ方向に沿って高密度でメモリセルを配置することができ、また、メモリセル内においてＸ方向に沿って余裕を持って、トランジスタおよび内部配線を配置配線をすることができる。
【０２０９】
図３１は、図３０に示す平面レイアウトの電気的等価回路を概略的に示す図である。図３１においては、図３０に示すレイアウトと対応する部分には、同一参照番号を付し、適宜詳細説明は、省略する。
【０２１０】
図３１において、ＰウェルＰＷａにおいて、ＮチャネルＭＯＳトランジスタＮＱ５およびＮＱ４が、コンタクト９４ｃを共有するように配置され、このコンタクト形成領域（活性領域）において接続される。また、ＮチャネルＭＯＳトランジスタＮＱ３およびＮＱ１が、コンタクト９４ｆを共有するように配置され、このコンタクト形成領域（活性領域）において接続される。
【０２１１】
ＭＯＳトランジスタＮＱ４およびＮＱ３が、ゲート電極配線９２ｂを共有する。ゲート電極配線９２ｂにおいて、隣接メモリセルと共有されるコンタクト９４ａが設けられる。ゲート電極配線９２ａは、ＮチャネルＭＯＳトランジスタＮＱ５、ＮＱ１およびＰＱ１により共有され、これらのＭＯＳトランジスタのゲート電極を形成する。
【０２１２】
ＰウェルＰＷｂにおいて、ＭＯＳトランジスタＮＱ６およびＮＱ２が、コンタクト９４ｏを共有するように配置され、このコンタクト形成領域（活性領域内の不純物領域）において接続される。ＮチャネルＭＯＳトランジスタＮＱ７およびＮＱ８が、コンタクト９４ｒを共有するように配置され、このコンタクト形成領域（活性領域内の不純物領域）において接続される。ＭＯＳトランジスタＮＱ６およびＮＱ７に共通に、ゲート電極配線９２ｄが設けられ、これらのＭＯＳトランジスタＮＱ６およびＮＱ７のゲート電極が形成される。また、ゲート電極配線９２ｃが、ＮチャネルＭＯＳトランジスタＮＱ２、ＮＱ８およびＰチャネルＭＯＳトランジスタＰＱ２に共通に配設され、これらのゲート電極を形成する。
【０２１３】
ＮウェルＮＷにおいては、ＭＯＳトランジスタＰＱ１およびＰＱ２が、配置され、これらのトランジスタに対しては、ゲート電極配線９２ａおよび９２ｃが配設されて、それぞれのゲート電極が形成される。
【０２１４】
この図３１に示すように、ＮウェルＮＷの両側のＰウェルＰＷａおよびＰＷｂを配置することにより、メモリセルが１０個のトランジスタで構成される場合においても、ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタを、効率的に高密度で配置することができる。
【０２１５】
図３２は、図３０に示すメモリセルのレイアウトの上層の第１層金属配線のレイアウトを示す図である。図３２においては、図３０に示すコンタクトを併せて示す。
【０２１６】
図３２において、コンタクト９４ａに対して、第１層金属配線１００ａがＹ方向に延びる矩形形状に形成される。この第１層金属配線１００ａは、後に形成されるワード線との接続を取るための中間層として配置される。第１層金属配線１００ａにおいて、コンタクト９４ａに整列して、上層の第２層金属配線との電気的接続のためのビア１０２ａが形成される。
【０２１７】
コンタクト９４ｂおよび９４ｅが、第１層金属配線１００ｂにより接続される。この第１層金属配線１００ｂは、ビア１０２ｃを介して上層の第２層金属配線に形成され、ロー側電源電圧ＶＤＬ（ＶＳＳ）を伝達する。
【０２１８】
コンタクト９４ｃおよび９４ｇが、滑り台形状の第１層金属配線１００ｃにより相互接続される。この第１層金属配線１００ｃにより、中間ノードＭＮが形成される。
【０２１９】
コンタクト９４ｄに対し、第１層金属配線１００ｄが、中間層として、矩形形状に形成される。第１層金属配線１００ｄは、ビア１０２ｂを介して上層の第２層金属配線に接続される。この第１層金属配線１００ｄにより、ビット線ＢＬとの電気的接続を取る領域が、形成される。
【０２２０】
コンタクト９４ｆ、９４ｉおよび９４ｋが、逆Ｌ字形状の第１層金属配線１００ｅにより電気的に接続される。第１層金属配線１００ｅにより、記憶ノードＳＮが形成される。コンタクト９４ｈに対し、Ｘ方向に長い矩形形状に第１層金属配線１００ｆが形成される。この第１層金属配線１００ｆに対して、コンタクト９４ｈと整列するようにビア１０２ｄが形成され、このビア１０２ｄを介して、上層のハイ側電源電圧ＶＤＤ（ＶＤＨ）を伝達する金属配線に接続される。
【０２２１】
コンタクト９４ｊ、９４ｌおよび９４ｏが、Ｌ字形状の第１層金属配線１００ｅにより電気的に接続される。この第１層金属配線１００ｇにより、記憶ノード／ＳＮが形成される。
【０２２２】
コンタクト９４ｍに対し、Ｘ方向に長い矩形形状の第１層金属配線１００ｈが形成される。この第１層金属配線１００ｈは、中間層であり、ビア１０２ｅを介して上層のハイ側電源電圧ＶＤＤ（ＶＤＨ）を伝達する第２層金属配線に接続される。
【０２２３】
コンタクト９４ｎおよび９４ｒが、滑り台形状の第１層金属配線１００ｉにより、電気的に接続される。この第１層金属配線１００ｉにより、中間ノード／ＭＮが形成される。第１層金属配線１００ｃおよび１００ｉを滑り台形状に配置して、中間ノードＭＮおよび／ＭＮを形成することにより、通常の６個のＭＯＳトランジスタで構成されるフルＣＭＯＳセル（６Ｔセル）のレイアウトを利用して、各Ｐウェルにおいて、さらに２個のＭＯＳトランジスタを配置することができる。
【０２２４】
コンタクト９４ｐおよび９４ｓが、第１層金属配線１００ｊにより相互接続される。この第１層金属配線１００ｊは、ビア１０２ｆを介して図示しない上層のロー側電源電圧ＶＳＳ（ＶＤＬ）を伝達する第２層金属配線に電気的に接続される。
【０２２５】
コンタクト９４ｑに対し、Ｙ方向に長い矩形形状の第１層金属配線１００ｋが、中間層として形成される。この第１層金属配線１００ｋは、ビア１０２ｇを介して、第２層金属配線に接続され、補のビット線／ＢＬとの接続領域を形成する。
【０２２６】
コンタクト９４ｔに対し、Ｙ方向に長い第１層金属配線１００ｌが、中間層として形成される。この第１層金属配線１００ｌは、ビア１０２ｈを介して上層のワード線を構成する金属配線に接続される。
【０２２７】
この図３２に示す配線レイアウトにおいても、配線は、直線的に配置され、また、メモリセルの中心に関して点対称に配置される。
【０２２８】
図３３は、図３２に示す平面レイアウトの電気的等価回路を示す図である。図３３においても、図３２に示すビアおよびコンタクトと対応する部分には、同一参照番号を付し、その詳細説明は、適宜省略する。
【０２２９】
ＭＯＳトランジスタＮＱ１およびＮＱ５が、第１層金属配線１００ｂより、それらのソースノードが相互接続される。ＭＯＳトランジスタＮＱ５およびＮＱ４の接続ノード（コンタクト９４ｃ）とＭＯＳトランジスタＮＱ３の第１導通ノード（コンタクト９４ｇ）が、第１層金属配線１００ｃにより電気的に接続され、中間ノードＭＮが形成される。ＭＯＳトランジスタＮＱ１およびＮＱ３の間の接続ノード、ＭＯＳトランジスタＰＱ１のドレインノードおよびＭＯＳトランジスタＰＱ２のゲートが、第１層金属配線１００ｅにより接続され、記憶ノードＳＮが形成される。
【０２３０】
ゲート電極配線９２ａが、コンタクト９４ｊを介して第１層金属配線１００ｇに接続される。この第１層金属配線１００ｇにより、ＭＯＳトランジスタＮＱ５、ＮＱ１およびＰＱ１のゲートが、ＭＯＳトランジスタＮＱ６およびＮＱ２の間の接続ノードに接続され、かつＭＯＳトランジスタＰＱ２のドレインノードに電気的に接続される。この第１層金属配線１００ｇにより、記憶ノード／ＳＮが形成される。
【０２３１】
ＭＯＳトランジスタＮＱ６の第１導通ノードが、第１層金属配線１００ｉを介して、ＭＯＳトランジスタＮＱ７およびＮＱ８の接続ノード（コンタクト９４ｒ）に接続され、中間ノード／ＭＮが形成される。ＭＯＳトランジスタＮＱ２およびＮＱ８のソースノード（コンタクト９４ｐおよび９４ｓ）は、第１層金属配線１０２ｆにより電気的に接続される。
【０２３２】
この図３２に示す第１層金属配線により、メモリセルＭＣの内部配線が、形成される。なお、図３２に示すレイアウトにおいて、メモリセルＭＣの境界領域（一点鎖線で示す）に配置される第１層金属配線およびビアは、隣接するメモリセルにより共有される。
【０２３３】
図３４は、図３２に示す配線レイアウトの上層の第２層および第３層金属配線のレイアウトを示す図である。図３４においては、図３２に示すビアを併せて示す。
【０２３４】
図３４において、Ｙ方向に沿って連続的に延在するようにかつ互いに間をおいて第２層金属配線１１０ｂ−１１０ｈが配置される。Ｘ方向についてのメモリセルＭＣの境界領域において、メモリセルＭＣ内においてのみＹ方向に延在するように第１層金属配線１１０ａおよび１１０ｉが、それぞれ、配置される。
【０２３５】
第２層金属配線１１０ｂは、ビア１０２ｂにより下層の中間層の第１層金属配線（１００ｅ）に接続され、ビット線ＢＬを構成する。第２層金属配線１１０ｃは、ビア１０２ｃを介して下層の第１層金属配線（１００ｂ）に接続され、ロー側電源電圧ＶＳＳ（ＶＤＬ）を伝達するロー側電源線を構成する。第２層金属配線１１０ｅは、２つのＭＯＳトランジスタＰＱ１およびＰＱ２にハイ側電源電圧ＶＤＤを伝達する電源線を構成し、コンタクト１０２ｄおよび１０２ｅを介して下層の第１層金属配線（１００ｆ、１００ｈ）に電気的に接続される。第２層金属配線１１０ｇは、コンタクト１０２ｆを介して下層の第１層金属配線（１００ｊ）に電気的に接続され、ロー側電源電圧ＶＳＳ（ＶＤＬ）を伝達するロー側電源線を構成する。第２層金属配線１１０ｈは、コンタクト１０２ｇを介して下層の第１層金属配線（１００ｋ）に電気的に接続され、ビット線／ＢＬを構成する。
【０２３６】
第２層金属配線１１０ｄおよび１１０ｆは通過配線であり、配線パターンの規則性を維持し、また、ロー側電源線（第２層金属配線１１０ｃ，１１０ｇ）とハイ側電源電圧を供給する第２層金属配線１１０ｅとの間のシールド層として利用される。
【０２３７】
これらの第２層金属配線１１０ａ−１１０ｉと交差するように、Ｘ方向に沿って連続的に延在して第３層金属配線１１４が配置される。この第３層金属配線１１４は、ビア１１２ａを介して第２層金属配線１１０ａおよび１１０ｉに電気的に接続される。第２層金属配線１１０ａおよび１１０ｉは、それぞれ、ビア１０２ａおよび１０２ｈを介して下層の第１層金属配線（１００ａ，１００ｌ）に電気的に接続され、記憶ノードとビット線との間に接続されるＭＯＳトランジスタのゲート電極に、接続される。この第３層金属配線１１４により、ワード線ＷＬが構成される。
【０２３８】
図３５は、図３０に示す配線の配置完了後のメモリセルの電気的等価回路を示す図である。図３５において、ワード線ＷＬを構成する第３層金属配線１１４が、ＭＯＳトランジスタＮＱ３およびＮＱ４、ＮＱ２およびＮＱ８のゲート電極に接続される。ＭＯＳトランジスタＮＱ５およびＮＱ１のソースノードが、第２層金属配線１１０ｃに電気的に接続され、ロー側電源電圧ＶＤＬ（ＶＳＳ）を受ける。ＭＯＳトランジスタＰＱ１およびＰＱ２のソースノードが、第２層金属配線１１０ａに電気的に接続され、ハイ側電源電圧ＶＤＤ（ＶＤＨ）を受ける。ＭＯＳトランジスタＮＱ２およびＮＱ８のソースノードが、第２層金属配線１１０ｇに電気的に接続され、ロー側電源電圧ＶＤＬを受ける。
【０２３９】
ＭＯＳトランジスタＮＱ４が、ビア１０２ｂを介してビット線ＢＬを構成する第２層金属配線１１０ｂに接続され、ＭＯＳトランジスタＮＱ７が、ビア１０２ｇを介して補のビット線／ＢＬを構成する第２層金属配線１１０ｈに電気的に接続される。
【０２４０】
ＭＯＳトランジスタＮＱ３、ＮＱ４、ＮＱ６およびＮＱ７のゲートが、第３層金属配線１１４に接続され、ワード線ＷＬ上の行選択信号を受ける。
【０２４１】
記憶ノードＳＮが２つのＭＯＳトランジスタＮＱ３およびＮＱ４を介してビット線ＢＬに接続され、また記憶ノード／ＳＮが２つのＭＯＳトランジスタＮＱ６およびＮＱ７を介して補のビット線／ＢＬに電気的に接続される。また、記憶ノードおよび中間ノードをそれぞれドライブするドライブトランジスタＮＱ１およびＮＱ５が、ロー側電源線に対して並列に接続される、また、ドライブ用ＭＯＳトランジスタＮＱ２およびＮＱ８が、ロー側電源線ＶＤＬに対して並列に接続される。
【０２４２】
Ｎウェルの両側にＰウェルを形成し、各ＰウェルにＮチャネルＭＯＳトランジスタを配置することにより、効率的にＭＯＳトランジスタを配置することができる。また、メモリセルＭＣ内において、その中央部に関して鏡映対称に、活性領域および配線を配置するだけである。従って、パターン（配線および活性領域のレイアウト）を簡略化することができ、効率的にＭＯＳトランジスタを配置することができる。また、この対称的かつ直線的なレイアウトにより、正確にパターニングすることができ、パターンのばらつきによる素子特性のばらつきを、低減することができる。
【０２４３】
［変更例］
グランドソース線ＣＬおよび／ＣＬを配置する場合には、例えば以下の構成を利用することができる。すなわち、図３４に示す第２層金属配線１１０ｃおよび１１０ｇを、グランドソース線ＣＬおよび／ＣＬとして利用し、通過配線１１０ｄおよび１１０ｆをロー側電源線として利用する。また、これに代えて、例えば、ビット線およびグランドソース線を第２層金属配線で構成し、ロー側電源線およびハイ側電源線を、第４層金属配線で構成するように、ビット線およびグランドソース線とロー側およびハイ側電源線とを、異なる配線層の配線で構成することも考えられる。このグランドソース線を利用するメモリセルの具体的配置例について、以下に図面を参照して説明する。
【０２４４】
図３６は、この発明の実施の形態９の変更例のメモリセルの平面レイアウトを概略的に示す図である。図３６においては、第１層金属配線のレイアウトを示す。メモリセルのトランジスタを構成する活性領域およびポリシリコンゲート電極配線のレイアウトは、図３０に示す平面レイアウトと同じである。活性領域が、中央のＮウェルＮＷおよびその両側のＰウェルＰＷａおよびＰＷｂに形成される。
【０２４５】
図３６に示すメモリセルＭＣの平面レイアウトは、以下の点で、図３２に示すメモリセルＭＣの平面レイアウトと異なる。すなわち、図３２に示すメモリセルＭＣのＹ方向についての境界領域に配置されてロー側電源電圧（接地電圧）ＶＳＳを伝達する配線の中間層の第１層金属配線１００ｂが、コンタクト９４ｂに対する第１層金属配線１００ｂａと、コンタクト９４ｅに対する第１層金属配線１００ｂｂとに分離される。第１層金属配線１００ｂａは、グランドソース線ＣＬに対する中間配線であり、第１層金属配線１００ｂｂは、接地電圧ＶＳＳに対する中間配線である。これらの第１層金属配線１００ｂａおよび１００ｂｂに対しては、それぞれ、上層配線との接続のためにビア１０２ｃａおよび１０２ｃｂが設けられる。
【０２４６】
また、記憶ノード／ＳＮに隣接する部分において、図３２に示すロー側電源電圧（接地電圧）ＶＳＳを伝達する配線に対する中間配線となる第１層金属配線１００ｊが、１００ｊａおよび１００ｊｂに分離される。第１層金属配線１０２ｊａが、グランドソース線／ＳＬに対する中間配線であり、第１層金属配線１００ｊｂが、ロー側電源電圧ＶＳＳに対する中間配線である。これらの第１層金属配線１００ｊａおよび１００ｊｂに対しては、上層配線との接続のために、それぞれビア１０２ｆａおよび１０２ｆｂが設けられる。
【０２４７】
この図３６に示すメモリセルＭＣの平面レイアウトの他の配置は、図３２に示すメモリセルＭＣの平面レイアウトと同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０２４８】
この図３６に示すように、第１層金属配線１００ｆａ、１００ｆｂを互いに分離して設け、また第１層金属配線１００ｊａ、１００ｊｂを互いに分離して設けることにより、グランドソース線ＣＬ、／ＣＬとロー側電源線ＶＳＳとを別々に配置して、グランドソース線の電圧を、ロー側電源電圧と独立に、各列ごとに調整することが可能となる。
【０２４９】
図３７は、図３６に示す第１層金属配線の配置後のトランジスタの電気的接続を示す図である。この図３７に示すトランジスタの電気的接続は、以下の点で、図３３に示すメモリセルの電気的接続と異なる。すなわち、ＮチャネルＭＯＳトランジスタＮＱ５のソースノードは、第１層金属配線１００ｂａに接続される。この第１層金属配線１００ｂａに、ビア１０２ｃａが設けられ、最終的にグランドソース線ＣＬに接続される。ＮチャネルＭＯＳトランジスタＮＱ１のソースは、第１層金属配線１００ｂｂに接続され、この第１層金属配線１００ｂｂに、ビア１０２ｃｂが設けられる。これらの第１層金属配線１００ｂａおよび１００ｂｂがそれぞれ互いに分離されており、ビア１０２ｃａおよび１００ｃｂを介してそれぞれ異なる上層の配線ＣＬおよびＶＳＳに接続可能とされる。
【０２５０】
また、ＮチャネルＭＯＳトランジスタＮＱ８およびＮＱ２は、それぞれソースノードが、第１層金属配線１００ｊａおよび１００ｊｂに接続される。これらの第１層金属配線１００ｊａおよび１００ｊｂは、それぞれビア１０２ｆｃおよび１０２ｆａが設けられ、上層のグランドソース線／ＣＬおよびロー側電源電圧線ＶＳＳに最終的に電気的に接続される。
【０２５１】
この図３７に示すように、第１層金属配線１００ｂａおよび１００ｂｂを別々に分離して設け、また、第１層金属配線１００ｊａおよび１００ｊｂをそれぞれ別々に分離して設けることにより、ＮチャネルＭＯＳトランジスタＮＱ１およびＮＱ５のソースノードを分離することが可能となり、また、ＮチャネルＭＯＳトランジスタＮＱ２およびＮＱ８のソースノードを分離することが可能となる。
【０２５２】
図３７に示すメモリセルのトランジスタの他の電気的接続は、図３３に示すトランジスタの接続と同じであり、対応する部分には同一参照符号を付して、その詳細説明は省略する。
【０２５３】
図３８は、図３６に示す配線レイアウトの上層の第２層および第３層金属配線の平面レイアウトを概略的に示す図である。図３８に示す平面レイアウトにおいて、Ｙ方向に連続的に延在してかつ互いに間をおいて第２層金属配線１１０ｋ、１１０ｃ、１１０ｅ、１１０ｇおよび１１０ｌが、設けられる。中央の幅の広い第２層金属配線１１０ｅは、それぞれビア１０２ｄおよび１０２ｅを介して図３６に示す第１層金属配線１００ｆおよび１００ｈに接続され、ハイ側電源電圧ＶＤＤを伝達する。
【０２５４】
第２層金属配線１１０ｃおよび１１０ｇは、それぞれビア１０２ｃｂおよび１０２ｆｂを介して図３６に示す第１層金属配線１００ｂｂおよび１００ｊｂに接続され、ロー側電源電圧ＶＳＳを伝達する。
【０２５５】
第２層金属配線１１０ｋは、一方のメモリセル境界においてＸ方向に部分的に延在して、ビア１０２ｂに接続され、このビア１０２ｂを介して図３６に示す下層の第１層金属配線１００ｄに電気的に接続される。第２層金属配線１１０ｌは、Ｘ方向に部分的に突出する部分においてビア１０２ｇを介して図３６に示す第１層金属配線１００ｋに電気的に接続される。この第２層金属配線１１０ｋは、ビット線ＢＬを構成する。また、第２層金属配線１１０ｌは、他方のメモリセル境界においてＸ方向に沿って部分的突出する凸部が設けられ、この凸部領域においてビア１０２ｂと点対称な位置に配置されるビア１０２ｇと電気的に接続される。第２層金属配線１１０ｌは、このビア１０２ｇを介して図３６に示す第１層金属配線１００ｋに接続され、ビット線／ＢＬを構成する。
【０２５６】
さらに、メモリセルＭＣのＸ方向についての境界領域において、第２層金属配線１１０ｏおよび１００ｐが、それぞれ、ビア１０２ａおよび１０２ｈに対応して設けられる。これらの第２層金属配線１１０ｏおよび１１０ｐは、部分的にＸ方向に沿って延在する。
【０２５７】
また、ビア１０２ｃａに対し、Ｙ方向に部分的延在する第２層金属配線１１０ｍが設けられ、またビア１０２ｆａに対し、Ｙ方向に部分的に延在する第２層金属配線１１０ｎが設けられる。これらの第２層金属配線１１０ｍおよび１１０ｎは、それぞれ、ビア１０２ｃａおよび１０２ｆａを介して図３６に示す第１層金属配線１００ｂａおよび１００ｊａに電気的に接続される。
【０２５８】
これらの第２金属配線１１０ｍおよび１１０ｎは、それぞれ、第２ビア１１２ｃおよび１１２ｄを介して、Ｘ方向に部分的に延在する第３層金属配線１１４ｂおよび１１４ｃに接続される。これらの第３層金属配線１１４ｂおよび１１４ｃは、それぞれ、ほぼビット線ＢＬおよび／ＢＬを構成する第２層金属配線１１０ｋおよび１１０ｌにまで延在する様に配置される。
【０２５９】
さらに、メモリセルＭＣのＹ方向についての中央領域においてＸ方向に沿って連続的に延在して、第３層金属配線１１４ａが設けられる。この第３層金属配線１１４ａは、メモリセルＭＣの境界領域において、第２ビア１１２ａおよび１１２ｂを介して下層の第２層金属配線１１０ｏおよび１１０ｐにそれぞれ電気的に接続される。この第３層金属配線１１４ａは、ワード線ＷＬを構成する。
【０２６０】
第２層金属配線が配置される配線層においては、グランドソース線を配置する配線は、設けられていない。従って、余裕を持ってビット線ＢＬ、／ＢＬおよび電源線ＶＳＳ、ＶＤＤを配置することができる。
【０２６１】
図３９は、図３８に示す配線の平面レイアウトの上層の第４層金属配線のレイアウトを概略的に示す図である。図３９においては、また、第３層金属配線１１４ａ、１１４ｂ、および１１４ｃを、対応の第２ビアとともに示す。
【０２６２】
図３９において、Ｙ方向に沿って連続的に延在して、第４層金属配線１１６ａおよび１１６ｂがそれぞれ配置される。これらの第４層金属配線１１６ａおよび１１６ｂは、図３８に示す下層のビット線ＢＬおよび／ＢＬを構成する第３層金属配線１１０ｋおよび１１０ｌと、ほぼ平行に配設される。第４層金属配線１１６ａは、第３ビア１１５ａを介して第３層金属配線１１４ｂに電気的に接続される。第４層金属配線１１６ｂは、第３ビア１１５ｂを介して第３層金属配線１１４ｃに電気的に接続される。第４層金属配線１１６ａおよび１１６ｂは、それぞれ、グランドソース線ＣＬおよび／ＣＬを構成する。
【０２６３】
これらの図３６から図３９に示す配線レイアウトを利用することにより、グランドソース線ＣＬおよび／ＣＬを配設して、ロー側電源線（接地線）ＶＳＳと独立に、その電圧レベルを設定することができる。また、グランドソース線ＣＬおよび／ＣＬは、Ｙ方向に連続的に延在しており、容易に各列毎に、グランドソース線ＣＬおよび／ＣＬの電位を、動作モードおよびメモリセルの選択／非選択に応じて調整することが可能となる。
【０２６４】
以上のように、この発明の実施の形態９に従えば、効率的にトランジスタおよび配線を配置することができ、また、素子特性のばらつきも抑制することができ、安定に動作するメモリセルを高密度に配置することができる。
【０２６５】
［実施の形態１０］
図４０は、この発明の実施の形態１０に従うメモリセルＭＣの平面レイアウトを示す図である。図４０においては、トランジスタを形成する活性領域とゲート電極配線のレイアウトを示す。図４０に示す平面レイアウトは、図３０に示すメモリセルＭＣの平面レイアウトと、以下の点で、その構成が異なる。すなわち、ＮチャネルＭＯＳトランジスタを形成するＰウェルが、低しきい値電圧（低Ｖｔｈ）のＮチャネルＭＯＳ（ＮＭＯＳ）を形成する領域と、高しきい値電圧（高Ｖｔｈ）のＮチャネルＭＯＳトランジスタを形成する領域とに分割される。すなわち、ＰウェルＰＷａが、ＰウェルＰＷａｌおよびＰＷａｈに分割され、またＰウェルＰＷｂが、ＰウェルＰＷｂｈおよびＰＷｂｌに分割される。
【０２６６】
ＰウェルＰＷａｌの活性領域９０ａにおいて、ローＶｔｈトランジスタのＮチャネルＭＯＳトランジスタＮＱ１５およびＮＱ１４が形成される。ＰウェルＰＷａｈにおいては、活性領域９０ｂに、しきい値電圧の高い高ＶｔｈトランジスタであるＮチャネルＭＯＳトランジスタＮＱ１およびＮＱ３が、形成される。
【０２６７】
ＰウェルＰＷｂｌにおいては、ＶｔｈトランジスタのＮチャネルＭＯＳトランジスタＮＱ１７およびＮＱ１８が、活性領域９０ｆに形成される。ＰウェルＰＷｂｈにおいて、活性領域９０ｅに、高ＶｔｈトランジスタのＮチャネルＭＯＳトランジスタＮＱ６およびＮＱ２が形成される。
【０２６８】
ＮウェルＮＷにおいては、高ＶｔｈトランジスタのＰチャネルＭＯＳトランジスタＰＱ１およびＰＱ２が形成される。図４０に示す活性領域およびゲート電極配線の配置は、図３０に示すメモリセルの配置と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０２６９】
図４１は、図４０に示す平面レイアウトの電気的等価回路を示す図である。図４１において、ＰウェルＰＷａｌにおいて、ローＶｔｈ（Ｌ−Ｖｔｈ）トランジスタのＮチャネルＭＯＳトランジスタＮＱ１５およびＮＱ１４が直列に接続される。ＰウェルＰＷａｈにおいて、しきい値電圧の高いＮチャネルＭＯＳトランジスタＮＱ１およびＮＱ３が直列に接続される。ＮウェルＰＷには、負荷トランジスタＰＱ１およびＰＱ２が配置され、これらのしきい値電圧の絶対値が、高くされる。
【０２７０】
ＰウェルＰＷｂｈにおいては、しきい値電圧の高いＮチャネルＭＯＳトランジスタＮＱ６およびＮＱ２が直列に接続される。ＰウェルＰＷｂｌにおいては、ローＶｔｈ（Ｌ−Ｖｔｈ）トランジスタのＮチャネルＭＯＳトランジスタＮＱ１７およびＮＱ１８が直列に接続される。
【０２７１】
図４０および図４１に示すように、負荷トランジスタのＰチャネルＭＯＳトランジスタＰＱ１およびＰＱ２を形成するＮウェルＮＷの両側に、Ｐウェルを配置することにより、低しきい値電圧のＭＯＳトランジスタおよび高しきい値電圧のＭＯＳトランジスタ形成領域を、個々に分離して配置することができる。
【０２７２】
特に、ＮチャネルＭＯＳトランジスタのしきい値電圧を低くする場合、チャネル領域への不純物ドープ量が低くされる。この場合、非特許文献４（ＩＥＥＥ, Transaction on Electron Devices, Vol. 45, No. 9, September 1998）において示されるように、不純物ドープ量が低い場合、しきい値電圧のばらつきを低減することができる。この非特許文献４においては、チャネルドーパント濃度の１／４乗に、しきい値電圧のばらつき（偏差）が比例することを示す。したがって、ローＶｔｈトランジスタを利用することにより、しきい値電圧のばらつきをより低減することができ、メモリセルトランジスタの動作マージンを改善することができる。
【０２７３】
なお、図４０に示すメモリセルＭＣの第１層から第３層の金属配線のレイアウトは、先の図３２および図３４に示す配線レイアウトと同じである。
【０２７４】
また、低ＶｔｈＮＭＯＳ領域のＰウェルＰＷａｌおよびＰＷｂｌは、Ｘ方向およびＹ方向において隣接するメモリセルにより共有され、鏡映対称のレイアウトを維持して、高Ｖｔｈトランジスタおよび低Ｖｔｈトランジスタを配置することができる。
【０２７５】
なお、ＰウェルＰＷａｌおよびＰＷｂｌに、低しきい値電圧のトランジスタとして、Ｂ（バルク）−ＤＴＭＯＳＦＥＴ構造のトランジスタを配置してもよい。この場合、ＰウェルＰＷａｈおよびＰＷｂｈを、低ＶｔｈＮＭＯＳ領域にまで延在させ、その表面に、浅いウェルを形成するウェル領域境界部に深いトレンチ分離構造を設ける。ゲートと基板領域とが電気的に接続されるＤＴＭＯＳ（ダイナミック型しきい値電圧）トランジスタを用いて、低Ｖｔｈトランジスタを配置することができる。また、ＳＯＩ（シリコン・オン・インシュレータ）基板が、利用可能な場合には、ゲートとボディ領域が接続されるＤＴＭＯＳが利用されてもよい。
【０２７６】
以上のように、この発明の実施の形態１０に従えば、Ｎウェル両側のＰウェルを、列方向に延在する低ＶｔｈＮＭＯＳ形成領域および高ＶｔｈＮＭＯＳ形成領域に分割している。したがって、メモリセルトランジスタの配置の対称性を損なうことなく、低ＶＴｈトランジスタおよび高Ｖｔｈトランジスタを配置することができ、高速でアクセスすることのできるメモリセルを実現することができる。
【０２７７】
［実施の形態１１］
図４２は、この発明の実施の形態１１に従うメモリセルの平面レイアウトを概略的に示す図である。図４２においては、活性領域と第１金属配線の平面レイアウトを示す。
【０２７８】
図４２において、ＰウェルＰＷａに、活性領域２００ａ−２００ｃが間をおいてそれぞれ、Ｙ方向に長い矩形形状に形成される。活性領域２００ａおよび２００ｂが、Ｙ方向に沿って整列して配置される。
【０２７９】
ＮウェルＮＷにおいて、活性領域２００ｄおよび２００ｅが、Ｙ方向に長い矩形形状に形成され、かつＹ方向に沿って整列して配置される。
【０２８０】
ＰウェルＰＷｂにおいて、活性領域２００ｆ−２００ｈがそれぞれ間をおいてかつ各々がＹ方向に長い矩形形状に形成される。活性領域２００ｇおよび２００ｈが、Ｙ方向に沿って整列して配置される。
【０２８１】
実施の形態１０と同様、ウェルＰＷａ、ＰＷｂおよびＮＷは、Ｙ方向に沿って連続的に延在して配置される。ＰウェルＰＷａは、Ｘ方向において隣接するメモリセルに共有され、またＰウェルＰＷｂも、Ｘ方向における隣接セルにより共有される。
【０２８２】
活性領域２００ａ、２００ｃおよび２００ｄを横切るように、ゲート電極配線（ポリシリコン配線）２０２ａが、Ｘ方向に延在してメモリセルＭＣ領域内に配置される。また、Ｘ方向に沿って連続的に延在して、ゲート電極配線２０２ｂが配設される。ゲート電極配線２０２ｂは、活性領域２００ａおよび２００ｂの間の領域、および活性領域２００ｇおよび２００ｈの間の領域に配設されかつ活性領域２００ｃおよび２００ｆを横切るように配置される。このゲート電極配線２０２ｂは、Ｘ方向に沿って整列するメモリセルにより共有される。
【０２８３】
活性領域２００ｂを横切るように、Ｘ方向に延在してゲート電極配線２０２ｃが配置される。ゲート電極配線２０２ｃは、Ｘ方向において隣接する別のメモリセルと共有される。活性領域２００ｇを横切るように、Ｘ方向に沿ってゲート電極配線２０２ｄが配設される。ゲート電極配線２０２ｄは、Ｘ方向において隣接する別のメモリセルにより共有される。
【０２８４】
活性領域２００ｅ、２００ｆおよび２００ｈを横切るようにメモリセルＭＣの領域内においてＸ方向に沿ってゲート電極配線２０２ｅが配設される。
【０２８５】
これらのゲート電極配線２０２ａ−２０２ｅは、それぞれ直線的にＸ方向に沿って延在して配置され、また、Ｙ方向についてのピッチは同じである。したがって、Ｙ方向に沿ってゲート電極配線を繰返し、同一ピッチで配置することができ、製造工程時におけるパターニングずれを抑制することができ（露光およびエッチングのゲート長方向における影響をゲート電極配線について同じとすることができる）、各トランジスタのゲート電極の長さ（ゲート長）のばらつきを低減することができる。
【０２８６】
メモリセルＭＣのＸ方向についての一方の境界領域において、第１層金属配線２０６ａがＹ方向に長い矩形形状に形成される。この第１層金属配線２０６ａは、コンタクト２０４ａを介してゲート電極配線２０２ｂに接続され、またコンタクト２０４ｂを介してゲート電極配線２０２ｃに接続される。コンタクト２０４ａと整列して、上層配線との接続のために、第１ビア２８ａが第１層金属配線２０６ａに対して設けられる。
【０２８７】
活性領域２００ａ、２００ｂおよび２００ｃに対し、それぞれの不純物領域を電気的に接続するように、Ｌ字型の第１層金属配線２０６ｃが設けられる。この第１層金属配線２０６ｃは、活性領域２００ａの不純物領域にコンタクト２０４ｄを介して電気的に接続され、またコンタクト２０４ｅを介して活性領域２００ｂの不純物領域に接続され、さらに、コンタクト２０４ｉを介して活性領域２００ｃの不純物領域に電気的に接続される。この第１層金属配線２０６６ｃのコンタクト２０４ｅは、配線とコンタクトとが共通化された、いわゆる共有コンタクトであってもよい。
【０２８８】
活性領域２００ａのＹ方向についての上側の不純物領域に対し、第１層金属配線２０６ｂがＸ方向に長い矩形形状に設けられ、また、活性領域２００ｂのＹ方向についての下側の不純物領域に対し、第１層金属配線２０６ｄがＸ方向に長い矩形形状に設けられる。また、活性領域２００ｃのＹ方向についての上側の不純物領域に対し、第１層金属配線２０６ｅが設けられる。
【０２８９】
第１層金属配線２０６ｂは、第１層金属配線２０６ｅと分離され、コンタクト２０４ｃを介して活性領域２００ａの対応の不純物領域に電気的に接続される。このコンタクト２０４ｃに整列して、第１層金属配線２０６ｂに対し第１ビア２０８ｂが設けられる。第１層金属配線２０６ｄは、活性領域２００ｂの対応の不純物領域にコンタクト２０２ｆを介して電気的に接続され、また、他方端において、第１ビア２０８ｃが設けられる。
【０２９０】
第１層金属配線２０６ｅは、コンタクト２０４ｇを介して活性領域２００ｃの対応の不純物領域に電気的に接続され、また、このコンタクト２０４ｇと位置をずらせて、第１ビア２０６ｅが設けられる。コンタクト２０４ｃ、および２０４ｆおよび２０４ｇは、それぞれ、Ｙ方向に沿って隣接するメモリセルと共有される。
【０２９１】
活性領域２００ｃおよび２００ｄの不純物領域を電気的に接続するように、Ｔ字型形状の第１層金属配線２０６ｆが設けられる。この第１層金属配線２０６ｆは、コンタクト２０４ｈおよび２０４ｌをそれぞれ介して活性領域２００ｃおよび２００ｄの対応の不純物領域に電気的に接続される。また、この第１層金属配線２０６ｆは、Ｔ字型の脚部においてコンタクト２０４ｇを介してゲート電極配線２０２ｅに電気的に接続される。
【０２９２】
活性領域２００ｅおよび２００ａの不純物領域を電気的に接続するように、逆Ｔ字型形状の第１層金属配線２０６ｇが設けられる。この第１層金属配線２０６ｇは、台部の両端においてコンタクト２０４ｎおよび２０４ｐを介して活性領域２００ｅおよび２００ｆの対応の不純物領域にそれぞれ電気的に接続され、その頂部においてコンタクト２０４ｘを介してゲート電極配線２０２ａに電気的に接続される。
【０２９３】
活性領域２００ｄにおいて、メモリセルＭＣのＹ方向についての境界領域において、第１層金属配線２０６ｈが設けられる。この第１層金属配線２０６ｈは、コンタクト２０４ｋを介して活性領域２００ｄの対応の不純物領域に電気的に接続され、また、このコンタクト２０４ｋと位置をずらせて、第１ビア２０８ｅが設けられる。
【０２９４】
活性領域２００ｅに対して、メモリセルＭＣのＹ方向についての境界領域において第１層金属配線２０６ｉが設けられる。この第１層金属配線２０６ｉは、コンタクト２０４ｎを介して活性領域２００ｅの対応の不純物領域に電気的に接続され、また、第１ビア２０８ｆが、コンタクト２０４ｎと位置を少しずらせて設けられる。
【０２９５】
活性領域２００ｆに対して、メモリセルＭＣのＹ方向についての境界領域において、第１層金属配線２０６ｊが設けられる。この第１層金属配線２０６ｊは、コンタクト２０４ｑを介して活性領域２００ｆの対応の不純物領域に電気的に接続され、また、コンタクト２０４ｑと位置をずらせ、第１ビア２０８ｇが設けられる。
【０２９６】
活性領域２００ｆおよび２００ｇおよび２００ｈを電気的に接続するように、逆Ｌ字型形状に、第１層金属配線２０６ｌが設けられる。この第１層金属配線２０６ｈは、コンタクト２０４ｏを介して活性領域２００ｆの対応の不純物領域に電気的に接続され、またコンタクト２０４ｙを介して活性領域２００ｇの対応の不純物領域に電気的に接続され、さらに、コンタクト２０４ｓを介して活性領域２００ｈの対応の不純物領域に電気的に接続される。このコンタクト２０４ｙは、共有コンタクトであってもよい。
【０２９７】
活性領域２００ｈに対し、メモリセル境界部において第１層金属配線２０６ｍが設けられる。この第１層金属配線２０６ｍは、コンタクト２０４ｔを介して活性領域２００ｈの下部の不純物領域に電気的に接続され、また、このコンタクト２０４ｔと整列して、上層配線との接続のために第１ビア２０８ｉが設けられる。
【０２９８】
メモリセルＭＣのＸ方向についての境界領域各々において、Ｙ方向に沿ってメモリセルＭＣ領域内に延在する第１層金属配線２０６ａおよび２０６ｎが対向して設けられる。第１層金属配線２０６ａは、コンタクト２０４ａおよび２０４ｂを介してそれぞれゲート電極配線２０２ｂおよび２０２ｃに接続され、これにより、ゲート電極配線２０２ａおよび２０２ｂが電気的に接続される。コンタクト２０４ａと整列するように第１ビア２０８ａが設けられる。
【０２９９】
第１層金属配線２０６ｎは、コンタクト２０４ｕを介してゲート配線２０２ｄに電気的に接続され、また、コンタクト２０４ｖを介してゲート配線２０２ｂに電気的に接続される。これにより、ゲート電極配線２０２ｂおよび２０２ｄが電気的に接続される。コンタクト２０４ｖに整列して、上層配線との接続のために第１ビア２０８ｊが設けられる。
【０３００】
この図４２に示す配置において、活性領域２００ａに、ＮチャネルＭＯＳトランジスタＮＱ５が形成され、活性領域２００ｂに、ＮチャネルＭＯＳトランジスタＮＱ４が形成される。活性領域２００ｃにおいて、ＮチャネルＭＯＳトランジスタＮＱ１およびＮＱ３が形成され、活性領域２００ｄおよび２００ｅに、それぞれ、ＰチャネルＭＯＳトランジスタＰＱ１およびＰＱ２が形成される。活性領域２００ｆにおいては、ＮチャネルＭＯＳトランジスタＮＱ６およびＮＱ２が形成され、活性領域２００ｇおよび２００ｈそれぞれにおいて、ＮチャネルＭＯＳトランジスタＮＱ７およびＮＱ８が形成される。
【０３０１】
ゲート電極配線２０２ｂ、２０２ｃおよび２０２ｂが、それぞれ、第１層金属配線２０６ａおよび２０６ｎにより電気的に接続され、ＮチャネルＭＯＳトランジスタＮＱ３、ＮＱ４、ＮＱ６およびＮＱ７のゲートが、相互接続される。
【０３０２】
この図４２に示すレイアウトにおいても、ゲート電極配線のＹ方向についてのピッチはすべて同じである。また、Ｐウェル領域おのおのにおいて、２列にＮチャネルＭＯＳトランジスタを整列して配置し、またＰチャネルＭＯＳトランジスタＰＱ１およびＰＱ２を、各々、ゲートが相互接続されるトランジスタとＸ方向に沿って整列して配置する。これにより、ゲート電極配線を直線的に配置することができる。
【０３０３】
また、メモリセル内において、各活性領域および配線のレイアウトは、セル中心部に関して点対称に配置され、この図４２に示すレイアウトがＸ方向およびＹ方向において鏡映対称なレイアウトで繰り返し配置される。このレイアウトの規則性により、配線のパターニングを正確に行う事ができる。
【０３０４】
図４３は、図４２に示す配線レイアウトの上層の配線のレイアウトを示す図である。図４３においては、第２層および第３層の金属配線のレイアウトを示す。
【０３０５】
図４３において、第２層金属配線２１０ａ−２１０ｉが、間をおいて配設される。Ｙ方向に長い矩形形状の第２層金属配線２１０ａは、メモリセルＭＣのＸ方向についての境界領域に配置され、第１ビア２０８ｏを介して図４２に示す第１層金属配線２０６ａに電気的に接続される。
【０３０６】
第２層金属配線２１０ｂ−２１０ｈは、それぞれＹ方向に沿って連続的に延在する。第２層金属配線２１０ｂは、第１ビア２０８ｂを介して図４２に示す第１層金属配線２０６ｂに電気的に接続される。第２層金属配線２１０ｃは、図４２に示すコンタクト２０８ｃを介して第１層金属配線２０６ｄに電気的に接続される。第２層金属配線２１０ｄは、図４２に示すコンタクト２０８ｄを介して第１層金属配線２０６ｅに電気的に接続される。第２層金属配線２１０ｅは、それぞれ、図４２に示す第１ビア２０８ｅおよび２０８ｆを介して、図４２に示す第１層金属配線２０６ｈおよび２０６ｉに電気的に接続される。
【０３０７】
第２層金属配線２１０ｆは、図４２に示す第１ビア２０８ｇを介して第１層金属配線２０６ｊに電気的に接続されて、ロー側電源電圧（接地電圧）ＶＳＳを伝達する。第２層金属配線２１０ｇは、図４２に示す第１ビア２０８ｈを介して第１層金属配線２０６ｋに電気的に接続され、ビット線／ＢＬを構成する。第２層金属配線２１０ｈは、第１ビア２０８ｉを介して図４２に示す第１層金属配線２０６ｍに電気的に接続され、グランドソース線／ＣＬを構成する。
【０３０８】
メモリセル境界領域に配置される第２層金属配線２１０ｉは、Ｙ方向に長い矩形形状に形成され、コンタクト２０８ｊを介して図４２に示す第１層金属配線２０６ｎに電気的に接続される。第２層金属配線２０１ａおよび２１０ｉは、各々、Ｘ方向において隣接する別のメモリセルと共有される。
【０３０９】
Ｘ方向に沿って連続的に延在して、第３層金属配線２１２が配設される。第３層金属配線２１２は、第２ビア２１４ａおよび２１４ｂを介してそれぞれ、第２層金属配線２１０ａおよび２１０ｉに電気的に接続される。この第３層金属配線２１２は、ワード線ＷＬを構成する。
【０３１０】
この図４３に示す配線レイアウトにおいては、第２層金属配線を配置する配線層において、通過配線は設けられていない。グランドソース線ＣＬ，／ＣＬ、ビット線ＢＬ，／ＢＬ、接地電圧ＶＳＳを伝達するロー側電源電圧線（接地線）、電源電圧ＶＤＤを伝達するハイ側電源電圧線（電源線）が、それぞれ、第２層金属配線により形成される。従って、第２層金属配線を配置する工程を利用してグランドソース線を配置することができ、製造工程を増加させることなく、各列ごとに分離されるグランドソース線を配置することができる。
【０３１１】
図４４は、この発明の実施の形態１１におけるメモリセルの全体の配線および活性領域の平面レイアウトを示す図である。この図４４において、図４２および図４３に示す配線および活性領域のレイアウトを併せて示す。この図４４に示す平面レイアウトは、図４２および図４３に示す平面レイアウトを重ねて示したものに相当する。従って、図４４において、図４２および図４３に示す構成要素と対応する部分には同一参照符号を付し、その詳細説明は省略する。ただし、図４４においては、活性領域２００ａ−２００ｈ、第２層金属配線２１０ａ−２１０ｉおよび第３層金属配線２１２について参照番号を付し、コンタクト、ビアおよび第１層金属配線については参照番号を図面の煩雑化を避けるために示していない。
【０３１２】
この図４４に示すように、ゲート電極配線２０２ａ−２０２ｅが、Ｙ方向について同一ピッチで配置され、またメモリセルＭＣのレイアウトも、Ｎウェルに関して点対称に配置される。したがって、各ゲート電極のパターン形成時において、パターンずれの影響を抑制することができ、トランジスタのゲート長のばらつきを低減することができる。また、活性領域および配線も全て直線的にレイアウトされ、正確にパターニングを行うことができる。また、メモリセルＭＣは、Ｙ方向の長さがＸ方向の長さより短くされており、Ｙ方向に沿ってメモリセルを高密度で配置することができる。
【０３１３】
また、ウェル領域もＹ方向に沿って連続的に延在して配置され、各ウェル領域においてＮチャネルおよびＰチャネルＭＯＳトランジスタを、効率的に整列して配置することができる。
【０３１４】
図４５は、この図４４に示すメモリセルの平面レイアウトのトランジスタの配置の、電気的等価回路を示す図である。
【０３１５】
図４５において、活性領域２００ａおよび２００ｂにおいて、ＮチャネルＭＯＳトランジスタＮＱ５およびＮＱ４がそれぞれ形成される。活性領域２００ｃに、ＮチャネルＭＯＳトランジスタＮＱ１およびＮＱ３が整列して形成される。活性領域２００ｄおよび２００ｅそれぞれにおいて、ＰチャネルＭＯＳトランジスタＰＱ１およびＰＱ２が形成される。活性領域２００ｆに、ＮチャネルＭＯＳトランジスタＮＱ６およびＮＱ２が整列して形成される。活性領域２００ｇおよび２００ｈそれぞれにおいて、ＮチャネルＭＯＳトランジスタＮＱ７およびＮＱ８が形成される。
【０３１６】
ＭＯＳトランジスタＮＱ５、ＮＱ１およびＰＱ１のゲートが、直線状のゲート電極配線２０２ａにより相互接続され、さらに、逆Ｔ字形状の第１層金属配線２００ｆにより記憶ノード／ＳＮに接続される。
【０３１７】
ＭＯＳトランジスタＮＱ３およびＮＱ６のゲートが、直線状のポリシリコンゲート電極配線２０２ｂに共通に接続され、このゲート電極配線２０２ｂが、ワード線ＷＬを構成する第３層金属配線２１２に接続される。この第３層金属配線２１２には、また、ＭＯＳトランジスタＮＱ４およびＮＱ７のゲートが接続される。
【０３１８】
ＭＯＳトランジスタＰＱ２、ＮＱ２およびＮＱ８のゲートが、ゲート電極配線２０２ｅにより相互接続され、さらに、第１層金属配線２０６ｆにより、記憶ノードＳＮに接続される。
【０３１９】
ＭＯＳトランジスタＮＱ５のソースノードが、グランドソース線ＣＬに接続され、ＭＯＳトランジスタＮＱ１のソースノードが接地電圧ＶＳＳを供給する接地線に接続される。ＭＯＳトランジスタＰＱ１およびＰＱ２が、それぞれ電源電圧ＶＤＤを伝達するハイ側電源線に接続される。ＭＯＳトランジスタＮＱ２のソースノードは、接地電圧ＶＳＳを伝達するロー側電源線（接地線）に接続される。ＭＯＳトランジスタ２００ｂおよび２００ｄのそれぞれの一方導通ノードが、ビット線ＢＬおよび／ＢＬに接続される。ＭＯＳトランジスタＮＱ８のソースノードがグランドソース線／ＣＬに電気的に接続される。
【０３２０】
このトランジスタの電気的等価回路において明らかなように、トランジスタは、点対称に配置され、また各配線は直線的に配設される。これにより、各トランジスタのゲート長等のばらつきを低減して、トランジスタ特性を同一とすることができる。
【０３２１】
なお、図４３に示す配置において、グランドソース線ＣＬおよび／ＣＬが、第２層金属配線で構成されている。しかしながら、これらのグランドソース線ＣＬおよび／ＣＬを、図３９に示す配置と同様、第４層金属配線で配置することにより、ビット線ＢＬ，／ＢＬおよびハイ側およびロー側電源線（接地線（ＶＳＳ線）および電源線（ＶＤＤ線））のＸ方向についてのピッチ条件を緩和することができ、余裕を持って配線を配置することができる。
【０３２２】
以上のように、この発明の実施の形態１１に従えば、メモリセル内部の中間ノード（ＭＮ、／ＭＮ）放電用のトランジスタ（ＮＱ５、ＮＱ８）とアクセス用のトランジスタ（ＮＱ４、ＮＱ７）とを整列して配置し、また中間ノード放電用のトランジスタ（ＮＱ５、ＮＱ８）と対応の記憶ノード（ＳＮ、／ＳＮ）の電位を保持するインバータを構成するトランジスタ（ＰＱ１、ＮＱ１；ＰＱ２、ＮＱ２）とをＸ方向に沿って整列して配置している。さらに、記憶ノードと中間ノードの間にそれぞれ接続されるトランジスタ（ＮＱ３、ＮＱ６）を整列して配置し、共通にポリシリコンゲート電極配線でそれらのゲートを接続している。これにより、トランジスタのゲート配線のＹ方向についてのピッチを等しくすることができ、応じてゲート長のばらつきを低減することができ、トランジスタ特性を安定化することができる。
【０３２３】
［実施の形態１２］
図４６は、この発明の実施の形態１２に従うメモリセルＭＣの平面レイアウトを概略的に示す図である。図４６においては、活性領域、ゲート電極配線および第１層金属配線のレイアウトを示す。図４６において、Ｎウェル領域ＮＷおよび両側のＰウェル領域ＰＷａおよびＰＷｂにおいて、活性領域３００ａ−３０４ｏが互いに間をおいて配置される。Ｐウェル領域ＰＷａにおいて、活性領域３００ａは、Ｙ方向に沿って連続的に延在するように形成される。活性領域３００ｂは、Ｙ方向に長い矩形形状を有し、Ｙ方向において隣接するメモリセルに共有されるように形成される。
【０３２４】
ＮウェルＮＷに形成される活性領域３００ｃおよび３００ｄも、それぞれ、Ｘ方向に沿って隣接するメモリセルに共有されるように、Ｙ方向に長い矩形形状に形成される。
【０３２５】
ＰウェルＰＷｂにおいて、活性領域３００ｅが、Ｙ方向において隣接するメモリセルに共有されるようにＹ方向に長い矩形形状に形成される。活性領域３００ｆは、Ｙ方向に沿って連続的に延在するように形成される。
【０３２６】
活性領域３００ａ、３００ｂおよび３００ｃを横切るようにＸ方向に沿ってメモリセルＭＣの領域内に延在するようにゲート電極配線３０２ａが配設され、また、活性領域３００ａをＸ方向に沿って横切るようにゲート電極配線３０２ｂおよび３０２ｃがそれぞれ間をおいて形成される。ゲート電極配線３０２ｂおよび３０２ｃは、Ｘ方向において隣接するメモリセルに共有されるように形成され、ゲート電極配線３０２ｃは、活性領域３００ｂ下部にまで延在して配置される。
【０３２７】
活性領域３００ａのメモリセル境界領域において、第１層金属配線３０６ｂが設けられる。この第１層金属配線３０６ｂは、コンタクト３０４ｃを介して活性領域３００ａの不純物領域に電気的に接続され、また、第１ビア３０８ｂが、この第１金属配線３０６ｂの他方端に形成される。コンタクト３０４ｃは、Ｘ方向において隣接するメモリセルにより共有される。
【０３２８】
活性領域３００ａの他方側のＹ方向についてのメモリセル境界領域においてまた、第１層金属配線３０６ｃが設けられる。この第１層金属配線３０６ｃは、コンタクト３０４ｆを介して活性領域３００ａの対応の不純物領域に電気的に接続される。第１金属配線３０６ｃには、また、上層配線との接続用の第１ビア３０８ｃがコンタクト３０４ｆと位置をずらせて設けられる。
【０３２９】
ポリシリコン配線３０２ｂおよび３０２ｃに対し、メモリセルＭＣの境界領域において、第１層金属配線３０６ａが設けられる。この第１層金属配線３０６ａは、コンタクト３０４ａおよび３０４ｂを介して、それぞれ、ゲート電極配線３０２ｂおよび３０２ｃに電気的に接続される。
【０３３０】
活性領域３００ａおよび３００ｂを電気的に接続するために、第１層金属配線３０６ｄが設けられる。この第１層金属配線３０６ｄは、コンタクト３０４ｅおよび３０４ｈを介して活性領域３００ａおよび３００ｂの不純物領域に電気的に接続される。
【０３３１】
活性領域３００ｂのメモリセルＭＣの境界領域において、第１層金属配線３０６ｅが設けられる。この第１層金属配線３０６ｅは、コンタクト３０４ｇを介して活性領域３００ｂに対応の不純物領域に電気的に接続される。この第１層金属配線３０６ｅに対し、また、第１ビア３０４ｇがコンタクト３０４ｇと整列して設けられる。
【０３３２】
活性領域３００ｂを横切るように、第１層金属配線３０６ｆが、Ｔ字型形状に形成される。この第１層金属配線３０６ｆは、コンタクト３０４ｄを介して活性領域00３００ａの不純物領域に電気的に接続され、またその上部の他方端が活性領域３００ｃの対応の不純物領域にコンタクト３０４ｉを介して電気的に接続される。この第１層金属配線３０６ｆは、また、その脚部においてコンタクト３０４ｊを介してポリシリコン配線３０２ｄに電気的に接続される。このポリシリコン配線３０２ｄは、活性領域３００ｄ、３００ｅおよび３００ｆを横切るようにメモリセルＭＣ領域内においてＸ方向に延在して配置される。
【０３３３】
活性領域３００ｃのメモリセル境界領域において第１層金属配線３０６ｇが配設される。この第１層金属配線３０６ｇは、コンタクト３０４ｋを介して活性領域３００ｃの対応の不純物領域に電気的に接続され、また上層配線との接続のための第１ビア３０８ｅが設けられる。
【０３３４】
活性領域３００ｄに対し、メモリセル境界領域において第１金属配線３０６ｉが上層配線との接続用に設けられる。この第１層金属配線３０６ｉは、コンタクト３０４ｍを介して活性領域３００ｄの対応の不純物領域に電気的に接続され、また、上層配線との接続用に、第１ビア３０８ｆが設けられる。
【０３３５】
活性領域３００ｄ、３００ｅおよび３００ｆを横切るように、Ｔ字型形状の第１金属配線３０６ｐが設けられる。この第１層金属配線３０６ｐは、頂部においてゲート電極配線３０２ａにコンタクト３０４ｎを介して電気的に接続され、また、活性領域３００ｄおよび３００ｆの対応の不純物領域に、それぞれ、コンタクト３０４ｌおよび３０４ｔを介して電気的に接続される。
【０３３６】
活性領域３００ｅに対して、メモリセル境界領域において第１層金属配線３０６ｊが設けられる。この第１層金属配線３０６ｊは、コンタクト３０４ｑを介して活性領域３００ｅの対応の不純物領域に電気的に接続され、また、上層配線との接続のために、第１ビア３０８ｇが設けられる。
【０３３７】
活性領域３００ｅおよび３００ｆにわたってＸ方向に沿って延在して、第１層金属配線３０６ｋが設けられる。この第１層金属配線３０６ｋは、コンタクト３０４ｍおよび３０４ｓを介してそれぞれ活性領域３００ｅおよび３００ｆの不純物領域に電気的に接続される。この第１層金属配線３０６ｋは、ゲート電極配線３０２ｆおよび３０２ｅの間に配設される。
【０３３８】
活性領域３００ｆに対して、Ｙ方向についてのメモリセル境界領域において、第１層金属配線３０６ｌが設けられ、また、他方側のメモリセル境界領域において、第１層金属配線３０６ｍが設けられる。第１層金属配線３０６ｌは、コンタクト３０４ｒを介して活性領域３００ｆの対応の不純物領域に電気的に接続され、また、上層配線との接続のために、コンタクト３０４ｒと位置をずらせて第１ビア３０８ｈが設けられる。第１層金属配線３０６ｍは、コンタクト３０４ｅを介して活性領域３００ｆの対応の不純物領域に電気的に接続され、また、そのメモリセル境界上において、上層配線との接続のための第１ビア３０８ｉが設けられる。
【０３３９】
ゲート電極配線３０２ｆおよび３０２ｇに対し、メモリセル境界領域においてＹ方向に長い矩形形状に第１金属配線３０６ｎが設けられる。この第１層金属配線３０６ｎは、コンタクト３０４ｖおよび３０４ｗを介してゲート電極配線３０２ｆおよび３０２ｅにそれぞれ電気的に接続される。
【０３４０】
この図４６に示す配置において、活性領域３００ａにおいて、ＭＯＳトランジスタＮＱ１、ＮＱ３およびＮＱ４が整列して形成され、また活性領域３００ｆにおいて、ＭＯＳトランジスタＮＱ７、ＮＱ６およびＮＱ２が整列して形成される。活性領域３００ｂおよび３００ｅにおいては、それぞれ、ＭＯＳトランジスタＮＱ５およびＮＱ８が形成される。この図４６に示すメモリセルの配置においても、Ｙ方向に沿ってのゲート電極の配線ピッチは等しくされる。また、各配線パターンは、すべて直線形状であり、パターニングを正確に行なうことができる。そこで、活性領域３００ａおよび３００ｆが、Ｙ方向に沿って連続的に延在しており、より正確なパターニングが実現される。
【０３４１】
この図４６に示すレイアウトが、Ｘ方向およびＹ方向において鏡映対称なレイアウトで繰り返し配置される。
【０３４２】
図４７は、図４６に示す配線のレイアウトの上層の第２層および第３層金属配線のレイアウトを概略的２に示す図である。図４７においては、図４６に示す第１ビアを併せて示す。
【０３４３】
図４７において、図４６に示す第１ビア３０８ｂおよび３０８ａに対応して、第２層金属配線３１０ａおよび３１０ｂがＹ方向に沿って整列してかつ互いに分離して配置される。また、メモリセルＭＣの境界領域において、第１ビア３０８ｊおよび３０８ｉそれぞれに対応して、第２層金属配線３１０ｈおよび３１０ｉが整列して、Ｙ方向に長い矩形形状にかつ互いに分離して形成される。
【０３４４】
これらの第２層金属配線３１０ａ、３１０ｂ、３１０ｈおよび３１０ｉの間の領域において、各々Ｙ方向に沿って連続的に延在する第２層金属配線３１０ｃ−３１０ｇが、それぞれ間をおいて形成される。第２層金属配線３１０ｃは、第１ビア３０８ｃを介して図４６に示す下層の第１層金属配線３０６ｃに電気的に接続されて、ビット線ＢＬを構成する。第２層金属配線３１０ｄは、第１ビア３０８ｄを介して図４６に示す第１層金属配線３０６ｅに電気的に接続され、グランドソース線ＣＬを構成する。第２層金属配線３１０ｅは、第１ビア３０８ｅおよび３０８ｆを介して、それぞれ、図４６に示す第１層金属配線３０６ｇおよび３０６ｉに電気的に接続されて、電源電圧ＶＤＤを伝達するハイ側電源線を構成する。第２層金属配線３１０ｆは、第１ビア３０８ｑを介して図４６に示す第１層金属配線３０６ｊに電気的に接続され、グランドソース線／ＣＬを構成する。第２層金属配線３１０ｇは、第１ビア３０８ｈを介して図４６に示す第１層金属配線３０６ｌに電気的に接続され、ビット線／ＢＬを構成する。
【０３４５】
Ｘ方向に沿って連続的に延在してかつ互いに間をおいて、第３層金属配線３１２ａ−３１２ｃが設けられる。第３層金属配線３１２ａは、第２ビア３１４ａを介して第２層金属配線３１０ａに電気的に接続され、接地電圧ＶＳＳを伝達するロー側電源線を構成する。第３層金属配線３１２ｂは、第２ビア３１４ｂおよび３１４ｃを介して、それぞれ、第２層金属配線３１０ｂおよび３１０ｈに電気的に接続され、ワード線ＷＬを構成する。第３層金属配線３１２ｃは、第２ビア３１４ｄを介して第２層金属配線３１０ｉに電気的に接続され、接地電圧ＶＳＳを伝達するロー側電源線を構成する。
【０３４６】
この図４７に示すように、接地電圧ＶＳＳを伝達する配線３１２ａおよび３１２ｃを、ワード線ＷＬを構成する第３層金属配線３１２ｂと同一配線層の配線で構成する。したがって、第２層金属配線において通過配線を配置する必要がなく、また、接地電圧を伝達するロー側電源線（接地線）を配設する必要がない。従って、ビット線ＢＬ、／ＢＬおよびグランドソース線ＣＬ、／ＣＬ間の距離を広くすることができ、配線容量を低減することができる。また、余裕を持ってこれらの第２層金属配線を配置することができる。すなわち、グランドソース線ＣＬを第４層金属配線で構成してビット線ＢＬと平行にＹ方向に沿って延在させる場合に比べて、ビット線とグランドソース線の間の配線間距離をより大きくすることができ、配線容量を低減して、グランドソース線ＣＬおよび／ＣＬの電圧変化を高速に各列単位で生じさせることができる。
【０３４７】
図４８は、この発明の実施の形態１２に従うメモリセルの全体の平面レイアウトを示す図である。この図４８に示す配線レイアウトは、図４６および図４７に示す配線レイアウトを組合せたものに対応し、対応する部分には同一参照番号を付し、その配置の詳細説明は省略する。特に、図４８においては、図面の煩雑化を避けるために、ポリシリコン配線３０２ａ−３０２ｅ、第２層金属配線３１０ａ−３１０ｉおよび第３層金属配線３１２ａ−３１２ｃの参照番号を代表的に示す。
【０３４８】
この図４８に示すように、接地電圧ＶＳＳを伝達する配線は、Ｘ方向に連続的に延在する第３層金属配線３１２ａおよび３１２ｃにより形成され、ビット線およびグランドソース線およびハイ側電源線を構成する配線と異なる配線層に配置している。したがって、Ｘ方向において第２層金属配線の配置するピッチを大きくすることができ、配線間容量を低減することができる。また、グランドソース線ＣＬおよび／ＣＬを、第２層金属配線３１０ｄおよび３１０ｆで形成している。したがって、グランドソース線ドライブ回路出力から第４層金属配線を用いる場合の上層配線までの配線の長さを低減することができ、配線容量を応じて低減することができ、また、ビット線とグランドソース線との間の距離も十分に確保することができ、配線間容量を低減することができる。これにより、高速で、グランドソース線およびビット線の電圧を駆動することができ、また、負荷が軽減されるため、低消費電力で、これらのビット線およびグランドソース線を駆動することができる。
【０３４９】
図４９は、図４８に示す配線レイアウトにおけるトランジスタ配置の電気的等価回路を示す図である。図４９において、Ｙ方向に連続的に延在する活性領域３００ａに、ＮチャネルＭＯＳトランジスタＮＱ１、ＮＱ３およびＮＱ４が整列して形成される。活性領域３００ｂに、ＮチャネルＭＯＳトランジスタＮＱ５が形成され、活性領域３００ｃに、ＰチャネルＭＯＳトランジスタＰＱ１が形成される。
【０３５０】
活性領域３００ｃに整列して活性領域３００ｄが配置され、この活性領域３００ｄにＰチャネルＭＯＳトランジスタＰＱ２が形成される。
【０３５１】
活性領域３００ｅに、ＮチャネルＭＯＳトランジスタＮＱ８が形成される。また、Ｙ方向に連続的に延在する活性領域３００ｆに、ＮチャネルＭＯＳトランジスタＮＱ７、ＮＱ６およびＮＱ２が整列して形成される。
【０３５２】
ＭＯＳトランジスタＮＱ１、ＮＱ５およびＰＱ１のゲートが、ポリシリコンゲート電極配線３０２ａにより相互接続される。このポリシリコンゲート電極配線３０２ａは、さらに、第１層金属配線３０６ｐにより、ＭＯＳトランジスタＰＱ２およびＮＱ２のドレインノードに接続される。第１層金属配線３０６ｐが、記憶ノード／ＳＮを構成する。
【０３５３】
また、ＭＯＳトランジスタＰＱ１およびＮＱ１のドレインノードが、それぞれ、第１層金属配線３０６ｆにより相互接続され、この第１層金属配線３０６ｆが、記憶ノードＳＮを構成する。この第１層金属配線３０６ｆは、さらに、ＭＯＳトランジスタＰＱ２、ＮＱ８およびＮＱ２のゲートを相互接続するゲート電極配線３０２ｄに接続される。
【０３５４】
Ｘ方向に沿って第３層金属配線３１２ａ、３１２ｂおよび３１２ｃがそれぞれ配設される。第３層金属配線３１２ａが、ＮチャネルＭＯＳトランジスタＮＱ１のソースノードに結合され、第３層金属配線３１２ｃが、ＮチャネルＭＯＳトランジスタＮＱ２のソースノードに接続される。ＭＯＳトランジスタＮＱ４とＭＯＳトランジスタＮＱ３の間の接続ノードが、中間ノードＭＮを構成し、ＭＯＳトランジスタＮＱ４が、中間ノードＭＮとビット線ＢＬとの間に結合される。ＭＯＳトランジスタＮＱ５は、グランドソース線ＣＬにそのソースノードが結合される。
【０３５５】
ＭＯＳトランジスタＰＱ１およびＰＱ２のソースノードは、それぞれ、電源電圧ＶＤＤを伝達するハイ側電源線（第２層金属配線３１０ｅ）に電気的に接続される。ＭＯＳトランジスタＮＱ７およびＮＱ６の間の接続ノードが、中間ノード／ＭＮを構成し、ＭＯＳトランジスタＮＱ７が、中間ノード／ＭＮとビット線／ＢＬとの間に接続される。第３層金属配線３１２ｂ（ワード線ＷＬ）は、それぞれ第２層金属配線３１０ｂおよび３１０ｈを介してＭＯＳトランジスタＮＱ３、ＮＱ４、およびＮＱ６およびＮＱ７のゲートに接続される。
【０３５６】
この図４９に示す配置に示すように、Ｘ方向に沿って配置される第２層金属配線の数を低減することができ、第２層金属配線のピッチを緩和することができ、応じて余裕を持って第２層金属配線を配置することができる。
【０３５７】
以上のように、この発明の実施の形態１２に従えば、中間ノードを放電するＭＯＳトランジスタを除くＮチャネルＭＯＳトランジスタを、それぞれ、対応の活性領域に整列して配置している。したがって、グランドソース線およびビット線を配設する第２層金属配線のピッチ条件を緩和することができ、配線間容量を低減でき、高速かつ低消費電力動作を実現することが可能となる。
【０３５８】
また、ロー側電源線（接地線）をワード線を構成する第３層金属配線で構成しており、配線層の数が低減され、製造工程数を低減することができる。
【０３５９】
なお、上述の平面レイアウトにおいて特に説明していないが、上述のメモリセルの平面レイアウトにおいて、メモリセルの境界領域に配置されるコンタクト、ビア、活性領域および配線は、隣接メモリセルにより共有される。隣接メモリセル間でコンタクト／ビアを共有することにより、これらの配置面積を低減することができ、メモリセルのレイアウト面積を低減することができる。
【０３６０】
［実施の形態１３］
図５０は、この発明の実施の形態１３に従う半導体記憶装置のメモリセルアレイの構成を示す図である。図５０においては、２行２列に配列されるメモリセルＭＣ００、ＭＣ０１、ＭＣ１０、およびＭＣ１１の配置を代表的に示す。
【０３６１】
図５０に示すメモリセルの配置は、以下の点で、図９に示すメモリセルの配置と異なる。すなわち、書込ワード線ＷＷＬ（ＷＷＬ０，ＷＷＬ１）が、それぞれ、ビット線ＢＬ（ＢＬ０，ＢＬ１）に近接して列方向に連続的に延在して配置される。これらの書込ワード線ＷＷＬ０およびＷＷＬ１は、それぞれ、対応の列のメモリセルに対して設けられるゲート電極配線３５０により、対応の列のメモリセルの書込アクセストランジスタＮＱ３およびＮＱ６のゲートに電気的に接続される。
【０３６２】
この図５０に示すメモリセルの他の配置は、図９に示すメモリセルの配置と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０３６３】
図５０に示すメモリセルの配置においても、先の図９に示す構成と同様、データの読出時においては、読出ワード線ＲＷＬ（ＲＷＬ０，ＲＷＬ１）が選択状態（Ｈレベル）に駆動される。このとき、書込ワード線ＷＷＬ（ＷＷＬ０，ＷＷＬ１）は、非選択状態（Ｌレベル）に維持される。この状態においては、選択行のメモリセル（図５０において、メモリセルＭＣ００、ＭＣ０１）においては、記憶ノードＳＮおよび／ＳＮは、対応のビット線ＢＬ（ＢＬ０，ＢＬ１）および／ＢＬ（／ＢＬ０，／ＢＬ１）と分離される。データの読出時のビット線電位は、中間ノードＭＮおよび／ＭＮの電位に応じて決定される。これらの中間ノードＭＮおよび／ＭＮの電圧レベルは、記憶ノード／ＳＮおよびＳＮにそれぞれのゲートが接続されるＭＯＳトランジスタＮＱ５およびＮＱ８により決定される。したがって、図９に示す構成と同様、正確にデータの読出を行うことができる。この読出時において、記憶ノードＳＮおよび／ＳＮの電位は、ビット線電位の影響を受けず、安定にデータを保持することができ、十分な読出マージンを確保することができる。
【０３６４】
データ書込時においては、実施の形態２の変更例と同様、読出ワード線ＲＷＬおよび書込ワード線ＷＷＬが並行して選択状態（Ｈレベル）へ駆動される。図５０においては、書込ワード線ＷＷＬ０および読出ワード線ＲＷＬ０が選択状態へ駆動され、メモリセルＭＣ００に対するデータ書込が行なわれる状態を一例として示す。この場合、選択行および選択列のメモリセルＭＣ００に対するデータの書込が行なわれ、残りの選択行かつ非選択列（および非選択行かつ選択列）のメモリセルにおいては、記憶ノードＳＮおよび／ＳＮは、対応のビット線ＢＬおよび／ＢＬと分離されている。従って、非選択メモリセルは、書込ディスターバンスの影響を受けず、書込マージンは十分に確保される。
【０３６５】
この図５０に示す半導体記憶装置の全体の構成は、図１０に示す構成と同じであり、同様の動作制御（メモリセル選択、データの書込／読出の制御）が行われる。
【０３６６】
図５１は、この発明の実施の形態１３に従う半導体記憶装置のメモリセルの平面レイアウトを示す図である。図５１においては、活性領域と、ゲート電極配線と、第１層金属配線の配置を示す。
【０３６７】
図５１において、これまでの実施の形態と同様、メモリセル列の中央のＮウェルＮＷ両側に、ＰウェルＰＷａおよびＰＷｂが配置される。これらのウェルＮＷ、ＰＷａおよびＰＷｂは、それぞれＹ方向に連続的に延在する。ＰウェルＰＷａおよびＰＷｂは、それぞれＸ方向において隣接する列のメモリセルと共有され、ＮチャネルＭＯＳトランジスタの形成領域として利用される。
【０３６８】
ＰウェルＰＷａにおいて、Ｙ方向に長い矩形形状の活性領域３６０ａと、この活性領域３６０ａとＸ方向およびＹ方向に沿って整列する領域を有するフック形状の活性領域３６０ｂが形成される。活性領域３６０ａおよび３６０ｂをＸ方向に沿って横切るように、ゲート電極配線３６２ａがＰウェルＰＷａおよびＮウェルＮＷ上に延在して配置される。また、活性領域３６０ａおよび３６０ｂのＹ方向に沿って整列する領域の間を横切りかつ活性領域３６０ｂを横切るように、Ｘ方向に延在してゲート電極配線３５０が配設される。さらに、活性領域３６０ｂの活性領域３６０ａと整列する領域をＸ方向に沿って横切るように、ゲート電極配線３６２ｂが配設される。
【０３６９】
ゲート電極配線３５０は、メモリセルＭＣのＸ方向における境界領域において、コンタクトＵＵａを介して、Ｙ方向に長い矩形形状の第１層金属配線３６４ａに接続される。この第１層金属配線３６４ａには、コンタクトＵＵａと整列して、ビアＶＶａが形成される。このビアＶＶａは、上層配線との電気接続を取るために設けられる。
【０３７０】
活性領域３６０ａにおいて、ゲート電極配線３６２ａに関して対向して、コンタクトＵＵｂおよびＵＵｃが形成される。コンタクトＵＵｂは、Ｘ方向に長い第１層金属配線３６４ｄに電気的に接続される。第１層金属配線３６４ｄは、また、コンタクトＵＵｆにより、活性領域３６０ｂに電気的に接続される。第１層金属配線３６４ｄは、その端部において、上層配線との接続用の第１ビアＶＶｉが形成される。
【０３７１】
コンタクトＵＵｃは、Ｙ方向に長い第１層金属配線３６４ｂおよびコンタクトＵＵｄを介して、活性領域３６０ｂと、活性領域３６０ａと整列する領域において電気的に接続される。コンタクトＵＵｄとゲート電極配線３６２ｂに関して対向する領域において、コンタクトＵＵｅが形成される。コンタクトＵＵｅは、Ｘ方向に長い第１層金属配線３６０ｂに電気的に接続される。第１層金属配線３６０ｂには、また、コンタクトＵＵｅに整列して、第１ビアＶＶｂが設けられる。
【０３７２】
なお、以下においては、繰返し説明しないが、メモリセルＭＣのＹ方向に沿った境界領域に配設されるコンタクト／配線は、Ｙ方向に沿って隣接するメモリセルにより共有される。Ｘ方向に沿ったメモリセル境界領域に配置されるコンタクト（ＵＵａ）および配線（３６４ａ）は、対応のメモリセルにおいてのみ利用される。このＸ方向に置けるメモリセル境界の配線およびコンタクトは、書込ワード線に対する電気的接続を取るために設けられる。ゲート電極配線３５０が、メモリセル列ごとに分離して配置され、後に説明する書込ワード線と電気的に接続され、書込ワード線をメモリセル列ごとに配置するレイアウトを実現する。
【０３７３】
ゲート電極配線３６２ｂは、その端部において、コンタクトＵＵｈを介してＹ方向に長い第１層金属配線３６４ｅに電気的に接続される。この第１層金属配線３６４ｅには、コンタクトＵＵｈと位置をずらして、第１ビアＶＶｃが形成される。コンタクトＵＵｆおよびＵＵｈの間、すなわちゲート電極配線３６２ａおよび３５０の間において、活性領域３６０ｂに対しコンタクトＵＵｇが設けられる。このコンタクトＵＵｇは、Ｔ字形状の第１層金属配線の頂部の一端に電気的に接続される。
【０３７４】
ＮウェルＮＷにおいては、Ｙ方向に整列して、活性領域３６０ｃおよび３６０ｄが形成される。ゲート電極配線３６２ａが、この活性領域３６０ｃをＸ方向に沿って横切るように配置される。活性領域３６０ｃは、メモリセル境界領域においてコンタクトＵＵｊを介して、Ｙ方向に長い第１層金属配線３６４ｇに電気的に接続される。この第１層金属配線３６４ｇに対し、コンタクトＵＵｊと位置をずらせて第１ビアＶＶｉが形成される。活性領域３６０ｃのゲート電極配線に関して対向する領域は、Ｔ字形状の第１層金属配線３６４ｆの頂部の他方端に、コンタクトＵＵｋを介して電気的に接続される。
【０３７５】
Ｔ字形状の第１層金属配線３６４ｆの底部は、コンタクトＵＵｉを介して、Ｘ方向に延在するゲート電極配線３６２ｃに電気的に接続される。ゲート電極配線３６２ｃは、活性領域３６０ｄをＸ方向に沿って横切るように形成される。このゲート電極配線３６２ｃに関して対向して活性領域３６０ｄに対し、コンタクトＵＵｌおよびＵＵｍが設けられる。コンタクトＵＵｍは、メモリセル境界領域に形成され、Ｙ方向に長い矩形形状の第１層金属配線３６４ｉに電気的に接続される。第１金属配線３６４ｉには、また、コンタクトＵＵｍに関して位置をずらせ、第１ビアＶＶｄが形成される。
【０３７６】
ＰウェルＰＷｂにおいては、ＰウェルＰＷａの活性領域の配置と鏡映対称に、フック形状の活性領域３６０ｅおよびＹ方向に長い矩形形状の活性領域３６０ｆが設けられる。ゲート電極配線３５０は、活性領域３６０ｅを横切るように配置され、また、ゲート電極配線３６２ｃも、Ｔ字形状の第１金属配線３６４ｈに関してゲート電極配線３５０と対向する領域において、活性領域３６０ｅおよび３６０ｆをＸ方向に沿って横切るように配置される。
【０３７７】
活性領域３６０ｅの活性領域３６０ｆとＹ方向に沿って整列する領域を横切るようにゲート電極配線３６２ｄが配置される。このゲート電極配線３６２ｄは、ゲート電極配線３６２ｂと同様、Ｘ方向に沿って隣接するメモリセル内に延在するように配置される。ゲート電極配線３６２ｄは、その一端において、コンタクトＵＵｎを介して、第１層金属配線３６４ｊに電気的に接続される。第１層金属配線３６４ｊには、コンタクトＵＵｎと位置をずらせて第１ビアＶＶｅが配置される。
【０３７８】
活性領域３６０ｅにおいては、またゲート電極配線３６２ｃに関して対向してコンタクトＵＵｏおよびＵＵｐが配置される。コンタクトＵＵｏは、逆Ｔ字形状の第１金属配線３６４ｈの底部の一端に電気的に接続される。この第１層金属配線３６４ｈは、その頂部において、コンタクトＵＵｘを介してゲート電極配線３６２ａに電気的に接続される。第１層金属配線３６４ｈは、また、底部の他方端において、コンタクトＵＵｌを介して活性領域３６０ｄに電気的に接続される。コンタクトＵＵｐは、Ｘ方向に長い矩形形状の第１層金属配線３６４ｋに電気的に接続される。この第１層金属配線３６４ｋは、また、活性領域３６０ｆに、コンタクトＵＵｔを介して電気的に接続される。この第１層金属配線３６４ｋには、また、コンタクトＵＵｐに近接して、上層配線との接続を取るための第１ビアＶＶｆが形成される。
【０３７９】
活性領域３６０ｅおよび３６０ｆのＹ方向に沿って整列する領域において、ゲート電極配線３５０に関して対向するようにコンタクトＵＵｒおよびＵＵｓが設けられる。これらのコンタクトＵＵｒおよびＵＵｓは、Ｙ方向に長い矩形形状の第１層金属配線３６４ｌにより電気的に相互接続される。ゲート電極配線３６２ｄに関してコンタクトＵＵｒと対向して、活性領域３６０ｅにおいてコンタクトＵＵｑが設けられる。このコンタクトＵＵｑは、Ｘ方向に長い矩形形状の第１層金属配線３６４ｍに電気的に接続される。この第１層金属配線３６４ｍには、また、コンタクトＵＵｑと整列して、上層配線との電気的接続をとるための第１ビアＶＶｇが設けられる。
【０３８０】
メモリセルＭＣのＸ方向に沿った境界領域において、また、ゲート電極配線３５０と整列してゲート電極配線に接続するコンタクトＵＵｕおよび第１層金属配線３６４ｎが設けられる。これらの第１金属配線３６４ｎに対しては第１ビアＶＶｈが設けられる。この第１金属配線３６４ｎは、Ｘ方向に沿って隣接して配置されるメモリセルに対して用いられ、図５１に示すメモリセルＭＣにおいては用いられない。すなわち、図５０に示すメモリセルの配置において、ゲート電極配線３５０が、Ｘ方向に沿って各列単位で分割して配置される。
【０３８１】
図５１に示すレイアウトにおいて、活性領域３６０ａおよびゲート電極配線３６２ａによりＭＯＳトランジスタＮＱ５が形成される。活性領域３６０ｂおよびゲート電極配線３６２ｂによりＭＯＳトランジスタＮＱ４が形成される。さらに、活性領域３６０ｂにおいて、ゲート電極配線３５０がＭＯＳトランジスタＮＱ３のゲートを構成し、ゲート電極配線３６２ａが、ＭＯＳトランジスタＮＱ１のゲートを構成する。
【０３８２】
活性領域３６０ｃおよびゲート電極配線３６２ａによりＭＯＳトランジスタＰＱ１が形成される。活性領域３６０ｄおよびゲート電極配線３６２ｃによりＭＯＳトランジスタＰＱ２が形成される。活性領域３６０ｅは、ゲート電極配線３６２ｃとによりＭＯＳトランジスタＮＱ２を形成し、ゲート電極配線３５０とによりＭＯＳトランジスタＮＱ６を構成し、ゲート電極配線３６２ｄとによりＭＯＳトランジスタＮＱ７を形成する。活性領域３６０ｆは、ゲート電極配線３６２ｃとによりＭＯＳトランジスタＮＱ８を構成する。
【０３８３】
図５２は、図５１に示す配線レイアウトの電気的等価回路を示す図である。ＮチャネルＭＯＳトランジスタＮＱ５およびＮＱ４が、Ｙ方向において整列して配置される。ＮチャネルＭＯＳトランジスタＮＱ１およびＮＱ３が、また、Ｙ方向に沿って整列して配置される。ＰチャネルＭＯＳトランジスタＰＱ１およびＰＱ２が、Ｙ方向に沿って整列して配置される。
【０３８４】
ＭＯＳトランジスタＮＱ５およびＮＱ１の各々の第１導通ノード（ソースノード）がコンタクトＵＵｖおよびＵＵｆを介して、第１層金属配線３６４ｄにより相互接続される。第１層金属配線３６４ｄの一端に、第１ビアＶＶｉが配置される。ゲート電極配線３６２ａが、ＭＯＳトランジスタＮＱ５、ＮＱ１およびＰＱ１に共通に配置される。ＭＯＳトランジスタＮＱ４の第１導通ノードは、コンタクトＵＵｅおよび第１ビアＶＶｂを介して第１層金属配線３６４ｃに結合される。これらのＭＯＳトランジスタＮＱ４およびＮＱ５のそれぞれの第２導通ノードが、コンタクトＵＵｃおよびＵＵｄならびに第１層金属配線３６４ｂにより相互接続される。
【０３８５】
ＭＯＳトランジスタＮＱ１およびＰＱ１の第２導通ノードが、第１層金属配線３６４ｆならびにコンタクトＵＵｇおよびＵＵｋにより相互接続される。第１金属配線３６４ｆは、また、コンタクトＵＵｉを介してＭＯＳトランジスタＰＱ２のゲートに接続される。
【０３８６】
ＭＯＳトランジスタＮＱ４に対するゲート電極配線３６２ｂの一端が、コンタクトＵＵｈに結合される。ＭＯＳトランジスタＮＱ３およびＱ４は、同一の活性領域内（３６０ｂ）に形成され、直列に接続される。
【０３８７】
ＭＯＳトランジスタＮＱ６およびＮＱ２が、また、Ｙ方向に沿って整列して配置され、また、ＭＯＳトランジスタＮＱ７およびＮＱ８が、Ｙ方向に沿って整列して配置される。ＭＯＳトランジスタＮＱ２、ＮＱ６およびＮＱ７が同一の活性領域（３６０ｅ）に形成される。ＭＯＳトランジスタＰＱ２、ＮＱ２およびＮＱ８に対し共通に、ゲート電極配線３６２ｃが設けられ、ＭＯＳトランジスタＮＱ６およびＮＱ３に対し、ゲート電極配線３５０が共通に配設される。このゲート電極配線３５０の一方端には、コンタクトＵＵａおよび第１ビアＶＶａが設けられ、第１層金属配線３６４ａに電気的に接続される。
【０３８８】
また、ＭＯＳトランジスタＰＱ２およびＮＱ２のそれぞれは、コンタクトＵＵｌおよびＵＵｏを介して逆Ｔ字形状の第１層金属配線３６４ｈに電気的に接続され、この第１層金属配線３６４ｈが、コンタクトＵＵｘにより、ゲート電極配線３６２ａに電気的に接続される。ＭＯＳトランジスタＮＱ７およびＮＱ８の第１導通ノード（ソースノード）は、コンタクトＵＵｒおよびＵＵｓおよび第１層金属配線３６４ｌにより相互接続される。このＭＯＳトランジスタＮＱ７の第１導通ノードが、コンタクトＵＵｑを介して第１ビアＶＶｇおよび第１層金属配線３６４ｍにより結合される。ＭＯＳトランジスタＮＱ７に対し、Ｘ方向の隣接セルと共有されるゲート電極配線３６２ｄが配設される。
【０３８９】
この図５２において、ＭＯＳトランジスタＮＱ５，ＮＱ１、ＰＱ１およびＮＱ７がＸ方向に沿って整列して配置され、またＭＯＳトランジスタＮＱ４，ＰＱ２、およびＮＱ２およびＮＱ８が、Ｘ方向に沿って整列して配置される。活性領域の形状は、図５１に示すように、直線的な形状であり、また、ゲート電極配線もすべて直線的な形状である。したがって、これまでの実施の形態と同様、パターン形成時、エッジ効果などによるパターンずれを生じることなく、正確にパターニングを行なうことができる。また、ゲート電極配線のＹ方向におけるピッチは、同じであり、規則的なパターンを繰返し配置することができ、また、パターニングにおける形状降下の影響を回避することができる。
【０３９０】
なお、この図５１に示す配線レイアウトがＹ方向においては鏡映対称に、メモリセル境界において折り返して繰り返し配置される。Ｘ方向においては、図５１に示す配線レイアウトが繰り返し配置される。
【０３９１】
図５３は、図５１に示す配線レイアウトの上層の配線レイアウトを示す図である。図５３においては、図５１に示す第１ビアを併せて示す。図５３において、Ｘ方向に間をおいて、それぞれＹ方向に連続的に延在する第２層金属配線３７０ａ、３７０ｂ、３７０ｄ、３７０ｅ、３７０ｆ、３７０ｈおよび３７０ｉが配置される。これらの第２層金属配線３７０ｂおよび３７０ｄの間に、メモリセルＭＣ内において延在するＹ方向に長い矩形形状の第２層金属配線３７０ｃが配置され、また、第２層金属配線３７０ｆおよび３７０ｈの間に、メモリセルＭＣ内においてＹ方向に延在する矩形形状の第２層金属配線３７０ｇが配置される。
【０３９２】
第２層金属配線３７０ａは、図５１に示す第１ビアＶＶａを介して、ゲート電極配線３５０に電気的に接続され、書込ワード線ＷＷＬを構成する。第２層金属配線３７０ｂは、図５１に示す第１ビアＶＶｂを介して、活性領域３６０ｂに電気的に接続される。第２層金属配線３７０ｂは、ビット線ＢＬを構成し、図５１に示すＭＯＳトランジスタＮＱ４の第２導通ノードに電気的に接続される。
【０３９３】
第２層金属配線３７０ｄは、図５１に示す第１ビアＶＶｉを介して第１層金属配線３６４ｂに結合され、この第１層金属配線３６４ｂを介して図５１に示す活性領域３６０ａおよび３６０ｂに電気的に接続される。第２層金属配線３７０ｄは、ロウ側電源電圧ＶＳＳ（ＶＤＬ）を伝達する。
【０３９４】
幅の広い第２層金属配線３７０ｅは、図５１に示す第１ビアＶＶｊおよびＶＶｄを介して、活性領域３６０ｃおよび３６０ｄにそれぞれ電気的に接続される。この第２層金属配線３７０ｅは、ハイ側電源電圧ＶＤＤ（ＶＤＨ）を伝達する。
【０３９５】
第２層金属配線３７０ｆは、図５１に示す第１ビアＶＶｆを介して、図５１に示す第１層金属配線３６４ｋに電気的に接続される。この第２層金属配線３７０ｆは、ロウ側電源電圧ＶＳＳ（ＶＤＬ）を伝達する。
【０３９６】
第２層金属配線３７０ｈは、図５１に示す第１ビアＶＶｇに電気的に接続され、補のビット線／ＢＬを構成する。
【０３９７】
第２層金属配線３７０ｉは、図５１に示す第１ビアＶＶｈを介して、隣接列のメモリセルのゲート電極配線に電気的に接続される。この第２層金属配線３７０ｉは、隣接列の書込ワード線ＷＷＬを構成する。
【０３９８】
これらの第２層金属配線３７０ａ−３７０ｉ上にわたって、Ｘ方向に連続的に延在して、第３層金属配線３７５が形成される。この第３層金属配線３７５は、第２ビアＶＵａを介して第２層金属配線３７０ｃに電気的に接続され、また、第２ビアＶＵｂを介して第２層金属配線３７０ｇに電気的に接続される。この第２層金属配線３７０ｃおよび３７０ｇは、それぞれ、第１ビアＶＶｃおよびＶＶｅを介して、図５１に示すゲート電極配線３６２ｂおよび３６２ｄに電気的に接続される。第３層金属配線３７５が、読出ワード線ＲＷＬを構成し、Ｘ方向に沿って整列して配置されるメモリセルに共通に配置される。
【０３９９】
図５４は、図５３に示す配線配置後の、メモリセルの電気的等価回路を示す図である。図５４において、ＮチャネルＭＯＳトランジスタＮＱ５およびＮＱ１のソースノードが、第２ビアＶＶｉを介して第２層金属配線３７０ｄに結合され、ロウ側電源電圧ＶＳＳを受ける。ＮチャネルＭＯＳトランジスタＮＱ４は、第２ビアＶＶｂを介して第２層金属配線３７０ｂに結合され、ビット線ＢＬに結合される。ＭＯＳトランジスタＮＱ３およびＮＱ６のゲート電極配線は、第２ビアＶＶａを介して、第２層金属配線３７０ａに結合される。したがって、これらのＭＯＳトランジスタＮＱ３およびＮＱ６は、書込ワード線ＷＷＬ上の信号電位に従って選択的に導通する。
【０４００】
第３層金属配線３７５は、第２ビアＶＵａおよび第１ビアＶＶｃを介して、ＭＯＳトランジスタＮＱ４のゲートに接続され、また、第２ビアＶＵｂおよび第１ビアＶＶｅを介してＮチャネルＭＯＳトランジスタＮＱ７のゲートに接続される。この第３層金属配線３７５は、読出ワード線ＲＷＬを構成しており、これらのＭＯＳトランジスタＮＱ４およびＮＱ７が、読出ワード線上の信号電位に従って選択的に導通する。
【０４０１】
ＰチャネルＭＯＳトランジスタＰＱ１およびＰＱ２の第１導通ノード（ソースノード）は、それぞれ、第１ビアＶＶｊおよびＶＶｄを介して第２層金属配線３７０ｅに結合され、ハイ側電源電圧ＶＤＤを受ける。
【０４０２】
ＮチャネルＭＯＳトランジスタＮＱ７は、第１ビアＶＶｇを介して補のビット線／ＢＬを構成する第２層金属配線３７０ｈに接続される。ＭＯＳトランジスタＮＱ２およびＮＱ８の第１導通ノード（ソースノード）は、第１ビアＶＶｆを介して第２層金属配線３７０ｆに電気的に接続され、ロウ側電源電圧ＶＳＳを受ける。
【０４０３】
第１ビアＶＶｈは、第２層金属配線３７０ｉに接続され、隣接列に対する書込ワード線ＷＷＬが、隣接列のメモリセルのＭＯＳトランジスタ（ＮＱ３，ＮＱ６）に接続される。
【０４０４】
読出ワード線ＲＷＬを構成する第３層金属配線３７５に対する電気的接続をとるための中間配線を、第２層金属配線３７０ｃおよび３７０ｇにより形成する。書込ワード線ＷＷＬを構成する第２層金属配線３７０ａを、ビット線ＢＬを構成する第２層金属配線３７０ｂに近接して平行に配置する。したがって、書込ワード線ＷＷＬを構成する金属配線を、メモリセルの中央部に配置する必要がなく、ハイ側電源電圧ＶＤＤおよびロウ側電源電圧ＶＳＳを伝達する配線を、余裕を持って配置することができる。また、金属層配線は、第１から第３層金属配線までが用いられるだけであり、第４層金属配線を用いる必要がなく、製造工程数が低減される。
【０４０５】
この実施の形態１３における半導体記憶装置のデータの書込／読出の制御回路は、前述のように、先の図９に示すメモリセルアレイの全体の構成を示す図７に示す構成を利用することができる。
【０４０６】
以上のように、この発明の実施の形態１３に従えば、書込ワード線とビット線と同一配線層の第２層金属配線で構成し、各メモリセル列ごとに、ゲート電極配線により、書込ワード線と記憶ノードと中間ノードとの間に配置されるＭＯＳトランジスタのゲートに接続されるに接続している。したがって、メモリセルにおける配線を余裕を持って行なうことができ、また、配線層の数も低減でき、製造工程数を低減することができる。
【産業上の利用可能性】
【０４０７】
この発明は、一般に、ＳＲＡＭに適用することにより、低電源電圧下において読出マージンが改善されたＳＲＡＭを実現することができる。また、読出マージンが改善されるため、ＮチャネルＭＯＳトランジスタのしきい値電圧を低くして書込マージンを改善することができ、低電源電圧下において高速で読出および書込を安定に行なうことのできるＳＲＡＭを実現することができる。
【０４０８】
また、ＳＲＡＭとしてはメモリ単体であってもよく、他のプロセッサなどのロジックと同一の半導体チップ上に集積化されるメモリであってもよい。
【図面の簡単な説明】
【０４０９】
【図１】この発明の実施の形態１に従うメモリセルの構成を示す図である。
【図２】この発明の実施の形態１に従うメモリセルのデータ書込および読出動作を示すタイミング図である。
【図３】図１に示すメモリセルの伝達特性を示す図である。
【図４】ＳＲＡＭセルのトランジスタのしきい値電圧と動作領域との関係を示す図である。
【図５】この発明の実施の形態２に従うメモリセルの構成を示す図である。
【図６】図５に示すメモリセルの読出および書込動作を示すタイミング図である。
【図７】この発明の実施の形態２に従う半導体記憶装置の全体の構成を概略的に示す図である。
【図８】この発明の実施の形態２の変更例のメモリセルの構成を示す図である。
【図９】図８に示すメモリセルを２行２列に配列した場合の構成を示す図である。
【図１０】この発明の実施の形態２の変更例の半導体記憶装置の全体構成を概略的に示す図である。
【図１１】この発明の実施の形態３に従うメモリセルの構成を示す図である。
【図１２】図１１に示すメモリセルのデータ読出および書込時の動作を示すタイミング図である。
【図１３】この発明の実施の形態３に従う半導体記憶装置の全体の構成を概略的に示す図である。
【図１４】図１３に示すグランドソース線駆動回路の構成の一例を示す図である。
【図１５】図１４に示すグランドソース線駆動回路の動作を示すタイミング図である。
【図１６】図１４に示すトライステートバッファの構成の一例を示す図である。
【図１７】図１６に示すトライステートバッファの動作を示すタイミング図である。
【図１８】この発明の実施の形態３の変更例の半導体記憶装置の動作を示すタイミング図である。
【図１９】この発明の実施の形態３の変更例のグランドソース線駆動回路の構成の一例を示す図である。
【図２０】この発明の実施の形態４に従うメモリセルの構成を示す図である。
【図２１】この発明の実施の形態４の変更例のメモリセルの構成を示す図である。
【図２２】この発明の実施の形態５に従うメモリセルの構成を示す図である。
【図２３】この発明の実施の形態５の変更例のメモリセルの構成を示す図である。
【図２４】この発明の実施の形態６に従うメモリセルの構成を示す図である。
【図２５】図２４に示すＤＴＭＯＳトランジスタの断面構造を概略的に示す図である。
【図２６】図２４に示すＤＴＭＯＳトランジスタの平面レイアウトを概略的に示す図である。
【図２７】この発明の実施の形態７に従う半導体記憶装置の全体の構成を概略的に示す図である。
【図２８】この発明の実施の形態８に従うメモリセルの構成を示す図である。
【図２９】この発明の実施の形態８に従う半導体記憶装置の全体の構成を概略的に示す図である。
【図３０】この発明の実施の形態９に従うメモリセルの平面レイアウトを示す図である。
【図３１】図３０に示すレイアウトの電気的等価回路を示す図である。
【図３２】この発明の実施の形態９に従うメモリセルの第１層金属配線のレイアウトを示す図である。
【図３３】図３２に示す平面レイアウトの電気的等価回路を示す図である。
【図３４】この発明の実施の形態９に従うメモリセルの第２層および第３層金属配線のレイアウトを示す図である。
【図３５】図３４に示す配線配置後のメモリセルの電気的等価回路を示す図である。
【図３６】この発明の実施の形態１０の変更例に従うメモリセルの平面レイアウトを示す図である。
【図３７】図３６に示すメモリセルのトランジスタの配置の電気的等価回路を示す図である。
【図３８】この発明の実施の形態１０の変更例の上層の配線レイアウトを概略的に示す図である。
【図３９】図３８に示す配線レイアウトの上層の配線のレイアウトを示す図である。
【図４０】この発明の実施の形態１１に従うメモリセルの配線レイアウトを概略的に示す図である。
【図４１】図４０に示す配線レイアウトの電気的等価回路を示す図である。
【図４２】この発明の実施の形態１１に従うメモリセルの配線レイアウトを概略的に示す図である。
【図４３】図４２に示す配線レイアウトの上層の配線のレイアウトを示す図である。
【図４４】この発明の実施の形態１１に従うメモリセルの全体の配線レイアウトを示す図である。
【図４５】図４４に示す配線レイアウトの電気的等価回路を示す図である。
【図４６】この発明の実施の形態１２に従うメモリセルの配線レイアウトを概略的に示す図である。
【図４７】図４６に示す配線レイアウトの上層の配線のレイアウトを示す図である。
【図４８】この発明の実施の形態１２に従うメモリセルの全体の配線レイアウトを示す図である。
【図４９】図４８に示すメモリセルの配線レイアウトの電気的等価回路を示す図である。
【図５０】この発明の実施の形態１３に従うメモリセルアレイの構成を示す図である。
【図５１】この発明の実施の形態１３におけるメモリセルの下層配線のレイアウトを概略的に示す図である。
【図５２】図５１に示す配線配置後のメモリセルの電気的等価回路を示す図である。
【図５３】図５１に示す配線レイアウトの上層の配線のレイアウトを示す図である。
【図５４】図５３に示す配線レイアウトに対応するメモリセルの電気的等価回路を示す図である。
【符号の説明】
【０４１０】
ＭＣ  メモリセル、ＮＱ１−ＮＱ８  ＮチャネルＭＯＳトランジスタ、ＰＱ１，ＰＱ  ＰチャネルＭＯＳトランジスタ、ＷＬ  ワード線、ＷＷＬ  書込ワード線、ＲＷＬ  読出ワード線、１  メモリセルアレイ、２  読出ワード線選択回路、３  書込ワード線選択回路、５  書込回路、６  読出回路、７  主制御回路、１５ａ，１５ｂ  トライステートバッファ、ＣＬ，／ＣＬ  グランドソース線、ＮＱ１３−ＮＱ１５，ＮＱ１６−ＮＱ１８  ローＶｔｈトランジスタ、ＮＱ２３−ＮＱ２４，ＮＱ２６−ＮＱ２８  ＤＴＭＯＳトランジスタ、７２  セル電源制御ユニット、ＰＣＫ０−ＰＣＫｎ  書込保持回路、ＮＷ  Ｎウェル、ＰＷａ，ＰＷｂ  Ｐウェル、９０ａ−９０ｆ  活性領域、９２ａ−９２ｃ  ゲート電極配線、ＰＷａｌ  低ＶｔｈＮＭＯＳ形成用Ｐウェル、ＰＷａｈ  高ＶｔｈＮＭＯＳ形成用Ｐウェル、ＰＷｂｈ  高ＶＴｈＮＭＯＳ形成用Ｐウェル、ＰＷｂｌ  低ＶｔｈＮＭＯＳ形成用Ｐウェル、１００ｂａ，１００ｂｂ，１００ａｂ，１００ｊａ  第１層金属配線、１０２ｃａ，１０２ｃｂ，１０２ｆｂ，１０２ｆａ  第１ビア、１１０ｋ−１１０ｐ  第２層金属配線、１１４ａ−１１４ｃ  第３層金属配線、１１６ａ，１１６ｂ  第４層金属配線、２００ａ−２００ｈ  活性領域、２０２ａ−２０２ｅ  ゲート電極配線、２１０ａ−２１０ｉ  第２層金属配線、２１２  第３層金属配線、３００ａ−３００ｆ  活性領域、３０２ａ−３０２ｄ  ゲート電極配線、３０６ａ−３０６ｎ  第１層金属配線、３１０ａ−３１０ｉ  第２層金属配線、３１２ａ−３１２ｃ  第３層金属配線、３６０ａ−３６０ｆ  活性領域、３５４，３６２ａ−３６２ｂ  ゲート電極配線、３６４ａ−３６４ｎ  第１層金属配線、３７０ａ−３７０ｉ  第２層金属配線、３７５  第３層金属配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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