(57)【要約】【課題】金属シリサイド層に表面粗さが存在しても、後続のコンタクトプラグの形成のための層間絶縁膜の平坦化工程の際、ゲートの上部に形成されたSAC窒化膜の損失を防止し、トランジスタのハンプ特性を改善すること。【解決手段】  トンネル絶縁膜、第1の導電膜、誘電体膜、第2の導電膜、金属シリサイド層及びハードマスク膜が順に形成された半導体基板が提供される段階;前記ハードマスク膜、前記金属シリサイド層、前記第2の導電膜及び前記誘電体膜をパターニングする段階;前記ハードマスク膜に発生された表面粗さが緩和されるように前記ハードマスク膜を平坦化しながら前記第1の導電膜をパターニングする段階;平坦化された前記ハードマスク膜を含むゲートパターン上にSAC窒化膜及び層間絶縁膜を形成する段階;及び前記層間絶縁膜が平坦化されるようにエッチング工程を行う段階を含むフラッシュメモリ素子の製造方法。【選択図】図５
2009099928.tif 000002
【特許請求の範囲】
【請求項１】
トンネル絶縁膜、第1の導電膜、誘電体膜、第2の導電膜、金属シリサイド層及びハードマスク膜が順に形成された半導体基板が提供される段階;
前記ハードマスク膜、前記金属シリサイド層、前記第2の導電膜及び前記誘電体膜をパターニングする段階;
前記ハードマスク膜に発生された表面粗さが緩和されるように前記ハードマスク膜を平坦化しながら前記第1の導電膜をパターニングする段階;
平坦化された前記ハードマスク膜を含むゲートパターン上にSAC窒化膜及び層間絶縁膜を形成する段階;及び
前記層間絶縁膜が平坦化されるようにエッチング工程を行う段階を含むフラッシュメモリ素子の製造方法。
【請求項２】
トンネル絶縁膜、第1の導電膜、誘電体膜、第2の導電膜、金属シリサイド層及びハードマスク膜が順に形成された半導体基板が提供される段階;
前記ハードマスク膜をパターニングする段階;
前記ハードマスク膜に発生された表面粗さが緩和されるように前記ハードマスク膜を平坦化しながら前記金属シリサイド層、前記第2の導電膜、前記誘電体膜及び前記第1の導電膜をパターニングする段階;
平坦化された前記ハードマスク膜を含むゲートパターン上にSAC窒化膜及び層間絶縁膜を形成する段階;及び
前記層間絶縁膜が平坦化されるようにエッチング工程を行う段階を含むフラッシュメモリ素子の製造方法。
【請求項３】
トンネル絶縁膜、第1の導電膜、誘電体膜、第2の導電膜、金属シリサイド層及びハードマスク膜が順に形成された半導体基板が提供される段階;
前記ハードマスク膜及び前記金属シリサイド層をパターニングする段階;
前記ハードマスク膜に発生された表面粗さが緩和されるように前記ハードマスク膜を平坦化しながら前記第2の導電膜、前記誘電体膜及び前記第1の導電膜をパターニングする段階;
平坦化された前記ハードマスク膜を含むゲートパターン上にSAC窒化膜及び層間絶縁膜を形成する段階;及び
前記層間絶縁膜が平坦化されるようにエッチング工程を行う段階を含むフラッシュメモリ素子の製造方法。
【請求項４】
トンネル絶縁膜、第1の導電膜、誘電体膜、第2の導電膜、金属シリサイド層及びハードマスク膜が順に形成された半導体基板が提供される段階;
前記ハードマスク膜、前記金属シリサイド層及び前記第2の導電膜をパターニングする段階;
前記ハードマスク膜に発生された表面粗さが緩和されるように前記ハードマスク膜を平坦化しながら前記誘電体膜及び前記第1の導電膜をパターニングする段階;
平坦化された前記ハードマスク膜を含むゲートパターン上にSAC窒化膜及び層間絶縁膜を形成する段階;及び
前記層間絶縁膜が平坦化されるようにエッチング工程を行う段階を含むフラッシュメモリ素子の製造方法。
【請求項５】
トンネル絶縁膜、第1の導電膜、誘電体膜、第2の導電膜、金属シリサイド層及び第1のハードマスク膜が順に形成された半導体基板が提供される段階;
前記第1のハードマスク膜に発生された表面粗さが緩和されるように前記第1のハードマスク膜を平坦化するする段階;
平坦化された前記第1のハードマスク膜上に第2のハードマスク膜及び第3のハードマスク膜を形成する段階;
前記第3のハードマスク膜、前記第2のハードマスク膜及び前記平坦化された第1のハードマスク膜と前記金属シリサイド層、前記第2の導電膜、前記誘電体膜及び前記第1の導電膜をパターニングする段階;
平坦化された前記第1のハードマスク膜を含むゲートパターン上にSAC窒化膜及び層間絶縁膜を形成する段階;及び
前記層間絶縁膜が平坦化されるようにエッチング工程を行う段階を含むフラッシュメモリ素子の製造方法。
【請求項６】
前記第1の導電膜及び前記第2の導電膜のそれぞれは、ポリシリコン膜で形成される請求項1〜5のいずれか一項に記載のフラッシュメモリ素子の製造方法。
【請求項７】
前記誘電体膜は、酸化膜、窒化膜及び酸化膜(ONO)の積層膜で形成される請求項1〜5のいずれか一項に記載のフラッシュメモリ素子の製造方法。
【請求項８】
前記金属シリサイド層は、タングステンシリサイド層(WSix)で形成される請求項1〜5のいずれか一項に記載のフラッシュメモリ素子の製造方法。
【請求項９】
前記タングステンシリサイド層(WSix)は、MS(MonoSilane, SiH4)またはDCS(DiChloroSilane; SiH2Cl2)ガスを用いたシリサイド工程を通じて形成される請求項8に記載のフラッシュメモリ素子の製造方法。
【請求項１０】
前記ハードマスク膜は、カーボンリッチ(carbon rich)または酸素リッチ(oxygen rich)のポリマー系列の物質を含み、少なくとも2層の積層構造で形成される請求項1〜4のいずれか一項に記載のフラッシュメモリ素子の製造方法。
【請求項１１】
前記ハードマスク膜は、酸化膜、アモルファスカーボン膜及びシリコン酸化窒化膜の積層構造で形成される請求項1に記載のフラッシュメモリ素子の製造方法。
【請求項１２】
前記第1の導電膜は、主エッチング段階及び過エッチング段階のプラズマエッチング工程を経てパターニングされる請求項1に記載のフラッシュメモリ素子の製造方法。
【請求項１３】
前記主エッチング段階は、バイアスパワーを200〜1500Wにして行う第1段階とバイアスパワーを100〜700Wにして行う第2段階に分けられる請求項12に記載のフラッシュメモリ素子の製造方法。
【請求項１４】
前記過エッチング段階は、バイアスパワーを100〜700Wにして行う請求項12に記載のフラッシュメモリ素子の製造方法。
【請求項１５】
前記ハードマスク膜は、前記主エッチング段階の第1段階で平坦化される請求項13に記載のフラッシュメモリ素子の製造方法。
【請求項１６】
前記アモルファスカーボン膜は、前記誘電体膜のパターニングの後、イン-シチュー(in-situ)またはエックス-シチュー(ex-situ)で除去される請求項11に記載のフラッシュメモリ素子の製造方法。
【請求項１７】
前記ハードマスク膜は、酸化膜、アモルファスカーボン膜及びシリコン酸化窒化膜の積層構造で形成される請求項2に記載のフラッシュメモリ素子の製造方法。
【請求項１８】
前記酸化膜は、500〜4000Åの厚さで形成される請求項17に記載のフラッシュメモリ素子の製造方法。
【請求項１９】
前記酸化膜は、TEOS膜、HTO膜またはHDP酸化膜で形成される請求項17に記載のフラッシュメモリ素子の製造方法。
【請求項２０】
前記アモルファスカーボン膜は、前記ハードマスク膜のパターニングの後、イン-シチューまたはエックス-シチューで除去される請求項17に記載のフラッシュメモリ素子の製造方法。
【請求項２１】
前記ハードマスク膜は、酸化膜、アモルファスカーボン膜及びシリコン酸化窒化膜の積層構造で形成される請求項3または4に記載のフラッシュメモリ素子の製造方法。
【請求項２２】
前記酸化膜は、500〜3000Åの厚さで形成される請求項21に記載のフラッシュメモリ素子の製造方法。
【請求項２３】
前記酸化膜は、TEOS膜、HTO膜またはHDP酸化膜で形成される請求項21に記載のフラッシュメモリ素子の製造方法。
【請求項２４】
前記アモルファスカーボン膜は、前記金属シリサイド層のパターニングの後、若しくは前記第2の導電膜のパターニングの後、イン-シチューまたはエックス-シチューで除去される請求項21に記載のフラッシュメモリ素子の製造方法。
【請求項２５】
前記パターニング及び前記第1のハードマスク膜の平坦化時に、乾式エッチングまたは湿式エッチングエッチバック工程を用いる請求項1〜5のいずれか一項に記載のフラッシュメモリ素子の製造方法。
【請求項２６】
前記第1のハードマスク膜は、1000〜3000Åの厚さで形成される請求項5に記載のフラッシュメモリ素子の製造方法。
【請求項２７】
前記第1のハードマスク膜は、酸化膜で形成される請求項5に記載のフラッシュメモリ素子の製造方法。
【請求項２８】
前記第2のハードマスク膜は、アモルファスカーボン膜で形成される請求項5に記載のフラッシュメモリ素子の製造方法。
【請求項２９】
前記第3のハードマスク膜は、シリコン酸化窒化膜で形成される請求項5に記載のフラッシュメモリ素子の製造方法。
【請求項３０】
前記ゲートパターンは、容量結合プラズマ(CCP)タイプ、誘導結合プラズマ(ICP)タイプまたはマイクロ波プラズマタイプのプラズマエッチング装備を用いてパターニングされる請求項1〜5のいずれか一項に記載のフラッシュメモリ素子の製造方法。
【請求項３１】
前記SAC窒化膜は、プラズマ化学気相蒸着(PECVD)方法または低圧化学気相蒸着(LPCVD)方法で形成される請求項1〜5のいずれか一項に記載のフラッシュメモリ素子の製造方法。
【請求項３２】
前記層間絶縁膜のエッチング工程は、化学的機械的研磨(CMP)工程で行われる請求項1〜5のいずれか一項に記載のフラッシュメモリ素子の製造方法。
【請求項３３】
前記化学的機械的研磨工程は、前記SAC窒化膜の表面が露出する時点まで研磨工程を行うか、または前記SAC窒化膜が露出しないまで研磨工程を行う請求項32に記載のフラッシュメモリ素子の製造方法。
【請求項３４】
前記化学的機械的研磨工程は、前記SAC窒化膜の損失が少ない高選択比スラリー(High Selective Slurry)を用いるか、またはSAC窒化膜の損失が多い低選択比スラリー(Low Selective Slurry)を用いるか、または低選択比スラリーを使った後、高選択比スラリーを用いる請求項32に記載のフラッシュメモリ素子の製造方法。
【請求項３５】
前記SAC窒化膜の形成の前に、前記ゲートパターンの側壁にスペーサを形成する段階をさらに含む請求項1〜5のいずれか一項に記載のフラッシュメモリ素子の製造方法。
【請求項３６】
導電膜及び金属シリサイド層を含む積層膜が形成された半導体基板上にハードマスク膜を形成する段階;
前記ハードマスク膜及び前記金属シリサイド層をパターニングする段階;
前記ハードマスク膜に発生された表面粗さが緩和されるように前記ハードマスク膜を平坦化しながら前記導電膜をパターニングする段階;
平坦化された前記ハードマスク膜を含むゲートパターン上にSAC窒化膜及び層間絶縁膜を形成する段階;及び
前記層間絶縁膜が平坦化されるようにエッチング工程を行う段階を含むフラッシュメモリ素子の製造方法。
【請求項３７】
導電膜及び金属シリサイド層を含む積層膜が形成された半導体基板上にハードマスク膜を形成する段階;
前記ハードマスク膜をパターニングする段階;
前記ハードマスク膜に発生された表面粗さが緩和されるように前記ハードマスク膜を平坦化しながら前記金属シリサイド層及び前記導電膜をパターニングする段階;
平坦化された前記ハードマスク膜を含むゲートパターン上にSAC窒化膜及び層間絶縁膜を形成する段階;及び
前記層間絶縁膜が平坦化されるようにエッチング工程を行う段階を含むフラッシュメモリ素子の製造方法。
【請求項３８】
導電膜及び金属シリサイド層を含む積層膜が形成された半導体基板上にハードマスク膜を形成する段階;
前記ハードマスク膜に発生された表面粗さが緩和されるように前記ハードマスク膜を平坦化する段階;
前記ハードマスク膜、前記金属シリサイド層及び前記導電膜をパターニングする段階;
平坦化された前記ハードマスク膜を含むゲートパターン上にSAC窒化膜及び層間絶縁膜を形成する段階;及び
前記層間絶縁膜が平坦化されるようにエッチング工程を行う段階を含むフラッシュメモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリ素子の製造方法に関するものであり、トランジスタのハンプ(hump)特性を改善するためのフラッシュメモリ素子の製造方法に関するものである。
【背景技術】
【０００２】
データを格納する半導体メモリ素子は、大きく揮発性メモリ素子または非揮発性メモリ素子に分類することができる。揮発性メモリ素子は、それらの電源供給が遮断される場合に、それらの格納されたデータをなくす反面、非揮発性メモリ素子は、それらの電源供給が遮断されても、それらの格納されたデータを保持する。
【０００３】
このような非揮発性メモリ素子は、フラッシュメモリ(flash memory)素子を含み、フラッシュメモリ素子の単位セルは、半導体基板の活性領域上に形成されたトンネル絶縁膜、フローティングゲート(floating gate)、誘電体膜及びコントロールゲート(control gate)を含む構造が広く採択されている。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、次のような問題があった。
【０００５】
一般に、フラッシュメモリ素子のゲートを形成するにおいて、コントロールゲートはポリシリコン膜とタングステンシリサイド層(WSix)の積層構造で形成されるが、この時、タングステンシリサイド層(WSix)形成工程時に表面粗さ(roughness)が発生して段差を誘発させる。タングステンシリサイド層形成工程時に発生した表面粗さにより、その後にタングステンシリサイド層上に形成されるハードマスク膜にも表面粗さがそのまま転写されるだけでなく、ゲートエッチング後、コンタクトプラグ形成のための層間絶縁膜の研磨工程時にゲートを保護するためにゲートの表面に形成されるSAC(Self Align Contact)窒化膜にも表面粗さがそのまま転写され、表面粗さが発生した領域で段差を有する。
【０００６】
これにより、コンタクトプラグの形成のための層間絶縁膜の研磨工程時に表面粗さが発生した領域に形成されたSAC窒化膜が損失され、後続の工程を進行する間にSAC窒化膜の損失部分を通じて水素(H2)のような不純物がゲートの下部まで侵透してトンネル絶縁膜を劣化させ、トンネル絶縁膜の劣化により、トランジスタに漏洩電流が発生されるなどのトランジスタハンプ現象(Hump Effect)が発生する。このようなハンプは、トランジスタに影響を与え、ウェルストレスフェイル(well stress fail)を誘発させ、収率を減少させる。
【０００７】
本発明の目的は、金属シリサイド層に表面粗さ(roughness)が存在しても、後続のコンタクトプラグの形成のための層間絶縁膜の平坦化工程の際、ゲートの上部に形成されたSAC窒化膜の損失を防止し、トランジスタのハンプ(Hump)特性を改善することができるフラッシュメモリ素子の製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の第1実施例によるフラッシュメモリ素子の製造方法は、トンネル絶縁膜、第1の導電膜、誘電体膜、第2の導電膜、金属シリサイド層及びハードマスク膜が順に形成された半導体基板が提供される段階、ハードマスク膜、金属シリサイド層、第2の導電膜及び誘電体膜をパターニングする段階、ハードマスク膜に発生された表面粗さが緩和されるようにハードマスク膜を平坦化しながら第1の導電膜をパターニングする段階、平坦化されたハードマスク膜を含むゲートパターン上にSAC(Self Align Contact)窒化膜及び層間絶縁膜を形成する段階、及び層間絶縁膜が平坦化されるようにエッチング工程を行う段階を含む。
【０００９】
上記第1実施例において、ハードマスク膜は、酸化膜、アモルファスカーボン(amorphous carbon)膜及びシリコン酸化窒化膜の積層構造で形成される。第1の導電膜は、主エッチング(main etch)段階及び過エッチング(overetch)段階のプラズマエッチング(plasma etch)工程を経てパターニングされる。主エッチング段階は、バイアスパワーを200〜1500Wにして行う第1段階と、バイアスパワーを100〜700Wにして行う第2段階に分けられる。過エッチング段階は、バイアスパワーを100〜700Wにして行う。ハードマスク膜は、主エッチング段階の第1段階で平坦化される。アモルファスカーボン膜は、誘電体膜をパターニングした後、イン-シチュー(in-situ)またはエックス-シチュー(ex-situ)で除去される。
【００１０】
本発明の第2実施例によるフラッシュメモリ素子の製造方法は、トンネル絶縁膜、第1の導電膜、誘電体膜、第2の導電膜、金属シリサイド層及びハードマスク膜が順に形成された半導体基板が提供される段階、ハードマスク膜をパターニングする段階、ハードマスク膜に発生された表面粗さが緩和されるようにハードマスク膜を平坦化しながら金属シリサイド層、第2の導電膜、誘電体膜及び第1の導電膜をパターニングする段階、平坦化されたハードマスク膜を含むゲートパターン上にSAC窒化膜及び層間絶縁膜を形成する段階、及び層間絶縁膜が平坦化されるようにエッチング工程を行う段階を含む。
【００１１】
上記第2実施例において、ハードマスク膜は、酸化膜、アモルファスカーボン膜及びシリコン酸化窒化膜の積層構造で形成される。上記酸化膜は、500〜4000Åの厚さで形成される。アモルファスカーボン膜は、ハードマスク膜がパターニングされた後、イン-シチューまたはエックス-シチューで除去される。
【００１２】
本発明の第3実施例によるフラッシュメモリ素子の製造方法は、トンネル絶縁膜、第1の導電膜、誘電体膜、第2の導電膜、金属シリサイド層及びハードマスク膜が順に形成された半導体基板が提供される段階、ハードマスク膜及び金属シリサイド層をパターニングする段階、ハードマスク膜に発生された表面粗さが緩和されるようにハードマスク膜を平坦化しながら第2の導電膜、誘電体膜及び第1の導電膜をパターニングする段階、平坦化されたハードマスク膜を含むゲートパターン上にSAC窒化膜及び層間絶縁膜を形成する段階、及び層間絶縁膜が平坦化されるようにエッチング工程を行う段階を含む。
【００１３】
上記第3実施例において、アモルファスカーボン膜は、金属シリサイド層がパターニングされた後、イン-シチューまたはエックス-シチューで除去される。
【００１４】
本発明の第4実施例によるフラッシュメモリ素子の製造方法は、トンネル絶縁膜、第1の導電膜、誘電体膜、第2の導電膜、金属シリサイド層及びハードマスク膜が順に形成された半導体基板が提供される段階、ハードマスク膜、金属シリサイド層及び第2の導電膜をパターニングする段階、ハードマスク膜に発生された表面粗さが緩和されるようにハードマスク膜を平坦化しながら誘電体膜及び第1の導電膜をパターニングする段階、平坦化されたハードマスク膜を含むゲートパターン上にSAC窒化膜及び層間絶縁膜を形成する段階、及び層間絶縁膜が平坦化されるようにエッチング工程を行う段階を含む。
【００１５】
上記第4実施例で、アモルファスカーボン膜は第2の導電膜をパターニング後イン-シチューまたはエックス-シチューで除去される。
【００１６】
上記第3及び第4実施例において、ハードマスク膜は、酸化膜、アモルファスカーボン膜及びシリコン酸化窒化膜の積層構造で形成される。上記酸化膜は、500〜3000Åの厚さで形成される。
【００１７】
上記第1〜第4実施例において、ハードマスク膜は、カーボンリッチ(carbon rich)または酸素リッチ(oxygen rich)のポリマー系列の物質を含み、少なくとも2層の積層構造で形成される。酸化膜は、TEOS(Tetra Ethyl Ortho Silicate)膜、HTO(High Temperature Oxide)膜または高密度プラズマ(High density Plasma; HDP)酸化膜で形成される。
【００１８】
本発明の第5実施例によるフラッシュメモリ素子の製造方法は、トンネル絶縁膜、第1の導電膜、誘電体膜、第2の導電膜、金属シリサイド層及び第1のハードマスク膜が順に形成された半導体基板が提供される段階、第1のハードマスク膜に発生された表面粗さが緩和されるように第1のハードマスク膜を平坦化するする段階、平坦化された第1のハードマスク膜上に第2及び第3のハードマスク膜を形成する段階、第3のハードマスク膜、第2のハードマスク膜及び平坦化された第1のハードマスク膜と金属シリサイド層、第2の導電膜、誘電体膜及び第1の導電膜をパターニングする段階、平坦化された第1のハードマスク膜を含むゲートパターン上にSAC窒化膜及び層間絶縁膜を形成する段階、及び層間絶縁膜が平坦化されるようにエッチング工程を行う段階を含む。
【００１９】
上記第5実施例において、第1のハードマスク膜は1000〜3000Åの厚さで形成される。第1のハードマスク膜は酸化膜で形成される。第2のハードマスク膜はアモルファスカーボン膜で形成される。第3のハードマスク膜はシリコン酸化窒化膜で形成される。
【００２０】
上記第1〜第5実施例において、第1の導電膜及び第2の導電膜のそれぞれは、ポリシリコン膜で形成される。誘電体膜は、酸化膜、窒化膜及び酸化膜(Oxide-Nitride-Oxide;ONO)の積層膜で形成される。
【００２１】
金属シリサイド層は、タングステンシリサイド層(WSix)で形成される。タングステンシリサイド層(WSix)は、MS(MonoSilane, SiH4)またはDCS(DiChloroSilane;SiH2Cl2)ガスを用いたシリサイド(silicide)工程を通じて形成される。
【００２２】
上記パターニング及び上記第1のハードマスク膜の平坦化時に乾式エッチング(dry etch)または湿式エッチング(wet etch)エッチバック(etchback)工程を用いる。
【００２３】
ゲートパターンは、容量結合プラズマ(capacitively coupled plasma; CCP)タイプ、誘導結合プラズマ(inductively coupled plasma;ICP)タイプまたはマイクロ波プラズマ(microwave plasma)タイプのプラズマエッチング装備を用いてパターニングされる。
【００２４】
SAC窒化膜は、プラズマ化学気相蒸着(Plasma Enhanced Chemical Vapor Deposition; PECVD)方法または低圧化学気相蒸着(Low Pressure Chemical Vapor Deposition; LPCVD)方法で形成される。
【００２５】
層間絶縁膜エッチング工程は、化学的機械的研磨(Chemical Mechanical Polishing;CMP)工程で行われる。化学的機械的研磨工程は、SAC窒化膜の表面が露出する時点まで研磨工程を行うか、またはSAC窒化膜が露出しないまで研磨工程を行う。
【００２６】
化学的機械的研磨工程は、SAC窒化膜の損失が少ない高選択比スラリー(High Selective Slurry; HSS)を用いるか、またはSAC窒化膜の損失が多い低選択比スラリー(Low Selective Slurry; LSS)を用いるか、または低選択比スラリー(LSS)を用いた後、高選択比スラリー(HSS)を用いる。
【００２７】
SAC窒化膜の形成の前、ゲートパターンの側壁にスペイソルを形成する段階をさらに含む。
【００２８】
本発明の他の実施例によるフラッシュメモリ素子の製造方法は、導電膜及び金属シリサイド層を含む積層膜が形成された半導体基板上にハードマスク膜を形成する段階、ハードマスク膜及び金属シリサイド層をパターニングする段階、ハードマスク膜に発生された表面粗さが緩和されるようにハードマスク膜を平坦化しながら導電膜をパターニングする段階、平坦化されたハードマスク膜を含むゲートパターン上にSAC窒化膜及び層間絶縁膜を形成する段階、及び層間絶縁膜が平坦化されるようにエッチング工程を行う段階を含む。
【００２９】
本発明の他の実施例によるフラッシュメモリ素子の製造方法は、導電膜及び金属シリサイド層を含む積層膜が形成された半導体基板上にハードマスク膜を形成する段階、ハードマスク膜をパターニングする段階、ハードマスク膜に発生された表面粗さが緩和されるようにハードマスク膜を平坦化しながら金属シリサイド層及び導電膜をパターニングする段階、平坦化されたハードマスク膜を含むゲートパターン上にSAC窒化膜及び層間絶縁膜を形成する段階、及び層間絶縁膜が平坦化されるようにエッチング工程を行う段階を含む。
【００３０】
本発明の他の実施例によるフラッシュメモリ素子の製造方法は、導電膜及び金属シリサイド層を含む積層膜が形成された半導体基板上にハードマスク膜を形成する段階、ハードマスク膜に発生された表面粗さが緩和されるように上記ハードマスク膜を平坦化する段階、ハードマスク膜、金属シリサイド層及び導電膜をパターニングする段階、平坦化されたハードマスク膜を含むゲートパターン上にSAC窒化膜及び層間絶縁膜を形成する段階、及び層間絶縁膜が平坦化されるようにエッチング工程を行う段階を含む。
【発明の効果】
【００３１】
本発明は、表面粗さ(roughness)が発生された金属シリサイド層により金属シリサイド層上に表面粗さが転写されて形成されたハードマスク膜をゲートエッチング工程の前またはゲートエッチング工程を進行する間に表面粗さが緩和されるように平坦化することにより、金属シリサイド層に表面粗さが存在しても、後続のコンタクトプラグ形成のための層間絶縁膜の研磨工程時にゲートの上部に形成されるSAC窒化膜損失を防止し、トランジスタのハンプ(Hump)特性を改善することができる。
【００３２】
本発明は、トランジスタのハンプ特性を改善し、トランジスタの漏洩電流特性を及びウェルストレスフェイル(well stress fail)を改善することにより、収率及び素子の信頼性を向上させることができる。
【００３３】
また、本発明は、SAC窒化膜CMP工程のストップオンナイトライド(stop on nitride)工程を安定的に確保することができるため、半導体基板に対するCMP均一度(uniformity)を顕著に向上させることができ、これにより、後続のソースコンタクト、ドレーンコンタクト及びメタルコンタクトなどのエッチング工程における過エッチングマージン(overetch margin)を増加させることができる。
【発明を実施するための最良の形態】
【００３４】
以下、添付した図面を参照し、本発明の一実施例をさらに詳しく説明する。しかし、本発明の実施例は、様々な他の形態で変形されることができ、本発明の範囲が以下に詳述する実施例により限定されるものと解釈されてはならず、当業界で普遍的な知識を有する者に本発明をより完全に説明するために提供されるものと解釈されることが望ましい。
【００３５】
〔第1実施例〕
図１〜図５は、本発明の第1実施例によるフラッシュメモリ素子の製造方法を説明するための工程断面図である。
【００３６】
図１に示すように、半導体基板100上にトンネル絶縁膜102及び第1の導電膜104を形成する。トンネル絶縁膜102はシリコン酸化膜(SiO2)で形成することができ、この場合、酸化(oxidation)工程で形成することができる。第1の導電膜104は、フラッシュメモリ素子のフローティングゲート(Floating Gate)として用いるためのものであり、ポリシリコン膜、金属膜またはこれらの積層膜で形成することができ、望ましくは、ポリシリコン膜で形成する。
【００３７】
次いで、マスク(図示せず)を用いたエッチング工程で活性領域の第1の導電膜104を第1方向(ビットライン方向)にパターニングする。一方、第1の導電膜104パターニング時に素子分離領域の第1の導電膜104、トンネル絶縁膜102及び半導体基板100をエッチングしてトレンチ(図示せず)を形成し、その後、トレンチを満たすように絶縁物質を蒸着した後、平坦化してトレンチの内部に素子分離膜(図示せず)を形成する。このように、素子分離膜は、ASA-STI(Advanced Self Align-Shallow Trench Isolation)工程を用いて形成することが好ましい。
【００３８】
その後、パターニングされた第1の導電膜104の上部及び素子分離膜の上部に誘電体膜106及び第2の導電膜108を形成する。誘電体膜106は、酸化膜、窒化膜及び酸化膜(Oxide-Nitride-Oxide;ONO)の積層構造で形成することができる。第2の導電膜108は、フラッシュメモリ素子のコントロールゲート(Control Gate)として用いるためのものであり、ポリシリコン膜、金属膜またはこれらの積層膜で形成することができ、望ましくは、ポリシリコン膜で形成する。第2の導電膜108の形成後には、エッチバック(etchback)工程を行い、第2の導電膜108を平坦化させる。
【００３９】
その後、第2の導電膜108上に金属シリサイド層110及びハードマスク膜112を形成する。金属シリサイド層110は、後続の工程で形成されるコントロールゲートの抵抗を下げるために、シリサイド(silicide)工程で形成するが、望ましくは、タングステンシリサイド層(WSix)で形成することができる。このようなタングステンシリサイド層(WSix)は、MS(MonoSilane, SiH4)またはDCS(DiChloroSilane;SiH2Cl2)ガスを用いたシリサイド工程を通じて形成することができる。この時、タングステンシリサイド層(WSix)のような金属シリサイド層110の形成工程時に表面が粗く形成されるため、表面で数多くの粗さ(roughness;A(図面では、一つだけ示される))が発生する。
【００４０】
ハードマスク膜112は、後続のゲートエッチング工程でエッチング障壁層として用いるためにカーボンリッチ(carbon rich)または酸素リッチ(oxygen rich)のポリマー系列の物質を含み、少なくとも2層の積層構造で形成することができる。望ましくは、ハードマスク膜112は、バッファ窒化膜114、酸化膜116、アモルファスカーボン膜118(amorphous carbon)及びシリコン酸化窒化膜120(SiON)の積層構造で形成することができる。バッファ窒化膜114は、必ず形成しなければならないものではなく、シリコン酸化窒化膜(SiON)で形成することができる。酸化膜116は、酸化物系列の物質であれば、いずれも適用可能であり、例えば、TEOS(Tetra Ethyl Ortho Silicate)膜、HTO(High Temperature Oxide)膜または高密度プラズマ(High density Plasma;HDP)酸化膜などで形成することができる。この時、金属シリサイド層110に発生された表面粗さ(A)によりバッファ窒化膜114及び酸化膜116の形成時にもバッファ窒化膜114及び酸化膜116の表面にそれぞれ表面粗さ(B, C)が転写されて現われる。特に、酸化膜116に発生された表面粗さ(C)により表面が段差を有するようになる。
【００４１】
しかし、アモルファスカーボン膜118は、他の膜に比べて厚く形成されるため、酸化膜116に発生された表面粗さ(C)はほぼ緩和され、これにより、シリコン酸化窒化膜120の表面粗さも緩和される。
【００４２】
一方、ハードマスク膜112上には、後続のゲートエッチング工程でゲートマスクとして用いるためのフォトレジストパターン形成時に露光工程で光の全反射を防止するために、反射防止膜122(Anti Reflective Coating layer; ARC layer)をさらに形成することができる。反射防止膜122上には、フォトレジストを塗布してフォトレジスト膜を形成した後、これを露光及び現像してフォトレジストパターン124を形成する。
【００４３】
図２に示すように、フォトレジストパターン124をエッチングマスクとする1次ゲートエッチング工程を行って反射防止膜122、ハードマスク膜112、金属シリサイド層110、第2の導電膜108及び誘電体膜106を第2方向(ワードライン方向)に順にパターニングする。1次ゲートエッチング工程は、乾式(dry)または湿式(wet)エッチバック(etchback)工程で行うことができる。これにより、1次ゲートエッチング過程でフォトレジストパターン124、反射防止膜122及びハードマスク膜112のシリコン酸化窒化膜120が共にエッチングされて除去され、ハードマスク膜112のアモルファスカーボン膜118は、一部厚さだけエッチングされて残留される。
【００４４】
また、1次ゲートエッチング過程で第1の導電膜104も一部厚さだけエッチングされることができる。この時、1次ゲートエッチング後、パターニングされた第2の導電膜108と金属シリサイド層110からなるコントロールゲート126が形成される。
【００４５】
図３に示すように、エッチング工程を行って残留されたアモルファスカーボン膜118を選択的に除去する。このようなアモルファスカーボン膜118は、誘電体膜106までパターニングする1次ゲートエッチング工程後、イン-シチュー(in-situ)またはエックス-シチュー(ex-situ)で除去することができ、これにより、表面粗さ(C)が発生されたハードマスク膜112の酸化膜116表面が露出する。
【００４６】
図４に示すように、酸化膜116をエッチングマスクとする2次ゲートエッチング工程を行って残留された第1の導電膜104を第2方向(ワードライン方向)にパターニングする。この時、第1の導電膜104をパターニングする間、ハードマスク膜112の酸化膜116に発生された表面粗さ(C)が緩和されるようにハードマスク膜112の酸化膜116表面を平坦化する。
【００４７】
具体的に、2次ゲートエッチング工程は、乾式または湿式エッチバック工程で行うことができる。特に、第1の導電膜104は主エッチング(main etch)段階及び過エッチング(over etch)段階の2段階プラズマエッチング(plasma etch)工程を経てパターニングするが、この時、主エッチング段階は、さらにバイアスパワー(bias poewer)を200〜1500Wにして行う第1段階とバイアスパワーを100〜700Wにして行う第2段階に分けられる。そして、過エッチング段階は、バイアスパワーを100〜700Wにして行う。
【００４８】
第1の導電膜104のパターニング時、下部層によるプラズマの損傷を最小化するために、主エッチング段階の1段階でハードマスク膜112の酸化膜116の表面を平坦化することが好ましい。
【００４９】
ここで、1次及び2次ゲートエッチング工程は、容量結合プラズマ(capacitively coupled plasma; CCP)タイプ、誘導結合プラズマ(inductively coupled plasma; ICP)タイプまたはマイクロ波プラズマ(microwave plasma)タイプのプラズマエッチング装備を用いて行うことができる。
【００５０】
これにより、第1の導電膜104からなるフローティングゲート104ａが形成され、酸化膜116の表面に発生された表面粗さ(C)が緩和され、酸化膜116の表面が平坦化される。そして、トンネル絶縁膜102、フローティングゲート104ａ、誘電体膜106、コントロールゲート126、バッファ窒化膜114及び平坦化された酸化膜116を含むゲートパターン128が形成される。
【００５１】
その後、イオン注入工程を行ってゲートパターン128の両側の半導体基板100内にソース/ドレーン接合領域(図示せず)を形成してトランジスタを完成する。
【００５２】
図５に示すように、平坦化された酸化膜116を含むゲートパターン128上に絶縁物質を蒸着した後、スペーサエッチング工程を行ってゲートパターン128の両側壁にスペーサ130をさらに形成することができる。スペーサ130の形成時に露出したトンネル絶縁膜102がエッチングされることができる。その後、スペーサ130が形成されたゲートパターン128の表面に沿ってバッファ絶縁膜132をさらに形成することができる。
【００５３】
その後、後続のコンタクトプラグ形成のための層間絶縁膜平坦化工程時にストッパー(stopper)として用いるためにバッファ絶縁膜132の表面に沿ってSAC(Self Align Contact)窒化膜134を形成する。SAC窒化膜134は、プラズマ化学気相蒸着(Plasma Enhanced Chemical Vapor Deposition; PECVD)方法または低圧化学気相蒸着(Low Pressure Chemical Vapor Deposition; LPCVD)方法を用いた窒化膜で形成することができる。この時、SAC窒化膜134の蒸着の前にハードマスク膜112の酸化膜116を平坦化することにより、SAC窒化膜134の表面には粗さが発生しない。
【００５４】
次いで、SAC窒化膜134上に絶縁物質を蒸着して層間絶縁膜136を形成した後、層間絶縁膜136をエッチングして平坦化する。層間絶縁膜136は、絶縁物質であれば、いずれも適用可能であり、例えば、TEOS膜、HTO膜またはHDP酸化膜などで形成することができる。平坦化工程は、化学的機械的研磨(Chemical Mechanical Polishing; CMP)工程で行うことができ、層間絶縁膜136の残留厚さに対する均一度を向上させるために、SAC窒化膜134の表面が露出する時点まで研磨工程を行うことが望ましくは、SAC窒化膜134の表面が露出しないまで研磨工程を行うこともできる。
【００５５】
この時、CMP工程時にSAC窒化膜134の損失が少ない高選択比スラリー(High Selective Slurry; HSS)を用いるか、またはSAC窒化膜134の損失が多い低選択比スラリー(Low Selective Slurry; LSS)を用いることができる。また、低選択比スラリーを用いて研磨工程を実施した後、高選択比スラリーを用いて残りの研磨工程を行うこともできる。低選択比スラリーを単独で用いる場合には、SAC窒化膜134の損失が多いため、SAC窒化膜134の一部がアタックを受けても、素子特性に影響を受けない素子の場合に限って選択的に用いる。
【００５６】
上記のように、本発明の第1実施例によれば、SAC窒化膜134の蒸着の前に第1の導電膜104をパターニングする2次ゲートエッチング工程を行う間、ハードマスク膜112の酸化膜116に転写された表面粗さ(C)が緩和されるように酸化膜116を平坦化することにより、金属シリサイド層110に表面粗さ(A)が存在しても、層間絶縁膜136の研磨工程時にゲートパターン128の上部のSAC窒化膜134が損失されることを基本的に防止することができる。
【００５７】
〔第2実施例〕
図６〜図１０は、本発明の第2実施例によるフラッシュメモリ素子の製造方法を説明するための工程断面図である。
【００５８】
図６に示すように、半導体基板200上にトンネル絶縁膜202及び第1の導電膜204を形成する。トンネル絶縁膜202は、シリコン酸化膜(SiO2)で形成することができ、この場合、酸化工程で形成することができる。第1の導電膜204は、フラッシュメモリ素子のフローティングゲートとして用いるためのものであり、ポリシリコン膜、金属膜またはこれらの積層膜で形成することができ、望ましくは、ポリシリコン膜で形成する。
【００５９】
次いで、マスク(図示せず)を用いたエッチング工程で活性領域の第1の導電膜204を第1方向(ビットライン方向)にパターニングする。一方、第1の導電膜204のパターニング時に、素子分離領域の第1の導電膜204、トンネル絶縁膜202及び半導体基板200をエッチングしてトレンチ(図示せず)を形成し、その後、トレンチを満たすように絶縁物質を蒸着した後、平坦化してトレンチの内部に素子分離膜(図示せず)を形成する。このように、素子分離膜は、ASA-STI工程を用いて形成することが好ましい。
【００６０】
その後、パターニングされた第1の導電膜204の上部及び素子分離膜の上部に誘電体膜206及び第2の導電膜208を形成する。誘電体膜206は、酸化膜、窒化膜及び酸化膜(Oxide-Nitride-Oxide;ONO)の積層構造で形成することができる。第2の導電膜208は、フラッシュメモリ素子のコントロールゲートとして用いるためのものであり、ポリシリコン膜、金属膜またはこれらの積層膜で形成することができ、望ましくは、ポリシリコン膜で形成する。第2の導電膜208形成後には、エッチバック工程を行って第2の導電膜208を平坦化させる。
【００６１】
その後、第2の導電膜208上に金属シリサイド層210及びハードマスク膜212を形成する。金属シリサイド層210は、後続の工程で形成されるコントロールゲートの抵抗を下げるためにシリサイド工程で形成するが、望ましくは、タングステンシリサイド層(WSix)で形成することができる。このようなタングステンシリサイド層(WSix)は、MS(MonoSilane, SiH4)またはDCS(DiChloroSilane;SiH2Cl2)ガスを用いたシリサイド工程を通じて形成することができる。この時、タングステンシリサイド層(WSix)のような金属シリサイド層210の形成工程時に表面が粗く形成されるため、表面で数多くの粗さ(roughness;A(図面では一つだけ示される))が発生する。
【００６２】
ハードマスク膜212は、後続のゲートエッチング工程でエッチング障壁層として用いるために、カーボンリッチ(carbon rich)または酸素リッチ(oxygen rich)のポリマー系列の物質を含み、少なくとも2層の積層構造で形成することができる。望ましくは、ハードマスク膜212は、バッファ窒化膜214、酸化膜216、アモルファスカーボン膜218及びシリコン酸化窒化膜220(SiON)の積層構造で形成することができる。バッファ窒化膜214は、必ず形成しなければならないものではなく、シリコン酸化窒化膜(SiON)で形成することができる。酸化膜216は、酸化物系列の物質であれば、いずれも適用可能であり、例えば、TEOS膜、HTO膜またはHDP酸化膜などで形成することができる。酸化膜216は、後続のゲートエッチング工程時に金属シリサイド層210から第1の導電膜204をパターニングする過程で損失されることを補償するために、500〜4000Åの厚さで形成する。この時、金属シリサイド層210に発生された表面粗さ(A)によりバッファ窒化膜214及び酸化膜216の形成時にもバッファ窒化膜214及び酸化膜216の表面にそれぞれ表面粗さ(B, C)が転写されて現われる。特に、酸化膜216に発生された表面粗さ(C)により表面が段差を有するようになる。
【００６３】
しかし、アモルファスカーボン膜218は、他の膜に比べて厚く形成されるため、酸化膜216に発生された表面粗さ(C)はほぼ緩和され、これにより、シリコン酸化窒化膜220の表面粗さも緩和される。
【００６４】
一方、ハードマスク膜212上には、後続のゲートエッチング工程でゲートマスクとして用いるためのフォトレジストパターン形成時に露光工程で光の全反射を防止するために反射防止膜222(ARC layer)をさらに形成することができる。反射防止膜222上には、フォトレジストを塗布してフォトレジスト膜を形成した後、これを露光及び現像してフォトレジストパターン224を形成する。
【００６５】
図７に示すように、フォトレジストパターン224をエッチングマスクとする1次ゲートエッチング工程を行って反射防止膜222及びハードマスク膜212を第2方向(ワードライン方向)にパターニングする。1次ゲートエッチング工程は、乾式または湿式エッチバック工程で行うことができる。1次ゲートエッチング過程でフォトレジストパターン224、反射防止膜222及びハードマスク膜212のシリコン酸化窒化膜220が共にエッチングされて除去されることができ、ハードマスク膜212のアモルファスカーボン膜218は一部厚さだけエッチングされて残留される。一方、1次ゲートエッチング後、フォトレジストパターン224、反射防止膜222及びシリコン酸化窒化膜220が残留される場合にはエッチング工程を行って除去する。
【００６６】
図８に示すように、エッチング工程を行って残留されたアモルファスカーボン膜218を選択的に除去する。このようなアモルファスカーボン膜218は、ハードマスク膜212までパターニングする1次ゲートエッチング工程後、イン-シチューまたはエックス-シチューで除去することができ、これにより、表面粗さ(C)が発生されたハードマスク膜212の酸化膜216表面が露出する。
【００６７】
図９に示すように、酸化膜216をエッチングマスクとする2次ゲートエッチング工程を行って金属シリサイド層210、第2の導電膜208、誘電体膜206及び第1の導電膜204を第2方向(ワードライン方向)にパターニングする。2次ゲートエッチング工程は、乾式または湿式エッチバック工程で行うことができる。
【００６８】
この時、金属シリサイド層210から第1の導電膜204をパターニングする間、ハードマスク膜212の酸化膜216に発生された表面粗さ(C)が緩和されるようにハードマスク膜212の酸化膜216表面を平坦化する。
【００６９】
ここで、1次及び2次ゲートエッチング工程は、容量結合プラズマ(CCP)タイプ、誘導結合プラズマ(ICP)タイプまたはマイクロ波プラズマタイプのプラズマエッチング装備を用いて行うことができる。
【００７０】
これにより、2次ゲートエッチング工程を完了した後、第1の導電膜204からなるフローティングゲート204ａが形成され、第2の導電膜208及び金属シリサイド層210からなるコントロールゲート226が形成され、酸化膜216表面に発生された表面粗さ(C)が緩和されて酸化膜216の表面が平坦化される。
【００７１】
この時、トンネル絶縁膜202、フローティングゲート204ａ、誘電体膜206、コントロールゲート226、バッファ窒化膜214及び平坦化された酸化膜216を含むゲートパターン228が形成される。
【００７２】
その後、イオン注入工程を行ってゲートパターン228の両側の半導体基板200内にソース/ドレーン接合領域(図示せず)を形成してトランジスタを完成する。
【００７３】
図１０に示すように、平坦化された酸化膜216を含むゲートパターン228上に絶縁物質を蒸着した後、スペーサエッチング工程を行ってゲートパターン228の両側壁にスペーサ230をさらに形成することができる。スペーサ230の形成時に露出したトンネル絶縁膜202がエッチングされることができる。その後、スペーサ230が形成されたゲートパターン228の表面に沿ってバッファ絶縁膜232をさらに形成することができる。
【００７４】
その後、後続のコンタクトプラグ形成のための層間絶縁膜平坦化工程時にストッパー(stopper)として用いるために、バッファ絶縁膜232の表面に沿ってSAC窒化膜234を形成する。SAC窒化膜234は、PECVD方法またはLPCVD方法を用いた窒化膜で形成することができる。この時、SAC窒化膜234の蒸着の前にハードマスク膜212の酸化膜216を平坦化することにより、SAC窒化膜234の表面には粗さが発生されない。
【００７５】
次いで、SAC窒化膜234上に絶縁物質を蒸着して層間絶縁膜236を形成した後、層間絶縁膜236をエッチングして平坦化する。層間絶縁膜236は、絶縁物質であれば、いずれも適用可能であり、例えば、TEOS膜、HTO膜またはHDP酸化膜などで形成することができる。平坦化工程は、化学的機械的研磨(CMP)工程で行うことができ、層間絶縁膜236の残留厚さに対する均一度を向上させるために、SAC窒化膜234の表面が露出する時点まで研磨工程を行うことが望ましく、SAC窒化膜234の表面が露出しないまで研磨工程を行うこともできる。
【００７６】
この時、CMP工程時にSAC窒化膜234の損失が少ない高選択比スラリー(HSS)を用いるか、またはSAC窒化膜234の損失が多い低選択比スラリー(LSS)を用いることができる。また、低選択比スラリーを用いて研磨工程を実施した後、高選択比スラリーを用いて残りの研磨工程を行うこともできる。低選択比スラリーを単独で用いる場合には、SAC窒化膜234の損失が多いため、SAC窒化膜234の一部がアタックを受けても、素子特性に影響を受けない素子の場合に限って選択的に用いる。
【００７７】
上記のように、本発明の第2実施例によれば、SAC窒化膜234の蒸着の前に金属シリサイド層210から第1の導電膜204をパターニングする2次ゲートエッチング工程を進行する間、ハードマスク膜212の酸化膜216に転写された表面粗さ(C)が緩和されるように酸化膜216を平坦化することにより、金属シリサイド層210に表面粗さ(A)が存在しても、層間絶縁膜236の研磨工程時にゲートパターン228の上部のSAC窒化膜234が損失されることを基本的に防止することができる。
【００７８】
〔第3実施例〕
図１１〜図１５は、本発明の第3実施例によるフラッシュメモリ素子の製造方法を説明するための工程断面図である。
【００７９】
図１１に示すように、半導体基板300上にトンネル絶縁膜302及び第1の導電膜304を形成する。トンネル絶縁膜302は、シリコン酸化膜(SiO2)で形成することができ、この場合、酸化工程で形成することができる。第1の導電膜304は、フラッシュメモリ素子のフローティングゲートとして用いるためのものであり、ポリシリコン膜、金属膜またはこれらの積層膜で形成することができ、望ましくは、ポリシリコン膜で形成する。
【００８０】
次いで、マスク(図示せず)を用いたエッチング工程で活性領域の第1の導電膜304を第1方向(ビットライン方向)にパターニングする。一方、第1の導電膜304のパターニング時に素子分離領域の第1の導電膜304、トンネル絶縁膜302及び半導体基板300をエッチングしてトレンチ(図示せず)を形成し、その後、トレンチを満たすように絶縁物質を蒸着した後、平坦化してトレンチの内部に素子分離膜(図示せず)を形成する。このように、素子分離膜は、ASA-STI工程を用いて形成することが好ましい。
【００８１】
その後、パターニングされた第1の導電膜304の上部及び素子分離膜の上部に誘電体膜306及び第2の導電膜308を形成する。誘電体膜306は、酸化膜、窒化膜及び酸化膜(Oxide-Nitride-Oxide;ONO)の積層構造で形成することができる。第2の導電膜308は、フラッシュメモリ素子のコントロールゲートとして用いるためのものであり、ポリシリコン膜、金属膜またはこれらの積層膜で形成することができ、望ましくは、ポリシリコン膜で形成する。第2の導電膜308形成後には、エッチバック工程を行って第2の導電膜308を平坦化させる。
【００８２】
その後、第2の導電膜308上に金属シリサイド層310及びハードマスク膜312を形成する。金属シリサイド層310は、後続の工程で形成されるコントロールゲートの抵抗を下げるためにシリサイド工程で形成するが、望ましくは、タングステンシリサイド層(WSix)で形成することができる。このようなタングステンシリサイド層(WSix)は、MS(MonoSilane, SiH4)またはDCS(DiChloroSilane; SiH2Cl2)ガスを用いたシリサイド工程を通じて形成することができる。この時、タングステンシリサイド層(WSix)のような金属シリサイド層310の形成工程時に表面が粗く形成される表面で数多くの粗さ(roughness;A(図面では一つだけ示される))が発生する。
【００８３】
ハードマスク膜312は、後続のゲートエッチング工程でエッチング障壁層として用いるために、カーボンリッチ(carbon rich)または酸素リッチ(oxygen rich)のポリマー系列の物質を含み、少なくとも2層の積層構造で形成する。望ましくは、ハードマスク膜312は、バッファ窒化膜314、酸化膜316、アモルファスカーボン膜318及びシリコン酸化窒化膜320(SiON)の積層構造で形成することができる。バッファ窒化膜314は、必ず形成しなければならないものではなく、シリコン酸化窒化膜(SiON)で形成することができる。酸化膜316は、酸化物系列の物質であれば、いずれも適用可能であり、例えば、TEOS膜、HTO膜またはHDP酸化膜などで形成することができる。酸化膜316は、後続のゲートエッチング工程時に第2の導電膜308から第1の導電膜304までパターニングする過程で損失されることを補償するために、500〜3000Åの厚さで形成する。この時、金属シリサイド層310に発生された表面粗さ(A)によりバッファ窒化膜314及び酸化膜316の形成時にも、バッファ窒化膜314及び酸化膜316の表面にそれぞれ表面粗さ(B, C)が転写されて現われる。特に、酸化膜316に発生された表面粗さ(C)により表面が段差を有するようになる。
【００８４】
しかし、アモルファスカーボン膜318は、他の膜に比べて厚く形成されるため、酸化膜316に発生された表面粗さ(C)はほぼ緩和され、これにより、シリコン酸化窒化膜320の表面粗さも緩和される。
【００８５】
一方、ハードマスク膜312上には、後続の工程でゲートエッチングマスクとして用いるためのフォトレジストパターン形成時に露光工程で光の全反射を防止するために、反射防止膜322(ARC layer)をさらに形成することができる。反射防止膜322上には、フォトレジストを塗布してフォトレジスト膜を形成した後、これを露光及び現像してフォトレジストパターン324を形成する。
【００８６】
図１２に示すように、フォトレジストパターン324をエッチングマスクとする1次ゲートエッチング工程を行って反射防止膜322、ハードマスク膜312及び金属シリサイド層310を第2方向(ワードライン方向)にパターニングする。1次ゲートエッチング工程は、乾式または湿式エッチバック工程で行うことができる。これにより、1次ゲートエッチング過程でフォトレジストパターン324、反射防止膜322及びハードマスク膜312のシリコン酸化窒化膜320が共にエッチングされて除去され、ハードマスク膜312のアモルファスカーボン膜318は、一部厚さだけエッチングされて残留される。
【００８７】
図１３に示すように、エッチング工程を行って残留されたハードマスク膜312のアモルファスカーボン膜318を選択的に除去する。この時、アモルファスカーボン膜318は、金属シリサイド層310までパターニングする1次ゲートエッチング工程後、イン-シチューまたはエックス-シチューで除去することができ、これにより、表面粗さ(C)が発生されたハードマスク膜312の酸化膜316の表面が露出する。
【００８８】
図１４に示すように、酸化膜316をエッチングマスクとする2次ゲートエッチング工程を行って第2の導電膜308、誘電体膜306及び第1の導電膜304を第2方向(ワードライン方向)にパターニングする。2次ゲートエッチング工程は、乾式または湿式エッチバック工程で行うことができる。この時、第2の導電膜308から第1の導電膜304をパターニングする間、ハードマスク膜312の酸化膜316に発生された表面粗さ(C)が緩和されるようにハードマスク膜312の酸化膜316表面を平坦化する。
【００８９】
ここで、1次及び2次ゲートエッチング工程は、容量結合プラズマ(CCP)タイプ、誘導結合プラズマ(ICP)タイプまたはマイクロ波プラズマタイプのプラズマエッチング装備を用いて行うことができる。
【００９０】
これにより、2次ゲートエッチング工程を完了した後、第1の導電膜304からなるフローティングゲート304ａが形成され、第2の導電膜308及び金属シリサイド層310からなるコントロールゲート326が形成され、酸化膜316の表面に発生された表面粗さ(C)が緩和され、酸化膜316の表面が平坦化される。
【００９１】
この時、トンネル絶縁膜302、フローティングゲート304ａ、誘電体膜306、コントロールゲート326、バッファ窒化膜314及び平坦化された酸化膜316を含むゲートパターン328が形成される。
【００９２】
その後、イオン注入工程を行ってゲートパターン328の両側の半導体基板300内にソース/ドレーン接合領域(図示せず)を形成してトランジスタを完成する。
【００９３】
図１５に示すように、平坦化された酸化膜316を含むゲートパターン328上に絶縁物質を蒸着した後、スペーサエッチング工程を行ってゲートパターン328の両側壁にスペーサ330をさらに形成することができる。スペーサ330の形成時に露出したトンネル絶縁膜302がエッチングされることができる。その後、スペーサ330が形成されたゲートパターン328の表面に沿ってバッファ絶縁膜332をさらに形成することができる。
【００９４】
その後、後続のコンタクトプラグ形成のための層間絶縁膜平坦化工程時にストッパー(stopper)として用いるために、バッファ絶縁膜332の表面に沿ってSAC窒化膜334を形成する。SAC窒化膜334は、PECVD方法またはLPCVD方法を用いた窒化膜で形成することができる。この時、SAC窒化膜334の蒸着の前にハードマスク膜312の酸化膜316を平坦化することにより、SAC窒化膜334の表面には粗さが発生されない。
【００９５】
次いで、SAC窒化膜334上に絶縁物質を蒸着して層間絶縁膜336を形成した後、層間絶縁膜336をエッチングして平坦化する。層間絶縁膜336は、絶縁物質であれば、いずれも適用可能であり、例えば、TEOS膜、HTO膜またはHDP酸化膜などで形成することができる。平坦化工程は化学的機械的研磨(CMP)工程で行うことができ、層間絶縁膜336の残留厚さに対する均一度を向上させるために、SAC窒化膜334の表面が露出する時点まで研磨工程を行うことが望ましく、SAC窒化膜334の表面が露出しないまで研磨工程を行うこともできる。
【００９６】
この時、CMP工程時にSAC窒化膜334の損失が少ない高選択比スラリー(HSS)を用いるか、またはSAC窒化膜334の損失が多い低選択比スラリー(LSS)を用いることができる。また、低選択比スラリーを用いて研磨工程を実施した後、高選択比スラリーを用いて残りの研磨工程を行うこともできる。低選択比スラリーを単独で用いる場合にはSAC窒化膜334の損失が多いため、SAC窒化膜334の一部がアタックを受けても、素子特性に影響を受けない素子の場合に限って選択的に用いる。
【００９７】
上記のように、本発明の第3実施例によれば、SAC窒化膜334の蒸着の前に第2の導電膜308から第1の導電膜304をパターニングする2次ゲートエッチング工程を進行する間、ハードマスク膜312の酸化膜316に転写された表面粗さ(C)が緩和されるように酸化膜316を平坦化することにより、金属シリサイド層310に表面粗さ(A)が存在しても、層間絶縁膜336の研磨工程時にゲートパターン328の上部のSAC窒化膜334が損失されることを基本的に防止することができる。
【００９８】
〔第4実施例〕
図１６〜図２０は、本発明の第4実施例によるフラッシュメモリ素子の製造方法を説明するための工程断面図である。
【００９９】
図１６に示すように、半導体基板400上にトンネル絶縁膜402及び第1の導電膜404を形成する。トンネル絶縁膜402は、シリコン酸化膜(SiO2)で形成することができ、この場合、酸化工程で形成することができる。第1の導電膜404は、フラッシュメモリ素子のフローティングゲートとして用いるためのものであり、ポリシリコン膜、金属膜またはこれらの積層膜で形成することができ、望ましくは、ポリシリコン膜で形成する。
【０１００】
次いで、マスク(図示せず)を用いたエッチング工程で活性領域の第1の導電膜404を第1方向(ビットライン方向)にパターニングする。一方、第1の導電膜404のパターニング時に素子分離領域の第1の導電膜404、トンネル絶縁膜402及び半導体基板400をエッチングしてトレンチ(図示せず)を形成した後、トレンチを満たすように絶縁物質を蒸着した後、平坦化してトレンチの内部に素子分離膜(図示せず)を形成する。このように、素子分離膜は、ASA-STI工程を用いて形成することが好ましい。
【０１０１】
その後、パターニングされた第1の導電膜404の上部及び素子分離膜の上部に誘電体膜406及び第2の導電膜408を形成する。誘電体膜406は、酸化膜、窒化膜及び酸化膜(Oxide-Nitride-Oxide;ONO)の積層構造で形成することができる。第2の導電膜408は、フラッシュメモリ素子のコントロールゲートとして用いるためのものであり、ポリシリコン膜、金属膜またはこれらの積層膜で形成することができ、望ましくは、ポリシリコン膜で形成する。第2の導電膜408の形成後には、エッチバック工程を行って第2の導電膜408を平坦化させる。
【０１０２】
その後、第2の導電膜408上に金属シリサイド層410及びハードマスク膜412を形成する。金属シリサイド層410は、後続の工程で形成されるコントロールゲートの抵抗を下げるためにシリサイド工程で形成するが、望ましくは、タングステンシリサイド層(WSix)で形成することができる。このような、タングステンシリサイド層(WSix)は、MS(MonoSilane, SiH4)またはDCS(DiChloroSilane; SiH2Cl2)ガスを用いたシリサイド工程を通じて形成することができる。この時、タングステンシリサイド層(WSix)のような金属シリサイド層410形成工程時に表面が粗く形成される表面で数多くの粗さ(roughness;A(図面では一つだけ示される))が発生する。
【０１０３】
ハードマスク膜412は、後続のゲートエッチング工程でエッチング障壁層として用いるために、カーボンリッチ(carbon rich)または酸素リッチ(oxygen rich)のポリマー系列の物質を含み、少なくとも2層の積層構造で形成する。望ましくは、ハードマスク膜412は、バッファ窒化膜414、酸化膜416、アモルファスカーボン膜418及びシリコン酸化窒化膜420(SiON)の積層構造で形成することができる。バッファ窒化膜414は、必ず形成しなければならないものではなく、シリコン酸化窒化膜(SiON)で形成することができる。酸化膜416は、酸化物系列の物質であれば、いずれも適用可能であり、例えば、TEOS膜、HTO膜またはHDP酸化膜などで形成することができる。酸化膜416は、後続のゲートエッチング工程時に誘電体膜406から第1の導電膜404までパターニングする過程で損失されることを補償するために、500〜3000Åの厚さで形成する。この時、金属シリサイド層410に発生された表面粗さ(A)によりバッファ窒化膜414及び酸化膜416形成時にも、バッファ窒化膜414及び酸化膜416の表面にそれぞれ表面粗さ(B, C)が転写されて現われる。特に、酸化膜416に発生された表面粗さ(C)により表面が段差を有するようになる。
【０１０４】
しかし、アモルファスカーボン膜418は、他の膜に比べて厚く形成されるため、酸化膜416に発生された表面粗さ(C)はほぼ緩和され、これにより、シリコン酸化窒化膜420の表面粗さも緩和される。
【０１０５】
一方、ハードマスク膜412上には、後続のゲートエッチング工程でエッチングマスクとして用いるためのフォトレジストパターン形成時に露光工程で光の全反射を防止するために反射防止膜422(ARC layer)をさらに形成することができる。反射防止膜422上には、フォトレジストを塗布してフォトレジスト膜を形成した後、これを露光及び現像してフォトレジストパターン424を形成する。
【０１０６】
図１７に示すように、フォトレジストパターン424をエッチングマスクとする1次ゲートエッチング工程を行って反射防止膜422、ハードマスク膜412、金属シリサイド層410及び第2の導電膜408を第2方向(ワードライン方向)にパターニングする。1次ゲートエッチング工程は、乾式または湿式エッチバック工程で行うことができる。
【０１０７】
この時、1次ゲートエッチング後、パターニングされた第2の導電膜408と金属シリサイド層410からなるコントロールゲート426が形成される。そして, 1次ゲートエッチング過程でフォトレジストパターン424、反射防止膜422及びハードマスク膜412のシリコン酸化窒化膜420が共にエッチングされて除去され、ハードマスク膜412のアモルファスカーボン膜418は、一部厚さだけエッチングされて残留される。
【０１０８】
図１８に示すように、エッチング工程を行って残留されたハードマスク膜412のアモルファスカーボン膜418を選択的に除去する。この時、アモルファスカーボン膜418は、第2の導電膜408までパターニングする1次ゲートエッチング工程後、イン-シチューまたはエックス-シチューで除去することができ、これにより、表面粗さ(C)が発生されたハードマスク膜412の酸化膜416の表面が露出する。
【０１０９】
図１９に示すように、酸化膜416をエッチングマスクとする2次ゲートエッチング工程を行って誘電体膜406及び第1の導電膜404を第2方向(ワードライン方向)にパターニングする。2次ゲートエッチング工程は、乾式または湿式エッチバック工程で行うことができる。
【０１１０】
この時、誘電体膜406から第1の導電膜404をパターニングする間、ハードマスク膜412の酸化膜416に発生された表面粗さ(C)が緩和されるようにハードマスク膜412の酸化膜416表面を平坦化する。
【０１１１】
ここで、1次及び2次ゲートエッチング工程は、容量結合プラズマ(CCP)タイプ、誘導結合プラズマ(ICP)タイプまたはマイクロ波プラズマタイプのプラズマエッチング装備を用いて行うことができる。
【０１１２】
これにより、2次ゲートエッチング工程を完了した後、第1の導電膜404からなるフローティングゲート404ａが形成され、酸化膜416の表面に発生された表面粗さ(C)が緩和され、酸化膜416の表面が平坦化される。
【０１１３】
この時、トンネル絶縁膜402、フローティングゲート404ａ、誘電体膜406、コントロールゲート426、バッファ窒化膜414及び平坦化された酸化膜416を含むゲートパターン428が形成される。
【０１１４】
その後、イオン注入工程を行ってゲートパターン428の両側の半導体基板400内にソース/ドレーン接合領域(図示せず)を形成してトランジスタを完成する。
【０１１５】
図２０に示すように、平坦化された酸化膜416を含むゲートパターン428上に絶縁物質を蒸着した後、スペーサエッチング工程を行ってゲートパターン428の両側壁にスペーサ430をさらに形成することができる。スペーサ430の形成時に露出したトンネル絶縁膜402がエッチングされることができる。その後、ゲートパターン428を形成するためのエッチング工程により発生した損傷を補償するために、酸化工程を行ってスペーサ430及びゲートパターン428の表面に沿って側壁酸化膜432をさらに形成することができる。
【０１１６】
その後、後続のコンタクトプラグ形成のための層間絶縁膜平坦化工程時にゲートパターン428を保護するために、側壁酸化膜432の表面に沿ってSAC窒化膜434を形成する。SAC窒化膜434は、PECVD方法またはLPCVD方法を用いた窒化膜で形成することができる。この時、SAC窒化膜434の蒸着の前にハードマスク膜412の酸化膜416を平坦化することにより、SAC窒化膜434の表面には粗さが発生されない。
【０１１７】
次いで、SAC窒化膜434上に絶縁物質を蒸着して層間絶縁膜436を形成した後、層間絶縁膜436をエッチングして平坦化する。層間絶縁膜436は、絶縁物質であれば、いずれも適用可能であり、例えば、TEOS膜、HTO膜またはHDP酸化膜などで形成することができる。平坦化工程は化学的機械的研磨(CMP)工程で行うことができ、層間絶縁膜436の残留厚さに対する均一度を向上させるために、SAC窒化膜434の表面が露出する時点まで研磨工程を行うことが望ましく、SAC窒化膜434の表面が露出しないまで研磨工程を行うこともできる。
【０１１８】
この時、CMP工程時にSAC窒化膜434の損失が少ない高選択比スラリー(HSS)を用いるか、またはSAC窒化膜434の損失が多い低選択比スラリー(LSS)を用いることができる。また、低選択比スラリーを用いて研磨工程を実施した後、高選択比スラリーを用いて残りの研磨工程を行うこともできる。低選択比スラリーを単独で用いる場合には、SAC窒化膜434の損失が多いため、SAC窒化膜434の一部がアタックを受けても、素子特性に影響を受けない素子の場合に限って選択的に用いる。
【０１１９】
上記のように本発明の第4実施例によれば、SAC窒化膜434の蒸着の前に誘電体膜406から第1の導電膜404をパターニングする2次ゲートエッチング工程を進行する間、ハードマスク膜412の酸化膜416に転写された表面粗さ(C)が緩和されるように酸化膜416を平坦化することにより、金属シリサイド層410に表面粗さ(A)が存在しても、層間絶縁膜436の研磨工程時にゲートパターン428の上部のSAC窒化膜434が損失されることを基本的に防止することができる。
【０１２０】
〔第5実施例〕
図２１〜図２５は、本発明の第5実施例によるフラッシュメモリ素子の製造方法を説明するための断面図である。
【０１２１】
図２１に示すように、半導体基板500上にトンネル絶縁膜502及び第1の導電膜504を形成する。トンネル絶縁膜502はシリコン酸化膜(SiO2)で形成することができ、この場合、酸化工程で形成することができる。第1の導電膜504は、フラッシュメモリ素子のフローティングゲートとして用いるためのものであり、ポリシリコン膜、金属膜またはこれらの積層膜で形成することができ、望ましくは、ポリシリコン膜で形成する。
【０１２２】
次いで、マスク(図示せず)を用いたエッチング工程で活性領域の第1の導電膜504を第1方向(ビットライン方向)にパターニングする。一方、第1の導電膜504のパターニング時に素子分離領域の第1の導電膜504、トンネル絶縁膜502及び半導体基板500をエッチングしてトレンチ(図示せず)を形成し、その後、トレンチを満たすように絶縁物質を蒸着した後、平坦化してトレンチの内部に素子分離膜(図示せず)を形成する。このように、素子分離膜は、ASA-STI工程を用いて形成することが好ましい。
【０１２３】
その後、パターニングされた第1の導電膜504の上部及び素子分離膜の上部に誘電体膜506及び第2の導電膜508を形成する。誘電体膜506は、酸化膜、窒化膜及び酸化膜(Oxide-Nitride-Oxide;ONO)の積層構造で形成することができる。第2の導電膜508は、フラッシュメモリ素子のコントロールゲートとして用いるためのものであり、ポリシリコン膜、金属膜またはこれらの積層膜で形成することができ、望ましくは、ポリシリコン膜で形成する。第2の導電膜508の形成後には、エッチバック工程を行って第2の導電膜508を平坦化させる。
【０１２４】
その後、第2の導電膜508上に金属シリサイド層510及び第1のハードマスク膜512を形成する。金属シリサイド層510は、後続の工程で形成されるコントロールゲートの抵抗を下げるためにシリサイド工程で形成するが、望ましくは、タングステンシリサイド層(WSix)で形成することができる。このようなタングステンシリサイド層(WSix)は、MS(MonoSilane, SiH4)またはDCS(DiChloroSilane; SiH2Cl2)ガスを用いたシリサイド工程を通じて形成することができる。この時、タングステンシリサイド層(WSix)のような金属シリサイド層510の形成工程時に表面が粗く形成されるため、表面で数多くの粗さ(roughness;A(図面では一つだけ示される))が発生する。
【０１２５】
第1のハードマスク膜512は、後続のゲートエッチング工程でエッチング障壁層として用いるためのものであり、酸化膜で形成することができる。第1のハードマスク膜512は、酸化物系列の物質であれば、いずれも適用可能であり、例えば、TEOS膜、HTO膜またはHDP酸化膜などで形成することができる。第1のハードマスク膜512は、1000〜3000Åの厚さで形成する。この時、金属シリサイド層510に発生された表面粗さ(A)により第1のハードマスク膜512の形成時にも、第1のハードマスク膜512の表面に表面粗さ(B)が転写されて現われる。
【０１２６】
図２２に示すように、第1のハードマスク膜512の表面粗さ(B)が緩和されるように、第1のハードマスク膜512の平坦化エッチング工程を行う。平坦化エッチング工程は、エッチバック工程で行うことができ、これにより、第1のハードマスク膜512の表面粗さ(B)が緩和され、第1のハードマスク膜512の表面が平坦化されることにより、第1のハードマスク膜512の表面段差が緩和される。この時、エッチバック工程は、乾式または湿式エッチング工程を用いる。エッチバック工程により、第1のハードマスク膜512の厚さが減少されるため、第1のハードマスク膜512は、減少される厚さを考慮して厚く形成することが好ましい。即ち、第1のハードマスク膜512は、1000〜3000Åの厚さで厚く形成し、エッチバック工程を行って表面粗さ(B)を除去した後にも、第1のハードマスク膜512が目標厚さだけ残留されるようにする。
【０１２７】
図２３に示すように、表面粗さ(B)が緩和され、平坦化された第1のハードマスク膜512上に第2のハードマスク膜514及び第3のハードマスク膜516を形成する。第2のハードマスク膜514は、アモルファスカーボン膜で形成することができる。第3のハードマスク膜516は、シリコン酸化窒化膜(SiON)で形成することができる。この時、第1、第2及び第3のハードマスク膜512, 514, 516を含むハードマスク膜518が形成される。このような、ハードマスク膜518は、平坦化された第1のハードマスク膜512により第2及び第3のハードマスク膜514, 516の形成時にそれぞれの表面に表面粗さが発生されないため、それぞれの表面で段差が緩和される。一方、ハードマスク膜518上には後続のゲートエッチング工程でエッチングマスクとして用いるためのフォトレジストパターン形成時に露光工程で光の全反射を防止するために、反射防止膜520(ARC layer)をさらに形成することができる。反射防止膜520上には、フォトレジストを塗布してフォトレジスト膜を形成した後、これを露光及び現像してフォトレジストパターン522を形成する。
【０１２８】
図２４に示すように、フォトレジストパターン522をエッチングマスクとする1次ゲートエッチング工程を行って反射防止膜520とハードマスク膜518の第3及び第2のハードマスク膜516, 514を第2方向(ワードライン方向)にパターニングする。その後、フォトレジストパターン522と反射防止膜520を除去する。次いで、パターニングされた第3及び第2のハードマスク膜516, 514をエッチングマスクとする2次ゲートエッチング工程を行って第1のハードマスク膜512、金属シリサイド層510、第2の導電膜508、誘電体膜506及び第1の導電膜504を第2方向(ワードライン方向)にパターニングする。この時、2次ゲートエッチング過程で第3及び第2のハードマスク膜516, 514が除去されることができ、残留される場合、エッチング工程を行って除去する。
【０１２９】
1次及び2次ゲートエッチング工程は、乾式または湿式エッチバック工程で行うことができ、この場合、容量結合プラズマ(CCP)タイプ、誘導結合プラズマ(ICP)タイプまたはマイクロ波プラズマタイプのプラズマエッチング装備を用いることができる。
【０１３０】
これにより、第1の導電膜504からなるフローティングゲート504ａが形成され、第2の導電膜508及び金属シリサイド層510からなるコントロールゲート524が形成される。そして、トンネル絶縁膜502、フローティングゲート504ａ、誘電体膜506、コントロールゲート524及び第1のハードマスク膜512を含むゲートパターン526が形成される。
【０１３１】
一方、フォトレジストパターン522をエッチングマスクとする1次ゲートエッチング工程を行って反射防止膜520とハードマスク膜518の第3、第2及び第1のハードマスク膜516, 514, 512を第2方向(ワードライン方向)にパターニングした後、フォトレジストパターン522、反射防止膜520、第3及び第2のハードマスク膜516, 514を除去する。次いで、パターニングされた第1のハードマスク膜512をエッチングマスクとする2次ゲートエッチング工程で金属シリサイド層510、第2の導電膜508、誘電体膜506及び第1の導電膜504を第2方向(ワードライン方向)にパターニングし、トンネル絶縁膜502、フローティングゲート504ａ、誘電体膜506、コントロールゲート524及び第1のハードマスク膜512を含むゲートパターン526を形成することもできる。
【０１３２】
その後、イオン注入工程を行ってゲートパターン526の両側の半導体基板500内にソース/ドレーン接合領域(図示せず)を形成してトランジスタを完成する。
【０１３３】
図２５に示すように、平坦化された第1のハードマスク膜512を含むゲートパターン526上に絶縁物質を蒸着した後、スペーサエッチング工程を行ってゲートパターン526の両側壁にスペーサ528をさらに形成することができる。スペーサ528の形成時に露出したトンネル絶縁膜502がエッチングされることができる。その後、スペーサ528が形成されたゲートパターン526の表面に沿ってバッファ絶縁膜530をさらに形成することができる。
【０１３４】
その後、後続のコンタクトプラグ形成のための層間絶縁膜平坦化工程時にストッパー(stopper)として用いるために、バッファ絶縁膜530の表面に沿ってSAC窒化膜532を形成する。SAC窒化膜532は、PECVD方法またはLPCVD方法を用いた窒化膜で形成することができる。この時、SAC窒化膜532の蒸着の前に表面粗さ(B)が発生された第1のハードマスク膜512の表面をエッチバック工程を通じて平坦化することにより、SAC窒化膜532の表面には粗さが発生されない。
【０１３５】
次いで、SAC窒化膜532上に絶縁物質を蒸着して層間絶縁膜534を形成した後、層間絶縁膜534をエッチングして平坦化する。層間絶縁膜534は、絶縁物質であれば、いずれも適用可能であり、例えば、TEOS膜、HTO膜またはHDP酸化膜などで形成することができる。平坦化工程は、化学的機械的研磨(CMP)工程で行うことができ、層間絶縁膜534の残留厚さに対する均一度を向上させるために、SAC窒化膜532の表面が露出する時点まで研磨工程を行うことが望ましく、SAC窒化膜532の表面が露出しないまで研磨工程を行うこともできる。
【０１３６】
この時、CMP工程時にSAC窒化膜532の損失が少ない高選択比スラリー(HSS)を用いるか、またはSAC窒化膜532の損失が多い低選択比スラリー(LSS)を用いることができる。また、低選択比スラリーを用いて研磨工程を実施した後、高選択比スラリーを用いて残りの研磨工程を行うこともできる。低選択比スラリーを単独で用いる場合にはSAC窒化膜532の損失が多いため、SAC窒化膜532の一部がアタックを受けても、素子特性に影響を受けない素子の場合に限って選択的に用いる。
【０１３７】
上記のように本発明の第5実施例によれば、ゲートエッチング工程を進行する前に第1のハードマスク膜512に転写された表面粗さ(B)が緩和されるように、第1のハードマスク膜512を平坦化することにより、金属シリサイド層510に表面粗さ(A)が存在しても、SAC窒化膜532には表面粗さが発生しないため、層間絶縁膜534の研磨工程時にゲートパターン526の上部のSAC窒化膜532が損失されることを基本的に防止することができる。
【０１３８】
上記のように、本発明の第1〜第5実施例によれば、金属シリサイド層に表面粗さが存在しても、ゲートエッチング工程の前またはゲートエッチング工程を進行する間、表面粗さが転写されたハードマスク膜を平坦化して層間絶縁膜の研磨工程時にゲートの上部のSAC窒化膜が損失されることを防止することができる。従って、従来のように、SAC窒化膜が損失された部分を通じて水素(H2)のような不純物がゲートの下部に侵透し、トンネル絶縁膜を劣化させてトランジスタにハンプ(Hump)を誘発させることを防止することにより、トランジスタの漏洩電流特性及びウェルストレスフェイル(well stress fail)を改善することができ、これを通じて収率及び素子の信頼性を向上させることができる。
【０１３９】
また、本発明は、SAC窒化膜CMP工程のストップオンナイトライド(stop on nitride)工程を安定的に確保することができるため、半導体基板に対するCMP均一度(uniformity)を顕著に向上させることができ、これにより、後続のソースコンタクト(source contact)、ドレーンコンタクト(drain contact)及びメタルコンタクト(metal contact)などのエッチング工程での過エッチングマージン(overetch margin)を増加させることができる。
【０１４０】
本発明の説明の便宜のために、フラッシュメモリ素子のメモリセル製造方法でハンプ特性を説明したが、周辺回路領域の高電圧または低電圧トランジスタにも適用し、高電圧または低電圧トランジスタのハンプ特性を改善することができる。
【０１４１】
本発明は、上述の実施例により限定されるものではなく、互いに異なる多様な形態で具現されることができ、上記の実施例は、本発明の開示が完全であるようにし、通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものである。従って、本発明の範囲は、本願の特許請求の範囲により理解されなければならない。
【図面の簡単な説明】
【０１４２】
【図１】本発明の第1実施例によるフラッシュメモリ素子の製造方法を説明するための断面図である。
【図２】本発明の第1実施例によるフラッシュメモリ素子の製造方法を説明するための断面図である。
【図３】本発明の第1実施例によるフラッシュメモリ素子の製造方法を説明するための断面図である。
【図４】本発明の第1実施例によるフラッシュメモリ素子の製造方法を説明するための断面図である。
【図５】本発明の第1実施例によるフラッシュメモリ素子の製造方法を説明するための断面図である。
【図６】本発明の第2実施例によるフラッシュメモリ素子の製造方法を説明するための断面図である。
【図７】本発明の第2実施例によるフラッシュメモリ素子の製造方法を説明するための断面図である。
【図８】本発明の第2実施例によるフラッシュメモリ素子の製造方法を説明するための断面図である。
【図９】本発明の第2実施例によるフラッシュメモリ素子の製造方法を説明するための断面図である。
【図１０】本発明の第2実施例によるフラッシュメモリ素子の製造方法を説明するための断面図である。
【図１１】本発明の第3実施例によるフラッシュメモリ素子の製造方法を説明するための断面図である。
【図１２】本発明の第3実施例によるフラッシュメモリ素子の製造方法を説明するための断面図である。
【図１３】本発明の第3実施例によるフラッシュメモリ素子の製造方法を説明するための断面図である。
【図１４】本発明の第3実施例によるフラッシュメモリ素子の製造方法を説明するための断面図である。
【図１５】本発明の第3実施例によるフラッシュメモリ素子の製造方法を説明するための断面図である。
【図１６】本発明の第4実施例によるフラッシュメモリ素子の製造方法を説明するための断面図である。
【図１７】本発明の第4実施例によるフラッシュメモリ素子の製造方法を説明するための断面図である。
【図１８】本発明の第4実施例によるフラッシュメモリ素子の製造方法を説明するための断面図である。
【図１９】本発明の第4実施例によるフラッシュメモリ素子の製造方法を説明するための断面図である。
【図２０】本発明の第4実施例によるフラッシュメモリ素子の製造方法を説明するための断面図である。
【図２１】本発明の第5実施例によるフラッシュメモリ素子の製造方法を説明するための断面図である。
【図２２】本発明の第5実施例によるフラッシュメモリ素子の製造方法を説明するための断面図である。
【図２３】本発明の第5実施例によるフラッシュメモリ素子の製造方法を説明するための断面図である。
【図２４】本発明の第5実施例によるフラッシュメモリ素子の製造方法を説明するための断面図である。
【図２５】本発明の第5実施例によるフラッシュメモリ素子の製造方法を説明するための断面図である。
【符号の説明】
【０１４３】
100, 200, 300, 400, 500 :半導体基板
102, 202, 302, 402, 502 :トンネル絶縁膜
104, 204, 304, 404, 504 :第1の導電膜
104a, 204a, 304a, 404a, 504a :フローティングゲート
106, 206, 306, 406, 506 :誘電体膜
108, 208, 308, 408, 508 :第2の導電膜
110, 210, 310, 410, 510 :金属シリサイド層
112, 212, 312, 412, 518 :ハードマスク膜   
116, 216, 316, 416 :酸化膜
118, 218, 318, 418 :アモルファスカーボン膜
120, 220, 320, 420 :シリコン酸化窒化膜
124, 224, 324, 424, 522 :フォトレジストパターン
126, 226, 326, 426, 524 :コントロールゲート
128, 228, 328, 428, 526 :ゲートパターン
130, 230, 330, 430, 528 :スペーサ
132, 232, 332, 432, 530 :バッファ絶縁膜
134, 234, 334, 434, 532 : SAC窒化膜
136, 236, 336, 436, 534 :層間絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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