(57)【要約】      （修正有）【課題】発振回路のＭＯＳバラクタの容量値が直線的に変化する領域を有効活用する圧電発振器の提供。【解決手段】バラクタＤ１、Ｄ２のゲートに基準電圧Ｖｒｅｆを印加すると共に、バラクタＤ１、Ｄ２のバックゲートに抵抗切替部７の出力電圧を印加するように構成されているＶＣＸＯ１において、バラクタＤ１、Ｄ２は、端子間電圧ＶＢＧが略０Ｖのときを境にして端子間電圧ＶＢＧの変化に対して容量値が略一定値である領域と、容量値が変化する領域とを有するＣ−Ｖ特性を有すると共に、第１の基準電圧をＶｒｅｆ１が2009141459.tif 000011を満たすように構成した。【選択図】図１
2009141459.tif 000002
【特許請求の範囲】
【請求項１】
発振回路と、電圧生成回路とを備え、
前記発振回路が、圧電振動子と、該圧電振動子を励振させるための発振用増幅器と、ＭＯＳ型の第１の可変容量素子を有する可変容量回路と、前記可変容量素子の一方の端子に基準電圧を印加した構成と、前記第１可変容量素子のゲートが前記発振用増幅器の入力側または出力側の少なくともいずれかに接続され且つバックゲートが第１の容量素子を介して接地された構成、を備え、
前記電圧生成回路が、前記基準電圧より低電圧である第１の基準電圧が入力される第１の端子と、前記外部制御電圧が印加される第２の端子と、前記第１の端子と前記第２の端子との間に直列接続された複数の抵抗及び入力抵抗と、前記複数の抵抗の直列回路の一つの接続点を選択し制御電圧を出力させるために複数のスイッチから構成されたスイッチ回路網とを有する抵抗切替部を備え、
前記第１の可変容量素子は、前記ゲート−バックゲート間電圧が略０Ｖのときを境にして前記ゲート−バックゲート間電圧の変化に対して容量値が略一定値である領域と、容量値が変化する領域とを有するＣ−Ｖ特性を有すると共に、
基準電圧をＶｒｅｆ、第１の基準電圧をＶｒｅｆ１、前記外部制御電圧をＶＣ、前記複数の抵抗の抵抗値をＲ、前記入力抵抗の抵抗値をＲｉｎ、前記複数の抵抗の数をｍ、前記複数のスイッチにより選択した前記複数の抵抗の選択数をｎ、前記定電流の設定値をＩｏｆｆとしたとき、
前記第１の基準電圧が、
2009141459.tif 000010
を満たすことを特徴とする圧電発振器。
【請求項２】
前記可変容量回路は、ゲートが前記発振用増幅器の入力側または出力側の少なくともいずれかに接続され且つバックゲートが前記第１の容量素子を介して接地された第２の可変容量素子を備え、該第２の可変容量素子のゲートに前記基準電圧を印加すると共に、前記第２の可変容量素子のバックゲートに前記制御電圧を印加することを特徴とする請求項１に記載の圧電発振器。
【請求項３】
前記基準電圧から前記第１の基準電圧を生成する分圧抵抗回路を備えたことを特徴とする請求項１又は２に記載の圧電発振器。
【請求項４】
前記分圧抵抗回路は抵抗値が可変可能に構成されることを特徴とする請求項３に記載の圧電発振器。
【請求項５】
前記発振回路が該発振器回路の外部から入力される電圧制御により周波数制御される電圧制御圧電発振器であり、前記制御電圧が前記外部制御電圧に基づく電圧であることを特徴とする請求項１乃至４のいずれか１項に記載の圧電発振器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、周波数電圧制御機能を備えた圧電発振器に関するものである。
【背景技術】
【０００２】
従来の周波数電圧制御機能を備えた水晶発振器（以下、「ＶＣＸＯ」と称する）は、外部から印加される制御電圧によって、可変容量ダイオードやＭＯＳ型可変容量素子の端子間電圧を調整し、これら可変容量素子（バラクタ）の端子間容量値を制御することで所望の発振周波数を得るようにしていた。
ところで、上記したようなＶＣＸＯは、水晶振動子や可変容量素子、更にはその他の増幅回路等の電気的特性のバラツキの影響を受けて個体間で端子間電圧変化に対する周波数変化量（周波数感度）にバラツキがある。このため、個体間のバラツキを小さくするために、バラツキに応じて端子間電圧の調整を行うようにしていた。このようなバラツキを調整するには、ＶＣＸＯにゲインコントロールユニットを設けることが考えられる。ゲインコントロールユニットは、制御電圧の電圧利得を利用して所望の端子間電圧を発生するものであり、例えば、オペアンプにより構成される。
【０００３】
図１４は、特許文献１に開示されている従来のＶＣＸＯの回路構成を示した図である。
この図１４に示す従来のＶＣＸＯ５０は、所定の周波数で励振される水晶振動子５１と、この水晶振動子５１に電流を流して励振させる発振用増幅器５２と、電圧制御型の可変容量素子Ｄ１、Ｄ２と、発振用増幅器５２の出力端子と入力端子を接続して信号をフィードバックするフィードバック抵抗Ｒｆと、外部制御電圧ＶＣをゲインコントロールするゲインコントロール部５３と、ゲインコントロール部５３から出力されるゲインコントロール電圧ＶＡＦＣを可変容量素子Ｄ１、Ｄ２に印加する高抵抗素子ＲＡ、ＲＢと、容量素子として働くコンデンサＣＢ１、ＣＢ２、ＣＢ３と、コントロール電圧ＶＡＦＣを分圧する抵抗素子ＲＣ、ＲＤと、発振信号を外部に出力する出力バッファ部５４とを備える。
このようなＶＣＸＯ５０では、ＭＯＳ型の可変容量素子Ｄ１、Ｄ２を配置し、可変容量素子Ｄ１のゲートＧ１はコンデンサＣＢ１を介して発振用増幅器５２の入力側に接続され、また、可変容量素子Ｄ２のゲートＧ２はコンデンサＣＢ２を介して発振用増幅器５２の出力側に接続される。更に、可変容量素子Ｄ１のバックゲートＢ１と可変容量素子Ｄ２のバックゲートＢ２は接続されてコンデンサＣＢ３を介して接地される。また、ゲインコントロール部５３のコントロール電圧ＶＡＦＣは、高抵抗素子ＲＡを介して可変容量素子Ｄ１のゲート側Ｇ１に印加されると共に、高抵抗素子ＲＢを介して可変容量素子Ｄ２のゲートＧ２に印加される。更に、分圧抵抗素子ＲＣとＲＤを直列接続した回路の一端子を接地し、その他端子にゲインコントロール部５３のコントロール電圧ＶＡＦＣを印加するようにしている。分圧抵抗素子ＲＣとＲＤの接続点は、可変容量素子Ｄ１のバックゲートＢ１及び可変容量素子Ｄ２のバックゲートＢ２の接続点と接続するようにしている。
【特許文献１】特開２００６−３３０９２公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記図１４に示した従来のＶＣＸＯ５０は、電圧生成回路であるゲインコントロール部５３を構成するオペアンプなどの能動素子がノイズを発生することから、ゲインコントロール部５３が生成する電圧によってＶＣＸＯ５０の位相雑音特性を悪化させるという問題点があった。また能動素子が電力を消費し、配置のための面積を必要とすることから、ゲインコントロール部５３は消費電流が大きく且つ小型化が困難であるという問題点があった。
そこで、本出願人は、先行技術（特願２００６−２７５２９３）として、能動素子に起因するノイズの発生を防止することができる電圧生成回路を提案している。図１５は、本出願人が提案している電圧生成回路の構成を示した図である。
図１５に示す電圧生成回路ＧＥＮは、抵抗切替部ＲＳＷと電流供給部ＣＳＰとで構成されており、基準電圧Ｖｒｅｆ、外部制御電圧ＶＣ、外部制御電圧ＶＣと制御電圧ＶＡＦＣとの関係における傾きを規定する傾き信号ＳＬ１〜ＳＬ３、外部制御電圧ＶＣと制御電圧ＶＡＦＣとの関係におけるオフセット電圧Ｖｏｆｆを規定するためのオフセット電流Ｉｏｆｆを設定するオフセット電圧信号ＯＦ１〜ＯＦ２を備えており、オフセット電流Ｉｏｆｆと傾き信号ＳＬ１〜ＳＬ３、外部制御電圧ＶＣに基づいて制御電圧ＶＡＦＣを生成する。そして、この電圧生成回路で生成した制御電圧ＶＡＦＣを図示しない発振回路のバラクタに印加して発振周波数を可変するようにしている。
【０００５】
しかしながら、図１５に示した電圧生成回路においては、基準電圧Ｖｒｅｆ端子に基準電圧Ｖｒｅｆを印加しているため、外部制御電圧ＶＣ端子に印加される外部制御電圧ＶＣが基準電圧Ｖｒｅｆより高い場合、即ちＶＣ＞Ｖｒｅｆの場合は、制御電圧ＶＡＦＣが基準電圧Ｖｒｅｆよりも高くなるため、発振回路に設けられているＭＯＳバラクタのゲート−バックゲート（ＧＢ）間に負の電圧が印加され、場合によっては、ＭＯＳバラクタの容量値が直線的に変化する領域を有効活用できないおそれがあった。
また、仮に基準電圧Ｖｒｅｆを通常より高めにして制御電圧ＶＡＦＣと基準電圧Ｖｒｅｆとの電圧レベルが等しくならないように設定すると、外部制御電圧ＶＣのセンター電圧も高めになってしまうことから、電源電圧と外部制御電圧ＶＣのセンター電圧とのバランスが悪くなり、当該発振器が搭載されるセット側の外部制御電圧ＶＣの仕様（例えば、電圧レンジやセンター電圧等）とのマッチングが悪くなるおそれもあった。
本発明はこれらの点を鑑みたものであり、発振回路のＭＯＳバラクタの容量値が直線的に変化する領域を有効に活用できる圧電発振器を提供することを目的とする。またセット側の仕様とのマッチングを損なうことなく周波数制御特性の直線性を高めることができる圧電発振器を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するため、本発明の圧電発振器は、圧電振動子と、該圧電振動子を励振させるための発振用増幅器と、ゲートが前記発振用増幅器の入力側または出力側の少なくともいずれかに接続され且つバックゲートが第１の容量素子を介して接地された第１の可変容量素子を有する可変容量回路と、を備える発振回路と、基準電圧より低電圧である第１の基準電圧が入力される第１の端子と、前記外部制御電圧が印加される第２の端子と、前記第１の端子と前記第２の端子との間に直列接続された複数の抵抗及び入力抵抗と、前記複数の抵抗の直列回路の一つの接続点を選択し制御電圧を出力させるために複数のスイッチから構成されたスイッチ回路網と、を有する抵抗切替部と、前記複数の抵抗に電流を供給する電流供給部と、を備える電圧生成回路と、を備え、前記第１の可変容量素子のゲートに前記基準電圧を印加すると共に、前記第１の可変容量素子のバックゲートに前記制御電圧を印加するように構成された圧電発振器であって、前記第１の可変容量素子は、前記ゲート−バックゲート間電圧が略０Ｖのときに、前記第１の可変容量素子の容量値が略一定容量値から所定の傾斜で増加するようなＣＶ特性を有すると共に、基準電圧をＶｒｅｆ、第１の基準電圧をＶｒｅｆ１、前記外部制御電圧をＶＣ、前記複数の抵抗の抵抗値をＲ、前記入力抵抗の抵抗値をＲｉｎ、前記複数の抵抗の数をｍ、前記複数のスイッチにより選択した前記複数の抵抗の選択数をｎ、前記定電流の設定値をＩｏｆｆとしたとき、前記第１の基準電圧が、
2009141459.tif 000003
を満たすことを特徴とする。
本発明によれば、外部制御電圧ＶＣを可変した場合でも第１の可変容量素子のゲート−バックゲート間電圧が負の電圧になることがないので、第１の可変容量素子の容量変化が直線となる領域の中心を基準にして直線的に変化する範囲内に収まるので、第１の可変容量素子の容量値が直線的に変化する領域を有効活用することが可能になる。
また、制御電圧ＶＡＦＣと基準電圧Ｖｒｅｆとが等しくなることがないので、基準電圧Ｖｒｅｆを通常より高めに設定する必要が無い。従って、従来のように、電源電圧と外部制御電圧ＶＣのセンター電圧とのバランスが悪くなり、発振器が搭載されるセット側の外部制御電圧ＶＣの仕様とのマッチングが悪化することもない。
【０００７】
また本発明の圧電発振器は、可変容量回路は、ゲートが発振用増幅器の入力側または出力側の少なくともいずれかに接続され且つバックゲートが第１の容量素子を介して接地された第２の可変容量素子を備え、第２の可変容量素子のゲートに基準電圧を印加すると共に、第２の可変容量素子のバックゲートに制御電圧を印加することを特徴とする。
本発明によれば、外部制御電圧ＶＣを可変した場合でも第１及び第２の可変容量素子のゲート−バックゲート間電圧が負の電圧になることがないので、第１及び第２の可変容量素子の容量変化が直線となる領域の中心を基準にして直線的に変化する範囲内に収まるので、第１及び第２の可変容量素子の容量値が直線的に変化する領域を有効活用することが可能になる。
また、外部制御電圧ＶＣと基準電圧Ｖｒｅｆとが等しくなることがないので、基準電圧Ｖｒｅｆを通常より高めに設定する必要が無い。従って、従来のように、電源電圧と外部制御電圧ＶＣのセンター電圧とのバランスが悪くなり、発振器が搭載されるセット側の外部制御電圧ＶＣの仕様とのマッチングが悪化することもない。
【０００８】
また本発明の圧電発振器は、基準電圧から第１の基準電圧を生成する分圧抵抗回路を備えたことを特徴とする。本発明によれば、基準電圧を供給する電源が一つで済むという利点がある。
また本発明の圧電発振器は、分圧抵抗回路の抵抗値が可変可能に構成されることを特徴とする。本発明によれば、製造工程における可変容量素子のばらつきを容易に調整することができる。
【０００９】
また本発明の圧電発振器は、発振回路が該発振器回路の外部から入力される電圧制御により周波数制御される電圧制御圧電発振器であり、制御電圧が外部制御電圧に基づく電圧であることを特徴とする。本発明によれば、従来のように電圧生成回路に能動素子を使用していないので、能動素子に起因するノイズの抑制することができ、圧電発振器の位相雑音特性を改善することができる。また、低消費電力化や、ＩＣチップの小型化を図ることが可能になる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の圧電発振器の実施形態について説明する。
図１は、本発明の実施形態に係るＶＣＸＯの回路構成を示した図である。
この図１に示すＶＣＸＯ１は、発振回路２と電圧生成回路３とにより構成される。
発振回路２は、水晶振動子Ｘ、発振用増幅器４、出力バッファ５、可変容量回路を構成する可変容量素子（以下、単に「バラクタ」と称する）Ｄ１、Ｄ２、抵抗Ｒｆ、高抵抗ＲＡ、ＲＢ、容量素子であるキャパシタＣＢ１、ＣＢ２、ＣＢ３、入力抵抗ＲＣを備える。
発振用増幅器４は、水晶振動子Ｘを励振させるための発振用の増幅器であり、その入力端子及び出力端子の間には発振用増幅器４の出力を入力側にフィードバックする抵抗Ｒｆを接続し、発振用増幅器４の出力端子には出力バッファ５を接続する。出力バッファ５の出力側は出力端子ｔ１に接続する。また発振用増幅器４の入力端子及び出力端子にはそれぞれキャパシタＣＢ１、ＣＢ２の一端子を接続し、これらキャパシタＣＢ１、ＣＢ２の他端子の間に水晶振動子Ｘを接続する。従って、発振用増幅器４は水晶振動子Ｘに対して並列に接続されていることになる。
更に、水晶振動子Ｘには直列に接続した交流阻止用の高抵抗ＲＡ、ＲＢを並列に接続する。高抵抗ＲＡ、ＲＢの接続点には電圧生成回路３を介して基準電圧Ｖｒｅｆが印加されている。この基準電圧Ｖｒｅｆは、高抵抗ＲＡ、ＲＢを介してそれぞれのバラクタＤ１、Ｄ２の各ゲートＧ１、Ｇ２にゲート電圧として印加される。また、バラクタＤ１のゲートＧ１はキャパシタＣＢ１を介して発振用増幅器４の入力側に接続され、バラクタＤ２のゲートＧ２はキャパシタＣＢ２を介して発振用増幅器４の出力側に接続されている。
バラクタＤ１、Ｄ２は、ＭＯＳ型バラクタにより構成される。バラクタＤ１、Ｄ２の各バックゲートＢ１、Ｂ２は、キャパシタＣＢ３を介して接地電位ＧＮＤに接続する。また、バックゲートＢ１、Ｂ２には、入力抵抗ＲＣを介して電圧生成回路３から制御電圧ＶＡＦＣが印加されている。
【００１１】
電圧生成回路３は、電流供給回路６、抵抗切替部７、及び分圧抵抗回路９により構成される。
また電圧生成回路３には入力端子ｔ２を介して基準電圧Ｖｒｅｆ、入力端子ｔ３を介して図示しない外部機器から外部制御電圧ＶＣがそれぞれ入力される。また入力端子ｔ４、ｔ５を介して図示しない外部機器からオフセット信号Ｄ０、Ｄ１が入力される。オフセット信号Ｄ０、Ｄ１は、後述する抵抗切替部７から電流供給回路６に流れ込むオフセット電流Ｉｏｆｆを制御するための信号である。
抵抗切替部７の入力端子ｔ２１には、分圧抵抗回路９により基準電圧Ｖｒｅｆを分圧した第１の基準電圧Ｖｒｅｆ１が入力され、入力端子ｔ２２には、入力端子ｔ３を介して外部制御電圧ＶＣが入力される。
分圧抵抗回路９は、可変可能な抵抗ＶＲ１、抵抗ＶＲ２との直列回路により構成され、基準電圧Ｖｒｅｆを抵抗ＶＲ１、ＶＲ２により分圧して出力する。
また、抵抗切替部７には、後述するように、入力される外部制御電圧ＶＣと出力する制御電圧ＶＡＦＣとの関係における傾きを規定する傾き信号ＳＬ１〜ＳＬ３が入力されており、これらのオフセット信号Ｄ０、Ｄ１、傾き信号ＳＬ１〜ＳＬ３、及び外部制御電圧ＶＣに応じた制御電圧ＶＡＦＣを生成して出力する。
【００１２】
電流供給回路６は、例えば、ＮＭＯＳトランジスタＳ３、Ｓ４、Ｓ５、ＰＭＯＳトランジスタＳ６、Ｓ７からなるカレントミラー回路、開閉スイッチからなるスイッチＳ３ａ、Ｓ３ｂ、Ｓ４ａ、Ｓ４ｂ、２つのインバータＩＮ１、ＩＮ２、及び電流源８により構成される。ＮＭＯＳトランジスタＳ３、Ｓ４は、例えば、ＮＭＯＳトランジスタＳ５に対して、トランジスタを構成する半導体素子のゲート幅又はゲート長が異なるように構成されており、これによりＮＭＯＳトランジスタＳ３に流れる電流ｉ１とＮＭＯＳトランジスタＳ４に流れる電流ｉ２の電流値がＮＭＯＳトランジスタＳ５に流れるドレイン電流に対してある一定の比率となるように構成されている。例えば、ＮＭＯＳトランジスタＳ４を流れる電流ｉ２の電流値は、ＮＭＯＳトランジスタＳ５のドレイン電流の２倍であり、またＮＭＯＳトランジスタＳ３を流れる電流ｉ１の電流値はＮＭＯＳトランジスタＳ５のドレイン電流の等倍に設定されている。
【００１３】
ＮＭＯＳトランジスタＳ３は、そのドレインが抵抗切替部７に接続され、そのソースがＧＮＤに接地されている。またＮＭＯＳトランジスタＳ３のゲートにはスイッチＳ３ａ、Ｓ３ｂの一端子がそれぞれ接続されている。スイッチＳ３ｂの他端子はＧＮＤに接地されている。スイッチＳ３ａの他端子にはＮＭＯＳトランジスタＳ５のゲートが接続する。
更にＮＭＯＳトランジスタＳ５のドレインにはカレントミラー回路を構成するＰＭＯＳトランジスタＳ７のドレインを接続する。
これにより、スイッチＳ３ａをＯＮすると共にスイッチＳ３ｂをＯＦＦした状態のときＰＭＯＳトランジスタＳ６とＰＭＯＳトランジスタＳ７および電流源８によってＮＭＯＳトランジスタＳ３にはＮＭＯＳトランジスタＳ５のドレイン電流と等しい値のドレイン電流が流れる。
スイッチＳ３ａはオフセット信号Ｄ０をインバータＩＮ１により反転した反転信号によってオン／オフが制御される。またスイッチＳ３ｂはオフセット信号Ｄ０によりオン／オフが制御される。従って、例えば、オフセット信号Ｄ０が「０」の場合、スイッチＳ３ａがオン、スイッチＳ３ｂがオフになり、ＮＭＯＳトランジスタＳ３が導通して電流ｉ１が流れる。これに対して、オフセット信号Ｄ０が「１」の場合は、スイッチＳ３ａがオフ、スイッチＳ３ｂがオンになり、ＮＭＯＳトランジスタＳ３は非導通になって電流ｉ１は流れない。
【００１４】
一方、ＮＭＯＳトランジスタＳ４は、そのドレインが抵抗切替部７に接続され、そのソースがＧＮＤに接地されている。またＮＭＯＳトランジスタＳ４のゲートにはスイッチＳ４ａ、Ｓ４ｂの一端子がそれぞれ接続されている。スイッチＳ４ａの他端子にはＮＭＯＳトランジスタＳ５のゲートが接続する。スイッチＳ４ｂの他端子はＧＮＤに接地されている。これにより、スイッチＳ４ａをＯＮすると共にスイッチＳ４ｂをＯＦＦした状態のときにＰＭＯＳトランジスタＳ６とＰＭＯＳトランジスタＳ７および電流源８によってＮＭＯＳトランジスタＳ４にはＮＭＯＳトランジスタ５のドレイン電流の２倍の値のドレイン電流が流れる。
スイッチＳ４ａはオフセット信号Ｄ１をインバータＩＮ２により反転した反転信号によってオン／オフが制御される。またスイッチＳ４ｂはオフセット信号Ｄ１によりオン／オフが制御される。従って、例えば、オフセット信号Ｄ１が「０」の場合、スイッチＳ４ａがオン、スイッチＳ４ｂがオフになり、ＮＭＯＳトランジスタＳ４が導通して電流ｉ２が流れる。これに対して、オフセット信号Ｄ１が「１」の場合は、スイッチＳ４ａがオフ、スイッチＳ４ｂがオンになり、ＮＭＯＳトランジスタＳ４は非導通になって電流ｉ２は流れない。
従って、このように電流供給回路６を構成した場合、例えば、オフセット信号Ｄ０が「０」、オフセット信号Ｄ１が「１」のときは、ＮＭＯＳトランジスタＳ３を流れる電流ｉ１によってオフセット電流Ｉｏｆｆが決定される。一方、オフセット信号Ｄ０、Ｄ１が共に「０」のときは、ＮＭＯＳトランジスタＳ３を流れる電流ｉ１とＮＭＯＳトランジスタＳ４を流れる電流ｉ２とによってオフセット電流Ｉｏｆｆが決定されることになる。
【００１５】
図２は図１に示した抵抗切替部７の回路構成を示した図である。
抵抗切替部７は、抵抗ストリング型Ｄ／Ａ変換部であり、入力抵抗ＲＩＮ、抵抗Ｒ１〜Ｒ７、スイッチＳＷＡ０〜ＳＷＡ７、スイッチＳＷＢ０〜ＳＷＢ３、スイッチＳＷＣ０、ＳＷＣ１、及びインバータＩＮＡ、ＩＮＢ、ＩＮＣを備える。
入力端子ｔ２１には、基準電圧Ｖｒｅｆを分圧抵抗ＶＲ１、ＶＲ２（図１参照）により分圧した第１の基準電圧Ｖｒｅｆ１が入力され、入力端子ｔ２２には外部制御電圧ＶＣとして、例えば、０〜２．５Ｖの電圧が入力される。なお、出力端子ｔ２３からは第２の基準電圧Ｖｒｅｆ２、出力端子ｔ２４からは制御電圧ＶＡＦＣが出力される。
また入力端子ｔ２５、ｔ２６、ｔ２７には、図示しない外部機器から３ビットの傾き信号ＳＬ１、ＳＬ２、ＳＬ３が入力される。
抵抗Ｒ１〜Ｒ７は、入力端子ｔ２１と出力端子ｔ２３（入力抵抗ＲＩＮと抵抗Ｒ１との接続点）との間に直列接続されている。なお、抵抗Ｒ１〜Ｒ７の抵抗値は同一とする。
入力抵抗ＲＩＮは、入力端子ｔ２２と出力端子ｔ２３との間に設けられており、その抵抗値は抵抗Ｒ１〜Ｒ７の抵抗値に比較して大きい値とされる。
【００１６】
スイッチＳＷＡ０〜ＳＷＡ７は、ＮＭＯＳトランジスタからなり、例えば、スイッチＳＷＡ０のドレインは、抵抗Ｒ１の一端子に接続され、スイッチＳＷＡ１のドレインは、抵抗Ｒ１の他端子（抵抗Ｒ２との接続側）に接続され、スイッチＳＷＡ０のソースとスイッチＳＷＡ１のソースは接続点ＣＰ１において接続されている。
同様にスイッチＳＷＡ２のドレインは抵抗Ｒ２の他端子（抵抗Ｒ３との接続側）、スイッチＳＷＡ３のドレインは抵抗Ｒ３の他端子（抵抗Ｒ４との接続側）にそれぞれ接続され、これらスイッチＳＷＡ２、ＳＷＡ３のソース同士が接続点ＣＰ２において接続されている。またスイッチＳＷＡ４のドレインは抵抗Ｒ４の他端子（抵抗Ｒ５との接続側）、スイッチＳＷＡ５のドレインは抵抗Ｒ５の他端子（抵抗Ｒ５との接続側）にそれぞれ接続され、これらスイッチＳＷＡ４、ＳＷＡ５のソース同士が接続点ＣＰ３において接続されている。さらにスイッチＳＷＡ６のドレインは抵抗Ｒ６の他端子（抵抗Ｒ７との接続側）、スイッチＳＷＡ７のドレインは抵抗Ｒ７の他端子にそれぞれ接続され、これらスイッチＳＷＡ６、ＳＷＡ７のソース同士が接続点ＣＰ４において接続されている。
そして、これらスイッチＳＷＡ０、ＳＷＡ２、ＳＷＡ４、ＳＷＡ６のゲートには、入力端子ｔ２５を介して傾き信号ＳＬ１が印加されていると共に、スイッチＳＷＡ１、ＳＷＡ３、ＳＷＡ５、ＳＷＡ７のゲートには、インバータＩＮＡにより反転された反転傾き信号ＳＬ１１が印加されている。
【００１７】
スイッチＳＷＢ０〜ＳＷＢ３もまたＮＭＯＳトランジスタからなり、例えば、スイッチＳＷＢ０のドレインは接続点ＣＰ１、スイッチＳＷＢ１のドレインは接続点ＣＰ２にそれぞれ接続され、スイッチＳＷＢ０、ＳＷＢ１の各ソース同士が接続点ＣＰ５において接続されている。またスイッチＳＷＢ２のドレインは接続点ＣＰ３、スイッチＳＷＢ３のドレインは接続点ＣＰ４にそれぞれ接続され、スイッチＳＷＢ２、ＳＷＢ３のソース同士が接続点ＣＰ６において接続されている。さらに、スイッチＳＷＢ０、ＳＷＢ２のゲートには、入力端子ｔ２６を介して傾き信号ＳＬ２が印加されると共に、スイッチＳＷＢ１、ＳＷＢ３のゲートには、インバータＩＮＢにより反転された反転傾き信号ＳＬ２１が印加されている。
スイッチＳＷＣ０、ＳＷＣ１もまたＮＭＯＳトランジスタからなり、スイッチＳＷＣ０のドレインは接続点ＣＰ５、スイッチＳＷＣ１のドレインは接続点ＣＰ６にそれぞれ接続され、スイッチＳＷＣ０、ＳＷＣ１のソース同士が接続点ＣＰ７、即ち、制御電圧ＶＡＦＣを出力する出力端子ｔ２４に接続されている。また、スイッチＳＷＣ０のゲートには、入力端子ｔ２７を介して傾き信号ＳＬ３が印加されると共に、スイッチＳＷＣ１のゲートには、インバータＩＮＣにより反転された反転傾き信号ＳＬ３１が印加されている。
【００１８】
このように構成される抵抗切替部７は、傾き信号ＳＬ１、ＳＬ２、ＳＬ３により、抵抗Ｒ１〜Ｒ７の中から所望の抵抗を選択することができる。例えば、傾き信号ＳＬ１＝「１」、傾き信号ＳＬ２＝「０」、傾き信号ＳＬ３＝「１」であるとき、傾き信号ＳＬ１＝「１」により、スイッチＳＷＡ０、ＳＷＡ２、ＳＷＡ４、ＳＷＡ６がオン（導通）、傾き信号ＳＬ２＝「０」により、スイッチＳＷＢ１、ＳＷＢ３がオン（導通）、傾き信号ＳＬ３＝「１」により、スイッチＳＷＣ０がオン（導通）になる。この場合、点Ｐ２が選択される。
また、抵抗切替部７の抵抗Ｒ１〜Ｒ７は、第１の基準電圧Ｖｒｅｆ１と、点Ｐ０での電圧（以下、「電圧ＶＰ０」という）との差電圧［Ｖｒｅｆ１−ＶＰ０］を７等分する。ここで、第１の基準電圧Ｖｒｅｆ１は固定電圧であるのに対して、電圧ＶＰ０は、重ね合わせの定理により、可変である外部制御電圧ＶＣ及び可変であるオフセット電流Ｉｏｆｆにより決定されることから可変電圧となる。
また、抵抗Ｒ１〜Ｒ７の抵抗値Ｒとし、抵抗Ｒ１〜Ｒ７の合成抵抗値を７Ｒ、入力抵抗ＲＩＮの抵抗値をＲｉｎとすると、第１の基準電圧Ｖｒｅｆ１から外部制御電圧ＶＣに引き込む、もしくは掃き出される電流の電流値は（（Ｖｒｅｆ１−ＶＣ）／（７Ｒ＋Ｒｉｎ））となる。
抵抗Ｒ１〜Ｒ７のうち、ｎ個の抵抗が傾き信号ＳＬ１〜ＳＬ３により選択されていると想定すると、点Ｐ７−ｎ（以下、電圧ＶＰ（７ｎ）という）における電圧（第１の電圧）は、下記式１で与えられる。
（Ｖｒｅｆ１＋ｎ×Ｒ×（ＶＣ−Ｖｒｅｆ１）／（６Ｒ＋Ｒｉｎ））・・（式１）
また、第１の基準電圧Ｖｒｅｆ１を基準としたときの電圧ＶＰ（７−ｎ）におけるオフセット電圧Ｖｏｆｆ（第２の電圧）は、ｎ個の抵抗の合計抵抗値（ｎ×Ｒ）と電流供給回路６からの定電流であるオフセット電流Ｉｏｆｆの電流値との乗算によって、下記式２で与えられる。
（−ｎ×Ｒ×Ｉｏｆｆ）・・（式２）
【００１９】
なお、式２では電流供給回路６によって第１の基準電圧Ｖｒｅｆ１から電流を引き込むことからマイナス記号が付されている。
この結果、電圧ＶＰ（７−ｎ）は、第１の電圧と第２の電圧をそれぞれ加算した電圧となる。
さらに、上記したように傾き信号ＳＬ１＝「１」、傾き信号ＳＬ２＝「０」、傾き信号ＳＬ３＝「１」であり、抵抗Ｒ１〜Ｒ７のうち、抵抗Ｒ３〜Ｒ７が選択されているとすると、抵抗切替部７は第３の電圧として、
（Ｖｒｅｆ１＋５×Ｒ×（ＶＣ−Ｖｒｅｆ１）／（７Ｒ＋Ｒｉｎ））＋（Ｖｒｅｆ１＋（−５×Ｒ×Ｉｏｆｆ））を制御電圧ＶＡＦＣとして出力端子ｔ２４から出力する。
【００２０】
以上の説明からわかるように、電圧生成回路３は、入力される外部制御電圧ＶＣと出力する制御電圧ＶＡＦＣとの関係を、傾き信号ＳＬ１、ＳＬ２、ＳＬ３と、オフセット信号Ｄ０、Ｄ１とにより変えることができる。即ち、傾き信号ＳＬ１、ＳＬ２、ＳＬ３により、抵抗Ｒ１〜Ｒ７のうち所望する抵抗を選択し、その結果、図３に示すように外部制御電圧ＶＣと制御電圧ＶＡＦＣとの関係における「傾き」を変えることができる。
また、オフセット信号Ｄ０、Ｄ１により、オフセット電流Ｉｏｆｆの大きさを変えることで、図４に示すように外部制御電圧ＶＣと制御電圧ＶＡＦＣとの関係におけるオフセット電圧Ｖｏｆｆの大きさを変えることができる。つまり、電圧生成回路３は、傾き信号ＳＬ１、ＳＬ２、ＳＬ３、及びオフセット信号Ｄ０、Ｄ１を変えることで、外部制御電圧ＶＣと制御電圧ＶＡＦＣとの関係を図５に示すように変えることができる。
このように構成すれば、電圧生成回路３にオペアンプ等の能動素子を用いることなく、外部制御電圧ＶＣと制御電圧ＶＡＦＣとの関係における「傾き」及び「オフセット電圧」を変えることができるので、従来のような発振回路２の位相雑音特性の悪化を回避することができる。また比較的消費電力が大きいオペアンプが不要になるため低消費電力化を図ることが可能になる。さらにオペアンプ用のトランジスタ素子や位相補償用のキャパシタも不要になるので、ＩＣチップの小型化を図ることが可能になる。
【００２１】
図６は、本実施形態のＶＣＸＯ１の抵抗切替部７に第１の基準電圧Ｖｒｅｆ１を入力したときのＭＯＳ型バラクタのＣ−Ｖ特性を示した図であり、縦軸に容量値（Ｃ）、横軸にゲート−バックゲート端子間電圧（以下、端子間電圧と称する）ＶＧＢの印加電圧値（Ｖ）が示されている。
端子間電圧ＶＧＢを直線的に変化させると、ＭＯＳ型バラクタの容量値（ＣＭ）は図６に示すように変化する。すなわち、ＭＯＳ型バラクタは、端子間電圧ＶＧＢが略０Ｖのときを境にマイナス電位になると、容量値（ＣＭ）が所定の電位から略一定の容量となり、電圧変化に対して容量変化がほとんど無くなる。一方、端子間電圧ＶＧＢが所定のプラス電位になると、電位の上昇と共に容量値（ＣＭ）が増加し、その後、端子間電圧ＶＧＢが所定の電位に達すると再び略一定の容量となり電圧変化に対して容量変化がほとんど無くなるＣ−Ｖ特性を有する。
ここで、容量値（ＣＭ）が直線的に変化（増加）するときのＭＯＳ型バラクタＤ１、Ｄ２の端子間電圧ＶＧＢ（ＶＧＢ１−ＶＧＢ２）領域（直線領域Ｅ）内でＭＯＳ型バラクタＤ１、Ｄ２の端子間電圧ＶＧＢを制御すると、容量値（ＣＭ）が直線的に大きく変化するため、周波数変化を直線的に大きくすることができる。
そこで、本実施形態のＶＣＸＯ１では、外部制御電圧ＶＣのセンター電圧ＶｃｅｎにおけるＭＯＳ型バラクタの端子間電圧ＶＧＢ０がバラクタＤ１、Ｄ２のＣ−Ｖ特性の直線領域Ｅの中心付近となるよう抵抗切替部７に入力する第１の基準電圧Ｖｒｅｆ１をＶＣＸＯ１の基準電圧Ｖｒｅｆよりも、例えば、０．６Ｖ程度低くした。なお、外部制御電圧ＶＣのセンター電圧Ｖｃｅｎとは、制御電圧ＶＡＦＣの傾きを変えて外部制御電圧ＶＣを変化させた場合に、必ず制御電圧ＶＡＦＣ＝第１の基準電圧Ｖｒｅｆ１（例えば、１．２Ｖ）となるときの外部制御電圧である。オフセット電流Ｉｏｆｆ＝Ｉ０（０Ａ）のときにはＶｃｅｎ＝Ｖｒｅｆ１となり、オフセット電流Ｉｏｆｆ＝Ｉ３のときは、Ｖｃｅｎ＞Ｖｒｅｆ１となる。
【００２２】
図７は、本実施形態のＶＣＸＯ１の抵抗切替部７に第１の基準電圧Ｖｒｅｆ１を入力したときの外部制御電圧ＶＣと制御電圧ＶＡＦＣとの関係を示した図である。
ここで、ＶＣＸＯ１の電源電圧ＶＤＤ＝２．５Ｖ、基準電圧Ｖｒｅｆ＝１．８Ｖ、第１の基準電圧Ｖｒｅｆ１＝１．２Ｖ、外部制御電圧ＶＣ＝０〜２．５Ｖ、オフセット電流Ｉｏｆｆ＝Ｉ０（０Ａ）、Ｉ３とした場合、抵抗切替部７からは、図７に示すよう制御電圧ＶＡＦＣが出力され、制御電圧ＶＡＦＣの電圧レベルは外部制御電圧ＶＣ＝０〜２．５Ｖの範囲内において基準電圧Ｖｒｅｆ（１．８Ｖ）より低くなる。つまり、外部制御電圧ＶＣを可変可能範囲（例えば、０Ｖ〜２．５Ｖ）において可変した場合でも、バラクタＤ１、Ｄ２の端子間電圧ＶＧＢが負の電圧になることがない。
従って、バラクタＤ１、Ｄ２の容量変化が直線となる直線領域Ｅの中心（例えば、０．６Ｖ）を基準にしてバラクタＤ１、Ｄ２の直線領域Ｅ内に収まり、ＭＯＳバラクタＤ１、Ｄ２の容量値が直線的に変化する領域を有効活用することが可能になる。
また、制御電圧ＶＡＦＣは基準電圧Ｖｒｅｆより低い電圧になるので、例えば、基準電圧Ｖｒｅｆを通常より高めに設定する必要が無い。従って、従来のように、電源電圧と外部制御電圧ＶＣのセンター電圧とのバランスが悪くなり、発振器が搭載されるセット側の外部制御電圧ＶＣの仕様とのマッチングが悪化するといったこともない。
【００２３】
一方、本発明との比較例として、本実施形態のＶＣＸＯ１の抵抗切替部７に基準電圧Ｖｒｅｆを入力したときの外部制御電圧ＶＣと制御電圧ＣＡＦＣとの関係を図９に示す。オフセット電流Ｉｏｆｆ＝Ｉ０（０Ａ）の場合について言えば、外部制御電圧ＶＣのセンター電圧Ｖｃｅｎと基準電圧Ｖｒｅｆはともに１．８Ｖと等しくなるため、図８に示すように、ＶＣＸＯ１の抵抗切替部７に基準電圧Ｖｒｅｆを入力した場合は、外部制御電圧ＶＣのセンター電圧ＶｃｅｎにおけるＭＯＳ型バラクタの端子間電圧ＶＧＢ０は略０Ｖ付近になる。
従って、外部制御電圧ＶＣを可変可能範囲において可変した場合は、バラクタＤ１、Ｄ２の端子間電圧ＶＧＢが負の電圧になり、ＭＯＳバラクタＤ１、Ｄ２の容量値が直線的に変化する直線領域Ｅが有効活用できないことがわかる。
【００２４】
また本実施形態のＶＣＸＯ１においては、抵抗切替部７に入力する第１の基準電圧Ｖｒｅｆ１を調整可能にするため、分圧抵抗回路９を可変可能な分圧抵抗ＶＲ１、ＶＲ２を直列に接続して構成するようにした。なお、分圧抵抗ＶＲ１、ＶＲ２は少なくとも何れか一方が可変可能な抵抗で有ればよい。
これは、例えば、ＶＣＸＯ１の主要な回路をＩＣにより製造する際に、製造工程のばらつき等でＭＯＳバラクタＤ１、Ｄ２の酸化膜の厚みが変動し、ＭＯＳバラクタＤ１、Ｄ２のしきい値電圧が変動した場合、例えば、図１０に示すようにＭＯＳバラクタＤ１、Ｄ２のＣ−Ｖ特性が電圧軸（横軸）方向にシフトするが、本実施形態のように分圧抵抗回路９を構成しておけば、分圧抵抗回路９の抵抗ＶＲ１または抵抗ＶＲ２の何れか一方又は両方を可変して、抵抗切替部７に入力する第１の基準電圧Ｖｒｅｆ１を変化させることができるので、図１１に示すように、膜厚の変動による電圧シフト分を打ち消すようにＶｒｅｆ１を調整することが可能になり、ＩＣの製造工程におけるばらつきに起因するＶＣＸＯの周波数制御特性の直線性を容易に調整することができる。例えば、ＩＣの酸化膜圧が厚めに仕上がって、しきい値電圧が高くなり、ＭＯＳバラクタのＣ−Ｖ特性が電圧軸方向に−０．１Ｖシフトした場合は、そのシフト分を消すようにＶｒｅｆ１を＋０．１Ｖ高めに設定すればよい。
【００２５】
以下、本実施形態のＶＣＸＯ１を具体的に説明する。
ここでは、分圧抵抗をＶＲ１、ＶＲ２、基準電圧をＶｒｅｆ、第１の基準電圧をＶｒｅｆ１、外部制御電圧をＶＣ、制御電圧をＶＡＦＣ、複数の抵抗の抵抗値をＲ、入力抵抗の抵抗値をＲｉｎ、複数の抵抗の数をｍ、複数のスイッチにより選択した複数の抵抗の選択数をｎ、定電流の設定値をＩｏｆｆ、ゲート−バックゲート間電圧（端子間電圧）をＶＧＢとする。
この場合、第１の基準電圧Ｖｒｅｆ１は、下記の式３により求めることができる。
2009141459.tif 000004
一方、制御電圧ＶＡＦＣは、下記の式４により求めることができる。
2009141459.tif 000005
ここで、ＶＧＢ＝Ｖｒｅｆ−ＶＡＦＣであるから、ＶＡＦＣ＝Ｖｒｅｆ−ＶＧＢを上記式４に代入して変形すると、
2009141459.tif 000006
と表すことができる。
【００２６】
次に、上記式６において、ＶＧＢ≧０を満たすようにＶｒｅｆ１とＲ１〜Ｒ７の抵抗値を選定する。
即ち、
2009141459.tif 000007
となる。
そして、上記式７を変形すると、電圧Ｖｒｅｆ１を下記の式８のよう示すことができる。
2009141459.tif 000008
【００２７】
なお、バラクタＤ１、Ｄ２の容量変化の直線領域Ｅの中心における端子間電圧ＶＧＢをＶＧＢ０とすると、Ｖｒｅｆ１＝Ｖｒｅｆ−ＶＧＢ０となるのが好ましい。すなわち、上記式６におけるＶｒｅｆ−Ｖｒｅｆ１は、バラクタＤ１、Ｄ２の容量変化の直線領域Ｅの中心のバイアス点ＶＧＢ０を表している。
【００２８】
一例として、Ｖｄｄ＝２．５Ｖ、Ｖｒｅｆ＝１．８Ｖ、ＶＲ１＝６０ｋΩ、ＶＲ２＝１２０ｋΩ、第１の基準電圧Ｖｒｅｆ１＝１．２Ｖ、ＶＣ＝０〜２．５Ｖ、抵抗切り替えビット数を３ビットとして抵抗Ｒの総数ｍ＝６、抵抗Ｒ１〜Ｒ７の抵抗値Ｒ＝３０ｋΩ、Ｉｏｆｆ＝０Ａとした場合を考える。
この場合、ＶＣＸＯ１の外部制御電圧ＶＣに対する各部の特性は図１２に示すようになる。すなわち、外部制御電圧ＶＣに対する外部入力電流Ｉ＿ＶＣは図１２（ａ）、外部制御電圧ＶＣに対する制御電圧ＶＡＦＣは図１２（ｂ）、外部制御電圧ＶＣに対する端子間電圧ＶＧＢは図１２（ｃ）に示すようになる。
【００２９】
また、ｍＲ＝１８０ｋΩであり、選択抵抗の数ｎが最大になったときはｎ＝６でｎＲ＝１８０ｋΩとなる。
上記式６を用いて外部入力制御電圧ＶＣ＝０Ｖの時のバラクタＤ１、Ｄ２の端子間電圧ＶＧＢは、下記式９のように計算できる。
また、上記式６を用いて外部入力制御電圧ＶＣ＝２．５Ｖの時のバラクタＤ１、Ｄ２の端子間電圧ＶＧＢは、下記式１０のように計算できる。
2009141459.tif 000009
【００３０】
このように本実施形態のＶＣＸＯ１は、水晶振動子Ｘと、この水晶振動子Ｘを励振させるための発振用増幅器４と、ゲートが発振用増幅器４の入力側または出力側の少なくともいずれかに接続され且つバックゲートがコンデンサＣＢ３を介して接地されたバラクタＤ１、Ｄ２を有する可変容量回路とを有する発振回路２を備える。また基準電圧Ｖｒｅｆが入力される入力端子ｔ２と、外部制御電圧ＶＣが印加される入力端子ｔ３と、入力端子ｔ２と入力端子ｔ３との間に直列接続された複数の抵抗Ｒ１〜Ｒ７及び入力抵抗ＲＩＮと、複数の抵抗Ｒ１〜Ｒ７の直列回路の一つの接続点を選択し制御電圧ＶＡＦＣを出力させるために複数のスイッチから構成されたスイッチ回路網と、を有する抵抗切替部７と、入力端子ｔ３に入力される基準電圧Ｖｒｅｆを分圧して抵抗切替部７に第１の基準電圧Ｖｒｅｆ１を入力する分圧抵抗回路８と、複数の抵抗Ｒ１〜Ｒ７に電流を供給する電流供給部６と、を有する電圧生成回路３を備える。そして、バラクタＤ１、Ｄ２のゲートに基準電圧Ｖｒｅｆを印加すると共に、バラクタＤ１、Ｄ２のバックゲートに抵抗切替部７の出力電圧を印加するように構成されている。
そのうえで、バラクタＤ１、Ｄ２は、端子間電圧ＶＢＧが略０Ｖのときを境にして端子間電圧ＶＢＧの変化に対して容量値が略一定値である領域と、容量値が変化する領域とを有するＣ−Ｖ特性を有すると共に、第１の基準電圧をＶｒｅｆ１が上記式８を満たすようにした。
【００３１】
このように構成すれば、外部制御電圧ＶＣを可変した場合でもバラクタＤ１、Ｄ２の端子間電圧ＶＢＧが負の電圧になることがないので、バラクタＤ１、Ｄ２の容量変化が直線となる領域の中心を基準にして直線的に変化する範囲内に収まるので、バラクタＤ１、Ｄ２の容量値が直線的に変化する領域を有効活用することが可能になる。
また、制御電圧ＶＡＦＣと基準電圧Ｖｒｅｆとが等しくなることがないので、基準電圧Ｖｒｅｆを通常より高めに設定する必要が無い。従って、従来のように、電源電圧と外部制御電圧ＶＣのセンター電圧とのバランスが悪くなり、発振器が搭載されるセット側の外部制御電圧ＶＣの仕様とのマッチングが悪化することもない。
【００３２】
また、ＶＣＸＯ１においては、抵抗切替部７に入力する第１の基準電圧Ｖｒｅｆ１を任意に調整可能であるため、分圧抵抗回路８を可変可能な分圧抵抗ＶＲ１、ＶＲ２により構成したことで、バラクタＤ１、Ｄ２の製造工程における特性のばらつきを容易に調整することができる。さらに、ＶＣＸＯ１においては、基準電圧Ｖｒｅｆから第１の基準電圧Ｖｒｅｆ１を生成する分圧抵抗回路９を備えたことで、基準電圧を供給する電源が一つで済むという利点がある。
【００３３】
なお、本実施形態では、基準電圧Ｖｒｅｆを分圧抵抗ＶＲ１、ＶＲ２により分圧して第１の基準電圧Ｖｒｅｆ１を生成するようにしているが、これはあくまでも一例であり、第１の基準電圧Ｖｒｅｆ１は外部から入力するように構成してもよい。
【００３４】
また、これまで説明した本実施形態では発振回路２としてＣＭＯＳ発振回路を例に挙げて説明したが、これはあくまでも一例であり、発振回路２は以下のように構成することも可能である。
図１３は、本実施形態の圧電発振器に適用可能な発振回路の他の回路構成を示した図であり、（ａ）はコルピッツ型の発振回路、（ｂ）はピアース型の発振回路の回路構成を示した図である。なお、図１と同一部品には同一符号を付して説明は省略する。
図１３（ａ）に示すコルピッツ型の発振回路は、発振用増幅器であるトランジスタＱ１１のベースに水晶振動子Ｘの一端子が接続されていると共に、抵抗Ｒ１１、Ｒ１２から成るベースバイアス回路が接続され、更にベースと接地との間に負荷容量の一部を担うコンデンサＣ１１、Ｃ１２との直列回路が接続されている。そして、この直列回路の接続中点がトランジスタＱ１１のエミッタと抵抗Ｒ１３との接続点に接続される。またトランジスタＱ１１のコレクタがコレクタ抵抗Ｒ１４を介して電源Ｖｃｃに接続する。
水晶振動子Ｘの他端子には、基準電圧Ｖｒｅｆを印加する。可変容量回路はバラクタＤ１により構成されており、バラクタＤ１のゲートＧ１は水晶振動子Ｘを介してトランジスタＱ１１の入力側（ベース）に接続される。バラクタＤ１のバックゲートＢ１はキャパシタＣＢ３を介して接地電位ＧＮＤに接続する。またバラクタＤ１のバックゲートＢ１には、第１の制御電圧ＶＡＦＣを入力する。
【００３５】
図１３（ｂ）に示すピアース型の発振回路は、発振用増幅器であるトランジスタＱ１１のベースに水晶振動子Ｘの一端子が接続されていると共に、抵抗Ｒ１１、Ｒ１２から成るベースバイアス回路が接続され、更にベースと接地との間に負荷容量の一部を担うコンデンサＣ１４が接続されている。またトランジスタＱ１１のコレクタがコレクタ抵抗Ｒ１４を介して電源Ｖｃｃに接続する。さらに、水晶振動子Ｘの他端子とトランジスタＱ１１のコレクタとの間にコンデンサＣ１４を接続する。そして、バラクタＤ１のゲートＧ１は水晶振動子Ｘを介してトランジスタＱ１１の入力側（ベース）に接続されると共にコンデンサＣ１４を介してトランジスタＱ１１の出力側（コレクタ）に接続される。なお、水晶振動子Ｘの他端子側の他の構成は、上記図１３（ａ）と同様であるのでここでは説明を省略する。
尚、図１３に示す実施形態において、可変容量回路としてバラクタＤ１と並列に第２のバラクタを接続した構成を適用しても良い。
【図面の簡単な説明】
【００３６】
【図１】本発明の実施形態に係るＶＣＸＯの発振回路の回路構成を示した図。
【図２】図１に示した電圧生成回路３の回路構成を示した図。
【図３】電圧生成回路の外部制御電圧と制御電圧との関係を示した図。
【図４】電圧生成回路の外部制御電圧と制御電圧との関係を示した図。
【図５】電圧生成回路の外部制御電圧と制御電圧との関係を示した図。
【図６】本実施形態のＶＣＸＯの抵抗切替部に第１の基準電圧を入力した場合のＭＯＳ型バラクタのＣ−Ｖ特性を示した図。
【図７】本実施形態のＶＣＸＯの抵抗切替部に第１の基準電圧を入力した場合の外部制御電圧と制御電圧との関係を示した図。
【図８】本実施形態のＶＣＸＯの抵抗切替部に基準電圧を入力した場合のＭＯＳ型バラクタのＣ−Ｖ特性を示した図。
【図９】本実施形態のＶＣＸＯの抵抗切替部に基準電圧を入力した場合の外部制御電圧と制御電圧との関係を示した図。
【図１０】ＭＯＳバラクタの酸化膜の膜厚とＣ−Ｖ特性の関係を示した図。
【図１１】ＭＯＳバラクタの酸化膜の膜厚を変更した場合の外部制御電圧と制御電圧との関係を示した図。
【図１２】本実施例のＶＣＸＯの外部入力電圧に対する各部の特性を示した図。
【図１３】本実施形態の圧電発振器に適用可能な発振回路の他の回路構成を示した図。
【図１４】従来のＶＣＸＯの回路構成を示した図。
【図１５】本出願人が提案している電圧生成回路の構成を示した図。
【符号の説明】
【００３７】
１  ＶＣＸＯ、２  発振回路、３  電圧生成回路、４  発振用増幅器、５  出力バッファ、６  電流供給部、７  抵抗切替部、８  電流源、９  分圧抵抗回路、ＶＲ１、ＶＲ２  分圧抵抗、Ｒ１〜Ｒ７  抵抗、ＲＩＮ  入力抵抗、ＳＷＡ０〜ＳＷＡ７、ＳＷＢ０〜ＳＷＢ３、ＳＷＣ０、ＳＷＣ１  スイッチ、ＩＮ１、ＩＮ２、ＩＮＡ、ＩＮＢ、ＩＮＣ、ＩＮＤ  インバータ
【図１】
2009141459.tif 000012
【図２】
2009141459.tif 000013
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
2009141459.tif 000024
【図１４】
2009141459.tif 000025
【図１５】
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