(57)【要約】【課題】ゲート絶縁耐性を向上させる半導体装置を提供する。【解決手段】本発明に係る半導体装置３０は、基板３１と、基板３１上に形成された絶縁膜（３２、３３）と、絶縁膜（３２、３３）上に形成された島状の多結晶半導体層（ポリシリコン層３５）と、多結晶半導体層（ポリシリコン層３５）上に形成され、純水に対する接触角が１０°以下であり、且つ膜厚が０．５ｎｍ以下の第１酸化膜３６と、第１酸化膜３６上に形成されたゲート絶縁膜３８と、ゲート絶縁膜３８上に形成されたゲート電極３９と、を有するものである。【選択図】  図３
2009021276.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成された絶縁膜と、
前記絶縁膜上に形成された島状の多結晶半導体層と、
前記多結晶半導体層上に形成され、純水に対する接触角が１０°以下であり、且つ膜厚が０．５ｎｍ以下の第１酸化膜と、
前記第１酸化膜上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、を備えた
薄膜トランジスタ。
【請求項２】
前記半導体装置は、
前記第１酸化膜と前記ゲート絶縁膜との間に、純水に対する接触角が３０°以下である第２酸化膜を、更に備えた
請求項１記載の薄膜トランジスタ。
【請求項３】
前記第１酸化膜は、前記絶縁膜と前記多結晶半導体層の表面全体に形成されている
請求項１又は２記載の薄膜トランジスタ。
【請求項４】
前記第１酸化膜は、前記多結晶半導体層の表面の清浄化及び酸化により形成される
請求項１乃至３のうちいずれか１項に記載の薄膜トランジスタ。
【請求項５】
前記第２酸化膜は、膜厚が０．５乃至５ｎｍである
請求項２記載の薄膜トランジスタ。
【請求項６】
請求項１乃至５のうちいずれか１項に記載の薄膜トランジスタを備えた表示装置。
【請求項７】
基板上に絶縁膜を形成し、
前記絶縁膜上に島状の多結晶半導体層を形成し、
前記多結晶半導体層の表面に、純水に対する接触角が１０°以下であり、且つ膜厚が０．５ｎｍ以下である第１酸化膜を形成し、
前記第１酸化膜上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極を形成する
薄膜トランジスタの製造方法。
【請求項８】
前記第１酸化膜の上に、純水に対する接触角が３０°以下である第２酸化膜を形成し、
前記第２酸化膜の上に前記ゲート絶縁膜を形成する
請求項７記載の薄膜トランジスタの製造方法。
【請求項９】
前記多結晶半導体層と前記絶縁膜との段差部分を含む前記多結晶半導体層の表面全体に、前記第１酸化膜を形成する
請求項７又は８記載の薄膜トランジスタの製造方法。
【請求項１０】
前記多結晶半導体層の表面の清浄化及び酸化により前記第１酸化膜を形成する
請求項７乃至９のうちいずれか１項に記載の薄膜トランジスタの製造方法。
【請求項１１】
膜厚が０．５乃至５ｎｍとなるよう前記第２酸化膜を形成する
請求項８記載の薄膜トランジスタの製造方法。
【請求項１２】
Ｏ２を含むプラズマ処理により前記第１酸化膜を形成する
請求項７乃至１１のうちいずれか１項に記載の薄膜トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ、表示装置、及び薄膜トランジスタの製造方法に関する。
【背景技術】
【０００２】
従来より、多結晶半導体、特に低温ポリシリコンを用いた薄膜トランジスタを備えた表示装置が知られている。近年、多結晶半導体を用いた液晶ディスプレイや有機ＥＬディスプレイといった表示装置は、高精細、高移動度、及び高信頼性を得ることができるため、注目を集めている。
【０００３】
図１８は、低温ポリシリコンを用いた従来の半導体装置７０を示す要部断面図である。図１８を用い、従来の半導体装置７０の製造方法について説明を行う。まず、基板７１の上に、プラズマＣＶＤ法を用いて下地窒化膜７２、下地酸化膜７３を順に形成する。続いて、プラズマＣＶＤ法を用いて、非結晶質半導体であるアモルファスシリコン（図示せず）を形成する。次に、アニール処理を行い、アモルファスシリコンの水素濃度を低下させた後、レーザアニール法により、アモルファスシリコンを結晶化させてポリシリコン層７５を形成する。そして、ポリシリコン層７５を写真製版法により、所望の形状にパターングした後、レジスト材を除去する。
【０００４】
次に、ＢＨＦ（ＮＨ４Ｆ／ＨＦ／Ｈ２Ｏ）処理によって、ポリシリコン層７５の表面の自然酸化膜を除去する。このポリシリコン層７５の上に、ＣＶＤ法によってゲート絶縁膜７８を形成する。薄膜トランジスタのしきい値を制御するために、イオンドーピング法によってゲート絶縁膜７８越しにポリシリコン層７５にＢ（ボロン）をドーピングする。次に、ゲート絶縁膜７８上にスパッタ法によってゲート電極７９を形成する。写真製版法により、ゲート電極７９を所望の形状にパターニングした後、レジストを除去する。
【０００５】
次に、ゲート電極７９をマスクとしてポリシリコン層７５にＰ（リン）をドーピングし、ポリシリコン層７５にｎ型トランジスタを形成する。なお、ｐ型トランジスタを形成する場合には、Ｐ（リン）の代わりに、Ｂ（ボロン）をドーピングすればよい。そして、ＣＶＤ法により、層間絶縁膜８０を形成する。アニールを行い、前工程においてドーピングされたＰ（リン）を熱拡散させる。これにより、ソース領域７５ｂ及びドレイン領域７５ｃが形成される。ソース領域７５ｂとドレイン領域７５ｃによって挟まれた領域がチャネル領域７５ａである。
【０００６】
次に、写真製版法によって層間絶縁膜８０の上にレジストパターンを形成し、ソース領域７５ｂ、ドレイン領域７５ｃのそれぞれに対応する位置に、ポリシリコン層７５に達するコンタクトホール８３を形成する。コンタクトホール８３の形成後、レジストを除去する。次に、スパッタ法により、コンタクトホール８３を含む層間絶縁膜８０の上に、ソース電極８１、ドレイン電極８２となる導電膜（図示せず）を形成する。この導電膜の上に、写真製版法によってレジストパターンを形成し、導電膜を所望の形状にエッチングする。これにより、ソース電極８１、及びドレイン電極８２を形成する。次に、ＣＶＤ法により保護膜（図示せず）を形成し、半導体装置７０が完成する。
【０００７】
このような低温ポリシリコンを用いた半導体装置の構造やその製造方法については、例えば、特許文献１〜４に記載されている。
【特許文献１】特開２００２−２２３７１２号公報
【特許文献２】特開２００２−３２４８０９号公報
【特許文献３】特開平１１−４０５６０号公報
【特許文献４】特開２００２−１２４４６７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
このような低温ポリシリコンを用いた半導体装置においては、より優れた特性を有する薄膜トランジスタを形成することが望まれている。従来の薄膜トランジスタでは、ポリシリコン層とゲート絶縁膜との密着性が悪く、ゲート絶縁耐性を十分に確保できなかった。また、従来の薄膜トランジスタでは、ポリシリコン層とゲート絶縁膜との間の界面に多くの欠陥が生じ、良好なＣＶ特性が得られなかった。その結果、しきい値がバラつくという問題を有していた。
【課題を解決するための手段】
【０００９】
本発明に係る半導体装置の一態様は、基板と、前記基板上に形成された絶縁膜と、前記絶縁膜上に形成された島状の多結晶半導体層と、前記多結晶半導体層上に形成され、純水に対する接触角が１０°以下であり、且つ膜厚が０．５ｎｍ以下の第１酸化膜と、前記第１酸化膜上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、を有するものである。
【発明の効果】
【００１０】
本発明に係る半導体装置によれば、半導体装置の特性を向上させることができる。
【発明を実施するための最良の形態】
【００１１】
以下、添付した図面を参照して本発明の実施の形態について説明する。
［第１の実施形態］
図１は、本発明の第１の実施形態に係る半導体装置を適用した、表示装置１０の一構成例を示す断面図である。以下の説明では、本実施形態に係る半導体装置を、アクティブマトリクス表示装置に適用した場合について説明を行う。しかしながら、本実施形態に係る半導体装置は、アクティブマトリクス表示装置に限定されるものではなく、種種の液晶ディスプレイや有機ＥＬディスプレイ等に実施することができる。ここでは、表示装置１０をＬＣＤ（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ）として説明する。
【００１２】
図１に示すように、表示装置１０は、表示パネル１１と、バックライト１２を備えている。表示パネル１１は、入力される表示信号に基づいて画像表示を行うよう構成されている。バックライト１２は、表示パネル１１の反視認側に配され、表示パネル１１を介して視認側へ光を照射するよう構成されている。
【００１３】
表示パネル１１は、薄膜トランジスタアレイ基板（以下、ＴＦＴアレイ基板という。）１３、対向基板１４、シール剤１５、液晶１６、スペーサ１７、配向膜１８、及び偏光板１９を備えて構成されている。ＴＦＴアレイ基板１３と対向基板１４は、互いに対向配置されている。シール剤１５は、枠状に形成され、ＴＦＴアレイ基板１３と対向基板１４の縁部を接着している。液晶１６は、両基板と枠状のシール剤１５に囲まれた空間に封入されている。
【００１４】
スペーサ１７は、ＴＦＴアレイ基板１３と対向基板１４の間に介され、ＴＦＴアレイ基板１３と対向基板１４との間隔を一定に保つよう構成されている。配向膜１８は、液晶１６とＴＦＴアレイ基板１３との間、及び液晶１６と対向基板１４との間に配され、液晶１６を配向させるよう構成されている。偏光板１９は、ＴＦＴアレイ基板１３の視認側、及び対向基板１４の反視認側に設けられ、特定の偏光成分を透過又は吸収するよう構成されている。
【００１５】
図２は、ＴＦＴアレイ基板１３の一構成例を示す平面図である。ＴＦＴアレイ基板１３は、表示領域２１と、この表示領域２１の周囲を囲む周辺領域２２に分けることができる。表示領域２１は、矩形状に形成され、周辺領域２２は、表示領域２１の周囲を囲むよう枠状に形成されている。この周辺領域２２において、枠状のシール剤１５によりＴＦＴアレイ基板１３と対向基板１４が貼り合わされている。
【００１６】
表示領域２１には、ゲート線ＧＬ、データ線ＤＬ、画素２３が形成されている。ゲート線ＧＬは、平行に複数延び、周辺領域２２に配されたゲート線駆動回路２４に接続されている。データ線ＤＬは、平行に延び、ゲート線ＤＬと交差するよう複数形成されている。データ線ＤＬは、周辺領域２２に配されたデータ線駆動回路２５に接続されている。画素２３は、隣接するゲート線ＧＬと隣接するデータ線ＤＬによって囲まれた領域である。すなわち、画素２３は、表示領域２１においてマトリクス状に配されている。
【００１７】
画素２３は、薄膜トランジスタ２６、画素電極２７、及びキャパシタ２８を備えている。薄膜トランジスタ２６は、ゲートがゲート線ＧＬに接続され、ソースがデータ線ＤＬに接続され、ドレインが画素電極２７に接続されている。なお、画素電極２７には、対向基板１４に形成された対向電極（図示せず）が対向配置されている。対向電極には共通電位が供給されている。これにより、薄膜トランジスタ２６に供給される信号電圧によって、画素電極２７と対向電極との間の液晶１６に印加する電界が制御される。キャパシタ２８は、薄膜トランジスタ２６のドレインと画素電極２７との間に接続され、画素電極２７に入力される信号の電荷を蓄積するよう構成されている。なお、図２では、周辺領域２２にゲート線駆動回路２４及びデータ線駆動回路２５が直接実装されているが、ゲート線駆動回路２４及びデータ線駆動回路２５は、ＴＦＴアレイ基板１３の外部に実装されるよう構成してもよい。
【００１８】
このように構成される表示装置１０では、ゲート線駆動回路２４から各ゲート線ＧＬにゲート信号が供給される。ゲート信号によってあるゲート線ＧＬに駆動電圧が供給されると、このゲート線ＧＬに接続されたすべての薄膜トランジスタ２６がＯＮとなる。一方、データ線駆動回路２５から各データ線ＤＬに信号電圧が供給される。これにより、画素電極２７には、信号電圧に応じた電荷が蓄積される。この結果、画素電極２７と対向電極（図示せず）との電位差に応じて画素電極２７と対向電極との間の液晶１６の配列が変化し、表示パネル１１を透過する光量が変化する。このように、画素２３毎に信号電圧を調整することにより、表示装置１０に所望の画像を表示することができる。
【００１９】
次に、図３を用いて表示装置１０の詳細な構成について説明する。図３は、第１の実施形態に係る半導体装置３０の一構成例を示す要部断面図である。なお、半導体装置３０は、図２に示す薄膜トランジスタ２６に相当するものである。半導体装置３０は、基板３１と、基板３１上に形成された絶縁膜（下地窒化膜３２及び下地酸化膜３３）と、絶縁膜上に形成された島状の多結晶半導体層を構成するポリシリコン層３５と、ポリシリコン層３５上に形成され、純水に対する接触角が１０°以下であり、且つ膜厚が０．５ｎｍ以下の第１酸化膜３６と、第１酸化膜３６上に形成されたゲート絶縁膜３８と、ゲート絶縁膜３８上に形成されたゲート電極３９と、を備えたものである。このように、多結晶半導体層（ポリシリコン層３５）上に形成され、純水に対する接触角が１０°以下であり、且つ膜厚が０．５ｎｍ以下の第１酸化膜３６を形成することにより、ゲート絶縁膜３８の耐性を向上させることができる。
【００２０】
半導体装置３０は、基板３１、下地窒化膜３２、下地酸化膜３３、ポリシリコン層３５、第１酸化膜３６、ゲート絶縁膜３８、ゲート電極３９、層間絶縁膜４０、ソース電極４１、及びドレイン電極４２を備えて構成されている。基板３１の上には、絶縁膜を構成する下地窒化膜３２が形成されている。基板３１には、ガラス基板を用いることができる。下地窒化膜３２は、基板３１からポリシリコン層３５へ拡散するＮａ（ナトリウム）汚染を防止するために形成される。下地窒化膜３２の上には、膜厚が３７０ｎｍのシリコン酸化膜からなる下地酸化膜３３が形成されている。下地酸化膜３３は、後述するアモルファスシリコンを結晶化させる工程において、補助的な役割を担っている。
【００２１】
下地酸化膜３３の上には、島状にパターニングされたポリシリコン層３５が形成されている。ポリシリコン層３５は、不純物がドーピングされたソース領域３５ｂ、ドレイン領域３５ｃが形成されている。ソース領域３５ｂとドレイン領域３５ｃに挟まれた部分は、チャネル領域３５ａである。ポリシリコン層３５は、表面全体に第１酸化膜３６が形成されている。すなわち、ポリシリコン層３５の上面、及び下地酸化膜３３との段差部分であるポリシリコン層３５の側面に第１酸化膜３６が形成されている。更に換言すると、ポリシリコン層３５は、下地酸化膜３３に接触している部分以外は第１酸化膜３６に覆われている。このように、ポリシリコン層３５の表面全体に第１酸化膜３６が形成されているため、ゲート絶縁膜３８とポリシリコン層３５は接触しない。第１酸化膜３６は、純水に対する接触角が１０°以下であり、且つ膜厚が０．５ｎｍ以下であることが好ましい。第１酸化膜３６の上には、ゲート絶縁膜３８が形成されている。ゲート絶縁膜３８の上には、ゲート電極３９が島状に形成されている。ゲート電極３９の上には、層間絶縁膜４０が形成されている。
【００２２】
層間絶縁膜４０には、ソース領域３５ｂ及びドレイン領域３５ｃのそれぞれに対応する位置に、層間絶縁膜４０の表面からソース領域３５ｂ及びドレイン領域３５ｃに達するまでコンタクトホール４３が形成されている。ソース領域３５ｂに対応するコンタクトホール４３の内部及びコンタクトホール４３の上には、ソース電極４１が形成されている。同様に、ドレイン領域３５ｃに対応するコンタクトホール４３の内部及びコンタクトホール４３の上には、ドレイン電極４２が形成されている。
【００２３】
次に、このように構成された半導体装置３０の製造方法について説明する。図４に示すように、基板３１上に、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて下地窒化膜３２を形成する。下地酸化膜３２は、膜厚が５０ｎｍのシリコン窒化膜によって構成することができる。下地窒化膜３２の上に、プラズマＣＶＤ法を用いて下地酸化膜３３を形成する。下地酸化膜３３は、膜厚が３７０ｎｍのシリコン酸化膜によって構成することができる。下地酸化膜３３の上に、プラズマＣＶＤ法を用いて、膜厚が７０ｎｍとなるようアモルファスシリコン３４を形成する。このように、下地窒化膜３２、下地酸化膜３３、及びアモルファスシリコン３４は、ＣＶＤ法によって連続して形成される。アモルファスシリコン３４を形成後、熱処理を行い、アモルファスシリコン３４中の水素濃度を低下させる。
【００２４】
次に、図５に示すように、レーザアニール法を用い、アモルファスシリコン３４を結晶化させてポリシリコン層３５を形成する。レーザ光を、基板３１と平行なスキャン方向にスキャンさせる。これにより、アモルファスシリコン３４のうちスキャンされた部分が結晶化してポリシリコン層３５となる。このレーザアニール法では、例えば、波長が５３２ｎｍのＹＡＧレーザを用いる。このＹＡＧレーザは、照射エネルギ密度２１５ｍＪ／ｃｍ２、時間パルス幅７０ｎｓｅｃで照射させる。例えば、線状のスポットを有するレーザ光を照射する。すると、図６に示すように、下地酸化膜３３の全面にポリシリコン層３５が形成される。次に、ポリシリコン層３５の上に写真製版法によりレジストパターンを形成し、ドライエッチングを行う。その後、レジストを除去する。これにより、図７に示すように、下地酸化膜３３の上に島状のポリシリコン層３５が形成される。
【００２５】
次に、プラズマ処理によりポリシリコン層３５の表面を洗浄する。これにより、ポリシリコン層３５の表面が清浄化され、酸化される。例えば、大気圧プラズマ処理を行い、ポリシリコン層３５の表面を清浄化し、酸化させる。この大気圧プラズマ処理は、処理時間を３０ｓｅｃとすることができる。これにより、純水に対する接触角が１０°以下であり、膜厚０．３ｎｍの第１酸化膜３６を形成する。なお、第１酸化膜３６を形成する工程は、大気圧プラズマ処理に限られず、種種の酸化処理を用いることができる。例えば、この第１酸化膜３６の形成には、ドライ処理を用いることができる。更には、ドライ処理のうち、プラズマ処理を用いることで第１酸化膜３６を形成することができる。
【００２６】
次に、下地酸化膜３３及び第１酸化膜３６の上に、プラズマＣＶＤ法により、ゲート絶縁膜３８を形成する。例えば、プラズマＣＶＤ法において、ＴＥＯＳ（テトラエトキシシラン）とＯ２ガスを用い、膜厚が８０ｎｍとなるようゲート絶縁膜３８となるシリコン酸化膜を形成する。これにより、図８に示すように、下地酸化膜３３及び第１酸化膜３６の上にゲート絶縁膜３８が形成される。なお、ゲート絶縁膜３８は、ＴＥＯＳとＯ２ガスによって形成されるシリコン酸化膜に限られず、ＳｉＨ４（モノシラン）とＯ２ガスによって形成されるシリコン酸化膜によって構成してもよい。また、ゲート絶縁膜３８は、シリコン酸窒化膜やシリコン窒化膜によって構成してもよい。
【００２７】
次に、イオンドーピング法を用い、ゲート絶縁膜３８を介してポリシリコン層３５にボロン（ボロン）をドーピングする（図示せず）。このように、Ｂ（ボロン）をドーピングすることにより、薄膜トランジスタ２６のしきい値電圧を調整する。次に、ゲート絶縁膜３８の上に島状のゲート電極３９を形成する。ゲート電極３９は、はじめに、ゲート電極３９の材料となる金属材料をスパッタによりゲート絶縁膜３８上に堆積させる。そして、スパッタされた金属材料の上にレジストを塗布する。その後、エッチング液により所定のパターンにエッチングした後、レジストを除去する。これにより、図９に示すように、ゲート絶縁膜３８上に島状のゲート電極３９が形成される。例えば、ゲート電極３９は、Ａｌ、Ｃｒ、Ｍｏ、Ｔｉ、Ｗ等の金属材料によって構成することができる。またゲート電極３９は、これらの金属のうち少なくとも１つの金属を含む合金材料によって形成することもできる。例えば、ゲート電極３９を、膜厚が３００ｎｍのＭｏ合金とすることができる。
【００２８】
次に、ゲート電極３９をマスクとしてポリシリコン層３５にＰ（リン）をドーピングする。これにより、後にソース領域３５ｂ、ドレイン領域３５ｃとなる位置に、リンイオンがドーピングされる。このソース領域３５ｂやドレイン領域３５ｃとなる領域の間にある、リンイオンがドーピングされていない領域が後のチャネル領域３５ａとなる。これにより、ｎ型トランジスタを構成する半導体領域が形成される。また、薄膜トランジスタ２６をｐ型トランジスタとして形成する場合には、ゲート電極３９をマスクとしてポリシリコン層３５にＢ（ボロン）をドープすればよい。これにより、ｐ型トランジスタを形成することができる。次に、図１０に示すように、ＣＶＤ法により、膜厚が５００ｎｍである層間絶縁膜４０を形成する。この層間絶縁膜４０としては、前述のように、例えばシリコン酸化膜、シリコン窒化膜、又はシリコン酸窒化膜などを用いることができる。
【００２９】
次に、熱処理を行う。この熱処理によって、前工程のイオンドーピングによりドーピングされたリンイオンが熱拡散され、不純物拡散領域を所望の大きさに形成することができる。これにより、ソース領域３５ｂ、ドレイン領域３５ｃが形成される。ソース領域３５ｂ、ドレイン領域３５ｃに両側が挟まれた領域がチャネル領域３５ａである。
【００３０】
次に、写真製版法を用いて、レジストパターン（図示せず）を形成する。そして、図３に示すように、エッチングを行い、ソース領域３５ｂ、及びドレイン領域３５ｃのそれぞれに対応する位置にコンタクトホール４３を形成する。コンタクトホール４３は、層間絶縁膜４０の表面からソース領域３５ｂ、ドレイン領域３５ｃに達するよう形成する。または、コンタクトホール４３は、第１酸化膜３６の表面に達するように形成してもよい。なお、エッチングは、ドライエッチングを用いることができる。コンタクトホール４３の形成後、レジストを除去する。
【００３１】
次に、スパッタ法により、コンタクトホール４３の内部及び層間絶縁膜４０の表面に導電材をスパッタする。そして、写真製版法を用い、スパッタされた導電材上にレジストパターンを形成し、ドライエッチング法により導電材を所望の形状にパターニングする。これによりソース電極４１及びドレイン電極４２を形成する。なお、ソース電極４１及びドレイン電極４２は、Ａｌ、Ｃｒ、Ｍｏ、Ｔｉ、Ｗ等の金属材料や、これらの金属材料のうち少なくとも１つを含む合成金属材料によって形成することができる。例えば、ソース電極４１及びドレイン電極４２にはＡｌ合金を用い、膜厚を５０ｎｍとすることができる。そして、ＣＶＤ法により、保護膜（図示せず）を形成し、図３に示す半導体装置３０が完成する。
【００３２】
このように構成された半導体装置３０では、ポリシリコン層３５と、ゲート絶縁膜３８との間に、純水に対する接触角が１０°以下であり、且つ膜厚が０より大きく０．５ｎｍ以下の第１酸化膜３６を形成することにより、ポリシリコン層３５とゲート絶縁膜３８との密着性が向上し、ゲート絶縁耐性を向上させることができる。従来の半導体装置では、ポリシリコン層の表面をＢＨＦ処理していた。この場合、ポリシリコン層表面の自然酸化膜が除去されて、ポリシリコンが表面に露出するため、純水に対する接触角が７０°であり疎水性となっていた。このため、ＢＨＦ処理を行ったポリシリコン層の上にゲート絶縁膜を形成すると、ポリシリコン層とゲート絶縁膜との密着性が悪くなり、ゲート絶縁膜の耐圧低下を引き起こしていた。これに対し、本実施形態では、純水に対する接触角が１０°以下である親水性の第１酸化膜３６を形成することにより、ポリシリコン層３５とゲート絶縁膜３８との密着性を向上させ、ゲート絶縁膜の耐性を向上させることができる。もちろん、第１酸化膜３６は、超親水性としてもよい。
【００３３】
また従来の半導体装置では、ポリシリコン層をＢＨＦ処理することにより、ポリシリコン層の自然酸化膜が除去されると共に、下地絶縁膜もエッチングされてしまっていた。また、ポリシリコン層と下地絶縁膜との間にＢＨＦの液が染み込み、ポリシリコン層と下地絶縁膜との間に隙間が生じてしまっていた。この状態でゲート絶縁膜を形成した場合、ポリシリコン層と下地絶縁膜との段差部分で、ゲート絶縁膜の被覆性が悪くなり、ゲート絶縁膜の耐性低下を引き起こしていた。すなわち、段差部分で電圧集中が生じることとなる。これに対し、本実施形態ではこの段差部分にも第１酸化膜３６を形成することにより、このような電圧集中を緩和することができる。これにより、更にゲート絶縁耐性を向上させることができる。
【００３４】
また、従来の半導体装置では、ポリシリコン層をＢＨＦ処理することにより、ポリシリコン層の表面の自然酸化膜が除去され、ポリシリコン層とゲート絶縁膜との間の界面に欠陥が多く生じていた。これにより、しきい値電圧がバラつくという問題を有していた。これに対し、本実施形態では、第１酸化膜３６を形成する際に、ポリシリコン層３５を酸化させることにより、ポリシリコン層３５に形成される界面の欠陥を低減させることができる。これにより、しきい値のバラつき等を低減し、半導体装置３０の信頼性を向上させることができる。これにより、高性能な半導体装置３０、及びこの半導体装置３０を搭載した高性能な表示装置１０（液晶表示装置、有機ＥＬ表示装置）を提供することができる。
【００３５】
［第２の実施形態］
図１１は、本発明の第２の実施形態に係る半導体装置５０の一構成例を示す要部断面図である。この断面図は、図３に示す第１の実施形態に係る半導体装置３０の断面図に対応するものである。第１の実施形態と同様、第２の実施形態に係る半導体装置５０は、液晶表示装置や有機ＥＬ表示装置等の種種の表示装置に適用することができる。なお、半導体装置５０が適用される表示装置の構成については、第１の実施形態と略同一構成であるためその説明を省略する。以下、第１の実施形態と略同一構成については同一符号を付すことによりその説明を省略する。
【００３６】
第２の実施形態の特徴は、ポリシリコン層３５とゲート絶縁膜３８との間に介される第１酸化膜３６の上に、更に、第１酸化膜３６とは特性の異なる第２酸化膜５１を形成した点にある。第２酸化膜５１は、純水に対する接触角が３０°以下である。このような第２酸化膜５１を設けることにより、ゲート絶縁耐性を更に向上させることができる。
【００３７】
第２の実施形態に係る半導体装置５０は、基板３１、下地窒化膜３２、下地酸化膜３３、ポリシリコン層３５、第１酸化膜３６、第２酸化膜５１、ゲート絶縁膜３８、ゲート電極３９、層間絶縁膜４０、ソース電極４１、及びドレイン電極４２を備えて構成されている。基板３１の上には、下地窒化膜３２及び下地酸化膜３３が順に形成されている。下地酸化膜３３の上には、島状にパターニングされたポリシリコン層３５が形成されている。ポリシリコン層３５は、チャネル領域３５ａ、ソース領域３５ｂ、ドレイン領域３５ｃが形成されている。ポリシリコン層３５の上には、表面と、下地酸化膜３３との段差部分である側面に、第１酸化膜３６が形成されている。すなわち、ポリシリコン層３５は、底面を除くすべての面が第１酸化膜３６によって覆われている。第１酸化膜３６は、純水に対する接触角が１０°以下であり、且つ膜厚が０．５ｎｍ以下である。
【００３８】
第１酸化膜３６の上には、第２酸化膜５１が形成されている。第２酸化膜５１は、純水に対する接触角が３０°以下である。例えば、第２酸化膜５１は、純水に対する接触角が２０°であり、膜厚が２ｎｍの酸化膜とすることができる。なお、第２酸化膜５１は、第１酸化膜３６と同様に、第１酸化膜３６の側面にも形成されている。第２酸化膜５１の上には、ゲート絶縁膜３８が形成され、ゲート絶縁膜３８の上には、ゲート電極３９が島状に形成されている。ゲート電極３９の上には、層間絶縁膜４０が形成されている。層間絶縁膜４０には、ソース領域３５ｂ及びドレイン領域３５ｃのそれぞれに対応する位置に、コンタクトホール４３が形成されている。ソース領域３５ｂに対応する位置にソース電極４１が形成され、ドレイン領域３５ｃに対応する位置にドレイン電極４２が形成されている。
【００３９】
次に、このように構成された第２の実施形態に係る半導体装置５０の製造方法について説明する。なお、第２酸化膜５１以外の製造方法については、第１の実施形態と略同一工程であるため、その説明を省略する。まず、第１の実施形態に係る半導体装置３０の製造工程に従って、１回目のプラズマ処理により第１酸化膜３６まで製造する。この１回目のプラズマ処理により、ポリシリコン層３５のＳｉが取り込まれてＳｉＯ２の第１酸化膜３６が形成される。次に、２回目のプラズマ処理により、第１酸化膜３６の上に、純水に対する接触角が３０°以下である第２酸化膜５１を形成する。この２回目のプラズマ処理により、第１酸化膜３６のＳｉを取り込まれてＳｉＯ２の第２酸化膜５１が形成される。なお、第２酸化膜５１を形成する条件により、第２酸化膜５１は、ポリシリコン層３５のＳｉを取り込む場合もある。これにより、酸化膜全体の厚さは、（第１酸化膜３６の膜厚）＋（第２酸化膜５１の膜厚）となる。２回目のプラズマ処理は、Ｏ２プラズマ処理とすることができる。例えば、基板温度３５０℃、Ｏ２流量８．４５Ｐａ・ｍ３／ｓ（５ＳＬＭ）、電力１００Ｗ、及び処理時間３００ｓｅｃとすることができる。この処理により、第２酸化膜５１を、例えば、純水に対する接触角が２０°であり、膜厚が２ｎｍに形成する。ここで、第２酸化膜５１を形成する工程は、Ｏ２プラズマ処理に限られるものではなく、種種の酸化処理を用いることができる。その後、第１の実施形態と同様に、ゲート絶縁膜３８、ゲート電極３９、層間絶縁膜４０、ソース電極４１、ドレイン電極４２等を形成していく。これにより、図１１に示す半導体装置５０が形成される。
【００４０】
このように、第２の実施形態では、酸化膜を積層することにより、後述するようにゲート絶縁耐性及びＣＶ特性を更に向上させることができる。すなわち、第２の実施形態に係る半導体装置５０は、第１酸化膜３６の上に、第１酸化膜３６よりも純水に対する接触角が大きい第２酸化膜５１を形成することによって、ゲート絶縁耐性特性及びＣＶ特性を向上させることができる。なお、第２酸化膜５１の膜厚は、第１酸化膜３６の膜厚より厚いことが好ましい。より好ましくは、第２酸化膜５１は、膜厚が５〜５０ｎｍであることが好ましい。また、第２酸化膜５１は、第１酸化膜３６よりも、純水に対する接触角が大きいことが好ましい。より好ましくは、第２酸化膜５１の純水に対する接触角は、３０°以下であることが好ましい。なお、第２酸化膜５１の好適な接触角及び膜厚については後述するものとする。
【００４１】
ここで、第１の実施形態に係る半導体装置３０、及び第２の実施形態に係る半導体装置５０の特性を調べるため、それぞれの半導体装置における、ゲート絶縁耐性特性及びＣＶ特性について実験を行った。以下に、その実験結果について説明する。
【００４２】
はじめに、第１の実施形態に係る半導体装置３０、第２の実施形態に係る半導体装置５０、及び従来の半導体装置のそれぞれについて、ゲート絶縁耐性特性について実験を行った。図１２は、ゲート絶縁耐性特性について実験を行ったそれぞれの半導体装置における、ポリシリコン層の処理方法、及びポリシリコン層上に形成される酸化膜の膜質及び膜厚の組み合わせを示している。図１２に示すように、第１の実施形態に係る半導体装置３０は、ポリシリコン層３５の表面清浄化及び酸化処理方法として大気圧プラズマ処理を３０ｓｅｃ行うことにより、ポリシリコン層３５上に純水に対する接触角が６°であり、且つ膜厚が０．３ｎｍである第１酸化膜３６が形成されている。第２の実施形態に係る半導体装置５０は、表面洗浄及び酸化処理方法として大気圧プラズマ処理が３０ｓｅｃ行われ、純水に対する接触角が６°であり、且つ膜厚が０．３ｎｍである第１酸化膜３６が形成された後、Ｏ２プラズマ処理が１００Ｗで３００ｓｅｃ行われ、第１酸化膜３６の上に、純水に対する接触角が２０°で、且つ膜厚が２ｎｍの第２酸化膜５１が形成されている。一方、従来例の半導体装置は、ポリシリコン層の表面清浄化及び酸化処理方法としてＢＨＦ処理が行われ、ポリシリコン層とゲート絶縁膜との間には酸化膜は形成されていない。なお、従来例におけるポリシリコン層の純水に対する接触角は７０°である。
【００４３】
図１３は、図１２に示すそれぞれの半導体装置における、電界（ＭＶ／ｃｍ）と電流密度（Ａ／ｃｍ２）との関係を示す図である。図１３において、実線は、第１の実施形態に係る半導体装置３０のゲート絶縁耐性特性を示している。また、１点破線は、第２の実施形態に係る半導体装置５０のゲート絶縁耐性を示している。また、点線は、従来例におけるゲート絶縁耐性特性を示している。第１の実施形態に係る半導体装置３０では、ゲート絶縁破壊が電界８.５ＭＶ／ｃｍ２で発生している。また、第２の実施形態に係る半導体装置５０は、ゲート絶縁破壊が８．８ＭＶ／ｃｍ２で発生している。また、従来例の半導体装置では、ゲート絶縁破壊が電界７.９ＭＶ／ｃｍ２で発生している。
【００４４】
すなわち、第１の実施形態に係る半導体装置３０及び第２の半導体装置５０は、従来例の半導体装置に比べ、ゲート絶縁破壊が発生する電圧値が高くなっている。このことから、第１の実施形態に係る半導体装置３０、及び第２の実施形態に係る半導体装置５０は、第１酸化膜３６（及び第２酸化膜５１）を備えることにより、従来の半導体装置に比べてゲート絶縁耐圧が向上していることが分かる。
【００４５】
更に、第２の実施形態に係る半導体装置５０は、第１の実施形態に係る半導体装置３０より更にゲート絶縁耐性が向上している。このことから、第２の実施形態に係る半導体装置５０は、酸化膜を２層とすることでゲート絶縁性が更に向上していることが分かる。
【００４６】
次に、第１の実施形態に係る半導体装置３０について、膜厚及び膜質の違いによる半導体装置の特性への影響を調べる実験を行った。第１の実施形態に係る半導体装置３０、従来例の半導体装置、及び膜厚及び膜質の異なる酸化膜がポリシリコン層の表面に形成された複数の比較例についてＣＶ特性を調べた。ここでは、複数の比較例のうち、代表的な比較例１、２の実験結果を比較対象として示す。図１４は、ＣＶ特性について実験を行ったそれぞれの半導体装置における、ポリシリコン層の処理方法、及びポリシリコン層上に形成される酸化膜の膜質及び膜厚の組み合わせである。
【００４７】
図１４に示すように、第１の実施形態は、ポリシリコン層３５の表面清浄化及び酸化処理方法として大気圧プラズマ処理が３０ｓｅｃ行われることにより、ポリシリコン層３５上に純水に対する接触角が６°であり、且つ膜厚が０．３ｎｍである第１酸化膜３６が形成されている。比較例１の半導体装置は、ポリシリコン層の表面清浄化及び酸化処理方法として大気圧プラズマ処理が１５０ｓｅｃ行われることにより、ポリシリコン層上に純水への接触角が４°であり、且つ膜厚が０．８ｎｍである酸化膜が形成されている。また、比較例２の半導体装置は、洗浄及び酸化処理としてＯ２プラズマ処理が１００Ｗで３００ｓｅｃ行われることにより、ポリシリコン層上に純水に対する接触角が２０°であり、且つ膜厚が２ｎｍの酸化膜が形成されている。従来例の半導体装置は、ポリシリコン層の表面清浄化及び酸化処理方法としてＢＨＦ処理が行われ、ポリシリコン層とゲート絶縁膜との間には酸化膜は形成されていない。なお、従来例におけるポリシリコン層の純水に対する接触角は７０°であった。
【００４８】
図１５は、図１４に示すそれぞれの半導体装置における、電圧（Ｖ）とＣ／Ｃｏｘ値の関係を示す図である。図１５において、点線は、従来例の半導体装置のＣＶ特性を示し、実線は、第１の実施形態に係る半導体装置３０のＣＶ特性を示し、一点破線は、比較例１の半導体装置のＣＶ特性を示し、二点破線は、比較例２の半導体装置のＣＶ特性を示している。なお、縦軸のＣ／Ｃｏｘは、容量を酸化膜容量で割った値を規格化したものである。ＣＶ特性の評価としては、Ｃ／Ｃｏｘ値が０から１に立ち上がるときの電圧値が、０Ｖの近くにあることが良好な特性であるとされている。このＣ／Ｃｏｘの立ち上がりにおける電圧値は、０Ｖに近いほど、フラットバンド電圧（Ｖｆｂ）が小さいことを示している。このことは更に、Ｃ／Ｃｏｘの立ち上がりにおける電圧値が０Ｖに近いほど、フラットバンド電圧に影響を受けるしきい値のバラつきを低減することができることを示している。すなわち、Ｃ／Ｃｏｘ値が０から１に立ち上がるときの電圧値が０Ｖの近くにあるほど、しきい値のバラつきが低減されることとなる。
【００４９】
図１５に示すように、ポリシリコン層上に酸化膜が形成されていない従来例に比べ、酸化膜が形成された第１の実施形態及び比較例１、２の半導体装置は、ＣＶ特性が良好であることが分かる。さらに、第１の実施形態に係る半導体装置は、第１の実施形態よりも純水への接触角の大きい酸化膜を有する比較例１や、第１の実施形態よりも酸化膜の膜厚が厚い比較例２に対し、ＣＶ特性が良好であることが分かる。この実験結果より、第１酸化膜３６は、純水に対する接触角が１０°以下であり、且つ膜厚が０．５ｎｍ以下であることが好ましいことが分かる。
【００５０】
以上のように、ポリシリコン層３５上に第１酸化膜３６を形成し、この第１酸化膜３６を純水に対する接触角が１０°以下であり、且つ膜厚を０．５ｎｍ以下とすることにより、ゲート耐性を向上させると共に、しきい値のバラつきを低減させることができる。これにより、半導体装置の特性を向上させ、半導体装置が搭載される表示装置の高性能化を図ることができる。
【００５１】
次に、第２の実施形態に係る半導体装置５０の酸化膜の膜厚及び膜質による特性を調べた。ここでは、第２の実施形態に係る半導体装置５０と、第２の実施形態とは膜厚及び膜質の異なる酸化膜を有する複数の比較例についてＣＶ特性を調べた。複数の比較例のうち、代表的な比較例３の実験結果を比較対象として示す。図１６は、ＣＶ特性について実験を行ったそれぞれの半導体装置における、ポリシリコン層の処理方法、及びポリシリコン層上に形成される酸化膜の膜質及び膜厚の組み合わせを示している。第２の実施形態に係る半導体装置５０は、表面洗浄及び酸化処理方法として大気圧プラズマ処理が３０ｓｅｃ行われ、純水に対する接触角が６°であり、且つ膜厚が０．３ｎｍである第１酸化膜３６が形成された後、Ｏ２プラズマ処理が１００Ｗで３００ｓｅｃ行われ、第１酸化膜３６の上に、純水に対する接触角が２０°で、且つ膜厚が２ｎｍの第２酸化膜５１が形成されている。一方、比較例３の半導体装置は、大気圧プラズマ処理が１５０ｓｅｃ行われ、純水に対する接触角が４°であり、且つ膜厚が０．８ｎｍである第１酸化膜が形成された後、Ｏ２プラズマ処理が１００Ｗで３００ｓｅｃ行われ、第１酸化膜の上に、純水に対する接触角が２０°で、且つ膜厚が２ｎｍの第２酸化膜が形成されている。
【００５２】
図１７は、図１６に示すそれぞれの半導体装置における、電圧ＶとＣ／Ｃｏｘ値の関係を示す図である。図１７において、一点破線は、第２の実施形態に係る半導体装置５０のＣＶ特性を示し、点線は、比較例３の半導体装置のＣＶ特性を示している。図１７からも明らかなように、第２の実施形態に係る半導体装置５０は、第２の実施形態よりも第１酸化膜の膜厚が厚い比較例３に対して、ＣＶ特性が良好となった。すなわち、第１酸化膜３６は、純水に対する接触角が０より大きく１０°以下であり、且つ膜厚が０より大きく０．５ｎｍ以下であり、第２酸化膜５１の純水に対する接触角は３０°以下であることが好ましい。更に、第２酸化膜５１の膜厚は、０．５〜５ｎｍであることが好ましい。このように、第２の実施形態に係る半導体装置５０は、第２酸化膜５１の純水に対する接触角を３０°以下とすることによって、ＣＶ特性を向上させることができる。
【００５３】
なお、上記した実施の形態は、これに限定されるものではなく、種種の実施の形態について本発明を実施することができる。
【図面の簡単な説明】
【００５４】
【図１】本発明の第１の実施形態に係る半導体装置を適用した、表示装置１０の一構成例を示す断面図である。
【図２】ＴＦＴアレイ基板１３の一構成例を示す平面図である。
【図３】本発明の第１の実施形態に係る半導体装置３０の一構成例を示す要部断面図である。
【図４】本発明の第１の実施形態に係る半導体装置３０の第１工程図である。
【図５】本発明の第１の実施形態に係る半導体装置３０の第２工程図である。
【図６】本発明の第１の実施形態に係る半導体装置３０の第３工程図である。
【図７】本発明の第１の実施形態に係る半導体装置３０の第４工程図である。
【図８】本発明の第１の実施形態に係る半導体装置３０の第５工程図である。
【図９】本発明の第１の実施形態に係る半導体装置３０の第６工程図である。
【図１０】本発明の第１の実施形態に係る半導体装置３０の第７工程図である。
【図１１】本発明の第２の実施形態に係る半導体装置５０の一構成例を示す要部断面図である。
【図１２】ゲート絶縁特性について実験を行った、それぞれの半導体装置における、ポリシリコン層の処理方法、及びポリシリコン層上に形成される酸化膜の膜質及び膜厚の組み合わせである。
【図１３】図１２に示すそれぞれの半導体装置における、電界（ＭＶ／ｃｍ）と電流密度（Ａ／ｃｍ２）との関係を示す図である。
【図１４】第１の実施形態のＣＶ特性について実験を行った、それぞれの半導体装置におけるポリシリコン層の処理方法、及びポリシリコン層上に形成される酸化膜の膜質及び膜厚の組み合わせである。
【図１５】図１４に示すそれぞれの半導体装置における、電圧（Ｖ）とＣ／Ｃｏｘ値の関係を示す図である。
【図１６】第２の実施形態のＣＶ特性について実験を行った、それぞれの半導体装置におけるポリシリコン層の処理方法、及びポリシリコン層上に形成される酸化膜の膜質及び膜厚の組み合わせである。
【図１７】図１６に示すそれぞれの半導体装置における、電圧（Ｖ）とＣ／Ｃｏｘ値の関係を示す図である。
【図１８】従来の半導体装置の要部断面図である。
【符号の説明】
【００５５】
１０...表示装置            １１...表示パネル        １２...バックライト
１３...ＴＦＴアレイ基板    １４...対向基板          １５...シール剤
１６...液晶                １７...スペーサ          １８...配向膜
１９...偏光板              ２１...表示領域          ２２...周辺領域
２３...画素                ２４...ゲート線駆動回路  ２５...データ線駆動回路
２６...薄膜トランジスタ    ２７...画素電極          ２８...キャパシタ
３０、５０...半導体装置    ３１、７１...基板        ３２、７２...下地窒化膜
３３、７３...下地酸化膜    ３４...アモルファスシリコン  ３５、７５...ポリシリコン層
３５ａ、７５ａ...チャネル領域  ３５ｂ、７５ｂ...ソース領域
３５ｃ、７５ｃ...ドレイン領域
３６...第１酸化膜          ３８、７８...ゲート絶縁膜  ３９、７９...ゲート電極
４０、８０...層間絶縁膜    ４１、８１...ソース電極    ４２、８２...ドレイン電極
４３、８３...コンタクトホール  ５１...第２酸化膜
【図１】
2009021276.tif 000003
【図２】
2009021276.tif 000004
【図３】
2009021276.tif 000005
【図４】
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【図５】
2009021276.tif 000007
【図６】
2009021276.tif 000008
【図７】
2009021276.tif 000009
【図８】
2009021276.tif 000010
【図９】
2009021276.tif 000011
【図１０】
2009021276.tif 000012
【図１１】
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【図１２】
2009021276.tif 000014
【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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