(57)【要約】【課題】被テスト回路の状態を簡単にモデル化することができ、被テスト回路の状態を容易に評価することができる被テスト回路の状態検出方法及び状態検出装置を提供すること。【解決手段】複数のＣＭＯＳタイプのトランジスタ（半導体素子）を有する被テスト回路２に時間経過とともに変化する可変電圧ＶＤＤ（ｔ）を供給する電源回路３と、被テスト回路２の入力端子Ｔ１に、可変電圧ＶＤＤ（ｔ）が供給される時間の前又は後から可変電圧ＶＤＤ（ｔ）よりも低くかつ時間経過とともに変化する入力電圧Ｖｉ（ｔ）を供給する入力信号供給部５と、複数のトランジスタのうち、一つ又は複数の対象トランジスタの、時間経過とともに変化する動作状態を収集するとともに、収集した動作状態から対象トランジスタを含む少なくとも一部の回路情報を検出する制御部７と、を備えている。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の半導体素子を有する被テスト回路の電源供給端子に時間経過とともに変化する可変電圧を供給するステップと、
前記被テスト回路の入力端子に、前記可変電圧よりも低くかつ前記時間経過とともに変化する入力電圧を供給するステップと、
前記複数の半導体素子のうち、テスト対象とされた一つ又は複数の対象半導体素子の、前記時間経過とともに変化する動作状態を収集するステップと、
収集した前記動作状態に基づき、前記対象半導体素子を含む少なくとも一部の回路情報を検出するステップと、
を備えていることを特徴とする被テスト回路の状態検出方法。
【請求項２】
前記回路情報に基づき、前記被テスト回路へ又は前記被テスト回路から流れる電流を計測するステップと、
該電流の変化から前記対象半導体素子の故障の有無を検出するステップと、
をさらに備えていることを特徴とする請求項１に記載の被テスト回路の状態検出方法。
【請求項３】
前記対象半導体素子がトランジスタとされ、
前記動作状態が、前記トランジスタの遮断領域、線形領域、飽和領域からなる動作領域の何れか一つであることを特徴とする請求項１又は２に記載の被テスト回路の状態検出方法。
【請求項４】
前記可変電圧が、ランプ波形の電圧であることを特徴とする請求項１から３の何れか一つに記載の被テスト回路の状態検出方法。
【請求項５】
前記入力電圧が、前記可変電圧を分圧して得られる電圧であることを特徴とする請求項１から３の何れか一つに記載の被テスト回路の状態検出方法。
【請求項６】
前記入力電圧が、前記時間経過とともに電圧レベルが変化することを特徴とする請求項１から３の何れか一つに記載の被テスト回路の状態検出方法。
【請求項７】
複数の半導体素子を有する被テスト回路の電源供給端子に時間経過とともに変化する可変電圧を供給する電源回路と、
前記被テスト回路の入力端子に、前記可変電圧よりも低くかつ前記時間経過とともに変化する入力電圧を供給する入力信号供給部と、
前記複数の半導体素子のうち、テスト対象とされた一つ又は複数の対象半導体素子の、前記時間経過とともに変化する動作状態を収集するとともに、収集した前記動作状態に基づき、前記対象半導体素子を含む少なくとも一部の回路情報を検出する制御部と、
を備えていることを特徴とする被テスト回路の状態検出装置。
【請求項８】
前記被テスト回路へ又は前記被テスト回路から流れる電流を計測する電流計を備え、
前記制御部が、前記回路情報に基づき、前記電流を計測して、該電流の変化から前記対象半導体素子の故障の有無を検出することを特徴とする請求項７に記載の被テスト回路の状態検出装置。
【請求項９】
前記対象半導体素子がトランジスタとされ、
前記動作状態が、前記トランジスタの遮断領域、線形領域、飽和領域からなる動作領域の何れか一つであることを特徴とする請求項７又は８に記載の被テスト回路の状態検出装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子を含む被テスト回路の状態検出方法及び状態検出装置に関する。
【背景技術】
【０００２】
従来から、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）回路のテスト方法として、電流テスト方法が知られている。この方法のうち、静的電流（ＩＤＤＱ）テストと呼ばれる方法は、被テスト回路を動作させて外部入力に所定のテスト入力信号を印加した後の安定状態で静的電流を計測する。さらに、この手法を拡張して、電源電圧をランプ状に可変しながら、被テスト回路に流れる電源電流を計測する電流テストが開示されている（例えば、非特許文献１参照。）。
【０００３】
被テスト回路としては、図１３に示すように、ＣＭＯＳを含むＲＦ（Ｒａｄｉｏ  Ｆｒｅｑｕｎｃｙ）増幅回路であるＬＮＡ（Ｌｏｗ  Ｎｏｉｓｅ  Ａｍｐｌｉｆｉｅｒ）回路１００とされている。すなわち、ＮＭＯＳトランジスタＱ２，Ｑ３を有する差動型の増幅回路と、ＮＭＯＳトランジスタＱ１を有する増幅回路の定電流源と、ＰＭＯＳトランジスタＱ４，Ｑ５を有するＮＭＯＳトランジスタＱ２，Ｑ３に対するアクティブ負荷と、を備えている。
【０００４】
抵抗Ｒ１ａの一端には、ＮＭＯＳトランジスタＱ２のゲートが接続され、他端には、基準電圧Ｖｏｏｍが印加される。また、抵抗Ｒ２ａの一端には、ＮＭＯＳトランジスタＱ３のゲートが接続され、他端には、基準電圧Ｖｃｏｍが印加される。ＮＭＯＳトランジスタＱ２のゲートには、入力電圧（信号）Ｖｉｎｎも印加され、ＮＭＯＳトランジスタＱ３のゲートには、入力電圧（信号）Ｖｉｎｐも印加される。
【０００５】
このＬＮＡ回路１００の電源電圧Ｖｄｄをランプ波形の可変電圧としたときの時間に対する電圧変化を図１４に示す。電源電圧Ｖｄｄに対して、図１４（ａ）に示すように、回路内のトランジスタの動作は、サブスレッショールド領域（遮断領域）、線形領域、飽和領域に分かれる。これと、ＬＮＡ回路１００に流れる静的電流Ｉｄｄと印加される電源電圧Ｖｄｄとの関係を図１４（ｂ）に示す。静的電流Ｉｄｄは、電源電圧Ｖｄｄに対応して、３つの領域Ａ，Ｂ，Ｃに分けられる。このような検出方法が、例えば非特許文献２にも記載されている。
【０００６】
一方、ＭＯＳトランジスタの直流特性として知られる、遮断領域、線形領域、飽和領域を利用して故障検出する方法も知られている（例えば、非特許文献３，４参照）。これは、故障のない正常回路の動作領域と、故障時の動作領域とを比較して、その差の有無から故障の有無を解析するものとして開示されている。
【０００７】
【非特許文献１】Ｊｏｓｅ  Ｐｉｎｅｄａ  ｄｅ  Ｇｙｖｅｚ，Ｇｕｉｄｏ  Ｇｒｏｎｔｈｏｕｄ，ａｎｄ  Ｒａｓｈｉｄ  Ａｍｉｎｅ，“ＶＤＤ  ｒａｍｐ  ｔｅｓｔｉｎｇ  ｆｏｒ  ＲＦ  ｃｉｒｃｕｉｔｓ”，ＩＴＣ  ＩＮＴＥＲＮＡＴＩＯＮＡＬ  ＴＥＳＴ  ＣＯＮＦＥＲＥＮＣＥ，Ｐａｐｅｒ２６，１，ｐｐ．６５１−６５８，２００３  ＩＥＥＥ。
【非特許文献２】Ｓ．Ｓ．Ｓｏｍａｙａｊｕｌａ，  Ｅ．Ｓａｎｃｈｅｚ−Ｓｉｎｅｎｃｉｏ，ａｎｄ  Ｊ．Ｐｉｎｅｄａ  ｄｅ  Ｇｙｖｅｚ，“Ａｎａｌｏｇ  ｆａｕｌｔ  ｄｉａｇｎｏｓｉｓ  ｂａｓｅｄ  ｏｎ  ｒａｍｐｉｎｇ  ｐｏｗｅｒ  ｓｕｐｐｌｙ  ｃｕｒｒｅｎｔ  ｓｉｇｎａｔｕｒｅ  ｃｌｕｓｔｅｒｓ，”ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ  ｏｎ  Ｃｉｒｃｕｉｔｓ  ａｎｄ  Ｓｙｓｔｅｍｓ−ＩＩ：Ａｎａｌｏｇ  ａｎｄ  Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｉｎｇ，ｖｏｌ．４３，  ｎｏ．１０，ｐｐ．７０３−７１２，Ｏｃｔｏｂｅｒ  １９９６。
【非特許文献３】Ｙ．Ｍｉｕｒａ，“Ａｎａｌｙｓｉｓ  ｏｆ  Ａｎａｌｏｇ  ａｎｄ  Ｍｉｘｅｄ−Ｓｉｇｎａｌ  Ｃｉｒｃｕｉｔｓ  ｂｙ  ａｎ  Ｏｐｅｒａｔｉｏｎ−Ｒｅｇｉｏｎ  Ｍｏｄｅｌ，”ＩＥＩＣＥ  Ｔｒａｎｓ．ＩＮＦ．＆ＳＹＳＴ．，  Ｖｏｌ．Ｅ８５−Ｄ，Ｎｏ．１０，ｐｐ．１５５１−１５５７  Ｏｃｔｏｂｅｒ  ２００２。
【非特許文献４】Ｙｕｋｉｙａ  Ｍｉｕｒａ  ａｎｄ  Ｄａｉｓｕｋｅ  Ｋａｔｏ，“Ａｎａｌｙｓｉｓ  ａｎｄ  Ｔｅｓｔｉｎｇ  ｏｆ  Ａｎａｌｏｇ  ａｎｄ  Ｍｉｘｅｄ−Ｓｉｇｎａｌ  Ｃｉｒｃｕｉｔｓ  ｂｙ  ａｎ  Ｏｐｅｒａｔｉｏｎ−Ｒｅｇｉｏｎ  Ｍｏｄｅｌ：Ａ  Ｃａｓｅ  Ｓｔｕｄｙ  ｏｆ  Ａｐｐｌｉｃａｔｉｏｎ  ａｎｄ  Ｉｍｐｌｅｍｅｎｔａｔｉｏｎ，”Ｐｒｏｃ．１８ｔｈ  ＩＥＥＥ  Ｉｎｔ．Ｓｙｍｐ．  ｏｎ  Ｄｅｆｅｃｔ  ａｎｄ  Ｆａｕｌｔ  Ｔｏｌｅｒａｎｃｅ  ｉｎ  ＶＬＳＩ  Ｓｙｓｔｅｍｓ，ｐｐ．２７９−２８６，Ｎｏｖｅｍｂｅｒ  ２００３。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ここで、可変電圧を印加する間、遮断領域にあるトランジスタには電流が流れない。そのため、上記従来の非特許文献１又は非特許文献２に記載の故障検出方法に開示される電流テストを行っても、正常回路における電流値と差異が見られず、故障の有無を特定することが困難である。
【０００９】
本発明は上記事情に鑑みて成されたものであり、被テスト回路の状態を簡単にモデル化することができ、被テスト回路の状態を容易に評価することができる被テスト回路の状態検出方法及び状態検出装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明は、上記課題を解決するため、以下の手段を採用する。
本発明に係る被テスト回路の状態検出方法は、複数の半導体素子を有する被テスト回路の電源供給端子に時間経過とともに変化する可変電圧を供給するステップと、前記被テスト回路の入力端子に、前記可変電圧よりも低くかつ前記時間経過とともに変化する入力電圧を供給するステップと、前記複数の半導体素子のうち、テスト対象とされた一つ又は複数の対象半導体素子の、前記時間経過とともに変化する動作状態を収集するステップと、  収集した前記動作状態から前記対象半導体素子を含む少なくとも一部の回路情報を検出するステップと、を備えていることを特徴とする。
【００１１】
また、本発明に係る被テスト回路の状態検出方法は、前記被テスト回路の状態検出方法であって、前記回路情報に基づき、前記被テスト回路へ又は前記被テスト回路から流れる電流を計測するステップと、該電流の変化から前記対象半導体素子の故障の有無を検出するステップと、をさらに備えていることを特徴とする。
【００１２】
また、本発明に係る被テスト回路の状態検出方法は、前記被テスト回路の状態検出方法であって、前記対象半導体素子がトランジスタとされ、前記動作状態が、前記トランジスタの遮断領域、線形領域、飽和領域からなる動作領域の何れか一つであることを特徴とする。
【００１３】
また、本発明に係る被テスト回路の状態検出方法は、前記被テスト回路の状態検出方法であって、前記可変電圧が、ランプ波形の電圧であることを特徴とする。
【００１４】
また、本発明に係る被テスト回路の状態検出方法は、前記被テスト回路の状態検出方法であって、前記入力電圧が、前記可変電圧を分圧して得られる電圧であることを特徴とする。
【００１５】
また、本発明に係る被テスト回路の状態検出方法は、前記被テスト回路の状態検出方法であって、前記入力電圧が、前記時間経過とともに電圧レベルが変化することを特徴とする。
【００１６】
本発明に係る被テスト回路の状態検出装置は、複数の半導体素子を有する被テスト回路の電源供給端子に時間経過とともに変化する可変電圧を供給する電源回路と、前記被テスト回路の入力端子に、前記可変電圧よりも低くかつ前記時間経過とともに変化する入力電圧を供給する入力信号供給部と、前記複数の半導体素子のうち、テスト対象とされた一つ又は複数の対象半導体素子の、前記時間経過とともに変化する動作状態を収集するとともに、収集した前記動作状態に基づき、前記対象半導体素子を含む少なくとも一部の回路情報を検出する制御部と、を備えていることを特徴とする。
【００１７】
また、本発明に係る被テスト回路の状態検出装置は、前記被テスト回路の状態検出装置であって、前記被テスト回路へ又は前記被テスト回路から流れる電流を計測する電流計を備え、前記制御部が、前記回路情報に基づき、前記電流を計測して、該電流の変化から前記対象半導体素子の故障の有無を検出することを特徴とする。
【００１８】
また、本発明に係る被テスト回路の状態検出装置は、前記被テスト回路の状態検出装置であって、前記対象半導体素子がトランジスタとされ、前記動作状態が、前記トランジスタの遮断領域、線形領域、飽和領域からなる動作領域の何れか一つであることを特徴とする。
【発明の効果】
【００１９】
本発明によれば、被テスト回路状態を簡単にモデル化することができ、被テスト回路の状態を容易に評価することができる。
【発明を実施するための最良の形態】
【００２０】
本発明の一実施形態に係る故障検出方法（状態検出方法）及びこれを用いた故障検出装置（状態検出装置）について説明する。
本実施形態に係る故障検出装置１は、図１及び図２に示すように、複数のＣＭＯＳタイプのトランジスタ（半導体素子）を有する被テスト回路２に時間経過とともに変化する可変電圧ＶＤＤ（ｔ）を供給する電源回路３と、被テスト回路２の入力端子Ｔ１に、可変電圧ＶＤＤ（ｔ）が供給される時間の前又は後から可変電圧ＶＤＤ（ｔ）よりも低くかつ時間経過とともに変化する入力電圧Ｖｉ（ｔ）を供給する入力信号供給部５と、被テスト回路２を流れる電流を測定する電流計６と、被テスト回路２の状態を検出する制御部７と、を備えている。
【００２１】
被テスト回路２は、例えば、レベルシフタ回路であって、インバータＩＮＶ０，ＩＮＶ１，ＩＮＶ２、ＮＭＯＳトランジスタＭＮ７０（８）、ＭＮ７１（１０）及びＰＭＯＳトランジスタＭＰ７０（１１）、ＭＰ７１（１２）、ＭＰ７２（１３）、ＭＰ７３（１５）、によって構成されている。ここで、可変電圧ＶＤＤ（ｔ）が印加される端子を電源端子（ＶＤＤ）とする。
【００２２】
インバータＩＮＶ０の入力端子に入力電圧Ｖｉ（ｔ）が供給される。インバータＩＮＶ０の出力端子は、ＮＭＯＳトランジスタＭＮ７１（１０）、ＰＭＯＳトランジスタＭＰ７３（１５）のゲートと接続されている。ＮＭＯＳトランジスタＭＮ７０（８）のドレインはＰＭＯＳトランジスタＭＰ７２（１３）のドレインと、ＰＭＯＳトランジスタＭＰ７１（１２）のゲートとに接続され、ソースは、グランド（ＧＮＤ）と接続されている。ＰＭＯＳトランジスタＭＰ７２（１３）のソースはＰＭＯＳトランジスタＭＰ７０（１１）のドレインに接続される。ＰＭＯＳトランジスタＭＰ７０（１１）のソースは電源端子（ＶＤＤ）と接続され、ゲートは、ＮＭＯＳトランジスタＭＮ７１（１０）のドレイン、ＰＭＯＳトランジスタＭＰ７３（１５）のドレイン、及びインバータＩＮＶ１の入力端子と接続される。ＮＭＯＳトランジスタＭＮ７１（１０）のソースはグランド（ＧＮＤ）と接続され、ドレインは、ＰＭＯＳトランジスタＭＰ７３（１５）のドレインとインバータＩＮＶ１の入力端子とに接続される。ＰＭＯＳトランジスタＭＰ７３（１５）のソースは、ＰＭＯＳトランジスタＭＰ７１（１２）のドレインと接続され、ＰＭＯＳトランジスタＭＰ７１（１２）のソースは、電源端子（ＶＤＤ）と接続される。インバータＩＮＶ２の入力端子は、インバータＩＮＶ１の出力端子と接続され、インバータＩＮＶ２の出力端子からレベル変換された出力信号が出力される。
【００２３】
電源回路３の可変電圧ＶＤＤ（ｔ）特性は、図３に示すように、時刻ｔ０からｔ１になるまでは、例えば０［Ｖ］に設定され、時刻ｔ１から電圧が直線状に増加して時刻ｔ２で一定になるランプ波形の電圧特性となっている。
【００２４】
入力信号供給部５は、図１に示すように、電源回路３の出力端子とグランド（ＧＮＤ）との間に直列接続された可変抵抗Ｒ１及び可変抵抗Ｒ２を備えている。可変抵抗Ｒ１の一方の端子は、電源回路３の一方の端子（電圧出力端子）に接続され、可変抵抗Ｒ１の他方の端子は、被テスト回路２の入力端子Ｔ１と可変抵抗Ｒ２の一方の端子と接続される。可変抵抗Ｒ２の他方の端子は、グランド（ＧＮＤ）に接続される。この可変抵抗Ｒ１及び可変抵抗Ｒ２の共通接続点から入力電圧Ｖｉ（ｔ）が発生して被テスト回路２の入力端子Ｔ１に供給される
【００２５】
ここで、図３（ｂ）に示すように、ランプ波形の可変電圧ＶＤＤ（ｔ）と同期して、以下の式で表される入力電圧Ｖｉ（ｔ）が発生する。
Ｖｉ（ｔ）＝｛Ｒ２／（Ｒ１＋Ｒ２）｝×ＶＤＤ（ｔ）
【００２６】
なお、入力信号供給部５は、これに限らず、図４に示すように、ＮＭＯＳトランジスタ１６、可変抵抗Ｒ３，Ｒ４、入力可変電圧回路（Ｖｃｏｎｔ（ｔ））１７、信号発生器（Ｓｉｇ）１８を備えたものでもよい。この場合、可変抵抗Ｒ３の一方の端子が電源回路３の電圧出力端子と接続され、他方の端子が、ＮＭＯＳトランジスタ１６のドレインと被テスト回路２の入力端子Ｔ１と接続される。ＮＭＯＳトランジスタ１６のソースは可変抵抗Ｒ４の一方の端子と接続され、ゲートは信号発生器１８の一方の端子と接続される。可変抵抗Ｒ４の他方の端子はグランド（ＧＮＤ）と接続される。信号発生器１８の他方の端子は、入力可変電圧回路１７を介してグランド（ＧＮＤ）と接続される。
【００２７】
電流計６は、電源回路３の電圧出力端子と、被テスト回路２の電源供給端子Ｔ２との間に接続されて、被テスト回路２を流れる電流ＩＤＤを検出する。なお、電流計６は、被テスト回路２のグランド端子Ｔ３とグランド（ＧＮＤ）との間に接続されてもよい。
【００２８】
制御部７は、ＣＰＵや制御回路であって、複数のトランジスタのうち、例えば、少なくともテスト対象とする対象トランジスタ（対象半導体素子）のＮＭＯＳトランジスタＭＮ７１（１０）、ＰＭＯＳトランジスタＭＰ７１（１２），ＭＰ７３（１５）の時間経過とともに変化する動作状態を収集するとともに、得られた情報に基づき被テスト回路２の状態を検出する。
【００２９】
ここで、検出するトランジスタの動作状態は、トランジスタの遮断領域（Ｃ）、線形領域（Ｌ）、飽和領域（Ｓ）の何れかの動作領域となる。
【００３０】
この故障検出装置１による故障検出方法について説明する。
この方法は、図５に示すように、被テスト回路２の電源供給端子Ｔ２に時間経過とともに変化する可変電圧ＶＤＤ（ｔ）を供給するステップ（Ｓ０１）と、被テスト回路２の入力端子Ｔ１に、可変電圧ＶＤＤ（ｔ）が供給される時刻ｔ１からｔ２の間に可変電圧ＶＤＤ（ｔ）よりも低くかつ時間経過とともに変化する入力電圧Ｖｉ（ｔ）を供給するステップ（Ｓ０２）と、テスト対象とされた例えば、ＮＭＯＳトランジスタＭＮ７１（１０）、ＰＭＯＳトランジスタＭＰ７１（１２），ＭＰ７３（１５）の時間経過とともに変化する動作状態（ＯＲ）を収集するステップ（Ｓ０３）と、収集した動作状態に基づき、例えばＮＭＯＳトランジスタＭＮ７１（１０）、ＰＭＯＳトランジスタＭＰ７１（１２），ＭＰ７３（１５）を含む回路情報を検出するステップ（Ｓ０４）と、可変電圧ＶＤＤ（ｔ）が印加されて被テスト回路２へ又は被テスト回路２から流れる電流を電流計６にて計測するステップ（Ｓ０５）と、この電流値に基づいて被テスト回路２の故障検出を行うステップ（Ｓ０６）と、を備えている。
【００３１】
各ステップについて、被テスト回路２として図２に示すレベルシフタ回路を用いた故障解析を具体例として説明する。
【００３２】
まず、すべての素子が正常な場合の通常動作を図６（ａ）（ｂ）に示す。
可変電圧ＶＤＤ（ｔ）を供給するステップ（Ｓ０１）として、可変電圧ＶＤＤ（ｔ）が０［Ｖ］から４．０［Ｖ］まで変化するランプ電圧を被テスト回路２の電源供給端子Ｔ２に印加する。これによって図６（ａ）に示すように、被テスト回路２の入力電圧及び出力電圧が変化する。ちなみにこのときの電流計６での計測電流は、図６（ｂ）のように変化する。
【００３３】
このとき、入力電圧Ｖｉ（ｔ）を供給するステップ（Ｓ０２）として、入力信号供給部５の可変抵抗Ｒ１，Ｒ２の抵抗値を変化させる。この場合、電流ＩＤＤの大きさも変化する。例えば、可変抵抗Ｒ１，Ｒ２の大きさをそれぞれ、１０ｋΩ／１０ｋΩ，１０ｋΩ／２０ｋΩ，２０ｋΩ／１０ｋΩとした場合の電流ＩＤＤの変化を図７に示す。
【００３４】
ここで、動作状態（ＯＲ）を収集するステップ（Ｓ０３）に移行する。
まず、図８に示すように、ＮＭＯＳトランジスタＭＮ７１（１０）、ＰＭＯＳトランジスタＭＰ７１（１２），ＭＰ７３（１５）の可変電圧ＶＤＤ（ｔ）の時間経過とともに変化する動作状態（ＯＲ）を収集する。ここで、図８（ａ）は、可変抵抗Ｒ１，Ｒ２の大きさを１０ｋΩ／１０ｋΩとした場合の各トランジスタの動作領域の変化を示している。縦軸は、可変電圧ＶＤＤ（ｔ）としてランプ電圧を印加した際の０．０［Ｖ］から４．０［Ｖ］までの変化をそれぞれの領域の占める割合で表示したものである。可変電圧ＶＤＤ（ｔ）が増加するにつれて、ＮＭＯＳトランジスタＭＮ７１（１０）は、動作領域が遮断領域（Ｃ）、線形領域（Ｌ）、遮断領域（Ｃ）、飽和領域（Ｓ）と順に変化している。ＰＭＯＳトランジスタＭＰ７１（１２），ＭＰ７３（１５）は、遮断領域（Ｃ）から線形領域（Ｌ）に変化している。
【００３５】
同様に、図８（ｂ）は、可変抵抗Ｒ１，Ｒ２の大きさを１０ｋΩ／２０ｋΩとした場合、図８（ｃ）は、可変抵抗Ｒ１，Ｒ２の大きさを２０ｋΩ／１０ｋΩとした場合の各トランジスタの動作領域の変化を示している。
【００３６】
続いて、回路情報を検出するステップ（Ｓ０４）に移行する。ここでは、得られた動作状態（ＯＲ）から、ＮＭＯＳトランジスタＭＮ７１（１０）、ＰＭＯＳトランジスタＭＰ７１（１２），ＭＰ７３（１５）を含む回路情報を検出して、非特許文献１，２に示すような電流テストによる被テスト回路２のショート故障検出の適否についての判断を行う。
【００３７】
ここで、ＮＭＯＳトランジスタＭＮ７１（１０）、ＰＭＯＳトランジスタＭＰ７１（１２），ＭＰ７３（１５）は、図８より、可変抵抗Ｒ１，Ｒ２の大きさが、１０ｋΩ／１０ｋΩ及び１０ｋΩ／２０ｋΩの場合、かつ可変電圧ＶＤＤ（ｔ）が４．０［Ｖ］近傍の場合のみ、動作領域がＣを含まずＬ又はＳの状態となる。つまり、このときのみ、ＮＭＯＳトランジスタＭＮ７１（１０）、ＰＭＯＳトランジスタＭＰ７１（１２），ＭＰ７３（１５）を含むパスに電流が流れる。一方、被テスト回路２が正常であっても、可変抵抗Ｒ１，Ｒ２の大きさが２０ｋΩ／１０ｋΩの場合には、ＮＭＯＳトランジスタＭＮ７１（１０）がすべての可変電圧ＶＤＤ（ｔ）において遮断領域（Ｃ）なので、このパスには電流が流れない。
【００３８】
この場合、ＰＭＯＳトランジスタＭＰ７１（１２），ＭＰ７３（１５）をショートさせても電流が流れないので、ＰＭＯＳトランジスタＭＰ７１（１２），ＭＰ７３（１５）がショート故障していた場合には、非特許文献１，２に示すような電流テストによる被テスト回路２のショート故障検出は不適であることがわかる。そこで、この場合には、他の好適な方法による故障検出を行う。なお、ＮＭＯＳトランジスタＭＮ７１（１０）がショート故障した場合については、可変抵抗Ｒ１，Ｒ２の大きさが、１０ｋΩ／１０ｋΩ及び１０ｋΩ／２０ｋΩの場合に、電流テストが有効であることがわかる。
【００３９】
そこで、ステップ（Ｓ０５）及びステップ（Ｓ０６）に移行してさらなる故障解析を行う。
ショート故障を模擬するため、被テスト回路２のＮＭＯＳトランジスタＭＮ７１（１０）のソースとドレインとの間に等価抵抗を並列接続する。このときの電流ＩＤＤを図９に示す。ここで、図９（ａ）は、可変抵抗Ｒ１，Ｒ２を１０ｋΩ／１０ｋΩとしたときに、ＭＮ７１が正常（ｆａｕｌｔ  ｆｒｅｅ）の場合（等価抵抗を入れない場合）と、等価抵抗の大きさを５Ω，１ｋΩ，１ＭΩと変化させた場合とにおける電流ＩＤＤの値の変化を示している。
【００４０】
同様に図９（ｂ）は、可変抵抗Ｒ１，Ｒ２を１０ｋΩ／２０ｋΩとしたときの変化を示している。そしてそれぞれの電流ＩＤＤを比較して、差異の有無を解析する。正常の場合と故障の場合とで電流ＩＤＤが異なる場合には、回路故障ありと判定する。一方、差異が見られない場合には、上述とは異なる他の公知の故障解析方法へ移行する。
【００４１】
ちなみに、ＰＭＯＳトランジスタＭＰ７１（１２），ＭＰ７３（１５）について、上述と同様に等価抵抗を５Ω又は１ＭΩとしてショート故障を模擬した場合の、各トランジスタの動作領域の変化をそれぞれ図１０及び図１１に示す。図８の場合とそれぞれ比較してみると、各トランジスタの状態は、故障の有無及び等価抵抗値の大小によって変化していないことがわかる。つまり、ＮＭＯＳトランジスタＭＮ７１（１０）、ＰＭＯＳトランジスタＭＰ７１（１２），ＭＰ７３（１５）を含むパスでは、故障の変化が動作状態（ＯＲ）の変化として表れない。
【００４２】
次に、トランジスタのオープン故障が発生した場合について説明する。オープン故障を模擬するため、被テスト回路２のトランジスタのソース側又はドレイン側に等価抵抗を直列接続する。例として、可変抵抗Ｒ１，Ｒ２を１０ｋΩ／１０ｋΩとしたときのＰＭＯＳトランジスタＭＰ７１（１２）の電流ＩＤＤの変化を図１２（ａ）に示す。また、可変抵抗Ｒ１，Ｒ２を２０ｋΩ／１０ｋΩとしたときのＮＭＯＳトランジスタＭＮ７１（１０）の電流ＩＤＤの変化を図１２（ｂ）に示す。何れも、ソース側に１ＭΩの等価抵抗を接続した場合をＳ−１Ｍとして、ドレイン側に１ＭΩ又は１ＧΩの等価抵抗を接続した場合をＤ−１Ｍ、Ｄ−１Ｇとしている。ＰＭＯＳトランジスタＭＰ７１（１２）よりもＮＭＯＳトランジスタＭＮ７１（１０）のほうが、抵抗値が高くなるほど等価抵抗を挿入しない正常の場合との電流差が顕著になる。
【００４３】
この故障検出方法及びこれを用いた故障検出装置１によれば、トランジスタの動作領域を予め検出しておくことによって、トランジスタについて電流テストの適否を判断することができる。したがって、電流テストが好適なものに対しては、電流テストを行い、そうでないものには、他の故障解析方法を行うことができる。その結果、故障解析の時間とコストとを削減することができる。
【００４４】
この際、可変電圧ＶＤＤ（ｔ）としてランプ電圧を用いるので、様々なトランジスタの状態を意図的に作り出すことができる。また、トランジスタの状態から回路動作の情報を把握することができ、回路解析を系統的な手法で行うことができる。したがって、本発明を既存のＣＡＤのソフトウエアに容易に組み込んで回路の動作解析のシミュレーションを行うことができる。
【００４５】
なお、本発明の技術範囲は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。
例えば、被テスト回路としてレベルシフタ回路としているが、これに限らない。また、トランジスタはＭＯＳ型に限らず、バイポーラ型でも構わない。さらに、故障解析だけでなく、回路の様々な動作解析に応用してもよい。また、故障解析の際には、ステップ（Ｓ０３）、ステップ（Ｓ０４）を他のステップとは別に予め実施しておくことによって、故障解析時間を短縮することができる。
【図面の簡単な説明】
【００４６】
【図１】本発明の一実施形態に係る被テスト回路の故障検出装置を示す回路ブロック図である。
【図２】本発明の一実施形態に係る被テスト回路の故障検出装置で検出する被テスト回路を示す回路ブロック図である。
【図３】本発明の一実施形態に係る被テスト回路の故障検出装置の（ａ）可変電圧の波形、（ｂ）入力電圧の波形を示すグラフである。
【図４】本発明の一実施形態に係る被テスト回路の故障検出装置の他の例を示す回路ブロック図である。
【図５】本発明の一実施形態に係る被テスト回路の故障検出方法を示すフロー図である。
【図６】正常な被テスト回路に対する本発明の一実施形態に係る被テスト回路の故障検出装置の（ａ）可変電圧波形図、（ｂ）被テスト回路の出入力波形図である。
【図７】可変電圧を被テスト回路に印加した際の被テスト回路の電流値を示すグラフである。
【図８】可変電圧に対する対象トランジスタが正常な場合の動作領域の変化を示すグラフである。
【図９】対象トランジスタのショート故障時の電流変化を示すグラフである。
【図１０】対象トランジスタのショート故障時の動作領域変化を示すグラフである。
【図１１】対象トランジスタのショート故障時の動作領域変化を示すグラフである。
【図１２】対象トランジスタのオープン故障時の電流変化を示すグラフである。
【図１３】被テスト回路の例を示す回路ブロック図である。
【図１４】被テスト回路の（ａ）可変電圧変化、（ｂ）可変電圧と静的電流との関係を示すグラフである。
【符号の説明】
【００４７】
１  故障検出装置（状態検出装置）
３  電源回路
５  入力信号供給部
６  電流計
７  制御部
１０  ＮＭＯＳトランジスタＭＮ７１（対象半導体素子）
１２  ＰＭＯＳトランジスタＭＰ７１（対象半導体素子）
１５  ＰＭＯＳトランジスタＭＰ７３（対象半導体素子）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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