(57)【要約】      （修正有）【課題】駆動力向上、サブスレッショルド係数低減、オフ電流低減、駆動電圧の低減等トランジスタ特性の高性能化、低消費電力化を実現する半導体素子を提供する。【解決手段】基板１０１上に設けられた導電性電極１０３と、導電性電極１０３上に設けられた絶縁膜１０４と、絶縁膜１０４を介して導電性電極１０３上部に設けられた半導体１０５と、半導体１０５の両側に、絶縁膜１０４に接して設けられた導電性領域１０９とを備える。【選択図】図２
2009141145.tif 000002
【特許請求の範囲】
【請求項１】
基板上に設けられた導電性電極と、
前記導電性電極上に設けられた絶縁膜と、
前記絶縁膜を介して前記導電性電極上部に設けられた半導体と、
前記半導体の両側に,前記絶縁膜に接して設けられた導電性領域と
を備える半導体素子。
【請求項２】
前記導電性領域は、金属と半導体の化合物からなる請求項１に記載の半導体素子。
【請求項３】
前記半導体はシリコンであり、前記導電性領域はニッケルシリサイドからなる請求項１または２に記載の半導体素子。
【請求項４】
前記ニッケルシリサイドの組成比は、おおよそＮｉ：Ｓｉ＝２：１である請求項３に記載の半導体素子。
【請求項５】
前記導電性領域は、更に前記化合物に主として含まれる金属の層と、前記金属の層上に積層したバリアメタルの層を有する請求項１から４までのいずれか１項に記載の半導体素子。
【請求項６】
前記半導体がシリコンであり、前記化合物がニッケルシリサイド、前記金属の層がニッケル、上記バリアメタルが窒化チタンである請求項１から５までのいずれか１項に記載の半導体素子。
【請求項７】
前記バリアメタルは、更に低抵抗金属層を積層する請求項１から６までのいずれか１項に記載の半導体素子。
【請求項８】
前記低抵抗金属層は、アルミニウム、銅、のいずれか一つを含む請求項７に記載の半導体素子。
【請求項９】
前記半導体は、オン状態のとき主として流れるキャリアと同じ導電型を持つ不純物を高濃度に含む高濃度不純物領域を有する請求項１から８までのいずれか１項に記載の半導体素子。
【請求項１０】
前記導電性領域と前記半導体との第１の界面と、前記絶縁膜とは反対側の半導体表面とが交わる第１の交点が、前記第１の界面と、前記絶縁膜と前記半導体との界面とが交わる第２の交点よりも、前記導電性電極中央側に位置することを特徴とする半導体素子。
【請求項１１】
一方向に配列された走査線と、前記走査線に対して垂直に配列された信号線と、前記走査線と前記信号線とに囲まれた各領域に設けられた互いに対向する第1の電極とを備える第1の基板と、
前記第1の電極に対向して設けられた第2の電極を備える第1の基板に対向して設けられた第2の基板と、
前記第1の電極と第2の電極間に配向して満たされた液晶材料と、
前記走査線と前記信号線とに囲まれた各領域に、導電性電極が前記走査線に電気的に接続され、一方の導電性領域が前記信号線に電気的に接続され、他方の導電性領域が前記第1の電極に電気的に接続される請求項１から１０までのいずれか１項に記載の半導体素子と
を備える表示装置。
【請求項１２】
一方向に配列された走査線と、前記走査線に対して垂直に配列された信号線と、前記走査線と前記信号線とに囲まれた各領域に設けられた第1の電極と、第1の電極上に設けられたエレクトロルミネッセンス用発光材料と、前記発光材料を介して第1の電極に対向して設けられた第2の電極とを備える基板と、
前記走査線と前記信号線とに囲まれた各領域に、導電性電極が前記走査線に電気的に接続され、一方の導電性領域が前記信号線に電気的に接続され、他方の導電性領域が前記第1の電極に電気的に接続される請求項１から１０までのいずれか１項に記載の半導体素子と
を備える表示装置。
【請求項１３】
基板上に導電性電極を形成する導電性電極形成工程と、
前記導電性電極上に絶縁膜を形成する絶縁膜形成工程と、
前記絶縁膜を介して、前記導電性電極上部に半導体を形成する半導体形成工程と、
前記半導体上に、金属膜を形成する金属膜形成工程と、
前記金属膜上に、バリア層を形成するバリア層形成工程と、
前記導電性電極上部で、前記金属膜と前記バリア層を分離する分離工程と、
前記半導体と前記金属膜を反応させて、絶縁膜と接するように金属化合物を形成する金属化合物形成工程と
を有する半導体素子の製造方法。
【請求項１４】
前記半導体形成工程の後で、かつ前記金属膜形成工程の前に、半導体素子の極性と同じ導電型の不純物を含む不純物含有層を形成する不純物含有層形成工程を有する請求項１３に記載の半導体素子の製造方法。
【請求項１５】
前記バリア層形成工程の後で、かつ前記分離工程の前に、前記バリア層上に金属膜を形成する工程を有する請求項１３または１４に記載の半導体素子の製造方法。
【請求項１６】
前記半導体形成工程の後で、かつ金属膜形成工程の前に、前記半導体中に少なくともチャネルとなる領域上に絶縁層を形成する保護絶縁層工程を有し、前記金属化合物形成工程の後、未反応の金属膜とバリア層を除去する除去工程を有する請求項１３から１５までのいずれか１項に記載の半導体素子の製造方法。
【請求項１７】
前記半導体と金属膜を反応させる工程の温度が２６０〜３１０℃である請求項１３から１６までのいずれか１項に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及びその製造方法並びに表示装置に関し、特にボトムゲート型薄膜トランジスタに関する。
【背景技術】
【０００２】
薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ）は、液晶ディスプレイ、有機ＥＬディスプレイをはじめとしたアクティブマトリックス型表示装置の画素選択用スイッチ、画素をマトリックス状に配列したパネルを駆動するための周辺回路等に広く用いられている。この薄膜トランジスタのスイッチング特性によってパネルの応答速度をはじめとする表示性能や消費電力性能が大きく影響されるため、薄膜トランジスタにはオン電流の増大と消費電力の削減が求められている。
【０００３】
一般的な薄膜トランジスタの構造は、例えば特許文献１に開示されている。図１１は特許文献１に開示されているｎ型薄膜トランジスタの断面を表す模式図である。図中、７０１は基板、７０２はゲート電極、７０３はゲート絶縁膜、７０４はアモルファスシリコン、７０５はｎ型アモルファスシリコンからなるソース・ドレイン、７０６はソース・ドレイン電極である。図１１からわかるように、ゲート電極７０２とソース・ドレイン７０５は、ゲート絶縁膜７０３とアモルファスシリコン７０４によって隔てられている。  このためゲート電極７０２にオン電圧を印加すると、ゲート絶縁膜７０３に接する側のアモルファスシリコン７０４の領域７０４ａには反転層が形成されるが、ゲート絶縁膜７０４とソース・ドレイン７０５とに挟まれたアモルファスシリコン７０４の領域７０４ｂは十分には反転しない。そのため、ゲート絶縁膜７０３に接する側のアモルファスシリコン７０４の領域７０４ａに形成される反転層と、ソース・ドレイン７０５との電気的な接続は弱く、それによって、サブスレッショルド係数の増大や、寄生抵抗の増大を招き、トランジスタ特性が劣化してしまう。
また、このような薄膜トランジスタを画素選択トランジスタとして用いたアクティブマトリックス型表示装置では、高速スイッチング動作が困難なため、表示パネルの応答速度等の性能向上が難しい。特に、有機ＥＬ（エレクトロルミネッセンス）表示装置等の電流駆動型の発光素子を用いた表示装置では、各画素を構成する発光素子に接続された画素選択トランジスタは、発光素子を電流駆動する必要があるため、電圧駆動の液晶表示装置等の場合に比べて非常に高い電流駆動能力が要求される。従って、従来の薄膜トランジスタを、電流駆動型発光素子を用いた表示装置に適用するのは非常に難しい。また、上述のように従来の薄膜トランジスタは、サブスレッショルド係数及び寄生抵抗が大きいため、表示パネルを駆動するための周辺回路を同一基板上に作り込むのは非常に困難であり、出来たとしても、良好な回路性能を得るのは非常に困難である。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
この発明は、上記の問題を解決するものであり、駆動力向上、サブスレッショルド係数低減、オフ電流低減、駆動電圧の低減等トランジスタ特性の高性能化、低消費電力化を実現する半導体素子及びその製造方法、並びに、これを用いた表示装置を提供することを目的とする。
【特許文献１】特開２００５−１３６２５３号公報
【課題を解決するための手段】
【０００５】
上記の課題を解決するため、本発明の第１の観点による半導体素子は、基板上に設けられた導電性電極と、前記導電性電極上に設けられた絶縁膜と、前記絶縁膜を介して前記導電性電極上部に設けられた半導体と、前記半導体の両側に、前記絶縁膜に接して設けられた導電性領域とを備える。即ち、導電性領域は、導電性電極に電圧を印加したとき、絶縁層に接する側の半導体に誘起される反転層と強く電気的に接続される。
上記構成の半導体素子によれば、導電性電極をゲート電極、絶縁膜をゲート絶縁膜、導電性領域をソース・ドレインとする薄膜トランジスタを構成し、そのソース・ドレインはゲート絶縁膜と接して設けられている。従って、ゲート電極にオン電圧を印加した場合、ゲート絶縁膜に接する側の半導体の領域に誘起される反転層とソース・ドレインが電気的に強く接続されるため、サブスレッショルド係数及び寄生抵抗は著しく低減され、オフ電流低減、駆動電圧の低減等良好なトランジスタ特性が実現され、低消費電力化を実現する。
【０００６】
また、本発明の第１の観点による半導体素子の一実施形態は、前記導電性領域は、金属と半導体の化合物からなることを特徴とする。
上記構成の半導体素子によれば、ソース・ドレインが金属と半導体の化合物からなるため、ソース・ドレインの低抵抗化を実現することが出来、従って、薄膜トランジスタの駆動電流を大きくすることが出来る。ここで、金属としては、ニッケル、チタン、コバルト、エルビウム、イッテルビウム、白金を使用することが可能である。また半導体としては、シリコン、ゲルマニウムが使用可能である。
【０００７】
また、本発明の第１の観点による半導体素子の一実施形態は、前記半導体がシリコンであり、前記導電性領域がニッケルシリサイドからなることを特徴とする。
上記構成の半導体素子によれば、ソース・ドレインがニッケルシリサイドによって形成されているので、５００℃程度以下で低抵抗ソース・ドレインが形成可能である。また、ニッケルシリサイド／シリコン間のショットキー障壁高さは、電子と正孔の両方に対して０．５５ｅＶ程度であるので、ｎ型素子とｐ型素子を同時に形成するのに適している。また、ニッケルシリサイドは、過酸化水素水と硫酸の混合溶液に対して不溶であるのに対し、ニッケルシリサイドの形成に用いるニッケル及び窒化チタンが前記混合溶液に対して可溶であること、及び、ニッケルがシリコンと反応してニッケルシリサイドになるのに対し、酸化シリコンや窒化シリコンとは反応しないことによって、自己整合シリサイド（ＳＡＬＩＣＩＤＥ：サリサイド）を用いることも出来るメリットがある。
【０００８】
また、本発明の第１の観点による半導体素子の一実施形態は、前記ニッケルシリサイドの組成比は、おおよそＮｉ：Ｓｉ＝２：１であることを特徴とする。即ち、３:１〜１．５：１が好ましい。
上記構成の半導体素子によれば、ニッケルシリサイドの組成比がおよそＮｉ：Ｓｉ＝２：１であるので、２６０〜３１０℃、１０秒〜１０分程度の低温短時間アニールにて低抵抗ソース・ドレインを形成可能である。従って、低コストの耐熱性の低い基板を使用しつつ、高性能の薄膜トランジスタを提供することが出来る。
【０００９】
また、本発明の第１の観点による半導体素子の一実施形態は、前記導電性領域は、更に前記化合物に主として含まれる金属の層と、前記金属の層上に積層したバリアメタルの層を有することを特徴とする。
上記構成の半導体素子によれば、半導体の膜厚とは独立にソース・ドレインの膜厚を設計することが出来るため、ソース・ドレインの著しい低抵抗化を実現することが出来る。  また、これにより、ソース・ドレインの形成と同時にソース配線またはドレイン配線を形成することも可能となるため、設計の自由度が格段に向上する。
【００１０】
また、本発明の第１の観点による半導体素子の一実施形態は、前記半導体がシリコンであり、前記化合物がニッケルシリサイド、前記金属の層がニッケル、上記バリアメタルが窒化チタンからなることを特徴とする。
上記構成の半導体素子によれば、ソース・ドレインがニッケルシリサイドによって形成されているので、５００℃程度以下で低抵抗ソース・ドレインが形成可能である。また、ニッケルシリサイド／シリコン間のショットキー障壁高さは、電子と正孔の両方に対して０．５５ｅＶ程度であるので、ｎ型素子とｐ型素子を同時に形成するのに適している。また、ニッケルシリサイドは、過酸化水素水と硫酸の混合溶液に対して不溶であるのに対し、ニッケルシリサイドの形成に用いるニッケル及び窒化チタンが前記混合溶液に対して可溶であること、及び、ニッケルがシリコンと反応してニッケルシリサイドになるのに対し、酸化シリコンや窒化シリコンとは反応しないことによって、自己整合シリサイド（ＳＡＬＩＣＩＤＥ：サリサイド）を用いることも出来るメリットがある。
【００１１】
また、本発明の第１の観点による半導体素子の一実施形態は、前記バリアメタルは、更に低抵抗金属層を積層することを特徴とする。
上記構成の半導体素子によれば、半導体の膜厚とは独立にソース・ドレインの膜厚を設計することが出来るため、ソース・ドレインの更なる著しい低抵抗化を実現することが出来る。また、これにより、ソース・ドレインの形成と同時にソース配線またはドレイン配線を形成することも可能となるため、設計の自由度が格段に向上する。
また、低抵抗金属層がバリアメタル上に設けられているため、製造工程中の熱工程等において、低抵抗金属層中の金属が、半導体中に熱拡散して、薄膜トランジスタの特性劣化を引き起こすのを防ぐことが出来る。
【００１２】
また、本発明の第１の観点による半導体素子の一実施形態は、前記低抵抗金属層は、アルミニウム、銅、のいずれか一つを含むことを特徴とする。
上記構成の半導体素子によれば、半導体の膜厚とは独立にソース・ドレインの膜厚を設計できるため、ソース・ドレインの著しい低抵抗化を実現することが出来る。特に、低抵抗金属層として、低抵抗金属であるアルミニウムまたは銅を用いるので、ソース・ドレイン抵抗を非常に小さくすることが出来る。
【００１３】
また、本発明の第１の観点による半導体素子の一実施形態は、前記半導体は、更に上記導電性領域と隣接する領域に、オン状態のとき主として流れるキャリアと同じ導電型を持つ不純物を高濃度に含む高濃度不純物領域を有することを特徴とする。
上記構成の半導体素子によれば、金属と半導体の化合物に接して高濃度不純物領域が設けられているため、金属と半導体の化合物／半導体界面に形成されるショットキー障壁の影響を低減し、その整流特性はｐｎ接合の整流特性になる、または、ｐｎ接合の整流特性に近づく。従って、薄膜トランジスタのオン電流を向上することが出来ると共に、オフ電流を改善することが出来る。
尚、高濃度不純物の導電型は、ｎ型素子の場合はｎ型で、ｐ型素子の場合はｐ型とする。不純物は、ｎ型の場合は例えば、リン、砒素、アンチモンを用いることが出来、ｐ型の場合は例えばボロンを用いることが出来る。
【００１４】
また、本発明の第１の観点による半導体素子の一実施形態は、前記導電性領域と前記半導体との第１の界面と、前記絶縁膜とは反対側の半導体表面とが交わる第１の交点が、前記第１の界面と、前記絶縁膜と前記半導体との界面とが交わる第２の交点よりも、前記導電性電極中央側に位置することを特徴とすることを特徴とする。
上記構成の半導体素子によれば、導電性領域／半導体界面と絶縁膜／半導体界面とに挟まれる半導体のなす角が０度より大きく９０度未満となっているため、オン状態において半導体のゲート絶縁膜に接する領域に誘起される反転層とソース・ドレインが電気的に接続される領域が大きくなり、寄生抵抗を低減することが出来る。特に、ソース・ドレイン／半導体界面にショットキー障壁が存在する場合、ゲート電極への電圧印加によって生じる電界（ゲート電界）によってショットキー障壁高さが実効的に低減される領域が、ソース・ドレイン／半導体界面の、ゲート絶縁膜からより遠い範囲にまで広がるため、寄生抵抗の低減効果が大きくなる。
【００１５】
上記の課題を解決するため、本発明の第２の観点による表示装置は、一方向に配列された走査線と、前記走査線に対して垂直に配列された信号線と、前記走査線と前記信号線とに囲まれた各領域に設けられた互いに対向する第1の電極とを備える第1の基板と、前記第1の電極に対向して設けられた第２の電極を備える第1の基板に対向して設けられた第2の基板と、前記第1の電極と第２の電極間に配向して満たされた液晶材料と、前記走査線と前記信号線とに囲まれた各領域に、導電性電極が前記走査線に電気的に接続され、一方の導電性領域が前記信号線に電気的に接続され、他方の導電性領域が前記第1の電極に電気的に接続される上記半導体素子とを備えることを特徴とする。
上記構成の表示装置によれば、画素選択用トランジスタを高性能化することが出来るため、応答速度等の表示特性及び低消費電力性に優れた表示装置を提供することが出来る。
【００１６】
上記の課題を解決するため、本発明の第３の観点による表示装置は、一方向に配列された走査線と、前記走査線に対して垂直に配列された信号線と、前記走査線と前記信号線とに囲まれた各領域に設けられた第1の電極と、第1の電極上に設けられたエレクトロルミネッセンス用発光材料と、前記発光材料を介して第1の電極に対向して設けられた第2の電極とを備える基板と、前記走査線と前記信号線とに囲まれた各領域に、導電性電極が前記走査線に電気的に接続され、一方の導電性領域が前記信号線に電気的に接続され、他方の導電性領域が前記第1の電極に電気的に接続される上記半導体素子とを備えることを特徴とする。
上記構成の表示装置によれば、画素選択用トランジスタを高性能化することが出来るため、エレクトロルミネッセンス用発光材料に十分な駆動電流を供給することが出来、従って、応答速度等の表示特性及び低消費電力性に優れた表示装置を提供することが出来る。
【００１７】
上記の課題を解決するため、本発明の第４の観点による半導体素子の製造方法は、基板上に導電性電極を形成する導電性電極形成工程と、前記導電性電極上に絶縁膜を形成する絶縁膜形成工程と、前記絶縁膜を介して、前記導電性電極上部に半導体を形成する半導体形成工程と、前記半導体上に、金属膜を形成する金属膜形成工程と、前記金属膜上に、バリア層を形成するバリア層形成工程と、前記導電性電極上部で、前記金属膜と前記バリア層を分離する分離工程と、前記半導体と前記金属膜を反応させて、絶縁膜と接するように金属化合物を形成する金属化合物形成工程とを有することを特徴とする。
上記構成の半導体素子の製造方法によれば、本発明の半導体素子を容易に製造することができる。本発明の半導体素子は、ソース・ドレインを形成する金属化合物よりなる導電性領域がゲート絶縁膜に接して設けられているので、ゲート電極を形成する導電性電極にオン電圧を印加した場合、ゲート絶縁膜に接する側の半導体の領域に誘起される反転層と導電性領域が電気的に強く接続されるため、サブスレッショルド係数及び寄生抵抗は著しく低減され、良好なトランジスタ特性を持つ薄膜トランジスタが実現できる。また、上記構成によれば、半導体に対して、導電性電極とは反対側から金属化合物形成を行うので、導電性領域／半導体界面と絶縁膜／半導体界面とに挟まれる半導体のなす角を０度より大きく９０度未満とすることが容易に可能となる。
【００１８】
また、本発明の第４の観点による半導体素子の製造方法は、実施形態において、前記半導体形成工程の後で、かつ前記金属膜形成工程の前に、半導体素子の極性と同じ導電型の不純物を含む不純物含有層を形成する不純物含有層形成工程を有することを特徴とする。
上記構成の半導体素子の製造方法によれば、半導体に対して、導電性電極とは反対側から金属化合物形成を行うので、導電性領域／半導体界面と絶縁膜／半導体界面とに挟まれる半導体のなす角を０度より大きく９０度未満とすることが容易に可能となる。また、金属化合物形成時に、雪掻き効果（例えば、特開２００６−２４５４１７号公報参照）によって、不純物含有層の不純物が金属化合物／半導体界面付近に偏析するので、金属化合物に隣接して高濃度不純物領域を形成することが可能である。
【００１９】
また、本発明の第４の観点による半導体素子の製造方法は、実施形態において、前記バリア層形成工程の後で、かつ前記分離工程の前に、前記バリア層上に金属膜を形成する工程を有することを特徴とする。
上記構成の半導体素子または表示装置の製造方法によれば、半導体の膜厚とは独立にソース・ドレインの膜厚を決定することが出来るため、更に低抵抗なソース・ドレインが形成可能であると共に、ソース・ドレインの形成と同時に、ソース配線とドレイン配線を形成することが可能である。また、窒化チタン膜上に金属膜を形成するため、製造工程中の熱処理によって金属が半導体中及びニッケルシリサイド中に熱拡散するのを防ぐことが出来る。
【００２０】
また、本発明の第４の観点による半導体素子の製造方法は、実施形態において、前記半導体形成工程の後で、かつ金属膜形成工程の前に、前記半導体中に少なくともチャネルとなる領域上に絶縁層を形成する保護絶縁層工程を有し、前記金属化合物形成工程の後、未反応の金属膜とバリア層を除去する除去工程を有することを特徴とする。
上記構成の半導体素子または表示装置の製造方法によれば、絶縁層によって、半導体のうち、チャネルとなる領域を金属汚染等から保護すると共に、絶縁層に対して自己整合的に金属化合物を形成可能である。
【００２１】
また、本発明の第４の観点による半導体素子の製造方法は、実施形態において、前記半導体と金属膜を反応させる工程の温度が２６０〜３１０℃であることを特徴とする。
上記構成の半導体素子または表示装置の製造方法によれば、組成比がおよそＮｉ：Ｓｉ＝２：１のニッケルシリサイドを形成することが出来る。低温で低抵抗のソース・ドレインを形成することが出来るため、低コストの耐熱性の低い基板を使用できるのと共に、高性能の薄膜トランジスタを提供することが出来る。
【発明の効果】
【００２２】
以上より明らかなように、この発明の半導体素子及びその製造方法、並びに、これを用いた表示装置によれば、駆動力向上、サブスレッショルド係数低減、オフ電流低減、駆動電圧の低減等トランジスタ特性の高性能化、低消費電力化を実現する薄膜トランジスタ、及び、応答速度等の表示性能や低消費電力性に優れた表示装置を提供することが出来る。
【発明を実施するための最良の形態】
【００２３】
以下、この発明の半導体素子及びその製造方法並びに表示装置を図示の実施形態により詳細に説明する。
各実施形態では、半導体としてアモルファスシリコンを用いた場合を中心に説明するが、この発明を適用できる半導体はアモルファスシリコンには限定されない。例えば、アモルファスシリコンの代わりに多結晶シリコン、アモルファスゲルマニウム、多結晶ゲルマニウム、ＣＧシリコン等を用いることもできる。半導体としてゲルマニウムを用いる場合は、ニッケルシリサイドをニッケルジャーマナイドに置き換えることによって、同様に半導体素子を形成できる。
また、ソース・ドレインとして最も適当なニッケルシリサイドを用いた場合を中心に説明するが、他の金属シリサイド（コバルトシリサイド、チタンシリサイド、エルビウムシリサイド、イッテルビウムシリサイド、白金シリサイド）を適用してもよい。
また、各実施形態では、Ｎ型チャネル素子を中心に説明するが、不純物の導電型を逆にし、正孔と電子を逆にすることによって、Ｐ型チャネル素子を形成することも出来る。無論、両型の素子が同一基板上に形成されてもよい。
【００２４】
（実施形態１）
本実施形態１の半導体素子は、半導体としてアモルファスシリコンを用いたボトムゲート型の薄膜トランジスタを構成し、そのソース・ドレインは組成比がおおよそＮｉ：Ｓｉ＝２：１のニッケルシリサイドからなっている。ニッケルシリサイドは、アモルファスシリコンに対して、ゲート電極とは反対側から形成することによって、ソース・ドレイン／半導体界面とゲート絶縁膜／半導体界面とのなす角５０１は９０度未満となっている。
図１（ａ）〜（ｇ）は本発明の実施形態１の半導体素子の製造方法を説明するための、工程順に示した薄膜トランジスタの断面図である。
【００２５】
図１（ａ）に示すように、ガラス基板１０１上に、例えば窒化シリコンと酸化シリコンの積層膜によって保護絶縁膜１０２を形成する。続いて、保護絶縁膜１０２上に、ゲート電極１０３を形成後、例えばＣＶＤ法（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：化学的気相成長法）によって、酸化シリコン１０４を８０ｎｍ、アモルファスシリコン１０５を１００ｎｍ、順次堆積する。
ゲート電極１０３は、例えばアルミニウム、タンタル、窒化タンタル、チタン、窒化チタン、モリブデン、クロム、銅、のいずれか１つからなる単層膜、または、これらうちの少なくとも２つからなる積層膜、膜厚は５０ｎｍ〜数μｍとし、ゲート幅は数１００ｎｍ〜数１００μｍ程度とすればよい。ゲート電極１０３は画素領域内または近傍に配置される。
酸化シリコン１０４の膜厚は、３０〜１５０ｎｍ程度、アモルファスシリコン１０５の膜厚は３０〜２００ｎｍ程度としてもよい。
【００２６】
次に、図１（ｂ）に示すように、リソグラフィー技術とＲＩＥ法（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ：反応性イオンエッチング法）を用いて、アモルファスシリコン１０５パターニングし、薄膜トランジスタを形成することが可能な大きさに島状の素子形成領域を形成する。
次に、図１（ｃ）に示すように、例えばスパッタリング法を用いて、ニッケル１０６を５０ｎｍ堆積し、続いて窒化チタン１０７を３０ｎｍ、アルミニウム１０８を１００ｎｍ堆積する。
ニッケル１０６の膜厚は、アモルファスシリコン１０５の膜厚の１／４以上とすることによって、後の工程（図１（ｅ））で形成されるニッケルシリサイド１０９をゲート絶縁膜１０４に接するように形成することが出来る。更に好ましくは、ニッケル１０６の膜厚は、アモルファスシリコン１０５の膜厚の１／３以上２／３以下とするのが良い。窒化チタン１０７の膜厚は、２０ｎｍ程度以上とすることによって、後の工程（図１（ｅ））でニッケルシリサイド１０９を形成する際の酸素に対するバリア層として十分に機能することが出来る。しかし１００ｎｍ以上に膜厚が厚すぎるとプロセス時間がかかり、コスト増大の要因となるため、窒化チタン１０７の膜厚は、２０〜１００ｎｍ程度とするのが好ましい。
次に、図１（ｄ）に示すように、例えばフォトリソグラフィー法とＲＩＥ法によって、ゲート電極１０３の上部で、アルミニウム１０８、窒化チタン１０７、ニッケル１０６を部分的にエッチングにより除去することにより、ソース・ドレイン電極１１２、及び、ソース・ドレイン配線１１３を形成する。ＲＩＥ法の代わりにフッ酸等によるウェットエッチングを用いても良い。
【００２７】
次に、図２に示すように、窒素雰囲気中、２６０〜３１０℃、更に好ましくは２７５〜２９５℃にてアニールし、ニッケルシリサイド１０９を形成する。このとき、窒化チタン１０７はニッケル１０６と雰囲気中に微量に含まれる酸素とが反応するのを防ぐとともに、アルミニウムがアモルファスシリコン１０５と反応するのを防ぐためのバリア層として機能する。また、この温度領域で形成されるニッケルシリサイド１０９の組成比はおおよそＮｉ：Ｓｉ＝２：１である。３１０℃以下の低温でシリサイド反応を起こすことにより、ニッケルがアモルファスシリコン１０５中に異常拡散するのを防ぐことができるため、ニッケルシリサイド１０９とアモルファスシリコン１０５間に良好な整流特性を得ることができる。尚、シリサイド化の温度は、低いほどニッケルの異常拡散が起こりにくい一方で、低すぎるとシリサイド化反応速度が遅くなる、ＮｉとＳｉの組成比にばらつきを生じやすくなる等の問題があるため、２７５〜２９５℃が最も適当である。ニッケルシリサイドの組成比は、処理温度及び処理時間を制御することにより、３：１〜１．５：１に制御することができる。組成比は、更に２．２：１〜１．８：１が望ましい。
尚、アニール時の雰囲気は、窒素の代わりに、アルゴン等の不活性ガスを用いることができる。
以上のようにして、本発明の半導体素子は完成する。
【００２８】
図１１で説明したように、一般的なボトムゲート型のＴＦＴでは、ソース・ドレインがゲート絶縁膜と接していないため、オン状態では、ゲート絶縁膜１０４近傍のアモルファスシリコン１０５にチャネル領域７０４ａが形成される。しかしゲート絶縁膜１０４とソース・ドレイン７０５とに挟まれたアモルファスシリコン１０５の領域７０４ｂは十分には反転しない。従って、一般的なボトムゲート型のＴＦＴでは、サブスレッショルド係数の増大及び寄生抵抗増大等により、良好なトランジスタ特性が得られにくい。これに対して、本実施形態において、ニッケルシリサイド１０９はＴＦＴのソース・ドレインとして機能する。本発明の薄膜トランジスタでは、ソース・ドレインとなるニッケルシリサイド１０９がゲート絶縁膜１０３と接しているため、チャネル領域とソース・ドレインは直接接合され、トップゲート型のＴＦＴと同様、良好なトランジスタ特性を得ることができる。
【００２９】
また、アモルファスシリコン１０５とニッケルシリサイド１０９との界面にはショットキーバリアが形成されるが、ゲート電極１０３にオン電圧が印加されると、ゲート絶縁膜１０４近傍のアモルファスシリコン１０５のバンドが変調され、それに伴ってショットキーバリア高さも実効的に減少するため、ソース・ドレイン間に電流を流すことが出来る。しかしながら、一般的なショットキーバリアソース・ドレイン構造では、ゲート電極側からシリサイド化反応を行うため、ソース・ドレイン／半導体界面とゲート絶縁膜／半導体界面とのなす角５０１が９０度より大きくなる。従って、ショットキーバリア高さが実効的に減少するのは、ゲート絶縁膜に接するソース・ドレイン／半導体界面のみの極めて狭い領域であるため、寄生抵抗が大きくなる。
【００３０】
本発明の薄膜トランジスタでは、シリサイド化反応をアモルファスシリコン１０５に対してゲート電極１０３とは反対側から行ったため、図３にニッケルシリサイド１０９／アモルファスシリコン１０５界面付近を拡大して示すように、ニッケルシリサイド１０９／アモルファスシリコン１０５界面と、ゲート絶縁膜１０４とは反対側のアモルファスシリコン１０５表面とが交わる交点Ａが、ニッケルシリサイド１０９／アモルファスシリコン１０５界面と、ゲート絶縁膜１０４／アモルファスシリコン１０５界面との交点Ｂよりも、ゲート電極１０３の中央側（図３では左側）に位置するため、ニッケルシリサイド１０９／半導体１０５界面とゲート絶縁膜１０４／半導体１０５界面とのなす角５０１は０度より大きく９０度未満となる。これらの結果、ゲート電極１０３への電圧印加によって発生する電界によるショットキーバリア高さの低減効果が、ニッケルシリサイド１０９／半導体１０５界面の、ゲート絶縁膜１０４からより遠い範囲にまで及ぶため、寄生抵抗を著しく低減することができる。角５０１は、ニッケル１０６の膜厚やシリサイド化の際のアニール温度、時間により制御することが可能であり、例えば０度より大きく９０度未満にすることができる。特に、３０度以上６０度以下が好ましい。
尚、交点Ｂは、点Ｃよりもゲート電極１０３の中央側に形成することが好ましく、これによって、ゲート電極１０３への電圧印加によるショットキーバリア高さの低減効果を更に効果的に発現することが出来る。
また、点Ｃからゲート電極中央方向に測った交点Ａと交点Ｂの水平方向の距離５０２は、０より大きく、ゲート長の１／４以下とするのが好ましい。距離５０２が０より小さい場合は、交点Ａと交点Ｂに対してゲート電極端側に位置することとなり、ゲート電圧印加によるショットキーバリア高さの低減効果が十分に得られない。また、距離５０２がゲート長の１／４より大きい場合は、ゲート電極１０９とニッケルシリサイド１０９間の寄生容量がゲート容量よりも大きくなり、動作速度の低下や消費電力の増大等の問題が生じる場合がある。
以上から明らかなように、本発明の薄膜トランジスタでは、極めて小さな寄生抵抗と、更に、良好なサブスレッショルド特性が得られるため、駆動力向上、S値低減、オフ電流低減、駆動電圧の低減等トランジスタ特性の高性能化、低消費電力化を実現することができる。
【００３１】
（実施形態２）
本実施形態２の半導体素子は、上記実施形態１とは、雪掻き効果を利用して、ニッケルシリサイドに隣接して高濃度不純物領域を形成する点で相違するが、その他は同じである。
【００３２】
図４（ａ）〜（ｄ）は本発明の実施形態２の薄膜トランジスタの製造方法を説明するための、工程順に示した薄膜トランジスタの断面図である。
図４（ａ）は、実施形態１で説明した図１（ａ）と同じであり、この実施形態２では、更にアモルファスシリコン１０５上に、Ｐ、Ａｓ等で高濃度にドープされたｎ+アモルファスシリコン２０１を３０ｎｍ堆積する。ｎ+アモルファスシリコン２０１は１０〜１００ｎｍの膜厚としてもよい。
次に、図４（ｂ）〜図４（ｄ）及び図５の工程は、実施形態１で説明した図１（ｂ）〜図１（ｄ）及び図２と同じであり、ｎ+アモルファスシリコン２０１を積層している点が相違する。
実施形態２において、アニ−ル工程時に、ｎ＋アモルファスシリコン２０１中のＰまたはＡｓ等の不純物は、図５に示すように、雪掻き効果によってニッケルシリサイド１０９と接する領域にｎ＋領域２０２を形成する。尚、ｎ＋領域２０２は空乏化していても良い。これにより、ニッケルシリサイド１０９／アモルファスシリコン１０５間の接合特性は、ショットキー接合特性からｐｎ接合特性に近くなる。若しくは、ｐｎ接合特性となるため、非常に良好な整流特性を示すようになり、ｎ＋領域２０２がない場合に比べてオフ電流を更に低減できるなど、非常に良好なトランジスタ特性を得ることができる。更に、ニッケルシリサイド１０９に接してｎ＋領域があるため、ショットキーバリア高さは実効的に低減される。従って、ショットキーバリアによる寄生抵抗の影響を極めて小さくすることができる。
尚、角５０１を０度より大きく９０度未満としたことと、ｎ＋領域２０２を形成したことによる相乗効果によって、ショットキーバリア高さを著しく低減することができる。
以上から明らかなように、本発明の薄膜トランジスタでは、極めてより小さな寄生抵抗と、更に、良好なサブスレッショルド特性が得られるため、駆動力向上、Ｓ値低減、更なるオフ電流低減、駆動電圧の低減等トランジスタ特性の高性能化、低消費電力化を実現することができる。
【００３３】
（実施形態３）
本実施形態３の半導体素子は、実施形態１とはニッケルシリサイドをチャネル保護膜に対して自己整合的に形成し、チャネル保護膜によってチャネル領域が金属汚染に対して保護されている点で相違するが、その他は同じである。
【００３４】
図６（ａ）〜（ｄ）は本発明の実施形態３の薄膜トランジスタの製造方法を説明するための、工程順に示した薄膜トランジスタの断面図である。
図６（ａ）、（ｂ）は、実施形態１で説明した図１（ａ）（ｂ）と同じである。
【００３５】
図６（ａ）、（ｂ）の後、図６（ｃ）に示すように、酸化シリコンまたは窒化シリコンを堆積後、リソグラフィー法およびＲＩＥ法を用いてパッターニングし、チャネル保護膜３０１を形成する。チャネル保護膜３０１下部のアモルファスシリコン１０５はチャネル領域となるが、チャネル保護膜３０１によってアモルファスシリコン１０５の表面は保護されるため、後の工程における汚染の影響を受けにくくなり、良好なトランジスタ特性が得られやすくなる。また、チャネル保護膜３０１は酸化シリコン、窒化シリコン、酸窒化シリコン、または、これらの積層膜等でも形成できるが、アモルファスシリコン１０５と接する領域には酸化シリコンを用いる方が界面準位、固定電荷の発生を低減することが出来るため、好ましい。また、アモルファスシリコン１０５と接する領域には酸化シリコン、その上に窒化シリコンまたは酸窒化シリコンを関相することによって形成したチャネル保護膜３０１を用いることによって、界面準位、固定電荷の発生を低減すると同時に、膜中の金属拡散等によるアモルファスシリコン１０５への汚染を抑制することが出来る。
【００３６】
次に、図６（ｄ）に示すように、実施形態１で説明した図１（ｃ）と同じように、ニッケル１０６と窒化チタン１０７を堆積する。実施形態３では、ニッケル１０６の膜厚は、アモルファスシリコン１０５の膜厚とｎ＋アモルファスシリコンの膜厚の和の１／４以上とする。更に好ましくは、１／３以上２／３以下とする。
なお、実施形態１、２では、エッチングによりソース・ドレインを分離したのに対し、実施形態３及び４では、自己整合シリサイドプロセス（ＳＡＬＩＣＩＤＥ）によって形成しており、未反応部分をウェットエッチングすることによってソース・ドレインを分離する。ウェットエッチングよってシリサイド以外の金属はエッチングされてしまうので、アルミニウムを積層する必要はない。
【００３７】
次に、図７に示すように、実施形態１で説明した図２と同じように、アニールすることによって、ニッケルシリサイド１０９を形成する。この実施形態３では、チャネル保護膜３０１はシリサイド化されないため、ニッケルシリサイド１０９は自己整合的に形成される。
続いて、例えば、硫酸と過酸化水素水の混合溶液によって、窒化チタン及び未反応のニッケルを除去する。
続いて、層間絶縁膜、上部配線等を形成してもよい。以上のようにして、本発明の半導体素子は完成する。
以上により、本発明の薄膜トランジスタでは、極めて小さな寄生抵抗と、更に、良好なサブスレッショルド特性が得られるため、駆動力向上、Ｓ値低減、オフ電流低減、駆動電圧の低減等トランジスタ特性の高性能化、低消費電力化を実現することができる。
【００３８】
（実施形態４）
本実施形態４の半導体素子は、実施形態１の半導体素子に、実施形態２及び３の半導体素子の特徴を組合せたものである。したがって、ニッケルシリサイドはチャネル保護膜に対して自己整合的に形成され、チャネル保護膜によってチャネル領域は保護される、また雪掻き効果を利用して、ニッケルシリサイドに隣接して高濃度不純物領域を形成している。
【００３９】
図８（ｄ）、（ｅ）は本発明の実施形態４の薄膜トランジスタの製造方法を説明するための、工程順に示した薄膜トランジスタの断面図である。
まず、上記実施形態３に示したように、図６（ａ）〜（ｃ）の工程を行う。
次に、図８（ｄ）に示すように、例えば蒸着法を用いて、リン、砒素、アンチモン等のｎ型不純物を付着させ、ｎ型不純物層４０１を形成する。蒸着法の代わりにプラズマドーピング法、イオン注入法等を使いて、アモルファスシリコン１０５表面の極浅い領域にｎ型不純物層４０１を形成することもできる。次に、例えばスパッタリング法を用いて、ニッケル１０６を５０ｎｍ堆積し、続いて窒化チタン１０７を３０ｎｍ堆積する。ニッケル１０６の膜厚は、実施形態３と同様にアモルファスシリコン１０５の膜厚とｎ＋アモルファスシリコンの膜厚の和の１／４以上とする。更に好ましくは、１／３以上２／３以下とする。ｎ型不純物層４０１、ニッケル１０６、窒化チタン１０７の成膜は、ロードロック室を用いるなどして連続成膜するのが好ましく、途中で大気、特に酸素に暴露しないことが好ましい。
尚、チャネル保護膜３０１の膜厚は、ｎ型不純物が、全工程を通して、アモルファスシリコン１０５中に進入しないように膜厚を十分に大きくしておく。例えば、５０〜５００ｎｍに形成する。
【００４０】
次に、図８（ｅ）に示すように、実施形態２で説明した図５及び実施形態３で説明した図７と同様に、アニ−ルすることにより、ニッケルシリサイド１０９を形成する。ここで、ｎ型不純物４０１中のｎ型不純物は、雪掻き効果によってニッケルシリサイド１０９と接する領域にＮ＋領域４０２を形成する。これにより、ニッケルシリサイド１０９／アモルファスシリコン１０５間の接合特性は、ショットキー接合特性からｐｎ接合特性に近くなる。若しくは、ｐｎ接合特性となるため、非常に良好な整流特性を示すようになり、ｎ＋領域がない場合に比べてオフ電流を更に低減できるなど、非常に良好なトランジスタ特性を得ることができる。また同時に、チャネル保護膜３０１はシリサイドされないため、ニッケルシリサイド１０９はチャネル保護膜３０１に対して自己整合的に形成される。
続いて、例えば、硫酸と過酸化水素水の混合溶液によって、未反応のニッケル及び窒化チタン１０７を除去する。
続いて、層間絶縁膜、上部配線等を形成してもよい。
以上のようにして、本発明の半導体素子は完成する。
【００４１】
以上から明らかなように、本発明の薄膜トランジスタでは、極めて小さな寄生抵抗と、更に、良好なサブスレッショルド特性が得られるため、駆動力向上、Ｓ値低減、オフ電流低減、駆動電圧の低減等トランジスタ特性の高性能化、低消費電力化を実現することができる。
【００４２】
（実施形態５）
本実施形態５は、上記実施形態１〜４で説明した薄膜トランジスタをアクティブマトリックス型液晶表示装置に適用したものである。
本発明の表示装置は、図９に示すように、信号線６０１と走査線６０２が配置され、信号線６０１と走査線６０２が交差する領域付近に薄膜トランジスタ６０３が配置されている。信号線６０１と走査線６０２とに囲まれた領域で1画素が構成される。領域Ａの模式図を図１０に示す。薄膜トランジスタ６０３のゲート電極は走査線６０２に接続されている。薄膜トランジスタ６０３のソース・ドレインを構成するニッケルシリサイド１０９の一方は、信号線６０１に接続され、他方は表示用材料６０４としての液晶材料を挟んで構成されたキャパシタ６０５に接続されている。キャパシタ６０５の２つの電極のうち、薄膜トランジスタ６０３に接続されていない方の電極は、表示装置内の基準電位に接続された基準電極６０６を構成する。
【００４３】
本実施形態５では、薄膜トランジスタ６０３は各画素のスイッチングトランジスタとして用いられている。本実施形態５の薄膜トランジスタ６０３として、実施形態１〜４で示した薄膜トランジスタを用いているため、サブスレッショルド特性に優れ、且つ、寄生抵抗が小さいため、非常に良好なスイッチング特性が得られる。従って、高速応答を実現する表示装置を提供することが出来る。
また、実施形態１〜４に示した薄膜トランジスタを、本実施形態５の表示装置における表示部周辺または画素中に形成した液晶表示用駆動のロジック回路やＳＲＡＭ（スタティックメモリ）、ＤＲＡＭ（ダイナミックメモリ）等に適用するにより、高速／低消費電力な表示装置を提供することも出来る。
【００４４】
（実施形態６）
本実施形態６は、上記実施形態１〜４で説明した薄膜トランジスタをアクティブマトリックス型ＥＬ（エレクトロルミネッセンス）表示装置に適用したものである。
本実施形態６の構成は、表示用材料６０４としてＥＬ材料を用いたことを除いて、実施形態５と同様である。
実施形態５で示した液晶表示装置では、薄膜トランジスタ６０３はスイッチング素子として用いられるのに対し、本実施形態６のＥＬ表示装置は薄膜トランジスタ６０３による電流駆動によってＥＬ材料の発光を制御する。本実施形態６では、実施形態１〜４に示した低寄生抵抗の薄膜トランジスタ６０３が用いられているので、非常に良好な電流駆動特性が得られ、それにより良好な発光特性が得られる。従って、高速／低消費電力を実現するＥＬ表示装置を提供することが出来る。
また、実施形態１〜４に示した薄膜トランジスタを、本実施形態６の表示装置における表示部周辺または画素中に形成した液晶表示用駆動のロジック回路やＳＲＡＭ（スタティックメモリ）、ＤＲＡＭ（ダイナミックメモリ）等に適用するにより、高速／低消費電力な表示装置を提供することも出来る。
【図面の簡単な説明】
【００４５】
【図１】この発明の実施形態１の薄膜トランジスタの製造工程を示す図である。
【図２】この発明の実施形態１の薄膜トランジスタの断面を示す図である。
【図３】この発明の薄膜トランジスタの一部領域を示す図である。
【図４】この発明の実施形態２の薄膜トランジスタの製造工程を示す図である。
【図５】この発明の実施形態２の薄膜トランジスタの断面を示す図である。
【図６】この発明の実施形態３の薄膜トランジスタの製造工程を示す図である。
【図７】この発明の実施形態３の薄膜トランジスタの断面を示す図である。
【図８】この発明の実施形態４の薄膜トランジスタの製造工程を示す図である。
【図９】この発明の第５実施形態及び第６実施形態の表示装置を示す図である。
【図１０】図９に示された領域Ａを説明する図である。
【図１１】従来の薄膜トランジスタの断面図である。
【符号の説明】
【００４６】
１０１  ガラス基板
１０２  保護絶縁膜
１０３  ゲート電極
１０４  ゲート絶縁膜
１０５  アモルファスシリコン
１０６  ニッケル
１０７  窒化チタン
１０８  アルミニウム
１０９  ニッケルシリサイド
１１２  ソース・ドレイン電極
１１３  ソース・ドレイン配線
２０１  ｎ+アモルファスシリコン
２０２  ｎ+領域
３０１  チャネル保護膜
４０１  ｎ型不純物層
６０１  信号線
６０２  走査線
６０３  薄膜トランジスタ
６０４  表示用材料
６０５  キャパシタ
６０６  基準電極
７０１  基板
７０２  ゲート電極
７０３  ゲート絶縁膜
７０４  アモルファスシリコン
７０５  ｎ型アモルファスシリコン（ソース・ドレイン）
７０６  ソース・ドレイン電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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