(57)【要約】      （修正有）【課題】絶縁層側に寄生ＭＯＳトランジスタが形成されるのが防止された半導体装置と、高耐圧トランジスタと低耐圧トランジスタを混載する半導体装置の製造方法を提供する。【解決手段】支持基板６と、支持基板６上に設けられた絶縁層８と、絶縁層８上に設けられた部分的に少なくとも厚さが２段階に異なる半導体層と、半導体層の相対的に厚い領域と薄い領域とを含んでなる半導体領域に設けられた絶縁ゲート型電界効果トランジスタと、を有する半導体装置である。絶縁ゲート型電界効果トランジスタは、半導体層の厚い領域に設けられた第１のソース／ドレイン領域と、第１のソース／ソース領域を囲むように設けられ、絶縁層に到達しない深さを有している第１不純物領域１２０ａと、半導体層の薄い領域に設けられた第２のソース／ドレイン領域と、第２のソース／ソース領域を囲むように設けられ、絶縁層に到達する深さを有している第２不純物領域１２０ｂとを含む。【選択図】図１
2009043824.tif 000002
【特許請求の範囲】
【請求項１】
支持基板と、
前記支持基板上に設けられた絶縁層と、
前記絶縁層上に設けられた部分的に少なくとも厚さが２段階に異なる半導体層と、
前記半導体層の相対的に厚い領域と薄い領域とを含んでなる半導体領域に設けられた絶縁ゲート型電界効果トランジスタと、を有し、
前記絶縁ゲート型電界効果トランジスタは、
前記半導体領域上に設けられたゲート絶縁層と、
前記ゲート絶縁層上に設けられたゲート電極と、
前記半導体層の厚い領域に設けられた第１のソース／ドレイン領域と、
前記第１のソース／ソース領域を囲むように設けられ、前記絶縁層に到達しない深さを有している第１不純物領域と、
前記半導体層の薄い領域に設けられた第２のソース／ドレイン領域と、
前記第２のソース／ソース領域を囲むように設けられ、前記絶縁層に到達する深さを有している第２不純物領域とを含む、
ことを特徴とする半導体装置。
【請求項２】
前記半導体層の厚い領域は、部分的にエピタキシャル成長させられて形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体層の薄い領域は、部分的にエッチングされて形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１のソース／ドレイン領域はソース領域であり、前記第２のソース／ドレイン領域はドレイン領域であることを特徴とする請求項１〜３のいずれか一項に記載の半導体装置。
【請求項５】
前記絶縁ゲート型電界効果トランジスタのゲート絶縁層は、
前記ゲート電極の下方に設けられたチャネル領域の上方に設けられた第１ゲート絶縁層と、前記オフセット領域の上方に設けられ、前記第１ゲート絶縁層と比して膜厚の大きい第２ゲート絶縁層と、を含むことを特徴とする請求項１ないし４のいずれか一項に記載の半導体装置。
【請求項６】
前記半導体層の薄い領域の膜厚は、５００ないし２０００ｎｍであることを特徴とする請求項１ないし５のいずれか一項に記載の半導体装置。
【請求項７】
前記半導体層の厚い領域の膜厚は、１００ないし１０００ｎｍであることを特徴とする請求項１ないし６のいずれか一項に記載の半導体装置。
【請求項８】
支持基板と該支持基板上に設けられた絶縁層と該絶縁層上に設けられた半導体層とを準備する工程と、
前記半導体層に絶縁ゲート型電界効果トランジスタを形成する工程と、を含み、
前記絶縁ゲート型電界効果トランジスタを形成する工程は、
前記半導体層の膜厚をエピタキシャル成長によって部分的に厚くし、またはエッチングによって部分的に薄くすることにより、前記半導体層に相対的に厚い領域と薄い領域とを形成する工程と、
前記半導体層の厚い領域に、前記絶縁層に到達しない深さを有する第１の不純物領域を形成し、前記半導体層の薄い領域に、前記絶縁層に到達する深さを有する第２の不純物領域を形成する工程と、
第１の不純物領域の上方及び前記第２の不純物領域の上方にゲート絶縁層を形成する工程と、
前記ゲート絶縁層の上方にゲート電極を形成する工程と、
前記第１の不純物領域に第１のソース／ドレイン領域を形成し、前記第２の不純物領域の第２のソース／ドレイン領域を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、携帯用電子機器の軽量化・小型化が進み、このような電子機器に搭載されるＩＣの縮小化が必須となっている。特に、液晶表示装置を搭載した電子機器では、その駆動用ＩＣに対し、低電圧動作用の低耐圧トランジスタと、高電圧動作用の高耐圧トランジスタとを同一基板（同一チップ）に混載し、ＩＣのチップ面積を縮小化する技術が強く望まれている。このような背景のもとに、従来、低電圧動作用の低耐圧トランジスタと高電圧動作用の高耐圧トランジスタとを同一基板（同一チップ）に混載したものが提供されている（例えば、特許文献１参照）。
【０００３】
ところで、高耐圧トランジスタと低耐圧トランジスタとを同一のＳＯＩ基板上に形成する場合、バルクのシリコン基板上にトランジスタを形成した際に得られた設計資産が活用できるため、膜厚が大きい半導体層（ＳＯＩ層）を用いることが考えられる。すなわち、高耐圧トランジスタについては素子分離によって完全に分離された構造とし、低耐圧トランジスタについてはバルクの設計資産を流用する技術が考えられる。
【特許文献１】特開２００４−２６００７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、前記した技術では、高耐圧トランジスタにおいてその不純物領域（ソース／ドレイン領域）がＳＯＩ基板における絶縁層［ＢＯＸ（Buried Oxide）層］まで到達する深さとなっているため、ＳＯＩ基板の構造上、ボディ領域に形成される通常のチャネル以外に、支持基板に加わった電圧がＢＯＸ層を介して影響を及ぼす領域が形成されてしまう。つまり、支持基板をゲート電極、ＢＯＸ層をゲート酸化膜とし、このＢＯＸ層上の半導体層（ＳＯＩ層）におけるＢＯＸ層との界面近傍に、別のチャネル（バックチャネル）が形成されてしまう。
【０００５】
そして、このバックチャネルの閾電圧（Ｖｔｈ）が、表面側のチャネル特性、すなわち高耐圧トランジスタの閾電圧（Ｖｔｈ）よりも低くなると、バックチャネル側が寄生素子（寄生ＭＯＳトランジスタ）として作用し、高耐圧トランジスタがＯＮする前にバックチャネルがＯＮし、表側のチャネル特性に影響を与えてしまう。また、バックチャネルの閾電圧（Ｖｔｈ）が、高耐圧トランジスタの閾電圧（Ｖｔｈ）より高い場合であっても、バックチャネルのトランジスタが寄生トランジスタとして作用する場合がある。例えばＣＭＯＳインバータの様な回路を構成する場合、通常のＰ基板と同じような使い方をすると、支持基板は接地（０Ｖ）され、Ｎｃｈトランジスタの基準電位も０Ｖに接続される。一方、Ｐｃｈトランジスタの基準電位は電源電圧（Ｘｄｄ）に接続される。ゲートがＶｄｄと同じ電圧の場合、ＰｃｈはＯＦＦ、ＮｃｈはＯＮ状態となるが、ＰｃｈのバックチャネルＶｔｈが最低限Ｖｄｄ以上でなければ、ＰｃｈのバックチャネルがＯＮし、表側のチャネル特性に影響を与えてしまう。
このように、特に高耐圧トランジスタにバックチャネルが形成され、これが寄生素子として作用すると、半導体装置の特性に変動を生じ、信頼性の低下を招く一因となってしまう。
【０００６】
本発明は前記事情に鑑みてなされたもので、その目的とするところは、高耐圧トランジスタのボディ領域の絶縁層（ＢＯＸ層）側に寄生ＭＯＳトランジスタが形成されてしまうのが防止された半導体装置を提供するとともに、寄生素子の形成が防止された高耐圧トランジスタと、低耐圧トランジスタとを同一基板に混載することができる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の半導体装置は、支持基板と、前記支持基板上に設けられた絶縁層と、前記絶縁層上に設けられた部分的に少なくとも厚さが２段階に異なる半導体層と、前記半導体層の相対的に厚い領域と薄い領域とを含んでなる半導体領域に設けられた絶縁ゲート型電界効果トランジスタと、を有し、
前記絶縁ゲート型電界効果トランジスタは、前記半導体領域上に設けられたゲート絶縁層と、前記ゲート絶縁層上に設けられたゲート電極と、前記半導体層の厚い領域に設けられた第１のソース／ドレイン領域と、前記第１のソース／ソース領域を囲むように設けられ、前記絶縁層に到達しない深さを有している第１不純物領域と、前記半導体層の薄い領域に設けられた第２のソース／ドレイン領域と、前記第２のソース／ソース領域を囲むように設けられ、前記絶縁層に到達する深さを有している第２不純物領域とを含む、ことを特徴としている。
【０００８】
この半導体装置によれば、第２のソース／ドレイン領域を囲み、したがってこれのオフセット領域となる第２不純物領域は、絶縁層に到達する深さを有しているものの、第１のソース／ドレイン領域を囲み、したがってこれのオフセット領域となる第１不純物領域は、絶縁層に到達しない深さとなっている。そのため、半導体層の厚い領域の前記絶縁層側にチャネルが形成されてしまうのが防止されたものとなり、その結果、表面側のチャネル特性に影響が及ぶことがなく、したがって高い信頼性を有したものとなる。
また、半導体層に相対的に厚い領域が形成されているので、この厚い領域に設けられた第１のソース／ドレイン領域を囲む第１不純物領域と、薄い領域に設けられた第２のソース／ドレイン領域を囲む第２不純物領域とを形成する際、これら第１不純物領域となる領域と第２不純物領域となる領域とに、同じ工程で所定の条件のもとでイオン注入を行うことにより、第１不純物領域は絶縁層に到達しない深さとなり、第２不純物領域は絶縁層に到達する深さとなるように、それぞれを形成することが可能になる。したがって、これら第１不純物領域と第２不純物領域とが所望の状態に容易に形成されたものとなり、製造プロセスの容易化が図られたものとなる。
【０００９】
なお、前記の半導体装置においては、前記半導体層の厚い領域が、部分的にエピタキシャル成長させられて形成されていてもよい。また、前記半導体層の薄い領域が、部分的にエッチングされて形成されていてもよい。
【００１０】
また、前記の半導体装置においては、前記第１のソース／ドレイン領域はソース領域であり、前記第２のソース／ドレイン領域はドレイン領域であるのが好ましい。
例えばエピタキシャル成長させられて形成された半導体層の厚い領域は、その状態がやや不安定となる場合がある。したがって、電圧変動が少ないソース電極に接続するソース領域を、前記半導体層の厚い領域が形成された領域に設けることで、半導体層の厚い領域の不安定な状態に起因する影響を抑制することができる。
【００１１】
また、前記の半導体装置においては、前記絶縁ゲート型電界効果トランジスタのゲート絶縁層が、前記ゲート電極の下方に設けられたチャネル領域の上方に設けられた第１ゲート絶縁層と、前記オフセット領域の上方に設けられ、前記第１ゲート絶縁層と比して膜厚の大きい第２ゲート絶縁層と、を含んでいるのが好ましい。
ゲート電極とオフセット領域との間では、特にゲート電極の端縁部近傍となることなどから、電界集中が起こり易くなっている。したがって、このゲート電極とオフセット領域との間に、第１ゲート絶縁層と比して膜厚の大きい第２ゲート絶縁層を設けることにより、電界集中を緩和して電界集中に起因する不都合を抑制することができる。
【００１２】
また、前記の半導体装置においては、前記半導体層の薄い領域の膜厚が、５００ないし２０００ｎｍであるのが好ましい。
【００１３】
また、前記の半導体装置においては、前記半導体層の厚い領域の膜厚が、１００ないし１０００ｎｍであるのが好ましい。
半導体層の厚い領域の膜厚を１００ｎｍ以上とすることで、前記した第１不純物領域となる領域の絶縁層までの深さと、第２不純物領域となる領域の絶縁層までの深さとの差が１００ｎｍ以上となる。したがって、前記したように第１不純物領域となる領域と第２不純物領域となる領域とに同じ工程で所定の条件のもとでイオン注入を行い、第１不純物領域を絶縁層に到達しない深さとし、第２不純物領域を絶縁層に到達する深さとする際のマージンが十分に確保される。また、１０００ｎｍ以下とすることで、第２半導体層に関するエピタキシャル成長の時間やコストが抑えられる。
【００１４】
本発明の半導体装置の製造方法は、支持基板と該支持基板上に設けられた絶縁層と該絶縁層上に設けられた半導体層とを準備する工程と、
前記半導体層に絶縁ゲート型電界効果トランジスタを形成する工程と、を含み、
前記絶縁ゲート型電界効果トランジスタを形成する工程は、
前記半導体層の膜厚をエピタキシャル成長によって部分的に厚くし、またはエッチングによって部分的に薄くすることにより、前記半導体層に相対的に厚い領域と薄い領域とを形成する工程と、
前記半導体層の厚い領域に、前記絶縁層に到達しない深さを有する第１の不純物領域を形成し、前記半導体層の薄い領域に、前記絶縁層に到達する深さを有する第２の不純物領域を形成する工程と、
第１の不純物領域の上方及び前記第２の不純物領域の上方にゲート絶縁層を形成する工程と、
前記ゲート絶縁層の上方にゲート電極を形成する工程と、
前記第１の不純物領域に第１のソース／ドレイン領域を形成し、前記第２の不純物領域の第２のソース／ドレイン領域を形成する工程と、
を含むことを特徴としている。
【００１５】
この半導体装置の製造方法によれば、絶縁ゲート型電界効果トランジスタを形成する工程において、半導体層の厚い領域に第１不純物領域を形成し、半導体層の薄い領域に第２不純物領域を形成する際、これら領域間で厚さに差があることから、同じ工程で所定の条件のもとでイオン注入を行うことにより、第１不純物領域を絶縁層に到達しない深さとし、第２不純物領域を絶縁層に到達する深さとすることが可能になる。したがって、これら第１不純物領域と第２不純物領域とを所望の状態に容易に形成することができ、製造プロセスの容易化を図ることができる。
また、この絶縁ゲート型電界効果トランジスタを形成する工程で得られる絶縁ゲート型電界効果トランジスタは、第２のソース／ドレイン領域が形成される第２不純物領域は絶縁層に到達する深さとなるものの、第２のソース／ドレイン領域が形成される第１不純物領域は絶縁層に到達しない深さとなる。そのため、半導体層の薄い領域の前記絶縁層側にチャネルが形成されてしまうのが防止されたものとなり、その結果、表面側のチャネル特性に影響が及ぶことがなく、したがって高い信頼性を有したものとなる。
よって、半導体装置の製造方法にあっては、半導体層の薄い領域の前記絶縁層側にチャネルが形成されるのが防止された高耐圧トランジスタと、低耐圧トランジスタとを同一基板に容易に混載することができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の半導体装置の第１実施形態を図面を参照して説明する。
図１は本実施形態にかかる半導体装置を模式的に示す要部側断面図であり、図２は図１に示した半導体装置の、ゲート電極と各種不純物領域との配置を説明するための要部平面図である。なお、図１は、図２のＩ−Ｉ線に沿った断面図である。
【００１７】
図１に示すように本実施形態の半導体装置は、支持基板６の上に、絶縁層（ＢＯＸ層）８、半導体層１０が順次積層されてなるＳＯＩ基板を有して形成されたものである。半導体層１０は、例えば単結晶シリコンによって形成され、第１半導体層（相対的に半導体層の薄い領域）１０ａの所定の領域上に、第２半導体層（相対的に半導体層の厚い領域）１０ｂが形成されて構成されたものである。ここで、第２半導体層１０ｂは、後述するように第１半導体層１０ａの所定の領域上にエピタキシャル成長させられて形成されたものである。
【００１８】
このようなＳＯＩ基板内には、前記半導体層１０に、絶縁層８に到達する深さを有する素子分離絶縁層（素子分離領域）２０が形成され、本発明における半導体領域、すなわち後述する第１半導体層及び第２半導体層を含んでなる領域となる、素子形成領域１０ＨＶが画定されている。素子形成領域１０ＨＶには、高電圧動作用の高耐圧トランジスタとして好適な絶縁ゲート型電界効果トランジスタ（以下「トランジスタ」ともいう。）１００が形成されている。
【００１９】
図１に示すようにトランジスタ１００は、第１ゲート絶縁層１０２と、第２ゲート絶縁層１０４と、ゲート電極１０６と、サイドウォール絶縁層１０８と、本発明における第１のソース／ドレイン領域となるソース領域１１０ａと、本発明における第２のソース／ドレイン領域となるドレイン領域１１０ｂとを有して構成されている。ソース領域１１０ａの下方には、ソース領域１１０ａを囲んでこれを抱合するように第１不純物領域１２０ａが配設され、ドレイン領域１１０ｂの下方には、ドレイン領域１１０ｂを囲んでこれを抱合するように第２不純物領域１２０ｂが配設されている。ここで、ソース領域１１０ａは第２半導体層１０ｂに形成され、第１不純物領域１２０ａは、第１半導体層１０ａ及び第２半導体層１０ｂに形成されている。一方、ドレイン領域１１０ｂ及び第２不純物領域１２０ｂは、第２半導体層１０ｂが形成されていない領域において、第１半導体層１０ａに形成されている。
【００２０】
第１ゲート絶縁層１０２は、チャネル領域となる第１の導電型（例えばＰ型）のウェル３０上に形成されており、本実施形態では、第１半導体層１０ａの表面上から第２半導体層１０ｂの表面上にかけて、段差を有した状態で形成されている。第２ゲート絶縁層１０４は、第１ゲート絶縁層１０２の両端部で、かつ、後述するようにオフセット領域となる第１不純物領域１２０ａ及び第２不純物領域１２０ｂの上方に設けられている。これら第２ゲート絶縁層１０４は、少なくとも第１ゲート絶縁層１０２と比してその膜厚が大きく形成されている。
【００２１】
ゲート電極１０６は、第１ゲート絶縁層１０２上に形成されており、本実施形態では、第１ゲート絶縁層１０２の段差形状に対応して段差を有した状態で形成されている。ゲート電極１０６の側面には、サイドウォール絶縁層１０８が設けられている。第１不純物領域１２０ａは、ソース領域１１０ａのオフセット領域となっており、第２不純物領域１２０ｂは、ドレイン領域１１０ｂのオフセット領域となっている。これら第１不純物領域１２０ａと第２不純物領域１２０ｂとは、ソース領域１１０ａ及びドレイン領域１１０ｂと同じ導電型（例えばＮ型）となっており、これらソース領域１１０ａやドレイン領域１１０ｂに比べてその不純物濃度が低く形成されている。また、第１不純物領域１２０ａは絶縁層８に到達しない深さとなっており、第２不純物領域１２０ｂは絶縁層８に到達する深さとなっている。
【００２２】
次に、このような構成の半導体装置の製造方法について、図３ないし図１４を参照しつつ説明する。なお、図３ないし図１４は図１に対応した側断面を示すもので、本実施形態にかかる半導体装置の製造工程を模式的に示す側断面図である。
【００２３】
まず、図３に示すように、支持基板６の上に、絶縁層（ＢＯＸ層）８と、第１半導体層１０ａとが積層されたＳＯＩ基板を準備する。第１半導体層１０ａは、例えば単結晶シリコンからなるもので、その膜厚が、特に５００ｎｍ以上２０００ｎｍ以下に形成されているのが好ましい。なお、本実施形態では、第１半導体層１０ａの膜厚を約１０００ｎｍとする。
【００２４】
次に、図４に示すように、高耐圧トランジスタ１００が形成される領域にウェル３０を形成する。ウェル３０の形成にあたっては、まず、半導体層１０の上に、例えば酸化膜からなる犠牲膜１２を形成し、次いで、所定のパターンを有するマスク層Ｍ１を形成する。マスク層Ｍ１としては、例えば公知のリソグラフィ及びエッチング技術によって形成される、レジストパターンを用いることができる。その後、所定の導電型の不純物を半導体層１０に注入することで、ウェル３０を形成する。不純物の注入では、注入後、必要に応じて熱拡散処理を行ってもよい。その後、犠牲層１２は残したままで、マスク層Ｍ１のみを除去する。
【００２５】
次に、トランジスタ１００の第１不純物領域１２０ａ及び第２不純物領域１２０ｂを形成する前工程として、図５に示すように、前記犠牲層１２上に第１不純物領域１２０ａが形成される領域に開口を有するマスク層Ｍ２を形成する。すなわち、犠牲層１２上にマスク材料（図示せず）を成膜し、続いて公知のリソグラフィ及びエッチング技術でレジストパターンを形成し、さらにこのレジストパターンをマスクにしてマスク材料をパターニングすることにより、所定のパターンを有するマスク層Ｍ２を形成する。本実施形態では、マスク層Ｍ２の形成材料（マスク材料）として、窒化シリコンを用いる。続いて、マスク層Ｍ２の開口内に露出する犠牲層１２をエッチングによって除去する。
【００２６】
次いで、前記マスク層Ｍ２の開口内に露出する第１半導体層１０ａを選択的にエピタキシャル成長させ、図６に示すように第１半導体層１０ａの所定の領域上に第２半導体層１０ｂを形成する。エピタキシャル成長については、特に限定されることなく公知の手法が採用可能である。形成する第２半導体層１０ｂの膜厚については、１００ｎｍ以上１０００ｎｍ以下の範囲に形成するのが好ましい。１００ｎｍ以上とすることで、後述するように第１不純物領域１２０ａとなる領域と第２不純物領域１２０ｂとなる領域とに同じ工程で所定の条件のもとでイオン注入を行った際、第１不純物領域１２０ａを絶縁層８に到達しない深さとし、第２不純物領域１２０ｂを絶縁層８に到達する深さとする際のマージンを、十分に確保することができるからである。また、１０００ｎｍ以下とすることで、エピタキシャル成長の時間やコストを抑え、生産性の低下を抑制することができるからである。なお、本実施形態では、第２半導体層１０ｂの膜厚を約８００ｎｍとする。
【００２７】
次いで、図７に示すように、トランジスタ１００の第１不純物領域１２０ａ及び第２不純物領域１２０ｂを形成する（図１参照）。この工程では、まず、マスク層Ｍ２に対し、第２不純物領域１２０ｂを形成する領域に開口を形成し、この開口内に露出した犠牲層１２を除去する。その後、このマスク層Ｍ２をマスクにして、所定の導電型の不純物をイオン注入法で半導体層１０に注入し、さらに、必要に応じて熱拡散処理を施す。なお、マスク層Ｍ２については、一旦窒化シリコンを除去した後、再度レジストを用いてマスク層Ｍ２を形成してもよい。
【００２８】
このようにしてイオン注入（不純物の注入）を行うと、第１不純物領域１２０ａが形成される領域にはエピタキシャル成長によって第２半導体層１０ｂが形成されており、第２不純物領域１２０ｂが形成される領域には第２半導体層１０ｂが形成されていないことから、第１不純物領域１２０ａが形成される領域と第２不純物領域１２０ｂが形成される領域との間には、第２半導体層１０ｂの厚さに相当する分、層厚に差があることになる。したがって、同じ工程で所定の条件のもとでイオン注入を行うことにより、第１不純物領域１２０ａを絶縁層８に到達しない深さに形成し、第２不純物領域１２０ｂを絶縁層８に到達する深さに形成することができる。
【００２９】
すなわち、本実施形態では第１不純物領域１２０ａが形成される領域と第２不純物領域１２０ｂが形成される領域との間に第２半導体層１０ｂの厚さ（約８００ｎｍ）分、差があるので、例えば第１不純物領域１２０ａを絶縁層８から２００ｎｍ程度以上離間させたい場合に、前記した約８００ｎｍの差を利用すれば、十分なマージンで前記構成を容易に形成することができる。したがって、このようにしてイオン注入を行うことにより、絶縁層８に到達しない深さの第１不純物領域１２０ａと、絶縁層８に到達する深さの第２不純物領域１２０ｂとを同時に形成することができる。その後、マスク層Ｍ２及び犠牲膜１２を、それぞれの膜質に応じた除去方法で除去する。
【００３０】
次に、図８に示すように、半導体層１０の上に第１絶縁層１４を形成する。第１絶縁層１４としては、酸化シリコン膜、窒化酸化シリコン膜などを用いることができ、ＣＶＤ法などによって形成することができる。
次いで、第１絶縁層１４の上にストッパ絶縁層１６を形成する。ストッパ絶縁層１６としては、窒化シリコン膜を用いることができ、ＣＶＤ法などによって形成することができる。
次いで、ストッパ絶縁層１６の上に、所定のパターンのマスク層Ｍ３を形成する。このマスク層Ｍ３としては、素子分離絶縁層２０（図１参照）が形成される領域を含む領域に、開口を有したものとする。
【００３１】
次に、図９に示すように、マスク層Ｍ３をマスクとして、第１絶縁層１４及びストッパ絶縁層１６を除去する。その後、パターニングされたストッパ絶縁層１６及び第１絶縁層１４をマスクとして、半導体層１０を例えばドライエッチングし、トレンチ１８を形成する。このトレンチ１８の形成では、トレンチ１８の底部が、絶縁層８に到達することのないように形成する。
【００３２】
次に、図１０に示すように、ストッパ絶縁層１６を熱酸化のマスクとして選択熱酸化を行うことにより、トレンチ１８内に絶縁層２０ａを形成する。この絶縁層２０ａは、後の工程でさらに酸化され、素子分離絶縁層２０（図１参照）となるものである。なお、本例ではトレンチ１８をその一部が第１不純物領域１２０ａにかかるようにして形成し、したがって絶縁層２０ａが第１不純物領域１２０ａに接続するようにしているが、トレンチ１８を第１不純物領域１２０ａから離して形成し、絶縁層２０ａを第１不純物領域１２０ａから離して形成してもよい。
次に、図１１に示すように、ストッパ絶縁層１６の上に所定のパターンを有するマスク層Ｍ４を形成する。このマスク層Ｍ４としては、ソース領域１１０ａ、ドレイン領域１１０ｂ及びチャネル領域（図１参照）が形成される領域を覆うパターンとする。マスク層Ｍ４の形成については、前述のマスク層Ｍ１の形成と同様の方法で行うことができる。
【００３３】
次に、図１２に示すように選択熱酸化を行う。これにより、第２ゲート絶縁層１０４及び絶縁層８に到達する深さを有する素子分離絶縁層２０を形成することができる。素子分離絶縁層２０が形成されたことで、素子形成領域１０ＨＶが画定されることとなる。その後、第１絶縁層１４及びストッパ絶縁層１６をそれぞれの膜質に応じた除去方法で除去する。
【００３４】
次に、図１３に示すように、ゲート絶縁層となる絶縁層（図示せず）の形成を行う。絶縁層の形成は、例えば熱酸化法によって行うことができる。絶縁層としては、その膜厚が１００ｎｍないし５００ｎｍであるのが好ましい。次いで、この絶縁層をパターニングすることにより、図１３に示すゲート絶縁層１０２を形成する。絶縁層のパターニングについては、公知のリソグラフィ及びエッチング技術によって行うことができる。
次に、図１４に示すように、ソース領域１１０ａ及びドレイン領域１１０ｂのイオン注入を行うための保護膜として、絶縁層２０２を形成する。絶縁層２０２については、例えば熱酸化法で形成することができる。
【００３５】
次に、図１４に示すようにゲート電極１０６の形成を行う。このゲート電極１０６の形成については、全面に導電層（図示せず）を形成した後、この導電層をパターニングすることで行うことができる。その後、全面に絶縁層（図示せず）を形成し、この絶縁層を異方性エッチングすることにより、ゲート電極１０６の側面にサイドウォール絶縁層１０８（図１参照）を形成する。次いで、イオン注入法によって所定の導電型の不純物を半導体層１０に注入することにより、ソース領域１１０ａ及びドレイン領域１１０ｂを形成する。以下、ソース電極やドレイン電極などを含む通常の配線形成工程等を経ることにより、本実施形態にかかる半導体装置を製造することができる。
【００３６】
このようにして得られた半導体装置によれば、ドレイン領域１１０ｂのオフセット領域である第２不純物領域１２０ｂが絶縁層８に到達する深さとなっており、ソース領域１１０ａのオフセット領域である第１不純物領域１２０ａが絶縁層８に到達しない深さとなっているので、半導体層１０の裏面側にチャネル（寄生ＭＯＳトランジスタ）が形成されてしまうのが防止されたものとなり、その結果、表面側のチャネル特性に影響が及ぶことがなく、したがって高い信頼性を有したものとなる。
【００３７】
また、第１半導体層１０ａの所定の領域上にエピタキシャル成長させられて第２半導体層１０ｂが形成されているので、この第２半導体層１０ｂが形成された領域に設けられたソース領域１１０ａを囲む第１不純物領域１２０ａと、第１半導体層１０ａに設けられたドレイン領域１１０ｂを囲む第２不純物領域１２０ｂとを形成する際、これら第１不純物領域１２０ａとなる領域と第２不純物領域１２０ｂとなる領域とに、同じ工程で所定の条件のもとでイオン注入を行うことにより、第１不純物領域１２０ａは絶縁層８に到達しない深さとなり、第２不純物領域１２０ｂは絶縁層８に到達する深さとなるように、それぞれを形成することができる。したがって、これら第１不純物領域１２０ａと第２不純物領域１２０ｂとが所望の状態に容易に形成されたものとなり、製造プロセスの容易化が図られたものとなる。
【００３８】
また、前記絶縁ゲート型電界効果トランジスタ１００が、前記絶縁層８に到達する深さを有する素子分離絶縁層２０に画定された領域に設けられているので、隣合うトランジスタ１００、１００間で互いに影響を及ぼし合うことが確実に防止される。また、素子間をウェルなどで分離する場合に比べ、小さいスペースで素子分離することができる。
また、エピタキシャル成長させられて形成された第２半導体層１０ｂは、段差により欠陥が生じているなどその状態がやや不安定となる。しかし、電圧変動が少ないソース電極（図示せず）に接続するソース領域１１０ａを、前記第２半導体層１０ｂが形成された領域に設けることで、第２半導体層１０ｂの欠陥等に起因する影響を抑制することができる。
また、ゲート電極１０６とオフセット領域（不純物領域１２０ａ、１２０ｂ）との間では、特にゲート電極１０６の端縁部近傍となることなどから、電界集中が起こり易くなっている。しかし、このゲート電極１０６とオフセット領域との間に、第１ゲート絶縁層１０２と比して膜厚の大きい第２ゲート絶縁層１０４を設けることにより、電界集中を緩和して電界集中に起因する不都合を抑制することができる。
【００３９】
次に、本発明の半導体装置の第２実施形態を図１５を参照して説明する。
図１５は、第２実施形態にかかる半導体装置を模式的に示す側断面図であり、図１５に示す半導体装置は、チャネルの導電型の異なる絶縁ゲート型電界効果トランジスタがそれぞれ形成された、ＣＭＯＳトランジスタを含む半導体装置である。
【００４０】
図１５に示すように、この半導体装置は、支持基板６の上に、絶縁層（ＢＯＸ層）８、半導体層１０が順次積層されてなるＳＯＩ基板を有して形成されたものである。半導体層１０は、例えば単結晶シリコンによって形成されたもので、第１半導体層１０ａの所定の領域上に、第２半導体層１０ｂが形成されて構成されたものである。ここで、第２半導体層１０ｂは、図１に示した半導体装置と同様に、第１半導体層１０ａの所定の領域上にエピタキシャル成長させられて形成されたものである。
【００４１】
このようなＳＯＩ基板内には、前記半導体層１０に、第１絶縁層８に到達する深さを有する素子分離絶縁層（素子分離領域）２０が形成され、素子形成領域１０Ｐ及び素子形成領域１０Ｎが画定されている。素子形成領域１０Ｐには、Ｐチャネル型のトランジスタ１００Ｐ（高耐圧トランジスタ１００Ｐ）が形成されており、素子形成領域１０Ｎには、Ｎチャネル型のトランジスタ１００Ｎが形成されている。
【００４２】
トランジスタ１００Ｐは、図１に示した第１実施形態の半導体装置に含まれるトランジスタ１００と同様であり、エピタキシャル成長による第２半導体層１０ｂを有した構造となっている。一方、トランジスタ１００Ｎは、エピタキシャル成長による第２半導体層１０ｂを有しておらず、したがってソース領域１１０ａあるいはドレイン領域１１ｂを包合するオフセット不純物領域１２０ａ、１２０ｂの深さが、共に絶縁層８に到達した深さとなっている。
【００４３】
このような構成からなる半導体装置は、導電型の異なる不純物を打ち込む際には、打ち込みたくない領域をマスク層で覆った後に打ち込む点以外は、図１に示した半導体装置の製造方法に従って形成することができる。
本実施形態にかかる半導体装置によれば、絶縁層８上の半導体層（ＳＯＩ層）１０に形成されたＣＭＯＳトランジスタであっても、耐圧が確保され、信頼性が向上した半導体装置を提供することができる。ＣＭＯＳインバータの場合は、支持基板６を接地（０Ｖ）して、Ｎ型のトランジスタ１００Ｎの基準電位を０Ｖとし、Ｎ型トランジスタ１００ＮがＯＮするような電圧（Ｖｄｄ）を印加すると、基準電位がＶｄｄであるＰ型のトランジスタ１００Ｐからみたとき、支持基板６にＰ型バックチャネルトランジスタがＯＮするような電圧が印加されてしまうこととなる。そのため、Ｐチャネル型のトランジスタ１００Ｐでは、半導体層の裏面側で寄生ＭＯＳトランジスタが生じてしまうこととなる。しかし、本実施形態にかかる半導体装置では、トランジスタ１００Ｐは、先の第１実施形態に示す半導体装置の構造を有し、寄生素子の発生が抑制されている。その結果、信頼性の向上したＣＭＯＳトランジスタを提供することができる。
なお、本発明では、前記実施形態とは逆に、Ｐｃｈが通常の高耐圧トランジスタであり、Ｎｃｈがエピタキシャル成長させて形成された高耐圧トランジスタであってもよい。
【００４４】
次に、本発明の半導体装置の第３実施形態を図１６を参照して説明する。
図１６は、第３実施形態にかかる半導体装置を模式的に示す側断面図であり、図１６に示す半導体装置は、駆動電圧の異なるトランジスタが同一の基板に混載されている半導体装置の一例である。なお、以下の説明では、前述の実施形態と共通する構成・部材については、その詳細な説明を省略する。
【００４５】
図１６に示すように、本実施形態の半導体装置は、第１及び第２実施形態にかかる半導体装置と同様に、支持基板６の上に、絶縁層（ＢＯＸ層）８、半導体層１０が順次積層されてなるＳＯＩ基板を有して形成されたものである。半導体層１０は、例えば単結晶シリコンによって形成されたもので、第１半導体層１０ａの所定の領域上に、第２半導体層１０ｂが形成されて構成されたものである。ここで、第２半導体層１０ｂは、図１に示した半導体装置と同様に、第１半導体層１０ａの所定の領域上にエピタキシャル成長させられて形成されたものである。
【００４６】
半導体層１０には、その底面が絶縁層８に到達する素子分離絶縁層（素子分離領域）２０が形成されており、この素子分離絶縁層２０により、高耐圧トランジスタ領域１０ＨＶと低耐圧トランジスタ領域１０ＬＶとが互いに分離されている。高耐圧トランジスタ領域１０ＨＶには高耐圧トランジスタ１００が形成され、低耐圧トランジスタ領域１０ＬＶには低耐圧トランジスタ２００が形成されている。そして、本実施形態における高耐圧トランジスタ１００は、第１実施形態で説明した半導体装置における高耐圧トランジスタ１００と同じ構成となっている。
【００４７】
低耐圧トランジスタ２００は、その底面が絶縁層８に到達しない素子分離絶縁層２２によって画定された、低耐圧トランジスタ領域１０ＬＶ中に設けられたものであり、ゲート絶縁層２０２と、ゲート電極２０４と、サイドウォール絶縁層２０６と、低濃度不純物層２１０と、高濃度不純物層２０８とを有してなるものである。ゲート絶縁層２０２は、チャネル領域となるウェル３２上に設けられており、ゲート電極２０４は、ゲート絶縁層２０２上に形成されている。サイドウォール絶縁層２０６は、ゲート電極２０４の側面に形成されている。低濃度不純物層２１０は、オフセット領域となっており、高濃度不純物層２０８は、サイドウォール絶縁層１０８の外側に位置する半導体層に設けられ、ソース領域またはドレイン領域となっている。
【００４８】
次に、本発明の半導体装置の製造方法の一実施形態を、図１６に示した半導体装置の製造方法に基づいて説明する。なお、第１実施形態にかかる半導体装置の製造方法と共通する工程については、詳細な説明を省略する。
【００４９】
まず、第１実施形態で説明した製造方法と同様にして、高耐圧トランジススタ形成領域１０ＨＶ及び低耐圧トランジスタ領域１０ＬＶを画定するための、素子分離絶縁層２０となる絶縁層２０ａの形成までを行う（図１０参照）。なお、エピタキシャル成長による第２半導体層１０ｂについては、高耐圧トランジススタ形成領域１０ＨＶとなる部位の、所定の領域にのみ形成する。
【００５０】
次いで、図１７に示すように、ストッパ絶縁層１６の上に、所定のパターンを有するマスク層Ｍ５を形成する。マスク層Ｍ５は、高耐圧トランジスタ領域１０ＨＶにおいては、ソース領域１１０ａ、ドレイン領域１１０ｂ及びチャネル領域（図１参照）が形成される領域を覆うパターンを有し、低耐圧トランジスタ領域１０ＬＶにおいては、素子分離絶縁層２２（図１６参照）が形成される領域以外を覆うパターンを有する。マスク層Ｍ５の形成は、前述のマスク層Ｍ１の形成と同様の方法で行うことができる。
【００５１】
次に、図１８に示すように、選択熱酸化を行う。これにより、絶縁層８に到達する深さを有する素子分離絶縁層２０を形成すると共に、高耐圧トランジスタ領域１０ＨＶ内においては、第２ゲート絶縁層１０４を、低耐圧トランジスタ領域１０ＬＶ内においては、分離絶縁層２２を形成することができる。その後、第１絶縁層１４及びストッパ絶縁層１６をそれぞれの膜質に応じた除去方法によって除去する。
【００５２】
次に、図１９に示すように、高耐圧トランジスタ１００のゲート絶縁層となる絶縁層（図示せず）の形成を行う。絶縁層の形成は、例えば熱酸化法によって行うことができる。絶縁層としては、その膜厚が１００ｎｍないし５００ｎｍであるのが好ましい。次いで、この絶縁層をパターニングすることにより、図１９に示すような高耐圧トランジスタ１００のゲート絶縁層１０２を形成する。絶縁層のパターニングについては、公知のリソグラフィ及びエッチング技術によって行うことができる。
【００５３】
次に、図１６に示したように、低耐圧トランジスタ２００のためのゲート絶縁層２０２の形成を行う。ゲート絶縁層２０２は、例えば熱酸化法によって形成することができる。
次いで、ゲート電極１０６、２０４の形成を行う。ゲート電極１０６、２０４は、全面に導電層（図示せず）を形成した後、この導電層をパターニングすることによって形成することができる。その後、全面に絶縁層（図示せず）を形成し、この絶縁層を異方性エッチングすることにより、ゲート電極１０６、２０４の側面にサイドウォール絶縁層１０８、２０６（図１６参照）を形成する。
【００５４】
その後、所定の導電型の不純物を公知の技術によって半導体層１０に導入することにより、ソース領域１１０ａ及びドレイン領域１１０ｂと、低耐圧トランジスタ２００のソース領域またはドレイン領域となる高濃度不純物層２０８とを形成する。
以上の工程により、図１６に示した第３実施形態にかかる半導体装置を製造することができる。
【００５５】
この半導体装置の製造方法によれば、高耐圧トランジスタ１００を形成する工程において、エピタキシャル成長によって第１半導体層１０ａ上に形成した第２半導体層１０ｂを含む領域に第１不純物領域１２０ａを形成するとともに、前記第２半導体層１０ｂを含まない領域に第２不純物領域１２０ｂを形成する際、これら領域間で第２半導体層１０ｂの厚さに相当する分の層厚の差があることから、同じ工程で所定の条件のもとでイオン注入を行うことにより、第１不純物領域１２０ａを絶縁層８に到達しない深さとし、第２不純物領域１２０ｂを絶縁層８に到達する深さとすることができる。したがって、これら第１不純物領域１２０ａと第２不純物領域１２０ｂとを所望の状態に容易に形成することができ、製造プロセスの容易化を図ることができる。
【００５６】
また、この高耐圧トランジスタを形成する工程で得られる高耐圧トランジスタ１００は、第２不純物領域１２０ｂは絶縁層８に到達する深さとなるものの、第１不純物領域１２０ａは絶縁層８に到達しない深さとなるため、第１半導体層１０ａの前記絶縁層８側にチャネルが形成されてしまうのが防止されたものとなる。その結果、表面側のチャネル特性に影響が及ぶことがなく、したがって高い信頼性を有したものとなる。
よって、この半導体装置の製造方法にあっては、寄生素子の形成が防止された高耐圧トランジスタ１００と、低耐圧トランジスタ２００とを同一基板に容易に混載することができる。
【００５７】
次に、本発明の半導体装置の第４実施形態を図２０を参照して説明する。
図２０は、第４実施形態にかかる半導体装置を模式的に示す平面図である。
図２０に示すように、本実施の形態にかかる半導体装置は、環状のゲート電極１０６を有する例である。環状のゲート電極１０６に囲まれた位置にドレイン領域１１０ｂが設けられ、環状のゲート電極１０６の外側には、ソース領域１１０ａが設けられている。そして、第１実施形態と同様に、ソース領域１１０ａは、エピタキシャル成長させられて形成された第２半導体層（図示せず）に形成されており、したがってこれを囲んで形成された第１不純物領域１２０ａは、絶縁層（ＢＯＸ層）に到達しない深さとなっている。
よって、本実施形態の半導体装置にあっても、第１半導体層１０ａの前記絶縁層８側にチャネル（寄生ＭＯＳトランジスタ）が形成されてしまうのが防止されたものとなり、高い信頼性を有したものとなる。また、第１不純物領域１２０ａと第２不純物領域１２０ｂとが所望の状態に容易に形成されたものとなり、製造プロセスの容易化が図られたものとなる。
なお、図２０では、ゲート電極１０６が矩形上の輪を有する形状の場合を示したが、これに限定されることなく、円形であってもよい。
【００５８】
また、本発明は、前記実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲で種々の変更が可能である。例えば、前記絶縁層上に設けられた半導体層について、部分的に厚さを異ならせ、相対的に半導体層の厚い領域と半導体層の薄い領域とを形成する際に、前記実施形態で示したように半導体層を部分的にエピタキシャル成長させることで厚い領域（第２半導体層）を形成するのに代えて、例えば、半導体層を部分的にエッチングすることで薄い領域（第１半導体層）を形成するようにしてもよい。
また、前記実施形態では、第２半導体層１０ｂに形成する第１のソース／ドレイン領域をソース領域とし、第２のソース／ドレイン領域をドレイン領域としたが、逆に、第１のソース／ドレイン領域をドレイン領域とし、第２のソース／ドレイン領域をソース領域としてもよい。
さらに、本発明をＣＭＯＳに適用した場合に、Ｐｃｈだけにエピタキシャル成長させた半導体層（相対的に厚い領域）を用いるのではなく、Ｎｃｈについてもエピタキシャル成長させた半導体層（相対的に厚い領域）に形成するようにしてもよい。
また、全ての高耐圧トランジスタを、エピタキシャル成長させた半導体層で形成してもよい。
【図面の簡単な説明】
【００５９】
【図１】第１実施形態にかかる半導体装置の側断面図である。
【図２】第１実施形態にかかる半導体装置の平面図である。
【図３】第１実施形態にかかる半導体装置の製造工程を説明する図である。
【図４】第１実施形態にかかる半導体装置の製造工程を説明する図である。
【図５】第１実施形態にかかる半導体装置の製造工程を説明する図である。
【図６】第１実施形態にかかる半導体装置の製造工程を説明する図である。
【図７】第１実施形態にかかる半導体装置の製造工程を説明する図である。
【図８】第１実施形態にかかる半導体装置の製造工程を説明する図である。
【図９】第１実施形態にかかる半導体装置の製造工程を説明する図である。
【図１０】第１実施形態にかかる半導体装置の製造工程を説明する図である。
【図１１】第１実施形態にかかる半導体装置の製造工程を説明する図である。
【図１２】第１実施形態にかかる半導体装置の製造工程を説明する図である。
【図１３】第１実施形態にかかる半導体装置の製造工程を説明する図である。
【図１４】第１実施形態にかかる半導体装置の製造工程を説明する図である。
【図１５】第２実施形態にかかる半導体装置の側断面図である。
【図１６】第３実施形態にかかる半導体装置の側断面図である。
【図１７】第３実施形態にかかる半導体装置の製造工程を説明する図である。
【図１８】第３実施形態にかかる半導体装置の製造工程を説明する図である。
【図１９】第３実施形態にかかる半導体装置の製造工程を説明する図である。
【図２０】第４実施形態にかかる半導体装置の製造工程を説明する図である。
【符号の説明】
【００６０】
６…支持基板、８…絶縁層、１０…半導体層、１０ａ…第１半導体層、１０ｂ…第２半導体層、１２…犠牲膜、１４…絶縁層、１６…ストッパ絶縁層、１８…トレンチ、２０…素子分離絶縁層、２０ａ…絶縁層、２２…素子分離絶縁層、３０、３２…ウェル、１００…トランジスタ、１０２…第１ゲート絶縁層、１０４…第２ゲート絶縁層、１０６…ゲート電極、１０８…サイドウォール絶縁層、１１０ａ…ソース領域（第１のソース／ドレイン領域）、１１０ｂ…ドレイン領域（第２のソース／ドレイン領域）、１２０ａ…第１不純物領域、１２０ｂ…第２不純物領域、１３０…第３不純物領域、２００…低耐圧トランジスタ、２０２…ゲート絶縁層、２０４…ゲート電極、２０６…サイドウォール絶縁層、２０８…高濃度不純物層、２１０…低濃度不純物層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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