(57)【要約】【課題】Ｎ−ｃｈトランジスタとＰ−ｃｈトランジスタとの境界の寸法制御性に優れ、工程数の増加を最小限に抑制しながら、Ｎ−ｃｈトランジスタ及びＰ−ｃｈトランジスタのゲートパターンの高さが可能な限り揃った構造を実現する。【解決手段】基板上のＨｉｇｈ−ｋ膜よりなる絶縁膜上にポリシリコンを形成する。該ポリシリコン膜をエッチングする際にハロゲン系ガスを用いた低バイアス処理を施すことにより、下地のＨｉｇｈ−ｋ膜の膜質を改善しながら、Ｎ−ｃｈトランジスタ及びＰ−ｃｈトランジスタに独立した仕事関数を持つ金属電極を形成する。【選択図】図１
2009021550.tif 000002
【特許請求の範囲】
【請求項１】
基板上に互いに異なる導電型のトランジスタが形成される第１の領域及び第２の領域を有する半導体装置の製造方法であって、
前記第１の領域及び前記第２の領域における前記基板上に第１の絶縁膜を形成する工程（ａ）と、
前記第１の絶縁膜上に、ハロゲン系ガスを用いたプラズマエッチングの際に前記第１の絶縁膜に対して相対的に高いエッチング速度を有する第１の薄膜を形成する工程（ｂ）と、
前記第２の領域を覆うマスクを用いた前記プラズマエッチングにより、前記第１の領域における前記第１の薄膜を除去すると共に、前記第１の領域における前記第１の絶縁膜を改質する工程（ｃ）とを含む、半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記工程（ｃ）の後に、前記第１の領域及び前記第２の領域に、第１の仕事関数を有する第１の金属膜を形成する工程（ｄ）と、
前記第１の領域を覆うマスクを用いたエッチングにより、前記第２の領域における前記第１の金属膜を除去する工程（ｅ）と、
前記工程（ｅ）の後に、前記第１の領域を覆うマスクを用いたプラズマエッチングにより、前記第２の領域における前記第１の薄膜を除去すると共に、前記第２の領域における前記第１の絶縁膜を改質する工程（ｆ）と、
前記第２の領域における前記第１の絶縁膜の上に、第２の仕事関数を有する第２の金属膜を形成する工程（ｇ）とをさらに含む、半導体装置の製造方法。
【請求項３】
請求項２に記載の半導体装置の製造方法において、
前記工程（ｄ）と前記工程（ｅ）との間に、
前記第１の金属膜の上に、前記第１の金属膜に対して相対的に高いエッチング速度を有する第２の薄膜を形成する工程（ｈ）と、
前記第１の領域を覆うマスクを用いたエッチングにより、前記第２の領域における前記第２の薄膜を除去する工程（ｉ）とをさらに含む、半導体装置の製造方法。
【請求項４】
基板上に互いに異なる導電型のトランジスタが形成される第１の領域及び第２の領域を有する半導体装置の製造方法であって、
前記第１の領域及び前記第２の領域における前記基板上に第１の絶縁膜を形成する工程（ａ）と、
前記第１の絶縁膜上に第１の薄膜を形成する工程（ｂ）と、
前記第２の領域を覆うマスクを用いたエッチングにより、前記第１の領域における前記第１の薄膜及び前記第１の絶縁膜を除去する工程（ｃ）と、
前記第１の領域における前記基板及び前記第２の領域における前記第１の薄膜上に、第２の絶縁膜を形成する工程（ｄ）と、
前記第２の絶縁膜上に第１の仕事関数を有する第１の金属膜を形成する工程（ｅ）と、
前記第１の金属膜上に、前記第１の金属膜に対して相対的に高いエッチング速度を有する第２の薄膜を形成する工程（ｆ）と、
前記第１の領域を覆うマスクを用いたエッチングにより、前記第２の領域における前記第２の薄膜を除去する工程（ｇ）と、
前記工程（ｇ）の後に、前記第１の領域を覆うマスクを用いたエッチングにより、前記第２の領域における前記第１の金属膜を除去する工程（ｈ）と、
前記工程（ｈ）の後に、前記第１の領域を覆うマスクを用いたエッチングにより、前記第２の領域における前記第２の絶縁膜を除去する工程（ｉ）と、
前記工程（ｉ）の後に、前記第１の領域を覆うマスクを用いたエッチングにより、前記第２の領域における前記第１の薄膜を除去する工程（ｊ）と、
前記工程（ｊ）の後に、前記第１の領域を覆うマスクを用いたエッチングにより、前記第２の領域における前記第１の絶縁膜を除去する工程（ｋ）と、
前記工程（ｋ）の後に、前記第１の領域における前記第１の薄膜及び前記第２の領域における前記基板上に、第３の絶縁膜を形成する工程（ｌ）と、
前記第３の絶縁膜上に、第２の仕事関数を有する第２の金属膜を形成する工程（ｍ）と、
前記第２の領域を覆うマスクを用いたエッチングにより、前記第１の領域における前記第２の金属膜を除去する工程（ｎ）と、
前記工程（ｎ）の後に、前記第２の領域を覆うマスクを用いたエッチングにより、前記第１の領域における前記第３の絶縁膜を除去する工程（ｏ）とを含む、半導体装置の製造方法。
【請求項５】
基板上に互いに異なる導電型のトランジスタが形成される第１の領域及び第２の領域を有する半導体装置の製造方法であって、
前記第１の領域及び前記第２の領域における前記基板上に第１の絶縁膜を形成する工程（ａ）と、
前記第１の絶縁膜上に、ハロゲン系ガスを用いたプラズマエッチングの際に前記第１の絶縁膜に対して相対的に高いエッチング速度を有する第１の薄膜を形成する工程（ｂ）と、
前記第２の領域を覆うマスクを用いたエッチングにより、前記第１の領域における前記第１の薄膜及び前記第１の絶縁膜を除去する工程（ｃ）と、
前記第１の領域における前記基板及び前記第２の領域における前記第１の薄膜上に、第２の絶縁膜を形成する工程（ｄ）と、
前記第２の絶縁膜上に第１の仕事関数を有する第１の金属膜を形成する工程（ｅ）と、
前記第１の領域を覆うマスクを用いたエッチングにより、前記第２の領域における前記第１の金属膜と前記第２の絶縁膜を除去する工程（ｆ）と、
前記工程（ｆ）の後に、前記第１の領域を覆うマスクを用いた前記プラズマエッチングにより、前記第２の領域における前記第１の薄膜を除去すると共に、前記第２の領域における前記第１の絶縁膜を改質する工程（ｇ）と、
前記第２の領域における前記第１の絶縁膜の上に、第２の仕事関数を有する第２の金属膜を形成する工程（ｈ）とをさらに含む、半導体装置の製造方法。
【請求項６】
基板上に互いに異なる導電型のトランジスタが形成される第１の領域及び第２の領域を有する半導体装置の製造方法であって、
前記第１の領域における、底部に第１の絶縁膜を有する第１のゲート形成溝の内部、及び、前記第２の領域における、底部に前記第１の絶縁膜を有する第２のゲート形成溝の内部に、ハロゲン系ガスを用いたプラズマエッチングの際に前記第１の絶縁膜に対して相対的に高いエッチング速度を有する第１の薄膜を形成する工程（ａ）と、
前記第２の領域を覆うマスクを用いた前記プラズマエッチングにより、前記第１の領域における前記第１の薄膜を除去して前記第１のゲート形成溝に前記第１の絶縁膜を露出させると共に改質する工程（ｂ）と、
前記工程（ｂ）の後に、前記第１のゲート形成溝の内部を含む前記第１の領域及び前記第２の領域上に、第１の仕事関数を有する第１の金属膜を形成する工程（ｃ）と、
前記工程（ｃ）の後に、前記第１の領域を覆うマスクを用いたエッチングにより、前記第２の領域における前記第１の金属膜を除去する工程（ｄ）と、
前記工程（ｄ）の後に、前記第１の領域を覆うマスクを用いた前記プラズマエッチングにより、前記第２の領域における前記第１の薄膜を除去して前記第２のゲート形成溝に前記第１の絶縁膜を露出させると共に改質する工程（ｅ）と、
前記工程（ｅ）の後に、前記第２のゲート形成溝の内部を含む前記第２の領域上に、第２の仕事関数を有する第２の金属膜を形成する工程（ｆ）とを含む、半導体装置の製造方法。
【請求項７】
基板上に互いに異なる導電型のトランジスタが形成される第１の領域及び第２の領域を有する半導体装置の製造方法であって、
前記第１の領域及び前記第２の領域に、前記基板を露出させる第１のゲート形成溝及び第２のゲート形成溝をそれぞれ形成する工程（ｂ）と、
前記工程（ｂ）の後に、前記第１のゲート形成溝及び前記第２のゲート形成溝の内部を含む前記第１の領域及び前記第２の領域上に、第２のゲート絶縁膜を形成すると共に、前記第２のゲート絶縁膜の上に、ハロゲン系ガスを用いたプラズマエッチングの際に前記第２の絶縁膜に対して相対的に高いエッチング速度を有する第２の薄膜を形成した後に、前記第１のゲート形成溝及び前記第２のゲート形成溝の内部にのみ前記第２の薄膜を残存させる工程（ｃ）と、
前記工程（ｃ）の後に、前記第２の領域を覆うマスクを用いた前記プラズマエッチングにより、前記第１のゲート形成溝の内部に残存する前記第２の薄膜を除去すると共に、前記第１のゲート形成溝の内部の前記第２の絶縁膜を改質する工程（ｄ）と、
前記工程（ｄ）の後に、前記第１のゲート形成溝の内部を含む前記第１の領域及び前記第２の領域上に、第１の仕事関数を有する第１の金属膜を形成する工程（ｅ）と、
前記工程（ｅ）の後に、前記第１の領域を覆うマスクを用いたエッチングにより、前記第２の領域における前記第１の金属膜を除去する工程（ｆ）と、
前記工程（ｆ）の後に、前記第１の領域を覆うマスクを用いた前記プラズマエッチングにより、前記第２のゲート形成溝の内部に残存する前記第２の薄膜を除去すると共に、前記第２のゲート形成溝の内部の前記第２の絶縁膜を改質する工程（ｇ）と、
前記工程（ｇ）の後に、前記第２のゲート形成溝の内部を含む前記第２の領域上に、第２の仕事関数を有する第２の金属膜を形成する工程（ｈ）とを含む、半導体装置の製造方法。
【請求項８】
請求項１、５、６、又は７に記載の半導体装置の製造方法において、
前記プラズマエッチングは、前記基板側にＲＦバイアスを印加しない条件で行われるエッチング工程を含む、半導体装置の製造方法。
【請求項９】
請求項１、５、６、又は７に記載の半導体装置の製造方法において、
前記第１の絶縁膜は、高誘電体絶縁膜である、半導体装置の製造方法。
【請求項１０】
請求項１、５、６、又は７に記載の半導体装置の製造方法において、
前記第１の絶縁膜は、Ｈｆを含む、半導体装置の製造方法。
【請求項１１】
請求項４、７に記載の半導体装置の製造方法において、
前記第２の絶縁膜は、高誘電体絶縁膜である、半導体装置の製造方法。
【請求項１２】
請求項４、７に記載の半導体装置の製造方法において、
前記第２の絶縁膜は、Ｈｆを含む、半導体装置の製造方法。
【請求項１３】
請求項１、４、５、６、又は７に記載の半導体装置の製造方法において、
前記第１の仕事関数及び前記第２の仕事関数は、シリコンの価電子帯準位又は伝導帯電位から３００ｍＶ以内の仕事関数である、半導体装置の製造方法。
【請求項１４】
請求項１、４、５、６、又は７に記載の半導体装置の製造方法において、
前記第１の領域に形成されるトランジスタのゲート電極の高さと前記第２の領域に形成されるゲート電極の高さは、１０ｎｍ以内の差である、半導体装置の製造方法。
【請求項１５】
請求項１、４、５、６、又は７に記載の半導体装置の製造方法において、
前記第１の薄膜は、アモルファスシリコン、ポリシリコン、又は６００℃以下で成膜されたＳｉＮよりなる、半導体装置の製造方法。
【請求項１６】
請求項１、４、５、６、又は７に記載の半導体装置の製造方法において、
前記第１の薄膜は、Ｎ型不純物を含む、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特にＮ−ｃｈトランジスタ及びＰ−ｃｈトランジスタの各々に独立した仕事関数を持つゲート電極を有するゲートスタックを形成する方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置の高集積化、高機能化及び高速化に伴って、ゲート絶縁膜として、ＳｉＯ２の誘電率よりも高い誘電率を持つＨｉｇｈ−ｋ絶縁膜（高誘電率絶縁膜）を用いる技術が提案されている。
【０００３】
ゲート絶縁膜にＨｉｇｈ−ｋ絶縁膜を用いると、ゲート下に高い電界を印加しながら、比較的厚いゲート絶縁膜を形成できるため、ゲートリーク電流を低減することが可能となる。
【０００４】
しかしながら、Ｈｉｇｈ−ｋ絶縁膜をゲート絶縁膜として用い、その上に従来用いられていたポリシリコン電極を用いると、フェルミレベルピニングと呼ばれる現象により、閾値電圧Ｖｔが高くなってしまうという短所がある。また、ゲート電極の材料にポリシリコンを用いた場合、ゲート空乏化現象によりゲート容量が小さくなり、ゲート下に高い電界を印加することができず、トランジスタの駆動能力が低下するという問題もある。
【０００５】
そこで、ゲート電極として従来のポリシリコンに代わって、メタルゲートを用いる技術が提案されている。ポリシリコンに代わってメタルゲートを用いる場合、メタルゲートはＮ−ｃｈトランジスタ及びＰ−ｃｈトランジスタの各々に独立した仕事関数を有する必要性がある。そのためには、Ｎ−ｃｈトランジスタ及びＰ−ｃｈトランジスタの各々の極性に適した材料を用いる必要性があり、ポリシリコンを用いる場合とは異なるプロセスフローが必要になる。
【０００６】
以下、ゲート電極としてメタルゲート、ゲート絶縁膜としてＨｉｇｈ−ｋ絶縁膜を用いた従来の半導体装置の製造方法について、図面を参照しながら説明する。
【０００７】
図１５（ａ）〜（ｄ）、図１６（ａ）〜（ｄ）、並びに、図１７（ａ）及び（ｂ）は、従来の半導体装置の製造方法を工程順に説明する要部断面図である。なお、各図において、紙面に向かって左半分の領域がＮ−ｃｈトランジスタ形成領域Ａであり、紙面に向かって右半分の領域がＰ−ｃｈトランジスタ形成領域Ｂであるとしている。
【０００８】
図１５（ａ）に示すように、シリコン基板１に素子形成領域を区画するシャロウトレンチ分離（ＳＴＩ）領域２を形成した後、シリコン基板１及びＳＴＩ領域２の上に、Ｈｉｇｈ−ｋ絶縁膜３を形成する。続いて、Ｈｉｇｈ−ｋ絶縁膜３の上に、犠牲層となるシリコン酸化膜（ＳｉＯ２）４を形成する。続いて、シリコン酸化膜４の上に、Ｎ−ｃｈトランジスタ形成領域Ａを覆うように、レジストパターン５を形成する。
【０００９】
次に、図１５（ｂ）に示すように、レジストパターン５をマスクとしたウエットエッチングにより、下地のＨｉｇｈ−ｋ絶縁膜３をエッチングしないように、シリコン酸化膜４をエッチング除去する。続いて、レジストパターン５を除去する。
【００１０】
次に、図１５（ｃ）に示すように、シリコン基板１上の全面に、Ｐ−ｃｈトランジスタのバンドエネルギーのエッジに近い仕事関数を持つ金属膜６を堆積する。
【００１１】
次に、図１５（ｄ）に示すように、金属膜６の上に、Ｐ−ｃｈトランジスタ形成領域Ｂを覆うように、レジストパターン７を形成する。
【００１２】
次に、図１６（ａ）に示すように、レジストパターン７をマスクとして、金属膜６をエッチング除去する。
【００１３】
次に、図１６（ｂ）に示すように、レジストパターン７を除去した後、さらに、シリコン酸化膜４をウエットエッチにより除去する。
【００１４】
次に、図１６（ｃ）に示すように、Ｈｉｇｈ−ｋ絶縁膜３及び金属膜６の上に、金属膜８を堆積する。
【００１５】
次に、図１６（ｄ）に示すように、Ｎ−ｃｈトランジスタ形成領域Ａ及びＰ−ｃｈトランジスタ形成領域Ｂの両方に、ゲートパターンを形成するためのレジストパターン９を形成する。
【００１６】
次に、図１７（ａ）に示すように、レジストパターン９を用いたエッチングにより、金属膜６及び金属膜８を除去する。
【００１７】
次に、図１７（ｂ）に示すように、レジストパターン９を除去すると、Ｎ−ｃｈトランジスタ形成領域Ａには、金属膜８よりなるゲートパターンが形成されると共に、Ｐ−ｃｈトランジスタ形成領域Ｂには、金属膜６及び金属膜８よりなるゲートパターンが形成される。
【００１８】
以上のように、従来の半導体装置の製造方法によると、上記の各工程を経ることで、デュアルメタルゲート構造が形成される。
【特許文献１】米国特許公開公報２００４／０１９１９７４Ａ１
【発明の開示】
【発明が解決しようとする課題】
【００１９】
しかしながら、上記従来の半導体装置の製造方法によると、上記図１５（ｂ）を用いて説明したように、犠牲層としてのシリコン酸化膜４をウエットエッチングで除去するため、使用するフォトレジストに制約があり、Ｎ−ｃｈトランジスタ形成領域Ａ及びＰ−ｃｈトランジスタ形成領域Ｂの境界の寸法制御が難しい。また、Ｈｉｇｈ−ｋ絶縁膜３上のシリコン酸化膜４を選択的に除去することが困難であるため、シリコン酸化膜４を除去する際にその下地であるＨｉｇｈ−ｋ絶縁膜３にダメージを与えやすい。
【００２０】
また、上記図１７（ｂ）に示すように、Ｎ−ｃｈトランジスタ形成領域Ａに形成された金属膜６よりなるゲートパターンと、Ｐ−ｃｈトランジスタ形成領域Ｂに形成された金属膜６及び金属膜８よりなるゲートパターンとは、その高さが揃っていないため、両チャネルのトランジスタともに、エッチングの下地となるゲート絶縁膜３にダメージを与えないように寸法制御を正確に行うことが難しい。
【００２１】
前記に鑑み、本発明の目的は、Ｎ−ｃｈトランジスタとＰ−ｃｈトランジスタとの境界の寸法制御性に優れ、工程数の増加を最小限に抑制しながら、Ｎ−ｃｈトランジスタ及びＰ−ｃｈトランジスタのゲートパターンの高さが可能な限り揃った構造を実現する半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【００２２】
前記の目的を達成するため、本発明に係る半導体装置の製造方法の一側面では、金属膜を選択的にエッチングするために、該金属膜の下にバッファー層としてアモルファスシリコン層（以下、「ａ−Ｓｉ層」と記載する）を形成する工程、ａ−Ｓｉ層の除去をプラズマエッチングで行う工程を備える。さらに、ａ−Ｓｉ層を除去する際のオーバーエッチ時には、バイアス電圧を下げることにより、Ｈｉｇｈ−ｋ絶縁膜に与えるダメージを最小限に抑制しながら、Ｈｉｇｈ−ｋ絶縁膜の膜質を改善する工程を備える。また、Ｎ−ｃｈトランジスタ形成領域及びＰ−ｃｈトランジスタ形成領域の双方に上記プロセスを用いることができるものである。
【００２３】
これらの工程を適宜備えることにより、Ｎ−ｃｈトランジスタ形成領域及びＰ−ｃｈトランジスタ形成領域共に、寸法制御性及びゲート酸化膜特性に優れたＣＭＯＳデバイスを実現できる。
【発明の効果】
【００２４】
本発明に係る半導体装置の製造方法の一側面による効果の一つとして、Ｈｉｇｈ−ｋ絶縁膜よりなるゲート絶縁膜にダメージを与えることなく、信頼性に優れたメタルゲートプロセスを構築することができる。また、高いゲート寸法制御性が実現される。
【発明を実施するための最良の形態】
【００２５】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。
【００２６】
図１（ａ）〜（ｄ）、図２（ａ）〜（ｄ）、並びに、図３（ａ）及び（ｂ）は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す要部断面図である。なお、各図においては、紙面に向かって左半分の領域がＰ−ｃｈトランジスタ形成領域Ａであり、紙面に向かって右半分の領域がＮ−ｃｈトランジスタ形成領域Ｂであるとしている。
【００２７】
まず、図１（ａ）に示すように、シリコン基板１０１に素子形成領域を区画するシャロウトレンチ分離（ＳＴＩ）領域１０２を形成した後、シリコン基板１０１及びＳＴＩ領域１０２の上に、例えばＨｆＯｘよりなるＨｉｇｈ−ｋ絶縁膜１０３を形成する。続いて、Ｈｉｇｈ−ｋ絶縁膜１０３の上に、ａ−Ｓｉ層１０４を形成する。続いて、ａ−Ｓｉ層１０４の上に、所定の領域、例えばＰ−ｃｈトランジスタ形成領域Ａを覆うように、レジストパターン１０５を形成する。
【００２８】
次に、図１（ｂ）に示すように、レジストパターン１０５をマスクとしたドライエッチングにより、下地のＨｉｇｈ−ｋ絶縁膜１０３に対して相対的に高いエッチング速度となるように、ａ−Ｓｉ層１０４をエッチング除去する。このとき、下地のＨｉｇｈ−ｋ絶縁膜１０３をエッチングしないように、少なくともＨｉｇｈ−ｋ絶縁膜１０３が表面に露出するまでにエッチング時の印加バイアス電力は十分に低い値に抑制する。具体的には、Ｖｐｐ値で１００Ｖ以下であることが好ましく、さらには、５０Ｖ以下であることがより好ましい。また、ＲＦ電力＝０Ｗにする（バイアス電圧＝０Ｖ）にすると更に好ましい。また、このときに用いるガスは、ハロゲン系ガス、すなわち、ＣＦ４若しくはＳＦ６などのフッ素系ガス、Ｃｌ２若しくはＨＣｌといった塩素系ガス、又は、ＨＢｒのような臭素系ガスのいずれであってもよい。このような条件下で、ａ−Ｓｉ層１０４をエッチングすることにより、ａ−Ｓｉ層１０４のみがエッチングされ、下地であるＨｉｇｈ−ｋ絶縁膜１０３はほとんどエッチングされない。さらに、Ｈｉｇｈ−ｋ絶縁膜１０３の膜質はハロゲン系ガスのプラズマ処理によって膜質改善が図れることが知られている（例えば、C.S.Lai et al,JJAP 2005 Vol.44,pp2307-2310）。本実施形態では、ハロゲン系ガスのプラズマ処理をａ−Ｓｉ層１０４のエッチングと同時に行うことにより、優れた寸法制御性と膜質改善効果とを同時に実現することができる。
【００２９】
次に、図１（ｃ）に示すように、レジストパターン１０５を剥離した後、シリコン基板１０１上の全面に、金属膜１０６及びａ−Ｓｉ層１０７を堆積し、所定の領域、例えば、Ｎ−ｃｈトランジスタ形成領域Ｂを覆うように、レジストパターン１０８を形成する。ここで、金属膜１０６としては、シリコンの伝導帯電位から３００ｍＶ以内（ＣＢ−１００ｍＶ±３００ｍＶの範囲）の仕事関数を持つ金属を用いるが、さらに±２００ｍＶの範囲の仕事関数であることがより好ましい。
【００３０】
次に、図１（ｄ）に示すように、レジストパターン１０８をマスクに用いて、ａ−Ｓｉ層１０７及び金属膜１０６をエッチングする。
【００３１】
次に、図２（ａ）に示すように、レジストパターン１０８をマスクに用いて、ａ−Ｓｉ層１０４をエッチング除去する。このときのエッチングは、上記図１（ｂ）でのエッチング方法と同様に、低バイアスでハロゲン系ガスを用いることにより、寸法制御性を保持した上で、下地となるＨｉｇｈ−ｋ絶縁膜１０３の膜質を改善する。その後、レジストパターン１０８を剥離する。
【００３２】
次に、図２（ｂ）に示すように、シリコン基板１０１上の全面に、金属膜１０９を堆積した後、Ｐ−ｃｈトランジスタ形成領域Ａを覆うように、レジストパターン１１０を形成する。ここで、金属膜１０９はシリコンの価電子帯準位から３００ｍＶ以内（ＶＢ＋１００ｍＶ±３００ｍＶの範囲）の仕事関数を持つ金属を用いるが、その値としてはＶＢ±２００ｍＶであることがより好ましい。
【００３３】
次に、図２（ｃ）に示すように、レジストパターン１１０をマスクに用いて、金属膜１０９をエッチング除去する。
【００３４】
次に、図２（ｄ）に示すように、レジストパターン１１０をマスクに用いて、ａ−Ｓｉ層１０７をエッチング除去した後、レジストパターン１１０を除去する。
【００３５】
ここで、当該工程が終了した段階で、Ｐ−ｃｈトランジスタ形成領域Ａにおける高さとＮ−ｃｈトランジスタ形成領域Ｂにおける高さの差分が１０ｎｍ以下になるように、金属膜１０６及び金属膜１０９のそれぞれの堆積膜厚、金属膜１０６に対するオーバーエッチング量等を調整する。
【００３６】
次に、図３（ａ）に示すように、ａ−Ｓｉ層１１１を堆積した後、Ｐ−ｃｈトランジスタ形成領域Ａ及びＮ−ｃｈトランジスタ形成領域Ｂにおいて、ゲートパターンを形成するためのレジストパターン１１２を形成する。
【００３７】
次に、図３（ｂ）に示すように、レジストパターン１１２をマスクに用いて、ａ−Ｓｉ層１１１、金属膜１０９、及び金属膜１０６をエッチングした後、レジストパターン１１２を除去する。このようにして、Ｐ−ｃｈトランジスタ形成領域Ａ及びＮ−ｃｈトランジスタ形成領域Ｂのぞれぞれに適した仕事関数を持つデュアルメタルゲート構造が完成する。
【００３８】
以上のように、本発明の第１の実施形態に係る半導体装置の製造方法によると、ゲートパターン加工以外のＰ−ｃｈトランジスタ形成領域Ａ及びＮ−ｃｈトランジスタ形成領域Ｂにおける全面加工を容易化し、ドライエッチング法を用いることによりＰ−ｃｈトランジスタ形成領域ＡとＮ−ｃｈトランジスタ形成領域Ｂとの境界の寸法制御性の精度を保持した上で、下地のＨｉｇｈ−ｋ絶縁膜１０３の膜質を改善すると共に、金属膜１０６及び１０９の膜厚を調整することによりＰ−ｃｈトランジスタ形成領域Ａ及びＮ−ｃｈトランジスタ形成領域Ｂの高さを制御可能としている。
【００３９】
なお、上記本実施形態では、最初にＰ−ｃｈトランジスタ形成領域Ａを覆うマスクを用いたプロセスフローを説明したが、逆に、最初にＮ−ｃｈトランジスタ形成領域Ｂを覆うマスクを用いた逆のプロセスフローを行うこともできる。
【００４０】
また、上記本実施形態において、ａ−Ｓｉ層１１１の代わりに、Ｐなどをドープしたａ−Ｓｉ層又はポリシリコン層を用いてもよく、さらには、タングステンなどの他の導電材料を用いてもよい。同様に、ａ−Ｓｉ層１０４及び１０７の代わりに、Ｐなどをドープしたａ−Ｓｉ層又はポリシリコン層を用いてもよく、さらには、６００℃以下で成膜される例えばｐ−ＳｉＮ膜等、ハロゲン系プラズマエッチングでＳｉＯ２膜（又はＨｉｇｈ−ｋ絶縁膜）膜に対する選択比を高く確保できる膜であれば、同様に用いることができる。
【００４１】
また、本実施形態において、Ｈｉｇｈ−ｋ絶縁膜１０３の下に、ＳｉＯ２又はＳｉＯＮ膜等で形成されるInterface Layerを形成しておくとよい。
【００４２】
また、本実施形態において、Ｈｉｇｈ−ｋ絶縁膜１０３は、Ｈｆ、Ｌａ、Ａｌ、Ｚｒ、Ｔａ、Ｔｉ、Ｂａ、Ｓｒ、Ｐｂ、及びＳｃからなる群のうちから少なくともひとつ以上含む酸化物、シリケート膜、又はこれらの酸化窒化物から構成される。また、これらの積層膜であっても構わない。
【００４３】
また、本実施形態において、金属膜１０６及び１０９は、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ、Ａｌ、Ｒｕ、Ｐｄ、Ｐｔ、Ｃｏ、Ｎｉ、Ｍｏ、及びＬａからなる群のうちから選択される単体、又はそれらのＳｉ、Ｎ、Ｏ、若しくはＣの化合物、又は複合化合物から構成される。
【００４４】
また、本実施形態において、Ｐ−ｃｈトランジスタ形成領域Ａにおける高さとＮ−ｃｈトランジスタ形成領域Ｂにおける高さの差分が１０ｎｍ以下になるように、金属膜１０６及び金属膜１０９の膜厚等を調整するとしたが、トランジスタを形成するゲート加工エッチングにおいて、領域Aと領域Bのエッチング速度に差異が見られる場合には、その差異を
補正する範囲において、高さを変化させてもよい。
【００４５】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。
【００４６】
図４（ａ）〜（ｄ）、図５（ａ）〜（ｄ）、図６（ａ）〜（ｄ）、並びに、図７（ａ）は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す要部断面図である。なお、各図においては、紙面に向かって左半分の領域がＰ−ｃｈトランジスタ形成領域Ａであり、紙面に向かって右半分の領域がＮ−ｃｈトランジスタ形成領域Ｂであるとしている。
【００４７】
まず、図４（ａ）に示すように、シリコン基板２０１に素子形成領域を区画するシャロウトレンチ分離（ＳＴＩ）領域２０２を形成した後、シリコン基板２０１及びＳＴＩ領域２０２の上に、例えばＳｉＯｘよりなる絶縁膜２０３を形成する。続いて、絶縁膜２０３の上に、ａ−Ｓｉ層２０４を形成する。続いて、ａ−Ｓｉ層２０４の上に、所定の領域、例えばＰ−ｃｈトランジスタ形成領域Ａを覆うように、レジストパターン２０５を形成する。
【００４８】
次に、図４（ｂ）に示すように、レジストパターン２０５をマスクに用いて、ａ−Ｓｉ層２０４のみを選択的にエッチング除去する。
【００４９】
次に、図４（ｃ）に示すように、レジストパターン２０５を除去する。
【００５０】
次に、図４（ｄ）に示すように、ａ−Ｓｉ層２０４をマスクに用いて、ＳｉＯｘよりなる絶縁膜２０３を選択的にエッチング除去する。
【００５１】
次に、図５（ａ）に示すように、シリコン基板２０１上の全面に、Ｈｉｇｈ−ｋ絶縁膜２０６、金属膜２０７、及びａ−Ｓｉ層２０８を順次堆積する。ここで、金属膜２０７は、第１の実施形態と同様に、伝導帯電位に近い仕事関数を持つ金属から構成されている。続いて、Ｎ−ｃｈトランジスタ形成領域Ｂを覆うようにレジストパターン２０９を形成する。
【００５２】
次に、図５（ｂ）に示すように、レジストパターン２０９をマスクに用いて、ａ−Ｓｉ層２０８及び金属膜２０７をエッチング除去する。ここで、ａ−Ｓｉ層２０８をエッチングする際には、下地となる金属膜２０７との選択性を確保する条件を用いる。また、金属膜２０７をエッチングする際についても、下地となるＨｉｇｈ−ｋ絶縁膜２０６との選択性を確保する条件を用いる。
【００５３】
次に、図５（ｃ）に示すように、レジストパターン２０９をマスクに用いて、Ｈｉｇｈ−ｋ絶縁膜２０６をエッチング除去する。
【００５４】
次に、図５（ｄ）に示すように、レジストパターン２０９をマスクに用いて、ａ−Ｓｉ層２０４をエッチング除去する。このときに、上述のＨｉｇｈ−ｋ絶縁膜２０６をエッチングする際、下地となるａ−Ｓｉ層２０４との選択性を確保する条件を用いるが、ａ−Ｓｉ層２０４の厚さの範囲内で、下地となるａ−Ｓｉ層２０４を削り込んでいても構わない。また、当該ａ−Ｓｉ層２０４のエッチングにおいては、下地となるＳｉＯ２よりなる絶縁膜２０３との選択性を確保する条件を用いる。続いて、レジストパターン２０９を除去した後、ＳｉＯ２よりなる絶縁膜２０３をエッチング除去する。このときのａ−Ｓｉ層２０４のエッチングについては、上記第１の実施形態におけるａ−Ｓｉ層１０４のエッチング条件と同様の条件を適用できるが、本実施形態の場合、下地となるシリコン酸化膜よりなる絶縁膜２０３も最終的にエッチング除去するため、エッチング条件の範囲は第１の実施例に比べて緩和された条件であればよい。
【００５５】
次に、図６（ａ）に示すように、シリコン基板２０１の全面上に、Ｈｉｇｈ−ｋ絶縁膜２１０を堆積した後、さらに、金属膜２１１を堆積する。ここで、金属膜２１１は、価電子バンド端に近い仕事関数を持っている。続いて、Ｐ−ｃｈトランジスタ形成領域Ａを覆うようにレジストパターン２１２を形成する。
【００５６】
次に、図６（ｂ）に示すように、レジストパターン２１２をマスクに用いて、金属膜２１１及びＨｉｇｈ−ｋ絶縁膜２１０を順次エッチング除去する。ここで、金属膜２１１のエッチングは、下地となるＨｉｇｈ−ｋ絶縁膜２１０との選択性を確保できる条件で行う。また、Ｈｉｇｈ−ｋ絶縁膜２１０のエッチングも同様に、下地となるａ−Ｓｉ層２０８との選択性を確保できる条件で行うが、下地となるａ−Ｓｉ層２０８の厚さの範囲内でａ−Ｓｉ層２０８を削り込んでも構わない。
【００５７】
次に、図６（ｃ）に示すように、ａ−Ｓｉ層２０８をエッチング除去した後に、レジストパターン２１２をマスクに用いて、レジストパターン２１２を除去する。この工程が終わった段階で、Ｐ−ｃｈトランジスタ形成領域Ａにおける高さとＮ−ｃｈトランジスタ形成領域Ｂにおける高さの差分が１０ｎｍ以下になるように、金属膜２０７及び２１１の堆積膜厚、金属膜２０７に対するオーバーエッチング量等を調整する。
【００５８】
次に、図６（ｄ）に示すように、シリコン基板２０１の全面上に、ａ−Ｓｉ層２１３を堆積した後、Ｐ−ｃｈトランジスタ形成領域Ａ及びＮ−ｃｈトランジスタ形成領域Ｂにおいて、ゲートパターンを形成するためのレジストパターン２１４を形成する。
【００５９】
次に、図７に示すように、レジストパターン２１４をマスクに用いて、ａ−Ｓｉ層２１３、金属膜２１１、及び金属膜２１７をエッチングした後、レジストパターン２１４を除去する。
【００６０】
このようにして、Ｐ−ｃｈトランジスタ形成領域Ａ及びＮ−ｃｈトランジスタ形成領域Ｂのぞれぞれに適した仕事関数を持つデュアルメタルゲート構造が完成する。
【００６１】
以上のように、本発明の第２の実施形態に係る半導体装置の製造方法によると、Ｐ−ｃｈトランジスタ形成領域Ａ及びＮ−ｃｈトランジスタ形成領域ＢともにＨｉｇｈ−ｋ絶縁膜（２１０、２０６）を独立して形成するため、それぞれに最適な膜構成を得ることができる。また、Ｈｉｇｈ−ｋ絶縁膜（２１０、２０６）のそれぞれは独立して形成されるので、プラズマやウエットエッチングに起因するゲート絶縁膜不良の心配がない。
【００６２】
なお、本実施形態においても、プロセスフローの順序（Ｐ−ｃｈトランジスタ形成領域Ａ及びＮ−ｃｈトランジスタ形成領域Ｂのいずれから先に製造するかの順序）やａ−Ｓｉ層の代替材料については、上述の第１の実施形態と同様である。また、Ｈｉｇｈ−ｋ絶縁膜（２０６、２１０）、及び金属膜（２０７、２１１）の構成材料についても、第１の実施形態で説明したＨｉｇｈ−ｋ絶縁膜（１０３）及び金属膜（１０６、１０９）と同様である。
【００６３】
また、本実施形態において、Ｐ−ｃｈトランジスタ形成領域Ａにおける高さとＮ−ｃｈトランジスタ形成領域Ｂにおける高さの差分が１０ｎｍ以下になるように、金属膜１０６及び金属膜１０９の膜厚等を調整するとしたが、トランジスタを形成するゲート加工エッチングにおいて、領域Aと領域Bのエッチング速度に差異が見られる場合には、その差異を補正する範囲において、高さを変化させてもよい。
【００６４】
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。
【００６５】
図８（ａ）〜（ｄ）及び図９（ａ）〜（ｃ）は、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す要部断面図である。なお、各図においては、紙面に向かって左半分の領域がＰ−ｃｈトランジスタ形成領域Ａであり、紙面に向かって右半分の領域がＮ−ｃｈトランジスタ形成領域Ｂであるとしている。
【００６６】
まず、図８（ａ）に示すように、シリコン基板３０１に素子形成領域を区画するシャロウトレンチ分離領域３０２を形成した後、シリコン基板３０１及びシャロウトレンチ分離領域３０２の上に、例えばＨｆＯｘよりなるＨｉｇｈ−ｋ絶縁膜３０３を形成する。続いて、Ｈｉｇｈ−ｋ絶縁膜３０３の上に、ａ−Ｓｉ層３０４を形成する。続いて、ａ−Ｓｉ層３０４の上に、所定の領域、例えばＰ−ｃｈトランジスタ形成領域Ａを覆うように、レジストパターン３０５を形成する。
【００６７】
次に、図８（ｂ）に示すように、レジストパターン３０５をマスクに用いて、ａ−Ｓｉ層３０４をエッチング除去した後、レジストパターン３０５を除去する。
【００６８】
次に、図８（ｃ）に示すように、シリコン基板３０１の全面上に、伝導帯電位に近い仕事関数を持つ金属膜３０６を堆積した後、Ｎ−ｃｈトランジスタ形成領域Ｂを覆うようにレジストパターン３０７を形成する。なお、金属膜３０６の仕事関数の範囲については、上述の第１の実施形態における金属膜１０６で説明したのと同様である。
【００６９】
次に、図８（ｄ）に示すように、レジストパターン３０７をマスクに用いて、金属膜３０６をエッチング除去する。
【００７０】
次に、図９（ａ）に示すように、ａ−Ｓｉ層３０４を下地のＨｉｇｈ−ｋ絶縁膜３０３に対して選択的にエッチング除去した後、レジストパターン３０７を除去する。ここでのエッチング条件についても、第１の実施形態におけるａ−Ｓｉ層１０４のエッチング条件と同様である。続いて、シリコン基板３０１の全面に、価電子帯準位に近い仕事関数を持つ金属膜３０８を堆積する。
【００７１】
次に、図９（ｂ）に示すように、金属膜３０８の上に、ａ−Ｓｉ層３０９を堆積した後、ゲートマスクとなるレジストパターン３１０を形成する。
【００７２】
次に、図９（ｃ）に示すように、レジストパターン３１０をマスクに用いて、ａ−Ｓｉ層３０９、金属膜３０８、及び金属膜３０６をそれぞれエッチング除去した後、レジストパターン３１０を除去する。ここで、ａ−Ｓｉ層３０９のエッチングについては、第１の実施形態と同様に、ハロゲン含有ガスを用いたプラズマエッチングにより、印加バイアスを下げた条件下で、最終ステップを行うことによりＨｉｇｈ−ｋ絶縁膜の膜質を改善する。
【００７３】
以上のように、本発明の第３の実施形態に係る半導体装置の製造方法によると、Ｎ−ｃｈトランジスタ形成領域Ａ及びＰ−ｃｈトランジスタ形成領域Ｂのゲート電極高さは本質的に異なるが、ゲート加工を除くマスク工程が２回で済むというメリットがある。
【００７４】
なお、本実施形態においても、プロセスフローの順序（Ｐ−ｃｈトランジスタ形成領域Ａ及びＮ−ｃｈトランジスタ形成領域Ｂのいずれから先に製造するかの順序）やａ−Ｓｉ層の代替材料については、上述の第１の実施形態と同様である。また、Ｈｉｇｈ−ｋ絶縁膜（３０３）及び金属膜（３０６、３０８）の構成材料についても、第１の実施形態で説明したＨｉｇｈ−ｋ絶縁膜（１０３）及び金属膜（１０６、１０９）と同様である。
【００７５】
（第４の実施形態）
以下、本発明の第４の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。
【００７６】
図１０（ａ）〜（ｄ）及び図１１（ａ）〜（ｃ）は、本発明の第４の実施形態に係る半導体装置の製造方法を工程順に示す要部断面図である。なお、各図においては、紙面に向かって左半分の領域がＰ−ｃｈトランジスタ形成領域Ａであり、紙面に向かって右半分の領域がＮ−ｃｈトランジスタ形成領域Ｂであるとしている。
【００７７】
まず、図１０（ａ）に示すように、シリコン基板４０１に素子形成領域を区画するシャロウトレンチ分離（ＳＴＩ）領域４０２を形成した後、シリコン基板４０１及びＳＴＩ領域４０２の上に、例えばＨｆＯｘよりなるＨｉｇｈ−ｋ絶縁膜４０３を形成する。続いて、Ｈｉｇｈ−ｋ絶縁膜４０３の上に、ａ−Ｓｉ層４０４を形成する。続いて、ａ−Ｓｉ層４０４の上に、所定の領域、例えばＰ−ｃｈトランジスタ形成領域Ａを覆うように、レジストパターン４０５を形成する。
【００７８】
次に、図１０（ｂ）に示すように、レジストパターン４０５をマスクに用いて、ａ−Ｓｉ層４０４を下地のＨｉｇｈーｋ絶縁膜４０３に対して選択的にエッチング除去した後、さらに、Ｈｉｇｈ−ｋ絶縁膜４０３をエッチング除去する。その後、レジストパターン４０５を除去する。
【００７９】
次に、図１０（ｃ）に示すように、シリコン基板４０１の全面上に、Ｈｉｇｈ−ｋ絶縁膜４０６を堆積し、続いて、伝導帯電位に近い仕事関数を持つ金属膜４０７を堆積する。その後、金属膜４０７の上に、Ｎ−ｃｈトランジスタ形成領域Ｂを覆うようにレジストパターン４０８を形成する。ここで、金属膜４０７の仕事関数の範囲は、第１の実施形態での金属膜１０６と同様である。
【００８０】
次に、図１０（ｄ）に示すように、レジストパターン４０８をマスクに用いて、金属膜４０７をエッチング除去した後、続いて、Ｈｉｇｈ−ｋ絶縁膜４０６をエッチング除去する。
【００８１】
次に、図１１（ａ）に示すように、ａ−Ｓｉ層４０４を下地のＨｉｇｈ−ｋ絶縁膜４０６に対して選択的にエッチングする。このときのエッチングは、第１の実施形態におけるａ−Ｓｉ層１０６のエッチングと同様の条件で行う。バイアス印加電圧を５０ｖ以下に設定することにより、Ｈｉｇｈ−ｋ絶縁膜４０６のエッチングを行わずにＨｉｇｈ−ｋ絶縁膜４０６の膜質改善を行う。その後、レジストパターン４０８を除去する。
【００８２】
次に、図１１（ｂ）に示すように、シリコン基板４０１の全面に、価電子帯準位に近い仕事関数を持つ金属膜４０９を堆積した後、ゲートマスクとなるレジストパターン４１０を形成する。
【００８３】
次に、図１１（ｃ）に示すように、レジストパターン４１０をマスクに用いて、金属膜４０９、金属膜４０７をエッチング除去した後、レジストパターン４１０を除去する。このようにして、Ｐ−ｃｈトランジスタ形成領域Ａ及びＮ−ｃｈトランジスタ形成領域Ｂのぞれぞれに適した仕事関数を持つデュアルメタルゲート構造が完成する。なお、第３の実施形態のように金属膜４０９の上に、ａ−Ｓｉ層を堆積した後、ゲートマスクとなるレジストパターン４１０を形成してもよい。
【００８４】
以上のように、本発明の第４の実施形態に係る半導体装置の製造方法によると、Ｐ−ｃｈトランジスタ形成領域Ａ及びＮ−ｃｈトランジスタ形成領域ＢともにＨｉｇｈ−ｋ絶縁膜（４０３、４０６）を独立して形成するため、それぞれに最適な膜構成を得ることができる。また、一方のトランジスタ形成領域（上記実施例ではＰ−ｃｈトランジスタ形成領域）における膜質改善がエッチング処理と同時に行えることができること、さらに、マスク工程が２回で済むことなどのメリットが得られる。
【００８５】
なお、本実施形態においても、プロセスフローの順序（Ｐ−ｃｈトランジスタ形成領域Ａ及びＮ−ｃｈトランジスタ形成領域Ｂのいずれから先に製造するかの順序）やａ−Ｓｉ層の代替材料については、上述の第１の実施形態と同様である。また、Ｈｉｇｈ−ｋ絶縁膜（４０３、４０６）、及び金属膜（４０７、４０９）の構成材料についても、第１の実施形態で説明した金属膜（１０６、１０９）と同様である。
【００８６】
（第５の実施形態）
以下、本発明の第５の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。
【００８７】
図１２（ａ）〜（ｄ）、図１３（ａ）〜（ｄ）、及び、図１４（ａ）〜（ｄ）は、本発明の第５の実施形態に係る半導体装置の製造方法を工程順に示す要部断面図である。なお、各図においては、紙面に向かって左半分の領域がＰ−ｃｈトランジスタ形成領域Ａであり、紙面に向かって右半分の領域がＮ−ｃｈトランジスタ形成領域Ｂであるとしている。
【００８８】
以下、本実施形態では、本発明のゲートラストプロセス（ダマシンゲートプロセス）への適用例を示すものである。
【００８９】
まず、図１２（ａ）に示すように、シリコン基板５０１に通常用いられるＬＳＩ製造工程を経ることにより、素子形成領域を区画するシャロウトレンチ分離（ＳＴＩ）領域５０２、シリコン酸化膜５０３、ポリシリコン膜５０４、サイドウォール５０５、及びＰＭＤ（premetal dielectric）膜５０６を形成する。
【００９０】
次に、図１２（ｂ）に示すように、ウエットエッチングにより、ポリシリコン膜５０４を選択的に除去した後、さらに、シリコン酸化膜５０３を除去する。このウエットエッチングに用いる薬液としては、ポリシリコン膜５０４の除去にはＮＨ４ＯＨといったアルカリ薬液を用い、シリコン酸化膜５０３の除去にはＨＦ系薬液を用いる。
【００９１】
次に、図１２（ｃ）に示すように、シリコン基板５０１の全面に、Ｈｉｇｈ−ｋ絶縁膜５０７を堆積する。
【００９２】
次に、図１２（ｄ）に示すように、シリコン基板５０１の全面に、ａ−Ｓｉ層５０８を堆積した後、ＰＭＤ膜５０７の表面が露出すると共にａ−Ｓｉ層５０８がゲート部のみに残存するようにエッチバックを行う。
【００９３】
次に、図１３（ａ）に示すように、Ｐ−ｃｈトランジスタ形成領域Ａを覆うようにレジストパターン５０９を形成する。
【００９４】
次に、図１３（ｂ）に示すように、レジストパターン５０９をマスクに用いたドライエッチングにより、Ｎ−ｃｈトランジスタ形成領域Ｂにおけるゲート部の溝に残存しているａ−Ｓｉ層５０８を下地のＨｉｇｈ−ｋ絶縁膜５０７に対して選択的に除去する。ここでのドライエッチング条件は、上記第１の実施形態におけるａ−Ｓｉ層１０４に対するエッチング条件と同様である。
【００９５】
次に、図１３（ｃ）に示すように、レジストパターン５０９を除去する。
【００９６】
次に、図１３（ｄ）に示すように、伝導帯電位に近い仕事関数を持つ金属膜５１０を堆積する。ここで、金属膜５１０の仕事関数の範囲については、上記第１の実施形態における金属膜１０６と同様である。
【００９７】
次に、図１４（ａ）に示すように、金属膜５１０の上に、Ｎ−ｃｈトランジスタ形成領域Ｂを覆うように、レジストパターン５１１を形成する。
【００９８】
次に、図１４（ｂ）に示すように、レジストパターン５１１をマスクに用いたエッチングにより、金属膜５１０を除去し、続いて、Ｐ−ｃｈトランジスタ形成領域Ａにおけるゲート部の溝内に残存しているａ−Ｓｉ層５０８を下地のＨｉｇｈ−ｋ絶縁膜５０７に対して選択的に除去する。
【００９９】
次に、図１４（ｃ）に示すように、レジストパターン５１１を除去した後、シリコン基板５０１の全面に、価電子帯準位に近い仕事関数を持つ金属膜５１２を堆積する。ここで、金属膜５１２の仕事関数の範囲は、上記第１の実施形態における金属膜１０９と同様である。
【０１００】
次に、図１４（ｄ）に示すように、ＣＭＰ法を用いて、ＰＭＤ膜５０６上の残存する金属膜５１０及び５１２、並びにＨｉｇｈ−ｋ絶縁膜５０７を除去することにより、Ｐ−ｃｈトランジスタ形成領域Ａ及びＮ−ｃｈトランジスタ形成領域Ｂともに、ゲート部の溝内のみにＨｉｇｈ−ｋ絶縁膜５０７、金属膜５１０、及び金属膜５１２を残存させる。これらの一連の工程を経ることにより、ゲートラストプロセスによるデュアルメタルゲート構造が形成される。
【０１０１】
以上のように、本発明の第５の実施形態に係る半導体装置の製造方法によると、本発明がゲートラストプロセスに適用された場合であっても、ａ−Ｓｉ層によりなるバッファ層除去の際のハロゲン系ガスのプラズマ処理によりＨｉｇｈ−ｋ絶縁膜の高膜質化を図りながら、Ｎ−ｃｈトランジスタ及びＰ−ｃｈトランジスタのぞれぞれに、独立した仕事関数を持つゲート電極を形成することができる。
【０１０２】
また、本実施形態の変形例として、上記図１２（ａ）の工程にてシリコン酸化膜５０３の代わりにＨｉｇｈ−ｋ絶縁膜、ポリシリコン膜５０４の代わりにａ−Ｓｉ層を用いる工程とし、その後、Ｎ−ｃｈトランジスタ形成領域Ｂにおけるａ−Ｓｉ層のみを除去し、シリコン基板５０１上の全面に金属膜５０８を堆積する。その後、Ｐ−ｃｈトランジスタ形成領域Ａにおける金属膜５０８及びａ−Ｓｉ層を除去した後に、Ｐ−ｃｈトランジスタ形成領域Ａに金属膜５１０を形成するようにしてもよい。このようにすると、ａ−Ｓｉ層によりなるバッファ層除去の際のハロゲン系ガスのプラズマ処理によりＨｉｇｈ−ｋ絶縁膜の高膜質化を図りながら、Ｎ−ｃｈトランジスタ及びＰ−ｃｈトランジスタのぞれぞれに、独立した仕事関数を持つゲート電極を形成することができる。
【０１０３】
なお、本実施形態においても、プロセスフローの順序（Ｐ−ｃｈトランジスタ形成領域Ａ及びＮ−ｃｈトランジスタ形成領域Ｂのいずれから先に製造するかの順序）やａ−Ｓｉ層の代替材料については、上述の第１の実施形態と同様である。また、Ｈｉｇｈ−ｋ絶縁膜（５０７）、及び金属膜（５１０、５１２）の構成蔵材料についても、第１の実施形態で説明した金属膜（１０６、１０９）と同様である。
【０１０４】
以上、第１〜第５の実施形態及び本明細書に添付する図１〜図１４を用いて本発明を説明したが、本発明の技術的範囲は上記実施形態や図面に記載の範囲に限定されるものではない。本願発明の技術的範囲において、上記各実施形態に多様な変更又は改良を加えることができる。本明細書、図面及び特許請求の範囲の記載から、そのような変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが明らかである。
【産業上の利用可能性】
【０１０５】
以上説明したように、本発明は、Ｎ−ｃｈトランジスタ及びＰ−ｃｈトランジスタのそれぞれに独立した仕事関数を持つ金属電極を持つデュアルメタルゲート構造を有する半導体装置の製造方法等にとって有用である。
【図面の簡単な説明】
【０１０６】
【図１】（ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す要部断面図である。
【図２】（ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す要部断面図である。
【図３】（ａ）及び（ｂ）は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す要部断面図である。
【図４】（ａ）〜（ｄ）は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す要部断面図である。
【図５】（ａ）〜（ｄ）は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す要部断面図である。
【図６】（ａ）〜（ｄ）は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す要部断面図である。
【図７】本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す要部断面図である。
【図８】（ａ）〜（ｄ）は、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す要部断面図である。
【図９】（ａ）〜（ｃ）は、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す要部断面図である。
【図１０】（ａ）〜（ｄ）は、本発明の第４の実施形態に係る半導体装置の製造方法を工程順に示す要部断面図である。
【図１１】（ａ）〜（ｃ）は、本発明の第４の実施形態に係る半導体装置の製造方法を工程順に示す要部断面図である。
【図１２】（ａ）〜（ｄ）は、本発明の第５の実施形態に係る半導体装置の製造方法を工程順に示す要部断面図である。
【図１３】（ａ）〜（ｄ）は、本発明の第５の実施形態に係る半導体装置の製造方法を工程順に示す要部断面図である。
【図１４】（ａ）〜（ｄ）は、本発明の第５の実施形態に係る半導体装置の製造方法を工程順に示す要部断面図である。
【図１５】（ａ）〜（ｄ）は、従来の半導体装置の製造方法を工程順に示す要部断面図である。
【図１６】（ａ）〜（ｄ）は、従来の半導体装置の製造方法を工程順に示す要部断面図である。
【図１７】（ａ）及び（ｂ）は、従来の半導体装置の製造方法を工程順に示す要部断面図である。
【符号の説明】
【０１０７】
１０１  シリコン基板
１０２  シャロウトレンチ分離（ＳＴＩ）領域
１０３  Ｈｉｇｈ−ｋ絶縁膜
１０４  ａ−Ｓｉ層
１０５  レジストパターン
１０６  金属膜
１０７  ａ−Ｓｉ層
１０８  レジストパターン
１０９  金属膜
１１０  レジストパターン
１１１  ａ−Ｓｉ層
１１２  レジストパターン
２０１  シリコン基板
２０２  シャロウトレンチ分離（ＳＴＩ）領域
２０３  シリコン酸化膜
２０４  ａ−Ｓｉ層
２０５  レジストパターン
２０６  Ｈｉｇｈ−ｋ絶縁膜
２０７  金属膜
２０８  ａ−Ｓｉ層
２０９  レジストパターン
２１０  Ｈｉｇｈ−ｋ絶縁膜
２１１  金属膜
２１２  レジストパターン
２１３  ａ−Ｓｉ層
２１４  レジストパターン
３０１  シリコン基板
３０２  シャロウトレンチ分離（ＳＴＩ）領域
３０３  Ｈｉｇｈ−ｋ絶縁膜
３０４  ａ−Ｓｉ層
３０５  レジストパターン
３０６  金属膜
３０７  レジストパターン
３０８  金属膜
３０９  ａ−Ｓｉ層
３１０  レジストパターン
４０１  シリコン基板
４０２  シャロウトレンチ分離（ＳＴＩ）領域
４０３  Ｈｉｇｈ−ｋ絶縁膜
４０４  ａ−Ｓｉ層
４０５  レジストパターン
４０６  Ｈｉｇｈ−ｋ絶縁膜
４０７  金属膜
４０８  レジストパターン
４０９  金属膜
４１０  レジストパターン
５０１  シリコン基板
５０２  シャロウトレンチ分離（ＳＴＩ）領域
５０３  シリコン酸化膜
５０４  ポリシリコン膜
５０５  サイドウォール
５０６  ＰＭＤ膜
５０７  Ｈｉｇｈ−ｋ絶縁膜
５０８  ａ−Ｓｉ層
５０９  レジストパターン
５１０  金属膜
５１１  レジストパターン
５１２  金属膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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