(57)【要約】【課題】ＣＭＯＳトランジスタを形成する場合、ＮＭＯＳトランジスタのソース／ドレイン領域とＰＭＯＳトランジスタのソース／ドレイン領域とは別々の露光工程を用いて形成されており、ＮＭＯＳトランジスタとＰＭＯＳトランジスタの少なくとも片方のＭＯＳトランジスタの特性が低下する頻度は増える。よってＣＭＯＳトランジスタの特性がばらつくという課題がある。【解決手段】各々厚みが異なる第１レジスト層４１、第２レジスト層４２、第３レジスト層４３を用い、ＰＭＯＳ領域４４のソース／ドレイン領域４４ｓｄと、ＮＭＯＳ領域４５のソース／ドレイン領域４５ｓｄとを、同一のレジストマスクを用いて形成する。１度のフォトリソグラフ工程で、ソース／ドレイン領域４４ｓｄと４５ｓｄを形成することができる。そのため、位置合わせ工程でのずれに起因する性能の低下が抑えられ、高性能な半導体装置の製造方法を提供することができる。【選択図】図７
2009021320.tif 000002
【特許請求の範囲】
【請求項１】
（１）絶縁体上に半導体層を有してなる基板の、第１トランジスタのチャネル領域を含む第１領域を覆う第１レジスト層と、前記第１レジスト層よりも薄い層厚を有してなり、前記第１トランジスタの第１ＬＤＤ領域又は、第１ソース／ドレイン領域が割り当てられてなる第２領域を覆う第２レジスト層と、第２トランジスタのチャネル領域を含む第１領域を覆う第１レジスト層と、前記第２レジスト層よりも薄い層厚を有してなり、前記第２トランジスタの第２ＬＤＤ領域又は、第２ソース／ドレイン領域が割り当てられる第３領域を覆う第３レジスト層と、を形成する工程と、
（２）前記半導体層に取り込まれることで第１導電型を示す第１不純物の添加は、前記第１領域では前記第１レジスト層により阻止され、かつ前記第２領域及び前記第３領域では行われる条件を満たすべく、前記第１領域と比べ、前記第２領域及び前記第３領域に、より高い比率で前記第１不純物が注入されるよう設定し、イオン注入を行う工程と、
（３）前記半導体層に取り込まれることで第２導電型を示す第２不純物の添加は、前記第１領域及び前記第２領域では前記第１レジスト層及び前記第２レジスト層により阻止され、かつ前記第３領域では行われる条件を満たすべく、前記第１領域及び前記第２領域と比べ、前記第３領域に、より高い比率で前記第２純物が注入されるように設定し、かつ前記第２領域が第１導電型を示し、前記第３領域が第２導電型を示す量のイオン注入を行う工程と、
を当該順に含むことを特徴とする半導体装置の製造方法。
【請求項２】
（１）絶縁体上に半導体層を有してなる基板の、第１トランジスタのチャネル領域を含む第１領域を覆う第１レジスト層と、前記第１レジスト層よりも薄い層厚を有してなり、前記第１トランジスタの第１ＬＤＤ領域又は、第１ソース／ドレイン領域が割り当てられてなる第２領域を覆う第２レジスト層と、第２トランジスタのチャネル領域を含む第１領域を覆う第１レジスト層と、前記第２レジスト層よりも薄い層厚を有してなり、前記第２トランジスタの第２ＬＤＤ領域又は、第２ソース／ドレイン領域が割り当てられる第３領域を覆う第３レジスト層と、を形成する工程と、
（２）前記半導体層に取り込まれることで第１導電型を示す第１不純物の添加は、前記第１領域及び前記第２領域では前記第１レジスト層及び前記第２レジスト層により阻止され、かつ前記第３領域では行われる条件を満たすべく、前記第１領域及び前記第２領域と比べ、前記第３領域に、より高い比率で前記第１不純物が注入されるように設定し、イオン注入を行う工程と、
（３）前記半導体層に取り込まれることで第２導電型を示す第２不純物の添加は、前記第１領域では前記第１レジスト層により阻止され、前記第２領域及び前記第３領域では行われる条件を満たすべく、前記第１領域と比べ、前記第２領域及び前記第３領域に、より高い比率で前記第２不純物が添加されるように設定し、かつ前記第２領域は第２導電型を示し、前記第３領域は第１導電型を示す量のイオン注入を行う工程と、
を当該順に含むことを特徴とする半導体装置の製造方法。
【請求項３】
（１）絶縁体上に半導体層を有してなる基板の、第１トランジスタのチャネル領域を含む第１領域を覆う第１レジスト層と、前記第１レジスト層よりも薄い層厚を有してなり、前記第１トランジスタの第１ＬＤＤ領域又は、第１ソース／ドレイン領域が割り当てられてなる第２領域を覆う第２レジスト層と、第２トランジスタのチャネル領域を含む第１領域を覆う第１レジスト層と、前記第２レジスト層よりも薄い層厚を有してなり、前記第２トランジスタの第２ＬＤＤ領域又は、第２ソース／ドレイン領域が割り当てられる第３領域を覆う第３レジスト層と、を形成する工程と、
（２）前記半導体層に取り込まれることで第１導電型を示す第１不純物の添加は、前記第１領域では前記第１レジスト層により阻止され、かつ前記第２領域及び前記第３領域では行われる条件を満たすべく、前記第１領域と比べ、前記第２領域及び前記第３領域に、より高い比率で前記第１不純物が注入されるように設定し、イオン注入を行う工程と、
（３）前記半導体層に取り込まれることで第２導電型を示す第２不純物の添加は、前記第１領域では前記第１レジスト層により阻止され、前記第２領域では行われ、前記第３領域では、前記第３領域を突き抜くことで防止される条件を満たすべく、前記第１領域及び前記第３領域と比べ、前記第２領域に、より高い比率で前記第２不純物が添加されるように設定し、かつ前記第２領域は第２導電型を示し、前記第３領域は第１導電型を示す量のイオン注入を行う工程と、
を当該順に含むことを特徴とする半導体装置の製造方法。
【請求項４】
（１）絶縁体上に半導体層を有してなる基板の、第１トランジスタのチャネル領域を含む第１領域を覆う第１レジスト層と、前記第１レジスト層よりも薄い層厚を有してなり、前記第１トランジスタの第１ＬＤＤ領域又は、第１ソース／ドレイン領域が割り当てられてなる第２領域を覆う第２レジスト層と、第２トランジスタのチャネル領域を含む第１領域を覆う第１レジスト層と、前記第２レジスト層よりも薄い層厚を有してなり、前記第２トランジスタの第２ＬＤＤ領域又は、第２ソース／ドレイン領域が割り当てられる第３領域を覆う第３レジスト層と、を形成する工程と、
（２）前記半導体層に取り込まれることで第１導電型を示す第１不純物の添加は、前記第１領域では前記第１レジスト層により阻止され、前記第２領域では行われ、前記第３領域では、前記第３領域を突き抜くことで防止される条件を満たすべく、前記第１領域及び前記第３領域と比べ、前記第２領域に、より高い比率で第２不純物が添加されるように設定し、イオン注入を行う工程と、
（３）前記半導体層に取り込まれることで第２導電型を示す第２不純物の添加は、前記第１領域では前記第１レジスト層により阻止され、前記第２領域及び前記第３領域では行われる条件を満たすべく、前記第１領域と比べ、前記第２領域及び前記第３領域に、より高い比率で前記第２不純物が添加されるように設定し、かつ前記第２領域は第１導電型を示し、前記第３領域は第２導電型を示す量のイオン注入を行う工程と、
を当該順に含むことを特徴とする半導体装置の製造方法。
【請求項５】
（１）絶縁体上に半導体層を有してなる基板の、第１トランジスタのチャネル領域を含む第１領域を覆う第１レジスト層と、前記第１レジスト層よりも薄い層厚を有してなり、前記第１トランジスタの第１ＬＤＤ領域又は、第１ソース／ドレイン領域が割り当てられてなる第２領域を覆う第２レジスト層と、第２トランジスタのチャネル領域を含む第１領域を覆う第１レジスト層と、前記第２レジスト層よりも薄い層厚を有してなり、前記第２トランジスタの第２ＬＤＤ領域又は、第２ソース／ドレイン領域が割り当てられる第３領域を覆う第３レジスト層と、を形成する工程と、
（２）前記半導体層に取り込まれることで第１導電型を示す第１不純物の添加は、前記第１領域では第１レジスト層により阻止され、前記第２領域では行われ、前記第３領域では、前記第３領域を突き抜くことで防止される条件を満たすべく、前記第１領域及び前記第３領域と比べ、前記第２領域に、より高い比率で前記第１不純物が注入されるように設定し、イオン注入を行う工程と、
（３）前記半導体層に取り込まれることで第２導電型を示す第２不純物の添加は、前記第１領域及び前記第２領域では前記第１レジスト層及び第２レジスト層により阻止され、前記第３領域では行われる条件を満たすべく、前記第１領域及び前記第２領域と比べ、前記第３領域に、より高い比率で前記第２不純物が添加されるように設定し、かつ前記２領域が第１導電型を示し、前記第３領域が第２導電型を示す量のイオン注入を行う工程と、
を当該順に含むことを特徴とする半導体装置の製造方法。
【請求項６】
（１）絶縁体上に半導体層を有してなる基板の、第１トランジスタのチャネル領域を含む第１領域を覆う第１レジスト層と、前記第１レジスト層よりも薄い層厚を有してなり、前記第１トランジスタの第１ＬＤＤ領域又は、第１ソース／ドレイン領域が割り当てられてなる第２領域を覆う第２レジスト層と、第２トランジスタのチャネル領域を含む第１領域を覆う第１レジスト層と、前記第２レジスト層よりも薄い層厚を有してなり、前記第２トランジスタの第２ＬＤＤ領域又は、第２ソース／ドレイン領域が割り当てられる第３領域を覆う第３レジスト層と、を形成する工程と、
（２）前記半導体層に取り込まれることで第１導電型を示す第１不純物の添加は、前記第１領域及び前記第２領域では、前記第１レジスト層及び前記第２レジスト層により阻止され、前記第３領域では行われる条件を満たすべく、前記第１領域及び前記第２領域と比べ、前記第３領域に、より高い比率で前記第１不純物が注入されるように設定し、イオン注入を行う工程と、
（３）前記半導体層に取り込まれることで第２導電型を示す第２不純物の添加は、前記第１領域では前記第１レジスト層により阻止され、前記第２領域では行われ、前記第３領域では、前記第３領域を突き抜くことで防止される条件を満たすべく、前記第１領域及び前記第３領域と比べ、前記第２領域に、より高い比率で前記第２不純物が添加されるように設定し、かつ前記第２領域は第２導電型を示し、前記第３領域は第１導電型を示す量のイオン注入を行う工程と、
を当該順に含むことを特徴とする半導体装置の製造方法。
【請求項７】
請求項１乃至請求項６のいずれか一項に記載の半導体装置の製造方法であって、
前記第１レジスト層、前記第２レジスト層、前記第３レジスト層を少なくとも前記第１レジスト層と、前記第２レジスト層と、が残存するよう前記第３レジスト層をエッチングする工程と、
をさらに含むことを特徴とする半導体装置の製造方法。
【請求項８】
請求項１乃至請求項７のいずれか一項に記載の半導体装置の製造方法であって、前記（１）の工程と前記（２）の工程との間、又は前記（２）の工程と前記（３）の工程との間に、
前記第１レジスト層、前記第２レジスト層、前記第３レジスト層をマスクとして前記半導体層をエッチングし素子分離領域を形成する工程と、
をさらに含むことを特徴とする半導体装置の製造方法。
【請求項９】
請求項１乃至請求項８のいずれか一項に記載の半導体装置の製造方法であって、
前記第１レジスト層、前記第２レジスト層、前記第３レジスト層をマスクとして前記半導体層をエッチングし素子分離領域を形成する工程において、
前記第１レジスト層の下方の前記半導体層に前記第１もしくは前記第２不純物が注入された不純物領域で、かつ、前記チャネル領域のチャネル長に平行に延在する前記不純物領域を形成する前記半導体層を除去する工程を、さらに含むことを特徴とする半導体装置の製造方法。
【請求項１０】
請求項１乃至請求項９のいずれか一項に記載の半導体装置の製造方法により製造された半導体装置。
【請求項１１】
請求項１０に記載の半導体装置を含む電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法、半導体装置、及び電子機器に関する。
【背景技術】
【０００２】
液晶装置、有機エレクトロルミネッセンス（ＥＬ）装置などには、マトリクス状に配置された多数の画素毎に薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）を設けて、画素毎に駆動させるアクティブマトリクス型の半導体装置が広く用いられている。
【０００３】
ＴＦＴとしては、ＬＤＤ（Lightly Doped Drain）構造を有するＭＯＳトランジスタ及びＧＯＬＤ（Gate OverLapped LDD）構造を有するＭＯＳトランジスタが広く知られている。ＬＤＤ構造を有するＭＯＳトランジスタは、平面視にてゲート電極を挟む位置にある半導体層に低濃度不純物領域を配置し、ゲート電極とその低濃度不純物領域とを合わせた領域を挟むようにソース領域及びドレイン領域となる高濃度不純物領域を含む構造を有している。ＬＤＤ構造を用いることで、ＭＯＳトランジスタのオフ電流値を抑制する効果がある。一方、ＧＯＬＤ構造を有するＭＯＳトランジスタは、上記ＬＤＤ構造が、平面視にてゲート電極とオーバーラップして配置される構造を有している。ＧＯＬＤ構造を用いることでＭＯＳトランジスタの特性を劣化させるホットキャリアの発生を抑制する効果がある。また、ＬＤＤ構造やＧＯＬＤ構造を有するＭＯＳトランジスタをＣＭＯＳ化することで高速、かつ低消費電力化することが可能となる。
【０００４】
ＬＤＤ構造を含むＣＭＯＳトランジスタを形成する方法としては、例えば特許文献１に記載された方法が知られている。詳しくは、まず、ＮＭＯＳトランジスタが形成される領域に、ＮＭＯＳトランジスタをチャネル方向に見て、チャネル／ＬＤＤ領域を挟むように、当該チャネル／ＬＤＤ領域を覆うレジスト層厚と比べソース／ドレイン領域を覆うレジスト層厚が薄いレジストパターンを形成する。ＰＭＯＳトランジスタが形成される領域では、レジストを残し、ＮＭＯＳトランジスタの形成を妨げぬよう処置する。
【０００５】
ここで、例えばポジ型のレジストを用いる場合には、この構造を形成するためのフォトマスクとして、チャネル／ＬＤＤ領域に対応する領域及びＰＭＯＳトランジスタが形成される領域には遮光層を有し、ソース／ドレイン領域に対応する領域には露光光の一部を遮断する半透過層を有するフォトマスクが使用される。このフォトマスクを用いて露光を行うことで、ソース／ドレイン領域を覆うレジストは、チャネル／ＬＤＤ領域を覆うレジストよりも露光量が大きくなり、現像後にはチャネル／ＬＤＤ領域を覆うレジスト層厚に比べ、ソース／ドレイン領域を覆うレジストの層厚が薄いレジストパターンが形成される。ここで、このフォトマスクのチャネル／ＬＤＤ領域とソース／ドレイン領域とを合わせて挟む領域を含む場所には、素子分離層として、露光光を透過させ、現像後にはレジストが残らない領域が形成されている。次に、このレジストパターンの層厚の薄い領域を通して、シリコン層に高濃度の不純物をイオン注入し、高濃度不純物領域であるソース／ドレイン領域を形成する。次に、チャネル／ＬＤＤ領域とソース／ドレイン領域とを含むレジストパターンをマスクとしてシリコン層をエッチングし除去する。このように段差を有するレジストパターンを用いることで、ＭＯＳトランジスタの素子分離と、ソース／ドレイン領域の形成とを１度の露光／現像工程で行うことができる。そして、このレジストパターンを除去し、ＰＭＯＳトランジスタを形成する領域に同様の処理を行う。そして、このレジストパターンを除去し、シリコン層上にゲート絶縁層と導電層とを順に形成する。
【０００６】
次に、上記レジストパターンよりも幅が狭くかつ平面視にてソース／ドレイン領域に挟まれ、かつソース領域及びドレイン領域と離れた位置にレジストパターンを形成する。そして、このレジストパターンをマスクとして導電層をエッチングし、ゲート電極を形成する。そして、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとを分けてＬＤＤ構造を形成すべく、レジストパターンを形成する。そして、レジストパターンとこのゲート電極をマスクにして、半導体層に低濃度の不純物を注入し、平面視にて上記高濃度不純物領域よりもゲート電極寄りに低濃度不純物領域を形成する。このようにして、ＬＤＤ構造を有するＣＭＯＳトランジスタが形成される。
【０００７】
【特許文献１】特開２００６−５４４２４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記した手順でＣＭＯＳトランジスタを形成する場合、ＮＭＯＳトランジスタのソース／ドレイン領域とＰＭＯＳトランジスタのソース／ドレイン領域とは別々の露光工程を用いて形成されている。ＬＤＤ構造を有するＭＯＳトランジスタを形成するための露光工程での位置合わせ精度はＭＯＳトランジスタの特性に大きな影響を及ぼす。合わせずれに敏感なソース／ドレイン領域の位置合わせ工程をＮＭＯＳトランジスタとＰＭＯＳトランジスタに対し別々に行う場合、ＮＭＯＳトランジスタとＰＭＯＳトランジスタの少なくとも片方のＭＯＳトランジスタの特性が低下する頻度は増える。よってＣＭＯＳトランジスタの特性がばらつくという課題がある。
【０００９】
また、ＮＭＯＳトランジスタとＰＭＯＳトランジスタのソース／ドレイン領域形成に、別々のレジストパターンを形成するため、ＣＭＯＳトランジスタの製造工程数が増加し、不良の発生頻度が高くなり、また製造コストの増大を招くという課題がある。
【課題を解決するための手段】
【００１０】
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり以下の形態又は適用例として実現することが可能である。
【００１１】
［適用例１］本適用例にかかる半導体装置の製造方法は、（１）絶縁体上に半導体層を有してなる基板の、第１トランジスタのチャネル領域を含む第１領域を覆う第１レジスト層と、前記第１レジスト層よりも薄い層厚を有してなり、前記第１トランジスタの第１ＬＤＤ領域又は、第１ソース／ドレイン領域が割り当てられてなる第２領域を覆う第２レジスト層と、第２トランジスタのチャネル領域を含む第１領域を覆う第１レジスト層と、前記第２レジスト層よりも薄い層厚を有してなり、前記第２トランジスタの第２ＬＤＤ領域又は、第２ソース／ドレイン領域が割り当てられる第３領域を覆う第３レジスト層と、を形成する工程と、（２）前記半導体層に取り込まれることで第１導電型を示す第１不純物の添加は、前記第１領域では前記第１レジスト層により阻止され、かつ前記第２領域及び前記第３領域では行われる条件を満たすべく、前記第１領域と比べ、前記第２領域及び前記第３領域に、より高い比率で前記第１不純物が注入されるように設定し、イオン注入を行う工程と、（３）前記半導体層に取り込まれることで第２導電型を示す第２不純物の添加は、前記第１領域及び前記第２領域では前記第１レジスト層及び前記第２レジスト層により阻止され、かつ前記第３領域では行われる条件を満たすべく、前記第１領域及び前記第２領域と比べ、前記第３領域に、より高い比率で前記第２純物が注入されるように設定し、かつ前記第２領域が第１導電型を示し、前記第３領域が第２導電型を示す量のイオン注入を行う工程と、を当該順に含むことを特徴とする。
【００１２】
［適用例２］本適用例にかかる半導体装置の製造方法は、（１）絶縁体上に半導体層を有してなる基板の、第１トランジスタのチャネル領域を含む第１領域を覆う第１レジスト層と、前記第１レジスト層よりも薄い層厚を有してなり、前記第１トランジスタの第１ＬＤＤ領域又は、第１ソース／ドレイン領域が割り当てられてなる第２領域を覆う第２レジスト層と、第２トランジスタのチャネル領域を含む第１領域を覆う第１レジスト層と、前記第２レジスト層よりも薄い層厚を有してなり、前記第２トランジスタの第２ＬＤＤ領域又は、第２ソース／ドレイン領域が割り当てられる第３領域を覆う第３レジスト層と、を形成する工程と、（２）前記半導体層に取り込まれることで第１導電型を示す第１不純物の添加は、前記第１領域及び前記第２領域では前記第１レジスト層及び前記第２レジスト層により阻止され、かつ前記第３領域では行われる条件を満たすべく、前記第１領域及び前記第２領域と比べ、前記第３領域に、より高い比率で前記第１不純物が注入されるように設定し、イオン注入を行う工程と、（３）前記半導体層に取り込まれることで第２導電型を示す第２不純物の添加は、前記第１領域では前記第１レジスト層により阻止され、前記第２領域及び前記第３領域では行われる条件を満たすべく、前記第１領域と比べ、前記第２領域及び前記第３領域に、より高い比率で前記第２不純物が添加されるように設定し、かつ前記第２領域は第２導電型を示し、前記第３領域は第１導電型を示す量のイオン注入を行う工程と、を当該順に含むことを特徴とする。
【００１３】
［適用例３］本適用例にかかる半導体装置の製造方法は、（１）絶縁体上に半導体層を有してなる基板の、第１トランジスタのチャネル領域を含む第１領域を覆う第１レジスト層と、前記第１レジスト層よりも薄い層厚を有してなり、前記第１トランジスタの第１ＬＤＤ領域又は、第１ソース／ドレイン領域が割り当てられてなる第２領域を覆う第２レジスト層と、第２トランジスタのチャネル領域を含む第１領域を覆う第１レジスト層と、前記第２レジスト層よりも薄い層厚を有してなり、前記第２トランジスタの第２ＬＤＤ領域又は、第２ソース／ドレイン領域が割り当てられる第３領域を覆う第３レジスト層と、を形成する工程と、（２）前記半導体層に取り込まれることで第１導電型を示す第１不純物の添加は、前記第１領域では前記第１レジスト層により阻止され、かつ前記第２領域及び前記第３領域では行われる条件を満たすべく、前記第１領域と比べ、前記第２領域及び前記第３領域に、より高い比率で前記第１不純物が注入されるように設定し、イオン注入を行う工程と、（３）前記半導体層に取り込まれることで第２導電型を示す第２不純物の添加は、前記第１領域では前記第１レジスト層により阻止され、前記第２領域では行われ、前記第３領域では、前記第３領域を突き抜くことで防止される条件を満たすべく、前記第１領域及び前記第３領域と比べ、前記第２領域に、より高い比率で前記第２不純物が添加されるように設定し、かつ前記第２領域は第２導電型を示し、前記第３領域は第１導電型を示す量のイオン注入を行う工程と、を当該順に含むことを特徴とする。
【００１４】
［適用例４］本適用例にかかる半導体装置の製造方法は、（１）絶縁体上に半導体層を有してなる基板の、第１トランジスタのチャネル領域を含む第１領域を覆う第１レジスト層と、前記第１レジスト層よりも薄い層厚を有してなり、前記第１トランジスタの第１ＬＤＤ領域又は、第１ソース／ドレイン領域が割り当てられてなる第２領域を覆う第２レジスト層と、第２トランジスタのチャネル領域を含む第１領域を覆う第１レジスト層と、前記第２レジスト層よりも薄い層厚を有してなり、前記第２トランジスタの第２ＬＤＤ領域又は、第２ソース／ドレイン領域が割り当てられる第３領域を覆う第３レジスト層と、を形成する工程と、（２）前記半導体層に取り込まれることで第１導電型を示す第１不純物の添加は、前記第１領域では前記第１レジスト層により阻止され、前記第２領域では行われ、前記第３領域では、前記第３領域を突き抜くことで防止される条件を満たすべく、前記第１領域及び前記第３領域と比べ、前記第２領域に、より高い比率で第２不純物が添加されるように設定し、イオン注入を行う工程と、（３）前記半導体層に取り込まれることで第２導電型を示す第２不純物の添加は、前記第１領域では前記第１レジスト層により阻止され、前記第２領域及び前記第３領域では行われる条件を満たすべく、前記第１領域と比べ、前記第２領域及び前記第３領域に、より高い比率で前記第２不純物が添加されるように設定し、かつ前記第２領域は第１導電型を示し、前記第３領域は第２導電型を示す量のイオン注入を行う工程と、を当該順に含むことを特徴とする。
【００１５】
［適用例５］本適用例にかかる半導体装置の製造方法は、（１）絶縁体上に半導体層を有してなる基板の、第１トランジスタのチャネル領域を含む第１領域を覆う第１レジスト層と、前記第１レジスト層よりも薄い層厚を有してなり、前記第１トランジスタの第１ＬＤＤ領域又は、第１ソース／ドレイン領域が割り当てられてなる第２領域を覆う第２レジスト層と、第２トランジスタのチャネル領域を含む第１領域を覆う第１レジスト層と、前記第２レジスト層よりも薄い層厚を有してなり、前記第２トランジスタの第２ＬＤＤ領域又は、第２ソース／ドレイン領域が割り当てられる第３領域を覆う第３レジスト層と、を形成する工程と、（２）前記半導体層に取り込まれることで第１導電型を示す第１不純物の添加は、前記第１領域では第１レジスト層により阻止され、前記第２領域では行われ、前記第３領域では、前記第３領域を突き抜くことで防止される条件を満たすべく、前記第１領域及び前記第３領域と比べ、前記第２領域に、より高い比率で前記第１不純物が注入されるように設定し、イオン注入を行う工程と、（３）前記半導体層に取り込まれることで第２導電型を示す第２不純物の添加は、前記第１領域及び前記第２領域では前記第１レジスト層及び第２レジスト層により阻止され、前記第３領域では行われる条件を満たすべく、前記第１領域及び前記第２領域と比べ、前記第３領域に、より高い比率で前記第２不純物が添加されるように設定し、かつ前記２領域が第１導電型を示し、前記第３領域が第２導電型を示す量のイオン注入を行う工程と、を当該順に含むことを特徴とする。
【００１６】
［適用例６］本適用例にかかる半導体装置の製造方法は、（１）絶縁体上に半導体層を有してなる基板の、第１トランジスタのチャネル領域を含む第１領域を覆う第１レジスト層と、前記第１レジスト層よりも薄い層厚を有してなり、前記第１トランジスタの第１ＬＤＤ領域又は、第１ソース／ドレイン領域が割り当てられてなる第２領域を覆う第２レジスト層と、第２トランジスタのチャネル領域を含む第１領域を覆う第１レジスト層と、前記第２レジスト層よりも薄い層厚を有してなり、前記第２トランジスタの第２ＬＤＤ領域又は、第２ソース／ドレイン領域が割り当てられる第３領域を覆う第３レジスト層と、を形成する工程と、（２）前記半導体層に取り込まれることで第１導電型を示す第１不純物の添加は、前記第１領域及び前記第２領域では、前記第１レジスト層及び前記第２レジスト層により阻止され、前記第３領域では行われる条件を満たすべく、前記第１領域及び前記第２領域と比べ、前記第３領域に、より高い比率で前記第１不純物が注入されるように設定し、イオン注入を行う工程と、（３）前記半導体層に取り込まれることで第２導電型を示す第２不純物の添加は、前記第１領域では前記第１レジスト層により阻止され、前記第２領域では行われ、前記第３領域では、前記第３領域を突き抜くことで防止される条件を満たすべく、前記第１領域及び前記第３領域と比べ、前記第２領域に、より高い比率で前記第２不純物が添加されるように設定し、かつ前記第２領域は第２導電型を示し、前記第３領域は第１導電型を示す量のイオン注入を行う工程と、を当該順に含むことを特徴とする。
【００１７】
上記した適用例によれば、各々厚みが異なる第１レジスト層、第２レジスト層、第３レジスト層を用いることで、チャネル領域と、第１導電型ＬＤＤ領域と、第２導電型ＬＤＤ領域とを、不純物注入プロセスを調整することで形成することができる。不純物注入プロセスの調整とは、イオン種を選別する手法と選別しない手法の組みあわせと加速エネルギーなどのプロセス条件の調整を意味する。この形成工程では、レジスト層を作りかえる工程を必要としていない。即ち、１度のフォトリソグラフ工程で、チャネル領域と、第１ＬＤＤ領域と、第２ＬＤＤ領域とを形成することができる。そのため、第１ＬＤＤ領域と、第２ＬＤＤ領域とを形成する位置合わせ工程を１回で済ませることが可能となり、位置合わせ工程でのずれに起因する性能の低下が抑えられ、高性能な半導体装置の製造方法を提供することができる。
【００１８】
また、１度のフォトリソグラフ工程で、チャネル領域と、第１ＬＤＤ領域と、第２ＬＤＤ領域とを形成する工程に代えて、１度のフォトリソグラフ工程で、チャネル領域と、第１ソース／ドレイン領域と、第２ソース／ドレイン領域とを形成することも可能であり、トランジスタの構造設計自由度が高い半導体装置の製造方法を提供することができる。
【００１９】
［適用例７］本適用例にかかる上記記載の半導体装置の製造方法は、前記第１レジスト層、前記第２レジスト層、前記第３レジスト層を少なくとも前記第１レジスト層と、前記第２レジスト層と、が残存するよう前記第３レジスト層をエッチングする工程と、をさらに含むことを特徴とする。
【００２０】
この適用例によれば、第３レジスト層を薄層化又は消失させる工程が上記半導体装置の製造工程中に挿入される。第３レジスト層を薄層化又は消失させることで、第３領域中へのイオン注入、又は第３領域を通過させてイオン注入を行う場合に、従来技術と比べ、より低い加速エネルギーを用いることが可能となる。第３領域にイオン注入を行う場合に、低い加速エネルギーを用いることで、基板の法線方向に対してより狭い分布を持つ不純物プロファイルを与えることができる。そのため、第１領域及び第２領域に注入される量を抑えた状態でイオン注入を行うことができる。
【００２１】
また、第３領域は通過させて、第２領域にはイオン注入を行う場合に対しても、より低い加速エネルギーで第３領域を通過させることができるため、第２領域へのイオン注入を行う場合に従来技術と比べ、より低い加速エネルギーを用いることが可能となる。低い加速エネルギーを用いることで、第２領域に基板の法線方向に対してより狭い分布を持つ不純物プロファイルを与えることができ、第３領域に注入される量を抑えた状態で第２領域への選択的なイオン注入を行うことができる。
【００２２】
［適用例８］上記適用例にかかる半導体装置の製造方法は、前記（１）の工程と前記（２）の工程との間、又は前記（２）の工程と前記（３）の工程との間に、前記第１レジスト層、前記第２レジスト層、前記第３レジスト層をマスクとして前記半導体層をエッチングし素子分離領域を形成する工程と、をさらに含むことを特徴とする。
【００２３】
この製造方法によれば、半導体層をエッチングし、素子分離領域を形成する工程を、レジストマスクを新規に形成することなく実行することができるため、工程数をさらに短縮することができる。加えて、自己整合的に素子分離領域を形成することができるため、素子分離領域に用いる面積をより減少させることが可能となる。
【００２４】
［適用例９］上記適用例にかかる半導体装置の製造方法は、前記第１レジスト層、前記第２レジスト層、前記第３レジスト層をマスクとして前記半導体層をエッチングし素子分離領域を形成する工程において、前記第１レジスト層の下方の前記半導体層に前記第１もしくは前記第２不純物が注入された不純物領域で、かつ、前記チャネル領域のチャネル長に平行に延在する前記不純物領域を形成する前記半導体層を除去する工程を、さらに含むことを特徴とする。
【００２５】
この製造方法によれば、半導体層をエッチングし、素子分離を形成する工程を、レジストマスクを新規に形成することなく実行できるため、工程数を短縮することができる。加えて、第１レジスト層のテーパー部分に注入された不純物領域を取り除くことが可能であり、リークを抑えることが可能となる。
【００２６】
［適用例１０］本適用例にかかる上記記載の半導体装置の製造方法により製造された半導体装置は、第１導電型ＬＤＤ領域と、第２導電型ＬＤＤ領域を形成する場合の位置合わせ工程を１度で済ませることが可能となる。また、ＬＤＤ領域の位置合わせ工程を１度で済ませることに代えて、第１導電型ソース／ドレイン領域と、第２導電型ソース／ドレイン領域を形成する場合の位置合わせ工程を１回で済ませることが可能となる。そのため、位置合わせ工程でのずれに起因する性能の低下が抑えられ、高性能な半導体装置を提供することができる。
【００２７】
［適用例１１］本適用例にかかる上記記載の半導体装置を含む電子機器は、位置合わせ工程でのずれに起因する性能の低下が抑えられる高性能な半導体装置を含むため、高性能な電子機器を提供することができる。
【発明を実施するための最良の形態】
【００２８】
以下、図面を参照して本発明の実施の形態を説明する。なお、以下の説明においては、半導体装置として、代表的な電気光学装置であるアクティブマトリクス型の透過型液晶装置に用いられる素子基板を例示する。また、以下の説明に用いる各図においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならせてある。
【００２９】
（実施形態１：半導体装置としての電気光学装置の構造）
図１は、本実施形態の、半導体装置としての、電気光学装置（透過型液晶装置）の画像表示領域を構成するマトリクス状に配置された複数のドットにおけるスイッチング素子、信号線などの等価回路図である。図２（ａ）,（ｂ）は各々、本実施形態に係る電気光学装置に用いられた素子基板の１ドットを拡大して示す平面図、及びそのＡ−Ａ’線に相当する位置で液晶装置を切断したときの断面図である。なお、図２（ｂ）においては、図示上側が光入射側、図示下側が視認側（観察者側）として図示している。
【００３０】
図１に示すように、本実施形態を適用した電気光学装置１５０において、画像表示領域には複数のドットがマトリクス状に配置され、複数のドットの各々には、画素電極９ａを制御するためのＮＭＯＳトランジスタ９０が形成されている。ＮＭＯＳトランジスタ９０のソースには、画像信号が供給されるデータ線６ａが電気的に接続されており、複数のデータ線６ａには、画像信号Ｓ１、Ｓ２、…、Ｓｎがこの順に線順次に供給されるか、あるいは相隣接する複数のデータ線６ａに対してグループ毎に供給される。ＮＭＯＳトランジスタ９０のゲートには走査線３ａが電気的に接続されており、複数の走査線３ａに対して、ＰＭＯＳトランジスタ８９を含む走査線駆動回路９３を介して走査信号Ｇ１、Ｇ２、…、Ｇｍが所定のタイミングでパルス的に線順次で印加される。ここで、ＰＭＯＳトランジスタ８９とＮＭＯＳトランジスタ９０は後述する製造方法を用いて、ＰＭＯＳトランジスタ８９のソース／ドレイン領域４４ｓｄと、ＮＭＯＳトランジスタ９０のソース／ドレイン領域４５ｓｄとを、１度の露光工程で形成しており、製造工程が簡略化されている。なお、符号の説明も含め、製造工程については詳細に後述する。
【００３１】
画素電極９ａはＮＭＯＳトランジスタ９０のドレインに電気的に接続されており、スイッチング素子であるＮＭＯＳトランジスタ９０を一定期間だけオンすることにより、データ線６ａから供給される画像信号Ｓ１、Ｓ２、…、Ｓｎを所定のタイミングで書き込む。画素電極９ａを介して液晶に書き込まれた所定レベルの画像信号Ｓ１、Ｓ２、…、Ｓｎは、後述する共通電極との間で一定期間保持される。液晶は、印加される電圧レベルにより分子集合の配向や秩序が変化することにより、光を変調し、階調表示を可能にする。ここで、保持された画像信号がリークすることを防止するために、画素電極９ａと共通電極との間に形成される液晶容量と並列に蓄積容量９８が付加されている。
【００３２】
図２（ｂ）に示すように、本実施形態の電気光学装置１５０は、素子基板１００と対向基板１０４とが所定の隙間を介してシール材（図示せず）によって貼り合わされており、シール材により囲まれた領域内に液晶層１０２が保持されている。素子基板１００は、複数のＮＭＯＳトランジスタ９０が形成された半導体装置として構成されており、対向基板１０４には共通電極１０８が形成されている。
【００３３】
図２（ａ）に示すように、素子基板１００には、矩形状の画素電極９ａが複数、マトリクス状に配置され、各画素電極９ａの縦横の境界に沿って、データ線６ａ、走査線３ａ及び容量線３ｂが形成されている。
【００３４】
ＮＭＯＳトランジスタ９０は、島状の半導体層１ａによって能動層が構成されており、本実施形態において、半導体層１ａは、多結晶シリコン層からなる。データ線６ａは、半導体層１ａのソース側延展部１ｓに対してコンタクトホール９２を介して電気的に接続され、画素電極９ａは、半導体層１ａのドレイン側延展部１ｔに対して、コンタクトホール９６、ドレイン電極６ｂ及びコンタクトホール９４を介して電気的に接続されている。そして走査線３ａの突出部分はゲート電極３ｇとして機能している。半導体層１ａは、容量線３ｂと対向する部分にまで延設されており、この延設部分１ｇ（図２（ｂ）参照）を下電極とし、容量線３ｂを上電極とする蓄積容量９８が形成されている。
【００３５】
図２（ｂ）において、素子基板１００は、ガラスなどの透光性材料からなる基板１０、基板１０の液晶層１０２側の面に形成された画素電極９ａ、ＮＭＯＳトランジスタ９０、及び配向膜１１を主体として構成されている。対向基板１０４は、ガラスなどの透光性材料からなる基板１０５、基板１０５の液晶層１０２側の面に形成された共通電極１０８、及び配向膜１１０とを主体として構成されている。
【００３６】
素子基板１００においては、基板１０の上面にシリコン酸化物などからなる下地保護層１２が形成されている。また、基板１０の液晶層１０２側の面には、インジウム錫酸化物（ＩＴＯ）などの透明導電性材料からなる画素電極９ａが形成されており、各画素電極９ａに隣接する位置にＮＭＯＳトランジスタ９０が形成されている。
【００３７】
下地保護層１２上には、多結晶シリコンからなる半導体層１ａが所定の島状パターンで形成されており、半導体層１ａの上層側には、シリコン酸化物などからなるゲート絶縁層２が形成されている。ゲート絶縁層２上には、走査線３ａ（ゲート電極３ｇと一体化されている）が形成されている。半導体層１ａのうち、ゲート絶縁層２を介してゲート電極３ｇと対向する領域が、ゲート電極３ｇからの電界によりチャネルが形成されるチャネル領域１ｂとなっている。また、半導体層１ａにおいて、チャネル領域１ｂの一方側（図示左側）はソース側延展部１ｓになっており、他方側（図示右側）はドレイン側延展部１ｔになっている。
【００３８】
本実施形態において、ＮＭＯＳトランジスタ９０及びＰＭＯＳトランジスタ８９（図１参照）はＬＤＤ構造を有しており、半導体層１ａのソース側延展部１ｓ及びドレイン側延展部１ｔには各々、不純物濃度が相対的に高い高濃度不純物領域（ソース側高濃度不純物領域１ｃ、ドレイン側高濃度不純物領域１ｄ）が形成されている。そして、不純物濃度が相対的に低い低濃度不純物領域（ソース側低濃度不純物領域１ｅ、ドレイン側低濃度不純物領域１ｆ）とが形成され、低濃度不純物領域（ソース側低濃度不純物領域１ｅ、ドレイン側低濃度不純物領域１ｆ）は、チャネル領域１ｂと高濃度不純物領域（ソース側高濃度不純物領域１ｃ、ドレイン側高濃度不純物領域１ｄ）との間に形成されている。ここで、ＮＭＯＳトランジスタ９０及びＰＭＯＳトランジスタ８９に用いているＬＤＤ構造に代えてＧＯＬＤ構造を用いても良い。
【００３９】
ゲート電極３ｇの上層側には、シリコン酸化物などからなる第１層間絶縁層４が形成されており、この第１層間絶縁層４上にデータ線６ａ及びドレイン電極６ｂが形成されている。データ線６ａは、ＮＭＯＳトランジスタ９０のソース電極として、第１層間絶縁層４に形成されたコンタクトホール９２を介してソース側高濃度不純物領域１ｃに電気的に接続され、ドレイン電極６ｂは、第１層間絶縁層４に形成されたコンタクトホール９４を介してドレイン側高濃度不純物領域１ｄに電気的に接続されている。データ線６ａ及びドレイン電極６ｂの上層側には、シリコン窒化物などからなる第２層間絶縁層５が形成されており、第２層間絶縁層５上に画素電極９ａが形成されている。画素電極９ａは、第２層間絶縁層５に形成されたコンタクトホール９６を介してドレイン電極６ｂに電気的に接続されている。
【００４０】
半導体層１ａのドレイン側高濃度不純物領域１ｄからの延設部分１ｇ（下電極）に対しては、ゲート絶縁層２と一体形成された絶縁層（誘電体層）を介して、容量線３ｂが上電極として対向配置しており、蓄積容量９８（詳細は図２（ａ）参照）が形成されている。また、素子基板１００の液晶層１０２側の最表面には配向膜１１が形成されている。
【００４１】
他方、対向基板１０４においては、基板１０５の液晶層１０２側の面に、電気光学装置１５０に入射した光が、少なくとも、半導体層１ａのチャネル領域１ｂ及び低濃度不純物領域（ソース側低濃度不純物領域１ｅ、ドレイン側低濃度不純物領域１ｆ）に入射することを防止するための遮光層１０６が形成されている。また、基板１０５上には、遮光層１０６の上層側にほぼ全面にわたってＩＴＯなどからなる共通電極１０８が形成されており、共通電極１０８を覆うように、配向膜１１０が形成されている。なお、電気光学装置１５０をカラー表示用として構成する場合、対向基板１０４にはカラーフィルタが形成されるが、図２（ｂ）ではその図示を省略してある。
【００４２】
（実施形態２：ＬＤＤ構造を含むＣＭＯＳトランジスタの第１の製造方法）
以下、実施形態２として図面を用いて説明する。図３（ａ）〜（ｃ）、図４（ａ）〜（ｃ）及び図５（ａ）〜（ｃ）は、本実施形態に係る液晶装置の製造工程のうち、素子基板１００（図２（ｂ）参照）上に位置する、ＬＤＤ構造を有するＮＭＯＳトランジスタ９０（図２（ｂ）参照）と、ＰＭＯＳトランジスタ８９（図１参照）と、を含むＣＭＯＳトランジスタ９１（後述する）の製造方法を示す工程断面図である。なお、以下の説明では、図２（ｂ）に記載されるＮＭＯＳトランジスタ９０のソース側高濃度不純物領域１ｃと、ドレイン側高濃度不純物領域１ｄとを合わせてソース／ドレイン領域４５ｓｄと呼ぶ。そして、ソース側低濃度不純物領域１ｅ、ドレイン側低濃度不純物領域１ｆとを合わせて４５ｌｄｄと呼ぶ。また、図２（ｂ）に示されるゲート電極３ｇをＮ型ゲート電極４８、チャネル領域１ｂをチャネル領域４５ｃ、ゲート絶縁層２をゲート絶縁層４６と呼ぶ。また、ＰＭＯＳトランジスタ８９（図１参照）についても同様にソース／ドレイン領域を４４ｓｄ、低濃度不純物領域を４４ｌｄｄ、ゲート電極をＰ型ゲート電極４７、チャネル領域をチャネル領域４４ｃと呼ぶ。
【００４３】
まず、工程１として、図３（ａ）に示すように、透光性を有する基板１０として、超音波洗浄などにより清浄化したガラス基板を用意する。その後、基板１０の表面温度が１５０℃〜４５０℃となる条件下で、基板１０の全面にシリコン酸化物などからなる下地保護層（緩衝層）１２をプラズマＣＶＤ法などにより１００ｎｍ〜５００ｎｍの厚さに成層する。この工程において用いる原料ガスとしては、モノシランと一酸化二窒素との混合ガスや、ＴＥＯＳ（テトラエトキシシラン、Ｓｉ（ＯＣ2Ｈ5）4））と酸素、ジシランとアンモニアなどが好適である。
【００４４】
次に、半導体層形成工程として、下地保護層１２の全面に、非晶質シリコンからなる半導体層１をプラズマＣＶＤ法などにより３０ｎｍ〜１００ｎｍの厚さに成層する。この工程において用いる原料ガスとしては、ジシランやモノシランが好適である。次に、半導体層１に対して、レーザーアニールなどを施して半導体層１を多結晶化させる。
次に、工程２として、レジスト形成工程として、図３（ｂ）に示すように、半導体層１上にポジ型のレジスト材料を例えばスピンコート法を用いて塗布し、レジスト層２００を形成する。
【００４５】
次に、工程３として、図３（ｃ）に示すように、２段ハーフトーンマスク３０を用いて、レジスト層２００を露光する。２段ハーフトーンマスク３０は、露光光を完全に遮る第１パターン３１と、露光光を減衰させて通過させることで第１パターン３１よりも高い透過率を有する第２パターン３２と、第２パターン３２での露光光の減衰率よりも低い減衰率で露光光を通過させることで第２パターン３２よりも高い透過率を有する第３パターン３３とを含んでいる。ここでネガ型のレジストを用いる場合には、簡便な手段としては２段ハーフトーンマスク３０を明暗反転させたマスクを用い、露光条件を再設定することで対応可能である。
２段ハーフトーンマスク３０に含まれる、露光光を完全に遮る第１パターン３１は、例えばＣｒ又はＣｒ酸化物などにより形成され、露光光を減衰させて透過させる第２パターン３２、第３パターン３３は、例えば、Ｃｒ酸化物、Ｃｒ−Ｃｏ系合金、シリコン窒化物により形成されている。ここで、第２パターン３２、及び第３パターン３３に半透過性の物質を用いる構成に代えて、露光光を完全に遮断する、又は露光光を減衰させる物質を用いて、フォトリソグラフ工程での解像度未満の格子状のパターンを用いて平均的な露光光強度を調整することで第２パターン３２又は第３パターン３３を形成しても良い。
【００４６】
次に、工程４として、図３（ｃ）に示す２段ハーフトーンマスク３０の第１パターン３１、第２パターン３２、第３パターン３３と対応する領域で、図４（ａ）に示すように、各々のパターンが有する露光光の透過率に対応する厚みを有する第１レジスト層４１、第２レジスト層４２、第３レジスト層４３が形成されるよう、レジスト層２００を現像する。このとき、後述するＮＭＯＳ領域とＰＭＯＳ領域毎に、１段のハーフトーンマスクレチクルを入れ替えて露光量を調整することでも、２段ハーフトーンマスクと同じ効果を得ることができ、マスク作成を簡易にすることができる。
【００４７】
第１レジスト層４１は、後述するＰＭＯＳ領域４４のチャネル領域４４ｃとＬＤＤ領域４４ｌｄｄ、ＮＭＯＳ領域４５のチャネル領域４５ｃとＬＤＤ領域４５ｌｄｄに対応する領域を覆うように形成されている。そして、本実施形態では、第２レジスト層４２は、後述するＰＭＯＳ領域４４のソース／ドレイン領域４４ｓｄに対応する領域を覆うように形成されている。そして、第３レジスト層４３は、ＮＭＯＳ領域４５中の、後述するソース／ドレイン領域４５ｓｄに対応する領域を覆うように形成されている。
【００４８】
第１レジスト層４１の厚みについては特に制限はないが、例えば６００ｎｍ以上の厚みを用いることができる。同様に第２レジスト層４２の厚みとしては例えば２００ｎｍ程度の厚みを用いることができる。そして、第３レジスト層４３の厚みとしては、例えば１００ｎｍ程度の厚みを用いることができる。
【００４９】
次に、工程５として、図４（ｂ）に示されるように、第１のイオン注入工程を行う。第１のイオン注入条件としては、例えば硼素を加速エネルギーを５０ｋｅＶ、ドーズ量を２×１０15ｃｍ-2程度の値を有する注入条件を用いることができる。この条件では、硼素の第１レジスト層４１を通しての注入は阻止される。そして、第２レジスト層４２が位置する領域では第２レジスト層４２を通過して、ＰＭＯＳ領域４４のソース／ドレイン領域４４ｓｄに硼素が注入される。同様に、第３レジスト層４３を通過して、ＮＭＯＳ領域４５中のソース／ドレイン領域４５ｓｄにも硼素が注入される。ここでは、ＮＭＯＳ領域４５中のソース／ドレイン領域４５ｓｄに対応する領域を（４５ｓｄ）と記載している。
【００５０】
次に、工程６として、図４（ｃ）に示されるように、素子分離を行うべく、第１レジスト層４１、第２レジスト層４２、第３レジスト層４３をエッチングマスクとして、半導体層１をエッチングする。
【００５１】
次に、工程７として、図５（ａ）に示すように、第３レジスト層４３の厚さを減らすためのエッチングを行う。エッチング量は、第１レジスト層４１、第２レジスト層４２が残される条件でのエッチング量の範囲で行われ、例えば最も層厚が薄い第３レジスト層４３が消滅する程度のエッチング処理を行う。
この際に、第１レジスト層４１がテーパー形状を有する場合、第１レジスト層４１のテーパー部分に注入された不純物領域を取り除くような加工処理を行うことが望ましい。
【００５２】
第３レジスト層４３を薄層化或いは除去することで、第２レジスト層４２が残存している領域と、第３レジスト層４３が薄層化或いは除去される領域とで、残り層厚の比率を大きく変えることが可能となる。一例として、第３レジスト層４３を消滅させた場合、低加速でイオン注入を行うことで、第２レジスト層４２で殆どの不純物が捕捉されるため、第２レジスト層４２に覆われる半導体層１には不純物が届かない。一方、第３レジスト層４３を消滅させた領域に位置する半導体層１にはほとんどの不純物が注入される。即ち、第２レジスト層４２、第３レジスト層４３に覆われる半導体層１への不純物の導入を高い選択性で行うことが可能となる。
【００５３】
次に、工程８として、図５（ｂ）に示すように、第２のイオン注入を行う。第２のイオン注入条件としては、例えば、燐を加速エネルギー５ｋｅＶ、ドーズ量として４×１０15ｃｍ-2程度の条件を用いることができる。第２のイオン注入条件に用いる燐の加速エネルギーは小さいため、第１レジスト層４１を通しての注入は阻止される。そして、第２レジスト層４２に覆われる半導体層１には燐は注入されない。一方、第３レジスト層４３が除去されている領域に位置する半導体層１には第１のイオン注入工程での硼素の量を超えた燐が注入されＮ+型になり、ＮＭＯＳ領域４５のソース／ドレイン領域４５ｓｄとして機能するようになる。
【００５４】
そして、第２レジスト層４２側の半導体層１には燐の注入は抑制され、主として硼素がイオン注入されているため、Ｐ+型となり、ＰＭＯＳ領域４４のソース／ドレイン領域４４ｓｄとして機能する。また、第１レジスト層４１に覆われているチャネル領域４４ｃとチャネル領域４５ｃには不純物イオンが注入されない状態に保たれる。
次に、工程９として、第１レジスト層４１、第２レジスト層４２、及び残存している場合第３レジスト層４３をアッシングなどの手段で除去する。そしてゲート絶縁層４６、Ｐ型ゲート電極４７、Ｎ型ゲート電極４８を形成する。ここでＰ型ゲート電極４７は、平面視にてＰＭＯＳ領域４４のチャネル領域４４ｃを覆い、かつソース／ドレイン領域４４ｓｄと離間する位置に形成される。そして、チャネル領域４４ｃとソース／ドレイン領域４４ｓｄとの間には、ＬＤＤ領域４４ｌｄｄが配置される。またＮ型ゲート電極４８は、平面視にてＮＭＯＳ領域４５のチャネル領域４５ｃを覆い、かつソース／ドレイン領域４５ｓｄと離間する位置に形成される。そして、チャネル領域４５ｃとソース／ドレイン領域４５ｓｄとの間には、ＬＤＤ領域４５ｌｄｄが配置される。
【００５５】
そして、図示せぬレジスト層を形成し、ＰＭＯＳ領域４４を含む領域を開口してＰ型ゲート電極４７をマスクとするＰ型ゲート電極４７で覆われていないチャネル領域４４ｃ部分にＬＤＤイオン注入を行う。この工程でＰＭＯＳ領域４４中に位置するＬＤＤ領域４４ｌｄｄが形成される。そして同様の工程をＮＭＯＳ領域４５に対して行うことでＮＭＯＳ領域４５中に位置するＬＤＤ領域４５ｌｄｄが形成される。以上の工程を実行することで、図５（ｃ）に示すＰＭＯＳトランジスタ８９、ＮＭＯＳトランジスタ９０を含むＣＭＯＳトランジスタ９１を形成することができる。
【００５６】
（実施形態２の効果）
上記した工程を用いることで、ＰＭＯＳ領域４４のソース／ドレイン領域４４ｓｄと、ＮＭＯＳ領域４５のソース／ドレイン領域４５ｓｄを形成するための工程と素子分離の工程を、１回のフォトリソグラフ工程のみで行うことができる。そのため、精密な位置合わせ工程を必要とするフォトリソグラフ工程を１工程分なくすことができる。そのため、電気的特性のばらつきを削減することが可能となり、安定して高性能なＣＭＯＳトランジスタ９１を提供することが可能となる。
また、歩留まりが向上するため、不良品を削減することが可能となり、廃棄物の量を減らすことが可能となり、環境負荷を削減することができる。また、歩留まりの向上、工程数の削減により、製造コストを低減することも可能となる。
【００５７】
（実施形態２の変形例）
本実施形態では、工程１として非晶質シリコンからなる半導体層１を、レーザーアニールなどを施して半導体層１を多結晶化させる処理を行っているが、この工程は省略可能であり、非晶質半導体層を用いてトランジスタを形成しても良い。また、ＳＯＩ基板など、単結晶の半導体層を用いても良い。
また、本実施形態では、第１のイオン注入工程と第２のイオン注入の間に、素子分離のエッチングを行っているが、第２のイオン注入工程のあとに、素子分離のエッチングを行ってもよい。
エッチングの際は、第１レジスト層４１がテーパー形状を有する場合、第１レジスト層４１のテーパー部分に注入された不純物領域を取り除くような加工処理を行うことが望ましい。
【００５８】
本実施形態で第１のイオン注入に、硼素に代えて燐、第２のイオン注入に燐に代えて硼素を用い、加速エネルギーを適宜変更することで、ＰＭＯＳトランジスタ８９、ＮＭＯＳトランジスタ９０の位置を切り替えることも可能である。
【００５９】
また、硼素に代えてフッ化硼素や、デカボランなどのイオンを用いてイオン注入を行っても良い。また、燐に代えて、砒素やアンチモンなどのイオンを用いてイオン注入を行っても良い。また、工程５と工程６とは順序を入れ替えても良い。また、工程７では、最も層厚が薄い第３レジスト層４３が消滅する程度のエッチング処理を行っているが、この工程で第３レジスト層４３を消滅させることは必須ではなく、第３レジスト層４３を薄層化して残す条件でエッチングしても良い。また、第１レジスト層４１、第２レジスト層４２、第３レジスト層４３のエッチングを行う工程そのものを省略しても良い。また、工程６では、素子分離を行うべく第１レジスト層４１、第２レジスト層４２、第３レジスト層４３をエッチングマスクとして、半導体層１をエッチングする工程を行っているが、これに代えて別途素子分離を行う工程を設けても良い。
【００６０】
また、第１のイオン注入条件、第２のイオン注入条件、第１レジスト層４１、第２レジスト層４２、及び第３レジスト層４３の厚さなどは、あくまで一例を示したものであり、これらの値はプロセス、構造などで適宜適正な範囲に調整することが可能である。
【００６１】
（実施形態３：ＧＯＬＤ構造を含むＣＭＯＳトランジスタの第１の製造方法）
以下、実施形態３として図６（ａ）〜（ｄ）を用いてＧＯＬＤ構造を含む、ＣＭＯＳトランジスタの第１の製造方法を説明する。なお、本実施形態の基本的な構成は、実施形態２と共通するので、共通する部分については同一の符号を付してそれらの説明を省略する。ここで、実施形態２の工程４までは、同一の工程を用いることができるため工程５以降について説明を行う。
【００６２】
まず、工程５として、図６（ａ）に示すように、第１のイオン注入工程を行う。第１のイオン注入条件としては、例えば硼素を加速エネルギーを５０ｋｅＶ、ドーズ量を１×１０12ｃｍ-2〜１×１０15ｃｍ-2程度の条件を用いることができる。この条件では、第１レジスト層４１を通しての注入は阻止される。そして、第２レジスト層４２を通過して、ＰＭＯＳ領域４４のＬＤＤ領域４４ｌｄｄに硼素が注入される。同様に、第３レジスト層４３を通過して、ＮＭＯＳ領域４５中のＬＤＤ領域４５ｌｄｄにも硼素が注入される。ここでは、ＮＭＯＳ領域４５中のＬＤＤ領域４５ｌｄｄに対応する領域を（４５ｌｄｄ）と記載している。
【００６３】
次に、工程６として、図６（ｂ）に示すように、第３レジスト層４３の厚さを減らすためのエッチングを行う。この工程は実施形態２の工程７と同様の条件を用いることができる。ここでは、第３レジスト層４３を除去する条件を用いている。
【００６４】
次に、工程７として、図６（ｃ）に示すように、第２のイオン注入を行う。第２のイオン注入条件としては、例えば、燐を加速エネルギー５ｋｅＶ、ドーズ量として１×１０12ｃｍ-2〜１×１０15ｃｍ-2程度の条件を用いることができる。硼素のカウンタードープとして燐をイオン注入してＮＭＯＳ用のＬＤＤを形成するため、燐のドーズ量としては、第１のイオン注入工程で用いる硼素のドーズ量よりも多いドーズ量であることが好ましい。第２のイオン注入条件に用いる燐の加速エネルギーは小さいため、第１レジスト層４１を通しての注入は阻止される。そして、第２レジスト層４２に覆われる半導体層１には燐は注入されない。一方、第３レジスト層４３が除去されている領域に位置する半導体層１には燐が注入されＮ型になり、ＮＭＯＳ領域４５のＬＤＤ領域４５ｌｄｄとして機能するようになる。そして、第２レジスト層４２側の半導体層１には燐は注入されず硼素のみがイオン注入されているため、Ｐ型となり、ＰＭＯＳ領域４４のＬＤＤ領域４４ｌｄｄとして機能する。また、第１レジスト層４１に覆われているチャネル領域４４ｃとチャネル領域４５ｃには不純物イオンが注入されない状態に保たれる。
【００６５】
次に、工程８として、第１レジスト層４１、第２レジスト層４２、及び残存している場合第３レジスト層４３をアッシングなどの手段で除去する。そしてゲート絶縁層４６、Ｐ型ゲート電極４７、Ｎ型ゲート電極４８を形成する。ここでＰ型ゲート電極４７は、平面視にてＰＭＯＳ領域４４のチャネル領域４４ｃ及び４４ｌｄｄの一部を覆う位置に形成される。またＮ型ゲート電極４８は、平面視にてＮＭＯＳ領域４５のチャネル領域４５ｃ及びＬＤＤ領域４５ｌｄｄの一部を覆う位置に形成される。
【００６６】
そして、図示せぬレジスト層を形成し、ＰＭＯＳ領域４４を含む領域を開口し、Ｐ型ゲート電極４７をマスクとして例えば硼素を、ＰＭＯＳ領域４４のソース／ドレイン領域４４ｓｄ部分にイオン注入する。この工程でＰＭＯＳ領域４４中に位置するソース／ドレイン領域４４ｓｄが形成される。そして、硼素に代えて例えば燐を用い、同様の工程をＮＭＯＳ領域４５に対して行うことでＮＭＯＳ領域４５領域中に位置するソース／ドレイン領域４５ｓｄが形成される。そして、素子分離のためのエッチングを行う。以上の工程を実行することで、図６（ｄ）に示すＰＭＯＳトランジスタ８９、ＮＭＯＳトランジスタ９０を含むＣＭＯＳトランジスタ９１を形成することが可能となる。また、この製造方法を用いることで（実施形態２の効果）と同様の効果が得られる。また、（実施形態２の変形例）と同様の変形例を適用することができる。
【００６７】
（実施形態３の変形例）
実施形態３では、素子分離を別の工程で実施した例について説明したが、これは以下に示す工程を用いても良い。以下、図１７（ａ）〜（ｄ）を用いてＧＯＬＤ構造を含む、ＣＭＯＳトランジスタの第１の製造方法の変形例を説明する。実施形態３との相違は、実施形態３の工程５と工程６との間に、実施形態２の工程６と同様に、半導体層１のエッチング工程が挿入されることである。
【００６８】
まず、工程５として、図１７（ａ）に示すように、第１のイオン注入工程を行う。第１のイオン注入条件としては、例えば、硼素を加速エネルギー５０ｋｅＶ、ドーズ量を１×１０12ｃｍ-2〜１×１０15ｃｍ-2程度の条件を用いることができる。この条件では、第１レジスト層４１を通しての注入は阻止される。そして、第２レジスト層４２を通過して、ＰＭＯＳ領域４４のＬＤＤ領域４４ｌｄｄに硼素が注入される。同様に、第３レジスト層４３を通過して、ＮＭＯＳ領域４５中のＬＤＤ領域４５ｌｄｄにも硼素が注入される。ここでは、ＮＭＯＳ領域４５中のＬＤＤ領域４５ｌｄｄに対応する領域を（４５ｌｄｄ）と記載している。そして、実施形態２の工程６と同様に半導体層１をエッチングする。
【００６９】
次に、工程６として、図１７（ｂ）に示すように、第３レジスト層４３の厚さを減らすためのエッチングを行う。この工程は実施形態２の工程７と同様の条件を用いることができる。ここでは、第３レジスト層４３を除去する条件を用いている。
【００７０】
次に、工程７として、図１７（ｃ）に示すように、第２のイオン注入を行う。第２のイオン注入条件としては、例えば、燐を加速エネルギー５ｋｅＶ、ドーズ量として１×１０12ｃｍ-2〜１×１０15ｃｍ-2程度の条件を用いることができる。硼素のカウンタードープとして燐をイオン注入してＮＭＯＳ用のＬＤＤを形成するため、燐のドーズ量としては、第１のイオン注入工程で用いる硼素のドーズ量よりも多いドーズ量であることが好ましい。第２のイオン注入条件に用いる燐の加速エネルギーは小さいため、第１レジスト層４１を通しての注入は阻止される。そして、第２レジスト層４２に覆われる半導体層１には燐は注入されない。一方、第３レジスト層４３が除去されている領域に位置する半導体層１には燐が注入されＮ型になり、ＮＭＯＳ領域４５のＬＤＤ領域４５ｌｄｄとして機能するようになる。そして、第２レジスト層４２側の半導体層１には燐は注入されず硼素のみがイオン注入されているため、Ｐ型となり、ＰＭＯＳ領域４４のＬＤＤ領域４４ｌｄｄとして機能する。また、第１レジスト層４１に覆われているチャネル領域４４ｃとチャネル領域４５ｃには不純物イオンが注入されない状態に保たれる。
【００７１】
次に、工程８として、第１レジスト層４１、第２レジスト層４２、及び残存している場合第３レジスト層４３をアッシングなどの手段で除去する。そしてゲート絶縁層４６、Ｐ型ゲート電極４７、Ｎ型ゲート電極４８を形成する。ここでＰ型ゲート電極４７は、平面視にてＰＭＯＳ領域４４のチャネル領域４４ｃ及び４４ｌｄｄの一部を覆う位置に形成される。またＮ型ゲート電極４８は、平面視にてＮＭＯＳ領域４５のチャネル領域４５ｃ及びＬＤＤ領域４５ｌｄｄの一部を覆う位置に形成される。
【００７２】
そして、図示せぬレジスト層を形成し、ＰＭＯＳ領域４４を含む領域を開口し、Ｐ型ゲート電極４７をマスクとして例えば硼素を、ＰＭＯＳ領域４４のソース／ドレイン領域４４ｓｄ部分にイオン注入する。この工程でＰＭＯＳ領域４４中に位置するソース／ドレイン領域４４ｓｄが形成される。そして、硼素に代えて例えば燐を用い、同様の工程をＮＭＯＳ領域４５に対して行うことでＮＭＯＳ領域４５領域中に位置するソース／ドレイン領域４５ｓｄが形成される。以上の工程を実行することで、図１７（ｄ）に示すＰＭＯＳトランジスタ８９、ＮＭＯＳトランジスタ９０を含むＣＭＯＳトランジスタ９１を形成することが可能となる。
【００７３】
この製造方法を用いる場合、素子分離領域の形成に新たな露光、現像工程を行う必要がなくなるため、さらに製造工程を短縮することが可能となる。また、自己整合的に素子分離を行うことができるため、製造プロセス条件変動に強い素子分離領域の形成方法の提供が可能となる。
また、本実施形態では、第１のイオン注入工程と第２のイオン注入の間に、素子分離のエッチングを行っているが、第２の注入工程のあとに、素子分離のエッチングを行ってもよい。
その際に、第１レジスト層４１がテーパー形状を有する場合、第１レジスト領域４１のテーパー部分に注入された不純物領域を取り除くような加工処理を行うことが望ましい。
【００７４】
（実施形態４：ＬＤＤ構造を含むＣＭＯＳトランジスタの第２の製造方法）
以下、実施形態４として図７（ａ）〜（ｄ）を用いてＬＤＤ構造を含む、ＣＭＯＳトランジスタの第２の製造方法を説明する。なお、本実施形態の基本的な構成は、実施形態２と共通するので、共通する部分については同一の符号を付してそれらの説明を省略する。ここで、実施形態２の工程４までは、同一の工程を用いることができるため工程５以降について説明を行う。
【００７５】
まず、工程５として、図７（ａ）に示されるように、第１のイオン注入工程を行う。第１のイオン注入条件としては、例えば硼素の加速エネルギーを調整して、第１レジスト層４１及び第２レジスト層４２では阻止され、ＮＭＯＳ領域４５のソース／ドレイン領域４５ｓｄとなるべき領域（図７（ｃ）参照）に到達せず、かつ第３レジスト層４３を通過し第３レジスト層４３に覆われるＰＭＯＳ領域４４のソース／ドレイン領域４４ｓｄにイオン注入される条件を用いる。ドーズ量は、４×１０15ｃｍ-2程度の条件を用いることができる。そして、工程６として実施形態２の工程６と同様に半導体層１をエッチングする。
【００７６】
次に、工程７として、図７（ｂ）に示すように、第３レジスト層４３の厚さを減らすためのエッチングを行う。この工程は実施形態２の工程７と同様の条件を用いることができる。ここでは、第３レジスト層４３を除去する条件を用いている。
【００７７】
次に、工程８として図７（ｃ）に示すように、第２のイオン注入を行う。第２のイオン注入条件としては、例えば、燐の加速エネルギーを、第１レジスト層４１では阻止され、第２レジスト層４２を通過し、ＮＭＯＳ領域４５のソース／ドレイン領域４５ｓｄに注入され、かつＰＭＯＳ領域４４のソース／ドレイン領域４４ｓｄにも注入されるよう調整して行う。ドーズ量としては例えば２×１０15ｃｍ-2程度の条件を用いることができる。第２のイオン注入条件に用いる燐のドーズ量は第１のイオン注入条件と比べ低いドーズ量でイオン注入される。第２レジスト層４２に覆われる半導体層１では、燐がイオン注入されることにより、ＮＭＯＳ領域４５のソース／ドレイン領域４５ｓｄが形成される。
【００７８】
一方、第３レジスト層４３が除去されている領域に位置する半導体層１では、第１のイオン注入工程での硼素のイオン注入量が第２のイオン注入工程での燐のイオン注入量よりも多い。そのため、燐のイオン注入を受けてもＰ+型に保たれ、ＰＭＯＳ領域４４のソース／ドレイン領域４４ｓｄとして機能させることができる。また、第１レジスト層４１に覆われているチャネル領域４４ｃとチャネル領域４５ｃは、第１のイオン注入工程、及び第２のイオン注入工程においても不純物イオンが注入されない状態で保たれている。
【００７９】
以下、工程９として、実施形態２における工程９と同様な工程を行うことで、図７（ｄ）に示すＬＤＤ領域４４ｌｄｄを有するＰＭＯＳトランジスタ８９と、ＬＤＤ領域４５ｌｄｄを有するＮＭＯＳトランジスタ９０とを含むＣＭＯＳトランジスタ９１が形成される。そして、この製造方法を用いることで（実施形態２の効果）と同様の効果が得られる。また、（実施形態２の変形例）と同様の変形例を適用することができる。
【００８０】
（実施形態５：ＧＯＬＤ構造を含むＣＭＯＳトランジスタの第２の製造方法）
以下、実施形態５として図８（ａ）〜（ｄ）を用いてＧＯＬＤ構造を含む、ＣＭＯＳトランジスタの第２の製造方法を説明する。なお、本実施形態の基本的な構成は、実施形態２と共通であるので、共通する部分については同一の符号を付してそれらの説明を省略する。ここで、実施形態２の工程４までは、同一の工程を用いることができるため工程５以降について説明を行う。
【００８１】
まず、工程５として、図８（ａ）に示されるように、第１のイオン注入工程を行う。第１のイオン注入条件としては、例えば硼素の加速エネルギーを調整して、硼素が第１レジスト層４１と第２レジスト層４２では阻止され、かつ第３レジスト層４３を通過し第３レジスト層４３に覆われるＰＭＯＳ領域４４のＬＤＤ領域４４ｌｄｄにイオン注入される条件を用いる。ドーズ量は、１×１０12ｃｍ-2〜１×１０15ｃｍ-2程度の値を用いることができる。
【００８２】
次に、工程６として、図８（ｂ）に示すように、第３レジスト層４３の厚さを減らすためのエッチングを行う。この工程は実施形態２の工程７と同様の条件を用いることができる。ここでは、第３レジスト層４３を除去する条件を用いている。
【００８３】
次に、工程７として図８（ｃ）に示すように、第２のイオン注入を行う。第２のイオン注入条件としては、例えば、燐の加速エネルギーを、第１レジスト層４１では阻止され、第２レジスト層４２を通過し、ＮＭＯＳ領域４５のＬＤＤ領域４５１ｄｄに注入され、かつＰＭＯＳ領域４４のＬＤＤ領域４４１ｄｄにも注入されるよう調整して行う。ドーズ量としては１×１０12ｃｍ-2〜１×１０15ｃｍ-2程度の条件を用いることができる。ここで、第２のイオン注入条件に用いる燐のドーズ量は第１のイオン注入条件と比べ低いドーズ量でイオン注入されることが好ましい。第２レジスト層４２に覆われる半導体層１では、燐がイオン注入されることにより、ＮＭＯＳ領域４５のＬＤＤ領域４５ｌｄｄが形成される。
【００８４】
一方、第３レジスト層４３が除去されている領域に位置する半導体層１では、第１のイオン注入工程での硼素のイオン注入量が第２のイオン注入工程での燐のイオン注入量よりも多い。そのためＰ型に保たれ、ＰＭＯＳ領域４４のＬＤＤ領域４４ｌｄｄとして機能する。また、第１レジスト層４１に覆われているチャネル領域４４ｃとチャネル領域４５ｃは、第１のイオン注入工程、及び第２のイオン注入工程においても不純物イオンが注入されない状態で保たれている。以下、工程８として実施形態３における工程８と同様な工程を行うことで、図８（ｄ）に示すＬＤＤ領域４４ｌｄｄ及びＬＤＤ領域４５ｌｄｄを有するＰＭＯＳトランジスタ８９、ＮＭＯＳトランジスタ９０を含むＣＭＯＳトランジスタ９１が形成される。そして、この製造方法を用いることで（実施形態２の効果）と同様の効果が得られる。また、（実施形態２の変形例）と同様の変形例を適用することができる。また、（実施形態３の変形例）と同様の変形例を適用することができる。
【００８５】
（実施形態６：ＬＤＤ構造を含むＣＭＯＳトランジスタの第３の製造方法）
以下、実施形態６として図９（ａ）〜（ｃ）を用いてＬＤＤ構造を含む、ＣＭＯＳトランジスタの第３の製造方法を説明する。なお、本実施形態の基本的な構成は、実施形態２と共通するので、共通する部分については同一の符号を付してそれらの説明を省略する。ここで、実施形態２の工程４までは、同一の工程を用いることができるため工程５以降について説明を行う。
【００８６】
まず、工程５として、図９（ａ）に示されるように、第１のイオン注入工程を行う。第１のイオン注入条件としては、例えば硼素の加速エネルギーを調整して、硼素が第１レジスト層４１では阻止され、第２レジスト層４２を通過し、ＮＭＯＳ領域４５のソース／ドレイン領域４５ｓｄに注入され、かつ第３レジスト層４３を通過し、第３レジスト層４３を通過し、ＰＭＯＳ領域４４のソース／ドレイン領域４４ｓｄにイオン注入される条件を用いる。ここでは、ＮＭＯＳ領域４５中のソース／ドレイン領域４５ｓｄに対応する領域を（４５ｓｄ）と記載している。ドーズ量は、２×１０15ｃｍ-2程度の条件を用いることができる。そして、工程６として実施形態２の工程６と同様に半導体層１をエッチングする。
【００８７】
次に、工程７として図９（ｂ）に示すように、第２のイオン注入を行う。第２のイオン注入条件としては、例えば、燐の加速エネルギーを、第１レジスト層４１では阻止され、第２レジスト層４２を通過し、ＮＭＯＳ領域４５のソース／ドレイン領域４５ｓｄに注入され、かつＰＭＯＳ領域４４のソース／ドレイン領域４４ｓｄを通過し、ソース／ドレイン領域４４ｓｄにイオン注入されない条件を用いる。ドーズ量としては例えば４×１０15ｃｍ-2程度の条件を用いることができる。第２のイオン注入条件に用いる燐のドーズ量は第１のイオン注入条件と比べ高いドーズ量でイオン注入される。第２レジスト層４２に覆われる半導体層１では、燐がカウンタードープとしてイオン注入されることにより、ＮＭＯＳ領域４５のソース／ドレイン領域４５ｓｄが形成される。
【００８８】
一方、第３レジスト層４３領域に位置する半導体層１では、第２のイオン注入工程で燐は、ＰＭＯＳ領域４４のソース／ドレイン領域４４ｓｄを突き抜けてイオン注入されるため、ＰＭＯＳ領域４４のソース／ドレイン領域４４ｓｄには燐は配置されない。そのため、燐のイオン注入を受けてもＰ+型に保たれＰＭＯＳ領域４４のソース／ドレイン領域４４ｓｄとして機能させることができる。
【００８９】
また、第１レジスト層４１に覆われているチャネル領域４４ｃとチャネル領域４５ｃは、第１のイオン注入工程、及び第２のイオン注入工程においても不純物イオンが注入されない状態で保たれている。
【００９０】
以下、工程９として実施形態２における工程９と同様な工程を行うことで、図９（ｃ）に示すＬＤＤ領域４４ｌｄｄ及びＬＤＤ領域４５ｌｄｄを有するＰＭＯＳトランジスタ８９、ＮＭＯＳトランジスタ９０を含むＣＭＯＳトランジスタ９１が形成される。そして、この製造方法を用いることで（実施形態２の効果）と同様の効果が得られる。また、本実施形態においても、（実施形態２の変形例）と同様の変形例を適用することができる。
また、本実施形態では、第１のイオン注入工程と第２のイオン注入の間に、素子分離のエッチングを行っているが、第２の注入工程のあとに、素子分離のエッチングを行っても良い。
その際に、第１レジスト層４１がテーパー形状を有する場合、第１レジスト層４１のテーパー部分に注入された不純物領域を取り除くような加工処理を行うことが望ましい。
また、工程６と工程７の間で、第３レジスト層４３の厚さを減らすためのエッチングを行うことも望ましい。
【００９１】
（実施形態７：ＧＯＬＤ構造を含むＣＭＯＳトランジスタの第３の製造方法）
以下、実施形態７として図１０（ａ）〜（ｃ）を用いてＧＯＬＤ構造を含む、ＣＭＯＳトランジスタの第３の製造方法を説明する。なお、本実施形態の基本的な構成は、実施形態２と共通であるので、共通する部分については同一の符号を付してそれらの説明を省略する。ここで、実施形態２の工程４までは、同一の工程を用いることができるため工程５以降について説明を行う。
【００９２】
まず、工程５として、図１０（ａ）に示されるように、第１のイオン注入工程を行う。第１のイオン注入条件としては、例えば硼素の加速エネルギーを調整して、硼素が第１レジスト層４１では阻止され、第２レジスト層４２を抜けて、ＮＭＯＳ領域４５のＬＤＤ領域４５ｌｄｄにイオン注入され、かつ第３レジスト層４３を通過して、第３レジスト層４３に覆われるＰＭＯＳ領域４４のＬＤＤ領域４４ｌｄｄにイオン注入される条件を用いる。ドーズ量は、１×１０12ｃｍ-2〜１×１０15ｃｍ-2程度の値を用いることができる。ここでは、ＮＭＯＳ領域４５中のＬＤＤ領域４５ｌｄｄに対応する領域を（４５ｌｄｄ）と記載している。
【００９３】
次に、工程６として図１０（ｂ）に示すように、第２のイオン注入を行う。第２のイオン注入条件としては、例えば、燐の加速エネルギーを、第２レジスト層４２を通過し、ＮＭＯＳ領域４５のＬＤＤ領域４５ｌｄｄに注入され、かつＰＭＯＳ領域４４のＬＤＤ領域４４ｌｄｄを通過し、注入されぬよう調整して行う。ドーズ量としては１×１０12ｃｍ-2〜１×１０15ｃｍ-2程度の条件を用いることができる。ここで、第２のイオン注入条件に用いる燐のドーズ量は第１のイオン注入条件と比べ高いドーズ量でイオン注入されることが好ましい。第２レジスト層４２に覆われる半導体層１では、燐がカウンタードープされることにより、ＮＭＯＳ領域４５のＬＤＤ領域４５ｌｄｄが形成される。
【００９４】
一方、第３レジスト層４３領域に位置する半導体層１では、第１のイオン注入工程での硼素のイオン注入によりＰ型に保たれ、ＰＭＯＳ領域４４のＬＤＤ領域４４ｌｄｄとして機能する。また、第１レジスト層４１に覆われているチャネル領域４４ｃとチャネル領域４５ｃは、第１のイオン注入工程、及び第２のイオン注入工程においても不純物イオンが注入されない状態で保たれている。
【００９５】
以下、工程８以降の工程を実施形態３と同様に行うことで、図１０（ｃ）に示すＬＤＤ領域４４ｌｄｄ及びＬＤＤ領域４５ｌｄｄを有するＰＭＯＳトランジスタ８９、ＮＭＯＳトランジスタ９０を含むＣＭＯＳトランジスタ９１が形成される。そして、この製造方法を用いることで（実施形態２の効果）と同様の効果が得られる。また、（実施形態２の変形例）と同様の変形例を適用することができる。また、（実施形態３の変形例）と同様の変形例を適用することができる。
また、素子分離のエッチングの際に、第１レジスト層４１がテーパー形状を有する場合、第１レジスト層４１のテーパー部分に注入された不純物領域を取り除くような加工処理を行うことが望ましい。
また、工程６と工程７の間で、第３レジスト層４３の厚さを減らすためのエッチングを行うことも望ましい。
【００９６】
（実施形態８：ＬＤＤ構造を含むＣＭＯＳトランジスタの第４の製造方法）
以下、実施形態８として図１１（ａ）〜（ｃ）を用いてＬＤＤ構造を含む、ＣＭＯＳトランジスタの第４の製造方法を説明する。なお、本実施形態の基本的な構成は、実施形態２と共通するので、共通する部分については同一の符号を付してそれらの説明を省略する。ここで、実施形態２の工程４までは、同一の工程を用いることができるため工程５以降について説明を行う。
【００９７】
まず、工程５として、図１１（ａ）に示されるように、第１のイオン注入工程を行う。第１のイオン注入条件としては、例えば硼素の加速エネルギーを調整して、硼素が第１レジスト層４１では阻止され、第２レジスト層４２を通過し、ＰＭＯＳ領域４４のソース／ドレイン領域４４ｓｄに注入され、かつ第３レジスト層４３を通過し、ＮＭＯＳ領域４５のソース／ドレイン領域４５ｓｄ（図１１（ｂ）参照）を通過する条件を用いる。ドーズ量は、４×１０15ｃｍ-2程度の条件を用いることができる。そして、工程６として実施形態２の工程６と同様に半導体層１をエッチングする。
この際に、第１レジスト層４１がテーパー形状を有する場合、第１レジスト層４１のテーパー部分に注入された不純物領域を取り除くような加工処理を行うことが望ましい。
【００９８】
次に、工程７として図１１（ｂ）に示すように、第２のイオン注入を行う。第２のイオン注入条件としては、例えば、燐の加速エネルギーを、第１レジスト層４１では阻止され、第２レジスト層４２を通過し、ＮＭＯＳ領域４５のソース／ドレイン領域４５ｓｄに注入され、かつＰＭＯＳ領域４４のソース／ドレイン領域４４ｓｄにイオン注入される条件を用いる。ドーズ量としては例えば２×１０15ｃｍ-2程度の条件を用いることができる。第２のイオン注入条件に用いる燐のドーズ量は第１のイオン注入条件と比べ低いドーズ量でイオン注入される。第２レジスト層４２に覆われる半導体層１では、第１のイオン注入工程で注入される硼素の量が、第２のイオン注入工程で注入される燐の量よりも多量であるため、ＰＭＯＳ領域４４のソース／ドレイン領域４４ｓｄが形成される。
【００９９】
一方、第３レジスト層４３領域に位置する半導体層１では、第１のイオン注入工程で硼素がＮＭＯＳ領域４５のソース／ドレイン領域４５ｓｄを通過するようイオン注入が行われている。そして第２のイオン注入工程で燐は、ＮＭＯＳ領域４５のソース／ドレイン領域４５ｓｄにイオン注入されるため、ＮＭＯＳ領域４５のソース／ドレイン領域４５ｓｄとして機能させることができる。
【０１００】
また、第１レジスト層４１に覆われているチャネル領域４４ｃとチャネル領域４５ｃは、第１のイオン注入工程、及び第２のイオン注入工程においても不純物イオンが注入されない状態で保たれている。
【０１０１】
以下、工程９として実施形態２における工程９と同様な工程を行うことで、図１１（ｃ）に示すＬＤＤ領域４４ｌｄｄ及びＬＤＤ領域４５ｌｄｄを有するＰＭＯＳトランジスタ８９、ＮＭＯＳトランジスタ９０を含むＣＭＯＳトランジスタ９１が形成される。そして、この製造方法を用いることで（実施形態２の効果）と同様の効果が得られる。また、本実施形態においても、（実施形態２の変形例）と同様の変形例を適用することができる。
また、本実施形態では、第１のイオン注入工程と第２のイオン注入の間に、素子分離のエッチングを行っているが、第２の注入工程のあとに、素子分離のエッチングを行ってもよい。
その際に、第１レジスト層４１がテーパー形状を有する場合、第１レジスト層４１のテーパー部分に注入された不純物領域を取り除くような加工処理を行うことが望ましい。
また、工程６と工程７の間で、第３レジスト層４３の厚さを減らすためのエッチングを行うことも望ましい。
【０１０２】
（実施形態９：ＧＯＬＤ構造を含むＣＭＯＳトランジスタの第４の製造方法）
以下、実施形態９として図１２（ａ）〜（ｃ）を用いてＧＯＬＤ構造を含む、ＣＭＯＳトランジスタの第４の製造方法を説明する。なお、本実施形態の基本的な構成は、実施形態２と共通であるので、共通する部分については同一の符号を付してそれらの説明を省略する。ここで、実施形態２の工程４までは、同一の工程を用いることができるため工程５以降について説明を行う。
【０１０３】
まず、工程５として、図１２（ａ）に示されるように、第１のイオン注入工程を行う。第１のイオン注入条件としては、例えば硼素の加速エネルギーを調整して、硼素が第１レジスト層４１では阻止され、第３レジスト層４３中を抜けて、ＰＭＯＳ領域４４のＬＤＤ領域４４１ｄｄにイオン注入され、かつ第３レジスト層４３及び、第３レジスト層４３に覆われるＮＭＯＳ領域４５のＬＤＤ領域４５ｌｄｄ（図１２（ｂ）参照）を通過して、ＬＤＤ領域４５ｌｄｄにはイオン注入されない条件を用いる。ドーズ量は、１×１０12ｃｍ-2〜１×１０15ｃｍ-2程度の値を用いることができる。
【０１０４】
次に、工程６として図１２（ｂ）に示すように、第２のイオン注入を行う。第２のイオン注入条件としては、例えば、燐の加速エネルギーを、第１レジスト層４１では阻止され、第２レジスト層４２を通過し、ＮＭＯＳ領域４５のＬＤＤ領域４５ｌｄｄに注入され、かつＰＭＯＳ領域４４のＬＤＤ領域４４ｌｄｄにも注入されるよう調整して行う。ドーズ量としては１×１０12ｃｍ-2〜１×１０15ｃｍ-2程度の条件を用いることができる。ここで、第２のイオン注入条件に用いる燐のドーズ量は第１のイオン注入条件と比べ低いドーズ量でイオン注入されることが好ましい。
【０１０５】
第２のイオン注入条件に用いる燐のドーズ量は、第１のイオン注入条件と比べ低いドーズ量でイオン注入される。第２レジスト層４２に覆われる半導体層１では、第１のイオン注入工程で注入される硼素の量が、第２のイオン注入工程で注入される燐の量よりも多量であるため、ＰＭＯＳ領域４４のＬＤＤ領域４４ｌｄｄが形成される。
【０１０６】
一方、第３レジスト層４３領域に位置する半導体層１では、第１のイオン注入工程で硼素がＮＭＯＳ領域４５のＬＤＤ領域４５ｌｄｄを通過するようイオン注入が行われている。そして第２のイオン注入工程で燐は、ＮＭＯＳ領域４５のＬＤＤ領域４５ｌｄｄにイオン注入されるため、ＮＭＯＳ領域４５のＬＤＤ領域４５ｌｄｄとして機能させることができる。
また、第１レジスト層４１に覆われているチャネル領域４４ｃとチャネル領域４５ｃは、第１のイオン注入工程、及び第２のイオン注入工程においても不純物イオンが注入されない状態で保たれている。
【０１０７】
以下、工程８として実施形態３における工程８と同様な工程を行うことで、図１２（ｃ）に示すＬＤＤ領域４４ｌｄｄ及びＬＤＤ領域４５ｌｄｄを有するＰＭＯＳトランジスタ８９、ＮＭＯＳトランジスタ９０を含むＣＭＯＳトランジスタ９１が形成される。そして、この製造方法を用いることで（実施形態２の効果）と同様の効果が得られる。また、（実施形態２の変形例）と同様の変形例を適用することができる。また、（実施形態３の変形例）と同様の変形例を適用することができる。
また、工程６と工程７の間で、第３レジスト層４３の厚さを減らすためのエッチングを行うことも望ましい。
【０１０８】
（実施形態１０：ＬＤＤ構造を含むＣＭＯＳトランジスタの第５の製造方法）
以下、実施形態１０として図１３（ａ）〜（ｃ）を用いてＬＤＤ構造を含む、ＣＭＯＳトランジスタの第５の製造方法を説明する。なお、本実施形態の基本的な構成は、実施形態２と共通するので、共通する部分については同一の符号を付してそれらの説明を省略する。ここで、実施形態２の工程４までは、同一の工程を用いることができるため工程５以降について説明を行う。
【０１０９】
まず、工程５として、図１３（ａ）に示されるように、第１のイオン注入工程を行う。第１のイオン注入条件としては、例えば硼素の加速エネルギーを調整して、硼素が第１レジスト層４１では阻止され、第２レジスト層４２を通過し、ＰＭＯＳ領域４４のソース／ドレイン領域４４ｓｄに注入され、かつ第３レジスト層４３、ＮＭＯＳ領域４５のソース／ドレイン領域４５ｓｄ（図１３（ｂ）参照）を通過する条件を用いる。ドーズ量は、２×１０15ｃｍ-2程度の条件を用いることができる。そして、工程６として実施形態２の工程６と同様に半導体層１をエッチングする。
【０１１０】
次に、工程７として図１３（ｂ）に示すように、第２のイオン注入を行う。第２のイオン注入条件としては、例えば、燐の加速エネルギーを、第１レジスト層４１では阻止され、第２レジスト層４２中でイオンの通過が阻止されることで、ＰＭＯＳ領域４４のソース／ドレイン領域４４ｓｄへの注入が阻止され、かつＮＭＯＳ領域４５のソース／ドレイン領域４５ｓｄにイオン注入される条件を用いる。ドーズ量としては例えば２×１０15ｃｍ-2程度の条件を用いることができる。
【０１１１】
第２レジスト層４２に覆われる半導体層１には、第１のイオン注入工程で硼素がイオン注入され、ＰＭＯＳ領域４４のソース／ドレイン領域４４ｓｄが形成される。一方、第３レジスト層４３に覆われる半導体層１では、第１のイオン注入工程で硼素がＮＭＯＳ領域４５のソース／ドレイン領域４５ｓｄを通過するようイオン注入が行われている。そして第２のイオン注入工程で燐は、ＮＭＯＳ領域４５のソース／ドレイン領域４５ｓｄにイオン注入されるため、ＮＭＯＳ領域４５のソース／ドレイン領域４５ｓｄが形成される。
【０１１２】
また、第１レジスト層４１に覆われているチャネル領域４４ｃとチャネル領域４５ｃは、第１のイオン注入工程、及び第２のイオン注入工程においても不純物イオンが注入されない状態で保たれている。
【０１１３】
以下、工程９として実施形態２における工程９と同様な工程を行うことで、図１３（ｃ）に示すＬＤＤ領域４４ｌｄｄ及びＬＤＤ領域４５ｌｄｄを有するＰＭＯＳトランジスタ８９、ＮＭＯＳトランジスタ９０を含むＣＭＯＳトランジスタ９１が形成される。そして、この製造方法を用いることで（実施形態２の効果）と同様の効果が得られる。また、本実施形態においても、（実施形態２の変形例）と同様の変形例を適用することができる。
また。本実施形態では、第１のイオン注入工程と第２のイオン注入の間に、素子分離のエッチングを行っているが、第２の注入工程のあとに、素子分離のエッチングを行ってもよい。
その際に、第１レジスト層４１がテーパー形状を有する場合、第１レジスト層４１のテーパー部分に注入された不純物領域を取り除くような加工処理を行うことが望ましい。
また、工程６と工程７の間で、第３レジスト層４３の厚さを減らすためのエッチングを行うことも望ましい。
【０１１４】
（実施形態１１：ＧＯＬＤ構造を含むＣＭＯＳトランジスタの第５の製造方法）
以下、実施形態１１として図１４（ａ）〜（ｃ）を用いてＧＯＬＤ構造を含む、ＣＭＯＳトランジスタの第５の製造方法を説明する。なお、本実施形態の基本的な構成は、実施形態２と共通するので、共通する部分については同一の符号を付してそれらの説明を省略する。ここで、実施形態２の工程４までは、同一の工程を用いることができるため工程５以降について説明を行う。
【０１１５】
まず、工程５として、図１４（ａ）に示されるように、第１のイオン注入工程を行う。第１のイオン注入条件としては、例えば硼素の加速エネルギーを調整して、硼素が第１レジスト層４１では阻止され、第２レジスト層４２を通過し、ＰＭＯＳ領域４４のＬＤＤ領域４４ｌｄｄに注入され、かつ第３レジスト層４３を通過し、ＮＭＯＳ領域４５のＬＤＤ領域４５ｌｄｄ（図１４（ｂ）参照）を通過する条件を用いる。ドーズ量は１×１０12ｃｍ-2〜１×１０15ｃｍ-2程度の値を用いることができる。
【０１１６】
次に、工程６として図１４（ｂ）に示すように、第２のイオン注入を行う。第２のイオン注入条件としては、例えば、燐の加速エネルギーを、第２レジスト層４２中でイオンの通過が阻止されることで、ＰＭＯＳ領域４４のＬＤＤ領域４４ｌｄｄへの注入が阻止され、かつＮＭＯＳ領域４５のＬＤＤ領域４５ｌｄｄにイオン注入される条件を用いる。ドーズ量としては例えば１×１０12ｃｍ-2〜１×１０15ｃｍ-2程度の値を用いることができる。
【０１１７】
第２レジスト層４２に覆われる半導体層１には、第１のイオン注入工程で硼素がイオン注入され、ＰＭＯＳ領域４４のＬＤＤ領域４４ｌｄｄが形成される。一方、第３レジスト層４３に覆われる半導体層１では、第１のイオン注入工程で硼素がＮＭＯＳ領域４５のＬＤＤ領域４５ｌｄｄを通過するようイオン注入が行われている。そして第２のイオン注入工程で燐は、ＮＭＯＳ領域４５のＬＤＤ領域４５ｌｄｄにイオン注入されるため、ＮＭＯＳ領域４５のＬＤＤ領域４５ｌｄｄが形成される。
【０１１８】
また、第１レジスト層４１に覆われているチャネル領域４４ｃとチャネル領域４５ｃは、第１のイオン注入工程、及び第２のイオン注入工程においても不純物イオンが注入されない状態で保たれている。
【０１１９】
以下、工程８以降の工程を実施形態３と同様に行うことで、図１４（ｃ）に示すＬＤＤ領域４４ｌｄｄ及びＬＤＤ領域４５ｌｄｄを有するＰＭＯＳトランジスタ８９、ＮＭＯＳトランジスタ９０を含むＣＭＯＳトランジスタ９１が形成される。そして、この製造方法を用いることで（実施形態２の効果）と同様の効果が得られる。また、本実施形態においても、（実施形態２の変形例）と同様の変形例を適用することができる。また、（実施形態３の変形例）と同様の変形例を適用することができる。
また、工程５と工程６の間で、第３レジスト層４３の厚さを減らすためのエッチングを行うことも望ましい。
【０１２０】
（実施形態１２：ＬＤＤ構造を含むＣＭＯＳトランジスタの第６の製造方法）
以下、実施形態１２として図１５（ａ）〜（ｃ）を用いてＬＤＤ構造を含む、ＣＭＯＳトランジスタの第６の製造方法を説明する。なお、本実施形態の基本的な構成は、実施形態２と共通するので、共通する部分については同一の符号を付してそれらの説明を省略する。ここで、実施形態２の工程４までは、同一の工程を用いることができるため工程５以降について説明を行う。
【０１２１】
まず、工程５として、図１５（ａ）に示されるように、第１のイオン注入工程を行う。第１のイオン注入条件としては、例えば硼素の加速エネルギーを調整して、硼素が第１レジスト層４１では阻止され、第２レジスト層４２で阻止されることで、ＮＭＯＳ領域４５のソース／ドレイン領域４５ｓｄ（図１５（ｂ）参照）への注入を阻止し、かつ第３レジスト層４３を通過し、ＰＭＯＳ領域４４のソース／ドレイン領域４４ｓｄにイオン注入がなされる条件で行われる。ドーズ量は、２×１０15ｃｍ-2程度の条件を用いることができる。そして、工程６として実施形態２の工程６と同様に半導体層１をエッチングする。
【０１２２】
次に、工程７として図１５（ｂ）に示すように、第２のイオン注入を行う。第２のイオン注入条件としては、例えば、燐の加速エネルギーを、第２レジスト層４２を通過してＮＭＯＳ領域４５のソース／ドレイン領域４５ｓｄへ注入され、かつＰＭＯＳ領域４４のソース／ドレイン領域４４ｓｄを透過することでイオン注入がなされない条件を用いる。ドーズ量としては例えば２×１０15ｃｍ-2程度の条件を用いることができる。
【０１２３】
第２レジスト層４２に覆われる半導体層１には、第２のイオン注入工程で燐がイオン注入され、ＮＭＯＳ領域４５のソース／ドレイン領域４５ｓｄが形成される。一方、第３レジスト層４３に覆われる半導体層１では、第１のイオン注入工程で硼素がＰＭＯＳ領域４４のソース／ドレイン領域４４ｓｄにイオンが注入されるようイオン注入が行われているため、ＰＭＯＳ領域４４のソース／ドレイン領域４４ｓｄが形成される。
【０１２４】
また、第１レジスト層４１に覆われているチャネル領域４４ｃとチャネル領域４５ｃは、第１のイオン注入工程、及び第２のイオン注入工程においても不純物イオンが注入されない状態で保たれている。
【０１２５】
以下、工程９として実施形態２における工程９と同様な工程を行うことで、図１５（ｃ）に示すＬＤＤ領域４４ｌｄｄ及びＬＤＤ領域４５ｌｄｄを有するＰＭＯＳトランジスタ８９、ＮＭＯＳトランジスタ９０を含むＣＭＯＳトランジスタ９１が形成される。そして、この製造方法を用いることで（実施形態２の効果）と同様の効果が得られる。また、本実施形態においても、（実施形態２の変形例）と同様の変形例を適用することができる。
また。本実施形態では、第１のイオン注入工程と第２のイオン注入の間に、素子分離のエッチングを行っているが、第２の注入工程のあとに、素子分離のエッチングを行ってもよい。
その際に、第１レジスト層４１がテーパー形状を有する場合、第１レジスト層４１のテーパー部分に注入された不純物領域を取り除くような加工処理を行うことが望ましい。
また、工程６と工程７の間で、第３レジスト層４３の厚さを減らすためのエッチングを行うことも望ましい。
【０１２６】
（実施形態１３：ＧＯＬＤ構造を含むＣＭＯＳトランジスタの第６の製造方法）
以下、実施形態１３として図１６（ａ）〜（ｃ）を用いてＧＯＬＤ構造を含む、ＣＭＯＳトランジスタの第６の製造方法を説明する。なお、本実施形態の基本的な構成は、実施形態２と共通するので、共通する部分については同一の符号を付してそれらの説明を省略する。ここで、実施形態２の工程４までは、同一の工程を用いることができるため工程５以降について説明を行う。
【０１２７】
まず、工程５として、図１６（ａ）に示されるように、第１のイオン注入工程を行う。第１のイオン注入条件としては、例えば硼素の加速エネルギーを調整して、硼素が第１レジスト層４１、第２レジスト層４２では阻止され、かつ第３レジスト層４３を通過し、ＰＭＯＳ領域４４のＬＤＤ領域４４ｌｄｄにイオン注入がなされる条件で行われる。ドーズ量は、１×１０12ｃｍ-2〜１×１０15ｃｍ-2程度の条件を用いることができる。
【０１２８】
次に、工程６として図１６（ｂ）に示すように、第２のイオン注入を行う。第２のイオン注入条件としては、例えば、燐の加速エネルギーを、第１レジスト層４１では阻止され、第２レジスト層４２を通過してＮＭＯＳ領域４５のＬＤＤ領域４５ｌｄｄへ注入され、かつＰＭＯＳ領域４４のＬＤＤ領域４４ｌｄｄを透過することでイオン注入がなされない条件を用いる。ドーズ量としては例えば１×１０12ｃｍ-2〜１×１０15ｃｍ-2程度の条件を用いることができる。
【０１２９】
第２レジスト層４２に覆われる半導体層１には、第２のイオン注入工程で燐がイオン注入され、ＮＭＯＳ領域４５のＬＤＤ領域４５ｌｄｄが形成される。一方、第３レジスト層４３に覆われる半導体層１では、第１のイオン注入工程で硼素がＰＭＯＳ領域４４のＬＤＤ領域４４ｌｄｄにイオンが注入されるようイオン注入が行われているため、ＰＭＯＳ領域４４のＬＤＤ領域４４ｌｄｄが形成される。また、第１レジスト層４１に覆われているチャネル領域４４ｃとチャネル領域４５ｃは、第１のイオン注入工程、及び第２のイオン注入工程においても不純物イオンが注入されない状態で保たれている。
【０１３０】
以下、実施形態３における工程８と同様な工程を行うことで、図１６（ｃ）に示すＬＤＤ領域４４ｌｄｄ及びＬＤＤ領域４５ｌｄｄを有するＰＭＯＳトランジスタ８９、ＮＭＯＳトランジスタ９０を含むＣＭＯＳトランジスタ９１が形成される。そして、この製造方法を用いることで（実施形態２の効果）と同様の効果が得られる。また、本実施形態においても、（実施形態２の変形例）と同様の変形例を適用することができる。また、（実施形態３の変形例）と同様の変形例を適用することができる。
また、工程５と工程６の間で、第３レジスト層４３の厚さを減らすためのエッチングを行うことも望ましい。
【０１３１】
（実施形態１４：電子機器への搭載例）
以下、実施形態１４として、図１８を参照して、上述したＣＭＯＳトランジスタ９１を含む電気光学装置１５０を搭載した電子機器について説明する。図１８（ａ）に、電気光学装置１５０を備えたモバイル型のパーソナルコンピュータの構成を示す。パーソナルコンピュータ２０００は、表示ユニットとしての電気光学装置１５０と本体部２０１０を備える。本体部２０１０には、電源スイッチ２００１及びキーボード２００２が設けられている。図１８（ｂ）に、電気光学装置１５０を備えた携帯電話機の構成を示す。携帯電話機３０００は、複数の操作ボタン３００１及びスクロールボタン３００２、並びに表示ユニットとしての電気光学装置１５０を備える。スクロールボタン３００２を操作することによって、電気光学装置１５０に表示される画面がスクロールされる。図１８（ｃ）に、電気光学装置１５０を適用した情報携帯端末（ＰＤＡ：Personal Digital Assistants）の構成を示す。情報携帯端末４０００は、複数の操作ボタン４００１及び電源スイッチ４００２、並びに表示ユニットとしての電気光学装置１５０を備える。電源スイッチ４００２を操作すると、住所録やスケジュール帳といった各種の情報が電気光学装置１５０に表示される。
【０１３２】
なお、電気光学装置１５０が搭載される電子機器としては、図１８に示すものの他、デジタルスチルカメラ、液晶テレビ、ビューファインダ型、モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルを備えた機器などなどが挙げられる。そして、これらの各種電子機器の表示部として、前述した電気光学装置１５０が適用可能である。
【図面の簡単な説明】
【０１３３】
【図１】実施形態１に係る電気光学装置の等価回路図。
【図２】（ａ）、（ｂ）は各々、実施形態１に係る液晶装置に用いられた素子基板の１ドットを拡大して示す平面図、及びそのＡ−Ａ’線に相当する位置で液晶装置を切断したときの断面図。
【図３】（ａ）〜（ｃ）ＣＭＯＳトランジスタの製造方法を示す工程断面図。
【図４】（ａ）〜（ｃ）ＣＭＯＳトランジスタの製造方法を示す工程断面図。
【図５】（ａ）〜（ｃ）ＣＭＯＳトランジスタの製造方法を示す工程断面図。
【図６】（ａ）〜（ｄ）ＧＯＬＤ構造を含む、ＣＭＯＳトランジスタの第１の製造方法を示す工程断面図。
【図７】（ａ）〜（ｄ）ＬＤＤ構造を含む、ＣＭＯＳトランジスタの第２の製造方法を示す工程断面図。
【図８】（ａ）〜（ｄ）ＧＯＬＤ構造を含む、ＣＭＯＳトランジスタの第２の製造方法を示す工程断面図。
【図９】（ａ）〜（ｄ）ＬＤＤ構造を含む、ＣＭＯＳトランジスタの第３の製造方法を示す工程断面図。
【図１０】（ａ）〜（ｄ）ＧＯＬＤ構造を含む、ＣＭＯＳトランジスタの第３の製造方法を示す工程断面図。
【図１１】（ａ）〜（ｄ）ＬＤＤ構造を含む、ＣＭＯＳトランジスタの第４の製造方法を示す工程断面図。
【図１２】（ａ）〜（ｄ）ＧＯＬＤ構造を含む、ＣＭＯＳトランジスタの第４の製造方法を示す工程断面図。
【図１３】（ａ）〜（ｄ）ＬＤＤ構造を含む、ＣＭＯＳトランジスタの第５の製造方法を示す工程断面図。
【図１４】（ａ）〜（ｄ）ＧＯＬＤ構造を含む、ＣＭＯＳトランジスタの第５の製造方法を示す工程断面図。
【図１５】（ａ）〜（ｄ）ＬＤＤ構造を含む、ＣＭＯＳトランジスタの第６の製造方法を示す工程断面図。
【図１６】（ａ）〜（ｄ）ＧＯＬＤ構造を含む、ＣＭＯＳトランジスタの第６の製造方法を示す工程断面図。
【図１７】（ａ）〜（ｄ）ＧＯＬＤ構造を含む、ＣＭＯＳトランジスタの第１の製造方法の変形例を示す工程断面図。
【図１８】（ａ）〜（ｃ）ＣＭＯＳトランジスタを含む電気光学装置を搭載した電子機器の斜視図。
【符号の説明】
【０１３４】
１…半導体層、１ａ…半導体層、１ｂ…チャネル領域、１ｃ…ソース側高濃度不純物領域、１ｄ…ドレイン側高濃度不純物領域、１ｅ…ソース側低濃度不純物領域、１ｆ…ドレイン側低濃度不純物領域、１ｇ…延設部分、１ｓ…ソース側延展部、１ｔ…ドレイン側延展部、２…ゲート絶縁層、３ａ…走査線、３ｂ…容量線、３ｇ…ゲート電極、４…第１層間絶縁層、５…第２層間絶縁層、６ａ…データ線、６ｂ…ドレイン電極、９ａ…画素電極、１０…基板、１１…配向膜、１２…下地保護層、３０…２段ハーフトーンマスク、３１…第１パターン、３２…第２パターン、３３…第３パターン、４１…第１レジスト層、４２…第２レジスト層、４３…第３レジスト層、４４…ＰＭＯＳ領域、４４ｃ…第１領域としてのチャネル領域、４４ｌｄｄ…第１（第２）ＬＤＤ領域及び第２領域（第３領域）としてのＬＤＤ領域、４４ｓｄ…ソース／ドレイン領域、４５…ＮＭＯＳ領域、４５ｃ…第１領域としてのチャネル領域、４５ｌｄｄ…第２（第１）ＬＤＤ領域及び第３領域（第２領域）としてのＬＤＤ領域、４５ｓｄ…ソース／ドレイン領域、４６…ゲート絶縁層、４７…Ｐ型ゲート電極、４８…Ｎ型ゲート電極、８９…第１トランジスタ（第２トランジスタ）としてのＰＭＯＳトランジスタ、９０…第２トランジスタ（第１トランジスタ）としてのＮＭＯＳトランジスタ、９１…ＣＭＯＳトランジスタ、９２…コンタクトホール、９３…走査線駆動回路、９４…コンタクトホール、９６…コンタクトホール、９８…蓄積容量、１００…素子基板、１０２…液晶層、１０４…対向基板、１０５…基板、１０６…遮光層、１０８…共通電極、１１０…配向膜、１５０…電気光学装置、２００…レジスト層、２０００…パーソナルコンピュータ、２００１…電源スイッチ、２００２…キーボード、２０１０…本体部、３０００…携帯電話機、３００１…操作ボタン、３００２…スクロールボタン、４０００…情報携帯端末、４００１…操作ボタン、４００２…電源スイッチ。
【図１】
2009021320.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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