(57)【要約】【課題】下層配線と上層配線とのビア導通性に優れ、信頼性が高い半導体装置を低廉なコストで提供することである。【解決手段】下層配線膜形成工程、該下層配線膜形成工程後に行われる上層絶縁膜形成工程、該上層絶縁膜形成工程後に行われるビアホール形成工程、該ビアホール形成工程によるビアホールに充填材を充填する充填工程、及び該充填工程後に行われる上層配線溝形成工程を具備する半導体装置の製造方法において、  前記充填材がメタルバリア性を有する材である。【選択図】図１６
2009038086.tif 000002
【特許請求の範囲】
【請求項１】
下層配線膜形成工程、該下層配線膜形成工程後に行われる上層絶縁膜形成工程、該上層絶縁膜形成工程後に行われるビアホール形成工程、該ビアホール形成工程によるビアホールに充填材を充填する充填工程、及び該充填工程後に行われる上層配線溝形成工程を具備する半導体装置の製造方法において、
前記充填材がメタルバリア性を有する材である
ことを特徴とする半導体装置の製造方法。
【請求項２】
充填材が構成元素としてＮを有する有機樹脂である
ことを特徴とする請求項１の半導体装置の製造方法。
【請求項３】
充填材がポリベンゾオキサゾール、ベンゾシクロブテン、ポリイミド、ボラジンシロキサンポリマーの群の中から選択される少なくとも一つである
ことを特徴とする請求項１又は請求溝２の半導体装置の製造方法。
【請求項４】
充填材が充填されるビアホールは、該ビアホールによって下層配線膜が露出するまでビアホール形成工程が行われる
ことを特徴とする請求項１〜請求項３いずれかの半導体装置の製造方法。
【請求項５】
絶縁膜が比誘電率２．４以下の絶縁膜である
ことを特徴とする請求項１〜請求項４いずれかの半導体装置の製造方法。
【請求項６】
ビアファースト・デュアルダマシン法による半導体装置の製造方法である
ことを特徴とする請求項１〜請求項５いずれかの半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。特に、半導体装置における下層配線膜と上層配線膜とを電気的に接続する技術に関する。
【背景技術】
【０００２】
半導体装置を高性能化する為、配線抵抗を下げ、そして配線間の絶縁材に、所謂、Ｌｏｗ−ｋ材の使用が必須となって来ている。このような観点から、配線材としてもＡｌからＣｕに変遷して来ている。そして、Ｌｏｗ−ｋ材も、加工上の取扱いが難しい有機樹脂が用いられ始めている。ここで、Ｌｏｗ−ｋ膜は、一般的には、比誘電率が２．４以下の絶縁膜である。そして、このような値の比誘電率の絶縁材を得ようとするならば、材料中に直径数ｎｍ以下の空孔を導入し、材料を低密度化する必要がある。ところが、このような低密度化された材料は、半導体装置製造プロセスで使用するプラズマや洗浄液によって、誘電率が上昇する悪影響を強く受ける。
【０００３】
ところで、半導体装置における下層配線と上層配線との電気的導通（以下、単に、導通とも言う。）を得る為の配線形成工程では、ビア導通歩留りが半導体装置の配線全体の歩留りを大きく左右する。従って、高歩留りとなるビア形成方法を開発することは重要な要素である。
【０００４】
このような観点から、シングルダマシン法と呼ばれる配線溝・ビアホール形成方法が用いられている。尚、シングルダマシン法は、配線層・ビア層の絶縁膜の成膜、反射防止膜およびフォトレジスト膜の成膜、ドライエッチングによる配線溝・ビアホール形成に必要なドライエッチングマスクを形成する為のフォトレジスト膜に対する露光・現像、ドライエッチングによる配線溝・ビアホール形成、ドライエッチング工程以前で用いたフォトレジスト膜および反射防止膜除去の為のアッシング、配線溝・ビアホールの内洗浄、配線溝・ビアホール内のバリアメタルスパッタおよびメタルシードスパッタ、配線溝・ビアホール内へのメッキ法によるメタルの埋め込み、メッキ法で成膜した余分なメタルを除去・平坦化するＣＭＰの各製造工程を、配線層およびビア層の各層ごとに行い、多層配線構造を形成する手法である。
【０００５】
しかしながら、この手法には、主に、二つの問題がある。一つは、各層ごとにバリアメタルスパッタおよびメタルシードスパッタ、配線溝・ビアホール内へのメッキ法によるメタルの埋め込み、メッキ法で成膜した余分なメタルの除去・平坦化の為のＣＭＰの各製造工程を経る必要が有り、製造工程の増加に伴う製造費用および製造時間の増加の問題である。もう一つは、配線層とビア層とを交互に形成する為、全ての露光工程で、下層配線（又は下層ビア）に対する露光マスクパターンの転写位置の合せズレが発生する恐れが有り、ビア導通歩留りの低下が起き易い。
【０００６】
このようなことから、例えば特開２０００４−３４２９７７号公報（特に、該公報における実施例２（第９−１１頁、第１０−１２図））では、ビアファースト・デュアルダマシン法と言う手法が提案されている。図１〜図５に、ビアファースト・デュアルダマシン法によるビアホール及び配線溝の形成工程が示される。すなわち、先ず、ドライエッチングによるビアホール形成工程（図１参照）では、下層配線（下層Ｃｕ配線３ａ，下層絶縁膜４ａ）上のメタルバリア絶縁膜５ａより上部またはメタルバリア絶縁膜５ａの中でドライエッチングを停止させる。そして、上層配線形成に用いる反射防止膜およびフォトレジスト膜がビアホール７ａ内に落ち込み、段差が生じることを防止する為、形成したビアホール７ａ内にビアフィル材８ａと呼ばれる犠牲材料を埋め込む（図２参照）。このビアフィル材８ａは、一般的には、取り除かれるので、材質が格別には選ばれないものの、アッシングで除去し易い材料が選択される。その後、上層配線溝９ａ形成用マスクパターンを転写する為の反射防止膜およびフォトレジスト膜を表面に成膜し、フォトレジスト膜に対する露光・現像工程を経て、ドライエッチングで上層絶縁膜６ａに上層配線溝９ａを形成する（図３参照）。この後、ビアフィル材８ａをアッシングによって除去する（図４参照）。そして、ビアホール７ａ底のメタルバリア絶縁膜５ａをドライエッチングすることにより、ビアホール７ａや配線溝９ａの形成が完了する（図５参照）。尚、図１〜図５中、１ａはＳｉ基板、２ａは下地絶縁膜である。
【０００７】
そして、この技術は、工程簡略化による製造費用と製造時間の軽減を、ある程度、実現できる。又、ビアホールを最初に形成し、その後、上層配線を形成する為の配線溝を形成するので、ビアホールと上層配線の位置の合せズレに伴うビアと上層配線の接触面積の低下を抑える事が出来る。この結果、該当箇所の接続不良による歩留り低下の改善が可能となり、この技術は一応の効果を奏している。
【特許文献１】特開２０００４−３４２９７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、近年、チップの微細化要求による配線の実効誘電率の低減を目的として、配線上面のメタルバリア絶縁膜の薄膜化が進んでいる。従って、配線上面のメタルバリア絶縁膜の薄膜化が進むと、基板全面で図１の如くにメタルバリア絶縁膜より上部またはメタルバリア絶縁膜中でドライエッチングを停止させることが困難になる。すなわち、図１〜図５の場合において、メタルバリア絶縁膜が薄くなった場合を、図６〜図９に示す。図６〜図９において、Ｓｉ基板を１ｂで、下地絶縁膜を２ｂで、下層Ｃｕ配線を３ｂで、下層絶縁膜を４ｂで、メタルバリア絶縁膜を５ｂで、上層絶縁膜を６ｂで、ビアホールを７ｂで、ビアフィル材を８ｂで、ビアホール底残渣物を８ｂ’で、上層配線溝を９ｂで記す。そして、仮に、図６〜図９に示される如く、ビアホール７ｂ形成におけるドライエッチング工程で、ビアホール７ｂが下層配線（下層Ｃｕ配線３ｂ，下層絶縁膜４ｂ）上のメタルバリア絶縁膜５ｂを突き抜け、下層Ｃｕ配線３ｂまで達すると、次工程のビアフィル材８ｂの埋め込み時に、図７に示される如く、下層Ｃｕ配線３ｂのメタルＣｕがビアフィル材８ｂ中に拡散するようになる。そして、このＣｕ拡散領域がビアホール底残渣物８ｂ’となる。そして、ドライエッチングによる上層配線溝９ｂ形成工程（図８参照）、アッシングによるビアフィル材８ｂ除去工程（図９参照）を経た後でも、図９に示される如く、ビアホール７ｂの底部にアッシングで除去され難いビアフィル材残渣物８ｂ’が残るようになる。その結果、下層Ｃｕ配線３ｂとビアとの間での導通性が低下し、品質低下・歩留低下を招く。又、基板から切り取るチップの収量を増加させる為の基板の大口径化の故に、加工深さの面内均一性が損なわれる傾向が有り、ビア導通性の一層の低下を招いている。
【０００９】
又、上層配線絶縁膜として、ドライエッチングによるプラズマダメージを受けやすい低誘電率材、所謂、空孔が多い多孔質性のＬｏｗ−ｋ材が用いられると、ビアフィル材埋め込み工程（図１１参照）、上層配線溝形成工程（図１２参照）、ビアフィル材除去工程（図１３参照）を経た後、図１４に示される下層配線上のメタルバリア絶縁膜５ｃのドライエッチング工程で、上層配線下面の絶縁膜部分の性能がプラズマダメージによって劣化し、上下配線間の絶縁信頼性の低下が起きる。尚、図１０〜図１４は、図１〜図５において、上層配線絶縁膜６ｃが多孔質性Ｌｏｗ−ｋ材で構成された場合を説明するものである。尚、図１０〜図１４中、Ｓｉ基板を１ｃで、下地絶縁膜を２ｃで、下層Ｃｕ配線を３ｃで、下層絶縁膜を４ｃで、メタルバリア絶縁膜を５ｃで、上層絶縁膜（上層低誘電率絶縁膜）を６ｃで、ビアホールを７ｃで、ビアフィル材を８ｃで、上層配線溝を９ｃで、上層配線下面プラズマダメージ（プラズマによる上層配線下面の絶縁膜部分の性能劣化部分）を１０ｃで記す。
【００１０】
従って、本発明が解決しようとする課題は、下層配線と上層配線とのビア導通性に優れ、信頼性が高い半導体装置を低廉なコストで提供することである。
【課題を解決するための手段】
【００１１】
前記の課題は、下層配線膜形成工程、該下層配線膜形成工程後に行われる上層絶縁膜形成工程、該上層絶縁膜形成工程後に行われるビアホール形成工程、該ビアホール形成工程によるビアホールに充填材を充填する充填工程、及び該充填工程後に行われる上層配線溝形成工程を具備する半導体装置の製造方法において、
前記充填材がメタルバリア性を有する材である
ことを特徴とする半導体装置の製造方法によって解決される。
【発明の効果】
【００１２】
ビアホール形成工程においてビアホールが下層配線上のメタルバリア絶縁膜を突き抜けて下層配線まで達した場合でも、ビアホール底部のビアフィル材中へのメタルの拡散が抑制される。この結果、ビアフィル材除去を目的としたアッシング工程の完了後に残るビアフィル材残渣が低減し、ビア導通性が向上する。その結果、信頼性が高い半導体装置が簡単に、かつ、低廉なコストで得られるようになる。
【発明を実施するための最良の形態】
【００１３】
本発明は、半導体装置の製造方法である。特に、下層配線膜形成工程、該下層配線膜形成工程後に行われる上層絶縁膜形成工程、該上層絶縁膜形成工程後に行われるビアホール形成工程、該ビアホール形成工程によるビアホールに充填材を充填する充填工程、及び該充填工程後に行われる上層配線溝形成工程を具備する半導体装置の製造方法である。そして、ビアファースト・デュアルダマシン法による半導体装置の製造方法である。前記ビアホール形成工程は、形成されるビアホールによって下層配線が露出するまで行われることが好ましい。これによって、例えばメタルバリア絶縁膜が完全に取り除かれ、メタルバリア絶縁膜による抵抗上昇が防止される。本発明にあっては、前記充填工程において、充填材に、特に、メタルバリア性（材料中にメタル（特に、Ｃｕ）の拡散を防止する性能）を有する材を用いることである。このメタルバリア性を有する材は、好ましくは有機樹脂である。中でも、構成元素としてＮを有する有機樹脂である。特に、ポリベンゾオキサゾール、ベンゾシクロブテン、ポリイミド、ボラジンシロキサンポリマーの群の中から選択される少なくとも一つである。そして、充填材にメタルバリア性を有する材を用いることによって、ビアホール形成工程においてビアホールが下層配線上の薄いメタルバリア絶縁膜を突き抜けて下層配線まで達した場合でも、ビアホール底部のビアフィル材中にメタル（Ｃｕ）の拡散が抑制される。この結果、ビアフィル材除去を目的としたアッシング工程の完了後に残るビアフィル材残渣が低減し、ビア導通性が向上する。又、本発明にあっては、絶縁膜、特に、ビアホールが構成されることになる上層絶縁膜は、好ましくは、比誘電率２．４以下（下限値に格別な制約はないが、例えば１．５以上。）の絶縁膜材料（所謂、多孔性材料（Ｌｏｗ−ｋ材料））が用いられる。すなわち、上層配線層の絶縁膜材料としてプラズマダメージを受けやすい低誘電率材料、所謂、多孔性材料（Ｌｏｗ−ｋ材料）を用いた場合、ビアホール形成におけるドライエッチング工程で、意図的に、下層配線上面のメタルバリア絶縁膜を突き抜き、ビアホールの底にメタルを露出させ、ビアホールにメタルメタルバリア性を有するビアフィル材を埋め込めば、メタルの拡散による残渣物の残留を抑制できる。そして、配線溝形成後、ビアホール内のメタルバリア性を有するビアフィル材をアッシングで除去し、再度、ビアホールの底のメタルを露出させることで高歩留にビアホール部が形成される。そして、このようにした場合、図１３〜図１４の間で実施されるドライエッチング工程が不要となる。従って、図１４で示した上層配線溝下面が受けるプラズマダメージが低減され、上下層配線間の絶縁信頼性が向上する。更に、この方法は、図４〜図５の間で実施される上層配線溝下面をマスクとしたドライエッチングと比較して、下層配線上のメタルバリア絶縁膜をフォトレジストマスクでドライエッチングする為、ビアホール底の加工形状が良好となり、ビア導通歩留りを向上させる効果も有る。更には、従来のビアファースト・デュアルダマシン法で配線溝およびビアホールを形成する際に要する製造工程数、製造時間を増やすことなく、ビア導通歩留りが向上する。又、上下配線間の絶縁信頼性が向上する。
【００１４】
以下、本発明について、更に詳しく説明する。
【００１５】
図１５〜図１８は本発明の第１実施形態を説明する為の半導体装置製造工程図である。
【００１６】
各図中、１ｄはＳｉ基板、２ｄは下地絶縁膜、３ｄは下層Ｃｕ配線、４ｄは下層絶縁膜、５ｄはメタルバリア絶縁膜、６ｄは上層絶縁膜、７ｄはビアホール、８ｄはメタル（Ｃｕ）バリア性を有するビアフィル材、９ｄは上層配線溝である。そして、下層Ｃｕ配線３ｄと下層絶縁膜４ｄとによって下層配線層が構成され、上層配線溝９ｄに充填された導体（Ｃｕ）と上層絶縁膜６ｄとによって上層配線層が構成され、ビアホール７ｄに充填された導体（Ｃｕ）によって下層Ｃｕ配線３ｄと上層Ｃｕ配線とが導通される。このような配線構造は、ビアフィル材８ｄの材質の点を除けば、基本的には、多くの点で公知であるから、詳細な説明は省略される。
【００１７】
先ず、図１５に示される如く、下層配線層（下層Ｃｕ配線３ｄ，下層絶縁膜４ｄ）の上にメタルバリア絶縁膜５ｄを設け、更にメタルバリア絶縁膜５ｄの上に上層絶縁膜６ｄを設けた後、ビアホール７ｄを形成する。すなわち、ビアホール７ｄ形成におけるドライエッチング工程（ビアホール形成工程）において、下層Ｃｕ配線３ｄ上面のメタルバリア絶縁膜５ｄを突き抜け、ビアホール７ｄの底から下層Ｃｕ配線３ｄのメタル（Ｃｕ）が露出するまでドライエッチングを続行する。
【００１８】
この後、図１６に示される如く、形成されたビアホール７ｄ内にメタル（Ｃｕ）バリア性を有するビアフィル材８ｄを埋め込む。この後、上層配線溝形成用マスクパターンを転写する為の反射防止膜およびフォトレジスト膜を表面に成膜し、フォトレジスト膜に対する露光・現像工程を経て、ドライエッチングにより上層配線溝９ｄを形成する（図１７参照）。
【００１９】
この後、図１８に示される如く、ビアホール７ｄ内のメタルバリア性を有するビアフィル材８ｄをアッシングによって除去する。これによって、ビアホール７ｄの底からメタル（下層Ｃｕ配線３ｄのＣｕ）が露出するようになる。
【００２０】
そして、上記のように行った場合、図９に示されたビア底のアッシング残渣８ｂ’が抑制される。この結果、従来のビアフィル材を用いたビアファースト・デュアルダマシン法による製造方法と比較してビア導通性が向上する。又、図１３〜図１４の間で実施されるドライエッチング工程が不要となる為、図１４に示された上層配線溝下面が受けるプラズマダメージが低減される。
【００２１】
図１９〜図２２は本発明の第２実施形態を説明する為の半導体装置製造工程図である。
【００２２】
各図中、１ｆはＳｉ基板、２ｆは下地絶縁膜、３ｆは下層Ｃｕ配線、４ｆは下層絶縁膜、５ｆはメタルバリア絶縁膜、６ｆは上層低誘電率絶縁膜（Ｌｏｗ−ｋ膜：多孔質膜）、７ｆはビアホール、８ｆはメタル（Ｃｕ）バリア性を有するビアフィル材、９ｆは上層配線溝である。そして、本実施形態にあっては、前記実施形態における上層絶縁膜６ｄを上層低誘電率絶縁膜（Ｌｏｗ−ｋ膜：多孔質膜）６ｆに置き換えたものであるから、詳細な説明は省略される。
【００２３】
以下、図２３〜図２７を用いて、更に具体的な第１実施例を説明する。すなわち、従来のビアファースト・デュアルダマシン法において、ビアフィル材にポリベンゾオキサゾールを基材とする材（Ｃｕバリア性を有するビアフィル材）を用いた場合で説明する。
【００２４】
直径３００ｍｍのＳｉ基板１ｅ上に、プラズマＣＶＤ法により、１００ｎｍ厚のＳｉＯ２膜（絶縁膜）を設けた。このＳｉＯ２膜上に、後のドライエッチングによる配線溝形成時のエッチングストッパ絶縁膜として、プラズマＣＶＤ法により、３０ｎｍ厚のＳｉＣＮ膜２ｅを設けた。このＳｉＣＮ膜２ｅ上に、下層配線の配線層絶縁膜として、膜内に空孔を導入した比誘電率２．３のメチルシルセスキオキサン（ＭＳＱ：MethlSises-Quioxane）型低誘電率絶縁膜４ｅを設けた。尚、このＭＳＱ絶縁膜４ｅは、厚さが１５０ｎｍであり、塗布・焼成手段により設けられたものである。このＭＳＱ絶縁膜４ｅの上に、後のＣＭＰ工程で一定膜厚を除去することになるＣＭＰキャップ絶縁膜として、プラズマＣＶＤ法により、６０ｎｍ厚のＳｉＯ２膜（絶縁膜）を設けた。そして、下層配線溝形成用マスクパターンを転写する為の６０ｎｍ厚の反射防止膜および２５０ｎｍ厚のフォトレジスト膜を設け、フォトレジスト膜に対する露光・現像処理を施した。そして、ドライエッチングにより、反射防止膜、ＣＭＰキャップ絶縁膜、配線層絶縁膜、エッチングストッパー絶縁膜をエッチングした。次に、表面に残ったフォトレジスト膜および反射防止膜をアッシングで除去し、更に配線溝内の残渣物を洗浄により除去し、下層配線の配線溝形成を完了させた。
【００２５】
次に、配線溝の下面および側面、そしてドライエッチングされていない平坦部上に、バリアメタルとして、ＴａＮ膜及びＴａ膜をスパッタ法により設けた。尚、バリアメタルの堆積膜厚は、ＴａＮ膜及びＴａ膜を併せて、配線溝の下面では２０ｎｍ、側面では１０ｎｍ、ドライエッチングされていない平坦部では２０ｎｍであった。更に、配線溝の下面および側面、そしてドライエッチングされていない平坦部上に、Ｃｕ電解めっき用のシードとして、Ｃｕシード膜をスパッタ法により堆積させた。尚、このＣｕシード堆積膜の厚さは、配線溝の下面では６０ｎｍ、側面では３０ｎｍ、ドライエッチングされていない平坦部では６０ｎｍであった。この後、電解めっき法により、配線溝内へＣｕを埋め込み、ドライエッチングされていない平坦部上で８００ｎｍの膜厚になるまで堆積させた。この後、めっき法で成膜した余分なＣｕをＣＭＰにより除去・平坦化した。そして、平坦部においてＴａＮ及びＴａ併せて２０ｎｍ堆積させたバリアメタルを除去・平坦化し、６０ｎｍ堆積させたＣＭＰキャップ絶縁膜が３０ｎｍになった時点でＣＭＰを完了させた。そして、Ｃｕが他の絶縁膜中に拡散することを防止する為、メタルバリア絶縁膜として、プラズマＣＶＤ法により、Ｃｕバリア性能が高いＳｉＣＮ絶縁膜５ｅを３０ｎｍ堆積させた。この後、ビア層の絶縁膜６ｅとして膜内に空孔を導入した比誘電率２．３のメチルシルセスキオキサン（ＭＳＱ：MethlSises-Quioxane）型低誘電率絶縁膜を設けた。尚、このＭＳＱ絶縁膜６ｅは、厚さが１５０ｎｍであり、塗布・焼成手段により設けられたものである。そして、後に形成される上層配線溝下面のドライエッチングストッパー膜として、プラズマＣＶＤ法により、ＳｉＣＮ膜を３０ｎｍ堆積させた。尚、ビア層と上層配線層の中間に位置するこの機能膜を、今後は、中間エッチングストッパー絶縁膜７ｅと呼ぶ。更に、上層配線の配線層絶縁膜８ｅとして、膜内に空孔を導入した比誘電率２．３のメチルシルセスキオキサン（ＭＳＱ：MethlSises-Quioxane）型低誘電率絶縁膜を設けた。尚、このＭＳＱ絶縁膜８ｅは、厚さが１５０ｎｍであり、塗布・焼成手段により設けられたものである。そして、後のＣＭＰ工程で一定膜厚を除去することになるＣＭＰキャップ絶縁膜９ｅとして、プラズマＣＶＤ法により、１００ｎｍ厚のＳｉＯ２膜（絶縁膜）を設けた。更に、ビアホール形成用マスクパターンを転写する為の反射防止膜を６０ｎｍ、又、フォトレジスト膜を２５０ｎｍ表面に成膜し、フォトレジスト膜に対する露光・現像処理を実施した。そして、ドライエッチングにより、反射防止膜、上層配線ＣＭＰキャップ絶縁膜、上層配線の配線層絶縁膜、中間エッチングストッパー絶縁膜、ビア層絶縁膜をエッチングし、下層配線上面のメタルバリア絶縁膜中でエッチングを完了させた。
【００２６】
この時点で断面観察をした結果、直径３００ｍｍウェハの面内中央部付近に位置するビアホール１０ｅは、下層配線上面のメタルバリア絶縁膜５ｅ中でエッチングが停止していたが、ウェハの面内外周部付近に位置するビアホール１０ｅは、下層配線上面のメタルバリア絶縁膜５ｅ中でエッチングが停止しておらず、その下のＣｕ膜３ｅまでエッチングが達しており、ビアホール１０ｅの底に下層Ｃｕ配線３ｅが露出している状態となっていた。更に、表面に残ったフォトレジスト膜、及び反射防止膜をアッシングで除去し、ビアホール１０ｅ内の残渣物を洗浄により除去した。この工程が完了した段階のウェハの面内中央部付近の断面図が図２３に示される。
【００２７】
ここで、形成されたビアホール１０ｅ内に、ビアフィル材１１ｅとしてＣｕバリア性を有するビアフィル材を埋め込んだ（図２４参照）。
【００２８】
この後、上層配線溝形成用マスクパターンを転写する為の反射防止膜を６０ｎｍ、又、フォトレジスト膜を２５０ｎｍ成膜した。そして、フォトレジスト膜に対する露光・現像工程を経て、ドライエッチングにより、反射防止膜、上層配線のＣＭＰキャップ絶縁膜９ｅ、上層配線の配線層絶縁膜８ｅ、中間エッチングストッパー絶縁膜７ｅをエッチングした（図２５参照）。
【００２９】
そして、表面に残ったフォトレジスト膜、反射防止膜、及びビアホール内のメタルバリア性を有するビアフィル材１１ｅを、アッシングで除去し、更に配線溝内の残渣物を洗浄により除去した（図２６参照）。
【００３０】
この後、中間エッチングストッパー絶縁膜７ｅをエッチングマスクとして、ドライエッチングにより、ビアホール底に残ったメタルバリア絶縁膜５ｅをエッチングし、残渣物を洗浄によって除去した。このようにして、デュアルダマシンの配線溝１２ｅ、及び底部にＣｕが露出したビアホール１０ｅを形成した（図２７参照）。
【００３１】
そして、配線溝１２ｅ及びビアホール１０ｅの下面・側面、そしてドライエッチングされていない平坦部上に、バリアメタルとして、ＴａＮ及びＴａをスパッタ法により堆積させた。尚、バリアメタルの堆積膜厚は、ＴａＮ膜およびＴａ膜を併せて、配線溝とビアホールの下面では２０ｎｍ、側面では１０ｎｍ、ドライエッチングされていない平坦部では２０ｎｍであった。更に、配線溝とビアホールの下面・側面、そしてドライエッチングされていない平坦部上に、Ｃｕ電解めっき用のシードとしてＣｕシード膜をスパッタ法にて堆積させた。尚、Ｃｕシード堆積膜厚は、配線溝とビアホールの下面では６０ｎｍ、側面では３０ｎｍ、ドライエッチングされていない平坦部では６０ｎｍであった。そして、電解めっき法により配線溝およびビアホール内にＣｕを埋め込み、ドライエッチングされていない平坦部では８００ｎｍの膜厚になるまで堆積させた。そして、めっき法で成膜した余分なＣｕをＣＭＰにて除去・平坦化した。この後、平坦部にＴａＮ及びＴａ併せて２０ｎｍ堆積させたバリアメタル膜を除去・平坦化した。そして、最初に１００ｎｍ堆積させたＣＭＰキャップ絶縁膜が３０ｎｍになった時点でＣＭＰを完了させた。尚、Ｃｕが他の絶縁膜中に拡散することを防止する為、メタルバリア絶縁膜として、プラズマＣＶＤ法により、Ｃｕバリア性能が高いＳｉＣＮ絶縁膜を３０ｎｍ堆積させた。又、保護層として、プラズマＣＶＤ法により、ＳｉＯ２膜を５００ｎｍ堆積させ、半導体装置を得た。
【００３２】
そして、電気特性を測定する為、上記の製法により、ビアチェーンと呼ばれるテスト構造を構成した(試料１ａ)。尚、ビアチェーンは、上層配線と下層配線とをビアを介して直列的に接続したテスト構造であり、複数個のビアに対して電気的不導通の有無を効率良く把握できる。尚、図２８は試料１ａのビアチェーン部の断面図、図２９は試料１ａのビアチェーン部を基板に対して垂直に見た上面図である。各下層配線（図２９の１ｋ）の配線幅は１０μｍ、各上層配線（図２９の２ｋ）の配線幅は１０μｍ、各ビアホール（図２９の３ｋ）の直径は１１０ｎｍ、各ビアホール（図２９の３ｋ）の間隔（図２９のＬＶ）は１３μｍ、各下層配線（図２９の１ｋ）の配線長は１５μｍ、各上層配線（図２９の２ｋ）の配線長（図２９のＬＬ）は１５μｍ、各下層配線（図２９の１ｋ）の配線幅（図２９のＷＬ）は１０μｍ、各上層配線（図２９の２ｋ）の配線長幅（図２９のＷＵ）は１０μｍである。試料１ａの一組のビアチェーンの総ビア数は１０個である。比較の為、本発明が提案したメタルバリア性を有するビアフィル材の代わりに、従来のメタルバリア性を持たないビアフィル材（日産化学工業株式会社製、商品名ＧＦ４３）を用いて同様に作成した試料（試料２ａ）を試作した。
【００３３】
図３０は試料１ａのビアチェーンの電気抵抗測定結果を累積確率でグラフ化したものである。測定素子数はウェハ面内均一に配置した６４素子である。図３０中のBefore Annealingで示したプロットは、試料完成直後に電気抵抗測定した結果であり、一方、After Annealingで示したプロットは、最初の電気抵抗測定完了後、同試料を窒素雰囲気中にて３００℃の温度で１６８時間アニール処理を行った後、再度、同一ビアチェーンの電気抵抗測定を行った結果である。図３０では、Before
AnnealingとAfter Annealingのプロットが殆ど重なっていることから、試料１ａを窒素雰囲気中にて３００℃の温度で１６８時間アニール処理を行うことによる電気抵抗の変化が殆ど無いことが判る。
【００３４】
これに対して、図３１は、試料２ａに対するビアチェーンの電気抵抗測定結果を累積確率でグラフ化したものである。尚、グラフ作成のルールは図３０の場合と同じである。
【００３５】
図３０と図３１との比較から、試料１ａは試料２ａと比較して、完成品の初期良品歩留りが良く、熱加速によるビアに対する信頼性試験の結果も良好なことが判る。すなわち、本発明の如く、メタルバリア性を有するビアフィル材を用いると、エッチング工程のバラツキによって、メタルバリア絶縁膜中でエッチングが停止せず、その下の配線層までエッチングされてしまったウェハの面内外周部付近に位置するビアの歩留が改善されていることが判る。
【００３６】
次に、図３２〜図３５を用いて第２実施例を説明する。本実施例は、従来のビアファースト・デュアルダマシン法におけるビアホール部のエッチングにおいて、エッチングを下層配線まで行ってしまう工程と、メタルバリア性を有するビアフィル材としてポリベンゾオキサゾールを基材とする材料を用いたビアフィル工程とを含む場合の実施例である。
【００３７】
ビアホール形成用のフォトレジスト膜に対する露光・現像工程までは上記第１実施例と同一なので省略し、その後の工程を説明する。ドライエッチングにより、反射防止膜、上層配線ＣＭＰキャップ絶縁膜、上層配線の配線層低誘電率絶縁膜、中間エッチングストッパー絶縁膜、ビア層低誘電率絶縁膜、下層配線上面のメタルバリア絶縁膜をその下面までエッチングし、更に表面に残ったフォトレジスト膜、及び反射防止膜をアッシングで除去し、ビアホール内の残渣物を洗浄により除去した。この工程が完了した段階の断面図を図３２に示した。図３２のビアホール１０ｇから下層Ｃｕ配線３ｇ上面のＣｕが露出している。
【００３８】
この後、形成されたビアホール１０ｇ内にメタルバリア性を有するビアフィル材１１ｇを埋め込んだ（図３３参照）。
【００３９】
そして、上層配線溝形成用マスクパターンを転写する為の反射防止膜を６０ｎｍ、更にフォトレジスト膜を２５０ｎｍ表面に成膜し、この後、フォトレジスト膜に対する露光・現像工程を経、この後で反射防止膜、上層配線のＣＭＰキャップ絶縁膜９ｇ、上層配線の配線層低誘電率絶縁膜８ｇ、中間エッチングストッパー絶縁膜７ｇに対してドライエッチングを行った（図３４参照）。尚、図３４における中間エッチングストッパー絶縁膜７ｇのエッチングは、中間エッチングストッパー絶縁膜７ｇの上部、又は中間エッチングストッパー絶縁膜７ｇの膜中でエッチングを停止させた。
【００４０】
そして、表面に残ったフォトレジスト膜、反射防止膜、及びビアホール内のメタルバリア性を有するビアフィル材１１ｇをアッシングで除去し、更にビアホール１０ｇ内および上層配線溝１２ｇ内の残渣物を洗浄により除去し、デュアルダマシンの配線溝１２ｇ及びビアホール１０ｇ形成を完了させた（図３５参照）。尚、この段階で、既に、図３５のビアホール１０ｇから下層Ｃｕ配線３ｇ上面のＣｕが露出している為、第１実施例の図２６と図２７との間で行ったメタルバリア絶縁膜５ｅのドライエッチング工程は不要である。続く工程は第１実施例と同一なので省略する。
【００４１】
尚、本発明の特長を把握する為の比較用試料は、第１実施例で用いたビアチェーン構造であり、製法が同一であり、ビアフィル材料がポリベンゾオキサゾール（試料１ｂ）と日産化学工業株式会社製の商品名ＧＦ４３（試料２ｂ）との違いである。
【００４２】
図３６は、第２実施例の試料１ｂにおいて上下配線層に形成した電極を用い、上下配線層間の電流電圧特性をグラフ化したものである。素子の個数は６４素子である。一方、図３７は第１実施例で用いた比較用試料の結果である。図３６と図３７との比較から、本発明による上下配線層間の絶縁性向上が確認できた。
【００４３】
以上、上記実施例では、低誘電率絶縁材料としてポーラスＮＳＱを使用したが、本発明は、絶縁材料の製法を選ばず、比誘電率が２．４以下の塗布型のみならず、ＣＶＤ型の絶縁膜であっても、本発明の効果が十分に発揮される。更に、ＣＭＰキャップ絶縁膜および中間エッチングストッパー絶縁膜を用いた構造を用いて説明したが、ビアファースト・デュアルダマシン法によるビアホール形成前の積層膜構造として、図３８の如きのＣＭＰキャップ絶縁膜が無い構造、図３９の如きの中間エッチングストッパー絶縁膜が無い構造、図４０の如きの中間エッチングストッパー絶縁膜を設けず、ビア層絶縁膜７ｊと上層配線層絶縁膜８ｊとを異種にした構造の場合にも適用される。更には、これらの組み合わせによって得られる構造の場合にも適用される。尚、図３９や図４０の如く、中間エッチングストッパー絶縁膜を設けない構造であれば、より低い実効誘電率を有する配線構造が形成できる。又、本発明は、上記各実施例に限定されず、本発明の技術思想の範囲内において、各実施例は適宜変更され得ることは明らかである。
【図面の簡単な説明】
【００４４】
【図１】先行技術になる半導体装置の製造工程図
【図２】先行技術になる半導体装置の製造工程図
【図３】先行技術になる半導体装置の製造工程図
【図４】先行技術になる半導体装置の製造工程図
【図５】先行技術になる半導体装置の製造工程図
【図６】先行技術になる半導体装置の製造工程図
【図７】先行技術になる半導体装置の製造工程図
【図８】先行技術になる半導体装置の製造工程図
【図９】先行技術になる半導体装置の製造工程図
【図１０】先行技術になる半導体装置の製造工程図
【図１１】先行技術になる半導体装置の製造工程図
【図１２】先行技術になる半導体装置の製造工程図
【図１３】先行技術になる半導体装置の製造工程図
【図１４】先行技術になる半導体装置の製造工程図
【図１５】本発明になる半導体装置の製造工程図
【図１６】本発明になる半導体装置の製造工程図
【図１７】本発明になる半導体装置の製造工程図
【図１８】本発明になる半導体装置の製造工程図
【図１９】本発明になる半導体装置の製造工程図
【図２０】本発明になる半導体装置の製造工程図
【図２１】本発明になる半導体装置の製造工程図
【図２２】本発明になる半導体装置の製造工程図
【図２３】本発明になる半導体装置の製造工程図
【図２４】本発明になる半導体装置の製造工程図
【図２５】本発明になる半導体装置の製造工程図
【図２６】本発明になる半導体装置の製造工程図
【図２７】本発明になる半導体装置の製造工程図
【図２８】本発明になる半導体装置の断面図
【図２９】本発明になる半導体装置の平面図
【図３０】本発明になる半導体装置の特長を示すグラフ
【図３１】本発明になる半導体装置の特長を示すグラフ
【図３２】本発明になる半導体装置の製造工程図
【図３３】本発明になる半導体装置の製造工程図
【図３４】本発明になる半導体装置の製造工程図
【図３５】本発明になる半導体装置の製造工程図
【図３６】本発明になる半導体装置の特長を示すグラフ
【図３７】本発明になる半導体装置の特長を示すグラフ
【図３８】本発明になる半導体装置の断面図
【図３９】本発明になる半導体装置の断面図
【図４０】本発明になる半導体装置の断面図
【符号の説明】
【００４５】
３ｄ，３ｅ，３ｆ，３ｇ        下層Ｃｕ配線
４ｄ，４ｅ，４ｆ，４ｇ        下層絶縁膜
５ｄ，５ｅ，５ｆ，５ｇ        メタルバリア絶縁膜
６ｄ，６ｅ，６ｆ，６ｇ        上層絶縁膜
７ｄ，７ｅ，７ｆ，７ｇ        ビアホール
８ｄ，８ｅ，８ｆ，８ｇ        メタルバリア性を有するビアフィル材
９ｄ，９ｅ，９ｆ，９ｇ        上層配線溝
特許出願人  次世代半導体材料技術研究組合
代  理  人      宇    高      克    己
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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