(57)【要約】【課題】リソグラフィー工程を削減して、製造コストを約４％、削減する。リセス部に対してソース／ドレイン領域を自己整合的に形成して、トランジスタのＶt（閾値電圧）、Ｉon（オン電流）等の特性バラツキを低減する。【解決手段】（１）第１マスクを設ける工程と、（２）第１マスクをマスクに用いて不純物を注入することにより不純物拡散領域を形成する工程と、（３）全面に第２マスクを堆積させる工程と、（４）エッチバックを行って第２マスクを残留させると共に、不純物拡散領域の一部を露出させる工程と、（５）第１及び第２マスクをマスクに用いてエッチングを行い、半導体基板内に溝部を形成する工程と、（６）第１及び第２マスクをマスクに用いて、溝部内に不純物を注入する工程と、（７）ゲート絶縁膜を形成する工程と、（８）ゲート電極を形成する工程と、を有する。【選択図】図７
2009141260.tif 000002
【特許請求の範囲】
【請求項１】
（１）半導体基板上に、所定のパターンを有する第１マスクを設ける工程と、
（２）前記第１マスクをマスクに用いて前記半導体基板内に不純物を注入することにより不純物拡散領域を形成する工程と、
（３）全面に第２マスクを堆積させる工程と、
（４）エッチバックを行うことにより前記第１マスクの側面に第２マスクを残留させると共に、前記不純物拡散領域の一部を露出させる工程と、
（５）前記第１及び第２マスクをマスクに用いて前記半導体基板のエッチングを行うことにより、前記半導体基板内に溝部及び前記溝部を挟んだ両側に前記不純物拡散領域から構成されるソース／ドレイン領域を形成する工程と、
（６）前記第１及び第２マスクをマスクに用いて前記溝部内に不純物を注入した後、前記第１及び第２マスクを除去する工程と、
（７）前記溝部の内壁上にゲート絶縁膜を形成する工程と、
（８）前記溝部内を埋め込むようにゲート電極を形成する工程と、
を有することを特徴とするリセスチャネル型トランジスタを備えた半導体装置の製造方法。
【請求項２】
前記工程（５）において、
深さ５０〜２００ｎｍの前記溝部を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記工程（６）において、
前記不純物としてＢを注入エネルギー５〜１５ｋｅＶ、ドーズ量１×１０12〜５×１０13／ｃｍ2の条件、又は前記不純物としてＢＦ2を注入エネルギー１０〜５０ｋｅＶ、ドーズ量１×１０12〜５×１０13／ｃｍ2の条件で注入することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記工程（８）は、
（９）前記溝部内を埋め込むように導電性ポリシリコン領域を形成する工程と、
（１０）前記導電性ポリシリコン領域上に金属層を形成する工程と、
を有し、
前記ゲート電極として、前記導電性ポリシリコン領域及び金属層からなるゲート電極を形成することを特徴とする請求項１〜３の何れか１項に記載の半導体装置の製造方法。
【請求項５】
前記工程（９）において、
ＤＯＰＯＳ（Ｄｏｐｅｄ  Ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ  Ｓｉｌｉｃｏｎ）法により前記導電性ポリシリコン領域を形成することを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記工程（８）の後に更に、
（１１）全面に層間絶縁膜を形成する工程と、
（１２）前記層間絶縁膜内を、前記ソース／ドレイン領域まで貫通するようにコンタクトプラグを形成する工程と、
（１３）前記コンタクトプラグに電気的に接続するようにキャパシタを形成する工程と、
を有することを特徴とする請求項１〜５の何れか１項に記載の半導体装置の製造方法。
【請求項７】
前記工程（１２）において、前記コンタクトプラグとして不純物を含有する導電性ポリシリコンから構成されるコンタクトプラグを形成し、
前記工程（１２）の後に更に、
（１４）熱処理を行うことにより、前記導電性ポリシリコン中の不純物を前記ソース／ドレイン領域中まで拡散させる工程を有することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
請求項１〜７の何れか１項に記載の半導体装置の製造方法によって製造されたことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、リセスチャネル型トランジスタを備えた半導体装置の製造方法及び、この半導体装置の製造方法によって製造した半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭセル等の半導体装置の微細化に伴い、トランジスタの短チャネル効果を抑制するために、リセスチャネル型トランジスタが考案されている。このリセスチャネル型トランジスタは、半導体基板内に設けられた溝部内にゲート絶縁膜及びゲート電極を有する。そして、このゲート電極を挟んだ両側の半導体基板表面側にソース／ドレイン領域が設けられている。特許文献１及び非特許文献１には、このリセスチャネル型トランジスタが開示されている。
【０００３】
このリセスチャネル型トランジスタを製造する代表的な製造方法を図２〜４に示す。ます、Ｐ型Ｓｉ基板１上にＳＴＩ技術により深さ約３００ｎｍの素子分離領域２を形成する。この後、熱酸化法によりＰ型Ｓｉ基板１の表面に約２０ｎｍのパッド酸化膜３を形成した後、ＣＶＤ法によりパッド酸化膜３上にシリコン窒化膜を約１００ｎｍ、形成する。この後、リソグラフィー技術を用いてフォトレジスト５をパターニングして、リセス部（溝部）を設ける位置に開口を有するレジストパターンを形成する。次に、このレジストパターンをマスクに用いてドライエッチングによりシリコン窒化膜のマスクパターン４を形成する（図２（ａ））。
【０００４】
この後、アッシング工程によりレジストパターンを除去する。次に、この状態でシリコン窒化膜のマスクパターン４をマスクに用いて、Ｐ型Ｓｉ基板１をエッチングして、幅約９０ｎｍ、深さ約１５０ｎｍのＳｉリセス部（溝部）６を形成する（図２（ｂ））。
【０００５】
続いて、高温の燐酸を用いてシリコン窒化膜のマスクパターン４を除去した後、フッ酸（ＨＦ）を含む溶液で平面部分に存在するパッド酸化膜３を除去する。次に、この状態で熱酸化法を行うことにより、Ｓｉリセス部（溝部）６内にゲート絶縁膜７としてシリコン酸化膜を約６ｎｍ形成する（図３（ａ））。
【０００６】
次に、ＤＯＰＯＳ（Ｄｏｐｅｄ  Ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ  Ｓｉｌｉｃｏｎ）法により、Ｓｉリセス部（溝部）６内を埋め込むように、導電性ポリシリコン領域（リン濃度：２×１０20ｃｍ-3）８を、約１００ｎｍの高さとなるように成長させる（図３（ｂ））。
【０００７】
続いて、通常のリソグラフィー技術により、リセスチャネル型トランジスタを形成する領域上に開口を有するフォトレジストのレジストマスク（図示していない）を形成する。この状態で、ボロン（Ｂ）を注入エネルギー４０ｋｅＶ〜７０ｋｅＶ、ドーズ量１×１０12〜５×１０13／ｃｍ2の条件で注入し、Ｓｉリセス部（溝部）６の底部付近にＰ型チャネル領域ドープ層９を形成する（図３（ｃ））。
【０００８】
次に、通常のＣＶＤ法又はスパッタリング法により、全面にタングステン膜１０を約５０ｎｍ、成膜する（図４（ａ））。この後、低圧ＣＶＤ法により、窒化シリコン膜（ＳｉＮ膜）１１を約１５０ｎｍ、成膜する。この後、リソグラフィー法により、リセス部（溝部）６内に埋め込まれた導電性ポリシリコン領域８上にマスクを有するようにフォトレジストのマスクパターン（図示していない）を形成する。この状態で、このフォトレジストをマスクに用いて、ドライエッチング技術により、窒化シリコン膜１１、タングステン膜１０、導電性ポリシリコン領域８を順次、エッチングする。これにより、タングステン膜１０及び導電性ポリシリコン領域８からなるゲート電極１２が形成される。
【０００９】
この状態で先ほどと同様に、リセスチャネル型トランジスタを形成する領域上に開口を有するようにフォトレジストのマスクパターン（図示していない）を形成する。次に、このフォトレジストのマスクパターンをマスクに用いて、リン（Ｐ）を注入エネルギー１０ｋｅＶ〜４０ｋｅＶ、ドーズ量１×１０13〜１×１０14／ｃｍ2の条件で注入し、Ｐ型Ｓｉ基板１の表面にＮ型拡散層（ソース／ドレイン領域）１３を形成する（図４（ｂ））。この後、アッシング工程によりフォトレジストのマスクを除去する。
【００１０】
続いて、ＣＶＤ法により、全面に約４０ｎｍの窒化シリコン膜（ＳｉＮ膜）を成膜した後、ドライエッチングでエッチバックを行うことにより、ゲート電極１２の側面に側壁膜１４を形成する。この後、全面にＢＰＳＧ膜（Ｂ、Ｐ含有酸化シリコン膜）の成膜とリフローを行った後、ＣＭＰプロセスによる平坦化を行うことにより、層間絶縁膜１５を形成する。
【００１１】
次に、リソグラフィー技術により、Ｎ型拡散層１３上に開口を有するレジストマスク（図示していない）を設ける。この後、このレジストマスクをマスクに用いてドライエッチング技術により、層間絶縁膜１５内を貫通してＮ型拡散層１３にまで到達するようにコンタクトホールを形成する。この後、ＤＯＰＯＳ成膜により、コンタクトホール内に導電性ポリシリコンを形成した後、ＣＭＰ技術で平坦化することによりセルコンタクトプラグ１６を形成する。次に、熱処理（８００℃，３０ｍｉｎ程度）を行なうことにより、セルコンタクトプラグ１６中のリンをＮ型拡散層（ソース／ドレイン領域）１３中にまで拡散させて、Ｎ型拡散層１７を形成する（図４（ｃ））。
【００１２】
以上、説明したように、従来のリセスチャネル型トランジスタを備えた半導体装置の製造方法では、下記工程でリソグラフィー工程を用いる必要があった。
（Ａ）素子分離領域の形成工程
（Ｂ）リセス部形成用のシリコン窒化膜のマスクパターン４を形成する工程（図２（ａ））
（Ｃ）チャネル領域用不純物のドープ工程（図３（ｃ））
（Ｄ）ゲート電極の形状への加工工程（図４（ａ）、４（ｂ））
（Ｅ）ソース／ドレイン領域用不純物の注入工程（図４（ｂ））
（Ｆ）コンタクトホールの形成工程（５（ｃ））。
【００１３】
このように従来の半導体装置の製造方法では多数のリソグラフィー工程を必要としていた。特に、上記工程（Ｃ）及び（Ｅ）は製造コストを増加させる原因となり、上記工程（Ｃ）及び（Ｅ）によって全体の製造コストが４％程度、高くなっていた。また、（Ｅ）ソース／ドレイン領域用不純物の注入を、（Ｄ）ゲート電極のパターニング後に行っていた。このため、リセス部（溝部）とゲート電極との間で位置合わせのずれが生じた場合には、ソース／ドレイン領域を、リセス部（溝部）に対してセルフアラインに形成できないという課題もあった。
【特許文献１】特開２００６−３３２２１１号公報
【非特許文献１】Ｊ．Ｙ．ＫＩＭ  ｅｔ  ａｌ．，Ｓｙｍｐ．ｏｎ  ＶＬＳＩ  Ｔｅｃｈ．，ｐ１１−１２  ，２００３
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明は上記課題に鑑みてなされたものであり、予め設けた第１マスクをマスクに用いてソース／ドレイン領域用不純物の注入を行なうことにより、セルフアラインにソース／ドレイン領域（不純物拡散領域）を形成する。また、第１及び第２マスクをマスクに用いてセルフアラインにリセス部（溝部）を形成する。本発明では、これらの工程により、リソグラフィー工程の回数を少なくしてコスト低減を図ると共に、リセス部（溝部）に対してセルフアラインにソース／ドレイン領域を形成できる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上記課題を解決するため、本発明は以下の構成を有することを特徴とする。
（１）半導体基板上に、所定のパターンを有する第１マスクを設ける工程と、
（２）前記第１マスクをマスクに用いて前記半導体基板内に不純物を注入することにより不純物拡散領域を形成する工程と、
（３）全面に第２マスクを堆積させる工程と、
（４）エッチバックを行うことにより前記第１マスクの側面に第２マスクを残留させると共に、前記不純物拡散領域の一部を露出させる工程と、
（５）前記第１及び第２マスクをマスクに用いて前記半導体基板のエッチングを行うことにより、前記半導体基板内に溝部及び前記溝部を挟んだ両側に前記不純物拡散領域から構成されるソース／ドレイン領域を形成する工程と、
（６）前記第１及び第２マスクをマスクに用いて前記溝部内に不純物を注入した後、前記第１及び第２マスクを除去する工程と、
（７）前記溝部の内壁上にゲート絶縁膜を形成する工程と、
（８）前記溝部内を埋め込むようにゲート電極を形成する工程と、
を有することを特徴とするリセスチャネル型トランジスタを備えた半導体装置の製造方法。
【発明の効果】
【００１６】
従来の半導体装置の製造方法と比べてリソグラフィ工程を２工程、削減できるため、全体として製造コストを約４％、削減することができる。また、リセス部に対してソース／ドレイン領域を自己整合的に形成できるため、トランジスタのＶt（閾値電圧）、Ｉon（オン電流）等の特性バラツキを低減することができる。
【発明を実施するための最良の形態】
【００１７】
本発明の半導体装置の製造方法は、以下の工程を有する。
（１）半導体基板上に、所定のパターンを有する第１マスクを設ける工程と、
（２）第１マスクをマスクに用いて半導体基板内に不純物を注入することにより不純物拡散領域を形成する工程と、
（３）全面に第２マスクを堆積させる工程と、
（４）エッチバックを行うことにより第１マスクの側面に第２マスクを残留させると共に、不純物拡散領域の一部を露出させる工程と、
（５）第１及び第２マスクをマスクに用いて半導体基板のエッチングを行うことにより、半導体基板内に溝部及び溝部を挟んだ両側に不純物拡散領域から構成されるソース／ドレイン領域を形成する工程と、
（６）第１及び第２マスクをマスクに用いて溝部内に不純物を注入した後、第１及び第２マスクを除去する工程と、
（７）溝部の内壁上にゲート絶縁膜を形成する工程と、
（８）溝部内を埋め込むようにゲート電極を形成する工程。
【００１８】
本発明の半導体装置の製造方法では、上記工程（１）及び（８）においてリソグラフィ工程を用いる。また、本発明の製造方法において、ＳＴＩ技術により素子分離領域の形成、セルコンタクトプラグの形成を行なう場合を想定すると）、上記工程（１）及び（８）に加えて更に素子分離領域の形成工程、コンタクトホールの形成においてリソグラフィ工程を用いることとなる。この結果、本発明の製造方法では、素子分離領域及びセルコンタクトプラグの形成工程を考慮しない場合は合計２回のリソグラフィ工程を用い、素子分離領域及びセルコンタクトプラグの形成工程を考慮した場合は合計４回のリソグラフィ工程を用いることとなる。
【００１９】
特に、本発明では、従来の製造方法よりも、工程（１）において、リソグラフィ工程を１回分、余分に必要とする。この一方、本発明では、予め設けた第１マスクをマスクに用いてソース／ドレイン領域用不純物の注入を行なうことにより、セルフアラインにソース／ドレイン領域（不純物拡散領域）を形成できる。また、工程（５）では、第１マスク及び第２マスクをマスクに用いて、不純物拡散領域の中央部分をその厚み方向にエッチングして、セルフアラインにリセス部（溝部）の形成を行なうことができる。この際、この溝部を挟んだ両側に、不純物拡散領域（すなわち、ソース／ドレイン領域）が形成されることとなる。
【００２０】
更に、工程（６）では、第１マスク及び第２マスクをマスクに用いてセルフアラインにリセス部（溝部）の形成とチャネル領域用不純物の注入を行なうことができる。この結果、従来の製造方法の工程（Ｂ）、（Ｃ）、（Ｅ）のリソグラフィ工程が不要となり、製造方法全体としては、従来の製造方法よりもリソグラフィ工程を２回、削減することが可能となる。そして、全体として製造コストを約４％、削減することができる。また、リセス部に対してソース／ドレイン領域を自己整合的に形成できるため、トランジスタのＶt（閾値電圧）、Ｉon（オン電流）等の特性バラツキを低減することができる。
【００２１】
また、工程（５）では、深さ５０〜２００ｎｍの溝部を形成することが好ましい。深さ５０〜２００ｎｍの溝部を形成することによって、安定して高い駆動特性を有するリセスチャネル型トランジスタを得ることができる。
【００２２】
本発明の半導体装置は、素子分離領域により区画された半導体基板の部分にリセス部（溝部）構造を有する。そして、このリセス部（溝部）の内壁上にゲート絶縁膜を有し、リセス部（溝部）の内部にゲート電極を有する。また、半導体基板の表面部分のリセス部（溝部）を挟んだ両側にはソース／ドレイン領域が設けられている。そして、このゲート電極、ゲート絶縁膜、ソース／ドレイン領域、及びリセス部（溝部）近傍の半導体領域とからリセスチャネル型トランジスタが構成される。このリセスチャネル型トランジスタでは、ゲート電極に電圧を印加すると電界効果により、リセス部（溝部）近傍の半導体領域を介してソース／ドレイン領域間にチャネル電流が流れることとなる。このリセスチャネル型トランジスタはＮ型のトランジスタであっても、Ｐ型のトランジスタであっても良い。
【００２３】
また、本発明の半導体装置は、１つのリセスチャネル型トランジスタを有していても、複数のリセスチャネル型トランジスタを有していても良い。図１は、複数のリセスチャネル型トランジスタを有する本発明の半導体装置の一例を表す上面図である。図１には楕円で囲まれた３つのソース／ドレイン領域１３が示されている。そして、各ソース／ドレイン領域上には２つのゲート電極（ワード線）１２が設けられて、２つのリセスチャネル型トランジスタが構成されている。また、楕円で囲まれた各ソース／ドレイン領域１３の中央部分は、２つのリセスチャネル型トランジスタの間で共通化されている。更に、楕円で囲まれた各ソース／ドレイン領域１３の中央部分はビットコンタクトプラグ２１を介してビット線に電気接続されている。
【００２４】
このゲート絶縁膜としては、例えば、シリコン酸化膜（ＳｉＯ2）、シリコン窒化膜（Ｓｉ3Ｎ4）、シリコンオキシナイトライド膜やこれらの膜の積層体、ハフニウム（Ｈｆ）を含んだ酸化物等を挙げることができる。また、ゲート絶縁膜としてはこの他に例えば、金属酸化物、金属シリケート、金属酸化物又は金属シリケートに窒素が導入された高誘電率絶縁膜などを用いることができる。
【００２５】
なお、「高誘電率絶縁膜」とは半導体装置においてゲート絶縁膜として広く利用されているＳｉＯ2よりも比誘電率（ＳｉＯ2の場合は約３．６）が大きな絶縁膜のことを表す。典型的には、高誘電率絶縁膜の比誘電率としては数十〜数千のものを挙げることができる。高誘電率絶縁膜としては例えば、ＨｆＳｉＯ，ＨｆＳｉＯＮ，ＨｆＺｒＳｉＯ，ＨｆＺｒＳｉＯＮ，ＺｒＳｉＯ，ＺｒＳｉＯＮ，ＨｆＡｌＯ，ＨｆＡｌＯＮ，ＨｆＺｒＡｌＯ，ＨｆＺｒＡｌＯＮ，ＺｒＡｌＯ，ＺｒＡｌＯＮなどを用いることができる。
【００２６】
ゲート電極としては、例えば、導電性ポリシリコン、金属、シリサイドやこれらの積層体等から構成することができる。導電性ポリシリコンは例えば、ポリシリコン中にＮ型不純物を含有させることによって得ることができる。この際、Ｎ型不純物の濃度は、１．０×１０20〜１．０×１０21／ｃｍ3の範囲であることが好ましい。また、このＮ型不純物としては、例えば、リン、ヒ素等を挙げることができる。
【００２７】
また、シリサイドとしては具体的には、ＮｉＳｉ，Ｎｉ2Ｓｉ，Ｎｉ3Ｓｉ，ＮｉＳｉ2，ＷＳｉ，ＴｉＳｉ2，ＶＳｉ2，ＣｒＳｉ2，ＺｒＳｉ2，ＮｂＳｉ2，ＭｏＳｉ2，ＴａＳｉ2，ＣｏＳｉ，ＣｏＳｉ2，ＰｔＳｉ，Ｐｔ2Ｓｉ，Ｐｄ2Ｓｉなどを挙げることができるが、導電性及び加工性等の点からＷＳｉを用いることが好ましい。
【００２８】
また、本発明の半導体装置は例えば、リセスチャネル型トランジスタの周りにプレナー型電界効果型トランジスタやフィン型電界効果型トランジスタを有していても良い。
【００２９】
更に、セルコンタクトプラグを介してリセスチャネル型トランジスタのソース／ドレイン領域とキャパシタを電気的に接続することにより、メモリセルを構成することができる。この場合、１つのリセスチャネル型トランジスタ及び１つのキャパシタから１つのメモリセルを構成することとなる。このようにして複数のメモリセルを設けると共に、各リセスチャネル型トランジスタのゲート電極を電気的に接続してワード線とすることにより、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を構成することができる。
【００３０】
（第１実施例）
まず、Ｐ型Ｓｉ基板１内に、ＳＴＩ（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）法により、深さ約３００ｎｍの素子分離領域２を形成した。この後、熱酸化法により、Ｐ型Ｓｉ基板１の表面に約１０ｎｍのパッド酸化膜３を形成した。この後、ＣＶＤ法により、全面にシリコン窒化膜を約１００ｎｍ、成膜した。この後、リソグラフィー技術によりレジストマスクを形成した後、このレジストマスクをマスクに用いてドライエッチングによりシリコン窒化膜を加工して、所望のパターンを有する第１マスク１８を形成した（図５（ａ）；工程（１））。
【００３１】
次に、第１マスク１８をマスクに用いて、Ｐ型Ｓｉ基板１内にリン（Ｐ）を注入エネルギー１０ｋｅＶ〜５０ｋｅＶ、ドーズ量１×１０13〜５×１０14／ｃｍ2の条件でイオン注入することにより、不純物拡散領域１３を形成した（図５（ｂ）；工程（２））。この工程（２）では、上記のように、既にＰ型Ｓｉ基板１上に第１マスク１８が存在しているため、これが不純物拡散領域用の不純物注入時のマスクとなり、新たにリソグラフィー工程を追加すること無しに、所望の箇所にセルフアラインでリンを注入することができる。
【００３２】
次に、ＣＶＤ法により、全面にシリコン窒化膜を約３０ｎｍ成膜して第２マスク１９を形成した（図５（ｃ）；工程（３））。次に、全面エッチバックによりシリコン窒化膜を第１マスクの側面に残留させることにより、第２マスク２０を形成した。また、この際、半導体基板内の不純物拡散領域上のパッド酸化膜３を露出させた（工程（４））。
【００３３】
この状態で、第１及び第２マスクをマスクに用いてＰ型Ｓｉ基板１をエッチングすることにより、Ｐ型Ｓｉ基板１内にＳｉリセス部（溝部）６を形成した。この際、予め形成した不純物拡散領域はＳｉリセス部（溝部）６を挟んだ両側に残留することとなり、このＳｉリセス部（溝部）６の両側に残留した不純物拡散領域がソース／ドレイン領域１３となる（図６（ａ）；工程（５））。
【００３４】
次に、全面に、ボロン（Ｂ）を注入エネルギー５ｋｅＶ〜１５ｋｅＶ、ドーズ量１×１０12〜５×１０13／ｃｍ2の条件で注入するか、又はＢＦ2を注入エネルギー１０〜５０ｋｅＶ、ドーズ量１×１０12〜５×１０13／ｃｍ2の条件で注入した。これにより、Ｐ型チャネル領域ドープ層９を形成した（図６（ｂ）；工程（６））。この工程（５）及び（６）では、工程（２）の不純物の注入工程と同様、第１マスク、第２マスク及び素子分離領域２がマスクとして働くため、新たなリソグラフィー工程を不要とすることができる。また、この際、ボロン又はＢＦ2は、Ｓｉリセス部（溝部）６の底部にのみドープされた。
【００３５】
次に、高温の燐酸を用いてシリコン窒化膜の第１及び第２マスクを除去した。この後、この状態で熱酸化法を行うことにより、Ｓｉリセス部（溝部）６内にゲート絶縁膜７としてシリコン酸化膜を約６ｎｍ、形成した（工程（７））。次に、ＤＯＰＯＳ（Ｄｏｐｅｄ  Ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ  Ｓｉｌｉｃｏｎ）法により、Ｓｉリセス部（溝部）６内を埋め込むように、導電性ポリシリコン領域（リン濃度：２×１０20ｃｍ-3）８を、約１００ｎｍの高さとなるように成長させた。
【００３６】
次に、通常のＣＶＤ法又はスパッタリング法により、全面にタングステン膜１０を約５０ｎｍ成膜した。この後、低圧ＣＶＤ法により、窒化シリコン膜（ＳｉＮ膜）１１を約１５０ｎｍ、成膜した。この後、リソグラフィー法により、リセス部（溝部）上にマスクを有するようにフォトレジストのレジストマスク（図示していない）を形成した。この状態で、レジストマスクをマスクに用いて、ドライエッチング技術により、窒化シリコン膜１１、タングステン膜１０、導電性ポリシリコン領域８を順次、エッチングした。これにより、タングステン膜１０及び導電性ポリシリコン領域８からなるゲート電極１２を形成した（図６（ｃ）；工程（８））。
【００３７】
続いて、ＣＶＤ法により、全面に約４０ｎｍの窒化シリコン膜（ＳｉＮ膜）を成膜した後、ドライエッチングでエッチバックを行うことにより、ゲート電極の側面に側壁膜１４を形成した。この後、全面にＢＰＳＧ膜（Ｂ、Ｐ含有酸化シリコン膜）の成膜とリフローを行った後、ＣＭＰプロセスによる平坦化を行うことにより、層間絶縁膜１５を形成した。
【００３８】
次に、リソグラフィー技術により、Ｎ型拡散層１３上に開口を有するレジストマスク（図示していない）を設けた。この後、このレジストマスクをマスクに用いてドライエッチング技術により、層間絶縁膜１５内を貫通してＮ型拡散層１３にまで到達するようにコンタクトホールを形成した。この後、ＤＯＰＯＳ成膜により、コンタクトホール内に導電性ポリシリコンを形成した後、ＣＭＰ技術で平坦化することによりセルコンタクトプラグ１６を形成した。次に、熱処理（８００℃，３０ｍｉｎ程度）を行なうことにより、セルコンタクトプラグ１６中のリンをＮ型拡散層（ソース／ドレイン領域）１３にまで拡散させて、Ｎ型拡散層１７を形成した（図７）。
【００３９】
本実施例で示した製造方法では、従来の製造方法と比べて、全体としてリソグラフィー工程が２工程、少なくなっているため、製造コストの低減を図ることができる。また、不純物拡散領域を予め設け、この不純物拡散領域の中央部分にＳｉリセス部（溝部）６を形成し、このＳｉリセス部（溝部）６内にゲート電極及びゲート絶縁膜を形成する。このため、Ｓｉリセス部（溝部）６に対してセルフアラインにソース／ドレイン領域を形成することができる。
【００４０】
（第２実施例）
本実施例は、第１実施例において図７のセルコンタクトプラグに電気的に接続されるようにキャパシタ（図示していない）が設けられており、リセスチャネル型トランジスタとキャパシタがメモリセルを構成する半導体装置に関するものである。
【００４１】
この半導体装置は、図５〜７までは第１実施例と同様にして半導体装置を製造することができる。また、キャパシタの製造工程としては公知の方法を用いることができる。
【００４２】
（第３実施例）
本実施例では、リセスチャネル型トランジスタのゲート電極がシリサイドから構成されている点が、第１実施例の半導体装置と異なる。このゲート電極を形成する際には例えば、図６（ｂ）〜図６（ｃ）の工程において、Ｓｉリセス部（溝部）６内にポリシリコン層を充填させた後、このポリシリコン層上に金属層を堆積させる。そして、熱処理を行なうことによってシリサイドを形成することができる。なお、所望のシリサイドに応じて、このポリシリコン層の厚さ、金属の種類及び金属層の厚さ、熱処理時の温度及び時間を適宜、調製すれば良い。このシリサイドとしては例えば、ＮｉＳｉ，Ｎｉ2Ｓｉ，Ｎｉ3Ｓｉ，ＮｉＳｉ2，ＷＳｉ，ＴｉＳｉ2，ＶＳｉ2，ＣｒＳｉ2，ＺｒＳｉ2，ＮｂＳｉ2，ＭｏＳｉ2，ＴａＳｉ2，ＣｏＳｉ，ＣｏＳｉ2，ＰｔＳｉ，Ｐｔ2Ｓｉ，Ｐｄ2Ｓｉなどを挙げることができるが、導電性及び加工性等の点からＷＳｉを用いることが好ましい。
【産業上の利用可能性】
【００４３】
本発明の半導体装置は、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）用のメモリセル等として使用することができる。
【図面の簡単な説明】
【００４４】
【図１】本発明の半導体装置の一例を表す図である。
【図２】従来の半導体装置の製造方法を表す図である。
【図３】従来の半導体装置の製造方法を表す図である。
【図４】従来の半導体装置の製造方法を表す図である。
【図５】本発明の半導体装置の製造方法の一例を表す図である。
【図６】本発明の半導体装置の製造方法の一例を表す図である。
【図７】本発明の半導体装置の製造方法の一例を表す図である。
【符号の説明】
【００４５】
１  Ｐ型Ｓｉ基板
２  素子分離領域
３  パッド酸化膜
４  シリコン窒化膜のマスクパターン
５  レジストパターン
６  リセス部（溝部）
７  ゲート絶縁膜
８  導電性ポリシリコン領域
９  Ｐ型チャネル領域ドープ領域
１０  タングステン膜
１１  シリコン窒化膜
１２  ゲート電極
１３  ソース／ドレイン領域
１４  側壁膜
１５  層間絶縁膜
１６  セルコンタクトプラグ
１７  Ｎ型拡散層
１８  第１マスク
１９、２０  第２マスク
２１  ビットコンタクトプラグ
２２  ビット線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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