(57)【要約】      （修正有）【課題】不揮発性メモリ素子、その動作方法及びその製造方法を提供する。【解決手段】少なくとも一つの半導体層１０５と、半導体層１０５の内部にリセスされて配された複数の制御ゲート電極１５０と、複数の制御ゲート電極１５０と半導体層１０５との間に介在された複数の電荷保存層１３０と、複数の制御ゲート電極１５０を介して相互反対側に配され、半導体層１０５にそれぞれ容量結合された少なくとも一つの第１補助電極１７０ａ，及び少なくとも一つの第２補助電極１７０ｂと、を備える。【選択図】図１
2009099948.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも一つの半導体層と、
前記半導体層の内部にリセスされて配された複数の制御ゲート電極と、
前記複数の制御ゲート電極と前記半導体層との間に介在された複数の電荷保存層と、
前記複数の制御ゲート電極を介して相互反対側に配され、前記半導体層にそれぞれ容量結合された少なくとも一つの第１補助電極及び少なくとも一つの第２補助電極と、を備えることを特徴とする不揮発性メモリ素子。
【請求項２】
前記複数の電荷保存層は、前記制御ゲート電極の側壁を取り囲むように配されたことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項３】
前記複数の電荷保存層と前記半導体層との間に介在され、相互接触された複数のトンネリング絶縁層をさらに備えることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項４】
前記複数の制御ゲート電極と前記複数の電荷保存層との間にそれぞれ介在された複数のブロッキング絶縁層をさらに備えることを特徴とする請求項３に記載の不揮発性メモリ素子。
【請求項５】
前記複数のトンネリング絶縁層及び前記複数のブロッキング絶縁層は、前記複数の制御ゲート電極の側壁を取り囲むように配されたことを特徴とする請求項４に記載の不揮発性メモリ素子。
【請求項６】
前記複数のトンネリング絶縁層は、前記半導体層を、前記複数の制御ゲート電極の側面に対して第１領域及び第２領域に分離することを特徴とする請求項３に記載の不揮発性メモリ素子。
【請求項７】
前記第１補助電極は、前記第１領域内にリセスされて形成され、前記第２補助電極は、前記第２領域内にリセスされて形成されたことを特徴とする請求項６に記載の不揮発性メモリ素子。
【請求項８】
前記第１補助電極と前記半導体層との間に介在された第１誘電体層と、
前記第２補助電極と前記半導体層との間に介在された第２誘電体層と、をさらに備えることを特徴とする請求項７に記載の不揮発性メモリ素子。
【請求項９】
前記第１補助電極は、前記複数の制御ゲート電極の側面上にライン状に配されたことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項１０】
前記第２補助電極は、前記複数の制御ゲート電極の側面上にライン状に配されたことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項１１】
前記第１補助電極及び前記第２補助電極は、前記複数の制御ゲート電極を基準に対称的に配されたことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項１２】
複数の半導体層と、
前記半導体層を貫通して延伸した複数の制御ゲート電極と、
前記複数の制御ゲート電極と前記複数の半導体層との間にそれぞれ介在された複数の電荷保存層と、
前記複数の制御ゲート電極の一側に配され、前記複数の半導体層にそれぞれ容量結合された複数の第１補助電極と、
前記複数の制御ゲート電極の他側に配され、前記複数の半導体層にそれぞれ容量結合された複数の第２補助電極と、を備えることを特徴とする不揮発性メモリ素子。
【請求項１３】
前記複数の第１補助電極は、前記複数の半導体層内にそれぞれリセスされて形成されたことを特徴とする請求項１２に記載の不揮発性メモリ素子。
【請求項１４】
前記複数の第２補助電極は、前記複数の半導体層内にそれぞれリセスされて形成されたことを特徴とする請求項１２に記載の不揮発性メモリ素子。
【請求項１５】
前記複数の制御ゲート電極の一端に配され、前記複数の半導体層を貫通して延伸した複数のビットライン用プラグをさらに備えることを特徴とする請求項１２に記載の不揮発性メモリ素子。
【請求項１６】
前記複数の制御ゲート電極の他端に配され、前記複数の半導体層を貫通して延伸した複数の共通ソースライン用プラグをさらに備えることを特徴とする請求項１２に記載の不揮発性メモリ素子。
【請求項１７】
前記複数の電荷保存層と前記複数の半導体層との間にそれぞれ介在されて相互接触された複数のトンネリング絶縁層をさらに備えることを特徴とする請求項１２に記載の不揮発性メモリ素子。
【請求項１８】
前記複数の制御ゲート電極と前記複数の電荷保存層との間にそれぞれ介在された複数のブロッキング絶縁層をさらに備えることを特徴とする請求項１２に記載の不揮発性メモリ素子。
【請求項１９】
ビットラインと共通ソースラインとの間でＮＡＮＤストリングに連結された複数のメモリセルの少なくとも一つにデータを保存するプログラムステップを含み、前記ＮＡＮＤストリングは、第１ページ及び第２ページを含み、
前記プログラムステップは、前記第１ページの半導体層に容量結合された第１補助ラインに接地電圧を印加し、前記第２ページの半導体層に容量結合された第２補助ラインにプログラム防止電圧を印加する第１ページプログラムステップを含むことを特徴とする不揮発性メモリ素子の動作方法。
【請求項２０】
前記プログラムステップは、
前記第１ページの半導体層に容量結合された前記第１補助ラインに前記プログラム防止電圧を印加し、前記第２ページの半導体層に容量結合された前記第２補助ラインに前記接地電圧を印加する第２ページプログラムステップをさらに含むことを特徴とする請求項１９に記載の不揮発性メモリ素子の動作方法。
【請求項２１】
前記プログラム防止電圧は、正の電圧であることを特徴とする請求項１９に記載の不揮発性メモリ素子の動作方法。
【請求項２２】
前記プログラム防止電圧は、負の電圧であることを特徴とする請求項１９に記載の不揮発性メモリ素子の動作方法。
【請求項２３】
前記複数のメモリセルのうち少なくとも一つのデータを判読する読み取りステップをさらに含み、前記読み取りステップは、
前記第１ページの半導体層に容量結合された前記第１補助ラインに接地電圧を印加し、前記第２ページの半導体層に容量結合された前記第２補助ラインに読み取り防止電圧を印加する第１ページ読み取りステップを含むことを特徴とする請求項１９に記載の不揮発性メモリ素子の動作方法。
【請求項２４】
前記読み取りステップは、
前記第１ページの半導体層に容量結合された前記第１補助ラインに前記読み取り防止電圧を印加し、前記第２ページの半導体層に容量結合された前記第２補助ラインに前記接地電圧を印加する第２ページ読み取りステップを含むことを特徴とする請求項２３に記載の不揮発性メモリ素子の動作方法。
【請求項２５】
前記読み取り防止電圧は、負の電圧であることを特徴とする請求項２３に記載の不揮発性メモリ素子の動作方法。
【請求項２６】
半導体基板内に複数の電荷保存層を形成するステップと、
前記複数の電荷保存層上に複数の制御ゲート電極を形成するステップと、
前記複数の制御ゲート電極の一側に配され、前記半導体基板に容量結合された一つ以上の第１補助電極を形成するステップと、
前記複数の制御ゲート電極の他側に配され、前記半導体基板に容量結合された一つ以上の第２補助電極を形成するステップと、を含むことを特徴とする不揮発性メモリ素子の製造方法。
【請求項２７】
前記半導体基板をエッチングして複数の溝を形成するステップをさらに含み、前記複数の電荷保存層を、前記複数の溝の内部の前記半導体基板上に形成し、前記複数の制御ゲート電極を、前記複数の溝の内部の前記複数の電荷保存層上に形成することを特徴とする請求項２６に記載の不揮発性メモリ素子の製造方法。
【請求項２８】
前記複数の電荷保存層を形成する前に、前記複数の溝の表面上にその隣接した一対同士相互接触された複数のトンネリング絶縁層を形成するステップをさらに含むことを特徴とする請求項２７に記載の不揮発性メモリ素子の製造方法。
【請求項２９】
前記複数の制御ゲート電極を形成する前に、前記複数の溝の内部の前記複数の電荷保存層上に複数のブロッキング絶縁層を形成するステップをさらに含むことを特徴とする請求項２７に記載の不揮発性メモリ素子の製造方法。
【請求項３０】
前記一つ以上の第１補助電極を形成する前に、前記複数の制御ゲート電極を介して前記半導体基板内に一対のトレンチを形成するステップと、
前記一対のトレンチの表面に誘電体層を形成するステップと、をさらに含むことを特徴とする請求項２７に記載の不揮発性メモリ素子の製造方法。
【請求項３１】
前記一つ以上の第１補助電極は、複数の第１補助電極を備えるように形成し、前記一つ以上の第２補助電極は、複数の第２補助電極を備えるように形成することを特徴とする請求項３０に記載の不揮発性メモリ素子の製造方法。
【請求項３２】
前記誘電体層を形成するステップ後、
前記一対のトレンチの内部の前記誘電体層に沿って複数の第１導電層及び複数の第２導電層を交互に積層するステップと、
前記複数の第２導電層を選択的に除去して、前記第１導電層を前記複数の第１補助電極及び前記複数の第２補助電極に限定するステップと、をさらに含むことを特徴とする請求項３１に記載の不揮発性メモリ素子の製造方法。
【請求項３３】
前記複数の第１導電層は、シリコンを含み、前記複数の第２導電層は、シリコン−ゲルマニウムを含むことを特徴とする請求項３２に記載の不揮発性メモリ素子の製造方法。
【請求項３４】
前記複数の第２導電層を選択的に除去した後、前記複数の第１補助電極の間及び前記複数の第２補助電極の間に露出された前記誘電体層の一部分を選択的にエッチングするステップをさらに含み、
前記誘電体層の残存部分を、前記複数の第１補助電極と前記半導体基板との間の複数の第１誘電体層及び、前記複数の第２補助電極と前記半導体基板との間の複数の第２誘電体層に限定することを特徴とする請求項３２に記載の不揮発性メモリ素子の製造方法。
【請求項３５】
前記誘電体層のエッチングは、湿式エッチングを利用することを特徴とする請求項３４に記載の不揮発性メモリ素子の製造方法。
【請求項３６】
前記誘電体層のエッチング後、前記第１補助電極の間及び前記第２補助電極の間に露出された前記半導体基板の一部分を選択的にエッチングして、前記半導体基板の残存部分に複数の半導体層を形成するステップをさらに含むことを特徴とする請求項３５に記載の不揮発性メモリ素子の製造方法。
【請求項３７】
前記半導体基板のエッチングは、湿式エッチングを利用することを特徴とする請求項３６に記載の不揮発性メモリ素子の製造方法。
【請求項３８】
前記複数の半導体層の形成後、前記複数の半導体層の表面上にパッシベーション層を形成するステップをさらに含むことを特徴とする請求項３６に記載の不揮発性メモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子に係り、特に、電荷保存層を利用してデータを記録及び消去できる不揮発性メモリ素子、その動作方法及びその製造方法に関する。
【背景技術】
【０００２】
最近、半導体製品の小型化と共に高速化が要求されている。これにより、このような半導体製品に使われる不揮発性メモリ素子は、さらなる高集積化を要すると共に、高性能化を要している。しかしながら、通常的な平面型不揮発性メモリ素子は、その集積技術の限界によって、その容量及び速度を高めるのに限界がある。
【０００３】
不揮発性メモリ素子の性能を向上させるために、立体構造の不揮発性メモリ素子が利用される。例えば、シリコン・オン・インシュレータ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ：ＳＯＩ）基板を利用して立体構造の不揮発性メモリ素子が製造される。このような立体構造の不揮発性メモリ素子は、平面型構造に比べて、広いチャンネル面積を有し、それにより、高い動作速度を有しうる。
【０００４】
不揮発性メモリ素子の集積度を大きく向上させるために、多層の積層構造が提案されている。メモリセルが多層に積層されれば、同じ平面上に高容量の不揮発性メモリ素子が製造される。
【０００５】
しかしながら、立体構造の不揮発性メモリ素子のソース領域及びドレイン領域は、依然として広い面積を占めている。例えば、ＮＡＮＤ構造の不揮発性メモリ素子でも、ソース領域及びドレイン領域は、広い面積を占めており、不揮発性メモリ素子の集積度向上に対する制約となっている。さらに、立体構造の不揮発性メモリ素子は、多層の積層のために高コストを要し、単結晶層の品質を確保し難い。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする技術的課題は、前述した問題点を克服するために案出されたものであって、高性能及び高集積化の可能な不揮発性メモリ素子を提供することである。
【０００７】
本発明が解決しようとする他の技術的課題は、前記不揮発性メモリ素子の動作方法を提供することである。
【０００８】
本発明が解決しようとするさらに他の技術的課題は、前記不揮発性メモリ素子の経済的な製造方法を提供することである。
【課題を解決するための手段】
【０００９】
前記課題を達成するための本発明の一形態による不揮発性メモリ素子が提供される。少なくとも一つの半導体層が提供され、複数の制御ゲート電極は、前記半導体層の内部にリセスされて配される。複数の電荷保存層は、前記複数の制御ゲート電極と前記半導体層との間に介在される。少なくとも一つの第１補助電極及び少なくとも一つの第２補助電極は、前記複数の制御ゲート電極を介して相互反対側に配され、前記半導体層にそれぞれ容量結合される。
【００１０】
前記本発明による不揮発性メモリ素子の一例において、前記複数の電荷保存層と前記半導体層との間に介在され、その隣接した一対同士相互接触した複数のトンネリング絶縁層がさらに提供される。
【００１１】
前記本発明による不揮発性メモリ素子の他の例において、前記複数のトンネリング絶縁層は、前記半導体層を、前記複数の制御ゲート電極に対して第１領域及び第２領域に分離しうる。さらに、前記第１補助電極は、前記第１領域内にリセスされて形成され、前記第２補助電極は、前記第２領域内にリセスされて形成される。さらに、前記第１補助電極と前記半導体層との間に第１誘電体層が介在され、前記第２補助電極と前記半導体層との間に第２誘電体層が介在される。
【００１２】
前記本発明による不揮発性メモリ素子のさらに他の例において、複数のブロッキング絶縁層が前記複数の制御ゲート電極と前記複数の電荷保存層との間にそれぞれ介在される。
【００１３】
前記課題を達成するための本発明の他の形態による不揮発性メモリ素子が提供される。複数の半導体層が提供され、複数の制御ゲート電極は、前記半導体層を貫通して延伸する。複数の電荷保存層は、前記複数の制御ゲート電極と前記複数の半導体層との間にそれぞれ介在される。複数の第１補助電極は、前記複数の制御ゲート電極の一側に配され、前記複数の半導体層にそれぞれ容量結合される。複数の第２補助電極は、前記複数の制御ゲート電極の他側に配され、前記複数の半導体層にそれぞれ容量結合される。
【００１４】
前記本発明による不揮発性メモリ素子の一例において、ビットライン用プラグは、前記複数の制御ゲート電極の一端に配され、前記複数の半導体層を貫通して延伸しうる。
【００１５】
前記本発明による不揮発性メモリ素子の他の例において、共通ソースライン用プラグは、前記複数の制御ゲート電極の他端に配され、前記複数の半導体層を貫通して延伸しうる。
【００１６】
前記他の課題を達成するための本発明の一形態による不揮発性メモリ素子の動作方法が提供される。ビットラインと共通ソースラインとの間でＮＡＮＤストリングで連結された複数のメモリセルが提供され、前記ＮＡＮＤストリングは、第１ページ及び第２ページを含む。プログラムステップは、前記複数のメモリセルの少なくとも一つのデータを保存するために提供される。第１ページプログラムステップは、前記第１ページの半導体層に容量結合された第１補助ラインに接地電圧を印加し、前記第２ページの半導体層に容量結合された第２補助ラインにプログラム防止電圧を印加して行う。
【００１７】
前記本発明による不揮発性メモリ素子の動作方法の一例において、第２ページプログラムステップは、前記第１ページの半導体層に容量結合された第１補助ラインに前記プログラム防止電圧を印加し、前記第２ページの半導体層に容量結合された第２補助ラインに前記接地電圧を印加して行える。
【００１８】
前記本発明による不揮発性メモリ素子の動作方法の他の例において、前記複数のメモリセルの少なくとも一つのデータを判読する読み取りステップが提供される。第１ページ読み取りステップは、前記第１ページの半導体層に容量結合された第１補助ラインに接地電圧を印加し、前記第２ページの半導体層に容量結合された第２補助ラインに読み取り防止電圧を印加して行える。さらに、第２ページ読み取りステップは、前記第１ページの半導体層に容量結合された第１補助ラインに前記読み取り防止電圧を印加し、前記第２ページの半導体層に容量結合された第２補助ラインに前記接地電圧を印加して行える。
【００１９】
前記他の課題を達成するための本発明の一形態による不揮発性メモリ素子の製造方法が提供される。前記半導体基板上に複数の電荷保存層を形成する。前記複数の電荷保存層上に複数の制御ゲート電極を形成する。前記複数の制御ゲート電極の一側に配され、前記半導体基板に容量結合された一つ以上の第１補助電極を形成する。そして、前記複数の制御ゲート電極の他側に配され、前記半導体基板に容量結合された一つ以上の第２補助電極を形成する。
【００２０】
前記本発明による不揮発性メモリ素子の製造方法の一例において、前記半導体基板をエッチングして複数の溝を形成するステップをさらに含み、前記複数の電荷保存層は、前記複数の溝の内部の前記半導体基板上に形成し、前記複数の制御ゲート電極は、前記複数の溝の内部の前記複数の電荷保存層上に形成しうる。
【発明の効果】
【００２１】
本発明による不揮発性メモリ素子は、リセス構造またはトレンチ構造を有し、したがって、高い動作速度を有しうる。
【００２２】
また、本発明による不揮発性メモリ素子は、一つのＮＡＮＤストリング内に２ページを有し、その結果少なくとも２ビットのデータを処理しうる。したがって、不揮発性メモリ素子は、大容量のデータ処理に適している。
【００２３】
また、本発明による不揮発性メモリ素子は、ソース及びドレイン領域を省略できて、高い集積度を有しうる。さらに、不揮発性メモリ素子は、バルク半導体ウェーハを利用して容易に積層構造で拡張される。したがって、不揮発性メモリ素子は、高集積化に容易であり、高信頼性を確保しうる。
【発明を実施するための最良の形態】
【００２４】
以下、添付した図面を参照して、本発明による望ましい実施形態を説明することによって本発明を詳細に説明する。しかし、本発明は、以下で開示される実施形態に限定されず、多種多様な形態で具現され、単に、本実施形態は、本発明の開示を完全にし、当業者に発明の範囲を完全に知らしめるために提供されるものである。図面で構成要素は、説明の便宜のために、そのサイズが誇張されている。
【００２５】
［構造］
図１は、本発明の一実施形態による不揮発性メモリ素子１００を示す斜視図である。図２は、図１の不揮発性メモリ素子１００の平面図であり、図３は、図１の不揮発性メモリ素子１００のＩＩＩ−ＩＩＩ’線による断面図である。
【００２６】
図１ないし図３を参照すれば、半導体層１０５は、バルク半導体ウェーハの一部分に提供される。例えば、バルク半導体ウェーハは、シリコンウェーハ、ゲルマニウムウェーハまたはシリコン−ゲルマニウムウェーハを備えうる。他の例では、半導体層１０５が、バルク半導体基板上の半導体エピタキシャル層に提供されることもある。半導体層１０５は、後述するように、第１領域１０２及び第２領域１０４を備えうる。
【００２７】
複数の制御ゲート電極１５０は、半導体基板１０５の内部にリセスされて配される。すなわち、制御ゲート電極１５０は、リセスタイプまたはトレンチタイプの配置を有しうる。さらに、制御ゲート電極１５０は、半導体層１０５を貫通して配されることもある。
【００２８】
例えば、制御ゲート電極１５０は、円柱状を有し、したがって、半導体層１０５内に放射状電界を誘導できる。他の例では、制御ゲート電極１５０が、楕円柱または多角柱状を有することもできる。
【００２９】
複数の電荷保存層１３０は、制御ゲート電極１５０と半導体層１０５との間に介在される。電荷保存層１３０は、データプログラムのための電荷保存媒体として利用される。例えば、電荷保存層１３０は、フローティングゲートタイプまたは電荷トラップタイプに動作しうる。
【００３０】
例えば、フローティングゲートタイプは、ポリシリコン層のような導電体を備え、電荷トラップタイプは、シリコン窒化層、量子ドットまたはナノクリスタルを備えうる。量子ドットまたはナノクリスタルは、導電体、例えば、金属またはシリコンの微細粒子で構成される。電荷トラップタイプは、電荷の局所的な保存が可能であり、マルチビット動作に利用される。
【００３１】
複数のトンネリング絶縁層１２０は、半導体層１０５と電荷保存層１３０との間に介在される。トンネリング絶縁層１２０は、電荷のトンネリング経路として利用され、動作電圧に応じて適切な厚さに選択される。ブロッキング絶縁層１４０は、電荷保存層１３０と制御ゲート電極１５０との間にそれぞれ介在される。例えば、トンネリング絶縁層１２０及びブロッキング絶縁層１４０は、酸化層、窒化層、及び／または高誘電体（ｈｉｇｈ−ｋ）層を備えうる。高誘電体層は、酸化物及び窒化物よりその誘電率の大きい絶縁層と称される。
【００３２】
ブロッキング絶縁層１４０、電荷保存層１３０及びトンネリング絶縁層１２０は、制御ゲート電極１５０の側壁に沿って順次に形成される。例えば、ブロッキング絶縁層１４０は、制御ゲート電極１５０を取り囲み、電荷保存層１３０は、ブロッキング絶縁層１４０を取り囲み、トンネリング絶縁層１２０は、電荷保存層１３０を取り囲むように配される。したがって、トンネリング絶縁層１２０、電荷保存層１３０及びブロッキング絶縁層１４０は、筒状を有しうる。
【００３３】
トンネリング絶縁層１２０は、その隣接した一対が相互接触するように配される。これにより、半導体層１０５は、トンネリング絶縁層１２０によって上部の第１領域１０２及び下部の第２領域１０４に分割される。メモリセル内でトンネリング絶縁層１２０がつながり続けて配されるため、第１領域１０２及び第２領域１０４は、分離されたチャンネル領域として利用される。これにより、第１領域１０２にチャンネルが形成されれば、第１電流Ｉ１が誘導され、第２領域１０４にチャンネルが形成されれば、第２電流Ｉ２が誘導される。
【００３４】
メモリセルがＮＡＮＤストリングとして配される場合、共通ソースラインが連結されるＮＡＮＤストリングの端部で、第１領域１０２及び第２領域１０４の区分がないこともある。したがって、共通ソースラインに隣接した半導体層１０５は、基板バイアス電圧を印加するために利用される。
【００３５】
第１補助電極１７０ａ及び第２補助電極１７０ｂは、制御ゲート電極１５０を基準に相互反対側に配され、半導体層１０５に容量結合される。第１補助電極１７０ａ及び第２補助電極１７０ｂは、後述するように、第１領域１０２及び第２領域１０４の電位を制御するために利用される。
【００３６】
例えば、第１補助電極１７０ａは、第１領域１０２内にリセスされるように配され、第２補助電極１７０ｂは、第２領域１０４内にリセスされるように配置される。第１補助電極１７０ａ及び第２補助電極１７０ｂは、制御ゲート電極１５０に沿ってライン状に配され、相互対称的に配される。
【００３７】
第１誘電体層１６０ａは、第１補助電極１７０ａと半導体層１０５との間に介在され、第２誘電体層１６０ｂは、第２補助電極１７０ｂと半導体層１０５との間に介在される。例えば、第１誘電体層１６０ａ及び第２誘電体層１６０ｂは、適切な絶縁層、例えば、酸化層、窒化層及び／または高誘電体層を備えうる。
【００３８】
制御ゲート電極１５０が第１領域１０２及び第２領域１０４に共有されているにも拘わらず、第１補助電極１７０ａ及び第２補助電極１７０ｂを利用すれば、第１領域１０２及び第２領域１０４の電位を別途に制御しうる。これにより、第１電流Ｉ１及び第２電流Ｉ２を個別的に制御することが可能になる。
【００３９】
したがって、不揮発性メモリ素子１００は、一つのＮＡＮＤストリング内に２ページが含まれた場合を表すことができ、その結果少なくとも２ビットのデータを処理しうる。但し、２ビットのデータ処理のためには、電荷保存層１３０が、電荷トラップタイプに選択される。
【００４０】
不揮発性メモリ素子１００で、第１電流Ｉ１及び第２電流Ｉ２は、放射状電界を利用してメモリセルの間にソース及びドレイン領域なしに誘導される。第１電流Ｉ１が誘導される第１チャンネルは、第１領域１０２にソース及びドレイン領域なしに連続して限定される。第２電流Ｉ２が誘導される第２チャンネルは、第２領域１０４でソース及びドレイン領域なしに連続して限定される。したがって、不揮発性メモリ素子１００は、ソース及びドレイン領域を省略できるので、高い集積度を有しうる。
【００４１】
図４は、本発明の他の実施形態による不揮発性メモリ素子１００ａを示す斜視図である。
【００４２】
図４を参照すれば、不揮発性メモリ素子１００ａは、図１ないし図３の不揮発性メモリ素子１００がアレイ構造で配列された形態に対応しうる。例えば、図１ないし図３の不揮発性メモリ素子１００が２ページを有する一つのＮＡＮＤストリングを表すならば、不揮発性メモリ素子１００ａは、複数のＮＡＮＤストリングのアレイ配置を表すことができる。この場合、隣接したＮＡＮＤストリングで第１補助電極１７０ａまたは第２補助電極１７０ｂは、相互共有しうる。
【００４３】
第１補助電極１７０ａは、第１補助ライン１７７ａに共通に連結される。第２補助電極１７０ｂは、第２補助ライン１７７ｂに共通に連結される。これにより、第１補助ライン１７７ａ及び第２補助ライン１７７ｂを利用してＮＡＮＤストリングを第１ページ及び第２ページに分けて制御しうる。
【００４４】
図５は、図４の不揮発性メモリ素子１００ａの等価回路図である。
【００４５】
図５を参照すれば、メモリセルＭＣは、ビットラインＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４と共通ソースラインＣＳＬとの間にＮＡＮＤセルアレイ構造に配される。但し、ビットラインＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４のそれぞれは、一対のページに共有に連結される。第１ページＢＬ１Ｌ，ＢＬ２Ｒ，ＢＬ３Ｌ，ＢＬ４Ｒは、図４の第１領域１０２に対応し、第２ページＢＬ１Ｒ，ＢＬ２Ｌ，ＢＬ３Ｒ，ＢＬ４Ｌは、図４の第２領域１０４に対応しうる。
【００４６】
ワードラインＷＬ００〜ＷＬ３１は、制御ゲート電極１５０（図４）に対応しうる。ストリング選択ラインＳＳＬは、ビットラインＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４とメモリセルＭＣとの間のストリング選択トランジスタＳＴにカップリングされる。ワードラインＷＬ００〜ＷＬ３１の数及びビットラインＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４の数は、例示的に示されたものであり、本発明の範囲は、このような例に限定されない。
【００４７】
接地選択ラインＧＳＬは、メモリセルＭＣと共通ソースラインＣＳＬとの間の接地選択トランジスタＧＴにカップリングされる。ストリング選択トランジスタＳＴ及び接地選択トランジスタＧＴを、図４では省略したが、当業者には明らかである。
【００４８】
第１補助ラインＡＬ１は、第１ページＢＬ１Ｌ，ＢＬ２Ｒ，ＢＬ３Ｌ，ＢＬ４Ｒ内のメモリセルＭＣのチャンネル領域、すなわち、第１領域１０２の半導体層１０５に容量結合される。第２補助ラインＡＬ２は、第２ページＢＬ１Ｒ，ＢＬ２Ｌ，ＢＬ３Ｒ，ＢＬ４Ｌのチャンネル領域、すなわち、第２領域１０４の半導体層１０５に容量結合される。
【００４９】
図６は、本発明のさらに他の実施形態による不揮発性メモリ素子２００を示す斜視図である。
【００５０】
図６を参照すれば、図４の不揮発性メモリ素子１００ａが複数個積層されて不揮発性メモリ素子２００を構成しうる。制御ゲート電極１５０は、半導体層達１０５を貫通して垂直に延伸しうる。積層される不揮発性メモリ素子１００ａの数は、例示的に示されたものであり、本発明の範囲を限定しない。
【００５１】
ビットライン用プラグ１８０は、制御ゲート電極１５０の一端に配され、半導体層１０５を貫通して垂直に延伸しうる。例えば、ビットライン用プラグ１８０は、図５のビットラインＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４に連結される。
【００５２】
共通ソースライン用プラグ１９０は、制御ゲート電極１５０の他端に配され、半導体層１０５を貫通して垂直に延伸しうる。例えば、共通ソースライン用プラグ１９０は、図５の共通ソースラインＣＳＬに連結される。
【００５３】
不揮発性メモリ素子２００は、積層構造を利用して高いメモリ容量、すなわち、高い集積度を有しうる。
【００５４】
［動作方法］
以下では、図４及び図５の不揮発性メモリ素子１００ａの動作方法を例示的に説明する。
【００５５】
表１は、不揮発性メモリ素子１００ａのプログラム動作条件を表す。
【００５６】
【表１】
2009099948.tif 000003
【００５７】
表１で、選択ビットラインＳＥＬ＿Ｂ／Ｌは、ビットラインＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４のうち、プログラムのために選択された一つを表し、非選択ビットラインＮＯＳ＿Ｂ／Ｌは、選択されない残りのものを表す。選択ワードラインＳＥＬ＿Ｗ／Ｌは、ワードラインＷＬ００〜ＷＬ３１のうち、プログラムのために選択された一つを表し、非選択ワードラインＮＯＳ＿Ｗ／Ｌは、選択されない残りのものを表す。
【００５８】
図５及び表１を参照すれば、第１ページＢＬ１Ｌ，ＢＬ２Ｒ，ＢＬ３Ｌ，ＢＬ４Ｒ及び第２ページＢＬ１Ｒ，ＢＬ２Ｌ，ＢＬ３Ｒ，ＢＬ４Ｌが分離されてプログラムされる。第１ページプログラムは、第１補助ラインＡＬ１に０Ｖを印加し、第２補助ラインＡＬ２にプログラム防止電圧ＶＰＩを印加して行える。第２ページプログラムは、第１補助ラインＡＬ１にプログラム防止電圧ＶＰＩを印加し、第２補助ラインＡＬ２に０Ｖを印加して行える。０Ｖは、接地電圧と呼ばれることもある。
【００５９】
プログラムのための残りの条件は、第１ページプログラム及び第２ページプログラムで同一でありうる。選択ビットラインＳＥＬ＿Ｂ／Ｌ及びストリング選択ラインＳＳＬには、動作電圧Ｖｃｃが印加され、非選択ビットラインＮＯＳ＿Ｂ／Ｌ及び接地選択ラインＧＳＬには、０Ｖが印加される。選択ワードラインＳＥＬ＿Ｗ／Ｌには、プログラム電圧Ｖｐｇｍを印加し、非選択ワードラインＮＯＳ＿Ｗ／Ｌには、パス電圧Ｖｐａｓｓを印加する。共通ソースラインＣＳＬ及び半導体層１０５（Ｂｕｌｋ）には、０Ｖが印加される。
【００６０】
プログラム電圧Ｖｐｇｍは、半導体層１０５から電荷保存層１３０に電荷をトンネリングさせるように選択され、パス電圧Ｖｐａｓｓは、メモリセルＭＣをオンにさせるように選択される。
【００６１】
例えば、プログラム防止電圧ＶＰＩは、０でない正の電圧に選択される。この場合、正のプログラム防止電圧ＶＰＩが印加された第１領域１０２または第２領域１０４のチャンネル電位が正の値となりうる。このような正のプログラム防止電圧ＶＰＩの印加は、ビットラインＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４にチャンネルブースティング電圧を印加した場合と類似している。但し、正のプログラム防止電圧ＶＰＩは、第１領域１０２または第２領域１０４に選択的に印加されるという点で有利である。
【００６２】
第１ページプログラムで、第２補助ラインＡＬ２に印加された正のプログラム防止電圧ＶＰＩと容量結合された第２領域１０４のメモリセルＭＣのチャンネル電位が上昇する。これにより、第２ページＢＬ１Ｒ，ＢＬ２Ｌ，ＢＬ３Ｒ，ＢＬ４Ｌのプログラムが抑制される。例えば、プログラム電圧Ｖｐｇｍが約１５ないし２０Ｖである場合、正のプログラム防止電圧ＶＰＩは、約７ないし１５Ｖでありうる。逆に、第１補助ラインＡＬ１には、０Ｖの電圧が印加されるため、第１ページＢＬ１Ｌ，ＢＬ２Ｒ，ＢＬ３Ｌ，ＢＬ４Ｒのプログラムは可能である。
【００６３】
第２ページプログラムで、第１補助ラインＡＬ１に印加された正のプログラム防止電圧ＶＰＩと容量結合された第１領域１０２のメモリセルＭＣのチャンネル電位が上昇する。これにより、第１ページＢＬ１Ｌ，ＢＬ２Ｒ，ＢＬ３Ｌ，ＢＬ４Ｒのプログラムが抑制される。逆に、第２補助ラインＡＬ２には、０Ｖの電圧が印加されるため、第２ページＢＬ１Ｒ，ＢＬ２Ｌ，ＢＬ３Ｒ，ＢＬ４Ｌのプログラムは可能である。
【００６４】
他の例として、プログラム防止電圧ＶＰＩは、０でない負の電圧として選択される。この場合、負のプログラム防止電圧ＶＰＩが第１領域１０２または第２領域１０４のチャンネル電位を負の値にしうる。このような負のプログラム防止電圧ＶＰＩの印加は、半導体層１０５に負のバイアス電圧を印加した場合と類似している。但し、負のプログラム防止電圧ＶＰＩは、第１領域１０２または第２領域１０４に選択的に印加されるという点で有利である。
【００６５】
図７を参照すれば、第１補助ラインＡＬ１または第２補助ラインＡＬ２に印加されたバイアス電圧ＶＡＬが高くなるにつれて、ストリング選択トランジスタＳＴのしきい電圧が上昇するということが分かる。すなわち、バイアス電圧ＶＡＬが０．０から−３．０Ｖにその絶対値が大きくなった場合、１．０×１０−７（１．０ｅ−７）の電流ＩＤを誘導するためにゲートに印加される電圧ＶＧは、約１．５Ｖから７．５Ｖに上昇したということが分かる。したがって、負のプログラム防止電圧ＶＰＩを利用してストリング選択トランジスタＳＴをオフにさせうるということが分かる。例えば、プログラム防止電圧ＶＰＩは、ストリング選択トランジスタＳＴを効果的にオフにさせるために−５Ｖないし−２０Ｖで選択される。
【００６６】
第１ページプログラムで、第２補助ラインＡＬ２に印加された負のプログラム防止電圧ＶＰＩと容量結合された第２領域１０４の電位とが負に上昇しうる。これにより、第２ページＢＬ１Ｒ，ＢＬ２Ｌ，ＢＬ３Ｒ，ＢＬ４Ｌのストリング選択トランジスタＳＴがオフにされ、メモリセルＭＣのチャンネル電荷が空乏する。ＩＳＰＰ（Ｉｎｃｒｅｍｅｎｔａｌ  Ｓｔｅｐ  Ｐｕｌｓｅ  Ｐｒｏｇｒａｍｍｉｎｇ）の場合、プログラム電圧Ｖｐｇｍが非常に短いパルスの間に供給されるため、チャンネルに電荷が供給されなければ、プログラムが抑制される。したがって、第２ページＢＬ１Ｒ，ＢＬ２Ｌ，ＢＬ３Ｒ，ＢＬ４Ｌのプログラムが抑制される。逆に、第１補助ラインＡＬ１には、０Ｖが印加されるため、第１ページＢＬ１Ｌ，ＢＬ２Ｒ，ＢＬ３Ｌ，ＢＬ４Ｒのプログラムは可能である。
【００６７】
第２ページプログラムで、第１補助ラインＡＬ１に印加された負のプログラム防止電圧ＶＰＩと容量結合された第１領域１０２の電位が負に上昇しうる。これにより、第１ページＢＬ１Ｌ，ＢＬ２Ｒ，ＢＬ３Ｌ，ＢＬ４Ｒのプログラムが抑制される。逆に、第２補助ラインＡＬ２には、０Ｖが印加されるため、第２ページＢＬ１Ｒ，ＢＬ２Ｌ，ＢＬ３Ｒ，ＢＬ４Ｌのプログラムは可能である。
【００６８】
表２は、不揮発性メモリ素子１００ａの読み取り動作条件を表す。
【００６９】
【表２】
2009099948.tif 000004
【００７０】
図５及び表２を参照すれば、第１ページＢＬ１Ｌ，ＢＬ２Ｒ，ＢＬ３Ｌ，ＢＬ４Ｒ及び第２ページＢＬ１Ｒ，ＢＬ２Ｌ，ＢＬ３Ｒ，ＢＬ４Ｌを分離して読み取り動作を行える。第１ページ読み取りは、第１補助ラインＡＬ１に０Ｖを印加し、第２補助ラインＡＬ２に読み取り防止電圧ＶＲＩを印加して行える。第２ページプログラムは、第１補助ラインＡＬ１に読み取り防止電圧ＶＲＩを印加し、第２補助ラインＡＬ２に０Ｖを印加して行える。
【００７１】
読み取り動作のための残りの条件は、第１ページ読み取り及び第２ページ読み取りで同一である。選択ビットラインＳＥＬ＿Ｂ／Ｌ、ストリング選択ラインＳＳＬ及び接地選択ラインＧＳＬには、動作電圧Ｖｃｃが印加され、非選択ビットラインＮＯＳ＿Ｂ／Ｌには、０Ｖが印加される。選択ワードラインＳＥＬ＿Ｗ／Ｌには、読み取り電圧Ｖｒｅａｄを印加し、非選択ワードラインＮＯＳ＿Ｗ／Ｌには、パス電圧Ｖｐａｓｓを印加する。共通ソースラインＣＳＬ及び半導体層１０５（Ｂｕｌｋ）には、０Ｖが印加される。読み取り電圧Ｖｒｅａｄは、メモリセルＭＣのデータ状態を判読するために適切に選択される。
【００７２】
例えば、読み取り防止電圧ＶＲＩは、０でない負の電圧で選択される。このような負の読み取り電圧ＶＲＩは、前述した負のプログラム防止電圧ＶＰＩと同一に選択トランジスタＳＴをオフにさせる役割を行える。
【００７３】
消去動作は、半導体層１０５（Ｂｕｌｋ）に消去電圧を印加し、ワードラインＷＬ００〜ＷＬ３１に０Ｖを印加してブロック単位で行われる。他の例では、半導体層１０５（Ｂｕｌｋ）に消去電圧を印加せず、第１補助ラインＡＬ１及び第２補助ラインＡＬ２に消去電圧を印加することも可能である。さらに他の例では、半導体層１０５、第１補助ラインＡＬ１及び第２補助ラインＡＬ２に同時に消去電圧を印加することも可能である。例えば、消去電圧は、約２０Ｖでありうる。
【００７４】
前述した不揮発性メモリ素子１００ａの動作方法は、図６の不揮発性メモリ素子２００にも容易に適用される。この場合、選択されない半導体層１０５に前述したプログラム防止電圧ＶＰＩまたは読み取り防止電圧ＶＲＩを印加し、選択された半導体層１０５でのみプログラムまたは読み取り動作を選択的に行える。
【００７５】
［製造方法］
図８ないし図１６は、本発明の一実施形態による不揮発性メモリ素子の製造方法を示す斜視図である。
【００７６】
図８を参照すれば、半導体基板１０５ａ内に複数の溝１０７を形成しうる。半導体基板１０５ａは、バルク半導体ウェーハの一部分を示している。溝１０７の離隔距離は、図９のトンネリング絶縁層１２０が相互連結されるように適切に調節される。溝１０７の離隔距離が過度に長ければ、トンネリング絶縁層１２０を接触させることが難しくなりうる。
【００７７】
図９を参照すれば、溝１０７の表面上にトンネリング絶縁層１２０を形成しうる。例えば、トンネリング絶縁層１２０は、半導体基板１０５ａを熱的に酸化させて形成しうる。これにより、トンネリング絶縁層１２０が厚くなるにつれて相互隣接したトンネリング絶縁層１２０が近づき、結局相互接触しうる。これにより、半導体基板１０５ａは、トンネリング絶縁層１２０によって分割された第１領域１０２及び第２領域１０４を備えうる。
【００７８】
次いで、溝１０７内のトンネリング絶縁層１２０上に電荷保存層１３０を形成しうる。次いで、溝１０７内の電荷保存層１３０上にブロッキング絶縁層１４０を形成しうる。次いで、ブロッキング絶縁層１４０上に溝１０７を充填するように制御ゲート電極１５０を形成しうる。
【００７９】
図１０を参照すれば、制御ゲート電極１５０の両側の半導体基板１０５ａに一対のトレンチ１５２を形成しうる。これにより、第１領域１０２及び第２領域１０４の幅が狭くなる。
【００８０】
図１１を参照すれば、トレンチ１５２によって露出された半導体基板１０５ａの表面上に誘電体層１６０を形成する。例えば、誘電体層１６０は、熱酸化法または化学気相蒸着（ＣＶＤ：Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を利用して形成しうる。
【００８１】
図１２を参照すれば、トレンチ１５２内の誘電体層１６０上に制御ゲート電極１５０に沿って第１導電層１７０及び第２導電層１７５を交互に積層しうる。第１導電層１７０及び第２導電層１７５は、相互エッチング選択比を有することが望ましく、例えば、第１導電層１７０は、シリコンを含み、第２導電層１７５は、シリコン−ゲルマニウムを含みうる。
【００８２】
図１３を参照すれば、第２導電層１７５を選択的に除去して残っている第１導電層１７０に積層構造の第１補助電極１７０ａ及び第２補助電極１７０ｂを限定しうる。第１補助電極１７０ａは、第１領域１０２上に限定され、第２補助電極１７０ｂは、第２領域１０４上に限定される。これにより、第１補助電極１７０ａの間及び第２電極１７０ｂの間にある誘電体層１６０の一部分が露出される。例えば、第２導電層１７５の選択的な除去は、湿式エッチングを利用しうる。
【００８３】
図１４を参照すれば、露出された誘電体層１６０の一部分を選択的に除去して積層構造の第１誘電体層１６０ａ及び第２誘電体層１６０ｂを限定しうる。第１誘電体層１６０ａは、半導体基板１０５ａと第１補助電極１７０ａとの間に介在され、第２誘電体層１６０ｂは、半導体基板１０５ａと第２補助電極１７０ｂとの間に介在される。これにより、半導体基板１０５ａの一部分が第１誘電体層１６０ａの間及び第２誘電体層１６０ｂの間で露出される。例えば、誘電体層１６０の露出部分の選択的な除去は、湿式エッチングを利用しうる。
【００８４】
図１５を参照すれば、露出された半導体基板１０５ａの一部分を選択的に除去し、積層構造の半導体層１０５を限定しうる。半導体基板１０５ａの一部分の選択的な除去は、湿式エッチングを利用しうる。これにより、ＳＯＩ基板を利用せず、積層構造の半導体層１０５を形成しうる。
【００８５】
図１６を参照すれば、半導体層１０５の表面上にパッシベーション層１９０を形成しうる。例えば、パッシベーション層は、熱酸化またはＣＶＤを利用して形成しうる。さらに、半導体層１０５の間に層間絶縁層（図示せず）をさらに形成することもできる。
【００８６】
前述した製造方法によれば、ＳＯＩ基板を利用せず、バルク状の半導体基板１０５を利用して積層構造の不揮発性メモリ素子を経済的に製造しうる。
【００８７】
発明の特定の実施形態についての以上の説明は、例示及び説明を目的として提供されたものである。したがって、本発明は、前記実施形態に限定されず、本発明の技術的思想内で当業者によって前記実施形態を組み合わせて実施するなど、多種多様な修正及び変更が可能であることは明白である。
【産業上の利用可能性】
【００８８】
本発明は、メモリ関連の技術分野に適用可能である。
【図面の簡単な説明】
【００８９】
【図１】本発明の一実施形態による不揮発性メモリ素子を示す斜視図である。
【図２】図１の不揮発性メモリ素子の平面図である。
【図３】図１の不揮発性メモリ素子のＩＩＩ−ＩＩＩ’線による断面図である。
【図４】本発明の他の実施形態による不揮発性メモリ素子を示す斜視図である。
【図５】本発明の実施形態による不揮発性メモリ素子の等価回路図である。
【図６】本発明のさらに他の実施形態による不揮発性メモリ素子を示す斜視図である。
【図７】本発明の実施形態による不揮発性メモリ素子の動作特性の一例を示すグラフである。
【図８】本発明の一実施形態による不揮発性メモリ素子の製造方法を示す斜視図である。
【図９】本発明の一実施形態による不揮発性メモリ素子の製造方法を示す斜視図である。
【図１０】本発明の一実施形態による不揮発性メモリ素子の製造方法を示す斜視図である。
【図１１】本発明の一実施形態による不揮発性メモリ素子の製造方法を示す斜視図である。
【図１２】本発明の一実施形態による不揮発性メモリ素子の製造方法を示す斜視図である。
【図１３】本発明の一実施形態による不揮発性メモリ素子の製造方法を示す斜視図である。
【図１４】本発明の一実施形態による不揮発性メモリ素子の製造方法を示す斜視図である。
【図１５】本発明の一実施形態による不揮発性メモリ素子の製造方法を示す斜視図である。
【図１６】本発明の一実施形態による不揮発性メモリ素子の製造方法を示す斜視図である。
【符号の説明】
【００９０】
１００  不揮発性メモリ素子
１０２  第１領域
１０４  第２領域
１０５  半導体層
１２０  トンネリング絶縁層
１３０  電荷保存層
１４０  ブロッキング絶縁層
１５０  制御ゲート電極
１６０ａ  第１誘電体層
１６０ｂ  第２誘電体層
１７０ａ  第１補助電極
１７０ｂ  第２補助電極
【図１】
2009099948.tif 000005
【図２】
2009099948.tif 000006
【図３】
2009099948.tif 000007
【図４】
2009099948.tif 000008
【図５】
2009099948.tif 000009
【図６】
2009099948.tif 000010
【図７】
2009099948.tif 000011
【図８】
2009099948.tif 000012
【図９】
2009099948.tif 000013
【図１０】
2009099948.tif 000014
【図１１】
2009099948.tif 000015
【図１２】
2009099948.tif 000016
【図１３】
2009099948.tif 000017
【図１４】
2009099948.tif 000018
【図１５】
2009099948.tif 000019
【図１６】
2009099948.tif 000020