(57)【要約】【課題】  ＭＯＳトランジスタ（以下、トランジスタを省略して、単にＭＯＳと表記）のスレッシュホールド電圧が変動しても、正確な発振周波数のＣＲ発振回路を提供する。【解決手段】  電源端子Ｖccとアース間に抵抗１とキャパシタ２とが接続され、その接続点にゲートが並列接続されたＰＭＯＳ３、４と、ＮＭＯＳ６、７のドレインおよびソースが電源端子Ｖccとアース間に直列に接続され、さらに、ＰＭＯＳ５のソースが、ＰＭＯＳ３、４のドレイン・ソースの接続点に、ゲートがＰＭＯＳ４とＮＭＯＳ６のドレインの接続点に、ドレインがＮＭＯＳ８のゲートにそれぞれ接続され、ＮＭＯＳ８のドレインは電源端子Ｖccに、ソースはＮＭＯＳ６、７のソース・ドレインの接続点にそれぞれ接続されている。その出力がインバータ１０を介して、キャパシタ２の両端にドレイン・ソースが接続されたＮＭＯＳ９のゲートに接続されている。【選択図】        図１
2009021912.tif 000002
【特許請求の範囲】
【請求項１】
電源端子とアースとの間に直列に接続される抵抗およびキャパシタと、該抵抗およびキャパシタの接続点を入力端子とし、該入力端子にゲートが並列接続され、ドレインおよびソースが前記電源端子とアースとの間に順次直列に接続される第１および第２のＰチャネルＭＯＳトランジスタと第１および第２のＮチャネルＭＯＳトランジスタと、該第１および第２のＰチャネルＭＯＳトランジスタのドレインおよびソースの接続点にソースが接続され、ゲートが前記第２のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのドレインの接続点に接続される第３のＰチャネルＭＯＳトランジスタと、該第３のＰチャネルＭＯＳトランジスタのドレインがゲートに接続され、ドレインが前記電源端子に接続され、ソースが前記第１および第２のＮチャネルＭＯＳトランジスタのソースおよびドレインの接続点に接続される第３のＮチャネルＭＯＳトランジスタと、前記第２のＰチャネルＭＯＳトランジスタと第１のＮチャネルＭＯＳトランジスタのドレインの接続点に入力側が接続されるインバータと、該インバータの出力が遅延素子の入力に接続され、該遅延素子の出力がゲートに接続され、前記キャパシタの両端にドレインおよびソースが接続される第４のＮチャネルＭＯＳトランジスタとを有することを特徴とするＣＲ発振回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳ型半導体素子を用いたＣＲ発振回路に関する。さらに詳しくは、インバータのスレッシュホールド電圧がばらついても、発振周波数のバラツキを抑制することができるＣＲ発振回路に関する。
【背景技術】
【０００２】
従来のＣＲ発振回路として、たとえば図３に示されるような回路が知られている。すなわち、図３において、電源端子Ｖccとアースとの間に抵抗１とキャパシタ２とが直列接続され、抵抗１とキャパシタ２との接続点が入力端子ＩＮになり、その入力端子ＩＮにＰチャネルＭＯＳトランジスタ５１とＮチャネルＭＯＳトランジスタ５２のゲートがそれぞれ接続され、ＰチャネルＭＯＳトランジスタ５１およびＮチャネルＭＯＳトランジスタ５２のドレインおよびソースは、電源端子とアースとの間に直列に接続されている。そして、ＰチャネルＭＯＳトランジスタ５１のドレインとＮチャネルＭＯＳトランジスタ５２のドレインとの接続点にインバータ（ＮＯＴ回路）１０の入力側が接続され、その出力側に遅延素子１１、Ｔ型フリップフロップ１２が接続され、その出力側が出力端子ＯＵＴになっている。この遅延素子１１とＴ型フリップフロップ１２との接続点にＮチャネルＭＯＳトランジスタ９のゲートが接続され、ＮチャネルＭＯＳトランジスタ９のドレインとソースはキャパシタ２の両端に接続されている。
【０００３】
この回路で、電源端子Ｖccとアースとの間に電圧が印加されると、抵抗１を介してキャパシタ２に電荷が蓄えられ、入力端子ＩＮの電圧が上昇するとＮチャネルＭＯＳトランジスタ５２がオン状態になり、インバータ１０の入力がＬレベルになり、その出力側、すなわち遅延素子１１の出力がＨレベルになる。そのため、ＮチャネルＭＯＳトランジスタ９がオン状態になり、キャパシタ２に蓄えられた電荷が放電される。その結果、ＮチャネルＭＯＳトランジスタ５２はオフ状態になり、ＰチャネルＭＯＳトランジスタ５１がオン状態になり、インバータ１０の入力側がＨレベルに、インバータ１０の出力側、すなわち遅延素子１１の出力がＬレベルになる。その結果、ＮチャネルＭＯＳトランジスタ９がオフ状態になり、キャパシタ２に電荷が蓄えられる。そして、入力端子ＩＮの電圧が上昇すると、ＮチャネルＭＯＳトランジスタ５２がオン状態になり、最初の状態に戻って、同様の動作を繰り返す。そのため、遅延素子１１の出力はＨレベルとＬレベルを繰り返し、Ｔ型フリップフロップ１２により方形波が形成され、発振信号が出力端子ＯＵＴから出力される。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
前述の回路では、たとえばＮチャネルＭＯＳトランジスタのスレッシュホールド電圧が低下すると、ＮチャネルＭＯＳトランジスタが早くオン状態になり、インバータ１０のＨレベル出力も早くなるため、発振周波数が高くなる。一方で、スレッシュホールド電圧は、製造工程の不純物などのバラツキなどにより変化しやすい。また、ＰチャネルＭＯＳトランジスタのスレッシュホールド電圧も、同様の問題で変動しやすい。そのため、ＰチャネルＭＯＳトランジスタやＮチャネルＭＯＳトランジスタのスレッシュホールド電圧が変動して、安定した発振周波数のＣＲ発振回路を得にくいという問題がある。
【０００５】
本発明は、このような問題を解決し、ＭＯＳトランジスタのスレッシュホールド電圧が変動しても、正確な発振周波数のＣＲ発振回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明によるＣＲ発振回路は、電源端子とアースとの間に直列に接続される抵抗およびキャパシタと、該抵抗およびキャパシタの接続点を入力端子とし、該入力端子にゲートが並列接続され、ドレインおよびソースが前記電源端子とアースとの間に順次直列に接続される第１および第２のＰチャネルＭＯＳトランジスタと第１および第２のＮチャネルＭＯＳトランジスタと、該第１および第２のＰチャネルＭＯＳトランジスタのドレインおよびソースの接続点にソースが接続され、ゲートが前記第２のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのドレインの接続点に接続される第３のＰチャネルＭＯＳトランジスタと、該第３のＰチャネルＭＯＳトランジスタのドレインがゲートに接続され、ドレインが前記電源端子に接続され、ソースが前記第１および第２のＮチャネルＭＯＳトランジスタのソースおよびドレインの接続点に接続される第３のＮチャネルＭＯＳトランジスタと、前記第２のＰチャネルＭＯＳトランジスタと第１のＮチャネルＭＯＳトランジスタのドレインの接続点に入力側が接続されるインバータと、該インバータの出力が遅延素子の入力に接続され、該遅延素子の出力がゲートに接続され、前記キャパシタの両端にドレインおよびソースが接続される第４のＮチャネルＭＯＳトランジスタとを有している。
【発明の効果】
【０００７】
本発明のＣＲ発振回路によれば、キャパシタの充放電をスイッチするＰチャネルＭＯＳトランジスタと、ＮチャネルＭＯＳトランジスタをそれぞれゲートが並列で、ドレイン・ソースが直列に接続された２個で構成すると共に、さらに、第３のＰチャネルＭＯＳトランジスタと第３のＮチャネルＭＯＳトランジスタとが設けられ、第３のＰチャネルＭＯＳトランジスタのゲートは、第２のＰチャネルＭＯＳトランジスタと第１のＮチャネルＭＯＳトランジスタのドレインの接続点に、ソースは第１および第２のＰチャネルＭＯＳトランジスタのドレインとソースとの接続点に、ドレインは第３のＮチャネルＭＯＳトランジスタのゲートに、第３のＮチャネルＭＯＳトランジスタのドレインは電極端子に、ソースは第１および第２のＮチャネルＭＯＳトランジスタのソースおよびドレインの接続点に、それぞれ接続されているので、たとえばＮチャネルＭＯＳトランジスタのスレッシュホールド電圧が低い場合、第１および第２のＮチャネルＭＯＳトランジスタが低い電圧でオン状態となるが、その結果、第３のＰチャネルＭＯＳトランジスタもオン状態となり、ついで第３のＮチャネルＭＯＳトランジスタもオン状態となる。そのため、第１のＮチャネルＭＯＳトランジスタのソース電位が高くなり、第１のＮチャネルＭＯＳトランジスタがオン状態となり難くなる。その結果、ＮチャネルＭＯＳトランジスタのスレッシュホールド電圧が製造上のバラツキにより低くなっても、そのオン状態となるタイミングを遅らせることができる。すなわち、スレッシュホールド電圧のばらつきは、不純物濃度のバラツキなど製造上のプロセスに起因しているため、たとえばＮチャネルＭＯＳトランジスタのバラツキは全てのＮチャネルＭＯＳトランジスタに共通に生じることに基づいている。
【発明を実施するための最良の形態】
【０００８】
つぎに、図面を参照しながら本発明のＣＲ発振回路について説明する。本発明によるＣＲ発振回路は、図１にその一実施形態の回路図が示されるように、電源端子Ｖccとアースとの間に抵抗１とキャパシタ２とが直列に接続され、その抵抗１とキャパシタ２との接続点を入力端子ＩＮとし、その入力端子ＩＮにゲートが並列接続された第１および第２のＰチャネルＭＯＳトランジスタ３、４と、第１および第２のＮチャネルＭＯＳトランジスタ６、７のドレインおよびソースが電源端子Ｖccとアースとの間に順次直列に接続されている。そして、第３のＰチャネルＭＯＳトランジスタ５および第３のＮチャネルＭＯＳトランジスタ８がさらに設けられ、第３のＰチャネルＭＯＳトランジスタ５のソースは、第１および第２のＰチャネルＭＯＳトランジスタ３、４のドレインおよびソースの接続点に、ゲートは第２のＰチャネルＭＯＳトランジスタ４と第１のＮチャネルＭＯＳトランジスタ６のそれぞれのドレインの接続点に、ドレインは第３のＮチャネルＭＯＳトランジスタ８のゲートにそれぞれ接続され、第３のＮチャネルＭＯＳトランジスタ８のドレインは電源端子Ｖccに、ソースは第１および第２のＮチャネルＭＯＳトランジスタ６、７のソースおよびドレインの接続点にそれぞれ接続されている。
【０００９】
さらに、第２のＰチャネルＭＯＳトランジスタ４のドレインと第１のＮチャネルＭＯＳトランジスタのドレインとの接続点に、インバータ１０の入力端が接続され、その出力は、たとえば遅延素子１１を介してＴ型フリップフロップ（ＴＦＦ）１２に接続されると共に、キャパシタ２の両端にドレインおよびソースが接続される第４のＮチャネルＭＯＳトランジスタ９のゲートに接続されている（図１に示される例では、インバータ１０の出力が遅延素子１１を経てから第４のＮチャネルＭＯＳトランジスタ９のゲートに接続されている）。そして、Ｔ型フリップフロップ１２の出力側に出力端子ＯＵＴが設けられ、方形波が出力される構造になっている。
【００１０】
すなわち、本発明によるＣＲ発振回路は、キャパシタ２への充電および放電を切り替えるＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタが、ゲートがそれぞれ入力端子ＩＮに並列に接続され、ドレインおよびソースが電源端子Ｖccとアースとの間に直列に接続された第１および第２のＰチャネルＭＯＳトランジスタ３、４と、第１および第２のＮチャネルＭＯＳトランジスタ６、７と、さらに、ゲートが第２のＰチャネルＭＯＳトランジスタ４のドレインと第１のＮチャネルＭＯＳトランジスタ６のドレインとの接続点に、ソースが第１および第２のＰチャネルＭＯＳトランジスタ３、４のドレインとソースとの接続点に、それぞれ接続される第３のＰチャネルＭＯＳトランジスタ５と、第３のＰチャネルＭＯＳトランジスタ６のドレインがゲートに、ドレインが電源端子Ｖccに、ソースが第１および第２のＮチャネルＭＯＳトランジスタ６、７のソースとドレインとの接続点に、それぞれ接続される第３のＮチャネルＭＯＳトランジスタ８とにより構成されていることに特徴がある。
【００１１】
その他の、抵抗１およびキャパシタ２などは、従来のＣＲ発振回路の構成と同様であるが、この抵抗１およびキャパシタ２の抵抗値や容量値と、ＰチャネルＭＯＳトランジスタ３、４、５とＮチャネルＭＯＳトランジスタ６、７、８のスレッシュホールド電圧とによりパルス幅、すなわち発振周波数が定まるので、所望の特性に応じて、抵抗１やキャパシタ２の抵抗値および容量値が設定される。インバータ１０は、入力信号のＬレベルとＨレベルとを逆にする回路で、遅延素子１１は、ＮチャネルＭＯＳトランジスタ９への入力を遅らせることにより、周波数を調整する働きをし、Ｔ型フリップフロップ１２は方形波を作る回路である。
【００１２】
つぎに、この回路の動作について説明する。まず、電源端子Ｖccとアースとの間に電圧が印加されると、キャパシタ２に電荷が蓄えられ、入力端子ＩＮのアースに対する電圧が上昇する。その電圧がＮチャネルＭＯＳトランジスタ６、７のスレッシュホールド電圧に達すると第１および第２のＮチャネルＭＯＳトランジスタ６、７がオン状態になる。その結果、第１のＮチャネルＭＯＳトランジスタ６のドレインに接続されたインバータ１０の入力端はＬレベルになり、インバータ１０の出力端はＨレベルになるため、その出力が遅延素子１１を介してゲートに接続された第４のＮチャネルＭＯＳトランジスタ９がオン状態となる。これにより、入力端子ＩＮの電圧はＬレベルに下がる。その結果、第１および第２のＰチャネルＭＯＳトランジスタ３、４がオン状態になり、インバータ１０の入力端がＨレベル、出力端がＬレベルとなり、遅延素子１１を通ってゲートに入力される第４のＮチャネルＭＯＳトランジスタ９をオフ状態にする。そして、再度キャパシタ２に電荷が蓄えられ、上述の動作が繰り返される。このインバータ１０の出力端のＨレベルとＬレベルとをＴ型フリップフロップ１２により方形波にして、出力端子ＯＵＴから出力する。
【００１３】
この回路において、インバータ１０の入力端のＬレベルとＨレベルの時間は、前述のように、抵抗１の抵抗値、キャパシタ２の容量値、および第１および第２のＰチャネルＭＯＳトランジスタ３、４と第１および第２のＮチャネルＭＯＳトランジスタ６、７のそれぞれのスレッシュホールド電圧により決まるＶＩＨ電圧（Voltage Input High-level：Ｈレベルと認識する電圧）により定まる。この抵抗値と容量値は、キャパシタに電荷を蓄える時間に関係し、所望の値に設定することができる。ＭＯＳトランジスタのスレッシュホールド電圧も設計値でほぼ所望の値に設定することができるが、不純物濃度のバラツキなどにより、ばらつくことがある。しかし、このバラツキは、ＰチャネルＭＯＳトランジスタ間、およびＮチャネルＭＯＳトランジスタ間で、それぞれ共通してばらつくため、本発明では、第３のＰチャネルＭＯＳトランジスタ５および第３のＮチャネルＭＯＳトランジスタ８を設けることにより、そのバラツキによる変動を補正している。
【００１４】
すなわち、たとえばＮチャネルＭＯＳトランジスタ６、７、８、９のスレッシュホールド電圧が低い方にばらついた場合、第１および第２のＮチャネルＭＯＳトランジスタ６、７は、本来の電荷がキャパシタ２に蓄積されるより早く（低い電圧で）オン状態となる。この第１および第２のＮチャネルＭＯＳトランジスタ６、７がオン状態となると、第３のＰチャネルＭＯＳトランジスタ５もオン状態となるので、第３のＮチャネルＭＯＳトランジスタ８もオン状態となる。そうすると、第１のＮチャネルＭＯＳトランジスタ６のソースの電位が高くなるので、第１のＮチャネルＭＯＳトランジスタ６がオン状態となり難くなる。また、ＰチャネルＭＯＳトランジスタのスレッシュホールド電圧が高くなるようにばらついた場合も、相対的にＮチャネルＭＯＳトランジスタのスレッシュホールド電圧が低くなった場合と同じであるため、前述のように、同様に補正することができる。その結果、発振周波数が高くなることを防止することができる。
【００１５】
この図１に示される回路構成で、ＮチャネルＭＯＳトランジスタ６〜９のスレッシュホールド電圧が一定電圧だけ低くずれた（以下、ＶthnＬと表記する）場合（ＰチャネルＭＯＳトランジスタのスレッシュホールド電圧が一定電圧だけ高くずれた（ＶthpＨ）場合も同様の発振周波数の変化になる）、スレッシュホールド電圧がずれていない（ＶthnＴ、ＶthpＴ）場合、およびＮチャネルＭＯＳトランジスタのスレッシュホールド電圧が高くずれた（ＶthnＨ）場合（ＰチャネルＭＯＳトランジスタのスレッシュホールド電圧が低くずれた（ＶthpＬ）場合）の発振周波数をシミュレーションにより求めた結果を、同じズレの条件で図３に示される従来構造の発振周波数の変化と対比して表１に示す。なお、スレッシュホールド電圧がずれていないとき（ＶthnＴ、ＶthpＴ）に、本発明の発振周波数と、従来構造の発振周波数とが異なるのは、第３のＰチャネルＭＯＳトランジスタ５と第３のＮチャネルＭＯＳトランジスタ８の影響に基づくものである。表１から明らかなように、本発明によれば、ＭＯＳトランジスタの同じスレッシュホールド電圧の変化に対しても、発振周波数の変化を抑制できることが分る。
【００１６】
【表１】
2009021912.tif 000003
【００１７】
また、図１の回路の各ノードＡ（第３のＰチャネルＭＯＳトランジスタ５のソース）、Ｂ（第３のＰチャネルＭＯＳトランジスタ５のドレイン）、Ｃ（第３のＮチャネルＭＯＳトランジスタ８のソース）、Ｄ（インバータ１０の入力端）、および入力端子ＩＮにおける電圧波形のシミュレーションの結果を図２に示す。なお、図２で横軸は時間（μｍ秒）、縦軸は電圧（Ｖ）を示す。この図２から、ノードＣの電位を上昇させ、第１のＮチャネルＭＯＳトランジスタ６がオン状態となるのを遅らせることが分る。
【００１８】
以上のように、本発明によれば、キャパシタの充電と放電を切り替えるＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとをそれぞれ３個づつで構成し、製造段階でスレッシュホールド電圧がばらついても、そのバラツキによるＭＯＳトランジスタのオン状態になる時間を補償する回路構成になっているため、非常に発振周波数の安定したＣＲ発振回路を得ることができる。
【図面の簡単な説明】
【００１９】
【図１】本発明によるＣＲ発振回路の一実施形態の回路図である。
【図２】図１のＡ、Ｂ、Ｃ、ＤおよびＩＮの各ノードにおける電圧波形を示す図である。
【図３】従来のＣＲ発振回路の一例を示す回路図である。
【符号の説明】
【００２０】
１    抵抗
２    キャパシタ
３    第１のＰチャネルＭＯＳトランジスタ
４    第２のＰチャネルＭＯＳトランジスタ
５    第３のＰチャネルＭＯＳトランジスタ
６    第１のＮチャネルＭＯＳトランジスタ
７    第２のＮチャネルＭＯＳトランジスタ
８    第３のＮチャネルＭＯＳトランジスタ
９    第４のＮチャネルＭＯＳトランジスタ
10    インバータ
11    遅延素子
12    Ｔ型フリップフロップ
【図１】
2009021912.tif 000004
【図２】
2009021912.tif 000005
【図３】
2009021912.tif 000006