(57)【要約】【課題】抵抗素子を備える半導体装置の面積を従来に比して小さくすることが可能な技術を提供することを主たる目的とする。【解決手段】Ｐ型の半導体基板１の表面にＮ型のエピタキシャル層２ａ，２ｂが形成されている。また、エピタキシャル層２ａとエピタキシャル層２ｂを電気的に分離するためのＰ＋分離層３が形成されている。Ｐ＋分離層３は、エピタキシャル層２ａ及びポリシリコン抵抗層５の一部を取り囲むようにして環状に形成されている。エピタキシャル層２ａ，２ｂ上には絶縁膜４が形成され、当該絶縁膜４を介してポリシリコン抵抗層５が形成されている。また、絶縁膜４上には、ポリシリコン抵抗層５を被覆して絶縁膜６が形成されている。当該絶縁膜６には、ポリシリコン抵抗層５に至るコンタクトホール７ａ，７ｂが形成されている。各コンタクトホール７ａ，７ｂ内には配線層８ａ，８ｂが形成されている。【選択図】図１
2009038100.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の第１の半導体層と、
前記第１の半導体層上に形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成された抵抗層と、
前記第１の半導体層を環状に囲む第２導電型の分離層とを備え、
前記分離層は、前記抵抗層の長手方向の途中から一方の端部までを囲むようにして形成されていることを特徴とする半導体装置。
【請求項２】
前記第１の半導体層の表面であって前記抵抗層の下方の一部に第２導電型の第２の半導体層を備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記抵抗層を被覆し、前記抵抗層に至る少なくとも第１及び第２のコンタクトホールを有する第２の絶縁膜とを備え、
前記分離層は前記第１及び第２のコンタクトホールのうち、前記第１のコンタクトホールを環状に囲むようにして形成され、
前記第２の半導体層は、前記第１のコンタクトホールの下方に形成されていることを特徴とする請求項２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗素子を備えた半導体装置に関するものである。
【背景技術】
【０００２】
従来から、半導体集積回路を構成するための抵抗素子としてポリシリコン層から成る比較的抵抗値の高い素子（以下、ポリシリコン抵抗層とする）が用いられている。
【０００３】
ポリシリコン抵抗層を備える従来の半導体装置について図４Ａ及び図４Ｂを参照しながら説明する。図４Ｂは、図４ＡのＶ―Ｖ線に沿った断面図である。
【０００４】
Ｐ型の半導体基板１１０の表面には、Ｎ−型のエピタキシャル層１１１が形成されている。エピタキシャル層１１１上には、シリコン酸化膜等の絶縁膜１１２を介してポリシリコン抵抗層１１３が形成されている。
【０００５】
そして、エピタキシャル層１１１を複数の領域に分離するためのＰ＋分離層１１４が、ポリシリコン抵抗層１１３全体を囲むようにして環状に形成されている。Ｐ＋分離層１１４は、Ｐ型不純物から成る上分離層１１４ａと下分離層１１４ｂとがエピタキシャル層１１１内で重畳して一体化した構成になっている。
【０００６】
また、エピタキシャル層１１１上には、ポリシリコン抵抗層１１４を被覆してシリコン窒化膜等の絶縁膜１１５が形成されている。絶縁膜１１５には、ポリシリコン抵抗層１１４に到達するコンタクトホール１１６ａ，１１６ｂが形成され、各コンタクトホール内にはアルミニウム等から成る配線層１１７ａ，１１７ｂが形成されている。
【０００７】
本発明に関連する技術は、例えば以下の特許文献に記載されている。
【特許文献１】特開２００３−２８２７２５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
近年の半導体デバイスの高集積化・微細化の観点から、抵抗素子を備える半導体装置を更に微細に形成する技術が要求されていた。
【０００９】
そこで本発明は、抵抗素子を備える半導体装置の面積を従来に比して小さくすることが可能な技術を提供することを主たる目的とする。
【課題を解決するための手段】
【００１０】
本発明は上記課題に基づいてなされたものであり、その主な特徴は以下のとおりである。すなわち、本発明の半導体装置は、第１導電型の第１の半導体層と、前記第１の半導体層上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された抵抗層と、前記第１の半導体層を環状に囲む第２導電型の分離層とを備え、前記分離層は、前記抵抗層の長手方向の途中から一方の端部までを囲むようにして形成されていることを特徴とする。
【発明の効果】
【００１１】
本発明の半導体装置では、抵抗層の長手方向の途中から一方の端部までを囲むようにして分離層が形成されており、つまりは抵抗層の全体を分離層が囲んでいない。そのため、分離層で囲まれていない領域を利用して他の半導体素子を形成することができ、その結果として抵抗素子を備える半導体装置全体の面積を従来に比して小さくすることができる。
【発明を実施するための最良の形態】
【００１２】
次に、本発明の実施形態に係る半導体装置について図面を参照しながら説明する。図１Ａは第１の実施形態に係る半導体装置を示す平面図であり、図１Ｂは、図１ＡのＷ−Ｗ線に沿った断面図である。
【００１３】
Ｐ型の半導体基板１の表面にＮ型のエピタキシャル層２ａ，２ｂが形成されている。エピタキシャル層２ａはＰ＋分離層３で囲まれたエピタキシャル層であって、エピタキシャル層２ｂはＰ＋分離層３の外側のエピタキシャル層である。エピタキシャル層２ａ，２ｂは、公知のエピタキシャル結晶成長法にて形成される。
【００１４】
Ｐ＋分離層３は、エピタキシャル層２ｂ及び後述するポリシリコン抵抗層５の一部を囲むようにして環状に形成されており、Ｐ型不純物から成る上分離層３ａと下分離層３ｂとが重畳して一体化した構成になっている。上分離層３ａは、エピタキシャル層２の上面からボロン（Ｂ）等のＰ型不純物を下方拡散することにより形成される。一方、下分離層３ｂは、半導体基板１の底部側からボロン（Ｂ）等のＰ型不純物を上方拡散することにより形成される。Ｐ＋分離層３によってエピタキシャル層２ａとエピタキシャル層２ｂとは電気的に分離されるため、図１Ａで示したＰ＋分離層３の外側には、図示しないが様々な素子（例えば、ＭＯＳトランジスタ，バイポーラトランジスタ，ダイオード，キャパシタ，入出力パッド等）が形成されている。また、Ｐ＋分離層３は接地電圧を供給する配線（接地配線）と接続されている。
【００１５】
エピタキシャル層２ａ，２ｂ上には絶縁膜４（例えば、熱酸化法やＣＶＤ法やＬＯＣＯＳ法によるシリコン酸化膜）が形成され、当該絶縁膜４を介してポリシリコン抵抗層５が形成されている。ポリシリコン抵抗層５は、例えばＣＶＤ法によりポリシリコン層を絶縁膜４上に堆積し、その後当該ポリシリコン層を所定のマスクを用いてエッチングすることで形成される。また、ポリシリコン抵抗層５は、イオン注入を行ったり、その面積や厚みを変更することで所望の抵抗値となるように調整される。
【００１６】
絶縁膜４上には、ポリシリコン抵抗層５を被覆して絶縁膜６（例えば、ＣＶＤ法によって形成されたＢＰＳＧ膜やシリコン窒化膜）が形成されている。当該絶縁膜６には、ポリシリコン抵抗層５に至る複数（本実施形態では２つ）のコンタクトホール７ａ，７ｂが形成されている。各コンタクトホール７ａ，７ｂ内にはアルミニウムや銅等の導電材料から成る配線層８ａ，８ｂが形成されている。なお、用途によってはポリシリコン抵抗層５に至るコンタクトホール及び配線層を更に増やすことも可能である。
【００１７】
以上説明した構成では、従来構造（図４Ａ，図４Ｂ参照）で示したようにＰ＋分離層１１４がポリシリコン抵抗層１１３の全体を囲むようにして形成されているのではなく、ポリシリコン抵抗層５の長手方向の途中からその端部までを囲むようにしてＰ＋分離層３が形成されている。そのため、図１Ａで示したような、ポリシリコン抵抗層５の外側のエピタキシャル層２ｂの領域Ｘや、図１Ｂで示したような、Ｐ＋分離層３の外側におけるポリシリコン抵抗層５の下方及びその近傍のエピタキシャル層２ｂの領域Ｙを有効活用して半導体集積回路のレイアウト設計が可能である。つまり、素子領域として従来用いられなかった領域Ｘ，Ｙに例えばトランジスタやダイオード等に係る不純物領域（ドレイン層やソース層等）等を形成することができる。従って、本実施形態の構成によれば、抵抗素子を備える半導体装置全体の面積を従来に比して小さくすることができる。
【００１８】
次に、本発明の第２の実施形態について図２Ａ及び図２Ｂを参照しながら説明する。図２Ａは第２の実施形態に係る半導体装置の平面図であり、図２ＢはそのＺ−Ｚ線に沿った断面図である。
【００１９】
エピタキシャル層２ａの表面には、ポリシリコン抵抗層５の下方の一部にＰ＋不純物層１０が形成されている。Ｐ＋不純物層１０は、配線層８ａや配線層８ｂとは接続されておらず、電気的に浮遊状態である。Ｐ＋不純物層１０は、例えばボロン（Ｂ）等のＰ型不純物をエピタキシャル層２ａに部分的に注入し、熱拡散させることで形成される。本実施形態におけるＰ＋不純物層１０は、エピタキシャル層２ａの表面であって、コンタクトホール７ａの下方に形成されている。
【００２０】
このように、エピタキシャル層２ａの表面にＰ＋不純物層１０が形成されている点が第１の実施形態と異なる。Ｐ＋不純物層１０以外の構成要素については第１の実施形態と同様であるため、その説明を省略する。
【００２１】
以上説明した構成では、図２Ｂで示すように、ポリシリコン抵抗層５とＰ＋不純物層１０との間の絶縁膜４を誘電体とする寄生容量Ｃ１が生じ、Ｐ＋不純物層１０とエピタキシャル層２ａとのＰＮ接合部に寄生容量Ｃ２が生じ、エピタキシャル層２ａと半導体基板１の底部とのＰＮ接合部に寄生容量Ｃ３が生じる。各寄生容量（Ｃ１、Ｃ２、Ｃ３）は、ポリシリコン抵抗層５の一方の端子（配線層８ａ）と半導体基板１の底部との間に直列接続した構成になっている。
【００２２】
次に、ポリシリコン抵抗層５を例えば静電破壊保護回路の保護抵抗Ｒとして用いた場合の動作について図２Ａ，図２Ｂ及び図３を参照しながら説明する。
【００２３】
図３では、シリコン等から成る半導体基板上に内部回路１００が設けられている。内部回路１００はアナログ回路やデジタル回路であり、入力回路，出力回路，入出力回路等を含む。そして、内部回路１００と入出力端子１０１とを繋ぐ配線１０２には、ソースが接地配線に接続され、ドレインが配線１０２に接続され、ゲートとソースとがいわゆるダイオード接続されたＮチャネル型ＭＯＳトランジスタ１０３と、ソースが電源配線に接続され、ドレインが配線１０２に接続され、ゲートとソースがダイオード接続されたＰチャネル型ＭＯＳトランジスタ１０４とから成るＭＯＳトランジスタ型保護回路１０５が接続されている。接地配線には接地電圧ＧＮＤが供給され、電源配線には電源電圧ＶＤＤが供給されている。
【００２４】
そして、配線層８ａが入出力端子１０１と接続され、配線層８ｂが内部回路１００の入力段（例えば、ＣＭＯＳインバータを構成する各ＭＯＳトランジスタのゲート）と接続されることで、ポリシリコン抵抗層５は保護抵抗Ｒとして配線１０２に接続されている。
【００２５】
入出力端子１０１に過大なサージ電圧が印加され、これが配線層８ａを介してポリシリコン抵抗層５に伝わった場合には、絶縁膜４のうち特にコンタクトホール７ａの下部に当該電圧が集中することになる。
【００２６】
ここで、第２の実施形態に係る半導体装置では、Ｐ＋不純物層１０が形成されている。そのため、入出力端子１０１から配線層８ａに印加されたサージ電圧は、上記３つの寄生容量（Ｃ１，Ｃ２，Ｃ３）に分担される。つまり、Ｐ＋不純物層１０の形成によって寄生容量Ｃ２が生じた分、Ｃ１に分担される電圧（＝絶縁膜４に加わる電圧）は第１の実施形態のそれに比べて小さくなる。そのため、絶縁膜４の破壊を防止する効果が第１の実施形態に比べて向上する。また、本実施形態に係るＰ＋不純物層１０は、絶縁膜４のうちサージ電圧が強く印加され易い領域（コンタクトホール７ａの下方の領域）を覆って形成されているため、絶縁膜４の破壊を防止する効果が高い。
【００２７】
以上説明したように、第２の実施形態では、抵抗層（ポリシリコン抵抗層５）の下部の不純物層（エピタキシャル層２ａ）の表面に当該不純物層とは逆導電型の不純物層（Ｐ＋不純物層１０）を形成し、抵抗層と半導体基板の底部との間に寄生容量（Ｃ２）を直列接続した構成になっている。かかる構成によれば、抵抗層下部の絶縁膜に印加される電圧が緩和されるため、第１の実施形態で得られた効果（半導体装置全体の面積が小さくなる効果）に加えて、耐圧向上の効果を得ることができる。なお、Ｐ＋不純物層１０の表面にＮ型の不純物層（不図示）を形成し、寄生容量を更に増設した構成を採用することもできる。かかる構成によれば、絶縁膜４に加わる電圧を更に低減させることも可能である。
【００２８】
従って、図３に示したように入出力端子１０１と内部回路１００との間に上記した半導体装置を保護抵抗Ｒとして接続することで静電破壊保護回路を構成し、内部回路１００を効果的に保護することが可能である。なお、図３ではＭＯＳトランジスタ型保護回路１０５が形成されているが、ダイオードを用いて保護回路を形成してもよい。
【００２９】
本発明は上記実施形態に限定されることはなく、その要旨を逸脱しない範囲で変更することが可能である。例えば、Ｎ型の半導体基板を用いる場合には、上記第１及び第２の実施形態で示した構成を逆導電型で構成すればよい。
【図面の簡単な説明】
【００３０】
【図１】本発明の第１の実施形態に係る半導体装置を示す平面図及び断面図である。
【図２】本発明の第２の実施形態に係る半導体装置を示す平面図及び断面図である。
【図３】静電破壊保護回路を示す回路図である。
【図４】従来の半導体装置を説明する断面図である。
【符号の説明】
【００３１】
１  半導体基板    ２ａ，２ｂ  エピタキシャル層    ３  Ｐ＋分離層    
３ａ  上分離層    ３ｂ  下分離層    ４  絶縁膜    ５  ポリシリコン抵抗層
６  絶縁膜    ７ａ、７ｂ  コンタクトホール    ８ａ、８ｂ  配線層    
１０  Ｐ＋不純物層    １００  内部回路    １０１  入出力端子    １０２  配線    
１０３  Ｎチャネル型ＭＯＳトランジスタ    
１０４  Ｐチャネル型ＭＯＳトランジスタ    
１０５  ＭＯＳトランジスタ型保護回路    １１０  半導体基板    
１１１  エピタキシャル層    １１２  絶縁膜    １１３  ポリシリコン抵抗層
１１４  Ｐ＋分離層    １１４ａ  上分離層    １１４ｂ  下分離層
１１５  絶縁膜    １１６ａ，１１６ｂ  コンタクトホール    
１１７ａ、１１７ｂ  配線層    Ｒ  保護抵抗    Ｃ１，Ｃ２，Ｃ３  寄生容量
【図１】
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【図２】
2009038100.tif 000004
【図３】
2009038100.tif 000005
【図４】
2009038100.tif 000006