(57)【要約】【課題】表面リーク電流を低減することができる、III族窒化物半導体を用いた窒化物半導体素子およびその製造方法を提供すること。【解決手段】この電界効果トランジスタは、ｎ型ＧａＮ層３、ｐ型ＧａＮ層４およびｎ型ＧａＮ層５が、順に積層された窒化物半導体積層構造部２を備えている。ゲート絶縁膜９が形成されている。このゲート絶縁膜９は、窒化物半導体積層構造部２の表面全域に接して形成された窒化シリコン膜２０と、この窒化シリコン膜２０の上に形成された酸化シリコン１０膜とを備えている。ゲート絶縁膜９の上には、ゲート絶縁膜９を挟んで領域１２に対向するようにゲート電極１１が形成されている。また、窒化物半導体積層構造部２の引き出し部６の表面には、ドレイン電極７が接触形成されている。一方、窒化物半導体積層構造部２のｎ型ＧａＮ層５の頂面には、ソース電極１３が接触形成されている。【選択図】図１
2009032796.tif 000002
【特許請求の範囲】
【請求項１】
III族窒化物半導体の表面に、酸素を含む絶縁膜を成膜する工程と、
前記絶縁膜の成膜工程前に、前記III族窒化物半導体を窒素雰囲気下に置く工程と、を含む、窒化物半導体素子の製造方法。
【請求項２】
III族窒化物半導体からなる、ｎ型の第１層、ｐ型不純物を含む第２層、およびｎ型の第３層が順に積層された窒化物半導体構造を形成する窒化物半導体構造形成工程と、
前記第１、２および第３層に跨る壁面を形成する壁面形成工程と、
前記壁面における前記第１、第２および第３層に跨る領域に、酸素を含むゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記ゲート絶縁膜形成工程前に、前記窒化物半導体構造を窒素雰囲気下に置く工程と、
前記ゲート絶縁膜を挟んで前記第２層に対向するように、ゲート電極を形成するゲート電極形成工程と、を含む、窒化物半導体素子の製造方法。
【請求項３】
前記ゲート絶縁膜形成工程が、ＳｉＯ２、ＨｆＯ２、Ｇａ２Ｏ３、Ａｌ２Ｏ３およびＳｉＯＮの群から選択される少なくとも１種を含むゲート絶縁膜を形成する工程である、請求項２に記載の窒化物半導体素子の製造方法。
【請求項４】
前記壁面形成工程によって露出した前記第２層の半導体表面部に、前記第２層とは導電特性の異なる第４層を形成する第４層形成工程をさらに含み、
前記ゲート絶縁膜形成工程が、前記ゲート絶縁膜を前記第４層に接するように形成する工程である、請求項２または３に記載の窒化物半導体素子の製造方法。
【請求項５】
III族窒化物半導体と、
前記III族窒化物半導体の表面に形成された酸素を含む絶縁膜と、を含み、
前記III族窒化物半導体の表面において前記絶縁膜が形成されている領域の窒素濃度が、前記絶縁膜が形成されていない領域の窒素濃度より高い、窒化物半導体素子。
【請求項６】
III族窒化物半導体からなる、ｎ型の第１層、この第１層に積層されたｐ型不純物を含む第２層、およびこの第２層に積層されたｎ型の第３層を備え、前記第１、第２および第３層に跨る壁面を有する窒化物半導体構造部と、
前記壁面における前記第１、第２および第３層に跨る領域に形成された、酸素を含むゲート絶縁膜と、
前記ゲート絶縁膜を挟んで前記第２層に対向するゲート電極と、
前記第３層に電気的に接続されたソース電極と、
前記第１層に電気的に接続されたドレイン電極と、を含み、
前記窒化物半導体構造部の表面において前記ゲート絶縁膜の形成された領域の窒素濃度が、前記ゲート絶縁膜が形成されていない領域の窒素濃度より高い、窒化物半導体素子。
【請求項７】
ｐ型不純物を含むIII族窒化物半導体からなる窒化物半導体層と、
この窒化物半導体層の表層において所定の間隔を隔てて位置する、第１ｎ型領域および第２ｎ型領域と、
前記窒化物半導体層の表面における前記第１ｎ型領域から前記第２ｎ型領域に跨る領域に形成された、酸素を含むゲート絶縁膜と、
前記ゲート絶縁膜を挟んで、前記第１ｎ型領域と前記第２ｎ型領域との間の領域で前記窒化物半導体層に対向するゲート電極と、
前記第１ｎ型領域に電気的に接続されたドレイン電極と、  前記第２ｎ型領域に電気的に接続されたソース電極と、を含み、
前記窒化物半導体層の表面において前記ゲート絶縁膜が形成されている領域の窒素濃度が、前記ゲート絶縁膜が形成されていない領域の窒素濃度より高い、窒化物半導体素子。
【請求項８】
前記ゲート絶縁膜は、III族窒化物半導体の表面に形成された窒化シリコン膜と、この窒化シリコン膜の上に形成された酸素を含む酸化膜とを含む、請求項６または７に記載の窒化物半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、III族窒化物半導体を用いた窒化物半導体素子およびその製造方法に関する。
【背景技術】
【０００２】
従来、パワーアンプ回路、電源回路、モータ駆動回路などには、シリコン半導体を用いたパワーデバイスが用いられている。
しかし、シリコン半導体の理論限界から、シリコンデバイスの高耐圧化、低抵抗化および高速化は限界に達しつつあり、市場の要求に応えることが困難になりつつある。
そこで、高耐圧、高温動作、大電流密度、高速スイッチングおよび低オン抵抗といった特徴を有する、窒化物半導体素子の開発が検討されている。
【０００３】
図５は、III族窒化物半導体を用いた、従来の電界効果トランジスタ（窒化物半導体素子）の構造を説明するための図解的な断面図である。
この電界効果トランジスタは、サファイア基板８１と、このサファイア基板８１の側から順に積層された、アンドープＧａＮ層８２、ｎ型ＧａＮ層８３、ｐ型ＧａＮ層８４およびｎ型ＧａＮ層８５からなる、ｎｐｎ構造の積層構造部９３とを備えている。積層構造部９３には、ｎ型ＧａＮ層８５の表面からｎ型ＧａＮ層８３の途中までドライエッチングされることにより、メサ形状のメサ積層部９２が形成されている。このメサ積層部９２の両側面は、積層構造部９３の積層界面に対して所定の傾斜角度で傾斜した傾斜面９１となっている。積層構造部９３の表面（傾斜面９１を含む）には、ＳｉＯ２（酸化シリコン）からなるゲート絶縁膜８６が形成されている。ゲート絶縁膜８６には、ｎ型ＧａＮ層８５およびｎ型ＧａＮ層８３をそれぞれ部分的に露出させるコンタクトホールが形成されている。このコンタクトホールから露出したｎ型ＧａＮ層８５上には、ソース電極８８が形成されている。ソース電極８８は、ｎ型ＧａＮ層８５に電気的に接続されることになる。一方、コンタクトホールから露出したｎ型ＧａＮ層８３上には、ドレイン電極８９が形成されている。ドレイン電極８９は、ｎ型ＧａＮ層８３に電気的に接続されることになる。また、ゲート絶縁膜８６上には、傾斜面９１と対向する部分において、ゲート電極８７が形成されている。そして、ソース電極８８、ドレイン電極８９およびゲート電極８７は、隣接する各電極との間にポリイミドからなる層間絶縁膜９０が介在されることにより、互いに絶縁されている。
【０００４】
このような構造を有する電界効果トランジスタにおいて、ゲート絶縁膜８６は、たとえば、ＣＶＤ法（Chemical Vapor Deposition：化学気相成長法）、ＰＶＤ法（Physical Vapor Deposition：物理気相成長法）、ＥＣＲスパッタ法（Electron Cyclotron Resonance：電子サイクロトロン共鳴スパッタ法）などプラズマを利用した方法で、積層構造部９３の表面にＳｉＯ２を堆積させることにより形成されている。
【特許文献１】特開２００３−１６３３５４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ゲート絶縁膜８６に用いられるＳｉＯ２は、バンドギャップが大きいため、トンネル現象によるゲートリーク電流を低減することができる。それゆえ、ＳｉＯ２は、ゲート絶縁膜の材料として好適に使用されている。
ところが、従来の電界効果トランジスタにおいて、ＧａＮからなる積層構造部９３の表面付近では、ドライエッチングにより傾斜面９１を形成する工程およびプラズマを利用してゲート絶縁膜８６を形成する工程において、ＧａＮ結晶格子の窒素原子（Ｎ原子）が欠けることにより、窒素空格子点が生じている。そのため、積層構造部９３の表面と酸素を主元素とするＳｉＯ２からなるゲート絶縁膜８６との界面において多数の表面電荷（界面電荷）が発生し、界面の表面準位（界面準位）が大きくなってしまう。積層構造部９３の表面とゲート絶縁膜８６との界面の表面準位が大きいと、トランジスタのオフ状態において、積層構造部９３の表面を流れる表面リーク電流（オフリーク電流）が大きいという問題がある。
【０００６】
そこで、この発明の目的は、表面リーク電流を低減することができる、III族窒化物半導体を用いた窒化物半導体素子およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するための請求項１記載の発明は、III族窒化物半導体の表面に、酸素を含む絶縁膜を成膜する工程と、前記絶縁膜の成膜工程前に、前記III族窒化物半導体を窒素雰囲気下に置く工程と、を含む、窒化物半導体素子の製造方法である。
この方法によれば、III族窒化物半導体が、その表面への酸素を含む絶縁膜の成膜開始前に、窒素雰囲気下に置かれる。そのため、絶縁膜を成膜する工程において、III族窒化物半導体の表面に生じている窒素空格子点に窒素を導入して、窒素空格子点を補償することができる。それゆえ、III族窒化物半導体表面における窒素空格子点密度を低減することができる。また、成膜条件を適宜の条件とすることにより、III族窒化物半導体の表面に窒素を含む絶縁膜を成膜することもできる。これらの結果、III族窒化物半導体の表面における表面電荷の発生を抑制して、表面準位を低減することができるので、表面リーク電流を低減することができる。
【０００８】
なお、前記酸素を含む絶縁膜を成膜する工程は、プラズマを発生させるプラズマ発生工程と、ターゲットに電圧を印加し、前記ターゲットに前記プラズマを衝突させる工程と、前記プラズマの衝突時に、前記III族窒化物半導体を酸素雰囲気下に置く工程と、を含んでいてもよい。この場合、前記III族窒化物半導体を窒素雰囲気下に置く工程は、前記プラズマの発生時に、前記III族窒化物半導体を窒素雰囲気下に置く工程であることが好ましい。
【０００９】
また、III族窒化物半導体とは、III族元素と窒素とを化合させた半導体であり、ＡｌＮ（窒化アルミニウム）、ＧａＮ（窒化ガリウム）、ＩｎＮ（窒化インジウム）が代表例である。一般には、ＡｌｘＩｎｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）と表すことができる。
また、請求項２記載の発明は、III族窒化物半導体からなる、ｎ型の第１層、ｐ型不純物を含む第２層、およびｎ型の第３層が順に積層された窒化物半導体構造を形成する窒化物半導体構造形成工程と、前記第１、２および第３層に跨る壁面を形成する壁面形成工程と、前記壁面における前記第１、第２および第３層に跨る領域に、酸素を含むゲート絶縁膜を形成するゲート絶縁膜形成工程と、前記ゲート絶縁膜形成工程前に、前記窒化物半導体構造を窒素雰囲気下に置く工程と、前記ゲート絶縁膜を挟んで前記第２層に対向するように、ゲート電極を形成するゲート電極形成工程と、を含む、窒化物半導体素子の製造方法である。
【００１０】
この方法によれば、ｎ型の第１層、ｐ型不純物を含む第２層およびｎ型の第３層が順に積層されることによって、ｎｐｎ構造の窒化物半導体構造が形成される。窒化物半導体構造には、第１〜第３層に跨る壁面が形成され、この壁面には、第１〜第３層に跨る領域に、酸素を含むゲート絶縁膜が形成される。一方、ゲート絶縁膜の形成前には、窒化物半導体構造が窒素雰囲気下に置かれる。そして、ゲート絶縁膜を挟んで第２層に対向するように、ゲート電極が形成される。なお、第３層に電気的に接続されるようにソース電極が形成され、第１層に電気的に接続されるようにドレイン電極が形成されてもよい。
【００１１】
窒化物半導体構造が、ゲート絶縁膜の形成前に窒素雰囲気下に置かれるため、ゲート絶縁膜形成工程において、窒化物半導体構造の表面（壁面を含む）に生じている窒素空格子点に窒素を導入して、窒素空格子点を補償することができる。それゆえ、窒化物半導体積層構造表面における窒素空格子点密度を低減することができる。また、成膜条件を適宜の条件とすることにより、窒化物半導体構造の表面に窒素を含む絶縁膜を成膜することもできる。そのため、たとえば、ソース電極およびドレイン電極が形成された場合において、窒化物半導体構造の表面におけるソース電極とドレイン電極との間（ソース−ドレイン間）の領域の表面電荷の発生を抑制して、表面準位を低減することができる。その結果、ソース電極−ドレイン電極間に流れる表面リーク電流を低減することができる。むろん、III族窒化物半導体によって窒化物半導体素子を構成していることにより、シリコン半導体を用いたデバイスに比較して、高耐圧、高温動作、大電流密度、高速スイッチングおよび低オン抵抗といった特徴を享受することもできる。
【００１２】
次に、この窒化物半導体素子の動作について説明する。たとえば、まず、ソース−ドレイン間に、ドレイン電極側が正となるバイアス電圧が与えられる。これにより、第１および第２層の界面のｐｎ接合部には、逆方向電圧が与えられ、その結果、第３層と第１層との間、すなわち、ソース−ドレイン間は、遮断状態（逆バイアス状態）となる。この状態から、ゲート電極に対して、ソース電極を基準電位として正となる所定の電圧値（ゲート閾値電圧）以上のバイアス電圧を印加すると、第２層における壁面とゲート絶縁膜との界面近傍（チャネル領域）に電子が誘起されて、反転層（チャネル）が形成される。そして、この反転層を介して、ソース−ドレイン間が導通することにより、この窒化物半導体素子の動作が実現される。  
また、前記ゲート絶縁膜形成工程は、請求項３に記載されているように、ＳｉＯ２、ＨｆＯ２、Ｇａ２Ｏ３、Ａｌ２Ｏ３およびＳｉＯＮの群から選択される少なくとも１種を含むゲート絶縁膜を形成する工程であることが好ましい。
【００１３】
また、請求項４記載の発明は、前記壁面形成工程によって露出した前記第２層の半導体表面部に、前記第２層とは導電特性の異なる第４層を形成する第４層形成工程をさらに含み、前記ゲート絶縁膜形成工程が、前記ゲート絶縁膜を前記第４層に接するように形成する工程である、請求項２または３に記載の窒化物半導体素子の製造方法である。
この方法によれば、壁面形成工程によって露出した第２層の半導体表面部に、第２層と導電特性の異なる第４層が形成される。そして、ゲート絶縁膜が、この第４層に接するように配置され、ゲート電極は、ゲート絶縁膜を挟んで第４層と対向する。
【００１４】
これによって、前述の窒化物半導体素子の動作時において、反転層（チャネル）は、第４層に形成される。そのため、この第４層が、たとえば第２層のアクセプタ濃度より低いアクセプタ濃度を有するｐ型半導体であると、反転層が第２層に形成される場合に比べて、ゲート閾値電圧を低く抑えることができる。そのため、良好な窒化物半導体素子を実現することができる。
【００１５】
なお、第４層は、前述のように、第２層のアクセプタ濃度より低いアクセプタ濃度を有するｐ型半導体であってもよいし、たとえば、ｎ型半導体、ｉ型半導体、ならびにｎ型不純物およびｐ型不純物を含む半導体のうちのいずれかであってもよい。第４層をｎ型半導体とする場合には、窒化物半導体素子のノーマリオフ動作を実現するため、ｎ型不純物の濃度および第４層の層厚を適宜制御することができる。
【００１６】
また、請求項５記載の発明は、III族窒化物半導体と、前記III族窒化物半導体の表面に形成された酸素を含む絶縁膜と、を含み、前記III族窒化物半導体の表面において前記絶縁膜が形成されている領域の窒素濃度が、前記絶縁膜が形成されていない領域の窒素濃度より高い、窒化物半導体素子である。
請求項５記載の窒化物半導体素子は、たとえば、請求項１に記載の方法により作製することができる。そして、請求項５の構成によれば、III族窒化物半導体の表面において絶縁膜が形成されている領域の窒素濃度が、絶縁膜が形成されていない領域の窒素濃度より高い。そのため、III族窒化物半導体の表面における絶縁膜の形成されている領域の窒素空格子点密度を低減することができるので、III族窒化物半導体表面における表面電荷の発生を抑制して、表面準位を低減することができる。その結果、表面リーク電流を低減することができる。
【００１７】
また、請求項６記載の発明は、III族窒化物半導体からなる、ｎ型の第１層、この第１層に積層されたｐ型不純物を含む第２層、およびこの第２層に積層されたｎ型の第３層を備え、前記第１、第２および第３層に跨る壁面を有する窒化物半導体構造部と、前記壁面における前記第１、第２および第３層に跨る領域に形成された、酸素を含むゲート絶縁膜と、前記ゲート絶縁膜を挟んで前記第２層に対向するゲート電極と、前記第３層に電気的に接続されたソース電極と、前記第１層に電気的に接続されたドレイン電極と、を含み、前記窒化物半導体構造部の表面において前記ゲート絶縁膜の形成された領域の窒素濃度が、前記ゲート絶縁膜が形成されていない領域の窒素濃度より高い、窒化物半導体素子である。
【００１８】
請求項６記載の窒化物半導体素子は、たとえば、請求項２に記載の方法により作製することができる。そして、請求項６の構成によれば、窒化物半導体構造部の表面におけるゲート絶縁膜が形成された領域の窒素濃度が、ゲート絶縁膜が形成されていない領域の窒素濃度より高い。そのため、窒化物半導体構造部の表面におけるソース電極とドレイン電極との間の領域の窒素空格子点密度を低減することができる。そのため、ゲート絶縁膜が形成された領域（ソース電極とドレイン電極との間の領域）の表面電荷の発生を抑制して、表面準位を低減することができる。その結果、ソース電極−ドレイン電極間に流れる表面リーク電流を低減することができる。
【００１９】
また、請求項７記載の発明は、ｐ型不純物を含むIII族窒化物半導体からなる窒化物半導体層と、この窒化物半導体層の表層において所定の間隔を隔てて位置する、第１ｎ型領域および第２ｎ型領域と、前記窒化物半導体層の表面における前記第１ｎ型領域から前記第２ｎ型領域に跨る領域に形成された、酸素を含むゲート絶縁膜と、前記ゲート絶縁膜を挟んで、前記第１ｎ型領域と前記第２ｎ型領域との間の領域で前記窒化物半導体層に対向するゲート電極と、前記第１ｎ型領域に電気的に接続されたドレイン電極と、前記第２ｎ型領域に電気的に接続されたソース電極と、を含み、前記窒化物半導体層の表面において前記ゲート絶縁膜が形成されている領域の窒素濃度が、前記ゲート絶縁膜が形成されていない領域の窒素濃度より高い、窒化物半導体素子である。
【００２０】
この構成によれば、ｐ型不純物を含むIII族窒化物半導体からなる窒化物半導体層の表層に、所定の間隔を隔てて第１ｎ型領域および第２ｎ型領域が位置している。これによって、窒化物半導体層には、その表面に沿ってｎｐｎ接合が形成されている。この窒化物半導体層の表面において、第１ｎ型領域から第２ｎ型領域に跨る領域には、酸素を含むゲート絶縁膜が配置されている。また、ゲート絶縁膜を挟んで、第１ｎ型領域および第２ｎ型領域の間の領域（ｐ型領域）においてゲート絶縁膜と対向する部分がチャネル領域を形成し、このチャネル領域にゲート電極が対向している。また、第１ｎ型領域に電気的に接続されるようにドレイン電極が設けられ、第２ｎ型領域に電気的に接続されるようにソース電極が設けられている。そして、窒化物半導体層の表面において、ゲート絶縁膜が形成されている領域の窒素濃度が、ゲート絶縁膜が形成されていない領域の窒素濃度より高い。
【００２１】
そのため、窒化物半導体層の表面におけるソース電極とドレイン電極との間の領域の窒素空格子点密度を低減することができる。それゆえ、ゲート絶縁膜が形成された領域（ソース電極とドレイン電極との間の領域）の表面電荷の発生を抑制して、表面準位を低減することができる。その結果、ソース電極−ドレイン電極間に流れる表面リーク電流を低減することができる。
【００２２】
さらに、請求項８記載の発明は、前記ゲート絶縁膜は、III族窒化物半導体の表面に形成された窒化シリコン膜と、この窒化シリコン膜の上に形成された酸素を含む酸化膜とを含む、請求項６または７に記載の窒化物半導体素子である。
この構成によれば、III族窒化物半導体と酸化膜との間に窒化シリコン膜が介在されている。III族窒化物半導体と酸化膜との間に窒化シリコン膜が介在される構成であれば、III族窒化物半導体の表面における表面電荷の発生を一層抑制することができるので、さらなるリークの低減が可能になる。さらに、窒化シリコン膜の厚みは、十分に薄い方が好ましい。たとえば、１ｎｍ程度、より具体的には、０．５ｎｍ〜３ｎｍであることが好ましい。窒化シリコン膜の厚みがこの範囲であれば、窒化シリコン膜と酸化膜との界面（絶縁膜界面）に電荷がチャージされてしまっても、その電荷は、窒化シリコン膜を容易に通り抜けることができる。その結果、絶縁膜界面が電荷のチャージ状態に維持されることを防止することができる。
【発明を実施するための最良の形態】
【００２３】
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
この発明の第１の実施形態に係る電界効果トランジスタの構造を説明するための図解的な断面図である。
この電界効果トランジスタ（窒化物半導体素子）は、基板１と、この基板１の上に成長させられたＧａＮ化合物半導体（III族窒化物半導体）からなる窒化物半導体積層構造部２と、を備えている。
【００２４】
基板１としては、たとえば、サファイア基板などの絶縁性基板や、ＧａＮ基板、ＺｎＯ基板、Ｓｉ基板、ＧａＡｓ基板およびＳｉＣ基板などの導電性基板を適用することができる。
窒化物半導体積層構造部２は、ｎ型ＧａＮ層３（第１層）と、ｐ型ＧａＮ層４（第２層）と、ｎ型ＧａＮ層５（第３層）とを備え、これら各ＧａＮ層は、この順に積層されている。窒化物半導体積層構造部２は、断面台形（メサ形状）となるようにｎ型ＧａＮ層４からｎ型ＧａＮ層２が露出する深さまで積層界面を横切る方向にエッチングされている。そして、ｎ型ＧａＮ層３は、窒化物半導体積層構造部２の両側から、窒化物半導体積層構造部２の積層界面に沿う横方向（以下、この実施形態において、この方向を「幅方向」とする。）に引き出された引き出し部６を有している。
【００２５】
一方、窒化物半導体積層構造部２の幅方向中間付近には、引き出し部６が形成されるにともない、ｎ型ＧａＮ層３、ｐ型ＧａＮ層４およびｎ型ＧａＮ層５に跨る壁面８が形成されている。
ｐ型ＧａＮ層４における壁面８付近の半導体表面部には、領域１２（第４層）が形成されている。この領域１２は、ｐ型ＧａＮ層４とは異なる導電特性を有する半導体、たとえば、ｐ型ＧａＮ層４のアクセプタ濃度より低いアクセプタ濃度を有するｐ−型半導体からなる。また、領域１２の、壁面８と直交する方向における厚みは、たとえば、数ｎｍ〜１００ｎｍである。なお、領域１２は、ｐ型ＧａＮ層４とは異なる導電特性を有する半導体であれば、ｐ−型半導体に限られず、たとえば、ｎ型不純物を含むｎ型半導体、不純物をほとんど含まないｉ型半導体、およびｎ型およびｐ型の不純物を含む半導体などであってもよい。この領域１２には、ゲート電極１１（後述）に適切なバイアス電圧が与えられることにより、窒化シリコン膜２０（後述）との界面近傍において、ｎ型ＧａＮ層３とｎ型ＧａＮ層５とを導通させる反転層が形成される。
【００２６】
窒化物半導体積層構造部２は、基板１の上に、たとえば、いわゆるＭＯＣＶＤ成長（Metal Oxide Chemical Vapor Deposition：有機金属化学気相成長）によって形成されている。たとえば、主面がｃ面（０００１）の基板１を用いると、この基板１の上にエピタキシャル成長によって成長させられる窒化物半導体積層構造部２、すなわち、ｎ型ＧａＮ層３、ｐ型ＧａＮ層４およびｎ型ＧａＮ層５は、やはりｃ面（０００１）を主面として積層されることになる。それゆえ、窒化物半導体積層構造部２の積層界面およびｎ型ＧａＮ層５の頂面は、ｃ面（０００１）となる。そのため、窒化物半導体積層構造部２が、その積層界面を横切る方向にエッチングされることにより形成される壁面８は、たとえば、ｃ面（０００１）に対して１５°〜９０°の範囲で傾斜した面（ｃ面以外の面）となる。より具体的には、壁面８は、たとえば、ｍ面（１０-１０）またはａ面（１１-２０）の非極性面や、（１０-１３）、（１０-１１）、（１１-２２）などのセミポーラ面となる。
【００２７】
また、窒化物半導体積層構造部２は、その表面が窒素で補償されている。通常、ＧａＮからなる窒化物半導体積層構造部２の表面付近では、ＧａＮ結晶格子の窒素原子（Ｎ原子）が欠けることにより、窒素空格子点が生じている。これに対し、この実施形態のように、窒化物半導体積層構造部２の表面が窒素で補償されている構成では、窒化物半導体積層構造部２の表面付近に窒素空格子点がほとんど存在しない状態となっている。窒素で補償されているＧａＮ表面は、窒素で補償されていないＧａＮ表面より、その窒素濃度が高く、表面電荷がチャージされにくい。たとえば、窒素で補償されていないＧａＮ表面における表面電荷密度は、１×１０１２ｃｍ−２・ｅＶ−１〜１×１０１３ｃｍ−２・ｅＶ−１であり、この実施形態のように、窒素で補償されているＧａＮ表面における表面電荷密度は、１×１０１１ｃｍ−２・ｅＶ−１〜１×１０１２ｃｍ−２・ｅＶ−１である。
【００２８】
窒化物半導体積層構造部２の引き出し部６の表面には、ドレイン電極７が接触形成されている。ドレイン電極７は、ｎ型ＧａＮ層３と電気的に接続されることになる。一方、窒化物半導体積層構造部２のｎ型ＧａＮ層５の頂面には、ソース電極１３が接触形成されている。ソース電極１３は、ｎ型ＧａＮ層５と電気的に接続されることになる。
ドレイン電極７およびソース電極１３としては、たとえば、Ｔｉ／Ａｌ（下層／上層）からなる積層構造を適用することができる。その他、ドレイン電極７およびソース電極１３は、たとえば、ＭｏもしくはＭｏ化合物（たとえば、モリブデンシリサイド）、ＴｉもしくはＴｉ化合物（たとえば、チタンシリサイド）、またはＷもしくはＷ化合物（たとえば、タングステンシリサイド）で構成してもよい。ドレイン電極７およびソース電極１３をこのような材料で構成することにより、ドレイン電極７およびソース電極１３から、これらの電極にバイアス電圧を与えるための配線（図示せず）に対して良好なコンタクトをとることができる。
【００２９】
さらに、窒化物半導体積層構造部２の表面には、ゲート絶縁膜９が形成されている。このゲート絶縁膜９は、窒化物半導体積層構造部２の表面全域に接して形成された窒化シリコン膜２０と、この窒化シリコン膜２０の上に形成された酸化シリコン膜１０とを備えている。窒化シリコン膜２０の膜厚は、十分薄いことが好ましく、たとえば、０．５ｎｍ〜３ｎｍである。また、酸化シリコン膜１０の膜厚は、たとえば、５０ｎｍ〜２００ｎｍである。酸化シリコン膜１０の膜厚は、所望のゲート耐圧によって適宜変更される。なお、図１には表われていないが、窒化シリコン膜２０と酸化シリコン膜１０との間に、窒化シリコン膜２０よりさらに膜厚の薄い、ＳｉＯＮ（酸窒化シリコン）からなる絶縁膜が介在されていてもよい。
【００３０】
さらに、ゲート絶縁膜９の上には、ゲート絶縁膜９を挟んで領域１２に対向するようにゲート電極１１が形成されている。ゲート電極１１としては、たとえば、Ｐｔ（白金）、Ａｌ（アルミニウム）、Ｎｉ／Ａｕ（ニッケル／金の合金）、Ｎｉ／Ｔｉ／Ａｕ（ニッケル／チタン／金の合金）、Ｐｄ／Ａｕ（パラジウム／金の合金）、Ｐｄ／Ｔｉ／Ａｕ（パラジウム／チタン／金の合金）、Ｐｄ／Ｐｔ／Ａｕ（パラジウム／白金／金の合金）、ポリシリコンなどの導電性材料を適用することができる。
【００３１】
次に図１に示す電界効果トランジスタの動作について説明する。
ソース電極１３とドレイン電極７との間には、ドレイン電極７側が正となるバイアス電圧が与えられる。これにより、ｎ型ＧａＮ層３とｐ型ＧａＮ層４との界面のｐｎ接合には逆方向電圧が与えられ、その結果、ｎ型ＧａＮ層５とｎ型ＧａＮ層３との間、すなわち、ソース−ドレイン間は、遮断状態（逆バイアス状態）となる。この状態から、ゲート電極１１に対して、ソース電極１３を基準電位として正となる所定の電圧値（ゲート閾値電圧）以上のバイアス電圧を印加すると、領域１２の表面近傍に電子が誘起されて、反転層（チャネル）が形成される。そして、この反転層を介して、ｎ型ＧａＮ層３とｎ型ＧａＮ層５との間が導通する。こうして、ソース−ドレイン間が導通することになる。これにより、この電界効果トランジスタのトランジスタ動作が実現される。このとき、領域１２がｐ型ＧａＮ層４よりアクセプタ濃度の低いｐ−型半導体からなるため、より低いゲート閾値電圧で領域１２に電子を誘起させることができる。領域１２のｐ型不純物濃度を適切に定めておけば、ゲート電極１１に適切なバイアスを与えたときにソース−ドレイン間が導通する一方で、ゲート電極１１にバイアスを与えないときにはソース−ドレイン間が遮断状態となる。つまり、ノーマリオフ動作が実現される。
【００３２】
図２Ａ〜図２Ｆは、図１の電界効果トランジスタの製造方法を工程順に示す図解的な断面図である。
この電界効果トランジスタの製造に際しては、まず、図２Ａに示すように、基板１の上に、たとえば、ｃ面（０００１）を成長主面としたＭＯＣＶＤ成長によって、ｎ型ＧａＮ層３、ｐ型ＧａＮ層４およびｎ型ＧａＮ層５が順に成長させられる。なお、ｎ型ＧａＮ層３およびｎ型ＧａＮ層５を成長させるときのｎ型不純物としては、たとえばＳｉを用いればよい。また、ｐ型ＧａＮ層４を成長させるときのｐ型不純物としては、たとえば、Ｍｇ、Ｃなどを用いればよい。
【００３３】
次に、図２Ｂに示すように、トレンチ１４が形成される。トレンチ１４は、ｃ面（０００１）に対して１５°〜９０°の範囲で傾斜した面方位を有する壁面８が切り出されるように、ｎ型ＧａＮ層３、ｐ型ＧａＮ層４およびｎ型ＧａＮ層５がストライプ状にエッチングされることにより形成される。このエッチングは、ｎ型ＧａＮ層５からｐ型ＧａＮ層４を貫通して、ｎ型ＧａＮ層３の途中に至る深さまで行なわれる（窒化物半導体積層構造形成工程、壁面形成工程）。
【００３４】
より具体的には、たとえば、公知のフォトリソグラフィ技術により、トレンチ１４を形成すべき領域に開口部を有するフォトレジスト（図示せず）が形成された後、このフォトレジストをマスクとしてドライエッチングが行なわれる。このドライエッチングは、たとえば、塩素系ガス（たとえば、Ｃｌ２、ＢＣｌ３、ＣＣｌ４、ＳｉＣｌ４など）を用いて行なわれる。これにより、基板１上に、複数本（図２では２本のみ示す）の窒化物半導体積層構造部２がストライプ状に形成されるとともに、ｎ型ＧａＮ層３の延長部からなる引き出し部６、ならびに、ｎ型ＧａＮ層３、ｐ型ＧａＮ層４およびｎ型ＧａＮ層５からなる壁面８が同時に形成される。
【００３５】
なお、ドライエッチングの後、必要に応じて、ドライエッチングによってダメージを受けたトレンチ１４の壁面８および底面を改善するためのウェットエッチング処理を行なってもよい。ウェットエッチングには、ＨＦ（フッ酸）やＨＣｌ（塩酸）などを用いることが好ましい。これにより、Ｓｉ系の酸化物やＧａの酸化物などが除去され、トレンチ１４の壁面８および底面を均すことができるので、ダメージの少ない面を得ることができる。なお、ウェットエッチング処理に代えて、低ダメージのドライエッチング処理を適用することもできる。
【００３６】
次いで、窒化物半導体積層構造部２が形成された基板１が、ＥＣＲスパッタ（Electron Cyclotron Resonance：電子サイクロトロン共鳴スパッタ）装置に入れられる。そして、ＥＣＲスパッタ装置内に、たとえば、３０ｅＶ程度のエネルギーを有するＡｒ＋プラズマが発生させられるとともに、窒素ガス（Ｎ２ガス）が導入されて、装置内が窒素雰囲気にされる（窒素雰囲気下に置く工程）。なお、窒素雰囲気とは、たとえば、高温窒素ガス中や窒素プラズマ中など、窒素分子、窒素原子、窒素ラジカルおよび窒素との化合物などが照射される環境などのことを指す。装置内が窒素雰囲気にされることにより、窒化物半導体積層構造部２の表面付近が窒化される。次いで、Ａｒ＋プラズマが窒化物半導体積層構造部２の表面に数秒間照射される。このＡｒ＋プラズマが照射されることにより、図２Ｃに示すように、ｐ型ＧａＮ層３における壁面８付近の領域が変質してｐ型ＧａＮ層３とは異なる導電特性を有する、たとえばｐ型ＧａＮ層３よりアクセプタ濃度の低いｐ−型半導体の領域１２が形成される（第４層形成工程）。
【００３７】
その後は、ターゲット（この実施形態では、Ｓｉ）に、負電圧が印加されるとともにＡｒ＋プラズマが加速衝突される。これにより、ターゲット（Ｓｉ）粒子が弾き飛ばされ、装置内の窒素ガス（Ｎ２ガス）と反応し、ＳｉＮ（窒化シリコン）となって窒化物半導体積層構造部２の表面に堆積する。こうして、窒化物半導体積層構造部２の表面全域に窒化シリコン膜が形成される。このＡｒ＋プラズマの加速衝突によって、ＳｉＮは、たとえば、０．５ｎｍ〜３ｎｍ堆積される。
【００３８】
次いで、ターゲットに対するＡｒ＋プラズマの加速衝突を継続した状態で、ＥＣＲスパッタ装置内へ導入するガスが窒素ガス（Ｎ２ガス）から酸素ガス（Ｏ２ガス）に切り換えられる。これにより、Ａｒ＋プラズマに弾き飛ばされるターゲット（Ｓｉ）粒子は、装置内の酸素ガス（Ｏ２ガス）と反応し、ＳｉＯ２（酸化シリコン）となって窒化物半導体積層構造部２の表面全域を覆う窒化シリコン膜の表面に堆積する。こうして、この窒化シリコン膜の表面全域に酸化シリコン膜が形成される。なお、窒素ガス（Ｎ２ガス）から酸素ガス（Ｏ２ガス）への切り換え直後における装置内には、窒素ガス（Ｎ２ガス）が残存している場合があるので、上記酸化シリコン膜における上記窒化シリコン膜との界面付近には、非常に薄いＳｉＯＮ（酸窒化シリコン）膜が形成される場合がある。
【００３９】
そして、これら絶縁膜が形成された後には、図２Ｄに示すように、絶縁膜の不要部分（ゲート絶縁膜９以外の部分）がエッチングにより除去されることにより、窒化シリコン膜２０と酸化シリコン膜１０とを備えるゲート絶縁膜９が形成される（ゲート絶縁膜形成工程）。
次いで、公知のフォトリソグラフィ技術により、ドレイン電極７およびソース電極１３を形成すべき領域に開口部を有するフォトレジスト（図示せず）が形成される。そして、このフォトレジスト上から、ドレイン電極７およびソース電極１３の材料として用いられるメタル（たとえば、ＴｉおよびＡｌ）が、スパッタ法により、Ｔｉ／Ａｌの順にスパッタされる。その後は、フォトレジストが除去されることにより、メタルの不要部分（ドレイン電極７およびソース電極１３以外の部分）がフォトレジストとともにリフトオフされる。これらの工程により、図２Ｅに示すように、引き出し部６の表面にドレイン電極７が接触形成されるとともに、ｎ型ＧａＮ層５の頂面にソース電極１３が接触形成される。ドレイン電極７およびソース電極１３が形成された後には、熱アロイ（アニール処理）が行なわれることにより、ドレイン電極７とｎ型ＧａＮ層３との接触およびソース電極１３とｎ型ＧａＮ層５との接触が、オーミック接触となる。
【００４０】
続いて、公知のフォトリソグラフィ技術により、ゲート電極１１を形成すべき領域に開口部を有するフォトレジスト（図示せず）が形成される。そして、このフォトレジスト上から、ゲート電極１１の材料として用いられるメタル（たとえば、前述した導電性材料）が、スパッタ法によりスパッタされる。その後は、フォトレジストが除去されることにより、メタルの不要部分（ゲート電極１１以外の部分）がフォトレジストとともにリフトオフされる。これらの工程により、図２Ｆに示すように、壁面８ならびにｎ型ＧａＮ層３およびｎ型ＧａＮ層５における壁面８の縁部に対向するゲート電極１１が形成される（ゲート電極形成工程）。こうして、図１に示す構造の電界効果トランジスタを得ることができる。
【００４１】
なお、基板１上に形成された複数の窒化物半導体積層構造部２は、それぞれ単位セルを形成している。複数の窒化物半導体積層構造部２のゲート電極１１、ドレイン電極７およびソース電極１３は、それぞれ、図示しない位置で共通接続されている。ドレイン電極７は、隣接する窒化物半導体積層構造部２間で共有することができる。
以上のように、この実施形態によれば、ＥＣＲスパッタ装置内でゲート絶縁膜９を形成する際、まず、装置内にＡｒ＋プラズマが発生させられるとともに、装置内が窒素雰囲気にされて、窒化物半導体積層構造部２が窒素雰囲気下に置かれる。そのため、窒化物半導体積層構造部２のＧａＮ結晶格子に窒素空格子点が生じていても、窒化物半導体積層構造部２の表面付近を窒化して、窒素空格子点を窒素ガス（Ｎ２ガス）の窒素原子（Ｎ原子）で補償することができる。さらに、装置内が窒素雰囲気の状態で、ターゲット（Ｓｉ）粒子がＡｒ＋プラズマで弾き飛ばされる。そのため、このターゲット（Ｓｉ）粒子と装置内の窒素ガス（Ｎ２ガス）とが反応して生じるＳｉＮを、窒化物半導体積層構造部２の表面に堆積させることができる。これらの結果、窒化物半導体積層構造部２の表面におけるソース電極１３とドレイン電極７との間（ソース−ドレイン間）の部分の窒素空格子点密度を低減することができるとともに、当該部分に窒化シリコン膜２０を接して形成することができる。それゆえ、ソース電極−ドレイン電極間における領域の表面電荷の発生を抑制して、表面準位を低減することができるので、表面リーク電流を低減することができる。むろん、ＧａＮ（III族窒化物半導体）によって電界効果トランジスタを構成していることにより、シリコン半導体を用いたデバイスに比較して、高耐圧、高温動作、大電流密度、高速スイッチングおよび低オン抵抗といった特徴を享受することもできる。
【００４２】
また、この実施形態では、ｐ型ＧａＮ層４における壁面８付近の半導体表面部に領域１２が形成されており、この領域１２には、ゲート絶縁膜９を挟んでゲート電極１１が対向している。そのため、電界効果トランジスタの動作時において、反転層（チャネル）は、領域１２におけるゲート絶縁膜９との界面近傍に形成される。さらに、この領域１２は、たとえば、ｐ−型半導体、ｎ型半導体、ｉ型半導体、ｎ型およびｐ型の不純物を含む半導体である。そのため、反転層（チャネル）の形成に必要なゲート電圧値を小さくすることができる。その結果、リーチスルーブレークダウンが起こらないようにｐ型ＧａＮ層４のアクセプタ濃度を高くしたまま、ゲート閾値電圧を下げることができる。したがって、良好なトランジスタ動作を行なうことができ、良好なパワーデバイスを実現することができる。
【００４３】
さらに、この実施形態によれば、窒化シリコン膜２０の膜厚は、十分薄く、たとえば、０．５ｎｍ〜３ｎｍである。窒化シリコン膜２０と酸化シリコン膜１０とが積層される構成であれば、窒化物半導体積層構造部２から、窒化シリコン膜２０と酸化シリコン膜１０との界面（絶縁膜界面）に電荷がチャージされてしまうおそれがある。しかし、この実施形態のように、窒化シリコン膜２０の膜厚が、０．５ｎｍ〜３ｎｍ程度であれば、絶縁膜界面に電荷がチャージされても、その電荷は、窒化シリコン膜２０を容易に通り抜けることができる。その結果、絶縁膜界面が電荷のチャージ状態に維持されることを防止することができる。
【００４４】
図３は、この発明の第２の実施形態に係る電界効果トランジスタの構造を説明するための図解的な断面図である。
この電界効果トランジスタ（窒化物半導体素子）は、基板１５と、この基板１５の上に成長させられたＧａＮ化合物半導体（III族窒化物半導体）からなるｐ型不純物を含むｐ型ＧａＮ層１６と、を備えている。
【００４５】
基板１５としては、たとえば、サファイア基板などの絶縁性基板や、ＧａＮ基板、ＺｎＯ基板、Ｓｉ基板、ＧａＡｓ基板およびＳｉＣ基板などの導電性基板を適用することができる。
ｐ型ＧａＮ層１６には、基板１５とは反対側の表層において、平面視ストライプ状の複数本のｎ型領域１７（第２ｎ型領域）およびｎ型領域１８（第１ｎ型領域）が形成されている。各ｎ型領域は、上記ストライプ方向と直交する幅方向（以下、この実施形態において、この方向を「幅方向」とする。）において所定の間隔を隔てて位置しており、ｎ型領域１７とｎ型領域１８とが交互に形成されている。
【００４６】
また、ｐ型ＧａＮ層１６は、その表面が窒素で補償されている。すなわち、第１の実施形態で示した窒化物半導体積層構造部２と同様に、ｐ型ＧａＮ層１６の表面付近に窒素空格子点がほとんど存在しない状態となっている。窒素で補償されているＧａＮ表面は、窒素で補償されていないＧａＮ表面より、その窒素濃度が高く、表面電荷がチャージされにくい。たとえば、窒素で補償されていないＧａＮ表面における表面電荷密度は、１×１０１２ｃｍ−２・ｅＶ−１〜１×１０１３ｃｍ−２・ｅＶ−１であり、この実施形態のように、窒素で補償されているＧａＮ表面における表面電荷密度は、１×１０１１ｃｍ−２・ｅＶ−１〜１×１０１２ｃｍ−２・ｅＶ−１である。
【００４７】
ｐ型ＧａＮ層１６の表面には、ｎ型領域１７，１８のストライプ方向に沿う、平面視ストライプ状の複数本（図３では、３本）のゲート絶縁膜１９が形成されている。各ゲート絶縁膜１９は、ｎ型領域１７の幅方向における縁部からｎ型領域１８の幅方向における縁部に跨って形成されている。隣接するゲート絶縁膜１９の間の部分は、ｎ型領域１７，１８を露出させるコンタクトホール２７，２８である。
【００４８】
ゲート絶縁膜１９は、ｐ型ＧａＮ層１６の表面に接して形成された窒化シリコン膜２５と、この窒化シリコン膜２５の上に形成された酸化シリコン膜２４とを備えている。窒化シリコン膜２５の膜厚は、十分に薄いことが好ましく、たとえば、０．５ｎｍ〜３ｎｍである。また、酸化シリコン膜２４の膜厚は、たとえば、５０ｎｍ〜２００ｎｍである。酸化シリコン膜２４の膜厚は、所望のゲート耐圧によって適宜変更される。なお、図３には表われていないが、窒化シリコン膜２５と酸化シリコン膜２４との間に、窒化シリコン膜２５よりさらに膜厚の薄い、ＳｉＯＮ（酸窒化シリコン）からなる絶縁膜が介在されていてもよい。
【００４９】
さらに、ゲート絶縁膜１９の上には、ゲート絶縁膜１９を挟んでｎ型領域１７とｎ型領域１８の間の領域でｐ型ＧａＮ層１６に対向する、ゲート電極２１が形成されている。ゲート電極２１としては、たとえば、Ｐｔ（白金）、Ａｌ（アルミニウム）、Ｎｉ／Ａｕ（ニッケル／金の合金）、Ｎｉ／Ｔｉ／Ａｕ（ニッケル／チタン／金の合金）、Ｐｄ／Ａｕ（パラジウム／金の合金）、Ｐｄ／Ｔｉ／Ａｕ（パラジウム／チタン／金の合金）、Ｐｄ／Ｐｔ／Ａｕ（パラジウム／白金／金の合金）、ポリシリコンなどの導電性材料を適用することができる。
【００５０】
ｐ型ＧａＮ層１６の表面においてゲート電極２１に対向した部分は、チャネル領域２６である。このチャネル領域２６には、ゲート電極２１に適切なバイアス電圧が与えられることにより、ｎ型領域１７，１８間を電気的に導通させる反転層（チャネル）が形成される。
コンタクトホール２７から露出するｎ型領域１７には、ソース電極２２が接触形成されている。ソース電極２２は、ｎ型領域１７と電気的に接続されることになる。一方、コンタクトホール２８から露出するｎ型領域１８には、ドレイン電極２３が接触形成されている。ドレイン電極２３は、ｎ型領域１８と電気的に接続されることになる。
【００５１】
ソース電極２２およびドレイン電極２３としては、たとえば、Ｔｉ／Ａｌ（下層／上層）からなる積層構造を適用することができる。その他、ソース電極２２およびドレイン電極２３は、たとえば、ＭｏもしくはＭｏ化合物（たとえば、モリブデンシリサイド）、ＴｉもしくはＴｉ化合物（たとえば、チタンシリサイド）、またはＷもしくはＷ化合物（たとえば、タングステンシリサイド）で構成してもよい。ソース電極２２およびドレイン電極２３をこのような材料で構成することにより、ソース電極２２およびドレイン電極２３から、これらの電極にバイアス電圧を与えるための配線（図示せず）に対して良好なコンタクトをとることができる。
【００５２】
次に、図３に示す電界効果トランジスタの動作について説明する。
ソース電極２２とドレイン電極２３との間には、ドレイン電極２３側が正となるバイアス電圧が与えられる。これにより、ｎ型領域１８とｐ型ＧａＮ層６におけるｐ型の領域との界面のｐｎ接合には逆方向電圧が与えられ、その結果、ｎ型領域１７とｎ型領域１８との間、すなわち、ソース−ドレイン間は、遮断状態（逆バイアス状態）となる。この状態から、ゲート電極２１に対して、ソース電極２２を基準電位として正となる所定の電圧値（ゲート閾値電圧）以上のバイアス電圧を印加すると、ｐ型ＧａＮ層１６のチャネル領域２６の表面近傍に電子が誘起されて、反転層（チャネル）が形成される。そして、この反転層を介して、ｎ型領域１７とｎ型領域１８との間が導通する。こうして、ソース−ドレイン間が導通することになる。すなわち、ゲート電極２１に所定のバイアスを与えたときにソース−ドレイン間が導通し、ゲート電極２１にバイアスを与えないときにはソース−ドレイン間が遮断状態となる。つまり、ノーマリオフ動作が実現される。
【００５３】
図４Ａ〜図４Ｅは、図３の電界効果トランジスタの製造方法を工程順に示す図解的な断面図である。
この電界効果トランジスタの製造に際しては、まず、図４Ａに示すように、基板１５の上に、たとえば、ｃ面（０００１）を成長主面としたＭＯＣＶＤ成長によって、ｐ型ＧａＮ層１６が成長させられる。なお、ｐ型ＧａＮ層１６を成長させるときのｐ型不純物としては、たとえば、Ｍｇ、Ｃなどを用いればよい。
【００５４】
次いで、ｐ型ＧａＮ層１６の表面に、公知のフォトリソグラフィ技術により、ｎ型領域１７，１８を形成すべき領域に開口部を有するフォトレジスト（図示せず）が形成される。フォトレジストが形成された後には、このフォトレジストをマスクとして、公知のイオン注入技術により、ｐ型ＧａＮ層１６の表面にｎ型不純物がイオン注入される。こうして、図４Ｂに示すように、ｐ型ＧａＮ層１６の表層に、ｎ型領域１７，１８がストライプ上に形成される。なお、ｎ型領域１７，１８を形成するときのｎ型不純物としては、たとえば、Ｓｉを用いればよい。
【００５５】
次いで、ｐ型ＧａＮ層１６が形成された基板１５が、ＥＣＲスパッタ（Electron Cyclotron Resonance：電子サイクロトロン共鳴スパッタ）装置に入れられる。そして、ＥＣＲスパッタ装置内に、たとえば、３０ｅＶ程度のエネルギーを有するＡｒ＋プラズマが発生させられるとともに、窒素ガス（Ｎ２ガス）が導入されて、装置内が窒素雰囲気にされる（窒素雰囲気下に置く工程）。装置内が窒素雰囲気にされることにより、ｐ型ＧａＮ層１６の表面付近が窒化される。
【００５６】
その後は、ターゲット（この実施形態では、Ｓｉ）に、負電圧が印加されるとともにＡｒ＋プラズマが加速衝突される。これにより、ターゲット（Ｓｉ）粒子が弾き飛ばされ、装置内の窒素ガス（Ｎ２ガス）と反応し、ＳｉＮ（窒化シリコン）となってｐ型ＧａＮ層１６の表面に堆積する。こうして、ｐ型ＧａＮ層１６の表面全域に窒化シリコン膜が形成される。このＡｒ＋プラズマの加速衝突によって、ＳｉＮは、たとえば、０．５ｎｍ〜３ｎｍ堆積される。
【００５７】
次いで、ターゲットに対するＡｒ＋プラズマの加速衝突を継続した状態で、ＥＣＲスパッタ装置内へ導入するガスが窒素ガス（Ｎ２ガス）から酸素ガス（Ｏ２ガス）に切り換えられる。これにより、Ａｒ＋プラズマに弾き飛ばされたターゲット（Ｓｉ）粒子は、装置内の酸素ガス（Ｏ２ガス）と反応し、ＳｉＯ２（酸化シリコン）となってｐ型ＧａＮ層１６の表面全域を覆う窒化シリコン膜の表面に堆積する。こうして、この窒化シリコン膜の表面全域に酸化シリコン膜が形成される。なお、窒素ガス（Ｎ２ガス）から酸素ガス（Ｏ２ガス）への切り換え直後における装置内には、窒素ガス（Ｎ２ガス）が残存している場合があるので、上記酸化シリコン膜における上記窒化シリコン膜との界面付近には、非常に薄いＳｉＯＮ（酸窒化シリコン）膜が形成される場合がある。
【００５８】
そして、これら絶縁膜が形成された後には、図４Ｃに示すように、絶縁膜の不要部分（ゲート絶縁膜１９以外の部分）がエッチングにより除去され、コンタクトホール２７，２８が形成されることにより、窒化シリコン膜２５と酸化シリコン膜２４とを備えるゲート絶縁膜１９が形成される（ゲート絶縁膜形成工程）。
次いで、公知のフォトリソグラフィ技術により、ドレイン電極２３およびソース電極２２を形成すべき領域に開口部を有するフォトレジスト（図示せず）が形成される。そして、このフォトレジスト上から、ドレイン電極２３およびソース電極２２の材料として用いられるメタル（たとえば、ＴｉおよびＡｌ）が、スパッタ法により、Ｔｉ／Ａｌの順にスパッタされる。その後は、フォトレジストが除去されることにより、メタルの不要部分（ドレイン電極２３およびソース電極２２以外の部分）がフォトレジストとともにリフトオフされる。これらの工程により、図４Ｄに示すように、ｎ型領域１７にソース電極２２が接触形成されるとともに、ｎ型領域１８にドレイン電極２３が接触形成される。ソース電極２２およびドレイン電極２３が形成された後には、熱アロイ（アニール処理）が行なわれることにより、ソース電極２２とｎ型領域１７との接触およびドレイン電極２３とｎ型領域１８との接触が、オーミック接触となる。
【００５９】
続いて、公知のフォトリソグラフィ技術により、ゲート電極２１を形成すべき領域に開口部を有するフォトレジスト（図示せず）が形成される。そして、このフォトレジスト上から、ゲート電極２１の材料として用いられるメタル（たとえば、前述した導電性材料）が、スパッタ法によりスパッタされる。その後は、フォトレジストが除去されることにより、メタルの不要部分（ゲート電極２１以外の部分）がフォトレジストとともにリフトオフされる。これらの工程により、図４Ｅに示すように、ゲート絶縁膜１９を挟んでｎ型領域１７とｎ型領域１８の間の領域でｐ型ＧａＮ層１６に対向するゲート電極２１が形成される（ゲート電極形成工程）。こうして、図３に示す構造の電界効果トランジスタを得ることができる。
【００６０】
なお、ｐ型ＧａＮ層１６に形成された一対のｎ型領域１７およびｎ型領域１８とｐ型ＧａＮ層１６の幅方向においてこれら領域の間の部分とは、それぞれ単位セルを形成している。複数の単位セルのゲート電極２１、ドレイン電極２３およびソース電極２２は、それぞれ、図示しない位置で共通接続されている。
そして、この第２の実施形態によっても、第１の実施形態と同様に、ＥＣＲスパッタ装置内でゲート絶縁膜１９を形成する際、ｐ型ＧａＮ層１６の表面の窒素空格子点を窒素原子（Ｎ原子）で補償することができるとともに、ＳｉＮを、ｐ型ＧａＮ層１６の表面に堆積させることができる。これらの結果、ｐ型ＧａＮ層１６の表面におけるソース電極２２とドレイン電極２３との間（ソース−ドレイン間）の部分の窒素空格子点密度を低減することができるとともに、当該部分に、窒化シリコン膜２５を接して形成することができる。それゆえ、ソース電極−ドレイン電極間における領域の表面電荷の発生を抑制して、表面準位を低減することができるので、表面リーク電流を低減することができる。むろん、ＧａＮ（III族窒化物半導体）によって電界効果トランジスタを構成していることにより、シリコン半導体を用いたデバイスに比較して、高耐圧、高温動作、大電流密度、高速スイッチングおよび低オン抵抗といった特徴を享受することもできる。
【００６１】
さらに、窒化シリコン膜２５の膜厚が、０．５ｎｍ〜３ｎｍ程度であるので、窒化シリコン膜２５と酸化シリコン膜２４との界面が電荷のチャージ状態に維持されることを防止することもできる。
以上、この発明の複数の実施形態について説明したが、この発明はさらに他の実施形態で実施することもできる。
【００６２】
たとえば、第１の実施形態では、窒化物半導体積層構造部２は、少なくともｎ型のIII族窒化物半導体層、ｐ型不純物を含むIII族窒化物半導体層およびｎ型のIII族窒化物半導体層を備えていればよく、たとえば、ｎ型ＧａＮ層３、ｐ型ＧａＮ層４およびｎ型ＧａＮ層５に加え、基板１とｎ型ＧａＮ層３との間にｎ型ＡｌＧａＮ層などが接触して形成される構成であってもよい。
【００６３】
また、前述の実施形態では、ソース電極１３，２２は、ｎ型ＧａＮ層５およびｎ型領域１７にそれぞれ接触して形成されるとしたが、ソース電極１３とｎ型ＧａＮ層５およびソース電極２２とｎ型領域１７とを、それぞれ電気的に接続させることができれば、ｎ型ＧａＮ層５およびｎ型領域１７に接触していなくてもよい。また、ドレイン電極７，２３についても、ドレイン電極７とｎ型ＧａＮ層３およびドレイン電極２３とｎ型領域１８とを、それぞれ電気的に接続させることができれば、ｎ型ＧａＮ層３およびｎ型領域１８に接触していなくてもよい。
【００６４】
また、前述の実施形態では、窒化物半導体積層構造部２およびｐ型ＧａＮ層１６を成長させる方法として、ＭＯＣＶＤ成長が適用されたが、たとえば、ＬＰＥ（Liquid Phase Epitaxy：液相エピタキシャル成長）、ＶＰＥ（Vapor Phase Epitaxy：気相エピタキシャル成長）、ＭＢＥ（Molecular Beam Epitaxy：分子線エピタキシャル成長）などの成長方法が適用されてもよい。
【００６５】
また、前述の実施形態では、ゲート絶縁膜９，１９が、窒化シリコン膜２０，２５と酸化シリコン膜１０，２４との積層構造であるとして説明したが、ゲート絶縁膜９，１９は、窒化シリコン膜２０，２５を備えず、酸化シリコン膜１０，２４の単層からなる構成でもよい。
また、第２の実施形態（図３）において、ｎ型領域１８におけるチャネル領域２６との界面付近には、不純物濃度の低いｎ−型の領域が形成されていてもよい。これにより、電界効果トランジスタの耐圧性能を向上させることができる。
【００６６】
さらに、前述の実施形態では、ゲート絶縁膜９，１９における酸素を含む絶縁膜として、酸化シリコン膜１０，２４が適用されたが、酸化シリコン膜１０，２４に代えて、たとえば、ＨｆＯ２（酸化ハフニウム）、Ｇａ２Ｏ３（酸化ガリウム）、Ａｌ２Ｏ３（酸化アルミニウム）およびＳｉＯＮ（酸窒化シリコン）などを含む絶縁膜を適用することもできる。
【００６７】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【００６８】
【図１】この発明の第１の実施形態に係る電界効果トランジスタの構造を説明するための図解的な断面図である。
【図２Ａ】図１の電界効果トランジスタの製造方法を工程順に示す図解的な断面図である。
【図２Ｂ】図２Ａの次の工程を示す図解的な断面図である。
【図２Ｃ】図２Ｂの次の工程を示す図解的な断面図である。
【図２Ｄ】図２Ｃの次の工程を示す図解的な断面図である。
【図２Ｅ】図２Ｄの次の工程を示す図解的な断面図である。
【図２Ｆ】図２Ｅの次の工程を示す図解的な断面図である。
【図３】この発明の第２の実施形態に係る電界効果トランジスタの構造を説明するための図解的な断面図である。
【図４Ａ】図３の電界効果トランジスタの製造方法を工程順に示す図解的な断面図である。
【図４Ｂ】図４Ａの次の工程を示す図解的な断面図である。
【図４Ｃ】図４Ｂの次の工程を示す図解的な断面図である。
【図４Ｄ】図４Ｃの次の工程を示す図解的な断面図である。
【図４Ｅ】図４Ｄの次の工程を示す図解的な断面図である。
【図５】従来の電界効果トランジスタの構造を説明するための図解的な断面図である。
【符号の説明】
【００６９】
１    基板
２    窒化物半導体積層構造部
３    ｎ型ＧａＮ層
４    ｐ型ＧａＮ層
５    ｎ型ＧａＮ層
６    引き出し部
７    ドレイン電極
８    壁面
９    ゲート絶縁膜
１０  酸化シリコン膜
１１  ゲート電極
１２  領域
１３  ソース電極
１５  基板
１６  ｐ型ＧａＮ層
１７  ｎ型領域
１８  ｎ型領域
１９  ゲート絶縁膜
２０  窒化シリコン膜
２１  ゲート電極
２２  ソース電極
２３  ドレイン電極
２４  酸化シリコン膜
２５  窒化シリコン膜
【図１】
2009032796.tif 000003
【図２Ａ】
2009032796.tif 000004
【図２Ｂ】
2009032796.tif 000005
【図２Ｃ】
2009032796.tif 000006
【図２Ｄ】
2009032796.tif 000007
【図２Ｅ】
2009032796.tif 000008
【図２Ｆ】
2009032796.tif 000009
【図３】
2009032796.tif 000010
【図４Ａ】
2009032796.tif 000011
【図４Ｂ】
2009032796.tif 000012
【図４Ｃ】
2009032796.tif 000013
【図４Ｄ】
2009032796.tif 000014
【図４Ｅ】
2009032796.tif 000015
【図５】
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